(57)【要約】【課題】接合領域の耐圧性能を高めた素子分離領域を備える半導体装置及びその製造方法を提供する。【解決手段】半導体基板１００における素子分離絶縁膜１０６下に形成された第１導電型の第１の不純物領域１０７と、半導体基板における素子形成領域に形成された第２導電型の第２の不純物領域１１４と、半導体基板における第１の不純物領域と第２の不純物領域との間に位置する領域に、第１の不純物領域に隣接して形成された第１導電型の第３の不純物領域１０８と、半導体基板における第２の不純物領域と第３の不純物領域との間に位置する領域に、第２の不純物領域及び第３の不純物領域に隣接して形成された第２導電型の第４の不純物領域１１５とを備え、第３の不純物領域１０８は、第１の不純物領域１０７に比べて第１導電型不純物の不純物濃度が低く、第４の不純物領域１１５は、第２の不純物領域１１４に比べて第２導電型不純物の不純物濃度が低い。【選択図】図３
2007329202.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離絶縁膜と、
前記素子分離絶縁膜に囲まれた前記半導体基板における素子形成領域と、
前記半導体基板における前記素子分離絶縁膜下に形成された第１導電型の第１の不純物領域と、
前記半導体基板における前記素子形成領域に形成された第２導電型の第２の不純物領域と、
前記半導体基板における前記第１の不純物領域と前記第２の不純物領域との間に位置する領域に、前記第１の不純物領域に隣接して形成された第１導電型の第３の不純物領域と、
前記半導体基板における前記第２の不純物領域と前記第３の不純物領域との間に位置する領域に、前記第２の不純物領域及び前記第３の不純物領域に隣接して形成された第２導電型の第４の不純物領域とを備え、
前記第３の不純物領域は、前記第１の不純物領域に比べて第１導電型不純物の不純物濃度が低く、前記第４の不純物領域は、前記第２の不純物領域に比べて第２導電型不純物の不純物濃度が低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板における前記素子分離絶縁膜下に、前記第１の不純物領域に底面及び側面を覆うように形成された第１導電型の第５の不純物領域をさらに備え、
前記第５の不純物領域は、前記第１の不純物領域に比べて第１導電型不純物の不純物濃度が高いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第３の不純物領域と前記第４の不純物領域との境界は、前記素子分離絶縁膜の端部下に位置していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記素子分離絶縁膜は、ＬＯＣＯＳ酸化膜からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１の不純物領域は、チャネルストッパ領域であり、
前記第２の不純物領域は、ソース・ドレイン領域であることを特徴とする半導体装置。
【請求項６】
半導体基板上に、素子分離形成領域に開口を有する酸化防止膜を形成する工程（ａ）と、
前記半導体基板に、前記酸化防止膜をマスクにして、第１導電型の第１の不純物を第１の注入角度で、且つ、第１の注入ドーズ量でイオン注入する工程（ｂ）と、
前記半導体基板に、前記酸化防止膜をマスクにして、第２導電型の第２の不純物を、前記第１の注入角度よりも大きい第２の注入角度で、且つ、前記第１の注入ドーズ量よりも少ない第２の注入ドーズ量でイオン注入する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、前記酸化防止膜を用いて素子分離絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記酸化防止膜を除去して、前記半導体基板における素子形成領域を露出する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板に、前記素子分離絶縁膜をマスクにして、第２導電型の第３の不純物を第３の注入角度で、且つ、第３の注入ドーズ量でイオン注入する工程（ｆ）と、
前記工程（ｅ）の後に、前記半導体基板に、前記素子分離絶縁膜をマスクにして、第２導電型の第４の不純物を、前記第３の注入角度よりも大きい第４の注入角度で、且つ、前記第３の注入ドーズ量よりも少ない第４の注入ドーズ量でイオン注入する工程（ｇ）と、
前記工程（ｅ）の後に、前記半導体基板に、前記素子分離絶縁膜をマスクにして、第１導電型の第５の不純物を、前記第３の注入角度よりも大きい第５の注入角度で、且つ、前記第４の注入ドーズ量よりも少ない第５の注入ドーズ量でイオン注入する工程（ｈ）と、
前記工程（ｆ）、前記工程（ｇ）及び前記工程（ｈ）の後に、前記半導体基板を熱処理する工程（ｉ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１の不純物及び前記第５の不純物はボロンであり、
前記第２の不純物及び前記第４の不純物はリンであり、
前記第３の不純物はヒ素であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｄ）よりも前に、前記半導体基板に、前記酸化防止膜をマスクにして、第１導電型の第６の不純物を、前記第２の注入角度よりも大きい第６の注入角度で、且つ、第６の注入ドーズ量でイオン注入する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第６の不純物はボロンであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のうちいずれか１項に記載の半導体装置の製造方法において、
前記素子分離絶縁膜は、ＬＯＣＯＳ酸化膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に高耐圧トランジスタを備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶モニター搭載のパーソナルコンピュータ、並びに液晶テレビ及びＰＤＰに代表される薄型テレビが広く普及するのに伴い、これらを駆動するための半導体素子に対する要求が高まってきている。特に、液晶パネルの表示速度又はＰＤＰパネルの輝度等の性能を高めるために、高電圧下での動作が半導体素子に対して要求されている。
【０００３】
一方、半導体素子が搭載されたデバイスサイズを小さくすること、及び１チップ当たりの単価を抑えるために１チップ当たりの面積を小さくすることが、半導体素子に対して要求されている。
【０００４】
ここで、接合領域の耐圧性能を高める１つの方法として、例えば接合領域を構成する高濃度不純物領域同士が互いに接触しないように互いに間隔を空けて高濃度不純物領域を設ける（具体的には、互いに間隔を空けてチャネルストッパ領域及びソース・ドレイン領域を設ける）方法が考えられるが、この方法ではデバイスサイズが大きくなる。また、デバイスサイズが大きくなることを抑えながら接合領域の耐圧性能を高める１つの方法として、例えば接合領域の不純物濃度を低くする（特に、チャネルストッパ領域の不純物濃度を低くする）方法が考えられるが、この方法では分離領域の耐圧性能を低下させるおそれがある。
【０００５】
そこで、例えば半導体装置を構成する基板としてＳＯＩ（Ｓilicon Ｏn Ｉnsulator）基板を用いた方法が提案されている。これにより、各半導体素子を互いに電気的に分離することができるため、分離領域の耐圧性能を低下させることなく、接合領域の耐圧性能を高めることが可能である。しかしながら、この方法ではＳＯＩ基板自体の価格が高いというデメリットがある。
【０００６】
そこで、半導体装置を構成する基板として半導体基板を用いて、デバイスサイズが大きくなることを抑えながら接合領域の耐圧性能と分離領域の耐圧性能とを高めた素子分離領域を備える半導体装置が提案されている（例えば特許文献１を参照）。
【０００７】
以下に、従来例に係る半導体装置について図６を参照しながら説明する。図６は、従来例に係る半導体装置の構造について示す断面図である。
【０００８】
図６に示すように、Ｐ型半導体基板３００上には、Ｎ型エピタキシャル層３０１が形成されており、Ｎ型エピタキシャル層３０１上には、Ｐ型ウエル領域３０２が形成されている。Ｐ型ウエル領域３０２の表面には、隣り合う素子間を電気的に分離するようにＬＯＣＯＳ酸化膜３０３が形成されており、Ｐ型ウエル領域３０２におけるＬＯＣＯＳ酸化膜３０３の下方には、チャネルストッパ領域３０４が形成されている。ＬＯＣＯＳ酸化膜３０３上には、ＴＥＯＳ膜よりなる絶縁酸化膜３０５が形成されている。
【０００９】
Ｐ型ウエル領域３０２上におけるＬＯＣＯＳ酸化膜３０３によって囲われた素子形成領域には、ゲート絶縁膜３０６を介してゲート電極３０７が形成されている。Ｐ型ウエル領域３０２におけるゲート電極３０７の側方下に位置する領域には、ソース・ドレイン領域３０９が形成されている。Ｐ型ウエル領域３０２の表面におけるソース・ドレイン領域３０９とチャネルストッパ領域３０４との間に位置する領域には、低濃度不純物領域３０８が形成されている。
【特許文献１】特開平１１−１５０２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来例に係る半導体装置では以下に示す問題がある。
【００１１】
ここで、半導体装置の動作時に、ドレイン・ゲート間及びドレイン・基板間には、数１０ボルトから１００ボルト超の電圧差がかかる。このとき、ドレイン・ゲート間及びドレイン・基板間に空乏層が形成されて拡がることにより、接合領域の高耐圧性能が確保される。従来例に係る半導体装置では、接合領域の高耐圧性能を確保する方法として、図６に示すように、チャネルストッパ領域３０４とソース・ドレイン領域３０９との間に、低濃度不純物領域３０８を設ける方法が採用されている。
【００１２】
しかしながら、従来例に係る半導体装置では、半導体装置の微細化が進行するに伴い、トランジスタの接合領域を構成するソース・ドレイン領域３０９、チャネルストッパ領域３０４及び低濃度不純物領域３０８を単純に微細化するだけでは、ドレイン・ゲート間及びドレイン・基板間に形成された空乏層の拡がりが不充分であり、高電圧印加による高い電界強度を緩和することができないので、接合領域の高耐圧性能を確保することができずにデバイスの破壊が発生する。
【００１３】
このように、従来例に係る半導体装置では、接合領域を構成する各領域を単純に微細化するだけでは、半導体装置に印加される電圧が高くなるに従い、空乏層幅の伸びが追い付かず、適正な空乏層幅（すなわち、高い電界強度を緩和することが可能な空乏層幅）を得ることができずに、接合領域の高耐圧性能を確保することができないという問題がある。
【００１４】
前記に鑑み、本発明は、接合領域の耐圧性能を高めた素子分離領域を備える半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板に形成された素子分離絶縁膜と、素子分離絶縁膜に囲まれた半導体基板における素子形成領域と、半導体基板における素子分離絶縁膜下に形成された第１導電型の第１の不純物領域と、半導体基板における素子形成領域に形成された第２導電型の第２の不純物領域と、半導体基板における第１の不純物領域と第２の不純物領域との間に位置する領域に、第１の不純物領域に隣接して形成された第１導電型の第３の不純物領域と、半導体基板における第２の不純物領域と第３の不純物領域との間に位置する領域に、第２の不純物領域及び第３の不純物領域に隣接して形成された第２導電型の第４の不純物領域とを備え、第３の不純物領域は、第１の不純物領域に比べて第１導電型不純物の不純物濃度が低く、第４の不純物領域は、第２の不純物領域に比べて第２導電型不純物の不純物濃度が低いことを特徴とする。
【００１６】
本発明に係る半導体装置によると、第１導電型の第１の不純物領域と第２導電型の第２の不純物領域との間には、第１の不純物領域に含まれる第１導電型不純物の不純物濃度よりも低い不純物濃度を有する第１導電型の第３の不純物領域に加えて、第２の不純物領域に含まれる第２導電型不純物の不純物濃度よりも低い不純物濃度を有する第２導電型の第４の不純物領域が形成されている。
【００１７】
これにより、接合領域を構成する各領域の不純物濃度変化が緩やかになるため、半導体装置の微細化が進行することがあっても、半導体装置の動作時に、接合領域に適正な空乏層幅を確保することができるので、接合領域の耐圧性能を高めた素子分離領域を備える半導体装置を実現することができる。
【００１８】
本発明に係る半導体装置において、半導体基板における素子分離絶縁膜下に、第１の不純物領域に底面及び側面を覆うように形成された第１導電型の第５の不純物領域をさらに備え、第５の不純物領域は、第１の不純物領域に比べて第１導電型不純物の不純物濃度が高いことが好ましい。
【００１９】
このようにすると、トランジスタの閾値電圧の低下を防止しながら、接合領域を構成する各領域の不純物濃度変化を緩やかに維持することができるため、分離領域の耐圧性能を低下させることなく、接合領域の耐圧性能を高めることができるので、分離領域の耐圧性能と接合領域の耐圧性能との双方を高めた素子分離領域を備える半導体装置を実現することができる。
【００２０】
本発明に係る半導体装置において、第３の不純物領域と第４の不純物領域との境界は、素子分離絶縁膜の端部下に位置していることが好ましい。
【００２１】
また、本発明に係る半導体装置において、素子分離絶縁膜は、ＬＯＣＯＳ酸化膜からなることが好ましい。
【００２２】
また、本発明に係る半導体装置において、第１の不純物領域は、チャネルストッパ領域であり、第２の不純物領域は、ソース・ドレイン領域であることが好ましい。
【００２３】
このようにすると、半導体装置の動作時に、ドレイン・ゲート間及びドレイン・基板間に適正な空乏層幅を確保することができるので、接合領域の耐圧性能を高めた素子分離領域を備える半導体装置を実現することができる。
【００２４】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に、素子分離形成領域に開口を有する酸化防止膜を形成する工程（ａ）と、半導体基板に、酸化防止膜をマスクにして、第１導電型の第１の不純物を第１の注入角度で、且つ、第１の注入ドーズ量でイオン注入する工程（ｂ）と、半導体基板に、酸化防止膜をマスクにして、第２導電型の第２の不純物を、第１の注入角度よりも大きい第２の注入角度で、且つ、第１の注入ドーズ量よりも少ない第２の注入ドーズ量でイオン注入する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、酸化防止膜を用いて素子分離絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、酸化防止膜を除去して、半導体基板における素子形成領域を露出する工程（ｅ）と、工程（ｅ）の後に、半導体基板に、素子分離絶縁膜をマスクにして、第２導電型の第３の不純物を第３の注入角度で、且つ、第３の注入ドーズ量でイオン注入する工程（ｆ）と、工程（ｅ）の後に、半導体基板に、素子分離絶縁膜をマスクにして、第２導電型の第４の不純物を、第３の注入角度よりも大きい第４の注入角度で、且つ、第３の注入ドーズ量よりも少ない第４の注入ドーズ量でイオン注入する工程（ｇ）と、工程（ｅ）の後に、半導体基板に、素子分離絶縁膜をマスクにして、第１導電型の第５の不純物を、第３の注入角度よりも大きい第５の注入角度で、且つ、第４の注入ドーズ量よりも少ない第５の注入ドーズ量でイオン注入する工程（ｈ）と、工程（ｆ）、工程（ｇ）及び工程（ｈ）の後に、半導体基板を熱処理する工程（ｉ）とを備えていることを特徴とする。
【００２５】
本発明に係る半導体装置の製造方法によると、第１導電型の第１の不純物の注入工程及び第２導電型の第２の不純物の注入工程の際に、第１の不純物及び第２の不純物の各々の注入条件（具体的には、注入ドーズ量及び注入角度等）を調整することによって、素子分離絶縁膜の形成工程の際に、第１導電型の第１の不純物領域と隣接し且つ第１の不純物領域に含まれる第１導電型不純物の不純物濃度よりも低い不純物濃度を有する第１導電型の第３の不純物領域を形成することができる。
【００２６】
加えて、第２導電型の第３の不純物の注入工程、第２導電型の第４の不純物の注入工程及び第１導電型の第５の不純物の注入工程の際に、第３の不純物、第４の不純物及び第５の不純物の各々の注入条件（具体的には、注入ドーズ量及び注入角度等）を調整することによって、熱処理工程の際に、第１導電型の第３の不純物領域及び第２導電型の第２の不純物領域と隣接し且つ第２の不純物領域に含まれる第２導電型不純物の不純物濃度よりも低い不純物濃度を有する第２導電型の第４の不純物領域を形成することができる。
【００２７】
これにより、接合領域を構成する各領域の不純物濃度変化が緩やかになるため、半導体装置の微細化が進行することがあっても、半導体装置の動作時に、接合領域に適正な空乏層幅を確保することができるので、接合領域の耐圧性能を高めた素子分離領域を備える半導体装置を実現することができる。
【００２８】
本発明に係る半導体装置の製造方法において、第１の不純物及び第５の不純物はボロンであり、第２の不純物及び第４の不純物はリンであり、第３の不純物はヒ素であることが好ましい。
【００２９】
また、本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｄ）よりも前に、半導体基板に、酸化防止膜をマスクにして、第１導電型の第６の不純物を、第２の注入角度よりも大きい第６の注入角度で、且つ、第６の注入ドーズ量でイオン注入する工程（ｊ）をさらに備えていることが好ましい。
【００３０】
このようにすると、第１導電型の第１の不純物の注入工程及び第２導電型の第２の不純物の注入工程に加えて、注入条件（具体的には、注入ドーズ量及び注入角度等）が調整された第１導電型の第６の不純物の注入工程を更に行うことによって、素子分離絶縁膜の形成工程の際に、第１導電型の第１の不純物領域の内部に、第１の不純物領域に含まれる第１導電型不純物の不純物濃度よりも高い不純物濃度を有し、且つ素子分離絶縁膜の中央下に位置する第１導電型の第５の不純物領域を形成することができる。
【００３１】
これにより、トランジスタの閾値電圧の低下を防止しながら、接合領域を構成する各領域の不純物濃度変化を緩やかに維持することができるため、分離領域の耐圧性能を低下させることなく、接合領域の耐圧性能を高めることができるので、分離領域の耐圧性能と接合領域の耐圧性能との双方を高めた素子分離領域を備える半導体装置を実現することができる。
【００３２】
本発明に係る半導体装置の製造方法において、第６の不純物はボロンであることが好ましい。
【００３３】
また、本発明に係る半導体装置の製造方法において、素子分離絶縁膜は、ＬＯＣＯＳ酸化膜であることが好ましい。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその製造方法によると、第１導電型の第１の不純物領域と第２導電型の第２の不純物領域との間に、第１の不純物領域の濃度よりも低い濃度を有する第１導電型の第３の不純物領域に加えて、第２の不純物領域の濃度よりも低い濃度を有する第２導電型の第４の不純物領域を設けることにより、接合領域を構成する各領域の濃度変化を緩やかにすることができるので、接合領域の耐圧性能を高めた素子分離領域を備える半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００３６】
（第１の実施形態）
第１の実施形態の特徴点は、図３に示すように、Ｐ型チャネルストッパ領域（第１導電型の第１の不純物領域）１０７とＮ型ソース・ドレイン領域（第２導電型の第２の不純物領域）１１４との間に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも低い濃度を有するＰ型電界緩和領域（第１導電型の第３の不純物領域）１０８に加えて、Ｎ型ソース・ドレイン領域１１４に含まれるＮ型不純物の濃度よりも低い濃度を有するＮ型電界緩和領域（第２導電型の第４の不純物領域）１１５を設ける点である。
【００３７】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 及び図２(a) 〜(d) を参照しながら説明する。図１(a) 〜(d) 及び図２(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【００３８】
まず、図１(a) に示すように、酸化により、シリコンからなるＰ型半導体基板１００上に、例えば膜厚が２０ｎｍの保護酸化膜１０１を形成し、続いて、保護酸化膜１０１上に、例えば膜厚が１００ｎｍであって窒化膜よりなる酸化防止膜１０２を形成する。なお、Ｐ型半導体基板に代えて、半導体基板に形成されたＰウェル領域からなるＰ型半導体領域であってもよい。
【００３９】
次に、図１(b) に示すように、酸化防止膜１０２上に、素子分離形成領域に開口を有するレジスト膜（図示せず）を形成した後、該レジスト膜をマスクに用いて酸化防止膜１０２をエッチングすることにより、素子分離形成領域に開口を有する酸化防止膜１０２Ａを形成する。
【００４０】
次に、図１(c) に示すように、酸化防止膜１０２Ａをマスクに用いて、保護酸化膜１０１を介して半導体基板１００に、例えばボロンよりなるＰ型不純物１０３を注入する。このとき、ボロンの注入条件として、例えば注入エネルギーが２０ｋｅＶ、注入ドーズ量が８×１０13 ／ｃｍ2 、注入角度（基板の主面の法線に対して傾斜する角度）が７°となるように（すなわち、基板の主面に対してほぼ垂直に注入されるように）注入条件を調整する。これにより、ボロンは、図１(c) に示すように、半導体基板１００の表面におけるボロンの注入位置１０３ａまで浅く注入される。このように、ボロンは、半導体基板１００の表面における酸化防止膜１０２Ａの開口領域の下方に位置する部分に注入される。
【００４１】
次に、図１(d) に示すように、酸化防止膜１０２Ａをマスクに用いて、保護酸化膜１０１を介して半導体基板１００に、例えばリンよりなるＮ型不純物１０４を注入する。このとき、リンの注入条件として、例えば注入エネルギーが４５ｋｅＶ、注入ドーズ量が４×１０12 ／ｃｍ2 、注入角度が４５°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。これにより、リンは、図１(d) に示すように、半導体基板１００の表面におけるリンの注入位置１０４ａまで浅く注入される。このように、リンは、図１(d) に示すように、半導体基板１００の主面の法線に対して所定の傾斜角度を持たせて注入されるので、半導体基板１００の表面における酸化防止膜１０２Ａの開口領域の下方に位置する領域だけでなく酸化防止膜１０２Ａの下方に入り込んだ領域にも注入される。ここで、Ｎ型不純物１０４のイオン注入は、Ｐ型不純物１０３のイオン注入に比べて注入角度を大きくし、且つ、注入ドーズ量を少なくする。
【００４２】
次に、図２(a) に示すように、酸化防止膜１０２Ａをマスクに用いて、例えば温度が９５０℃，酸素雰囲気の下、１００分間の熱処理を行う。これにより、半導体基板１００の表面に、最大の膜厚が例えば４００ｎｍとなるようにＬＯＣＯＳ酸化膜からなる素子分離絶縁膜１０６を形成すると共に、半導体基板１００における素子分離絶縁膜１０６の下方に位置する領域に、例えばＰ型不純物の濃度が１×１０17 ｃｍ-3 のＰ型チャネルストッパ領域１０７を形成する一方、半導体基板１００における素子分離絶縁膜１０６の側方下に位置する領域（Ｐ型チャネルストッパ領域１０７と隣接する領域）に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも１桁程度低い濃度（例えば１×１０16 ｃｍ-3 の濃度）を有するＰ型電界緩和領域１０８を形成する。ここで、図２(a) において、「ｐ-- 」及び「ｐ- 」は、１０８中に示す「ｐ-- 」で表されるＰ型電界緩和領域１０８に含まれるＰ型不純物の濃度が、１０７中に示す「ｐ- 」で表されるＰ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも低いことを意味する。
【００４３】
このように、半導体基板１００における所望の領域に形成され且つ所望の不純物濃度を有するＰ型チャネルストッパ領域１０７及びＰ型電界緩和領域１０８は、Ｐ型不純物１０３の注入工程（図１(c) に示す工程）の際にＰ型不純物１０３（例えばボロン）を適宜選択し且つＰ型不純物１０３の注入条件（具体的には、注入ドーズ量及び注入角度等）を調整すると共に、Ｎ型不純物１０４の注入工程（図１(d) に示す工程）の際にＮ型不純物１０４（例えばリン）を適宜選択し且つＮ型不純物１０４の注入条件を調整することによって得られる。ここで、適宜選択されるＰ型不純物及びＮ型不純物の各々は、図２(a) に示す熱処理工程の際にＰ型不純物が拡散される拡散速度とＮ型不純物が拡散される拡散速度との差異に基づいて選択される。本実施形態では、Ｐ型不純物１０３としてボロンを用い、Ｎ型不純物１０４としてボロンよりも拡散速度の速いリンを用いることにより、図２(a) に示す構成を得ることができる。
【００４４】
その後、保護酸化膜１０１及び酸化防止膜１０２Ａを除去した後、半導体基板１００における素子分離絶縁膜１０６によって囲われた素子形成領域上に、ゲート絶縁膜（後述する図３：１０９参照）を介して、ゲート電極（後述する図３：１１０参照）を形成する。
【００４５】
次に、図２(b) に示すように、素子分離絶縁膜１０６及びゲート電極（図示せず）をマスクに用いて、半導体基板１００に対して、例えばヒ素よりなるＮ型不純物１１１及びリンよりなるＮ型不純物１１２を注入する。このとき、ヒ素の注入条件として、例えば注入エネルギーが５０ｋｅＶ、注入ドーズ量が３×１０15 ／ｃｍ2 、注入角度が７°となるように注入条件を調整する一方、リンの注入条件として、例えば注入エネルギーが１３５ｋｅＶ、注入ドーズ量が１×１０13 ／ｃｍ2 、注入角度が４５°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。ここで、Ｎ型不純物１１２のイオン注入は、Ｎ型不純物１１１のイオン注入に比べて注入角度を大きくし、且つ、注入ドーズ量を少なくする。
【００４６】
次に、図２(c) に示すように、素子分離絶縁膜１０６及びゲート電極（図示せず）をマスクに用いて、半導体基板１００に対して、例えばボロンよりなるＰ型不純物１１３を注入する。このとき、ボロンの注入条件として、例えば注入エネルギーが４５ｋｅＶ、注入ドーズ量が３×１０12 ／ｃｍ2 、注入角度が４５°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。ここで、Ｐ型不純物１１３のイオン注入は、Ｎ型不純物１１１のイオン注入に比べて注入角度を大きくし、且つ、Ｎ型不純物１１２のイオン注入に比べて注入ドーズ量を少なくする。
【００４７】
次に、図２(d) に示すように、例えば温度が８５０℃の下、３０分間の熱処理を行う。これにより、半導体基板１００における素子形成領域（ゲート電極の側方下に位置する領域）に、例えばＮ型不純物の濃度が１×１０19 ｃｍ-3 以上のＮ型ソース・ドレイン領域１１４を形成すると共に、半導体基板１００におけるＮ型ソース・ドレイン領域１１４とＰ型電界緩和領域１０８との間に位置する領域に、幅ｗが０．２μｍであってＮ型ソース・ドレイン領域１１４に含まれるＮ型不純物の濃度よりも１桁程度低い濃度（例えば１×１０18 ｃｍ-3 以下の濃度）を有するＮ型電界緩和領域１１５を形成する。ここで、図２(d) において、「ｎ- 」及び「ｎ+ 」は、１１５中に示す「ｎ- 」で表されるＮ型電界緩和領域１１５に含まれるＮ型不純物の濃度が、１１４中に示す「ｎ+ 」で表されるＮ型ソース・ドレイン領域１１４に含まれるＮ型不純物の濃度よりも低いことを意味する。
【００４８】
このように、半導体基板１００における所望の領域に形成され且つ所望の不純物濃度を有するソース・ドレイン領域１１４及びＮ型電界緩和領域１１５は、Ｎ型不純物１１１及びＮ型不純物１１２の注入工程（図２(b) に示す工程）の際にＮ型不純物１１１（例えばヒ素）及びＮ型不純物１１２（例えばリン）を適宜選択し且つＮ型不純物１１１及びＮ型不純物１１２の注入条件（具体的には、注入ドーズ量及び注入角度等）を調整すると共に、Ｐ型不純物１１３の注入工程（図２(c) に示す工程）の際にＰ型不純物１１３（例えばボロン）を適宜選択し且つＰ型不純物１１３の注入条件を調整することによって得られる。
【００４９】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００５０】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図３を参照しながら説明する。図３は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。ここで、図２(d) に示す断面図は、図３に示す部分Ａの拡大断面図に相当する。
【００５１】
図３に示すように、半導体基板１００の表面には、隣り合う素子形成領域間を電気的に分離するように素子分離絶縁膜１０６が形成されており、半導体基板１００における素子分離絶縁膜１０６の下方には、Ｐ型チャネルストッパ領域１０７が形成されている。半導体基板１００上における素子分離絶縁膜１０６によって囲われた素子形成領域には、ゲート絶縁膜１０９を介してゲート電極１１０が形成されている。半導体基板１００におけるゲート電極１１０の側方下に位置する領域には、Ｎ型ソース・ドレイン領域１１４が形成されている。
【００５２】
半導体基板１００におけるＰ型チャネルストッパ領域１０７とＮ型ソース・ドレイン領域１１４との間に位置する領域には、Ｐ型チャネルストッパ領域１０７と隣接するようにＰ型電界緩和領域１０８が形成されており、半導体基板１００におけるＰ型電界緩和領域１０８とＮ型ソース・ドレイン領域１１４との間に位置する領域には、Ｎ型電界緩和領域１１５が形成されている。
【００５３】
第１の実施形態によると、図１(c) 及び(d) に示す導電型不純物の注入工程の際に、導電型不純物の注入条件（具体的には、注入ドーズ量及び注入角度等）を調整することによって、図２(a) に示す熱処理工程の際に、半導体基板１００における素子分離絶縁膜１０６の端部下に位置する領域（Ｐ型チャネルストッパ領域１０７と隣接する領域）に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも低い濃度を有するＰ型電界緩和領域１０８を形成することができる。加えて、図２(b) 及び(c) に示す導電型不純物の注入工程の際に、導電型不純物の注入条件を調整することによって、図２(d) に示す熱処理工程の際に、半導体基板１００におけるＮ型ソース・ドレイン領域１１４とＰ型電界緩和領域１０８との間に位置する領域に、Ｎ型ソース・ドレイン領域１１４に含まれるＮ型不純物の濃度よりも低い濃度を有するＮ型電界緩和領域１１５を形成することができる。
【００５４】
このため、本実施形態では、接合領域を構成する各領域の不純物濃度変化が緩やかになるように、Ｐ型チャネルストッパ領域１０７とＮ型ソース・ドレイン領域１１４との間に、Ｐ型低濃度不純物領域であるＰ型電界緩和領域１０８に加えて、Ｎ型低濃度不純物領域であるＮ型電界緩和領域１１５を設けることができるので、半導体装置の微細化が進行することがあっても、半導体装置の動作時に、接合領域に適正な空乏層幅を確保することができるので、接合領域の耐圧性能を高めた素子分離領域を備える半導体装置を実現することができる。
【００５５】
ここで、従来例では、チャネルストッパ領域３０４とソース・ドレイン領域３０９との間に、低濃度不純物領域３０８のみを形成するのに対し、本実施形態では、Ｐ型チャネルストッパ領域１０７とＮ型ソース・ドレイン領域１１４との間に、Ｐ型電界緩和領域（低濃度不純物領域）１０８に加えて、Ｎ型電界緩和領域（低濃度不純物領域）１１５を形成する。そのため、本実施形態では、従来例と比較して、接合領域を構成する各領域の不純物濃度変化を緩やかにすることができるため、接合領域における耐圧を５Ｖ程度高めることができるので、接合領域の耐圧性能を高めることができる。
【００５６】
（第２の実施形態）
ここで、前述の第１の実施形態では、Ｎ型電界緩和領域１１５に拡がる空乏層は、Ｎ型電界緩和領域１１５と隣接するＮ型ソース・ドレイン領域１１４が比較的高濃度不純物領域であるため、空乏層幅の伸び量に限界があり、空乏層幅を伸ばすことが困難である。これに対し、Ｐ型電界緩和領域１０８に拡がる空乏層は、Ｐ型電界緩和領域１０８と隣接するＰ型チャネルストッパ領域１０７の不純物濃度を低く調整することが可能であるため、空乏層幅を容易に伸ばすことが可能である。
【００５７】
しかしながら、空乏層幅の確保を目的に、Ｐ型チャネルストッパ領域１０７の不純物濃度を低く調整し過ぎると、寄生ＭＯＳトランジスタの閾値電圧が低下するので、分離領域の耐圧性能を低下させるおそれがある。
【００５８】
そこで、第２の実施形態では、分離領域の耐圧性能を低下させることなく、接合領域の耐圧性能を高めることを目的とする。
【００５９】
第２の実施形態の特徴点は、図５に示すように、前述の第１の実施形態の特徴点に加えて、半導体基板１００における素子分離絶縁膜１０６下に、Ｐ型チャネルストッパ領域１０７に底面及び側面を覆うように形成されたＰ型高濃度不純物領域（第１導電型の第５の不純物領域）２１６を更に設ける点である。
【００６０】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、前述の図１(b) 〜(d) 並びに図４及び図５を参照しながら説明する。図４及び図５は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。図４及び図５において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第１の実施形態に係る半導体装置と同様の説明は繰り返し行わない。
【００６１】
まず、前述の第１の実施形態と同様に、図１(b) に示すように、表面に保護酸化膜１０１が形成されたＰ型半導体基板１００上に、素子分離形成領域に開口を有する酸化防止膜１０２Ａを形成する。
【００６２】
次に、前述の第１の実施形態と同様に、図１(c) に示すように、酸化防止膜１０２Ａをマスクに用いて、保護酸化膜１０１を介して半導体基板１００に、例えばボロンよりなるＰ型不純物１０３を注入する。このとき、ボロンの注入条件として、例えば注入エネルギーが２０ｋｅＶ、注入ドーズ量が８×１０13／ｃｍ2 、注入角度が７°となるように注入条件を調整する。これにより、ボロンは、図１(c) に示すように、半導体基板１００の表面におけるボロンの注入位置１０３ａまで浅く注入される。
【００６３】
次に、前述の第１の実施形態と同様に、図１(d) に示すように、酸化防止膜１０２Ａをマスクに用いて、保護酸化膜１０１を介して半導体基板１００に、例えばリンよりなるＮ型不純物１０４を注入する。このとき、リンの注入条件として、例えば注入エネルギーが４５ｋｅＶ、注入ドーズ量が４×１０12／ｃｍ2 、注入角度が４５°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。これにより、リンは、図１(d) に示すように、半導体基板１００の表面におけるリンの注入位置１０４ａまで浅く注入される。
【００６４】
次に、図４に示すように、酸化防止膜１０２Ａをマスクに用いて、保護酸化膜１０１を介して半導体基板１００に、例えばボロンよりなるＰ型不純物２０５を注入する。このとき、ボロンの注入条件として、例えば注入エネルギーが１０ｋｅＶ、注入ドーズ量が１×１０13／ｃｍ2 、注入角度が６０°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。ここで、Ｐ型不純物２０５のイオン注入は、Ｎ型不純物１０４のイオン注入に比べて注入角度を大きくする。これにより、ボロンは、図４に示すように、半導体基板１００の表面におけるボロンの注入位置２０５ａまで浅く注入される。このように、ボロンは、図４に示すように、半導体基板１００の主面の法線に対して所定の傾斜角度を持たせて注入されるので、半導体基板１００の表面における酸化防止膜１０２Ａの開口領域の下方に位置する領域だけでなく酸化防止膜１０２Ａの下方に入り込んだ領域にも注入される。
【００６５】
更には、ボロンの注入角度が所望の角度（例えば６０°）となるように調整することによって、酸化防止膜１０２Ａの遮蔽効果を利用しながら、半導体基板１００の表面にボロンを注入することができる。これにより、半導体基板１００の表面における素子分離絶縁膜１０６の中央下に位置する領域に注入されるボロン濃度を高めるように、且つ素子分離絶縁膜１０６の側方下に位置する領域に注入されるボロン濃度を高めないように、半導体基板１００の表面にボロンを注入することができる。
【００６６】
次に、前述の第１の実施形態と同様に、酸化防止膜１０２Ａをマスクに用いて、例えば温度が９５０℃，酸素雰囲気の下、１００分間の熱処理を行う。これにより、素子分離絶縁膜１０６，Ｐ型チャネルストッパ領域１０７，Ｐ型電界緩和領域１０８，及びＰ型高濃度不純物領域（後述する図５：２１６参照）を形成する。
【００６７】
詳細には、前述の第１の実施形態と同様に、半導体基板１００の表面に、最大の膜厚が例えば４００ｎｍとなるように素子分離絶縁膜１０６を形成すると共に、半導体基板１００における素子分離絶縁膜１０６の下方に位置する領域に、例えばＰ型不純物の濃度が１×１０17 ｃｍ-3 のＰ型チャネルストッパ領域１０７を形成する一方、半導体基板１００における素子分離絶縁膜１０６の端部下に位置する領域（Ｐ型チャネルストッパ領域１０７と隣接する領域）に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも１桁程度低い濃度（例えば１×１０16 ｃｍ-3 の濃度）を有するＰ型電界緩和領域１０８を形成する。
【００６８】
加えて、Ｐ型チャネルストッパ領域１０７の内部に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも数倍程度高い濃度を有し、且つ素子分離絶縁膜１０６の中央下に位置するＰ型高濃度不純物領域２１６を形成する。ここで、後述する図５において、「ｐ」は、２１６中に示す「ｐ」で表されるＰ型高濃度不純物領域２１６に含まれるＰ型不純物の濃度が、１０７中に示す「ｐ- 」で表されるＰ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも高いことを意味する。
【００６９】
次に、前述の第１の実施形態と同様に、酸化防止膜１０２Ａ及び保護酸化膜１０１を除去した後、半導体基板１００における素子分離絶縁膜１０６によって囲われた素子形成領域上に、ゲート絶縁膜（図示せず）を介して、ゲート電極（図示せず）を形成する。
【００７０】
次に、前述の第１の実施形態と同様に、素子分離絶縁膜１０６及びゲート電極（図示せず）をマスクに用いて、半導体基板１００に対して、例えばヒ素よりなるＮ型不純物及びリンよりなるＮ型不純物を注入する。ここで、ヒ素の注入条件として、例えば注入エネルギーが５０ｋｅＶ、注入ドーズ量が３×１０15 ／ｃｍ2 、注入角度が７°となるように注入条件を調整すると共に、リンの注入条件として、例えば注入エネルギーが１３５ｋｅＶ、注入ドーズ量が１×１０13 ／ｃｍ2 、注入角度が４５°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。
【００７１】
次に、前述の第１の実施形態と同様に、素子分離絶縁膜１０６及びゲート電極（図示せず）をマスクに用いて、半導体基板１００に対して、例えばボロンよりなるＰ型不純物を注入する。ここで、ボロンの注入条件として、例えば注入エネルギーが４５ｋｅＶ、注入ドーズ量が３×１０12 ／ｃｍ2 、注入角度が４５°となるように、且つ注入方向を９０°ずつ同心円状に回転させることによって４方向から注入させるように注入条件を調整する。
【００７２】
次に、図５に示すように、例えば温度が８５０℃の下、３０分間の熱処理を行う。これにより、半導体基板１００における素子形成領域（ゲート電極の側方下に位置する領域）に、例えばＮ型不純物の濃度が１×１０19 ｃｍ-3 以上のＮ型ソース・ドレイン領域１１４を形成すると共に、半導体基板１００におけるソース・ドレイン領域１１４とＰ型電界緩和領域１０８との間に位置する領域に、幅ｗが０．２μｍであってＮ型ソース・ドレイン領域１１４に含まれるＮ型不純物の濃度よりも１桁程度低い濃度（例えば１×１０18 ｃｍ-3 以下の濃度）を有するＮ型電界緩和領域１１５を形成する。
【００７３】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７４】
第２の実施形態によると、前述の第１の実施形態と同様に、接合領域を構成する各領域の不純物濃度変化が緩やかになるように、Ｐ型チャネルストッパ領域１０７とＮ型ソース・ドレイン領域１１４との間に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも低い濃度を有するＰ型電界緩和領域１０８に加えて、Ｎ型ソース・ドレイン領域１１４に含まれるＮ型不純物の濃度よりも低い濃度を有するＮ型電界緩和領域１１５を設けることができる。
【００７５】
そのため、半導体装置の微細化が進行することがあっても、半導体装置の動作時に、接合領域に適正な空乏層幅を確保することができるので、接合領域の耐圧性能を高めることができる。
【００７６】
更には、第２の実施形態によると、熱処理による素子分離絶縁膜の形成工程を行う前に、前述の図１(c) 及び図１(d) に示す導電型不純物の注入工程を行うだけでなく、更には、図４に示す導電型不純物の注入工程を行う。すなわち、熱処理による素子分離絶縁膜の形成工程を行う前に、前述の第１の実施形態では、図１(c) 及び図１(d) に示す導電型不純物の注入工程のみを行うのに対し、本実施形態では、図１(c) 及び図１(d) に示す導電型不純物の注入工程に加えて、図４に示す導電型不純物の注入工程を更に行う。
【００７７】
これにより、熱処理による素子分離絶縁膜の形成工程の際に、Ｐ型チャネルストッパ領域１０７の内部に、Ｐ型チャネルストッパ領域１０７に含まれるＰ型不純物の濃度よりも数倍程度高い濃度を有し、且つ素子分離絶縁膜１０６の中央下に位置するＰ型高濃度不純物領域２１６を形成することができる。
【００７８】
このように、素子分離絶縁膜１０６の中央下にＰ型高濃度不純物領域２１６を設けることにより、空乏層幅の確保を目的に、Ｐ型チャネルストッパ領域１０７の不純物濃度を低く調整することがあっても、寄生ＭＯＳトランジスタの閾値電圧が低下することを防止することができる。
【００７９】
更には、素子分離絶縁膜１０６の中央下にＰ型高濃度不純物領域２１６を設けることにより、Ｐ型電界緩和領域１０８と隣接するＰ型チャネルストッパ領域１０７の不純物濃度を高めることなく、すなわち、接合領域を構成する各領域の不純物濃度変化を緩やかに維持しながら、分離領域の耐圧性能を高めることができる。
【００８０】
このように、本実施形態では、Ｐ型チャネルストッパ領域１０７とＮ型ソース・ドレイン領域１１４との間に、Ｐ型電界緩和領域１０８に加えて、Ｎ型電界緩和領域１１５を設けることにより、前述の第１の実施形態と同様に、従来例と比較して、接合領域における耐圧を５Ｖ程度高めることができるので、接合領域の耐圧性能を高めることができる。更には、本実施形態では、素子分離絶縁膜１０６の中央下にＰ型高濃度不純物領域２１６を設けることにより、従来例と比較して、寄生ＭＯＳトランジスタの閾値電圧を３Ｖ程度高めることができるので、分離領域の耐圧性能を高めることができる。
【００８１】
以上のように、本実施形態では、分離領域の耐圧性能と接合領域の耐圧性能との双方を高めた素子分離領域を備える半導体装置を実現することができる。
【００８２】
尚、第１及び第２の実施形態では、Ｐ型チャネルストッパ領域とＮ型ソース・ドレイン領域との間に、Ｐ型電界緩和領域，Ｎ型電界緩和領域を設ける場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８３】
例えば、Ｎ型チャネルストッパ領域とＰ型ソース・ドレイン領域との間に、Ｎ型電界緩和領域，Ｐ型電界緩和領域を設けた場合についても、本発明と同様の効果を得ることができる。この場合の半導体装置の製造方法について以下に簡単に説明する。
【００８４】
図１(a) 及び図１(b) に示す工程を行った後に、図１(c) に示す導電型不純物の注入工程において、半導体基板の表面に例えばリンよりなるＮ型不純物を注入し、続いて、図１(d) に示す導電型不純物の注入工程において、半導体基板の表面に例えばボロンよりなるＰ型不純物を注入する。その後、図２(a) に示す熱処理工程を行うことにより、Ｎ型チャネルストッパ領域と、該Ｎ型チャネルストッパ領域に隣接するＮ型電界緩和領域とを形成する。
【００８５】
次に、図２(b) に示す導電型不純物の注入工程において、半導体基板の表面に例えばボロンよりなるＰ型不純物を注入し、続いて、図２(c) に示す導電型不純物の注入工程において、半導体基板の表面に例えばリンよりなるＮ型不純物を注入する。その後、図２(d) に示す熱処理工程を行うことにより、Ｐ型ソース・ドレイン領域と、該Ｐ型ソース・ドレイン領域とＮ型電界緩和領域との間に位置するＰ型電界緩和領域とを形成する。
【００８６】
このようにして、前述の第１の実施形態に係る半導体装置と同様の構造を有する半導体装置を製造することができる。一方、図１(b) に示す工程の後であって且つ図２(a) に示す熱処理工程の前に、図１(c) 及び図１(d) に示す導電型不純物の注入工程に加えて、半導体基板の表面に例えばリンよりなるＮ型不純物を注入する工程を更に行い、その後、上記と同様の工程を行うことにより、前述の第２の実施形態に係る半導体装置と同様の構造を有する半導体装置を製造することができる。
【産業上の利用可能性】
【００８７】
以上説明したように、本発明は、接合領域の耐圧性能を高めることができるので、高耐圧トランジスタを備える半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００８８】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図２】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図６】従来例に係る半導体装置の構造について示す断面図である。
【符号の説明】
【００８９】
１００  Ｐ型半導体基板
１０１  保護酸化膜
１０２，１０２Ａ  酸化防止膜
１０３  ボロン
１０３ａ  ボロン注入位置
１０４  リン
１０４ａ  リン注入位置
１０６  素子分離絶縁膜
１０７  Ｐ型チャネルストッパ領域
１０８  Ｐ型電界緩和領域（低濃度不純物領域）
１０９  ゲート酸化膜
１１０  ゲート電極
１１１  ヒ素
１１２  リン
１１３  ボロン
１１４  Ｎ型ソース・ドレイン領域
１１５  Ｎ型電界緩和領域（低濃度不純物領域）
２０５  ボロン
２０５ａ  ボロン注入位置
２１６  Ｐ型高濃度不純物領域
【図１】
2007329202.tif 000003
【図２】
2007329202.tif 000004
【図３】
2007329202.tif 000005
【図４】
2007329202.tif 000006
【図５】
2007329202.tif 000007
【図６】
2007329202.tif 000008