(57)【要約】【課題】リファレンス電流がずれた場合でも、リセットシーケンスでトリミングデータを正しく読み出すことが可能な不揮発性半導体記憶装置を提供する。【解決手段】本発明の不揮発性半導体記憶装置は、ユーザ領域およびトリミングデータ格納領域を構成する複数の不揮発性メモリセルと、複数のワード線と、を有する不揮発性半導体記憶装置であって、トリミングデータ格納領域には、読み出し動作の際にワード線に印加する読出し電圧を調整するための第１トリミングデータが格納され、トリミングデータ格納領域に対する読み出し動作をする際に、第１トリミングデータに基づいて調整可能な電圧範囲を超える電圧値に読出し電圧を設定することを特徴とする。【選択図】図５
2007193933.tif 000002
【特許請求の範囲】
【請求項１】
ユーザ領域およびトリミングデータ格納領域を構成する複数の不揮発性メモリセルと、複数のワード線と、を有する不揮発性半導体記憶装置であって、
前記トリミングデータ格納領域には、読み出し動作の際に前記ワード線に印加する読出し電圧を調整するための第１トリミングデータが格納され、
前記トリミングデータ格納領域に対する読み出し動作をする際に、前記第１トリミングデータに基づいて調整可能な電圧範囲を超える電圧値に前記読出し電圧を設定する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルに流れるセル電流と参照電流とに基づいてデータを読み出すセンスアンプを備え、
前記トリミングデータ格納領域には、前記参照電流を調整するための第２トリミングデータが格納され、
前記トリミングデータ格納領域に対する読み出し動作をする際に、前記第２トリミングデータに基づいて調整可能な電流範囲を超える電流値に前記参照電流を設定する
不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記トリミングデータ格納領域に対する読み出し動作をする際に、トリミング読出し信号を生成する制御部を備え、
第１ないし第３抵抗と、直列に接続される前記第１抵抗と前記第２抵抗との間の第１ノードを前記第１トリミングデータに応じて接地する第１スイッチ回路と、直列に接続される前記第２抵抗と前記第３抵抗との間の第２ノードを前記トリミング読出し信号に応じて接地する第２スイッチ回路と、を有し、前記第１ないし第３抵抗の値に基づいて前記読出し電圧を生成する読出し電圧生成回路を、
を具備する
不揮発性半導体記憶装置。
【請求項４】
請求項２に記載の不揮発性半導体記憶装置において、
前記トリミングデータ格納領域に対する読み出し動作をする際に、トリミング読出し信号を生成する制御部を備え、
第１ないし第３抵抗と、直列に接続される前記第１抵抗と前記第２抵抗との間の第１ノードを前記第２トリミングデータに応じて接地する第１スイッチ回路と、直列に接続される前記第２抵抗と前記第３抵抗との間の第２ノードを前記トリミング読出し信号に応じて接地する第２スイッチ回路と、を有し、前記第１ないし第３抵抗の値に基づいて前記参照電流を生成するため参照電流生成回路を、
を具備する
不揮発性半導体記憶装置。
【請求項５】
複数の不揮発性メモリセルを有するセルアレイと、
セル電流と参照電流とに基づいて、前記複数の不揮発性メモリセルから選択された選択セルのデータを読み出すセンスアンプと、ここで、前記セル電流は、前記選択セルに接続するワード線の読出し電圧に基づいて、前記選択セル及び前記選択セルに接続するビット線を流れ、
前記複数の不揮発性メモリセルのうちトリミングデータを格納する不揮発性メモリセルから前記トリミングデータを読み出すとき、前記セル電流が、前記複数の不揮発性メモリセルのうちトリミングデータを格納していない不揮発性メモリセルからデータを読み出す場合よりも大きくなるように、前記第１読出し電圧を生成する読出し電圧生成回路と
を具備する
不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、
前記読出し電圧生成回路は、
前記トリミングデータを読み出すとき、前記セル電流と前記参照電流との差が前記センスアンプで読み出し可能な下限の電流としての第１電流値未満の場合、前記選択セルが相対的に閾値電圧の低い状態にあるときは、前記第１読出し電圧を、他のデータを読み出すときの第２読出し電圧よりも高く生成する
不揮発性半導体記憶装置。
【請求項７】
請求項５に記載の不揮発性半導体記憶装置において、
前記読出し電圧生成回路は、
前記第２読出し電圧を生成する基準ワード線電圧生成回路と、
前記基準ワード線電圧生成回路に接続され、前記基準ワード線電圧生成回路の出力を前記第１読出し電圧に調整する第１電圧変更回路と
を含む
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置において、
前記基準ワード線電圧生成回路は、
一端を定電圧源に、他端を出力電圧が出力される出力ノードに接続された出力段トランジスタと、
一端を前記出力ノードに接続され、前記定電圧源の電圧を抵抗分割する互いに直列に接続された複数の第１抵抗と、
前記出力電圧を前記複数の第１抵抗で抵抗分割した第１分割電圧と基準電圧とに基づいて、前記第１分割電圧と前記基準電圧との差が無くなるように前記出力段トランジスタのゲートを制御する誤差増幅回路と、
前記トリミングデータに基づいて、前記複数の第１抵抗のうちから前記抵抗分割に用いる抵抗を選択する第１選択回路と
を含み、
前記第１電圧変更回路は、
一端を前記複数の第１抵抗の途中に、他端を接地に接続され、前記トリミングデータを読み出すときオンになる第１スイッチを含む
不揮発性半導体記憶装置。
【請求項９】
請求項５に記載の不揮発性半導体記憶装置において、
前記トリミングデータを読み出すとき、前記参照電流が、前記トリミングデータを格納していない不揮発性メモリセルからデータを読み出す場合よりも大きくなるように、前記参照電流を生成する参照電流生成回路と
を具備する
不揮発性半導体記憶装置。
【請求項１０】
請求項１ないし９のいずれか一項に記載の不揮発性半導体記憶装置を備えるマイクロコンピュータ。
【請求項１１】
ユーザ領域およびトリミングデータ格納領域を構成する複数の不揮発性メモリセルと、複数のワード線と、を有する不揮発性半導体記憶装置の動作方法であって、
前記トリミングデータ格納領域には、読み出し動作の際に前記ワード線に印加する読出し電圧を調整するための第１トリミングデータが格納され、
前記トリミングデータ格納領域に対する読み出し動作をする際に、前記第１トリミングデータに基づいて調整可能な電圧範囲を超える電圧値に前記読出し電圧を設定する第１ステップと、
前記第１ステップによって設定された前記読出し電圧をワード線に印加して前記トリミングデータ格納領域に対する読み出し動作を実行する第２ステップ
を具備する
不揮発性半導体記憶装置の動作方法。
【請求項１２】
請求項１１に記載の不揮発性半導体記憶装置の動作方法において、
前記不揮発性メモリセルに流れるセル電流と参照電流とに基づいてデータを読み出すセンスアンプを備え、
前記トリミングデータ格納領域には、前記参照電流を調整するための第２トリミングデータが格納され、
前記第２ステップの前に、前記第２トリミングデータに基づいて調整可能な電流範囲を超える電流値に前記参照電流を設定する第３ステップ
を具備する
不揮発性半導体記憶装置の動作方法。
【請求項１３】
不揮発性半導体記憶装置の動作方法であって、
ここで、前記不揮発性半導体記憶装置は、
複数の不揮発性メモリセルを有するセルアレイと、
セル電流と参照電流とに基づいて、前記複数の不揮発性メモリセルから選択された選択セルのデータを読み出すセンスアンプと、ここで、前記セル電流は、前記選択セルに接続するワード線の読出し電圧に基づいて、前記選択セル及び前記選択セルに接続するビット線を流れ、
前記読出し電圧を生成する読出し電圧生成回路と
を具備し、
前記不揮発性半導体記憶装置の動作方法は、
（ａ）前記読出し電圧生成回路が、前記複数の不揮発性メモリセルのうちトリミングデータを格納する不揮発性メモリセルから前記トリミングデータを読み出すとき、前記セル電流が、前記複数の不揮発性メモリセルのうちトリミングデータを格納していない不揮発性メモリセルからデータを読み出す場合よりも大きくなるように、前記第１読出し電圧を生成するステップと、
（ｂ）前記センスアンプが、前記セル電流と前記参照電流とに基づいて、前記選択セルのトリミングデータを読み出すステップと
を具備する
不揮発性半導体記憶装置の動作方法。
【請求項１４】
請求項１３に記載の不揮発性半導体記憶装置の動作方法において、
前記（ａ）ステップは、
（ａ１）前記電圧生成回路が、前記トリミングデータを読み出すとき、前記セル電流と前記参照電流との差が前記センスアンプで読み出し可能な下限の電流としての第１電流値未満の場合、前記選択セルが相対的に閾値電圧の低い状態としての第１状態にあるときは、前記第１読出し電圧を、他のデータを読み出すときの第２読出し電圧よりも高く設定するステップを備える
不揮発性半導体記憶装置の動作方法。
【請求項１５】
請求項１３または１４に記載の不揮発性半導体記憶装置の動作方法において、
前記（ａ）ステップは、リセットシーケンスにおいて行われる
不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその動作方法に関し、特に、トリミング手法を用いた不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置（以下、「不揮発性メモリ」という）が微細化されるに伴い、そのメモリセルのオン電流が減少している。オン電流が減少すればするほど、製造上発生するワード線電圧やセンスアンプリファレンス電流のばらつきが、オン電流とセンスアンプリファレンス電流との相対的な大小関係に与える影響が大きくなる。そうなると、メモリセルのデータの読出しをセンスアンプリファレンス電流とオン電流との大小関係に基づいて行っている場合、その読出しが不安定になることになる。
【０００３】
上記の事態に対して、少ないオン電流でも正常な読出しができるように、ワード線電圧やセンスアンプリファレンス電流のばらつきを抑制して読出しを行うトリミング手法（例えば、特開２００４−５５０８１号公報）が用いられる。このトリミング手法は、まず、予めウェハテストを行い、不揮発性メモリのチップごとに最適なトリミングデータを決定する。決定されたトリミングデータは不揮発性メモリ内の専用のメモリアレイ領域（以下、「トリミングデータ格納領域」という）に格納される。次に、システム初期動作時（以下、「リセットシーケンス」という）において、トリミングデータ格納領域からトリミングデータを読み出し、最適なワード線電圧及びセンスアンプリファレンス電流（リファレンス電圧）を設定する。それにより、以後のシステム動作では最適な条件で読出しを実行することができる。
【０００４】
以下、従来技術である特開２００４−５５０８１（Ｐ２００４−５５０８１Ａ）号公報に記載された不揮発性半導体記憶装置について説明する。図１は、従来技術の不揮発性メモリのブロック図である。不揮発性半導体記憶装置は、不揮発性メモリアレイ１０１と、複数のトリミング回路１０８〜１１１と、デコーダ回路１０５と、トリミングレジスタ１０６と、セレクタ回路１０７とを備える。不揮発性メモリアレイ１０１は、電気的にデータの書き込み、消去が可能である。不揮発性メモリアレイ１０１は、ユーザ領域１０２及びトリミングデータ格納領域１０３に分かれている。ユーザ領域１０２は、ユーザのデータを格納する。トリミングデータ格納領域１０３は、各動作モードに対応したトリミングデータが格納される。複数のトリミング回路１０８〜１１１は、各動作モードに応じてトリミングを実施する。デコーダ回路１０５は、モード信号を入力され、そのモード信号の示す動作モードに対応したトリミングデータが格納されている不揮発性メモリアレイ１０１内のアドレスを指定する。トリミングレジスタ１０６は、デコーダ回路１０５で指定されたアドレスにより不揮発性メモリアレイ１０１から読み出されるトリミングデータを格納する。セレクタ回路１０７は、トリミングレジスタ１０６に格納されたトリミングデータをモード信号の示す動作モードに応じたトリミング回路１０８〜１１１へ出力する。
【０００５】
図２は、不揮発性メモリアレイ１０１の構成例の一部を示す回路図である。ユーザ領域１０２及びトリミングデータ格納領域１０３は、例えば、この図に示すようなメモリアレイで構成されている。すなわち、不揮発性メモリアレイ１０１（ユーザ領域１０２及びトリミングデータ格納領域１０３）は、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ、及び複数のメモリセルＭを備える。複数のメモリセルＭは、不揮発性メモリセルであり、フラッシュメモリのセルに例示される。ワード線ＷＬ及びソース線ＳＬは、第１方向に伸び、それぞれメモリセルＭのコントロールゲート及びソースに接続されている。ビット線ＢＬは、第１方向に略垂直の第２方向に伸び、メモリセルＭのドレインに接続されている。メモリセルＭは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。メモリセルＭのうちメモリセルＭ１１を選択するときは、ワード線ＷＬのうちからワード線ＷＬ３を、ビット線ＢＬのうちからビット線ＢＬ０を、及び、ソース線ＳＬのうちからソース線ＳＬ１を選択する。
【０００６】
例えば、図２において、メモリセルＭ１１を選択セルとしてデータの読出しを行う場合、選択セルＭ１１のコントロールゲートに接続されているワード線ＷＬ３が読出し電圧Ｖｒｅａｄ（ワード線電圧）となり、その他のワード線ＷＬはＧＮＤとなる。選択セルＭ１１のドレインに接続されているビット線ＢＬ０が所定の読出し電圧となり、その他のビット線ＢＬはＧＮＤとなる。ソース線ＳＬは全てＧＮＤである。このとき、メモリセルＭ１１とビット線ＢＬとに流れるセル電流Ｉｏｎとリファレンス電流ＩＲＥＦとがセンスアンプ４で比較されることで、メモリセルＭ１１のデータが読み出される。
【０００７】
次に、不揮発性メモリアレイ１０１のメモリセルＭの読出し動作について説明する。ここでは、閾値電圧が低い状態（第１状態）にある（例示：データ“０”が書込まれている）選択セルとしてのオンセルと、閾値電圧が高い状態（第２状態）にある（例示：データ“１”が書込まれている）選択セルとしてのオフセルとについて、その読出し動作時の各電流と電圧との関係について説明する。図３は、読出し電圧とセル電流及びセンスアンプリファレンス電流との関係を示すグラフである。横軸は読出し電圧Ｖｒｅａｄ（ワード線電圧）、縦軸はセル電流Ｉｏｎ及びセンスアンプリファレンス電流ＩＲＥＦをそれぞれ示す。センスアンプリファレンス電流ＩＲＥＦは、読出し動作時にセンスアンプ（図１において図示されず）に流れる電流である。センスアンプは、センスアンプリファレンス電流ＩＲＥＦとセル電流Ｉｏｎとを比較してデータを読み出す。オンセルには、セル電流Ｉｏｎとしてオンセル電流Ｉｏｎ１が流れる。オンセル電流Ｉｏｎ１は、ワード線電圧の上昇に応じて急激に増加する。一方、オフセルには、セル電流Ｉｏｎとしてオフセル電流Ｉｏｎ２が流れる。オフセル電流Ｉｏｎ２は、ワード線電圧の上昇に対してわずかにしか増加しない。センスアンプリファレンス電流ＩＲＥＦは、例えばワード線電圧によらず一定とする。ワード線に印加される読出し電圧（ワード線電圧）Ｖｒｅａｄは、Ｖ０（例示：２．５Ｖ）に設定される。オンセルは、オンセル電流Ｉｏｎ１がセンスアンプリファレンス電流ＩＲＥＦよりも多いことで、第１状態であると判別される。一方、オフセルは、オフセル電流Ｉｏｎ２がセンスアンプリファレンス電流ＩＲＥＦよりも少ないことで、第２状態であると判別される。
【０００８】
ここで、読出し電圧Ｖｒｅａｄ＝Ｖ０において、オフセル電流Ｉｏｎ１もオンセル電流Ｉｏｎ２もセンスアンプリファレンス電流ＩＲＥＦに対し、ある程度マージンがないとセンスアンプ動作速度が劣化、つまり読出し速度が劣化する。そのため、通常オンマージンΔＩｍ１（例示：５μＡ）及びオフマージンΔＩｍ２（例示：５μＡ）を確保した状態で使用する。このとき、製造歩留まりの関係でワード線電圧やセンスアンプリファレンス電流にばらつきがある場合、オン電流（オンセル電流Ｉｏｎ１、オフセル電流Ｉｏｎ２）が小さいので、それらのばらつきの影響が大きくなることが考えられる。すなわち、少しのばらつきによりマージン（オンマージンΔＩｍ１、オフマージンΔＩｍ２）が十分に確保できなくなることが考えられる。しかし、その場合でも、トリミングデータ（ＴＣＤ、ＴＣＤ２）でワード線電圧やセンスアンプリファレンス電流を調整して、それらのばらつきを抑制することができるので、マージンを十分に確保できるようになるので、読出し速度の劣化が無く、正しい読出しが可能となる。
【０００９】
【特許文献１】特開２００４−５５０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、トリミングデータ格納領域からトリミングデータを読み出すのは、ワード線電圧やセンスアンプリファレンス電流が最適化される前である。すなわち、リセットシーケンスにおけるトリミングデータ格納領域１０３のトリミングデータの読出し動作では、最適なトリミングデータを知り得ない。そのため、センスアンプリファレンス電流ＩＲＥＦのばらつきが大きくなることが考えられる。特に、図４にその一例を示す。図４は、読出し電圧とセル電流及びセンスアンプリファレンス電流との関係を示すグラフである。横軸は読出し電圧Ｖｒｅａｄ（ワード線電圧）、縦軸はセル電流Ｉｏｎ及びセンスアンプリファレンス電流ＩＲＥＦをそれぞれ示す。図４は、センスアンプリファレンス電流ＩＲＥＦのばらつき（又は、オンセル電流Ｉｏｎ１のばらつき）により、センスアンプリファレンス電流ＩＲＥＦが相対的に大きめにずれた場合を示している。この場合、読出し電圧（ワード線電圧）Ｖｒｅａｄ＝Ｖ０において、オンセル電流Ｉｏｎ１とセンスアンプリファレンス電流ＩＲＥＦとのオンマージンΔＩｍ１が約０μＡとなり、マージンが確保できない状態にある。このとき、センスアンプがトリミングデータ格納領域１０３のオンセルのデータを読み出すことができないという不具合が発生する。すなわち、トリミングデータを正しく読み出すことができない場合がある。オン電流が少ない場合でも、トリミングデータを読み出す前に、リセットシーケンスでトリミングデータを正しく読み出すことが可能な技術が望まれる。
【課題を解決するための手段】
【００１１】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、ユーザ領域（２、６５ａ）およびトリミングデータ格納領域（３、６５ｂ）を構成する複数の不揮発性メモリセル（Ｍ）と、複数のワード線（ＷＬ）と、を有する不揮発性半導体記憶装置であって、トリミングデータ格納領域（３、６５ｂ）には、読み出し動作の際にワード線（ＷＬ）に印加する読出し電圧（Ｖｒｅａｄ）を調整するための第１のトリミングデータ（ＴＣＤ）が格納され、トリミングデータ格納領域（３、６５ｂ）に対する読み出し動作をする際に、第１のトリミングデータ（ＴＣＤ）に基づいて調整可能な電圧範囲を超える電圧値（Ｖ１）に読出し電圧（Ｖｒｅａｄ）を設定する。
【００１３】
トリミングデータの読出し動作時に、リファレンス電流（ＩＲＥＦ）がずれてリファレンス電流（ＩＲＥＦ）とセル電流（Ｉｏｎ）との電流値の差（ΔＩｍ：マージン）が充分取れなくなる場合、第１読出し電圧（ワード線電圧：Ｖｒｅａｄ）を通常より高く（又は、低く）することで、セル電流（Ｉｏｎ）を増大させて電流値の差（ΔＩｍ：マージン）を充分に取れるようにする。それにより、マージン不足による誤読出しを防止し、トリミングデータを正しく読み出すことができる。
【発明の効果】
【００１４】
本発明により、リファレンス電流がずれた場合でも、リセットシーケンスでトリミングデータを正しく読み出すことが可能な不揮発性半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の不揮発性半導体記憶装置及びその動作方法ならびに当該不揮発性半導体記憶装置を内蔵するマイクロコンピュータの実施の形態に関して、添付図面を参照して説明する。
【００１６】
［実施の形態１］
図５は、本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示すブロック図である。不揮発性半導体記憶装置としての不揮発性メモリ１０は、メモリアレイ１、センスアンプ４、トリミングレジスタ６、Ｘデコーダ回路５ａ、Ｙデコーダ回路５ｂ、制御部７、参照電圧生成回路１７及び読出し電圧生成回路２０を具備する。
【００１７】
メモリアレイ１は、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ、及び複数のメモリセルを備える。このメモリセルは、不揮発性メモリセルであり、フラッシュメモリのセルに例示される。メモリアレイ１は、ユーザ領域２及びトリミングデータ格納領域３に分かれている。ユーザ領域２は、ユーザが使用するメモリアレイ領域である。トリミングデータ格納領域３は、各動作モードに対応したトリミングデータのようなリセットシーケンスにおいて読み出すデータを格納するメモリアレイ領域である。メモリアレイ１の構成例の一部を示す回路図は、図２と同様であるのでその説明を省略する。
【００１８】
制御部７は、メモリセル１５を含む。メモリ１５は、トリミングデータ格納領域３のアドレスデータＡＤＤ（ＡＤＤｘ、ＡＤＤｙ）を格納している。メモリ１５は、例えばＲＯＭである。制御部７は、リセットシーケンスにおいて、トリミングデータ読出し用（リセットシーケンス用）のトリミングデータＴＣＤ及びトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを読出し電圧生成回路２０へ、アドレスデータＡＤＤｘ及びＡＤＤｙをＸデコーダ回路５ａ及びＹデコーダ回路５ｂへそれぞれ出力するように設定されている。加えて、トリミングデータ読出し後、トリミングレジスタ６からトリミングデータを受け取り、新たなトリミングデータＴＣＤを読出し電圧生成回路２０へ、トリミングデータＴＣＤＲを参照電圧生成回路１７へそれぞれ出力するように設定されている。加えて、他の構成部の動作を制御する。
【００１９】
参照電圧生成回路１７は、トリミングデータＴＣＤＲに基づいて、参照電圧ＶＲＥＦを生成し、センスアンプ４へ出力する。トリミングデータＴＣＤＲが無いときは、デフォルトの参照電圧ＶＲＥＦを生成して出力する。読出し電圧生成回路２０は、基準電圧ＶｓとトリミングデータＴＣＤとに基づいて、読出し電圧Ｖｒｅａｄを生成し、Ｘデコーダ回路５ａへ出力する。トリミングデータＴＣＤが無いときは、デフォルトの読出し電圧Ｖｒｅａｄを生成して出力する。Ｘデコーダ回路５ａは、アドレスデータＡＤＤｘに基づいて、メモリアレイ１の複数のワード線ＷＬから選択ワード線を選択する。そして、選択ワード線に読出し電圧Ｖｒｅａｄを印加する。Ｙデコーダ回路５ｂは、アドレスデータＡＤＤｙに基づいて、メモリアレイ１の複数のビット線ＢＬから選択ビット線を選択する。選択ワード線と選択ビット線とにより、複数のメモリセルから選択セルが選択される。メモリセルセンスアンプ４は３２ビット分のセンスアンプ群である。参照電圧ＶＲＥＦにより生成するリファレンス電流ＩＲＥＦと選択セルに印加される電圧により選択ビット線を流れる電流とに基づいて、選択セルに格納されたデータを読み出す。トリミングレジスタ６はシステム動作中のトリミングデータの退避場所である。
【００２０】
図６は、本発明の実施の形態１に係る不揮発性半導体記憶装置における読出し電圧生成回路２０の構成の一例を示すブロック図である。読出し電圧生成回路２０は、レギュレータ回路としての基準ワード線電圧生成回路２０ａと電圧変更回路９とを備えている。基準ワード線電圧生成回路２０ａは、オペアンプ１１、ＰＭＯＳトランジスタＴｒ０、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ２１〜Ｒ２８、スイッチＳＷ１〜ＳＷ８、及びデコーダ１２を備える。オペアンプ１１は、反転入力端子が基準電圧Ｖｓを供給する回路に、非反転入力端子がノードＮ１に、出力端子がＰＭＯＳトランジスタＴｒ０のゲートにそれぞれ接続されている。基準電圧Ｖｓは、例えば１．２５Ｖである。ＰＭＯＳトランジスタＴｒ０は、ソースが電源ＶＤＤを供給する回路にドレインがノードＮ０にそれぞれ接続されている。電源電圧ＶＤＤは、例えば５．０Ｖである。抵抗Ｒ１は一端をノードＮ０に、他端をノードＮ１にそれぞれ接続されている。抵抗値は、例えば６００ｋΩである。抵抗Ｒ２は一端をノードＮ１に、他端をノードＮ２にそれぞれ接続されている。抵抗値は、例えば４２０ｋΩである。抵抗Ｒ３は一端をノードＮ２に、他端をノードＮ２１にそれぞれ接続されている。抵抗値は、例えば１００ｋΩである。
【００２１】
抵抗Ｒ２１〜Ｒ２８は、この順に直列に接続され、その直列接続抵抗のＲ２１側の一端はノードＮ２１に、Ｒ２８側の他端はアースに接続されている。すなわち、抵抗Ｒ２１は一端をノードＮ２１に、他端をノードＮ２２にそれぞれ接続されている。抵抗Ｒ２２は一端をノードＮ２２に、他端をノードＮ２３にそれぞれ接続されている。抵抗Ｒ２３は一端をノードＮ２３に、他端をノードＮ２４にそれぞれ接続されている。抵抗Ｒ２４は一端をノードＮ２４に、他端をノードＮ２５にそれぞれ接続されている。抵抗Ｒ２５は一端をノードＮ２５に、他端をノードＮ２６にそれぞれ接続されている。抵抗Ｒ２６は一端をノードＮ２６に、他端をノードＮ２７にそれぞれ接続されている。抵抗Ｒ２７は一端をノードＮ２７に、他端をノードＮ２８にそれぞれ接続されている。抵抗Ｒ２８は一端をノードＮ２８に、他端をアースにそれぞれ接続されている。これらの抵抗値は、例えば２０ｋΩである。
【００２２】
スイッチＳＷ１〜ＳＷ８は、例えばＮＭＯＳトランジスタである。スイッチＳＷ１は、ゲートをデコーダ１２に、ドレインをノードＮ２１に、ソースをアースにそれぞれ接続されている。スイッチＳＷ２は、ゲートをデコーダ１２に、ドレインをノードＮ２２に、ソースをアースにそれぞれ接続されている。スイッチＳＷ３は、ゲートをデコーダ１２に、ドレインをノードＮ２３に、ソースをアースにそれぞれ接続されている。スイッチＳＷ４は、ゲートをデコーダ１２に、ドレインをノードＮ２４に、ソースをアースにそれぞれ接続されている。スイッチＳＷ５は、ゲートをデコーダ１２に、ドレインをノードＮ２５に、ソースをアースにそれぞれ接続されている。スイッチＳＷ６は、ゲートをデコーダ１２に、ドレインをノードＮ２６に、ソースをアースにそれぞれ接続されている。スイッチＳＷ７は、ゲートをデコーダ１２に、ドレインをノードＮ２７に、ソースをアースにそれぞれ接続されている。スイッチＳＷ８は、ゲートをデコーダ１２に、ドレインをノードＮ２８に、ソースをアースにそれぞれ接続されている。
【００２３】
デコーダ１２は、制御部７から供給されるトリミングデータＴＣＤ（ＴＣＤ０〜ＴＣＤ２）に基づいて、スイッチＳＷ１〜ＳＷ８のオン／オフを制御する。例えばスイッチＳＷ１〜ＳＷ８がＮＭＯＳトランジスタの場合、それらのゲート電圧を制御することでオン／オフを制御する。それにより、読出し電圧生成回路２０がノードＮ０から出力する読出し電圧Ｖｒｅａｄの大きさを制御する。ただし、リセットシーケンスにおけるトリミングデータを読み出す時、トリミングデータＴＣＤが供給されないので、デフォルト値（例示：スイッチＳＷ１〜ＳＷ８を全てオフ）とする。
【００２４】
電圧変更回路９は、スイッチＳＷ９を含む。スイッチＳＷ９は、例えばＮＭＯＳトランジスタであり、ドレインをノードＮ２に、ソースをアースに、ゲートを制御部７に接続されている。リセットシーケンスにおけるトリミングデータを読み出す時、制御部７からゲートにトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを供給される。
【００２５】
読出し電圧生成回路２０は、基準電圧ＶｓとトリミングデータＴＣＤとに基づいて、一定の読出し電圧Ｖｒｅａｄ（例示：２．５Ｖ）を生成する。そのとき、例えば、基準電圧Ｖｓが多少ずれていても、読出し電圧生成回路２０は、デコーダ１２がトリミングデータＴＣＤ（ＴＣＤ０〜ＴＣＤ２）に基づいてスイッチＳＷ１〜ＳＷ８のいずれかを選択してノードＮ１からアースまでの抵抗値を変更することにより、読出し電圧Ｖｒｅａｄを所望の電圧（例示：２．５Ｖ）に近い値に調整することができる。
【００２６】
加えて、電圧変更回路９において、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを“Ｈ”とすると、スイッチＳＷ９がオンになるので、読出し電圧Ｖｒｅａｄを上昇させることが出来る。例えば、基準電圧Ｖｓ＝１．２５Ｖ、Ｒ１＝６００ｋΩ、Ｒ２＝４２０ｋΩ、Ｒ３＝１００ｋΩ、Ｒ２１＝Ｒ２２＝…＝Ｒ２８＝２０ｋΩの場合、スイッチＳＷ１〜ＳＷ８の切換により、読出し電圧Ｖｒｅａｄは２．３５Ｖ〜２．６９Ｖに調整できる。ここで、スイッチＳＷ９がオンになると、読出し電圧Ｖｒｅａｄが上昇し、スイッチＳＷ１〜ＳＷ８の状態に関わらず、読出し電圧Ｖｒｅａｄを３．０３Ｖになる。
【００２７】
図７は、デコーダ１２の構成の一例を示すブロック図である。デコーダ１２は、各トリミングデータＴＣＤ０、ＴＣＤ１、及びＴＣＤ２に対応して、それぞれインバータ２１ａとインバータ２２ａ、インバータ２１ｂとインバータ２２ｂ、及びインバータ２１ｃとインバータ２２ｃを有している。トリミングデータＴＣＤ０に対して、トリミングデータＴＣＤ０を入力とするインバータ２１ａの第１出力と、第１出力を入力とするインバータ２２ａの第４出力とが出力される。同様に、トリミングデータＴＣＤ１に対して、トリミングデータＴＣＤ１を入力とするインバータ２１ｂの第２出力と、第２出力を入力とするインバータ２２ｂの第５出力とが出力される。トリミングデータＴＣＤ２に対して、トリミングデータＴＣＤ２を入力とするインバータ２１ｃの第３出力と、第３出力を入力とするインバータ２２ｃの第６出力とが出力される。デコーダ１２は、更に、８個のＡＮＤ回路２３−１〜２３−８を有している。ＡＮＤ回路２３−１は、第４出力、第５出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ１のゲートへ出力する。ＡＮＤ回路２３−２は、第１出力、第５出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ２のゲートへ出力する。ＡＮＤ回路２３−３は、第４出力、第２出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ３のゲートへ出力する。ＡＮＤ回路２３−４は、第１出力、第２出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ４のゲートへ出力する。ＡＮＤ回路２３−５は、第４出力、第５出力、及び第３出力を入力としてＡＮＤ演算結果をＳＷ５のゲートへ出力する。ＡＮＤ回路２３−６は、第１出力、第５出力、及び第４出力を入力としてＡＮＤ演算結果をＳＷ６のゲートへ出力する。ＡＮＤ回路２３−７は、第４出力、第２出力、及び第３出力を入力としてＡＮＤ演算結果をＳＷ７のゲートへ出力する。ＡＮＤ回路２３−８は、第１出力、第２出力、及び第３出力を入力としてＡＮＤ演算結果をＳＷ８のゲートへ出力する。
【００２８】
図８は、センスアンプ４の構成の一例を示すブロック図である。ここでは、１ビット分のセンスアンプを示している。センスアンプ４は、各ビット線ＢＬに対応して回路８を備える。回路８は、ＮＭＯＳトランジスタＴｒ２、Ｔｒ５、ＰＭＯＳトランジスタＴｒ３、Ｔｒ４、及びＮＯＲ回路を含む。回路８には、ＮＭＯＳトランジスタＴｒ１が接続されている。ＮＭＯＳトランジスタＴｒ２は、ソースをアースに、ドレインをノードＮ１０に、ゲートをＮＭＯＳトランジスタＴｒ１のゲートに接続されている。ＮＭＯＳトランジスタＴｒ１は、ソースをアースに、ドレインをゲートとスイッチＳＷ０を介して参照電圧ＶＲＥＦを生成する回路とに接続されている。すなわち、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２とは電流ミラー回路を構成している。ＮＭＯＳトランジスタＴｒ１は、回路８に含まれていても良い。一方、ＰＭＯＳトランジスタＴｒ３は、ソースを電源ＶＤＤに、ドレインをノードＮ１０に、ゲートをＰＭＯＳトランジスタＴｒ４のゲートに接続されている。ＰＭＯＳトランジスタＴｒ４は、ソースを電源ＶＤＤに、ドレインをゲートとＮＭＯＳトランジスタＴｒ５のドレインに接続されている。すなわち、ＰＭＯＳトランジスタＴｒ３とＰＭＯＳトランジスタＴｒ４とは電流ミラー回路を構成している。ノードＮ１０には、トリミングレジスタ６に接続された配線ＲＯが接続されている。ＮＭＯＳトランジスタＴｒ５は、ドレインをＰＭＯＳトランジスタＴｒ４のドレインに、ソースをビット線ＢＬに、ゲートをＮＯＲ回路の出力に接続されている。ＮＯＲ回路は、一方の入力をビット線ＢＬに、他方の入力を接地に接続されている。
【００２９】
このセンスアンプ４は、参照電圧ＶＲＥＦにより流れるセンスアンプリファレンス電流ＩＲＥＦと、ビット線ＢＬを介して選択セルに流れるセル電流Ｉｏｎとを比較する。そして、セル電流Ｉｏｎがセンスアンプリファレンス電流ＩＲＥＦより大きければ配線ＲＯが“Ｈ”の状態となり、セル電流Ｉｏｎがセンスアンプリファレンス電流ＩＲＥＦより少なければ配線ＲＯが“Ｌ”状態となる。また、セル電流Ｉｏｎとセンスアンプリファレンス電流ＩＲＥＦの差が大きいほどセンスアンプ動作は速くなる。センスアンプリファレンス電流ＩＲＥＦは、リファレンス電圧ＶＲＥＦとしてセンスアンプ４に供給される。
【００３０】
次に、図５〜図９を参照して、本発明の実施の形態１に係る不揮発性半導体記憶装置の動作について説明する。ここで、図９は、本発明の実施の形態１に係る不揮発性半導体記憶装置の動作を示すフローチャートである。この動作は、リセットシーケンスの動作である。
【００３１】
予め、通常行われる半導体の動作試験（ウェハテスト）結果に基づいて、読出し電圧Ｖｒｅａｄや参照電圧ＶＲＥＦの初期値と最適値とのずれを調整するようなデータが生成され、最適なトリミングデータとしてトリミングデータ格納領域３に格納されている。制御部７は、トリミングデータ格納領域３の読出し動作時（リセットシーケンス時）に、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍ及びリセットシーケンス用のトリミングデータＴＣＤを読出し電圧生成回路２０へ出力するように設定されている。
【００３２】
制御部７は、リセットシーケンス用のトリミングデータＴＣＤ及びトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを読出し電圧生成回路２０へ出力する。制御部７は、更に、所定のタイミングでアドレスデータＡＤＤｘをＸデコーダ回路５ａへ、アドレスデータＡＤＤｙをＹデコーダ回路５ｂへそれぞれ出力する（Ｓ０１）。
【００３３】
読出し電圧生成回路２０のデコーダ１２は、図６を参照して、リセットシーケンス用のトリミングデータＴＣＤに基づいて、スイッチＳＷ１〜ＳＷ８を全てオフにする。読出し電圧生成回路２０の電圧変更回路９は、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍ（“Ｈ”）に基づいて、スイッチＳＷ９をオンにする。それにより、図６で説明したように、通常の読出し電圧Ｖｒｅａｄ＝２．５Ｖとは異なり、読出し電圧生成回路２０の出力としてノードＮ１０に読出し電圧Ｖｒｅａｄ＝３．０Ｖが生成される。読出し電圧Ｖｒｅａｄは、Ｘデコーダ回路５ａへ供給される。（Ｓ０２）。
【００３４】
Ｘデコーダ回路５ａは、読出し電圧Ｖｒｅａｄ（３．０Ｖ）及びアドレスデータＡＤＤｘ（ＡＤＤｘ０〜ＡＤＤｘ２）を供給される。Ｘデコーダ回路５ａは、アドレスデータＡＤＤｘに基づいて、トリミングデータ格納領域３において選択ワード線ＷＬを読出し電圧Ｖｒｅａｄに、その他のワード線ＷＬをＧＮＤにする。更に、Ｙデコーダ回路５ｂは、アドレスデータＡＤＤｙ（ＡＤＤｙ０〜ＡＤＤｙ２）を供給される。Ｙデコーダ回路５ｂは、アドレスデータＡＤＤｙに基づいて、トリミングデータ格納領域３において選択ビット線ＢＬを所定の読出し電圧に、その他のビット線ＢＬをＧＮＤにする。ソース線ＳＬは全てＧＮＤである。以上により、選択ビット線と選択ワード線とに接続された選択セルが選択される（Ｓ０３）。例えば、図２において、メモリセルＭ１１を選択セルとしてデータの読出しを行う場合、選択セルＭ１１のゲートに接続されているワード線ＷＬ３が選択されて読出し電圧Ｖｒｅａｄ（３．０Ｖ）となり、その他のワード線ＷＬはＧＮＤとなる。選択セルＭ１１のドレインに接続されているビット線ＢＬ０が選択されて所定の読出し電圧となり、その他のビット線ＢＬはＧＮＤとなる。
【００３５】
センスアンプ４は、参照電圧ＶＲＥＦと選択ビット線の電圧とに基づいて、選択セルに格納されたデータを読み出す（Ｓ０４）。図１０は、本発明の実施の形態１に係る不揮発性半導体記憶装置における読出し電圧とセル電流及びセンスアンプリファレンス電流との関係を示すグラフである。横軸は読出し電圧Ｖｒｅａｄ（ワード線電圧）、縦軸はセル電流Ｉｏｎ及びセンスアンプリファレンス電流ＩＲＥＦをそれぞれ示す。オンセルには、選択ビット線の電圧に基づいて、セル電流Ｉｏｎとしてオンセル電流Ｉｏｎ１が流れる。オンセル電流Ｉｏｎ１は、ワード線電圧の上昇に応じて急激に増加する。一方、オフセルには、選択ビット線の電圧に基づいて、セル電流Ｉｏｎとしてオフセル電流Ｉｏｎ２が流れる。オフセル電流Ｉｏｎ２は、ワード線電圧の上昇に対してわずかにしか増加しない。参照電圧ＶＲＥＦに基づいて流れるセンスアンプリファレンス電流ＩＲＥＦは、ワード線電圧によらず一定である。
【００３６】
ここで、センスアンプリファレンス電流ＩＲＥＦが、通常の場合に比較して高い場合（図４の場合）を考える。上述（図４）のように、読出し電圧Ｖｒｅａｄ＝Ｖ０（２．５Ｖ）の場合、センスアンプ４はデータを読み出すことができない。しかし、本発明では上述のようにワード線に印加される読出し電圧Ｖｒｅａｄは、Ｖ０（２．５Ｖ）ではなく、Ｖ１（３．０Ｖ）に設定されている。リセットシーケンスのトリミングデータ読出しにおいて、読出し電圧ＶｒｅａｄがＶ１（３．０Ｖ）＞Ｖ０と設定されると、オンセル電流Ｉｏｎ１が増加する。したがって、読出し電圧Ｖｒｅａｄ＝Ｖ１において、オンマージンΔＩｍ１（例示：５μＡ）が十分に確保できる。それにより、センスアンプ４において、選択セル（オンセル）のデータを読み出すことが可能となる。すなわち、読出し電圧Ｖｒｅａｄは、オンセル電流Ｉｏｎ１とセンスアンプリファレンス電流ＩＲＥＦとの差がセンスアンプ４で読み出し可能な下限の電流値以上となるように設定されれば良い。このときオフマージンΔＩｍ２（例示：８μＡ）は、読出し電圧Ｖｒｅａｄの増加で小さくなるが、減少量が小さいので読み出しには問題がない。すなわち、選択セル（オフセル）のデータも読み出すことができる。したがって、リセットシーケンスにおいて、トリミングデータ格納領域３における選択セルのトリミングデータの正常な読出しが可能となる。
【００３７】
上記の読出し電圧Ｖｒｅａｄは、上述のように、センスアンプリファレンス電流ＩＲＥＦの値に関わらず確実にトリミングデータを読み出すことができるように、オンセル電流Ｉｏｎ１とセンスアンプリファレンス電流ＩＲＥＦとの差がセンスアンプ４で読み出し可能な下限の電流値以上となるように設定されている。すなわち、この場合の読出し電圧Ｖｒｅａｄは、ユーザ領域２のデータの読み出しに用いる読出し電圧Ｖｒｅａｄと比較して高い値に設定されることが好ましい。これにより、トリミングデータを読み出すときに流れるセル電流（オンセル電流及びオフセル電流）は、ユーザ領域２のデータを読み出す時に流れるセル電流に比較して常に大きくなる。
【００３８】
上記の読出し電圧Ｖｒｅａｄは、より好ましくは、例えば、以下のように設定される。ユーザ領域２のメモリセルＭを選択するワード線ＷＬの読出し電圧Ｖｒｅａｄは、トリミングデータ格納領域３に格納されるトリミングデータに基づいて所定の電圧範囲のうちから最適な値に調整される。所定の電圧範囲とは、リードディスターブ寿命時間が所望の時間以上となるように上限値が設定され、読出し可能なように下限値が設定された電圧範囲である。その電圧範囲内で読出し電圧Ｖｒｅａｄを設定するのは、その電圧範囲を越える電圧を読出し電圧に設定すると、メモリセルの劣化が速くなり、リードディスターブ寿命時間が短くなるので、製品として問題となるからである。したがって、この電圧範囲に設定しても良好な動作ができない製品は不良品となる。このことから、良品であれば、リードディスターブ寿命時間を無視すれば、この電圧範囲の上限以上の電圧を読出し電圧Ｖｒｅａｄに設定すれば、どのメモリセルのデータも確実に読み出すことができることになる。そのとき、トリミングデータ格納領域３のメモリへのアクセス回数は、ユーザ領域２のメモリセルへのアクセス回数に比較して非常に少ないので、電圧範囲の上限以上に設定してもリードディスターブ寿命時間には影響がない。すなわち、トリミングデータ読出し動作時の読出し電圧Ｖｒｅａｄを、上記の電圧範囲の上限値以上に設定することがより好ましい。
【００３９】
本発明では、センスアンプリファレンス電流ＩＲＥＦが通常の場合（図３の場合）でも、リセットシーケンスにおいて読み出し電圧Ｖｒｅａｄを増加させる。このとき、オフマージンΔＩｍ２は、読出し電圧Ｖｒｅａｄの増加で小さくなるが、減少量が小さいので読み出しには問題がない。また、オンマージンΔＩｍ１は、読出し電圧Ｖｒｅａｄの増加で大きくなるので、読み出しには問題がない。ここで、読出し電圧Ｖｒｅａｄの増加でディスターブの問題が懸念されるが、トリミングデータ格納領域３への生涯アクセス時間が短いので当該問題は生じない。
【００４０】
読み出されたトリミングデータは、トリミングレジスタ６に格納される。トリミングレジスタ６は、トリミングレジスタ６のトリミングデータは、不揮発性メモリ１０のトリミングに用いられる（Ｓ０５）。すなわち、リセットシーケンスにおいてトリミングデータ格納領域３における選択セルのデータの読出しが完了すると、制御部７は、そのトリミングデータを取得し、読出し電圧生成回路２０や参照電圧生成回路１７へ出力する。
【００４１】
読出し電圧生成回路２０において、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍ（“Ｌ”）によりのスイッチＳＷ９がオフとなる。それにより、読出し電圧生成回路２０の抵抗Ｒ３は有効となり、読出し電圧生成回路２０は、通常の読出し電圧Ｖｒｅａｄ＝Ｖ０を出力する。このとき、Ｖ０が所望の値（例示：２．５Ｖ）からずれている場合、リセットシーケンスで得た最適なトリミングデータＴＣＤを用いてデコーダ１２のスイッチＳＷ１〜ＳＷ８を調整することで、読出し電圧Ｖｒｅａｄ電圧を所望の値に非常に近く設定することができる。一方、参照電圧生成回路１７において、センスアンプリファレンス電流ＩＲＥＦが所望の値からずれているとき、リセットシーケンスで得た最適なトリミングデータＴＣＤ２に基づいて、参照電圧ＶＲＥＦを調整することで、センスアンプリファレンス電流ＩＲＥＦを最適値に設定することができる。このように、読出し電圧Ｖｒｅａｄや参照電圧ＶＲＥＦを調整することで、ユーザ領域２のメモリセルＭの読み出しを最適条件で行うことができる。
【００４２】
本発明では、リセットシーケンスにおいてワード線電圧（読出し電圧Ｖｒｅａｄ）を上昇させることで、オンマージンΔＩｍ１を確保する。ここで、データの読出し動作時においてワード線電圧を上昇させるとディスターブによりメモリセルＭのデータが変わってしまう可能性があり、通常は行われない。本発明では、ワード線電圧の上昇を、生涯アクセス時間が短時間であるトリミングデータ格納領域の読出しに限定することで、メモリセルＭのデータの変化は発生せず問題とはならない。なぜならトリミングデータ格納領域に格納されるデータは少ないこと、及び、トリミングデータ格納領域のメモリセルはリセットシーケンスのみでアクセスされることで生涯アクセスタイムは少ないこと等の理由による。
【００４３】
図６の読出し電圧生成回路２０においては、リセットシーケンスにおける読出し電圧Ｖｒｅａｄの生成について電圧変更回路９を用いている。ただし、電圧変更回路９がなくても、トリミングデータでの調整が可能である。図１１は、本発明の実施の形態１に係る不揮発性半導体記憶装置における読出し電圧生成回路２０の構成の他の一例を示すブロック図である。この読出し電圧生成回路２０は、図６と比較して、抵抗Ｒ３を除くとともに、Ｒ２１〜Ｒ２８を４５ｋΩとし、デコーダ１２の構造を図１２（後述）のように変更している。そして、リセットシーケンスにおいて一義的に供給が可能な値（例えばオール“Ｌ”、これをデフォルトコードとして）をリセットシーケンス用のトリミングデータＴＣＤ（ＴＣＤ０〜ＴＣＤ２）とし、そのトリミングデータＴＣＤによりスイッチＳＷ１のみをオンするようにデコーダ１２を設計する。以上のような設定により、リセットシーケンスでは読出し電圧Ｖｒｅａｄが３．０３Ｖとなり、リセットシーケンス後はウェハテストで得られたトリミングデータＴＣＤを用いてスイッチＳＷ１〜ＳＷ８のいずれかのオンにより所望の読出し電圧Ｖｒｅａｄ（２．５Ｖ）に近い値にすることができる。なお、本例示の場合、スイッチＳＷ１〜ＳＷ８で調整できる電圧トリミング精度は粗いが、デコーダ１２のデコード数を増やし、対応するスイッチＳＷを増やせば、トリミング精度を高くすることが可能である。
【００４４】
図１２は、図１１のデコーダ１２の構成の一例を示すブロック図である。デコーダ１２は、各トリミングデータＴＣＤ０、ＴＣＤ１、及びＴＣＤ２に対応して、それぞれインバータ２１ａとインバータ２２ａ、インバータ２１ｂとインバータ２２ｂ、及びインバータ２１ｃとインバータ２２ｃを有している。トリミングデータＴＣＤ０に対して、トリミングデータＴＣＤ０を入力とするインバータ２１ａの第１出力と、第１出力を入力とするインバータ２２ａの第４出力とが出力される。同様に、トリミングデータＴＣＤ１に対して、トリミングデータＴＣＤ１を入力とするインバータ２１ｂの第２出力と、第２出力を入力とするインバータ２２ｂの第５出力とが出力される。トリミングデータＴＣＤ２に対して、トリミングデータＴＣＤ２を入力とするインバータ２１ｃの第３出力と、第３出力を入力とするインバータ２２ｃの第６出力とが出力される。デコーダ１２は、更に、８個のＡＮＤ回路２３‐１〜２３−８を有している。ＡＮＤ回路２３−１は、第１出力、第２出力、及び第３出力を入力としてＡＮＤ演算結果をＳＷ１のゲートへ出力する。ＡＮＤ回路２３−２は、第４出力、第２出力、及び第３出力を入力としてＡＮＤ演算結果をＳＷ２のゲートへ出力する。ＡＮＤ回路２３−３は、第１出力、第５出力、及び第４出力を入力としてＡＮＤ演算結果をＳＷ３のゲートへ出力する。ＡＮＤ回路２３−４は、第４出力、第５出力、及び第３出力を入力としてＡＮＤ演算結果をＳＷ４のゲートへ出力する。ＡＮＤ回路２３−５は、第１出力、第２出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ５のゲートへ出力する。ＡＮＤ回路２３−６は、第４出力、第２出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ６のゲートへ出力する。ＡＮＤ回路２３−７は、第１出力、第５出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ７のゲートへ出力する。ＡＮＤ回路２３−８は、第４出力、第５出力、及び第６出力を入力としてＡＮＤ演算結果をＳＷ８のゲートへ出力する。
【００４５】
本発明は、オン電流Ｉｏｎが小さくなるにつれてセンスアンプリファレンス電流ＩＲＥＦにずれが発生しやすくなっている不揮発性メモリにおいて、センスアンプリファレンス電流ＩＲＥＦが高くずれている場合でも、オンセルのデータの読出しが可能なように、ワード線電圧を通常より高くし、オンセル電流Ｉｏｎを増大させて正しく読み出すという方法を採用する。通常、読出し動作時にワード線電圧を高くすることは、リードディスターブという観点からは、実施できないことであるが、リセットシーケンスにおけるトリミングデータ格納領域の読出しという少ない領域、生涯アクセス時間が短いという特殊性から実現が可能である。
【００４６】
［実施の形態２］
図１３は、本発明の実施の形態２に係るマイクロコンピュータおよび当該マイクロコンピュータに接続されるテスタの構成を示すブロック図である。実施の形態２では、実施の形態１にて説明した不揮発性メモリ１０を内蔵するマイクロコンピュータについて説明する。マイクロコンピュータ５０は、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）５１と、Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）５２と、不揮発性メモリ５３と、バス５４と、入力端子５６および５７と、出力端子５５および５８を有する。ＣＰＵ５１は、ＲＯＭ５２に格納されたプログラムを実行し、当該プログラムに基づいて不揮発性メモリ５３へのアクセスを行う。バス５４は、ＣＰＵ５１、ＲＯＭ５２および不揮発性メモリ５４に接続されており、ＣＰＵ５１は、バス５４を介して、ＲＯＭ５２および不揮発性メモリ５３にアクセスすることができる。また、テスタ９０は、入力端子９１および９４と、出力端子９２および９３を有し、図１３に示す通り、マイクロコンピュータ５０の入力端子５６および５７、出力端子５５および５８にそれぞれ接続される。
【００４７】
不揮発性メモリ５３は、実施の形態１に示した不揮発性メモリ１０の構成および機能と同じものであるが、実施の形態１で示した不揮発性メモリ１０よりもより詳細な内容を一部について開示する。当業者であれば、当然に実施の形態１の記載のみで把握することができる内容であるが、確認的な意味を含めて念のためにより詳細な事項まで説明するものである。なお、特に説明を省略しているブロックの内部の詳細（例えば、読出し電圧生成回路６１やメモリアレイ６５など）に関しては、実施の形態１にて説明した読出し電圧生成回路２０やメモリアレイ１などと同様である。
【００４８】
不揮発性メモリ５３は、制御部６０と、読出し電圧生成回路６１と、参照電圧生成回路６２と、Ｘデコーダ回路６３と、Ｙデコーダ回路６４と、メモリアレイ６５と、Ｙセレクタ６６と、センスアンプ６７と、トリミングレジスタ６８と、書込み回路６９と、ソース電圧生成回路７０を有する。
【００４９】
制御部６０は、読出し電圧調整用のトリミングデータＴＣＤおよびトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを読出し電圧生成回路６１へ、参照電圧調整用のトリミングデータＴＣＤＲを参照電圧生成回路６２へ、所定のビット幅を有するアドレス信号（Ｘアドレス信号ＡＤＤｘ、Ｙアドレス信号ＡＤＤｙ）をＸデコーダ回路６３およびＹデコーダ回路６４へ、プリチャージ信号ＰＲＥをセンスアンプ６７へ、モード信号ＭＯＤＥ１〜３をセンスアンプ６７および書込み回路６９ならびにソース電圧生成回路７０へ出力する。また、制御部６０には、入力端子５６を介してテスタ９０から出力される所定のビット幅を有する制御信号ＣＴＬ＿ＳＩＧが、入力端子５７を介してテスタ９０から出力されるテスト用のトリミングデータＴＣＤ＿ＴおよびＴＣＤＲ＿Ｔが、トリミングレジスタを介してトリミングデータ格納領域６５ｂから読み出されたトリミングデータＴＣＤおよびＴＣＤＲが、それぞれ入力される。さらに、制御部６０は、バス５４を介してＣＰＵ５１とのアクセスを行う。なお、トリミングデータＴＣＤ＿ＴＣＤＲ（テスト用のＴＣＤ＿Ｔ、ＴＣＤＲ＿Ｔも含む）のビット幅は、実施の形態１と同様、特に何ビットであっても構わない。
【００５０】
読出し電圧生成回路６１は、トリミングデータＴＣＤおよびトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍに基づいて読出し電圧Ｖｒｅａｄを生成してＸデコーダ回路６３へ出力する。また、参照電圧生成回路６２は、トリミングデータＴＣＤＲに基づいて参照電圧ＶＲＥＦを生成してセンスアンプ６７へ出力する。
【００５１】
Ｘデコーダ回路６３は、Ｘアドレス信号ＡＤＤｘに基づいて所定のワード線ＷＬを選択し、選択したワード線に読出し電圧Ｖｒｅａｄを印加する。また、Ｙデコーダ回路６４は、Ｙアドレス信号ＡＤＤｙに基づいて所定のビット線ＢＬを選択するための所定のビット幅を有するＹセレクト信号ＹＳＥＬをＹセレクタ６６へ出力する。
【００５２】
メモリアレイ６５は、ユーザ領域６５ａとトリミングデータ領域６５ｂとから構成され、それぞれ複数のメモリセル（メモリセルトランジスタ）を含む。ワード線ＷＬは、Ｘデコーダ回路６３と、ビット線ＢＬは、Ｙセレクタ６６と、ソース線ＳＬは、ソース電圧生成回路７０と、それぞれ接続されている。
【００５３】
Ｙセレクタ６６は、ビット線ＢＬに接続された複数のスイッチ回路を有し、Ｙセレクト信号ＹＳＥＬに基づいて、選択ビット線をセンスアンプ６７へ配線ＹＳＯを介して接続するとともに、非選択ビット線をＧＮＤにする。
【００５４】
センスアンプ６７は、Ｙセレクタと配線ＹＳＯと、トリミングレジスタ６８と配線ＲＯと、それぞれ接続される。また、センスアンプ６７には、参照電圧ＶＲＥＦ、モード信号ＭＯＤＥ１およびプリチャージ信号ＰＲＥが、それぞれ入力される。センスアンプ６７の内部の構成に関しては、図１４にて詳細に説明する。
【００５５】
トリミングレジスタ６８は、配線ＲＯを介してセンスアンプ６７から出力されるトリミングデータＴＣＤおよびＴＣＤＲを入力して保持する。また、保持したトリミングデータＴＣＤおよびＴＣＤＲは、制御部６０へ出力される。
【００５６】
書込み回路６９は、モード信号ＭＯＤＥ２に基づいて書込み電圧ＷＶをＹセレクタ６６へ出力する。この書込み電圧ＷＶによって、書込みモード時に、Ｙセレクト信号ＹＳＥＬに基づいて選択されたビット線ＢＬが所定の書込み電圧（例えば、０．５V）になり、また、ソース電圧生成回路７０は、ソース線ＳＬと接続され、モード信号ＭＯＤＥ３に基づいてソース線ＳＬに所定の電圧（例えば、８V）が印加されてメモリセルへの書込みが行われる。読出しモード時には、ソース線ＳＬは、ソース電圧生成回路７０によってＧＮＤとなる。
【００５７】
図１４は、センスアンプ６７の一部の構成と、それに接続されるメモリアレイ６５の一部およびＹセレクタ６６の一部を示す。「一部」と記載したのは、メモリアレイ６５には多数のメモリセルトランジスタが含まれているため、所定数のメモリセルトランジスタごとに、図１４に図示された電流をセンスするための回路が存在する構成となる。ここでは、図１４に図示された１個のセンスアンプ回路を６７ａとして示すこととし、センスアンプ６７は、複数のセンスアンプ回路６７ａから構成されているものとする（実施の形態１で説明したセンスアンプ４と同様、センスアンプ６７は、センスアンプ群とも表現できる）。また、図１４では、所定数のメモリセルトランジスタとして４個のメモリセルトランジスタが図示されているが、当然のことながら４個に限定されることはない。なお、センスアンプ回路６７ａの回路において、実施の形態１の図８におけるものと同じものについては、同様の動作を行うため、同一の符号を付して説明を省略する。
【００５８】
センスアンプ回路６７ａの構成は、実施の形態１で示した図８の構成とほぼ同じである。図１４では、さらに詳細なレベルまで記載しているため、新たにプリチャージ回路８０と、バッファ回路８１が追加されている。プリチャージ回路８０およびバッファ回路８１は、双方ともに一般的に良く知られている公知の内容である。プリチャージ回路８０は、例えば、ＰＭＯＳトランジスタで構成され、プリチャージ信号ＰＲＥが“Ｌ”のときにノードＮ３０の電圧を電源電圧ＶＤＤと同じくらいの電圧にする。バッファ回路８１は、２個のインバータから構成される。また、ＮＡＮＤ回路の１入力には、モード信号ＭＯＤＥ１が入力される。読出しモード時には、“Ｌ”レベル（ＧＮＤ）のモード信号ＭＯＤＥ１が入力され、ＮＭＯＳトランジスタＴｒ５を介して配線ＹＳＯを所定の電圧に維持する。なお、図８の場合と同様、ＮＭＯＳトランジスタＴｒ１は、センスアンプ６７に含めても構わない。
【００５９】
センスアンプ回路６７ａは、配線ＹＳＯを介してＹセレクタ６６と接続される。Ｙセレクタ６６内では、ビット線ＢＬ１本に対し、２個のスイッチ回路（例えば、ＮＭＯＳトランジスタで構成）が接続され、Ｙセレクト信号ＳＥＬ（図１４の場合には、ＹＳＥＬ０、ＹＳＥＬ０＿Ｂ、ＹＳＥＬ＿１、ＹＳＥＬ１＿Ｂ）に基づいて、ビット線ＢＬを配線ＹＳＯに接続するか、若しくは、ＧＮＤにするかを決定する。また、図１４のＹセレクタ６６に接続されるビット線ＢＬとして、ＢＬ２０とＢＬ２１の２本のビット線があり、図１４では、ビット線ＢＬ２０とＢＬ２１には、それぞれユーザ領域６５ａ内のメモリセルトランジスタとトリミングデータ格納領域６５ｂ内のメモリセルトランジスタが１個ずつ接続されているものとし、これらのメモリトランジスタと接続されるワード線ＷＬとソース線ＳＬは、それぞれＷＬ２０、ＷＬ２１、ＳＬ２０、ＳＬ２１とする。センスアンプ回路６７ａは、選択されたワード線ＷＬとビット線ＢＬに接続されたメモリトランジスタに流れる電流Ｉｏｎと、参照電圧ＶＲＥＦに基づいて流れるセンスアンプリファレンス電流（参照電流）ＩＲＥＦとを比較し、その大きさの大小関係からノードＮ１０の電圧が決まり、配線ＲＯを介してメモリセルトランジスタに格納されたデータの読み出しを行う。
【００６０】
次に、図１４〜図１６を用いて、リセットシーケンス時におけるトリミングデータの読出し動作について詳細に説明する。図１５は、リセットシーケンス時、つまり、リセット後にトリミングデータ格納領域に格納されたトリミングデータＴＣＤおよびＴＣＤＲを読み出す時の読出し動作をタイミングチャートで示したものである。なお、このタイミングチャートは、フローティングゲートに電子が注入されていない（データ“１”が書き込まれている状態、或いは、消去のままの状態である）オンセルであって、閾値が低いためにオン電流（Ｉｏｎ１）が大きいものであるメモリセルトランジスタを、読み出しの対象としたものを示している。
【００６１】
まず、ｔ＝Ｔ０においては、プリチャージ期間であるため、プリチャージ信号ＰＲＥが“Ｌ”レベル（０Ｖ）となる。そのため、プリチャージ回路８０により、電源とノードＮ３０が短絡され、ノードＮ３０の電圧が電源電圧ＶＤＤと同程度の電圧までチャージアップされる。
【００６２】
ｔ＝Ｔ１において、制御部６０から出力されるアドレス信号ＡＤＤ（ＡＤＤｘ、ＡＤＤｙ）が更新され、Ｘアドレス信号ＡＤＤｘが００１０Ｈ→１００１Ｈに、Ｙアドレス信号ＡＤＤｙが０１００Ｈ→１０１１Ｈにそれぞれ変更される。図１４では、ＡＤＤｘ＝１００１Ｈ、ＡＤＤｙ＝１０１１Ｈによって、ワード線ＷＬ２１およびビット線ＢＬ２１に接続するメモリセルトランジスタＣＥＬＬ＿Ａが選択されるものとする。Ｙアドレス信号ＡＤＤｙの更新に基づき、ＹＳＥＬ１＝“Ｈ”、ＹＳＥＬ０＝ＹＳＥＬ１＿Ｂ＝“Ｌ”、ＹＳＥＬ０＿Ｂ＝“Ｈ”となる。その結果、選択ビット線ＢＬ２１の電圧は、プリチャージ回路８０から電圧が供給されてＮＭＯＳトランジスタＴｒ５を介して所定の電圧まで上昇し、一方、非選択ビット線ＢＬ２０は、ＧＮＤとなる。また、Ｘアドレス信号ＡＤＤｘの更新に基づき、選択ワード線ＷＬ２１に読出し電圧Ｖｒｅａｄが印加される。このときの読出し電圧Ｖｒｅａｄは、制御部６０から出力された“Ｈ”レベルのトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを受けて読出し電圧生成回路６１が生成したものであるため、ユーザ領域６５ａに格納されたデータを読出す際に使用可能な電圧であって、電圧の調整が行なわれていない状態（製造ばらつきが含まれている初期状態）の電圧Ｖ０よりも高い電圧Ｖ１となる（以下、単に、Ｖ０を通常の読出し電圧、Ｖ１を高い読出し電圧という）。なお、別の表現を使えば、通常の読出し電圧Ｖ０は、トリミングデータ格納領域６５ｂに格納されたトリミングデータＴＣＤに基づいて調整可能な電圧範囲に入るもの（ウェハテストにより製造ばらつきがなかったことが確認され、調整の必要がないことを意味するトリミングデータＴＣＤを格納する場合も含む）であり、一方高い読出し電圧Ｖ１は、トリミングデータ格納領域６５ｂに格納されたトリミングデータＴＣＤに基づいて調整可能な電圧範囲を超える電圧値であるといえる。
【００６３】
読出し動作の際には、ソース線ＳＬはＧＮＤにされているため、ワード線ＷＬ２１とビット線ＢＬ２１に電圧が印加されたメモリセルトランジスタＣＥＬＬ＿Ａに電流が流れる。メモリセルトランジスタＣＥＬＬ＿Ａには、電荷が注入されていない状態であるオンセルであるため、流れる電流は、オンセル電流Ｉｏｎ１となる。このオンセル電流Ｉｏｎ１は、選択ワード線ＷＬ２１の電圧および選択ビット線ＢＬ２１の電圧の上昇とともに増加していき、最終的にワード線ＷＬ２１に印加される電圧が大きいほど、オンセル電流Ｉｏｎ１も大きくなる。図１５においては、選択ワード線ＷＬ２１に印加している読出し電圧Ｖｒｅａｄは、高い読出し電圧Ｖ１であるため、読出し電圧Ｖ０の時よりもオンセル電流Ｉｏｎ１の電流値は大きくなる。つまり、参照電流ＩＲＥＦとの差であるオンマージンΔＩｍ１１も、大きくなる。
【００６４】
ｔ＝２において、プリチャージ信号ＰＲＥが“Ｈ”レベルに変化すると、ノードＮ３０への電圧（電流）の供給元が、プリチャージ回路８０からＰＭＯＳトランジスタＴｒ４に変わる。すなわち、プリチャージ信号ＰＲＥが“Ｈ”レベルに変化することで、ＰＭＯＳトランジスタＴｒ３とＴｒ４の電流ミラー構成が動作するようになり、プリチャージ期間から読出し期間に遷移する。プリチャージ回路８０からの電圧（電流）の供給が途絶えると、ノードＮ３０の電圧は、急激に下降し始める。その後、ノードＮ３０は、ＮＭＯＳトランジスタＴｒ４のゲートに接続されているため、ノードＮ３０の電圧は、オンセル電流Ｉｏｎ１を流すことができる電圧で平衡状態（電圧変化が生じない状態）に落ち着く。すなわち、ＰＭＯＳトランジスタＴｒ４に流れる電流は、オンセル電流Ｉｏｎ１と同じになる。また、ＮＭＯＳトランジスタＴｒ３は、ＮＭＯＳトランジスタＴｒ４と電流ミラー構成となっているため、ＰＭＯＳトランジスタＴｒ４に流れる電流、すなわち、オンセル電流Ｉｏｎ１と同じ大きさの電流を流そうとＰＭＯＳトランジスタＴｒ３のオン抵抗が変化する。
【００６５】
一方、ＮＭＯＳトランジスタＴｒ２は、ＮＭＯＳトランジスタＴｒ１と電流ミラー構成となっているため、参照電圧ＶＲＥＦに基づいてＮＭＯＳトランジスタＴｒ１に流れる電流（参照電流）ＩＲＥＦと同じ大きさの電流を流そうとＮＭＯＳトランジスタＴｒ２のオン抵抗が変化する。
【００６６】
ノードＮ１０の電圧は、オン電流Ｉｏｎと参照電流ＩＲＥＦの大小関係によって決まる。つまり、Ｉｏｎ＞ＩＲＥＦである場合には、ＰＭＯＳトランジスタＴｒ２よりもＰＭＯＳトランジスタＴｒ３の方がより電流を流そうとするため、その分トランジスタＴｒ３のオン抵抗が小さくなるように動作し、その結果、ノードＮ１０の電圧は、電源電圧ＶＤＤ／２よりも上昇するように変化する。これに対し、Ｉｏｎ＜ＩＲＥＦである場合には、ＰＭＯＳトランジスタＴｒ３よりもＮＭＯＳトランジスタＴｒ２の方がより電流を流そうとするため、その分ＮＭＯＳトランジスタＴｒ２のオン抵抗が小さくなるように動作し、その結果、ノードＮ１０の電圧は、電源電圧ＶＤＤ／２よりも下降するように変化する。図１５の場合には、オン電流Ｉｏｎは、参照電流ＩＲＥＦよりも大きい、オンセル電流Ｉｏｎ１であるため、ノードＮ１０の電圧は、電源電圧ＶＤＤ／２よりも上昇するように動作する。プリチャージ期間においては、ノードＮ３０の電圧が電源電圧ＶＤＤであり、ＰＭＯＳトランジスタＴｒ３に電流が流れないオフの状態、つまり、トランジスタのオン抵抗が非常に高い状態であったため、ノードＮ１０の電圧は、ほぼ０Ｖ近辺であった。そのため、読出し期間に入り、ＰＭＯＳトランジスタＴｒ４にオンセル電流Ｉｏｎ１が流れるようになると、それに連動して、ノードＮ１０の電圧は、０Ｖから電源電圧ＶＤＤ／２より大きい所定の大きさまで上昇する。
【００６７】
ｔ＝Ｔ３において、バッファ回路８１が動作し、配線ＲＯの電圧が“Ｌ”レベルから“Ｈ”レベルへと変化する。その後、読み出したデータのラッチ処理が終了すると、プリチャージ信号ＰＲＥが再び“Ｌ”レベルとなり、読出し期間からプリチャージ期間に遷移する。それに伴い、ノードＮ３０への電圧（電流）の供給元がＰＭＯＳトランジスタＴｒ４からプリチャージ回路８０へと変化してノードＮ３０の電位が電源電圧ＶＤＤまで上昇する。その結果、ＰＭＯＳトランジスタＴｒ３とＴｒ４の電流ミラー回路は、動作しなくなり、ＰＭＯＳトランジスタＴｒ４に流れる電流は、０μＡと、ノードＮ１０の電圧は、０Ｖとなる。ノードＮ１０の電圧の変化を受けて、ｔ＝Ｔ５において、配線ＲＯの電圧が０Ｖとなる。
【００６８】
ここで、図１５の場合のセンスアンプ６７による読出しデータの出力遅延時間Ｔｏｄ１に着目する。データの読出し開始時は、プリチャージ信号ＰＲＥが“Ｌ”→“Ｈ”に変化したｔ＝Ｔ２であり、データの読出し終了時は、配線ＲＯの電圧が“Ｌ”→“Ｈ”に変化したｔ＝Ｔ３であるため、Ｔｏｄ１は、図に示す通りの期間になる。
【００６９】
読出しデータの出力遅延時間Ｔｏｄは、ΔＩｍ（ＩｏｎとＩＲＥＦの差）の大きさと密接に関連する。オン電流Ｉｏｎが大きい場合には、プリチャージ信号ＰＲＥが“Ｈ”レベルに変化した後、ＰＭＯＳトランジスタＴｒ４に大きい電流（Ｉｏｎ）が流れようとするため、その分早くノードＮ３０の電圧が上昇していく。ノードＮ３０の電圧の変化が早ければ早いほど、ノードＮ３０をゲートに接続するＰＭＯＳトランジスタＴｒ３のオン抵抗が変化し始め、それに連動してノードＮ１０の電圧も変化する。また、オン電流Ｉｏｎと参照電流ＩＲＥＦの差が大きければ大きいほど、早くＮＭＯＳトランジスタＴｒ２のオン抵抗が大きくＰＭＯＳトランジスタＴｒ３のオン抵抗が小さくなるようにＰＭＯＳトランジスタＴｒ３とＴｒ４が動作するため、その分早くノードＮ１０の電圧が上昇することになる。
【００７０】
図１５においては、オンセル電流Ｉｏｎ１を参照電流ＩＲＥＦに対して十分なオンマージンが取れるように、つまり、ΔＩｍ１１＝Ｉｏｎ１−ＩＲＥＦが大きくなるように、ワード線ＷＬ２１に印加する電圧Ｖｒｅａｄを大きくした（高い読出し電圧Ｖ１にした）。そのため、読出しデータ遅延時間Ｔｏｄ１を、十分小さいものとすることが可能となる。例えば、参照電流がＩＲＥＦ＝１０μＡであり、選択ワード線ＷＬ２１に高い読出し電圧Ｖ１として３．０Ｖ程度が印加されてオンセル電流Ｉｏｎ１が１４μＡ程度流れる場合には、そのときの読出しデータ遅延時間Ｔｏｄ１は、５０ｎｓとなる。この場合、製品の仕様でリセットシーケンスの読出し時間が１００ｎｓと設定されていた場合でも、十分その値をクリアすることができ、設定された時間内で正確にトリミングデータＴＣＤおよびＴＣＤＲの読み出しを行うことができる。
【００７１】
図１６は、リセットシーケンス時のトリミングデータ読出し動作を示すタイミングチャートである。図１５と同様、オンセルに対する読み出しを示すものであるが、読出し電圧Ｖｒｅａｄは、通常の読出し電圧Ｖ０とし、図１５のように高い読出し電圧Ｖ１に設定していないものとする。
【００７２】
基本的な動作に関しては、図１５と同じであるため、説明は省略する。図１５との相違点は、読出し電圧Ｖｒｅａｄの大きさであり、オンセル電流Ｉｏｎ１の大きさが異なる。オン電流Ｉｏｎは、ワード線ＷＬに印加される電圧が大きいほど大きくなるため、図１６においては、高い読出し電圧Ｖ１の場合よりも小さいオンセル電流Ｉｏｎ１となる。その結果、オンセル電流Ｉｏｎ１と参照電流ＩＲＥＦとの差であるオンマージンΔＩｍ１０も小さくなり（図１６参照）、ΔＩｍ１０＜ΔＩｍ１１となる。
【００７３】
図１５の場合とは逆に、オン電流Ｉｏｎと参照電流ＩＲＥＦとの差であるオンマージンΔＩｍ１が小さい場合には、読出しデータ遅延時間Ｔｏｄは、大きくなってしまう。図１６を参照すると、オンセル電流Ｉｏｎ１の電流が小さいために、ノードＮ３０の電圧、ＰＭＯＳトランジスタＴｒ４流れる電流、ノードＮ１０の電圧の変化がそれぞれ遅くなり、つまり、各半導体素子の動作速度が遅くなり、その結果、最終的に配線ＲＯの電圧が“Ｌ”→“Ｈ”に変化するまでの時間が非常に長くなっている。したがって、読出し開始（ｔ＝Ｔ２）から読出し終了（ｔ＝Ｔ３）までの時間（読出しデータ遅延時間Ｔｏｄ０）が長くなり、図１５の読出しデータ遅延時間Ｔｏｄ１と比較すると、明らかにＴｏｄ０＞Ｔｏｄ１となっている。例えば、参照電流がＩＲＥＦ＝１０μＡであり、選択ワード線ＷＬ２１に通常の読出し電圧Ｖ０として２．４Ｖ程度の電圧が印加されてオンセル電流Ｉｏｎ１が１２μＡ程度流れる場合には、そのときの読出しデータ遅延時間Ｔｏｄ０は、２００ｎｓとなる。この場合、製品の仕様でリセットシーケンスの読出し時間が１００ｎｓと設定されていた場合には、その値をクリアすることができず、設定された時間内で正確にトリミングデータＴＣＤおよびＴＣＤＲの読み出しを行うことができない。
【００７４】
このように、従来の技術、すなわち、リセットシーケンス時に読出し電圧Ｖｒｅａｄ＝Ｖ０で読出し動作を行っている図１６の場合において、リセットシーケンスにおける仕様で決められた所定の時間内にトリミングデータＴＣＤおよびＴＣＤＲを読み出すことができないものに関しては、例えトリミングデータＴＣＤおよびＴＣＤＲを読み出すことさえできれば、製造ばらつきをトリミングすることができ、その後の読出し動作が最適な条件で動作できるようなものであっても、不良品として取り扱わざるを得なかった。これに対し、本発明、すなわち、リセットシーケンス時に読出し電圧Ｖｒｅａｄ＝Ｖ１で読出し動作を行っている図１５の場合には、読出し電圧Ｖｒｅａｄ＝Ｖ０ではリセットシーケンスにおける仕様で決められた所定の時間内にトリミングデータＴＣＤおよびＴＣＤＲを読み出すことができないものであっても、読出し電圧Ｖｒｅａｄを通常の読出し電圧Ｖ０から高い読出し電圧Ｖ１にすることによって、所定の時間内に正確にトリミングデータＴＣＤおよびＴＣＤＲを読み出すことが可能となる。その結果、読出し電圧Ｖｒｅａｄ＝Ｖ０でトリミングデータＴＣＤおよびＴＣＤＲの読み出しに失敗していた、つまり、不良品と判定されていたものについても、本発明によれば、不良品ではなく良品として取り扱うことができるようになる。
【００７５】
続いて、図１７および図１８を用いて、良品／不良品の判定に関するウェハテストの詳細について説明する。図１７は、トリミングデータ格納領域６５ｂに格納するトリミングデータＴＣＤおよびＴＣＤＲを決定し、当該領域に書込む際のフローを示したものである。このトリミングデータＴＣＤおよびＴＣＤＲを決定するテストは、テスタ９０からの制御信号ＣＴＬ＿ＳＩＧに基づいて実行される。
【００７６】
まず、ステップＳ１７−１において、制御信号ＣＴＬ＿ＳＩＧが、テスタ９０の出力端子９２からマイクロコンピュータ５０の入力端子５６を介して制御部６０へ入力され、マイクロコンピュータ５０がテストモード１（トリミングデータＴＣＤおよびＴＣＤＲを決定、格納するためのテスト動作モード）に設定される。
【００７７】
次に、ステップＳ１７−２において、テスト用トリミングデータＴＣＤ＿Ｔが、テスタ９０の出力端子９３からマイクロコンピュータ５０の入力端子５７を介して制御部６０へ入力される。
【００７８】
次に、ステップＳ１７−３において、制御部６０は、テスト用トリミングデータＴＣＤ＿Ｔを読出し電圧生成回路６１へ出力する。このとき、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍは、“Ｌ”レベルとする。読出し電圧生成回路６１は、ＴＣＤ＿Ｔに基づいた読出し電圧Ｖｒｅａｄを生成する。
【００７９】
次に、ステップＳ１７−４において、読出し電圧Ｖｒｅａｄが、マイクロコンピュータ５０の出力端子５５を介してテスタ９０の入力端子９１へ出力される。テスタ９０は、入力された読出し電圧Ｖｒｅａｄの電圧の大きさを測定する。
【００８０】
次に、ステップ１７−５において、テスタ９０は、測定した読出し電圧Ｖｒｅａｄが、所望の値、すなわち、製造ばらつきが修正された期待値であるかどうかを判定する。測定した読出し電圧Ｖｒｅａｄが、所望の値であった場合には、ステップＳ１７−２において入力したテスト用トリミングデータＴＣＤ＿Ｔが、製造ばらつきをトリミングするデータ（コード）として適切であると判断でき、ステップＳ１７−６に進む。一方、測定した読出し電圧Ｖｒｅａｄが、所望の値でなかった場合には、ステップＳ１７−２において入力したテスト用トリミングデータＴＣＤ＿Ｔが、製造ばらつきをトリミングするデータ（コード）として適切でないと判断でき、ステップＳ１７−７に進む。なお、テスタ９０は、あらかじめ測定した読出し電圧Ｖｒｅａｄと比較するための所望の値を格納している必要がある。
【００８１】
ステップＳ１７−６では、トリミングデータ格納領域６５ｂに格納すべきトリミングデータＴＣＤが決定したため、テスタ９０は、現在読出し電圧生成回路６１に設定されているテスト用トリミングデータＴＣＤ＿Ｔをトリミングデータ格納領域６５ｂへ書込むように命令するための制御信号ＣＴＬ＿ＳＩＧを、出力端子９２を介して制御部６０へ出力する。当該制御信号ＣＴＬ＿ＳＩＧを受け取った制御部６０は、トリミングデータ格納領域６５ｂに対し、トリミングデータＴＣＤの書き込み（格納）を実行する。これにより、読出し電圧ＶｒｅａｄをトリミングするためのトリミングデータＴＣＤの格納が完了する。
【００８２】
一方、ステップＳ１７−７では、テスタ９０によって、コードサーチ範囲内であるかどうかの判断が行われる。すなわち、測定した読出し電圧Ｖｒｅａｄが、所望の値から大きくずれているような場合には、トリミングデータＴＣＤをどのように変えたとしても、読出し電圧Ｖｒｅａｄを所望の値にトリミングすることはできない（読出し電圧生成回路６１内の抵抗値に依存してトリミング範囲が決まっているので、そのトリミング範囲を超える場合にはトリミングはできない）。テスタ９０は、トリミングデータＴＣＤによって読出し電圧Ｖｒｅａｄをトリミングできる範囲をデータとしてあらかじめ格納しているため、測定した読出し電圧Ｖｒｅａｄおよび所望の値の差分がトリミングできる範囲内にあるかどうかの確認を行う。その結果、範囲内にある場合、すなわち、トリミングデータを変更すれば読出し電圧Ｖｒｅａｄのトリミングが可能な場合には、ステップＳ１７−２に戻り、テスト用トリミングデータＴＣＤ＿Ｔを更新して、再度読出し電圧生成回路６１が出力する読出し電圧Ｖｒｅａｄの測定を行う。一方、範囲外である場合、すなわち、トリミングデータを変更しても読出し電圧Ｖｒｅａｄのトリミングが不可能な場合には、不良品と判断し当該テストを終了する。
【００８３】
ステップＳ１７−６において、トリミングデータＴＣＤの格納が完了した後は、Ｓ１７−８以降に遷移し、引き続き、参照電圧ＶＲＥＦをトリミングするためのトリミングデータＴＣＤＲの決定、格納の処理を行う。基本的には、読出し電圧Ｖｒｅａｄの場合と同じ手順を取る。
【００８４】
ステップＳ１７−８において、テスト用トリミングデータＴＣＤＲ＿Ｔが、テスタ９０の出力端子９３からマイクロコンピュータ５０の入力端子５７を介して制御部６０へ入力される。
【００８５】
次に、ステップＳ１７−９において、制御部６０は、テスト用トリミングデータＴＣＤＲ＿Ｔを参照電圧生成回路６２へ出力する。参照電圧生成回路６２は、ＴＣＤＲ＿Ｔに基づいた参照電圧ＶＲＥＦを生成する。
【００８６】
次に、ステップＳ１７−１０において、参照電圧ＶＲＥＦが、マイクロコンピュータ５０の出力端子５８を介してテスタ９０の入力端子９４へ出力される。テスタ９０は、入力された参照電圧ＶＲＥＦの電圧の大きさを測定する。
【００８７】
次に、ステップ１７−１１において、テスタ９０は、測定した参照電圧ＶＲＥＦが、所望の値、すなわち、製造ばらつきが修正された期待値であるかどうかを判定する。測定した参照電圧ＶＲＥＦが、所望の値であった場合には、ステップＳ１７−８において入力したテスト用トリミングデータＴＣＤＲ＿Ｔが、製造ばらつきをトリミングするデータ（コード）として適切であると判断でき、ステップＳ１７−１２に進む。一方、測定した参照電圧ＶＲＥＦが、所望の値でなかった場合には、ステップＳ１７−９において入力したテスト用トリミングデータＴＣＤＲ＿Ｔが、製造ばらつきをトリミングするデータ（コード）として適切でないと判断でき、ステップＳ１７−１３に進む。なお、テスタ９０は、Ｖｒｅａｄの場合と同様、参照電圧ＶＲＥＦに対する所望の値をあらかじめ格納しておく必要がある。
【００８８】
ステップＳ１７−１２では、トリミングデータ格納領域６５ｂに格納すべきトリミングデータＴＣＤ＿Ｒが決定したため、テスタ９０は、現在参照電圧生成回路６２に設定されているテスト用トリミングデータＴＣＤＲ＿Ｔをトリミングデータ格納領域６５ｂへ書込むように命令するための制御信号ＣＴＬ＿ＳＩＧを、出力端子９２を介して制御部６０へ出力する。当該制御信号ＣＴＬ＿ＳＩＧを受け取った制御部６０は、トリミングデータ格納領域６５ｂに対し、トリミングデータＴＣＤＲの書き込み（格納）を実行する。これにより、参照電圧ＶＲＥＦをトリミングするためのトリミングデータＴＣＤＲの格納が完了する。この結果、製造ばらつきを修正するトリミングデータＴＣＤおよびＴＣＤＲを、トリミングデータ格納領域６５ｂに格納することができたので、良品として一連のテスト動作を終了する。
【００８９】
一方、ステップＳ１７−１３では、テスタ９０によって、コードサーチ範囲内であるかどうかの判断が行われる。すなわち、測定した参照電圧ＶＲＥＦが、所望の値から大きくずれているような場合には、トリミングデータＴＣＤＲをどのように変えたとしても、参照電圧ＶＲＥＦを所望の値にトリミングすることはできない。テスタ９０は、トリミングデータＴＣＤＲによって参照電圧ＶＲＥＦをトリミングできる範囲をデータとしてあらかじめ格納しているため、測定した参照電圧ＶＲＥＦおよび所望の値の差分がトリミングできる範囲内にあるかどうかの確認を行う。その結果、範囲内にある場合、すなわち、トリミングデータを変更すれば参照電圧ＶＲＥＦのトリミングが可能な場合には、ステップＳ１７−９に戻り、テスト用トリミングデータＴＣＤＲ＿Ｔを更新して、再度参照電圧生成回路６２が出力する参照電圧ＶＲＥＦの測定を行う。一方、範囲外である場合、すなわち、トリミングデータを変更しても参照電圧ＶＲＥＦのトリミングが不可能な場合には、不良品と判断し当該テストを終了する。
【００９０】
このようにして、まずトリミングデータＴＣＤおよびＴＣＤＲを決定、格納するためのテスト（ウェハテストの前半）をテスタ９０によって実行する。次のステップとしては、今度は格納したトリミングデータＴＣＤおよびＴＣＤＲを正確に読み出すことができるかどうかのテスト（ウェハテストの後半）を行う。図１８は、そのテストの手順をフローチャートで示したものである。
【００９１】
まず、ステップＳ１８−１において、制御信号ＣＴＬ＿ＳＩＧが、テスタ９０の出力端子９２からマイクロコンピュータ５０の入力端子５６を介して制御部６０へ入力され、マイクロコンピュータ５０がテストモード２（トリミングデータＴＣＤおよびＴＣＤＲの読み出しに関するテスト動作モード）に設定される。
【００９２】
次に、ステップＳ１８−２において、制御部６０は、“Ｈ”レベルのトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍを読出し電圧生成回路６１へ出力する。読出し電圧生成回路６１は、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍに基づいた読出し電圧Ｖｒｅａｄ、すなわち、リセットシーケンス時にワード線ＷＬに印加するための高い読出し電圧Ｖ１を生成する。また、制御部６０は、トリミングデータＴＣＤＲ（初期値）を参照電圧生成回路６２へ出力する。参照電圧生成回路６２は、トリミングデータＴＣＤＲ（初期値）に基づいた参照電圧ＶＲＥＦ（或いは、トリミングするために使用するトリミングデータＴＣＤＲがないものとして製造ばらつきが生じトリミングされていない参照電圧ＶＲＥＦ）を生成する。
【００９３】
次に、ステップＳ１８−３において、制御部６０は、モード信号ＭＯＤＥ１〜３、アドレス信号ＡＤＤ（ＡＤＤｘ、ＡＤＤｙ）、プリチャージ信号ＰＲＥを出力して、トリミングデータ格納領域６５ｂに格納されているトリミングデータＴＣＤおよびＴＣＤＲを読み出す。なお、トリミングデータＴＣＤおよびＴＣＤＲを格納している場所を示すアドレス信号ＡＤＤ（ＡＤＤｘ、ＡＤＤｙ）は、例えば、制御部６０内のメモリ７１に格納されている。また、ステップＳ１８−２およびステップＳ１８−３における読出し動作に関しては、前述で説明したリセットシーケンス時の読出し動作と同じになり、読出し時間もリセットシーケンスにおいて仕様として設定された時間と同じにする。
【００９４】
次に、ステップＳ１８−４において、制御部６０は、トリミングデータ格納領域６５ｂから読み出したＴＣＤおよびＴＣＤＲを、トリミングレジスタ６８を介して取得する。読出したトリミングデータＴＣＤは、読出し電圧生成回路６１へ、トリミングデータＴＣＤＲは、参照電圧生成回路６２へそれぞれ出力される。このとき制御部６０から出力されるトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍは、“Ｌ”レベルとされる。読出し電圧生成回路６１は、受け取ったトリミングデータＴＣＤに基づいた読出し電圧Ｖｒｅａｄを生成する。また、参照電圧生成回路６２は、受け取ったトリミングデータＴＣＤＲに基づいた参照電圧ＶＲＥＦを生成する。
【００９５】
次に、ステップＳ１８−５において、読出し電圧Ｖｒｅａｄが、マイクロコンピュータ５０の出力端子５５を介してテスタ９０の入力端子９１へ出力される。テスタ９０は、入力された読出し電圧Ｖｒｅａｄの電圧の大きさを測定する。また、参照電圧ＶＲＥＦが、マイクロコンピュータ５０の出力端子５８を介してテスタ９０の入力端子９４へ出力される。テスタ９０は、入力された参照電圧ＶＲＥＦの電圧の大きさを測定する。
【００９６】
次に、ステップ１８−６において、テスタ９０は、測定した読出し電圧Ｖｒｅａｄおよび参照電圧ＶＲＥＦが、双方ともに所望の値、すなわち、製造ばらつきが修正された期待値であるかどうかを判定する。両方とも所定の値であった場合には、良品と判断してテストを終了する。また、少なくとも一方が所定の値でなかった場合、すなわち、少なくとも一方が所定の時間内にトリミングデータを読み出せなかった場合には、不良品と判断してテストを終了する。
【００９７】
従来のトリミングデータＴＣＤおよびＴＣＤＲの読み出しに関するテストにおいては、トリミングデータＴＣＤおよびＴＣＤＲを読み出す際に使用される読出し電圧Ｖｒｅａｄは、高い読出し電圧Ｖ１ではなく通常の読出し電圧Ｖ０であり、このテストにおいてトリミングデータＴＣＤおよびＴＣＤＲを読み出すことができなかったものは、全て不良品として判断していた。これに対し、本発明では、トリミングデータＴＣＤおよびＴＣＤＲを読み出す際に使用する読出し電圧Ｖｒｅａｄを高い電圧であるＶ１としているため、オンセル電流Ｉｏｎ１が大きくなった分、所定の時間内にトリミングデータＴＣＤおよびＴＣＤＲを読み出せるものが多くなり、従来不良品として判断されていたものも良品として判断することができる、すなわち、従来トリミングデータＴＣＤおよびＴＣＤＲさえ所定の時間内で読み出すことができれば最適な条件での読出し動作できたものを不良品として扱わずに良品に含めることができるようになる。
【００９８】
以上の通り、本発明の実施の形態２によれば、本発明の実施の形態１と同様、オン電流Ｉｏｎが小さくなるにつれて読出し電圧Ｖｒｅａｄや参照電流ＩＲＥＦの製造ばらつきが与える影響が大きくなったとしても、読出し電圧Ｖｒｅａｄを高くすることでその影響を抑制することができる。具体的には、例えば参照電流ＩＲＥＦが高い方向にずれ、通常の読出し電圧Ｖ０（ユーザ領域６５ａの読み出しのときに使用する電圧と同じ程度の電圧）でトリミングデータＴＣＤおよびＴＣＤＲを読み出そうとすると、オンセル電流Ｉｏｎ１との差が小さくなって、トリミングデータ読出し遅延時間が長くなってしまう。その結果、リセットシーケンスとして定められる所定の時間内にトリミングデータＴＣＤおよびＴＣＤＲを読み出すことができなくなり、不良品として取り扱われていた。しかし、本発明の実施の形態２では、トリミングデータＴＣＤおよびＴＣＤＲを読み出す際に使用する読出し電圧Ｖｒｅａｄを高い電圧Ｖ１（ユーザ領域６５ａの読み出しのときに使用する電圧よりも高い電圧）とするため、その分オンセル電流Ｉｏｎ１が大きくなる。その結果、リセットシーケンスとして定められる所定の時間内に正確にトリミングデータＴＣＤおよびＴＣＤＲを読み出すことが可能となり、従来不良品として取り扱われていたものも、良品として使用することができるようになる。なお、実施の形態１で既に説明した通り、トリミングデータＴＣＤおよびＴＣＤＲを読み出す際に使用する高い電圧は、リードディスターブという観点からは好ましくは無いが、ユーザ領域６５ａへのアクセス回数に比べてトリミングデータ格納領域６５ｂへのアクセス回数は極端に少ないために、生涯アクセス時間を考慮するとリードディスターブの問題が生じないといえる。
【００９９】
［実施の形態３］
本発明の実施の形態１および実施の形態２では、リセットシーケンス時におけるトリミングデータＴＣＤおよびＴＣＤＲを読み出す際に、読出し電圧Ｖｒｅａｄのみを高い電圧にするというものであった。しかし、本発明の実施の形態３では、さらに参照電圧ＶＲＥＦ（参照電流ＩＲＥＦ）も高く（大きく）するというものである。図１９は、実施の形態３に係るマイクロコンピュータおよび当該マイクロコンピュータに接続されるテスタの構成を示すブロック図である。実施の形態３では、実施の形態２のマイクロコンピュータ５０の構成に組み合わせる形で説明するが、もちろん実施の形態１と組み合わせることも可能である。なお、実施の形態２と同様の動作をするブロックについては、同一の符号を付して説明を省略する。
【０１００】
図１９において、本発明の実施の形態２の図１３のブロック図と異なる点は、参照電圧（電流）生成回路９５の構成が異なる点と、制御部６０から出力されるトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍが、読出し電圧生成回路６１だけでなく、参照電圧生成回路９５の方にも入力されている点である。その他の点に関しては、実施の形態２の場合と同様である。
【０１０１】
図２０は、参照電圧生成回路９５の回路構成の一例を示したものである。参照電圧生成回路９５は、センスアンプ６７へＶＲＥＦを供給するＮＭＯＳトランジスタＴｒ１と、電流ミラー構成となっているＰＭＯＳトランジスタＴｒ６およびＴｒ７と、ＰＭＯＳトランジスタＴｒ６の一端に接続するノンドープ型のＮＭＯＳトランジスタＴｒ８と、抵抗Ｒ５０〜Ｒ５９と、スイッチ回路ＳＷＲ１〜ＳＷ９と、デコーダＲ９６と、電流変更回路９７を有する。
【０１０２】
ＮＭＯＳトランジスタＴｒ１は、図１４にて説明した通り、センスアンプ６７内のＮＭＯＳトランジスタＴｒ２と電流ミラー構成で接続され、センスアンプ６７に対して参照電圧ＶＲＥＦ（参照電流ＩＲＥＦ）を供給するものである。
【０１０３】
ＰＭＯＳトランジスタＴｒ６は、ＰＭＯＳトランジスタＴｒ７と電流ミラー構成をなし、ＰＭＯＳトランジスタＴｒ６に流れる電流と同じ電流をＰＭＯＳトランジスタＴｒ７にミラーさせる。ＰＭＯＳトランジスタＴｒ６の一端は、電源（電源電圧ＶＤＤ）に、他端は、ノンドープ型のＮＭＯＳトランジスタＴｒ８と接続される。またＰＭＯＳトランジスタＴｒ７の一端は、電源（電源電圧ＶＤＤ）に、他端は、ＮＭＯＳトランジスタＴｒ１に接続される。
【０１０４】
ノンドープ型のＮＭＯＳトランジスタＴｒ８は、ドレインおよびソースにおいて、ＰＭＯＳトランジスタＴｒ６および抵抗５０に接続される。また、ゲートには、不図示の定電圧生成回路（例えば、バンドギャップリファレンス回路）から出力される定電圧の信号が入力される。したがって、ノンドープ型のＮＭＯＳトランジスタＴｒ８は、ノードＮ４０の電圧を一定にする（ゲート入力される定電圧と同じ電圧に維持する）働きを担う。
【０１０５】
抵抗Ｒ５０〜Ｒ５９は、直列接続されており、Ｒ５０およびＲ５９の一端は、それぞれノンドープ型のＮＭＯＳトランジスタＴｒ８接続および接地されている。また、Ｒ５０とＲ５１との間（ノードＮ４１）には、電流変更回路９７が接続され、Ｒ５１〜Ｒ５９の間には、図示する通りそれぞれスイッチ回路ＳＷＲ１〜ＳＷＲ８が、ノードＮ４２〜Ｎ４８において接続される。スイッチ回路ＳＷＲ１〜ＳＷＲ８は、例えばＮＭＯＳトランジスタにより構成され、一端を抵抗に接続し、他端を接地している。また、ゲートは、デコーダＲ９６に接続され、デコーダＲ９６によってトリミングデータＴＣＤＲ０〜２のデコードされた信号がゲートに入力される。電流変更回路９７は、スイッチ回路ＳＷＲ９から構成される。スイッチ回路ＳＷＲ９は、例えばＮＭＯＳトランジスタから構成され、ドレインおよびソースは、抵抗に接続および接地され、ゲートには、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍが入力される。なお、トリミングデータＴＣＤＲを３ビット幅の信号としたが、特にこれに限定されることはない。
【０１０６】
抵抗Ｒ５０〜Ｒ５９、スイッチ回路ＳＷＲ１〜ＳＷＲ８、デコーダＲ９６および電流変更回路９７から構成される回路における基本的な構造および動作は、図６の読出し電圧生成回路６１に示した回路と同様である。つまり、本回路は、トリミングデータＴＣＤＲ０〜２に基づいて、デコーダＲ９６を介してスイッチ回路ＳＷＲ１〜ＳＷＲ８のオン／オフが制御され、抵抗Ｒ５２〜Ｒ５９の接続／切断により、抵抗Ｒ５１以降に接続する抵抗値が変化する。それにより、ＰＭＯＳトランジスタＴｒ６に流れる電流が変化し、参照電圧ＶＲＥＦ（参照電流ＩＲＥＦ）の大きさを変更（微調整）することができるものである。また、リセットシーケンス時（トリミングデータ格納領域６５ｂに対する読出し動作が行われる時）に出力される“Ｈ”レベルのトリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍが、電流変更回路９７に入力されると、スイッチ回路ＳＷＲ９がオンしてノードＮ４１が接地されるため、抵抗値が小さい状態に移行する。その結果、ＰＭＯＳトランジスタＴｒ６に流れる電流は非常に大きくなり、それに連動して参照電圧ＶＲＥＦ（参照電流ＩＲＥＦ）も非常に大きくなる。すなわち、トリミングデータ格納領域６５ｂに格納されたトリミングデータＴＣＤＲに基づいて調整可能な電流範囲を超える電流値で参照電流ＩＲＥＦを生成する。
【０１０７】
実施の形態１および実施の形態２では、主として、オンセル電流Ｉｏｎ１と参照電流ＩＲＥＦの差であるオンマージンΔＩｍ１の大きさに着目し、製造ばらつきにより参照電流ＩＲＥＦが期待値（製造ばらつきがなく設計通りの値）よりも上方に大きくずれた場合でも、読出し電圧Ｖｒｅａｄを高くすることで適切なオンマージンを確保するというものであった。しかしながら、製造ばらつきによって、参照電圧ＩＲＥＦは、下方に大きくずれる場合もあり、その場合には、逆に、ワード線ＷＬに印加する読出し電圧Ｖｒｅａｄを大きくすると、参照電流ＩＲＥＦとオフセル電流Ｉｏｎ２との差であるオフマージンΔＩｍ２が小さくなってしまう。図３、４および１０に示すように、読出し電圧Ｖｒｅａｄに対する電流変化（勾配）は、オンセル電流Ｉｏｎ１に比べると、オフセル電流Ｉｏｎ２は小さいものであるといえるが、微細化、定電圧化が進めば進むほど、また製造ばらつきが大きければ大きいほど、オフセル電流Ｉｏｎ２側の差であるオフマージンΔＩｍ２につても問題になってくる。そこで、本発明の実施の形態３では、その点に着目し、製造ばらつきにより参照電流ＩＲＥＦが下方に大きくずれた場合でも対処できるようにした。すなわち、リセットシーケンスにおいて、トリミング読出し信号Ｒｅａｄ＿Ｔｒｉｍに応じて参照電流ＩＲＥＦを上方にずらしてトリミングデータＴＣＤおよびＴＣＤＲの読み出しを行う。これにより、参照電流ＩＲＥＦとオフセル電流Ｉｏｎ２との差であるオフマージンΔＩｍ２を十分確保することができようになり、所定の時間内でオフセルに対する正確なトリミングデータＴＣＤおよびＴＣＤＲの読み出しが可能となる。
【０１０８】
なお、参照電流ＩＲＥＦを上方にずらしてトリミングデータＴＣＤおよびＴＣＤＲの読み出しをするということは、オンセルに対するデータの読み出し、つまり、オンセル電流Ｉｏｎ１と参照電流ＩＲＥＦとの差であるオンマージンΔＩｍ１が小さくなってしまうことになるが、実施の形態３では、同時に読出し電圧Ｖｒｅａｄも大きくしているため、オンセル電流Ｉｏｎ１は十分大きくなっているもの（オンマージンΔＩｍ１は十分確保しているもの）と考えられ、オンセルに対するデータの読み出しができなくなるという問題は生じない。但し、何か他の要因により、参照電流ＩＲＥＦが下方にずれやすいということがあらかじめわかっている場合には、実施の形態１や実施の形態２と組み合わせる必要は無く、つまり、読出し電圧Ｖｒｅａｄを高くする（高い読出し電圧Ｖ１とする）必要は無く、参照電流ＩＲＥＦのみを高くしても構わない。
【０１０９】
以上のように、本発明の実施の形態に基づいて詳細に説明したが、本発明は、本発明の主旨を変更しない限り、種々の変形が可能である。
【図面の簡単な説明】
【０１１０】
【図１】図１は、従来技術の不揮発性メモリのブロック図である。
【図２】図２は、不揮発性メモリアレイの構成例の一部を示す回路図である。
【図３】図３は、読出し電圧とセル電流及びセンスアンプリファレンス電流との関係を示すグラフである。
【図４】図４は、読出し電圧とセル電流及びセンスアンプリファレンス電流との関係を示すグラフである。
【図５】図５は、本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図６】図６は、本発明の実施の形態１に係る不揮発性半導体記憶装置における読出し電圧生成回路の構成の一例を示すブロック図である。
【図７】図７は、本発明の実施の形態１に係る不揮発性半導体記憶装置におけるデコーダの構成の一例を示すブロック図である。
【図８】図８は、本発明の実施の形態１に係る不揮発性半導体記憶装置におけるセンスアンプの構成の一例を示すブロック図である。
【図９】図９は、本発明の実施の形態１に係る不揮発性半導体記憶装置の動作を示すフローチャートである。
【図１０】図１０は、本発明の実施の形態１に係る不揮発性半導体記憶装置における読出し電圧とセル電流及びセンスアンプリファレンス電流との関係を示すグラフである。
【図１１】図１１は、本発明の実施の形態１に係る不揮発性半導体記憶装置における読出し電圧生成回路２０の構成の他の一例を示すブロック図である。
【図１２】図１２は、図１１のデコーダ１２の構成の一例を示すブロック図である。
【図１３】図１３は、本発明の実施の形態２に係るマイクロコンピュータおよび当該マイクロコンピュータに接続されるテスタの構成を示すブロック図である。
【図１４】図１４は、センスアンプ６７の一部の構成とそれに接続されるメモリアレイ６５の一部およびＹセレクタ６６の一部を示した図である。
【図１５】図１５は、リセットシーケンス時のトリミングデータ読出し動作を示すタイミングチャートである。
【図１６】図１６は、リセットシーケンス時のトリミングデータ読出し動作を示すタイミングチャートである。
【図１７】図１７は、トリミングデータの決定および書込みに係るフローを示したものである。
【図１８】図１８は、トリミングデータの読出しテストに係るフローを示したものである。
【図１９】図１９は、実施の形態３に係るマイクロコンピュータおよび当該マイクロコンピュータに接続されるテスタの構成を示すブロック図である。
【図２０】図２０は、参照電圧生成回路９５の回路構成の一例を示したものである。
【符号の説明】
【０１１１】
１、６５    メモリアレイ
２、６５ａ    ユーザ領域
３、６５ｂ    トリミングデータ格納領域
４、６７    センスアンプ
５ａ、６３    Ｘデコーダ回路
５ｂ、６４    Ｙデコーダ回路
６、６８    トリミングレジスタ
７、６０    制御部
８    回路
９    電圧変更回路
１０、５３    不揮発性メモリ
１１    オペアンプ
１２、２７、９６    デコーダ
１５、７１    メモリ
１７、６２、９５    参照電圧生成回路
２０、６１    読出し電圧生成回路
５０    マイクロコンピュータ
５１    ＣＰＵ
５２    ＲＯＭ
５４    バス
５５、５８、９２、９３    出力端子
５６、５７、９１、９４    入力端子
６６    Ｙセレクタ
６９    書込み回路
７０    ソース電圧生成回路
８０    プリチャージ回路
８１    バッファ回路
９０    テスタ
９７    電流変更回路
１０１    不揮発性メモリアレイ
１０２    ユーザ領域
１０３    トリミングデータ格納領域
１０４    モード入力
１０５    デコーダ回路
１０６    トリミングレジスタ
１０７    セレクタ回路
１０８〜１１１    トリミング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007193933.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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