(57)【要約】【課題】  マスクＲＯＭにおいて、構造が縮小化された場合であっても、半導体記憶装置の高速動作を阻害する寄生容量が増大することを抑制でき、また、製造コストを増大させることなく、安定した高速動作を実現できる半導体記憶装置及びその製造方法を提供する。【解決手段】  マトリクス状にメモリセルが形成され、各メモリセルの出力側とビット線とが選択的に接続された半導体記憶装置において、半導体基板１００上に、メモリセルを構成するトランジスタの出力側４とビット線８ｃとの間に形成されたダイオード４０と、ダイオード４０のＰＮ接合を選択的に短絡する金属シリサイド層５１とを備える。【選択図】  図１
2007059554.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマトリクス状にメモリセルが形成され、各メモリセルの出力側と導出線が選択的に接続された半導体記憶装置において、
前記半導体基板上に、前記メモリセルの出力側と導出線との間に形成されたダイオードと、
前記ダイオードのカソードとアノードとを選択的に短絡する導電膜と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルが、ソース領域が接地されたトランジスタで構成されるとともに、前記ダイオードが、前記トランジスタのドレイン領域と導出線との間に配置された請求項１記載の半導記憶装置。
【請求項３】
前記ダイオードが、前記半導体基板に形成された素子分離領域上に形成された請求項１記載の半導体記憶装置。
【請求項４】
前記ダイオードの主成分がシリコンである請求項１記載の半導体記憶装置。
【請求項５】
前記導電膜が金属シリサイド膜である請求項４に記載の半導体記憶装置。
【請求項６】
前記金属シリサイド膜が、タングステン、チタン、コバルト、ニッケルの中から選択された少なくとも１種の金属元素を含む請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルが、デュアルゲート構造を有するＣＭＯＳトランジスタにより構成された回路と同一の半導体基板上に搭載された請求項１から６のいずれかに記載の半導体記憶装置。
【請求項８】
半導体基板上にマトリクス状にメモリセルが形成され、各メモリセルの出力側と導出線が選択的に接続された半導体記憶装置の製造方法であって、
半導体基板上に形成された絶縁膜上にシリコン膜を形成する工程と、
前記各メモリセルの出力側と前記導出線との間に、前記シリコン膜からなるダイオードを形成する工程と、
前記ダイオードに、当該ダイオードのカソードとアノードとを短絡する導電膜を選択的に形成する工程と、
を含む半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、マスクＲＯＭ構造を備えた半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスに複雑な製造工程を付加することなく、ＣＭＯＳトランジスタ回路が形成された半導体基板と同じ基板上に形成可能な半導体記憶装置として、マスクＲＯＭが知られている。マスクＲＯＭは、各メモリセルとビット線との電気的な接続を、その製造工程において選択的に行うことにより、ユーザーが要求するプログラムを物理的な構造により組み込んだ半導体記憶装置である。
【０００３】
マスクＲＯＭには、高集積化に優れているＮＡＮＤ型と、高速化に優れているＮＯＲ型がある。上述のように、製造段階でプログラムが組み込まれるマスクＲＯＭは、主として、当該プログラムを読み出して使用することを目的として形成されるので、高速動作に有利なＮＯＲ型が選択されることが多い。
【０００４】
図４は、ＮＯＲ型のマスクＲＯＭを構成するメモリセルアレイを示す回路図である。図４に示すように、当該メモリセルアレイ３０は、半導体基板上にＭＯＳ（Metal Oxide Semiconductor）型等の電界効果トランジスタからなるメモリセル３１がマトリクス状に配設され、メモリセル３１の各列のゲート電極がワード線ＷＬｋ（ｋは０〜ｎ）に接続されるとともに、メモリセル３１の各行のドレインが、選択的に、すなわち、組み込まれるべきプログラムに応じてビット線ＢＬｋ（ｋは０〜ｎ）に接続される。なお、各メモリセル３１を構成する電界効果トランジスタのソース領域は接地されている。
【０００５】
このように構成された、マスクＲＯＭに組み込まれたプログラム（データ）を読み出す場合、ワード線ＷＬｋ、及びビット線ＢＬｋでメモリセル３１を構成する任意のトランジスタが選択される。
【０００６】
ここで、図５により、ワード線ＷＬ１及びビット線ＢＬ１に「Ｈｉｇｈ（例えば、５Ｖ）」の信号を印加し、他のワード線及びビット線に「Ｌｏｗ（例えば、０Ｖ）」の信号を印加した場合に選択される、座標（ＷＬ１，ＢＬ１）に位置するトランジスタＴ１１を例としてデータの読み出しを説明する。当該座標のトランジスタＴ１１は、ワード線ＷＬ１が「Ｈｉｇｈ」であるのでＯＮ状態となり、ビット線ＢＬ１がトランジスタＴ１１を介して接地される。このため、ビット線ＢＬ１に印加された「Ｈｉｇｈ」の信号の電位と、トランジスタＴ１１のソース領域の接地電位との間に生じる電位差により電流（図中の破線）が流れる。この結果、ビット線ＢＬ１の出力側には、センスアンプ回路ＳＡ１を介して「Ｌｏｗ」の信号が出力される。
【０００７】
また、図６は、ワード線ＷＬ１及びビット線ＢＬ２に「Ｈｉｇｈ」の信号を印加し、他のワード線及びビット線に「Ｌｏｗ」の信号を印加した場合のデータの読み出しを説明する図である。図６に示すように、選択された座標（ＷＬ１，ＢＬ２）に位置するトランジスタＴ１２は、ビット線ＢＬ２に電気的に接続されていないので、ワード線ＷＬ１に印加される信号が、「Ｈｉｇｈ」であっても「Ｌｏｗ」であっても、ビット線ＢＬ２がトランジスタＴ１２を介して接地されることがない。したがって、トランジスタＴ１２が選択された場合、ビット線ＢＬ１の出力側には、センスアンプ回路ＳＡ２を介して「Ｈｉｇｈ」の信号が出力されることになる。
【０００８】
以上のように、この種のマスクＲＯＭはビット線ＢＬｋの電位により、メモリセル３１に組み込まれたデータを判断しており、上述の動作を繰り返すことでメモリセルに書き込まれた情報を復元している。
【０００９】
図７（ａ）は、従来構造のマスクＲＯＭを備えた半導体記憶装置のメモリセルアレイの要部回路図であり、図７（ｂ）は、図７（ａ）に示す回路部分の概略断面図である。
【００１０】
図７（ｂ）に示すように、半導体基板に形成されたＳＴＩ（Shallow Trench Isolation）等の素子分離領域１によって区画された素子領域２０に、２個一対のＭＯＳトランジスタの共通のソース領域５と、それぞれのＭＯＳトランジスタに対応するドレイン領域４（４ａ、４ｂ）が形成されている。ソース領域５と各ドレイン領域４との間には、ワード線ＷＬｋとなるゲート電極３（３ａ、３ｂ）が形成されている。また、ゲート電極３の両側には例えばシリコン酸化膜等からなるサイドウォール２が形成されている。
【００１１】
また、素子領域２０及び素子分離領域１上には、層間絶縁膜６（６ａ、６ｂ、６ｃ）、金属配線８（８ａ、８ｂ、８ｃ）、及び層間絶縁膜６に形成されたビアホール内を充填するコンタクトプラグ７（７ａ、７ｂ、７ｃ）を形成する配線工程が繰り返され、多層配線構造が形成されている。この構成では、ビット線ＢＬｋとして使用している最上層の金属配線８ｃをメモリセル３１のドレイン領域４に、記憶させるプログラムに応じて選択的に接続することでマスクＲＯＭが構成されている。
【００１２】
すなわち、ドレイン領域４に最上層配線８ｃを接続させる場合は最上層の層間絶縁膜６ｃにビアホール及びコンタクトプラグ７ｃが形成され、接続させない場合は最上層の層間絶縁膜６ｃにビアホール及びコンタクトプラグ７ｃが形成されない構成である。この構成により、最上層の層間絶縁膜６ｃにコンタクトプラグ７ｃが存在する場合は、ビット線ＢＬｋとして使用している最上層配線８ｃとトランジスタのドレイン領域４とが接続され、対応するメモリセル３１は最上層配線８ｃを接地させることができる。一方、最上層の層間絶縁膜６ｃにコンタクトプラグ７ｃが存在しない場合は、ビット線ＢＬｋとして使用している最上層配線８ｃと対応するトランジスタのドレイン領域４とが接続されないため、対応するメモリセル３１は最上層配線８ｃを接地させることができない。
【００１３】
本構成では、最上層の層間絶縁膜６ｃに、コンタクトプラグ７ｃが形成されるビアホールを形成するフォトマスクを用いた１回のフォトリソグラフィ工程のみでマスクＲＯＭへのデータ書き込みを行うことができるので、マスクＲＯＭを製造する一般的な手法となっている。
【００１４】
ところで、半導体装置の微細化が進行すると、層間絶縁膜６に形成されるヴィアホール径も当然に縮小される。このとき、層間絶縁膜６の膜厚を減少させることなく、ヴィアホール径を減少させると、ヴィアホールのアスペクト比が高くなるため、コンタクトプラグ７となる導電膜によりヴィアホールを完全に埋め込むことが困難となる。このため、層間絶縁膜６は、ヴィアホール径の縮小に伴って薄層化されている。
【００１５】
上述したように、特定のトランジスタのドレイン領域４とビット線ＢＬｋを接続するか否かは、最上層の層間絶縁膜６ｃにコンタクトプラグ７ｃを形成するか否かにより決定される。ここで、コンタクトプラグ７ｃを形成しない場合、層間絶縁膜６ｃの薄膜化が行われると、最上層配線８ｃ（ビット線ＢＬｋ）と第２層目配線８ｂとの間に形成される寄生容量９の容量値が大きくなる。このような寄生容量９は最上層配線８ｃの信号伝播速度を低下させるため、特に、高速でのメモリへのアクセスが要求される場合に問題となる。また、最上層のコンタクトプラグ７ｃを形成するか否かはマスクＲＯＭに書き込むデータに依存するため、コンタクトプラグ７ｃが形成されない場所（寄生容量９が形成される場所）は、マスクＲＯＭの全面に均一に分布するとは限らない。このため、信号伝播速度もマスクＲＯＭ内の位置によって異なり、半導体装置の動作安定性を損なう恐れもある。
【００１６】
この対策として、図８に示すように、最上層配線８ｃを接地させないメモリセル３１ｂにおいて、製造工程でのＲＯＭへのデータ書き込みを最上層のコンタクトプラグ７ｃだけでなく、その下層のコンタクトプラグ７ａ、７ｂも形成しない構成が考えられる。本構成によると、最上層配線８ｃとメモリセルのドレイン領域４との間の絶縁膜の膜厚が厚くなり、寄生容量９は低減されることになる。
【００１７】
また、他の対策法として、図９に示すように、最上層配線８ｃを接地させるメモリセルと、接地させないメモリセルとにおいて、コンタクトプラグ７の構成は、最下層から最上層まで同じ構成とし、それぞれのメモリセル３１に、異なる閾値電圧を有するトランジスタを採用した構成が提案されている（例えば、特許文献１参照。）。すなわち、ビット線を接地させないメモリセルを構成するトランジスタには、ゲート電極３に「Ｈｉｇｈ」の信号が入力された場合であってもトランジスタがＯＮ状態とならない高い閾値電圧を有するトランジスタ１２が使用され、ビット線を接地させるメモリセルを構成するトランジスタには、ゲート電極３に「Ｈｉｇｈ」の信号が入力された場合にＯＮ状態となる閾値電圧を有するトランジスタ１１が使用される。
【００１８】
本構成では、ワード線ＷＬｋに「Ｈｉｇｈ」の信号が印加されても、閾値電圧を高くしたトランジスタはＯＮ状態にならないので、結果としてビット線ＢＬｋに印加された電圧がセンスアンプ回路ＳＡｋから出力されることになる。したがって、ビット線ＢＬｋを接地させるメモリセルと、接地させないメモリセルとが、同一のコンタクトプラグ７の構成を有していても、図４に示した回路と等価な回路が構成することができる。
【００１９】
なお、メモリセルの閾値電圧を高くするには、全メモリセルを、一旦、通常電圧で作動するトランジスタ１１として形成した後、特定のトランジスタのみにゲート電極３上からゲート電極３を通して追加イオン（Ｎチャネル型ＭＯＳトランジスタの場合はＰ型不純物）の注入を実施し不純物拡散領域１３を形成する（図９参照）。この工程は、上記した例のように、層間絶縁膜６上の配線工程の処理ではなく、トランジスタの形成工程においてチャネル領域の不純物濃度を調整することにより、データの書き込みを実施することから、上述のような寄生容量９は発生しない。
【００２０】
なお、上述のような、微細なトランジスタが形成されるＣＭＯＳプロセスでは、Ｐチャネルトランジスタにおいて生じる短チャネル効果を抑制する目的で、Ｐチャンネルトランジスタのゲート材料にＰ型のシリコン膜が使用され、Ｎチャンネルトランジスタのゲート電極にＮ型のシリコン膜が使用されるデュアルゲート構造が採用されている（例えば、特許文献２参照）。
【特許文献１】特許第２５４２９５１号公報
【特許文献２】特許第３５０１２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
マスクＲＯＭを備えた半導体記憶装置は、書き込むデータの内容に応じて、フォトリソグラフィにおいて使用するフォトマスクが変更される。図８に示した事例では、書き込むデータが変わると、複数のレイヤ（層間絶縁膜６ａ、６ｂ、６ｃ）についてヴィアホールを形成するためのフォトマスクを変更する必要がある。したがって、本手法を採用した場合には、製造コストが増大するという問題が生じる。
【００２２】
また、図９に示した閾値電圧の異なるトランジスタを形成する手法では、通常のＣＭＯＳプロセスの製造工程に、マスクＲＯＭの形成に特有の閾値電圧が大きいトランジスタを形成するための工程が加わるため、上記と同様に、製造コストが増大するという問題がある。
【００２３】
本発明は、上記従来の事情に鑑みて提案されたものであって、マスクＲＯＭにおいて、構造が縮小化された場合であっても、半導体記憶装置の高速動作を阻害する寄生容量が増大することを抑制でき、また、製造コストを増大させることなく、安定した高速動作を実現できる半導体記憶装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００２４】
前記課題を解決するために、本発明は、以下の技術的手段を採用している。まず、本発明は、半導体基板上にマトリクス状にメモリセルが形成され、各メモリセルの出力側と導出線が選択的に接続された半導体記憶装置を前提としている。そして、本発明に係る半導体記憶装置は、半導体基板上に、前記メモリセルの出力側と導出線（ビット線）との間に形成されたダイオードと、前記ダイオードのＰＮ接合を選択的に短絡する導電膜とを備えた構造を有している。
【００２５】
前記メモリセルが、ソース領域が接地されたトランジスタで構成される場合、前記ダイオードは、前記トランジスタのドレイン領域と導出線との間に配置することができる。
【００２６】
また、前記ダイオードは、半導体基板に形成された素子分離領域上に形成されることが好ましい。当該ダイオードは、ポリシリコンやアモルファスシリコン等のシリコンを主成分とする材料で構成することができる。このとき、前記導電膜は金属シリサイド膜で構成することができる。例えば、前記金属シリサイド膜は、タングステン、チタン、コバルト、ニッケルの中から選択された少なくとも１種の金属元素を含む金属シリサイドとすることができる。
【００２７】
上記構成は、前記メモリセルが、デュアルゲート構造を有するＣＭＯＳプロセスにより構成されたトランジスタ回路と、同一の半導体基板上に搭載される場合に好適である。
【００２８】
本構成によれば、マスクＲＯＭに書き込まれたデータを読み出すために、ワード線及びビット線でメモリセルが選択された際に、当該メモリセルが導電膜により短絡されたダイオードを介してビット線に接続されていれば、ビット線が接地されるため「Ｌｏｗ」の信号が出力される。一方、選択されたメモリセルが、導電膜で短絡されていないダイオードを介してビット線に接続されている場合、当該ダイオードにより、ビット線が接地されることがないため、「Ｈｉｇｈ」の信号が出力される。
【００２９】
また、各メモリセルにおいて、構造上の差異は、ダイオード上に導電膜が配置されているか否かである。すなわち、ダイオード上に導電膜を形成するか否かを規定する１つのマスクにより、データを書き込むことが可能である。このため、一般的なＣＭＯＳプロセスから、工程数を増やすことなくデータの書き込みができるため、製造コストが増大することがない。さらに、構造を微細化した場合であっても、微細化に伴って寄生容量が増大することがないため、ビット線の配線遅延等が不要に増大することがなく、高速動作に適したマスクＲＯＭを具備した半導体記憶装置を提供することができる。
【００３０】
一方、他の観点では、本発明は、上記構成を有する半導体記憶装置の製造方法を提供することができる。すなわち、本発明に係る半導体記憶装置の製造方法は、半導体基板上にマトリクス状にメモリセルが形成され、各メモリセルの出力側と導出線が選択的に接続された半導体記憶装置の製造方法であって、半導体基板上に形成された絶縁膜上にシリコン膜を形成する工程、前記各メモリセルの出力側と前記導出線との間に、前記シリコン膜からなるダイオードを形成する工程、及び前記ダイオードに、当該ダイオードのＰＮ接合を短絡する導電膜を選択的に形成する工程とを含む。
【発明の効果】
【００３１】
本発明によれば、メモリセルの出力側とビット線との間に逆方向に配置されたダイオード上に、導体膜を形成するか否かにより、メモリセルにデータを記憶させることができる。このため、各メモリセルは、同一の配線構造によりビット線に接続されているため、構造が微細化され層間絶縁膜が薄層化された場合であっても、寄生容量が不要に増大することがない。加えて、メモリセルに記憶させるデータに依存して寄生容量が変動することもないため、安定した高速動作が可能である。
【００３２】
また、前記ダイオードは一般的なＣＭＯＳプロセスのゲート電極形成工程で形成可能であり、前記導体膜は、一般的なＣＭＯＳプロセスのゲート電極及びトランジスタのソース領域及びドレイン領域に金属シリサイド層を形成する工程で形成可能である。したがって、一般的なＣＭＯＳプロセスの製造工程に、新たな工程を付加することなく形成することができる。
【００３３】
さらに、書き込むデータの内容に応じたフォトマスクの変更は、導体膜を形成するための１つのマスク変更だけで良いため、製造コストが増大することもない。
【発明を実施するための最良の形態】
【００３４】
以下、本発明を適用した半導体記憶装置を図面を参照しながら詳細に説明する。ここで、図１（ａ）は、本発明の一実施形態に係る半導体記憶装置のメモリセル部の要部回路図である。また、図１（ｂ）は、当該メモリセル部の概略断面図である。なお、本実施形態では、ＮチャネルトランジスタがＮ型シリコンからなるゲート電極を備えるとともに、ＰチャネルトランジスタがＰ型シリコンからなるゲート電極を備えたデュアルゲート構造を形成するＣＭＯＳプロセスにより形成される半導体記憶装置を説明する。
【００３５】
図１（ｂ）に示すように、本実施形態に係る半導体記憶装置のメモリセルは、従来と同様、半導体基板１００に形成されたＳＴＩ等からなる素子分離領域１によって区画された素子領域２０に、２個一対のメモリセルに共通のソース領域５と、それぞれのメモリセルを構成するトランジスタに対応するドレイン領域４（４ａ、４ｂ）が形成された構造を有している。さらに、上記ソース領域５と２つのドレイン領域４ａ、４ｂの間に、ワード線ＷＬｋとなるゲート電極３（３ａ、３ｂ）が形成されている。また、ゲート電極３の両側にはサイドウォール２が形成されている。なお、本実施形態では、メモリセルはＮチャネル型トランジスタにより構成されている。
【００３６】
また、複数層（この場合３層）の絶縁膜６（６ａ、６ｂ、６ｃ）、金属配線８（８ａ、８ｂ、８ｃ）及びコンタクトプラグ９（９ａ、９ｂ、９ｃ）からなる配線構造も従来と同じである。
【００３７】
さて、本発明では、メモリアレイを構成するトランジスタのドレイン領域４と最上層金属８ｃ（以下、適宜ビット線８ｃという。）との接続構造が従来と異なっている。
【００３８】
すなわち、図１（ａ）及び図１（ｂ）に示すように、上記構成に加えて、上記素子分離領域１上に、ＰＮ接合よりなるダイオード４０（４０a、４０ｂ）が形成され、各ダイオード４０には絶縁膜でサイドウォール２１が形成されている。上記ドレイン領域４ａは最下層の層間絶縁膜６ａを貫通するヴィアホール内に形成されたコンタクトプラグ７１ａ、７２ａと、層間絶縁膜５ａの上部配線８１ａを介してダイオード４０ａのアノード４１（Ｐ型不純物拡散領域４１）に接続される。同様に、上記ドレイン領域４ｂは層間絶縁膜５ａを貫通するヴィアホール内に形成されたコンタクトプラグ７１ｂ、７２ｂと、層間絶縁膜６ａの上部配線８１ｂを介してダイオード４０ｂのアノード４１（Ｐ型不純物拡散領域４１）に接続される。
【００３９】
ビット線８ｃは複数層の層間絶縁膜６を介した最上層に配設されており、前記ダイオード４０のカソード４２（Ｎ型不純物拡散領域４２）が、層間絶縁膜６を貫通するコンタクトプラグ７と層間金属配線８ａ、８ｂを介してビット線８ｃに接続された構成となっている。なお、ダイオード４０は、ビット線に「Ｈｉｇｈ」の信号が印加された場合に、逆電圧が印加される状態に配置される。
【００４０】
さらに、ポリシリコンやアモルファスシリコン等にシリコン膜により構成されるゲート電極３の低抵抗化、並びに、ドレイン領域４及びソース領域５のコンタクト抵抗低減のため、本実施形態では、ゲート電極３、ドレイン領域４、及びソース領域５の上面に金属シリサイド層５１が形成されている。加えて、金属シリサイド層５１は、記憶されるプログラムに応じて、ダイオード４０のアノード４１とカソード４２とに渡って選択的に形成される。これによって、メモリセルを構成する各トランジスタのドレイン領域４とビット線８ｃと接続するか否かが決定される。すなわち、ダイオード４０上に金属シリサイド層５１を形成したときは（この場合ダイオード４０ａ）、上記アノード４２とビット線８ｃが接続され、結果として、ドレイン領域４とビット線８ｃが接続されたことになる。一方、金属シリサイド層５１を形成しないときは（この場合ダイオード４０ｂ）、たとえ、ビット線８ｃに「Ｈｉｇｈ」の信号が印加されても、当該ダイオード４０には逆方向電圧が印加されたことになり、ドレイン領域４とビット線８ｃとが接続されない状態が形成されることになる。
【００４１】
図２及び図３は、本実施形態に係る半導体記憶装置の製造工程を示す工程断面図である。
【００４２】
図２（ａ）に示すように、まず、ＳＴＩ等により素子分離領域１が形成された半導体基板１００の表面に、窒化シリコン（Ｓｉ3Ｎ4）や酸化シリコン（ＳｉＯ2）等からなるゲート絶縁膜１０１が形成される。その後、素子分離領域１に囲まれた素子領域２０に、通常のＣＶＤ（Chemical Vapor Deposition）法により膜厚１５０〜３００ｎｍの不純物を含まない多結晶シリコン膜１０２が堆積される（図２（ｂ））。次いで、多結晶シリコン膜１０２上にゲート電極３ａ、３ｂ、並びにダイオード４０ａ、４０ｂに対応するレジストパターン１０３がフォトリソグラフィ等により形成された後、レジストパターン１０３をエッチングマスクとして多結晶シリコン膜１０２の異方性エッチングが行われ、ゲート電極３に対応するパターン１１３（以下、ゲート部１１３という。）、及びダイオード４０に対応するパターン１４０（以下、ダイオード部１４０という。）が形成される（図２（ｂ）→（ｃ））。
【００４３】
次いで、ＬＰ−ＣＶＤ（Low Presser-CVD）法により、半導体基板１００の全面に膜厚１００〜２００ｎｍのシリコン酸化膜１０４が堆積され、この酸化膜１０４が異方性エッチング（エッチバック）されることにより、上記ゲート部１１３の側面にサイドウォール２が形成されるとともに、ダイオード部１４０の側面にサイドウォール２１が刑しえされる（図２（ｄ）→（ｅ））。
【００４４】
続いて、ダイオード４０のＰ型不純物拡散領域４１（以下、Ｐ層４１という）に対応する部分を被覆するとともに、図示しないＰチャネルＭＯＳトランジスタの形成領域を被覆するレジストパターン１０５が形成され、当該レジストパターン１０５、上記サイドウォール２、及びゲート部１１３をマスクとして、砒素等のＮ型不純物イオンが３ｅ１５ａｔｏｍｓ／ｃｍ2程度のドーズ量でイオン注入される。これにより、ダイオード部１４０にＮ型不純物拡散領域４２（以下、Ｎ層４２という。）が形成されるとともに、ＮチャネルＭＯＳトランジスタのドレイン領域４、及びソース領域５が形成される。このとき、ゲート部１１３にもＮ型の不純物が導入され、Ｎ型シリコンからなるゲート電極３が形成される（図２（ｆ））。
【００４５】
次いで、半導体基板１００上にＰ型不純物拡散領域を形成するため、Ｎチャネルトランジスタ形成領域、及びダイオード４０のＮ層４２を被覆するレジストパターン１０６が形成された後、当該レジストパターン１０６をマスクとして、ボロン等のＰ型不純物イオンが３ｅ１５程度ａｔｏｍｓ／ｃｍ2程度のドーズ量でイオン注入される。
【００４６】
以上の工程により、半導体基板１００上には、Ｎチャネルトランジスタ、及びＰチャネルトランジスタのそれぞれのソース５領域、ドレイン領域４、及びゲート電極３が形成されるとともに、ＰＮ接合を有するダイオード４０が形成される（図３（ａ））。
【００４７】
次に、ＬＰ−ＣＶＤ法により全面に膜厚３０〜５０ｎｍのシリコン酸化膜を堆積し、この酸化膜に対してフォトリソグラフィ及びエッチングを行い、トランジスタ形成領域、並びに記憶すべきデータに依存して選択される所定のダイオード４０のＰ層４１、Ｎ層４２の両方に跨る領域に開口を有する酸化膜パターン１０７が形成される。この後、Ｔｉ、Ｗ、Ｃｏ、Ｎｉ等の高融点金属からなるシリサイド形成材料１０８が全面に堆積され後、熱処理を施して金属シリサイド層５１を形成する（図３（ｂ）→（ｃ））。
【００４８】
上記ダイオード４０上に金属シリサイド層５１を形成する工程は、シリサイドを形成する半導体装置においては、必ず実施される工程であり、本発明で特別に追加された工程ではない。
【００４９】
続いて、全面に通常のＣＶＤ法により最下層の層間絶縁膜６ａとなるＢＰＳＧ（Boro-Phospho-Silicate Glass）膜が１０００〜２０００ｎｍの膜厚で堆積され、ＣＭＰ（Chemical Mechanical Polishing）法等による平坦化が行われる。そして、当該層間絶縁膜６ａ上にヴィアホール形成位置に開口を有するレジストパターンをエッチングマスクとした異方性エッチングによりヴィアホールが形成された後、ＣＶＤ法により例えば２００〜５００ｎｍのタングステンが半導体基板１００の全面に堆積される。この後、ヴィアホール内に充填されたタングステン以外の不要なタングステンを、ＣＭＰ法により除去することでタングステンからなるコンタクトプラグ７、７１、７２が形成される（図３（ｄ））。
【００５０】
次に、スパッタ法により全面に例えば膜厚３００〜５００ｎｍのＡｌ、Ｃｕを主成分とした金属膜が堆積される。このとき、金属膜の上層及び下層にはＴｉを主成分としたバリアメタルが具備されることは勿論である。次いで、フォトリソグラフィ及びエッチングにより上記金属膜のパターニングが行われ、最下層の金属配線８ａ及び８１が形成される（図３（ｅ））。このとき、素子分離領域１上のダイオード４０のＰ層４１と、メモリセルを構成するトランジスタのドレイン領域４とが接続される。ここで、上記したように、ダイオード４０のＰ層４１とＮ層４２とが金属シリサイド層５１で接続されている場合もあり、されていない場合もあることは勿論である。
【００５１】
次に、プラズマＣＶＤ法により全面に膜厚１０００〜３０００ｎｍのシリコン酸化膜が堆積された後、ＣＭＰ法による平坦化が行われ、第２層目の層間絶縁膜６ｂが形成される。この後、上記コンタクトプラグ７ａを形成する手順と同様の手法により、層間絶縁膜６ｂにヴィアホール、及びタングステン等からなるコンタクトプラグ７ｂが形成され、さらに、第２層目の金属配線８ｂが形成される。
【００５２】
同様に、最上層の層間絶縁膜６ｃ、コンタクトプラグ７ｃが形成され、その上に最上層の金属配線８ｃが形成されることにより、図１（ｂ）に示す構造を有する半導体記憶装置が完成する。
【００５３】
これにより、ダイオード４０のＮ層４２とビット線８ｃとが接続される。ここで、ダイオード４０上に、Ｐ層４１とＮ層４２とに跨って金属シリサイド層５１が形成されている場合には、上記ドレイン領域４が直接ビット線８ｃと接続されたことになる。一方、上記金属シリサイド層５１が形成されていない場合には、ダイオード４０には、逆方向電圧が印加されるため、メモリセルとビット線８ｃとは切断された状態を形成することになる。したがって、金属シリサイド層５１を形成しない場合は、当該メモリセルが選択された際に、ビット線８ｃが接地されることがない。
【００５４】
以上説明したように、本発明によれば、メモリセルの出力側とビット線との間に逆方向に配置されたダイオード上に、導体膜を形成するか否かにより、メモリセルにデータを記憶させることができる。このため、各メモリセルは、同一の配線構造によりビット線に接続されているため、構造が微細化され層間絶縁膜が薄層化された場合であっても、寄生容量が不要に増大することがない。加えて、メモリセルに記憶させるデータに依存して寄生容量が変動することもないため、安定した高速動作が可能である。
【００５５】
また、前記ダイオードは一般的なＣＭＯＳプロセスのゲート電極形成工程で形成可能であり、前記導体膜は、一般的なＣＭＯＳプロセスのゲート電極及びトランジスタのソース領域及びドレイン領域に金属シリサイド層を形成する工程で形成可能である。したがって、一般的なＣＭＯＳプロセスの製造工程に、新たな工程を付加することなく形成することができる。
【００５６】
さらに、書き込むデータの内容に応じたフォトマスクの変更は、導体膜を形成するための１つのマスク変更だけで良いため、製造コストが増大することもない。
【００５７】
なお、本発明は、以上で説明した実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記では、メモリセルをＮチャネルトランジスタにより構成したが、Ｐチャネルトランジスタにより構成することも可能である。この場合、ダイオードは、ビット線に印加される電位により相対的に逆方向バイアスが印加される方向に形成される。また、構造を微細化した際の層間絶縁膜の薄層化による寄生容量の増大を抑制するという観点では、上記ダイオードは、ＰＮ接合ダイオードに限るものではなく、ショットキーバリアダイオードであってもよく、金属シリサイド膜に代えて、いかなる導体膜を使用してもよい。
【００５８】
また、本発明の技術的思想を逸脱しない範囲において、上記各工程に採用したプロセスは、他の等価なプロセスに置換することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施の形態に係る半導体記憶装置の要部回路図及び概略断面図
【図２】本発明の一実施の形態に係る半導体記憶装置の製造工程を示す工程断面図
【図３】本発明の一実施の形態に係る半導体記憶装置の製造工程を示す工程断面図
【図４】従来のマスクＲＯＭを示す回路図
【図５】従来のマスクＲＯＭの読み出し動作を示す回路図
【図６】従来のマスクＲＯＭの読み出し動作を示す回路図
【図７】従来のマスクＲＯＭを示す要部回路図及び概略断面図
【図８】従来のマスクＲＯＭを示す概略断面図
【図９】従来のマスクＲＯＭを示す概略断面図
【符号の説明】
【００６０】
１  素子分離領域（ＳＴＩ）
２  サイドウォール
３  ゲート電極
４  ドレイン領域
５  ソース領域
６  層間絶縁膜
７  コンタクトプラグ
８  金属配線
９  寄生容量
４０  ダイオード
４１  Ｐ層（Ｐ型多結晶シリコン）
４２  Ｎ層（Ｎ型多結晶シリコン）
５１  金属シリサイド層
ＢＬ０〜ＢＬｎ  ビット線
ＷＬ０〜ＷＬｎ  ワード線
ＳＡ０〜ＳＡｎ  センスアンプ回路
【図１】
2007059554.tif 000003
【図２】
2007059554.tif 000004
【図３】
2007059554.tif 000005
【図４】
2007059554.tif 000006
【図５】
2007059554.tif 000007
【図６】
2007059554.tif 000008
【図７】
2007059554.tif 000009
【図８】
2007059554.tif 000010
【図９】
2007059554.tif 000011