(57)【要約】【課題】  高周波領域においても良好な耐圧特性及び利得特性を有する半導体装置及びその製造方法を得る。【解決手段】  ゲート電極とドレイン電極との間にフィールドプレート電極を設けるとともに、このフィールドプレート電極と動作層との間にある表面保護膜の膜厚を所定の値とすることによって動作層の厚さを調節する。また、その製造方法においては、フィールドプレート電極を形成する直前の工程において、その形成部位の表面保護膜の膜厚をエッチングにより所定の値に加工する。【選択図】  図１
2007251035.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたリセスを有する動作層と、このリセスの底面の動作層上に形成されたゲート電極と、このゲート電極を挟むように前記リセスに隣接する前記動作層の領域に設けられたソース領域及びドレイン領域ならびにこれら領域に接して前記動作層上にそれぞれ形成されたソース電極及びドレイン電極と、前記ゲート電極、ソース電極、及びドレイン電極を除く前記動作層の表面を覆う表面保護膜と、この表面保護膜上に、前記ゲート電極から前記ドレイン電極方向に所定の距離をおいて形成されたフィールドプレート電極とを具備する半導体装置において、
前記フィールドプレート電極下側の前記表面保護膜の膜厚により前記フィールドプレート電極と前記動作層との距離を調整することを特徴とする半導体装置。
【請求項２】
前記半導体基板はガリウム砒素（ＧａＡｓ）とし、前記表面保護膜は窒化シリコン（ＳｉＮ）膜としたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成された動作層のソース領域とドレイン領域との間にリセス領域を形成する工程と、
前記リセス領域を含む半導体基板の上面全体に表面保護膜を形成する工程と、
この表面保護膜上にフォトレジストによりゲート電極形成用の開口を有するパターンを形成する工程と、
このゲート電極形成用の開口を通して反応性ドライエッチングを行ない前記動作層を露出させるように前記表面保護膜に開口を形成する工程と、
前記表面保護膜上にフォトレジストにより前記開口から前記ドレイン領域の方向に所定の距離をおいてフィールドプレート電極形成用の開口を有するパターンを形成する工程と、
このフィールドプレート電極形成用の開口を通して反応性ドライエッチングまたはウェットエッチングを行ない所定の膜厚を残して前記表面保護膜に溝を形成する工程と、
前記表面保護膜に形成した開口及び溝を含む前記表面保護膜上に金属層を形成する工程と、
この金属層に対し前記ゲート電極及びフィールドプレート電極が形成部位をフォトレジストで覆う工程と、
前記ゲート電極及びフィールドプレート電極の形成部位を除く前記金属層を除去し前記ゲート電極及びフィールドプレート電極を形成する工程と、
これらゲート電極及びフィールドプレート電極の上に残されたフォトレジストを除去する工程と、
前記ソース領域及びドレイン領域にオーミック接触を得るために適宜形成されたオーミック接触を得るためのコンタクト層を介してそれぞれソース電極及びドレイン電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記ウェットエッチングは、バッファード弗酸によるウェットエッチングであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板はガリウム砒素（ＧａＡｓ）であり、前記表面保護膜は窒化シリコン（ＳｉＮ）膜であることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ガリウム砒素を用いたＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ等、高周波・高出力用の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ガリウム砒素（以下、ＧａＡｓと表す）を用いたＭＥＳ型電界効果トランジスタ（以下、ＭＥＳＦＥＴと表す）等、高周波数帯域で高出力な半導体装置においては、ドレイン電極とソース電極との間にリセスと呼ばれる溝を設け、このリセス内にゲート電極を形成した構造を採用することが多い。そして、さらにゲート電極とドレイン電極との間に、ゲート電極とは分離させたフィールドプレート電極を設けることによって、耐圧を向上させて高出力化を図っている。
【０００３】
図６は、フィールドプレート電極を有する従来の半導体装置の一例をモデル化して示す断面図である。この図６に示した半導体装置は、例えばＧａＡｓを用いたＭＥＳＦＥＴである。
【０００４】
図６に示すように、この半導体装置６０においては、ベースとなるＧａＡｓ基板６１上にＧａＡｓ動作層６２が形成されている。このＧａＡｓ動作層６２には、中央に広いリセス６２ａが形成されている。このリセス６２ａの周縁には、オーミック接触を得るためのコンタクト層６２ｂ、及び６２ｃを介して、それぞれソース電極６３、及びドレイン電極６４が形成されるとともに、リセス６２ａの中央部にはゲート電極６５が形成されている。
【０００５】
さらに、ソース電極６３とドレイン電極６４との間のＧａＡｓ動作層６２の露出した表面を覆うように、例えば窒化シリコン（以下、ＳｉＮと表す）等による表面保護膜６６が形成されている。そして、ドレイン電極６４とゲート電極６５との間の表面保護膜６６上には、ゲート電極から所定の距離を隔てて、フィールドプレート電極６７が形成されている。
【０００６】
次に、上記した半導体装置６０の製造方法の一例を説明する。まず、ＧａＡｓ基板６１上に形成されたＧａＡｓ動作層６２に、フォトリソグラフィ等によりリセス形成用の開口を有するレジストパターンを形成し、ウェットエッチング等を行なってリセス６２ａを形成する。次に、このＧａＡｓ動作層６２の全表面に、プラズマＣＶＤ法等により表面保護膜６６としてのＳｉＮ膜を形成する。次に、この表面保護膜６６上にゲート電極形成用の開口を有するレジストパターンを形成し、反応性ドライエッチング等により表面保護膜６６にゲート電極用のエッチング開口を形成後、このエッチング開口にスパッタリング等により金属層を堆積してゲート電極６５を形成する。
【０００７】
さらに、ゲート電極６５からドレイン領域の方向に所定の距離隔てた表面保護膜６６上にフィールドプレート電極形成用の開口を有するレジストパターンを形成し、この開口から金属層を堆積してフィールドプレート電極６７を形成する。そして、リセス６２ａの周縁のソース領域及びドレイン領域に、それぞれ、オーミック接触を得るためのコンタクト層６２ｂ及び６２ｃを形成後、これらコンタクト層上にソース電極６３、及びドレイン電極６４を形成する。
【０００８】
上述したような、フィールドプレート構造を有するＦＥＴの事例が開示されている（例えば、特許文献１参照。）。この特許文献１に開示された事例は、ゲート電極とフィールドプレート電極とが距離をおいて形成された単位ＦＥＴを、並列に接続して高出力化している。また、ゲート電極とフィールとプレート電極とを分離した構造とせず、これらを一体化した事例も開示されている（例えば、特許文献２参照。）。この特許文献２に開示された事例では、ゲート電極からドレイン電極側に向かって庇状にフィールドプレート部を形成し、このフィールドプレート部と動作層との間に高誘電体材料を配置している。
【特許文献１】特開２０００−３１５８０４号公報（第４ページ、図１）
【特許文献２】特開２００１−２３０２６３号公報（第１０ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ＭＥＳＦＥＴ等の半導体装置の高周波特性を向上させるためには、まず、ゲート電極とドレイン領域との間の容量を低減して帰還容量を減らすことが有効である。一般に、ゲート電極の電位とドレイン電極の電位とは逆位相で振動するため、ゲート電極とドレイン領域との間の容量は、ゲート電極とソース領域との間の容量に比べて実効的に大きく見える。このため、ゲート電極とドレイン領域との間の容量は、特に高周波特性に大きく影響する。
【００１０】
また、ゲート電極とドレイン電極との間の逆方向耐圧を向上させることも重要である。この逆方向耐圧が低いとドレイン領域からゲート電極へ電流がリークしてしまい、特に高周波領域の増幅動作では、入出力の直線性が得られなくなるなど、増幅特性が劣化する。
【００１１】
これらに対処すべく、図６に例示した従来の半導体装置６０においては、フィールドプレート電極６７を設け、ＧａＡｓ動作層６２中の空乏層の形成を制御している。すなわち、ＧａＡｓ動作層６２中の空乏層を延ばすことによって、ゲート電極６５とドレイン電極６４との間の容量を低減するとともに、これら電極間の逆方向耐圧を向上させている。また、この空乏層は、動作層の厚さやＧａＡｓ動作層６２を流れる電流にも影響を与える。従って、良好な高周波特性を得るには、フィールドプレート電極６７によってＧａＡｓ動作層６２に形成される空乏層を、所望する厚さに調節できることが望ましい。
【００１２】
しかしながら、従来の半導体装置６０においては、フィールドプレート電極６７は、その下側の表面保護膜６６の膜厚を調節されないまま、表面保護膜６６上に形成されていた。このため、ＧａＡｓ動作層６２に形成される空乏層の厚さは所望する厚さとならず、形成済みの表面保護膜６６に対応したものとなってしまい、ＧａＡｓ動作層６２を流れる電流やその厚さを含め、高周波領域において必ずしも良好な諸特性を有するものとはならなかった。
【００１３】
本発明は、上述の事情を考慮してなされたものであり、高周波領域においても良好な耐圧特性及び利得特性を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の半導体装置は、半導体基板上に形成されたリセスを有する動作層と、このリセスの底面の動作層上に形成されたゲート電極と、このゲート電極を挟むように前記リセスに隣接する前記動作層の領域に設けられたソース領域及びドレイン領域ならびにこれら領域に接して前記動作層上にそれぞれ形成されたソース電極及びドレイン電極と、前記ゲート電極、ソース電極、及びドレイン電極を除く前記動作層の表面を覆う表面保護膜と、この表面保護膜上に、前記ゲート電極から前記ドレイン電極方向に所定の距離をおいて形成されたフィールドプレート電極とを具備する半導体装置において、前記フィールドプレート電極下側の前記表面保護膜の膜厚により前記フィールドプレート電極と前記動作層との距離を調整することを特徴とする。
【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上に形成された動作層のソース領域とドレイン領域との間にリセス領域を形成する工程と、前記リセス領域を含む半導体基板の上面全体に表面保護膜を形成する工程と、この表面保護膜上にフォトレジストによりゲート電極形成用の開口を有するパターンを形成する工程と、このゲート電極形成用の開口を通して反応性ドライエッチングを行ない前記動作層を露出させるように前記表面保護膜に開口を形成する工程と、前記表面保護膜上にフォトレジストにより前記開口から前記ドレイン領域の方向に所定の距離をおいてフィールドプレート電極形成用の開口を有するパターンを形成する工程と、このフィールドプレート電極形成用の開口を通して反応性ドライエッチングまたはウェットエッチングを行ない所定の膜厚を残して前記表面保護膜に溝を形成する工程と、前記表面保護膜に形成した開口及び溝を含む前記表面保護膜上に金属層を形成する工程と、この金属層に対し前記ゲート電極及びフィールドプレート電極が形成部位をフォトレジストで覆う工程と、前記ゲート電極及びフィールドプレート電極の形成部位を除く前記金属層を除去し前記ゲート電極及びフィールドプレート電極を形成する工程と、これらゲート電極及びフィールドプレート電極の上に残されたフォトレジストを除去する工程と、前記ソース領域及びドレイン領域にオーミック接触を得るために適宜形成されたオーミック接触を得るためのコンタクト層を介してそれぞれソース電極及びドレイン電極を形成する工程とを有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、高周波領域においても良好な耐圧特性及び利得特性を有する半導体装置及びその製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に係る半導体装置及びその製造方法を実施するための最良の形態について、図１乃至図５を参照して説明する。
【実施例１】
【００１８】
図１は、本発明に係る半導体装置の一実施例を示す断面図である。この図１に示した事例では、半導体装置としてＧａＡｓを半導体基板に用いたＭＥＳＦＥＴを取りあげている。
【００１９】
図１に示すように、この半導体装置１０において、ＧａＡｓの半導体基板１１上には動作層１２が形成されている。この動作層１２には、中央に広いリセス１２ａが形成されている。このリセス１２ａの中央部にはゲート電極１５が形成されている。また、このリセス１２ａに隣接対向する領域をソース領域及びドレイン領域とし、これらの領域には、それぞれオーミック接触を得るためのコンタクト層１２ｂ、及び１２ｃを介して、ソース電極１３，及びドレイン電極１４が形成されている。
【００２０】
さらに、ソース電極１３とドレイン電極１４との間の動作層１２の露出した表面を覆うように、表面保護膜１６が形成されている。本実施例においては、この表面保護膜１６をＳｉＮ膜としている。そして、この表面保護膜１６上でゲート電極１５からドレイン電極１４の方向に所定の距離を隔てた部位に、この部位の表面保護膜１２の膜厚を所定の値とした上で、フィールドプレート電極１７が形成されている。
【００２１】
このように構成された半導体装置１０においては、フィールドプレート電極１７を設けるとともに、その下側の表面保護膜１６の膜厚を所期の値とすることによって動作層１２の厚さを調節しているので、高周波領域においても良好な耐圧特性及び利得特性を有する半導体装置を得ることができる。
【００２２】
次に、前述の図１ならびに図２乃至図５の断面図を参照して、上述した本発明に係る半導体装置の製造手順を説明する。図２乃至図５は、本発明に係る半導体装置の製造方法の一実施例を工程順に示す断面図である。図２はその第１段階を、図３はその第２段階を、図４はその第３段階を、図５はその第４段階をそれぞれ示している。
【００２３】
まず図２（ａ）に示すように、ＧａＡｓの半導体基板１１の上に形成された動作層１２のソース領域とドレイン領域との間にリセス１２ａを形成する。このリセス１２ａは、例えば、動作層１２の上にフォトレジストによりリセスに対応したレジストパターンを形成後、ウェットエッチングを行なうことにより形成する。
【００２４】
次に、図２（ｂ）に示すように、動作層１２の表面全体にプラズマＣＶＤ法等により表面保護膜１６を形成する。本実施例においては、この表面保護膜１６は、ＳｉＮ膜としている。次に、図２（ｃ）に示すように、表面保護膜１６上に、フォトレジスト膜２１を形成し、このフォトレジスト膜２１にゲート電極形成用のパターンとしての開口２１ａを形成する。
【００２５】
次に、図３（ｄ）に示すように、このフォトレジスト膜の開口２１ａを通して反応性ドライエッチングを行なって表面保護膜１６を選択的に除去する。そして、動作層１２を露出させるように、表面保護膜１６に開口１６ａを形成する。形成後は、フォトレジスト膜２１を除去する。
【００２６】
次に、図３（ｅ）に示すように、表面に新たなフォトレジスト膜２２を形成するとともに、このフォトレジスト膜２２にフィールドプレート電極形成用のパターンとしての開口２２ａを形成する。この開口２２ａは、ゲート電極を形成するための表面保護膜の開口１６ａからドレイン領域側に所定の距離を部位に形成する。
【００２７】
次に、図３（ｆ）に示すように、表面保護膜１６を所定の膜厚を残すように、この開口２２ａを通してウェットエッチングを行ない、表面保護膜１６に溝１６ｂを形成する。本実施例においては、このときのウェットエッチングをバッファード弗酸によるウェットエッチングとし、表面保護膜１６に対するエッチングレートを低くしてエッチング時に残すべき表面保護膜１６の膜厚を微細に調節している。溝１６ｂを形成後は、フォトレジスト膜２２を除去する。
【００２８】
次に、図４（ｇ）に示すように、表面保護膜に形成した開口１６ａ及び溝１６ｂを含む表面保護膜１６の全面に、スパッタリング等により金属層２３を堆積する。次に、図４（ｈ）に示すように、金属層２３の表面にゲート電極及びフィールドプレート電極の形成位置のみを残したフォトレジストパターン２４を形成する。
【００２９】
次に、図４（ｉ）に示すように、反応性ドライエッチング等により、フォトレジストパターン２４で覆われていない部位の金属層２３を除去してゲート電極及びフィールドプレート電極の原型を形成する。次に、図５（ｊ）に示すように、フォトレジストパターン２４を除去してゲート電極１５及びフィールドプレート電極１７を得る。
【００３０】
そして、図５（ｋ）に示すように、リセス１２ａに隣接するソース領域及びドレイン領域に、それぞれ、オーミック接触を得るためのコンタクト層１２ｂ及び１２ｃを形成後、これらコンタクト層上にソース電極１３、及びドレイン電極１４を形成し、半導体装置１０を得る。
【００３１】
以上説明したように、本実施例においては、フィールドプレート電極１７を設けて耐圧特性を向上させるとともに、このフィールドプレート電極１７と動作層１２との間の表面保護膜１６を所定の膜厚にエッチングし、動作層１２に形成される空乏層の厚さを調節している。これにより、高周波領域においても良好な耐圧特性及び利得特性を有する半導体装置及びその製造方法を得ることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体装置の一実施例を示す断面図。
【図２】本発明に係る半導体装置の製造方法の一実施例の第１段階を工程順に示す断面図。
【図３】本発明に係る半導体装置の製造方法の一実施例の第２段階を工程順に示す断面図。
【図４】本発明に係る半導体装置の製造方法の一実施例の第３段階を工程順に示す断面図。
【図５】本発明に係る半導体装置の製造方法の一実施例の第４段階を工程順に示す断面図。
【図６】フィールドプレート電極を有する従来の半導体装置の一例をモデル化して示す断面図。
【符号の説明】
【００３３】
１０  半導体装置
１１  半導体基板
１２  動作層
１３  ソース電極
１４  ドレイン電極
１５  ゲート電極
１６  表面保護膜
１７  フィールドプレート電極
２１、２２  フォトレジスト膜
２３  金属層
２４  フォトレジストパターン
【図１】
2007251035.tif 000003
【図２】
2007251035.tif 000004
【図３】
2007251035.tif 000005
【図４】
2007251035.tif 000006
【図５】
2007251035.tif 000007
【図６】
2007251035.tif 000008