(57)【要約】【課題】  払出コマンドの信頼性を向上しつつ、主制御基板の負担を軽減する技術を提供する。【解決手段】  主制御基板７０は、払出制御基板２０に２バイトの払出コマンドを１バイト単位に分割してシリアルで送信する。払出制御基板７０の払出ＣＰＵ７１０は、定時割り込み処理において、払出コマンドを正常に受信したか否か判断し、正常に受信したと判断した場合は、主制御基板２０に対して、アック信号をパラレルで送信する。【選択図】  図３
2007215645.tif 000002
【特許請求の範囲】
【請求項１】
遊技機であって、  遊技の進行を制御する主制御基板と、
前記主制御基板から送信される遊技球または遊技メダルの払い出しに関するコマンドである払出コマンドに基づいて、遊技球または遊技メダルの払い出しを制御する払出制御基板と、
を備え、  前記主制御基板は、    前記払出制御基板に、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを送信する主制御基板シリアル送信部と、    該主制御基板における汎用パラレルポートのうちの一部のポートである主制御基板パラレル受信ポートと、  を備え、  前記払出制御基板は、    前記主制御基板から、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを受信する払出制御基板シリアル受信部と、    該払出制御基板における汎用パラレルポートのうちの一部のポートである払出制御基板パラレル送信ポートと、    定時間割り込み処理を繰り返し実行して、前記払い出しに関する処理を行う払出制御基板中央演算処理装置と、  を備え、  前記払出コマンドは、前記主制御基板シリアル送信部から前記払出制御基板シリアル受信部へシリアルで送信され、  前記払出制御基板中央演算処理装置は、前記払出コマンドを正常に受信したと判断した場合は、払出コマンド確認信号を、前記払出制御基板パラレル送信ポートを介して出力し、  前記払出コマンド確認信号は、前記払出制御基板パラレル送信ポートから前記主制御基板パラレル受信ポートへパラレルで送信されることを特徴とする、  遊技機。
【請求項２】
請求項１記載の遊技機であって、  前記主制御基板は、    前記払出制御基板から、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを受信する主制御基板シリアル受信部と、    前記主制御基板における汎用パラレルポートのうちの一部のポートである主制御基板パラレル送信ポートと、    定時間割り込み処理を繰り返し実行して、前記遊技の進行の制御に関する処理を行う主制御基板中央演算処理装置と、  を備え、  前記払出制御基板は、    前記主制御基板に、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを送信する払出制御基板シリアル送信部と、    前記払出制御基板における汎用パラレルポートのうちの一部のポートである払出制御基板パラレル受信ポートと、  を備え、  前記払出制御基板中央演算処理装置は、前記遊技機の所定の動作状態を検知し、該動作状態を示すコマンドである動作状態コマンドを、前記払出制御基板シリアル送信部を介して出力し、  前記動作状態コマンドは、前記払出制御基板シリアル送信部から前記主制御基板シリアル受信部へシリアルで送信され、  前記主制御基板中央演算処理装置は、前記動作状態コマンドを正常に受信したと判断した場合は、動作状態コマンド確認信号を、前記主制御基板パラレル送信ポートを介して出力し、  前記動作状態コマンド確認信号は、前記主制御基板パラレル送信ポートから前記払出制御基板パラレル受信ポートへパラレルで送信されることを特徴とする、  遊技機。
【請求項３】
請求項１記載の遊技機であって、  前記払出制御基板シリアル受信部と、前記払出制御基板における汎用パラレルポートは、１チップに集積されていることを特徴とする、  遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技機における、遊技の進行を制御する主制御基板と、遊技球または遊技メダルの払出を制御する払出制御基板との間の通信に関する。
【背景技術】
【０００２】
遊技機において、遊技の進行を制御する主制御基板から、遊技球または遊技メダルの払出を制御する払出制御基板には、遊技球等の払い出しに関する払出コマンドが送信されている。遊技機に不正な行為をして遊戯球等の払い出しを行わせようとする者は、該払出コマンドが送信される信号線に不正な加工を施して払出コマンドを変更することにより、不正に遊戯球等を払い出させようとすることがある。従来、主制御基板から払出制御基板にはパラレルで払出コマンドが送信されていた。パラレルでは、例えば８ビットの払出コマンドが同時に送信されるため、所定のタイミングで１ビット分ずつデータを送信するシリアルの通信と比較すると、不正者に払出コマンドを変更される可能性が高かった。よって、主制御基板から払出制御基板への通信の信頼性を向上させ、不正に遊戯球等が払い出されることを抑制するために、主制御基板から払出制御基板への通信はシリアルで行うことが提案されている。  
【０００３】
ところで、遊技機においては、遊技球等とその通路との間の摩擦や、遊技球同士の摩擦や、遊技機と帯電した人体との接触などによって静電気が発生することが多い。払出コマンドが、このような静電気の発生に起因する電気的ノイズの影響で誤信されることを懸念して、払出コマンドをシリアルで送信する場合、払出コマンドの送信速度を低速化する。これにより、主制御基板から払出制御基板へ送信される払出コマンドの信頼性を向上させる。払出コマンドの送信速度は、例えば、１２００ｂｐｓ（Ｂｉｔ  Ｐｅｒ  Ｓｅｃｏｎｄ）とされる。送信速度が１２００ｂｐｓであるとすると、２バイトのコマンドを送信するためにかかる時間は約１６．７ｍｓとなる。  
【０００４】
更に、主制御基板から払出制御基板への通信の信頼性を向上させるために、払出コマンドを受信した払出制御基板が、払出コマンドを受信したことを主制御基板に通知する技術も提案されている（例えば、特許文献１）。主制御基板は、払出コマンドを送信した後、払出制御基板から、払出コマンドを受信したことを示す確認信号（アック信号、ＡＣＫ信号）を受信することにより、払出制御基板が払出コマンドを受信したことを確認することができる。  
【０００５】
【特許文献１】特開２００３−１９０６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、主制御基板から払出制御基板へ送信される払出コマンドの信頼性を向上するため、シリアルで払出コマンドを送信したり、払出コマンドの送信速度を低速化したり、アック信号を送受信したりしている。しかしながら、そのために、上記したように、払出コマンドの送受信に関する処理速度は、低速である。特に主制御基板は、払出制御基板からアック信号を受信しなければ、払出制御基板との間の通信の信頼性が疑わしいため、払出制御基板に次の払出コマンドを送信しない構成となっている。よって、アック信号を受信しない間、払出制御基板に送信すべき払出コマンドが主制御基板において記憶されている状態となり、主制御基板の負担となっていた。主制御基板においては、他にも、遊技の進行を制御するにあたり、不定期に起きる状態変化に対応した処理を数々実行する必要がある。例えば、主制御基板は、始動入賞口に遊技球が入球すると、乱数を取得して抽選を行ったり、始動入賞口に遊技球が入球した時に変動中であれば、取得した乱数を記憶したりするなど、数々の処理を実行する必要がある。これに対し、払出制御基板は、主に、払出コマンドに応じて遊技球等を払い出す処理を行うだけのものである。よって、主制御基板の負担を減らすために、払出コマンドは、払出制御基板に早期に送信することが望ましい。  
【０００７】
本発明は、上記した問題点を解決するためになされたものであり、払出コマンドの信頼性を向上しつつ、主制御基板の負担を軽減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した課題を解決するため、本発明の遊技機は、  遊技の進行を制御する主制御基板と、
前記主制御基板から送信される遊技球または遊技メダルの払い出しに関するコマンドである払出コマンドに基づいて、遊技球または遊技メダルの払い出しを制御する払出制御基板と、
を備え、  前記主制御基板は、    前記払出制御基板に、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを送信する主制御基板シリアル送信部と、    該主制御基板における汎用パラレルポートのうちの一部のポートである主制御基板パラレル受信ポートと、  を備え、  前記払出制御基板は、    前記主制御基板から、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを受信する払出制御基板シリアル受信部と、    該払出制御基板における汎用パラレルポートのうちの一部のポートである払出制御基板パラレル送信ポートと、    定時間割り込み処理を繰り返し実行して、前記払い出しに関する処理を行う払出制御基板中央演算処理装置と、  を備え、  前記払出コマンドは、前記主制御基板シリアル送信部から前記払出制御基板シリアル受信部へシリアルで送信され、  前記払出制御基板中央演算処理装置は、前記払出コマンドを正常に受信したと判断した場合は、払出コマンド確認信号を、前記払出制御基板パラレル送信ポートを介して出力し、  前記払出コマンド確認信号は、前記払出制御基板パラレル送信ポートから前記主制御基板パラレル受信ポートへパラレルで送信されることを特徴とする。  
【０００９】
本発明によれば、払出コマンド確認信号（アック信号）はパラレルで送信されるので、シリアルで送信する場合と比較すると、アック信号を早く主制御基板に伝達することができる。主制御基板は、アック信号を早く受信することができれば、次の払出コマンドを払出制御基板に送信することができるので、主制御基板の負担を軽減することができる。つまり、本発明によれば、払出コマンドの信頼性を向上しつつ、主制御基板の負担を軽減することが可能である。  
【００１０】
前記主制御基板は、    前記払出制御基板から、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを受信する主制御基板シリアル受信部と、    前記主制御基板における汎用パラレルポートのうちの一部のポートである主制御基板パラレル送信ポートと、    定時間割り込み処理を繰り返し実行して、前記遊技の進行の制御に関する処理を行う主制御基板中央演算処理装置と、  を備え、  前記払出制御基板は、    前記主制御基板に、電気的ノイズの影響を受けない低速の通信速度で、シリアルでコマンドを送信する払出制御基板シリアル送信部と、    前記払出制御基板における汎用パラレルポートのうちの一部のポートである払出制御基板パラレル受信ポートと、  を備え、  前記払出制御基板中央演算処理装置は、遊技機の所定の動作状態を検知し、該動作状態を示すコマンドである動作状態コマンドを、前記払出制御基板シリアル送信部を介して出力し、  前記動作状態コマンドは、前記払出制御基板シリアル送信部から前記主制御基板シリアル受信部へシリアルで送信され、  前記主制御基板中央演算処理装置は、前記動作状態コマンドを正常に受信したと判断した場合は、動作状態コマンド確認信号を、前記主制御基板パラレル送信ポートを介して出力し、  前記動作状態コマンド確認信号は、前記主制御基板パラレル送信ポートから前記払出制御基板パラレル受信ポートへパラレルで送信されることを特徴とするものとしても良い。  
【００１１】
これによれば、電気的ノイズの影響を受けない低速の通信速度で動作状態コマンドを払出制御基板から主制御基板に送信するので、動作状態コマンドの信頼性も向上することができる。また、動作状態コマンド確認信号（アック信号）はパラレルで送信される。シリアルとパラレルの２系統で送受信を行う構成であるので、送受信の信頼性を向上させることができる。  
【００１２】
前記払出制御基板シリアル受信部と、前記払出制御基板における汎用パラレルポートは、１チップに集積されていることを特徴とするものとしても良い。  
【００１３】
これによれば、これらの部品を１チップに集積しているので、払出制御基板上のスペースを節約することができる。  
【００１４】
なお、本発明の遊技機は、パチンコ機やスロットマシンであっても良く、本発明は遊技機を制御する制御方法や、遊技機を制御するプログラムなどの種々の態様に適用することができる。
【発明を実施するための最良の形態】
【００１５】
以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について説明する。なお、本明細書において、信号名の先頭に「＃」が付されているものは、負論理であることを意味している。「ハイレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「ローレベル」は「０」レベルを意味している。  
【００１６】
Ａ．パチンコ機１０の構成：  本発明の実施例の１つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。図１に示すように、パチンコ機１０は、パチンコ店のいわゆる島に固定される外枠１１、外枠１１に嵌め込まれる内枠１２、内枠１２の中央上寄りに配置され遊技球による遊技が行われる遊技板１３、遊技板１３の前面に配置され中央部にガラス板を有するガラス枠１４、遊技板１３に遊技球を発射するための遊技者による操作を受け付けるハンドル１５、パチンコ機１０の裏面に配置され払出用の遊技球を貯留する球タンク１７，遊技者に対して払い出された遊技球を貯留する下皿１９，プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット９０などを備える。  
【００１７】
遊技板１３の中央部には、液晶ディスプレイ（Liquid Crystal Display、以下、ＬＣＤという）３５が設けられ、このＬＣＤ３５の下方には、遊技球の入賞を受け付ける入賞口６１が設けられている。この入賞口６１は、入賞した遊技球を検知する遊技球センサ６５、所定の場合に遊技球の導入経路を拡縮する遊技板駆動部６６を備える。パチンコ機１０は、発光ダイオード（Light Emitting Diode、ＬＥＤ）を有する電飾５５，５６，５７，５８，５９を備える。電飾５５，５６は遊技板１３の左右の端にそれぞれ設けられ、電飾５７はＬＣＤ３５の上部に設けられ、電飾５８，５９は、ガラス枠１４の上部の左右にそれぞれ設けられている。内枠１２の正面中央には、音声を出力するスピーカ４５が内蔵されている。  
【００１８】
図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技の進行を制御する主制御基板２０と、主制御基板２０からのコマンドに基づいて遊技球の払出を制御する払出制御基板７０と、遊技進行に応じてＬＣＤ３５やスピーカ４５，電飾５５〜５９を用いた演出を制御するサブ制御基板４０と、ＬＣＤ３５における動画像表示を制御する図柄制御基板３０とを備える。払出制御基板７０は、遊技球の払い出しを実行する払出駆動部７５と、遊技球の払い出しに関する状態をＬＥＤによって外部に表示する状態表示部７２とに接続されている。これら各基板および払出駆動部７５，状態表示部７２は、図１に示した内枠１２の裏面（図示しない）に設けられている。  
【００１９】
主制御基板２０，払出制御基板７０，サブ制御基板４０，図柄制御基板３０の各基板は、種々の演算処理を行うセントラルプロセッシングユニット（Central Processing Unit、中央演算処理装置、以下、ＣＰＵという），ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、ＲＯＭという），ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、ＲＡＭという）などの各基板に応じた電子部品が実装された回路基板である。  
【００２０】
主制御基板２０と払出制御基板７０との間では、種々のコマンドがシリアルで送信される。主制御基板２０と払出制御基板７０との間のコマンドは、２バイト単位で構成され、１バイト単位に分割してシリアルで送信される。コマンドを正常に受信した基板は、コマンドを送信した基板に対して、正常にコマンドを受け取ったことを伝える確認信号であるＡＣＫ（アック、Acknowledge）信号を送信する。主制御基板２０と払出制御基板７０との間のコマンドの送受信について詳しくは後述する。  
【００２１】
主制御基板２０からサブ制御基板４０に対してや、サブ制御基板４０から図柄制御基板３０に対しては、それぞれ種々のコマンドがパラレルで送信される。主制御基板２０からサブ制御基板４０に対する主なコマンドとしては、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示するコマンドがある。サブ制御基板４０から図柄制御基板３０に対する主なコマンドとしては、主制御基板２０からのコマンドに基づくＬＣＤ３５における動画像の表示態様を指示するコマンドがある。  
【００２２】
図３は、主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。主制御基板２０は、主制御基板２０における種々の演算処理を行うＣＰＵとして、外部とのシリアル通信機能およびパラレル通信機能を有する主ＣＰＵ２００を備える。主ＣＰＵ２００には、演算処理を行う演算処理部２１０と、外部とのシリアル通信を行うシリアルＩＦ部２２０と、外部とのパラレル通信を行うパラレルＩＦ部２３０とが回路構成されている。パラレルＩＦ部２３０は、本発明における汎用パラレルポートに相当する。  
【００２３】
シリアルＩＦ部２２０は、演算処理部２１０からパラレルデータＴＤａを受け取り記憶する送信バッファレジスタ２４０と、送信バッファレジスタ２４０に記憶されたデータを受け取りシリアルデータＤａｂに変換して払出制御基板７０にシリアルで送信する送信シフトレジスタ２５０と、払出制御基板７０からシリアルデータＤｂａを受け取り記憶する受信シフトレジスタ２６０と、受信シフトレジスタ２６０に記憶されたデータを受け取り演算処理部２１０によってパラレルデータＲＤａとして読み出し可能に記憶する受信バッファレジスタ２７０と、シリアルＩＦ部２２０における各部の動作状態を管理するシリアル管理部２８０とを備え、これらシリアルＩＦ部２２０の構成回路は１チップに集積されている。送信バッファレジスタ２４０，送信シフトレジスタ２５０，受信シフトレジスタ２６０，受信バッファレジスタ２７０は、それぞれ１バイトの記憶容量を有するレジスタである。送信バッファレジスタ２４０と、送信シフトレジスタ２５０と、シリアル管理部２８０は、本発明の主制御基板シリアル送信部に相当する。受信シフトレジスタ２６０，受信バッファレジスタ２７０と、シリアル管理部２８０は、本発明の主制御基板シリアル受信部に相当する。  
【００２４】
シリアル管理部２８０は、送信シフトレジスタ２５０および送信バッファレジスタ２４０に関して、送信シフトレジスタ２５０がシリアルの送信中でない場合に、送信バッファレジスタ２４０から送信シフトレジスタ２５０へのデータの受け渡しを許可しデータが受け渡された後、送信バッファレジスタ２４０からデータを消去するように回路構成されている。  
【００２５】
シリアル管理部２８０は、受信シフトレジスタ２６０および受信バッファレジスタ２７０に関して、受信バッファレジスタ２７０にデータが記憶されていない場合に、受信シフトレジスタ２６０から受信バッファレジスタ２７０へのデータの受け渡しを許可し、演算処理部２１０が受信バッファレジスタ２７０からパラレルデータＲＤａを読み出した後に、受信バッファレジスタ２７０からデータを消去するように回路構成されている。  
【００２６】
なお、シリアルＩＦ部２２０によるシリアルの送信レートは、主ＣＰＵ２００を動作させるためのクロック信号を分周した信号に基づいて決定される。この送信レートを決定するクロック信号の分周比は、シリアルＩＦ部２２０に内蔵されたレジスタ（図示しない）の値によって設定することができる。  
【００２７】
演算処理部２１０は、送信バッファレジスタ２４０に対して書き込み信号＃ＷＲａを立ち下げることによって、送信バッファレジスタ２４０へのパラレルデータＴＤａの書き込みを行い、受信バッファレジスタ２７０に対して読み出し信号＃ＲＥａを立ち下げることによって、受信バッファレジスタ２７０からのパラレルデータＲＤａの読み出しを行う。
【００２８】
演算処理部２１０は、シリアルＩＦ部２２０における種々の状態を示す信号を、シリアル管理部２８０から受ける。演算処理部２１０がシリアル管理部２８０から受ける信号としては、送信バッファレジスタ２４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥａと、送信シフトレジスタ２５０がシリアルで送信中である際にハイレベルとされるシリアル送信中信号ＴＣａと、受信バッファレジスタ２７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦａとがある。  
【００２９】
図３に示すように、払出制御基板７０は、払出制御基板７０における種々の演算処理を行う払出ＣＰＵ７１０と、外部とのシリアル通信およびパラレル通信を行う回路が形成されたシリパラＩＦチップ７２０とを備える。  
【００３０】
シリパラＩＦチップ７２０は、払出ＣＰＵ７１０からパラレルデータＴＤｂを受け取り記憶する送信バッファレジスタ７４０と、送信バッファレジスタ７４０に記憶されたデータを受け取りシリアルデータＤｂａに変換して主制御基板２０にシリアルで送信する送信シフトレジスタ７５０と、主制御基板２０からシリアルデータＤａｂを受け取り記憶する受信シフトレジスタ７６０と、受信シフトレジスタ７６０に記憶されたデータを受け取り払出ＣＰＵ７１０によってパラレルデータＲＤｂとして読み出し可能に記憶する受信バッファレジスタ７７０と、シリパラＩＦチップ７２０における各部の動作状態を管理するシリアル管理部７８０と、外部とのパラレル通信を行うパラレルＩＦ部７３０とを備え、これらシリパラＩＦチップの構成回路は１チップに集積されている。送信バッファレジスタ７４０，送信シフトレジスタ７５０，受信シフトレジスタ７６０，受信バッファレジスタ７７０は、それぞれ１バイトの記憶容量を有するレジスタである。送信バッファレジスタ７４０と、送信シフトレジスタ７５０と、シリアル管理部７８０は、本発明の払出制御基板シリアル送信部に相当する。受信シフトレジスタ７６０と、受信バッファレジスタ７７０と、シリアル管理部７８０は、本発明の払出制御基板シリアル受信部に相当する。パラレルＩＦ部７３０は、本発明における汎用パラレルポートに相当する。  
【００３１】
シリアル管理部７８０は、受信バッファレジスタ７７０をクリアするために払出ＣＰＵ７１０から出力されるセット信号ＣＢｂを受けてセットされるクリアレジスタ７８２を備える。シリアル管理部７８０は、クリアレジスタ７８２がセットされた場合に、受信バッファレジスタ７７０からデータを消去し、受信バッファレジスタ７７０からデータがクリアされるのに応じて、クリアレジスタ７８２をリセットするように回路構成されている。シリアル管理部７８０は、受信バッファレジスタ７７０にデータが記憶されていない場合に、受信シフトレジスタ７６０から受信バッファレジスタ７７０へのデータの受け渡しを許可するようにも回路構成されている。  
【００３２】
シリアル管理部７８０は、送信シフトレジスタ７５０および送信バッファレジスタ７４０に関して、送信シフトレジスタ７５０がシリアルで送信中でない場合に、送信バッファレジスタ７４０から送信シフトレジスタ７５０へのデータの受け渡しを許可しデータが受け渡された後に、送信バッファレジスタ７４０からデータを消去するように回路構成されている。  
【００３３】
なお、シリパラＩＦチップ７２０がシリアルで送信されたコマンドをサンプリングするタイミングは、主制御基板２０の主ＣＰＵ２００を動作させるためのクロック信号を分周回路（図示しない）によって分周したサンプリングクロックに基づいて決定される。このサンプリングクロックを決定するクロック信号からの分周比は、分周回路がシリパラＩＦチップ７２０に内蔵される場合には、シリパラＩＦチップ７２０に内蔵されたレジスタ（図示しない）の値を変更することによって設定可能に構成しても良い。  
【００３４】
払出ＣＰＵ７１０は、送信バッファレジスタ７４０に対して書き込み信号＃ＷＲｂを立ち下げることによって、送信バッファレジスタ７４０へのパラレルデータＴＤｂの書き込みを行い、受信バッファレジスタ７７０に対して読み出し信号＃ＲＥｂを立ち立ち下げることによって、受信バッファレジスタ７７０からのパラレルデータＲＤｂの読み出しを行う。  
【００３５】
払出ＣＰＵ７１０は、シリパラＩＦチップ７２０における種々の状態を示す信号を、シリアル管理部７８０から受ける。払出ＣＰＵ７１０がシリアル管理部７８０から受ける信号としては、送信バッファレジスタ７４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥｂと、送信シフトレジスタ７５０がシリアルで送信中である際にハイレベルとされるシリアル送信中信号ＴＣｂと、受信バッファレジスタ７７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦｂとがある。  
【００３６】
主制御基板２０が払出制御基板７０に送信するコマンドは、遊技球の払い出しに関する払出コマンドである。払出コマンドは、例えば、遊技球の払い出し個数を指定するコマンドであり、複数ビットのコマンドである。払出コマンドは、送信シフトレジスタ２５０から受信シフトレジスタ７６０にシリアルで送信される。払出ＣＰＵ７１０は、払出コマンドを正常に受信したと判断すると、アック信号を主制御基板２０に送信する。アック信号は、パラレルＩＦ部７３０からパラレルＩＦ部２３０にパラレルで送信される。図示は省略したが、パラレルＩＦ部７３０とパラレルＩＦ部２３０には複数のパラレルポートが備えられている。アック信号は１ビットの信号であり、パラレルＩＦ部７３０とパラレルＩＦ部２３０の間で、各々複数のパラレルポートのうち１ビット分のポートを利用して送受信される。該１ビット分のポートが、本発明における払出制御基板パラレル送信ポートと、主制御基板パラレル受信ポートに相当する。  
【００３７】
払出制御基板７０が主制御基板２０に送信するコマンドは、払出ＣＰＵ７１０が検知するパチンコ機１０の動作状態を、主制御基板２０に通知するための動作状態コマンドである。払出コマンドは複数ビットのコマンドであり、動作状態コマンドには、例えば、遊技球が賞球ユニット内に十分ないことを示す球切れ情報と、カードユニット９０がパチンコ機１０に接続されていないことを示す情報と、主制御基板２０と払出制御基板７０の間でコマンドを正常に送受信できないことを示す情報が含まれる。動作状態コマンドは、送信シフトレジスタ７５０から受信シフトレジスタ２６０にシリアルで送信される。主ＣＰＵ２００は、動作状態コマンドを正常に受信したと判断すると、アック信号を払出制御基板７０に送信する。アック信号は１ビットの信号であり、パラレルＩＦ部２３０とパラレルＩＦ部７３０の間で、各々複数のパラレルポートのうち１ビット分のポートを利用して送受信される。該１ビット分のポートが、本発明における主制御基板パラレル送信ポートと、払出制御基板パラレル受信ポートに相当する。
【００３８】
Ｂ．パチンコ機１０の動作：  Ｂ−１．払出制御基板７０による払出定時割り込み処理：  パチンコ機１０の動作の一つとして、払出制御基板７０における払出定時割り込み処理について説明する。図４は、払出制御基板７０による払出定時割り込み処理を示すフローチャートである。払出定時割り込み処理は、払出制御基板７０の払出ＣＰＵ７１０によって、所定の間隔（本実施例では、１ミリセカンド（以下、ｍｓと表記））で繰り返し実行される。  
【００３９】
払出制御基板７０の払出ＣＰＵ７１０は、払出定時割り込み処理において種々の処理を実行する。本実施例では、払出ＣＰＵ７１０は、アック出力処理（ステップＳ１０）、ＣＲ通信処理（ステップＳ２０）、満タン・球切れチェック処理（ステップＳ３０）、コマンド受信処理（ステップＳ４０）、コマンド解析処理（ステップＳ５０）、払出処理（ステップＳ６０）、状態表示処理（ステップＳ７０）、コマンド送信処理（ステップＳ８０）の順に種々の処理を実行する。払出定時割り込み処理における各処理（ステップＳ１０〜Ｓ８０）は、遊技の進行状態に応じて処理内容が異なってくるため、完了までに要する時間が遊技の進行に応じて変動する。払出定時割り込み処理におけるアック出力処理（ステップＳ１０）の処理は、他の処理（ステップＳ２０〜Ｓ８０）の処理に優先し、本実施例では、アック出力処理（ステップＳ１０）の処理は、払出定時割り込み処理の先頭で実行される。  
【００４０】
アック出力処理（ステップＳ１０）は、主制御基板２０からコマンドを正常に受信した際に主制御基板２０に対してアック信号を出力するための処理である。アック出力処理（ステップＳ１０）の詳細は後述する。  
【００４１】
ＣＲ通信処理（ステップＳ２０）は、カードユニット９０と間で遊技球の貸し出しに関するデータをやり取りするための処理である。満タン・球切れチェック処理（ステップＳ３０）は、下皿１９に貯留されている遊技球が満杯となっていないか、球タンク１７に貯留されている遊技球が空となっていないかを確認することによって、遊技球の払い出しに障害となる物理的な状態を検出するための処理である。  
【００４２】
コマンド受信処理（ステップＳ４０）は、主制御基板２０から１バイト単位でシリアルで送信された払出コマンドを受信するための処理である。コマンド受信処理（ステップＳ４０）の詳細は後述する。コマンド解析処理（ステップＳ５０）は、コマンド受信処理（ステップＳ４０）にて受信された払出コマンドの内容を解析するための処理である。具体的には、コマンド解析処理（ステップＳ５０）では、払出コマンドが示す払い出し個数が正常値（例えば１個〜１５個）の範囲内であるか否か判断し、正常値の範囲内でなければ、遊技球の払い出しを行わないものとして、払出コマンドを無視する。払い出し個数が正常値の範囲内であれば、払出コマンドが示す払い出し個数を、払い出し個数バッファで記憶している総払い出し個数に加算する。払い出し個数バッファは、パチンコ機１０が払い出すべき遊技球の総数を記憶するバッファである。  
【００４３】
払出処理（ステップＳ６０）は、遊技球の払い出しを実行するための処理である。払出処理（ステップＳ６０）において、ＣＲ通信処理（ステップＳ２０）にて得られた貸し出しの指示や、払い出し個数バッファの内容に応じて、払出ＣＰＵ７１０は、払出駆動部７５に対して動作を指示するための信号を出力する。本実施例では、カードユニット９０や主制御基板２０から払い出しを要求された遊技球の個数に異常な変化があった場合や、満タン・球切れチェック処理（ステップＳ３０）にて物理的な障害が確認された場合には、払出ＣＰＵ７１０は、遊技球の払い出しを一時的に停止する。  
【００４４】
状態表示処理（ステップＳ７０）は、状態表示部７２に払出ＣＰＵ７１０が検知するパチンコ機１０の動作状態を表示させるための処理である。本実施例では、状態表示部７２における動作状態の表示は、各状態に対応する数字を表示することによって行われ、例えば、主制御基板２０と払出制御基板７０とのコマンドの送受信に異常が発生した場合には状態表示部７２に「０」が表示され、球タンク１７において球切れが発生した場合には状態表示部７２に「１」が表示され、カードユニット９０が払出制御基板７０に接続されていない場合には状態表示部７２に「７」が表示される。  
【００４５】
コマンド送信処理（ステップＳ８０）は、払出制御基板７０から主制御基板２０に２バイト単位の動作状態コマンドを１バイト単位で送信するための処理である。コマンド送信処理の詳細は後述する。  
【００４６】
Ｂ−２．払出定時割り込み処理におけるコマンド受信処理：  図５は、払出定時割り込み処理において実行されるコマンド受信処理（ステップＳ４０）の詳細を示すフローチャートである。コマンド受信処理（ステップＳ４０）は、前述した通り、図４に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７１０によって実行される。コマンド受信処理は、主制御基板２０からシリアルで送信された払出コマンドを受信するための処理である。  
【００４７】
払出ＣＰＵ７１０は、図５に示したコマンド受信処理を開始すると、「受信データ有り信号ＤＦｂがハイレベル」であるか否か、すなわち、「受信バッファレジスタ７７０にデータが記憶されている場合」であるか否かを判断する（ステップＳ４１０）。ここで、コマンド受信処理において「受信データ有り信号ＤＦｂがハイレベル」であると判断される場合（ステップＳ４１０）には、主制御基板２０から払出制御基板７０に対して送信された２バイトの払出コマンドのうち、１バイト目が受信バッファレジスタ７７０に記憶された状態である。  
【００４８】
「受信データ有り信号ＤＦｂがハイレベル」である場合（ステップＳ４１０）には、払出ＣＰＵ７１０は、受信バッファレジスタ７７０に記憶されている払出コマンドの１バイト目を読み出した後（ステップＳ４１２）、再び受信バッファレジスタ７７０に記憶されている払出コマンドの１バイト目を読み出す（ステップＳ４１４）。その後、払出ＣＰＵ７１０は、１回目に読み出した払出コマンドの１バイト目と、２回目に読み出した払出コマンドの１バイト目とを照合して（ステップＳ４１６）、両者が一致するか否かを判断する（ステップＳ４１８）。  
【００４９】
読み出した払出コマンドの１バイト目が１回目と２回目とで一致する場合には（ステップＳ４１８）、払出ＣＰＵ７１０は、シリパラＩＦチップ７２０のクリアレジスタ７８２にセット信号を出力し、クリアレジスタ７８２のビットをセットする（ステップＳ４２０）。クリアレジスタ７８２がセットされることによって、シリパラＩＦチップ７２０のシリアル管理部７８０は、受信バッファレジスタ７７０に記憶された払出コマンドの１バイト目をクリアし、受信シフトレジスタ７６０に記憶されていた払出コマンドの２バイト目が、受信バッファレジスタ７７０に受け渡される。その後、クリアレジスタ７８２は自動的にリセットされる。  
【００５０】
払出ＣＰＵ７１０は、クリアレジスタ７８２をセットした後（ステップＳ４２０）、受信バッファレジスタ７７０に記憶されている払出コマンドの２バイト目を、払出コマンドの１バイト目と同様に、２回の読み出しの後に照合を行い（ステップＳ４２２，Ｓ４２４，Ｓ４２６）、１回目と２回目とが一致する場合には（ステップＳ４２８）、シリパラＩＦチップ７２０のクリアレジスタ７８２にセット信号ＣＢｂを出力し、クリアレジスタ７８２のビットをセットする（ステップＳ４３０）。これによって、シリパラＩＦチップ７２０のシリアル管理部７８０は、受信バッファレジスタ７７０に記憶された払出コマンドの２バイト目をクリアする。  
【００５１】
払出ＣＰＵ７１０は、クリアレジスタ７８２をセットした後（ステップＳ４３０）、読み出した払出コマンドの１バイト目と、読み出したコマンドの２バイト目とを照合して（ステップＳ４４０）、両者が整合するか否かを判断する（ステップＳ４４５）。本実施例では、払出コマンドの２バイト目は、主制御基板２０において払出コマンドの１バイト目の各ビットを反転して生成されたデータである。読み出した払出コマンドの１バイト目と２バイト目とが整合する場合には（ステップＳ４４５）、払出ＣＰＵ７１０は、主制御基板２０に対してアック信号を送信するためのアックフラグＦａをセットし（ステップＳ４５０）、コマンド送信処理を終了する。アックフラグＦａは、前述したアック出力処理（ステップＳ１０）において用いられ、払出ＣＰＵ７１０に内蔵のレジスタやＲＡＭ（図示しない）に格納されるデータである。アックフラグＦａは、払出ＣＰＵ７１０の起動時には「０」に設定されている。  
【００５２】
一方、読み出した払出コマンドの１バイト目または２バイト目が１回目と２回目とで一致しない場合には（ステップＳ４１８，Ｓ４２８）、払出ＣＰＵ７１０は、次回のコマンド受信に備え受信シフトレジスタ７６０および受信バッファレジスタ７７０に記憶されている払出コマンドをクリアするために、クリアレジスタ７８２のビットをセットした後（ステップＳ４９２，Ｓ４９４）、コマンド送信処理を終了する。また、読み出したコマンドの１バイト目と２バイト目とが整合しない場合にも（ステップＳ４４５）、払出ＣＰＵ７１０は、アックフラグＦａをセットすることなくコマンド送信処理を終了する。これによって、払出コマンドが正常でない場合、アック信号は主制御基板２０に出力されず、主制御基板２０側では、アック信号が返信されないことにより払出コマンドの送信に異常が生じたことを判断することができる。  
【００５３】
図６は、コマンド受信処理（ステップＳ４０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。なお、説明の便宜上、図６では、払出コマンドの１バイト目と２バイト目とのシリアルの送信時間のスケールは、払出ＣＰＵ７１０の演算処理時間のスケールと比べ縮小されている。  
【００５４】
図５に示したコマンド受信処理にて、読み出し信号＃ＲＥｂの立ち下がりによって、「受信データ有り信号ＤＦｂがハイレベル」であると判断されると（図５中のステップＳ４１０）、受信バッファレジスタ７７０からパラレルデータＲＤｂに払出コマンドの１バイト目が出力され、払出コマンドの１バイト目が、払出ＣＰＵ７１０によって受信バッファレジスタ７７０から読み出される（タイミングｔｂ１１〜ｔｂ１２，図５中のステップＳ４１２）。その後、更に払出コマンドの１バイト目が、１回目と同様にして読み出される（タイミングｔｂ１３〜ｔｂ１４，図５中のステップＳ４１４）。  
【００５５】
払出コマンドの１バイト目の２回の読み出しが完了した後、クリアレジスタ７８２のセットに応じて受信バッファレジスタ７７０がクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ１５，図５中のステップＳ４２０）。その後、受信シフトレジスタ７６０から受信バッファレジスタ７７０へと払出コマンドの２バイト目が受け渡されると、受信データ有り信号ＤＦｂはハイレベルとなる（タイミングｔｂ１６）。  
【００５６】
その後、払出コマンドの２バイト目が、コマンドの１バイト目と同様にして受信バッファレジスタ７７０から読み出される（タイミングｔｂ２１〜ｔｂ２４，図５中のステップＳ４２２，Ｓ４２４）。払出コマンドの２バイト目の読み出しが完了した後、クリアレジスタ７８２のセットに応じて受信バッファレジスタ７７０がクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ２５，図５中のステップＳ４３０）。  
【００５７】
本実施例では、シリパラＩＦチップ７２０のサンプリングタイミングは、送信レート（１２００ｂｐｓ）の１６倍である１９．２キロヘルツ（ｋＨｚ）に設定されている。本実施例では、シリパラＩＦチップ７２０は、スタートビットＳＴ，払出コマンドの各データビットＤ０〜Ｄ７，ストップビットＳＰのビット毎に、それぞれ３回のサンプリングを行い、この３回のサンプリングで検出
された値を多数決判定する。これによって、払出コマンド受信の信頼性の向上が図られている。  
【００５８】
Ｂ−３．払出定時割り込み処理におけるアック出力処理：  図７は、払出定時割り込み処理において実行されるアック出力処理（ステップＳ１０）の詳細を示すフローチャートである。アック出力処理（ステップＳ１０）は、前述した通り、図４に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７１０によって実行される。  
【００５９】
払出ＣＰＵ７１０は、図７に示したアック出力処理（ステップＳ１０）を開始すると、アックフラグＦａがセットされている場合には（ステップＳ１１０）、アック信号をシリパラＩＦチップ７２０のパラレルＩＦ部７３０を介して主制御基板２０に出力する（ステップＳ１２０）。その後、払出ＣＰＵ７１０は、アックフラグＦａをリセットした後（ステップＳ１３０）、アック出力処理を終了する。アックフラグＦａがセットされていない場合には（ステップＳ１１０）、払出ＣＰＵ７１０は、アック信号を出力せずにアック出力処理を終了する。  
【００６０】
アックフラグＦａがセットされている場合とは、図５に示したコマンド受信処理（ステップＳ４０）において、払出コマンドが正常に受信された際にアックフラグＦａがセットされた場合（図５中のステップＳ４５０）である。図４に示したように、定時割り込み処理において、アック出力処理（ステップＳ１０）の処理は、コマンド受信処理（ステップＳ４０）の処理に優先して先に実行されるため、アックフラグＦａがセットされた際には、次回の定時割り込み処理におけるアック出力処理（ステップＳ１０）にてアック信号が出力されることとなる。  
【００６１】
Ｂ−４．払出定時割り込み処理におけるコマンド送信処理：  図８は、払出定時割り込み処理において実行されるコマンド送信処理（ステップＳ８０）の詳細を示すフローチャートである。コマンド送信処理（ステップＳ８０）は、前述した通り、図４に示した払出定時割り込み処理における種々の処理のうちの一つであり、払出制御基板７０の払出ＣＰＵ７１０によって実行される。コマンド送信処理は、動作状態コマンドを主制御基板２０にシリアルで送信するための処理である。  
【００６２】
払出ＣＰＵ７１０は、図８に示したコマンド送信処理を開始すると、送信ジョブフラグＦｊの値を判断する（ステップＳ８１０）。送信ジョブフラグＦｊは、コマンド送信処理における状態を示すフラグであり、払出ＣＰＵ７１０の起動時には「０」に設定されており、払出ＣＰＵ７１０に内蔵のレジスタやＲＡＭ（図示しない）に格納されるデータである。  
【００６３】
「送信ジョブフラグＦｊ＝０」の場合には、払出ＣＰＵ７１０は、主制御基板２０に対して送信すべき動作状態コマンドを準備するためのコマンド準備処理（ステップＳ８１５）を実行する。コマンド準備処理では、払出ＣＰＵ７１０は、シリパラＩＦチップ７２０の複数のポートに入力される各センサからの信号に基づいて、動作状態コマンドを送信する必要があると判断すると、該センサからの信号に基づいて動作状態コマンドの１バイト目を生成する。そして、送信ジョブフラグＦｊを「１」に設定した後、コマンド準備処理（ステップＳ８１５）を終了する。  
【００６４】
「送信ジョブフラグＦｊ＝１」の場合には、払出ＣＰＵ７１０は、主制御基板２０に対して２バイト単位の動作状態コマンドを出力するためのコマンド出力処理を実行し（ステップＳ８２０）、「送信ジョブフラグＦｊ＝２」の場合には、主制御基板２０からのアック信号を確認するためのアック待ち処理を実行する（ステップＳ８６０）。払出ＣＰＵ７１０は、コマンド準備処理（ステップＳ８１５），コマンド出力処理（ステップＳ８２０），アック待ち処理（ステップＳ８６０）のいずれかを終了した後、コマンド送信処理（ステップＳ８０）を終了する。なお、コマンド出力処理（ステップＳ８２０），アック待ち処理（ステップＳ８６０）の詳細については後述する。  
【００６５】
図９は、コマンド送信処理（ステップＳ８０）におけるコマンド出力処理（ステップＳ８２０）の詳細を示すフローチャートである。払出ＣＰＵ７１０は、図９に示すコマンド出力処理（ステップＳ８２０）を開始すると、「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル送信中信号ＴＣｂがローレベル」であるか否か、すなわち、「送信バッファレジスタ７４０にデータが記憶されていない場合」かつ「送信シフトレジスタ７５０がシリアルでの送信中でない場合」であるか否かを判断する（ステップＳ８２２）。「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル送信中信号ＴＣｂがローレベル」である場合（ステップＳ８２２）には、払出ＣＰＵ７１０は、動作状態コマンドの１バイト目の各ビットを反転して、すなわち、１バイト目のビットのうち、「０」であるビットを「１」とし、「１」であるビットを「０」として、動作状態コマンドの残りの下位１バイトである２バイト目を生成する（ステップＳ８３４）。本実施例では、動作状態コマンドの１バイト目は、動作状態コマンドとしての実質的な意味を持つデータであり、動作状態コマンドの２バイト目は、主制御基板２０側で動作状態コマンドの正誤を判断するためのデータである。  
【００６６】
そして、動作状態コマンドの２バイト目を生成した後（ステップＳ８３４）、動作状態コマンドの１バイト目を、送信バッファレジスタ７４０に書き込む（ステップＳ８４２）。その後、予め設定された書込待機期間Ｌｗａの待機を行った後（ステップＳ８４４）、生成した動作状態コマンドの２バイト目を、送信バッファレジスタ７４０に書き込む（ステップＳ８４６）。払出ＣＰＵ７１０は、動作状態コマンドを出力した後（ステップＳ８４６）、送信ジョブフラグＦｊを「２」に設定し（ステップ８５０）、コマンド出力処理を終了する。  
【００６７】
ここで、書込待機期間Ｌｗａは、送信バッファレジスタ７４０への動作状態コマンドの１バイト目の書き込みから、この１バイト目が送信シフトレジスタ７５０へと受け渡しされるまでの期間である送信レジスタ引渡期間Ｌｂｓよりも長い期間であり、その定時割り込み処理の終了までに２バイト目の書き込み処理（図９のステップＳ８４６）を実行可能な十分な時間を残す期間であり、次の定時割り込み処理の開始まで長引くような期間ではない。また、書込待機期間Ｌｗａは、動作状態コマンドの１バイト目のシリアルでの送信が完了するまでの期間であるシリアル送信期間Ｌｓｃよりも短い期間であり、定時割り込み処理の間隔である１ｍｓよりも短い期間である。本実施例では、書込待機期間Ｌｗａは、２．５マイクロセカンドに設定されている。なお、本実施例のシリパラＩＦチップ７２０のハードウェア仕様による送信レジスタ引渡期間Ｌｂｓは、約１．２５マイクロセカンドである。また、２バイト目の書き込み処理（図９のステップＳ８４６）に要する払出ＣＰＵ７１０の演算処理時間が、シリパラＩＦチップ７２０の送信レジスタ引渡期間Ｌｂｓ以上である場合には、図９に示したコマンド待機処理のソフトウェアによる待機処理（ステップＳ８４４）は不要である。  
【００６８】
図１０は、コマンド出力処理（ステップＳ８２０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。図９に示したコマンド出力処理にて、「送信バッファ空き信号ＴＥｂがハイレベル」かつ「シリアル送信中信号ＴＣｂがローレベル」であると判断され（図９中のステップＳ８２２）、１バイト目の書き込みが実行される場合には（図９中のステップＳ８４２）、パラレルデータＴＤｂに動作状態コマンドの１バイト目の出力が開始され（タイミングｔａ１）、その後、書き込み信号＃ＷＲｂの立ち下がりによって、送信バッファレジスタ７４０に動ａ状態コマンドの１バイト目が書き込まれる（タイミングｔａ２）  
【００６９】
送信バッファレジスタ７４０は、書き込まれた動作状態コマンドの１バイト目を送信シフトレジスタ７５０に引き渡し、この引き渡しが完了するとシリアル管理部７８０によってクリアされる。送信シフトレジスタ７５０は、送信バッファレジスタ７４０から受け取った動作状態コマンドの１バイト目をシリアルデータＤｂａに出力する。シリアル送信中のシリアルデータＤｂａには、スタートビットＳＴに続いて、コマンドの１ビット目Ｄ０から８ビット目Ｄ７までの各ビットが続き、最後にストップビットＳＰが出力される。このように、動作状態コマンドの１バイト目のシリアルでの送信が開始されると、シリアル送信中信号ＴＣｂはハイレベルとなる（タイミングｔａ３）。  
【００７０】
動作状態コマンドの１バイト目の書き込み（タイミングｔａ２，図９中のステップＳ８４２）から、書込待機期間Ｌｗａの待機を経た後（図９中のステップＳ８４４）、動作状態コマンドの１バイト目と同様に、送信バッファレジスタ７４０に動作状態コマンドの２バイト目が書き込まれる（タイミングｔａ４，図９中のステップＳ８４６）。この際、送信シフトレジスタ７５０は、動作状態コマンドの１バイト目をシリアルで送信中であり、動作状態コマンドの２バイト目を送信バッファレジスタ７４０から受け取ることができないため、送信バッファレジスタ７４０は、書き込まれた動作状態コマンドの２バイト目を記憶して保持し、送信バッファ空き信号ＴＥｂはローレベルとなる（タイミングｔａ４）。  
【００７１】
その後、送信シフトレジスタ７５０による動作状態コマンドの１バイト目のシリアルでの送信が終了すると、送信バッファレジスタ７４０は、記憶する動作状態コマンドの２バイト目を送信シフトレジスタ７５０に引き渡し、この引き渡しが完了するとシリアル管理部７８０によってクリアされ、送信バッファ空き信号ＴＥｂはハイレベルとなる（タイミングｔａ５）。その後、送信シフトレジスタ７５０は、動作状態コマンドの１バイト目と同様に、送信バッファレジスタ７４０から受け取った動作状態コマンドの２バイト目をシリアルデータＤｂａに出力する（タイミングｔａ６〜ｔａ７）。  
【００７２】
本実施例では、払出ＣＰＵ７１０は、１ｍｓの間隔で定時割り込み処理を繰り返し実行するのに対し、シリパラＩＦチップ７２０は、１２００ｂｐｓ(Bit Per Second)の送信レートでシリアルでの送信を実行する。１２００ｂｐｓは、比較的安価なフォトカプラなどの、応答速度が低速の送受信素子を使用することができ、かつ、電気的ノイズの影響を受けない低速の通信速度である。シリアル送信における送信レートを１２００ｂｐｓとすると、電気的ノイズに対するコマンドの送信の信頼性を確保できる。送信レートが１２００ｂｐｓなので、本実施例では、シリパラＩＦチップ７２０が２バイトの動作状態コマンドをシリアルで送信する時間は約１６．７ｍｓとなり、払出ＣＰＵ７１０は、その間に定時割り込み処理を約１６回繰り返し実行することとなる。このように、払出ＣＰＵ７１０は、送信バッファレジスタ７４０にコマンドを書き込んでしまえば、主制御基板２０に対する動作状態コマンドのシリアルでの送信をシリパラＩＦチップ７２０に任せることができる。つまり、払出ＣＰＵ７１０は、シリアルでの送信中（送信バッファレジスタ７４０に動作状態コマンドが有る状態）であっても、制御処理を中断することなく実行することができる。  
【００７３】
図１１は、コマンド送信処理（ステップＳ８０）におけるアック待ち処理（ステップＳ８６０）の詳細を示すフローチャートである。払出ＣＰＵ７１０は、図１１に示すアック待ち処理を開始すると、パラレルＩＦ部７３０が主制御基板２０からのアック信号を検出したか否かを判断する（ステップＳ８６２）。アック信号を検出した場合には（ステップＳ８６２）、払出ＣＰＵ７１０は、コマンドが主制御基板２０へと正常に送信されたと判断し（ステップＳ８７０）、送信ジョブフラグＦｊを「０」に設定し（ステップＳ８８０）、アック待ち処理を終了する。  
【００７４】
一方、アック信号を検出しない場合には（ステップＳ８６２）、払出ＣＰＵ７１０は、コマンドの書き込み（図９中のステップＳ８４
６）を終えてから所定の時間が経過したか否かを判断する（ステップＳ８６４）。この所定の時間は、主制御基板２０からのアック信号の返答を待つ時間であり、本実施例では、１００ｍｓに設定されている。所定の時間が経過していない場合には（ステップＳ８６４）、払出ＣＰＵ７１０は、そのままアック待ち処理を終了し、所定の時間が経過している場合には（ステップＳ８６４）、主制御基板２０へのコマンド送信がエラーであると判断し（ステップＳ８７５）、送信ジョブフラグＦｊを「０」に設定した後（ステップＳ８８０）、アック待ち処理を終了する。本実施例では、払出ＣＰＵ７１０は、動作状態コマンドの主制御基板２０への送信がエラーであると判断した場合には（ステップＳ８７５）、送信エラーとなった動作状態コマンドを再送する。  
【００７５】
ところで、主ＣＰＵ２００が払出コマンドを払出制御基板７０に送信した場合も、上記と同様にアック待ち処理を実行する。なお、主ＣＰＵ２００は、アック待ち処理中に入賞口６１に遊技球が入賞した場合、払出コマンドを生成する必要がある。主ＣＰＵ２００は、アック待ち処理において、所定時間以上アック信号を受信せずに、払出コマンドの払出制御基板７０への送信がエラーであると判断した場合には、払出コマンドの再送に代えて、払出制御基板７０からアック信号が返ってくるか否かを再度確認するための確認コマンドを送信する。払出コマンドを再送すると、計２回送信された払出コマンドに基づき、払出制御基板７０が払出コマンド２回分の賞球を払い出す可能性があるためである。払出制御基板７０は、該確認コマンドを受信した場合は、主制御基板２０にアック信号を送信する。払出制御基板７０は、該確認コマンドを受信した場合は、動作状態コマンドを送信するものとしても良い。主ＣＰＵ２００は、アック信号を受信すると、次の払出コマンドを払出制御基板７０に送信する。  
【００７６】
以上では、払出ＣＰＵ７１０における定時割り込み処理について説明したが、主ＣＰＵ２００においても同様に定時割り込み処理を実行しており、該定時割り込み処理の中で、動作状態コマンドを受信する処理や、アック信号を送信する処理や、払出コマンドを送信する処理や、アック待ち処理を実行する。  
【００７７】
なお、主制御基板２０が、払出制御基板７０に対して払出コマンドやアック信号を送信する動作は、払出ＣＰＵ７１０に代えて演算処理部２１０、送信バッファレジスタ７４０に代えて送信バッファレジスタ２４０、送信シフトレジスタ７５０に代えて送信シフトレジスタ２５０、パラレルＩＦ部７３０に代えてパラレルＩＦ部２３０が、それぞれ上述した払出制御基板７０のアック出力処理（ステップＳ１０）やコマンド送信処理（ステップＳ８０）と同様の動作を行うことによって実現される。  
【００７８】
また、主制御基板２０が、払出制御基板７０から動作状態コマンドやアック信号を受信する動作は、払出ＣＰＵ７１０に代えて演算処理部２１０、受信シフトレジスタ７６０に代えて受信シフトレジスタ２６０、受信バッファレジスタ７７０に代えて受信バッファレジスタ２７０、パラレルＩＦ部７３０に代えてパラレルＩＦ部２３０が、それぞれ上述した払出制御基板７０のコマンド受信処理（ステップＳ４０）やアック待ち処理（ステップＳ８６０）と同様の動作を行うことによって実現される。  
【００７９】
以上説明した本実施例のパチンコ機１０によれば、アック信号はパラレルで送信されるので、シリアルで送信する場合と比較すると、アック信号を早く主制御基板２０に伝達することができる。主制御基板２０は、アック信号を早く受信することができれば、次の払出コマンドを払出制御基板７０に送信することができるので、主制御基板２０の負担を軽減することができる。そして、本実施例のパチンコ機１０では、主制御基板２０が、ノイズの影響を受けない低速の通信速度でシリアルで払出コマンドを払出制御基板７０に送信し、更に、払出ＣＰＵ７１０で払出コマンドを正常に受信したか否か判断し、正常に受信したと判断した場合は、払出制御基板７０がアック信号を主制御基板２０に送信するという手順で払出コマンドの送受信を行っている。これらの手順で払出コマンドの送受信を行うことにより、払出コマンドの信頼性を向上することも可能である。つまり、本実施例のパチンコ機１０では、払出コマンドの信頼性を向上しつつ、主制御基板の負担を軽減することが可能である。
【００８０】
また、本実施例のパチンコ機１０では、電気的ノイズの影響を受けない低速の通信速度でシリアルで動作状態コマンドを払出制御基板から主制御基板に送信するので、動作状態コマンドの信頼性も向上することができる。更に、動作状態コマンドを正常に受信することにより、主制御基板２０から払出制御基板７０に送信されるアック信号は、パラレルで送信される。シリアルとパラレルの２系統で送受信を行う構成であるので、送受信の信頼性を向上させることができる。  
【００８１】
更に、本実施例のパチンコ機１０では、シリパラＩＦチップ７２０として、シリアルの送受信を行う受信シフトレジスタ７６０と、受信バッファレジスタ７７０と、シリアル管理部７８０と、送信バッファレジスタ７４０と、送信シフトレジスタ７５０と、パラレルの送受信を行うパラレルＩＦ部７３０が１チップに集積されているので、払出制御基板７０のスペースを節約することができる。また、１チップに集積することにより、ノイズの影響を受けにくくなる。なお、本実施例では、シリパラＩＦチップ７２０を払出制御基板７０に使用しているが、主制御基板２０に使用するものとしても良い。主制御基板２０に使用すると、主制御基板２０のスペースを節約することができる。これら基板のスペースを節約することにより、基板の面積自体が小さくなるので、基板の配置の自由度が高くなる。これにより、パチンコ機１０に備えるセンター役物など他の部品の配置の自由度も高くなり、パチンコ機１０の興趣を高めるべく部品を配置することができるようになる。  
【００８２】
また、払出制御基板７０側において、払出コマンドを受信した払出定時割り込み処理（図４）の期間内に、払出コマンドに応じた対応を迅速に処理し、後続の払出定時割り込み処理において、毎回同じタイミングで、主制御基板２０に対するアック信号を確実に出力することができる。したがって、払出制御を滞らせることなく、払出コマンドの送信の正常性の確認を確実に実施することができる。その結果、主制御基板２０と払出制御基板７０との間でコマンドを分割してシリアル送信する際におけるコマンドの送信の信頼性を向上させることができる。また、払出定時割り込み処理（図４）では、コマンド受信処理（ステップＳ４０）の後に払出処理（ステップＳ６０）を実行するため、払出制御基板７０において払出コマンドを受信した払出割り込み処理の期間内に、払出駆動部７５に対して払出コマンドに応じた動作を迅速に指示することができる。  
【００８３】
Ｃ．その他の実施形態：  以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、本実施例では、ステップＳ４１８と、ステップＳ４２８と、ステップＳ４４５の判断で、払出コマンドを正常に受信したと判断し、アックフラグＦａをセットしているが、払出コマンドを正常に受信したと判断する場合は、これに限らず、様々である。例えば、ステップＳ４１８と、ステップＳ４２８と、ステップＳ４４５に加え、ステップＳ５０のコマンド解析処理で払出コマンドが示す賞球個数が正常値（例えば１個〜１５個）の範囲内であると判断した場合に、払出コマンドを正常に受信したと判断し、アックフラグＦａをセットするものとしても良い。ステップＳ４１８と、ステップＳ４２８と、ステップＳ４４５のいずれかで、払出コマンドを正常に受信したと判断するものとしても良い。  
【００８４】
また、本実施例では、シリアルの送受信とパラレルの送受信を行う部品としてシリパラＩＦチップ７２０を用いるものとしたが、シリアルの送受信を行う受信シフトレジスタ７６０と、受信バッファレジスタ７７０と、シリアル管理部７８０と、送信バッファレジスタ７４０と、送信シフトレジスタ７５０と、パラレルの送受信を行うパラレルＩＦ部７３０は１チップに集積されていなくても良い。  
【００８５】
更に、シリアルＩＦ部２２０の受信バッファレジスタ２７０と、受信シフトレジスタ２６０や、シリパラＩＦチップ７２０の送信バッファレジスタ７４０と、送信シフトレジスタ７５０は、本発明の趣旨を逸脱しない範囲において、適宜省略可能である。  
【００８６】
また、本発明の適用は、複数の制御基板を備えた遊技機であれば良く、パチンコ機に限らず、アレンジボールやスロットマシンなどの遊技機にも適用することもできる。また、コマンドを正常に受信できなかった側の基板は、そのコマンドを送信した側の基板に対して、コマンドの再送を要求することとしても良い。この場合に、再送の要求は、シリアルの送信で行うこととしても良いし、パラレルの送信で行うこととしても良い。これによって、コマンドの送信の信頼性を向上させることができる。  
【００８７】
また、払出定時割り込み処理における種々の処理についての処理は、図４に示した実施例のものに限るものではなく、アック出力処理（ステップＳ１０）が、時間変動処理よりも優先して実行されるものであれば良い。例えば、完了までに要する時間が遊技の進行に応じて割り込み処理毎に一定である処理を、アック出力処理（ステップＳ１０）の前に実行することとしても良い。  
【００８８】
また、送信側ＣＰＵが生成する２バイト以上のコマンドは、偶数バイトであることとしても良い。これによって、送信側ＣＰＵによる１回の定時割り込み処理あたり２バイト分のコマンドの格納を効率良く実行することができる。例えば、主制御基板２０や払出制御基板７０は、３バイトの指示コマンドと、その指示コマンドのチェックサムを算出した１バイトのチェックコマンドとから成る計４バイトのコマンドを一群のコマンドとして生成し、４バイトの一群のコマンドを２回分に分けて、２回の定時割り込み処理にて２バイト毎にシリアルで送信することとしても良い。また、主制御基板２０や払出制御基板７０は、３バイトの指示コマンドと、１バイトのチェックコマンドとの各ビットを反転させた４バイトの反転コマンドも併せて、計８バイトのコマンドを一群のコマンドとして生成し、８バイトの一群のコマンドを４回に分けて、４回の定時割り込み処理にて２バイト毎にシリアルで送信することとしても良い。
【図面の簡単な説明】
【００８９】
【図１】パチンコ機１０の全体構成を示す正面図である。
【図２】パチンコ機１０の電気的な概略構成を示すブロック図である。
【図３】主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。
【図４】払出制御基板７０による払出定時割り込み処理を示すフローチャートである。
【図５】払出定時割り込み処理において実行されるコマンド受信処理（ステップＳ４０）の詳細を示すフローチャートである。
【図６】コマンド受信処理（ステップＳ４０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。
【図７】払出定時割り込み処理において実行されるアック出力処理（ステップＳ１０）の詳細を示すフローチャートである。
【図８】払出定時割り込み処理において実行されるコマンド送信処理（ステップＳ８０）の詳細を示すフローチャートである。
【図９】コマンド送信処理（ステップＳ８０）におけるコマンド出力処理（ステップＳ８２０）の詳細を示すフローチャートである。
【図１０】コマンド出力処理（ステップＳ８２０）が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。
【図１１】コマンド送信処理（ステップＳ８０）におけるアック待ち処理（ステップＳ８６０）の詳細を示すフローチャートである。
【符号の説明】
【００９０】
１０…パチンコ機    １１…外枠    １２…内枠    １３…遊技板    １４…ガラス枠    １５…ハンドル    １７…球タンク    １９…下皿    ２０…主制御基板    ３０…図柄制御基板    ３５…ＬＣＤ    ４０…サブ制御基板    ４５…スピーカ    ５５，５６，５７，５８，５９…電飾    ６１…入賞口    ６５…遊技球センサ    ６６…遊技板駆動部    ７０…払出制御基板    ７２…状態表示部    ７５…払出駆動部    ９０…カードユニット  ２００…主ＣＰＵ  ２１０…演算処理部  ２２０…シリアルＩＦ部  ２３０…パラレルＩＦ部  ２４０…送信バッファレジスタ  ２５０…送信シフトレジスタ  ２６０…受信シフトレジスタ  ２７０…受信バッファレジスタ  ２８０…シリアル管理部  ７１０…払出ＣＰＵ  ７２０…シリパラＩＦチップ  ７３０…パラレルＩＦ部  ７４０…送信バッファレジスタ  ７５０…送信シフトレジスタ  ７６０…受信シフトレジスタ  ７７０…受信バッファレジスタ  ７８０…シリアル管理部  ７８２…クリアレジスタ  ＣＢｂ…セット信号  Ｆａ…アックフラグ  Ｆｊ…ジョブフラグ  Ｄａｂ…シリアルデータ  Ｄｂａ…シリアルデータ  Ｌｂｓ…送信レジスタ引渡期間  Ｌｓｃ…シリアル送信期間  Ｌｗａ…書込待機期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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