(57)【要約】【課題】混色を抑制し、かつ、昇圧回路を備えることによって残像を防止しても、パンチスルー電流の発生を防止することができるＭＯＳ型固体撮像装置及びその製造方法を提供する。【解決手段】画素領域及び周辺回路領域において、Ｎ型半導体基板の上に形成されたＮ型エピタキシャル層と、画素領域において、Ｎ型エピタキシャル層の上に形成された第１のＰ型ウェルと、第１のＰ型ウェルの内部に形成され、フォトダイオードを構成する受光領域とを備え、周辺回路領域において、周辺回路領域の表面から所望の深さまで形成され、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルと、周辺回路領域の表面から所望の深さまで形成され、ＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルと、Ｎ型エピタキシャル層からＮ型ウェルをさえぎる形状に形成された、第１のＰ型ウェルよりも不純物濃度が高い第３のＰ型ウェルとを備える。【選択図】図１
2007329179.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型半導体基板の上に複数の画素が形成された画素領域と画素領域の周辺回路が形成された周辺回路領域とを備えたＭＯＳ型固体撮像装置であって、
前記画素領域及び前記周辺回路領域において、前記Ｎ型半導体基板の上に形成されたＮ型エピタキシャル層と、
前記画素領域において、
前記Ｎ型エピタキシャル層の上に形成された第１のＰ型ウェルと、
前記第１のＰ型ウェルの内部に形成され、フォトダイオードを構成する受光領域とを備え、
前記周辺回路領域において、
前記周辺回路領域の表面から所望の深さまで形成され、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルと、
前記周辺回路領域の表面から所望の深さまで形成され、ＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルと、
前記Ｎ型エピタキシャル層から前記Ｎ型ウェルをさえぎる形状に形成された、前記第１のＰ型ウェルよりも不純物濃度が高い第３のＰ型ウェルとを備えることを特徴とする、ＭＯＳ型固体撮像装置。
【請求項２】
前記第１のＰ型ウェルは、前記画素領域の表面から深部に向かうにつれて不純物濃度が高くなるレトログレードウェルであって、前記受光領域の周囲に生ずる空乏層よりも深い位置に不純物濃度の極大を有することを特徴とする、請求項１に記載のＭＯＳ型固体撮像装置。
【請求項３】
前記ＰチャンネルＭＯＳトランジスタは、外部電源電圧よりも昇圧された電圧で駆動することを特徴とする、請求項１又は２に記載のＭＯＳ型固体撮像装置。
【請求項４】
前記第３のＰ型ウェルの不純物濃度が、１０17個／ｃｍ3 以上であることを特徴とする、請求項１〜３のいずれかに記載のＭＯＳ型固体撮像装置。
【請求項５】
Ｎ型半導体基板の上に複数の画素が形成された画素領域と画素領域の周辺回路が形成された周辺回路領域とを備えたＭＯＳ型固体撮像装置の製造方法であって、
前記画素領域及び前記周辺回路領域において、
前記Ｎ型半導体基板の上にＮ型エピタキシャル層を形成するステップと、
前記画素領域及び前記周辺回路領域の表面から受光領域の周囲に生ずる空乏層よりも深い位置まで第１のＰ型ウェルを形成するステップと、
前記画素領域において、前記第１のＰ型ウェルの内部に前記受光領域を形成するステップと、
前記周辺回路領域において、前記第１のＰ型ウェルの内部に、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルとＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルとを形成するステップと、
前記Ｎ型ウェルの下の領域に、前記第１のＰ型ウェルよりも不純物濃度が高い第３のＰ型ウェルを、前記Ｎ型エピタキシャル層から前記Ｎ型ウェルをさえぎる形状に形成するステップとを備えることを特徴とする、ＭＯＳ型固体撮像装置の製造方法。
【請求項６】
Ｎ型半導体基板の上に複数の画素が形成された画素領域と画素領域の周辺回路が形成された周辺回路領域とを備えたＭＯＳ型固体撮像装置の製造方法であって、
前記画素領域及び前記周辺回路領域において、
前記Ｎ型半導体基板の上にＮ型エピタキシャル層を形成するステップと、
前記画素領域及び前記周辺回路領域の表面から受光領域の周囲に生ずる空乏層よりも深い位置にまで第１のＰ型ウェルを形成するステップと、
前記画素領域において、前記第１のＰ型ウェルの内部に前記受光領域を形成するステップと、
前記周辺回路領域において、前記第１のＰ型ウェルの内部に、前記第１のＰ型ウェルよりも不純物濃度が高い、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルを形成するステップと、
前記第２のＰ型ウェルの内部に、ＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルを形成するステップとを備えることを特徴とする、ＭＯＳ型固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、より特定的には、ＭＯＳ型固体撮像装置及びＭＯＳ型固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
増幅型ＭＯＳトランジスタを備えた固体撮像装置（以下、ＭＯＳ型固体撮像装置という）は、画素毎にフォトダイオードとＭＯＳトランジスタとを備え、フォトダイオードによって検出された信号をＭＯＳトランジスタによって増幅する。そして、ＭＯＳ型固体撮像装置は、ＣＣＤ（電荷結合素子）を備えた固体撮像装置（以下、ＣＣＤ型固体撮像装置という）に近い高性能画質であり、また、ＣＭＯＳ回路を備えることによってＣＣＤ型固体撮像装置よりも低消費電力となる。更に、ＭＯＳ型固体撮像装置は、ＣＣＤ型固体撮像装置とは異なり、画素領域の周辺に形成される周辺回路と画素とを同じＣＭＯＳプロセスによって製造可能であるという利点をもつ。
【０００３】
近年、固体撮像装置を構成する素子の寸法が微細化することに伴って、フォトダイオードの面積が縮小している。このことによって、フォトダイオードに蓄積される飽和電子数を確保することが困難になっている。この問題を解消する方法として、フォトダイオードを構成する拡散層を深く形成することによって飽和電子数を確保する方法がある。しかし、ＭＯＳ型固体撮像装置が備えるトランジスタの電源電圧は低いために、フォトダイオードに蓄積された画像信号電荷を読み出しきれず、画像信号電荷がフォトダイオードに残留する。このことによって、残像の問題が生じる。そこで、ＭＯＳ型固体撮像装置が備える転送トランジスタのゲート電極及びリセットトランジスタのゲート電極をＭＯＳ型固体撮像装置の外部電源電圧よりも高い電圧に昇圧する昇圧回路を設ける。こうすることによって、フォトダイオードに蓄積された画像信号電荷を読み出しきり、画像信号電荷がフォトダイオードに残留しない。この結果として、フォトダイオードの飽和電子数を確保したうえで残像の発生を抑制できる。
【０００４】
上記した昇圧回路を備えるＭＯＳ型固体撮像装置の一例を図９に示す。まず、図９に示す通り、このＭＯＳ型固体撮像装置は、シフトレジスタ１０とマルチプレクサ１１とチャージポンプ回路を含む電圧変換回路１２（昇圧回路）と画素領域１３と行選択信号線１４とを備える。なお、シフトレジスタ１０とマルチプレクサ１１と電圧変換回路１２とは、固体撮像装置の周辺回路である。画素領域１３には、多数の画素が２次元的に配列されて、画素の行および列を形成している。各画素は、フォトダイオードとフォトダイオードで生成された画像信号電荷を転送する転送トランジスタとリセットトランジスタと増幅トランジスタ等で構成される。また、ＭＯＳ型固体撮像装置の半導体基板上にはＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳという）とＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳという）との両方が形成される。そして、電圧変換回路１２は、ＣＭＯＳトランジスタ（以下、ＣＭＯＳという）を備えている。
【０００５】
次に、図９のＭＯＳ型固体撮像装置の動作について説明する。まず、外部電源電圧と同一である３Ｖ系の電圧で駆動するシフトレジスタ１０は、画素の行を選択する信号（以下、行選択信号という）を３Ｖ系の電圧によって駆動するマルチプレクサ１１へ出力する。
次に、マルチプレクサ１１は、行選択信号と、マルチプレクサ１１の外部から入力されるトランス信号とが同時に入力された場合に、行選択信号を電圧変換回路１２へ出力する。つまり、マルチプレクサ１１は、行選択信号とトランス信号とについてアンド演算を行う。次に、電圧変換回路１２は、行選択信号を３Ｖ系から５Ｖ系へ昇圧させた後に、行選択信号線１４を通じて、画素領域１３の選択する行に属する画素の転送トランジスタのゲート電極へと入力する。
なお、昇圧回路を備えないＭＯＳ型固体撮像装置の場合には、マルチプレクサ１１から出力される行選択信号を昇圧しないで、行選択信号線１４を通じて転送トランジスタのゲート電極へ入力する。
【０００６】
以上で説明した通り、従来のＭＯＳ型固体撮像装置は、昇圧回路を備えることによって、フォトダイオードの面積が縮小してもフォトダイオードの飽和電子数を確保したうえで残像の発生を抑制できる。しかし、従来のＭＯＳ型固体撮像装置には、周辺回路である電圧変換回路１２を構成するＣＭＯＳ等から画素領域１３へ伝達されるノイズの問題があった。
【０００７】
この問題を解消する技術として、例えば、特許文献１に開示された技術がある。特許文献１に開示された技術によれば、Ｐ型半導体基板を用いたＰＭＯＳのＮ型ウェル形成方法について、周辺回路領域を深いＮ型ウェルで取り囲み、画素領域と周辺回路領域とを電気的に遮蔽する。このことによって、昇圧回路を備えるＭＯＳ型固体撮像装置において、周辺回路領域に在るＣＭＯＳ等から画素領域へ伝達されるノイズの影響を効果的に低減することができる。
【０００８】
ここで、ＭＯＳ型固体撮像装置は、ＭＯＳ型固体撮像装置の画素構造及び動作原理が原因で、一般的に、ＣＣＤ型固体撮像装置よりも混色（クロストーク）が発生する。混色とは、或る画素で発生した信号電荷（電子）が拡散等によって隣接する画素に進入する現象である。
【０００９】
図１０は、混色を抑制した従来のＭＯＳ型固体撮像装置の構造を示す断面図である。以下に、図１０を用いて、混色を抑制した従来のＭＯＳ型固体撮像装置について説明する。図１０に示す通り、Ｎ型半導体基板１０１（Ｎ型エピタキシャル層を含んでいてもよい）は、上部に２つの画素セルを備える。画素セルは、フォトダイオードのＮ型受光部１１７と受光部表面Ｐ型領域１２０とトランジスタのゲート酸化膜１１８とゲート電極１１９と素子分離部１１６とフォトダイオード間Ｐ型分離領域１０４とを含む。そして、Ｎ型受光部１１７の周りには、空乏層１０６が生じる。ここで、Ｎ型半導体基板１０１にＰ型ウェル１が空乏層１０６よりも深い位置まで形成されている。そして、Ｐ型ウェル１は、半導体基板表面２００から深い位置になるほど添加された不純物濃度が高くなるように形成されたレトログレードウェル（ｒｅｔｒｏｇｒａｄｅ  ｗｅｌｌ）である。このことによって、Ｐ型ウェル１の内部にポテンシャル勾配ができる。なお、Ｐ型高濃度不純物領域１２４は、この不純物濃度が極大となる領域を示す。また、Ｐ型高濃度不純物領域１２４は、フォトダイオードを構成するＮ型受光部１１７及び空乏層１０６よりも下に形成される。
【００１０】
上記した構成によって、入射光によって空乏層１０６の内部領域で生じた電子１０７は、空乏層１０６内の電位勾配によってドリフトしてＮ型受光部１１７（Ｎ+ 領域）へ集まる。これに加えて、入射光によって空乏層１０６の外部領域で発生した電子１０９も、Ｐ型ウェル１０２の内部のポテンシャル勾配によって効率的にＮ型受光部１０５に集めることができる。更に、Ｎ型の半導体基板を用いることによって、入射光によってＰ型高濃度不純物領域１２４よりも下で発生した電子１０９は、Ｎ型半導体基板１０１が吸収する。この結果として、隣接する画素へ電子１０９が拡散によって進入することを低減できる。
【００１１】
なお、ＣＣＤ型固体撮像装置の場合には、Ｎ型半導体基板がオーバーフロードレインとして機能する。このために、隣接する画素へ信号電荷（電子）が拡散によって進入することを抑制できるので、大きな問題にはならない。
【００１２】
図１１は、昇圧回路を備え、かつ、混色を抑制した従来のＭＯＳ型固体撮像装置（以下では単に、従来のＭＯＳ型固体撮像装置という）である。以下に、図１１を用いて、従来のＭＯＳ型固体撮像装置について説明する。図１１において、図面の右側に画素領域が示され、図面の左側にＣＭＯＳが形成されるＰＭＯＳ形成領域及びＮＭＯＳ形成領域を含む周辺回路領域が示されている。そして、このＣＭＯＳは、昇圧回路によって昇圧された高い電圧によって駆動する。また、画素領域には、上記した、混色を抑制した従来のＭＯＳ型固体撮像装置（図１０を参照）が形成されている。
【００１３】
図１１に示す通り、従来のＭＯＳ型固体撮像装置は、Ｎ型半導体基板１１４とＮ型エピタキシャル層１１５とＰ型ウェル１とＮ型受光部１１７とＰ型ウェル２とＮ型ウェル３と素子分離部１１６と受光部表面Ｐ型領域１２０とトランジスタのソースドレイン領域１２２及び１２３とゲート絶縁膜１１８とゲート電極１１９と側壁絶縁膜１２１とを含む。なお、層間絶縁膜、各種配線、マイクロレンズ等は図示していない。
【００１４】
画素領域及び周辺回路領域において、Ｎ型半導体基板１１４の上にＮ型エピタキシャル層１１５が位置するように形成される。ここで、例えば、Ｎ型半導体基板１１４の不純物濃度は約５Ｅ１４／ｃｍ3 でありＮ型エピタキシャル層１１５の不純物濃度は約２Ｅ１４／ｃｍ3 である。また、Ｎ型エピタキシャル層１１５の上に、半導体基板表面２００から基板内部に向かうにつれて不純物濃度が高くなるレトログレードウェルであるＰ型ウェル１が位置するように形成される。また、画素領域において、Ｐ型ウェル１の内部にＮ型受光部１１７が位置するように形成され、半導体基板表面２００に受光部表面Ｐ型領域１２０が位置するように形成される。また、ＮＭＯＳ形成領域のＰ型ウェル１の上に、ＮＭＯＳのウェルとして機能するＰ型ウェル２が位置するように形成される。また、ＰＭＯＳ形成領域のＰ型ウェル１の上に、ＰＭＯＳのウェルとして機能するＮ型ウェル３が位置するように形成される。Ｎ型ウェル３は、Ｐ型ウェル２と同じ厚さである。また、Ｐ型ウェル２の上に、トランジスタのソースドレイン領域１２２が位置するように形成され、Ｎ型ウェル３の上に、トランジスタのソースドレイン領域１２３が位置するように形成される。また、画素領域及び周辺回路領域において、半導体基板表面２００に素子分離部１１６が位置するように形成され、また、半導体基板表面２００の上にゲート絶縁膜１１８とゲート電極１１９と側壁絶縁膜（サイドウォールスペーサ）１２１とが位置するように形成される。
【００１５】
図１２〜図１４は、従来のＭＯＳ型固体撮像装置（図１１を参照）の製造工程を示す断面図である。以下に、図１２〜図１４を用いて、従来のＭＯＳ型固体撮像装置の製造方法を説明する。図１２〜図１４においては、図面の右側に画素領域が示され、左側に周辺回路領域が示されている。
【００１６】
まず、図１２に示す通り、Ｎ型半導体基板１１４の上にＮ型エピタキシャル層１１５を成長させる。次に、素子分離部１１６をＮ型エピタキシャル層１１５の表面に形成する。ここで、例えば、Ｎ型半導体基板１１４の不純物濃度は約５Ｅ１４／ｃｍ3 であり、Ｎ型エピタキシャル層（Ｎ- ）１１５の不純物濃度は約２Ｅ１４／ｃｍ3 である。次に、画素領域のＮ型エピタキシャル層１１５の内部にＮ型の不純物を注入することによってＮ型受光部１１７を形成する。次に、イオン注入によって、Ｎ型エピタキシャル層１１５に、Ｎ型受光部１１７よりも深い位置までＰ型ウェル１を形成する。このイオン注入は、注入される不純物がＮ型エピタキシャル層１１５の深い領域にまで連続して分布するように行う。そして、Ｐ型ウェル１は、半導体基板表面２００から、例えば、２μｍ〜５μｍの深さにまで形成される。また、添加する不純物としてボロン（Ｂ）を注入する場合には、例えば、注入エネルギを１０００ｋｅＶ〜３５００ｋｅＶにしてドーズ量が１Ｅ１０個／ｃｍ2 〜１Ｅ１２個／ｃｍ2 となるようにイオン注入を行う。なお、このＰ型ウェル１は、複数回の注入によって形成してもよい。
【００１７】
次に、図１３に示す通り、ＮＭＯＳ形成領域にＰ型ウェル２をイオン注入によって形成する。ここで、Ｐ型ウェル２は、半導体基板表面２００から、例えば、１μｍ〜１．５μｍの深さにまで形成される。また、添加する不純物としてボロン（Ｂ）を注入する場合には、例えば、注入エネルギを２５０ｋｅＶ〜５００ｋｅＶに設定しドーズ量を１Ｅ１３個／ｃｍ2 〜１Ｅ１４個／ｃｍ2 に設定してイオン注入を行う。
【００１８】
次に、図１４に示す通り、ＰＭＯＳ形成領域にＮ型ウェル３をイオン注入によって形成する。ここで、Ｎ型ウェル３は、Ｐ型ウェル２と同じ深さまで形成され、例えば、半導体基板表面２００から１μｍ〜１．５μｍの深さまで形成される。また、添加する不純物としてリン（Ｐ）を注入する場合には、例えば、注入エネルギを５００ｋｅＶ〜７００ｋｅＶに設定しドーズ量を１Ｅ１３個／ｃｍ2 〜１Ｅ１４個／ｃｍ2 に設定してイオン注入を行う。次に、Ｐ型ウェル２及びＮ型ウェル３の表面領域へイオン注入を行うことによって、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域のそれぞれにトランジスタの閾値電圧ＶＴを制御するためのチャネル領域を形成する（図示せず）。
【００１９】
次に、図１１に示す通り、転送トランジスタを形成するために、画素領域に、シリコン酸化膜からなるゲート絶縁膜１１８を形成した後にポリシリコンからなるゲート電極１１９を形成する。次に、ゲート絶縁膜１１８及びゲート電極１１９の側面に、側壁絶縁膜１２１を形成する。同様に、ＮＭＯＳ及びＰＭＯＳを形成するために、周辺回路領域に、シリコン酸化膜からなるゲート絶縁膜１１８を形成した後にポリシリコンからなるゲート電極１１９を形成する。次に、ゲート絶縁膜１１８及びゲート電極１１９の側面に、側壁絶縁膜１２１（サイドウォールスペーサ）を形成する。次に、画素領域内のトランジスタを形成する領域と周辺回路領域のＮＭＯＳ形成領域とに、Ｎ型不純物をイオン注入することによってトランジスタのソースドレイン領域１２２を形成する。次に、周辺回路領域のＰＭＯＳ形成領域に、Ｐ型不純物をイオン注入することによってトランジスタのソースドレイン領域１２３を形成する。その後、層間絶縁膜、各種配線、マイクロレンズ等（図示せず）を形成する。以上で説明した方法によって、図１１に示す、昇圧回路を備え、かつ、混色を抑制した従来のＭＯＳ型固体撮像装置が製造される。
【特許文献１】特開２００４−２４１５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来のＭＯＳ型固体撮像装置（図１１を参照）には、以下の問題がある。図１１に示す通り、昇圧回路を構成するＰＭＯＳ形成領域の構造は、半導体基板表面２００から順に、Ｎ型ウェル３、Ｐ型ウェル１、Ｎ型エピタキシャル層１１５、Ｎ型半導体基板１１４である。そして、この従来のＭＯＳ型固体撮像装置を駆動する際、Ｎ型エピタキシャル層１１５及びＮ型半導体基板１１４は接地電位であり、Ｎ型ウェル３には昇圧回路によって昇圧された高電圧が印加される。そして、この高電圧が印加されることによって、Ｎ型ウェル３の周りに生ずる空乏層が、Ｎ型エピタキシャル層１１５に達する方向へ拡大してＮ型エピタキシャル層１１５に到達する場合がある。この場合には、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間に流れる電流（以下、パンチスルー電流という）が発生するという問題である。
なお、一般的に、ＭＯＳ型固体撮像装置の製造には、Ｐ型半導体基板が用いられる。このため、ＰＭＯＳのＮ型ウェルとＮ型半導体基板との間に生じるパンチスルー電流の問題は発生しない。
【００２１】
それ故に、本発明の目的は、混色を抑制し、かつ、昇圧回路を備えることによって残像を防止しても、上記したパンチスルー電流の発生を防止することができるＭＯＳ型固体撮像装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明は、Ｎ型半導体基板の上に複数の画素が形成された画素領域と画素領域の周辺回路が形成された周辺回路領域とを備えたＭＯＳ型固体撮像装置に向けられている。本発明のＭＯＳ型固体撮像装置は、画素領域及び周辺回路領域において、Ｎ型半導体基板の上に形成されたＮ型エピタキシャル層と、画素領域において、Ｎ型エピタキシャル層の上に形成された第１のＰ型ウェルと、第１のＰ型ウェルの内部に形成され、フォトダイオードを構成する受光領域とを備え、周辺回路領域において、周辺回路領域の表面から所望の深さまで形成され、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルと、周辺回路領域の表面から所望の深さまで形成され、ＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルと、Ｎ型エピタキシャル層からＮ型ウェルをさえぎる形状に形成された、第１のＰ型ウェルよりも不純物濃度が高い第３のＰ型ウェルとを備えることで、上記目的を達成させる。
【００２３】
第１のＰ型ウェルは、画素領域の表面から深部に向かうにつれて不純物濃度が高くなるレトログレードウェルであって、受光領域の周囲に生ずる空乏層よりも深い位置に不純物濃度の極大を有することが好ましい。また、ＰチャンネルＭＯＳトランジスタは、外部電源電圧よりも昇圧された電圧で駆動してもよい。また、第３のＰ型ウェルの不純物濃度は、１０17個／ｃｍ3 以上であることが好ましい。
【００２４】
本発明は、Ｎ型半導体基板の上に複数の画素が形成された画素領域と画素領域の周辺回路が形成された周辺回路領域とを備えたＭＯＳ型固体撮像装置の製造方法にも向けられている。本発明のＭＯＳ型固体撮像装置の製造方法は、画素領域及び周辺回路領域において、Ｎ型半導体基板の上にＮ型エピタキシャル層を形成するステップと、画素領域及び周辺回路領域の表面から受光領域の周囲に生ずる空乏層よりも深い位置まで第１のＰ型ウェルを形成するステップと、画素領域において、第１のＰ型ウェルの内部に受光領域を形成するステップと、周辺回路領域において、第１のＰ型ウェルの内部に、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルとＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルとを形成するステップと、Ｎ型ウェルの下の領域に、第１のＰ型ウェルよりも不純物濃度が高い第３のＰ型ウェルを、Ｎ型エピタキシャル層からＮ型ウェルをさえぎる形状に形成するステップとを備えることで、上記目的を達成させる。
【００２５】
また、本発明は、画素領域及び周辺回路領域において、Ｎ型半導体基板の上にＮ型エピタキシャル層を形成するステップと、画素領域及び周辺回路領域の表面から受光領域の周囲に生ずる空乏層よりも深い位置にまで第１のＰ型ウェルを形成するステップと、画素領域において、第１のＰ型ウェルの内部に受光領域を形成するステップと、周辺回路領域において、第１のＰ型ウェルの内部に、第１のＰ型ウェルよりも不純物濃度が高い、ＮチャンネルＭＯＳトランジスタを構成する第２のＰ型ウェルを形成するステップと、第２のＰ型ウェルの内部に、ＰチャンネルＭＯＳトランジスタを構成するＮ型ウェルを形成するステップとを備えることで、上記目的を達成させる。
【発明の効果】
【００２６】
上述した本発明によれば、ＭＯＳ型固体撮像装置に残像を抑制するための昇圧回路を備え、かつ、信号電荷（電子）の拡散によって起こる混色を抑制するためにＮ型半導体基板をＭＯＳ型固体撮像装置の製造に用いても、パンチスルー電流を抑制できる。更に、本発明によれば、従来のＭＯＳ型固体撮像装置の製造工程と比べて製造工程を増加させることなく上記した本発明の効果を得ることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
図１は、第１の実施形態のＭＯＳ型固体撮像装置である。以下に、図１を用いて、第１の実施形態のＭＯＳ型固体撮像装置について説明する。図１において、図面の右側に画素領域が示され、図面の左側に、ＣＭＯＳが形成されるＰＭＯＳ形成領域及びＮＭＯＳ形成領域を含む周辺回路領域が示されている。そして、このＣＭＯＳは、昇圧回路によって昇圧された高い電圧によって駆動する。また、画素領域は、上記した、混色を抑制した従来のＭＯＳ型固体撮像装置（図１０を参照）によって形成される。
【００２８】
図１に示す通り、第１の実施形態のＭＯＳ型固体撮像装置は、Ｎ型半導体基板１１４とＮ型エピタキシャル層１１５とＰ型ウェル１とＮ型受光部１１７とＰ型ウェル２とＮ型ウェル３とＰ型ウェル４と素子分離部１１６と受光部表面Ｐ型領域１２０とトランジスタのソースドレイン領域１２２及び１２３とゲート絶縁膜１１８とゲート電極１１９と側壁絶縁膜１２１とを含む。なお、層間絶縁膜、各種配線、マイクロレンズ等は図示していない。
【００２９】
そして、画素領域及び周辺回路領域において、Ｎ型半導体基板１１４の上にＮ型エピタキシャル層１１５が位置するように形成される。ここで、例えば、Ｎ型半導体基板１１４の不純物濃度は約５Ｅ１４／ｃｍ3 でありＮ型エピタキシャル層１１５の不純物濃度は約２Ｅ１４／ｃｍ3 である。また、Ｎ型エピタキシャル層１１５の上に、半導体基板表面２００から基板内部に向かうにつれて不純物濃度が高くなるレトログレードウェルであるＰ型ウェル１が位置するように形成される。また、画素領域において、Ｐ型ウェル１の内部にＮ型受光部１１７が位置するように形成され、半導体基板表面２００に受光部表面Ｐ型領域１２０が位置するように形成される。また、ＮＭＯＳ形成領域のＰ型ウェル１の上に、ＮＭＯＳのウェルとして機能するＰ型ウェル２が位置するように形成される。また、ＰＭＯＳ形成領域のＰ型ウェル１の上に、Ｐ型ウェル４が位置するように形成される。ここで、Ｐ型ウェル４は、Ｐ型ウェル１よりも不純物濃度が高く、Ｐ型ウェル４の不純物濃度は、１０17個／ｃｍ3 以上であることが好ましい。また、ＰＭＯＳ形成領域のＰ型ウェル４の上に、ＰＭＯＳのウェルとして機能するＮ型ウェル３が位置するように形成される。ここで、Ｎ型ウェル３の厚さは、Ｐ型ウェル２の厚さよりも薄い。また、Ｐ型ウェル２の上に、トランジスタのソースドレイン領域１２２が位置するように形成され、Ｎ型ウェル３の上に、トランジスタのソースドレイン領域１２３が位置するように形成される。また、画素領域及び周辺回路領域において、半導体基板表面２００に素子分離部１１６が位置するように形成され、また、半導体基板表面２００の上にゲート絶縁膜１１８とゲート電極１１９と側壁絶縁膜（サイドウォールスペーサ）１２１とが位置するように形成される。
【００３０】
上記したＰ型ウェル４は、Ｐ型ウェル１と同様に、ＰＭＯＳを構成するＮ型ウェル３とＮ型エピタキシャル層１１５との間を絶縁する機能を有する。そして、Ｐ型ウェル４の不純物濃度を、Ｐ型ウェル１の不純物濃度よりも高くすることによってＰ型ウェル４の絶縁機能が向上する。このことによって、第１の実施形態のＭＯＳ型固体撮像装置は、従来のＭＯＳ型固体撮像装置よりもＮ型ウェル３とＮ型エピタキシャル層１１５との間を電気的に分離する特性を向上させることができる。この結果として、パンチスルー電流の発生を抑制できる。これに加えて、第１の実施形態のＭＯＳ型固体撮像装置（図１を参照）は、従来のＭＯＳ型固体撮像装置（図１１を参照）と比べて、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間を絶縁するＰ型ウェルが厚い。このことによって、第１の実施形態のＭＯＳ型固体撮像装置は、従来のＭＯＳ型固体撮像装置よりもＮ型ウェル３とＮ型エピタキシャル層１１５との間を電気的に分離する特性を向上させることができるので、更に、パンチスルー電流の発生を抑制できる。
【００３１】
図２は、従来のＭＯＳ型固体撮像装置における、昇圧回路を構成するＰＭＯＳのＮ型ウェル３からＮ型エピタキシャル層１１５及びＮ型半導体基板１１４に至る深さ方向の内部ポテンシャルの変化を示すエネルギーバンド図である。図３は、第１の実施形態のＭＯＳ型固体撮像装置における、昇圧回路を構成するＰＭＯＳのＮ型ウェル３からＮ型エピタキシャル層１１５及びＮ型半導体基板１１４に至る深さ方向の内部ポテンシャルの変化を示すエネルギーバンド図である。なお、図２及び図３の縦方向は内部ポテンシャルを示し、図２及び図３の横方向は距離を示す。また、図２の（ａ）及び図３の（ａ）は、Ｎ型ウェル３に通常のバイアス電圧（例えば、＋３Ｖ）が印加されるときの内部ポテンシャルを示す。また、図２の（ｂ）及び図３の（ｂ）は、Ｎ型ウェル３に昇圧回路によって高いバイアス電圧（例えば、＋５Ｖ）が印加されたときの内部ポテンシャルを示す。以下では、図２及び図３を用いて、Ｎ型エピタキシャル層１１５及びＮ型半導体基板１１４と、Ｎ型ウェル３との間のパンチスルー電流の発生について説明する。
【００３２】
まず、従来のＭＯＳ型固体撮像装置について説明する。図２の（ａ）に示す通り、Ｎ型ウェル３からＰ型ウェル１にかけて、電子がＰ型ウェル１の方向に移動しないようなポテンシャルバリヤが生じている。そして、図２の（ｂ）に示す通り、ＰＭＯＳを駆動するためにＮ型ウェル３に高いバイアス電圧（例えば、＋５Ｖ）が印加されると、ポテンシャルバリヤは高くなるが、空乏層領域は拡大する。そして、空乏層領域がＮ型エピタキシャル層１１５にまで到達するとパンチスルー電流が発生する。
【００３３】
次に、第１の実施形態のＭＯＳ型固体撮像装置について説明する。図３の（ａ）に示す通り、Ｎ型ウェル３からＰ型ウェル１にかけて、電子がＰ型ウェル１の方向に移動しないようなポテンシャルバリヤが生じている。ここで、Ｐ型ウェル１よりも不純物濃度が高いＰ型ウェル４が形成されていることによって、図２の（ａ）に示すよりもポテンシャルバリヤが高い。そして、図３の（ｂ）に示す通り、ＰＭＯＳを駆動するためにＮ型ウェル３に高いバイアス電圧（例えば、＋５Ｖ）が印加されると、ポテンシャルバリヤは高くなり、また、空乏層領域は拡大する。ここで、Ｐ型ウェル４の不純物濃度は、Ｐ型ウェル１の不純物濃度より高いので、図２の（ｂ）に示すよりも空乏層領域は拡大しない。加えて、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間を絶縁するＰ型ウェルが、従来のＭＯＳ型固体撮像装置より厚い。このことによって、従来のＭＯＳ型固体撮像装置よりも、空乏層領域がＮ型エピタキシャル層１１５にまで到達し難い。この結果として、第１の実施形態のＭＯＳ型固体撮像装置は、従来のＭＯＳ型固体撮像装置よりもパンチスルー電流の発生を抑制できる。
【００３４】
ここで、第１の実施形態のＭＯＳ型固体撮像装置の画素領域には、背景技術で説明したＰ型ウェル１が形成されている。背景技術で説明した通り、このＰ型ウェル１はレトログレードウェルであってＮ型受光部１１７の下にＰ型高濃度領域１２４（図１０を参照）を備えている。従って、第１の実施形態のＭＯＳ型固体撮像装置は、上記したパンチスルー電流の発生を抑制できると共に混色を防止できる。
【００３５】
以上で説明した通り、第１の実施形態のＭＯＳ型固体撮像装置は、混色を抑制し、かつ、昇圧回路を備えることによって残像を防止しても、パンチスルー電流の発生を防止することができる。
【００３６】
図４は、第１の実施形態のＭＯＳ型固体撮像装置の製造工程を示す断面図である。以下に、第１の実施形態のＭＯＳ型固体撮像装置の製造方法について、図４を用いて説明する。なお、図４に示す製造工程より前の製造工程は、背景技術で説明した製造工程（図１２及び図１３を参照）と同じであるので、説明を省略する。また、図４において、図面の右側に画素領域が示され、左側に周辺回路領域が示されている。
【００３７】
まず、背景技術で説明した従来の製造方法（図１２及び図１３を参照）を用いて図１３に示す状態にする。次に、図４に示す通り、イオン注入によってＮ型ウェル３をＰＭＯＳ形成領域に形成する。このとき、Ｎ型ウェル３が形成される半導体基板表面２００からの深さを、例えば、１μｍ〜１．３μｍとして、Ｐ型ウェル２が形成される半導体基板表面２００からの深さより浅くする。不純物としてリン（Ｐ）を添加する場合には、例えば、イオン注入のエネルギを５００ｋｅＶ〜６５０ｋｅＶにしドーズ量を１Ｅ１３個／ｃｍ2 〜１Ｅ１４個／ｃｍ2 にしてイオン注入を行う。次に、イオン注入によって、Ｐ型ウェル４をＮ型ウェル３の下の領域に形成する。そして、Ｐ型ウェル４は、例えば、半導体基板表面２００からの深さが１．５μｍ〜２μｍとなるように形成する。不純物としてボロン（Ｂ）を添加する場合には、例えば、イオン注入のエネルギを３５０ｋｅＶ〜６００ｋｅＶにしドーズ量を１Ｅ１３個／ｃｍ2 〜１Ｅ１４個／ｃｍ2 にしてイオン注入を行う。次に、Ｐ型ウェル２及びＮ型ウェル３の表面領域へイオン注入を行うことによって、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域のそれぞれにトランジスタの閾値電圧ＶＴを制御するためのチャネル領域を形成する（図示せず）。
【００３８】
次に、図１に示す通り、従来のＭＯＳ型固体撮像装置の製造方法と同様に（図１１を参照）、画素領域に、ゲート絶縁膜１１８を形成した後にゲート電極１１９を形成する。次に、ゲート絶縁膜１１８及びゲート電極１１９の側面に、側壁絶縁膜１２１を形成する。同様に、周辺回路領域に、ゲート絶縁膜１１８を形成した後にゲート電極１１９を形成する。次に、ゲート絶縁膜１１８及びゲート電極１１９の側面に、側壁絶縁膜１２１を形成する。次に、画素領域内のトランジスタを形成する領域と周辺回路領域のＮＭＯＳ形成領域とに、トランジスタのソースドレイン領域１２２を形成する。次に、ＰＭＯＳ形成領域に、ソースドレイン領域１２３を形成する。その後、層間絶縁膜、各種配線、マイクロレンズ等を形成する。以上に説明した製造方法によって、第１の実施形態のＭＯＳ型固体撮像装置が製造できる。
【００３９】
なお、図５は、第１の実施形態に係る別のＭＯＳ型固体撮像装置である。図５に示す通り、従来のＭＯＳ型固体撮像装置（図１１を参照）と同様に、Ｎ型ウェル３は、Ｐ型ウェル２と同じ厚さである。そして、Ｐ型ウェル４は、Ｎ型ウェル３の下に位置するように形成され、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間隔と同じ厚さである。ここで、Ｐ型ウェル４は、Ｐ型ウェル１よりも不純物濃度が高く、Ｐ型ウェル４の不純物濃度は、１０17個／ｃｍ3 以上であることが好ましい。なお、Ｐ型ウェル４を形成する際には、添加する不純物がボロン（Ｂ）の場合には、例えば、注入エネルギを１０００ｋｅＶ〜３５００ｋｅＶにしドーズ量を１Ｅ１３個／ｃｍ2 〜１Ｅ１４個／ｃｍ2 にしてイオン注入を行う。以上の構成では、Ｎ型ウェル３からＮ型エピタキシャル層１１５までの間隔を広くすることによって得られる、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間を電気的に分離する特性が向上するという効果はない。しかし、Ｐ型ウェル４の不純物濃度をＰ型ウェル１の不純物濃度より高くすることによって得られる、既に説明した、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間を電気的に分離する特性を向上させてパンチスルー電流を抑制するという効果がある。
【００４０】
（第２の実施形態）
図６は、第２の実施形態のＭＯＳ型固体撮像装置である。以下に、図６を用いて、第２の実施形態のＭＯＳ型固体撮像装置について説明する。第２の実施形態のＭＯＳ型固体撮像装置は、Ｎ型ウェル３の下に、Ｐ型ウェル４の代わりにＰ型ウェル２の一部が位置するように形成されている点で第１の実施形態のＭＯＳ型固体撮像装置と異なる。従って、以下では、この異なる点を中心に説明する。なお、図６において、第１の実施形態のＭＯＳ型固体撮像装置（図１を参照）と同じ構成要素については、同じ参照符号を用いる。
【００４１】
図６に示す通り、第２の実施形態のＭＯＳ型固体撮像装置は、Ｎ型半導体基板１１４とＮ型エピタキシャル層１１５とＰ型ウェル１とＮ型受光部１１７とＰ型ウェル２とＮ型ウェル３と素子分離部１１６と受光部表面Ｐ型領域１２０とトランジスタのソースドレイン領域１２２及び１２３とゲート絶縁膜１１８とゲート電極１１９と側壁絶縁膜１２１とを含む。なお、層間絶縁膜、各種配線、マイクロレンズ等は図示していない。
【００４２】
そして、画素領域及び周辺回路領域において、Ｎ型半導体基板１１４の上にＮ型エピタキシャル層１１５が位置するように形成される。また、Ｎ型エピタキシャル層１１５の上に、レトログレードウェルであるＰ型ウェル１が位置するように形成される。また、画素領域において、Ｐ型ウェル１の内部にＮ型受光部１１７が位置するように形成され、半導体基板表面２００に受光部表面Ｐ型領域１２０が位置するように形成される。また、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域のＰ型ウェル１の上に、ＮＭＯＳのウェルとして機能するＰ型ウェル２が位置するように形成される。そして、ＰＭＯＳ形成領域のＰ型ウェル２の上に、ＰＭＯＳのウェルとして機能するＮ型ウェル３が位置するように形成される。ここで、Ｐ型ウェル２は、Ｐ型ウェル１よりも不純物濃度が高く、Ｐ型ウェル２の不純物濃度は１０17個／ｃｍ3 以上であることが好ましい。また、Ｐ型ウェル２の上に、ソースドレイン領域１２２が位置するように形成され、Ｎ型ウェル３の上に、ソースドレイン領域１２３が位置するように形成される。また、画素領域及び周辺回路領域において、半導体基板表面２００に素子分離部１１６が位置するように形成され、また、半導体基板表面２００の上にゲート絶縁膜１１８とゲート電極１１９と側壁絶縁膜１２１とが位置するように形成される。
【００４３】
第２の実施形態のＭＯＳ型固体撮像装置（図６を参照）は、従来のＭＯＳ型固体撮像装置（図１１を参照）と比べて、Ｐ型ウェル３の下に在るＰ型ウェル２の厚み分だけＮ型ウェル３とＮ型エピタキシャル層１１５との間を絶縁するＰ型ウェルが厚い。このことによって、第２の実施形態のＭＯＳ型固体撮像装置は、従来のＭＯＳ型固体撮像装置よりもＮ型ウェル３とＮ型エピタキシャル層１１５との間を電気的に分離する特性を向上させることができる。この結果として、パンチスルー電流の発生を抑制できる。これに加えて、Ｐ型ウェル２の不純物濃度はＰ型ウェル１の不純物濃度よりも高いので、Ｎ型ウェル３とＮ型エピタキシャル層１１５との間の絶縁機能が向上して、よりパンチスルー電流の発生を抑制できる。また、第１の実施形態で説明した理由によって、第２の実施形態のＭＯＳ型固体撮像装置は、混色を防止できる。
【００４４】
以上で説明した効果は、第１の実施形態のＭＯＳ型固体撮像装置のもつ効果と同様である。しかし、以下に説明する通り、第２の実施形態のＭＯＳ型固体撮像装置を製造する際には、Ｐ型ウェル４を形成する工程は不要である。このことによって、第２の実施形態のＭＯＳ型固体撮像装置の製造コストは、第１の実施形態のＭＯＳ型固体撮像装置の製造コストよりも抑えることができる。
【００４５】
図７及び図８は、第２の実施形態のＭＯＳ型固体撮像装置の製造工程を示す断面図である。以下に、第２の実施形態のＭＯＳ型固体撮像装置の製造方法について、図７及び図８を用いて説明する。なお、図７に示す製造工程より前の製造工程は、背景技術で説明した製造工程（図１２を参照）と同じであるので、説明を省略する。
【００４６】
まず、背景技術で説明した従来の製造方法を用いて図１２に示す状態にする。次に、図７に示す通り、イオン注入によって周辺回路領域全体にＰ型ウェル２を形成する。このとき、Ｐ型ウェル２は、例えば、半導体基板表面２００から１μｍ〜１．５μｍの深さにまで形成する。添加する不純物がボロン（Ｂ）の場合には、例えば、注入エネルギを２５０ｋｅＶ〜５００ｋｅＶに設定しドーズ量を１Ｅ１３個／ｃｍ2 〜１Ｅ１４個／ｃｍ2 に設定してイオン注入する。そして、Ｐ型ウェル２の不純物濃度は、Ｐ型ウェル１の不純物濃度よりも高く１０17個／ｃｍ3 以上であることが好ましい。
【００４７】
次に、図８に示す通り、イオン注入によって、ＰＭＯＳ形成領域にＮ型ウェル３を形成する。Ｎ型ウェル３は、Ｐ型ウェル２よりも浅い位置に形成される。例えば、Ｎ型ウェル３は、半導体基板表面２００から１μｍ〜１．３μｍの深さまで形成される。このことによって、Ｎ型ウェル３の下の領域に、Ｐ型ウェル１よりも不純物濃度が高いＰ型ウェル２が存在することになる。そして、例えば、Ｎ型ウェル３を形成するために添加する不純物がリン（Ｐ）の場合には、注入エネルギを５００ｋｅＶ〜６５０ｋｅＶとする。そして、ドーズ量は、Ｐ型ウェル２の領域にＮ型ウェルを形成するので、従来のＭＯＳ型固体撮像装置のＮ型ウェル３よりも多くする。例えば、ドーズ量は、３Ｅ１３個／ｃｍ2 〜３Ｅ１４個／ｃｍ2 となるようにイオン注入を行う。
【００４８】
次に、図１１を用いて説明した従来のＭＯＳ型固体撮像装置の製造方法と同様に、ゲート絶縁膜１１８、ゲート電極１１９、側壁絶縁膜１２１、ソースドレイン領域１２２及び１２３を形成する。その後、層間絶縁膜、各種配線、マイクロレンズ等を形成する。以上に説明した製造方法によって、図９に示す第２の実施形態のＭＯＳ型固体撮像装置が製造できる。
【産業上の利用可能性】
【００４９】
本発明は、ＭＯＳ型固体撮像装置及びＭＯＳ型固体撮像装置の製造方法等に利用可能であり、特に、混色を抑制し、かつ、昇圧回路を備えることによって残像を防止したうえでパンチスルー電流の発生を防止したい場合等に有効である。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態のＭＯＳ型固体撮像装置
【図２】従来のＭＯＳ型固体撮像装置における、昇圧回路を構成するＰＭＯＳのＮ型ウェル３からＮ型エピタキシャル層１１５及びＮ型半導体基板１１４に至る深さ方向の内部ポテンシャルの変化を示すエネルギーバンド図
【図３】第１の実施形態のＭＯＳ型固体撮像装置における、昇圧回路を構成するＰＭＯＳのＮ型ウェル３からＮ型エピタキシャル層１１５及びＮ型半導体基板１１４に至る深さ方向の内部ポテンシャルの変化を示すエネルギーバンド図
【図４】第１の実施形態のＭＯＳ型固体撮像装置の製造工程を示す断面図
【図５】第１の実施形態に係る別のＭＯＳ型固体撮像装置
【図６】第２の実施形態のＭＯＳ型固体撮像装置
【図７】第２の実施形態のＭＯＳ型固体撮像装置の製造工程を示す断面図
【図８】第２の実施形態のＭＯＳ型固体撮像装置の製造工程を示す断面図
【図９】昇圧回路を備えるＭＯＳ型固体撮像装置の一例
【図１０】混色を抑制した従来のＭＯＳ型固体撮像装置の構造を示す断面図
【図１１】昇圧回路を備え、かつ、混色を抑制した従来のＭＯＳ型固体撮像装置
【図１２】昇圧回路を備え、かつ、混色を抑制した従来のＭＯＳ型固体撮像装置の製造工程を示す断面図
【図１３】昇圧回路を備え、かつ、混色を抑制した従来のＭＯＳ型固体撮像装置の製造工程を示す断面図
【図１４】昇圧回路を備え、かつ、混色を抑制した従来のＭＯＳ型固体撮像装置の製造工程を示す断面図
【符号の説明】
【００５１】
１、２、４    Ｐ型ウェル、
３    Ｎ型ウェル
１００    Ｐ型半導体基板
１０１、１１４    Ｎ型半導体基板
１１６    素子分離、
１０４    フォトダイオード間Ｐ型分離領域
１１７    Ｎ型受光部
１０６    空乏層
１０７    空乏層内で光電変換した電子
１０９    空乏層外で光電変換した電子
１１８    ゲート酸化膜
１１９    ゲート電極
１１５    Ｎ型エピタキシャル層
１２０    受光部表面Ｐ型領域
１２１    側壁絶縁膜
１２２    Ｎ型ソースドレイン領域
１２３    Ｐ型ソースドレイン領域
１２４    Ｐ型高濃度不純物領域
２００    半導体基板表面
【図１】
2007329179.tif 000003
【図２】
2007329179.tif 000004
【図３】
2007329179.tif 000005
【図４】
2007329179.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2007329179.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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