(57)【要約】      （修正有）【課題】Ｖｐｐトランジスタの特性の劣化やばらつきが少なく、安定したフラッシュメモリのメモリセル特性を得ることができる半導体記憶装置の製造方法を得ること。【解決手段】半導体基板１０上に酸化膜２２ａと導電膜２３ａとを順に堆積し、メモリセル部において所定の形状に導電膜２３ａをパターニングするとともに、ロジック部上の導電膜２３ａを除去する工程と、半導体基板１０上の全面に酸化膜２４−１ａと窒化膜２４−２ａを順に形成する工程と、Ｖｐｐトランジスタの形成領域の窒化膜２４−２ａ、酸化膜２４−１ａおよび酸化膜２２ａを除去する工程と、ＩＳＳＧ酸化法によってメモリセル部の窒化膜２４−２ａ上に酸化膜と、Ｖｐｐトランジスタの形成領域の半導体基板１０表面にゲート酸化膜とを形成する工程と、熱酸化法によってＶｐｐトランジスタの形成領域のゲート酸化膜の膜厚を均一化する工程と、を含む。【選択図】        図２−１
2007329341.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜、フローティングゲート、ＯＮＯ膜からなるキャパシタ絶縁膜およびコントロールゲートを順に積層させたフラッシュゲート電極を有するメモリトランジスタによって構成されるメモリセル部と、前記メモリトランジスタへの書込みを行う書込み電圧の制御を行うＶｐｐトランジスタを含むロジック部とが混載された半導体記憶装置の製造方法において、
半導体基板上に前記メモリセル部の前記ゲート酸化膜とフローティングゲートの基となる第１の酸化膜と導電膜とを順に堆積し、前記メモリセル部において前記半導体基板上に形成された素子分離絶縁膜に対応する所定の形状に前記導電膜をパターニングするとともに、前記ロジック部上の前記導電膜を除去する第１の工程と、
前記半導体基板上の全面に、前記キャパシタ絶縁膜の一部を構成する第２の酸化膜と窒化膜を順に形成する第２の工程と、
前記Ｖｐｐトランジスタの形成領域の前記窒化膜、前記第２の酸化膜および前記第１の酸化膜を除去する第３の工程と、
ＩＳＳＧ酸化法によって前記メモリセル部の前記窒化膜上に第３の酸化膜と、前記Ｖｐｐトランジスタ形成領域の前記半導体基板表面にゲート酸化膜と、を形成する第４の工程と、
熱酸化法によって、前記Ｖｐｐトランジスタの形成領域の前記ゲート酸化膜の膜厚を均一化する第５の工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセル部とロジック部とが混載されたフラッシュメモリなどの半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
図４−１〜図４−１４は、メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図であり、図５−１〜図５−１４は、それぞれ図４−１〜図４−１４のメモリセル部におけるＡ−Ａ矢視断面図である。
【０００３】
まず、シリコン基板などの半導体基板１０上に、ＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって、メモリセル部とロジック部を電気的に分離し、また各部内のトランジスタなどの素子を電気的に分離するための素子分離絶縁膜１１を形成する（図４−１、図５−１）。ここで、メモリセル部とは、フラッシュメモリのメモリトランジスタ（図中、Ｆｌａｓｈ  Ｍ／Ｃと表記している。）２０が配置される部分であり、ロジック部とは、メモリセル部のメモリトランジスタ２０を制御する部分である。ロジック部には、メモリセル部のメモリトランジスタ２０に対して電源電圧を供給するトランジスタ（以下、Ｖｃｃトランジスタという。また、図中、ＶｃｃＴｒ．と表記している。）４０や、メモリトランジスタ２０にデータの書込みを行う際の電圧を供給するトランジスタ（以下、Ｖｐｐトランジスタという。また、図中、ＶｐｐＴｒ．と表記している。）５０が配置される。なお、以下の説明では、ロジック部の製造方法としてＶｃｃトランジスタ４０とＶｐｐトランジスタ５０の製造方法を示す。また、メモリセル部（メモリトランジスタ２０）が形成される領域をメモリセル形成領域ＲFといい、ロジック部が形成される領域をロジック形成領域ＲLという。
【０００４】
ついで、半導体基板１０上の全面にゲート酸化膜の基となる酸化膜２２ａとメモリセル形成領域ＲFにおけるメモリトランジスタ２０のフローティングゲートの基となる注入ポリシリコンからなる導電膜２３ａとを、ＣＶＤ（Chemical Vapor Deposition）法などによって順に形成する（図４−２、図５−２）。その後、導電膜２３ａ上にレジストを塗布し、フォトリソグラフィによってメモリセル形成領域ＲFの素子分離絶縁膜１１で囲まれる平面領域のみがマスクされるようにレジストのパターニングを行ってレジストマスクを作成し、このレジストマスクをマスクとしてエッチングを行い、導電膜２３ａをパターニングする（図４−３、図５−３）。
【０００５】
レジストマスクを除去した後、メモリセル形成領域ＲFにおけるメモリトランジスタ２０のキャパシタ絶縁膜の基となる酸化膜、窒化膜、酸化膜を順に半導体基板１０上に堆積する（図４−４、図５−４）。なお、以下では、これらの酸化膜、窒化膜および酸化膜をＯＮＯ膜２４ａという。その後、ロジック形成領域ＲL中のＶｐｐトランジスタ５０が形成される領域（以下、Ｖｐｐトランジスタ形成領域という）以外をレジストマスク１０１でカバーし、Ｖｐｐトランジスタ形成領域のＯＮＯ膜２４ａと酸化膜２２ａを除去し、Ｖｐｐトランジスタ５０のゲート酸化膜の基となる酸化膜５２ａを熱酸化法で形成する（図４−５、図５−５）。同様に、Ｖｃｃトランジスタ４０が形成される領域（以下、Ｖｃｃトランジスタ形成領域という）以外をレジストマスク１０２でカバーし、Ｖｃｃトランジスタ形成領域のＯＮＯ膜２４ａと酸化膜２２ａを除去し、Ｖｃｃトランジスタ４０のゲート酸化膜の基となる酸化膜４２ａをＩＳＳＧ（In-Situ Steam Generation）酸化法で形成する（図４−６、図５−６）。ここでＶｐｐトランジスタ５０のみ熱酸化法で酸化膜５２ａを形成している理由として、フラッシュメモリの内蔵マイコンのＶｐｐトランジスタ５０用のゲート酸化膜５２の膜厚が１５ｎｍ程度と厚いため、Ｖｃｃトランジスタ４０で用いられるＩＳＳＧ酸化法を行うと、ウェハ１枚あたりの処理時間がかかってしまい、スループットが悪いこと、また、スループットを上げるために成膜温度を上げることがトランジスタ特性安定化のためには容易ではないことが挙げられる。
【０００６】
ついで、メモリトランジスタ２０ではコントロールゲートの基となり、Ｖｃｃトランジスタ４０とＶｐｐトランジスタ５０ではゲート電極の基となるポリシリコン層２５ａ（図示しないが注入ポリシリコン層とするための注入レイヤを有する場合もある）と、絶縁膜１０３とを順に半導体基板１０上の全面に堆積し（図４−７、図５−７）、メモリセル形成領域ＲFとロジック形成領域ＲLにゲート電極加工のための図示しないレジストマスクを用いて、絶縁膜１０３をドライエッチングする（図４−８、図５−８）。これにより、ゲート電極が形成される領域にのみ絶縁膜１０３ａが残される状態となる。その後、メモリセル形成領域ＲFだけレジストマスク１０４で覆い、ロジック形成領域ＲLのＶｃｃトランジスタ４０やＶｐｐトランジスタ５０などの周辺トランジスタ部分のポリシリコン層２５ａをドライエッチングしてそれぞれゲート電極４３，５３を形成する（図４−９、図５−９）。
【０００７】
ついで、ロジック形成領域ＲLだけレジストマスク１０５で覆い、メモリセル形成領域ＲFのポリシリコン層２５ａ、ＯＮＯ膜２４ａおよび導電膜２３ａをエッチングして、下から順にフローティングゲート、キャパシタ絶縁膜およびコントロールゲートからなるフラッシュゲート電極を加工する（図４−１０、図５−１０）。その後、メモリセル形成領域ＲFのフラッシュゲート電極と、ロジック形成領域ＲLのＶｃｃトランジスタ４０とＶｐｐトランジスタ５０のゲート電極４３，５３をマスクとして、半導体基板１０上の浅い領域に不純物を低濃度でイオン注入したエクステンション部２８，４８，５８を形成する。
【０００８】
ついで、半導体基板１０上の全面に酸化膜を堆積し、フラッシュゲート電極とゲート電極の線幅方向側面にのみ酸化膜が残るようにエッチングを行って、メモリトランジスタ２０、Ｖｃｃトランジスタ４０およびＶｐｐトランジスタ５０のそれぞれにサイドウォール２６，４４，５４を形成する。なお、このとき、メモリセル形成領域ＲF上に形成された酸化膜２２ａ、Ｖｃｃトランジスタ形成領域上に形成された酸化膜４２ａ、Ｖｐｐトランジスタ形成領域上に形成された酸化膜５２ａ、およびフラッシュゲート電極とゲート電極４３，５３上の絶縁膜１０３ａも一緒にエッチングされ、除去される。そして、サイドウォール２６，４４，５４を有するフラッシュゲート電極とゲート電極４３，５３をマスクとして、半導体基板１０上に不純物を高濃度でイオン注入して活性化させたソース／ドレイン領域２７，４７，５７を形成する（図４−１１、図５−１１）。ついで、半導体基板１０上の全面にコンタクト層間膜（絶縁膜）６１を堆積し、ソース／ドレイン領域２７，４７，５７との配線を行うためのコンタクトホール６３ａを開口し、このコンタクトホール６３ａにＷなどからなるプラグ６３を形成する（図４−１２、図５−１２）。その後、コンタクト層間膜６１上に所定のパターンの第１ＡＬ配線６２を形成した後（図４−１３、図５−１３）、コンタクト層間膜６１上に層間膜（絶縁膜）７１を形成する。そして、層間膜７１内の所定の位置に、第１ＡＬ配線６２と接続するための図示しないスルホールを開口し、スルホール内にプラグを埋め込み、層間膜７１上に所定のパターンの第２ＡＬ配線７２を形成することで（図４−１４、図５−１４）、フラッシュメモリ内蔵ロジック回路が形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の技術によれば、図４−５に示されるＶｐｐトランジスタ５０用のゲート酸化膜の基となる酸化膜５２ａを熱酸化法で形成しているため、素子分離絶縁膜１１の端部で酸化膜５２ａの薄膜化によるトランジスタ特性の劣化やバラツキが大きくなってしまうという問題点があった。また、図４−５と図４−６に示されるＶｐｐトランジスタ５０とＶｃｃトランジスタ４０の周辺トランジスタのゲート酸化膜の基となる酸化膜４２ａ，５２ａの形成工程においてＯＮＯ膜２４ａ上にレジストマスク１０１，１０２が形成されるが、このレジストマスク１０１を除去する際に行うＡＰＭ洗浄では、図６に示されるようにＯＮＯ膜２４ａを構成する上側の酸化膜２４−３ａがエッチングされてしまうことからデバイスの容量のバラツキが大きくなってしまうという問題点もあった。さらに、上記工程で写真製版再生処理が入ることによって、バラツキがさらに増えるため、安定したフラッシュメモリのメモリセル特性が得られないという問題点もあった。
【００１０】
この発明は、上記に鑑みてなされたもので、フラッシュメモリ内蔵ロジック回路の製造方法において、ＶｐｐトランジスタとＶｃｃトランジスタの特性の劣化やばらつきが少なく、安定したフラッシュメモリのメモリセル特性を得ることができる半導体記憶装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、この発明にかかる半導体記憶装置の製造方法は、半導体基板上にゲート酸化膜、フローティングゲート、ＯＮＯ膜からなるキャパシタ絶縁膜およびコントロールゲートを順に積層させたフラッシュゲート電極を有するメモリトランジスタによって構成されるメモリセル部と、前記メモリトランジスタへの書込みを行う書込み電圧の制御を行うＶｐｐトランジスタを含むロジック部とが混載された半導体記憶装置の製造方法において、半導体基板上に前記メモリセル部の前記ゲート酸化膜とフローティングゲートの基となる第１の酸化膜と導電膜とを順に堆積し、前記メモリセル部において前記半導体基板上に形成された素子分離絶縁膜に対応する所定の形状に前記導電膜をパターニングするとともに、前記ロジック部上の前記導電膜を除去する第１の工程と、前記半導体基板上の全面に、前記キャパシタ絶縁膜の一部を構成する第２の酸化膜と窒化膜を順に形成する第２の工程と、前記Ｖｐｐトランジスタの形成領域の前記窒化膜、前記第２の酸化膜および前記第１の酸化膜を除去する第３の工程と、ＩＳＳＧ酸化法によって前記メモリセル部の前記窒化膜上に第３の酸化膜と、前記Ｖｐｐトランジスタ形成領域の前記半導体基板表面にゲート酸化膜と、を形成する第４の工程と、熱酸化法によって、前記Ｖｐｐトランジスタの形成領域の前記ゲート酸化膜の膜厚を均一化する第５の工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、Ｖｐｐトランジスタ用のゲート酸化膜の形成をＩＳＳＧ酸化と熱酸化に分けて形成するようにしたので、所望の厚さのゲート酸化膜を有するＶｐｐトランジスタを得ることができ、Ｖｐｐトランジスタの特性劣化を抑制し、かつＯＮＯ膜の膜減りも抑制することができるという効果を有する。また、ＯＮＯ膜の最上層の酸化膜（第３の酸化膜）が形成される前に、窒化膜上に形成したレジストマスクを用いて、ロジック形成領域の酸化膜（第１の酸化膜）とＯＮＯ膜を構成する酸化膜（第２の酸化膜）と窒化膜のエッチングを行い、その後にＯＮＯ膜の最上層の酸化膜（第３の酸化膜）を形成し、さらにポリシリコン層を堆積するようにしたので、ウェットエッチング処理でのＯＮＯ膜（上側の第３の酸化膜）の膜減りを抑制し、フラッシュメモリのセル特性を改善することができるという効果も有する。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照して、この発明にかかる半導体記憶装置の製造方法の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１４】
図１は、この発明が適用される半導体記憶装置の構造を模式的に示す断面図である。この図１に示される半導体記憶装置は、フラッシュメモリ内蔵ロジック回路であり、記憶部としてのフラッシュメモリのメモリトランジスタ２０からなるメモリセル部と、メモリセル部に対する制御を行うロジック部と、を含み、それぞれメモリセル形成領域ＲFとロジック形成領域ＲLに形成される。
【００１５】
メモリセル部は、半導体基板１０のメモリセル形成領域ＲFの素子分離絶縁膜１１で分離された領域上に、ゲート酸化膜２２、フローティングゲート２３、キャパシタ絶縁膜２４およびコントロールゲート２５が積層され、この積層体の線幅方向の両側側面にサイドウォール２６を有するゲート構造２１と、このゲート構造２１の線幅方向両側の基板表面に高濃度拡散層によって形成されたソース／ドレイン領域２７と、このソース／ドレイン領域２７のチャネル領域側に低濃度拡散層によって形成されたエクステンション部２８と、を備えるＬＤＤ（Lightly Doped Drain）構造を有するメモリトランジスタ２０によって構成される。
【００１６】
ロジック部のＶｃｃトランジスタ４０とＶｐｐトランジスタ５０は、ともに、半導体基板１０のロジック形成領域ＲLの素子分離絶縁膜１１で分離された領域上に、ゲート酸化膜４２，５２およびゲート電極４３，５３が積層され、この積層体の線幅方向の両側側面にサイドウォール４４，５４を有するゲート構造４１，５１と、このゲート構造４１，５１の線幅方向両側の基板表面に高濃度拡散層によって形成されたソース／ドレイン領域４７，５７と、このソース／ドレイン領域４７，５７のチャネル領域側に低濃度拡散層によって形成されたエクステンション部４８，５８と、を備えるＬＤＤ構造を有するトランジスタ４０，５０によって構成される。
【００１７】
これらのメモリセル形成領域ＲFに形成されたメモリトランジスタ２０とロジック形成領域ＲLに形成されたＶｃｃトランジスタ４０とＶｐｐトランジスタ５０上には、コンタクト層間膜６１が形成され、コンタクト層間膜６１上には、所定の形状にパターニングされた第１ＡＬ配線６２が形成される。この第１ＡＬ配線６２とメモリトランジスタ２０、Ｖｃｃトランジスタ４０およびＶｐｐトランジスタ５０のソース／ドレイン領域２７，４７，５７とは、コンタクト層間膜６１に形成されたコンタクトホールに埋め込まれたＷプラグ６３によって電気的に接続される。
【００１８】
また、コンタクト層間膜６１上にはさらに層間膜７１が形成され、層間膜７１上には、所定の形状にパターンニングされた第２ＡＬ配線７２が形成される。この第２ＡＬ配線７２は、層間膜７１中の所定の位置に形成された図示しないスルホールに埋め込まれたＷなどのプラグによって下層の第１ＡＬ配線６２と電気的に接続される。
【００１９】
つぎに、このような構造を有する半導体記憶装置の製造方法について説明する。図２−１〜図２−２は、この発明にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図であり、図３−１〜図３−２は、図２−１〜図２−２のＡ−Ａ矢視断面図である。まず、背景技術の図４−１〜図４−３と図５−１〜図５−３で説明したように、ＬＯＣＯＳ法やＳＴＩ法などによって、メモリセル形成領域ＲFとロジック形成領域ＲLを電気的に分離し、また各形成領域内のトランジスタなどの素子を電気的に分離するための素子分離絶縁膜１１を形成したシリコン基板などの半導体基板１０上の全面にゲート酸化膜の基となる酸化膜２２ａとメモリトランジスタ２０におけるフローティングゲートの基となる注入ポリシリコンからなる導電膜２３ａとを順に形成し、フォトリソグラフィ技術とエッチングによってメモリセル形成領域ＲF内の導電膜２３ａを所定の形状にパターニングし、ロジック形成領域ＲLの導電膜２３ａを除去する。ここで、酸化膜２２ａは、特許請求の範囲における第１の酸化膜に対応している。
【００２０】
ついで、半導体基板１０上の全面に酸化膜２４−１ａ、窒化膜２４−２ａおよび酸化膜２４−３ａからなるＯＮＯ膜２４ａのうち、酸化膜２４−１ａと窒化膜２４−２ａを順にＣＶＤ法などによって堆積する（図２−１、図３−１）。ここで、酸化膜２４−１ａは、特許請求の範囲における第２の酸化膜に対応している。ついで、Ｖｐｐトランジスタ５０が形成されるＶｐｐトランジスタ形成領域以外をレジストマスク１１１でカバーして、Ｖｐｐトランジスタ形成領域の窒化膜２４−２ａと酸化膜２４−１ａを除去した後、半導体基板１０上に形成されたレジストマスク１１１を除去する（図２−２、図３−２）。
【００２１】
その後、メモリセル形成領域ＲFのＯＮＯ膜２４ａの最上層の酸化膜２４−３ａを形成するために、窒化膜２４−２ａをＩＳＳＧ酸化法で形成する。ここで、ＩＳＳＧ酸化法とは、低圧の反応室内に水素と酸素を導入し、加熱した半導体基板１０の表面において直接酸化反応を起こさせる酸化方法である。このＩＳＳＧ酸化法により、メモリセル形成領域ＲFにおけるＯＮＯ膜２４ａの一部として形成された窒化膜２４−２ａ（シリコン窒化膜）の一部が、酸化膜２４−３ａ（シリコン酸化膜）に転化され、導電膜２３ａ上に酸化膜２４−１ａ、窒化膜２４−２ａおよび酸化膜２４−３ａからなるＯＮＯ膜２４ａが形成される。このとき、ＩＳＳＧ酸化法による酸化処理を行っているので、ロジック形成領域ＲLのＶｐｐトランジスタ形成領域においては、素子分離絶縁膜１１の端部のゲート酸化膜５２の基となる酸化膜５２ａの薄膜化が抑制される。なお、酸化膜２４−３ａは、特許請求の範囲の第３の酸化膜に対応している。
【００２２】
そして、Ｖｐｐトランジスタ５０のゲート酸化膜５２としての必要な厚さに足りていない部分を無くすために、熱酸化法によって熱酸化膜を形成する。具体的には、Ｖｐｐトランジスタ５０の酸化膜５２ａの厚さが足りていない部分を熱酸化膜で形成する。その後は、背景技術の図４−６と図５−６以降に説明した処理手順を実施することによって、図１に示されるフラッシュメモリ内蔵ロジック回路が形成される。
【００２３】
なお、図２−２と図３−２では、ＯＮＯ膜２４ａ中の窒化膜２４−２ａ上にレジストマスク１１１をカバーしているので、つまり、ＯＮＯ膜２４ａ中の酸化膜上にレジストを形成していないので、レジスト除去工程として行うＡＰＭ洗浄で酸化膜２４−３ａがエッチングされることがない。そして、その後に窒化膜２４−２ａをＩＳＳＧ酸化法で酸化するので、ＯＮＯ膜２４ａの上部の酸化膜は、全体的に一様な厚さを有するようになる。
【００２４】
この実施の形態によれば、酸化膜２４−１ａ、窒化膜２４−２ａ、酸化膜２４−３ａが積層してなる完全なＯＮＯ膜２４ａが形成された後に、メモリトランジスタ２０のコントロールゲートの基となり、Ｖｃｃトランジスタ４０とＶｐｐトランジスタ５０のゲート電極の基となるポリシリコン層２５ａを形成するまでに入る写真製版（フォトリソグラフィ）の回数が減るため（ＯＮＯ膜２４ａの最上層の酸化膜２４−３ａが形成される前に、窒化膜２４−２ａ上にレジストマスク１１１を形成してエッチングを行い、レジストマスク１１１を除去した後に最上層の酸化膜２４−３ａを形成するため）、ウェットエッチングによる処理でのＯＮＯ膜２４ａの最上層を構成する酸化膜２４−３ａの膜減りを抑制することができ、その結果、メモリセル形成領域ＲFのメモリトランジスタ２０の特性が安定化するという効果を有する。
【００２５】
また、メモリトランジスタ２０のＯＮＯ膜２４ａの最上層を構成する酸化膜２４−３ａの形成時において、ＩＳＳＧ酸化法によってＶｐｐトランジスタ形成領域で素子分離絶縁膜１１の端部での酸化膜５２ａの薄膜化が抑制され、さらにその後に熱酸化によってＶｐｐトランジスタ５０の酸化膜５２ａの厚さのバラツキを抑えるようにしたので、Ｖｐｐトランジスタ５０の特性を改善することができるという効果を有する。
【産業上の利用可能性】
【００２６】
以上のように、この発明にかかる半導体記憶装置の製造方法は、ロジック部とメモリセル部を有する半導体記憶装置の製造に有用であり、特に、フラッシュメモリ内蔵ロジック回路の製造に適している。
【図面の簡単な説明】
【００２７】
【図１】この発明が適用される半導体記憶装置の構造を模式的に示す断面図である。
【図２−１】この発明による半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−１】図２−１のメモリセル部におけるＡ−Ａ矢視断面図である。
【図３−２】図２−２のメモリセル部におけるＡ−Ａ矢視断面図である。
【図４−１】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その１）。
【図４−２】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その２）。
【図４−３】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その３）。
【図４−４】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その４）。
【図４−５】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その５）。
【図４−６】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その６）。
【図４−７】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その７）。
【図４−８】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その８）。
【図４−９】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その９）。
【図４−１０】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その１０）。
【図４−１１】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その１１）。
【図４−１２】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その１２）。
【図４−１３】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その１３）。
【図４−１４】メモリセル部とロジック部とを有するフラッシュメモリ内蔵ロジック回路の製造手順の従来例を模式的に示す断面図である（その１４）。
【図５−１】図４−１のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−２】図４−２のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−３】図４−３のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−４】図４−４のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−５】図４−５のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−６】図４−６のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−７】図４−７のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−８】図４−８のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−９】図４−９のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−１０】図４−１０のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−１１】図４−１１のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−１２】図４−１２のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−１３】図４−１３のメモリセル部におけるＡ−Ａ矢視断面図である。
【図５−１４】図４−１４のメモリセル部におけるＡ−Ａ矢視断面図である。
【図６】素子分離絶縁膜付近でのＯＮＯ膜の積層状態を模式的に示す図である。
【符号の説明】
【００２８】
１０  半導体基板
１１  素子分離絶縁膜
２０  メモリトランジスタ
２１，４１，５１  ゲート構造
２２，４２，５２  ゲート酸化膜
２２ａ  酸化膜
２３  フローティングゲート
２３ａ  導電膜
２４  キャパシタ絶縁膜
２４ａ  ＯＮＯ膜
２４−１ａ，２４−３ａ  酸化膜
２４−２ａ  窒化膜
２５  コントロールゲート
２６，４４，５４  サイドウォール
２７，４７，５７  ソース／ドレイン領域
２８，４８，５８  エクステンション部
４０  Ｖｃｃトランジスタ
４３，５３  ゲート電極
５０  Ｖｐｐトランジスタ
６１  コンタクト層間膜
６２  第１ＡＬ配線
６３  プラグ
６３ａ  コンタクトホール
７１  層間膜
７２  第２ＡＬ配線
１１１  レジストマスク
【図１】
2007329341.tif 000003
【図２−１】
2007329341.tif 000004
【図２−２】
2007329341.tif 000005
【図３−１】
2007329341.tif 000006
【図３−２】
2007329341.tif 000007
【図４−１】
2007329341.tif 000008
【図４−２】
2007329341.tif 000009
【図４−３】
2007329341.tif 000010
【図４−４】
2007329341.tif 000011
【図４−５】
2007329341.tif 000012
【図４−６】
2007329341.tif 000013
【図４−７】
2007329341.tif 000014
【図４−８】
2007329341.tif 000015
【図４−９】
2007329341.tif 000016
【図４−１０】
2007329341.tif 000017
【図４−１１】
2007329341.tif 000018
【図４−１２】
2007329341.tif 000019
【図４−１３】
2007329341.tif 000020
【図４−１４】
2007329341.tif 000021
【図５−１】
2007329341.tif 000022
【図５−２】
2007329341.tif 000023
【図５−３】
2007329341.tif 000024
【図５−４】
2007329341.tif 000025
【図５−５】
2007329341.tif 000026
【図５−６】
2007329341.tif 000027
【図５−７】
2007329341.tif 000028
【図５−８】
2007329341.tif 000029
【図５−９】
2007329341.tif 000030
【図５−１０】
2007329341.tif 000031
【図５−１１】
2007329341.tif 000032
【図５−１２】
2007329341.tif 000033
【図５−１３】
2007329341.tif 000034
【図５−１４】
2007329341.tif 000035
【図６】
2007329341.tif 000036