(57)【要約】【課題】入力信号のＬｏｗレベルと出力信号のＬｏｗレベルが異なり、かつ入力信号のＨｉレベルと出力信号のＨｉレベルが異なる場合でも、貫通電流を充分抑えることが可能な同じ導電型のＭＯＳトランジスタで構成される電圧レベル変換器を備えた表示装置を得る。【解決手段】表示装置の抵抗容量負荷ＲＬ，ＣＬを駆動する電圧レベル変換器が、容量ＣＰＡ、ＮＭＯＳ１、容量ＣＢ及びＮＭＯＳ３とからなるチャージ回路６と、ＮＭＯＳ２、ＮＭＯＳ４及びＮＭＯＳ５とからなるディスチャージ回路７と、このディスチャージ回路７の前段に設けたリセット信号生成回路ＲＳＴとで構成される。このリセット信号生成回路ＲＳＴには、入力パルスＶＩＮと逆相をなす信号／ＶＩＮが入力され、その出力を、ＮＭＯＳ２、ＮＭＯＳ４及びＮＭＯＳ５のゲート端子に供給することで、確実に、ディスチャージ回路７をＯＮ，ＯＦＦさせる。【選択図】図２
2007011278.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
入力パルスに応じて負荷回路を駆動するチャージ回路と、
反転入パルスに応じて負荷回路を駆動するディスチャージ回路と、
前記ディスチャージ回路の前段に設けられたリセット信号生成回路とを備え，
前記リセット信号生成回路によって、負荷回路の駆動電圧レベルに対応して、ディスチャージ回路をＯＮ，ＯＦＦすることを特徴とする表示装置。
【請求項２】
絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
入力パルスの入力端子が第１の容量の第１の端子に接続され、
前記第１の容量の第２の端子は第１のスイッチング素子の第１の端子とゲート端子および第２のスイッチング素子の第１の端子に接続され、
前記第１のスイッチング素子の第２の端子は第３のスイッチング素子のゲート端子と第２の容量の第１の端子および第４のスイッチング素子の第１の端子に接続され、
前記第３のスイッチング素子の第１の端子は高電圧電源供給側に接続され、
前記入力パルスと逆相をなすパルスの入力端子がリセット信号生成回路の入力端子に接続され、
前記リセット信号生成回路の出力端子は前記第２のスイッチング素子と前記第４のスイッチング素子および第５のスイッチング素子のそれぞれのゲート端子に接続され、
前記第２のスイッチング素子と前記第４のスイッチング素子および前記第５のスイッチング素子のそれぞれの第２の端子は低電圧電源供給側に接続され、
前記第３のスイッチング素子の第２の端子は前記第２の容量の第２の端子と前記第５のスイッチング素子の第１の端子に接続されて出力端子をなしており、
前記リセット信号生成回路は前記入力パルスと逆相をなすパルスに応じて前記第２のスイッチング素子と前記第４のスイッチング素子および前記第５のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。
【請求項３】
絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
入力パルスの入力端子が第１の容量の第１の端子に接続され、
前記第１の容量の第２の端子は第１のスイッチング素子の第１の端子とゲート端子および第２のスイッチング素子の第１の端子に接続され、
前記第１のスイッチング素子の第２の端子は第３のスイッチング素子のゲート端子と第２の容量の第１の端子および第４のスイッチング素子の第１の端子に接続され、
前記第３のスイッチング素子の第２の端子は前記第２の容量の第２の端子と第５のスイッチング素子の第１の端子と第３の容量の第１の端子および第６のスイッチング素子の第１の端子とゲート端子に接続され、
前記第６のスイッチング素子の第２の端子は第７のスイッチング素子のゲート端子と第８のスイッチング素子の第１の端子および第４の容量の第１の端子に接続され、
前記第３のスイッチング素子と前記第７のスイッチング素子のそれぞれの第１の端子は高電圧電源供給側に接続され、
前記入力パルスと逆相をなすパルスの入力端子がリセット信号生成回路の入力端子に接続され、
前記リセット信号生成回路の出力端子は前記第２のスイッチング素子と前記第４のスイッチング素子と前記第５のスイッチング素子と前記第８のスイッチング素子および第９のスイッチング素子のそれぞれのゲート端子と前記第３の容量の第２の端子に接続され、
前記第２のスイッチング素子と前記第４のスイッチング素子と前記第５のスイッチング素子と前記第８のスイッチング素子および前記第９のスイッチング素子のそれぞれの第２の端子は低電圧電源供給側に接続され、
前記第７のスイッチング素子の第２の端子は前記第４の容量の第２の端子と前記第９のスイッチング素子の第１の端子に接続されて出力端子をなしており、
前記リセット信号生成回路は前記入力パルスと逆相をなすパルスに応じて前記第２のスイッチング素子と前記第４のスイッチング素子と前記第５のスイッチング素子と前記第８のスイッチング素子および前記第９のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。
【請求項４】
絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
入力パルスの入力端子が第１の容量の第１の端子に接続され、
前記第１の容量の第２の端子は第１のスイッチング素子の第１の端子とゲート端子および第２のスイッチング素子の第１の端子に接続され、
前記第１のスイッチング素子の第２の端子は第３のスイッチング素子のゲート端子と第２の容量の第１の端子および第４のスイッチング素子の第１の端子に接続され、
前記第３のスイッチング素子の第２の端子は前記第２の容量の第２の端子と第５のスイッチング素子の第１の端子と第３の容量の第１の端子および第６のスイッチング素子の第１の端子とゲート端子に接続され、
前記第６のスイッチング素子の第２の端子は第７のスイッチング素子のゲート端子と第８のスイッチング素子の第１の端子および第４の容量の第１の端子に接続され、
前記第３のスイッチング素子と前記第７のスイッチング素子のそれぞれの第１の端子は高電圧電源供給側に接続され、
前記入力パルスと逆相をなすパルスの入力端子が第１のリセット信号生成回路の入力端子に接続され、
前記第１のリセット信号生成回路の出力端子は前記第２のスイッチング素子と前記第４のスイッチング素子と前記第５のスイッチング素子および前記第８のスイッチング素子のそれぞれのゲート端子に接続され、
前記第２のスイッチング素子と前記第４のスイッチング素子と前記第５のスイッチング素子および前記第８のスイッチング素子のそれぞれの第２の端子は低電圧電源供給側に接続されており、
前記入力パルスと逆相をなすパルスの入力端子は第５の容量の第１の端子に接続され、
前記第５の容量の第２の端子は第１０のスイッチング素子の第１の端子とゲート端子および第１１のスイッチング素子の第１の端子に接続され、
前記第１０のスイッチング素子の第２の端子は第１２のスイッチング素子のゲート端子と第６の容量の第１の端子および第１３のスイッチング素子の第１の端子に接続され、
前記第１２のスイッチング素子の第１の端子は前記高電圧電源供給側に接続され、
前記入力パルスの入力端子は第２のリセット信号生成回路の入力端子に接続され、
前記第２のリセット信号生成回路の出力端子は前記第１１のスイッチング素子と前記第１３のスイッチング素子および第１４のスイッチング素子のそれぞれのゲート端子に接続され、
前記第１１のスイッチング素子と前記第１３のスイッチング素子および前記第１４のスイッチング素子のそれぞれの第２の端子は前記低電圧電源供給側に接続され、
前記第１２のスイッチング素子の第２の端子は前記第６の容量の第２の端子と前記第１４のスイッチング素子の第１の端子と前記第３の容量の第２の端子および第９のスイッチング素子のゲート端子に接続され、
前記第９のスイッチング素子の第２の端子は前記低電圧電源供給側に接続され、
前記第７のスイッチング素子の第２の端子は前記第４の容量の第２の端子と前記第９のスイッチング素子の第１の端子に接続されて出力端子をなしており、
前記第１のリセット信号生成回路は前記入力パルスと逆相をなすパルスに応じて前記第２のスイッチング素子と前記第４のスイッチング素子と前記第５のスイッチング素子および前記第８のスイッチング素子のオン状態とオフ状態を制御し、
前記第２のリセット信号生成回路は前記入力パルスに応じて前記第１１のスイッチング素子と前記第１３のスイッチング素子および前記第１４のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。
【請求項５】
前記電圧レベル変換器において、
第１５のスイッチング素子のゲート端子が前記第２の容量の第１の端子に接続され、
前記第１５のスイッチング素子の第１の端子が前記第６の容量の第２の端子に接続され、
前記第１５のスイッチング素子の第２の端子が前記低電圧電源供給側に接続されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記リセット信号生成回路は、
該リセット信号生成回路の入力端子が第ｎの容量の第１の端子に接続され、
前記第ｎの容量の第２の端子は該リセット信号生成回路の出力端子に接続され、
また前記第ｎの容量の第２の端子は第ｒのスイッチング素子の第１の端子とゲート端子に接続され、
前記第ｒのスイッチング素子の第２の端子は前記低電圧電源供給側に接続されることを特徴とする請求項２ないし５のいずれかに記載の表示装置。
【請求項７】
前記リセット信号生成回路は、
該リセット信号生成回路の入力端子が第ｎの容量の第１の端子に接続され、
前記第ｎの容量の第２の端子は該リセット信号生成回路の出力端子に接続され、
また前記第ｎの容量の第２の端子は第ｒのスイッチング素子の第１の端子とゲート端子に接続され、
前記第ｒのスイッチング素子の第２の端子は前記低電圧電源供給側に接続され、
また前記第ｎの容量の第２の端子は第ｓのスイッチング素子の第１の端子に接続され、
前記第ｓのスイッチング素子の第２の端子とゲート端子は前記低電圧電源供給側に接続されることを特徴とする請求項２ないし５のいずれかに記載の表示装置。
【請求項８】
前記第ｒのスイッチング素子または前記第ｓのスイッチング素子のいずれかには１以上のスイッチング素子が直列接続で構成されており、
前記第ｒのスイッチング素子に１以上のスイッチング素子の直列接続で構成される場合は、その初段のスイッチング素子の第１の端子とゲート端子が前記第ｎの容量の第２の端子に接続され、第２の端子が次段のスイッチング素子の第１の端子とゲート端子に接続され、最終段のスイッチング素子の第２の端子が前記低電圧電源供給側に接続され、
前記第ｓのスイッチング素子に１以上のスイッチング素子の直列接続で構成される場合は、その初段のスイッチング素子の第１の端子が前記第ｎの容量の第２の端子に接続され、ゲート端子と第２の端子が次段のスイッチング素子の第１の端子に接続され、最終段のスイッチング素子の第２の端子とゲート端子が前記低電圧電源供給側に接続されることを特徴とする請求項６又は７に記載の表示装置。
【請求項９】
前記リセット信号生成回路は、
該リセット信号生成回路の入力端子が第ｎの容量の第１の端子に接続され、
前記第ｎの容量の第２の端子は該リセット信号生成回路の出力端子に接続され、
また前記第ｎの容量の第２の端子は抵抗素子の第１の端子に接続され、
前記抵抗素子の第２の端子は前記低電圧電源供給側に接続されることを特徴とする請求項２ないし５のいずれかに記載の表示装置。
【請求項１０】
絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置の制御方法において、
前記表示装置の外部からの設定信号を設定値記憶部に記憶し、読み出して、制御信号生成部に供給し、
前記制御信号生成部は、設定信号に基づいて電圧レベル変換器の初期状態を制御する同極性の入力パルスと反転パルスとを生成することを特徴とする表示装置の制御方法。
【請求項１１】
絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
第１の入力パルスの入力端子が第１のスイッチング素子の第１の端子とゲート端子に接続され、
第２の入力パルスの入力端子が第１の容量の第１の端子に接続され、
前記第１の容量の第２の端子は、前記第１のスイッチング素子の第２の端子と第２のスイッチング素子の第１の端子とゲート端子および第３のスイッチング素子の第１の端子に接続され、
前記第２のスイッチング素子の第２の端子は、第４のスイッチング素子のゲート端子と第２の容量の第１の端子および第５のスイッチング素子の第１の端子に接続され、
前記第４のスイッチング素子の第１の端子は高電圧電源供給側に接続され、
前記第１の入力パルスと逆相をなす第３の入力パルスの入力端子および前記第1の入力パルスの入力端子はリセット信号生成回路の入力端子に接続され、
前記リセット信号生成回路の出力端子は前記第3のスイッチング素子のゲート端子と前記第5のスイッチング素子のゲート端子および第6のスイッチング素子のゲート端子に接続され、
前記第3のスイッチング素子の第2の端子と前記第5のスイッチング素子の第2の端子および前記第6のスイッチング素子の第2の端子は低電圧電源供給側に接続され、
前記第4のスイッチング素子の第2の端子は、前記第2の容量の第2の端子および前記第6のスイッチング素子の第1の端子に接続されて出力端子をなしており、
前記リセット信号生成回路は前記第1の入力パルスと前記第3の入力パルスに応じて前記第3のスイッチング素子と前記第5のスイッチング素子および前記第6のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。
【請求項１２】
前記リセット信号生成回路は、
該リセット信号生成回路の入力端子に入力される前記第３の入力信号が第1の容量の第1の端子に接続され、
該リセット信号生成回路の入力端子に入力される前記第１の入力信号が第２の容量の第1の端子に接続され、
前記第2の容量の第2の端子は第２のスイッチング素子のゲート端子と第1のスイッチング素子の第1の端子に接続され、
前記第1のスイッチング素子の第2の端子と前記第2のスイッチング素子の第2の端子は低電圧電源供給側に接続され、
前記第1の容量の第2の端子は、前記第1のスイッチング素子のゲート端子と前記第2のスイッチング素子の第1の端子と接続されて該リセット信号生成回路の出力端子が形成されることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
絶縁基板面に請求項１１に記載の電圧レベル変換器を含む回路を備えた表示装置の制御方法において、
前記電圧レベル変換器に入力する前記第1の入力パルスは該電圧レベル変換器が高電圧の信号を出力する期間に定められた電圧を供給し、該電圧レベル変換器が低電圧の信号を出力する期間には前記定められた電圧を供給する電圧源から電気的に切断された状態となることを特徴とする表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその制御方法に関するものであり、特に、表示パネルの基板面
に表示駆動回路が形成されたアクティブ・マトリクス型の表示装置及びその制御方法に関
する。
【背景技術】
【０００２】
アクティブ・マトリクス型の表示装置の１種である液晶表示装置は、液晶を介して対向
配置される２つの基板のうち、一方の基板の液晶と接する面に、垂直方向に併設される複
数のゲート信号線のうちの２本のゲート信号線と、水平方向に併設される複数のドレイン
信号線のうちの２本のドレイン信号線とで囲まれた領域を１つの画素領域としている。
【０００３】
この画素領域には、一方のゲート信号線から供給される走査信号によって作動する薄膜
トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線から映像信号が供
給される画素電極とが備えられている。
【０００４】
この画素電極は、例えば、他方の基板側に形成された対向電極との間に電界を発生させる。この電界によって、これらの電極の間にある液晶の光透過率を制御するようになっている。そして、このような液晶表示装置には、各ゲート信号線の夫々に走査信号を供給する走査信号駆動回路、および各ドレイン信号線の夫々に映像信号を供給する映像信号駆動回路が備えられている。
【０００５】
これら走査信号駆動回路および映像信号駆動回路は、画素領域内に形成される薄膜トランジスタと同様の構成からなる多数のＭＩＳトランジスタからなるため、これら各トランジスタの半導体層を多結晶のシリコン（ｐ−Ｓｉ）で形成すると共に、走査信号駆動回路および映像信号駆動回路を一方の基板面に画素の形成と並行して形成したものが知られている。
【０００６】
これら多結晶のシリコンでトランジスタを形成した回路は、出力が低電圧であるため、これをそのまま用いると必要な駆動電圧が得られない場合がある。
【０００７】
また、これらの回路を作動させるために必要な制御信号（例えば、クロック信号など）が、基板の周辺に備えられたＬＳＩ等から供給されるとして、例えば、このＬＳＩの耐圧が低い場合には、ＬＳＩから出力される制御信号が低電圧であるため、これらの回路が充分に作動しない場合がある。
【０００８】
このため、パルス等の電圧を低電圧から高電圧へ変換するための電圧レベル変換器が組み込まれている。このような電圧レベル変換器としては、下記特許文献１に記載されるようなものが知られている。
【０００９】
この電圧レベル変換器は、貫通電流を充分に抑制できることを特徴としており、その中には同じ導電型（Ｎ又はＰ）のＭＩＳトランジスタで形成されるものがある。
【００１０】
その電圧レベル変換器の構成、特に下記特許文献１の図１１（ｃ）に示される構成は、入力パルスＶＩＮの入力端子が第１のＭＩＳＴＦＴであるＮＭＯＳ１の第１の端子に接続され、ＶＩＮと逆相をなす入力パルス／ＶＩＮ（／ＶＩＮの／はバーの意味で、入力パルスＶＩＮの反転パルスを意味する。）の入力端子が第２のＭＩＳＴＦＴであるＮＭＯＳ２のゲート端子に接続され、ＮＭＯＳ１のゲート端子は一定電圧ＶＤＨを供給する電源の供給側が接続され、ＮＭＯＳ２の第１の端子は低電圧ＶＡＬを供給する電源の供給側に接続され、ＮＭＯＳ１の第２の端子は容量の第１の端子および第３のＭＩＳＴＦＴであるＮＭＯＳ３のゲート端子が接続され、ＮＭＯＳ３の第１の端子は高電圧ＶＡＨを供給する電源の供給側に接続され、ＮＭＯＳ２の第２の端子は容量の第２の端子およびＮＭＯＳ３の第２の端子が接続されて出力端子となる構成である。
【特許文献１】特開２００２−２５１１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、上記特許文献１の図１１（ｃ）に示される電圧レベル変換器の入力信号ＶＩＮおよび／ＶＩＮのハイ（Ｈｉ）レベルの電圧をＶＤＨとし、ロー（Ｌｏｗ）レベルの電圧をＶＤＬとする。電圧レベル変換器のＬｏｗ側の出力電圧ＶＡＬとＶＤＬが同電位であり、Ｈｉ側の出力電圧ＶＡＨがＶＤＨより高い場合は、上記特許文献１に記載されるとおりに正常にレベル変換が行われる。
【００１２】
ここでは、ＶＤＬとＶＡＬが異なり、ＶＤＬ＞ＶＡＬである場合について考える。電圧レベル変換器を形成するＮＭＯＳ２のゲート端子には／ＶＩＮが印加され、第１の端子にはＶＡＬが印加されることは前に述べたとおりである。
【００１３】
／ＶＩＮがＬｏｗレベルの場合には、ＮＭＯＳ２のゲート端子に対する第１の端子の電圧はＶＤＬ−ＶＡＬとなる。この際にＶＤＬ―ＶＡＬがＮＭＯＳ２の閾値電圧Ｖｔｈよりも大きいとＮＭＯＳ２はオン（ＯＮ）状態となる。
【００１４】
そのためＶＩＮがＨｉレベルとなりＮＭＯＳ３がオン状態となってもＮＭＯＳ２を介して出力端子の電圧がＶＡＬに引き込まれるため、正常にＶＡＨにレベル変換することができない。
【００１５】
逆にＶｔｈ＞ＶＤＬ−ＶＡＬとなるようにＮＭＯＳ２の閾値電圧Ｖｔｈを大きくすると、ＶＩＮがＨｉレベルの際にＮＭＯＳ１の閾値電圧による電圧低下が大きくなり、その際にＮＭＯＳ３のオン抵抗が高くなるため出力電圧の立ち上がりが遅くなるなどの問題が発生する。
【００１６】
本発明の目的は、入力信号のＬｏｗレベルと出力信号のＬｏｗレベルが異なる場合で、特に入力信号のＬｏｗレベルより出力信号のＬｏｗレベルが低い場合でも貫通電流を充分抑制してレベル変換可能な電圧レベル変換器を備えた表示装置及びその制御方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の代表的なものは、以下のとおりである。
【００１８】
本発明に係る電圧レベル変換器を備えた表示装置において、前記電圧レベル変換器は、入力パルスに応じて負荷回路を駆動するチャージ回路と、反転入パルスに応じて負荷回路を駆動するディスチャージ回路と、前記ディスチャージ回路の前段に設けられたリセット信号生成回路とを備え、前記リセット信号生成回路によって、負荷回路の駆動電圧レベルに対応して、ディスチャージ回路を確実にオン（ＯＮ）、オフ（ＯＦＦ）することを特徴とする。
【００１９】
例えば、絶縁基板面に電圧レベル変換器を含む駆動回路を備え、前記電圧レベル変換器は、多結晶シリコンを半導体層とするスイッチング素子としてのＭＩＳＴＦＴから構成され、入力パルスの入力端子は第１の容量を介して第１のｎ型ＭＩＳトランジスタＮＭＩＳ１の第１の端子およびゲート端子と第２のｎ型ＭＩＳトランジスタＮＭＩＳ２の第１の端子に接続され、前記ＮＭＩＳ１の第２の端子は第３のｎ型ＭＩＳトランジスタＮＭＩＳ３のゲート端子と第４のｎ型ＭＩＳトランジスタＮＭＩＳ４の第１の端子と第２の容量の一方の端子に接続され、前記ＮＭＩＳ３の第１の端子は前記第２の容量のもう一方の端子と第５のｎ型ＭＩＳトランジスタＮＭＩＳ５の第１の端子に接続されて電圧レベル変換器の出力端子を形成し、前記ＮＭＩＳ３の第２の端子は高電圧電源配線に接続され、前記ＮＭＩＳ２と前記ＮＭＩＳ４および前記ＮＭＩＳ５のそれぞれの第２の端子は低電圧電源配線に接続され、前記入力パルスと逆相をなす信号がリセット信号生成回路の入力端子に接続され、前記リセット信号生成回路の出力端子は前記ＮＭＩＳ２と前記ＮＭＩＳ４および前記ＮＭＩＳ５のそれぞれのゲート端子に接続されることを特徴とする。
【００２０】
また、前記リセット信号生成回路は、その入力端子が第３の容量を介して該リセット信号回路の出力端子と第６のｎ型ＭＩＳトランジスタＮＭＩＳ６の第１の端子とゲート端子に接続され、前記ＮＭＩＳ６の第２の端子が第７のｎ型ＭＩＳトランジスタＮＭＩＳ７の第１の端子とゲート端子に接続され、前記ＮＭＩＳ７の第２の端子が低電圧電源配線に接続されることを特徴とする。
【００２１】
さらに、本発明に係る電圧レベル変換器を備えた表示装置の制御方法において、前記表示装置の外部からの設定信号を設定値記憶部に記憶し、読み出して、制御信号生成部に供給し、前記制御信号生成部は、設定信号に基づいて電圧レベル変換器の初期状態を制御する同極性の入力パルスと反転パルスとを生成することを特徴とする。
【００２２】
このように構成された表示装置に含まれる電圧レベル変換器は、入力パルスのＬｏｗレベルと低電圧電源の電位が異なり、かつ入力パルスのＨｉレベルと高電圧電源の電位が異なる場合でも、入力パルスにＨｉレベルの信号が印加された際に前記ＮＭＩＳ２と前記ＮＩＳ４および前記ＮＭＩＳ５をオフ状態とすることができるようになり、貫通電流を抑えて所望の電位に電圧レベル変換することができる。
【発明の効果】
【００２３】
本発明によれば、液晶表示装置に備えられる電圧レベル変換器の貫通電流を充分に抑えることが可能となり、低消費電力化を実現できる。
【００２４】
また、入力信号のＬｏｗレベルと出力信号のＬｏｗレベルが異なり、かつ入力信号のＨｉレベルと出力信号のＨｉレベルが異なる場合でもレベル変換が可能な電圧レベル変換器を備えることで、周辺に設置するＬＳＩの出力信号の電圧振幅を下げることが可能となり、周辺ＬＳＩの低耐圧化、低コスト化などの効果が期待できる。
【００２５】
また、本発明によれば、電圧レベル変換器の出力信号により制御される回路を誤動作させずに、安定した駆動を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る表示装置の実施例について図面を用いて説明する。
【実施例１】
【００２７】
図１は、本発明による液晶表示装置の全体を示す概略構成図であって、液晶を介して互いに対向配置される一対の透明絶縁基板（例えば、ガラス基板）のうち一方の透明絶縁基板ＳＵＢがある。この透明絶縁基板ＳＵＢの液晶側となる面の周辺を除く中央部は表示エリアＡＲとなっている。
【００２８】
この表示エリアＡＲには、図１中ｘ方向に延在しｙ方向に並設される複数のゲート信号線ＧＬおよびｙ方向に延在しｘ方向に並設される複数のドレイン信号線ＤＬが形成されている。
【００２９】
ここで、隣接する２本のゲート信号線ＧＬおよび隣接する２本のドレイン信号線ＤＬとで囲まれる各領域は画素領域を構成し、この画素領域には、一方のゲート信号線ＧＬからの走査信号の供給によって作動する薄膜トランジスタＴＦＴと、このＴＦＴを介して一方のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸとを備えている。
【００３０】
すなわち、各ゲート信号線ＧＬには、例えば、図１中上から下に順次に走査信号（電圧）が供給され、この走査信号によってＴＦＴがオンするようになっている。そして、このタイミングに合わせて各ドレイン信号線ＤＬから映像信号（電圧）が供給され、オン状態のＴＦＴを介して画素電極ＰＸに印加されるようになっている。
【００３１】
これら各画素電極ＰＸは、例えば、透明絶縁基板ＳＵＢに対向配置される他の透明絶縁基板の液晶側となる面に形成される対向電極ＣＯＭとの間に電界を発生させ、この電界が液晶ＬＣの光透過率を制御するようになっている。
【００３２】
これら表示エリアＡＲの周辺回路の概略を以下に説明する。各ゲート信号線ＧＬは、電圧レベル変換器ＶＬＣを介して、例えば、シフトレジスタなどから構成される走査回路４に接続され、この走査回路４によって各ゲート信号線ＧＬに順次に走査信号が供給されるようになっている。
【００３３】
一方でドレイン信号線ＤＬは、映像信号分配用スイッチＡＳＷ、ＢＳＷおよびＣＳＷを介して映像信号線ＤＳＬに接続される。
【００３４】
各映像信号分配用スイッチは、例えば、ＭＩＳトランジスタで構成されており、それぞれのゲート端子には、スイッチ制御信号線ＡＬ、ＢＬおよびＣＬが接続され、第１の端子にはドレイン信号線ＤＬが接続され、第２の端子には映像信号線ＤＳＬが接続される。
【００３５】
この映像信号線ＤＳＬは映像信号生成部３に接続されており、スイッチ制御信号線ＡＬ、ＢＬおよびＣＬは、それぞれ電圧レベル変換器ＶＬＣを介して制御信号生成部２に接続される。
【００３６】
以下では、外部から入力される表示信号（表示データと同期信号を含む）の流れに従い図１に示す液晶表示装置の各部の動作について説明する。
【００３７】
外部からの表示信号がＩ／Ｆ部１に入力され、このＩ／Ｆ部１から制御信号生成部２へ同期信号に基づいたタイミング信号を出力し、また、映像信号生成部３に表示データを順次出力する。
【００３８】
制御信号生成部２は、タイミング信号に基づいて走査回路４の制御信号（例えば、クロック信号やスタート信号など）を制御信号線ＣＮＴＬに出力する。走査回路４は、この制御信号によりゲート信号線ＧＬに順次に走査信号を出力する。
【００３９】
一方で制御信号生成部２は、走査回路４が、任意のゲート信号線ＧＬにＴＦＴがオン状態となる走査信号を出力している期間に、映像信号分配用スイッチＡＳＷ、ＢＳＷおよびＣＳＷが時分割で順次選択されてオン状態となるように、電圧レベル変換器ＶＬＣを介してスイッチ制御信号線ＡＬ，ＢＬおよびＣＬに選択信号を出力する。
【００４０】
このとき映像信号生成部３は、時分割で選択された映像信号分配分配用スイッチＡＳＷ、ＢＳＷおよびＣＳＷを介して接続されるドレイン信号線ＤＬに対応した映像信号を順次出力していく。
【００４１】
以上に説明したように、電圧レベル変換が必要な個所に、電圧レベル変換器ＶＬＣを設けている。すなわち、制御信号生成部２と映像信号分配用スイッチＡＳＷ、ＢＳＷおよびＣＳＷとの間に電圧レベル変換器ＶＬＣを設けている。また、走査回路４とゲート信号線ＧＬとの間に電圧レベル変換器ＶＬＣを設けている。
【００４２】
ここで、透明絶縁基板ＳＵＢの表面に形成される表示部ＡＲおよびその周辺の各回路（図１においては、走査回路４と映像信号分配用スイッチＡＳＷ、ＢＳＷおよびＣＳＷと電圧レベル変換器ＶＬＣ）は、フォトリソグラフィ技術による選択エッチングで所定のパターンに形成された導電層、半導体層および絶縁層等が積層されて形成された薄膜トランジスタ（ＭＩＳＴＦＴ）、画素電極および信号線等で形成されている。そして、この場合の半導体層は、例えば多結晶のシリコン（ｐ−Ｓｉ）で形成されている。
【００４３】
図１ではＩ／Ｆ部１、制御信号生成部２および映像信号生成部３を透明絶縁基板ＳＵＢの面上に形成していないが、これらの回路を走査回路４等のように透明絶縁基板ＳＵＢの面上に形成してもよく、回路構成は図１に限定されない。
【００４４】
また、この電圧レベル変換器ＶＬＣの設置個所は、図１に示した個所に限定されることはなく、レベル変換が必要とされる部分や、他の部分に適用されるようにしてもよい。
【００４５】
以下では、図１に示した電圧レベル変換器ＶＬＣの実施例について図２、図３および図
４を用いて説明する。
【００４６】
図２は、電圧レベル変換器ＶＬＣの一実施例を示す回路図であって、入力パルスＶＩＮの入力端子は容量ＣＰＡの一方の端子に接続され、ＣＰＡの他方の端子は、ＭＩＳＴＦＴであるｎ型のＭＯＳトランジスタＮＭＯＳ１のゲート端子および第１の端子（ソース端子およびドレイン端子のうち一方の端子をいう）に接続され、また、ＭＩＳＴＦＴであるｎ型のＭＯＳトランジスタＮＭＯＳ２の第１の端子に接続されており、この接続された配線をノードＮ１とする。
【００４７】
ＮＭＯＳ１の第２の端子（ソース端子およびドレイン端子のうち他方の端子をいう）は、ＭＩＳＴＦＴであるｎ型のＭＯＳトランジスタＮＭＯＳ３のゲート端子とＭＩＳＴＦＴであるｎ型のＭＯＳトランジスタＮＭＯＳ４の第１の端子および容量ＣＢの一方の端子に接続されており、この接続された配線をノードＮ２とする。
【００４８】
容量ＣＢの他方の端子は、ＮＭＯＳ３の第２の端子とＭＩＳＴＦＴであるｎ型のＭＯＳトランジスタＮＭＯＳ５の第１の端子に接続されており、この接続された配線をノードＮ４とする。
【００４９】
また、入力パルスＶＩＮと逆相となる入力パルス／ＶＩＮ（／ＶＩＮの／はバーの意味で、入力パルスＶＩＮの反転パルスを意味する。）の入力端子はリセット信号生成回路ＲＳＴの入力端子に接続され、リセット信号生成回路ＲＳＴの出力端子はＮＭＯＳ２のゲート端子とＮＭＯＳ４のゲート端子およびＮＭＯＳ５のゲート端子に接続されており、この接続された配線をノードＮ３とする。
【００５０】
ＮＭＯＳ３の第２の端子は高電圧電源供給配線ＶＡＨに接続される。ＮＭＯＳ４の第２の端子とＮＭＯＳ５の第２の端子は、低電圧電源供給配線ＶＡＬに接続され、また、ＮＭＯＳ２の第２の端子もＶＡＬに接続される。なお、ＶＡＨとＶＡＬとは、配線の名称と、配線上の電位とを示す。
【００５１】
図２に示す電圧レベル変換器では、ノードＮ４が出力端子となっており、ここでは、抵抗容量負荷として出力端子（Ｎ４）とグランドとの間に、負荷抵抗ＲＬと負荷容量ＣＬとが直列接続されている。ここで、負荷抵抗ＲＬと負荷容量ＣＬとの接続配線をノードＮ５とする。また、この抵抗容量負荷ＲＬ，ＣＬを駆動する電圧レベル変換器は、チャージ回路６、ディスチャージ回路７およびリセット信号生成回路ＲＳＴで構成される。なお、チャージ回路６は、容量ＣＰＡとＮＭＯＳ１とＮＭＯＳ３とからなり、また、ディスチャージ回路７は、ＮＭＯＳ２とＮＭＯＳ４とＮＭＯＳ５とからなる。
【００５２】
なお、図２中に破線で示した容量ＣＳＡは、容量ＣＰＡ以外に存在するノードＮ１の配線容量やＮＭＯＳ１のゲート容量を含めた寄生容量を示しており、同様に破線で示した容量ＣＳＢは、容量ＣＢ以外に存在するノードＮ２の配線容量やＮＭＯＳ３のゲート容量を含めた寄生容量を示している。
【００５３】
図３は、図２に示したリセット信号生成回路ＲＳＴの一実施例である回路構成図であって、入力パルス／ＶＩＮの入力端子は、容量ＣＰＢの一方の端子に接続される。
【００５４】
また、容量ＣＰＢの他方の端子は、ｎ型のＭＯＳトランジスタＮＭＯＳ６のゲート端子と第１の端子に接続されており、この接続された配線がリセット信号生成回路ＲＳＴの出力端子となって図２に示すノードＮ３に接続される。
【００５５】
ＮＭＯＳ６の第２の端子は、ｎ型のＭＯＳトランジスタＮＭＯＳ７のゲート端子と第１の端子に接続されており、この接続された配線をノードＮ６とする。ＮＭＯＳ７の第２の端子は低電圧電源供給配線ＶＡＬに接続される。なお、このＮＭＯＳ７は省略してもよい。
【００５６】
なお、図中に破線で示した容量ＣＳＣは、容量ＣＰＢ以外に存在するノードＮ３の配線容量やＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５のゲート容量を含めた寄生容量を示している。
【００５７】
次に、図４を用いて上述した電圧レベル変換器ＶＬＣの動作について説明する。図４は入力パルスＶＩＮと／ＶＩＮの波形、および図２に示した各ノード（Ｎ１、Ｎ２、Ｎ３、Ｎ４）の信号波形を示したものである。
【００５８】
まず、入力パルスＶＩＮと／ＶＩＮの最大電位をＶＤＨとし、最小電位をＶＤＬとする。入力パルスの最大電圧ＶＤＨは、高電圧電源電位ＶＡＨの半分であると仮定し、次式（１）の関係にあるものとする。
【数１】
2007011278.tif 000003
【００５９】
また、入力パルスＶＩＮと／ＶＩＮの振幅電圧をΔＶＤとすると、次式（２）で表すことができる。さらに、各ｎ型のＭＯＳトランジスタＮＭＯＳ１からＮＭＯＳ６の閾値電圧は等しいものと仮定し、その値をＶｔｈとする。
【数２】
2007011278.tif 000004
【００６０】
ここでは、閾値電圧Ｖｔｈとその他の電位との間に、次式（３）の関係があるものと仮定する。また、入力パルスの最小電位ＶＤＬは、低電圧源電位ＶＡＬ以上であるものとし、ここでは、次式（４）の関係があるものと仮定する。
【数３】
2007011278.tif 000005
【数４】
2007011278.tif 000006
【００６１】
なお、式（１）（３）（４）の条件は、以下での説明を簡単に行うためのものであり、実際は、これに限定されるものではない。
【００６２】
図４において、初期状態では入力パルスＶＩＮと／ＶＩＮ、および、図２と図３に示した各ノード（Ｎ１からＮ６）の電位がＶＤＬであると仮定する。まず、時刻ｔ１において、入力パルス／ＶＩＮのレベルがＬｏｗレベル（以下「Ｌ」という。）からＨｉｇｈレベル（以下「Ｈ」という。）に変化する時の動作について説明する。
【００６３】
入力パルス／ＶＩＮは、リセット信号生成回路ＲＳＴの中で容量ＣＰＢを介してノードＮ３と容量結合している。そのため入力パルス／ＶＩＮの電圧変動ΔＶＤにより、ノードＮ３では電位が変動する。この時の電位変動量をΔＶＮ３とすると、概ね次の式（５）で定まる。ここでＣＳＣは、前述したようにノードＮ３においてＣＰＢを有効容量とした場合の寄生容量である。
【数５】
2007011278.tif 000007
【００６４】
時刻ｔ１付近でノードＮ３の電位はＶＤＬからΔＶＮ３程度上昇するため、ノードＮ３とＶＡＬとの電位差をＶ（Ｎ３、ＶＡＬ）とすると、概ね次式（６）で表すことができる。
【数６】
2007011278.tif 000008
【００６５】
このとき、Ｖ（Ｎ３、ＶＡＬ）が、Ｖｔｈの２倍より大きければダイオード接続されたＮＭＯＳ６とＮＭＯＳ７が共にオン状態となる。このときの電圧の関係を表すと次式（７）のように表される。
【数７】
2007011278.tif 000009
【００６６】
また、式（４）（５）（７）から、このときのΔＶＮ３の条件を求めると、概ね式（８）の関係となる。
【数８】
2007011278.tif 000010
【００６７】
式（７）の条件を満たす場合には、ＮＭＯＳ６とＮＭＯＳ７が共にオン状態となり、ノードＮ３の電位が、低電圧電源ＶＡＬに向かって変化する。その後、ノードＮ３の電位はＮＭＯＳ６およびＮＭＯＳ７がクリッピングされるまで低下する。
【００６８】
そのときのノードＮ３とＶＡＬとの電位差をＶＮ３１とすると、式（９）の関係で表される。
【数９】
2007011278.tif 000011
【００６９】
このとき、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５の夫々のゲート端子（ノードＮ３）と第２の端子（ＶＡＬ供給端子）との間には、閾値電圧Ｖｔｈより大きい電圧が印加されるため、夫々のＮＭＯＳはオン状態となる。したがって、夫々のＮＭＯＳ２，４，５の第１の端子に接続されるノードＮ１、Ｎ２およびＮ４の各電位はＶＡＬに収束することになる。
【００７０】
次に、時刻ｔ２において、入力パルス／ＶＩＮがＨからＬに変化し、入力パルスＶＩＮがＬからＨに変化するときの動作について説明する。
【００７１】
入力パルス／ＶＩＮが、ＨからＬに変化すると、前述したようにＣＰＢにより容量結合されているノードＮ３は、低電位の方向にΔＶＮ３だけ電位変動する。したがって、このときのノードＮ３とＶＡＬとの電位差をＶＮ３２とすると、式（９）から次式（１０）の関係で表される。
【数１０】
2007011278.tif 000012
【００７２】
このため、ＮＭＯＳ６とＮＭＯＳ７はオフ状態を維持する。また、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５のゲート端子（ノードＮ３）と第２の端子（ＶＡＬ供給端子）との電位差が、閾値電圧Ｖｔｈより小さくなるため、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５はオフ状態となる。
【００７３】
一方、入力パルスＶＩＮは、容量ＣＰＡを介してノードＮ１と容量結合している。そのため入力パルスＶＩＮの電圧変動ΔＶＤにより、ノードＮ１の電位は電位変動を起こす。この電位変動量をΔＶＮ１とすると、概ね次式（１１）で定まる。
【数１１】
2007011278.tif 000013
【００７４】
ここで、ＣＳＡは、前述したようにノードＮ１において、ＣＰＡを有効容量とした場合の寄生容量である。時刻ｔ２で、／ＶＩＮがＨからＬに変化して、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５がオフ状態となっているため、ＶＩＮがＬからＨに変化するとノードＮ１の電位は、ＶＡＬからΔＶＮ１へと上昇する。
【００７５】
ノードＮ２は、ＮＭＯＳ１を介して、この閾値電圧Ｖｔｈだけ低い電位まで充電される。その時のノードＮ２とＶＡＬとの電位差をＶ（Ｎ２、ＶＡＬ）とすると、次式（１２）のように表すことができる。
【数１２】
2007011278.tif 000014
【００７６】
このとき、Ｖ（Ｎ２、ＶＡＬ）がＶｔｈより大きいと、ＮＭＯＳ３もオン状態となるのでノードＮ４の電位も上昇を始める。このノードＮ４は、負荷抵抗ＲＬ、ノードＮ５および負荷容量ＣＬとからなる負荷回路と接続されているので、ノードＮ４の電位上昇はノードＮ２よりも遅いものと仮定する。
【００７７】
また、ノードＮ２の電位差Ｖ（Ｎ２、ＶＡＬ）が式（１２）の関係を満たし、ＮＭＯＳ１がカットオフとなる時のＶ（Ｎ２、ＶＡＬ）をＶＣＢ０とし、そのときのノードＮ４とＶＡＬとの電位差をＶＮ４０とした場合に、次式（１３）の関係が満たされているものとする。
【数１３】
2007011278.tif 000015
【００７８】
式（１３）よりΔＶＮ１の条件を導くと、次式（１４）の関係で概ね表される。
【数１４】
2007011278.tif 000016
【００７９】
この場合には、ＮＭＯＳ１がカットオフとなってもＮＭＯＳ３がオン状態であるため、ＮＭＯＳ３を介してノードＮ４の電位はＶＡＨに向かい上昇する。
【００８０】
これ以降のノードＮ４の電位変化分をΔＶＮ４とすると、ノードＮ２の電位は、（ΔＶＮ１−Ｖｔｈ）＋ＣＢ／（ＣＢ＋ＣＳＢ）×ΔＶＮ４となり、ノードＮ４の電位は、ＶＮ４０＋ΔＶＮ４となるから、ノードＮ２とノードＮ４の電位差ΔＶＣＢは、概ね次式（１５）で表される。
【数１５】
2007011278.tif 000017
【００８１】
なお、ＣＳＢは、ノードＮ２においてＣＢを有効容量とした場合の寄生容量である。ここで、式（１５）が、次式（１６）の関係式を満たしている限り、ＮＭＯＳ３はオン状態となり、ノードＮ４には、高電圧電源ＶＡＨから電荷が供給される。
【数１６】
2007011278.tif 000018
【００８２】
したがって、ノードＮ４が、ＶＡＨまでチャージされるためには、次式（１７）が満たされていればよいことになる。
【数１７】
2007011278.tif 000019
【００８３】
このノードＮ４の電圧上昇が、ノードＮ２の電圧上昇よりも遅いこと、および、その際にＶＡＬと接続されるＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５がオフ状態となっていることが、本実施例の回路の本質であり、換言すれば、このような動作となるように、回路定数、特に、各トランジスタのサイズ並びに結合容量を設定する必要がある。
【００８４】
上述した説明では、閾値電圧Ｖｔｈは、常時一定として説明をしたが、基板効果等により各電圧の変動に対する閾値電圧の変化を無視できない場合などは、その折々でのＶｔｈを用いる必要がある。
【００８５】
次に、時刻ｔ３において、入力パルスＶＩＮがＨからＬに変化し、入力パルス／ＶＩＮがＬからＨに変化する時の動作について説明する。この場合には、ノードＮ３が結合容量ＣＰＢにより電位変動し、このときの変動量ΔＶＮ３は、式（５）で表される。
【００８６】
このときのノードＮ３とＶＡＬとの電位差ＶＮ３１は、式（９）で概ね表される。そのため、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５はオン状態となり、ノードＮ１、ノードＮ２およびノードＮ４は、ＶＡＬにディスチャージされる。
【００８７】
時刻ｔ４以降は、上述した動作を繰り返すことにより、電圧レベル変換を繰り返すことになる。
【００８８】
また、本実施例の図３においてダイオード接続されるＮＭＯＳは２つであるが、これを１つとしてもよく、また、ＮＭＯＳの個数はこれに限定されるものではない。
【００８９】
その際には、図３に示すリセット信号生成回路ＲＳＴに含まれるダイオードによりクリッピングされたノードＮ３とＶＡＬとの電位差が、図２に示すＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５の閾値電圧より大きく、かつ、／ＶＩＮがＨからＬに変化した後のノードＮ３とＶＡＬとの電位差が、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５の閾値電圧より小さくなればよい。
【００９０】
また、本実施例の図２において、ＮＭＯＳ２の第２の端子はＶＡＬに接続されているが、接続される電位は、ＶＡＬに限定されることはなく、例えば、ＶＤＬであってもよい。ただし、この場合は、ＮＭＯＳ２とＮＭＯＳ４が共にオン状態の期間に、ＮＭＯＳ１を介して貫通電流が流れないように、各定数を設定する必要がある。なお、貫通電流を考慮しなくてもいい場合は、これに限らない。
【００９１】
次に、図５（ａ）は、図２の電圧レベル変換器に含まれるリセット信号生成回路ＲＳＴのもう一つの実現手段であり、その回路構成を示したものである。図５（ａ）に示す回路構成において、図３に示すリセット信号生成回路ＲＳＴと共通のものは同じ符号で示しており、その説明は省略する。
【００９２】
図５（ａ）に示すリセット信号生成回路ＲＳＴは、図３に示すリセット信号生成回路ＲＳＴに比べ、ｎ型のＭＯＳトランジスタＮＭＯＳ８が追加されている。ＮＭＯＳ８の第１の端子にはノードＮ３が接続されており、一方で第２の端子とゲート端子にはＶＡＬが接続されている。なお、このＮＭＯＳ８の第２の端子とゲート端子に、さらにｎ型のＭＯＳトランジスタを追加してもよい。また、追加せずに、ＮＭＯＳ７を省略してもよい。
【００９３】
図５（ａ）に示すリセット信号生成回路ＲＳＴで生成されるノードＮ３の電圧波形を、図５（ｂ）を用いて説明する。
【００９４】
時刻ｔ１から時刻ｔ２までの動作は、図３に示すリセット信号生成回路ＲＳＴとほぼ同様であり、ノードＮ３の電位はダイオード接続されたＮＭＯＳ６とＮＭＯＳ７によりＶＮ３１の電位差でクリッピングされる。
【００９５】
このときダイオード接続されたＮＭＯＳ８は、逆バイアスされている状態であるためオフ電流しか流れず、従ってノードＮ３とＶＡＬとの電位差は略ＶＮ３１となる。
【００９６】
時刻ｔ２で、／ＶＩＮがＨからＬに変化すると、容量ＣＰＢにより容量結合しているノードＮ３は、電位変動を生じ、式（５）で表されるΔＶＮ３だけ変動する。
【００９７】
このとき、次式（１８）を満たす場合には、ダイオード接続されているＮＭＯＳ８がオン状態となり、ノードＮ３は、ＮＭＯＳ８でクリッピングされるまでＶＡＬに向かって上昇する。
【数１８】
2007011278.tif 000020
【００９８】
このクリッピングされる際のノードＮ３とＶＡＬとの電位差をＶＮ３３とすると、次式（１９）で表される。
【数１９】
2007011278.tif 000021
【００９９】
一方、式（１８）を満たさない場合には、ＮＭＯＳ８はオフ状態となるため、図３と同じような動作となる。以上のように、ノードＮ３にはＶＡＬよりも低い電位が印加される、あるいは閾値電圧Ｖｔｈ以下の電圧が印加されることになり、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５はオフ状態となる。
【０１００】
また、ダイオード接続されているＮＭＯＳ６とＮＭＯＳ７は、逆バイアスされた状態となるためオフ状態となる。従って、図５（ａ）に示すリセット信号生成回路ＲＳＴを用いても図３を用いた場合と同様に、図２に示す電圧レベル変換器を実現することができる。
【０１０１】
また、図３と同様に図５（ａ）においても、ダイオード接続されるＮＭＯＳの数は、限定されるものではない。例えば、ｎ型のＭＯＳトランジスタＮＭＯＳ９（図示せず）をＮＭＯＳ８に追加する場合には、ＮＭＯＳ８の第２の端子とゲート端子にＮＭＯＳ９の第１の端子を接続して、ＮＭＯＳ９の第２の端子とゲート端子をＶＡＬに接続すればよい。また、図５（ａ）に示すＮＭＯＳ７を削除して、ＮＭＯＳ６のノードＮ６とＶＡＬとを接続する構成としてもよい。
【０１０２】
その際には、／ＶＩＮがＬからＨに変化してからノードＮ３がクリッピングされるまでのＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５がオン状態である期間に、ノードＮ１、Ｎ２およびＮ４がＶＡＬにディスチャージされるような定数となるよう設計すればよい。
【０１０３】
次に、図６（ａ）は、図２の電圧レベル変換器に含まれるリセット信号生成回路ＲＳＴの更にもう一つの実現手段であり、その回路構成を示したものである。図６（ａ）に示す回路構成において、図３に示すリセット信号生成回路ＲＳＴと共通のものは同じ符号で示しており、その説明は省略する。
【０１０４】
図６（ａ）に示すリセット信号生成回路ＲＳＴでは、ノードＮ３が高抵抗ＲＨＺを介してＶＡＬに接続される。図６（ｂ）は、図６（ａ）に示すリセット信号生成回路ＲＳＴを用いた場合のノードＮ３の電圧波形を示したものである。ここでは、ノードＮ３の初期状態での電位をＶＡＬとする。
【０１０５】
時刻ｔ１において、／ＶＩＮがＬからＨに変化すると、容量ＣＰＢにより容量結合されているノードＮ３は、式（５）で表されるΔＶＮ３だけ高電位側に変化する。
【０１０６】
その後、ノードＮ３は、高抵抗ＲＨＺと容量ＣＰＢおよびＣＳＣにより決まる時定数に従い、ＶＡＬへ向かって変化する。
【０１０７】
その後、時刻ｔ２では、／ＶＩＮがＨからＬに変化するためΔＶＮ３だけ低電位側に変化する。
【０１０８】
この動作を繰り返すことにより、ノードＮ３の電圧波形は、ＶＡＬをほぼ直流電位（中心電位）とした交流波形となる。
【０１０９】
ここで、／ＶＩＮがＬからＨに変化した際に、ノードＮ３の電位が、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５の閾値電圧Ｖｔｈより高電位になる期間で、ノードＮ１、ノードＮ２およびノードＮ４が充分にＶＡＬにディスチャージされるように各定数を設計することにより、図３に示すリセット信号生成回路ＲＳＴと同様の効果を得ることが可能となる。
【０１１０】
ここで、／ＶＩＮがＨからＬに変化した際に、ＮＭＯＳ２、ＮＭＯＳ４およびＮＭＯＳ５がオフ状態でなければならないことは、前述の説明より明らかである。
【実施例２】
【０１１１】
以下では、図１に示す液晶表示装置の電圧レベル変換器ＶＬＣを実現するための本発明の実施例２について説明する。
【０１１２】
図７は、本実施例による電圧レベル変換器ＶＬＣの回路構成を示している。この電圧レベル変換器ＶＬＣは、実施例１で説明した図２に示す電圧レベル変換器を２つ接続して構成した回路である。
【０１１３】
図７に示す電圧レベル変換器の第１段目の変換器は、図２に示した実施例１の電圧レベル変換回路と同じ構成であるため説明は省略する。
【０１１４】
一方、第２段目の電圧レベル変換器では、第１段目のレベル変換器における容量ＣＰＡに相当する容量を設けておらず、第１段目の電圧レベル変換器の出力信号であるノードＮ４が、第２段目の電圧レベル変換器の入力信号となり、第１段目のレベル変換器におけるＮＭＯＳ１に相当するｎ型ＭＯＳトランジスタＮＭＯＳ１Ｘの第１の端子とゲート端子に接続される。
【０１１５】
また、第２段目の電圧レベル変換器において、第１段目のＮＭＯＳ２に相当するトランジスタは、第１段目のＮＭＯＳ５が同様の役割を果たすため設けていない。
【０１１６】
また、リセット信号生成回路ＲＳＴは、第１段目と第２段目の電圧レベル変換器で共有するため、第１段目のＮＭＯＳ４に相当するｎ型のＭＯＳトランジスタＮＭＯＳ４Ｘと、第１段目のＮＭＯＳ５に相当するｎ型のＭＯＳトランジスタＮＭＯＳ５Ｘのゲート端子は、ノードＮ３に接続されている。
【０１１７】
ここで、第１段目の出力端子であるノードＮ４とノードＮ３は、容量ＣＸを介して容量結合されている。
【０１１８】
ＮＭＯＳ１Ｘの第２の端子は、第１段目のＮＭＯＳ３に相当するｎ型のＭＯＳトランジスタＮＭＯＳ３Ｘのゲート端子と、第１段目の容量ＣＢに相当する容量ＣＢＸの一方の端子と、ＮＭＯＳ４Ｘの第１の端子に接続されており、この接続された配線をノードＮ２Ｘとする。
【０１１９】
ＮＭＯＳ３Ｘの第１の端子は、容量ＣＢＸのもう一方の端子と、ＮＭＯＳ５Ｘの第１の端子とに接続されており、この接続された配線をノードＮ４Ｘとしている。また、ＮＭＯＳ４ＸとＮＭＯＳ５Ｘの第２の端子は、低電圧電源ＶＡＬに接続されており、ＮＭＯＳ３Ｘの第２の端子は、高電圧電源ＶＡＨに接続されている。
【０１２０】
ここで、ノードＮ４Ｘが、本実施例での電圧レベル変換器の出力端子となり、ここには負荷抵抗ＲＬとノードＮ５と負荷容量ＣＬとからなる負荷回路が接続されている。
【０１２１】
また、容量ＣＳＸは、ノードＮ２Ｘにおいて、容量ＣＢＸを有効容量とした場合の寄生容量である。よって、第２段目の電圧レベル変換器は、第１段目の電圧レベル変換器におけるＣＰＡ、ＮＭＯＳ２およびリセット信号生成回路ＲＳＴに相当する素子を省略した回路構成となる。
【０１２２】
図８（ａ）は、図７に示す電圧レベル変換器ＶＬＣの動作を示すタイミングチャートであり、図８（ｂ）は、ノードＮ２、Ｎ４、Ｎ２ＸおよびＮ４Ｘの電位変化を示す波形図である。
【０１２３】
以下、図８を用いて、図７に示す電圧レベル変換器ＶＬＣの動作について説明する。図７に示す電圧レベル変換器ＶＬＣの第１段目は前述したように図２に示す電圧レベル変換器ＶＬＣと同じ構成であるため、その動作については、実施例１の図４で説明したとおりである。
【０１２４】
したがって、時刻ｔ１で、／ＶＩＮがＬからＨに変化することにより、ノードＮ３にゲート端子が接続されている夫々のＮＭＯＳ（ＮＭＯＳ２、ＮＭＯＳ４、ＮＭＯＳ５、ＮＭＯＳ４ＸおよびＮＭＯＳ５Ｘ）がオン状態となり、夫々のＮＭＯＳの第１の端子に接続されたノードＮ２、Ｎ４、Ｎ２ＸおよびＮ４Ｘの電位がＶＡＬに変化する。
【０１２５】
その後、時刻ｔ２において、／ＶＩＮがＨからＬに変化することで、ノードＮ３がゲート端子に接続される夫々のＮＭＯＳはオフ状態となる。
【０１２６】
一方、時刻ｔ２では、ＶＩＮがＬからＨに変化するため、実施例１で説明したとおり、式（１７）が満たさる条件であれば、ノードＮ４の電位はＶＡＨまで上昇する。
【０１２７】
ここで、本実施例の電圧レベル変換器では、ノードＮ４とノードＮ３が、容量ＣＸを介して容量結合しているため、図８（ｂ）に示すように、時刻ｔ２で、ノードＮ３の電位が低電位側に変移すると、ノードＮ４の電位は、その影響で一旦低電位側に遷移する。
【０１２８】
時刻ｔ２ａにおいて、ノードＮ２とノードＮ４との電位差がＶｔｈとなると、ＮＭＯＳ３がオン状態となり、ＮＭＯＳ３を介してノードＮ４の電位がＶＡＨに向けて上昇し始める。
【０１２９】
その後、時刻ｔ２ｂにおいて、ノードＮ２とＶＡＬとの電位差が、式（１３）で示される関係となると、ＮＭＯＳ１はカットオフとなる。
【０１３０】
この時のノードＮ２とノードＮ４との電位差をΔＶＣＢ１とすると、式（１７）と同様に、次式（２０）を満たしていれば、ノードＮ４はＶＡＨまで上昇する。
【数２０】
2007011278.tif 000022
【０１３１】
なお、本実施例では、先に述べたようにノードＮ４とノードＮ３が、容量ＣＸにより容量結合されているため、ＮＭＯＳ３のゲート端子であるノードＮ２と第１の端子であるノードＮ４との間には、実施例１の電圧レベル変換回路に比べ大きな電圧が印加されることになり、ノードＮ４がＶＡＨに上昇する速度は速くなる。
【０１３２】
なお、ノードＮ４の電位の上昇速度が問題にならない場合には、容量ＣＸを省略してもかまわない。ここで、ノードＮ４の電位の上昇速度に関する時定数は、概ね、次式（２１）で与えられる。
【数２１】
2007011278.tif 000023
【０１３３】
ここで、ＣＮＭＯＳ３は、ＮＭＯＳ３の負荷容量であり、また、ＲＯＮ（ｔ）（ＮＭＯＳ３）は、ＮＭＯＳ３のオン抵抗を示すものとする。ここで、時定数τは時間の関数とし
て表している。
【０１３４】
これは、ＮＭＯＳ３のオン抵抗、すなわち、実効電流値が時間と共に変化するためである。ここで、時間ｔ２におけるＮＭＯＳ３の立ち上がり部分の電流Ｉｄｓは、概ね、次式（２２）で与えられる。
【数２２】
2007011278.tif 000024
【０１３５】
ここで、Ａは、ＭＯＳトランジスタの構造や寸法等で決まる定数を示している。オン抵抗ＲＯＮは、電流Ｉｄｓと反比例の関係であるため、式（２１）（２２）からΔＶＣＢ１が時定数τを決める大きな因子であることが分かる。
【０１３６】
すなわち、ΔＶＣＢ１を大きく取れば取る程に、ＲＯＮは小さくなり、時定数τが減少
して負荷回路の電位上昇の速度が速くなる。
【０１３７】
本実施例では、先にも述べたように、第１段目の出力ノードＮ４を第２段目の電圧レベル変換器の入力信号としている。したがって、図８（ｂ）に示すように、ノードＮ４の電位が上昇し、時刻ｔ２ｃで、ノードＮ４とノードＮ２Ｘとの電位差が、Ｖｔｈ以上となり、ダイオード接続されたＮＭＯＳ１Ｘを介してノードＮ２Ｘがチャージされ始める。
【０１３８】
その後、時刻ｔ２ｄで、ノードＮ２ＸとノードＮ４Ｘとの電位差が、Ｖｔｈ以上となり、ＮＭＯＳ３Ｘがオン状態となることで、ノードＮ４ＸがチャージされＶＡＨに向かい変化する。
【０１３９】
ＮＭＯＳ１Ｘのターンオフ電圧は、入力信号が第１段目の電圧レベル変換器の出力であるためＶＡＨ−Ｖｔｈである。ここで、第２段目のノードＮ４Ｘは、本実施例での出力端子であるため負荷回路と接続されている。そのため初期の電位上昇は他に比べて遅くなる。
【０１４０】
したがって、図８（ｂ）に示すように、時刻ｔ２ｅで、ＮＭＯＳ１Ｘがターンオフとなった時のノードＮ２ＸとノードＮ４Ｘとの電位差をΔＶＣＢ２とした場合に、ΔＶＣＢ２をΔＶＣＢ１より大きくなるよう各定数を設定することは容易である。
【０１４１】
これにより出力段のＭＯＳトランジスタであるＮＭＯＳ３Ｘのオン抵抗を下げて、出力端子Ｎ４Ｘの電位上昇速度を上げ、より周波数の高い信号に電圧レベル変換回路を応用することが可能となる。
【０１４２】
また、実施例２におけるリセット信号生成回路ＲＳＴは、実施例１と同様に図３、図５（ａ）および図６（ａ）に示すどの回路を用いてもよい。
【実施例３】
【０１４３】
以下では、図１に示す液晶表示装置の電圧レベル変換器ＶＬＣを実現するための本発明の実施例３について説明する。図９は、本実施例による電圧レベル変換器ＶＬＣの回路構成を示している。
【０１４４】
図９に示す電圧レベル変換器ＶＬＣは、電圧レベル変換回路の出力電位の上昇速度を改善するために２段で構成された電圧レベル変換ブロック（回路構成は図７とほぼ同様）と、出力電位の下降速度（立下がりの速度）を改善するため、電圧レベル変換ブロックの出力段回路のうち低電位電源ＶＡＬに接続されるＭＯＳトランジスタのオン抵抗を下げるために必要となる高振幅のゲート電圧を生成するための１段構成の変換部ＶＬＣＲ（回路構成は図２とほぼ同様）とで構成される。
【０１４５】
次に、各素子の接続構成について説明する。図９に示す電圧レベル変換器において、２段で構成される電圧レベル変換ブロックは、図７に示す電圧レベル変換器と同様の構成であるため、共通である部分には同じ符号を用い、ここでは説明を省略する。
【０１４６】
また、１段で構成される変換部ＶＬＣＲの構成は、図２に示す電圧レベル変換器ＶＬＣと同様の構成である。そこで、変換部ＶＬＣＲの各素子の符号は、図２の回路図に相当する素子の符号にダッシュ（'）を付けたものとする。
【０１４７】
変換部ＶＬＣＲの入力信号は、容量ＣＰＡ'に接続される端子に入力信号／ＶＩＮが接続され、一方、リセット信号生成回路ＲＳＴ'に接続される端子には入力信号ＶＩＮが接続される。
【０１４８】
変換部ＶＬＣＲの出力端子であるノードＮ４'は、出力段のＮＭＯＳ５Ｘのゲート端子に接続される。また、容量ＣＸの一方の端子は、ＶＬＣＲの出力端子であるノードＮ４'に接続され、もう一方の端子はノードＮ４に接続されている。
【０１４９】
さらに、本実施例の電圧レベル変換器には、ｎ型のＭＯＳトランジスタＮＭＯＳＲが設けられており、その第１の端子はノードＮ４'に接続され、第２の端子は低電位電源ＶＡＬに接続され、ゲート端子にはノードＮ２が接続されている。
【０１５０】
以上で説明した構成からなる電圧レベル変換器の動作を図１０に示すタイミングチャートを用いて説明する。図９に示す電圧レベル変換器において、２段構成の電圧レベル変換ブロックの動作に関しては、図７で説明したとおりである。
【０１５１】
時刻ｔ１で、入力信号／ＶＩＮがＬからＨに変化すると、ノードＮ３の電位が、ＮＭＯＳ２、ＮＭＯＳ４、ＮＭＯＳ５およびＮＭＯＳ４Ｘがオン状態となる電位でクリッピングされるため、ノードＮ１、Ｎ２、Ｎ４およびＮ２Ｘの電位はＶＡＬに向かい変化する。
【０１５２】
一方、変換部ＶＬＣＲでは、入力信号／ＶＩＮが、容量ＣＰＡ'に接続されるためノードＮ１'が、高電位側にΔＶＮ１'程度電位変動する。ただし、変換部ＶＬＣＲのリセット信号生成回路ＲＳＴ'の入力端子に接続される入力信号ＶＩＮは、変化しないため大きな電位変動は生じない。
【０１５３】
ここで、リセット信号生成回路ＲＳＴ'の出力端子であるノードＮ３'の初期状態の電位をＶＤＬと仮定し、式（４）の関係が満たされているならば、ノードＮ３'の電位は、ＮＭＯＳ２'、ＮＭＯＳ４'およびＮＭＯＳ５'がオン状態となる電位ＶＮ３１'でクリッピングされる。
【０１５４】
これにより電位変動を生じたノードＮ１'も、それ以外のＮ２'およびＮ４'の電位も、ＶＡＬに向かい下降する。
【０１５５】
ノードＮ４'の電位が初期電圧のＶＤＬからＶＡＬに向かい変化すると、ＮＭＯＳ５Ｘは、初期にオン状態であったのがオフ状態となる。このＮＭＯＳ５Ｘがオン状態である期間で、ノードＮ４Ｘの電位をＶＡＬまでディスチャージすることで、図１０に示すように、電圧レベル変換器の出力はＶＡＬとなる。
【０１５６】
次に、時刻ｔ２において、ＶＩＮがＬからＨに変化すると、ＶＬＣＲではリセット信号生成回路ＲＳＴ'の出力端子であるノードＮ３'の電位が、ＮＭＯＳ２'、ＮＭＯＳ４'およびＮＭＯＳ５'がオン状態となる電位にクリッピングされるため、夫々のＮＭＯＳに接続されているノードＮ１'、Ｎ２'およびＮ４'の電位はＶＡＬに向かい収束する。
【０１５７】
よって、ノードＮ４'がゲート電圧となるＮＭＯＳ５Ｘはオフ状態となり、ＶＡＬとノードＮ４Ｘは電気的にほぼ切断される。
【０１５８】
また、／ＶＩＮがＨからＬに変化すると、リセット信号生成回路ＲＳＴにより、ノードＮ３の電位が低電位側に変化し、ＮＭＯＳ２、ＮＭＯＳ４、ＮＭＯＳ５およびＮＭＯＳ４Ｘがそれぞれオフ状態となる。
【０１５９】
これにより、２段構成の電圧レベル変換ブロックは、図７に示す回路とほぼ同様の動作を行い、出力端子であるノードＮ４Ｘの電位をＶＡＨまで上昇させる。
【０１６０】
次に、時刻ｔ３でＶＩＮがＨからＬへ変化し、／ＶＩＮがＬからＨへ変化すると、ＲＳＴによってノードＮ３の電位は、ＮＭＯＳ２、ＮＭＯＳ４、ＮＭＯＳ５およびＮＭＯ４Ｘがオン状態となる電位でクリッピングされるため、２段構成の電圧レベル変換ブロックにおけるノードＮ１、Ｎ２、Ｎ４およびＮ２ＸはＶＡＬに遷移する。
【０１６１】
また、ＶＬＣＲの出力端子であるノードＮ４'の電位は、実施例１の説明のとおり、ＶＡＨまで上昇する。このためＮＭＯＳ５Ｘには、ノードＮ４'の電位であるＶＡＨが印加されることになり、ＮＭＯＳ５Ｘのオン抵抗が低下し、負荷回路の電位の降下速度を速めることが可能となる。これにより、より高速な入力信号に対しても電圧レベル変換を行うことが可能となる。
【０１６２】
さらに、時刻ｔ４では、／ＶＩＮがＨからＬに変化し、ＶＩＮがＬからＨに変化することで、本実施例における電圧レベル変換回路の出力端子であるノードＮ４Ｘの電位がＶＡＨに上昇し、ＶＬＣＲの出力端子であるノードＮ４'の電位がＶＡＬに降下する。
【０１６３】
この際、容量ＣＸは実施例２で説明したようにＮＭＯＳ３に印加される電圧を高くする役割を果たす。
【０１６４】
ここで、ノードＮ４が上昇し始めると容量ＣＸの容量カップリングの影響でノードＮ４'の電位降下に影響を及ぼすが、本実施例では、ＮＭＯＳＲによりノードＮ４'の電位降
下を補助しているため問題ない。
【０１６５】
なお、ノードＮ４の電位の上昇速度やノードＮ４'の下降速度などが問題にならない場合には、容量ＣＸやＮＭＯＳＲを省略してもかまわない。
【０１６６】
また、実施例３におけるリセット信号生成回路ＲＳＴおよびＲＳＴ'は、実施例１と同様に図３、図５（ａ）および図６（ａ）に示すどの回路を用いてもよい。
【０１６７】
以上で説明した実施例１から３では、電圧レベル変換器の回路を構成する薄膜トランジスタＴＦＴを全てｎ型として説明した。しかし、その導電型はｐ型であってもよいことは言うまでもない。これは、電圧の高低を逆にすることで、電圧レベル変換器として機能するとともに、同様の効果を奏するからである。
【０１６８】
また、以上の実施例では、各電圧レベル変換器を構成するトランジスタのゲート絶縁膜が、例えば、ＳｉＯ2等からなるトランジスタを用いたものであるとした。しかし、これらのトランジスタは、ゲート絶縁膜が、例えば、ＳｉＮ等の絶縁膜からなるＭＩＳトランジスタであってもよいことは言うまでもない。
【実施例４】
【０１６９】
次に、本発明の実施例４について説明する。これは前述した電圧レベル変換器の制御方法に関するものである。以降、前述した実施例１から３における電圧レベル変換器ＶＬＣの制御方法について、図１１から図１３を用いて説明する。
【０１７０】
図１１は、本発明に係る液晶表示装置の一部を示した図であり、実施例１の図１と共通する部分に関しては同じ符号を用いている。
【０１７１】
図１１に示す液晶表示装置のうち、設定値記憶部５は、外部（表示装置を制御するシステム等）から入力される設定信号を記憶する部分である。
【０１７２】
この設定信号は、電圧レベル変換器ＶＬＣの初期動作が安定して行われるまでに必要な安定化期間を設定するための信号が含まれており、制御信号生成部２は、設定値記憶部５から安定化期間に関する設定値を受け取り、それに基づいて、電圧レベル変換器ＶＬＣに対しての入力パルスＶＩＮとその反転パルス／ＶＩＮを出力する。
【０１７３】
図１２は、図１１に示した制御信号生成部２からの電圧レベル変換器ＶＬＣへの入力信号（ＶＩＮと／ＶＩＮ）と、そのときのリセット信号生成回路ＲＳＴからの出力信号（ノードＮ３の電位）と電圧レベル変換器ＶＬＣの出力信号（ノードＮ４の電位）とを示すタイミングチャートである。
【０１７４】
図１２（ａ）は、実施例１と実施例２で説明した電圧レベル変換器ＶＬＣ（図２と図７）において、図３に示すリセット信号生成回路ＲＳＴを用いた場合に、電圧レベル変換器ＶＬＣの初期動作を安定させるためのタイミングチャートである。
【０１７５】
図１２（ａ）において、起動時ｔ０に、ＶＩＮと／ＶＩＮは、リセットレベルの電位（ここでは、例えばＶＤＬとする。）とする。これは、電圧レベル変換器ＶＬＣの動作開始時に、ノードＮ３に接続されるｎＭＯＳトランジスタをオフ状態とするためである。
【０１７６】
その後、時刻ｔ１で、／ＶＩＮをＶＤＬからＶＤＨに変化させ、ＶＩＮと／ＶＩＮを逆相の関係にする。ここで、リセット信号生成回路ＲＳＴの出力であるノードＮ３の電位は一旦容量結合により上昇するが、ダイオード接続されたｎＭＯＳトランジスタを介してＶＡＬへ向かって遷移し、ＶＮ３１の電位でクリッピングされる。
【０１７７】
また、その間はノードＮ３の電位で制御されるｎＭＯＳトランジスタがオン状態となるため、ＶＬＣの出力電圧はＶＡＬにセットされる。
【０１７８】
次の時刻ｔ２で、電圧レベル変換器ＶＬＣの動作が開始され、／ＶＩＮがＶＤＬになることで、リセット信号生成回路ＲＳＴの出力電圧であるノードＮ３の電位がＶＮ３２に変化し、ノードＮ３に接続されるｎＭＯＳトランジスタをオフにすることが可能となる。よって、ＶＩＮがＶＤＨに変化することでＶＬＣの出力をＶＡＨにレベル変換できる。
【０１７９】
以上、電圧レベル変換器ＶＬＣの初期動作を安定させるには、時刻ｔ２までに、リセット信号生成回路ＲＳＴの出力がＶＮ３１にほぼ収束するか、または、少なくとも／ＶＩＮがＶＤＨからＶＤＬへ変化することで、リセット信号生成回路ＲＳＴの出力であるノードＮ３に接続されたｎＭＯＳトランジスタが、オン状態からオフ状態になるような電位にノードＮ３の電位が到達する必要がある。
【０１８０】
したがって、本実施例では、安定した初期動作を実現するために必要な期間ｔ２を予め設定値記憶部２に記憶させておき、その設定値に基づき制御信号生成部から制御信号を出力することで誤動作のない安定した動作を実現することができる。
【０１８１】
なお、本実施例では、リセット信号生成回路ＲＳＴが図３の場合について説明したが、図５（ａ）に示す回路においても同様な制御を行うことにより、誤動作のない安定した回路動作を実現できる。
【０１８２】
また、図１２（ｂ）は、実施例１と実施例２で述べた電圧レベル変換器ＶＬＣ（図２と図７）において、図６（ａ）に示すリセット信号生成回路ＲＳＴを用いた場合のタイミングチャートである。
【０１８３】
この場合には、時刻ｔ２の状態で、リセット信号生成回路ＲＳＴの出力であるノードＮ３の電位が、少なくとも／ＶＩＮがＶＤＨからＶＤＬへ変化することで、リセット信号生成回路ＲＳＴの出力であるノードＮ３に接続されたｎＭＯＳトランジスタがオン状態からオフ状態になるような電位に到達する必要がある。
【０１８４】
よって、図６（ａ）のリセット信号生成回路ＲＳＴを用いた場合でもｔ２を設定することで安定した初期動作を実現することができる。
【０１８５】
図１３は、実施例３で述べた電圧レベル変換器ＶＬＣ（図９）において、図３に示すリセット信号生成回路ＲＳＴを用いた場合に、電圧レベル変換器ＶＬＣの初期動作を安定させるためのタイミングチャートである。
【０１８６】
図１３において、起動時ｔ０に、ＶＩＮと／ＶＩＮは、リセットレベルの電位（ここでは、例えばＶＤＬとする。）とする。
【０１８７】
その後、時刻ｔ１で、／ＶＩＮをＶＤＬからＶＤＨに、ＶＩＮをＶＤＬからＶＤＨに変化させる。これは、ＶＩＮと／ＶＩＮがＶＤＬに変化した際に、リセット信号生成回路ＲＳＴ及びＲＳＴ'の出力であるノードＮ３とノードＮ３'に接続されるｎＭＯＳトランジスタをオフ状態とするためである。ここで、ＶＩＮと／ＶＩＮがＶＤＨに変化すると、ノードＮ３とノードＮ３'の電位は、容量結合により一旦上昇し、リセット信号生成回路ＲＳＴ内のダイオード接続されたｎＭＯＳトランジスタを介して、ＶＡＬへ向かって遷移し、ＶＮ３１及びＶＮ３１'の電位でクリッピングされる。
【０１８８】
次に、時刻ｔａで、ＶＩＮと／ＶＩＮの信号を逆相の信号とするために、／ＶＩＮをＶＤＬに変化させる。この場合には、電圧レベル変換器ＶＬＣのリセット状態がＶＡＬとなる。逆に、電圧レベル変換器ＶＬＣのリセット状態をＶＡＨにしたい場合には、時刻ｔａのタイミングでＶＩＮをＶＤＬに変化させる。
【０１８９】
次の時刻ｔｂにおいて、ＶＩＮをＶＤＬへ、／ＶＩＮをＶＤＨに変化させることで、電圧レベル変換器ＶＬＣの出力信号をＶＡＬにリセットすることができ、時刻ｔ２から安定した電圧レベル変換器ＶＬＣの動作を開始することが可能となる。また、リセット信号生成回路ＲＳＴとして、図５（ａ）と図６（ａ）を用いた場合も同様な制御が行える。
【０１９０】
以上、本発明は、液晶表示装置を中心に説明したが、液晶表示装置以外に、有機ＥＬ表示装置や電子放出型表示装置等、アモルファスシリコンよりも電荷の移動度の高いポリシリコンや単結晶シリコンに近いシリコンによって、周辺回路の薄膜トランジスタやダイオード等の素子が形成された表示装置全般に応用できる。
【実施例５】
【０１９１】
以下では、図1に示す液晶表示装置の電圧レベル変換器VLCを実現するための本発明の実施例５について説明する。
【０１９２】
図１４は、本実施例による電圧レベル変換器VLCの回路構成を説明する図である。図１４に示す回路構成において、入力パルスVINの入力端子はMISTFTであるｎ型のMOSトランジスタNMOS６のゲート端子と第1の端子（ソース端子およびドレイン端子のうち一方の端子をいう）に接続される。また、入力パルスVINSの入力端子は容量CAの一方の端子に接続される。容量CAの他方の端子は、NMOS6の第2の端子（ソース端子およびドレイン端子のうち他方の端子をいう）と、MISTFTであるｎ型のMOSトランジスタNMOS1のゲート端子および第1の端子と、MISTFTであるｎ型のMOSトランジスタNMOS2の第1の端子に接続されており、この接続された配線をノードN1とする。
【０１９３】
NMOS１の第2の端子は、容量CBの一方の端子と、MISTFTであるｎ型のMOSトランジスタNMOS3のゲート端子と、MISTFTであるｎ型のMOSトランジスタNMOS4の第1の端子とに接続されており、この接続された配線をノードN2とする。容量CBの他方の端子は、NMOS3の第1の端子とMISTFTであるｎ型のMOSトランジスタNMOS5の第1の端子に接続されており、この接続された配線をノードN4とする。
【０１９４】
また、リセット信号生成回路RSTの２つの入力端子には、入力パルスVINと逆相となる入力パルス／VINの入力端子と、入力パルスVINの入力端子が接続されており、そのリセット信号生成回路RSTの出力端子は、NMOS２のゲート端子とNMOS４のゲート端子、およびNMOS5のゲート端子とに接続されており、この接続された配線をノードN3とする。
【０１９５】
NMOS3の第2の端子は高電圧電源供給配線VAHに接続される。NMOS2の第2の端子とNMOS4の第2の端子、およびNMOS5の第2の端子は、低電圧電源供給配線VALに接続される。
【０１９６】
図１４に示す電圧レベル変換器では、ノードN4が出力端子となっており、ここでは、抵抗容量負荷として、出力端子（N4）とグランドとの間に、負荷抵抗RLと負荷容量CLとが直列接続されている。ここで、負荷抵抗RLと負荷容量CLとの接続配線をノードN5とする。
【０１９７】
また、図示はしていないが、図１４の電圧レベル変換器VLCはチャージ回路（NMOS１、NMOS３、NMOS６、容量CA、および容量CBとからなる）とディスチャージ回路（NMOS2、NMOS4、およびNMOS5からなる）、およびリセット信号生成回路RSTで構成されている。
【０１９８】
なお、図中に破線で示した容量CSAは、容量CA以外に存在するノードN１の配線容量などを含めた寄生容量を示しており、同様に破線で示した容量CSBは、容量CB以外に存在するノードN２の配線容量などを含めた寄生容量を示している。
【０１９９】
図１５は、図１４に示したリセット信号生成回路RSTの一実施例であって、入力信号／VINの入力端子は容量CRAの一方の端子に接続されており、入力信号VINの入力端子は容量CRBの一方の端子に接続される。容量CRAの他方の端子は、MISTFTであるｎ型のMOSトランジスタNMOSAのゲート端子と、MISTFTであるｎ型のMOSトランジスタNMOSBの第1の端子に接続されており、この接続された配線がリセット信号生成回路RSTの出力端子となって電圧レベル変換器VLCのノードN3に接続されている。また、容量CRBの他方の端子は、NMOSBのゲート端子とNMOSAの第1の端子に接続されており、この接続された配線をノードN6とする。またNMOSAの第2の端子とNMOSBの第2の端子は、低電圧電源供給配線VALに接続されている。なお、破線で示した容量CSCは容量CRA以外に存在するノードN3の配線容量などを含む寄生容量を示しており、同様に破線で示した容量CSDはCRB以外に存在するノードN6の配線容量などを含む寄生容量を示している。
【０２００】
次に、図１６を用いて上述した電圧レベル変換器VLCの動作について説明する。図１６は入力信号VIN、VINS、および／VINの波形、及び図１４に示した各ノード（N1、N2、N3、N4、及びN6）の信号波形を示したものである。なお、以降の説明では本発明の実施例１で述べた（数１）から（数４）の関係が成り立つと仮定
する。また、入力信号VINSの最大電位と最小電位は、その他の入力信号VINと／VINに等しいと仮定する。また、MISTFTであるｎ型のMOSトランジスタの閾値電圧Vthは等しいものと仮定する。
【０２０１】
図１６において、初期状態では入力信号と各ノードの電位がVDLであると仮定し、まず時刻t1において入力信号／VINがLからHに変化するときの動作について説明する。入力信号／VINはリセット信号生成回路RSTの中で容量CRAを介してノードN3と容量結合している。そのため／VINの電圧変動ΔVDにより、ノードN3では電位が変動する。このときの変動量をΔVAとすると概ね次の式（２３）で定まる。
【数２３】
2007011278.tif 000025
【０２０２】
この時、ノードN3の電位はVDL以上となるため[数４]の関係からNMOSAのゲート端子には閾値電圧Vth以上の電圧が印加される。よってNMOSAはオン状態となりノードN6をVALにディスチャージする。ノードN6がディスチャージされVALの電位となるとNMOSBはオフ状態となるためノードN3の電位は保持されることになる。従って、時刻t1から次の時刻t2まではリセット信号生成回路RSTの出力電圧（ノードN3）がVDL以上となるため、ディスチャージ回路であるNMOS2とNMOS4、およびNMOS5がオン状態となり、ノードN1とN2 及びN4はVALにディスチャージされる。この時、入力信号VINとVALの間にNMOS６とNMOS2を介して電流が流れるが、VDLとVALの電位差が小さい場合には電流値も小さくなるため消費電力に対して影響は少ない。ここでのNMOS2による電圧降下分をΔVRとすると、ノードN1はVALよりΔVR分だけ高い電位に収束することになる。このときNMOS2はオン状態であるためNMOS2のオン抵抗は小さく、従ってΔVRも小さくなる。
【０２０３】
次に、時刻t2において入力信号VINがLからHに変化し、入力信号／VINがHからLに変化するときの動作について説明する。
【０２０４】
入力信号VINは、リセット信号生成回路RSTの中でCRBを介してノードN6と容量結合している。そのためVINの電圧変動ΔVDにより、ノードN6では電位が変動する。この時の変動量をΔVBとすると概ね次の式（２４）で定まる。
【数２４】
2007011278.tif 000026
【０２０５】
従って、ノードN6の電位はVALよりΔVBだけ高電位になる。この時、ΔVBがNMOSの閾値電圧Vthより大きければ、NMOSBがオン状態となる。よって、ここでは容量CRBおよび容量CRAはΔVBおよびΔVAがｎ型のMOSトランジスタの閾値電圧より大きくなるように設定する必要がある。ノードN3は、時刻t2において入力信号／VINの変動によりΔVAだけ低電位に変動するとともに、オン状態となったNMOSBを介してVALにディスチャージされる。ノードN3がVALにディスチャージされるとNMOSAがオフ状態となるためノードN6の電位はNMOSBをオン状態に保つことが可能となる。以上のことから時刻t2以降では、リセット信号生成回路RSTの出力信号（N3）がVALとなるためディスチャージ回路がオフ状態となり、チャージ回路の動作が可能となる。
【０２０６】
まず、時刻t2でVINがHになるとダイオード接続されたNMOS6を介して容量CAはVDHに向かってチャージされ、その結果ノードN1の電位は時刻t2aまでにN1Aに達する。ここで、N1Aの電位はNMOS6によりクリップされるため最高でもVDH−Vthとなる。
【０２０７】
次に、時刻t2aにおいて入力パルスVINSがLからHに変化するときの動作について説明する。入力パルスVINSは、容量CAを介してノードN1と容量結合している。そのためVINSの電圧変動ΔVDにより、ノードN1では電位が上昇する。この時の変動量をΔVCAとすると概ね次の式（２５）で定まる。
【数２５】
2007011278.tif 000027
【０２０８】
従って、ノードN1の電位はN1A＋ΔVCAとなる。この時、N1A＋ΔVCAがVDHよりも高電位になるように時刻t2と時刻t2aの間隔や、容量CA及びNMOS6の設計値を設定することにより、実施例１の場合に比べノードN2とノードN4との電位差を大きくすることが可能となる。ノードN1以降のチャージ回路の構成は実施例１と同じであるため、以降の動作説明は割愛するが、チャージ回路動作時にノードN2とノードN4の電位差を大きくすることは、実施例2の説明の中でも述べたようにNMOS3のオン抵抗を小さくする効果があり、電圧レベル変換器を高速に動作させることが可能になる。
【０２０９】
また、本実施例のリセット信号生成回路RSTは入力信号VINと入力信号／VINの２つの信号を用いた図１５の回路を示したが、実施例1の図3、図5、及び図6に示すように入力信号／VINから生成するリセット信号生成回路RSTを用いても同様の効果が得られる。
【０２１０】
図１７は、実施例５における電圧レベル変換器VLCのもう一つの回路構成を説明する図である。図１７に示す電圧レベル変換器は、前述した図１４の電圧レベル変換器と比べてMISTFTであるｎ型のMOSトランジスタNMOS７と容量CB、および入力信号としてVINSAが追加された構成となっている。図１７に示す回路構成において、入力信号VINの入力端子はNMOS６のゲート端子と第1の端子に接続される。また、入力信号VINSの入力端子は容量CAの一方の端子に接続される。容量CAの他方の端子は、NMOS6の第2の端子と、NMOS７のゲート端子および第1の端子に接続されており、この接続された配線をノードN1とする。入力信号VINSAの入力端子は容量CBの一方の端子に接続される。容量CBの他方の端子は、NMOS７の第２の端子と、NMOS1のゲート端子と第１の端子、およびNMOS2の第１の端子に接続されており、この接続された配線をノードNSとする。また、これ以外の構成要素であるNMOS1からNMOS5、容量CB、抵抗容量負荷、およびリセット信号生成回路RSTに関しては図１４と同様の構成であるため説明は省略する。また、図１７における電圧レベル変換回路VLCのリセット信号生成回路RSTは図１５に示す回路を図示しているが、前述したようにこれに限定されない。
【０２１１】
次に、図１８を用いて図１７に示す電圧レベル変換器VLCの動作について説明する。図１８は入力信号VIN、VINS、VINSA、および／VINの波形、及び図１７に示した各ノード（N1、N2、N3、N4、N6、およびNS）の信号波形を示したものである。なお、以降の説明では本発明の実施例１で述べた[数１]から[数４]の関係が成り立つと仮定する。また、入力信号VINSAの最大電位と最小電位は、その他の入力信号VINなどに等しいと仮定する。また、MISTFTであるｎ型のMOSトランジスタの閾値電圧Vthは等しいものと仮定する。
【０２１２】
図１８において、初期状態では入力信号と各ノードの電位がVDLであると仮定し、まず時刻t1において入力信号／VINがLからHに変化するときの動作について説明する。入力信号／VINがLからHに変化すると、前述したようにノードN3の電位が上昇し、NMOSAがオン状態となるため、ノードN6がVALにディスチャージされる。ノードN6がディスチャージされVALの電位となるとNMOSBはオフ状態となるためノードN3の電位がVDL以上に保持され、時刻t1から次の時刻t2まではディスチャージ回路であるNMOS2とNMOS4、およびNMOS5がオン状態となりノードNSとN2 およびN4はVALにディスチャージされる。この時、入力信号VINとVALの間にNMOS６とNMOS７およびNMOS2を介して電流が流れるが、VDLとVALの電位差が小さい場合には電流値も小さくなるため消費電力に対して影響は少ない。また、先に述べた図１４の電圧レベル変換器に比べ入力信号VINとVALとの間にダイード接続されたNMOSトランジスタが１段増えるため、この経路を流れる電流をより小さくすることが可能となる。
【０２１３】
次に、時刻t2において入力信号VINがLからHに変化し、入力信号／VINがHからLに変化するときの動作について説明する。入力信号VINがLからHに変化するとノードN6の電位はVALよりΔVBだけ高電位になるため、NMOSBがオン状態となる。その結果、ノードN3はNMOSBを介してVALにディスチャージされNMOSAがオフ状態となり、ノードN6の電位がNMOSBをオン状態に保つことが可能となる。ここでも、容量CRBおよび容量CRAはΔVBおよびΔVAがｎ型のMOSトランジスタの閾値電圧より大きくなるように設定する必要がある。以上のことから時刻t2以降では、ディスチャージ回路がオフ状態となりチャージ回路の動作が可能となる。
【０２１４】
チャージ回路の動作において、時刻t2でVINがHになるとダイオード接続されたNMOS6を介して容量CAはVDHに向かってチャージされ、その結果ノードN1の電位は時刻t2aまでにN1Aに達する。ここで、N1Aの電位はNMOS6によりクリップされるため最高でもVDH−Vthとなる。
【０２１５】
次に、時刻t2aにおいて入力信号VINSがLからHに変化するときの動作について説明する。入力信号VINSは、容量CAを介してノードN1と容量結合している。そのためVINSの電圧変動ΔVDにより、ノードN1では電位が上昇する。この時の変動量ΔVCAは、容量CAと容量CA以外に存在するノードN1の寄生容量とで概ね定まる。よって、時刻t2aの後、ノードN1の電位はN1A+ΔVCAとなる。ノードNSはダイオード接続されたNMOS７を介してノードN1の電位であるN1A＋ΔVCAに向かいチャージされ、時刻t2bまでにNSAに到達すると仮定する。ここでNSAの電位はNMOS７によりクリップされるため最高でもN1A＋ΔVCA−Vthとなる。
【０２１６】
次に、時刻t2bにおいて入力信号VINSAがLからHに変化するときの動作について説明する。入力信号VINSAは、容量CBを介してノードNSと容量結合している。そのためVINSAの電圧変動ΔVDにより、ノードNSでは電位が上昇する。この時の変動量ΔVCBは、容量CBと容量CB以外に存在するノードNSの寄生容量とで概ね定まる。よって、時刻t2bの後、ノードNSの電位はNSA＋ΔVCBとなる。
【０２１７】
この時、NSA＋ΔVCBがVDHよりも高電位になるように時刻t2、t2a、およびt2bの間隔や、容量CAとCB及びNMOS6とNMOS７の設計値を設定することにより、実施例１の場合に比べノードN2とノードN4との電位差を大きくすることが可能となる。ノードNS以降のチャージ回路の構成は実施例１と同じであるため、以降の動作説明は割愛するが、チャージ回路動作時にノードN2とノードN4の電位差を大きくすることは、実施例2の説明の中でも述べたようにNMOS3のオン抵抗を小さくする効果があり、電圧レベル変換器を高速に動作させることが可能になる。
【実施例６】
【０２１８】
実施例６は、図１４および図１７に示す実施例５の電圧レベル変換器VLCにおいて、ディスチャージ回路がオン状態のときに入力端子VINとVALとの間でダイオード接続されたNMOSトランジスタとNMOS2を介して流れる電流を抑制する回路方式について述べる。
【０２１９】
図１９は、実施例６における電圧レベル変換器VLCと制御信号生成部２を示す回路図である。図１９において、電圧レベル変換器VLCは実施例５で説明した図１４の構成のものを示している。但し、リセット信号生成回路RSTは入力信号／VINのみで動作可能な図３、図５、および図６などの回路構成を用いるものとする。また、制御信号生成部２は電圧レベル変換器VLCを制御するために必要な入力信号VIN、VINS、および／VINを生成する。ここで、入力信号VINSおよび／VINは実施例１から実施例５で述べたように、最大電位がVDHで最小電位がVDLの信号である。制御信号生成部２の内部では入力信号VINSおよび／VINの駆動能力を高めるためにバッファBUFから出力するものとし、図１９においては一例としてCMOSからなるインバータを示している。インバータには、入力信号VINSの逆相信号φVINSと、入力信号／VINの逆相信号φ／VINが入力されている。
【０２２０】
一方で入力信号VINは、実施例１から実施例５の説明において最小電位VDLが出力されているタイミングでHiZ状態、すなわち、入力信号VINの端子が電源VDHと電気的に切断された状態となり、最大電位VDHが出力されるタイミングのみ電源VDHを電気的に接続され、同電位（VDH）が出力される信号である。このように、Hiレベルの期間中だけ最大電位VDHを出力し、Lowレベルの期間はHiZ状態となるようなバッファHZ_BUFの一つの回路例を図２０に示す。φVINはVINがHiレベルの期間でLowレベル（例えばVDL）となり、Lowレベル（HiZ）の期間でHiレベル（例えばVDH）となる信号である。HZ_BUFはPMOSトランジスタで構成されており、ゲート端子がφVINに接続され、第１の端子がVDHに接続され、第２の端子が出力端子として電圧レベル変換器のVINに接続されている。これによりφVINがHiレベルの時にはPMOSがオフ状態となるためVINがHiZ状態となり、φVINがLowレベルの時にはPMOSがオン状態となるためVINにはVDHが出力される。
【０２２１】
次に、図１９に示す回路構成に関して図２１を用いて説明する。図２１は、入力信号VIN、VINS、および／VINの信号波形と、図１９に示したノードN1、N2、およびN4の電圧波形図である。
【０２２２】
まず、時刻t1において入力信号／VINがLからHに変化したときの動作について説明する。入力信号／VINがHになると電圧レベル変換器のディスチャージ回路がオン状態となるため、電圧レベル変換器VLCのノードN1、N2、およびN4はVALにディスチャージされる。このときVINはHiZ状態であるため、入力信号VINとVALとの間にダイオード接続されたNMOS6とNMOS2を介して流れる電流は抑制される。また、このときのノードN1の電位ΔVRは、HZ_BURに含まれるPMOSのインピーダンス、およびNMOS6とNMOS2のインピーダンスにより概ね定まるが、PMOSのインピーダンスが大きいため非常に小さく抑えることができる。
【０２２３】
次に、時刻t2において、／VINがHからLに変化するとディスチャージ回路はオフ状態となるため、電圧レベル変換器のチャージ回路は動作可能になる。この時、VINはHiZ状態からVDH供給へと変化するため、ノードN1にはNMOS６を介して電圧が供給される。以降の動作については実施例５と同様であるため説明は省略する。
【０２２４】
以上で述べたように、チャージ回路を構成するダイード接続されたNMOSの入力信号VINを、HiレベルでVDHとしLowレベルでHiZ状態とすることで、ディスチャージ回路動作時のVINとVAL間の定常電流を抑制でき、尚且つ実施例５と同様に電圧レベル変換器としての機能も得ることが可能となる。
【０２２５】
また、図１９では電圧レベル変換器として図１４の構成のものを示したが、図１７に示す電圧レベル変換器を用いた場合にも入力信号VINにHZ_BUFを用いることで同様の効果が得られる。
【図面の簡単な説明】
【０２２６】
【図１】本発明に係る液晶表示装置の概略図である。
【図２】図１に示す電圧レベル変換器ＶＬＣの回路構成図である。
【図３】図２に示すリセット信号生成回路ＲＳＴの回路構成図である。
【図４】本発明における電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【図５】本発明におけるリセット信号生成回路ＲＳＴの他の回路構成図とその動作を示すタイミングチャートである。
【図６】本発明におけるリセット信号生成回路ＲＳＴの更に他の回路構成図とその動作を示すタイミングチャートである。
【図７】本発明における電圧レベル変換器ＶＬＣの他の回路構成図である。
【図８】図７に示す電圧レベル変換器ＶＬＣの動作を示すタイミングチャートと電位を示す電圧波形図である。
【図９】本発明における電圧レベル変換器ＶＬＣの更に他の回路構成図である。
【図１０】図９に示す電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【図１１】本発明に係る液晶表示装置の一部概略図である。
【図１２】図１１における電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【図１３】図１１における電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【図１４】本発明における電圧レベル変換器ＶＬＣのまた更に他の回路構成図である。
【図１５】本発明におけるリセット信号生成回路ＲＳＴのまた更に他の回路構成図である。
【図１６】図１４における電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【図１７】本発明における電圧レベル変換器ＶＬＣのその他の回路構成図である。
【図１８】図１７における電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【図１９】本発明にかかわる電圧レベル変換器ＶＬＣと周辺回路の概略図である。
【図２０】図１９におけるＨＺ＿ＢＵＦの回路構成図である。
【図２１】図１９における電圧レベル変換器ＶＬＣの動作を示すタイミングチャートである。
【符号の説明】
【０２２７】
１・・・Ｉ／Ｆ部、２・・・制御信号生成部、３・・・映像信号生成部、４・・・走査回路、５・・・設定値記憶部、６・・・チャージ回路、７・・・ディスチャージ回路、ＤＬ・・・ドレイン信号線、ＧＬ・・・ゲート信号線、ＤＳＬ・・・映像信号線、ＡＬ，ＢＬ，ＣＬ・・・スイッチ制御信号線、ＣＮＴＬ・・・制御信号線、ＴＦＴ・・・薄膜トランジスタ、ＰＸ・・・画素電極、ＣＯＭ・・・対向電極、ＬＣ・・・液晶、ＡＲ・・・表示エリア、ＶＩＮ・・・入力パルス(選択信号)、／ＶＩＮ・・・反転入力パルス、ＮＭＯＳ・・・ｎ型ＭＯＳトランジスタ、ＶＬＣ・・・電圧レベル変換器、ＶＬＣＲ・・・変換部、ＳＵＢ・・・透明絶縁基板、ＡＳＷ，ＢＳＷ，ＣＳＷ・・・映像信号分配用スイッチ、ＲＳＴ・・・リセット信号生成回路、ＶＩＮＳ・・・入力パルス、ＶＩＮＳＡ・・・入力パルス。
【図１】
2007011278.tif 000028
【図２】
2007011278.tif 000029
【図３】
2007011278.tif 000030
【図４】
2007011278.tif 000031
【図５】
2007011278.tif 000032
【図６】
2007011278.tif 000033
【図７】
2007011278.tif 000034
【図８】
2007011278.tif 000035
【図９】
2007011278.tif 000036
【図１０】
2007011278.tif 000037
【図１１】
2007011278.tif 000038
【図１２】
2007011278.tif 000039
【図１３】
2007011278.tif 000040
【図１４】
2007011278.tif 000041
【図１５】
2007011278.tif 000042
【図１６】
2007011278.tif 000043
【図１７】
2007011278.tif 000044
【図１８】
2007011278.tif 000045
【図１９】
2007011278.tif 000046
【図２０】
2007011278.tif 000047
【図２１】
2007011278.tif 000048