(57)【要約】【課題】本発明は、チップ面積の増加が少なく、かつ高速な入力初段ラッチを備えた半導体装置を提供することを目的とする。【解決手段】半導体装置は、入力信号を受け取り第１のクロック信号の半サイクル期間だけ該入力信号を保持する第１のラッチと、該第１のラッチの出力に接続される遅延要素と、該遅延要素の出力に接続され第２のクロック信号の半サイクル期間だけ該遅延要素から供給される信号を保持する第２のラッチと、該第１のクロック信号の該半サイクル期間で該第１のラッチがラッチした信号が後続する該第２のクロック信号の該半サイクル期間で該遅延要素を介して該第２のラッチにラッチされるように該第１のクロック信号及び該第２のクロック信号の少なくとも一方のタイミングを調整する回路とを含み、前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
入力信号を受け取り第１のクロック信号の半サイクル期間だけ該入力信号を保持する第１のラッチと、
該第１のラッチの出力に接続される遅延要素と、
該遅延要素の出力に接続され第２のクロック信号の半サイクル期間だけ該遅延要素から供給される信号を保持する第２のラッチと、
該第１のクロック信号の該半サイクル期間で該第１のラッチがラッチした信号が後続する該第２のクロック信号の該半サイクル期間で該遅延要素を介して該第２のラッチにラッチされるように該第１のクロック信号及び該第２のクロック信号の少なくとも一方のタイミングを調整する回路とを含み、
前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されること
を特徴とする半導体装置。
【請求項２】
該遅延要素はデコーダであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記転送ゲートは、クロック信号に基づいて入力信号を前記第３のラッチに供給することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記転送ゲートは、ゲーテッドクロックであることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
該回路は、該第１のクロック信号の該半サイクルを延長する回路であることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
【請求項６】
該回路は、該第２のクロック信号の該半サイクルを短縮する回路であることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
【請求項７】
該回路は、該第１のクロック信号の該半サイクルを延長すると共に、該第２のクロック信号の該半サイクルを短縮する回路であることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置。
【請求項８】
コマンド信号を受け取り第１のクロック信号の半サイクル期間だけ該コマンド信号を保持する第１のラッチと、
該第１のラッチの出力に接続されるコマンドデコーダと、
該コマンドデコーダの出力に接続され第２のクロック信号の半サイクル期間だけ該コマンドデコーダから供給されるデコード信号を保持する第２のラッチと、
該第２のラッチから供給される該デコード信号に基づいてアクセス制御を行うコントローラとを含み、
前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されること
を含むことを特徴とする半導体装置。
【請求項９】
前記転送ゲートは、クロック信号に基づいて入力信号を前記第３のラッチに供給することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記転送ゲートは、ゲーテッドクロックであることを特徴とする請求項８又は請求項９に記載の半導体装置。
【請求項１１】
アドレス信号を受け取り第１のクロック信号の半サイクル期間だけ該アドレス信号を保持する第１のラッチと、
該第１のラッチの出力に一端が接続されるアドレス信号を転送する遅延要素と、
該遅延要素の他端に接続され第２のクロック信号の半サイクル期間だけ該遅延要素から供給されるアドレス信号を保持する第２のラッチとを含み、
前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されること
を特徴とする半導体装置。
【請求項１２】
前記半導体装置は、アドレス信号をデコードするアドレスデコーダを含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記転送ゲートは、クロック信号に基づいて入力信号を前記第３のラッチに供給することを特徴とする請求項１１又は請求項１２に記載の半導体装置。
【請求項１４】
前記転送ゲートは、ゲーテッドクロックであることを特徴とする請求項１１乃至１３の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、詳しくはクロック信号に同期して信号を取り込む入力ラッチを有する半導体装置に関する。
【背景技術】
【０００２】
CPUの動作速度が速くなると、半導体記憶装置等のＣＰＵ周辺の半導体装置においても高速な動作が要求される。
【０００３】
例えばシンクロナス(クロック同期型)メモリでは、コマンド入力(或いはアドレス入力)は、外部クロックの立ち上がりエッジに対してセットアップ時間／ホールド時間の要件を満たすように入力される。入力されたコマンド(或いはデドレス)は、通常、入力初段のラッチ回路(エッジトリガラッチ)によってラッチされることで、１ｔＣＫ（ｔＣＫはクロック周期）の期間維持され、このデータ保持期間内にデコーダによってデコードされる。
【０００４】
図１は、従来のコマンド（或いはアドレス）入力回路及びデコーダの構成を示す図である。図２は、図１の構成の動作を示すタイミング図である。
【０００５】
図１の構成は、ラッチ１０、ラッチ１１、及びデコーダ１２を含む。ラッチ１０は、ゲーテッドインバータ１３、インバータ１４、及びゲーテッドインバータ１５を含む。ラッチ１１は、ゲーテッドインバータ１６、インバータ１７、及びゲーテッドインバータ１８を含む。ラッチ１０及びラッチ１１は、入力信号ｉｎ０及びｉｎ１の各々に対して設けられる。
【０００６】
ラッチ１０にはクロック信号ｉｎｔＣＬＫ＿ｔの相補信号ｉｎｔＣＬＫ＿ｃが供給され、ラッチ１１にはクロック信号ｉｎｔＣＬＫ＿ｔが供給される。ラッチ１０のゲーテッドインバータ１３は、クロック信号ｉｎｔＣＬＫ＿ｔがＬＯＷのときに（相補信号ｉｎｔＣＬＫ＿ｃがＨＩＧＨのときに）、入力信号ｉｎ０（或いはｉｎ１）を反転して、インバータ１４及びゲーテッドインバータ１５からなるラッチ回路２０に供給する。クロック信号ｉｎｔＣＬＫ＿ｔがＨＩＧＨになると、入力信号はラッチ回路２０にラッチされる。この時、ラッチ１１のゲーテッドインバータ１６はゲートが開いている状態であり、ラッチ回路２０がラッチした信号は、ラッチ１１を介してラッチ信号ｉｎ０ｌａｔ及びｉｎ１ｌａｔとして出力される。クロック信号ｉｎｔＣＬＫ＿ｔがその後ＬＯＷになると、ゲーテッドインバータ１６が閉じて、インバータ１７及びゲーテッドインバータ１８からなるラッチ回路２１に入力信号がラッチされる。クロック信号ｉｎｔＣＬＫ＿ｔがＬＯＷである期間に、次の入力信号がラッチ１０に供給されるが、ラッチ回路２１にラッチされた最初の入力信号はクロック信号ｉｎｔＣＬＫ＿ｔが次にＨＩＧＨになるまで保持される。
【０００７】
このようにして図２に示されるように、入力信号をラッチしたラッチ信号ｉｎ０ｌａｔ及びｉｎ１ｌａｔが、１ｔＣＫ（ｔＣＫはクロック周期）の期間維持される。この期間内に、図１のデコーダ１２がラッチ信号ｉｎ０ｌａｔ及びｉｎ１ｌａｔをデコードして、デコード結果である出力信号ｏｕｔ<０：３>を出力する。
【０００８】
ラッチ１０が入力信号をラッチする前に入力信号を確定するために、図２に示されるようにセットアップ時間を確保することが必要となる。上記の方式では、このセットアップ時間に加えて、デコーダ１２が入力信号をデコードするために要するデコード時間が必要である。従って、データ信号の入力からデコード結果が得られるまでには、セットアップ時間とデコード時間の合計に相当する遅延が生じてしまう。
【０００９】
この問題を解決するために、セットアップ時間を利用して、ラッチする前にデコード演算を実行する方式が用いられる。
【００１０】
図３は、セットアップ時間を利用して高速化を実現する従来のコマンド（或いはアドレス）入力回路及びデコーダの構成を示す図である。図４は、図３の構成の動作を示すタイミング図である。図３及び図４に示されるように、この方式では、デコーダ１２をラッチ１０及び１１の前段に設け、ラッチのセットアップ時間内にデコード処理を実行することで、処理の高速化を図っている。
【００１１】
しかしながらこの方式は、デコード後の信号を独立にラッチするため、多くのラッチを必要とする。例えば、図３のような２ビットの入力をデコードする場合には合計8個のラッチが必要となり、また３ビットをデコードする場合には合計１６個のラッチが必要となる。
【００１２】
またこの方式では、タイミング調整回路２２を用いてクロック信号を遅延させることで、デコーダによるデコード時間を見込んだ適切なタイミングにラッチタイミングを設定する。従って、タイミング調整回路２２の製造ばらつきや電圧変動等により生じるタイミングのずれを勘案して、大きなタイミングマージンを確保しておく必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って図３に示される従来の方式では、チップ面積が増大すると共に、製造ばらつきや電圧変動によるタイミングのずれ勘案して大きなタイミングマージンを確保するために、充分な高速化を図ることが出来ない。またこのように大きなタイミングマージンをセットアップ時間に対して確保しようとすると、ホールド時間に対するタイミングマージンが少なくなるという問題がある。一般的に、クロック周期が短くなるとセットアップ時間及びホールド時間は短くなるので、クロックの高速化が進んだシステムでは、タイミングマージンを確保することがより困難になる。
【００１４】
以上の点を鑑み、本発明は、チップ面積の増加が少なく、かつ高速な入力初段ラッチを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による半導体装置は、入力信号を受け取り第１のクロック信号の半サイクル期間だけ該入力信号を保持する第１のラッチと、該第１のラッチの出力に接続される遅延要素と、該遅延要素の出力に接続され第２のクロック信号の半サイクル期間だけ該遅延要素から供給される信号を保持する第２のラッチと、該第１のクロック信号の該半サイクル期間で該第１のラッチがラッチした信号が後続する該第２のクロック信号の該半サイクル期間で該遅延要素を介して該第２のラッチにラッチされるように該第１のクロック信号及び該第２のクロック信号の少なくとも一方のタイミングを調整する回路とを含み、前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されることを特徴とする。
【００１６】
本発明の別の側面による半導体装置は、コマンド信号を受け取り第１のクロック信号の半サイクル期間だけ該コマンド信号を保持する第１のラッチと、該第１のラッチの出力に接続されるコマンドデコーダと、該コマンドデコーダの出力に接続され第２のクロック信号の半サイクル期間だけ該コマンドデコーダから供給されるデコード信号を保持する第２のラッチと、該第２のラッチから供給される該デコード信号に基づいてアクセス制御を行うコントローラとを含み、前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されることを含むことを特徴とする。
【００１７】
本発明の別の側面による半導体装置は、半導体装置は、アドレス信号を受け取り第１のクロック信号の半サイクル期間だけ該アドレス信号を保持する第１のラッチと、該第１のラッチの出力に一端が接続されるアドレス信号を転送する遅延要素と、該遅延要素の他端に接続され第２のクロック信号の半サイクル期間だけ該遅延要素から供給されるアドレス信号を保持する第２のラッチとを含み、前記第１のラッチ及び第２のラッチは、転送ゲートと２個のインバータを有する第３のラッチとで構成されることを特徴とする。
【発明の効果】
【００１８】
本発明の少なくとも１つの実施例によれば、エッジトリガ回路を構成する２つのラッチの間にデコーダを配置し、セットアップ時間を利用してデコード処理を実行するので、デコーダ処理による時間遅れを隠すことが出来る。この構成では、初段のラッチは入力信号数と同数設けられていればよいので、従来の構成に比較して少ない回路素子数で高速なラッチ・デコード動作を実現することが出来る。またクロック信号のタイミングを調整することで、第１のラッチから第２のラッチへの確実なデータ転送を実現することが出来る。
【００１９】
またエッジトリガ回路を構成する２つのラッチの間に遅延要素を配置し、セットアップ時間を利用して信号転送を実行するので、信号転送による時間遅れを隠すことが出来る。これにより高速なデータ転送を実現することが出来る。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２１】
図５は、本発明によるラッチ回路の第１実施例を示す構成図である。第１の実施例においては、エッジトリガ回路を構成する２つのラッチ、即ちクロック信号のＬＯＷ期間に転送した信号をＨＩＧＨ期間の間保持する初段のラッチとクロック信号のＨＩＧＨ期間に転送した信号をＬＯＷ期間の間保持する次段のラッチとが分離され、その間にデコーダが配置される。図５において、図１と同一の構成要素は同一の番号で参照し、その詳細な説明は省略する。
【００２２】
図５の構成は、ラッチ１０、ラッチ１１、デコーダ１２、及びパルス幅拡張回路３１を含む。ラッチ１０及びラッチ１１の間にデコーダ１２が配置される。ラッチ１０には、パルス幅拡張回路３１でクロック信号ｉｎｔＣＬＫ＿ｔのパルス幅を拡張した信号の相補信号であるクロック信号ｉｎｔＣＬＫ＿ｃ'が供給される。ラッチ１１には、タイミング遅延３２によってクロック信号ｉｎｔＣＬＫ＿ｔが遅延されたクロック信号ｉｎｔＣＬＫｄ＿ｔ'が供給される。ここでタイミング遅延３２は、例えばデコーダ１２をラッチ１０及び１１の間に設けることで、ラッチ１０及び１１の距離が長くなることにより不可避的に生じる配線遅延である。またデコーダ１２のデコード時間を配慮する必要が有る場合には、意図的に遅延回路等を挿入するようにしてもよい。また入力信号ｉｎ０及びｉｎ１は、半導体記憶装置等の半導体装置に対するコマンド信号或いはアドレス信号などである。
【００２３】
図６は、図５の構成の動作を示すタイミング波形図である。
【００２４】
図６に示されるように、相補クロック信号ｉｎｔＣＬＫ＿ｃ'の立ち下りまでのセットアップ時間を確保して入力信号ｉｎ０及びｉｎ１を入力すると、この信号がラッチ１０を通過してデコーダ１２に供給される。デコーダ１２は、セットアップ時間を利用してデコード処理を行う。クロック信号ｉｎｔＣＬＫ＿ｔの立ち上がりのタイミングで、ラッチ１０は入力信号ｉｎ０及びｉｎ１をラッチする。ラッチ１０にラッチされた信号ｉｎｌａｔ<０：１>は、デコーダ１２によりデコード信号ｄｅｃ<０：３>とされ、ラッチ状態が解除されたラッチ１１を通過し、出力信号ｏｕｔ<０：３>として次段に供給される。次に、遅延クロック信号ｉｎｔＣＬＫｄ＿ｔ'が立ち下がるタイミングで、デコード信号ｄｅｃ<０：３>がラッチ１１にラッチされる。ラッチ１１がラッチした信号は、出力信号ｏｕｔ<０：３>として次段に供給され、遅延クロック信号ｉｎｔＣＬＫｄ＿ｔ'がＬＯＷの間保持される。このようにして、出力信号ｏｕｔ<０：３>は、１ｔＣＫ（ｔＣＫはクロック周期）の期間出力される。
【００２５】
ここでクロック信号ｉｎｔＣＬＫｄ＿ｔ'は、配線遅延等のタイミング遅延３２によって遅延されているので、ラッチ１０のラッチ信号がデコーダ１２を介してラッチ１１に問題なく転送されるためには、ラッチ１０のラッチ信号保持時間を長くしておく必要がある。仮にラッチ１０のラッチ信号保持期間が元のクロック信号ｉｎｔＣＬＫ＿ｔのＨＩＧＨ期間のままであるとすると、ラッチ１１が遅延クロック信号ｉｎｔＣＬＫｄ＿ｔ'の立ち下がりでデータをラッチするときには、ラッチ１０の内容が次の信号で書き換えられてしまっているので、正しい信号転送を行うことが出来ない。
【００２６】
そこで図５に示される構成では、パルス幅拡張回路３１によりラッチ１０のラッチ信号保持期間を延長することで、図６に示されるように正しい信号転送が出来るようにしている。
【００２７】
このように本発明においては、エッジトリガ回路を構成する２つのラッチの間にデコーダを配置し、セットアップ時間を利用してデコード処理を実行するので、デコーダ処理による時間遅れを隠すことが出来る。この構成では、初段のラッチは入力信号数と同数設けられていればよいので、従来の図３の構成に比較して少ない回路素子数で高速なラッチ・デコード動作を実現することが出来る。またパルス幅拡張回路はパルス幅を延長するだけであるので、初段のラッチのラッチタイミングは、基本的にタイミング無調整のエッジタイミングであり、従来のようにタイミング調整回路を経由する場合に比べタイミングのずれが生じにくい。なおパルス幅拡張回路は、タイミングマージンが十分である場合には設ける必要がない。
【００２８】
図７は、本発明によるラッチ回路の第２実施例を示す構成図である。第２の実施例においては、図５のパルス幅拡張回路３１の代わりにパルス幅抑制回路３３が設けられる。図７において、図５と同一の構成要素は同一の番号で参照する。
【００２９】
図７の構成は、ラッチ１０、ラッチ１１、デコーダ１２、及びタイミング遅延３２を含む。ラッチ１０及びラッチ１１の間にデコーダ１２が配置される。ラッチ１０には、クロック信号ｉｎｔＣＬＫ＿ｔの相補信号であるクロック信号ｉｎｔＣＬＫ＿ｃが供給される。ラッチ１１には、タイミング遅延３２によって遅延されたクロック信号に対して、パルス幅抑制回路３３によりパルス幅を短縮したクロック信号ｉｎｔＣＬＫｄ＿ｔ''が供給される。入力信号ｉｎ０及びｉｎ１は、半導体記憶装置等の半導体装置に対するコマンド信号或いはアドレス信号などである。
【００３０】
図８は、図７の構成の動作を示すタイミング波形図である。
【００３１】
図８に示されるように、相補クロック信号ｉｎｔＣＬＫ＿ｃの立ち下りまでのセットアップ時間を確保して入力信号ｉｎ０及びｉｎ１を入力すると、この信号がラッチ１０を通過してデコーダ１２に供給される。デコーダ１２は、セットアップ時間を利用してデコード処理を行う。クロック信号ｉｎｔＣＬＫ＿ｔの立ち上がりのタイミングで、ラッチ１０は入力信号ｉｎ０及びｉｎ１をラッチする。ラッチ１０にラッチされた信号ｉｎｌａｔ<０：１>は、デコーダ１２によりデコード信号ｄｅｃ<０：３>とされ、ラッチ状態が解除されたラッチ１１を通過し、出力信号ｏｕｔ<０：３>として次段に供給される。次に、クロック信号ｉｎｔＣＬＫｄ＿ｔ''が立ち下がるタイミングで、デコード信号ｄｅｃ<０：３>がラッチ１１にラッチされる。ラッチ１１がラッチした信号は、出力信号ｏｕｔ<０：３>として次段に供給され、パルス幅抑制回路３３によりパルス幅を短縮したクロック信号ｉｎｔＣＬＫｄ＿ｔ''がＬＯＷの間保持される。このようにして、出力信号ｏｕｔ<０：３>は、１ｔＣＫ（ｔＣＫはクロック周期）の期間出力される。
【００３２】
第２実施例においては、第１実施例でラッチ１０側のラッチ解除タイミングを遅らせたのと同様の効果を、ラッチ１１側のラッチ設定タイミングを早めることで実現している。即ち、パルス幅抑制回路３３によりラッチ１１のラッチタイミングを早めることで、図８に示されるように正しい信号転送が出来るようにしている。
【００３３】
このように本発明においては、エッジトリガ回路を構成する２つのラッチの間にデコーダを配置し、セットアップ時間を利用してデコード処理を実行するので、デコーダ処理による時間遅れを隠すことが出来る。上記構成では、初段のラッチは入力信号数と同数設けられていればよいので、従来の図３の構成に比較して少ない回路素子数で高速なラッチ・デコード動作を実現することが出来る。なおパルス幅抑制回路３３は、タイミングマージンが十分である場合には設ける必要がない。
【００３４】
図９は、本発明によるラッチ回路の第３実施例を示す構成図である。第３の実施例においては、図５の構成に加えてパルス幅抑制回路３３が設けられる。図９において、図５及び図７と同一の構成要素は同一の番号で参照する。
【００３５】
図９の構成は、ラッチ１０、ラッチ１１、デコーダ１２、及びタイミング遅延３２を含む。ラッチ１０及びラッチ１１の間にデコーダ１２が配置される。ラッチ１０には、パルス幅拡張回路３１でクロック信号ｉｎｔＣＬＫ＿ｔのパルス幅を拡張した信号の相補信号であるクロック信号ｉｎｔＣＬＫ＿ｃ'が供給される。ラッチ１１には、タイミング遅延３２によって遅延されたクロック信号に対して、パルス幅抑制回路３３によりパルス幅を短縮したクロック信号ｉｎｔＣＬＫｄ＿ｔ''が供給される。入力信号ｉｎ０及びｉｎ１は、半導体記憶装置等の半導体装置に対するコマンド信号或いはアドレス信号などである。
【００３６】
図１０は、図９の構成の動作を示すタイミング波形図である。
【００３７】
図１０に示されるように、ラッチ１０によりラッチされたラッチ信号ｉｎｌａｔ<０：１>は、パルス幅拡張回路３１により延長された相補クロック信号ｉｎｔＣＬＫ＿ｃ'のＬＯＷ期間の間保持される。このラッチ信号ｉｎｌａｔ<０：１>を、パルス幅抑制回路３３により早められたクロック信号ｉｎｔＣＬＫｄ＿ｔ''の立ち下がりエッジのタイミングで、デコード信号ｄｅｃ<０：３>としてラッチ１１にラッチする。
【００３８】
第３実施例においては、パルス幅拡張回路３１によりラッチ１０側のラッチ解除タイミングを遅らせるのと同時に、パルス幅抑制回路３３によりラッチ１１側のラッチ設定タイミングを早めることで、図１０に示されるように正しい信号転送が出来るようにしている。パルス幅拡張回路３１とパルス幅抑制回路３３との両方を用いることで、片方だけでは充分なタイミング保証が出来ない場合等に、確実なデータ転送を実現することが出来る。
【００３９】
図１１は、本発明によるラッチ回路の第４実施例を示す構成図である。第４の実施例においては、エッジトリガ回路を構成する２つのラッチ、即ちクロック信号のＬＯＷ期間に転送した信号をＨＩＧＨ期間の間保持する初段のラッチとクロック信号のＨＩＧＨ期間に転送した信号をＬＯＷ期間の間保持する次段のラッチとが分離され、その間に長距離配線４０が配置される。図１１において、図５と同一の構成要素は同一の番号で参照する。
【００４０】
図１１の構成は、ラッチ１０、ラッチ１１、長距離配線４０、及びパルス幅拡張回路３１を含む。ラッチ１０及びラッチ１１の間に長距離配線４０が配置される。入力信号ｉｎ０及びｉｎ１は、半導体記憶装置等の半導体装置に対するコマンド信号或いはアドレス信号などである。
【００４１】
図１２は、図１１の構成の動作を示すタイミング波形図である。
【００４２】
図１２に示されるように、相補クロック信号ｉｎｔＣＬＫ＿ｃ'の立ち下りまでのセットアップ時間を確保して入力信号ｉｎ０及びｉｎ１を入力すると、この信号がラッチ１０を通過して長距離配線４０に供給される。長距離配線４０は、このセットアップ時間を利用して信号転送を行う。クロック信号ｉｎｔＣＬＫ＿ｔの立ち上がりのタイミングで、ラッチ１０は入力信号ｉｎ０及びｉｎ１をラッチする。ラッチ１０にラッチされた信号ｉｎｌａｔ<０：１>は、長距離配線４０及びラッチ状態が解除されたラッチ１１を通過し、出力信号ｏｕｔ<０：１>として次段に供給される。次に、遅延クロック信号ｉｎｔＣＬＫｄ＿ｔ'が立ち下がるタイミングで、長距離配線４０により転送された遅延ラッチ信号ｉｎｌａｔｄ<０：１>がラッチ１１にラッチされる。ラッチ１１がラッチした信号は、出力信号ｏｕｔ<０：１>として次段に供給され、遅延クロック信号ｉｎｔＣＬＫｄ＿ｔ'がＬＯＷの間保持される。このようにして、出力信号ｏｕｔ<０：１>は、１ｔＣＫ（ｔＣＫはクロック周期）の期間出力される。
【００４３】
図１１に示される構成では、図５の構成と同様にパルス幅拡張回路３１によりラッチ１０のラッチ信号保持期間を延長することで、図６に示されるように正しい信号転送が出来るようにしている。
【００４４】
このように本発明においては、エッジトリガ回路を構成する２つのラッチの間に長距離配線を配置し、セットアップ時間を利用して信号転送を実行するので、信号転送による時間遅れを隠すことが出来る。またパルス幅拡張回路はパルス幅を延長するだけであるので、初段のラッチのラッチタイミングは、基本的にタイミング無調整のエッジタイミングであり、タイミングのずれが生じにくい。なおパルス幅拡張回路は、タイミングマージンが十分である場合には設ける必要がない。
【００４５】
長距離配線を対象とした上記第４の実施例は、デコーダを対象とした第２及び３実施例と同様に、パルス幅拡張回路の代わりにパルス幅抑制回路を設ける構成、或いはパルス幅拡張回路及びパルス幅抑制回路の両方を設ける構成としてもよい。
【００４６】
図１３は、パルス幅拡張回路３１の回路構成の一例を示す図である。
【００４７】
図１３のパルス幅拡張回路３１は、インバータ５１乃至５５と、ＮＯＲ回路５６を含む。入力クロック信号ＣＬＫがＨＩＧＨになると、これに応じてインバータ５５の出力がＨＩＧＨになる。その後、入力クロック信号ＣＬＫのＨＩＧＨレベルは、インバータ５１乃至５４のインバータ列で所定の遅延時間だけ遅延されてＮＯＲ回路入力されるが、この場合はインバータ５５の出力はＨＩＧＨのままである。入力クロック信号ＣＬＫがＬＯＷになっても、所定の遅延時間の間はインバータ５１乃至５４のインバータ列の出力がＨＩＧＨであるので、インバータ５５の出力はＨＩＧＨに留まる。その後、入力クロック信号ＣＬＫのＬＯＷレベルが、インバータ５１乃至５４のインバータ列で所定の遅延時間だけ遅延されてＮＯＲ回路に入力され、これに応じてインバータ５５の出力がＬＯＷに変化する。従って、上記所定の遅延時間だけパルス幅を拡大することが出来る。
【００４８】
図１４は、パルス幅抑制回路３３の回路構成の一例を示す図である。
【００４９】
図１３のパルス幅抑制回路３３は、インバータ６１乃至６６と、ＮＡＮＤ回路６７を含む。入力クロック信号ＣＬＫがＨＩＧＨになると、これに応じてインバータ６６の出力がＨＩＧＨになる。その後、入力クロック信号ＣＬＫのＨＩＧＨレベルは、インバータ６１乃至６５のインバータ列で所定の遅延時間だけ遅延され、ＬＯＷ信号としてＮＡＮＤ回路入力される。これに応じてインバータ６６の出力がＬＯＷに変化する。従って、上記所定の遅延時間の長さにパルス幅を縮小することが出来る。
【００５０】
図１５は、本発明によるラッチを適用した半導体記憶装置の構成を示す構成図である。
【００５１】
図１５の半導体記憶装置は、入力バッファ７１−１及び７１−２、ラッチ７２−１及び７２−２、長距離配線７３−１及び７３−２、ラッチ７４−１及び７４−２、アドレスコントローラ７５、入力バッファ７６−１及び７６−２、ラッチ７７−１及び７７−２、インバータ７８−１及び７８−２、コマンドデコーダ７９−１乃至７９−４、ラッチ８０−１乃至８０−４、コマンドコントローラ８１、入力バッファ８２、パルス幅拡張回路８３、パルス幅抑制回路８４、コラムデコーダ８５、ローデコーダ８６、及びメモリセル配列８７を含む。
【００５２】
アドレス信号（図では例として２ビット）が入力バッファ７１−１及び７１−２に供給されると、初段のラッチ７２−１及び７２−２、長距離配線７３−１及び７３−２、及び次段のラッチ７４−１及び７４−２を介して、アドレスコントローラ７５に供給される。アドレスコントローラ７５は、コラムアドレスをコラムデコーダ８５に供給し、ローアドレスをローデコーダ８６に供給する。コラムデコーダ８５及びローデコーダ８６は、それぞれ対応するアドレスをデコードし、これによりメモリセル配列８７の指定したアドレスがアクセスされる。
【００５３】
コマンド信号（図では例として２ビット）が入力バッファ７６−１及び７６−２に入力されると、初段のラッチ７７−１及び７７−２、インバータ７８−１及び７８−２、コマンドデコーダ７９−１乃至７９−４、及び次段のラッチ８０−１乃至８０−４を介して、コマンドコントローラ８１に供給される。コマンドコントローラ８１は、コマンドデコーダ７９−１乃至７９−４によるコマンドデコード結果に従って、アドレスコントローラ７５等を制御することでアクセス制御を行う。
【００５４】
クロック信号は入力バッファ８２に供給され、入力バッファ８２からパルス幅拡張回路８３及びパルス幅抑制回路８４に供給される。パルス幅拡張回路８３は、クロック信号のパルス幅を拡大して、アドレス系の初段のラッチ７２−１及び７２−２並びにコマンド系の初段のラッチ７７−１及び７７−２に供給する。パルス幅抑制回路８４は、クロック信号のパルス幅を縮小して、アドレス系の次段のラッチ７４−１及び７４−２並びにコマンド系の次段のラッチ８０−１乃至８０−４に供給する。
【００５５】
アドレス系においては、アドレス信号転送のために必要な長距離配線の両端に初段のラッチと次段のラッチとを分けて配置することで、長距離配線の信号転送時間を隠すことが可能となり、ラッチ動作及びアドレス信号転送を高速に実行することが出来る。またコマンド系においては、初段のラッチと次段のラッチとの間にコマンドデコーダを配置することで、コマンドデコーダのコマンドデコード処理に要する時間を隠すことが可能になり、ラッチ動作及びコマンドデコード処理を高速に実行することが出来る。
【００５６】
図１６は、半導体記憶装置のアドレス信号の長距離配線に本発明によるラッチ回路を用いた場合の更なる詳細を示す図である。
【００５７】
図１６の構成は、クロックパッド１０１、複数のアドレスパッド１０２、クロック用の入力バッファ（ＩＢ）１０３、アドレス用の複数のクロックバッファ（ＩＢ）１０４、複数のアドレス信号それぞれに対するタイミング調整回路１０５、複数のアドレス信号それぞれに対する初段のラッチ１０６、及び複数のアドレス信号それぞれに対する次段のラッチ１０７を含む。
【００５８】
通常のチップのパッド配置では、クロックパッド１０１はチップ中央に、複数のアドレスパッド１０２はチップの中央から端に向かいチップ片側半分に一列に設けられる。図１６の構成では、信号配線によるクロック信号の遅れを少なくするために、アドレスパッド１０２の列の略中央付近に初段のラッチ１０６を設けている。クロック用の入力バッファ１０３から初段のラッチ１０６までのクロック信号の遅延は、ｔＤ１＋ｔＤ２ａ＋ｔＤ２ｂである。ここでｔＤ１は、クロックパッド１０１から一番左端のアドレスパッド１０２までの配線分の遅延であり、ｔＤ２ａ＋ｔＤ２ｂは、一番左端のアドレスパッド１０２から中央のアドレスパッド１０２までの配線分の遅延である。一番左端のアドレスパッド１０２から中央のアドレスパッド１０２までの配線の途中でクロック信号配線が分岐され、クロック信号が次段のラッチ１０７に供給される。次段のラッチ１０７に供給されるこのクロック信号の遅延は、ｔＤ１＋ｔＤ２ａである。
【００５９】
タイミング調整回路１０５までのアドレス信号の遅延は、一番左端或いは一番右端（Ａ）のアドレスパッド１０２で最大となりｔＡ０である。この遅延時間ｔＡ０は、クロック信号の遅延ｔＤ２ａ＋ｔＤ２ｂに略同一である。タイミング調整回路１０５は、アドレスパッド１０２からタイミング調整回路１０５までのアドレス信号毎の配線長の違いを調整するためのものであり、配線長に応じて０からｔＡ０までの遅延を導入する。一番左端或いは一番右端（Ａ）のアドレスパッド１０２のアドレス信号に対しては遅延０を設定し、中央のアドレスパッド１０２に対しては遅延ｔＡ０を設定する。これにより、全てのアドレス信号は、略一定の遅延遅延ｔＡ０を有することになる。
【００６０】
初段のラッチ１０６は、ｔＤ１＋ｔＤ２（ｔＤ２＝ｔＤ２ａ＋ｔＤ２ｂ）だけ遅延したクロック信号によってラッチされるので、この初段のラッチ１０６がラッチした段階で、アドレス信号の遅延ｔＡ０はクロック信号の遅延に吸収される。
【００６１】
図１７は、図１６の構成の動作タイミングを示す図である。
【００６２】
図１６のＡ点に供給されるアドレス信号は、図１７に示されるように、クロック信号ＣＬＫの立ち上がりエッジに対してセットアップ時間ｔＩＳだけのマージンを見込んで入力される。このアドレス信号は配線遅延でｔＡ０＋ｔＡ２（≒ｔＤ２＋ｔＡ２）だけ遅延されて、図１６のＢ点に到達する（図１７のＢ）。途中に存在する初段のラッチ１０６は、ｔＤ１＋ｔＤ２だけ遅延したクロック信号の立ち上がりでアドレス信号をラッチし、アドレス信号はクロック信号の半サイクルより若干長い間Ｂ点において維持される。
【００６３】
このＢ点のアドレス信号は、入力クロック信号ＣＬＫからｔＤ１＋ｔＤ２ａだけ遅延したクロック信号ＣＬＫＤの立ち上がりのタイミングで、次段のラッチ１０７を通過して図１６のＣ点に到達し、その後クロック信号ＣＬＫＤの立ち下がりのタイミングで、次段のラッチ１０７にラッチされる（図１７のＣ）。ラッチ１０７の出力であるＣ点の信号は、その後の配線遅延ｔＡ３＋ｔＡ４だけ遅延して、図１６のＤ点に到達する（図１７のＤ）。従って、Ａ点からＤ点までの信号遅延の総計は、ｔＤ１＋ｔＤ２ａ＋ｔＡ３＋ｔＡ４となる。
【００６４】
このようにして図１６の構成では、初段のラッチと次段のラッチとの間の配線遅延を隠して、高速な信号転送を実現することが出来る。
【００６５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６６】
【図１】従来のコマンド（或いはアドレス）入力回路及びデコーダの構成を示す図である。
【図２】図１の構成の動作を示すタイミング図である。
【図３】セットアップ時間を利用して高速化を実現する従来のコマンド（或いはアドレス）入力回路及びデコーダの構成を示す図である。
【図４】図３の構成の動作を示すタイミング図である。
【図５】本発明によるラッチ回路の第１実施例を示す構成図である。
【図６】図５の構成の動作を示すタイミング波形図である。
【図７】本発明によるラッチ回路の第２実施例を示す構成図である。
【図８】図７の構成の動作を示すタイミング波形図である。
【図９】本発明によるラッチ回路の第３実施例を示す構成図である。
【図１０】図９の構成の動作を示すタイミング波形図である。
【図１１】本発明によるラッチ回路の第４実施例を示す構成図である。
【図１２】図１１の構成の動作を示すタイミング波形図である。
【図１３】パルス幅拡張回路の回路構成の一例を示す図である。
【図１４】パルス幅抑制回路の回路構成の一例を示す図である。
【図１５】本発明によるラッチを適用した半導体記憶装置の構成を示す構成図である。
【図１６】半導体記憶装置のアドレス信号の長距離配線に本発明によるラッチ回路を用いた場合の詳細を示す図である。
【図１７】図１６の構成の動作タイミングを示す図である。
【符号の説明】
【００６７】
１０  ラッチ
１１  ラッチ
１２  デコーダ
３１  パルス幅拡張回路
３２  タイミング遅延
３３  パルス幅抑制回路
４０  長距離配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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