(57)【要約】【課題】  入力電圧の変動に対する出力電圧の変動が小さいボルテージレギュレータの提供。【解決手段】  出力電圧の目標電圧との差を検出しフィードバック制御して補正するための回路を、ボルテージレギュレータの出力電圧で動作するように構成することで、入力電圧と出力電圧との間に容量性結合が存在しないようにする。【選択図】  図１
2007140755.tif 000002
【特許請求の範囲】
【請求項１】
出力端子の出力電圧をフィードバック制御するフィードバック回路と、前記フィードバック回路により制御され前記出力電圧を一定に保持する出力トランジスタとで構成されたボルテージレギュレータにおいて、前記フィードバック回路の電源が出力電圧であるボルテージレギュレータ。
【請求項２】
前記フィードバック回路は、定電流源とトランジスタで構成された電圧検出回路である請求項１記載のボルテージレギュレータ。
【請求項３】
前記フィードバック回路は、基準電圧回路とオペアンプで構成された請求項１記載のボルテージレギュレータ。
【請求項４】
前記基準電圧回路を前記出力電圧から生成するよう構成された請求項３記載のボルテージレギュレータ。
【請求項５】
前記オペアンプにスタートアップ回路を付加した請求項３記載のボルテージレギュレータ回路。
【請求項６】
さらに前記フィードバック回路に位相補償用容量素子を設け、前記位相補償用容量素子の電源は出力電圧である請求項１から５のいずれかに記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はボルテージレギュレータ回路に属し、特に入力電圧の変動に対する出力電圧の変動を小さくする技術に関する。
【技術背景】
【０００２】
近年電子機器の高機能化、回路規模増大に伴い、消費電力が増加している。消費電力の増大は電源電圧の変動増大を招く。また、省エネルギーの観点から間欠動作させる回路が増え、その間欠動作するタイミングで電源電圧が大きく変動する。ボルテージレギュレータは、これらの原因により大きく変動する電源電圧を入力として動作するため出力電圧が変動してしまう。ボルテージレギュレータの出力電圧の変動は、ボルテージレギュレータの出力電圧を電源として動作する回路に様々な悪影響を及ぼす。電圧の低下は誤動作の原因となり、上昇は耐圧破壊を引き起こす。さらに連続的な電圧変動は遅延時間の変動によるジッタ増加の原因にもなる。
【０００３】
これらの要因から入力電圧の変動に対する出力電圧の変動が小さいボルテージレギュレータが求められている（例えば、特許文献１参照）。一般に、入力電圧の変動に対する出力電圧の変動の割合をＰＳＲＲ（パワーサプライリジェクションレシオ）と言い、ＰＳＲＲは小さいほど良い。
【０００４】
図１５に、従来のボルテージレギュレータのブロック図を示す。電源１と、基準電圧回路２と、出力電圧分割抵抗３および４と、オペアンプ５と、出力トランジスタ６とから成り、発振を防止するための位相補償容量８が出力トランジスタ６のゲートと出力端子の間に接続されている。
【０００５】
図１６は、図１５のボルテージレギュレータ回路の等価回路である。電源１の電圧をＶＤＤ、分割抵抗３および４の抵抗値をＲ３およびＲ４、出力トランジスタ６のスレッショルド電圧をＶth、位相補償容量８の容量をＣ８とすると、出力電圧Ｖoutは次式で表される。
【０００６】
Ｖout＝(Ｒ３＋Ｒ４)／((１／ｊωＣ８)＋Ｒ３＋Ｒ４)×(ＶＤＤ−Ｖth)・・・（１）
式（１）より、出力電圧Ｖoutは電源電圧ＶＤＤに依存することが分かる。
【特許文献１】特開２０００−２８４８４３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の回路構成では、位相余裕を確保するための位相補償容量８を挿入することにより入力電圧の変動に応じた出力電圧の変動を招いていた。
【０００８】
本発明は、上記課題を解決し入力電圧の変動に対して出力電圧の変動が小さいボルテージレギュレータ回路を提供するものである。
【課題を解決するための手段】
【０００９】
本発明のボルテージレギュレータは、フィードバックした出力電圧と出力電圧の目標電圧との差を検出して出力電圧を補正するためのフィードバック制御系回路をボルテージレギュレータの出力電圧で動作させる構成とした。
【発明の効果】
【００１０】
本発明のボルテージレギュレータによれば、フィードバック制御系の回路の電源はボルテージレギュレータの出力電圧から得るように構成されるため、入力電圧が変動しても位相補償用容量によって出力電圧が変動することはない。
【発明を実施するための最良の形態】
【００１１】
出力電圧の目標電圧との差を検出してフィードバック制御する回路を、前記出力電圧で動作するよう構成し、位相補償用容量素子を前記出力電圧の目標電圧との差を検出してフィードバック制御する回路の中間ノードと出力端子間に接続することにより、入力電源端子−出力端子間に容量性の結合が存在せず、入力電圧の変動により出力電圧が変動しないようにボルテージレギュレータ回路を構成する。
【実施例１】
【００１２】
図１は、本発明のボルテージレギュレータの第１の実施例を示すブロック図である。電源１と、出力トランジスタ６と、出力電圧分割抵抗３および４と、電圧検出回路を構成する定電流源１１および電圧検出トランジスタ５１と、発振を防止するための位相補償容量８１および８２と、出力トランジスタ６のゲートを制御する定電流源１２および制御トランジスタ５２とで構成されている。出力電圧と目標電圧との差を検出し、フィードバック制御する回路を電圧検出回路で構成したものである。
【００１３】
電圧検出回路は、電圧検出トランジスタ５１を構成するＮチャネル型ＭＯＳトランジスタのスレッショルド電圧を使用している。検出電圧は、定電流源１１の電流を調整することで自由に設定可能である。出力トランジスタ６はＰチャネル型ＭＯＳトランジスタによりＧＮＤ―出力間電圧が一定となるよう構成されている。
【００１４】
位相補償用容量８１および８２は、片方のみでも良く、また両方接続しても良い。
【００１５】
上記したような本発明のボルテージレギュレータによれば、フィードバック制御系の回路の電源はボルテージレギュレータの出力電圧から得るように構成されるため、入力電圧が変動しても位相補償用容量によって出力電圧が変動することがなく、安定した出力のボルテージレギュレータを提供することが可能である。
【実施例２】
【００１６】
図２は、本発明のボルテージレギュレータの第２の実施例を示すブロック図である。図１のボルテージレギュレータ同様、電圧検出回路を用いてＧＮＤ―出力間電圧が一定となるよう構成した回路であるが、出力トランジスタ６をＮチャネル型ＭＯＳトランジスタで構成したものである。
【００１７】
出力トランジスタ６をＮチャネル型ＭＯＳトランジスタにしたことにより、電圧検出回路には論理を反転するための回路、定電流源１３および論理反転トランジスタ５３を追加する必要があるが、本回路の追加はフィードバック回路のゲインを増加し特性を向上する効果がある。
【００１８】
さらに、出力トランジスタ６をＮチャネル型ＭＯＳトランジスタにしたことにより、電源との間にＭＯＳトランジスタの寄生容量による容量性結合が存在しなくなるため、図１の回路よりさらに高いＰＳＲＲ特性を得られる。
【実施例３】
【００１９】
図３は、本発明のボルテージレギュレータの第３の実施例を示すブロック図である。図２のボルテージレギュレータ同様、出力トランジスタ６はＮチャネル型ＭＯＳトランジスタで構成、高いＰＳＲＲ特性を要求する回路に適しているが、図２より使用素子数を減らして小面積化を図ったものである。小面積化を優先した半導体装置に適している。
【実施例４】
【００２０】
図４は、本発明のボルテージレギュレータの第４の実施例を示すブロック図である。基本的な回路構成は図２のボルテージレギュレータと同様であるが、入力電圧―出力間電圧が一定となるよう構成したものである。
【実施例５】
【００２１】
図５は、本発明のボルテージレギュレータの第５の実施例を示すブロック図である。図４のボルテージレギュレータと同様、電圧検出回路を用いて入力電圧―出力間電圧が一定となるよう構成されているが、出力トランジスタ６をＰチャネル型ＭＯＳトランジスタで構成している。本構成にすることにより、ＧＮＤとの間にＭＯＳトランジスタの寄生容量が存在しなくなるため、図４に示す回路よりさらに高いＰＳＲＲ特性を得られる。
【実施例６】
【００２２】
図６は、本発明のボルテージレギュレータの第６の実施例を示すブロック図である。図１のボルテージレギュレータと同様、電圧検出回路を用いてＧＮＤ―出力間電圧が一定となるよう構成されているが、出力トランジスタ６をＰチャネル型ＭＯＳトランジスタで構成したものである。電圧検出回路の電圧検出部にＰチャネル型ＭＯＳトランジスタのスレッショルド電圧を使用している点が図１に示す回路と異なる。なお、検出電圧は定電流源１１の電流を調整することで自由に設定可能である。
【実施例７】
【００２３】
図７は、本発明のボルテージレギュレータの第７の実施例を示すブロック図である。図６のボルテージレギュレータと同様、Ｐチャネル型ＭＯＳトランジスタのスレッショルド電圧を検出電圧として使う電圧検出回路を用いてＧＮＤ―出力間電圧が一定となるよう構成したボルテージレギュレータ回路で、出力トランジスタをＮチャネル型ＭＯＳトランジスタで構成したものである。電圧検出回路には論理を反転するための回路、定電流源１３および論理反転トランジスタ５３を追加している。図６に示す回路よりさらに高いＰＳＲＲ特性を求める回路に適している。
【実施例８】
【００２４】
図８は、本発明のボルテージレギュレータの第８の実施例を示すブロック図である。図４のボルテージレギュレータと同様、出力電圧の目標電圧との差を検出し、フィードバック制御する回路を電圧検出回路で構成し、入力電圧―出力間電圧が一定となるよう構成したものである。電圧検出回路の電圧検出トランジスタ５１にＰチャネル型ＭＯＳトランジスタのスレッショルド電圧を使用している点が図４に示す回路と異なる。
【実施例９】
【００２５】
図９は、本発明のボルテージレギュレータの第９の実施例を示すブロック図である。図８のボルテージレギュレータと同様、電圧検出回路の電圧検出トランジスタ５１にＰチャネル型ＭＯＳトランジスタを用いて、そのスレッショルド電圧を検出電圧として使用し入力電圧―出力間電圧が一定となるよう構成したボルテージレギュレータ回路である。電圧検出回路には論理を反転するための回路、定電流源１３および論理反転トランジスタ５３を追加している。また、出力トランジスタ６はＰチャネル型ＭＯＳトランジスタで構成している。図８に示す回路よりさらに高いＰＳＲＲ特性を求める回路に適している。
【実施例１０】
【００２６】
図１０は、本発明のボルテージレギュレータの第１０の実施例を示すブロック図である。図９のボルテージレギュレータと同様、Ｐチャネル型ＭＯＳトランジスタのスレッショルド電圧を検出電圧として使う電圧検出回路を用いて入力電圧―出力間電圧が一定となるよう構成したボルテージレギュレータ回路で、出力トランジスタ６をＰチャネル型ＭＯＳトランジスタで構成したものである。図９同様高いＰＳＲＲ特性を要求する回路に適しているが、図９より使用素子数を減らして小面積化を図ったものである。小面積化を優先した半導体装置に適している。
【実施例１１】
【００２７】
図１１は、本発明のボルテージレギュレータの第１１の実施例を示すブロック図である。ＧＮＤ―出力間電圧が一定となるよう構成したボルテージレギュレータ回路で、出力トランジスタ６はＰチャネル型ＭＯＳトランジスタで構成している。目標電圧との差を検出し、フィードバック制御する電圧検出回路をオペアンプ５で構成している。オペアンプ５を駆動するための電源を出力電圧Ｖｏｕｔとすることで、入力電源の変動によりオペアンプの出力が変動せず、ボルテージレギュレータの出力ＶｏｕｔのＰＳＲＲ劣化を生じない。
【００２８】
オペアンプ５を使用することにより高いゲインを容易に得られるため、目標電圧との誤差を小さくすることが容易である。
【００２９】
基準電圧回路２を、入力電源の変動の影響を受けないＶｏｕｔ―ＧＮＤ間に形成すると、より高いＰＳＲＲ特性を得ることが可能である。このように回路構成とした場合は、電源投入時に正常に起動しない場合があるため、オペアンプ５にスタートアップ回路９を付加する必要がある。
【実施例１２】
【００３０】
図１２は、本発明のボルテージレギュレータの第１２の実施例を示すブロック図である。図１１のボルテージレギュレータと同様、オペアンプ５を用いてＧＮＤ―出力間電圧が一定となるよう構成したボルテージレギュレータ回路であるが、出力トランジスタ６をＮチャネル型ＭＯＳトランジスタで構成したものである。
【００３１】
入力電源ＶＤＤと出力Ｖｏｕｔとの間にＭＯＳトランジスタの寄生容量による容量性結合が存在せず、高いＰＳＲＲ特性を求める用途に適している。
【実施例１３】
【００３２】
図１３は、本発明のボルテージレギュレータの第１３の実施例を示すブロック図である。出力電圧の目標電圧との差を検出しフィードバック制御する回路をオペアンプ５で構成し、入力電圧―出力間電圧が一定となるよう構成したものである。
【実施例１４】
【００３３】
図１４は、本発明のボルテージレギュレータの第１４の実施例を示すブロック図である。図１３のボルテージレギュレータと同様、オペアンプを用いて入力電圧―出力間電圧が一定となるよう構成したボルテージレギュレータ回路であるが、出力トランジスタ６をＰチャネル型ＭＯＳトランジスタで構成したものである。
【００３４】
入力電源ＶＤＤと出力Ｖｏｕｔとの間にＭＯＳトランジスタの寄生容量による容量性結合が存在せず、高いＰＳＲＲ特性を求める用途に適している。
【図面の簡単な説明】
【００３５】
【図１】本発明のボルテージレギュレータの第１の実施例を示すブロック図である。
【図２】本発明のボルテージレギュレータの第２の実施例を示すブロック図である。
【図３】本発明のボルテージレギュレータの第３の実施例を示すブロック図である。
【図４】本発明のボルテージレギュレータの第４の実施例を示すブロック図である。
【図５】本発明のボルテージレギュレータの第５の実施例を示すブロック図である。
【図６】本発明のボルテージレギュレータの第６の実施例を示すブロック図である。
【図７】本発明のボルテージレギュレータの第７の実施例を示すブロック図である。
【図８】本発明のボルテージレギュレータの第８の実施例を示すブロック図である。
【図９】本発明のボルテージレギュレータの第９の実施例を示すブロック図である。
【図１０】本発明のボルテージレギュレータの第１０の実施例を示すブロック図である。
【図１１】本発明のボルテージレギュレータの第１１の実施例を示すブロック図である。
【図１２】本発明のボルテージレギュレータの第１２の実施例を示すブロック図である。
【図１３】本発明のボルテージレギュレータの第１３の実施例を示すブロック図である。
【図１４】本発明のボルテージレギュレータの第１４の実施例を示すブロック図である。
【図１５】従来のボルテージレギュレータのブロック図である。
【図１６】従来のボルテージレギュレータの出力部の等価回路図である。
【符号の説明】
【００３６】
１                  電源
２                  基準電圧回路
３、４              出力電圧分割抵抗
５                  オペアンプ
６                  出力トランジスタ
７                  出力負荷
８                  位相補償用容量
９                  スタートアップ回路
１１、１２、１３    検出電圧調整要定電流源
５１                電圧検出トランジスタ
５２                制御トランジスタ
５３                論理反転トランジスタ
８１、８２          位相補償用容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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