(57)【要約】【課題】遅延ラインを変更してＤＬＬの出力クロックよりも速い位相を有するクロックを生成することで、ＤＬＬをＰＶＴ条件に合せて制御できる。【解決手段】外部からクロックを受信して、複数のマルチクロックとマルチ位相信号とを出力するクロック遅延補償手段と、前記複数のマルチクロックと前記マルチ位相信号との位相を比較して、シフト動作を制御するための複数の位相制御信号を出力する位相制御部と、前記複数の位相制御信号の状態に応じてシフト動作を行って、前記クロック遅延補償手段を制御するマルチ位相遅延制御部とを備える。【選択図】図２
2007097133.tif 000002
【特許請求の範囲】
【請求項１】
外部からクロックを受信して、複数のマルチクロックとマルチ位相信号とを出力するクロック遅延補償手段と、
前記複数のマルチクロックと前記マルチ位相信号との位相を比較して、シフト動作を制御するための複数の位相制御信号を出力する位相制御部と、
前記複数の位相制御信号の状態に応じてシフト動作を行って前記クロック遅延補償手段を制御するマルチ位相遅延制御部と
を備えたことを特徴とする位相同期ループ回路。
【請求項２】
前記クロック遅延補償手段が、
外部クロックをバッファリングして、立ち上がり／立下りクロックを生成するクロックバッファと、
バッファリングされている立ち上がり／立下りクロックと、フィードバックされている内部クロックとの位相を比較して出力する位相比較器と、
前記位相比較器の比較結果に応じてシフト動作を行い、位相遅延量を制御するためのレジスタ信号を出力する遅延制御部と、
前記レジスタ信号に応じて前記立ち上がり／立下りクロックの遅延を制御してマルチ位相信号を出力し、前記マルチ位相遅延制御部から出力された遅延制御信号の状態に応じて前記マルチ位相信号の位相と互いに異なる位相を有する複数のマルチクロックを生成するマルチ位相遅延ラインと、
前記クロックバッファの出力クロックを遅延して出力するダミー遅延ラインと、
前記ダミー遅延ラインの出力に応じて遅延要素をモデリングして、前記フィードバックされている内部クロックを生成するレプリカモデル部と、
データバスを介して印加されたデータを前記マルチ位相信号のクロックに同期して出力する出力バッファと
をさらに備えたことを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記マルチ位相遅延ラインが、
前記立ち上がり／立下りクロックと前記レジスタ信号とを論理演算して、出力する第１論理組み合わせ部と、
前記第１論理組み合わせ部の出力に応じて選択の個数が調節され、前記マルチ位相信号の遅延量を調節する直列に接続されている複数の単位遅延セルと、
前記遅延制御信号の活性化状態に応じて選択的にターンオンされ、前記複数の単位遅延セルの各接続ノードの信号を前記複数のマルチクロックにそれぞれ出力する出力制御部とを備えたことを特徴とする請求項２に記載の位相同期ループ回路。
【請求項４】
前記第１論理組み合わせ部が、前記立ち上がり／立下りクロックと前記レジスタ信号をそれぞれＮＡＮＤ演算する複数のＮＡＮＤゲートを備えたことを特徴とする請求項３に記載の位相同期ループ回路。
【請求項５】
前記複数の単位遅延セルが、前記レジスタ信号がハイレバルになる場合、前記第１論理組み合わせ部の出力に応じて単位遅延セルに基準クロック信号が印加されて遅延経路が形成されることを特徴とする請求項３に記載の位相同期ループ回路。
【請求項６】
前記出力制御部が、前記複数の単位遅延セルの各接続ノードと前記複数のマルチクロックの出力端との間にそれぞれ接続されて、前記遅延制御信号の活性化状態に応じて選択的にターンオンする複数の伝送ゲートを備えたことを特徴とする請求項３に記載の位相同期ループ回路。
【請求項７】
前記複数の伝送ゲートは、１つのみがターンオフ状態を維持し、残りの伝送ゲートがターンオン状態を維持することを特徴とする請求項６に記載の位相同期ループ回路。
【請求項８】
前記複数の伝送ゲートのターンオンの数が、モードレジスタセットにより制御されることを特徴とする請求項７に記載の位相同期ループ回路。
【請求項９】
前記複数の伝送ゲートのターンオンの数が、フューズのカッティング状態に応じて制御されることを特徴とする請求項７に記載の位相同期ループ回路。
【請求項１０】
前記出力制御部が、
前記複数の単位遅延セルの何れかの単位遅延セルと前記複数のマルチクロックの出力端との間にそれぞれ接続されて、前記遅延制御信号の活性化状態に応じて選択的にターンオンする複数の伝送ゲートを備えたことを特徴とする請求項３に記載の位相同期ループ回路。
【請求項１１】
前記マルチ位相遅延制御部が、双方向シフトレジスタを備えたことを特徴とする請求項１に記載の位相同期ループ回路。
【請求項１２】
前記マルチ位相遅延制御部が、
前記複数の位相制御信号の状態に応じて選択的にスイッチングされて、シフトレフト、シフトライト動作を制御するスイチング部と、
該スイチング部の出力をラッチするラッチ部と、
該ラッチ部の出力を論理演算して、前記遅延制御信号を出力する第２論理組み合わせ部と
を備えたことを特徴とする請求項１１に記載の位相同期ループ回路。
【請求項１３】
前記位相制御部が、
前記複数のマルチクロックと前記マルチ位相信号との位相を比較する位相比較部と、
前記マルチクロックをフリップフロップさせて出力する第１フリップフロップ部と、
前記位相比較器の出力と前記第１フリップフロップ部の出力とを論理演算して、前記複数の位相制御信号を出力する第３論理組み合わせ部と
を備えたことを特徴とする請求項１に記載の位相同期ループ回路。
【請求項１４】
前記位相比較部が、
前記フィードバックされた内部信号及び立ち上がりクロックあるいは立下りクロックを一定時間遅延する遅延セルと、
前記フィードバックされた内部信号、立ち上がりクロックあるいは立下りクロック、遅延セルから出力された遅延されたフィードバックされた内部信号及び立ち上がりクロックあるいは立下りクロックを比較して、比較結果を出力する論理部と
前記マルチ位相信号を受信して、信号遅延加速化モードを制御する加速制御部と
を備えたことを特徴とする請求項１３に記載の位相同期ループ回路。
【請求項１５】
前記遅延セルの遅延時間が、モードレジスタセットにより制御されたることを特徴とする請求項１４に記載の位相同期ループ回路。
【請求項１６】
前記遅延セルの遅延時間が、フューズのカッティングにより制御されることを特徴とする請求項１４に記載の位相同期ループ回路。
【請求項１７】
前記遅延セルが、ＲＣ遅延セルを備えたことを特徴とする請求項１４に記載の位相同期ループ回路。
【請求項１８】
前記第１フリップフロップ部が、Ｔ-フリップフロップを備えたことを特徴とする請求項１３に記載の位相同期ループ回路。
【請求項１９】
前記第３論理組み合わせ部が、
前記位相比較器の出力と前記第１フリップフロップ部の出力とをそれぞれＮＡＮＤ演算して前記複数の位相制御信号を出力する複数のＮＡＮＤゲートを備えるたことを特徴とする請求項１３に記載の位相同期ループ回路。
【請求項２０】
前記複数の位相制御信号が、偶数シフトライト信号、奇数シフトライト信号、偶数シフトレフト信号、及び奇数シフトレフト信号を含むことを特徴とする請求項１又は１３に記載の位相同期ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延固定ループ回路に関し、特に、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において、ＤＬＬの出力をＰＶＴ条件に合せて制御できる技術に関する。
【背景技術】
【０００２】
通常、遅延固定ループ回路（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；ＤＬＬ）は、ＤＲＡＭの外部から入力される外部クロック信号を利用して、ＤＲＡＭ内部から外部に出力されるデータのタイミングを制御する回路である。データをエラーなくチップセットに伝送するためには、ＤＲＡＭとチップセットがクロック信号に同期化されなければならない。
【０００３】
すなわち、外部から入力されたクロック信号がＤＲＡＭ内部に入力される時、クロック入力バッファ、ライン負荷、データ出力バッファなどのロジック回路により位相が遅延されて、外部クロック信号の位相と内部クロック信号の位相とが異なってくるため、遅延による位相差を補償するためにＤＬＬが用いられる。
【０００４】
このように、ＤＬＬは、ＤＲＡＭの内部回路により遅延された位相スキューを補償して、すなわち内部から外部に出力されるデータの位相がクロック信号の位相と差が生じないように、外部クロック信号を基準としてＤＲＡＭコアでセンシングされたデータが、データ出力バッファを介して出力される時点と外部から入力されたクロック信号の時点とを同じくする。
【０００５】
このようなＤＬＬは、その方式に応じて、アナログＤＬＬとデジタルＤＬＬとに大別し、デジタルＤＬＬはレジスタ制御ＤＬＬ、ハイブリッドＤＬＬや、同期型ミラーＤＬＬ、測定制御ＤＬＬなど様々な形態がある。
【０００６】
図１は、従来のレジスタ制御遅延固定ループ回路に関する構成図である。
【０００７】
従来の遅延固定ループ回路は、クロックバッファ１０、１１、２０、位相比較器３０、遅延ライン４０、ダミー遅延ライン５０、遅延制御部６０、レプリカモデル部７０、クロック信号ライン８０、及び出力バッファ９０を備える。
【０００８】
ここで、クロックバッファ１０、１１、２０は、外部から入力されたクロックｃｌｋ、ｃｌｋｂをバッファリングして、内部の立ち上がり／立下りクロックｒｃｌｋ、fｃｌｋとして出力する。ＤＤＲ  ＳＤＲＡＭに用いられるＤＬＬの場合、それぞれのクロックバッファ１０、１１、２０は、外部から入力されたクロックｃｌｋの立ち上がりエッジに同期されて発生する立ち上がりクロックｒｃｌｋを生成する立ち上がりエッジクロックバッファ１０と、外部から入力された反転クロックｃｌｋｂを利用して外部から入力されたクロック信号の立下りエッジに同期されて発生する立下りクロックfｃｌｋを生成する立下りエッジクロックバッファ１１とを備える。
【０００９】
そして、位相比較器３０は、立ち上がりクロックｒｃｌｋとレプリカモデル部７０からフィードバックされたフィードバッククロックｆｂｃｌｋとの位相を比較して、２つのクロックの位相差を検出する。位相比較器３０は、省電力のためにクロック分周器（図示せず）を通過しながら、周波数が低くなった入力クロックをフィードバッククロックと比較する。位相比較器３０は、その比較結果を基に遅延制御部６０を制御するが、位相比較器３０の出力信号は遅相、進相、同相の三つの状態を示す。
【００１０】
また、遅延ライン４０は、内部の立ち上がり／立下りクロックｒｃｌｋ、ｆｃｌｋの位相を遅延する。ダミー遅延ライン５０は、フィードバッククロックｆｂｃｌｋを生成するために、クロックバッファ２０の出力クロックを遅延して、レプリカモデル部７０に出力する。ここで、ダミー遅延ライン５０の構成は、遅延ライン４０と同様であるが、ただし、分周されるクロックが入力されて電力の消費が少ない。遅延制御部６０は、シフトレジスタから構成され、位相比較器３０から出力された信号を利用して遅延ライン４０及びダミー遅延ライン５０の遅延率を制御する。
【００１１】
また、レプリカモデル部７０は、ダミー遅延ライン５０の出力に応じて、外部から入力されたクロック信号が遅延ライン４０まで、及び遅延ライン４０から出力された信号がチップ外部に出力されるまでの遅延要素をモデリングして、フィードバッククロックｆｂｃｌｋを出力する。これにより、遅延要素はＤＬＬの有する性能中のスキュー値を決定する。そして、レプリカモデル部は、ダミークロックバッファ、分周器、出力バッファなどの基本回路を縮小するか、または単純化するか、またはそのまま利用する方法などを利用して構成する。
【００１２】
クロック信号ライン８０は、遅延ライン４０の出力信号ＰＯＵＴを利用して、データ出力装置の駆動信号を生成するクロックドライバ装置としての機能を果たす。出力バッファ９０は、データバスを介してコアから受信したデータをクロック信号ライン８０のクロックに同期して出力端子に出力する。
【００１３】
図２は、上述した遅延ライン４０の詳細回路図である。
【００１４】
遅延ライン４０は、直列に接続されている複数の単位遅延セルＵＤＣ１〜ＵＤＣ５と、複数のＮＡＮＤゲートＮＤ１１〜ＮＤ１５とを備える。ここで、複数の単位遅延セルＵＤＣ１〜ＵＤＣ５を制御する信号は、遅延制御部６０のシフトレジスタから出力されるレジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０と一対一に対応される。そして、それぞれの単位遅延セルＵＤＣ１〜ＵＤＣ５は、複数のＮＡＮＤゲートＮＤ１〜ＮＤ１０を備える。
【００１５】
複数のＮＡＮＤゲートＮＤ１１〜ＮＤ１５のそれぞれは、立ち上がりクロックｒｃｌｋ（または立下りクロックｆｃｌｋ）と遅延制御部６０の出力であるレジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０をそれぞれＮＡＮＤ演算する。これにより、レジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０がハイレバルになる単位遅延セルＵＤＣに基準クロック信号が印加されて遅延経路が形成される。
【００１６】
そして、単位遅延セルＵＤＣ１は、ＮＡＮＤゲートＮＤ１、ＮＤ２を備える。ここで、ＮＡＮＤゲートＮＤ１は、電源電圧ＶＤＤとＮＡＮＤゲートＮＤ１１とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ２は、電源電圧ＶＤＤとＮＡＮＤゲートＮＤ１の出力をＮＡＮＤ演算して単位遅延セルＵＤＣ２に出力する。残りの複数の単位遅延セルＵＤＣ２〜ＵＤＣ５の構成は、単位遅延セルＵＤＣ１と同様であるため、その詳細な説明は省略する。
【００１７】
このような遅延ライン４０は、立ち上がりクロックｒｃｌｋのための遅延ラインと立下りクロックｆｃｌｋのための遅延ラインが存在する。これにより、クロックの立ち上がりエッジと立下りエッジとを同じく処理して、デューティ比の歪みを最大限に抑制できるようにする。
【００１８】
ところが、このような従来の遅延固定ループ回路は、１つの位相を有する出力クロックを生成する。そして、この出力クロックを基にＤＲＡＭの出力とこの出力を制御する制御ブロックが動作する。これにより、高周波の動作時、あるいは外部環境の変化（ＰＶＴ条件）によって遅延固定ループ回路の出力クロックの動作マージンが減少すれば、１つの出力クロックにより複数の制御ブロックが動作する場合は複数の制御ブロックの動作上の問題点が生じてしまう。
【特許文献１】特開２００４−３２８７２１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上記した従来の問題を解決するためになされたものであって、その目的は、遅延ラインを変更してＤＬＬの出力クロックよりも速い位相を有するクロックを生成することで、ＤＬＬをＰＶＴ条件に合せて制御することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、第一発明に係る位相同期ループ回路では、外部からクロックを受信して、複数のマルチクロックとマルチ位相信号とを出力するクロック遅延補償手段と、前記複数のマルチクロックと前記マルチ位相信号との位相を比較して、シフト動作を制御するための複数の位相制御信号を出力する位相制御部と、前記複数の位相制御信号の状態に応じてシフト動作を行って前記クロック遅延補償手段を制御するマルチ位相遅延制御部とを備えたことを特徴とする位相同期ループ回路を提供する。
【００２１】
第二発明では、第一発明に記載の位相同期ループ回路であって、前記クロック遅延補償手段が、外部クロックをバッファリングして、立ち上がり／立下りクロックを生成するクロックバッファと、バッファリングされている立ち上がり／立下りクロックと、フィードバックされている内部クロックとの位相を比較して出力する位相比較器と、前記位相比較器の比較結果に応じてシフト動作を行い、位相遅延量を制御するためのレジスタ信号を出力する遅延制御部と、前記レジスタ信号に応じて前記立ち上がり／立下りクロックの遅延を制御してマルチ位相信号を出力し、前記マルチ位相遅延制御部から出力された遅延制御信号の状態に応じて前記マルチ位相信号の位相と互いに異なる位相を有する複数のマルチクロックを生成するマルチ位相遅延ラインと、前記クロックバッファの出力クロックを遅延して出力するダミー遅延ラインと、前記ダミー遅延ラインの出力に応じて遅延要素をモデリングして、前記フィードバックされている内部クロックを生成するレプリカモデル部と、データバスを介して印加されたデータを前記マルチ位相信号のクロックに同期して出力する出力バッファとをさらに備えたことを特徴とする位相同期ループ回路を提供する。
【００２２】
第三発明では、第二発明に記載の位相同期ループ回路であって、前記マルチ位相遅延ラインが、前記立ち上がり／立下りクロックと前記レジスタ信号とを論理演算して、出力する第１論理組み合わせ部と、前記第１論理組み合わせ部の出力に応じて選択の個数が調節され、前記マルチ位相信号の遅延量を調節する直列に接続されている複数の単位遅延セルと、前記遅延制御信号の活性化状態に応じて選択的にターンオンされ、前記複数の単位遅延セルの各接続ノードの信号を前記複数のマルチクロックにそれぞれ出力する出力制御部とを備えたことを特徴とする位相同期ループ回路を提供する。
【００２３】
第四発明では、第三発明に記載の位相同期ループ回路であって、前記第１論理組み合わせ部が、前記立ち上がり／立下りクロックと前記レジスタ信号をそれぞれＮＡＮＤ演算する複数のＮＡＮＤゲートを備えたことを特徴とする位相同期ループ回路を提供する。
【００２４】
第五発明では、第三発明に記載の位相同期ループ回路であって、前記複数の単位遅延セルが、前記レジスタ信号がハイレバルになる場合、前記第１論理組み合わせ部の出力に応じて単位遅延セルに基準クロック信号が印加されて遅延経路が形成されることを特徴とする位相同期ループ回路を提供する。
【００２５】
第六発明では、第三発明に記載の位相同期ループ回路であって、前記出力制御部が、前記複数の単位遅延セルの各接続ノードと前記複数のマルチクロックの出力端との間にそれぞれ接続されて、前記遅延制御信号の活性化状態に応じて選択的にターンオンする複数の伝送ゲートを備えたことを特徴とする位相同期ループ回路を提供する。
【００２６】
第七発明では、第六発明に記載の位相同期ループ回路であって、前記複数の伝送ゲートは、１つのみがターンオフ状態を維持し、残りの伝送ゲートがターンオン状態を維持することを特徴とする位相同期ループ回路を提供する。
【００２７】
第八発明では、第七発明に記載の位相同期ループ回路であって、前記複数の伝送ゲートのターンオンの数が、モードレジスタセットにより制御されることを特徴とする位相同期ループ回路を提供する。
【００２８】
第九発明では、第七発明に記載の位相同期ループ回路であって、前記複数の伝送ゲートのターンオンの数が、フューズのカッティング状態に応じて制御されることを特徴とする位相同期ループ回路を提供する。
【００２９】
第十発明では、第三発明に記載の位相同期ループ回路であって、前記出力制御部が、  前記複数の単位遅延セルの何れかの単位遅延セルと前記複数のマルチクロックの出力端との間にそれぞれ接続されて、前記遅延制御信号の活性化状態に応じて選択的にターンオンする複数の伝送ゲートを備えたことを特徴とする位相同期ループ回路を提供する。
【００３０】
第十一発明では、第一発明に記載の位相同期ループ回路であって、前記マルチ位相遅延制御部が、双方向シフトレジスタを備えたことを特徴とする位相同期ループ回路を提供する。
【００３１】
第十二発明では、第十一発明に記載の位相同期ループ回路であって、前記マルチ位相遅延制御部が、前記複数の位相制御信号の状態に応じて選択的にスイッチングされて、シフトレフト、シフトライト動作を制御するスイチング部と、該スイチング部の出力をラッチするラッチ部と、該ラッチ部の出力を論理演算して、前記遅延制御信号を出力する第２論理組み合わせ部とを備えたことを特徴とする位相同期ループ回路を提供する。
【００３２】
第十三発明では、第一発明に記載の位相同期ループ回路であって、前記位相制御部が、前記複数のマルチクロックと前記マルチ位相信号との位相を比較する位相比較部と、前記マルチクロックをフリップフロップさせて出力する第１フリップフロップ部と、前記位相比較器の出力と前記第１フリップフロップ部の出力とを論理演算して、前記複数の位相制御信号を出力する第３論理組み合わせ部とを備えたことを特徴とする位相同期ループ回路を提供する。
【００３３】
第十四発明では、第十三発明に記載の位相同期ループ回路であって、前記位相比較部が、前記フィードバックされた内部信号及び立ち上がりクロックあるいは立下りクロックを一定時間遅延する遅延セルと、前記フィードバックされた内部信号、立ち上がりクロックあるいは立下りクロック、遅延セルから出力された遅延されたフィードバックされた内部信号及び立ち上がりクロックあるいは立下りクロックを比較して、比較結果を出力する論理部と前記マルチ位相信号を受信して、信号遅延加速化モードを制御する加速制御部とを備えたことを特徴とする位相同期ループ回路を提供する。
【００３４】
第十五発明では、第十四発明に記載の位相同期ループ回路であって、前記遅延セルの遅延時間が、モードレジスタセットにより制御されたることを特徴とする位相同期ループ回路を提供する。
【００３５】
第十六発明では、第十四発明に記載の位相同期ループ回路であって、前記遅延セルの遅延時間が、フューズのカッティングにより制御されることを特徴とする位相同期ループ回路を提供する。
【００３６】
第十七発明では、第十四発明に記載の位相同期ループ回路であって、前記遅延セルが、ＲＣ遅延セルを備えたことを特徴とする位相同期ループ回路を提供する。
【００３７】
第十八発明では、第十三発明に記載の位相同期ループ回路であって、前記第１フリップフロップ部が、Ｔ-フリップフロップを備えたことを特徴とする位相同期ループ回路を提供する。
【００３８】
第十九発明では、第十三発明に記載の位相同期ループ回路であって、前記第３論理組み合わせ部が、前記位相比較器の出力と前記第１フリップフロップ部の出力とをそれぞれＮＡＮＤ演算して前記複数の位相制御信号を出力する複数のＮＡＮＤゲートを備えるたことを特徴とする位相同期ループ回路を提供する。
【００３９】
第二十発明では、第一発明又は第十三発明に記載の位相同期ループ回路であって、前記複数の位相制御信号が、偶数シフトライト信号、奇数シフトライト信号、偶数シフトレフト信号、及び奇数シフトレフト信号を含むことを特徴とする位相同期ループ回路を提供する。
【発明の効果】
【００４０】
以上、説明したように、本発明によれば、マルチ位相を有するクロックを出力してＤＬＬをＰＶＴ条件に合せて制御させることで、ＤＬＬの動作制御マージンを向上し得るという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
以下、添付図面を参照しつつ本発明の実施形態について説明する。
図３は、本発明の遅延固定ループ回路に関する構成図である。
【００４２】
本発明は、クロックバッファ１００、１０１、１１０、位相比較器１２０、マルチ位相遅延制御部１３０、マルチ位相遅延ライン１４０、ダミー遅延ライン１５０、遅延制御部１６０、レプリカモデル部１７０、位相制御部１８０、クロック信号ライン１９０、及び出力バッファ２００を備える。
【００４３】
ここで、クロックバッファ１００、１０１、１１０は、外部から入力されたクロックｃｌｋ、ｃｌｋｂをバッファリングして、内部の立ち上がり／立下りクロックｒｃｌｋ、fｃｌｋとして出力する。ＤＤＲ  ＳＤＲＡＭに用いられるＤＬＬの場合、それぞれのクロックバッファ１００、１０１、１１０は、外部から入力されたクロックｃｌｋの立ち上がりエッジに同期されて発生する立ち上がりクロックｒｃｌｋを生成する立ち上がりエッジクロックバッファ１００と、外部から入力された反転クロックｃｌｋｂを利用して外部から入力されたクロック信号の立下りエッジに同期されて発生する立下りクロックfｃｌｋを生成する立下りエッジクロックバッファ１０１とを備える。
【００４４】
そして、位相比較器１２０は、立ち上がりクロックｒｃｌｋと、レプリカモデル部１７０からフィードバックされたフィードバッククロックｆｂｃｌｋとの位相を比較して、２つのクロックの位相差を検出する。位相比較器１２０は、省電力のためにクロック分周器（図示せず）を通過しながら、周波数が低くなった入力クロックをフィードバッククロックと比較する。位相比較器１２０は、その比較結果を基に遅延制御部１６０を制御するが、位相比較器１２０の出力信号は、進相、遅相、及び同相の三つの状態を示す。
【００４５】
また、マルチ位相遅延制御部１３０は、双方向シフトレジスタから構成され、位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅに応じてマルチ位相を遅延するための遅延制御信号ＯＣ<１：ｎ>を出力する。ここで、位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅは、それぞれ偶数シフトライト信号、奇数シフトライト信号、奇数シフトレフト信号、及び偶数シフトレフト信号を示す。
【００４６】
マルチ位相遅延ライン１４０は、遅延制御信号ＯＣ<１：ｎ>とレジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０に応じて内部の立ち上がり／立下りクロックｒｃｌｋ、ｆｃｌｋの位相を遅延して、マルチ位相信号ＭＰＯＵＴとマルチクロックＭＰＣＬＫを出力する。ダミー遅延ライン１５０は、フィードバッククロックｆｂｃｌｋを生成するために、クロックバッファ１１０の出力クロックを遅延してレプリカモデル部１７０に出力する。
【００４７】
遅延制御部１６０は複数のシフトレジスタから構成され、位相比較器１２０から出力された信号を利用して、マルチ位相遅延ライン１４０の遅延率を制御する。ここで、シフトレジスタにより遅延制御部の初期に最大／最小遅延時間が決定される。
【００４８】
レプリカモデル部１７０は、ダミー遅延ライン１５０の出力に応じて、外部から入力されたクロック信号がマルチ位相遅延ライン１４０まで、及びマルチ位相遅延ライン１４０から出力された信号がチップ外部に出力されるまでの遅延要素をモデリングして、フィードバッククロックｆｂｃｌｋを出力する。これにより、正確な遅延要素はＤＬＬの有する性能中のスキュー値を決定することになる。そして、レプリカモデル部は、ダミークロックバッファ、分周器、出力バッファの基本回路などを縮小するか、または単純化するか、またはそのまま利用する方法などを利用して構成する。
【００４９】
また、位相制御部１８０は、マルチ位相遅延ライン１４０から印加されるマルチ位相信号ＭＰＯＵＴに応じて、位相を調整するための位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅをマルチ位相遅延制御部１３０に出力する。すなわち、位相制御部１８０はＤＲＡＭのＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）条件に応じて、マルチ位相遅延ライン１４０の出力であるマルチクロックＭＰＣＬＫの位相を変更する。
【００５０】
クロック信号ライン１９０は、マルチ位相遅延ライン１４０のマルチ位相信号ＭＰＯＵＴを利用して、データ出力装置の駆動信号を生成するクロックドライバ装置としての機能を行う。出力バッファ２００は、データバスを介してコアから受信したデータをクロック信号ライン１９０のクロックに同期して出力端子に出力する。
【００５１】
図４は、図３に示すクロックバッファ１００に関する詳細回路図である。
【００５２】
クロックバッファ１００は差動増幅器から構成され、具体的には、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１〜Ｎ３及びインバータＩＶ１を備える。
【００５３】
ここで、差動増幅器の入力端を構成するＮＭＯＳトランジスタＮ１、Ｎ２のゲート端子には、外部クロックｃｌｋｂ、ｃｌｋがそれぞれ印加される。そして、ＮＭＯＳトランジスタＮ１、Ｎ２のソース端子と接地電圧端との間には、イネーブル信号ＥＮによりゲートが制御されるＮＭＯＳトランジスタＮ３が接続される。
【００５４】
そして、ＮＭＯＳトランジスタＮ１、Ｎ２のドレイン端子と電源電圧端との間には、ゲート端子が共通に接続されているＰＭＯＳトランジスタＰ１、Ｐ２がそれぞれ配置され、ＮＭＯＳトランジスタＮ２のドレイン端子から出力される信号は、インバータＩＶ１により反転される。これにより、インバータＩＶ１は、外部クロックｃｌｋの立ち上がりエッジに同期されて発生する立ち上がりクロックｒｃｌｋ（または立下りクロックｆｃｌｋ）を出力する。
【００５５】
図５は、図３に示す位相比較器１２０に関する詳細回路図である。
【００５６】
位相比較器１２０は、位相比較部１２１とシフトレジスタ制御部１２５とを備える。ここで、位相比較部１２１は、複数の遅延セルＤＣ１〜ＤＣ３と、複数のＮＡＮＤゲートＮＤ１６〜ＮＤ４３と、複数のインバータＩＶ２〜ＩＶ７と、ＯＲゲートＯＲ１、ＮＯＲゲートＮＯＲ１、及びＡＮＤゲートＡＮＤ１とを備える。そして、シフトレジスタ制御部１２５は、複数のＮＡＮＤゲートＮＤ４５〜ＮＤ５６と、インバータＩＶ８〜ＩＶ１０とを備える。
【００５７】
前記位相比較部１２１は、立ち上がりクロックｒｃｌｋ、レプリカモデル部１７０から印加されたフィードバッククロックｆｂｃｌｋ、及びマルチ位相信号ＭＰＯＵＴの位相を比較する。そして、位相比較部１２１は、その比較結果を基に進相、遅相、及び同相の三つの情報を遅延制御部１６０に出力する。すなわち、比較信号ＰＣ１、ＰＣ３によりシフトライト動作が行われるか、または比較信号ＰＣ２、ＰＣ４によりシフトレフト動作が行われる。
【００５８】
また、位相比較部１２１は、マルチ位相信号ＭＰＯＵＴを利用してシフト動作を行うか否か、または立ち上がりクロックｒｃｌｋとフィードバッククロックｆｂｃｌｋとの比較を通じて、上がりクロックｒｃｌｋに対してシフト動作を行うか否かを決定する。例えば、８分周比を有する分割器を用いる場合は、８つの単位遅延セルを利用して２つのクロック間の位相を比較し、その比較値が所望の条件を満足させる場合、分周される前のクロックを利用して８回のシフト動作を行う。
【００５９】
したがって、シフトレジスタ制御部１２５は、位相比較部１２１から出力された結果である３つの状態に応じて、シフトライト信号ＳＲ１、ＳＲ２及びシフトレフト信号ＳＬ１、ＳＬ２の状態組み合わせを異なるように設定して出力する。この時、固定状態ではシフト信号を発生しない。
【００６０】
図６は、図３に示す遅延制御部１６０に関する詳細回路図である。
【００６１】
遅延制御部１６０は複数のステージから構成され、具体的には、複数のＮＯＲゲートＮＯＲ２〜ＮＯＲ７と、複数のＮＡＮＤゲートＮＤ５７〜ＮＤ６２と、複数のＮＭＯＳトランジスタＮ４〜Ｎ２７及び複数のインバータＩＶ１１〜ＩＶ１６とを備える。
【００６２】
ここで、各ステージは、ＮＡＮＤゲートＮＤ５７とインバータＩＶ１１とから構成されている反転ラッチと、位相制御信号ｓｒｅ、ｓｅｏ、ｓｌｏ、ｓｌｅに応じてラッチされる値を変更するためのスイチング部Ｎ４〜Ｎ７、及び前のステージのラッチの正出力と次のステージのラッチの負出力を論理組み合わせしてレジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０を出力する論理組み合わせ部（ＮＯＲゲートＮＯＲ２〜ＮＯＲ７）を備える。
【００６３】
各ステージに含まれているＮＡＮＤゲートＮＤ５７〜ＮＤ６２は、初期化のためにリセット信号ｒｅｓｅｔを受信し、該当ラッチの負出力を他の入力として受け取る。そして、それぞれのＮＯＲゲートＮＯＲ２〜ＮＯＲ７は、前のステージのラッチの正出力と次のステージのラッチの負出力を受信する。
【００６４】
これにより、遅延制御部１６０は、４つの位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅに応じてシフト動作を行い、初期の入力条件で最初のステージあるいは最後のステージを選択する場合は、最大／最小遅延を持てるようにする。そして、遅延制御部１６０は適切なシフト動作を行うために、ハイレベルの２つの位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅが互いに重なり合わないようにする。
【００６５】
図７は、図３に示すマルチ位相遅延ライン１４０の詳細回路図である。
【００６６】
マルチ位相遅延ライン１４０は、論理組み合わせ部１４１、直列に接続されている複数の単位遅延セルＵＤＣ６〜ＵＤＣ１０、及び出力制御部１４２を備える。
【００６７】
ここで、論理組み合わせ部１４１内の複数のＮＡＮＤゲートＮＤ７３〜ＮＤ７７のそれぞれは、立ち上がりクロックｒｃｌｋ（または立下りクロックｆｃｌｋ）と遅延制御部１６０の出力であるレジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０をそれぞれＮＡＮＤ演算する。これにより、レジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０がハイレバルになる単位遅延セルＵＤＣに基準クロック信号が印加されて、遅延経路が形成される。
【００６８】
そして、複数の単位遅延セルＵＤＣ６〜ＵＤＣ１０を制御する信号は、遅延制御部１６０のシフトレジスタから出力されるレジスタ信号Ｒｅｇ_ｎ〜Ｒｅｇ_０と一対一に対応される。そして、それぞれの単位遅延セルＵＤＣ６〜ＵＤＣ１０は、複数のＮＡＮＤゲートＮＤ６３〜ＮＤ７２を備える。
【００６９】
また、単位遅延セルＵＤＣ６は、ＮＡＮＤゲートＮＤ６３、ＮＤ６４を備える。ここで、ＮＡＮＤゲートＮＤ６３は、電源電圧ＶＤＤとＮＡＮＤゲートＮＤ７３をＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ６４は、電源電圧ＶＤＤとＮＡＮＤゲートＮＤ６３の出力をＮＡＮＤ演算して、単位遅延セルＵＤＣ７に出力する。最後のステージの単位遅延セルＵＤＣ１０は、マルチ位相信号ＭＰＯＵＴをクロック信号ライン１９０に出力する。残りの複数の単位遅延セルＵＤＣ７〜ＵＤＣ１０の構成は、単位遅延セルＵＤＣ６と同様であるため、その詳細な説明は省略する。
【００７０】
また、出力制御部１４２は、複数の伝送ゲートＴ１〜Ｔ４と、複数のインバータＩＶ１７〜ＩＶ２０とを備える。それぞれの伝送ゲートＴ１〜Ｔ４は、遅延制御信号ＯＣ<１：ｎ>の状態に応じて選択的にスイッチングされて、複数の単位遅延セルＵＤＣ６〜ＵＤＣ９の出力をマルチクロックＭＰＣＬＫに出力する。
【００７１】
図８は、図３に示すマルチ位相遅延制御部１３０に関する詳細回路図である。
【００７２】
マルチ位相遅延制御部１３０は、複数のＮＯＲゲートＮＯＲ８〜ＮＯＲ１３と、複数のＮＡＮＤゲートＮＤ７８〜ＮＤ８３と、複数のＮＭＯＳトランジスタＮ２８〜Ｎ５１及び複数のインバータＩＶ２１〜ＩＶ２６とを備えて、複数のステージから構成される。
【００７３】
ここで、各ステージは、ＮＡＮＤゲートＮＤ７９とインバータＩＶ２２とから構成されている反転ラッチＬと、位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅに応じてラッチされる値を変更するためのスイチング部Ｓ、及び前のステージのラッチの正出力と次のステージのラッチの負出力を論理組み合わせして遅延制御信号ＯＣ<１：ｎ>を出力する論理組み合わせ部Ｃを備える。各ステージのラッチＬは、初期化のためにリセット信号ｒｅｓｅｔをＮＡＮＤゲートＮＤ７９の一入力として受信し、該当ラッチＬの負出力を他入力として受信する。
【００７４】
そして、スイチング部ＳのＮＭＯＳトランジスタＮ３２は、ラッチＬの正出力端に接続され、位相制御信号ｓｒｅに応じてスイッチングされる。ＮＭＯＳトランジスタＮ３３は、前のステージのラッチＬの負出力に応じてＮＭＯＳトランジスタＮ３２と共にラッチＬの正出力端と接地電圧端との間に選択的に経路を生成する。ＮＭＯＳトランジスタＮ３４は、ラッチＬの負出力端に接続され、位相制御信号ｓｌｏに応じてスイッチングされる。ＮＭＯＳトランジスタＮ３５は、次のステージのラッチＬの正出力に応じてＮＭＯＳトランジスタＮ３４と共にラッチＬの負出力端と接地電圧端との間を選択的に接続する。
【００７５】
また、前のステージと次のステージでは、位相制御信号ｓｒｏ、ｓｌｅの制御を受ける。そして、それぞれの論理組み合わせ部Ｃは、前のステージのラッチの正出力と次のステージのラッチの負出力を入力とするそれぞれのＮＯＲゲートＮＯＲ８〜ＮＯＲ１３を備える。
【００７６】
これにより、マルチ位相遅延制御部１３０は、４つの位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅに応じてシフト動作を行い、初期の入力条件で最初のステージあるいは最後のステージを選択する場合、最大／最小遅延を持てるようにする。そして、マルチ位相遅延制御部１３０は、シフト動作を行うために位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅのうち、ハイレベルの２つの信号が互いに重なり合わないようにする。
【００７７】
図９は、図３に示す位相制御部１８０に関する詳細回路図である。
【００７８】
位相制御部１８０は、位相比較部１８１、フリップフロップ部１８３及び論理組み合わせ部１８４を備える。
【００７９】
ここで、位相比較部１８１は、遅延セル１８２と複数のＮＡＮＤゲートＮＤ８４〜ＮＤ９０、及びインバータＩＶ２７、ＩＶ２８を備える。このような位相比較部１８１は、マルチクロックＭＰＣＬＫとマルチ位相信号ＭＰＯＵＴとの位相を比較して、論理組み合わせ部１８４に出力する。
【００８０】
そして、フリップフロップ部１８３は、複数のＮＡＮＤゲートＮＤ９１〜ＮＤ９８とインバータＩＶ２９〜ＩＶ３１とを備えて、Ｔ-フリップフロップを形成する。このようなフリップフロップ部１８３は、マルチクロックＭＰＣＬＫをフリップフロップさせて、論理組み合わせ部１８４に出力する。
【００８１】
また、論理組み合わせ部１８４は、複数のＮＡＮＤゲートＮＤ９９〜ＮＤ１０２を備える。ここで、複数のＮＡＮＤゲートＮＤ９９〜ＮＤ１０２は、位相比較部１８１の出力とフリップフロップ部１８３の出力をそれぞれＮＡＮＤ演算して、位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅを出力する。
【００８２】
図１０は、図９に示す遅延セル１８２に関する詳細回路図である。ここで、遅延セル１８２は、インバータＩＶ３２、ＩＶ３３、抵抗Ｒ、及びキャパシタＣを含むＲＣ遅延セルである。このような遅延セル１８２は、マルチ位相信号ＭＰＯＵＴを遅延して出力する。
【００８３】
前記のような構成を有する本発明に係るＤＬＬの動作過程を説明すれば、以下の通りである。
【００８４】
まず、位相制御部１８０は、マルチクロックＭＰＣＬＫとマルチ位相信号ＭＰＯＵＴとの位相を比較して、位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅの状態組み合わせを異なるように設定して出力する。このような位相制御部１８０は、一定の遅延量を有し、位相制御部１８０の遅延量は、モードレジスタセットＭＲＳにより設定されるか、フューズにより設定されることもできる。
【００８５】
ここで、位相制御信号ｓｒｅ、ｓｒｏは、ライトシフト動作のための制御信号であり、互いに交互にパルス状に出力される。そして、位相制御信号ｓｌｏ、ｓｌｅは、レフトシフト動作のための制御信号であり、互いに交互にパルス状に出力される。
【００８６】
これにより、位相制御部１８０は、マルチクロックＭＰＣＬＫとマルチ位相信号ＭＰＯＵＴの遅延量を調節して、マルチ位相遅延制御部１３０にフィードバックして入力し、マルチクロックＭＰＣＬＫとマルチ位相信号ＭＰＯＵＴとの位相差を決定する。
【００８７】
その後、マルチ位相遅延制御部１３０は、位相制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅに応じてシフト動作を制御して、遅延制御信号ＯＣ<１：ｎ>をマルチ位相遅延ライン１４０に出力する。
【００８８】
次に、マルチ位相遅延ライン１４０は、遅延制御信号ＯＣ<１：ｎ>の状態に応じて、伝送ゲートＴ１〜Ｔ４の何れかがターンオンする。これにより、単位遅延セルＵＤＣ１０を介して出力されたマルチ位相信号ＭＰＯＵＴよりも位相の速いマルチクロックＭＰＣＬＫが出力される。この時、初期動作時にリセット信号ｒｅｓｅｔが入力される場合、遅延制御信号ＯＣ<１>がハイになり、位相制御信号ｓｌｅ、ｓｌｏに応じてマルチクロックＭＰＣＬＫの位相がマルチ位相信号ＭＰＯＵＴよりも速くなる。
【００８９】
一方、本発明の実施形態では、マルチ位相遅延ライン１４０をＰＶＴ条件に応じて変更してマルチクロックＭＰＣＬＫの位相を変更する方式を用いたが、他の実施形態によりフィードバックループを除去した後に、マルチ位相遅延ライン１４０の制御信号である遅延制御信号ＯＣ<１：ｎ>の何れかを選択して出力することもできる。そして、モードレジスタセットやフューズを介して遅延制御信号ＯＣ<１：ｎ>の何れかを選択することもできる。その他、フィードバックループを形成した後に、モードレジスタセットまたはフューズを介して遅延セルの遅延量を変更させる方法を用いることもできる。
【００９０】
また、本発明では、１つの位相情報のみをさらに出力するが、マルチ位相遅延ライン１４０の伝送ゲートＴ１〜Ｔ４の出力を複数利用して１つ以上の出力を生成することも可能である。
【００９１】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００９２】
【図１】従来の遅延固定ループ回路に関する構成図
【図２】図１に示す遅延ラインに関する詳細回路図
【図３】本発明に係る遅延固定ループ回路に関する構成図
【図４】図３に示すクロックバッファに関する詳細回路図
【図５】図３に示す位相比較器に関する詳細回路図
【図６】図３に示す遅延制御部に関する詳細回路図
【図７】図３に示すマルチ位相遅延ラインに関する詳細回路図
【図８】図３に示すマルチ位相遅延制御部に関する詳細回路図
【図９】図３に示す位相制御部に関する詳細回路図
【図１０】図９に示す遅延セルに関する詳細回路図
【符号の説明】
【００９３】
１００、１０１、１１０    クロックバッファ
１２０    位相比較器
１３０    マルチ位相遅延制御部
１４０    マルチ位相遅延ライン
１５０    ダミー遅延ライン
１６０    遅延制御部
１７０    レプリカモデル部
１８０    位相制御部
１９０    クロック信号ライン
２００    出力バッファ
【図１】
2007097133.tif 000003
【図２】
2007097133.tif 000004
【図３】
2007097133.tif 000005
【図４】
2007097133.tif 000006
【図５】
2007097133.tif 000007
【図６】
2007097133.tif 000008
【図７】
2007097133.tif 000009
【図８】
2007097133.tif 000010
【図９】
2007097133.tif 000011
【図１０】
2007097133.tif 000012