(57)【要約】【課題】基板上で電気素子を新たな形態でレイアウトすることにより、電気素子の形成密度を向上可能な電気光学装置、この電気光学装置を備えた電子機器、および半導体装置を提供すること。【解決手段】電気光学装置において、素子基板１０の異なる層間に形成された第１の半導体膜５１ｂ、および第２の半導体膜５２ｂを利用して、互いに重なる領域に第１のＴＦＴ２ｘおよび第２のＴＦＴ２ｙを構成し、これらを電気的に接続することにより、ＣＭＯＳ回路を構成する。このため、ＴＦＴ、１つ分が占める面積を狭めることなく、ＴＦＴの形成密度を２倍まで高めることができる。【選択図】図４
2007251100.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板に電気光学物質が保持され、当該電気光学物質を備えた画素が複数、形成された電気光学装置において、
前記第１の基板には、下層側から上層側に向かって、少なくとも、第１の半導体膜、複数の絶縁膜、および第２の半導体膜がこの順に積層されており、
前記第１の半導体膜は、前記複数の絶縁膜の層間あるいは下層側に形成された１乃至複数の第１の電極とともに第１の電気素子を構成し、
前記第２の半導体膜は、前記複数の絶縁膜の層間あるいは上層側に形成された１乃至複数の第２の電極とともに前記第１の電気素子と重なる領域で第２の電気素子を構成していることを特徴とする電気光学装置。
【請求項２】
前記第１の基板は、該第１の基板に対向配置された第２の基板との間に前記電気光学物質としての液晶を保持していることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記第１の電気素子と前記第２の電気素子は、電気的に接続されて回路を構成していることを特徴とする請求項１または２に記載の電気光学装置。
【請求項４】
前記第１の半導体膜と前記第２の半導体膜とは、少なくとも一部が重なる領域に形成されていることを特徴とする請求項１乃至３の何れか一項に記載の電気光学装置。
【請求項５】
前記第２の半導体膜は、前記第１の半導体膜の形成領域内に形成されていることを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記第１の電気素子および前記２の電気素子は各々、薄膜トランジスタ、ダイオードおよびキャパシタのうちのいずれかであることを特徴とする請求項１乃至５の何れか一項に記載の電気光学装置。
【請求項７】
前記第１の電気素子は、第１の薄膜トランジスタであり、
前記第２の電気素子は、第２の薄膜トランジスタであることを特徴とする請求項１乃至５の何れか一項に記載の電気光学装置。
【請求項８】
前記第１の薄膜トランジスタは、前記複数の絶縁膜に含まれる第１のゲート絶縁膜の上層に第１のゲート電極を備えたトップゲート構造を備え、
前記第２の薄膜トランジスタは、前記複数の絶縁膜に含まれる第２のゲート絶縁膜の下層に第２のゲート電極を備えたボトムゲート構造を備えていることを特徴とする請求項７に記載の電気光学装置。
【請求項９】
前記第２のゲート電極と、前記第１の薄膜トランジスタのソース・ドレイン電極は、同一の層間に同一材料の導電膜により構成されていることを特徴とする請求項８に記載の電気光学装置。
【請求項１０】
前記第１の基板には、前記画素に対して信号を供給する駆動回路が構成され、
前記第１の電気素子および前記第２の電気素子は、前記駆動回路に構成されていることを特徴とする請求項１乃至９の何れか一項に記載の電気光学装置。
【請求項１１】
前記第１の電気素子および前記第２の電気素子は、複数の前記画素の各々に構成されていることを特徴とする請求項１乃至９の何れか一項に記載の電気光学装置。
【請求項１２】
前記第１の電気素子および前記第２の電気素子は、複数の前記画素の各々で相補回路を
構成していることを特徴とする請求項７乃至９の何れか一項に記載の電気光学装置。
【請求項１３】
請求項１乃至１２の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項１４】
基板には、下層側から上層側に向かって、少なくとも、第１の半導体膜、複数の絶縁膜、および第２の半導体膜がこの順に積層され、
前記第１の半導体膜は、前記複数の絶縁膜の層間あるいは下層側に形成された１乃至複数の第１の電極とともに第１の電気素子を構成し、
前記第２の半導体膜は、前記複数の絶縁膜の層間あるいは上層側に形成された１乃至複数の第２の電極とともに前記第１の電気素子と重なる領域で第２の電気素子を構成していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に半導体膜を用いた電気素子が構成された電気光学装置、この電気光学装置を備えた電子機器、および半導体装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動型の液晶装置などの電気光学装置においては、素子基板上に、画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという）および画素電極が形成されている一方、素子基板に対向配置された対向基板には対向電極が形成されており、これらの間に液晶が保持されて、画素電極と対向電極との間に画素が構成されている。また、素子基板において、画素がマトリクス状に配置された画像表示領域の周りには、複数のＴＦＴを備えた駆動回路が構成されている。このような素子基板を製造する際、高電圧の静電気が発生すると、画素ＴＦＴや配線が静電破壊されることがあることから、ダイオード素子を利用した静電破壊防止対策が提案されている（例えば、特許文献１参照）。
【特許文献１】国際公開第９７／１３１７７号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような電気光学装置に対しては、表示した画像の品位を高めることを目的に画素数の増大や、画素内での開口率（画素開口率／画素内において表示光が出射される領域の比率）の増大が求められており、かかる要求に対応するには、ＴＦＴなどの電気素子が占有する面積を狭める必要がある。
【０００４】
しかしながら、ＴＦＴのチャネル幅やチャネル長は、その電気的な特性から規定されていことから、ＴＦＴの平面サイズを縮小するには限界がある。また、液晶装置の場合には、１０００ｍｍ×１０００ｍｍといった大型のガラス基板上にＴＦＴなどを形成するため、ガラス基板の凹凸やうねりなどの影響で、露光時の焦点深度やレジストの流動性などが変動することから、ＴＦＴなどの電気素子の微細化や形成密度の改善には限界がある。
【０００５】
以上の問題点に鑑みて、本発明の課題は、基板上で電気素子を新たな形態でレイアウトすることにより、電気素子の形成密度を向上可能な電気光学装置、この電気光学装置を備えた電子機器、および半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、第１の基板に電気光学物質が保持され、当該電気光学物質を備えた画素が複数、形成された電気光学装置において、前記第１の基板には、下層側から上層側に向かって、少なくとも、第１の半導体膜、複数の絶縁膜、および第２の半導体膜がこの順に積層されており、前記第１の半導体膜は、前記複数の絶縁膜の層間あるいは下層側に形成された１乃至複数の第１の電極とともに第１の電気素子を構成し、前記第２の半導体膜は、前記複数の絶縁膜の層間あるいは上層側に形成された１乃至複数の第２の電極とともに前記第１の電気素子と重なる領域で第２の電気素子を構成していることを特徴とする。
【０００７】
本発明では、基板上の異なる層間に形成された第１の半導体膜、および第２の半導体膜を利用して、互いに重なる領域に第１の電気素子および第２の電気素子を構成しているため、電気素子、１つ分が占める面積を狭めることなく、電気素子の形成密度を高めることができる。このため、例えば、液晶装置において、本発明に係る第１の電気素子と第２の電気素子を画素内に形成すれば、画素内で電気素子が占有する面積を狭めることができる
ので、画素開口率を高めることができる。また、本発明に係る第１の電気素子と第２の電気素子を駆動回路に形成すれば、駆動回路が占有する面積を狭めることができる。従って、液晶装置の平面サイズをそのままにして、画素が形成されている画像表示領域の面積を拡張することができる。逆に、画素が形成されている画像表示領域の面積をそのままにして、液晶装置の平面サイズを縮小できる。
【０００８】
本発明は、前記電気光学装置が液晶装置、エレクトロルミネッセンス装置、プラズマ表示装置のいずれであっても適用できる。これらの電気光学装置のうち、液晶装置の場合には、前記第１の基板は、該第１の基板に対向配置された第２の基板との間に前記電気光学物質としての液晶を保持する。
【０００９】
本発明において、前記第１の電気素子と前記第２の電気素子は、電気的に接続されて回路を構成していることが好ましい。
【００１０】
本発明において、前記第１の半導体膜と前記第２の半導体膜とは、少なくとも一部が重なる領域に形成されていることが好ましい。さらに、前記第２の半導体膜は、前記第１の半導体膜の形成領域内に形成されていることが好ましい。
【００１１】
本発明において、前記第１の電気素子および前記２の電気素子は各々、薄膜トランジスタ、ダイオードまたはキャパシタである。
【００１２】
本発明において、前記第１の電気素子は、例えば、第１の薄膜トランジスタであり、前記第２の電気素子は、例えば、第２の薄膜トランジスタである。
【００１３】
この場合、前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタは各々、ゲート絶縁膜の上層にゲート電極を備えたトップゲート構造、あるいはゲート絶縁膜の下層にゲート電極を備えたボトムゲート構造として構成することができる。
【００１４】
例えば、前記第１の薄膜トランジスタは、前記複数の絶縁膜に含まれる第１のゲート絶縁膜の上層に第１のゲート電極を備えたトップゲート構造を備え、前記第２の薄膜トランジスタは、前記複数の絶縁膜に含まれる第２のゲート絶縁膜の下層に第２のゲート電極を備えたボトムゲート構造を備えていること構成を採用することができる。この場合、前記第２のゲート電極と、前記第１の薄膜トランジスタのソース・ドレイン電極は、同一の層間に同一材料の導電膜により構成されている構成を採用することが好ましい。すなわち、前記第２のゲート電極と、前記第１の薄膜トランジスタのソース・ドレイン電極とは同時形成されることが好ましい。
【００１５】
本発明において、前記第１の基板には、前記画素に対して信号を供給する駆動回路が構成されている場合、前記第１の電気素子および前記第２の電気素子は、前記駆動回路に構成されている構成を採用することができる。本発明において、前記第１の電気素子および前記第２の電気素子は、複数の前記画素の各々に構成されている構成を採用することができる。さらには、前記第１の電気素子および前記第２の電気素子は、検査回路を構成するＴＦＴや保護ダイオードとして、駆動回路や画素とは異なる領域に形成される場合もある。
【００１６】
さらにまた、前記第１の電気素子および前記第２の電気素子がいずれも薄膜トランジスタである場合、前記第１の電気素子および前記第２の電気素子は、複数の前記画素の各々で相補回路を構成している場合がある。このような構成を採用すれば、画素内メモリを備えた電気光学装置において相補回路が占有する面積を縮小することができる。
【００１７】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いることができる。
【００１８】
本発明は、電気光学装置に限らず、基板上に薄膜により各種電気素子が形成された半導体装置に適用することができる。この場合、本発明に係る半導体装置は、基板には、下層側から上層側に向かって、少なくとも、第１の半導体膜、複数の絶縁膜、および第２の半導体膜がこの順に積層され、前記第１の半導体膜は、前記複数の絶縁膜の層間あるいは下層側に形成された１乃至複数の第１の電極とともに第１の電気素子を構成し、前記第２の半導体膜は、前記複数の絶縁膜の層間あるいは上層側に形成された１乃至複数の第２の電極とともに前記第１の電気素子と重なる領域で第２の電気素子を構成していることを特徴とする。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。
【００２０】
（電気光学装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、本発明が適用される電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【００２１】
図１（ａ）、（ｂ）において、本形態の電気光学装置１は、アクティブマトリクス型の液晶装置であり、シール材２４を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶３０が保持されている。シール材２４が対向基板２０の縁に沿うように形成されている。素子基板１０において、シール材２４の外側に位置する端部領域には、データ線駆動回路１ｃおよび走査線駆動回路１ｂが形成されているとともに、基板辺に沿って実装端子１ｆが形成されている。対向基板２０のコーナー部の少なくとも１箇所には、素子基板１０と対向基板２０との間で電気的導通をとるための上下導通材１ｅが形成され、この上下導通材１ｅによって、素子基板１０に形成されている上下導通用電極１２と対向基板２０に形成されている対向電極２３とが電気的に接続している。シール材２４は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。なお、シール材２４には、その途切れ部分によって液晶注入口２５が形成され、液晶３０を注入した後、封止材２６により封止されている。
【００２２】
詳しくは後述するが、素子基板１０には、画素電極８ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材２４の内側領域に遮光性材料からなる額縁２２が形成され、その内側が画像表示領域１ａになっている。また、対向基板２０には、素子基板１０に形成されている画素電極８ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２１が形成され、その上層側には、ＩＴＯ膜からなる対向電極２３が形成されている。なお、素子基板１０および対向基板２０の対向する面には配向膜（図示せず）が形成されている。
【００２３】
このように構成した電気光学装置１では、図示を省略するが、対向基板２０において各画素電極８ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、モバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【００２４】
（素子基板１０の基本構成）
図２は、本発明が適用される電気光学装置に用いた素子基板の電気的な構成を示す説明図である。図２に示すように、素子基板１０には、画像表示領域１ａに相当する領域に複数の走査線３ａ、および複数のデータ線７ａが互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に画素１ｄが構成されている。走査線３ａは走査線駆動回路１ｂから延びており、データ線７ａはデータ線駆動回路１ｃから延びている。また、素子基板１０には、画素電極８ａと対向電極２３（図１（ｂ）参照）との間に構成された液晶容量を制御するための画素スイッチング用のＴＦＴ２ａ（画素トランジスタ）が各画素１ｄに形成され、ＴＦＴ２ａのソースにはデータ線７ａが電気的に接続され、ＴＦＴ２ａのゲートには走査線３ａが電気的に接続されている。画素電極８ａは、ＴＦＴ２ａのドレインに電気的に接続されており、ＴＦＴ２ａを一定期間だけそのオン状態とすることにより、データ線７ａから供給される画像信号を各画素１ｄの液晶容量に所定のタイミングで書き込む。このようにして液晶容量に書き込まれた所定レベルの画像信号は、液晶容量で一定期間保持される。本形態では、保持された画像信号がリークするのを防ぐことを目的に、素子基板１０には、液晶容量と並列に保持容量２ｇが付加されている。このような保持容量２ｇを形成するにあたって、本形態では、素子基板１０には、液晶容量を形成するための容量線３ｃが走査線駆動用ＩＣ１ｂから走査線３ａと並列に延びている。なお、保持容量２ｇは、容量線３ｃの代わりに前段の走査線３ａと画素電位側の容量電極との間に形成してもよい。
【００２５】
また、素子基板１０には、上下導通材１ｅ（図１（ａ）参照）を介して対向基板２０との間で電気的導通をとるための上下導通用電極１２が形成され、この上下導通用電極１２と走査線駆動回路１ｂとの間、および上下導通用電極１２の間には、走査線３ａと交差する方向に第１の共通電位線３ｇ、３ｈが延びており、データ線７ａと交差する方向には第２の共通電位線３ｉ、３ｊが延びている。なお、各配線において、同一の層間に形成された配線同士が交差する部分では、他の配線を中継してある。例えば、走査線３ａと同時形成された配線同士が交差する部分では、一方の配線については、データ線７ａと同時形成された配線を中継することにより、配線同士の交差を可能にしてある。また、素子基板１０には、図示を省略するが、複数の走査線３ａの各々に電気的に接続する走査線検査回路や複数のデータ線７ａの各々に電気的に接続するデータ線検査回路が構成されることもある。
【００２６】
このように構成した素子基板１０においては、以下に示す静電破壊対策が施されている。まず、走査線３ａと第１の共通電位線３ｈとは、その交差部分に形成された双方向性のダイオード素子２ｄで電気的に接続されている。また、データ線７ａと第２の共通電位線３ｉとは、その交差部分に形成された双方向性のダイオード素子２ｄで電気的に接続されている。さらに、第２の共通電位線３ｉ、３ｊの両側には、双方向性のダイオード素子２ｄが挿入されている。また、データ線７ａ、および第２の共通電位線３ｉから延びた配線３ｓは、端部が素子基板１０の端縁にまで届いている。ここで、素子基板１０の端縁は、素子基板１０を大型基板から切り出した際の切断部分であり、大型基板には、一点鎖線で示すように、素子基板１０として切り出される領域を囲むように静電破壊防止用のガードリング３ｆが形成されており、素子基板１０を切り出す前、データ線７ａ、および第２の共通電位線から延びた配線は、ダイオード素子（図示せず）などを介してガードリング３ｆに接続している状態にある。
【００２７】
（画素の基本構成）
図３（ａ）、（ｂ）は、本形態の電気光学装置１において、画素１ｄ１つ分に相当する領域の平面図、およびそのＡ−Ａ′断面図である。図３（ａ）、（ｂ）に示すように、本形態の電気光学装置１に用いた素子基板１０では、絶縁基板１１の表面全体が下地保護膜１８で覆われ、この下地保護膜１８の上層には、画素スイッチング用のＴＦＴ２ａの能動層を構成する半導体膜５１ａが形成されている。また、半導体膜５１ａの上層には、下層
側から上層側に向かって、第１の絶縁膜６１、第２の絶縁膜６２、第３の絶縁膜６３、第４の絶縁膜６４、および第５の絶縁膜６５がこの順に形成されている。
【００２８】
ここで、第１の絶縁膜６１は、ＴＦＴ２ａのゲート絶縁膜として形成され、この第１の絶縁膜６１の上層には走査線３ａの一部からなるゲート電極が形成されている。第１の絶縁膜６１と第２の絶縁膜６２との層間には一対のソース・ドレイン電極が形成されており、これらのソース・ドレイン電極のうちの一方は、データ線７ａの一部として、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ａを介して半導体膜５１ａのソース領域に接続し、他方のソース・ドレイン電極は、ドレイン電極７ｂとして、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｂを介して半導体膜５１ａのドレイン領域に接続している。また、第５の絶縁膜６５の上層にはＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜からなる画素電極８ａが形成されており、画素電極８ａは、第３の絶縁膜６３、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８８を介してドレイン電極７ｂに電気的に接続している。ここで、半導体膜５１ａは、容量線３ｃと重なる領域まで形成されて保持容量２ｇを構成している。本形態では、ＴＦＴ２ａがＮチャネル型として形成されている。
【００２９】
本形態において、走査線３ａ（ゲート電極）および容量線３ｃは、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第１の導電膜により形成され、データ線およびソース・ドレイン電極は、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第２の導電膜により形成されている。
【００３０】
［実施の形態１／駆動回路への適用例１］
（駆動回路のＴＦＴの構成）
本形態の素子基板１０において、図１（ａ）および図２に示すデータ線駆動回路１ｃおよび走査線駆動回路１ｂ（以下、単に駆動回路という）には、以下に説明するＣＭＯＳ回路（相補回路）などのＴＦＴ回路が構成されており、かかるＴＦＴ回路の構成を図４（ａ）、（ｂ）および図５（ａ）、（ｂ）を参照して説明する。
【００３１】
図４（ａ）、（ｂ）は、駆動回路に形成したＴＦＴ回路の断面図である。図５（ａ）、（ｂ）は、このＴＦＴ回路のうち、下層側のＴＦＴのみを抜き出して示す平面図、および上層側のＴＦＴを太線で示した平面図であり、図５（ｂ）には、互いの位置関係を認識しやすいように下層側のＴＦＴを細線で示してある。また、図４（ａ）、（ｂ）は、図５（ｂ）のＢ１−Ｂ１′断面図、およびＣ１−Ｃ１′断面図に相当する。
【００３２】
本形態の電気光学装置１に用いた素子基板１０では、画素１ｄ内と同様、素子基板１０には下地保護膜１８が形成されており、下地保護膜１８の上層側には、画素１ｄ内と同様、下層側から上層側に向かって、第１の絶縁膜６１、第２の絶縁膜６２、第３の絶縁膜６３、第４の絶縁膜６４、および第５の絶縁膜６５がこの順に形成されている。
【００３３】
本形態では、下地保護膜１８と第１の絶縁膜６１との層間には、画素１ｄ内の半導体膜５１ａと同時形成された第１の半導体膜５１ｂが島状に形成されており、この第１の半導体膜５１ｂは、駆動回路用の第１のＴＦＴ２ｘ（第１の電気素子）の能動層を構成している。ここで、第１のＴＦＴ２ｘは、ゲート絶縁膜の上層にゲート電極を備えたトップゲート構造を有している。このため、第１の絶縁膜６１は、第１のＴＦＴ２ｘのゲート絶縁膜として形成され、第１の絶縁膜６１の上層にはゲート配線３ｘ（第１の電極）が形成されている。また、第２の絶縁膜６２と第３の絶縁膜６３との層間には、一対のソース・ドレイン配線７ｃ、７ｄ（第１の電極）が形成されており、これらのソース・ドレイン配線７ｃ、７ｄのうち、第１のソース・ドレイン配線７ｃは、第１の絶縁膜６１および第２の絶
縁膜６２を貫通するコンタクトホール８１ｃを介して第１の半導体膜５１ｂのソース・ドレイン領域に接続し、第２のソース・ドレイン配線７ｄは、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｄを介して第１の半導体膜５１ｂのソース・ドレイン領域に接続している。また、第２の絶縁膜６２と第３の絶縁膜６３との層間には、中継電極７ｅが形成されており、この中継電極７ｅは、第２の絶縁膜６２に形成されたコンクタクトホール８１ｅを介してゲート配線３ｘに電気的に接続されている。
【００３４】
さらに、本形態では、第３の絶縁膜６３と第４の絶縁膜６４との層間には、第１の半導体膜５１ｂと重なる領域の内側に、第１の半導体膜５１ｂと比較して小面積の第２の半導体膜５２ｂが形成されており、この第２の半導体膜５２ｂは、駆動回路用の第２のＴＦＴ２ｙ（第２の電気素子）の能動層を構成している。ここで、第２のＴＦＴ２ｙは、ゲート絶縁膜の上層にゲート電極を備えたトップゲート構造を有している。このため、第４の絶縁膜６４は、第２のＴＦＴ２ｙのゲート絶縁膜として形成され、第４の絶縁膜６４の上層にはゲート配線４ｙ（第２の電極）が形成されている。また、第５の絶縁膜６５の上層には、一対のソース・ドレイン配線９ｃ、９ｄ（第２の電極）が形成されており、これらのソース・ドレイン配線のうち、第１のソース・ドレイン配線９ｃは、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８２ｃを介して第２の半導体膜５２ｂのソース・ドレイン領域に接続し、第２のソース・ドレイン配線９ｄは、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８２ｄを介して第２の半導体膜のソース・ドレイン領域に接続している。
【００３５】
本形態において、第３、第４および第５絶縁膜６３〜６５は、シリコン酸化膜やシリコン窒化膜などから構成されている。ゲート配線４ｙは、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第３の導電膜により形成され、第１のソース・ドレイン配線９ｃ、および第２のソース・ドレイン配線９ｄは、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第４の導電膜により形成されている。
【００３６】
このように構成した第１のＴＦＴ２ｘと第２のＴＦＴ２ｙにおいて、第２のＴＦＴ２ｙに用いた第２の半導体膜５２ｂの形成面積は、第１のＴＦＴ２ｘに用いた第１の半導体膜５１ｂの形成面積よりも狭く、第２のＴＦＴ２ｙのチャネル幅は、第１のＴＦＴ２ｘのチャネル幅よりも狭い。但し、第２のＴＦＴ２ｙのチャネル長は、第１のＴＦＴ２ｘのチャネル長よりも短く設計されている。
【００３７】
ここで、第１のＴＦＴ２ｘと第２のＴＦＴ２ｙとは導電型が逆であり、本形態では、第１のＴＦＴ２ｘはＮチャネル型であり、第２のＴＦＴ２ｙはＰチャネル型である。また、第２のＴＦＴ２ｙの第２のソース・ドレイン配線９ｄは、第３の絶縁膜６３、第４の絶縁膜６４、および第５の絶縁膜６５を貫通するコンタクトホール８２ｆを介して第１のＴＦＴ２ｘの第２のソース・ドレイン配線７ｄに電気的に接続している。さらに、第２のＴＦＴ２ｙのゲート配線４ｙは、第３の絶縁膜６３および第４の絶縁膜６４を貫通するコンタクトホール８２ｅを介して中継電極７ｅに電気的に接続し、この中継電極７ｅを介して第１のＴＦＴ２ｘのゲート配線３ｘに電気的に接続している。
【００３８】
このため、第１のＴＦＴ２ｘと第２のＴＦＴ２ｙとはＣＭＯＳのＴＦＴ回路１ｐを構成しており、第１のＴＦＴ２ｘの第１のソース・ドレイン配線７ｃにソース電位Ｖｓｓを印加する一方、第２のＴＦＴ２ｙの第１のソース・ドレイン配線９ｃにドレイン電圧Ｖｄｄを印加すれば、第２のＴＦＴ２ｙのゲート配線４ｙ（または第１のＴＦＴ２ｘのゲート配線３ｘ）を入力線とし、第１のＴＦＴ２ｘの第２のソース・ドレイン配線７ｄ（第２のＴＦＴ２ｙの第２のソース・ドレイン配線９ｄ）を出力線とするインバータ回路を構成することができる。
【００３９】
（製造方法）
図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、および図５（ａ）、（ｂ）を参照して、本形態の電気光学装置１の製造工程のうち、素子基板１０に対してＴＦＴ回路１ｐおよび画素１ｄ内のＴＦＴ２ａなど形成する工程を説明する。まず、プラズマＣＶＤ法などにより絶縁基板１１の表面に下地保護膜１８を構成するシリコン酸化膜やシリコン窒化膜を形成する。
【００４０】
次に、プラズマＣＶＤ法などを利用した低温プロセスにより半導体膜を形成した後、レーザアニールやランプアニールを施してポリシリコン膜とした後、フォトリソグラフィ技術を用いてパターニングし、画素１ｄ内のＴＦＴ２ａの半導体膜５１ａ、および第１のＴＦＴ２ｘの第１の半導体膜５１ｂを形成する。
【００４１】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第１の絶縁膜６１を形成する。
【００４２】
次に、半導体膜５１ａおよび第１の半導体膜５１ｂの表面にレジストマスクを形成し、半導体膜５１ａにおいてチャネル領域を除く部分にＮ型の不純物を導入し、半導体膜５１ａにおいて保持容量２ｇを構成する部分などを選択的に導電化する。
【００４３】
次に、スパッタ法や蒸着法により、第１の導電膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、走査線３ａ、容量線３ｃおよび第１のＴＦＴ２ｘのゲート配線３ｘを形成する。
【００４４】
次に、走査線３ａおよび第１のＴＦＴ２ａのゲート配線３ｘをマスクにして半導体膜５１ａおよび第１の半導体膜５１ｂに高濃度のＮ型の不純物を導入し、ソース領域およびドレイン領域を形成する。なお、半導体膜５１ａにＬＤＤ領域を形成する場合には、高濃度のＮ型の不純物を導入する際、走査線３ａを幅広に覆うマスクを形成しておき、別途、走査線３ａをマスクにして低濃度のＮ型の不純物を導入する。
【００４５】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第２の絶縁膜６２を形成した後、フォトリソグラフィ技術を用いてエッチングし、コンタクトホール８１ａ〜８１ｅを形成する。
【００４６】
次に、スパッタ法や蒸着法により、第２の導電膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、データ線７ａ、画素１ｄ内のドレイン電極７ｂ、第１のソース・ドレイン配線７ｃ、および第２のソース・ドレイン配線７ｄを形成する。
【００４７】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜を成膜して、第３の絶縁膜６３を形成する。
【００４８】
次に、プラズマＣＶＤ法などを利用した低温プロセスにより半導体膜を形成した後、レーザアニールやランプアニールを施してポリシリコン膜とした後、フォトリソグラフィ技術を用いてパターニングし、第２のＴＦＴ２ｙの第２の半導体膜５２ｂを形成する。
【００４９】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第４の絶縁膜６４を形成する。
【００５０】
次に、スパッタ法や蒸着法により、第３の導電膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、第２のＴＦＴ２ｙのゲート配線４ｙを形成する。
【００５１】
次に、第２のＴＦＴ２ｙのゲート配線４ｙをマスクにして第２の半導体膜５２ｂに高濃度のＰ型の不純物を導入し、ソース領域およびドレイン領域を形成する。
【００５２】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第５の絶縁膜６５を形成した後、フォトリソグラフィ技術を用いてエッチングし、コンタクトホール８２ｃ、８２ｄ、８２ｆを形成する。
【００５３】
次に、スパッタ法や蒸着法により、第４の導電膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、第１のソース・ドレイン配線９ｃ、および第２のソース・ドレイン配線９ｄを形成する。
【００５４】
次に、スパッタ法により、ＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、画素電極８ａを形成する。なお、第１のソース・ドレイン配線９ｃ、および第２のソース・ドレイン配線９ｄを形成する工程と、画素電極８ａを形成する工程については順序を入れ替えてもよい。また、第１の半導体膜５１ｂおよび第２の半導体膜５２ｂに対して水素の導入や活性化のための熱処理を行う場合には、これらの処理を第１の半導体膜５１ｂおよび第２の半導体膜５２ｂに対して一括して行う。それ以降の工程については説明を省略する。
【００５５】
（本形態の効果）
以上説明したように、本形態では、素子基板１０上の異なる層間に形成された第１の半導体膜５１ｂ、および第２の半導体膜５２ｂを利用して、互いに重なる領域に第１のＴＦＴ２ｘおよび第２のＴＦＴ２ｙを構成しているため、駆動回路においてＴＦＴ、１つ分が占める面積を狭めることなく、ＴＦＴの形成密度を２倍まで高めることができる。このため、電気光学装置１において、駆動回路が占有する面積を狭めることができる。従って、電気光学装置１の平面サイズをそのままにして、画素１ｄが形成されている画像表示領域１ａの面積を拡張することができる。逆に、画素１ｄが形成されている画像表示領域１ａの面積をそのままにして、電気光学装置１の平面サイズを縮小できる。
【００５６】
また、本形態では、第２のＴＦＴ２ｙに用いた第２の半導体膜５２ｂの形成面積は、第１のＴＦＴ２ｘに用いた第１の半導体膜５１ｂの形成面積よりも狭く、第２のＴＦＴ２ｙのチャネル幅は、第１のＴＦＴ２ｘのチャネル幅よりも狭い。また、第１のＴＦＴ２ｘの方はＮチャネル型であるのに対して、第２のＴＦＴ２ｙの方はＰチャネル型である。但し、第２のＴＦＴ２ｙのチャネル長は、第１のＴＦＴ２ｘのチャネル長よりも短い。従って、第１のＴＦＴ２ｘと第２のＴＦＴ２ｙのオン電流のバランスを確保することができる。
【００５７】
さらに、画素１ｄ内のＴＦＴ２ａと、第１のＴＦＴ２ｘのいずれをもＮチャネル型で構成したため、画素１ｄ内のＴＦＴ２ａと、第１のＴＦＴ２ｘとを同時形成することができる。
【００５８】
（実施の形態１の変形例）
上記実施の形態では、第２のＴＦＴ２ｙでも、レーザアニールやランプアニールを施してアモルファスのシリコン膜をポリシリコン膜とした第２の半導体膜５２ｂを用いている。このような構成を採用するにあたって、結晶化処理で発生する熱により、下層側の金属配線などにクラックや熱による損傷が発生するおそれがある場合には、下層側の配線には、モリブデン、タングステン、クロムなど高融点金属を用いればよい。また、第３の絶縁層６３については、絶縁層内にシリコン窒化膜などの熱伝導性の高い絶縁膜を積層した構造にすれば、結晶化処理で発生する熱を発散させることができるので、下層側の配線にクラックや熱による損傷が発生するのを確実に防止できる。
【００５９】
［実施の形態２／駆動回路への適用例２］
図６（ａ）、（ｂ）は、本発明の実施の形態２に係る電気光学装置の素子基板に形成した駆動回路のＴＦＴ回路の断面図である。図７（ａ）、（ｂ）は、このＴＦＴ回路のうち、下層側のＴＦＴのみを抜き出して示す平面図、および上層側のＴＦＴを太線で示した平面図であり、図７（ｂ）には、互いの位置関係を認識しやすいように下層側のＴＦＴを細線で示してある。また、図６（ａ）、（ｂ）は、図７（ｂ）のＢ２−Ｂ２′断面図、およびＣ２−Ｃ２′断面図に相当する。なお、本形態の基本的な構成は、実施の形態１と同様であるため、共通する機能を有する部分には同一の符号を付してそれらの説明を省略する。
【００６０】
（駆動回路のＴＦＴの構成）
図６（ａ）、（ｂ）、および図７（ａ）、（ｂ）に示すように、本形態の電気光学装置に用いた素子基板１０においては、実施の形態１と同様、駆動回路の形成領域でも、画素１ｄ内と同様、絶縁基板１１上には下地保護膜１８が形成されている。但し、本形態では、実施の形態１と違って、画素１ｄおよび駆動回路の形成領域の双方において、下地保護膜１８の上層には、第１の絶縁膜６１、第２の絶縁膜６２、第３の絶縁膜６３、および第４の絶縁膜６４からなる４層の絶縁膜が形成されている。
【００６１】
本形態では、下地保護膜１８と第１の絶縁膜６１との層間には、画素１ｄ内の半導体膜５１ａと同時形成された第１の半導体膜５１ｂが島状に形成されており、この第１の半導体膜５１ｂは、駆動回路用の第１のＴＦＴ２ｘ（第１の電気素子）の能動層を構成している。ここで、第１のＴＦＴ２ｘは、ゲート絶縁膜の上層にゲート電極を備えたトップゲート構造を有している。このため、第１の絶縁膜６１は、第１のＴＦＴ２ｘのゲート絶縁膜として形成され、第１の絶縁膜６１の上層にはゲート配線３ｘ（第１の電極）が形成されている。また、第２の絶縁膜６２と第３の絶縁膜６３との層間には、一対のソース・ドレイン配線（第１の電極）が形成されており、これらのソース・ドレイン配線のうち、第１のソース・ドレイン配線７ｃは、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｃを介して第１の半導体膜５１ｂのソース・ドレイン領域に接続し、第２のソース・ドレイン配線７ｄは、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｄを介して第１の半導体膜５１ｂのソース・ドレイン領域に接続している。
【００６２】
本形態において、第１、第２絶縁膜６１、６２は、シリコン酸化膜やシリコン窒化膜などから構成されている。ゲート配線３ｘは、走査線３ａなどと同様、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第１の導電膜により形成され、第１のソース・ドレイン配線７ｃおよび第２のソース・ドレイン配線７ｄは、データ線７ａなどと同様、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第２の導電膜により形成されている。
【００６３】
本形態では、第２の絶縁膜６２と第３の絶縁膜６３との層間には、第２のＴＦＴ２ｙ（第２の電気素子）のゲート配線７ｙ（第２の電極）が形成され、このゲート配線７ｙは、第１のソース・ドレイン配線７ｃ、第２のソース・ドレイン配線７ｄ、およびデータ線７ａと同様、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第２の導電膜により形成されている。
【００６４】
また、第３の絶縁膜６３の上層には、第１の半導体膜５１ｂと重なる領域の内側に、第１の半導体膜５１ｂと比較して小面積の第２の半導体膜５２ｂが形成されている。この第２の半導体膜５２ｂは、駆動回路用の第２のＴＦＴ２ｙの能動層を構成しており、本形態において、第２のＴＦＴ２ｙは、ゲート絶縁膜の下層にゲート電極を備えたボトムゲート
構造を有している。このため、第３の絶縁膜６３は、シリコン酸化膜やシリコン窒化膜などから構成されている。
【００６５】
本形態において、第４の絶縁膜６４はシリコン酸化膜やシリコン窒化膜などから構成され、第４の絶縁膜６４の上層には、一対のソース・ドレイン配線（第２の電極）が形成されている。これらのソース・ドレイン配線のうち、第１のソース・ドレイン配線９ｃは、第３の絶縁膜６３および第４の絶縁膜６４を貫通するコンタクトホール８２ｃを介して第２の半導体膜５２ｂのソース・ドレイン領域に接続し、第２のソース・ドレイン配線９ｄは、第３の絶縁膜６３および第４の絶縁膜６４を貫通するコンタクトホール８２ｄを介して第２の半導体膜５２ｂのソース・ドレイン領域に接続している。
【００６６】
本形態において、第４の絶縁膜６４は、シリコン酸化膜やシリコン窒化膜などから構成され、第１のソース・ドレイン配線９ｃ、および第２のソース・ドレイン配線９ｄは、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第３の導電膜により形成されている。
【００６７】
このように構成した第１のＴＦＴ２ｘと第２のＴＦＴ２ｙにおいて、第２のＴＦＴ２ｙに用いた第２の半導体膜５２ｂの形成面積は、第１のＴＦＴ２ｘに用いた第１の半導体膜５１ｂの形成面積よりも狭く、第２のＴＦＴ２ｙのチャネル幅は、第１のＴＦＴ２ｘのチャネル幅よりも狭い。但し、第２のＴＦＴ２ｙのチャネル長は、第１のＴＦＴ２ｘのチャネル長よりも短く設計されている。
【００６８】
ここで、第１のＴＦＴ２ｘと第２のＴＦＴ２ｙとは導電型が逆であり、本形態では、第１のＴＦＴ２ｘはＮチャネル型であり、第２のＴＦＴ２ｙはＰチャネル型である。また、第２のＴＦＴ２ｙの第２のソース・ドレイン配線９ｄは、第３の絶縁膜６３および第４の絶縁膜６４を貫通するコンタクトホール８２ｆを介して第１のＴＦＴ２ｘの第２のソース・ドレイン配線７ｄに電気的に接続している。さらに、第２のＴＦＴ２ｙのゲート配線７ｙは、第２の絶縁膜６２を貫通するコンタクトホール８１ｆを介して第１のＴＦＴ２ｘのゲート配線３ｘに電気的に接続している。
【００６９】
このため、第１のＴＦＴ２ｘと第２のＴＦＴ２ｙとはＣＭＯＳのＴＦＴ回路１ｒを構成しており、第１のＴＦＴ２ｘの第１のソース・ドレイン配線７ｃにソース電位Ｖｓｓを印加する一方、第２のＴＦＴ２ｙの第１のソース・ドレイン配線９ｃにドレイン電圧Ｖｄｄを印加すれば、第２のＴＦＴ２ｙのゲート配線７ｙ（または第１のＴＦＴ２ｘのゲート配線３ｘ）を入力線とし、第１のＴＦＴ２ｘの第２のソース・ドレイン配線７ｄ（第２のＴＦＴ２ｙの第２のソース・ドレイン配線９ｄ）を出力線とするインバータ回路を構成することができる。
【００７０】
（製造方法）
図３（ａ）、（ｂ）、図６（ａ）、（ｂ）、および図７（ａ）、（ｂ）を参照して、本形態の電気光学装置１の製造工程のうち、素子基板１０に対してＴＦＴ回路１ｒおよび画素１ｄ内のＴＦＴ２ａなど形成する工程を説明する。まず、実施の形態１と同様、絶縁基板１１の表面に下地保護膜１８を構成するシリコン酸化膜やシリコン窒化膜を形成した後、画素１ｄ内のＴＦＴ２ａの半導体膜５１ａ、および第１のＴＦＴ２ｘの第１の半導体膜５１ｂをポリシリコン膜によって形成する。次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第１の絶縁膜６１を形成する。次に、半導体膜５１ａにおいて保持容量２ｇを構成する部分などを導電化した後、走査線３ａ、容量線３ｃおよび第１のＴＦＴ２ｘのゲート配線３ｘを形成する。次に、半導体膜５１ａおよび第１の半導体膜５１ｂにソース領域およびドレイン領域を形成する。
【００７１】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第２の絶縁膜６２を形成する。次に、第２の絶縁膜６２と第１の絶縁膜６１にエッチングを行い、コンタクトホール８１ａ〜８１ｄを形成する。
【００７２】
次に、スパッタ法や蒸着法により、第２の導電膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、データ線７ａ、画素１ｄ内のドレイン電極７ｂ、第１のソース・ドレイン配線７ｃ、第２のソース・ドレイン配線７ｄ、およびゲート配線７ｙを形成する。
【００７３】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第３の絶縁膜６３を形成する。
【００７４】
次に、第２のＴＦＴ２ｙの第２の半導体膜５２ｂをポリシリコン膜によって形成する。
【００７５】
次に、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなる第４の絶縁膜６４を形成した後、レジストマスクを形成した状態で高濃度のＰ型の不純物を第２の半導体膜５２ｂに導入してソース領域およびドレイン領域を形成する。
【００７６】
次に、フォトリソグラフィ技術を用いてエッチングし、コンタクトホール８２ｃ、８２ｄ、８２ｆを形成する。
【００７７】
次に、スパッタ法や蒸着法により、第４の導電膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、第１のソース・ドレイン配線９ｃ、および第２のソース・ドレイン配線９ｄを形成する。
【００７８】
次に、スパッタ法により、ＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、画素電極８ａを形成する。なお、第１のソース・ドレイン配線９ｃ、および第２のソース・ドレイン配線９ｄを形成する工程と、画素電極８ａを形成する工程については順序を入れ替えてもよい。それ以降の工程については説明を省略する。
【００７９】
（本形態の効果）
以上説明したように、本形態でも、実施の形態１と同様、素子基板１０上の異なる層間に形成された第１の半導体膜５１ｂ、および第２の半導体膜５２ｂを利用して、互いに重なる領域に第１のＴＦＴ２ｘおよび第２のＴＦＴ２ｙを構成しているため、駆動回路においてＴＦＴ、１つ分が占める面積を狭めることなく、ＴＦＴの形成密度を２倍まで高めることができるなど、実施の形態１と同様な効果を奏する。
【００８０】
また、本形態では、下層側の第１のＴＦＴ２ａについてはトップゲート構造とし、上層側の第２のＴＦＴ２ｂについてはボトムゲート構造としたため、第２のＴＦＴ２ｙのゲート配線７ｙについては、第１のソース・ドレイン配線７ｃ、第２のソース・ドレイン配線７ｄ、およびデータ線７ａと同時形成することができる。それ故、製造工程数を削減できる。
【００８１】
［実施の形態３／駆動回路への適用例３］
図８は、本発明の実施の形態２に係る電気光学装置の素子基板に形成した駆動回路のＴＦＴ回路の断面図である。図９（ａ）、（ｂ）は、このＴＦＴ回路のうち、下層側のＴＦＴのみを抜き出して示す平面図、および上層側のＴＦＴを太線で示した平面図であり、図９（ｂ）には、互いの位置関係を認識しやすいように下層側のＴＦＴを細線で示してある。また、図８は、図９（ｂ）のＤ−Ｄ′断面図に相当する。なお、本形態の基本的な構成は、実施の形態１と同様であるため、共通する機能を有する部分には同一の符号を付して
それらの説明を省略する。
【００８２】
（駆動回路のＴＦＴの構成）
図８および図９（ａ）、（ｂ）に示すように、本形態の電気光学装置に用いた素子基板１０においては、実施の形態１と同様、駆動回路の形成領域でも、画素１ｄ内と同様、絶縁基板１１上には下地保護膜１８が形成されている。本形態では、実施の形態２と同様、画素１ｄ内および駆動回路の形成領域の双方において、下地保護膜１８の上層には、第１の絶縁膜６１、第２の絶縁膜６２、第３の絶縁膜６３、および第４の絶縁膜６４からなる４層の絶縁膜が形成されている。
【００８３】
本形態では、下地保護膜１８と第１の絶縁膜６１との層間には、画素１ｄ内の半導体膜５１ａと同時形成された第１の半導体膜５１ｂが島状に形成されており、この第１の半導体膜５１ｂは、駆動回路においてＴＦＴ回路１ｓを構成する第１のＴＦＴ２ｘ（第１の電気素子）の能動層を構成している。ここで、第１のＴＦＴ２ｘは、ゲート絶縁膜の上層にゲート電極を備えたトップゲート構造を有している。このため、第１の絶縁膜６１は、第１のＴＦＴ２ｘのゲート絶縁膜として形成され、第１の絶縁膜６１の上層にはゲート配線３ｘ（第１の電極）が形成されている。また、第２の絶縁膜６２と第３の絶縁膜６３との層間には、一対のソース・ドレイン配線（第１の電極）が形成されており、これらのソース・ドレイン配線のうち、第１のソース・ドレイン配線７ｅは、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｃを介して第１の半導体膜５１ｂのソース・ドレイン領域に接続し、第２のソース・ドレイン配線７ｆは、第１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｄを介して第１の半導体膜５１ｂのソース・ドレイン領域に接続している。
【００８４】
本形態において、第１の絶縁膜６１および第２の絶縁膜６２は、シリコン酸化膜やシリコン窒化膜などから構成されている。ゲート配線３ｘは、走査線３ａなどと同様、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第１の導電膜により形成され、第１のソース・ドレイン配線７ｅおよび第２のソース・ドレイン配線７ｆは、データ線７ａなどと同様、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第２の導電膜により形成されている。
【００８５】
本形態では、第２のソース・ドレイン配線７ｆは、第２のＴＦＴ２ｙ（第２の電子素子）のゲート配線（第２の電極）としても利用されている。すなわち、第３の絶縁膜６３の上層には、第１の半導体膜５１ｂと部分的に重なる領域に、第１の半導体膜５１ｂと比較して小面積の第２の半導体膜５２ｂが形成されている。この第２の半導体膜５２ｂは、駆動回路において、第１のＴＦＴ２ｘとともにＴＦＴ回路１ｓを構成する第２のＴＦＴ２ｙの能動層を構成しており、本形態において、第２のＴＦＴ２ｙは、ゲート絶縁膜の下層にゲート電極を備えたボトムゲート構造を有している。このため、第３の絶縁膜６３は、第２のＴＦＴ２ｙのゲート絶縁膜として、シリコン酸化膜やシリコン窒化膜などから構成されている。
【００８６】
本形態において、第４の絶縁膜６４はシリコン酸化膜やシリコン窒化膜などから構成され、第４の絶縁膜６４の上層には、一対のソース・ドレイン配線（第２の電極）が形成されている。これらのソース・ドレイン配線のうち、第１のソース・ドレイン配線９ｅは、第３の絶縁膜６３および第４の絶縁膜６４を貫通するコンタクトホール８２ｈを介して第２の半導体膜５２ｂのソース・ドレイン領域に接続し、第２のソース・ドレイン配線９ｆは、第３の絶縁膜６３および第４の絶縁膜６４を貫通するコンタクトホール８２ｉを介して第２の半導体膜５２ｂのソース・ドレイン領域に接続している。本形態において、第１のソース・ドレイン配線９ｅ、および第２のソース・ドレイン配線９ｆは、モリブデン、タングステン、クロム、アルミニウムなどの単層膜あるいは積層膜からなる第３の導電膜
により形成されている。
【００８７】
このように本形態でも、実施の形態１と同様、素子基板１０上の異なる層間に形成された第１の半導体膜５１ｂ、および第２の半導体膜５２ｂを利用して、互いに重なる領域に第１のＴＦＴ２ｘおよび第２のＴＦＴ２ｙを構成しているため、駆動回路においてＴＦＴ、１つ分が占める面積を狭めることなく、ＴＦＴの形成密度を２倍まで高めることができるなど、実施の形態１と同様な効果を奏する。また、本形態では、下層側の第１のＴＦＴ２ａについてはトップゲート構造とし、上層側の第２のＴＦＴ２ｂについてはボトムゲート構造としたため、第２のＴＦＴ２ｙのゲート配線７ｙについては、第１のソース・ドレイン配線７ｃ、第２のソース・ドレイン配線７ｄ、およびデータ線７ａと同時形成することができる。それ故、製造工程数を削減できる。
【００８８】
なお、本形態の電気光学装置１に用いた素子基板１０の製造方法は、基本的には実施の形態２と同様であり、各電極の形成位置などが相違するだけである。それ故、製造方法については説明を省略する。
【００８９】
［実施の形態２、３の変形例］
上記実施の形態２、３では、上層側のＴＦＴ２ｙについても、下層側のＴＦＴ２ｘと同様、低温プロセスにより形成したアモルファスのシリコン膜をレーザアニールやランプアニールによりポリシリコン膜としたものを能動層として用いたが、上層側のＴＦＴ２ｙについてはアモルファスシリコン膜により能動層を形成してもよい。アモルファスシリコン膜を能動層としても用いれば、結晶化工程が不要な分、工程を簡素化できる。
【００９０】
［実施の形態４／双方向性のダイオード素子への適用例］
上記実施の形態１〜３は、駆動回路のＴＦＴ回路に本発明を適用した例であったが、図２に示す双方向性のダイオード素子２ｄ（静電保護素子）に本発明を適用してもよい。
【００９１】
図１０は、本発明を適用した電気光学装置の素子基板に形成した双方向性のダイオード素子の断面図である。なお、本形態のダイオード素子の基本的な構成は、実施の形態１のＴＦＴ回路と同様であるため、共通する部分には同一の符号を付して図示するとともに、それらの説明を省略する。
【００９２】
図１０に示すように、本形態の素子基板１０には、実施の形態１で説明したように、素子基板１０には下地保護膜１８が形成されており、下地保護膜１８の上層側には、下層側から上層側に向かって、第１の絶縁膜６１、第２の絶縁膜６２、第３の絶縁膜６３、第４の絶縁膜６４、および第５の絶縁膜６５がこの順に形成されている。また、下地保護膜１８と第１の絶縁膜６１との層間には、画素１ｄ内の半導体膜５１ａと同時形成された第１の半導体膜５１ｂが島状に形成されており、この第１の半導体膜５１ｂを利用して、トップゲート構造の第１のＴＦＴ２ｘ（第１の電気素子）が形成されている。さらに、第３の絶縁膜６３と第４の絶縁膜６４との層間には、第１の半導体膜５１ｂと重なる領域の内側に、第１の半導体膜５１ｂと比較して小面積の第２の半導体膜５２ｂが形成されており、この第２の半導体膜５２ｂを利用して、トップゲート構造の第２のＴＦＴ２ｙ（第２の電気素子）が形成されている。
【００９３】
ここで、第１のＴＦＴ２ｘの第１のソース・ドレイン配線７ｃは、例えば、図２に示すデータ線７ａであり、第２のソース・ドレイン配線７ｄは、図２に示す第２の共通電位線３ｉであり、本形態では、第１のＴＦＴ２ｘおよび第２のＴＦＴ２ｙを利用して、図２に示す双方向性のダイオード素子２ｄ（静電保護素子／ＴＦＴ回路）が構成されている。
【００９４】
すなわち、第１のＴＦＴ２ｘの第１のソース・ドレイン配線７ｃ（第１の電極）は、第
１の絶縁膜６１および第２の絶縁膜６２を貫通するコンタクトホール８１ｃを介して第１の半導体膜５１ｂのソース・ドレイン領域に電気的に接続しているとともに、第２の絶縁膜６２を貫通するコンタクトホール８１ｊを介して第１のＴＦＴ２ｘのゲート配線３ｘ（第１の電極）に電気的に接続している。また、第２のＴＦＴ２ｘの第１のソース・ドレイン配線９ｃ（第２の電極）は、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８２ｃを介して第２の半導体膜５２ｂのソース・ドレイン領域に電気的に接続しているとともに、第３の絶縁膜６３、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８２ｋを介して第１のＴＦＴ２ｘの第１のソース・ドレイン配線７ａ（データ線７ａ／第１の電極）に電気的に接続している。さらに、第２のＴＦＴ２ｘの第２のソース・ドレイン配線９ｄ（第２の電極）は、第３の絶縁膜６３、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８２ｆを介して第１のＴＦＴ２ｘの第１のソース・ドレイン配線７ｄ（第２の共通電位線３ｉ／第１の電極）に接続し、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８２ｄを介して第２の半導体膜５２ｂのソース・ドレイン領域に電気的に接続し、第５の絶縁膜６５を貫通するコンタクトホール８２ｊを介して第２のＴＦＴ２ｙのゲート配線４ｙ（第２の電極）に電気的に接続している。
【００９５】
このように本形態では、素子基板１０上の異なる層間に形成された第１の半導体膜５１ｂ、および第２の半導体膜５２ｂを利用して、互いに重なる領域に２つのＴＦＴを形成するとともに、これらのＴＦＴを利用して双方向性のダイオード素子２ｄ（静電保護素子）を構成している。従って、素子基板１０上でダイオード素子２ｄが占有していた面積を縮小できるので、電気光学装置１の平面サイズをそのままにして、画素１ｄが形成されている画像表示領域１ａの面積を拡張することができるなどの効果を奏する。
【００９６】
なお、本形態のダイオード素子２ｄは、同一の素子基板１０上において、実施の形態１に係る駆動回路とともに構成してもよいし、同一の素子基板１０上に形成されている駆動回路が他の構造を備えている場合に採用してもよい。
【００９７】
［実施の形態５／保持容量への適用例］
上記実施の形態１〜３は、ＴＦＴ回路に本発明を適用した例であったが、図３に示す画素に対して保持容量２ｇを構成するのに本発明を適用してもよい。
【００９８】
図１１は、本発明を適用した電気光学装置の素子基板に形成した保持容量の断面図である。なお、本形態の保持容量の基本的な構成は、図３を参照して説明した画素の構成と同様であり、かつ、層構成は、図４および図５を参照して説明した駆動回路と同様である。従って、共通する部分には同一の符号を付して図示するとともに、それらの説明を省略する。
【００９９】
図１１に示すように、本形態の電気光学装置１に用いた素子基板１０の画素１ｄ内では、絶縁基板１１の表面が下地保護膜１８で覆われ、この下地保護膜１８の上層には、画素スイッチング用のＴＦＴ２ａの能動層を構成する第１の半導体膜５１ａが形成されている。また、半導体膜５１ａの上層には、下層側から上層側に向かって、第１の絶縁膜６１、第２の絶縁膜６２、第３の絶縁膜６３、第４の絶縁膜６４、および第５の絶縁膜６５がこの順に形成されている。ここで、半導体膜５１ａは、容量線３ｃ（第１の電極）と重なる領域まで形成されて第１の保持容量２ｇ（第１の電気素子）を構成している。
【０１００】
また、本形態では、第３の絶縁膜６３と第４の絶縁膜６４との層間には、第１の半導体膜５１ａと重なる領域の内側に、第１の半導体膜５１ａと比較して小面積の第２の半導体膜５２ｃが形成されており、この第２の半導体膜５２ｃは、不純物の導入により導電化されている。
【０１０１】
そこで、本形態では、第２の半導体膜５２ｃを利用して、第２の保持容量２ｇ′（第２の電気素子）が形成されている。すなわち、第４の絶縁膜６４と第５の絶縁膜６５との層間には、保持容量電極４ｚ（第２の電極）が形成されており、この保持容量電極４ｚは、第４の絶縁膜６４を介して第２の半導体膜５２ｃに対向している。また、保持容量電極４ｚは、第２の絶縁膜６２、第３の絶縁膜６３、および第４の絶縁膜６４を貫通するコンクタクトホール８２ｍを介して容量線３ｃに電気的に接続している。さらに、画素電極８ｃは、第４の絶縁膜６４および第５の絶縁膜６５を貫通するコンタクトホール８９を介して第２の半導体膜５２ｃに電気的に接続している。
【０１０２】
このため、第２の半導体膜５２ｃ、第４の絶縁膜６４、および保持容量電極４ｚにより構成されたキャパシタは、第１の保持容量２ｇに対して並列に電気的に接続しており、第２の保持容量２ｇ′（第２の電気素子）として機能する。
【０１０３】
このように本形態では、素子基板１０上の異なる層間に形成された第１の半導体膜５１ａ、および第２の半導体膜５２ｃを利用して、互いに重なる領域に２つのキャパシタ（保持容量２ｇ、２ｇ′）を形成するとともに、これらのキャパシタを並列に接続して、１つの保持容量として機能させている。従って、素子基板１０の画素１ｄ内で保持容量２ｇが占有していた面積を縮小しても、同一の静電容量を得ることができるので、画素１ｄのサイズをそのままにして、画素開口率を高めることができるなどの効果を奏する。
【０１０４】
なお、本形態の保持容量２ｇ、２ｇ′は、同一の素子基板１０上において、実施の形態１に係る駆動回路とともに構成してもよいし、同一の素子基板１０上に形成されている駆動回路が他の構造を備えている場合に採用してもよい。
【０１０５】
［実施の形態６］
実施の形態１〜３では、素子基板上の異なる層間に形成された第１の半導体膜、および第２の半導体膜を利用して、駆動回路において、互いに重なる領域に２つのＴＦＴを構成する例であったが、図１２に示すように、画素内にメモリを構成した電気光学装置を構成する際に、実施の形態１〜３を参照して説明したＴＦＴ回路を画素内に構成してもよい。
【０１０６】
図１２は、画素内メモリを備えた電気光学装置の１画素分の電気的構成を示す等価回路図である。図１２に示す例では、走査線１０１と識別信号線１０２がマトリクス状に形成され、その交点には、走査線１０１がゲートに接続されたＴＦＴ１０６が配置されている。ＴＦＴ１０６は走査線１０１に選択電圧が与えられると、識別信号線１０２の電位を画素メモリ１０７を構成するキャパシタに書き込む。その結果、画素メモリ１０７に書き込まれた識別信号電位により、ＣＭＯＳ回路を構成するＮチャネル型のＴＦＴ１０８およびＰチャネル型のＴＦＴ１０９の一方が導通状態となり、階調電圧線１０３、１０４に印加されている電圧がＴＦＴ１１０まで出力される。ここで、階調電圧線１０３、１０４に印加されている電圧は、階調信号を電圧に変換したものである。従って、階調書込線１０５に選択電圧が与えられることによりＴＦＴ１１０が導通状態になると、画素電極８ａに階調電圧が出力される。その結果、保持容量２ｇおよび液晶容量に情報が書き込まれる。
【０１０７】
このように、画素内メモリを用いる場合には、複数のＴＦＴを画素１ｄ内に形成する必要があるが、本発明を適用すれば、これらのＴＦＴを高密度に配置できるので、画素１ｄのサイズをそのままにして、画素開口率を高めることができるなどの効果を奏する。
【０１０８】
［その他の実施の形態］
上記実施の形態１〜４では、素子基板上の異なる層間に形成された第１の半導体膜、および第２の半導体膜を利用して、互いに重なる領域に２つのＴＦＴを構成する例であり、
上記実施の形態４では、素子基板上の異なる層間に形成された第１の半導体膜、および第２の半導体膜を利用して、互いに重なる領域に２つのキャパシタを構成する例であったが、第１の半導体膜および第２の半導体膜を利用して形成する電気素子の組み合わせについては、異なる種類の電気素子を構成する場合に本発明を適用してもよい。
【０１０９】
また、上記形態では、第１の半導体膜５１ｂは、第２の半導体膜５２ｂとの間に形成された複数の絶縁膜の層間に形成された電極とともに第１の電気素子を構成している例であったが、第１の半導体膜５１ｂを用いてボトムゲート構造のＴＦＴを形成する場合などのように、第１の半導体膜５１ｂが、第２の半導体膜５２ｂとの間に形成された複数の絶縁膜の下層側に形成された電極とともに第１の電気素子を構成する構造を採用してもよい。
【０１１０】
また、上記形態は全透過型、全反射型あるいは半透過反射型の液晶装置に適用できる。また、半透過反射型の液晶装置において、本発明を適用した電気素子を画素内に配置する場合には、反射表示領域内に電気素子を配置すれば、画素開口率を低下させることがない。
【０１１１】
さらに、上記形態では、電気光学装置１として液晶装置を例に説明したが、有機ＥＬ装置やプラズマ表示装置でも素子基板上に多数の電気素子が形成されることから、これらの電気光学装置に本発明を適用してもよい。さらに、電気光学装置以外に使用される半導体装置に本発明を適用してもよい。
【０１１２】
［電子機器の実施形態］
図１３は、本発明に係る電気光学装置１を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミングジェネレータ１７３、そして電気光学装置１７４を有する。また、電気光学装置１７４は、パネル１７５および駆動回路１７６を有しており、前述した電気光学装置１を用いることができる。表示情報出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【０１１３】
【図１】（ａ）、（ｂ）はそれぞれ、本発明が適用される電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【図２】本発明が適用される電気光学装置に用いた素子基板の電気的な構成を示す説明図である。
【図３】本発明が適用される電気光学装置において、画素１つ分に相当する領域の平面図、およびそのＡ−Ａ′断面図である。
【図４】本発明の実施の形態１に係る電気光学装置おいて、素子基板上の駆動回路に形成したＴＦＴ回路の断面図である。
【図５】図４に示すＴＦＴ回路を構成するＴＦＴの平面図である。
【図６】本発明の実施の形態２に係る電気光学装置おいて、素子基板上の駆動回路に形成したＴＦＴ回路の断面図である。
【図７】図６に示すＴＦＴ回路を構成するＴＦＴの平面図である。
【図８】本発明の実施の形態３に係る電気光学装置おいて、素子基板上の駆動回路に形成したＴＦＴ回路の断面図である。
【図９】図８に示すＴＦＴ回路を構成するＴＦＴの平面図である。
【図１０】本発明の実施の形態４に係る電気光学装置おいて、素子基板上に形成した双方向性のダイオード素子の断面図である。
【図１１】本発明の実施の形態５に係る電気光学装置おいて、素子基板上に形成した保持容量の断面図である。
【図１２】本発明の実施の形態６に係る電気光学装置おいて、画素内メモリを備えた画素の電気的構成を示す等価回路図である
【図１３】本発明に係る電気光学装置を各種の電子機器の表示装置として用いる場合の一実施形態を示す説明図である。
【符号の説明】
【０１１４】
１・・電気光学装置、１ｄ・・画素、１ｐ、１ｒ、１ｓ・・ＴＦＴ回路、２ａ、２ｘ、２ｙ・・ＴＦＴ、２２ｄ・・双方向性のダイオード素子、２ｇ・・保持容量（第１の保持容量）、２ｇ′・・第２の保持容量、３ａ・・走査線、３ｃ・・容量線、７ａ・・データ線、１０・・素子基板、１１・・絶縁基板、２０・・対向基板、５１ａ、５１ｂ、５２ａ、５２ｃ・・半導体膜、６１〜６５・・絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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