(57)【要約】【課題】ＭＯＮＯＳ型不揮発性メモリセルのデータ書込み／データ消去の動作電圧を低減し、または、データ書込み／データ消去の動作速度を高速化する。【解決手段】凸状曲面を有する半導体基板１０上に、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３が順次積層されてなる積層絶縁膜を設け、さらに制御ゲート電極１４を形成してＭＯＮＯＳ型不揮発性メモリセルを構成する。【選択図】    図１
2007251132.tif 000002
【特許請求の範囲】
【請求項１】
凸状曲面を有する基板上に厚さが４〜１０ｎｍのトンネル絶縁層、電荷蓄積絶縁層、電荷ブロック絶縁層が順次積層されてなる積層絶縁膜を設け、前記トンネル絶縁層にＦ−Ｎトンネル電流を流すことでデータ書込み／データ消去動作を行うことを特徴とするＭＯＮＯＳ型不揮発性メモリセル。
【請求項２】
前記トンネル絶縁層、電荷蓄積絶縁層、電荷ブロック絶縁層からなる前記積層絶縁膜のトータル換算膜厚をＴox、前記基板の前記凸状曲面の曲率をＲとしたときに、ＴoxとＲの比Ｒ／Ｔoxが２以下であることを特徴とする請求項１記載のＭＯＮＯＳ型不揮発性メモリセル。
【請求項３】
前記凸状曲面を有する基板は、直交する二方向断面で凸状曲面を有する基板であることを特徴とする請求項１記載のＭＯＮＯＳ型不揮発性メモリセル。
【請求項４】
請求項１乃至３のいずれか１項に記載のＭＯＮＯＳ型不揮発性メモリセルのアレイを有することを特徴とするＭＯＮＯＳ型不揮発性メモリ。
【請求項５】
前記電荷蓄積絶縁層は、複数のメモリセル間で繋がっていることを特徴とする請求項４記載のＭＯＮＯＳ型不揮発性メモリ。
【請求項６】
請求項４または５記載のＭＯＮＯＳ型不揮発性メモリセルのアレイを形成する際、
シリコン基板表面に凸状曲面を形成する工程と、
前記凸状曲面上にラジカル酸化法またはラジカル窒化法でトンネル絶縁層を形成する工程と、
前記トンネル絶縁層上に電荷蓄積絶縁層、電荷ブロック絶縁層、制御ゲート電極となる導電層を順次積層する工程と、
を具備することを特徴とするＭＯＮＯＳ型不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセル、不揮発性メモリおよびその製造方法に係り、特に電荷蓄積層に絶縁体を用いたＭＯＮＯＳ型の不揮発性メモリセルおよびそのアレイを用いた不揮発性メモリの構造ならびにその製造方法に関するもので、例えばＮＡＮＤ型、ＮＯＲ型等の不揮発性メモリに使用されるものである。
【背景技術】
【０００２】
従来のＭＯＮＯＳ型の不揮発性メモリセルとそのアレイを用いた不揮発性メモリにおいては、平坦なシリコン基板表面のチャネル領域上にトンネル酸化膜、電荷蓄積窒化膜、電荷ブロック酸化膜からなる３層の積層絶縁膜が設けられており、その上に制御ゲート電極が設けられている。従来、トンネル酸化膜の典型的な膜厚は２〜３ｎｍである。
【０００３】
上記メモリセルのデータ書込み動作は、シリコン基板と制御ゲート電極の間に高電圧を印加して、トンネル酸化膜にダイレクトトンネル電流を流し、電荷蓄積窒化膜中の電荷トラップ準位に電荷を蓄積させることで行われる。この際、電荷ブロック酸化膜は、蓄積電荷が制御ゲート電極側へ抜けるのを防いでいる。データ書込みを行った後に放置したデータ保持状態においては、電荷蓄積窒化膜中の蓄積電荷により、いわゆる自己電界が生じて、蓄積電荷はシリコン基板側および制御ゲート電極側へ抜けようとする。この電荷抜けは、ポテンシャルバリヤの高いトンネル酸化膜および電荷ブロック酸化膜で挟むことにより回避される。
【０００４】
上記した従来のメモリセルは、シリコン基板と制御ゲート電極の間に３層の積層絶縁膜が設けられているため、トンネル酸化膜にダイレクトトンネル電流を流すためには、典型的には１０〜２０Ｖ程度の高電圧を印加する必要がある。このため、消費電力を低減できないという問題がある。また、メモリセル間の耐圧を確保する必要性から、メモリセルの微細化を実現できないという問題がある。
【０００５】
さらに、上記した従来のメモリセルのトンネル酸化膜は、ダイレクトトンネル動作をさせるために膜厚が２〜３ｎｍと薄いので、データ保持時の自己電界による電荷抜けを防止するには十分ではない。したがって、データ書込み後に長期間放置すると、電荷抜けにより蓄積電荷量が変動して誤動作を起こすことがある。また、この誤動作を回避するために蓄積電荷量を制限する必要があり、メモリセルのトランジスタ閾値の制御範囲が狭くなり、多値メモリ動作を実現できないという問題がある。
【０００６】
なお、特許文献１には、凸状曲面を有する基板上に設けられたトンネル絶縁膜にＦ−Ｎ（Fower-Nordheim）トンネル電流を流すことで、導体からなる電荷蓄積層に電荷を蓄積させるフローティングゲート（ＦＧ）型の不揮発性メモリが開示されている。素子領域を素子分離領域から突出させ、素子領域の突出境界部分を、トンネル酸化膜が絶縁破壊されない範囲でＦ−Ｎトンネル電流が集中するように丸めることにより、Ｆ−Ｎトンネル電流がトンネル酸化膜中を偏在して流れるようになっている。
【０００７】
しかし、不揮発性メモリとしての好適なフローティングゲート（ＦＧ）上面の形状、すなわち電荷ブロック絶縁層の形状については開示されていない。
【０００８】
さらに、本願発明者の検討により、以下の問題点が明らかとなった。すなわち、電荷蓄積層が導体の場合、トンネル絶縁層に所望の電界を印加するときに、電荷蓄積層には電位差が生じないため電荷ブロック絶縁層にも大きな電位差が生じてしまう。したがって、トンネル絶縁層と電荷ブロック絶縁層のトンネル効率に大差をつけることはできないので、十分なメモリ動作速度が得られないことが判明した。
【特許文献１】特開平１０−２２４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は前記した従来の問題点を解決すべくなされたもので、データ書込み／データ消去の動作電圧を低減し、または、データ書込み／データ消去の動作速度を高速化し得るＭＯＮＯＳ型不揮発性メモリセルおよびＭＯＮＯＳ型不揮発性メモリならびにその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のＭＯＮＯＳ型不揮発性メモリセルは、凸状曲面を有する基板上に厚さが４〜１０ｎｍのトンネル絶縁層、電荷蓄積絶縁層、電荷ブロック絶縁層が順次積層されてなる積層絶縁膜を設け、前記トンネル絶縁層にＦ−Ｎトンネル電流を流すことでデータ書込み／データ消去動作を行うことを特徴とする。
【００１１】
本発明のＭＯＮＯＳ型不揮発性メモリは、本発明のＭＯＮＯＳ型不揮発性メモリセルのアレイを有することを特徴とする。
【００１２】
本発明のＭＯＮＯＳ型不揮発性メモリの製造方法は、本発明のＭＯＮＯＳ型不揮発性メモリセルのアレイを形成する際、シリコン基板表面に凸状曲面を形成する工程と、前記凸状曲面上にラジカル酸化法またはラジカル窒化法でトンネル絶縁層を形成する工程と、前記トンネル絶縁層上に電荷蓄積絶縁層、電荷ブロック絶縁層、制御ゲート電極となる導電層を順次積層する工程とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明のＭＯＮＯＳ型不揮発性メモリセルおよびＭＯＮＯＳ型不揮発性メモリによれば、データ書込み／データ消去の動作電圧を低減し、または、データ書込み／データ消去の動作速度を高速化することができる。さらに、データ保持特性を飛躍的に向上することができる。
【００１４】
本発明のＭＯＮＯＳ型不揮発性メモリの製造方法によれば、セル内で電荷注入が均一に行われるようになり、データ書込み／データ消去後のメモリ誤動作を回避することが可能になる。
【発明を実施するための最良の形態】
【００１５】
まず、本発明の基本的な概念を図１乃至図３を参照しながら説明する。図１（ａ）は、本発明のＭＯＮＯＳ型不揮発性メモリセルの構造を模式的に示す断面図である。このメモリセルは、半導体基板１０の凸状曲面を有する表面上に、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３、制御ゲート電極１４を順次形成した構造を有する。以下、このメモリセルを凸状曲面基板上セルと称する。
【００１６】
図１（ｂ）、図１（ｃ）は、図１（ａ）のメモリセルのデータ書込み時におけるエネルギーバンド図を模式的に示す。図中、凸状曲面基板上セルの場合を実線で示し、比較のために従来の平面基板上セルの場合を破線で示した。凸状曲面基板上セルは、平面基板上セルに比べて、基板近傍の電界は強く、制御ゲート電極近傍の電界は弱くなる。特に、本発明のメモリセルは電荷蓄積層が絶縁体からなるので、電荷蓄積層でも電位降下がある。このため、電荷ブロック絶縁層中の電界はトンネル絶縁層中の電界に比べて十分に小さくなる。したがって、基板と電荷蓄積絶縁層間の電荷移動は容易となり、電荷蓄積絶縁層と制御ゲート電極間の電荷移動は困難となるので、データ書込み／データ消去動作を低電圧で行う、あるいは高速で行うことが可能となる。
【００１７】
図１（ｂ）では、トンネル絶縁層厚は典型的には２〜３ｎｍであり、トンネル絶縁層にダイレクトトンネル電流を流すことでデータ書込み／データ消去動作を行う。ここで、ダイレクトトンネル電流とは、基板中の電荷（この場合には電子）が、直接、電荷蓄積絶縁層の導電帯に遷移する電気伝導機構のことを指す。
【００１８】
さらに、図１（ｃ）のように、トンネル絶縁層厚を４〜１０ｎｍに厚くして、電荷ブロック絶縁膜厚と同程度にしても、トンネル絶縁層１１を流れる電流を、電荷ブロック絶縁層１３を流れる電流よりも大幅に増大させることができる。このため、トンネル絶縁層にＦ−Ｎトンネル電流を流すことでも電荷蓄積絶縁層に電荷を蓄積することができるので、データ書込み／データ消去動作を行うことが可能である。ここで、Ｆ−Ｎトンネル電流とは、基板中の電荷（この場合には電子）が、一旦、トンネル絶縁層の導電帯に遷移し、その後、電荷蓄積絶縁層の伝導帯に移送される電気伝導機構のことを指す。
【００１９】
このメモリセルの構造は、電荷蓄積絶縁層１２は両界面を厚いポテンシャルバリヤに挟まれているので、従来のＭＯＮＯＳ型不揮発性メモリセルに比べて、データ保持特性を飛躍的に向上させることが可能となる。このため、多量の電荷を電荷蓄積絶縁層１２に蓄積することができ、メモリセルのトランジスタ閾値を多数のレベルに設定することが可能となり、いわゆる多値動作向けのメモリセルとして好適である。
【００２０】
なお、本発明のメモリセルの構造は、上記したように電荷蓄積絶縁層１２に対向した部分の基板表面が一方向断面で凸状曲面を有する同心円筒型に限らず、直交する二方向断面で凸状曲面を有する同心球型でも良い。ここで、同心球型は二方向断面の曲率が異なっていても良い。この場合、同心円筒型のセル構造は、セル形成が容易であり、セル形状のばらつきに起因したメモリセル特性のばらつきを低減できる効果がある。これに対して、同心球型のセル構造は、基板表面に僅かな曲率を設けることにより、前述の基板近傍と制御ゲート電極近傍の電界差が大きくなるので、効率的にデータ保持特性とデータ書込み／消去特性の向上を実現できる効果がある。
【００２１】
なお、本願における「同心円筒型／同心球型」とは、一定曲率の同心円筒／同心球の形状だけを指すものではなく、曲率が部分的に変動した形状や偏心円筒／偏心球の形状などの、凸状隆起曲面、凸状突起曲面を含む。さらにいえば、原子レベルで曲面である必要はなく、例えば、走査電子顕微鏡で見て概ね曲面ならば、本願の効果を得ることができる。
【００２２】
また、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３の膜厚は、図１（ａ）では、ほぼ均一の場合を示しているが、これに限らず、部分的に膜厚が変動していても、本願の効果を得ることができる。但し、メモリセル特性を安定化させてメモリ誤動作を回避するためには、各膜厚は、ほぼ均一であることが望ましい。
【００２３】
さらに、本発明のメモリセルの構造は、電荷蓄積絶縁層１２に対向した部分の基板全面が凸状曲面領域でなくても良く、部分的に凸状曲面領域になっていれば、データ書込み／データ消去特性とデータ保持特性を向上させる効果がある。但し、電荷蓄積絶縁層１２に対向した部分の基板の凸状の一部が平面領域の場合には、上記した特性の向上効果は小さくなる。また、トンネル絶縁層厚を電荷ブロック絶縁膜厚と同程度に厚くしてデータ書込み／データ消去動作をＦ−Ｎトンネル方式で行う場合は、平坦面領域は電荷蓄積がされ難くなって、セルトランジスタの閾値変動量が小さくなってしまうので、電荷蓄積絶縁層１２に対向した部分の基板全面が凸状曲面になっているセル構造が望ましい。
【００２４】
ここで、参考のため、曲面導体２１と２３の間に電位差を与えた場合において導体間絶縁膜中の電界強度を計算した結果を説明する。この際、図２（ａ）に示すように、内側の導体２１の曲率（基板の曲率）をＲ、導体間の距離（絶縁膜２２の膜厚）をＴoxで表し、導体の曲率Ｒが無限大の場合の電界（絶縁膜中の平均電界）をＥave.として相対電界強度Ｅ／Ｅave.と膜厚方向の相対位置Ｘ／Ｔoxとの関係を調べた。
【００２５】
図２（ｂ）は、同心円筒型セルにおいて、基板曲率と絶縁膜厚の比Ｒ／Ｔox＝５、２、１、０．５の場合について、膜厚方向の相対位置Ｘ／Ｔox（横軸）と相対電界強度Ｅ／Ｅave.（縦軸）との関係を示した。
【００２６】
また、図２（ｃ）は、同心球型セルにおいて、基板曲率と絶縁膜厚の比Ｒ／Ｔox＝１０、５、２、１の場合について、Ｘ／ＴoxとＥ／Ｅave.との関係を示した。
【００２７】
図２（ｂ）、図２（ｃ）のどちらの場合も、Ｘ／Ｔoxが基板に近いほどＥ／Ｅave.が強く、Ｘ／Ｔoxが対向電極に近いほどＥ／Ｅave.が弱くなることが分かる。また、Ｒ／Ｔoxを小さくするほど、絶縁膜中の電界の差が大きくなることが分かる。さらに、絶縁膜中の電界の差は、同一のＲ／Ｔoxならば同心球型セルの方が同心円筒型セルよりも大きいことが分かる。
【００２８】
次に、図１（ａ）のメモリセルの動作について、図３（ａ）〜（ｃ）に示すエネルギーバンド図を参照して説明する。図３（ａ）は、図１（ａ）のメモリセルに対するデータ書込み時におけるエネルギーバンド図を示す。データ書込み動作は、半導体基板（本例ではシリコン基板）１０と制御ゲート電極１４の間に高電圧を印加して、トンネル絶縁層（本例ではシリコン酸化膜）１１にトンネル電流（本例ではＦ−Ｎトンネル電流）を流し、電荷蓄積絶縁層（本例ではシリコン窒化膜）１３中の電荷トラップ準位（図中に短い横棒で表示した）に電荷を蓄積させる。即ち、基板１０に対して制御ゲート電極１４に正バイアスを印加すると、基板中の電荷がトンネル絶縁層１１を通って電荷蓄積絶縁層１２に注入され、電荷蓄積絶縁層１２中の電荷トラップ準位に電荷が捕獲される。この時、電荷ブロック絶縁層１３にも電界が生じるが、図２中に示したように、電荷ブロック層１３中の電界はトンネル絶縁層１１中の電界よりも弱いので、電荷蓄積絶縁層１２中の電荷は制御ゲート電極側に抜け難い。即ち、トンネル絶縁層１１中のトンネル効率が電荷ブロック絶縁層１３中よりも大きいことを利用して、効率的に電荷蓄積絶縁層１２に電荷を蓄積することができる。その結果、低電圧の印加により、あるいは高速に、メモリセルのトランジスタ閾値が正方向にシフトした「書込み状態」を実現できる。
【００２９】
図３（ｂ）は、図１（ａ）のメモリセルに対するデータ消去時におけるエネルギーバンド図を示す。データ消去動作は、基板１０に対して制御ゲート電極１４に負バイアスを印加して、電荷蓄積絶縁層１２中の電荷トラップ準位に捕獲されている電荷を、トンネル絶縁層１１を通って基板側に放出させる。この時、電荷ブロック絶縁層１３にも電界が生じるが、図２中に示したように、電荷ブロック絶縁層１３中の電界はトンネル絶縁層１１中の電界よりも弱いので、制御ゲート電極１４中の電荷が電荷蓄積絶縁層１２に注入され難い。即ち、トンネル絶縁層１１中のトンネル効率が電荷ブロック絶縁層１３中よりも大きいことを利用して、効率的に電荷蓄積絶縁層１２中の電荷を基板側に放出することができる。その結果、低電圧の印加により、あるいは高速に、メモリセルのトランジスタ閾値が負方向にシフトした「消去状態」を実現できる。
【００３０】
図３（ｃ）は、図１（ａ）のメモリセルに対してデータ書込みを行った後に放置したデータ保持状態におけるエネルギーバンド図を示す。データ書込みセルの放置時（データ保持状態）は、電荷蓄積絶縁層１２中の蓄積電荷により、いわゆる自己電界が生じて、蓄積電荷はシリコン基板側および制御ゲート電極側へ抜けようとする。この電荷抜けは、ポテンシャルバリヤの高いトンネル絶縁層１１および電荷ブロック絶縁層１３で挟むことにより回避される。特に、トンネル酸化膜厚を４〜１０ｎｍに厚くして、Ｆ−Ｎトンネル方式のデータ書込み／データ消去動作を採用すれば、自己電界によるトンネル効率は非常に小さくなるので、優れたデータ保持特性を実現できる。
【００３１】
上記したように本発明のＭＯＮＯＳ型不揮発性メモリセルによれば、電荷蓄積絶縁層１２に対向した部分の基板表面を凸状曲面にすることにより、トンネル絶縁層１１と電荷ブロック絶縁層１３にかかる電位差を大きく変えることができて、かつ両者の電界分布、即ち、トンネル効率を大きく変えることができて、トンネル効率に大差をつけるという効果が得られる。結果として、データ書込み／データ消去の動作電圧を低減し、または、データ書込み／データ消去の動作速度を高速化することができる。さらに、トンネル絶縁層厚を４〜１０ｎｍに厚くして、Ｆ−Ｎトンネル方式のデータ書込み／データ消去動作を採用することにより、優れたデータ保持特性を実現できる。
【００３２】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００３３】
＜第１の実施形態＞
図４は、第１の実施形態に係る同心円筒型ＭＯＮＯＳメモリセルのアレイを有するＭＯＮＯＳ不揮発性メモリにおけるメモリセルのチャネル幅方向（ワード線方向）の断面構造を示す。
【００３４】
このメモリセルは、半導体シリコン等からなる半導体基板１０の表面に、シリコン酸化膜等からなる素子分離絶縁膜４１が選択的に設けられており、素子分離絶縁膜４１に挟まれた素子形成領域は突出して凸状曲面になっている。そして、基板の凸状曲面上に、シリコン酸化膜等からなるトンネル絶縁層１１を挟んで、シリコン窒化膜等からなる電荷蓄積絶縁層１２が設けられている。本例では、電荷蓄積絶縁層１２に対向した部分の基板表面が一方向断面で凸状曲面を有する。さらに、電荷蓄積絶縁層１２の上に、シリコン酸化膜等からなる電荷ブロック絶縁層１３を挟んで、リンドープの多結晶シリコン等からなる制御ゲート電極１４が設けられている。
【００３５】
ここで、トンネル絶縁層１１の厚さは概ね４〜１０ｎｍ、電荷蓄積絶縁層１２の厚さは概ね１〜２０ｎｍ、電荷ブロック絶縁層１３の厚さは概ね５〜１０ｎｍ、凸状曲面基板の曲率は概ね１００ｎｍ以下である。ここで、トンネル絶縁層１１の厚さを４〜１０ｎｍに設定して、データ書込み／データ消去動作をＦ−Ｎトンネル方式で行うようにすれば、データ保持特性が向上するので望ましい。
【００３６】
また、図２（ｂ）に示したように、積層絶縁膜のトータル換算膜厚Ｔox（誘電率をトンネル絶縁層の値と仮定して電気容量から求めた換算膜厚）と基板表面の曲率Ｒとの比Ｒ／Ｔoxは、２以下が望ましい。これにより、電荷注入側界面近傍の電界が２０％以上増加し、電荷注入効率が１００倍以上増大する。さらには、Ｒ／Ｔoxは、１以下が望ましい。これにより、電荷注入側界面近傍の電界が４０％以上増加し、電荷注入効率が10000倍以上増大する。このようにＲ／Ｔoxを設定すれば、低電圧での動作、または、高速動作が可能となり、さらには、Ｆ−Ｎトンネル方式のデータ書込み／データ消去が可能となってデータ保持特性が飛躍的に向上する。
【００３７】
また、本実施形態に係るＭＯＮＯＳメモリセルのアレイは、電荷蓄積絶縁層１２が隣り合うセル間で繋がっていることが特徴である。このような構成のアレイは、電荷蓄積絶縁層１２が隣り合うセル間で繋がっていることにより、セル間で分離させる必要がないので、製造が容易であるという効果が得られる上に、さらに以下のような効果が得られる。
【００３８】
図５（ａ）は、電荷蓄積絶縁層１２が隣り合うセル間で繋がっている本実施形態に係るＭＯＮＯＳメモリセルのアレイを示し、図５（ｂ）は、電荷蓄積絶縁層１２が隣り合うセル間で分離されている参考例のＭＯＮＯＳメモリセルのアレイを示している。セルトランジスタをオンさせる場合、制御ゲート電極に正バイアスを印加して、図５（ａ）、（ｂ）に示すように「電気力線Ａ」を生じさせて、基板の表面部の電気ポテンシャルを変調し、チャネルをオンさせる。このとき、基板の素子分離絶縁膜側の側壁部にも「電気力線Ｂ」が生じるため、先に側壁部のチャネルがオンしてしまうと、トランジスタのしきい値が低下するという問題が起こる。特に、ＭＯＮＯＳ型メモリセルにおいては、通常のＭＯＳトランジスタにくらべて、基板と制御ゲート電極間の積層絶縁膜が厚いため、「電気力線Ａ」の作用が弱く、上記の問題を起こしやすい。
【００３９】
例えば、図５（ｂ）のように、隣り合うセル間で電荷蓄積絶縁層が繋がっていない構造にした場合、「電気力線Ｂ」の作用は「電気力線Ａ」の作用にくらべて無視できなくなり、上記の問題を起こしやすい。つまり、基板側壁部のドーパント不純物濃度や固定電荷量などの状況によって、しきい値低下が起こってしまう。
【００４０】
これに対して、図５（ａ）のように、隣り合うセル間で電荷蓄積絶縁層が繋がっている構造にした場合には、「電気力線Ｂ」の作用は「電気力線Ａ」の作用にくらべて無視できるため、しきい値低下の問題は起こらないので望ましい構造である。
【００４１】
なお、上記の問題は、本発明のように、トンネル絶縁膜を４〜１０ｎｍと厚くした場合に、特に顕著となるため、図５（ａ）の構造にすることの効果は大きくなる。
【００４２】
次に、図４に示したメモリセルのアレイの製造方法について、図６（ａ）乃至図８（ｂ）を参照しながら説明する。図６（ａ）および図７（ｂ）は、製造過程におけるアレイの平面図、図６（ｂ）乃至（ｄ）、図７（ａ）および図８（ａ）はメモリセルのチャネル幅方向（ワード線方向）の断面構造、図８（ｂ）はメモリセルのチャネル長方向（ビット線方向）の断面構造を示す。
【００４３】
まず、図６（ａ）に示すように、シリコン基板１０上に、例えばシリコン窒化膜からなる素子領域パターン５１を幅と間隔がそれぞれ５０ｎｍ程度となるように形成する。次に、素子領域パターン５１をマスクとし、ＲＩＥ（Reactive Ion Etching）法を用いて、図６（ｂ）に示すようにシリコン基板表面に素子分離用の溝５２を形成し、その後、素子領域パターン５１を除去する。
【００４４】
次に、図６（ｃ）に示すように、素子分離用の溝に、例えばシリコン酸化膜からなる素子分離絶縁膜４１を埋め込み、その後、ＣＭＰ（Chemical Mechanical Polish）法を用いて、溝から溢れた素子分離絶縁膜を除去する。
【００４５】
次に、シリコン基板１０に対する素子分離絶縁膜４１のエッチング選択比が２倍程度の条件でＲＩＥを行い、図６（ｄ）に示すように、素子分離絶縁膜４１の表面部分を後退させるとともに、露出したシリコン基板側壁部分の角部をエッチングして、凸状曲面を有するシリコン基板露出部を形成する。
【００４６】
次に、図７（ａ）に示すように、ラジカル酸化法を用いてトンネル絶縁層１１となる厚さ６ｎｍのシリコン酸化膜を全面に形成する。この際、シリコン基板１０をラジカル酸化反応炉内に設置して６００℃程度に加熱し、圧力１００Ｐａ程度の酸素とアルゴンの混合ガス雰囲気（例えば１：１００の混合比）で、３ｋＷ程度のマイクロ波パワーを供給してラジカル酸化種を発生させて１２０秒程度保持することにより、シリコン基板露出部に前記トンネル絶縁層１１を形成した。
【００４７】
さらに、ＣＶＤ（Chemical Vapor Deposition）法を用いて電荷蓄積絶縁層１２となる厚さ１０ｎｍの電荷トラップ準位を有するシリコン窒化膜を形成する。さらに、ＣＶＤ法を用いて電荷ブロック絶縁層１３となる厚さ８ｎｍのシリコン酸化膜を形成する。このように３層の積層絶縁膜を設けた後、さらにＣＶＤ法を用いてリンドープの多結晶シリコンからなる導電層１４ａを全面に形成する。
【００４８】
次に、図７（ｂ）に示すように、図６（ａ）を参照して前述した素子領域パターン５１とは直交するように、導電層１４ａ上に、例えばシリコン酸化膜からなる制御ゲート電極パターン６１を幅と間隔がそれぞれ５０ｎｍ程度となるように形成する。
【００４９】
次に、ＲＩＥ法を用いて、制御ゲート電極パターン６１をマスクとして導電層１４ａを加工して、図８（ａ）、（ｂ）に示すように制御ゲート電極１４を形成し、その後、制御ゲート電極パターン６１を除去する。
【００５０】
次に、図８（ｂ）に示すように、制御ゲート電極１４をマスクとしてイオン注入法を用いて、基板表面部に拡散層６２を形成する。これにより、拡散層６２で挟まれた領域がチャネル領域となる。その後、全面に、層間絶縁膜６３を形成し、周知の技術を用いて、配線等を形成して、ＭＯＮＯＳ型不揮発性メモリのアレイを完成させる。
【００５１】
なお、ＭＯＮＯＳ型メモリの安定なセル特性を実現するためには、積層絶縁膜の各層の膜厚がセル内で均一であることが重要な要因であるので、第１の実施形態ではトンネル絶縁層１１をラジカル酸化法で形成するのが望ましい。仮に、凸状曲面上に通常の熱酸化法でトンネル絶縁層を形成した場合には、凸状曲面は種々の面方位を有するシリコン結晶の集合体であり、シリコン結晶の面方位によって酸化レートは異なるため、トンネル絶縁層厚が部分的に異なったセルが形成され、電荷注入量がセル内で不均一になる。なお、ＣＶＤ法でトンネル絶縁層を形成した場合は、膜質が劣るので良好なデータ保持特性が得られなくなる。
【００５２】
上記したように、第１の実施形態では凸上曲面上にラジカル酸化法でトンネル絶縁層１１を形成することにより、シリコン結晶の面方位依存性が小さいので、膜厚均一性が向上し、その結果、データ書込み／データ消去時の電荷注入量がセル内の各部分で均一に行われる。したがって、データ書込み／データ消去後のセルトランジスタ特性のＳファクター増大およびセル間ばらつき増大等の問題を回避でき、誤動作の起き難いメモリセルを実現できる。
【００５３】
なお、上記第１の実施形態において、ラジカル酸化法とは、ラジカル酸化種を用いた酸化方法のことである。そして、ラジカル酸化種としては、励起状態または基底状態の酸素原子、励起状態または基底状態のヒドロキシル（ＯＨ）、励起状態の酸素分子、励起状態の水分子、オゾン分子等があり、電気的に中性のものも帯電しているものも含まれる。本実施形態では、酸素とアルゴンの混合ガスをマイクロ波放電させて、励起状態の酸素分子や酸素原子等のラジカル酸化種を生成したが、ラジカル酸化種の生成方法はこれに限らず、他の酸素含有ガスと希ガスの組み合わせでも良く、また、水素ガス等の水素含有ガスを混合させてヒドロキシル等を生成しても良い。さらに、高周波（ＲＦ）放電等の別のプラズマ化手法でラジカル酸化種を生成しても良い。また、酸素ガスと水素ガスを反応炉内に導入して加熱反応させて、これによってヒドロキシル等のラジカル酸化種を生成しても良い。さらにまた、リモートプラズマ法やオゾン酸化法のように、ラジカル酸化種の生成場所とシリコン基板の設置場所が異なっていても良い。
【００５４】
なお、ラジカル酸化法の代わりにラジカル窒化法でトンネル絶縁層を形成しても、同様の効果が得られる。ここで、ラジカル窒化法とは、ラジカル窒素を窒化種とした窒化方法のことである。そして、ラジカル窒素としては、励起状態または基底状態の窒素原子、励起状態の窒素分子、励起状態の一酸化窒素分子、等があり、電気的に中性のものも帯電しているものも含まれる。
【００５５】
ラジカル窒素法の具体例としては、窒素ガスを高周波（ＲＦ）放電させて、励起状態の窒素分子や窒素原子等のラジカル窒化種を生成し、シリコン基板表面と反応させる方法がある。但し、ラジカル窒化種の生成方法は、上記例に限らず、上記ラジカル酸化種の生成方法と同様に、種々変形できることは言うまでもない。
【００５６】
上記実施形態においてはトンネル絶縁層厚を６ｎｍとしたが、トンネル絶縁層がシリコン酸化膜またはシリコン酸窒化膜からなる場合には膜厚を４〜１０ｎｍの範囲に設定してもよい。ここで、トンネル絶縁層の膜厚の下限はデータ保持時のセルトランジスタの閾値の変動量から決まる。１０年間のデータ保持を保証するためには、電荷蓄積絶縁層に蓄積した電荷が１０年間にトンネル絶縁層越しに漏れる総量に対応した、セルトランジスタの閾値変動を所定許容値以下（典型的には０．１Ｖ程度以下）に抑える必要がある。この電荷漏れ量は、図３（ｃ）に示したように、トンネル絶縁層のダイレクトトンネル効率によって決まる。シリコン酸化膜からなるトンネル絶縁層の場合は、膜厚が５ｎｍ以上であれば、十分にダイレクトトンネル効率が下がり、１０年間の閾値変動０．１Ｖ以下を十分に保証できる。なお、トンネル絶縁層がシリコン酸窒化膜からなる場合でも、膜厚が５ｎｍ以上であれば、ダイレクトトンネル効率を下げることができて、１０年間の閾値変動０．１Ｖ以下を保証できる。なお、上記の「十分な保証」とは、例えば５０℃以上の高温放置状態などの過酷な使用状況での１０年間の電荷保持を保証する場合を意味する。通常の使用状況で１０年間保証すれば良い場合は、トンネル絶縁膜の膜厚は４ｎｍ以上であれば良い。
【００５７】
一方、トンネル絶縁層の膜厚の上限は、データ書込み／データ消去動作時のメモリセルのトランジスタ閾値の変動量から決まる。書込み／消去動作によってトンネル絶縁層中に注入電荷の一部が捕獲されて閾値を変動させるが、この電荷捕獲はトンネル膜厚が厚いほど顕著に起こる。シリコン酸化膜からなるトンネル絶縁層の場合は、膜厚が１０ｎｍ以下であれば、十分に電荷捕獲量を低減でき、閾値変動０．１Ｖ以下を十分に保証できる。なお、トンネル絶縁層がシリコン酸窒化膜からなる場合でも、膜厚が１０ｎｍ以下であれば、電荷捕獲量を低減できて、閾値変動０．１Ｖ以下を保証できる。さらに、トンネル絶縁層が厚いと、データ書込み／データ消去の動作電圧が増大してデバイスの微細化や低消費電力化が困難になるので、１０ｎｍよりも厚くするのは好ましくない。
【００５８】
また、上記した第１の実施形態の製造方法によれば、半導体基板表面に形成された凸状曲面上にラジカル酸化法またはラジカル窒化法でトンネル絶縁層を形成し、さらに電荷蓄積層、電荷ブロック絶縁層、制御ゲート電極となる導電層を順次積層する工程とを有する。これにより、セル内で電荷注入が均一に行われるようになり、データ書込み／データ消去後のメモリ誤動作を回避することが可能になる。
【００５９】
なお、上記第１の実施形態においては、電荷蓄積絶縁層１２に対向した部分の基板表面が一方向断面で凸状曲面を有する場合を例として説明したが、上記基板表面の全面が凸状曲面領域でなくても良く、部分的に凸状曲面領域になっていれば、データ書込み／データ消去特性とデータ保持特性を向上させる効果がある。但し、上記基板表面の一部（例えば凸状領域の上面）が平坦面領域である場合には、上記効果が若干低下する。
【００６０】
また、電荷蓄積絶縁膜１２の材料は、ハフニア膜などのいわゆる高誘電体絶縁膜でも良く、電荷ブロック絶縁膜１３の材料は、アルミナ膜などのいわゆる高誘電体絶縁膜でも良い。
【００６１】
なお、本実施例では、チャネル幅方向断面で基板表面が凸状曲面を有する場合を示したが、もちろん、チャネル長方向断面で基板表面が凸状曲面を有する場合でも同様の効果が得られる。
【００６２】
＜第２の実施形態＞
図９（ａ）は、第２の実施形態に係る同心球型ＭＯＮＯＳメモリセルのアレイを有するＭＯＮＯＳ不揮発性メモリにおけるメモリセルのチャネル幅方向（ワード線方向）の断面構造を示す。図９（ｂ）は、図９（ａ）のメモリセルのチャネル長方向（ビット線方向）の断面構造を示す。
【００６３】
このメモリセルは、半導体シリコン等からなる半導体基板１０の表面に、シリコン酸化膜等からなる素子分離絶縁膜４１がチャネル幅方向に隣接して設けられており、素子分離絶縁膜領域に挟まれた素子形成領域は突出して凸状曲面になっている。本例では、後工程で形成される電荷蓄積絶縁層に対向した部分の基板表面が直交する二方向断面で凸状曲面を有する。さらに、素子形成領域にはチャネル長方向に隣接して拡散層（ドレイン・ソース領域）６２が設けられており、拡散層に挟まれたチャネル部は突出して凸状曲面になっている。そして、凸状曲面の基板上に、シリコン酸化膜等からなるトンネル絶縁層１１を挟んで、シリコン窒化膜等からなる電荷蓄積絶縁層１２が設けられている。さらにその上に、シリコン酸化膜等からなる電荷ブロック絶縁層１３を挟んで、リンドープの多結晶シリコン等からなる制御ゲート電極１４が設けられている。
【００６４】
トンネル絶縁層１１の厚さは概ね４〜１０ｎｍ、電荷蓄積絶縁層１２の厚さは概ね１〜２０ｎｍ、電荷ブロック絶縁層１３の厚さは概ね５〜１０ｎｍ、凸状曲面基板の曲率は二方向断面ともに概ね２００ｎｍ以下である。なお、トンネル絶縁層１１の厚さを４〜１０ｎｍに設定して、データ書込み／データ消去動作をＦ−Ｎトンネル方式で行うようにすれば、データ保持特性が向上するので望ましい。
【００６５】
また、図２（ｃ）に示したように、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３からなる積層絶縁膜のトータル換算膜厚Ｔox（誘電率をトンネル絶縁層の値と仮定して電気容量から求めた換算膜厚）と基板表面の曲率Ｒとの比Ｒ／Ｔoxは、５以下が望ましい。これにより、電荷注入側界面近傍の電界が２０％以上増加し、電荷注入効率が１００倍以上増大する。さらには、Ｒ／Ｔoxは、２以下が望ましい。これにより、電荷注入側界面近傍の電界が４０％以上増加し、電荷注入効率が10000倍以上増大する。このようにＲ／Ｔoxを設定すれば、低電圧での動作、または、高速動作が可能となり、さらには、Ｆ−Ｎトンネル方式のデータ書込み／データ消去が可能となってデータ保持特性は飛躍的に向上する。
【００６６】
次に、図９（ａ）、（ｂ）に示したメモリセルのアレイの製造方法について、図１０（ａ）乃至図１０（ｆ）を参照しながら説明する。ここで、図１０（ａ）、（ｃ）、（ｅ）はメモリセルのチャネル幅方向（ワード線方向）の断面構造を示し、図１０（ｂ）、（ｄ）、（ｆ）は、図１０（ａ）、（ｃ）、（ｅ）の各工程におけるチャネル長方向（ビット線方向）の断面構造を示す。
【００６７】
まず、第１の実施形態で図６（ｂ）を参照して前述した方法と同様の方法を用いて、シリコン基板１０上に素子分離溝を形成して、例えばシリコン酸化膜からなる素子分離絶縁膜４１を埋め込む。次に、図１０（ａ）、（ｂ）に示すように、希フッ酸等の薬液で素子分離絶縁膜４１の表面部分をエッチングして５０ｎｍ程度後退させる。次に、図１０（ｃ）、（ｄ）に示すように、チャネル長方向にストライプ状のマスク（図示せず）を用いてシリコンのＲＩＥを行い、突出したシリコン基板表面部分に、深さ５０ｎｍ程度の繰り返しパターンの溝部５３を形成した後、ストライプ状のマスクを除去する。
【００６８】
次に、図１０（ｅ）、（ｆ）に示すように、シリコン角部が丸まるように塩素ラジカルやフッ素ラジカルを用いたＣＤＥ（Chemical Dry Etching）を全面に行い、チャネル幅方向およびチャネル長方向のシリコン基板側壁部分の角部をエッチング除去して、直交する二方向断面で凸状曲面を有するシリコン基板露出部を形成する。その後は、第１の実施形態で説明した前述した方法と同様の方法を用いて、ＭＯＮＯＳ型不揮発性メモリを完成させる。
【００６９】
なお、第２の実施形態においては、電荷蓄積絶縁層１２に対向した部分の基板表面が直交する二方向断面で凸状曲面を有する場合を例として説明したが、上記基板表面の全面が凸状曲面領域でなくても良く、部分的に凸状曲面領域になっていれば、データ書込み／データ消去特性とデータ保持特性を向上させる効果がある。但し、上記基板表面の一部が平坦面領域である場合（例えば、凸状領域の上面が平坦で、凸状領域の側面部のみが球状の場合）、上記効果が若干低下する。
【００７０】
また、電荷蓄積絶縁膜１２の材料は、ハフニア膜などのいわゆる高誘電体絶縁膜でも良く、電荷ブロック絶縁膜１３の材料は、アルミナ膜などのいわゆる高誘電体絶縁膜でも良い。
【図面の簡単な説明】
【００７１】
【図１】本発明のＭＯＮＯＳ型不揮発性メモリセルの構造を示す断面図およびデータ書込み時におけるエネルギーバンドを模式的に示す図。
【図２】曲面導体の構造を示す断面図、この曲面導体が同心円筒型セルの場合および同心球型セルの場合に曲面導体間に電位差を与えたときの膜厚方向の相対位置と相対電界強度との関係を示す特性図。
【図３】図１中のメモリセルに対するデータ書込み時、データ消去時、データ保持状態におけるエネルギーバンドを示す図。
【図４】本発明の第１の実施形態に係る同心円筒型ＭＯＮＯＳメモリセルのチャネル幅方向の構造を示す断面図。
【図５】第１の実施形態および参考例に係るＭＯＮＯＳメモリセルのアレイを示す断面図。
【図６】図４の同心円筒型ＭＯＮＯＳメモリセルの製造工程の一部におけるアレイの平面図およびチャネル幅方向の構造を示す断面図。
【図７】図６に続く製造工程におけるアレイのチャネル幅方向の構造を示す断面図および平面図。
【図８】図７に続く製造工程におけるアレイのチャネル幅方向の構造を示す断面図およびチャネル長方向の構造を示す断面図。
【図９】本発明の第２の実施形態に係る同心球型ＭＯＮＯＳメモリセルのチャネル幅方向の構造を示す断面図およびチャネル長方向の構造を示す断面図。
【図１０】図９の同心球型ＭＯＮＯＳメモリセルの製造工程の一部におけるチャネル幅方向の構造およびチャネル長方向の構造を示す断面図。
【符号の説明】
【００７２】
１０…半導体基板、１１…トンネル絶縁層、１２…電荷蓄積絶縁層、１３…電荷ブロック絶縁層、１４…制御ゲート電極、４１…素子分離絶縁膜、６２…拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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