(57)【要約】【課題】貫通電極の形成過程でレーザ加工を活用する半導体装置の製造方法を得る。【解決手段】半導体基板１０の主面１０１上に、酸化膜１１を形成し、酸化膜１１をレーザ光により除去し半導体基板１０の主面に孔部２０を形成する。そして、孔部２０をエッチングにより所定の深さまで加工した後、半導体基板１０の裏面を研磨し、貫通電極を形成する。【選択図】図１Ａ
2007258233.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１面上に、第１絶縁膜を形成するステップと、
前記第１絶縁膜をレーザ光により除去し、前記半導体基板の第１面に孔部を形成するステップと、
前記孔部をエッチングにより所定の深さまで加工するステップと、
前記第１面とは異なる前記半導体基板の第２面を研磨し、前記加工した孔部内に、前記第１面および前記第２面の間を貫通する貫通電極を形成するステップと、を含む、
半導体装置の製造方法。
【請求項２】
前記加工するステップは、
前記孔部を前記エッチングにより第１の深さまで加工するステップと、
前記第１の深さまで加工した前記孔部の内壁面に第２絶縁膜を形成するステップと、
前記第２絶縁膜を形成した前記孔部を前記エッチングにより、前記第１の深さよりも深い第２の深さまで加工するステップと、を含む、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貫通電極を形成するステップは、前記第２面を研磨する前に、前記加工した孔部内に、前記貫通電極を形成する導電材を充填するステップ、を含む、
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の深さまで加工した前記孔部は、前記内壁面を含む表面を有し、
前記第２絶縁膜を形成するステップは、
前記孔部の前記表面を前記第２絶縁膜で覆うステップと、
前記内壁部以外の前記表面に覆った前記第２絶縁膜を取り除くステップと、を含む、
請求項２に記載の半導体装置の製造方法。
【請求項５】
前記貫通電極を形成するステップでは、前記孔部が、少なくとも、前記半導体基板の前記第２面を貫通するまで当該第２面を研磨する、
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項６】
前記孔部を所定の深さまで加工するステップでは、前記孔部の深さが、前記半導体基板の前記第１面から６０μｍ以上になるように加工し、
前記貫通電極を形成するステップでは、前記孔部の深さが、前記半導体基板の第１面から５０μｍになるように前記半導体基板の第２面を研磨する、
請求項１に記載の半導体装置の製造方法。
【請求項７】
前記孔部を前記第１の深さまで加工するステップでは、前記孔部の深さが、前記半導体基板の第１面から２０μｍになるように加工し、
前記第２の深さまで加工するステップでは、前記孔部の深さが、前記半導体基板の第１面から６０μｍ以上になるように加工し、
前記貫通電極を形成するステップでは、前記孔部の深さが、前記半導体基板の第１面から５０μｍになるように前記半導体基板の前記第２面を研磨する、
請求項２に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板を、前記貫通電極を備えた複数の半導体チップに個片化するステップと、
前記複数の半導体チップを積層するステップと、をさらに含む、
請求項１ないし請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
請求項１ないし請求項８のいずれか１項に記載の半導体装置の製造方法により製造された半導体装置。
【請求項１０】
請求項９に記載の半導体装置を含む回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にレーザ光により形成された貫通孔を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、レーザ光により形成された貫通孔を含む半導体装置の製造方法として、次のようなものがある。第１に、シリコン基板のパターン形成面にレーザ光を照射して貫通孔を形成することにより、パターン形成面の熱損傷を防止する（例えば、特許文献１参照）。
第２に、半導体基板上の樹脂膜にレーザ光を照射しその樹脂膜のパターン形成を行う。そして、樹脂膜をドライエッチングにより加工しその樹脂膜に開口を形成する。このため、リソグラフィ工程でパターン形成を行う場合に比べて、パターン形成が簡素化する（例えば、特許文献２参照）。
【特許文献１】特開２００３−１２４１５４号公報（段落０００５参照）
【特許文献２】特開２００５−１５６９９９号公報（段落００１４~００２５参照）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の２つの方法では、レーザ加工をパターン形成の過程で用いるものの、貫通電極を形成する過程ではレーザ加工が用いられていなかった。そのため、貫通電極の形成過程でレーザ加工を活用することが望まれていた。
【課題を解決するための手段】
【０００４】
この発明の半導体装置の製造方法は、前述の課題を解決するために、半導体基板の第１面上に、第１絶縁膜を形成するステップと、第１絶縁膜をレーザ光により除去し、半導体基板の第１面に孔部を形成するステップとを含む。さらに、孔部をエッチングにより所定の深さまで加工するステップと、第１面とは異なる半導体基板の第２面を研磨し、孔部内に、第１面および第２面の間を貫通する貫通電極を形成するステップとを含む。
この発明の半導体装置の製造方法は、レーザ加工およびエッチング加工により、所定の深さの孔部を半導体基板の第１面に形成する。そして、半導体基板の第２面を研磨して孔部を貫通させ、その孔部内に貫通電極を形成する。
【発明の効果】
【０００５】
この発明によれば、半導体基板の第１面に形成した孔部をレーザ光およびエッチングにより加工した後、半導体基板の第２面を研磨して貫通電極を形成するため、貫通電極の形成過程でレーザ加工を活用する半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【０００６】
（実施の形態１）
本発明の実施の形態１を図１Ａないし図２に基づいて説明する。
図１Ａないし図１Ｆは、本発明の実施の形態１における半導体装置の製造工程を示す図である。図１Ａないし図１Ｆには、半導体チップが組み込まれた半導体基板１０を含む半導体装置の一部の断面が示されている。半導体基板として、例えば、厚さが３５０μｍ程度のシリコン基板を用いる。なお、半導体基板１０には、トランジスタやメモリなどの回路を含む集積回路が半導体チップに形成されているものとする。
まず、半導体基板１０上に酸化膜（第１絶縁膜）１１を形成する（図１Ａ）。酸化膜１１は、例えばＳｉＯ２とし、ＣＶＤ(Chemical Vapor Deposition)法により形成する。酸化膜１１は、例えば２μｍ程度の厚さを有する。なお、酸化膜１１は、例えばＳｉＮであってもよい。
【０００７】
続いて、半導体基板１０上の酸化膜１１をレーザ光１００により除去し、半導体基板１０の主面（第１面）１０１に孔部２０を形成する（図１Ｂ）。主面１０１は、集積回路が形成された面を指す。レーザは、例えば、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザなどを用いる。
具体的には、レーザ光１００を酸化膜１１の一面に向けて照射した場合、その照射された酸化膜１１がレーザ光１００のエネルギーによって飛散し、孔部２０が形成される。そして、レーザ光１００をさらに酸化膜１１の一面に照射し続けると、孔部２０の深さが次第に深くなる。他方、飛散した酸化膜１１は、孔部２０の開口周辺に付着して堆積し、堆積物（レーザドロース）２１を形成する。
【０００８】
このようにして形成された孔部２０の開口は、例えば円形であり、その直径は４μｍ程度でかつ深さは２μｍ程度とする。孔部２０の深さは、後述のエッチングにより孔部２０を所定の深さまで深堀エッチングするので、酸化膜１１を除去する程度の深さとすることが好ましい。
なお、孔部２０の開口の形状、開口の直径および深さは、後述する貫通電極の形状に応じ変更してもよい。
図１Ｂでは、パッシベーション膜が記載されていないが、パッシベーション膜が酸化膜１１上に形成されている場合、レーザ光１００をパッシベーション膜の一面に向けて照射し、そのパッシベーション膜および酸化膜１１を除去して、孔部２０を形成する。パッシベーション膜は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などの材料で形成される。
【０００９】
次に、図１Ｂの孔部２０をエッチングにより所定の深さｔ１まで加工する（図１Ｃ）。この深さは、後述する図１Ｅの工程で半導体基板１０が裏面研磨される際に、孔部２０が貫通することを考慮して設定される。
具体的には、図１Ｃの酸化膜１１をマスクとして、孔部２０をドライエッチングすることにより、半導体基板１０を深堀エッチングし、深孔部２２を形成する。ドライエッチングに用いられるエッチングガスとしては、例えば六フッ化硫黄（ＳＦ６）を用いる。
深孔部２２は、例えば円柱形状であり、その深さｔ１が６０μｍで、直径が４μｍ程度とする。つまり、上述した所定の深さｔ１は、半導体基板１０の主面１０１から、６０μｍになる。なお、深さｔ１は、孔部２０（深孔部２２）が、半導体基板の裏面１０２から露出するのであれば、６０μｍ以上となるように設定してもよい。このようにしても、後述する貫通電極を形成することができるからである。
【００１０】
このようにして孔部２０がドライエッチングされると、孔部２０直下にある半導体基板１０の主面１０１から、シリコン（Ｓｉ）部分をエッチングする。このとき、孔部２０直下では、孔部２０の開口が外側に広がるようにシリコン（Ｓｉ）部分がエッチングされ、サイドエッチ部２３が形成される。このため、サイドエッチ部２３の直径（開口の最も大きい部分）は、孔部２０の開口の直径（４μｍ程度）よりも大きくなる。
他方、上述したドライエッチングにより、堆積物２１（図１Ｂ参照）が除去されるという効果を得る。堆積物２１は、後工程において、半導体基板１０から剥離し異物となるので、上記ドライエッチングにより堆積物２１が除去でき、有益である。
なお、実施の形態１では、エッチングは、ドライエッチングの場合で説明したが、水酸化カリウム（ＫＯＨ）水溶液などのエッチング溶液を用いたウェットエッチングを適用してもよい。
【００１１】
次に、深孔部２２（図１Ｃ参照）内に、銅（Ｃｕ）などの導電材を充填し、導電部３０を形成する（図１Ｄ）。導電部３０は、銅などの金属メッキで形成されている。導電材として、アルミニウム、金、銀または白金を適用し、導電部３０は、それらの導電材からなる金属メッキで形成してもよい。本実施の形態では、導電部３０は、銅メッキにより形成されているものとする。
【００１２】
次に、半導体基板１０の裏面（第２面）１０２を研磨し、導電部３０を半導体基板１０の両面（主面１０１および裏面１０２を意味。以下同じ）で貫通させる（図１Ｅ）。具体的には、半導体基板１０の裏面の研磨は、導電部３０の深さが、半導体基板１０の主面１０１から、６０μｍになるように行う。すなわち、孔部２０（図１Ｂ参照）の深さｔ２が、半導体基板１０の主面１０１から、５０μｍになるようにする。
なお、ここでの研磨は、研削を含む意味である。研削には、所定の粒度の砥石を使用したり、研磨には研磨布やスラリーなどを使用したりしてもよい。
このようにすることにより、孔部２０（図１Ｂ参照）内に形成された導電部３０が、半導体基板１０の両面を貫通する貫通電極として形成されることとなる。
【００１３】
次に、貫通電極３０の２つの露出面（半導体基板１０の両面側）にバンプ３１をそれぞれ形成する（図１Ｆ）。バンプ３１は、円筒形状で、金などの金属で形成されているものとするが、これに限られない。例えば、バンプ３１は凸状であってもよい。なお、バンプ３１を形成する前には、不図示のパッドと集積回路との間の再配線が行われる。
このようにしてバンプ３１を形成することにより、貫通電極３０と半導体基板３１が導通することとなる。なお、図１Ｆにおいて、バンプ３１の直径と貫通電極３０の直径とは、導通性能などの点から、ほぼ同一にしておくことが好ましい。
【００１４】
以上のように、実施の形態１における半導体装置は、半導体基板１０の主面１０１に孔部２０を形成した後、エッチングにより孔部２０を所定の深さまで加工する。そして、半導体基板１０の裏面１０２を研磨し、孔部２０内に、貫通電極３０を形成する。このため、レーザ加工を貫通電極の形成過程（図１Ａないし図１Ｆ参照）で活用することが可能となる。よって、リソグラフィ技術を用いずに、貫通電極３０を形成することが可能となり、リソグラフィ技術を用いる場合に比べて、半導体装置の工程を削減することが可能となる。また、レーザ加工を活用することにより、半導体装置の製造コストを軽減することが可能となる。
【００１５】
次に、上述した図１Ａから図１Ｆに示した製造工程により得られた複数の半導体基板１０に組み込まれた半導体チップを積層した半導体装置について説明する。
図２は、複数の半導体チップを積層した半導体装置の一部の構成例を示した図である。
図２に示した半導体装置は、個片化した２つの半導体チップ１０（半導体基板の一部）を含み、これらの半導体チップ１０が対向して配置されている。そして、最下層に位置する半導体チップ１０（図２中の下位に位置するもの）は、その上部に形成されたバンプ３１を介して、最下層の上位に位置する半導体チップ１０（図２中の上位に位置するもの）と係合している。これにより、２つの半導体チップ１０の導通経路が確保される。このようにすることにより、複数の半導体チップ１０を積層した半導体装置を得ることも可能となる。
【００１６】
さらに、最上位に位置する半導体チップ１０には、その下部にバンプ３１が形成され、そのバンプ３１が、接続パット４１に接続されている。接続パッド４１は、回路基板４０に設けられている。回路基板４０は、例えば、ガラスエポキシ基板などの有機系基板を用いる。回路基板４０には、所定の回路が形成されている。例えば、回路基板４０は、マザーボードなどである。これにより、複数の半導体チップ１０を実装した回路基板４０を得ることが可能となる。
なお、図２では、２つの半導体チップ１０の一部が記載されているが、３つ以上の半導体チップ１０を積層するようにしてもよい。また、回路基板４０は、１つの半導体チップ１０を実装していてもよい。
【００１７】
（実施の形態２）
本発明の実施の形態２を図３Ａないし図３Ｆに基づいて説明する。なお、実施の形態１と同一の部分は、実施の形態１と同一の符号（用語を含む）を付して、適宜、重複説明を省略する。
図３Ａないし図３Ｆは、本発明の実施の形態２における半導体装置の製造工程を示す図である。図３Ａないし図３Ｆにも、半導体基板１０を含む半導体装置の一部の断面が示されている。ここでは、図１Ａおよび図１Ｂに示した製造工程を経て、半導体基板１０の主面１０１に孔部２０（図１Ｂ参照）が形成されているものとして、以下、説明する。
図３Ａでは、孔部２０（図１Ｂ参照）がエッチングにより第１の深さｔ３になるまで加工する。この深さｔ３は、上述した図１Ｃの工程でドライエッチングされる際に、サイドエッジ部２３（図１Ｃ参照）の深さよりも深くなるように設定される。
具体的には、図３Ａでは、図３Ｃの酸化膜１１をマスクとして、孔部２０（図１Ｂ参照）をドライエッチングすることにより、半導体基板１０を深堀エッチングし、深孔部２２Ａ（深さｔ３の孔部２０）を形成する。
深孔部２２Ａは、例えば円柱形状であり、その深さｔ３が２０μｍで、直径が４μｍ程度とする。これにより、孔部２０（図１Ｂ参照）の深さｔ１は、半導体基板１０の主面１０１から、２０μｍになる。なお、孔部２０の深さｔ３は、２０μｍ以上としてもよい。
【００１８】
次に、半導体基板１０の主面１０１、絶縁膜１１および深孔部２２Ａのすべての表面を酸化膜（第２絶縁膜）１２で覆う（図３Ｂ）。酸化膜１２は、例えばＳｉＯ２とし、ＣＶＤ法により形成する。酸化膜１２は、例えば２μｍ程度の厚さを有する。なお、酸化膜１２は、例えばＳｉＮであってもよい。
【００１９】
次に、深孔部２２Ａの内壁面２２１に酸化膜１２を形成する（図３Ｃ）。具体的には、ドライエッチングにより、酸化膜１２を全面エッチバックする。これにより、酸化膜１２が深孔部２２Ａの内壁面２２１以外の表面に覆われていた酸化膜１２が取り除かれ、内壁面２２１にのみ酸化膜１２が形成される。
なお、図３Ｂにおいて、不図示のパッシベーション膜が酸化膜１１上に形成されている場合、酸化膜１２は、パッシベーション膜上に形成されることになるが、この場合も、上述した全面エッチバックにより、深孔部２２Ａの内壁面２２１にのみ酸化膜１２が形成される。
【００２０】
次に、酸化膜１２を内壁面２２１に形成した深孔部２２Ａをエッチングし、深孔部２２Ａを深さｔ４（第２の深さ）まで加工する（図３Ｄ）。
具体的には、図３Ｄでは、図３Ｃの酸化膜１１をマスクとして、深孔部２２Ａをドライエッチングすることにより、半導体基板１０を深堀エッチングし、深さｔ４の深孔部２２Ａを形成する。
このドライエッチングの際、内壁面２２１には、酸化膜１２が形成されているので、この酸化膜１２が、内壁面２２１の保護膜の機能を果たし、内壁面２２１のシリコン（Ｓｉ）部分のエッチングを阻止する。したがって、深孔部２２Ａは、図１Ｃに示した深孔部２２の場合と異なり、サイドエッチ部２３（図１Ｃ参照）を形成しない。
図３Ｄに示した深孔部２２Ａは、例えば円柱形状となる。そして、深孔部２２Ａは、深さｔ４が６０μｍで、直径が４μｍ程度とする。なお、深さｔ４は、孔部２０（深孔部２２Ａ）が、半導体基板の裏面１０２から露出するのであれば、半導体基板１０の主面１０１から、６０μｍ以上となるように設定してもよい。
なお、図３Ｄにおいて、上述したドライエッチングにより、堆積物２１（図１Ｂ参照）が除去される点は、図１Ｃに示した実施の形態１の場合と同様である。
【００２１】
次に、深孔部２２Ａ（図１Ｄ参照）内に、銅（Ｃｕ）などの導電材を充填し、導電部３０Ａを形成する（図３Ｅ）。導電部３０Ａは、銅などの金属メッキで形成されている。導電材としては、アルミニウム、金、銀または白金を適用し、導電部３０Ａは、それらの導電材からなる金属メッキで形成してもよい。本実施の形態では、導電部３０Ａは、銅メッキにより形成されているものとする。
【００２２】
次に、半導体基板１０の裏面１０２を研磨し、導電部３０Ａを半導体基板１０の両面で貫通させる（図３Ｅ）。具体的には、半導体基板１０の裏面１０２の研磨は、導電部３０Ａの深さが、半導体基板１０の主面１０１から、５０μｍになるように行う。すなわち、孔部２０（図１Ｂ参照）の深さｔ５が、半導体基板１０の主面１０１から、５０μｍになるようにする。
このようにして、半導体基板１０の両面を貫通する貫通電極３０Ａが、図１Ｅに示した実施の形態１の場合と同様に、形成される。このとき形成された貫通電極３０Ａも、深孔部２２Ａと同様、サイドエッチ部２３（図１Ｃ参照）を有しない形状となる。
【００２３】
次に、貫通電極３０Ａの２つの露出面（半導体基板１０の両面側）にバンプ３１をそれぞれ形成する（図３Ｆ）。
なお、その後、図３Ａないし図３Ｆに示した製造工程により得られた複数の半導体基板１０に組み込まれた半導体チップを図２に示したように積層してもよい。
【００２４】
以上のように、実施の形態２における半導体装置は、実施の形態１における半導体装置と比較すると、サイドエッチ部２３（図１Ｃ参照）を有しない形状の貫通電極を有する。これにより、実施の形態２における半導体装置は、例えばリフロー時において、サイドエッチの影響を受けた貫通電極の形状に起因するボイドの発生量を抑止することが可能となる。
【００２５】
なお、本発明は、上記実施の形態に限られるものではなく、種々の変形が可能である。例えば、半導体基板は、ガリウム砒素（ＧａＡｓ）やＩｎＰなどの半導体基板を用いてもよい。
【図面の簡単な説明】
【００２６】
【図１Ａ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｂ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｃ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｄ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｅ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｆ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図２】半導体基板を積層した半導体装置の構成図。
【図３Ａ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図３Ｂ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図３Ｃ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図３Ｄ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図３Ｅ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図３Ｆ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【符号の説明】
【００２７】
１０        半導体基板（半導体チップ）
１１、１２  酸化膜
２０        孔部
３０        導電部（貫通電極）
３１        マスク
【図１Ａ】
2007258233.tif 000003
【図１Ｂ】
2007258233.tif 000004
【図１Ｃ】
2007258233.tif 000005
【図１Ｄ】
2007258233.tif 000006
【図１Ｅ】
2007258233.tif 000007
【図１Ｆ】
2007258233.tif 000008
【図２】
2007258233.tif 000009
【図３Ａ】
2007258233.tif 000010
【図３Ｂ】
2007258233.tif 000011
【図３Ｃ】
2007258233.tif 000012
【図３Ｄ】
2007258233.tif 000013
【図３Ｅ】
2007258233.tif 000014
【図３Ｆ】
2007258233.tif 000015