(57)【要約】【課題】エクスクルーシブOR回路をPLL回路の位相比較器として使用した場合に誤動作をなくする。【解決手段】トランジスタQ1，Q2で構成される第１の差動回路のトランジスタのコレクタ端子が、論理振幅を発生させるための負荷抵抗R1，R2に接続される。トランジスタQ3のエミッタ端子が、第１の差動回路とエミッタ端子と共通となるように接続され、コレクタ端子は負荷抵抗R1に接続される。負荷抵抗R1，R2は電圧源９に、トランジスタQ1，Q2，Q3の共通エミッタ端子は電流源１０に接続される。このような構成の第１の論理回路20と同構成の第２の論理回路21が２段並列に接続される。１〜４は入力端子、５〜８は出力端子である。【選択図】図１
2007251583.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ端子が論理振幅を発生させるための第１、第２の負荷抵抗に接続された第１、第２のトランジスタで構成される差動回路と、
エミッタ端子が前記差動回路のエミッタ端子と共通となるように接続され、コレクタ端子は前記第１の負荷抵抗に接続された第３のトランジスタと、
前記３つのトランジスタの共通エミッタ端子が接続された電流源とで構成された第１の論理回路と、
前記第１の論理回路と同構成の第２の論理回路が電圧源と接地電圧の間に２段並列に接続され、
前記第１の論理回路における第２のトランジスタのベース端子と前記第２の論理回路における第３のトランジスタのベース端子が接続され、
前記第１の論理回路における第３のトランジスタのベース端子と前記第２の論理回路における第２のトランジスタのベース端子が接続され、
前記第１、第２のトランジスタのベース端子を入力端子、前記第１、第２のトランジスタのコレクタ端子を出力端子としたことを特徴とするエクスクルーシブOR回路。
【請求項２】
前記第２のトランジスタの利得は、前記第１のトランジスタまたは前記第３のトランジスタがON状態にある場合には前記電流源の電流は前記第２のトランジスタに流れないよう低く重み付けを設定されたことを特徴とする請求項１記載のエクスクルーシブOR回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるエクスクルーシブOR回路に関する。
【背景技術】
【０００２】
従来のエクスクルーシブOR回路の一例（例えば、特許文献１参照）を図４に示す。この回路は、上記特許文献１記載のＭＯＳトランジスタをｎｐｎトランジスタに置き換えて構成した場合を示している。トランジスタQ3、Q6はトランジスタQ1，Q2，Q4，Q5に対して利得，が高くなるように重み付けを設定してあり、トランジスタQ3，Q6がON状態にある場合には電流源１０，１１の全電流が流れるように設定する。
【０００３】
次に、回路の動作について、図４の回路図と図５のタイムチャートを用いて説明する。図５に示すように、入力端子１、２には差動CLK信号が入力され、入力端子３，４には入力端子１，２と比較し９０度位相を遅延させた差動CLK信号が入力される。
【０００４】
先ず、タイミングt1において、入力端子１，４がHiレベル、入力端子２，３がLoレベルの時は、トランジスタQ2とQ6がONするため出力端子５はHiレベル、出力端子６はLoレベルとなる。次に、タイミングt2においては入力端子１，３がHiレベル、入力端子２，４がLoレベルの時はトランジスタQ3，Q4がONするため、出力端子５はLoレベル、出力端子６はHiレベルとなる。同様に、タイミングt3，t4時には出力端子５はそれぞれHiレベル，Loレベル、出力端子６はLoレベルとHiレベルを出力する。
【０００５】
このように、差動の片側だけを見た場合、入力端子１がHiレベル、入力端子３がHiレベルまたは入力端子１がLoレベル、入力端子３がLoレベルの時は、出力端子５はLoレベルを出力し、入力端子１がHiレベル、入力端子３がLoレベルまたは入力端子１がLoレベル、入力端子３がHiレベルの時は、出力端子５はHiレベルを出力するため、入力端子１の信号と入力端子３の信号に対して、出力端子５にエクスクルーシブORされた信号が得られる。
【０００６】
ところで、エクスクルーシブOR回路は、図６に示すようなPLL回路の位相比較器としてよく使用される。PLL回路の動作を図７に示すタイムチャートを用いて説明する。PLL回路は、電圧制御発振器（VCO）の出力CLKを外部REFCLKに同期させる回路であり、図７（１）に示すVCO出力CLKと外部REFCLKの位相が一致した場合には、エクスクルーシブOR回路は固定レベルを出力する。図７（２）に示す位相が一致していない場合には、HiレベルとLoレベルの繰り返しパルスを出力させることにより位相の一致、不一致を判定している。
【０００７】
【特許文献１】特開２００３−２３４６１９号公報（第３頁第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来のエクスクルーシブOR回路をPLL回路の位相比較器として使用した場合、位相が一致しているにもかかわらずDuty比が劣化した波形では、位相比較器出力はパルスを発生させてしまい、正確な位相情報を得ることができず誤動作を起こすという問題点がある。
【０００９】
この問題点について、図８に示すタイムチャートにより説明する。図８は、VCO出力CLKのHiレベルとLoレベルの時間の割合（Duty比）が劣化した波形の場合を示す。t1時において、VCO出力CLKと外部REFCLKの立ち上がり同士が一致しているが、Duty比劣化のためt2時において立ち下がり同士が一致しない。このため、位相が一致しているにもかかわらず位相比較器出力はパルスを発生させてしまう。
【００１０】
このように、従来技術のエクスクルーシブOR回路をPLL回路に使用した場合、Duty比が劣化したCLK波形では、位相が一致した状態においても必ず立ち上がりおよび立ち下がりのエッジどちらかが一致しない状態が発生するため、パルスを発生させてしまう。この問題は、入力端子１と入力端子３の論理がHiレベルとLoレベルの時およびLoレベルとHiレベルの時のエクスクルーシブOR結果を同じ波形に出力するということに起因する。
【００１１】
そこで、本発明の目的は、PLL回路の位相比較器として使用した場合において、誤動作しないエクスクルーシブOR回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のエクスクルーシブOR回路は、コレクタ端子が論理振幅を発生させるための第１、第２の負荷抵抗（図１のR1，R2）に接続された第１、第２のトランジスタ（図１のQ1，Q2）で構成される差動回路と、エミッタ端子が差動回路のエミッタ端子と共通となるように接続され、コレクタ端子は第１の負荷抵抗に接続された第３のトランジスタ（図１のQ3）と、前記３つのトランジスタの共通エミッタ端子が接続された電流源とで構成された第１の論理回路（図１の20）と、第１の論理回路と同構成の第２の論理回路（図１の21）が電圧源（図１の9）と接地電圧の間に２段並列に接続され、第１の論理回路における第２のトランジスタのベース端子と第２の論理回路における第３のトランジスタのベース端子が接続され、第１の論理回路における第３のトランジスタのベース端子と第２の論理回路における第２のトランジスタのベース端子が接続され、第１、第２のトランジスタのベース端子を入力端子（図１の１〜４）、第１、第２のトランジスタのコレクタ端子を出力端子（図１の５〜８）としたことを特徴とする。
【００１３】
なお、第２のトランジスタ（図１のQ2）の利得は、第１のトランジスタ（図１のQ1）または第３のトランジスタ（図１のQ3）がON状態にある場合には電流源の電流は第２のトランジスタに流れないよう低く重み付けを設定される。
【００１４】
本発明では、第１の論理回路の出力端子からは２つの入力端子の論理がLoレベルとHiレベルの時のみエクスクルーシブOR結果の差動出力が出力され、また第２の論理回路の出力端子からは２つの入力端子の論理がHiレベルとLoレベルの時のみ、エクスクルーシブOR結果の差動出力が出力される。このため、本エクスクルーシブOR回路をPLL回路の位相比較回路に使用した場合、入力CLKのDuty比が劣化した状態においても、第１論理回路または第２の論理回路のどちらかの出力が固定レベルとなるために位相の一致を判定可能となる。
【発明の効果】
【００１５】
本発明によれば、２つの入力端子の論理がHiレベルとLoレベルの時および、LoレベルとHiレベルの時のエクスクルーシブOR結果を別々の端子に出力する構成としたため、本エクスクルーシブOR回路をPLL回路の位相比較器に使用した場合において、Duty比が劣化したCLKにおいても誤動作がなくなるという効果を得ることができる。
【発明を実施するための最良の形態】
【００１６】
［構成の説明］
以下に、図面を使用して本発明の実施例を説明する。図１は本発明のエクスクルーシブOR回路を示した回路図であり、同構成の第１の論理回路20と第２の論理回路21の２段構成となっている。
【００１７】
このエクスクルーシブOR回路は、第１の論理回路20と第２の論理回路21に共通する４つの入力端子１，２，３，４の内、入力端子１の信号と入力端子３の信号を入力信号とする。そして、第１の論理回路20の出力端子５の信号と第２の論理回路21の出力端子７の信号のOR結果を出力信号とする。また、入力端子２の信号と入力端子４の信号を入力信号とし、第１の論理回路20の出力端子６の反転信号と第２の論理回路21の出力端子の反転信号のOR結果を出力信号としてもよい。このエクスクルーシブOR回路をPLL回路の位相比較器に使用した場合には、第２の論理回路21の出力端子７または出力端子８の信号により位相の一致を判定することができる。
【００１８】
第１の論理回路20において、ベース端子が入力端子１に接続されたトランジスタQ1と、エミッタ端子が入力端子２に接続されたトランジスタQ2で第１の差動回路が構成される。トランジスタQ1，Q2のコレクタ端子は、論理振幅を発生させるための負荷抵抗R1，R2に接続される。ベース端子が入力端子４に接続されたトランジスタQ3のエミッタ端子が、トランジスタQ1，Q2のエミッタ端子と共通となるように接続され、トランジスタQ3のコレクタ端子は負荷抵抗R１に接続される。負荷抵抗R1，R2は電圧源９に、トランジスタQ1，Q2，Q3の共通エミッタ端子は電流源１０に接続される。
【００１９】
第２の論理回路21において、ベース端子が入力端子３に接続されたトランジスタQ4と、エミッタ端子が入力端子４に接続されたトランジスタQ5で第２の差動回路が構成される。トランジスタQ4，Q5のコレクタ端子は、論理振幅を発生させるための負荷抵抗R3，R4に接続される。ベース端子が入力端子２に接続されたトランジスタQ6のエミッタ端子が、トランジスタQ4，Q5のエミッタ端子と共通となるように接続され、トランジスタQ6のコレクタ端子は負荷抵抗R3に接続される。負荷抵抗R3，R4は電圧源９に、トランジスタQ4，Q5，Q6の共通エミッタ端子は電流源１１に接続される。
【００２０】
ここで、トランジスタQ2は、トランジスタQ1，Q3に対して利得が低くなるように重み付けを設定し、トランジスタQ1，Q3がON状態にある場合には電流源１０の電流はトランジスタQ2に流れないように設定する。同様に、トランジスタQ5は、トランジスタQ4，Q6に対して利得が低くなるように重み付けを設定し、トランジスタQ4，Q6がON状態にある場合には電流源１１の電流はトランジスタQ5に流れないように設定する。
【００２１】
［動作の説明］
次に、本発明のエクスクルーシブOR回路の動作について図１の回路図と図２のタイムチャートを参照しながら説明する。
【００２２】
先ず、タイミングt1において、入力端子１，４がHiレベル、入力端子２がLoレベルであるため、トランジスタQ1とQ3がONするので、出力端子５はLoレベル、出力端子６はHiレベルとなる。また、入力端子４がHiレベル、入力端子２，３がLoレベルであるため、トランジスタQ5がONするので、出力端子７はHiレベル、出力端子８はLoレベルとなる。
【００２３】
次に、タイミングt2においては、入力端子１がHiレベルであるため、トランジスタQ1がONするので、出力端子５はLoレベル、出力端子６はHiレベルとなる。また、入力端子３がHiレベルであるため、トランジスタQ4がONするので、出力端子７はLoレベル、出力端子８はHiレベルとなる。
【００２４】
タイミングt3においては、入力端子２がHiレベル、入力端子１，４がLoレベルであるため、トランジスタQ2がONするので、出力端子５はHiレベル、出力端子６はLoレベルとなる。また、入力端子２，３がHiレベル、入力端子４がLoレベルであるため、トランジスタQ4，Q6がONするので、出力端子７はLoレベル、出力端子８はHiレベルとなる。
【００２５】
タイミングt4においては、入力端子４がHiレベルであるため、トランジスタQ3がONするので、出力端子５はHiレベル、出力端子６はLoレベルとなる。また、入力端子２がHiレベルであるため、トランジスタQ6がONするので、出力端子７はLoレベル、出力端子８はHiレベルとなる。
【００２６】
このように差動の片側だけを見た場合、入力端子１がHiレベル、入力端子３がHiレベル、または入力端子１がLoレベル、入力端子３がLoレベルの時は、出力端子５と７はLoレベルを出力し、入力端子１がHiレベル、入力端子３がLoレベルの時は出力端子７がHiレベルを出力し、入力端子１がLoレベル、入力端子３がHiレベルの時は出力端子５がHiレベルを出力するため、出力端子７の信号と出力端子５の信号のOR結果は、入力端子１の信号と入力端子３の信号とのエクスクルーシブOR結果ということになる。
【００２７】
次に、図３にCLKのDuty比が劣化した波形のタイムチャートを示す。タイミングt1時において入力端子１の信号と入力端子３の信号の立ち上がり同士が一致しており、タイミングt2時において立ち下がり同士が一致しない状態である。すなわち、入力端子３の信号の幅がt2〜t3だけ入力端子１の信号の幅より広くなっている。
【００２８】
しかし、図２におけるタイミングt3の出力端子７の波形から明らかのように、出力端子７は引き続きLoレベルを維持し、出力端子８は引き続きHiレベルを維持する。したがって、出力端子７または出力端子８の信号は固定レベルとなるため、この信号を位相比較器出力として利用すれば位相一致の検出が可能となる。このように、本発明のエクスクルーシブOR回路をPLL回路に使用した場合、入力信号のDuty比が劣化した場合においても位相一致の検出が可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明のエクスクルーシブOR回路の一実施例を示す回路図
【図２】図１に示したエクスクルーシブOR回路のタイムチャート
【図３】入力信号のDuty比劣化時のエクスクルーシブOR回路のタイムチャート
【図４】従来のエクスクルーシブOR回路の回路図
【図５】図４に示したエクスクルーシブOR回路のタイムチャート
【図６】PLL回路の一般的なブロック図
【図７】PLL回路の一般的なタイムチャート
【図８】PLL回路の位相比較器に従来のエクスクルーシブOR回路を使用した場合における、入力信号のDuty比劣化時のタイムチャート
【符号の説明】
【００３０】
１〜４      入力端子
５〜８      出力端子
９          電圧源
１０、１１  電流源
R１〜R４    抵抗
Q１〜Q６    トランジスタ
【図１】
2007251583.tif 000003
【図２】
2007251583.tif 000004
【図３】
2007251583.tif 000005
【図４】
2007251583.tif 000006
【図５】
2007251583.tif 000007
【図６】
2007251583.tif 000008
【図７】
2007251583.tif 000009
【図８】
2007251583.tif 000010