(57)【要約】【課題】動作モードの遷移等に伴う昇圧回路の出力電圧の変更時に、電荷転送トランジスタのゲート電圧を引抜くリセット回路を備える昇圧回路において、最適な電荷転送トランジスタのゲート電圧レベルの設定を実現する。【解決手段】リセット回路に電荷転送トランジスタのゲート電圧を引抜く際の電圧レベルを設定する引き抜き下限電圧を供給する。昇圧セルに使用されたトランジスタおよび容量の耐圧マージン確保のために、引き抜き下限電圧は必ずしも一定ではない電圧を利用する。これにより、最適な電荷転送トランジスタのゲート電圧レベルを設定可能とし、電荷の浪費の抑制、昇圧回路の復帰時間短縮が可能な安定した昇圧回路を提供できる。【選択図】図１
2007174833.tif 000002
【特許請求の範囲】
【請求項１】
昇圧セルがn段（nは2以上の整数）直列に接続され、
前記n段の昇圧セルのうち少なくとも１つの昇圧セルは、
前段から後段に電荷を転送するための電荷転送トランジスタと、
前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第１クロック信号が入力される出力電圧昇圧用容量と、
前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第２クロック信号が入力されるゲート電圧昇圧用容量と、
前記電荷転送トランジスタのゲートを前記電荷転送トランジスタの入力端子に接続するためのスイッチングトランジスタと、
を有する昇圧回路において、
引き抜き下限電圧供給部および制御信号供給部を介して、引き抜き下限電圧と制御信号が入力され、制御信号に基づいて前記昇圧セルのうち少なくとも１つの前記昇圧セルの前記電荷転送トランジスタのゲート電圧の絶対値が、前記引き抜き下限電圧を下回らないように、前記ゲートの蓄積電荷を引き抜くリセット手段を備えた昇圧回路。
【請求項２】
請求項１記載の昇圧回路であって、
前記引き抜き下限電圧は、電源電圧である昇圧回路。
【請求項３】
請求項１記載の昇圧回路であって、
前記引き抜き下限電圧は、前記昇圧回路の出力電圧以上である昇圧回路。
【請求項４】
請求項３記載の昇圧回路であって、
前記引き抜き下限電圧は、前記昇圧回路の出力電圧に等しい昇圧回路。
【請求項５】
請求項１記載の昇圧回路であって、
前記引き抜き下限電圧は、初段の前記昇圧回路の入力電圧以上である昇圧回路。
【請求項６】
請求項５記載の昇圧回路であって、
前記引き抜き下限電圧は、初段の前記昇圧回路の入力電圧である昇圧回路。
【請求項７】
請求項１乃至６のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、ゲート電圧のリセット信号（前記制御信号）に応じて引き抜き電圧のレベルが変化するようにした昇圧回路。
【請求項８】
請求項１乃至６のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、少なくとも１つ以上の前記昇圧セルに対して印加され、異なる前記昇圧セルに対して、それぞれ異なる電圧レベルの引き抜き下限電圧が印加される昇圧回路。
【請求項９】
請求項１乃至６のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、前記第１のクロックおよび前記第２のクロックの両方、あるいは一方の変動に応じて電圧レベルが変動するように設定される昇圧回路。
【請求項１０】
請求項１乃至６のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、前記電荷転送トランジスタの入力側あるいは出力側の電圧と同電位である昇圧回路。
【請求項１１】
請求項１乃至１０のいずれかに記載の昇圧回路であって、
前記昇圧回路は、昇圧動作を正電圧の方向に行うように構成した昇圧回路。
【請求項１２】
請求項１乃至１０のいずれかに記載の昇圧回路であって、
前記昇圧回路は、昇圧動作を負電圧の方向に行うように構成した昇圧回路。
【請求項１３】
請求項１乃至１２のいずれかに記載の昇圧回路を集積化してなる半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリや半導体集積回路に使用される昇圧回路に関するものである。
【背景技術】
【０００２】
近年、不揮発性記憶装置であるフラッシュメモリにおいては、単一電源電圧あるいは低い電源電圧でのデータの読出し、データの書換えが要求されており、各動作を実施する際にオンチップで、昇圧電圧あるいは負昇圧電圧を供給する昇圧回路が必要とされている。
【０００３】
図１０、図１１は従来の昇圧回路の構成を示すブロック図である。
図１０、図１１の構成について述べる。昇圧回路は、複数段の昇圧セル901が直列接続されて構成されており、各昇圧セル901は前段より後段へ電荷を転送する電荷転送トランジスタM3と電荷転送トランジスタM3のゲート電圧Vgを前段のドレイン電圧Vdと同一電位となるように（イコライズ）するスイッチングトランジスタ（M2）、さらに電荷転送トランジスタM3のゲート電圧Vgをドレイン電圧Vdとイコライズした後、クロックCLKSに同期してゲート電圧Vgをポンピングし電荷転送トランジスタM3をオン状態にするゲート昇圧用容量C1、クロックCLKSにより電荷転送トランジスタM3をオフ状態にした後、クロック信号CLKMによりソース電圧Vｓをポンプアップする出力電圧用容量C2から構成される。同図は昇圧セル901を4段直列に接続した例である。電源電圧Vddを昇圧セル901によりポンプアップすることで後段へ電荷を転送し、逆流防止用回路M1を介して出力電圧Vppを出力する。
【０００４】
図１２は最終段の昇圧セル4（901）のそれぞれに接続された4相クロック信号CLK1からCLK4までのクロック信号とスイッチングトランジスタM2、電荷転送トランジスタM3の動作状態である。
【０００５】
最終段の昇圧セル4はクロック信号CLK2、CLK3が入力されており、電荷転送トランジスタM3はクロック信号CLK2に同期してオン状態となり電荷を前段より後段へ転送する。また、スイッチングトランジスタM2はクロック信号CLK3に同期してオン状態となり、ドレイン電圧Vdとゲート電圧Vgをイコライズする。同様に昇圧セル2n（nは１以上の整数）はクロック信号CLK2に同期して電荷転送トランジスタM3が制御され、クロック信号CLK3に同期してスイッチングトランジスタM2が駆動し、昇圧セル2n-1（nは1以上の整数）はクロック信号CLK1に同期して電荷転送トランジスタM3が制御され、クロック信号CLK4に同期してスイッチングトランジスタM2が制御される。
【０００６】
以上のように構成された昇圧回路について、以下その動作について図１３を用いて説明する。図１３は4相クロック信号CLK1からCLK4と、最終段の昇圧セル4の電荷転送トランジスタM3の各端子電圧、および出力電圧Vppを示している。
【０００７】
昇圧セル4はクロック信号CLK3がHのとき、スイッチングトランジスタM2を介して電荷転送トランジスタM3のドレイン電圧Vdとゲート電圧Vgをイコライズする。次にクロック信号CLK3をLにすることで電荷転送トランジスタM3のゲート電圧Vgを高電圧に保持したまま配インピーダンス（Hiz）状態にする。クロック信号CLK2をLからHにしてゲート電圧Vgをポンピングすることで電荷転送トランジスタM3をオン状態にする。これによりドレインの電荷がソースに転送される。電荷を転送後、クロック信号CLK2をLにし、電荷転送トランジスタM3をオフ状態にした後、クロック信号CLK3をLからHにすることで、ソース電圧Vｓをさらにポンプアップする。これにより、出力端子には昇圧された電圧Vppが出力される。
昇圧電圧Vppが出力された状態において、例えば動作モードを書き換えモードから読出しモードに変更すると、出力電圧Vppが高い電圧から低い電圧に遷移される。
【０００８】
この時、電荷転送トランジスタM3のソース電圧Vｓとドレイン電圧Vdは出力電圧Vppの電圧の降下にしたがって、電圧レベルが低下する。しかし、ゲート電圧Vgはクロック信号CLK2のタイミングによってはHiz状態を保たれ、高電圧が保持される場合がある。ゲート電圧Vgに高電圧が残った場合、常に電荷転送トランジスタM3はオン状態となる。これにより、クロック信号CLK3をLからHにしても電荷が電荷転送トランジスタM3を介してソースからドレインに逆流し、ソース電圧Vｓをポンプアップできない問題がある。
【０００９】
これは、図１４に示すように、昇圧電圧Vppを出力している書き換えモードから昇圧電圧を電源電圧状態に戻すSTOPモードに遷移した場合も発生する場合があり、次の遷移モードである読出しモードでは、ポンピング効率が低下し、昇圧回路の復帰時間が非常に長く必要となる。
上記課題を解決するため、特許文献１に昇圧回路が提案されている。
【００１０】
特許文献１に示された構成の一例を図１５、図１６、図１７に示す。
902は昇圧セル901に対して、電荷転送トランジスタのゲート電圧をゲート電圧リセット信号ACTRにより引抜くリセット回路を設けた昇圧セルである。903はゲート電圧リセット信号ACTRにより、電荷転送トランジスタのゲート電圧Vgの電荷を Vdd以上まで引抜く電圧リセット回路である。903は電荷引抜き時の電位差を考慮して設けられるダイオード接続のトランジスタM4、M5、M6とゲート電圧リセット信号ACTRにより制御されるトランジスタM7である。なお、同一の記号は前述した昇圧回路と同様である。
【００１１】
特許文献１の昇圧回路の回路動作の一例を示す。
4相クロック信号クロック信号CLK1からCLK4による昇圧動作を行うときには、ゲート電圧リセット信号ACTRはLであり、昇圧セル902は昇圧セル901と同様、電荷を前段から後段へ転送し、昇圧動作を実施する。
【００１２】
昇圧回路の動作モードが変更され、例えば、図１８に示すように、昇圧電圧の高い書き換えモードから、昇圧電圧の低い読出しモードへ遷移したとき、ゲート電圧リセット信号ACTRがHとなる。これにより、電圧リセット回路が動作状態となり、電荷転送トランジスタのゲート電圧Vgを高電圧から低い電圧へと遷移させる。電荷転送トランジスタのゲート電圧Vgを低下させることで、昇圧電圧が低い読出しモードへ遷移しても、電荷転送トランジスタをオフ状態にできるため、ソース電圧Vｓに対して通常のポンプアップが可能であり、昇圧回路の動作を安定して実施できるようにしている。これは図１９の書き換えモードからSTOPモードを介した読出しモードへの遷移でも同様であり、昇圧電圧Vppを高い状態から低い状態へ遷移するモード変換においては有効な手段である。
【００１３】
【特許文献１】特許第3670642号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の昇圧セル902を用いた昇圧回路では、ゲート電圧リセット信号がHのとき、常に電荷転送トランジスタのゲート電圧Vgを低下させる構成であるため、ソース電圧Vｓより低くなることがあった。例えば、STOP状態では出力電圧Vppは電源電圧Vddとなり、ソース電圧Vｓも電源電圧Vddとなるが、ゲート電圧VgがVdd以下となった。ゲート電圧Vgがソース電圧Vｓより低くなるとスイッチングトランジスタM2がオン状態となり、ドレインからスイッチングトランジスタM2、さらに電圧リセット回路903の各トランジスタM4〜M7を介して電流が流れ、動作遷移時の消費電流またはストップ電流が増える問題があった。
【００１５】
また、ゲート電圧Vgを引抜きすぎると、モードの遷移直後のスイッチングトランジスタM2を介したドレイン電圧Vdとゲート電圧Vgを平均化して導電位にする時間（イコライズ時間）が不十分となり、電荷転送トランジスタが十分オン状態にならず、電荷転送効率が低下し、昇圧回路の復帰時間が長くなるという問題があった。
【００１６】
本発明は、前記実情に鑑みてなされたものであり、低電圧の電源を使用した場合に、高い昇圧電圧を出力するモードから低い昇圧電圧を出力するモードに遷移した際や、電源の瞬間停止後の再起動、4相クロック信号の電圧の変更等が発生した場合にも、電荷転送トランジスタのオン／オフが可能であり、安定した昇圧動作を行うことができる信頼性の高い昇圧回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明による昇圧回路は、リセット回路に引き抜き下限電圧供給部を設け、電荷転送トランジスタのゲート電圧Vgを引き抜き下限電圧よりも絶対値の高いリセット電位にリセットすることとする。
【００１８】
すなわち、本発明の昇圧回路は、昇圧セルがn段（nは2以上の整数）直列に接続され、前記n段の昇圧セルのうち少なくとも1つの昇圧セルは、前段から後段に電荷を転送するための電荷転送トランジスタと、前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第1クロック信号が入力される出力電圧昇圧用容量と、前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第２クロック信号が入力されるゲート電圧昇圧用容量と、前記電荷転送トランジスタのゲートを前記電荷転送トランジスタの入力端子に接続するためのスイッチングトランジスタと、を有する昇圧回路において、それぞれ引き抜き下限電圧供給部および制御信号供給部を介して、引き抜き下限電圧と制御信号が入力され、制御信号に基づいて前記昇圧セルのうち少なくとも１つの前記昇圧セルの前記電荷転送トランジスタのゲート電圧の絶対値が、前記引き抜き下限電圧を下回らないように、前記ゲートの蓄積電荷を引き抜くリセット手段を備えている。
この構成により、制御信号のオン期間にかかわらず、ゲート電圧の引抜き過ぎを容易に防止でき、スイッチングトランジスタを介した無駄な電荷の浪費を抑制し、かつ昇圧回路の復帰時間短縮を可能にする。従って、高速駆動が可能となる。
【００１９】
また本発明の昇圧回路は、前記引き抜き下限電圧が、電源電圧であるものを含む。
この構成により、引き抜き下限電圧供給部において、引き抜き下限電圧を別途生成する必要がなく、電源電圧をそのまま供給すればよいため、回路構成を簡略化することができる。さらに、電源電圧は、安定した電圧であるため、ノイズがのることがなく、ねらいを安定させることができ、また動作に影響を与えることがない。
【００２０】
また本発明の昇圧回路は、前記引き抜き下限電圧が、前記昇圧回路の出力電圧以上であるものを含む。
この構成により、前記引き抜き下限電圧に昇圧回路の出力電圧を用いることで、トランジスタの耐圧マージンを確保することが可能となる。かつ、出力電圧に応じた電荷転送トランジスタのゲート電圧の引抜ができるため、昇圧回路の復帰時間をさらに短縮することができる。 
【００２１】
また本発明の昇圧回路は、前記引き抜き下限電圧が、前記昇圧回路の出力電圧に等しいものを含む。
この構成により、新たに電圧を生成する必要がない。 
【００２２】
また本発明の昇圧回路は、前記引き抜き下限電圧は、初段の前記昇圧回路の入力電圧以上であるものを含む。
この構成により、入力電圧以上とすることで、入力電圧と初段の昇圧セルの電荷転送トランジスタのゲート電圧間での電位差を確保でき、電荷の引抜きすぎを容易に防止できる。初段と最終段の昇圧セルのみに対応することで、引抜き時に発生する消費電流増大は抑制できる。この場合、間の昇圧セルは引抜きすぎることがあるので、効果としては消費電流抑制が大きく、復帰時間は特許文献１に記載のものと同等である。
【００２３】
また本発明の昇圧回路は、前記引き抜き下限電圧が、初段の前記昇圧回路の入力電圧であるものを含む。
この構成により、新たに電圧を生成する必要がなくそのまま初段の昇圧回路の入力電圧を印加するようにするとよい。 
【００２４】
また本発明の昇圧回路は、前記引き抜き下限電圧は、ゲート電圧のリセット信号（前記制御信号）に応じて引き抜き電圧のレベルが変化するようにしたものを含む。
この構成により、リセット回路の内部回路（素子）の耐圧マージンを確保することができる。またここで引き抜き電圧のレベルは、他の回路から電圧をもらうようにしてもよい。
【００２５】
また本発明の昇圧回路は、前記引き抜き下限電圧が、少なくとも１つ以上の前記昇圧セルに対して印加され、異なる前記昇圧セルに対して、それぞれ異なる電圧レベルの引き抜き下限電圧が印加されるものを含む。
この構成により、各昇圧セル（段数によって電荷転送トランジスタのゲート電圧が異なるため）に適した引き抜き下限電圧の印加により、電荷の浪費を抑制し、耐圧マージンを更に確保し、かつ昇圧回路の復帰時間を短縮することができる。
【００２６】
また本発明の昇圧回路は、前記引き抜き下限電圧が、前記第１のクロックおよび前記第２のクロックの両方、あるいは一方の変動に応じて電圧レベルが変動するように設定されるものを含む。
この構成により、昇圧する４相クロックに同期させることで、リセット回路内部回路（素子）の耐圧マージンを更に確保することができる。
【００２７】
また本発明の昇圧回路は、前記引き抜き下限電圧が、前記電荷転送トランジスタの入力側あるいは出力側の電圧と同電位であるものを含む。
この構成により、初段の昇圧セル（または初段に近い段数の昇圧セル）は電荷転送トランジスタのゲート電圧が入力電圧に近くかつ電荷の引抜きも入力電圧レベルが必要であるため、入力側に設けることが有効である。また、最終段の昇圧セル（または最終段に近い段数の昇圧セル）は、電荷転送トランジスタのゲート電圧が出力電圧に近くかつ電荷の引抜きも出力電圧レベルが必要であるため、出力側に設けるのが有効である。
【００２８】
また本発明の昇圧回路は、昇圧動作を正電圧の方向に行うように構成したものを含む。
この構成により、正昇圧回路に有効である。
【００２９】
また本発明の昇圧回路は、前記昇圧回路は、昇圧動作を負電圧の方向に行うように構成したものを含む。
この構成により、負昇圧回路に有効である。
【発明の効果】
【００３０】
本発明は、モード遷移や電源の瞬間停止等においても、電荷転送トランジスタのゲート電圧Vgを引き抜き下限電圧以上に設定して電荷の引抜を実施できるため、電荷の浪費による消費電流やリーク電流の増大を抑制した上で、昇圧回路の安定動作を実施することができる。
また、ゲート電圧Vgを引き抜き下限電圧以上に設定することで、ゲート電圧Vgの引抜き過ぎを抑制することができ、スイッチングトランジスタによるイコライズ不十分を抑制できるため、電荷転送効率の低下を抑制できる。これにより、昇圧回路動作の復帰時間を短縮できるとともに、無駄な昇圧動作を抑制することによる消費電流削減を期待できる。
さらに、トランジスタおよび容量の耐圧マージンを十分に確保した上で、上記効果を実現できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態１による昇圧回路について、図面を参照しながら説明する。
図１は本実施の形態１による昇圧回路の構成を示すブロック図、図２はこの昇圧回路を構成する１つの昇圧セルを示す図、図３はこの昇圧セルのリセット回路を示す説明図である。本実施の形態では、それぞれ引き抜き下限電圧供給部および制御信号供給部を介して、引き抜き下限電圧と制御信号が入力され、制御信号に基づいて前記昇圧セル100のうち少なくとも１つの前記昇圧セルの前記電荷転送トランジスタのゲート電圧の絶対値が、前記引き抜き下限電圧を下回らないように、前記ゲートの蓄積電荷を引き抜くリセット手段としてのリセット回路101を備えたことを特徴とするもので、この構成により、制御信号のオン期間にかかわらず、ゲート電圧の引抜き過ぎを容易に防止でき、スイッチングトランジスタを介した無駄な電荷の浪費を抑制し、かつ昇圧回路の復帰時間短縮を可能にするように構成されている。
【００３２】
即ち、この昇圧回路は、昇圧動作時に、４相クロック信号CLK1〜CLK4に同期して前段から後段へ電荷を転送し、更に転送した電荷をポンプアップし、モード遷移時は、引き抜き下限電圧として昇圧回路の出力電圧Vppを用い、ゲート電圧リセット信号ACTRに応じて引き抜き下限電圧まで電荷転送トランジスタのゲート電圧Vgを低下させる昇圧セル100が4段直列接続されて構成されており、最終段に、昇圧した電圧の逆流を防止する逆流防止回路M1が設けられており、出力信号VPFが出力されるようになっている。101は引き抜き下限電圧をPchTr（M8）に印加し、ゲート電圧リセット信号ACTRがHになるとPchTr(M8)がオン状態となる引き抜き下限電圧付近（PchTrの閾値Vt前後）まで電荷転送トランジスタM3のゲート電圧Vgを低下させるリセット回路である。なお、同一記号は従来例の構成と同じである。一例として昇圧セル100を４段直列接続した昇圧回路とする。
【００３３】
次に本実施の形態１による昇圧回路の動作について図４を用いて説明する。
書き換えモード時、ゲート電圧リセット信号ACTRはLに固定される。これにより、昇圧回路は従来例と同様、4相クロック信号CLK1〜CLK4に同期して電荷の転送とポンピング動作を繰り返し、出力電圧として昇圧電圧Vppが出力される。モードが切り替わる時、ゲートリセット信号ACTRがLからHへ遷移する。電圧リセット回路101の引き抜き下限電圧として、昇圧回路の出力電圧Vppが印加されているため、電荷転送トランジスタのゲート電圧Vgは（昇圧電圧の出力電圧＋PchトランジスタM8のVt）前後に設定される。
【００３４】
つまり、ゲート電圧リセット信号ACTRのHとなっている時間にかかわらず、モード遷移後の昇圧電圧Vppに応じて、電荷転送トランジスタのゲート電圧Vgを設定することが可能である。図５は書き換えモードからSTOPモードを介して読出しモードへの遷移する場合であるが、上記同様の動作を実施できる。
【００３５】
なお、電圧リセット回路の構成は一例であり、同じ機能を有する回路であればよい。また、本実施の形態１の引き抜き下限電圧は一例であり、本機能と同様あるいは含むものであればよい。例えば、本実施の形態1の引き抜き下限電圧は昇圧回路の出力電圧Vppに設定しているが、電荷転送トランジスタM3のゲート電圧を引抜く引き抜き下限電圧としては、これに限らず、昇圧セル100に使用されているゲート電圧昇圧用容量C1、出力電圧昇圧用容量C2、スイッチングトランジスタM2、電荷転送トランジスタM3の耐圧が問題なければ、昇圧回路の初段の入力電圧Vddでも可能であり、また、他の電源、あるいは他の回路からの出力電圧を引き抜き下限電圧として用いることも可能である（特に図示せず）。
【００３６】
このように、本実施の形態１による昇圧回路によれば、ゲート電圧Vgの引抜きすぎが発生せず、電荷の浪費が抑制できるだけでなく、昇圧回路の復帰動作も早くなり、かつ無駄なポンピング動作が抑制できることで消費電流も削減することが可能となる。
【００３７】
(実施の形態２)
次に、本発明の実施の形態２による昇圧回路について、図面を参照しながら説明する。
図６（a）は本実施の形態２による昇圧回路の構成を示すブロック図、図６(b)は本発明実施の形態２の昇圧回路における昇圧セルを示す図である。ここで昇圧セル200は、昇圧動作時、４相クロック信号CLK1〜CLK4に同期して前段から後段へ電荷を転送し、更に転送した電荷をポンプアップし、モード遷移時は、引き抜き下限電圧として昇圧クロックに同期した電荷転送トランジスタM3のソース電圧Vsを用い、ゲート電圧リセット信号ACTRに応じて引き抜き下限電圧まで電荷転送トランジスタのVgを低下させるものである。なお、M1は昇圧した電圧の逆流を防止する逆流防止回路、101はリセット回路であり、引き抜き下限電圧をPchTr（M8）に印加し、ゲート電圧リセット信号ACTRがHになるとPchTr(M8)がオン状態となる引き抜き下限電圧付近（PchTrの閾値Vt前後）まで電荷転送トランジスタM3のゲート電圧Vgを低下させるように構成されている。なお、同一記号は従来例の構成と同じである。ここでも一例として昇圧セル200を4段直列接続した昇圧回路とする。
【００３８】
次に本実施の形態２による昇圧回路の動作について説明する。
書き換えモード時、ゲート電圧リセット信号ACTRはLに固定される。これにより、昇圧回路は従来例と同様、4相クロック信号CLK1〜CLK4に同期して電荷の転送とポンピング動作を繰り返し、出力電圧として昇圧電圧Vppが出力される。この時、引き抜き下限電圧VTNCとして電荷転送トランジスタのソース電圧Vsを用いているため、引き抜き下限電圧VTNCはソース電圧Vｓ同様のクロック動作に同期した電圧となる。モードが切り替わる時、ゲートリセット信号ACTRがLからHへ遷移する。電圧レベルが電圧リセット回路101の引き抜き下限電圧として、電荷転送トランジスタのソース電圧Vsが印加されているため、電荷転送トランジスタのゲート電圧Vgは（電荷転送トランジスタのソース電圧Vs＋PchトランジスタM8のVt）前後に設定される。
【００３９】
つまり、ゲート電圧リセット信号ACTRがHとなっているか否かにかかわらず、電荷転送トランジスタのソース電圧Vsに応じて、電荷転送トランジスタのゲート電圧Vgを設定することが可能である。
【００４０】
なお、電圧リセット回路の構成は一例であり、同じ機能を有する回路であればよい。また、本実施の形態２の引き抜き下限電圧は一例であり、本機能と同様あるいは含むものであればよい。例えば、本実施の形態２の引き抜き下限電圧は電荷転送トランジスタのソース電圧Vsに設定しているが、電荷転送トランジスタM3のゲート電圧を引抜く引き抜き下限電圧としては、これに限らず、昇圧セル200に使用されているゲート電圧昇圧用容量C1、出力電圧昇圧用容量C2、スイッチングトランジスタM2、電荷転送トランジスタM3の耐圧マージンを確保するために、４相クロックに同期した電圧を用いることができる（特に図示せず）。
【００４１】
このように、本実施の形態２による昇圧回路によれば、耐圧マージンを確保した上で、ゲート電圧Vgの引抜きすぎが発生せず、電荷の浪費が抑制できるだけでなく、昇圧回路の復帰動作も早くなり、かつ無駄なポンピング動作が抑制できることで消費電流も削減することが可能となる。
【００４２】
（実施の形態３）
なお前記実施の形態２では、引き抜き下限電圧は、電荷転送トランジスタＭ３のソース電圧に設定したが、図７に示すように、本実施の形態では第１段および第２段の昇圧セルについては引き抜き下限電圧Cを、初段の前記昇圧回路の入力電圧VINとし、第３段および第４段の昇圧セルについては引き抜き下限電圧Cを電荷転送トランジスタの出力電圧Vppとしている。
【００４３】
なお、引き抜き下限電圧は、初段の前記昇圧回路の入力電圧以上あるいは、昇圧回路の出力電圧以上となるようにしてもよい。
【００４４】
この構成により、前記引き抜き下限電圧に昇圧回路の入力電圧および出力電圧を用いることで、トランジスタの耐圧マージンを確保することができる。また、出力電圧に応じた電荷転送トランジスタのゲート電圧の引抜ができるため、昇圧回路の復帰時間をさらに短縮することができる。また、新たに電圧を生成する必要がなくそのまま初段の昇圧回路の入力電圧VIN、あるいは出力電圧Vppを引き抜き下限電圧として用いることにより、新たな電圧生成回路が不要となる。
【００４５】
（実施の形態４）
次に本発明の実施の形態４について説明する。
前記実施の形態では、第１段および第２段の昇圧セルについては引き抜き下限電圧Cを、初段の前記昇圧回路の入力電圧VINとし、第３段および第４段の昇圧セルについては引き抜き下限電圧Cを電荷転送トランジスタの出力電圧Vppとしたが、本実施の形態では、図８に示すように、初段の昇圧セルに対してのみ引き抜き下限電圧Cを、初段の前記昇圧回路の入力電圧VINとし、の第2段以降の昇圧セルについては引き抜き下限電圧Cを各段の前段昇圧回路の出力電圧と同電位とし、4相クロックに同期させていることを特徴とする。
【００４６】
この構成により、新たに電圧を生成する必要がなくそのまま初段の昇圧回路の入力電圧VINを初段の引き抜き下限電圧として用いることができる。そして初段以外の全昇圧セルに対しては、引き抜き下限電圧を、各段の前記昇圧回路の出力電圧とすることで、入力電圧と初段の昇圧セルの電荷転送トランジスタのゲート電圧間での電位差を確保でき、電荷の引抜きすぎを容易に防止することができる。
【００４７】
なお、引き抜き下限電圧を、昇圧回路の出力電圧とする際、電荷転送トランジスタの入力側あるいは出力側の電圧と同電位であるようにしているが、初段の昇圧セル（または初段に近い段数の昇圧セル）は電荷転送トランジスタのゲート電圧が入力電圧に近くかつ電荷の引抜きも入力電圧レベルが必要であるため、入力側に設けることが有効である。また、最終段の昇圧セル（または最終段に近い段数の昇圧セル）は、電荷転送トランジスタのゲート電圧が出力電圧に近くかつ電荷の引抜きも出力電圧レベルが必要であるため、出力側に設けるのが有効である。
【００４８】
また、このような引き抜き下限電圧の設定は、初段と最終段の昇圧セルのみに対応することで、引抜き時に発生する消費電流増大は抑制できる。この場合、間の昇圧セルは引抜きすぎることがあるので、効果としては消費電流抑制が大きく、復帰時間は特許文献１に記載のものと同等である。
【００４９】
（実施の形態５）
次に本発明の実施の形態５について説明する。
また本実施の形態では、図９に示すように、引き抜き下限電圧を、電圧切り替え信号SWSによって、Vlow，VHighに切り替え可能で構成し、ゲート電圧のリセット信号（前記制御信号）に応じて引き抜き電圧のレベルが変化するようにしたことを特徴とするものである。
この構成により、リセット回路の内部回路（素子）の耐圧マージンを確保することができる。またここで引き抜き電圧のレベルは、他の回路から電圧をもらうようにしてもよい。
【００５０】
（実施の形態６）
次に本発明の実施の形態６について説明する。
また本実施の形態では、引き抜き下限電圧が、少なくとも１つ以上の前記昇圧セルに対して印加され、異なる前記昇圧セルに対して、それぞれ異なる電圧レベルの引き抜き下限電圧が印加されるようにしている。例えば、図８に示したように、各昇圧段ごとに引き抜き下限電圧が各昇圧回路の出力電圧と同電位となるようにし、初段は引き抜き下限電圧が入力電圧と同電位となり、最終段は引き抜き下限電圧が電荷転送トランジスタの出力電圧となるようにし、それぞれ独立して適切な電圧レベルの引き抜き下限電圧が印加されるようにしてもよい。
この構成により、各昇圧セル（段数によって電荷転送トランジスタのゲート電圧が異なるため）に適した引き抜き下限電圧の印加により、電荷の浪費を抑制し、耐圧マージンを更に確保し、かつ昇圧回路の復帰時間を短縮することができる。
【００５１】
また、前記第１のクロックおよび前記第２のクロックの両方、あるいは一方の変動に応じて、前記引き抜き下限電圧のレベルを変動するように設定してもよく、この構成により、昇圧する４相クロックに同期させることで、リセット回路内部回路（素子）の耐圧マージンを更に確保することができる。
【００５２】
また、前記引き抜き下限電圧は、前記電荷転送トランジスタの入力側あるいは出力側の電圧と同電位となるようにしてもよい。
この構成により、初段の昇圧セル（または初段に近い段数の昇圧セル）は電荷転送トランジスタのゲート電圧が入力電圧に近くかつ電荷の引抜きも入力電圧レベルが必要であるため、入力側に設けることが有効である。また、最終段の昇圧セル（または最終段に近い段数の昇圧セル）は、電荷転送トランジスタのゲート電圧が出力電圧に近くかつ電荷の引抜きも出力電圧レベルが必要であるため、出力側に設けるのが有効である。
【産業上の利用可能性】
【００５３】
本発明にかかる昇圧回路は、昇圧特性を改善した上で、消費電流の削減、復帰動作時間の短縮による動作の安定性を高めることができることから、不揮発性半導体記憶装置等の書き換え、読み出しモードの設定に有用である。またDRAM等の揮発性半導体装置や液晶装置、携帯機器の電源回路等の用途にも応用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明実施の形態1における昇圧回路を示すブロック図
【図２】本発明実施の形態1における昇圧セルを示す図
【図３】本発明実施の形態1における電圧リセット回路を示す図
【図４】本発明実施の形態1における波形図
【図５】本発明実施の形態1における波形図
【図６】(a)は本発明実施の形態２におけるブロック図、(b)は本発明実施の形態２における昇圧セル
【図７】本発明実施の形態３における昇圧セルを示す図
【図８】本発明実施の形態４における昇圧セルを示す図
【図９】本発明実施の形態５における昇圧セルを示す図
【図１０】従来の昇圧回路におけるブロック図
【図１１】従来の昇圧回路における昇圧セル
【図１２】昇圧回路に印加するクロックタイミングチャート
【図１３】従来の昇圧回路のタイミングチャート
【図１４】従来の昇圧回路のタイミングチャート
【図１５】従来の昇圧回路におけるブロック図
【図１６】従来の昇圧回路における昇圧セル
【図１７】従来の昇圧回路における電圧リセット回路
【図１８】従来の昇圧回路のタイミングチャート
【図１９】従来の昇圧回路のタイミングチャート
【符号の説明】
【００５５】
１００、２００  昇圧セル
１０１          電圧リセット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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