(57)【要約】【課題】適切なしきい値電圧Ｖｔｈを有するメタルゲートとハフニウム系Ｈｉｇｈ−ｋからなるゲート絶縁膜との積層構造のＭＩＳトランジスタを提供することを可能にする。【解決手段】基板上に形成されたｎ型半導体領域と、ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、第２絶縁層上に形成された第１ゲート電極と、を有するｐチャネルＭＩＳトランジスタを備え、第１絶縁層と第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、第１絶縁層と第２絶縁層との界面からの膜厚方向に０．３ｎｍまでの範囲の第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在している。【選択図】図１
2007329237.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、前記第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、前記第２絶縁層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ｎ型半導体領域に形成されたｐ型ソース・ドレイン領域と、を有するｐチャネルＭＩＳトランジスタと、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された少なくともシリコン、酸素を含む第３絶縁層と、前記第３絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第４絶縁層と、前記第４絶縁層上に形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ｐ型半導体領域に形成されたｎ型ソース・ドレイン領域と、を有するｎチャネルＭＩＳトランジスタと、
を備え、
前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第１絶縁層と前記第２絶縁層との界面からの膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在していることを特徴とする半導体装置。
【請求項２】
前記第２および第４絶縁層に含まれるハフニウムとシリコンとの和に対する前記ハフニウムの組成比が２５％以上、８０％未満であり、前記第２および第４絶縁層に含まれる窒素の濃度が２０原子％以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２ゲート電極が少なくともニッケルとシリコンとを含む化合物からなり、前記第１ゲート電極におけるニッケルとシリコンとの組成比が３１／１２以上であり、前記第２ゲート電極におけるニッケルとシリコンとの組成比が０．５以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
基板と、
前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、前記第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、前記第２絶縁層上に形成されたアルミニウムおよび酸素を含む第３絶縁層と、前記第３絶縁層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ｎ型半導体領域に形成されたｐ型ソース・ドレイン領域と、を有するｐチャネルＭＩＳトランジスタと、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第４絶縁層と、前記第４絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第５絶縁層と、前記第５絶縁層上に形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ｐ型半導体領域に形成されたｎ型ソース・ドレイン領域と、を含んで構成されたｎチャネルＭＩＳトランジスタと、を備え、
前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第１絶縁層と前記第２絶縁層との界面からの膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第３領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第３絶縁膜中の第４領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のハフニウム原子が存在することを特徴とする半導体装置。
【請求項５】
前記第２および第５絶縁層に含まれるハフニウムとシリコンとの和に対する前記ハフニウムの組成比が２５％以上、８０％未満であり、前記第２および第５絶縁層に含まれる窒素原子の濃度が２０原子％以下であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１および第２ゲート電極が少なくともニッケルとシリコンとを含む化合物からなり、前記第１ゲート電極におけるニッケルとシリコンとの組成比が３１／１２以上であり、前記第２ゲート電極におけるニッケルとシリコンとの組成比が０．５以下であることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
基板と、
前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、前記第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、前記第２絶縁層上に形成されたアルミニウムおよび酸素を含む第３絶縁層と、前記第３絶縁層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ｎ型半導体領域に形成されたｐ型ソース・ドレイン領域と、を有するｐチャネルＭＩＳトランジスタと、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第４絶縁層と、前記第４絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第５絶縁層と、前記第５絶縁層上に形成された少なくともアルミニウムおよび酸素を含む第６絶縁層と、前記第６絶縁層上に形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ｐ型半導体領域に形成されたｎ型ソース・ドレイン領域と、有するｎチャネルＭＩＳトランジスタと、
を備え、
前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第４絶縁層と前記第５絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第４絶縁層中の第３領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第４絶縁層と前記第５絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第５絶縁層中の第４領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第５領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第３絶縁層中の第６領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のハフニウム原子が存在し、
前記第５絶縁層と前記第６絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第５絶縁層中の第７領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、
前記第５絶縁層と前記第６絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第６絶縁層中の第８領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のハフニウム原子が存在していることを特徴とする半導体装置。
【請求項８】
前記第２および第５絶縁層に含まれるハフニウムとシリコンとの和に対する前記ハフニウムの組成比が２５％以上、８０％未満であり、前記第２および第５絶縁層に含まれる窒素の濃度が２０原子％以下であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１ゲート電極は仕事関数４．７５ｅＶ以上の材料で構成され、前記第２ゲート電極は仕事関数４．２５ｅＶ以下の材料で構成されることを特徴とする請求項７または８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤デバイス技術の一つである。その高機能化、高速化、低消費電力化等による高性能化は、ＣＭＯＳ（Complementary Metal  Oxide  Semiconductor)ロジックデバイス、フラッシュメモリ等の半導体素子の微細化によって実現されてきた。しかし近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
ＣＭＯＳロジックデバイスにおいては、従来のシリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量の低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート技術が提案されている。メタルゲート技術では従来のシリコンを耐熱性メタル材料で置き換えることにより、ゲート寄生抵抗、空乏化による容量低下、不純物つきぬけなどの課題が一挙に解決される。
【０００４】
従来のシリコンゲート技術でＣＭＯＳトランジスタを形成し、引き続いてシリコンゲートを金属と化学反応（シリサイデーション）させることでシリサイドに変化させメタルゲートを得る、いわゆるフルシリサイデーション（ＦＵＳＩ（Fully silicided gate））技術が提案されている。この方法は、ゲート加工、後酸化などの工程は従来のシリコンゲート技術のままでメタルゲートを実現できる為、非常に実用性の高いメタルゲート技術である。
【０００５】
また、シリサイドとゲート絶縁膜との界面にドーパント原子を偏析させることにより、シリサイドの仕事関数を中心としてプラスマイナス０．３Ｖ程度の仕事関数変調が可能であることもＦＵＳＩ技術の利点である。
【０００６】
一方、ゲート絶縁膜については、漏れ電流の増加によるデバイス消費電力増加を抑制する目的から、従来材料よりも比誘電率の高いＨｉｇｈ−ｋ材料の導入が必須である。特にハフニウムからなる材料は、耐熱性の高さ、電気的特性の良さなどから、最も実用に近いとされている。
【０００７】
ここで、将来の製品においては先述のＦＵＳＩ技術とＨｉｇｈ−ｋ材料の組み合わせは必然であり、これにより著しいＣＭＯＳロジックデバイスの高性能化が実現できると思われた。しかしながら現実には、ＦＵＳＩ／Ｈｉｇｈ−ｋ界面ではいわゆるフェルミレベルピニング現象（ＦＬＰ（Fermi level pinning））が生じ、トランジスタのしきい値電圧Ｖｔｈを思うように低く設定できないという課題があった。具体的には、ＨｆＳｉＯＮ、ＨｆＯ２などのハフニウムを含むゲート絶縁膜を用いた時、シリサイドの仕事関数とは無関係なエネルギー準位に見かけの仕事関数が移動する。さらに、ドーパント原子の偏析による仕事関数変調が出来なくなる（例えば、非特許文献１参照）。
【０００８】
上記課題の解決手法として、シリサイドとＨｉｇｈ−ｋ膜との界面にＡｌＮ、ＡｌＯＮなどの絶縁物をはさみ、上記ＦＬＰ現象を緩和する技術が知られている（例えば、特許文献1参照）。この技術は特に、ｐチャネルＭＩＳトランジスタのしきい値電圧の低減に効果があるため、ｐチャネルＭＩＳトランジスタにのみ上記ＡｌＮ絶縁膜などを挿入することで、０．４Ｖ余りのしきい値電圧の低減を実現している。しかし、この技術では、ＡｌＮ、ＡｌＯＮなどの付加的な絶縁膜がゲート容量を低下させ、ｐチャネルＭＩＳトランジスタのトランジスタ能力が低下するという課題が発生する。
【０００９】
また、ゲート電極とＨｆＳｉＯＮゲート絶縁膜との界面にアルミニウム酸化物を挿入することで、ｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを低く設定できるという報告がある（例えば、非特許文献２参照）。非特許文献２に記載の技術は、ゲート電極にポリシリコンを用い、アルミニウム酸化物とポリシリコンゲートの界面ＦＬＰ現象を利用してｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを低減させている。特許文献１と同様、アルミニウム酸化物は付加的な絶縁膜となりｐチャネルＭＩＳトランジスタの性能を劣化させる可能性があったが、この非特許文献２ではアルミニウム酸化物を挿入する分だけＨｆＳｉＯＮの物理膜厚を薄くすることで、トータルのゲート絶縁膜厚を厚くしないように工夫した。これによりトランジスタの性能は劣化しなかったが、ＨｆＳｉＯＮの膜厚をｐチャネルＭＩＳトランジスタ部分のみ選択的に薄くするプロセスが必須となり、製造のことを考慮するときわめて実現は難しいと推定される。
【非特許文献１】K.Takahashi et al., “Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices”, 2004 IEDM, p.p.91-94
【特許文献１】米国公開特許第２００５／０２６９６３５号明細書
【非特許文献２】H.-J.Li and M.I.Gardner, "Dual High-k Gate Dielectric With Poly Gate Elecrode: HfSiON on nMOS and Al2O3 Capping layer on pMOS", IEEE EDL, p.p. 441-444
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上のように、ＦＵＳＩ技術とＨｉｇｈ−ｋからなるゲート絶縁膜の技術とを組み合わせたＣＭＯＳトランジスタのしきい値電圧を思い通りの低い値に設定することがかなわないがために、ＣＭＯＳロジック素子の処理動作高速化、低消費電力化といった性能向上が強く阻害されている。この原因であるＦＵＳＩとＨｆ系ゲート絶縁膜との界面のＦＬＰ現象に対し、ＡｌＮ、ＡｌＯＮなどの絶縁膜を界面に挿入することで、特にｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈが低下することがわかっている。しかし、これらの界面絶縁膜によるゲート絶縁容量の低下はトランジスタ性能を劣化させる。これを防ぐ為にＨｆ系ゲート絶縁膜の膜厚をＡｌ系酸化物の増分を見込んで薄くするという技術があったが、プロセス複雑化のために実用化が不可能だった。
【００１１】
本発明は、上記事情を鑑みて為されたものであり、適切なしきい値電圧Ｖｔｈを有するメタルゲートとハフニウム系Ｈｉｇｈ−ｋからなるゲート絶縁膜との積層構造のＭＩＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様による半導体装置は、基板と、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、前記第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、前記第２絶縁層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ｎ型半導体領域に形成されたｐ型ソース・ドレイン領域と、を有するｐチャネルＭＩＳトランジスタと、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された少なくともシリコン、酸素を含む第３絶縁層と、前記第３絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第４絶縁層と、前記第４絶縁層上に形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ｐ型半導体領域に形成されたｎ型ソース・ドレイン領域と、を有するｎチャネルＭＩＳトランジスタと、を備え、前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第１絶縁層と前記第２絶縁層との界面からの膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在していることを特徴とする。
【００１３】
また、本発明の第２の態様による半導体装置は、基板と、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、前記第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、前記第２絶縁層上に形成されたアルミニウムおよび酸素を含む第３絶縁層と、前記第３絶縁層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ｎ型半導体領域に形成されたｐ型ソース・ドレイン領域と、を有するｐチャネルＭＩＳトランジスタと、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第４絶縁層と、前記第４絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第５絶縁層と、前記第５絶縁層上に形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ｐ型半導体領域に形成されたｎ型ソース・ドレイン領域と、を含んで構成されたｎチャネルＭＩＳトランジスタと、を備え、前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第１絶縁層と前記第２絶縁層との界面からの膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第３領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第３絶縁膜中の第４領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のハフニウム原子が存在することを特徴とする。
【００１４】
また、本発明の第３の態様による半導体装置は、基板と、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第１絶縁層と、前記第１絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第２絶縁層と、前記第２絶縁層上に形成されたアルミニウムおよび酸素を含む第３絶縁層と、前記第３絶縁層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ｎ型半導体領域に形成されたｐ型ソース・ドレイン領域と、を有するｐチャネルＭＩＳトランジスタと、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された少なくともシリコンおよび酸素を含む第４絶縁層と、前記第４絶縁層上に形成された少なくともハフニウム、シリコン、酸素、および窒素を含む第５絶縁層と、前記第５絶縁層上に形成された少なくともアルミニウムおよび酸素を含む第６絶縁層と、前記第６絶縁層上に形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ｐ型半導体領域に形成されたｎ型ソース・ドレイン領域と、有するｎチャネルＭＩＳトランジスタと、を備え、前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第１絶縁層中の第１領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第１絶縁層と前記第２絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第２領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第４絶縁層と前記第５絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第４絶縁層中の第３領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第４絶縁層と前記第５絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第５絶縁層中の第４領域に、濃度が１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第２絶縁層中の第５領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第２絶縁層と前記第３絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第３絶縁層中の第６領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のハフニウム原子が存在し、前記第５絶縁層と前記第６絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第５絶縁層中の第７領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のアルミニウム原子が存在し、前記第５絶縁層と前記第６絶縁層との界面から膜厚方向に０．３ｎｍまでの範囲の前記第６絶縁層中の第８領域に、濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下のハフニウム原子が存在していることを特徴とする。
【発明の効果】
【００１５】
本発明は、適切なしきい値電圧Ｖｔｈを有するメタルゲートとハフニウム系Ｈｉｇｈ−ｋからなるゲート絶縁膜との積層構造のＭＩＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の各実施形態について図面を参照しながら説明する。なお、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１７】
なお、各実施の形態においてはＣＭＯＳトランジスタについて説明を行うが、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムＬＳＩ等も本発明の範囲内である。
【００１８】
（概要および原理）
まず、本発明の実施形態を説明する前に、本発明の原理を図１〜８を用いて説明する。
【００１９】
我々は、従来の文献で報告された、ゲート電極とＨｆ系Ｈｉｇｈ−ｋからなる絶縁膜との界面（以下、上界面）へのＡｌ系絶縁膜の挿入により得られるｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈの低減機構を詳しく調べた。その結果、Ａｌ系絶縁膜の効果は、１）上界面を安定化（ＦＬＰ現象を緩和）、２）ＡｌがＨｆ系ゲート絶縁膜に拡散し、ゲート絶縁膜とＳｉ基板との界面（以下、下界面）近傍に到達して電荷を形成する、の２つであることを発見した。すなわち、必ずしもＡｌ系絶縁膜が上界面に連続層として残されていなくとも、下界面にＡｌを分布させれば、一定のしきい値電圧Ｖｔｈの低減効果が得られることを新しく見出した。下界面へのＡｌの配置という要件だけを満たすことで、従来の課題となっているＡｌ系絶縁膜によるゲート容量の低下を伴わずにしきい値電圧Ｖｔｈの低減が可能になる点が、本発明と従来法の大きな違いである。
【００２０】
以下、ポリＳｉゲート／ＡｌＯｘ／ＨｆＳｉＯＮ系絶縁膜からなる積層構造におけるＡｌＯｘ層の効果作用を整理した実験結果について詳細に説明する。
【００２１】
図１は、我々が行った実験の、ＭＩＳキャパシタ構造を模式的に示す断面図である。シリコン基板１０１上にシリコンおよび酸素を主成分とする界面遷移層１０２が設けられ、この界面遷移層１０２上にＨｆＳｉＯＮ膜１０３が設けられている。さらにこのＨｆＳｉＯＮ膜１０３上にはＡｌＯｘ膜１０４が設けられ、このＡｌＯｘ膜１０４上にｐ＋ポリシリコンからなるゲート電極１０５が設けられている。なお、本明細書においては、記号ＡｌＯｘはＡｌ２Ｏ３またはＡｌＯｘ（０＜ｘ＜１．５）を意味する。
【００２２】
図２は、図１に示す構造のフラットバンド電圧Ｖｆｂと、熱処理温度の関係を示すグラフである。なお、図２に示す縦軸のフラットバンド電圧Ｖｆｂは、ＡｌＯｘ膜１０４が設けられた図１に示す構造と、ＡｌＯｘ膜１０４が無い構造とのフラットバンド電圧の差分を示している。熱処理温度が８００℃以下のとき、ＡｌＯｘ膜１０４の挿入によるフラットバンド電圧Ｖｆｂの正シフトは０．１Ｖあまりで、熱処理温度に対する変化が見られない。これに対し、１０００℃以上ではフラットバンド電圧Ｖｆｂは０．３５Ｖあまり、臨界的に正シフトした。
【００２３】
図３は、図２で示された熱処理温度８００℃−１０００℃間で臨界的にフラットバンド電圧Ｖｆｂが正シフトする原因を調べる為、図１に示す積層構造の内部のＡｌ元素分布を調べたＳＩＭＳ(Secondary ion mass spectroscopy)の実験結果である。グラフｇ１がＡｌＯｘ膜を堆積し熱処理する前の状態、グラフｇ２がＡｌＯｘ膜を堆積し８００℃で熱処理した後の状態、グラフｇ３がＡｌＯｘ膜を堆積し１０００℃で熱処理した後の状態でのＡｌ元素の分布を示す。この実験結果から、熱処理によってＡｌＯｘ膜からＨｆＳｉＯＮ膜に向けてＡｌ元素の拡散が起きることが確認され、その拡散挙動は熱処理温度が高いほど顕著である事実が判明した。特に、臨界的なフラットバンド電圧Ｖｆｂの正シフトが得られた１０００℃熱処理の場合、界面遷移層まで相当量のＡｌが到達している。
【００２４】
図４は、図２のフラットバンド電圧Ｖｆｂの変化を示すグラフにおいて、８００℃以下の熱処理を行った場合のゲートスタック構造を模式的に示す図である。ＡｌＯｘ膜無しの場合に比べて０．１Ｖあまりのフラットバンド電圧Ｖｆｂの正シフトが得られている。これは、ＡｌＯｘ膜１０４がゲート電極１０５とＨｆＳｉＯＮ膜１０３との界面を安定化させることによって得られるフラットバンド電圧Ｖｆｂのシフトであると考えられる。
【００２５】
図５は、図２のフラットバンド電圧Ｖｆｂの変化を示すグラフにおいて、１０００℃以上の熱処理を行った場合のゲートスタック構造において、Ｖｆｂシフトに関わる部分を模式的に示す図である。ＡｌＯｘ膜１０４を設けたことによるフラットバンド電圧Ｖｆｂのシフト（０．１Ｖ）は依然存在する。これに加え、１０００℃以上で一定量以上のＡｌ原子１０６が界面遷移層１０２まで到達し、この到達したＡｌに起因した更なるフラットバンド電圧Ｖｆｂの正シフト（０．２５Ｖ）が得られると推定される。
【００２６】
上記界面遷移層１０２に達したＡｌがもたらすフラットバンド電圧Ｖｆｂのシフト効果は、Ａｌが作る負の固定電荷作用によるものと考えられる。同時にこれは、Ａｌ量がある値以上存在する時に得られる、臨界的効果である。図３に示す実験結果に基づいて現象を整理すれば、ＨｆＳｉＯＮ膜１０３と界面遷移層１０２との界面近傍のＡｌ濃度がおよそ５ｘ１０１９ｃｍ−３（８００℃熱処理）の時は大きなＶｆｂシフト現象に対する臨界値以下であり、およそ１ｘ１０２２ｃｍ−３（１０００℃熱処理）の時にはその臨界値を越えている。これらのＡｌの濃度の値は図３の縦軸を絶対濃度に換算して抽出した。臨界点は実験的には明らかにされなかったが、原理的な臨界点はＡｌ濃度がおよそ１ｘ１０２０ｃｍ−３程度と推定される。なんとなれば臨界点以降のフラットバンド電圧Ｖｆｂのシフトは図２に示すように０．２Ｖ〜０．３Ｖ余りであり、このようなフラットバンド電圧Ｖｆｂのシフトを与える最低限必要な電荷密度は１ｘ１０２０ｃｍ−３程度と見積もられる為である。
【００２７】
なお、シリコン基板１０１とＨｆＳｉＯＮ膜１０３との間に設けられる界面遷移層１０２は、少なくともシリコンおよび酸素を含む絶縁物であることが好ましい。ＨｆＳｉＯＮ膜１０３とこの絶縁物からなる界面遷移層１０２との界面にＡｌが配された時、ある種の欠陥が形成され、これが負電荷として作用する為である。また、この界面遷移層１０２は基板１０１との界面特性を安定化させ、トランジスタの動作速度の向上、長期信頼性の向上などにも寄与する。
【００２８】
先述のとおり、本発明の一実施形態では、ＨｆＳｉＯＮ膜１０３を通してＡｌを拡散させる為に１０００℃程度以上の高温熱処理が必要である。しかし、このような高い温度になると、ＨｆＳｉＯＮ膜１０３はＨｆＯ２とＳｉＯ２に相分離し、ＨｆＯ２が結晶化する場合がある。このような場合、ＨｆＯ２結晶粒の周りに、いわゆる粒界が形成され、ここがＡｌにとっての高速拡散路となる。ＨｆＯ２結晶の粒界はランダムに存在する為、Ａｌの拡散も２次元的に不均質に生じることになる。これは、デバイス間でのしきい値電圧Ｖｔｈのばらつきの原因となる。したがって本発明の一実施形態におけるＡｌ拡散によるフラットバンド電圧Ｖｆｂのシフトの効果を、デバイス間でのばらつきを無くする為には、その拡散温度でＨｆＳｉＯＮ膜１０３が相分離・結晶化しない必要がある。
【００２９】
このようなＨｆＳｉＯＮ膜１０３への要請に対し、ＨｆＳｉＯＮ膜１０３の窒素濃度は５原子％以上が望ましい。これ未満の窒素濃度では、Ｈｆ濃度によらず、ＨｆＳｉＯＮ膜１０３は相分離し結晶化するためである。最大窒素濃度は、ＨｆＳｉＯＮが（ＨｆＯ２）ｘ（Ｈｆ３Ｎ４）ｙ（ＳｉＯ２）ｚ（Ｓｉ３Ｎ４）１−ｘ−ｙ−ｚの構成をとることを考慮すれば５７原子％である。しかし、現実には、ＨｆＳｉＯＮ膜１０３の窒素濃度は２０原子％以下である時、絶縁膜の長期信頼性の観点から最も性能が高くなる。
【００３０】
ＨｆＳｉＯＮ膜１０３の窒素濃度が２０原子％以下であるという要請から、Ｈｆの（Ｈｆ＋Ｓｉ）に対する組成比（比率）（＝Ｈｆ／（Ｈｆ＋Ｓｉ））は、８０％未満であることが望ましい。この組成境界を既定するために本発明者達が取得した、ＨｆＳｉＯＮ膜の組成と熱処理時（１０００℃）の結晶化挙動との相関を調べたＸＲＤ(X-ray Diffractmetory)実験結果を図６に示す。この図６から、ＨｆＳｉＯＮ膜が非晶質状態を保つ為には、比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））が高くなるほど窒素濃度を高くする必要があることが見て取れる。図６によれば、窒素濃度２０原子％のときにＨｆ／（Ｈｆ＋Ｓｉ）＝８０％であると、ＨｆＳｉＯＮは結晶化してしまう。したがって、本発明の一実施形態における、比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））は８０％未満であることが望ましい。確実にデータ取得されているポイントで比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））の上限を決めるならば、窒素濃度１５原子％においてすら非晶質状態が確認されている比率が６０％以下であれば、本発明の一実施形態の効果を確実に得ることが出来る。ここで、窒素濃度２０原子％と決めた時に、どの比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））まで非晶質状態が維持されるか、その臨界値はデータが不十分で定量的に判断できないが、６０％以上、８０％未満の領域のどこかであることは間違いない。実験結果を内挿して窒素濃度２０ａｔ．％でも１０００℃非晶質状態が維持されるＨｆ比率を求めると、約７０％であった。
【００３１】
なお、比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））が２５％未満では比誘電率が８程度と低く、従来のＳｉＯ２からなるゲート絶縁膜に対し充分なリーク電流低下のメリットを発揮できない為、本発明の一実施形態における比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））は２５％以上でなくてはならない。より望ましくは、比誘電率を１２以上にあげることができる、比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））５０％以上がよい。
【００３２】
本発明の一実施形態ではゲート絶縁膜がＡｌ原子を拡散させるのに必要な１０００℃で非晶質状態を保つことが要件となる為、ＨｆＳｉＯＮ以外のＨｉｇｈ−ｋ絶縁膜を用いても本発明の一実施形態の効果は期待できない。
【００３３】
本発明の一実施形態における界面遷移層１０２、ＨｆＳｉＯＮ膜１０３、ＡｌＯｘ膜１０４のそれぞれの界面は、Ｈｆ濃度がＨｆＳｉＯＮ膜の中央における値の半分になる位置として定義される（図７（ａ））。この定義は便宜的なものではあるが、図７（ｂ）に示したとおり、この界面定義はＴＥＭ(Transmission electron microscopy)による断面構造観察のコントラストの変化とほぼ対応していて、客観的に判定できる界面の定義である。
【００３４】
界面遷移層１０２の厚さは、０．３ｎｍ以上、０．８ｎｍ以下であることが望ましい。０．３ｎｍより薄い場合、ＨｆＳｉＯＮ膜１０３中の電荷の影響でトランジスタの動作速度が低下する為であり、０．８ｎｍより厚い場合、将来のＣＭＯＳトランジスタのゲート絶縁膜に要求される膜厚性能を満たせなくなる為である。
【００３５】
ＨｆＳｉＯＮ膜１０３の厚みは、１ｎｍ以上、３ｎｍ以下であることが望ましい。１ｎｍより薄いと、ゲート絶縁膜の２次元方向の厚みのばらつきが顕在化し、ウェハ面内のデバイス性能のばらつきにつながるばかりでなく、界面遷移層１０２、ＡｌＯｘ膜１０４を含めたゲート絶縁膜内部の高比誘電率部分の割合が少なくなるがゆえに、漏れ電流の低減効果が要求を満たせなくなる為である。３ｎｍより厚いと、将来のＣＭＯＳトランジスタのゲート絶縁膜に要求される膜厚性能を満たせなくなる。
【００３６】
界面遷移層１０２と、ＨｆＳｉＯＮ膜１０３との界面近傍（界面を含む領域）でフラットバンド電圧ＶｆｂのシフトをもたらすＡｌは、同界面から界面遷移層１０２側に厚みが０．３ｎｍ、ＨｆＳｉＯＮ膜１０３側に厚みが０．３ｎｍの領域に、１ｘ１０２０ｃｍ−３以上、１ｘ１０２２ｃｍ−３以下存在することが望ましい。この領域にＡｌが存在すると、負の固定電荷をもたらす為である。その濃度は、先述したような理由で１ｘ１０２０ｃｍ−３以上であるときに臨界的な固定電荷の造出作用を示し、フラットバンド電圧Ｖｆｂを正方向にシフトさせる。一方この領域のＡｌ濃度が１ｘ１０２２ｃｍ−３より大きい時、ＨｆＳｉＯＮ膜１０３の内部のＡｌ濃度も１ｘ１０２２ｃｍ−３より大きくなり、ＨｆＳｉＯＮ膜の組成の２０原子％以上にもなる。ＨｆＳｉＯＮの比誘電率はＡｌの混合によって低下する為、ゲート絶縁膜の薄膜化の要求に反することになり、望ましくない。
【００３７】
本発明の一実施形態の特徴は、先述のように界面遷移層とＨｆＳｉＯＮ膜との界面近傍（界面を含む領域）にＡｌを配す点にあり、ゲート電極とＨｆＳｉＯＮ膜との界面にはＡｌ絶縁膜は存在しない方が、ゲート容量増加の観点から好ましい。このような構造の実現方法は、本発明の第１実施形態で詳述する。
【００３８】
一方、本発明の一実施形態においては、ゲート電極とＨｆＳｉＯＮ膜との界面にアルミニウム酸化物を配し、熱処理を施すことによって、界面遷移層とＨｆＳｉＯＮ膜との界面近傍（界面を含む領域）にＡｌを配す方法もとりうる。この場合、ゲート電極とＨｆＳｉＯＮ膜との界面の安定化によるフラットバンド電圧Ｖｆｂの正シフトと、界面遷移層とＨｆＳｉＯＮ膜との界面近傍のＡｌによるフラットバンド電圧Ｖｆｂのシフト効果の双方の効果を得ることができ（図５参照）、しきい値電圧Ｖｔｈの低減の効果が大きい。従来の技術ではアルミニウム酸化物によるゲート容量の低下が危惧されたが、本発明の一実施形態の構造ではその心配が無いことがわかった。図８は、ＡｌＯｘ膜１０４とＨｆＳｉＯＮ膜１０３との界面における、ＡｌＯｘ膜１０４側へのＨｆ拡散挙動を調べたＳＩＭＳを用いた実験結果である。熱処理温度８００℃以下ではＡｌＯｘ膜へのＨｆの拡散は見られないが、１０００℃熱処理の場合には、ＨｆＳｉＯＮ膜を構成するＨｆがＡｌＯｘ膜へ熱拡散することが明らかとなった。その拡散量は熱処理条件に依存するが、図８の実験結果では、ＨｆＳｉＯＮとの界面近傍では約３ｘ１０２２ｃｍ−３、界面から２ｎｍ離れた箇所では約１ｘ１０２２ｃｍ−３であった。このように多量のＨｆがＡｌＯｘ膜中に存在する場合、本来１０程度であるＡｌＯｘ膜の比誘電率は２０程度にまで増加し、ゲート絶縁膜の薄膜化という作用を享受することが可能となる。
【００３９】
この結果、本発明の一実施形態によるＨｆＳｉＯＮ層上にＡｌＯｘ層を形成し１０００℃で熱処理した構造では、図２９に示すごとく、ＡｌＯｘ層無しＨｆＳｉＯＮの場合のゲート絶縁膜厚（ＳｉＯ２換算）−ゲート漏れ電流のトレンドがほとんど維持されている。これは、Ｈｆの多量拡散によってＡｌＯｘが高誘電率化されたことを反映している。本来であればＨｆが拡散したＡｌＯｘ層の比誘電率はＨｆＳｉＯＮ層よりも高くなりうるので、漏れ電流はＨｆＳｉＯＮ単層の場合よりも良くなることが予想された。これは、ＡｌＯｘの膜質などが最適化されていないがゆえの、プロセス上の課題であると思われ、原理的な課題ではない。一方、本発明者達が行ったＨｆＳｉＯＮ上にＡｌＯｘ層を形成し８００℃で熱処理した構造では、図２９に示すように、ゲート絶縁膜厚−ゲート漏れ電流のトレンドはＡｌＯｘなしＨｆＳｉＯＮよりも格段に劣化した。これは、高誘電率のＨｆＳｉＯＮに低誘電率のＡｌＯｘが積層されたがための結果と思われる。
【００４０】
以上、本発明の一実施形態の積層構造における熱処理時の原子の動きを模式的にまとめる。図１に示す積層構造の模式図を８００℃でアニールしたとき、図３０に示すように、ＡｌＯｘからＨｆＳｉＯＮに向けてＡｌが拡散し始めるが、Ａｌは界面遷移層までは到達しない。これは図３のＳＩＭＳによって明らかになっている。また、８００℃ではＨｆＳｉＯＮからＡｌＯｘへのＨｆ拡散は確認されない。これは図８から明らかである。このように８００℃ではＡｌのＨｆＳｉＯＮ中での拡散のみが観測される。Ａｌの拡散が相対的におきやすいことは、ＡｌとＨｆを比較したとき、Ａｌの方が原子半径が小さく、質量も軽いことを考慮すれば理解できる。そして、１０００℃熱処理を施したとき、ＡｌＯｘからＨｆＳｉＯＮへのＡｌ拡散は顕著となり、界面遷移層にまで到達するようになる。これがＶｆｂを正方向に０．２５Ｖシフトさせる。一方、ＨｆＳｉＯＮからＡｌＯｘへのＨｆ拡散もこの温度では顕著となり（図８）、この拡散ＨｆがＡｌＯｘ層の比誘電率を向上させる役割を果たす。図１に示す積層構造を１０００℃でアニールを行った場合の断面を図３２に示す。ＨｆＳｉＯＮ中のＡｌの拡散はＡｌＯｘ中のＨｆの拡散よりずっと速く、したがって同図に示すようなＡｌＯｘ／ＨｆＳｉＯＮ界面を中心として上下に非対称な原子拡散領域ができることになる。
【００４１】
従来技術においても本発明の一実施形態と同様のＨｆ拡散が起きていた可能性があるが、その事実は報告されていない。むしろ原理的に考えてその可能性は低い。特許文献１の方法では、ゲート電極とＨｉｇｈ−ｋからなる絶縁膜との界面に配する絶縁膜には必ず窒素を含むことが要件であり、ＡｌＮ、ＡｌＯＮなどがその具体例として挙げられている。これは窒素による構造安定化の作用を狙ったものであるが、そのために却ってＡｌＮ等へのＨｆ拡散が極めて起き難くなると推定される。
【００４２】
一方、非特許文献２の方法では、ポリＳｉとＨｆＳｉＯＮ膜との界面にＡｌ２Ｏ３層が配されるが、この系でもＡｌ２Ｏ３層へのＨｆ拡散は起きていないと推測される。その理由は、非特許文献２ではしきい値電圧Ｖｔｈの低減はポリＳｉとＡｌ２Ｏ３層との界面に特有なＦＬＰエネルギー値によるものと説明されており、Ａｌ２Ｏ３層は完全に残っているという前提に立っているからである。このことをサポートするように、非特許文献２では、Ａｌ２Ｏ３層を挿入したｐチャネルＭＩＳトランジスタのＨｆＳｉＯＮ膜の膜厚を薄くすることでトータルのゲート絶縁膜厚を薄くする努力をしている。こうしない限り、比誘電率の低いＡｌ２Ｏ３でトータルのゲート絶縁膜の膜厚が厚くなるためと推定される。非特許文献２の構造では１０００℃の熱処理が施されており、我々の図８に示す現象が起きていない理由はわからない。しかし、同文献ではＨｆＳｉＯＮ膜中の比率（＝Ｈｆ／（Ｈｆ＋Ｓｉ））は８０％であり、図６に示したとおりＨｆＳｉＯＮは１０００℃で結晶化している。ＨｆＯ２結晶がひとたび形成されると、Ｈｆがエネルギー的に安定化するため、Ａｌ２Ｏ３への熱拡散がおきにくくなったのではないかと推論される。
【００４３】
本発明の一実施形態では、ゲート電極とＨｆＳｉＯＮ膜との界面にＡｌ酸化物からなる層を挿入する場合には、この層はＡｌ、酸素のみで構成されることが望ましい。Ｎが含まれるとＨｆの拡散が起きにくくなるためである。また、Ａｌ酸化物からなる層の膜厚は、０．３ｎｍ以上、２ｎｍ以下であることが望ましい。０．３ｎｍより薄いとＡｌＯｘ層が２次元的に不連続となり、ＡｌＯｘが形成されなくなる部分が必然的に生じてくる。このため、本発明の一実施形態では、Ａｌ拡散によるフラットバンド電圧Ｖｆｂのシフト効果が得られがたくなるためである。一方２ｎｍより厚いと、Ｈｆの拡散が充分行き渡らず、比誘電率の低いＡｌ酸化物のために将来のＣＭＯＳトランジスタのゲート絶縁膜に要求される膜厚性能を満たせなくなる為である。
【００４４】
本発明の一実施形態では、上記説明した拡散Ａｌによるフラットバンド電圧Ｖｆｂの正シフト、場合によってはＨｆが多量に含まれたＡｌＯｘ層によるフラットバンド電圧Ｖｆｂの正シフトを、ゲート電極本来の仕事関数と適切に組み合わせることで、メタルゲートとハフニウム系Ｈｉｇｈ−ｋ材料を有するゲート絶縁膜を組み合わせたしきい値電圧Ｖｔｈの低いＣＭＯＳデバイスを備えた半導体装置の提供を可能としている。
【００４５】
（第１実施形態）
本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、そのゲート長方向の断面を図９に示す。
【００４６】
図９に示すように、半導体基板１には、ｎ型ウェル領域（ｎ型半導体層）２およびｐ型ウェル領域（ｐ型半導体層）３が設けられている。ｎ型ウェル領域２とｐ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層４により分離される。
【００４７】
ｎ型ウェル領域２内には、ｐチャネルＭＩＳトランジスタ１７が設けられる。ｐチャネルＭＩＳトランジスタ１７は、ｐ型拡散層５と、ｐ型エクステンション層６と、界面遷移層９と、ＨｆＳｉＯＮ層１０と、ゲート電極層１１とを備えている。界面遷移層９はｎ型ウェル領域２上に設けられ、この界面遷移層９上に、ＨｆＳｉＯＮ層１０が設けられ、このＨｆＳｉＯＮ層１０上にゲート電極層１１が設けられている。なお、本実施形態においては、界面遷移層９、ＨｆＳｉＯＮ層１０、およびゲート電極層１１からなる積層構造の両側部には、絶縁体からなるサイドウォール１５が設けられている。
【００４８】
また、ｐ型エクステンション層６は界面遷移層９、ＨｆＳｉＯＮ層１０、およびゲート電極層１１からなる積層構造の両側のｎ型ウェル領域２に設けられ、ｐ型拡散層５はサイドウォール１５の両側のｎ型ウェル領域２に設けられている。そして、ｐ型拡散層５はｐ型エクステンション層６よりもｎ型ウェル領域２との接合深さが深くなるように構成されている。そして、ｐ型拡散層５およびｐ型エクステンション層６がｐチャネルＭＩＳトランジスタ１７のソース・ドレイン領域となる。
【００４９】
ｐ型ウェル領域３には、ｎチャネルＭＩＳトランジスタ１８が設けられる。ｎチャネルＭＩＳトランジスタ１８は、ｎ型拡散層７と、ｎ型エクステンション層８と、界面遷移層１２と、ＨｆＳｉＯＮ層１３と、ゲート電極層１４とを備えている。界面遷移層１２はｐ型ウェル領域３上に設けられ、この界面遷移層１２上にＨｆＳｉＯＮ層１３が設けられ、このＨｆＳｉＯＮ層１３上にゲート電極層１４が設けられている。なお、本実施形態においては、界面遷移層１２、ＨｆＳｉＯＮ層１３、およびゲート電極層１４からなる積層構造の両側部には、絶縁体からなるサイドウォール１５が設けられている。
【００５０】
また、ｎ型エクステンション層８は界面遷移層１２、ＨｆＳｉＯＮ層１３、およびゲート電極層１４からなる積層構造の両側のｐ型ウェル領域３に設けられ、ｎ型拡散層７はサイドウォール１５の両側のｐ型ウェル領域３に設けられている。そして、ｎ型拡散層７はｎ型エクステンション層８よりもｐ型ウェル領域３との接合深さが深くなるように構成されている。そして、ｎ型拡散層７およびｎ型エクステンション層８がｎチャネルＭＩＳトランジスタ１８のソース・ドレイン領域となる。
【００５１】
そして、ｐチャネルＭＩＳトランジスタ１７およびｎチャネルＭＩＳトランジスタ１８は層間絶縁層１６によって覆われている。
【００５２】
なお、第１実施形態では、少なくともｐチャネルＭＩＳトランジスタを構成する界面遷移層９とＨｆＳｉＯＮ層１０との界面にアルミニウムが分布している。
【００５３】
ゲート電極１１は、ニッケル組成の多いニッケルシリサイドが主成分であり、立方晶Ｎｉ３Ｓｉ、六方晶Ｎｉ３１Ｓｉ１２などで構成される。一方、ゲート電極１４はシリコン組成の多いニッケルシリサイドが主成分であり、立方晶ＮｉＳｉ２などで構成される。なお、ｐチャネルＭＩＳトランジスタ１７のゲート電極１１は、ニッケルとシリコンとの組成比（ニッケル／シリコン）が３１／１２以上であることが好ましく、ｎチャネルＭＩＳトランジスタ１８のゲート電極１４は、ニッケルとシリコンとの組成比（ニッケル／シリコン）が０．５以下であることが好ましい。  
ｎ型ウェル領域２およびｐ型ウェル領域３としては、ＳｉまたはＧｅの半導体から構成される。
【００５４】
次に、第１実施形態の半導体装置の製造方法を説明する。なお、この製造方法においては、半導体基板はシリコン基板であるとして説明する。第１実施形態の半導体装置の製造工程を図１０乃至図１５に示す。
【００５５】
まず、例えば、シリコン基板１に、ＳＴＩ構造の素子分離層４によって分離されたｎ型ウェル領域２およびｐ型ウェル領域３を形成する。引き続き、シリコンウェハをドライプロセスあるいはウェットプロセスにより極薄い、本実施形態においては約０．６ｎｍの酸化膜が形成されるように酸化し、界面遷移層１９を得る。引き続きウェハ全面にＨｆＳｉＯＮ層２０を形成する。ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ層２０をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法により堆積した。このＨｆＳｉＯＮ層２０は、Ｈｆ／（Ｈｆ＋Ｓｉ）＝５０％、窒素濃度２０原子％である。また、堆積法としては、ＡＬＤ(Atomic Layer Deposition)法、ＭＢＥ(Molecular Beam Epitaxy)法、ＰＶＤ(Physical Vapor Deposition)法などを用いることができる。
【００５６】
界面遷移層１９の別の形成法として、ＨｆＳｉＯＮ層２０の成膜を、表面自然酸化膜を剥離したシリコンウェハ上に行ってもよい。この場合、ＨｆＳｉＯＮ成膜プロセス中にシリコン基板が酸化されて界面遷移層１９が形成され、その後にＨｆＳｉＯＮ層２０が成膜される。引き続いてウェハ全面にノンドープシリコン層２１を通常のＣＶＤ法により、本実施形態では膜厚５０ｎｍ堆積した。これにより、図１０に示した構造を完成させた。
【００５７】
次に、図１１に示すように、ｐ型ウェル領域３の上部にのみ例えばＳｉＮからなるマスク層２２を、通常のリソグラフィー技術とエッチング技術を用いて形成する。この構造に対し、Ａｌをイオン注入する。本実施形態におけるイオン注入条件は、加速エネルギーが１０ｋｅＶ、ドーズ量が１０１６／ｃｍ２であった。この条件では、Ａｌ元素はｎ型ウェル領域２上の厚さ５０ｎｍのノンドープシリコン層２１の内部に分布する。続いて、ＳｉＮからなるマスク層２２をリン酸などで剥離した後に、本構造を熱処理する。この熱処理により、ｎ型ウェル領域２上のノンドープシリコン層２１に注入されたＡｌ元素を深さ方向（基板方向）に拡散させ、界面遷移層１９とＨｆＳｉＯＮ層２０の界面近傍まで到達させる。この時の熱処理は、１０００℃、１分間程度であった。
【００５８】
ＡｌはＳｉとシリサイド反応しない材料なので、拡散がおきやすい。したがって、本発明の一実施形態においてＡｌイオン注入をして拡散を行うときの被注入材料としてはＳｉがふさわしい。
【００５９】
その後、シリコンウェハの全面に再び、例えばＳｉＮ層からなるマスク層２２ａを形成した後、ｎ型ウェル領域２、ｐ型ウェル領域３上にゲート電極形状のレジストパターン（図示せず）を形成し、マスク層２２ａ、ノンドープシリコン層２１、ＨｆＳｉＯＮ層２０、界面遷移層１９を一括加工することによって、図１２に示す構造を得ることが出来た。
【００６０】
引き続いて、通常のエクステンション領域６，８の形成、サイドウォール１５の形成、拡散層５，７の形成、層間絶縁膜１６の形成、平坦化のための研磨、たとえばＣＭＰ(Chemical mechanical polishing)などの通常の工程を経て、図１３に示す構造を得た。
【００６１】
この一連の製造工程において、本実施形態に特徴的なのは、ノンドープシリコン層２１には両チャネルトランジスタとも不純物が添加されていない点である。従来のシリコンゲート技術では、エクステンションあるいは拡散層形成のイオン注入時にゲート電極に対してもイオン注入を行っていた。しかし、本実施形態では、イオン注入時にシリコンゲート上にマスク層２２ａを設けて、イオン注入されることを防いだ。これは、注入された不純物が、後に行うシリコンゲートの金属シリサイド化反応を阻害し、両チャネルトランジスタ間で均一な金属シリサイド層の形成を妨げるのを防ぐ為である。
【００６２】
次に、図１３に示す構造に対し、ｐ型ウェル領域３の上部にのみバッファ層２３、Ｎｉ層２４、およびＮｉ拡散抑止層２５をスパッタ法などを用いて積層した。バッファ層２３はＴｉ、Ｚｒ、Ｈｆなどからなる金属層であり、本実施形態ではＴｉを４ｎｍ堆積した。Ｎｉ層２４の厚みは１５ｎｍであった。Ｎｉ拡散抑止層２５は、例えばＷなどからなる金属層であり、本実施形態ではその膜厚は２５ｎｍとした。以上の製造工程を経て、図１４に示す構造を得た。
【００６３】
引き続いて、図１４に示す構造の全面に例えば、膜厚１００ｎｍのＮｉ層２６をスパッタ法で堆積し、図１５に示す構造を得た。
【００６４】
図１５に示す構造を４００℃〜５００℃程度の温度条件、例えば４５０℃で１分間の熱処理を行うことで、ノンドープシリコン層２１をニッケルシリサイドへと構造変化させる。この際、ｎ型ウェル領域２上とｐ型ウェル領域３上のニッケルシリサイドの形成様式は異なり、結果として形成されるニッケルシリサイドの相が互いに異なる。ｎ型ウェル領域２上では厚さ５０ｎｍのノンドープシリコン層２１と厚さ１００ｎｍのＮｉ層２６が直接反応し、４００℃〜５００℃の初期核生成相であるＮｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２などが析出、成長する。ノンドープシリコン層２１に対し、Ｎｉ層２６の膜厚を充分厚く設定することにより、ＨｆＳｉＯＮ層１０と接するように、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２が形成される。
【００６５】
一方、ｐ型ウェル領域上では、厚さ５０ｎｍのノンドープシリコン層２１と厚さ１５ｎｍのＮｉ層２４が、Ｔｉ層２３を間に挟んだ形で反応を起こす。この際、Ｔｉ層２３はＮｉ原子の拡散の緩衝層として作用し、ノンドープシリコン層２１へのＮｉのフラックスを少なくするため、シリサイド反応の反応フロントにおいてはシリコンリッチ相であるＮｉＳｉ２層が核生成、成長する。このような形成法により、通常は６５０℃以上まで昇温しないと形成されないＮｉＳｉ２層が４００℃〜５００℃程度の低い温度で形成できる。そして、ｐ型ウェル領域３上のニッケル層２４とノンドープシリコン層２１との膜厚比を５／１８以上、１／２以下に調整することにより、ＨｆＳｉＯＮ層１３と接する領域までＮｉＳｉ２が形成される。この比が５／１８以下だとノンドープシリコン層２１が消費されずに残ってしまう。さらに１／２以上だと、この温度領域でＮｉＳｉ２よりも熱力学的に安定なＮｉリッチなシリサイド層への相転移が起きてしまう。
【００６６】
なお、Ｎｉ拡散抑止層２５の働きで、その上部にあるニッケル層２６の下方への拡散は起きない。上記では一例としてＷを挙げたが、Ｎｉ拡散防止層は４００℃〜５００℃の熱処理プロセスにおいて上方のＮｉ層からのＮｉ原子拡散を抑止できるものならば何でも良く、その膜厚もその機能を有するように適宜設定される。一般的には、上記に挙げたＷのほかに、窒化チタン、窒化タンタル、窒化チタンシリサイド、窒化タンタルシリサイド、窒化タンタルアルミニウムなどが拡散バリア層として優れている。
【００６７】
なお、これらのニッケルシリサイドに若干量の他金属元素、例えばシリサイドの構造体熱性を向上させるために金属比率で５％程度のＰｔなどが含まれていても本実施形態の効果には大きな影響を与えない。
【００６８】
引き続いて、未反応のＮｉ層２４、Ｔｉバッファ層２３を硫酸によりニッケルシリサイドと選択的に剥離し、再び平坦化工程を施すことによって、図９に示す構造が得られた。
【００６９】
本実施形態においては、ｐチャネルＭＩＳトランジスタ１７のゲート電極１１にＮｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２などのニッケルリッチなシリサイドを用いている。これらのシリサイドの仕事関数は４．８５ｅＶ程度である。これに加え、先述のように、ＨｆＳｉＯＮ層１０と、界面遷移層９との界面にアルミニウムが分布することで、フラットバンド電圧Ｖｆｂは０．２５Ｖ余り正シフトし、見かけ上の仕事関数は５．１０ｅＶ余りになる。従来のポリＳｉゲート技術のｐチャネルＭＩＳトランジスタに用いたｐ＋ポリの仕事関数は５．２０ｅＶ程度なので、本実施形態のｐチャネルＭＩＳトランジスタのしきい値電圧ＶｔｈはポリＳｉゲートよりも０．１Ｖ余り高くなるだけである。一方、ｎチャネルＭＩＳトランジスタ１８のゲート電極１４にはＮｉＳｉ２を用いており、ＨｆＳｉＯＮゲート絶縁膜上におけるその実効仕事関数は４．３ｅＶ程度である。従来のポリＳｉゲート技術のｎチャネルＭＩＳトランジスタに用いたｎ＋ポリの仕事関数は４．０５ｅＶ程度なので、本実施形態のｎチャネルＭＩＳトランジスタ１８のしきい値電圧ＶｔｈはポリＳｉゲートよりも０．２５Ｖあまり高くなるだけである。
【００７０】
このように、本実施形態のニッケルシリサイド／ＨｆＳｉＯＮを含むゲートスタックでは、両トランジスタともポリＳｉゲートの場合と比べわずかしきい値電圧Ｖｔｈが高くなるのみであり、チャネル不純物濃度の最適化などによって充分しきい値を理想的な値に調整できる。
【００７１】
本実施形態により、ＦＵＳＩ技術とＨｉｇｈ−ｋ技術の組み合わせが、適正なしきい値電圧Ｖｔｈとともに利用できるようになる。このように第１実施形態によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もない高性能なゲート電極を有し、ゲート絶縁膜の漏れ電流が少ないＣＭＯＳデバイスを得ることができる。
【００７２】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、そのゲート長方向の断面を図１６に示す。
【００７３】
本実施形態のＣＭＯＳトランジスタは、図９に示す第１実施形態のＣＭＯＳトランジスタにおいて、ｐチャネルＭＩＳトランジスタ１７のＨｆＳｉＯＮ層１０とゲート電極１１の間にＡｌＯｘ層２７を設けた構成となっている。このように、ＡｌＯｘ層２７を設けたことにより、ＡｌＯｘ層２７からはＡｌがＨｆＳｉＯＮ層１０に拡散し、逆にＨｆＳｉＯＮ層１０からＡｌＯｘ層２７に向けてＨｆが原子拡散する。この相互拡散の結果、本実施形態においては、ＡｌＯｘ層２７とＨｆＳｉＯＮ層１０との界面に対し、少なくともＡｌＯｘ層２７側に０．３ｎｍの領域、ＨｆＳｉＯＮ側に０．３ｎｍの範囲において、ＨｆＳｉＯＮ層１０側ではアルミニウムの濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下であり、ＡｌＯｘ層２７側ではハフニウムの濃度が１ｘ１０２２ｃｍ−３以上、３ｘ１０２２ｃｍ−３以下、となっている。その他の構成は第１実施形態と同一である。
【００７４】
第２実施形態ではｐチャネルＭＩＳトランジスタ１７にＡｌＯｘ層２７が存在する為、ＨｆＳｉＯＮ層１０とＡｌＯｘ層２７との界面における双極子の作用によってフラットバンド電圧Ｖｆｂが０．１Ｖ正方向にシフトし、ニッケルリッチシリサイドなどからなるゲート電極１１の見かけ上の仕事関数は第１実施形態の場合よりも高い５．２ｅＶ程度となる。これは従来のｐ＋ポリゲートと同等の値であり、本実施形態ではｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを調整するのに特別な手法をとらなくて済むという利点がある。ｎチャネルＭＩＳトランジスタ１８の構成は第１実施形態と同一であり、作用効果も同一である。
【００７５】
次に、第２実施形態の半導体装置の製造方法を説明する。
【００７６】
本実施形態の半導体装置の製造工程を図１７乃至図２２に示す。
【００７７】
第１実施形態と同様に、半導体基板１に、ＳＴＩ構造の素子分離層４によって分離されたｎ型ウェル領域２およびｐ型ウェル領域３を形成したのち、界面遷移層１９、ＨｆＳｉＯＮ層２０をウェハ全面に形成する。本実施形態ではさらに、ウェハ全面にＡｌＯｘ層２７を形成した。ＡｌＯｘ層の形成は、ＣＶＤ、ＡＬＤ、スパッタ法などによって行うことが出来る。本実施形態では、膜厚１ｎｍのＡｌＯｘ層２７をＡＬＤ法によって堆積し、図１７に示す構造を得た。
【００７８】
その後、ｎ型ウェル領域２上のみにマスク層２２を形成し、図１８に示す構造を得た。
【００７９】
引き続いてマスク層２２で覆われていない部分のＡｌＯｘ層２７をウェットエッチングにより剥離する。引き続いてマスク層２２を除去し、Ａｌを拡散させる為の熱処理を行う。熱処理条件は１０００℃、３０秒であった。この熱処理工程により、ｎ型ウェル領域２の上部においてのみＡｌＯｘ層２７からＨｆＳｉＯＮ／界面遷移層界面にＡｌが熱拡散し、負の固定電荷を形成する。このようにして図１９に示す構造を得た。
【００８０】
その後、ウェハ全面にＣＶＤ法などによりポリシリコン層２１、マスク層２２ａを堆積し、図２０に示す構造を得た。
【００８１】
引き続いて通常のプロセスによりｎ型ウェル領域２上、ｐ型ウェル領域３上にゲート電極形状のレジストパターン（図示せず）を形成し、マスク層２２ａ、ノンドープシリコン層２１、ＡｌＯｘ層２７、ＨｆＳｉＯＮ層２０、界面遷移層１９を、通常のエッチングプロセスによって一括加工した。ここで、ｎ型ウェル領域２上にのみＡｌＯｘ層２７が存在するが、その膜厚はきわめて薄いため、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタ間でエッチング時間のずれなどはおき得ない。以上の工程を経て、図２１に示す構造を得る。
【００８２】
引き続いて、通常のエクステンション領域６，８の形成、サイドウォール１５の形成、拡散層５，７の形成、層間絶縁膜１６の形成、平坦化のための研磨（例えばＣＭＰ）などの通常の工程を経て、図２２に示す構造を得た。
【００８３】
さらに、第１実施形態と同様に、ニッケルシリサイド相の作りわけ工程を施し、未反応のＮｉ、Ｔｉバッファ層を硫酸によりニッケルシリサイドと選択的に剥離し、再び平坦化工程を施すことによって、図１６に示す構造が得られた。上記説明した第２実施形態によれば、従来技術のようにＨｆＳｉＯＮ膜をＰチャネルＭＩＳトランジスタの部分のみ薄膜化するような工程が必要なく、現実的なプロセスでデバイスを製造することが出来る。
【００８４】
（第３実施形態）
次に、本発明の第３実施形態の半導体装置を、図２３を参照して説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、図９に示す第１実施形態のＣＭＯＳトランジスタとは以下の点で異なっている。
【００８５】
本実施形態のｐチャネルＭＩＳトランジスタ１７は、ＨｆＳｉＯＮ層１０とゲート電極３０の間にＡｌＯｘ層２８が設けられており、少なくともＨｆＳｉＯＮ層１０と界面遷移層９との界面近傍（界面を含む領域）にはＡｌ原子が分布している。また、ｎチャネルＭＩＳトランジスタ１８は、ＨｆＳｉＯＮ層１３とゲート電極３１の間にＡｌＯｘ層２９が設けられており、少なくともＨｆＳｉＯＮ層１３と界面遷移層１２との界面近傍（界面を含む領域）にはＡｌ原子が分布している。更に、ｎチャネルＭＩＳトランジスタのＡｌＯｘ層２９とゲート電極３１との界面には不純物偏析層３２が形成されている。そして、ｐチャネルＭＩＳトランジスタ１７のゲート電極３０は仕事関数が４．７５ｅＶ以上の材料で構成され、ｎチャネルＭＩＳトランジスタ１８のゲート電極３１は仕事関数が４．２５ｅＶ以下の材料で構成されている。
【００８６】
第３実施形態ではｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタともにＡｌＯｘ層２８，２９を有し、かつＨｆＳｉＯＮ層と界面遷移層との界面近傍（界面を含む領域）にＡｌ原子を配しているため、定常的に＋０．３５Ｖのフラットバンド電圧Ｖｆｂのシフトが起きている。ここで、本実施形態においては、ｐチャネルＭＩＳトランジスタ１７のゲート電極３０に仕事関数が４．７５ｅＶ以上の材料を用いている為、実効仕事関数は５．１０ｅＶ以上となり、ｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈは低く設定できる。一方、ｎチャネルＭＩＳトランジスタ１８のゲート電極３１には仕事関数が４．２５ｅＶ以下の材料を用いている。本実施形態ではＡｌＯｘ層の作用で定常的に０．３５ｅＶのフラットバンド電圧Ｖｆｂの正シフトが起きているが、これをキャンセルするべく、ゲート電極３１とＡｌＯｘ層２９との界面に不純物偏析層３２を設けている点が特色である。不純物偏析層３２はおおよそ−０．３ｅＶのフラットバンド電圧Ｖｆｂのシフト効果を有するので、Ａｌに起因するフラットバンド電圧の正シフトをキャンセルし、かつ見かけの仕事関数をわずかにメタル材料本来の仕事関数から下げることが出来る。具体的には、本実施形態のｎチャネルＭＩＳトランジスタ１８の実効的な仕事関数は４．３０ｅＶ以下となる。本実施形態は第２実施形態のようにｐチャネルＭＩＳトランジスタのみにＡｌＯｘ層を配する必要が無く、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタでゲート絶縁膜構造が同一である為、デバイス集積化が容易である。また本実施例は第１、第２実施形態のように金属シリサイドではなく、金属、あるいはその化合物（シリサイド以外）を用いる為、原理的にその比抵抗が小さく、ゲート寄生抵抗が小さくてすむという特徴も有する。
【００８７】
次に、第３実施形態による半導体装置の製造方法を説明する。
【００８８】
本実施形態の半導体装置の製造工程を図２４乃至図２７に示す。第２実施形態の図１７に示したと同様の工程を経て、図２４に示す構造を得た。
【００８９】
引き続き、ｎ型ウェル領域２上に仕事関数が４．７５ｅＶ以上の金属膜３０、ｐ型ウェル領域３上に仕事関数が４．２５ｅＶ以下の金属膜３１を形成する。本実施形態においては、金属膜３０として仕事関数が４．８ｅＶのタンタルカーバイドを、金属膜３１として仕事関数が４．２ｅＶのタンタルカーバイドを、スパッタ法によって５０ｎｍ堆積した。タンタルカーバイドは同一物質であってもその配向性を制御することで仕事関数を上記のように制御することが可能であり、高仕事関数とするためにはＴａＣ（１１１）配向させ、低仕事関数とするにはＴａＣ（２００）配向させればよい。さらに、Ａｌを拡散させる為の熱処理を行う。熱処理条件は１０００℃、３０秒であった。この熱処理工程により、ＡｌＯｘ層２７からＨｆＳｉＯＮ２０／界面遷移層１９の界面にＡｌが熱拡散し、負の固定電荷を形成する。このようにして、図２５に示す構造を得た。
【００９０】
次に、ｎ型ウェル領域２、ｐ型ウェル領域３上にレジストによってゲート電極形状のパターンを形成し（図示せず）、これをマスクとして金属膜３０、金属膜３１、ＡｌＯｘ層２７、ＨｆＳｉＯＮ層２０、界面遷移層１９を一括加工した。ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタで同じ金属ゲート材料（タンタルカーバイド）を使っている為にこのような一括加工が可能となり、プロセス数の低減がもたらされている。レジストを剥離することで図２６に示す構造を得た。本実施例のＴａＣゲート電極は耐酸化性、耐薬品性に優れており、レジストを剥離するプロセスに通常用いられる酸素アッシング、硫酸と過酸化水素水の混合溶液処理などを通しても、その構造にほとんど変化が現れない。
【００９１】
引き続いて、通常のエクステンション領域６，８の形成、サイドウォール１５の形成、拡散層５，７の形成、層間絶縁膜１６の形成、平坦化のための研磨（例えばＣＭＰなどの）通常の工程を経た後、ｎ型ウェル領域２の上部にのみマスク層２２を形成し、図２７に示す構造を得た。
【００９２】
この後、マスク層２２で被覆されていない部分にｎ型のドーパント元素、例えば、リン、アンチモンなどをイオン注入する。イオン注入の加速エネルギーは、注入イオンがゲート電極３１内にとどまるように適宜設定すればよい。イオン注入量は、１ｘ１０１５ｃｍ−２以上に設定することで仕事関数を低下させる作用を得ることが出来る。イオン注入後、８００℃、１分間程度の熱処理によってドーパント元素をゲート電極３１とＡｌＯｘ層２９との界面に偏析させ、−０．４ｅＶのフラットバンド電圧Ｖｆｂの変調作用を得る。その後、マスク層２２を剥離し、再びデバイスの平坦化工程を施すことによって図２３に示す構造を完成させた。
【００９３】
上記説明では熱処理条件として８００℃、１分と記載したが、これは本発明の効果を得る為の一つの条件を示したに過ぎず、実施に際してこの条件に限定されるものではない。構造として、金属ゲートとＡｌＯｘ層の界面にドーパント原子が到達していれば良い。ただし、本発明の金属ゲートはＡｌを拡散させるための高温プロセス（１０００℃）に耐える材料である必要がある。この観点から、本発明の金属ゲートは高融点でなくてはならず、高融点であるがゆえにドーパントを熱拡散させるためには相応の高い温度が必要であり、その典型的な温度は８００℃以上と考えられる。
【００９４】
第１実施形態〜第３実施形態の構造で得られるゲート電極の実効仕事関数を図２８にまとめた。第２実施形態は第１実施形態よりもｐチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを低く出来るが、ＡｌＯｘ層をｐチャネルＭＩＳトランジスタのみに残さなければならず、工程が複雑である。
【００９５】
第３実施形態はピュアメタルゲート技術の活用であり、本発明の各実施形態の中では特にｎチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈを低く設定するのに有利であるとともに、メタルであるがゆえの低抵抗率の利益を享受することが出来る。また、第３実施形態は第１実施形態と同様、ゲート絶縁膜をｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタで作り分けないですむという集積化上の大きな利点を有する。ただしピュアメタルゲート技術なので、ＦＵＳＩ技術のように従来技術に整合性の良いプロセスではない点が難点である。
【００９６】
以上、第１〜第３実施形態においては、現状の平面型トランジスタを例にとって説明したが、本発明の本質はＣＭＯＳトランジスタのゲート電極／ゲート絶縁膜積層構造にあるので、その適用範囲はトランジスタ形状に制限されない。したがって、平面型トランジスタだけでなく、ＦＩＮトランジスタのような立体型トランジスタへの適用ももちろん可能である。
【００９７】
本発明は、上記実施形態に限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００９８】
【図１】本発明の一実施形態で用いたＭＩＳキャパシタの断面模式図。
【図２】図１に示すキャパシタ構造を熱処理した際のフラットバンド電圧（Ｖｆｂ）の熱処理温度に対しての臨界的変化を示す図。
【図３】図２の実験結果に対応したゲートスタック構造内部の原子配置変化を調べた実験結果を示す図。
【図４】図２の熱処理温度８００℃以下で得られるＶｆｂシフトの原因を表した模式図。
【図５】図２の熱処理温度１０００℃以上で得られるＶｆｂシフトの起源を表した模式図。
【図６】ＨｆＳｉＯＮ結晶化挙動の組成依存性を調べた実験結果を示す図。
【図７】本発明の一実施形態における積層ゲート絶縁膜同士の界面の定義を説明する図。
【図８】ＡｌＯｘ中へのＨｆＳｉＯＮからのＨｆ拡散の温度依存性を調べた実験結果を示す図。
【図９】第１実施形態によるＣＭＯＳＦＥＴの断面図。
【図１０】第１実施形態による半導体装置の製造工程を示す断面図。
【図１１】第１実施形態による半導体装置の製造工程を示す断面図。
【図１２】第１実施形態による半導体装置の製造工程を示す断面図。
【図１３】第１実施形態による半導体装置の製造工程を示す断面図。
【図１４】第１実施形態による半導体装置の製造工程を示す断面図。
【図１５】第１実施形態による半導体装置の製造工程を示す断面図。
【図１６】第２実施形態による半導体装置の断面図。
【図１７】第２実施形態による半導体装置の製造工程を示す断面図。
【図１８】第２実施形態による半導体装置の製造工程を示す断面図。
【図１９】第２実施形態による半導体装置の製造工程を示す断面図。
【図２０】第２実施形態による半導体装置の製造工程を示す断面図。
【図２１】第２実施形態による半導体装置の製造工程を示す断面図。
【図２２】第２実施形態による半導体装置の製造工程を示す断面図。
【図２３】第３実施形態による半導体装置の断面図。
【図２４】第３実施形態による半導体装置の製造工程を示す断面図。
【図２５】第３実施形態による半導体装置の製造工程を示す断面図。
【図２６】第３実施形態による半導体装置の製造工程を示す断面図。
【図２７】第３実施形態による半導体装置の製造工程を示す断面図。
【図２８】各実施形態により得られる実効仕事関数と、その寄与の内訳を示す図。
【図２９】本発明の一実施形態による半導体装置のゲート漏れ電流のゲート絶縁膜の膜厚依存性を示す図。
【図３０】８００℃でアニールした場合における本発明の一実施形態による半導体装置のＡｌの拡散を示す断面図。
【図３１】１０００℃でアニールした場合における本発明の一実施形態による半導体装置のＡｌとＨｆの拡散を示す断面図。
【符号の説明】
【００９９】
１  半導体基板
２  ｎ型ウェル領域
３  ｐ型ウェル領域
４  素子分離層
５  ｐ型拡散層
６  ｐ型エクステンション層
７  ｎ型拡散層
８  ｎ型エクステンション層
９  界面遷移層
１０  ＨｆＳｉＯＮ層
１１  ゲート電極層
１２  界面遷移層
１３  ＨｆＳｉＯＮ層
１４  ゲート電極層
１５  サイドウォール
１６  層間絶縁層
１７  ｐチャネルＭＩＳトランジスタ
１８  ｎチャネルＭＩＳトランジスタ
１９  界面遷移層
２０  ＨｆＳｉＯＮ層
２１  ノンドープシリコン層
２２  マスク層
２２ａ  マスク層
２３  シリサイド化バッファ層
２４  ニッケル層
２５  Ｎｉ拡散抑止層
２６  ニッケル層
２７  ＡｌＯｘ層
２８  ＡｌＯｘ層
２９  ＡｌＯｘ層
３０  金属層
３１  金属層
３２  不純物偏析層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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