(57)【要約】【課題】  層間絶縁膜にＬｏｗ−ｋ絶縁膜を用いた半導体装置でのダイシングライン上に設けられたテスト用半導体素子起因の膜ハガレを抑制する。【解決手段】  層間絶縁膜にＬｏｗ−ｋ絶縁膜を用いた半導体装置２２は、回路領域２３とその四方の端部に隣接配置されるダイシングライン２４から構成されている。ダイシングライン２４のＸ軸方向及びＹ方向にはダイシングラインモニター素子が、それぞれ設けられている。Ｘ軸方向に配置されるダイシングモニター素子２５ａ乃至２５ｃ、２５ｇ、２５ｈ、２５ｊは、半導体装置２２の端部から、チップ端とモニター素子領域の間隔Ｘｂ以上離間配置されている。Ｙ軸方向に配置されるダイシングモニター素子２５ｄ乃至２５ｆ、２５ｋ、２５ｍ、２５ｎは、半導体装置２２の端部から、チップ端とモニター素子領域の間隔Ｙｂ以上離間配置されている。【選択図】  図１
2007258381.tif 000002
【特許請求の範囲】
【請求項１】
集積回路が設けられる回路領域と、
前記回路領域の四方に隣接配置され、Ｘ方向及びＹ方向のチップ辺の１０％領域を除いた
領域にダイシングラインモニター素子を有するダイシングラインと、
を具備し、少なくとも１層以上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられることを特徴
とする半導体装置。
【請求項２】
集積回路が設けられる回路領域と、
前記回路領域の四方に隣接配置され、Ｘ方向のチップ辺の１０％領域を除いた領域或いは
Ｙ方向のチップ辺の１０％領域を除いた領域にダイシングラインモニター素子を有するダ
イシングラインと、
を具備し、少なくとも１層以上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられることを特徴
とする半導体装置。
【請求項３】
基板上に設けられ、表面にパッドと、ダイシングラインのＸ方向及びＹ方向のチップ辺
の１０％領域を除いた領域にダイシングラインモニター素子とを有する少なくとも１層以
上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられる半導体チップを具備し、
前記半導体チップの前記パッドと接続端子がボンディングワイヤで電気的に接続され、前
記半導体チップ、前記接続端子、及び前記ボンディングワイヤが樹脂封止され、露呈され
た外部端子が前記接続端子と電気的に接続されることを特徴とする半導体装置。
【請求項４】
前記ｌｏｗ−ｋ絶縁膜の比誘電率は２．０以上、３．０以下の範囲であることを特徴と
する請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
集積回路が設けられる回路領域と、前記回路領域の四方に隣接配置され、Ｘ方向のチッ
プ辺の１０％領域を除いた領域にダイシングラインモニター素子を有するダイシングライ
ンとを有し、少なくとも１層以上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられる半導体装
置の製造方法であって、
Ｘ方向の前記ダイシングラインを１‘ｓｔダイシングする工程と、
Ｙ方向の前記ダイシングラインを２‘ｎｄダイシングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路が設けられた半導体装置のダイシングライン上に形成される
モニター素子に関するものである。
【背景技術】
【０００２】
半導体集積回路が設けられた半導体装置では、チップ面積の増大を抑制するために半導
体素子特性やプロセス診断のためのテスト用半導体素子（ダイシングラインモニター素子
とも呼称される）がダイシングライン（スクライブラインとも呼称される）上に配置形成
される。半導体装置の最終製造工程後に行われる半導体装置の良否判定と共に、半導体装
置がダイシングによりチップ分離される前に、このテスト用半導体素子は、例えば、所定
の素子特性規格或いはプロセス規格内か否かの判定用に端子にプロービング測定し、取得
した情報を製造工程にフィードバックしている（例えば、特許文献１参照。）。
【０００３】
近年、半導体素子の微細化、多層配線化の進展に伴い、配線容量の増大を抑制するため
に、層間絶縁膜にＣＶＤ法によるシリコン酸化膜よりも比誘電率の低いＬｏｗ−ｋ絶縁膜
が採用されている（例えば、ノード１３０ｎｍ以下のＬＳＩ世代に）。このＬｏｗ−ｋ絶
縁膜はシリコン酸化膜よりも、機械的強度が低く、配線材料との密着性が低く、ダイシン
グ工程や半導体素子の樹脂封止工程で膜ハガレが発生する問題点がある。更に、樹脂封止
半導体装置の実使用を想定した温度サイクル信頼性試験において、膜ハガレが回路領域ま
で進行して半導体装置の致命的な不良の原因となる可能性がある。
【特許文献１】特開平９−２７５１８８号公報（頁５、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ダイシングライン上に設けられたテスト用半導体素子起因の膜ハガレを抑制
できる、層間絶縁膜にＬｏｗ−ｋ絶縁膜を用いた半導体装置及びその製造方法を提供する
。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、集積回路が設けられる回
路領域と、前記回路領域の四方に隣接配置され、Ｘ方向及びＹ方向のチップ辺の１０％領
域を除いた領域にダイシングラインモニター素子を有するダイシングラインとを具備し、
少なくとも１層以上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられることを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、集積回
路が設けられる回路領域と、前記回路領域の四方に隣接配置され、Ｘ方向のチップ辺の１
０％領域を除いた領域にダイシングラインモニター素子を有するダイシングラインとを有
し、少なくとも１層以上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられる半導体装置の製造
方法であって、Ｘ方向の前記ダイシングラインを１‘ｓｔダイシングする工程と、Ｙ方向
の前記ダイシングラインを２‘ｎｄダイシングする工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ダイシングライン上に設けられたテスト用半導体素子起因の膜ハガレ
を抑制できる、層間絶縁膜にＬｏｗ−ｋ絶縁膜を用いた半導体装置及びその製造方法を提
供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は
、半導体集積回路が設けられた半導体装置が半導体ウエーハ上に形成された状態を示す平
面図、図２は図１のＡ−Ａ断面に沿う半導体装置の断面図、図３は樹脂封止半導体装置を
示す断面図である。本実施例では、半導体装置のＸ方向及びＹ方向のダイシングライン上
にモニター素子を設けている。
【００１０】
図１に示すように、半導体装置（半導体チップ）２２は、半導体集積回路が設けられる
回路領域２３と、回路領域２３の四方の端部に隣接配置されるダイシングライン２４（ス
クライブラインとも呼称される）から構成され、半導体ウエーハ２１上に繰り返し複数配
置形成されている。半導体装置２２は、横方向寸法がＸａ、縦方向寸法がＹａで、回路領
域２３にメモリ、入出力回路及びロジック回路などが設けられたＳｏＣ（System  on  a
Chip）としてのＬＳＩで、ここで、Ｘａ及びＹａは１８ｍｍである。
【００１１】
ダイシングライン２４は、ダイシング幅Ｗを有している。図中上下方向の上側のＸ軸方
向にはダイシングラインモニター素子２５ａ乃至２５ｃが、図中上下方向の下側のＸ軸方
向にはダイシングラインモニター素子２５ｇ、２５ｈ及び２５ｊが、図中左右方向の右側
のＹ軸方向にはダイシングラインモニター素子２５ｄ乃至２５ｆが、図中左右方向の左側
のＹ軸方向にはダイシングラインモニター素子２５ｋ、２５ｍ及び２５ｎが、それぞれ設
けられている。ダイシングラインモニター素子２５ａ乃至２５ｃ、２５ｄ乃至２５ｆ、２
５ｇ、２５ｈ及び２５ｊ、２５ｋ、２５ｍ及び２５ｎとダイシングライン２４の端部は、
それぞれモニター素子領域と回路領域の間隔Ｗｓで離間されている。
【００１２】
ダイシングラインモニター素子２５ａ乃至２５ｈ、２５ｊ、２５ｋ、２５ｍ、２５ｎは
、素子特性評価用、プロセス診断用などの素子からなり、露呈された端子（パッドとも呼
称される）を介してプロービング測定し、取得された情報が製造工程にフィードバックで
きるようになっている。
【００１３】
Ｘ軸方向に配置されるダイシングモニター素子２５ａ乃至２５ｃ、２５ｇ、２５ｈ、２
５ｊは、半導体装置（半導体チップ）２２の端部から、チップ端とモニター素子領域の間
隔Ｘｂ以上離間配置されている。Ｙ軸方向に配置されるダイシングモニター素子２５ｄ乃
至２５ｆ、２５ｋ、２５ｍ、２５ｎは、半導体装置（半導体チップ）２２の端部から、チ
ップ端とモニター素子領域の間隔Ｙｂ以上離間配置されている。半導体装置２２の四隅に
はモニター素子を配置しない領域２６ａ乃至２６ｄが設けられている。
【００１４】
ここで、半導体装置２２の横方向寸法Ｘａ、チップ端とモニター素子領域の間隔Ｘｂ、
半導体装置２２の縦方向寸法Ｙａ、及びチップ端とモニター素子領域の間隔Ｙｂの関係は
、それぞれ、
(Ｘｂ／Ｘａ)×100＝(Ｙｂ／Ｙａ)×100＝10％・・・・・・・式（１）
に設定されている。
【００１５】
図２に示すように、半導体装置２２では、半導体基板１の表面（第一主面）の回路領域
２３及びダイシングライン２４のダイシングラインモニター素子領域に半導体基板１とは
逆導電型の拡散層２が、それぞれ選択的に形成されている。回路領域２３の拡散層２は、
例えば、トランジスタのソース或いはドレインとなり、ダイシングラインモニター素子領
域の拡散層２は、例えば、プロセスモニター素子の拡散層となっている。
【００１６】
半導体基板１の表面（第一主面）上には、第１の層間絶縁膜３が設けられている。拡散
層２上の第１の層間絶縁膜３の一部はエッチング開口され、開口部には、例えば、タング
ステン（Ｗ）からなる第１のビア４が選択的に形成されている。第１のビア４及びその周
囲上には第１の金属配線６が選択的に形成され、第１の金属配線６が設けられていない領
域には第１の金属配線６と略同じ厚さを有する第２の層間絶縁膜５が選択的に形成されて
いる。
【００１７】
第２の層間絶縁膜５及び第１の金属配線６上には、第３の層間絶縁膜７が形成されてい
る。ここで、第３の層間絶縁膜７には、比誘電率２．９のＬｏｗ−ｋ絶縁膜で、ＰＥ−Ｃ
ＶＤ（Plasma  Enhanced  Chemical  Vapor  Deposition）法で形成される炭素添加シリ
コン酸化膜（ＳｉＯＣ膜或いはＳｉＯＣＨ膜とも呼称される）を用いているが、比誘電率
が第３の層間絶縁膜７と同等の無機系材料で構成されるＬｏｗ−ｋ絶縁膜（ＨＳＱ（Hydr
ogen  Silsesquioxane）や多孔質シリカ）、或いは比誘電率が第３の層間絶縁膜７と同等
の有機系材料で構成されるＬｏｗ−ｋ絶縁膜（ＭＳＱ(Methlsilsesquioxane)、ＰＡＥ(Po
ly  Arylene  Ether)、或いはＢＣＢ(Benzocyclobuten)）などを代わりに用いてもよい。
【００１８】
なお、比誘電率の算出方法は、単位面積当たりの静電容量を算出してその値を絶縁膜の
厚さでわるＣＶ法や、電子エネルギー損出分光法（Electron  Energy  Loss  Spectrosco
py）などを用いる。電子エネルギー損出分光法は、価電子ＥＥＬＳ法とも呼称される。電
子エネルギー損出分光法の場合、ＣＶ法に比べ微少領域の比誘電率の算出ができ、且つ静
電容量の算出などの余分なスッテップを必要としないので、例えば、ノード１３０ｎｍ以
下のＬＳＩに用いられるＬｏｗ−ｋ絶縁膜などの比誘電率の算出に用いられている。
【００１９】
第１の金属配線６上の第３の層間絶縁膜７の一部はエッチング開口され、開口部には、
第２のビア８及び第２の金属配線９が選択的に形成されている。第２のビア８及び第２の
金属配線９は、例えば、デュアルダマシン法にて形成される。第３の層間絶縁膜７及び第
２の金属配線９上には、最上層の絶縁膜１０が形成され、第２の金属配線９上の絶縁膜１
０が開口された領域には最上層の金属配線であるパッド１１が露呈形成されている。ここ
では、半導体装置２２を電気的に接続する多層配線として、金属配線６及び９（２層配線
）を用いているが、３層配線以上を用いてもよい。その場合、第４以上の層間絶縁膜に比
誘電率が第３の層間絶縁膜７と同等のＬｏｗ−ｋ絶縁膜を用いるのが好ましい。また、第
２の層間絶縁膜に比誘電率が第３の層間絶縁膜７と同等のＬｏｗ−ｋ絶縁膜を用いてもよ
い。ここでは、半導体基板１の表面（第一主面）の回路領域２３及びダイシングライン２
４のダイシングラインモニター素子領域を同一構造にしているが、必ずしも同一構造にし
なくともよい。
【００２０】
図３に示すように、樹脂封止半導体装置３１には、半導体装置（半導体チップ）２２、
モールド樹脂３２、基板３３、接着層３４、複数のボンディングワイヤ３５、複数の接続
端子３６、複数の接続リード３７、及び複数のボール端子３８が設けられている。樹脂封
止半導体装置３１は、樹脂封止型ＢＧＡ（Ball  Grid  Array）であり、半導体装置（半
導体チップ）２２、基板３３の表面部、接着層３４、複数のボンディングワイヤ３５、複
数の接続端子３６、及び複数の接続リード３７はモールド樹脂３２にて封止されている。
【００２１】
基板３４は、例えば、ガラスエポキシ基板から構成され、両端部には、例えば、Ｃｕ（
銅）からなる接続リード３７が複数埋め込まれ、接続リード３７と半導体装置（半導体チ
ップ）２２の間の表面上（第１主面上）には接続端子３６が複数設けられている。この接
続リード３７は、外部端子としてのボール端子３８と接続端子３６を電気的に接続する。
なお、ガラスエポキシ基板の代わりにポリイミド基板などを用いてもよい。
【００２２】
半導体装置（半導体チップ）２２は、接着層３４、例えば、絶縁タイプポリイミド樹
脂により基板３３の中央部の表面上（第１主面上）に接着固定され、チップ端にパッド１
１が複数設けられている。なお、絶縁タイプポリイミド樹脂の代わりに絶縁性樹脂ペース
トなどを用いてもよい。
【００２３】
ボンディングワイヤ３５は、一端が接続端子３６に接続され、他端がパッド１１に接続
されている。ボール端子３８は、例えば、Ａｕ（金）バンプから構成されている。なお、
Ａｕバンプの代わりに半田ボールなどを用いてもよい。
【００２４】
次に、樹脂封止半導体装置に搭載されている半導体装置（半導体チップ）の膜ハガレに
ついて図４乃至図７を参照して説明する。図４は樹脂封止半導体装置に設けられている半
導体装置の中心からの距離に対する主応力の関係を示す図、図５は樹脂封止半導体装置に
設けられている半導体装置の中心からの距離に対するせん断応力の関係を示す図、図６は
樹脂封止半導体装置に設けられている半導体装置の膜ハガレ発生率を示す図、図７は半導
体ウエーハのダイシング直後での従来の膜ハガレ発生を示す平面図である。ここで、図４
及び図５に示す応力はシミュレーションを用いて算出したものであり、図６に示す信頼性
試験とはＴＣＴ（Temperature  Cycling  Test）−ＭＩＬ試験である。また、図６に示す
従来とはダイシングラインモニター素子をダイシングラインが交差する領域含め自由に配
置した場合である。
【００２５】
図４に示すように、半導体装置（半導体チップ）２２の中心からチップ辺の１０％領域
に達する前（点Ａ）までは、半導体装置（半導体チップ）２２にかかる主応力は略同一の
値となっている。点Ａからは半導体装置（半導体チップ）２２にかかる主応力は増大し、
半導体装置（半導体チップ）２２の端（点Ｂ）で最大値となる。本実施例では、ダイシン
グラインモニター素子をチップ辺の１０％領域には配置していないので、ダイシングライ
ンモニター素子のかかる主応力はほぼ一定の低い値である。
【００２６】
図５に示すように、半導体装置（半導体チップ）２２の中心からチップ辺の１０％領域
に達する前（点Ａ）までは、半導体装置（半導体チップ）２２にかかるせん断応力は微増
する。点Ａからは半導体装置（半導体チップ）２２にかかるせん断応力は急激に増大し、
半導体装置（半導体チップ）２２の端（点Ｂ）で最大値となる。本実施例では、ダイシン
グラインモニター素子をチップ辺の１０％領域には配置していないので、ダイシングライ
ンモニター素子のかかるせん断応力は低い値である。
【００２７】
図６に示すように、ダイシングラインモニター素子をダイシングラインが交差する領域
含め自由に配置した従来では、ダイシング直後での膜ハガレ（主に、層間絶縁膜の膜ハガ
レ）は、ダイシングラインが交差する領域で顕著となる。例えば、ブレードダイシングを
用いてダイシングカットした場合の膜ハガレは、図７に示すように、膜ハガレが最上層の
金属配線であるパッド１１を中心に発生し、ダイシングラインが交差する領域に近くなる
ほど膜はがれの発生面積が増大する。その理由として、１‘ｓｔダイシングをＹ方向で行
い、２’ｎｄダイシングをＸ方向で行った場合、１‘ｓｔダイシングでの応力や微少なチ
ッピングが２’ｎｄダイシングに影響を与えていると考えられる。そして、ダイシングラ
インが交差する領域などでのダイシングラインモニター素子のパッド１１を中心とする膜
ハガレが、樹脂封止含めた組立工程で発生する応力と信頼性試験で発生する熱サイクルに
より、ダイシング領域外まで膜ハガレが大幅に進行増大する。
【００２８】
一方、本実施例では、ダイシングラインが交差する領域（チップ辺の１０％領域）にダ
イシングラインモニター素子を設けていないので、従来よりもダイシング直後の膜ハガレ
を抑制することができる。更に、樹脂封止半導体装置に設けられている半導体装置（半導
体チップ）で発生する応力が大きな領域（チップ辺の１０％領域）にはダイシングライン
モニター素子を設けていないので、信頼性試験で発生する熱サイクルによるダイシングラ
インモニター素子周辺のＬｏｗ−ｋ絶縁膜である第３の層間絶縁膜７起因の膜ハガレを大
幅に抑制することができ、膜ハガレをダイシングライン領域内に抑制することができる。
【００２９】
ここで、Ｌｏｗ−ｋ絶縁膜である層間絶縁膜の比誘電率は２．０〜３．０の範囲が好ま
しい。比誘電率が３．０以上の場合、配線容量が増大し、例えば、ノード１３０ｎｍ以下
のＬＳＩに適用することが困難となる。一方、比誘電率が２．０以下の場合、Ｌｏｗ−ｋ
絶縁膜である層間絶縁膜を用いた半導体装置（半導体チップ）が設けられた樹脂封止半導
体装置では、Ｌｏｗ−ｋ絶縁膜である層間絶縁膜の膜質がポーラスになりすぎ、配線間リ
ーク或いは耐湿性が劣化してノード１３０ｎｍ以下のＬＳＩに適用することが困難となる
。
【００３０】
上述したように、本実施例の半導体装置では、層間絶縁膜に比誘電率２．９の炭素添加
シリコン酸化膜からなるＬｏｗ−ｋ絶縁膜が用いられている。ダイシングライン２４のＸ
軸方向及びＹ方向にはダイシングラインモニター素子が、それぞれ設けられている。Ｘ軸
方向に配置されるダイシングモニター素子２５ａ乃至２５ｃ、２５ｇ、２５ｈ、２５ｊは
、半導体装置２２の端部から、チップ端とモニター素子領域の間隔Ｘｂ以上離間配置され
ている。Ｙ軸方向に配置されるダイシングモニター素子２５ｄ乃至２５ｆ、２５ｋ、２５
ｍ、２５ｎは、半導体装置２２の端部から、チップ端とモニター素子領域の間隔Ｙｂ以上
離間配置されている。
【００３１】
このため、従来よりもダイシング直後の膜ハガレを抑制することができる。更に、樹脂
封止半導体装置に設けられている半導体装置で発生する応力が大きな領域（チップ辺の１
０％領域）にはダイシングラインモニター素子を設けていないので、組み立て工程や信頼
性試験で発生するダイシングラインモニター素子周辺のＬｏｗ−ｋ絶縁膜である層間絶縁
膜起因の膜ハガレを従来よりも大幅に抑制することができる。
【００３２】
なお、本実施例では樹脂封止型ＢＧＡに半導体装置（半導体チップ）２２を設けている
が、ＬＧＡ（Land  Grid  Array）、ＱＦＮ（Quad  Flat  Non−leaded  package）、或
いはＱＦＰ（Quad  Flat  Package）などに半導体装置（半導体チップ）２２を設けても
Ｌｏｗ−ｋ絶縁膜である層間絶縁膜起因の膜ハガレを抑制することができる。また、半導
体装置（半導体チップ）２２をブレードダイシングを用いてチップ化しているが、スクラ
イブ或いはレーザ光を用いたステルスダイシングを用いてチップ化してもよい。
【実施例２】
【００３３】
次に、本発明の実施例２に係る半導体装置について図面を参照して説明する。図８は、
半導体集積回路が設けられた半導体装置が半導体ウエーハ上に形成された状態を示す平面
図である。本実施例では、半導体装置のＸ方向のダイシングライン上にモニター素子を設
けている。
【００３４】
以下、本実施例では、実施例１と同一構成部分には、同一符号を付してその部分の説明
を省略し、異なる部分のみ説明する。
【００３５】
図８に示すように、半導体装置（半導体チップ）２２ａは、半導体集積回路が設けられ
る回路領域２３と、回路領域２３の四方の端部に隣接配置されるダイシングライン２４ａ
から構成され、半導体ウエーハ２１ａ上に繰り返し複数配置形成されている。半導体装置
２２ａは、横方向寸法がＸａ、縦方向寸法がＹａで、回路領域２３にメモリ、アナログ回
路、入出力回路及びロジック回路などが設けられたＳｏＣ（System  on  a  Chip）とし
てのＬＳＩで、ここで、Ｘａ及びＹａは１５ｍｍである。
【００３６】
ダイシングライン２４ａは、ダイシング幅Ｗを有している。図中上下方向の上側のＸ軸
方向にはダイシングラインモニター素子２５ａ乃至２５ｃが、図中上下方向の下側のＸ軸
方向にはダイシングラインモニター素子２５ｇ、２５ｈ及び２５ｊが、それぞれ設けられ
ている。ダイシングラインモニター素子２５ａ乃至２５ｃ、２５ｇ、２５ｈ及び２５ｊと
ダイシングライン２４ａの端部は、それぞれモニター素子領域と回路領域の間隔Ｗｓで離
間されている。
【００３７】
Ｘ軸方向に配置されるダイシングモニター素子２５ａ乃至２５ｃ、２５ｇ、２５ｈ、２
５ｊは、半導体装置（半導体チップ）２２の端部から、チップ端とモニター素子領域の間
隔Ｘｂ以上離間配置されている。モニター素子を配置しない領域２６ｅ及び２６ｆは、半
導体装置２２の縦方向のダイシングライン領域と図中Ｘｂで示す部分横方向のダイシング
ライン領域である。
【００３８】
ここで、半導体装置２２の横方向寸法Ｘａとチップ端とモニター素子領域の間隔Ｘｂの
関係は、
(Ｘｂ／Ｘａ)×100＝10％・・・・・・・・式（２）
に設定されている。そして、半導体装置２２ａは、ダイシングラインモニター素子の配置
は異なるが、実施例１の半導体装置２２と同一構造を有している。
【００３９】
次に、半導体装置のチップ化について図９を参照して説明する。図９は半導体装置の製
造方法を示すフローチャートである。ここで、ブレードダイシングを用いて半導体装置の
チップ化を行っている。
【００４０】
まず、図９に示すように、半導体ウエーハ２１ａの表面（半導体素子形成面）に、裏面
研磨処理から半導体素子形成面に設けられた種々の半導体素子を保護する表面保護テープ
を貼り付ける（ステップＳ１）。次に、半導体ウエーハ２１ａを真空吸着保持し、半導体
ウエーハ裏面研削装置を用いて、半導体ウエーハ２１ａの半導体素子形成面と相対向する
裏面を研磨する。続いて、メッシュの細かい研削砥石を用いて裏面研磨し、メッシュの研
削砥石による裏面研磨で発生した微少な破砕層を除去して半導体ウエーハ２１ａを鏡面に
加工する（ステップＳ２）。
【００４１】
続いて、半導体ウエーハ２１ａの裏面に裏面保護テープを貼り付けて、半導体素子形成
面の表面保護テープを剥離する。この工程により、半導体ウエーハ２１ａの裏面に裏面保
護テープが転写されることになる（ステップＳ３）。
【００４２】
次に、Ｘ方向のダイシングライン２４ａをダイシングソーを用いて半導体ウエーハ２１
ａの半導体素子形成面から裏面４の裏面保護テープの一部に達するフルカットダイシング
を行う（ステップＳ４）。
【００４３】
続いて、Ｙ方向のダイシングライン２４ａをダイシングソーを用いて半導体ウエーハ２
１ａの半導体素子形成面から裏面４の裏面保護テープの一部に達するフルカットダイシン
グを行う。ここで、Ｙ方向のダイシングライン２４ａ領域にはダイシングラインモニター
素子が形成されていないので、ダイシングラインモニター素子のパッド部分から発生する
膜ハガレがなく、且つＸ方向の１‘ｓｔダイシングで発生する微少なチッピングや応力起
因による膜ハガレを実施例１よりも大幅に抑制することができる（ステップＳ５）。なお
、ブレードダイシングを用いてチップ化しているが、スクライブ或いはレーザ光を用いた
ステルスダイシングを用いてチップ化してもよい。転写後、薄く加工された半導体装置（
半導体チップ）２２ａは、樹脂封止型ＢＧＡを形成する実装工程に払い出される。
【００４４】
上述したように、本実施例の半導体装置では、層間絶縁膜に比誘電率２．９の炭素添加
シリコン酸化膜からなるＬｏｗ−ｋ絶縁膜が用いられている。ダイシングライン２４のＸ
軸方向ダイシングラインモニター素子が設けられている。Ｘ軸方向に配置されるダイシン
グモニター素子２５ａ乃至２５ｃ、２５ｇ、２５ｈ、２５ｊは、半導体装置２２の端部か
ら、チップ端とモニター素子領域の間隔Ｘｂ以上離間配置されている。半導体装置ウエー
ハ２１ａのダイシングは、Ｘ方向から始め、次にＹ方向を行っている。
【００４５】
このため、実施例１よりもダイシング直後の膜ハガレを抑制することができる。更に、
樹脂封止半導体装置に設けられている半導体装置で発生する応力が大きな領域（チップ辺
の１０％領域）にはダイシングラインモニター素子を設けず、実施例１よりダイシングラ
インモニター素子を設ける領域を少なくしているので、組み立て工程や信頼性試験で発生
するダイシングラインモニター素子周辺のＬｏｗ−ｋ絶縁膜である層間絶縁膜起因の膜ハ
ガレを実施例１よりも抑制することができる。
【００４６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、
種々、変更してもよい。例えば、本実施例では、ＳｏＣ（system  on  a  chip）を搭載
した樹脂封止型ＢＧＡについて説明したが、チップ面積が大きな高集積メモリなどを搭載
した外囲器、ＭＣＰ（Multi−Chip  Package）、ＳｉＰ（System  in  Package）等にも
適用できる。
【００４７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  基板上に設けられ、表面にパッドと、ダイシングラインのＸ方向或いはＹ方
向のチップ辺の１０％領域を除いた領域にダイシングラインモニター素子とを有する少な
くとも１層以上の層間絶縁膜にＬｏｗ−ｋ絶縁膜が用いられる半導体チップを具備し、前
記半導体チップの前記パッドと接続端子がボンディングワイヤで電気的に接続され、前記
半導体チップ、前記接続端子、及び前記ボンディングワイヤが樹脂封止され、露呈された
外部端子が前記接続端子と電気的に接続される半導体装置。
【００４８】
（付記２）  前記ｌｏｗ−ｋ絶縁膜の比誘電率は２．０以上、３．０以下の範囲である付
記１記載の半導体装置。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１に係る半導体集積回路が設けられた半導体装置が半導体ウエーハに形成された状態を示す平面図。
【図２】図１のＡ−Ａ断面に沿う半導体装置の断面図。
【図３】本発明の実施例１に係る樹脂封止半導体装置を示す平面図。
【図４】本発明の実施例１に係る樹脂封止半導体装置に搭載されている半導体装置の中心からの距離に対する主応力の関係を示す図。
【図５】本発明の実施例１に係る樹脂封止半導体装置に搭載されている半導体装置の中心からの距離に対するせん断応力の関係を示す図。
【図６】本発明の実施例１に係る樹脂封止半導体装置に搭載されている半導体装置の膜ハガレ発生率を示す図。
【図７】本発明の実施例１に係る半導体ウエーハのダイシング直後での従来の膜ハガレ発生領域を示す平面図。
【図８】本発明の実施例２に係る半導体集積回路が設けられた半導体装置が半導体ウエーハに形成された状態を示す平面図。
【図９】本発明の実施例２に係る半導体装置の製造方法を示すフローチャート。
【符号の説明】
【００５０】
１  半導体基板
２  拡散層
３、５、７  層間絶縁膜
４、８  ビア
６、９  金属配線
１０  絶縁膜
１１  パッド
２１、２１a  半導体ウエーハ
２２、２２ａ  半導体装置（半導体チップ）
２３  回路領域
２４、２４ａ  ダイシングライン
２５ａ〜ｈ、２５ｊ、２５ｋ、２５ｍ、２５ｎ  ダイシングラインモニター素子２６ａ〜
ｄ、２６ｅ、２６ｆ  モニター素子を配置しない領域
３１  樹脂封止半導体装置
３２  モールド樹脂
３３  基板
３４  接着層
３５  ボンディングワイヤ
３６  接続端子
３７  接続リード
３８  ボール端子
Ｗｄ  ダイシング幅
Ｗｓ  モニター素子領域と回路領域の間隔
Ｘａ  横方向寸法
Ｘｂ、Ｙｂ  チップ端とモニター素子領域の間隔
Ｙａ  縦方向寸法
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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