(57)【要約】【課題】所望の仕事関数を有するフルシリサイドゲート電極を形成する。【解決手段】半導体基板上にゲート絶縁膜を介してポリシリコンを形成して（ステップＳ１）、ボロンやヒ素等の不純物をイオン注入した後（ステップＳ２）、そのポリシリコンにレーザを照射する（ステップＳ３）。このレーザ照射後のポリシリコンをフルシリサイド化し（ステップＳ４）、フルシリサイドゲート電極を形成する。イオン注入後のレーザ照射により、不純物を固溶限界の制限を受けずにゲート電極材料内に分布させることが可能になるため、導入した不純物の量に応じた仕事関数を有するフルシリサイドゲート電極を形成することが可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
フルシリサイドゲート電極を有する半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極材料を形成する工程と、
形成された前記ゲート電極材料に不純物を導入する工程と、
前記不純物が導入された前記ゲート電極材料をフルシリサイド化するためにレーザを照射する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程においては、
前記レーザを照射したときに前記ゲート電極材料が溶融する条件で、前記レーザを照射することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程においては、
前記レーザを照射したときに前記ゲート電極材料が溶融しない条件で、前記レーザを照射することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極材料を形成する工程においては、
前記ゲート絶縁膜上に前記ゲート電極材料を堆積してパターニングすることによって、前記ゲート電極材料を形成し、
前記ゲート電極材料に不純物を導入する工程においては、
パターニングされた前記ゲート電極材料に前記不純物を導入すると共に、前記ゲート電極材料両側の前記半導体基板内に前記不純物を導入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程後に、
前記ゲート電極材料をパターニングする工程と、
パターニングされた前記ゲート電極材料両側の前記半導体基板内に前記ゲート電極材料に導入された不純物と同じかまたは異なる不純物を導入する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にフルシリサイドゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、フルシリサイドゲート電極は、従来のポリシリコンゲート電極の課題のひとつであったゲート空乏化を抑制することのできる次世代のゲート電極構造として期待されている（特許文献１参照）。
【０００３】
なお、シリサイド化については、ポリシリコン等の表面に金属を堆積した後に熱処理を行いその金属とシリコンを反応させシリサイド層を形成するといった一般的な方法のほかにも、従来、いくつかの方法が提案されている。例えば、ポリシリコン表面に堆積した金属にレーザを照射してポリシリコンを溶融させ、金属をその溶融したポリシリコンに拡散させてシリサイド化する方法等が提案されている（特許文献２参照）。
【０００４】
また、シリサイド化を半導体装置製造に利用した例として、半導体基板への不純物のイオン注入後に熱処理を行ったときに、活性化した不純物の濃度（キャリア濃度）が最大になる深さが存在することに着目し、イオン注入および熱処理後の半導体基板をシリサイド化しこのシリサイド層と半導体基板との界面を所定の深さまで退出させ、半導体基板の表面近傍のキャリア濃度を高くするといった方法も提案されている（特許文献３参照）。なお、このような不純物の活性化に関連して、ポリシリコンに不純物を導入した後、レーザを照射して不純物を界面まで拡散させ、その後、そのポリシリコン表面をシリサイド化するといった方法も提案されている（特願２００５−５００９０９号）。
【０００５】
ところで、フルシリサイドゲート電極を、高速ＬＳＩ（Large Scale Integration）等を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスに適用するためには、従来のポリシリコンゲート電極で実現されているように、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｎＭＯＳ）とｐチャネルＭＯＳトランジスタ（ｐＭＯＳ）の仕事関数の差が約１ｅＶあることが要求される。また、そのようなＣＭＯＳデバイスに適用するに当たっては、その製造工程上、ｎＭＯＳとｐＭＯＳを同一のゲート電極材料で形成することが望ましい。
【特許文献１】特開２００６−１００４３１号公報
【特許文献２】特表２００２−５２５８６８号公報
【特許文献３】特許第３３５９９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、フルシリサイドゲート電極は、ポリシリコンをフルシリサイド化したのみでは、１つの仕事関数しか得ることができない。フルシリサイドゲート電極をＣＭＯＳデバイスに適用するために、そのｎＭＯＳとｐＭＯＳのフルシリサイドゲート電極を作り分ける方法として、ゲート絶縁膜との界面領域に存在する不純物の濃度を制御し、それによって各フルシリサイドゲート電極の仕事関数を制御する方法がある。
【０００７】
ゲート絶縁膜との界面領域の不純物濃度を制御するための方法としては、例えば、ポリシリコンへ必要量の不純物をイオン注入した後、ＲＴＡ（Rapid Thermal Anneal）を行ってそのポリシリコン内の不純物を熱拡散させ、その後、そのポリシリコンの表面側からフルシリサイド化を行い、シリサイド化の進行と共に所定量の不純物をゲート絶縁膜との界面領域へ運んでいく（偏析させる）方法がある。しかし、この方法には、以下に示すような問題点があった。
【０００８】
一例として、シリコン（Ｓｉ）基板上にゲート絶縁膜を介して形成したポリシリコンにｐ型不純物であるボロン（Ｂ）をイオン注入し、ＲＴＡを行ってフルシリサイド化した場合について説明する。
【０００９】
まず、ＲＴＡ後の試料についてのＳＩＭＳ（Secondary Ion Mass Spectroscopy）による試料深さ方向のボロン濃度分布の測定結果について示す。
図１５はＲＴＡ後の試料深さとボロン濃度の関係を示す図である。
【００１０】
図１５には、シリコン基板上にゲート絶縁膜を介して形成した膜厚約１００ｎｍのポリシリコンに、加速エネルギー５ｋｅＶ、ドーズ量１×１０15ｃｍ-2，５×１０15ｃｍ-2，１×１０16ｃｍ-2の各条件でボロンをイオン注入した後に、温度１０００℃、１０秒間のＲＴＡを行って得られた試料について、ＳＩＭＳ測定を行った結果を示している。
【００１１】
図１５より、ドーズ量を１×１０15ｃｍ-2から５×１０15ｃｍ-2へ５倍に増加すると、ポリシリコン内のボロン濃度も増加するようになる。
しかし、ドーズ量を５×１０15ｃｍ-2から１×１０16ｃｍ-2へさらに２倍に増加しても、ポリシリコン内のボロン濃度、特にポリシリコンとゲート絶縁膜との界面領域におけるボロン濃度は、ほとんど変化していない。これは、ポリシリコン内を熱拡散できるボロンの最大濃度が、ＲＴＡの温度による固溶限界によって制限を受けるためである。
【００１２】
図１６はボロンのドーズ量とフラットバンド電圧の関係を示す図である。
図１６より、ポリシリコンに所定ドーズ量のボロンをイオン注入した後、そのフルシリサイド化を行うと、フラットバンド電圧がボロンのドーズ量の増加に伴って増加していく傾向が見られる。ただし、ボロンのドーズ量がある程度以上になると、フラットバンド電圧が０．４ｅＶ程度で飽和する傾向が見られる。これはすなわち、ポリシリコンへのボロンのドーズ量を増加していっても、そのドーズ量が一定以上になると、フルシリサイド化後のゲート電極とゲート絶縁膜との界面領域における不純物濃度が飽和してしまっているということを示している。なお、ボロンをｎ型不純物であるヒ素（Ａｓ）に替えて同じ測定を行った場合にも、この図１６と同様の結果が得られた。
【００１３】
また、図１７はフルシリサイド化後の試料深さとボロン濃度の関係を示す図である。
図１７には、シリコン基板上にゲート絶縁膜を介して形成した膜厚約１００ｎｍのポリシリコンに、加速エネルギー３ｋｅＶ、ドーズ量１×１０16ｃｍ-2の条件でボロンをイオン注入した後に、ＲＴＡを行い、フルシリサイド化まで行った試料について、ＳＩＭＳ測定を行った結果を示している。
【００１４】
図１７より、フルシリサイド化後に得られるボロンの濃度は、試料のフルシリサイドゲート電極表面からゲート絶縁膜との界面の方に向かって、一旦フルシリサイドゲート電極の真ん中辺りで低下し、その後増加して、界面領域でパイルアップするようになる。この測定結果から、界面領域にパイルアップするボロンは、ポリシリコンに導入された全不純物ではなく、フルシリサイド化前にポリシリコンの真ん中辺りよりゲート絶縁膜側に存在していた不純物が主であると推察することができる。
【００１５】
しかし、フルシリサイド化前のポリシリコン内の不純物の量、特にその真ん中辺りよりゲート絶縁膜側に存在する不純物の量を増加させるために、たとえイオン注入時のドーズ量を上げても、図１５および図１６に示したように、ドーズ量が一定以上では、ＲＴＡでの固溶限界により、界面領域の不純物濃度を上げることができず、一定以上の仕事関数を得ることができない。そのため、この方法を用いてＣＭＯＳ用のフルシリサイドゲート電極を形成しても、これまでのところｎＭＯＳとｐＭＯＳで得られている仕事関数差は最大で約０．８ｅＶである。
【００１６】
このように、従来、所望の仕事関数を有するフルシリサイドゲート電極を形成することができず、したがって、ｎＭＯＳとｐＭＯＳの間で大きな仕事関数差を得ることができないため、フルシリサイドゲート電極を、低消費電力デバイスには適用できても、高速デバイスに適用することは極めて難しかった。しかし、フルシリサイドゲート電極は、ポリシリコンゲート電極で問題となり得るゲート空乏化に対して非常に効果的であり、しかも、本来ゲート空乏化が効果的に抑えられるべきは、むしろそのような高速デバイスの方である。
【００１７】
本発明はこのような点に鑑みてなされたものであり、所望の仕事関数を有するフルシリサイドゲート電極を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明では上記課題を解決するために、フルシリサイドゲート電極を有する半導体装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極材料を形成する工程と、形成された前記ゲート電極材料に不純物を導入する工程と、前記不純物が導入された前記ゲート電極材料をフルシリサイド化するためにレーザを照射する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１９】
このような半導体装置の製造方法によれば、ゲート電極材料に不純物を導入した後、そのゲート電極材料にレーザを照射する。これにより、ゲート電極材料に導入された不純物が、レーザ照射によるゲート電極材料の例えば溶融や加熱によって、固溶限界の制限を受けずにゲート電極材料内に分布されるようになる。このような分布状態からフルシリサイド化を行うことにより、フルシリサイド化の進行と共に、ゲート電極材料への導入量に応じた量の不純物がゲート絶縁膜との界面領域へ運ばれるようになる。
【発明の効果】
【００２０】
本発明では、不純物を導入したゲート電極材料にレーザを照射した後、そのゲート電極材料をフルシリサイド化するようにした。これにより、不純物を固溶限界の制限を受けずにゲート電極材料内に分布させることが可能になり、導入した不純物の量に応じた仕事関数を有するフルシリサイドゲート電極を形成することが可能になる。したがって、所望の仕事関数を有するフルシリサイドゲート電極を備えた半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はフルシリサイドゲート電極の形成方法の原理説明図である。
まず、半導体基板上に、ゲート絶縁膜を介し、ゲート電極材料であるポリシリコンを所定の膜厚で形成する（ステップＳ１）。なお、後述のように、最終的に、このポリシリコンがフルシリサイド化されることによって、フルシリサイドゲート電極が形成されるようになる。
【００２２】
そして、形成したポリシリコンに対し、最終的に目的の仕事関数を有するフルシリサイドゲート電極が得られる量のボロンやヒ素等の不純物を所定の条件でイオン注入する（ステップＳ２）。
【００２３】
このようにして所定の不純物を所定の条件でイオン注入したポリシリコンに対し、所定のパワーのレーザを照射する（ステップＳ３）。このレーザ照射により、そのポリシリコンを、全体的にまたは部分的に、溶融させる。または、このレーザ照射により、そのポリシリコンを高温・短時間で加熱する。
【００２４】
レーザ照射後は、そのポリシリコン上に所定の金属、例えばニッケル（Ｎｉ）等の金属を所定の膜厚で堆積し、所定の条件のＲＴＡを行ってポリシリコンとその金属を反応させ、ポリシリコンをその表面から内部に向かってフルシリサイド化していく（ステップＳ４）。ポリシリコンに導入されていた不純物は、このフルシリサイド化の進行と共に、ゲート絶縁膜との界面領域へと運ばれる。最後に、未反応の金属を除去し、所定の仕事関数を有するフルシリサイドゲート電極を得る。
【００２５】
このような形成方法によれば、不純物をイオン注入したポリシリコンに対してレーザを照射し、そのポリシリコンを溶融させる、あるいは加熱する。そして、このようなレーザ照射の後、そのポリシリコンをフルシリサイド化する。従来のように、イオン注入後のポリシリコンに対してＲＴＡを行うと、ポリシリコンに不純物を多量にイオン注入しても、固溶限界により、フルシリサイド化後も不純物をゲート絶縁膜との界面領域に高濃度で分布させることができなかった（図１５および図１６）。しかし、このようにイオン注入後のポリシリコンをレーザ照射によって溶融させる、あるいは加熱することにより、ポリシリコンに不純物を固溶限界の制限を受けずに分布させることができるようになる。
【００２６】
ここで、シリコン基板上にゲート絶縁膜を介して形成したポリシリコンにｐ型不純物であるボロンをイオン注入し、レーザ照射を行った試料について、ＳＩＭＳ測定を行った結果を示す。
【００２７】
図２はレーザ照射後の試料深さとボロン濃度の関係を示す図である。
図２には、加速エネルギー５ｋｅＶ、ドーズ量１×１０15ｃｍ-2，５×１０15ｃｍ-2，１×１０16ｃｍ-2の各条件でボロンをイオン注入した後に、１５００ｍＪ／ｃｍ2のパワーでレーザ照射を行った試料の深さとボロン濃度の関係を示している。
【００２８】
図２より、ポリシリコンへのボロンのドーズ量を１×１０15ｃｍ-2，５×１０15ｃｍ-2，１×１０16ｃｍ-2と増加させていくのに伴い、ポリシリコン内のボロン濃度も増加していく傾向が見られる。ここでは、その傾向が、試料表面側の領域で特に顕著に見られている。なお、ヒ素等のｎ型不純物の場合にも、同様の傾向が認められた。
【００２９】
このように、イオン注入後のポリシリコンをレーザ照射によって溶融させる、あるいは加熱することにより、ポリシリコンに不純物を固溶限界の制限を受けずに分布させることができるようになる。したがって、このような不純物の濃度分布からポリシリコンのフルシリサイド化を行えば、ポリシリコンに導入した不純物の量に依存して、ゲート絶縁膜との界面領域における不純物の濃度を線形に増加させることが可能になる。そして、ゲート絶縁膜との界面領域に不純物を従来よりも高濃度にパイルアップさせたフルシリサイドゲート電極の形成が可能になる。
【００３０】
このような方法を用いることにより、フルシリサイドゲート電極の仕事関数を、ポリシリコンへの不純物の導入量によって制御することが可能になる。その結果、不純物の導入量に応じた様々な仕事関数を有するフルシリサイドゲート電極を形成することが可能になり、それを用いた高速デバイスが実現可能になる。
【００３１】
なお、上記の形成方法の説明においては、ゲート電極材料としてポリシリコンを用いた場合を例にして述べたが、ポリシリコンに替えてアモルファスシリコンを用い、アモルファスシリコンに対し、上記のようなイオン注入、レーザ照射およびフルシリサイド化を行うようにしてもよい。その場合も、上記のポリシリコンの場合と同様の効果を得ることができる。
【００３２】
また、フルシリサイドゲート電極の形成に当たり、半導体基板としては、シリコン基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板のほか、ＳＯＩ（Silicon On Insulator）基板、ＧＯＩ（Germanium On Insulator）基板、ＳＧＯＩ（Silicon Germanium On Insulator）基板等を用いることができる。また、ゲート絶縁膜には、酸化シリコン（ＳｉＯ2）膜のほか、酸化膜と窒化膜の積層膜（ＯＮ膜）やハフニウム（Ｈｆ）系絶縁膜等を用いることができる（なお、この場合も、ここでは、便宜上ＭＯＳとして説明する。）。
【００３３】
また、ポリシリコン等に導入する不純物には、種々の元素あるいは分子を用いることが可能である。ｐ型不純物としては、例えば、上記のボロンのほか、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、二フッ化ボロン（ＢＦ2）等、またはそれらの組み合わせを用いることができる。また、ｎ型不純物としては、例えば、上記のヒ素のほか、リン（Ｐ）、アンチモン（Ｓｂ）等、またはそれらの組み合わせを用いることができる。
【００３４】
なお、一般的にインジウムやアンチモン等の不純物はポリシリコン等における固溶限界が低いが、上記の形成方法によれば、レーザ照射によって固溶限界の制限を受けずに不純物をポリシリコン等に分布させることができ、そのような不純物をゲート絶縁膜との界面領域に高濃度にパイルアップさせることができる。
【００３５】
また、ポリシリコン等に窒素（Ｎ）を導入することによっても、仕事関数を制御することが可能である。
なお、ポリシリコン等をレーザ照射によって溶融させる場合には、必ずしもポリシリコン等の全体を溶融させることを要せず、部分的に、例えば表面からある深さまで、溶融させるようにしても構わない。
【００３６】
また、溶融させるところまでいかなくても、レーザ照射による高温加熱によって、高い固溶限界の処理が可能である。さらに、レーザは、ＲＴＡに比べ、そのような高温処理を非常に短時間で行うことができるため、高温処理によってポリシリコン等内部の不純物がゲート絶縁膜を突き抜けて半導体基板（あるいはその半導体層）にまで達してしまう等の事態を効果的に回避することができる。
【００３７】
レーザ照射条件は、照射する膜の種類、その膜の膜質、その膜の下地となるゲート絶縁膜の種類、フルシリサイドゲート電極を適用するデバイスの用途や要求特性等を考慮し、最終的にフルシリサイドゲート電極とゲート絶縁膜との界面領域に所定濃度の不純物が存在しかつゲート絶縁膜に損傷が発生しないような最適条件に設定する。
【００３８】
また、必要に応じ、不純物導入後のポリシリコン等に対してレーザ照射を行った後、ＲＴＡを行ってさらに不純物を拡散させてから、そのポリシリコン等をフルシリサイド化することも可能である。このようにレーザ照射後さらにＲＴＡを行うことにより、フルシリサイド化前のポリシリコン等とゲート絶縁膜との界面領域における不純物の存在確率を高めることが可能になり、フルシリサイド化後のその界面領域におけるその不純物の濃度を高めることが可能になる。
【００３９】
以下、上記のフルシリサイドゲート電極の形成方法を、ＭＯＳトランジスタの形成に適用した場合を例に、具体的に説明する。
まず、第１の実施例について、図３から図１１を参照して説明する。
【００４０】
ここで、図３はポリシリコン形成工程の要部断面模式図、図４はソース・ドレイン・エクステンション領域形成工程の要部断面模式図、図５はサイドウォール形成工程の要部断面模式図、図６はポリシリコンおよびソース・ドレイン領域のイオン注入工程の要部断面模式図、図７はレーザ照射工程の要部断面模式図、図８は層間絶縁膜形成工程の要部断面模式図、図９はニッケル膜堆積工程の要部断面模式図、図１０はフルシリサイド化工程の要部断面模式図、図１１は未反応ニッケル膜除去工程の要部断面模式図である。
【００４１】
まず、図３に示すように、シリコン基板１に対し、例えばＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域２を形成した後、全面にＯＮ膜等のゲート絶縁膜３を所定の膜厚で形成し、その上にＣＶＤ（Chemical Vapor Deposition）法等を用いてポリシリコン４を膜厚約１００ｎｍで堆積する。そして、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用い、ポリシリコン４およびゲート絶縁膜３を所定の形状にパターニングする。なお、素子分離領域２の形成には、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法を用いてもよい。
【００４２】
次いで、図４に示すように、所定の不純物を所定の条件でイオン注入し、パターニング後のポリシリコン４両側のシリコン基板１内に、ソース・ドレイン・エクステンション領域５を形成する。
【００４３】
次いで、全面に酸化シリコン等の絶縁膜を形成してそのエッチバックを行い、図５に示すように、ポリシリコン４の側壁にサイドウォール６を形成する。
次いで、図６に示すように、ポリシリコン４およびシリコン基板１にボロンやヒ素等の不純物をイオン注入し、ポリシリコン４に対して目的の仕事関数が得られる量の不純物を導入すると共に、シリコン基板１にソース・ドレイン領域７を形成する。例えば、ボロンの場合には、加速エネルギー３ｋｅＶ、ドーズ量１×１０16ｃｍ-2の条件で、イオン注入を行う。また、ヒ素の場合には、加速エネルギー５ｋｅＶ、ドーズ量１×１０16ｃｍ-2の条件で、イオン注入を行う。
【００４４】
そして、このイオン注入後、図７に示すように、ポリシリコン４に対してレーザを照射し、そのポリシリコン４を溶融させる。レーザのパワーは、例えば、２５００ｍＪ／ｃｍ2とする。このレーザ照射により、ポリシリコン４に導入されていた不純物は、固溶限界の制限を受けずにポリシリコン４内に分布されるようになる。
【００４５】
レーザ照射後は、図８に示すように、まず、全面を膜厚約１５０ｎｍの層間絶縁膜８で覆い、次いで、その層間絶縁膜８をポリシリコン４が露出するまでＣＭＰ（Chemical Mechanical Polishing）によって平坦化する。その後は、希フッ酸（ＨＦ）で処理し、露出したポリシリコン４の表面に形成される酸化膜（図示せず。）の除去を行う。
【００４６】
その後、図９に示すように、全面にニッケル膜９を膜厚約６０ｎｍで堆積する。そして、温度４００℃、６０秒間程度のＲＴＡを行ってポリシリコン４をフルシリサイド化し、図１０に示すように、フルシリサイドゲート電極１０を形成する。
【００４７】
最後に、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液等の硫酸系の溶液に浸漬し、フルシリサイドゲート電極１０の形成後に残る未反応のニッケル膜９を除去し、図１１に示すようなフルシリサイドゲート電極１０を有するＭＯＳトランジスタを形成する。
【００４８】
その後は、常法に従い、層間絶縁膜形成、コンタクト形成、配線形成等の各工程を経て、このようなＭＯＳトランジスタを備えるデバイスを完成すればよい。
この第１の実施例に示したような方法によれば、ポリシリコン４に対する仕事関数制御のためのイオン注入を、ソース・ドレイン領域７を形成するためのイオン注入と兼ねて行うため（図６）、所定の仕事関数を有するフルシリサイドゲート電極１０を備えたＭＯＳトランジスタを効率的に形成することが可能になる。ただし、この方法の場合、イオン注入条件の設定に当たっては、このイオン注入によってポリシリコン４に導入される不純物の量と、ソース・ドレイン領域７に導入される不純物の量が、実質同じになる点に留意する。
【００４９】
なお、この第１の実施例に示した方法を適用してＣＭＯＳデバイスを形成する場合には、まず、図３に示した工程において、ｎＭＯＳの形成領域とｐＭＯＳの形成領域にそれぞれポリシリコン４のゲートパターンを形成する。そして、図４および図６に示したイオン注入工程においては、例えば、ｎＭＯＳ形成領域をマスクしてｐＭＯＳ形成領域に所定のイオン注入を行い、次いでｐＭＯＳ形成領域をマスクしてｎＭＯＳ形成領域に所定のイオン注入を行うようにすればよい。
【００５０】
また、図８に示したような層間絶縁膜８の形成を行わずに、図９に示すようなニッケル膜９の形成を行うようにすれば、フルシリサイドゲート電極１０の形成と共に、ソース・ドレイン領域７をシリサイド化することも可能である。ただし、この場合は、ソース・ドレイン領域７が深くシリサイド化されて接合リークが発生してしまわないように、ポリシリコン４の膜厚を薄くする等の適当な条件変更を行うことが望ましい。
【００５１】
ソース・ドレイン領域７のシリサイド化は、フルシリサイドゲート電極１０と別の工程で行うことも可能であり、例えば、ソース・ドレイン領域７をシリサイド化する段階で、ポリシリコン４上に絶縁膜等が形成されている状態としておけば、ポリシリコン４をシリサイド化せずにソース・ドレイン領域７を選択的にシリサイド化することができる。そして、その後、図８から図１１に示したように、ポリシリコン４のフルシリサイド化を行うようにすればよい。なお、ソース・ドレイン領域７のシリサイド化のためにポリシリコン４上に形成した絶縁膜等は、図８に示した層間絶縁膜８の平坦化の際、併せて除去するようにすればよい。
【００５２】
次に、第２の実施例について、図１２から図１４、並びに上記の図３から図６および図８から図１１を参照して説明する。
ここで、図１２はポリシリコン堆積工程の要部断面模式図、図１３はポリシリコンのイオン注入工程の要部断面模式図、図１４はレーザ照射工程の要部断面模式図である。なお、図１２から図１４では、図３から図１１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５３】
まず、図１２に示すように、シリコン基板１に素子分離領域２を形成した後、全面にゲート絶縁膜３を所定の膜厚で形成し、その上にポリシリコン４を膜厚約１００ｎｍで堆積する。
【００５４】
次いで、図１３に示すように、堆積したポリシリコン４に対し、ボロンやヒ素等の不純物を、目的の仕事関数が得られるように、イオン注入によって導入する。
そして、このイオン注入後、図１４に示すように、ポリシリコン４の全面にレーザを照射し、ポリシリコン４を溶融させる。レーザのパワーは、第１の実施例と同じく、例えば、２５００ｍＪ／ｃｍ2とする。
【００５５】
以降は、第１の実施例で述べたのと同様、まず図３に示したように、ポリシリコン４（この第２の実施例では、すでに仕事関数制御のための不純物が導入されている。）およびゲート絶縁膜３を所定の形状にパターニングし、続いて図４に示したように、イオン注入を行ってソース・ドレイン・エクステンション領域５を形成し、図５に示したように、ポリシリコン４の側壁にサイドウォール６を形成する。なお、ソース・ドレイン・エクステンション領域５のイオン注入の際には、ソース・ドレイン・エクステンション領域５と共に、ポリシリコン４へのイオン注入も行われるが、この点については後述する。
【００５６】
そして、図６に示したように、イオン注入を行ってソース・ドレイン領域７を形成する。なお、このイオン注入の際にも、ソース・ドレイン領域７へのイオン注入と共に、ポリシリコン４へのイオン注入が行われるが、この点についても後述する。ソース・ドレイン領域７の形成後は、その不純物を、所定の条件のＲＴＡによって活性化する。
【００５７】
以後は、第１の実施例と同じく、まず図８に示したように、層間絶縁膜８を形成し、次いで図９に示したように、ニッケル膜９を形成して、図１０および図１１に示したように、フルシリサイドゲート電極１０を形成する。
【００５８】
その後は、常法に従い、層間絶縁膜形成、コンタクト形成、配線形成等の各工程を経て、このようなＭＯＳトランジスタを備える半導体装置を完成すればよい。
この第２の実施例に示したような方法では、ゲートパターニング前のポリシリコン４に対して仕事関数制御のためのイオン注入およびそのレーザ照射を行っておき、その後、そのポリシリコン４のゲートパターニングを行う（図１２から図１４および図３）。したがって、ポリシリコン４に対するレーザ照射の工程を簡便に実施することができる。
【００５９】
また、この第２の実施例では、上記の第１の実施例とは異なり、ポリシリコン４に対するイオン注入およびレーザ照射を行った後に、そのイオン注入とは別に、ソース・ドレイン領域７を形成するためのイオン注入を行う。したがって、ポリシリコン４に導入する不純物の量とソース・ドレイン領域７に導入する不純物の量をそれぞれ独立に設定することができる。また、導入する不純物の種類もそれぞれ独立に設定することができる。
【００６０】
なお、前述のように、このソース・ドレイン領域７を形成する際のイオン注入、およびその前に行われるソース・ドレイン・エクステンション領域５を形成する際のイオン注入では、すでに仕事関数制御に要する量の不純物が導入されているポリシリコン４に対してもイオン注入が行われる。ソース・ドレイン・エクステンション領域５およびソース・ドレイン領域７の形成時のイオン注入条件の設定に当たっては、それらのドーズ量を、イオン注入の結果ポリシリコン４内の不純物の量を大きく変化させない、換言すればフルシリサイドゲート電極１０の仕事関数を大きく変化させない値に設定する。あるいは、ソース・ドレイン・エクステンション領域５およびソース・ドレイン領域７のイオン注入によって導入される不純物の量を加味して、あらかじめポリシリコン４への不純物の導入量を設定しておくようにしてもよい。
【００６１】
なお、この第２の実施例に示した方法を適用してＣＭＯＳデバイスを形成する場合には、図１３に示したポリシリコン４に対するイオン注入工程、図４に示したソース・ドレイン・エクステンション領域５のイオン注入工程、および図６に示したソース・ドレイン領域７のイオン注入工程の各工程において、上記の第１の実施例で述べたのと同様、例えば、ｎＭＯＳ形成領域をマスクしてｐＭＯＳ形成領域に所定のイオン注入を行い、次いでｐＭＯＳ形成領域をマスクしてｎＭＯＳ形成領域に所定のイオン注入を行うようにすればよい。
【００６２】
さらに、この第２の実施例に示した方法を適用してＣＭＯＳデバイスを形成する場合、図３に示したポリシリコン４のゲートパターニング工程においても、ｎＭＯＳ形成領域とｐＭＯＳ形成領域について、それぞれゲートパターニングを行う。これは、ポリシリコン４にイオン注入によって導入された不純物がｎ型かｐ型かによって、ポリシリコン４のエッチングレートが異なるためである。したがって、この第２の実施例の場合には、ゲートパターニングの際に、ｎＭＯＳ用、ｐＭＯＳ用の２枚のマスクが必要になる点に留意する。
【００６３】
また、この第２の実施例の場合においても、上記の第１の実施例で述べたのと同様、フルシリサイドゲート電極１０の形成と共に、あるいはフルシリサイドゲート電極１０の形成とは別に、ソース・ドレイン領域７をシリサイド化することが可能である。
【００６４】
なお、以上の説明では、ゲート電極材料として、ポリシリコンやアモルファスシリコンといったシリコン材料を用いた場合について述べたが、上記の形成原理や形成方法は、ゲルマニウムやシリコンゲルマニウムをゲート電極材料に用いた場合にも、同様に適用可能である。
【００６５】
（付記１）  フルシリサイドゲート電極を有する半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極材料を形成する工程と、
形成された前記ゲート電極材料に不純物を導入する工程と、
前記不純物が導入された前記ゲート電極材料をフルシリサイド化するためにレーザを照射する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６６】
（付記２）  前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程においては、
前記レーザを照射したときに前記ゲート電極材料が溶融する条件で、前記レーザを照射することを特徴とする付記１記載の半導体装置の製造方法。
【００６７】
（付記３）  前記レーザを照射したときに前記ゲート電極材料が溶融する条件で、前記レーザを照射する際には、
前記レーザを照射したときに前記ゲート電極材料表層が溶融する条件で、前記レーザを照射することを特徴とする付記２記載の半導体装置の製造方法。
【００６８】
（付記４）  前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程においては、
前記レーザを照射したときに前記ゲート電極材料が溶融しない条件で、前記レーザを照射することを特徴とする付記１記載の半導体装置の製造方法。
【００６９】
（付記５）  前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程後に、
前記ゲート電極材料をアニールするアニール工程を有することを特徴とする付記１記載の半導体装置の製造方法。
【００７０】
（付記６）  前記ゲート電極材料を形成する工程においては、
前記ゲート絶縁膜上に前記ゲート電極材料を堆積してパターニングすることによって、前記ゲート電極材料を形成し、
前記ゲート電極材料に不純物を導入する工程においては、
パターニングされた前記ゲート電極材料に前記不純物を導入すると共に、前記ゲート電極材料両側の前記半導体基板内に前記不純物を導入することを特徴とする付記１記載の半導体装置の製造方法。
【００７１】
（付記７）  前記ゲート電極材料をフルシリサイド化するために前記レーザを照射する工程後に、
前記ゲート電極材料をパターニングする工程と、
パターニングされた前記ゲート電極材料両側の前記半導体基板内に前記ゲート電極材料に導入された不純物と同じかまたは異なる不純物を導入する工程と、
を有することを特徴とする付記１記載の半導体装置の製造方法。
【００７２】
（付記８）  前記ゲート電極材料は、ポリシリコンまたはアモルファスシリコンであることを特徴とする付記１記載の半導体装置の製造方法。
（付記９）  前記不純物は、ｐ型不純物またはｎ型不純物であることを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７３】
【図１】フルシリサイドゲート電極の形成方法の原理説明図である。
【図２】レーザ照射後の試料深さとボロン濃度の関係を示す図である。
【図３】ポリシリコン形成工程の要部断面模式図である。
【図４】ソース・ドレイン・エクステンション領域形成工程の要部断面模式図である。
【図５】サイドウォール形成工程の要部断面模式図である。
【図６】ポリシリコンおよびソース・ドレイン領域のイオン注入工程の要部断面模式図である。
【図７】レーザ照射工程の要部断面模式図（その１）である。
【図８】層間絶縁膜形成工程の要部断面模式図である。
【図９】ニッケル膜堆積工程の要部断面模式図である。
【図１０】フルシリサイド化工程の要部断面模式図である。
【図１１】未反応ニッケル膜除去工程の要部断面模式図である。
【図１２】ポリシリコン堆積工程の要部断面模式図である。
【図１３】ポリシリコンのイオン注入工程の要部断面模式図である。
【図１４】レーザ照射工程の要部断面模式図（その２）である。
【図１５】ＲＴＡ後の試料深さとボロン濃度の関係を示す図である。
【図１６】ボロンのドーズ量とフラットバンド電圧の関係を示す図である。
【図１７】フルシリサイド化後の試料深さとボロン濃度の関係を示す図である。
【符号の説明】
【００７４】
１  シリコン基板
２  素子分離領域
３  ゲート絶縁膜
４  ポリシリコン
５  ソース・ドレイン・エクステンション領域
６  サイドウォール
７  ソース・ドレイン領域
８  層間絶縁膜
９  ニッケル膜
１０  フルシリサイドゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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