(57)【要約】【課題】本発明は、クロックスキューによる誤動作を防ぐことができる駆動回路、直列接続された複数のラッチ回路及びそれを用いた画像表示装置を提供することを目的とする。【解決手段】本発明の駆動回路は、インバータ回路２１と、インバータ回路２２と、インバータ回路２３と、ラッチ回路３１〜３４とを備える。インバータ回路２１は、基準クロック信号ＧＣＬＫを反転させ第１反転クロック信号を生成する。インバータ回路２２は、インバータ回路２１で生成された第１反転クロック信号を反転させ第１クロック信号ＬＣＬＫを生成する。インバータ回路２３は、インバータ回路２２で生成された第１クロック信号ＬＣＬＫを反転させ第２反転クロック信号／ＬＣＬＫを生成する。直列接続された複数のラッチ回は、第１クロック信号ＬＣＬＫ及び第２反転クロック信号／ＬＣＬＫに同期してパルス信号を伝送する。【選択図】図３
2007140256.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号を反転させ第１反転クロック信号を生成する第１インバータ回路と、
前記第１インバータ回路で生成された前記第１反転クロック信号を反転させ第１クロック信号を生成する第２インバータ回路と、
前記第２インバータ回路で生成された前記第１クロック信号を反転させ第２反転クロック信号を生成する第３インバータ回路と、
前記第１クロック信号及び前記第２反転クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える駆動回路。
【請求項２】
請求項１に記載の駆動回路であって、
前記第１インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記第２インバータを構成するトランジスタのチャネル幅及びチャネル長の値以下であることを特徴とする駆動回路。
【請求項３】
請求項１又は請求項２に記載の駆動回路であって、
前記ラッチ回路は、データ転送用インバータと、前記データ転送用インバータと直列接続される帰還用インバータとを備え、
前記データ帰還用インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記転送用インバータを構成するのチャネル幅及びチャネル長の値以上であることを特徴とする駆動回路。
【請求項４】
互いに位相の異なる第１の基準クロックと第２の基準クロックとを生成する基準クロック信号生成手段と、
前記第１の基準クロック信号又は前記第２の基準クロック信号から第１クロック信号を生成する第１インバータ回路と、
前記第１インバータ回路で生成された前記第１クロック信号を反転させ第２クロック信号を生成する第２インバータ回路と、
前記第１クロック信号及び前記第２クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備え、
前記第１の基準クロックは、奇数段の前記ラッチ回路に接続された前記第１インバータ回路に、前記第２の基準クロックは、偶数段の前記ラッチ回路に接続された前記第１インバータ回路にそれぞれ供給されることを特徴とする駆動回路。
【請求項５】
請求項４に記載の駆動回路であって、
前記基準クロック信号生成手段は、立ち上がり遅延回路及び立ち下がり遅延回路とを有し、前記立ち上がり遅延回路及び前記立ち下がり遅延回路により前記第１の基準クロック信号及び前記第２の基準クロック信号を生成することを特徴とする駆動回路。
【請求項６】
基準クロック信号から、互いに位相の異なる第１の基準クロック信号群と第２の基準クロック信号群とを生成する基準クロック信号生成手段と、
前記第１の基準クロック信号群又は前記第２の基準クロック信号群に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える駆動回路であって、
前記ラッチ回路の奇数段には、前記第１の基準クロック信号群が供給され、前記ラッチ回路の偶数段には、前記第２の基準クロック信号群が供給されることを特徴とする駆動回路。
【請求項７】
請求項６に記載の駆動回路であって、
前記基準クロック信号生成手段は、立ち上がり遅延回路及び立ち下がり遅延回路とを有し、前記立ち上がり遅延回路及び前記立ち下がり遅延回路により前記第１の基準クロック信号群及び前記第２の基準クロック信号群を生成することを特徴とする駆動回路。
【請求項８】
請求項１乃至請求項７のいずれか１つに記載の駆動回路であって、
外部より供給される入力信号の電圧レベルを変換して前記基準クロック信号を生成する昇圧手段を備えていることを特徴とする駆動回路。
【請求項９】
請求項８に記載の駆動回路であって、
前記基準クロック信号は駆動バッファを介して出力されるとともに、少なくとも前記昇圧手段と前記駆動バッファとは同一基板上に形成されることを特徴とする駆動回路。
【請求項１０】
クロック信号に同期してパルス信号を伝送するラッチ回路であって、
データ転送用インバータと、
前記データ転送用インバータと直列接続される帰還用インバータとを備え、
前記データ帰還用インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記転送用インバータを構成するトランジスタのチャネル幅及びチャネル長の値以上であることを特徴とするラッチ回路。
【請求項１１】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路と、
走査信号線を介して各画素に走査信号を供給するゲート線駆動回路と、
前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラのうち、少なくとも１つは請求項１乃至請求項９のいずれか１つに記載された駆動回路により構成されていることを特徴とする画像表示装置。
【請求項１２】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路と、
走査信号線を介して各画素に走査信号を供給するゲート線駆動回路と、
前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラのうち、少なくとも１つは請求項１０に記載されたラッチ回路により構成されていることを特徴とする画像表示装置。
【請求項１３】
請求項１１又は請求項１２に記載の画像表示装置であって、
前記ソース線駆動回路、前記ゲート線駆動回路、前記タイミングコントローラ及び前記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とする画像表示装置。
【請求項１４】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路及び走査信号線を介して各画素に走査信号を供給するゲート線駆動回路、前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラのうちの少なくとも１つの回路とを備えるアレイ基板であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラは、請求項１乃至請求項９のいずれか１つに記載された駆動回路により構成されていることを特徴とするアレイ基板。
【請求項１５】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路及び走査信号線を介して各画素に走査信号を供給するゲート線駆動回路、前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラのうちの少なくとも１つの回路とを備えるアレイ基板であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラは、請求項１０に記載されたラッチ回路により構成されていることを特徴とするアレイ基板。
【請求項１６】
請求項１４又は請求項１５に記載のアレイ基板であって、
前記ソース線駆動回路、前記ゲート線駆動回路、前記タイミングコントローラ及び前記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とするアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置に係る発明に関するものである。
【背景技術】
【０００２】
従来の駆動回路を内蔵した薄膜トランジスタ液晶表示装置では、行列状に配置された画素（サブ画素）、各画素（サブ画素）に設けられたＴＦＴ（Thin Film Transistor）、さらに当該ＴＦＴを駆動するゲート線駆動回路及びソース線駆動回路も同じ基板上に形成されている。
【０００３】
駆動回路を内蔵した薄膜トランジスタ液晶表示装置では、直列接続させた複数のラッチ回路を含むシフトレジスタがゲート線駆動回路及びソース線駆動回路に用いられている。そして、シフトレジスタを構成するラッチ回路には、従来、互いに位相が反転した相補のクロック信号が入力されている。しかし、相補のクロック信号にクロックスキューが生じると、シフトレジスタにデータ突き抜け等の誤動作が発生していた。
【０００４】
次に、シフトレジスタに生じるデータ突き抜け誤動作について説明する。図２５に、従来のゲート線駆動回路を示す。また、当該ゲート線駆動回路に入出力される信号波形を図２６（ａ）（ｂ）に示す。図２６（ａ）は、クロックスキューが生じていない正常動作の場合、図２６（ｂ）はクロックスキューが生じている異常動作の場合である。図２６（ａ）（ｂ）では、スタート信号ＳＴＹ、ゲートクロック信号（ＣＬＫＹ，／ＣＬＫＹ）、ラッチ回路１０１〜１０４の出力Ｑ１〜Ｑ４、ゲート線ＧＬ１〜ＧＬ３への出力信号の波形がそれぞれ示されている。
【０００５】
図２６（ｂ）では、クロックスキューにより、相補のゲートクロック信号（ＣＬＫＹ，／ＣＬＫＹ）がともに”Ｈ”レベルとなる期間Ｔ１が存在する。この期間Ｔ１において、スタート信号ＳＴＹが”Ｈ”レベルの場合、図２７に示す１段目のラッチ回路１０１における転送用インバータ１１１を構成するＮチャネルトランジスタ（図示せず）と、第２段目のラッチ回路１０２における転送用インバータ１１３を構成するＮチャネルトランジスタ（図示せず）とが、ともにＯＮ状態となる。そのため、スタート信号ＳＴＹの”Ｈ”レベルが数段先のラッチ回路まで伝播するデータの突き抜け現象と呼ばれる誤動作が生じる。ここで、図２６（ｂ）に示す期間Ｔｄは、ゲートクロック信号（ＣＬＫＹ，／ＣＬＫＹ）の切り換わり、または入力信号の切り換わりから出力Ｑ１，Ｑ２の切り換わりまでの信号伝播遅延時間を示す。
【０００６】
クロックスキューによるデータ突き抜け現象について、図２８を用いてさらに詳しく説明する。図２８は、図２７に示すラッチ回路１０１，１０２をさらに詳しく示した回路図である。図２８に示す回路において、スタート信号ＳＴＹが”Ｈ”レベルの時、ＣＬＫＹ信号が”Ｌ”から”Ｈ”に切り換わると、ＮチャネルトランジスタＭＮ１０，ＭＮ１１がＯＮ状態となり、ノードＡが”Ｌ”に引き下げられ、ノードＢはＣＬＫＹの切り換わりからＴｄ後に”Ｈ”に引き上げられる。
【０００７】
この時、／ＣＬＫＹ信号は、図２６（ａ）に示すように”Ｈ”から”Ｌ”へと、同時に切り換わらなければならないが、クロックスキューにより図２６（ｂ）に示すように期間Ｔ１（Ｔ１＞Ｔｄ）の間”Ｈ”ままの状態である。そのため、２段目のラッチ回路１０２のＮチャネルトランジスタＭＮ１２，ＭＮ１３は、当該期間の間ＯＮ状態のままとなるので、スタート信号ＳＴＹの”Ｈ”レベルが次段のラッチ回路まで突き抜けることになる。こうして、図２６（ｂ）のＱ１（図２８のノードＢ）が”Ｈ”になってからＴｄ後、Ｑ２が”Ｈ”になる。さらに、ラッチ回路１０３の転送用インバータを構成するＮチャネルトランジスタも、そのゲート信号がＣＬＫＹのためＯＮ状態となり、Ｑ２が”Ｈ”になってからＴｄ後、Ｑ３が”Ｈ”になる。なお、図２６（ａ）（ｂ）では、Ｑ１，Ｑ２，Ｑ３，Ｑ４からＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４までの遅延時間は省略している。
【０００８】
そこで、クロックスキューを低減するため、特許文献１では、バッファ出力したグローバルクロック信号を、ラッチ回路の各段毎に設けられた第１インバータと第２インバータとを介して正相・逆相の２つのクロック信号を生成することで、クロックスキューを低減していた。
【０００９】
【特許文献１】特開２００１−１３４２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１に記載のシフトレジスタの場合、グローバルクロック信号が接続されるゲート線の段数は数百段となり、インバータも数百段接続されることになる。そのため、特に特性が良くなく、ばらつきの大きい多結晶シリコン薄膜トランジスタをバッファやインバータ等に用いた場合、特性の悪い方にバラツキが生じると、グローバルクロック信号の波形が大きくなまることがある。
【００１１】
従って、インバータを介して、波形のなまりの大きいグローバルクロック信号からクロック信号を生成しても、波形のなまりを十分に小さくすることができず、クロックスキューが軽減されない場合があった。これに対して、グローバルクロック信号の波形のなまりを小さくするために、グローバルクロック信号を生成する回路のバッファサイズを大きくすることが考えられる。しかし、この場合においても、逆にトランジスタ特性が良い方にばらつくと、回路の消費電力が非常に大きくなる。
【００１２】
そこで、本発明は、クロックスキューによる誤動作を防ぐことができる駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る解決手段は、基準クロック信号を反転させ第１反転クロック信号を生成する第１インバータ回路と、第１インバータ回路で生成された第１反転クロック信号を反転させ第１クロック信号を生成する第２インバータ回路と、第２インバータ回路で生成された第１クロック信号を反転させ第２反転クロック信号を生成する第３インバータ回路と、第１クロック信号及び第２反転クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える。
【発明の効果】
【００１４】
本発明に記載の駆動回路は、基準クロック信号を反転させ第１反転クロック信号を生成する第１インバータ回路と、第２インバータ回路と、第３インバータ回路と、ラッチ回路とを備えるので、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことができる効果がある。また、本発明に記載のラッチ回路、駆動回路で構成された駆動回路を有する画像表示装置も、クロックスキューによる誤動作を防ぐことができる効果がある。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
図１に、本実施の形態に係る駆動回路を内蔵した画像表示装置である薄膜トランジスタ液晶表示装置（以下、単に液晶表示装置ともいう）のブロック図を示す。図１に示す液晶表示装置では、行列状に画素（サブ画素）が配置された（図示せず）液晶表示部１、各画素を駆動するゲート線駆動回路２及びソース線駆動回路３が示されている。さらに液晶表示部１の回路図を図２に示す。図２に示す液晶表示部１では、個々の画素（サブ画素）を駆動するトランジスタ（ＴＦＴ１１）と、このＴＦＴ１１のドレイン電極（画素電極）に接続された液晶セル１２と、ＴＦＴ１１のドレイン電極に接続された蓄積容量１３とから構成されている。
【００１６】
さらに、図２に示す液晶表示部１は、ＴＦＴ１１のゲート電極が走査信号線であるゲート線ＧＬ（ＧＬ（ｍ−１），ＧＬ（ｍ）、ＧＬ（ｍ＋１），・・・）に接続され、ＴＦＴ１１のソース電極がデータ信号線であるソース線ＳＬ（ＳＬ（ｎ−１），ＳＬ（ｎ），ＳＬ（ｎ＋１），・・・）に接続されている。また、液晶セル１２の対向電極及び蓄積容量１３の他方の電極には、コモン電位ＶＣＯＭが与えられる（図示せず）。なお、液晶表示部１の画素（サブ画素）は、カラーフィルタのＲＧＢストライプと対応しており、３つのサブ画素（ＲＧＢ）で１つの画素分の色表示を行っている。
【００１７】
ゲート線駆動回路２は、ラッチ回路より構成される垂直シフトレジスタ１４と、論理回路を含むゲート線駆動バッファ１５とを備えている。また、各々のゲート線駆動バッファ１５は、接続された各々のゲート線ＧＬに対して走査信号が出力される。垂直シフトレジスタ１４には、パネル外部よりゲートクロック信号ＣＬＫＹ及びスタート信号ＳＴＹが入力される。
【００１８】
次に、垂直シフトレジスタ１４の回路図を図３に示す。図３に示す垂直シフトレジスタ１４では、直列接続されているラッチ回路（１）〜（４）が４段示されている。パネル外部より入力されたゲートクロック信号ＣＬＫＹは、パネル内の基準クロック信号であるグローバルゲートクロック信号ＧＣＬＫＹ（図３ではＧＣＬＫ）となり、各々のラッチ回路に対して分配される。１段目のラッチ回路３１には、スタート信号ＳＴＹ（図３ではＳＴ）が入力される。なお、２段目のラッチ回路３２の入力には１段目のラッチ回路３１の出力Ｑ１が、３段目のラッチ回路３３の入力には２段目のラッチ回路３２の出力Ｑ２が、４段目のラッチ回路３４に入力には３段目のラッチ回路３３の出力Ｑ３がそれぞれ入力されている。
【００１９】
次に、ゲート線駆動バッファ１５の回路図を図４に示す。ゲート線駆動バッファ１５では、１段目のラッチ回路３１の出力Ｑ１と２段目のラッチ回路３２の出力Ｑ２とのＡＮＤ演算（ＡＮＤ素子３５）を行い、さらにパルス幅を制御するためのＥＮＡＢ信号とＡＮＤ演算（ＡＮＤ素子３６）を行った信号を第１のゲート線ＧＬ１に出力している。同様に、ゲート線駆動バッファ１５では、２段目のラッチ回路３２の出力Ｑ２と３段目のラッチ回路３３の出力Ｑ３とのＡＮＤ演算（ＡＮＤ素子３７）を行い、さらにパルス幅を制御するためのＥＮＡＢ信号とＡＮＤ演算（ＡＮＤ素子３８）を行った信号を第２のゲート線ＧＬ２に出力している。また、ゲート線駆動バッファ１５では、３段目のラッチ回路３３の出力Ｑ３と４段目のラッチ回路３４の出力Ｑ４とのＡＮＤ演算（ＡＮＤ素子３９）を行い、さらにパルス幅を制御するためのＥＮＡＢ信号とＡＮＤ演算（ＡＮＤ素子４０）を行った信号を第３のゲート線ＧＬ３に出力している。
【００２０】
次に、１段目のラッチ回路３１と２段目のラッチ回路３２の回路図を図５に示す。図５では、ゲートクロック信号（ＬＣＬＫ，／ＬＣＬＫ）が供給される転送用インバータ１６と、転送用インバータ１６と直列接続される帰還用インバータ１７と、帰還用インバータ１７と並列接続されたインバータ１８により１つのラッチ回路が構成されている。なお、帰還用インバータ１７にもゲートクロック信号（ＬＣＬＫ，／ＬＣＬＫ）が供給されている。
【００２１】
次に、本実施の形態に係る垂直シフトレジスタ１４（図３）では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能である点について説明する。
【００２２】
まず、グローバルクロック信号ＧＣＬＫは、各々のラッチ回路と接続されたインバータ２１に入力される。さらに、インバータ２１の出力はインバータ２２に入力され、インバータ２２は、正相・逆相２つのクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の一方のクロック信号を生成する（図３では、グローバルクロック信号ＧＣＬＫと同相のクロック信号ＬＣＬＫが生成される）。さらに、インバータ２２の出力の一部はインバータ２３に入力され、インバータ２３は、正相・逆相２つのクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の他方のクロック信号を生成する（図３では、グローバルクロック信号ＧＣＬＫと逆相のクロック信号／ＬＣＬＫが生成される）。
【００２３】
本実施の形態に係るシフトレジスタでは、インバータ２２で正相・逆相２つのクロック信号（ＬＣＬＫ，／ＬＣＬＫ）を生成する前に、グローバルクロック信号ＧＣＬＫを、一旦インバータ２１で受けている。そのため、本実施の形態では、たとえグローバルクロック信号ＧＣＬＫの波形が非常になまっていても、インバータ２１を介することで波形を整形することができる。従って、インバータ２１からの出力は波形のなまりが小さくなり、インバータ２２及びインバータ２３で生成されるクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の波形のなまりも小さくなる。つまり、インバータ２１を設けることで、クロックスキューの小さいクロック信号（ＬＣＬＫ，／ＬＣＬＫ）を得ることができる。これは、インバータ２１がクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の波形を整形するように機能しているためである。
【００２４】
なお、本実施の形態では、ラッチ回路１段に対して１組のインバータ２１〜インバータ２３を有しているが、本発明はこれに限られず、複数段のラッチ回路に対して１組のインバータ２１〜インバータ２３を設ける構成であっても同様の効果を得ることができる。
【００２５】
次に、ソース線駆動回路３の構成を示すブロック図を図６に示す。図６に示すソース線駆動回路３は、水平シフトレジスタ４と、デジタルデータバスライン１９と、第１ラッチ回路５と、第２ラッチ回路６と、Ｄ／Ａ変換回路（ＤＡＣ）７と、アナログアンプ（Ａｍｐ．）８とにより構成されている。本例では、４ビットのデジタル階調データ（ＤＡＴＡ）の場合を示す。当該デジタル階調データ（ＤＡＴＡ）は、水平シフトレジスタ４からのシフトパルス信号（第１ラッチ信号ＬＡＴ１＿１，ＬＡＴ１＿２，・・・ＬＡＴ１＿ｍ）により、第１ラッチ回路５にラッチされる。第１ラッチ回路５での一水平ライン分のデジタル階調データ（ＤＡＴＡ）のラッチが終了するまでの時間は一ライン期間と呼ばれる。第２ラッチ回路６は各第１ラッチ回路５がそれぞれ異なるタイミングでラッチしたデータを同タイミングでラッチする。第２ラッチ回路６でのラッチ動作が終了した後、各第１ラッチ回路５は次の水平ラインのラッチ動作を順に行う。第１ラッチ回路５がラッチ動作を行っている最中に、その直前の水平ラインについて、Ｄ／Ａ変換回路（ＤＡＣ）７は第２ラッチ回路でラッチされたデジタル階調データ（ＤＡＴＡ）をアナログ階調電圧に変換する。このアナログ階調電圧は、アナログアンプ８を経て、対応するソース信号線ＳＬに供給される。上述した動作を繰り返すことにより、アレイ基板内の全画素表示領域に画像が表示される。
【００２６】
水平シフトレジスタ４には、パネル外部よりソースクロック信号ＣＬＫＸ及びスタート信号ＳＴＸが入力される。水平シフトレジスタ４は垂直シフトレジスタ１４と同一の回路構成である（図３）。パネル外部より入力されたソースクロック信号ＣＬＫＸは、パネル内のグローバルクロックＧＣＬＫＸ（図３ではＧＣＬＫ）となり各々のラッチ回路に対して分配されている。１段目のラッチ回路３１には、スタート信号ＳＴＸ（図３ではＳＴ）が入力される。なお、２段目のラッチ回路３２の入力には１段目のラッチ回路３１の出力Ｑ１が、３段目のラッチ回路３３の入力には２段目のラッチ回路３２の出力Ｑ２が、４段目のラッチ回路３４に入力には３段目のラッチ回路３３の出力Ｑ３がそれぞれ入力されている。本実施の形態に係る水平シフトレジスタ４では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことができるのは垂直シフトレジスタ１４の場合と同じである。
【００２７】
（実施の形態２）
図７に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図７に示す液晶表示装置において、図１に示す液晶表示装置と異なる点は複数のレベル変換回路（Ｌ／Ｓ）４１〜４５を備えている点である。
【００２８】
近年、機器の低消費電力化や低ＥＭＩ（不要幅射対策）化のために、入出力の低電圧化が要求されるようになってきている。しかし、液晶表示装置においては、単結晶シリコントランジスタよりも動作電圧の高い多結晶シリコン薄膜トランジスタが用いられており、駆動回路の動作電圧を高くする必要がある。そこで、液晶表示装置では、駆動回路側にレベル変換回路（Ｌ／Ｓ）を搭載して、必要に応じてパネル内部に高い電圧を供給する構成とすることで、低電圧化を図っている。
【００２９】
図８に、レベル変換回路（Ｌ／Ｓ）の回路図を示す。図８に示すレベル変換回路では、電源（ＶＤＤ）にソースを接続したＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のゲートが、第２のＣＭＯＳインバータ（ＭＰ２，ＭＮ２）、第１のＣＭＯＳインバータ（ＭＰ１，ＭＮ１）の出力とそれぞれ接続されている。なお、第１のＣＭＯＳインバータ（ＭＰ１，ＭＮ１）には入力信号ＩＮ（図９，図１０ではクロック信号ＣＬＫＹが対応）が、第２のＣＭＯＳインバータ（ＭＰ２，ＭＮ２）には入力信号/ＩＮ（図９，図１０ではクロック信号／ＣＬＫＹが対応）がそれぞれ入力されている。ここで、図９及び図１０は、図８に示すレベル変換回路を設けた場合のクロック信号の生成を説明するための図である。図９の場合は、レベル変換回路から２つのクロック信号が出力される構成で、図１０の場合は、レベル変換回路から１つのクロック信号が出力され、それを２つに分ける構成である。
【００３０】
そして、図８に示すレベル変換回路では、ノードＭ２からバッファ回路を経て出力信号ＯＵＴが出力される。入力信号ＩＮ及び、その反転信号／ＩＮは低電圧レベル信号であり、このレベル変換回路により”Ｈ”レベルを電源（ＶＤＤ）に変換する。なお、本レベル変換回路（Ｌ／Ｓ）では、入力信号として両相信号（入力信号ＩＮと、その反転信号／ＩＮ）を用いる構成としたが、入力信号は単相信号（入力信号ＩＮのみ）で、レベル変換回路（Ｌ／Ｓ）内でインバータ回路により、その反転信号／ＩＮを生成する構成としても良い。
【００３１】
図７を参照して、パネル外部よりクロック信号ＣＬＫＹとその反転信号／ＣＬＫＹが、レベル変換回路４１の入力信号ＩＮ及びその反転信号／ＩＮが入力される入力端子にそれぞれ入力される。そして、レベル変換回路４１の出力Ｍ２からバッファ回路を経て、グローバルクロック信号ＧＣＬＫＹが出力される。
【００３２】
本実施の形態に係る垂直シフトレジスタ１４は、図３に示す構成である。ゲートクロック用レベル変換回路の出力信号であるグローバルクロック信号ＧＣＬＫＹは各々のラッチ回路に対して分配されている。１段目のラッチ回路３１には、スタート信号ＳＴＹが入力される。なお、２段目のラッチ回路３２の入力には１段目のラッチ回路３１の出力Ｑ１が、３段目のラッチ回路３３の入力には２段目のラッチ回路３２の出力Ｑ２が、４段目のラッチ回路３４に入力には３段目のラッチ回路３３の出力Ｑ３がそれぞれ入力されている。スタート信号ＳＴＹも同様に、レベル変換回路４２を経て、１段目のラッチ回路３１に入力される。また、ＥＮＡＢ信号もレベル変換回路４３を経て、ゲート線駆動バッファ１５に入力される。
【００３３】
次に、本実施の形態に係る垂直シフトレジスタ１４（図３）では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能である点について説明する。
【００３４】
まず、グローバルクロック信号ＧＣＬＫは、各々のラッチ回路と接続されたインバータ２１に入力される。さらに、インバータ２１の出力はインバータ２２に入力され、インバータ２２は、正相・逆相２つのクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の一方のクロック信号を生成する（図３では、グローバルクロック信号ＧＣＬＫと同相のクロック信号ＬＣＬＫが生成される）。さらに、インバータ２２の出力の一部はインバータ２３に入力され、インバータ２３は、正相・逆相２つのクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の他方のクロック信号を生成する（図３では、グローバルクロック信号ＧＣＬＫと逆相のクロック信号／ＬＣＬＫが生成される）。
【００３５】
本実施の形態に係るシフトレジスタでは、インバータ２２で正相・逆相２つのクロック信号（ＬＣＬＫ，／ＬＣＬＫ）を生成する前に、グローバルクロック信号ＧＣＬＫを、一旦インバータ２１で受けている。そのため、本実施の形態では、たとえグローバルクロック信号ＧＣＬＫの波形が非常になまっていても、インバータ２１を介することで波形を整形することができる。従って、インバータ２１からの出力は波形のなまりが小さくなり、インバータ２２及びインバータ２３で生成されるクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の波形のなまりも小さくなる。つまり、インバータ２１を設けることで、クロックスキューの小さいクロック信号（ＬＣＬＫ，／ＬＣＬＫ）を得ることができる。これは、インバータ２１がクロック信号（ＬＣＬＫ，／ＬＣＬＫ）の波形を整形するように機能しているためである。
【００３６】
また、インバータ２２は、クロックスキューの小さいクロック信号（ＬＣＬＫ，／ＬＣＬＫ）を生成するために、トランジスタサイズ（チャネル幅及びチャネル長）を十分に小さくすることはできない。しかし、本実施の形態では、インバータ２１をインバータ２２の前段に設けているので、インバータ２１のトランジスタサイズをインバータ２２のトランジスタサイズより小さくすることが可能になる。例えば、インバータ２１のトランジスタサイズをプロセスで許容可能な最小寸法とすることができる。これにより、グローバルクロック信号ＧＣＬＫの負荷を小さくすることが可能となり、グローバルクロック信号ＧＣＬＫを供給する側のバッファサイズを小さく抑えることができる。また、バッファサイズを小さくすることができることから、回路全体の消費電力の増加も抑えられる。さらに、バッファサイズを小さくできることから、バッファ部のレイアウトも容易となる。
【００３７】
なお、本実施の形態では、ラッチ回路１段に対して１組のインバータ２１〜インバータ２３を有しているが、本発明はこれに限られず、複数段のラッチ回路に対して１組のインバータ２１〜インバータ２３を設ける構成であっても同様の効果を得ることができる。
【００３８】
次に、図７を参照して、パネル外部よりソースクロック信号ＣＬＫＸとその反転信号／ＣＬＫＸが、レベル変換回路４４の入力信号ＩＮ及びその反転信号／ＩＮが入力される入力端子にそれぞれ入力される。そして、レベル変換回路４４の出力Ｍ２からバッファ回路を経て、グローバルクロック信号ＧＣＬＫＸが出力される。本実施の形態に係る水平シフトレジスタ４は、図３（図３ではグローバルクロック信号ＧＣＬＫＸはＧＣＬＫである）に示す構成である。スタート信号ＳＴＸ（図３ではＳＴ）も同様に、レベル変換回路４５を経て、１段目のラッチ回路３１に入力される。同様に、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能となる。
【００３９】
（実施の形態３）
図１１に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図１１に示す液晶表示装置において、図７に示す液晶表示装置と異なる点はゲートクロック信号ＣＬＫＹ及びソースクロック信号ＣＬＫＸを入力するレベル変換回路４１，４４の出力後にタイミング遅延回路４６，４７を有している点である。
【００４０】
図１２に，本実施の形態に係るタイミング遅延回路の回路図を示す。図１３に、本実施の形態に係るシフトレジスタの回路図を示す。図１２に示す回路では、レベル変換回路の出力がタイミング遅延回路４６の基準クロック信号ＢＣＬＫとなる。
【００４１】
さらに、図１２に示す回路では、基準クロック信号ＢＣＬＫをタイミング遅延手段である立ち上がり遅延回路５１及び立ち下がり遅延回路５２に供給する。立ち上がり遅延回路５１は、基準クロック信号ＢＣＬＫＢ、立ち下がり遅延回路５２は、基準クロック信号ＢＣＬＫＡをそれぞれ出力する。なお、基準クロック信号ＢＣＬＫＡと基準クロック信号ＢＣＬＫＢとは、互いに位相の異なる２相の基準クロック信号である。
【００４２】
また、基準クロック信号ＢＣＬＫＡ，ＢＣＬＫＢは、それぞれ別系統のインバータ及びバッファに入力され、図５に示す相補の第１のクロック信号群（ＣＬＫＡ，／ＣＬＫＡ）及び第２のクロック信号群（ＣＬＫＢ，／ＣＬＫＢ）として出力される。
【００４３】
本実施の形態に係るシフトレジスタでは、図１３に示すように、第１のクロック信号群（ＣＬＫＡ，／ＣＬＫＡ）及び第２のクロック信号群（ＣＬＫＢ，／ＣＬＫＢ）が交互にラッチ回路３１〜３４の各段に入力される。このように駆動すると、図５に示すラッチ回路で構成される図１３のシフトレジスタは、第１段目のラッチ回路３１を構成する転送用インバータ１６と第２段目のラッチ回路３２を構成する転送用インバータ１６等、隣り合う段のラッチ回路の転送用インバータ１６が同時にＯＮ状態となることがなく、データ突き抜け現象の発生を抑えることが可能となる。なお、図１４に示す波形では、クロック信号ＣＬＫＡとクロック信号／ＣＬＫＡ間、及びクロック信号ＣＬＫＢとクロック信号／ＣＬＫＢ間のクロックスキューは、第１のクロック信号群（ＣＬＫＡ，／ＣＬＫＡ）と第２のクロック信号群（ＣＬＫＢ，／ＣＬＫＢ）とのタイミング差に比べて十分に小さいため省略している。ここで、図１４に示す期間Ｔｄは、クロック信号（ＣＬＫＹ，／ＣＬＫＹ）の切り換わりから出力Ｑ１の切り換わりまでの信号伝播遅延時間を示す。
【００４４】
本実施の形態に係るシフトレジスタにおいてデータ突き抜け現象が生じない理由について、図１５を用いて説明する。なお、図１５は、図１３で示したラッチ回路３１〜３４の内、１段目と２段目のラッチ回路３１，３２を取り出して図示して回路図である。まず、図１５に示すラッチ回路３１，３２では、入力されるスタート信号ＳＴＹが”Ｈ”レベルの時、クロック信号ＣＬＫＡが”Ｌ”から”Ｈ”に切り換わると、ＮチャネルトランジスタＭＮ１４，ＭＮ１５がＯＮ状態となり、ノードＡが”Ｌ”に引き下げられ、逆にノードＢは”Ｈ”に引き上げられる。
【００４５】
この時、クロック信号ＣＬＫＢは、クロック信号ＣＬＫＡが切り換わる前に”Ｈ”から”Ｌ”に切り換わっており、ＮチャネルトランジスタＭＮ１７はＯＦＦ状態となっているため、データの突き抜け現象は発生しない。また、クロック信号ＣＬＫＢが”Ｌ”から”Ｈ”に切り換わる時でも、図示しない次段のラッチ回路に供給されるクロック信号ＣＬＫＡは既に切り換わっているため、同様にデータの突き抜け現象は生じない。
【００４６】
なお、図１６（ａ）（ｂ）に、図１２で示した立ち上がり遅延回路５１及び立ち下がり遅延回路５２の一例を示す。図１６（ａ）に示す立ち上がり遅延回路５１では、入力した基準クロック信号ＢＣＬＫと、偶数段のインバータチェーン５３を介した基準クロック信号ＢＣＬＫとのＡＮＤ演算（ＡＮＤ素子５４）を行い、インバータ５５を介して基準クロック信号ＢＣＬＫＢとして出力している。図１６（ｂ）に示す立ち下がり遅延回路では、入力した基準クロック信号ＢＣＬＫと、偶数段のインバータチェーン５６を介した基準クロック信号ＢＣＬＫとのＯＲ演算（ＯＲ素子５７）を行い、インバータ５８を介して基準クロック信号ＢＣＬＫＡとして出力している。
【００４７】
但し、図１２に示す各信号線名は、垂直シフトレジスタ１４の場合、それぞれ次のようになる。ＢＣＬＫはＢＣＬＫＹ、ＳＴはＳＴＹ、ＣＬＫＡ及び／ＣＬＫＡはＣＬＫＹＡ及び／ＣＬＫＹＡ、ＣＬＫＢ及び／ＣＬＫＢはＣＬＫＹＢ及び／ＣＬＫＹＢとなる。
【００４８】
また、ラッチ回路に供給される２相クロック（第１のクロック信号群（ＣＬＫＡ，／ＣＬＫＡ）及び第２のクロック信号群（ＣＬＫＢ，／ＣＬＫＢ））の生成方法は、図１２で示した立ち上がり遅延回路５１及び立ち下がり遅延回路５２を用いる方法に限られず、同様のタイミングが生成可能な別の方法を用いて構わない。さらに、本実施の形態では、シフトレジスタについて説明したが、本実施の形態に係る内容を後述するタイミングコントローラに適用しても同様の効果が得られる。
【００４９】
本発明に係るタイミング遅延回路、垂直シフトレジスタ１４及び水平シフトレジスタ４を用いることで、データ突き抜け現象が生じない安定動作可能な画像表示装置が得られる。
【００５０】
（実施の形態４）
図１７に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図１７に示す液晶表示装置において、図１１に示す液晶表示装置と異なる点はタイミング遅延回路４８，４９の出力信号数が２本である点である（垂直シフトレジスタ１４の場合、グローバルクロック信号ＧＣＬＫＹＡ，ＧＣＬＫＹＢ）。
【００５１】
図１８に、本実施の形態に係るタイミング遅延回路の回路図を示す。図１９に、本実施の形態に係るシフトレジスタの回路図を示す。図１８に示すパルス生成回路４８は、パルス生成手段である立ち上がり遅延回路５１及び立ち下がり遅延回路５２、バッファから構成されている。レベル変換回路の出力が基準クロック信号ＢＣＬＫとなり、当該基準クロック信号ＢＣＬＫが、バッファを介して立ち上がり遅延回路５１及び立ち下がり遅延回路５２に入力される。
【００５２】
そして、立ち上がり遅延回路５１からは基準クロック信号ＢＣＬＫＢ、立ち下がり遅延回路５２からは基準クロック信号ＢＣＬＫＡがそれぞれ生成され、バッファを介してグローバルクロック信号ＧＣＬＫＢ，ＧＣＬＫＡとして出力される。なお、基準クロック信号ＢＣＬＫＢと基準クロック信号ＢＣＬＫＡ、グローバルクロック信号ＧＣＬＫＢとグローバルクロック信号ＧＣＬＫＡとは、互いに位相の異なる信号である。
【００５３】
さらに、グローバルクロック信号ＧＣＬＫＡは、図１９に示す１段目及び３段目のラッチ回路３１，３３に供給され、グローバルクロック信号ＧＣＬＫＢは、図１９に示す２段目及び４段目のラッチ回路３２，３４に供給される。供給されたグローバルクロック信号ＧＣＬＫＡは、まず１段目及び３段目のラッチ回路３１，３３に接続されたインバータ６０に入力され、その出力がインバータ６１で反転されクロック信号／ＬＣＬＫＡとして出力される。インバータ６１の出力の一部は、さらにインバータ６２に入力され、反転されクロック信号ＬＣＬＫＡとして出力される。同様に、供給されたグローバルクロック信号ＧＣＬＫＢは、まず２段目及び４段目のラッチ回路３２，３４に接続されたインバータ６３に入力され、その出力がインバータ６４で反転されクロック信号ＬＣＬＫＢとして出力される。インバータ６４の出力の一部は、さらにインバータ６５に入力され、反転されクロック信号／ＬＣＬＫＢとして出力される。
【００５４】
上述の方法で各々のラッチ回路に入力されるクロック信号（ＬＣＬＫＡ，／ＬＣＬＫＡ及びＬＣＬＫＢ，／ＬＣＬＫＢ）を生成することで、相補のクロック信号間（ＬＣＬＫＡと／ＬＣＬＫＡとの間、ＬＣＬＫＢと／ＬＣＬＫＢとの間）のクロックスキューが小さくなり、より安定した動作が得られる。また、本実施の形態に係るシフトレジスタは、位相の異なる２相クロック信号を生成し、シフトレジスタを構成するラッチ回路へ１段おきに相の異なるクロック信号を入力する。このように構成することで、第１段目のラッチ回路を構成する転送用インバータと第２段目のラッチ回路を構成する転送用インバータ等、隣り合う段のラッチ回路の転送用インバータが同時にＯＮ状態となることがなく、データ突き抜け現象の発生を抑えることが可能となる。
【００５５】
但し、図１８に示す各信号線名は、垂直シフトレジスタ１４の場合、それぞれ次のようになる。ＢＣＬＫはＢＣＬＫＹ、ＳＴはＳＴＹ、ＣＬＫＡ及び／ＣＬＫＡはＣＬＫＹＡ及び／ＣＬＫＹＡ、ＣＬＫＢ及び／ＣＬＫＢはＣＬＫＹＢ及び／ＣＬＫＹＢとなる。
【００５６】
なお、本発明の最大の趣旨は、ＣＬＫＡ，／ＣＬＫＡとＣＬＫＢ，／ＣＬＫＢの位相をずらすことであり、このため各段のラッチ回路に入力される相補のクロック信号の生成方法は、図１９で示した方法に限られるものではなく、例えば、インバータ６０，６３を設けない回路構成を用いて生成する方法であっても構わない。また、図１８で示した立ち上がり遅延回路５１及び立ち下がり遅延回路５２を用いる方法に限られず、同様のタイミングが生成可能な別の方法を用いても構わない。
【００５７】
（実施の形態５）
図２０に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図２０に示す液晶表示装置において、図１，図７，図１１，図１７に示す液晶表示装置と異なる点はタイミングコントローラ１０を内蔵する点である。
【００５８】
図２０に示すタイミングコントローラ１０は、外部からレベル変換回路を介して入力されるマスタクロック信号ＭＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣから、ゲート線駆動回路２の制御信号（ＣＬＫＹ，ＳＴＹ）及びソース線駆動回路のシフトレジスタ４の制御信号（ＣＬＫＸ，ＳＴＸ）、第２ラッチ回路６を制御する第２ラッチ信号、さらにＤ／Ａ変換回路７、アナログアンプ８の各制御信号を生成する。図２０に示すタイミングコントローラ１０を内蔵する液晶表示装置では、一般に入力信号であるマスタクロック信号ＭＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣは低電圧であり、レベル変換回路（Ｌ／Ｓ）により電圧レベルが変換された後、タイミングコントローラ１０に入力される。また、図２０に示す液晶表示装置では、マスタクロック信号ＭＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣは単相入力である。図２０におけるゲートクロック信号ＣＬＫＹ、垂直シフトレジスタ１４、ソースクロック信号ＣＬＫＸ、水平シフトレジスタ４は、図３、図１２、図１８のいずれかの方法が適用される。
【００５９】
図２１に、本実施の形態に係るタイミングコントローラの回路図を示す。図２１に示すタイミングコントローラは、直列接続された２つのラッチ回路７１〜７４が４段設けられている。つまり、ラッチ回路７１ａとラッチ回路７１ｂが直列接続され１段目を構成し、ラッチ回路７２ａとラッチ回路７２ｂが直列接続され２段目を構成し、ラッチ回路７３ａとラッチ回路７３ｂが直列接続され３段目を構成し、ラッチ回路７４ａとラッチ回路７４ｂが直列接続され４段目を構成している。なお、図２１に示すラッチ回路７１ａ〜７４ｂは、図５で示したものと同じ回路構成をそれぞれ有しており、クロック信号に同期してパルス信号を伝送する。
【００６０】
図２２に、マスタクロック信号ＭＣＬＫから、グローバルハーフクロック信号ＧＨＣＬＫを生成する回路図を示す。図２２では、マスタクロック信号ＭＣＬＫの電圧レベルを変換するレベル変換回路７８と、レベル変換後の信号を分周する分周回路７９と、分周後の信号をグローバルハーフクロック信号ＧＨＣＬＫとして出力するバッファとを備えている。この分周回路とバッファ回路はタイミングコントローラ１０に含まれる。
【００６１】
次に、図２２で生成されたグローバルハーフクロック信号ＧＨＣＬＫは、タイミングコントローラ１０内の各ラッチ回路に分配され、タイミングコントローラ１０の各種タイミング制御を行う。なお、図２１に示す各段のラッチ回路７１〜７４には、それぞれ信号１〜信号４が入力されている。この信号１〜信号４は、タイミングコントローラ１０で生成される信号で、水平シフトレジスタ４、第２ラッチ回路６、Ｄ／Ａ変換回路７、アナログアンプ８及びゲート線駆動回路２を制御するために使用される信号であり、例えば、ＨＳＹＮＣ信号をレベル変換回路により電圧レベルを変換し、バッファ回路を経て出力された信号である。
【００６２】
図２２では、グローバルハーフクロック信号ＧＨＣＬＫが、まず各ラッチ回路に接続されたインバータ７５に入力される。さらに、インバータ７５の出力はインバータ７６に入力され、インバータ７６はグローバルハーフクロック信号ＧＨＣＬＫと同相のクロック信号ＬＨＣＬＫが生成される。さらに、インバータ７６の出力はインバータ７７に入力され、インバータ７７はグローバルハーフクロック信号ＧＨＣＬＫと逆相のクロック信号／ＬＨＣＬＫが生成される。
【００６３】
本実施の形態に係るタイミングコントローラは、実施の形態２と同様、インバータ７６，７７でクロック信号（ＬＨＣＬＫ，／ＬＨＣＬＫ）を生成する前に、グローバルハーフクロック信号ＧＨＣＬＫを、一旦インバータ７５で受けている。そのため、本実施の形態に係るタイミングコントローラでは、たとえグローバルハーフクロック信号ＧＨＣＬＫの波形が非常になまっていても、インバータ７５を介すことで波形を整形できる。よって、インバータ７５からの出力は波形のなまりが小さくなるので、インバータ７６及びインバータ７７で生成されるクロック信号（ＬＨＣＬＫ，／ＬＨＣＬＫ）は波形のなまりも小さくなる。つまり、インバータ７５を設けることで、クロックスキューの小さいクロック信号（ＬＨＣＬＫ，／ＬＨＣＬＫ）を得ることができる。
【００６４】
なお、本実施の形態に係るタイミングコントローラのクロック信号生成回路は、実施の形態２で説明を行ったが、実施の形態３、実施の形態４であっても良い。
【００６５】
（実施の形態６）
図２３に、本実施の形態に係るラッチ回路の回路図を示す。本実施の形態では、実施の形態１や実施の形態２で示したラッチ回路の帰還用インバータ１７を構成するトランジスタサイズ（チャネル幅（Ｗ）及びチャネル長（Ｌ））を、転送用インバータ１６を構成するトランジスタサイズと同等かそれ以上にする。図２３に示す例では、転送用インバータ１６のトランジスタサイズはＰチャネルトランジスタがＷ／Ｌ＝１０μｍ／５μｍ、ＮチャネルトランジスタがＷ／Ｌ＝５μｍ／５μｍであるのに対し、帰還用インバータ１７のトランジスタサイズはＰチャネルトランジスタがＷ／Ｌ＝２０μｍ／５μｍ、ＮチャネルトランジスタがＷ／Ｌ＝１０μｍ／５μｍとしている。
【００６６】
一般的なラッチ回路では、転送用インバータ１６のサイズに比べ、帰還用インバータ１７のサイズを小さくしている。しかし、このようなサイズでラッチ回路を構成すると、クロック信号（ＣＬＫ，／ＣＬＫ）の波形がなまっている場合に、入力される信号の誤ラッチが発生する。図２４に示すラッチ回路の回路図を用いて、データの誤ラッチの発生について説明する。
【００６７】
まず、図２４に示すラッチ回路は、入力信号ＩＮが”Ｌ”レベル、ノードＢが”Ｌ”レベルの時、／ＣＬＫ信号が”Ｌ”から”Ｈ”に切り換わるとＰチャネルトランジスタＭＰ２０がＯＦＦ状態となる。一方、ＣＬＫ信号が”Ｈ”から”Ｌ”に切り換わるとＰチャネルトランジスタＭＰ２２，ＭＰ２３がＯＮ状態となりラッチが動作する。その後、入力信号ＩＮが”Ｈ”レベルに切り換わってもノードＢは”Ｌ”をラッチした状態となる。
【００６８】
ところが、このクロック信号（ＣＬＫ，／ＣＬＫ）の波形がなまっていると、ＣＬＫ信号が”Ｈ”から”Ｌ”に切り換わる遷移時間が長くなる。そのため、ＣＬＫ信号の電圧レベルが電源（ＶＤＤ）とＧＮＤとの中間程度の時に、入力信号ＩＮが”Ｈ”レベルに切り換わると、ＮチャネルトランジスタＭＮ２０，ＭＮ２１がＰチャネルトランジスタＭＰ２２，ＭＰ２３と同時にＯＮ状態となる。転送用インバータのトランジスタ（ＭＰ２０，ＭＰ２１，ＭＮ２０，ＭＮ２１）サイズが、帰還用インバータのトランジスタ（ＭＰ２２，ＭＰ２３，ＭＮ２２，ＭＮ２３）サイズより大きいと、ノードＡはＮチャネルトランジスタＭＮ２０，ＭＮ２１により”Ｌ”へ引き下げられ、ノードＢは誤って”Ｈ”にラッチした状態となる。特に、ＭＯＳトランジスタとして多結晶シリコン薄膜トランジスタを用いた場合、その閾値電圧等のトランジスタ特性は単結晶シリコントランジスタに比べて非常に大きく、且つ、そのバラツキも非常に大きくなる。また、配線間の寄生容量も大きいため、信号線を十分高速に駆動できずに波形が鈍っていた。
【００６９】
図２３に示す例では、帰還用インバータ１７のトランジスタサイズを、転送用インバータ１６のトランジスタサイズより大きくしている。本実施の形態に係るラッチ回路を上述のように構成することで、クロック信号の波形のなまりによって転送用インバータ１６と帰還用インバータ１７とが同時にＯＮ状態となり、信号衝突が起こったとしても帰還用インバータ１７のトランジスタサイズが転送用インバータ１６のトランジスタサイズに比べ大きいため、ラッチされた信号レベルが変化することはない。従って、本実施の形態に係るラッチ回路は、上述のように構成することで入力信号の誤ラッチを防ぐことが可能になる。本実施の形態に係るラッチ回路を垂直シフトレジスタ１４、水平シフトレジスタ４、タイミングコントローラ１０に用いることで、誤ラッチのない安定した動作を行う画像表示装置が得られる。
【００７０】
なお、上述した駆動回路は、ラッチ回路としてクロックドインバータを用いた場合について説明したが、本発明はこれに限られずトランスミッションゲートを用いた場合でも同様の効果を得られることができる。
【００７１】
また、本発明に係る駆動回路（シフトレジスタやタイミングコントローラなど）は、上述の説明では主として液晶表示装置の駆動回路に用いられると説明したが、これに限られず液晶以外の画像表示装置や、他の装置の駆動回路にも用いることができる。さらに、本発明に係るシフトレジスタやタイミングコントローラなどの駆動回路で構成されるソース線駆動回路及びゲート線駆動回路、画像表示装置を構成する画素に含まれる能動素子は多結晶シリコン薄膜トランジスタである。
【００７２】
なお、アレイ基板には、マトリクス状に配置された複数の画素及び各画素を制御する薄膜トランジスタ等が形成される以外に、ソース線駆動回路やゲート線駆動回路、タイミングコントローラが形成される。これら、アレイ基板上に形成されるソース線駆動回路やゲート線駆動回路、タイミングコントローラは、本発明に係るラッチ回路や駆動回路が適用されることになる。但し、アレイ基板上に形成される回路の組合せは、ソース線駆動回路のみ、ゲート線駆動回路のみ、ソース線駆動回路及びゲート線駆動回路、ソース線駆動回路及びゲート線駆動回路、タイミングコントローラ等様々考えられる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１に係る液晶表示装置のブロック図である。
【図２】本発明の実施の形態１に係る液晶表示部の回路図である。
【図３】本発明の実施の形態１に係るシフトレジスタの回路図である。
【図４】本発明の実施の形態１に係るゲート線駆動回路を構成するバッファの回路図である。
【図５】本発明の実施の形態１に係るラッチ回路の回路図である。
【図６】本発明の実施の形態１に係るソース線駆動回路のブロック図である。
【図７】本発明の実施の形態２に係る液晶表示装置のブロック図である。
【図８】本発明の実施の形態２に係るレベル変換回路の回路図である。
【図９】本発明の実施の形態２に係るクロック信号の生成を説明するための図である。
【図１０】本発明の実施の形態２に係るクロック信号の生成を説明するための図である。
【図１１】本発明の実施の形態３に係る液晶表示装置のブロック図である。
【図１２】本発明の実施の形態３に係るパルス生成回路の回路図である。
【図１３】本発明の実施の形態３に係るシフトレジスタの回路図である。
【図１４】本発明の実施の形態３に係るシフトレジスタの波形を示す図である。
【図１５】本発明の実施の形態３に係るラッチ回路の回路図である。
【図１６】本発明の実施の形態３に係る立ち上がり遅延回路及び立ち下がり遅延回路の回路図である。
【図１７】本発明の実施の形態４に係る液晶表示装置のブロック図である。
【図１８】本発明の実施の形態４に係るパルス生成回路の回路図である。
【図１９】本発明の実施の形態４に係るシフトレジスタの回路図である。
【図２０】本発明の実施の形態５に係る液晶表示装置のブロック図である。
【図２１】本発明の実施の形態５に係るレベル変換回路及び分周回路のブロック図である。
【図２２】本発明の実施の形態５に係るタイミングコントローラの回路図である。
【図２３】本発明の実施の形態６に係るラッチ回路の回路図である。
【図２４】本発明の実施の形態６に係るラッチ回路の回路図である。
【図２５】本発明の前提となるシフトレジスタの回路図である。
【図２６】本発明の前提となるシフトレジスタを説明するための波形を示す図である。
【図２７】本発明の前提となるラッチ回路の回路図である。
【図２８】本発明の前提となるラッチ回路の回路図である。
【符号の説明】
【００７４】
１  液晶表示部、２  ゲート線駆動回路、３  ソース線駆動回路、４  水平シフトレジスタ、５  第１ラッチ回路、６  第２ラッチ回路、７  Ｄ／Ａ変換回路、８  アナログアンプ、１０  タイミングコントローラ、１１  ＴＦＴ、１２  液晶セル、１３  蓄積容量、１４  垂直シフトレジスタ、１５  ゲート線駆動バッファ、１６，１１１，１１３  転送用インバータ、１７，１１２，１１４  帰還用インバータ、１８，２１，２２，２３，５５，５８，６０，６１，６２，６３，６４，６５，７５，７６，７７  インバータ、１９  デジタルデータバスライン、３１，３２，３３，３４，７１，７２，７３，７４，１０１，１０２，１０３，１０４  ラッチ回路、３５，３６，３７，３８，３９，４０，５４  ＡＮＤ素子、４１，４２，４３，４４，４５  レベル変換回路、４６，４７，４８，４９  タイミング遅延回路、７８  パルス生成回路、５１  立ち上がり遅延回路、５２  立ち下がり遅延回路、５３，５６  偶数段インバータチェーン、５７  ＯＲ素子、７９  分周回路。
【図１】
2007140256.tif 000003
【図２】
2007140256.tif 000004
【図３】
2007140256.tif 000005
【図４】
2007140256.tif 000006
【図５】
2007140256.tif 000007
【図６】
2007140256.tif 000008
【図７】
2007140256.tif 000009
【図８】
2007140256.tif 000010
【図９】
2007140256.tif 000011
【図１０】
2007140256.tif 000012
【図１１】
2007140256.tif 000013
【図１２】
2007140256.tif 000014
【図１３】
2007140256.tif 000015
【図１４】
2007140256.tif 000016
【図１５】
2007140256.tif 000017
【図１６】
2007140256.tif 000018
【図１７】
2007140256.tif 000019
【図１８】
2007140256.tif 000020
【図１９】
2007140256.tif 000021
【図２０】
2007140256.tif 000022
【図２１】
2007140256.tif 000023
【図２２】
2007140256.tif 000024
【図２３】
2007140256.tif 000025
【図２４】
2007140256.tif 000026
【図２５】
2007140256.tif 000027
【図２６】
2007140256.tif 000028
【図２７】
2007140256.tif 000029
【図２８】
2007140256.tif 000030