(57)【要約】【課題】キャリア移動度が向上した集積回路の製造方法を提供する。【解決手段】<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、炭素不純物を含むNMOSトランジスターのソース/ドレーン領域を選択的に形成する集積回路の製造方法。【選択図】図１
2007059910.tif 000002
【特許請求の範囲】
【請求項１】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
炭素不純物を含むNMOSトランジスターのソース/ドレーン領域を選択的に形成することを特徴とする集積回路の形成方法。
【請求項２】
前記NMOSトランジスター上に引張膜をさらに形成して、前記アクティブ領域内に引張ストレスを提供することを特徴とする請求項１に記載の集積回路の形成方法。
【請求項３】
前記引張膜を形成することは、SiN膜内にN-HボンディングとSi-Hボンディングの比率が約1ないし5となるように、前記NMOSトランジスター上にSiN膜を形成することを特徴とする請求項２に記載の集積回路の形成方法。
【請求項４】
前記SiN膜を形成することは、約50ないし1000Wの電源で、約400ないし500℃の温度でSiH4ガスを約10ないし100sccmで提供し、NH3ガスを約10ないし1000sccm、N2を約1ないし5slmで提供して、約50ないし2000Åの厚さで形成することを特徴とする請求項３に記載の集積回路の形成方法。
【請求項５】
前記選択的にソース/ドレーン領域を形成することは、
前記ソース/ドレーン領域内に炭素ドーピングされたシリコンをエピタキシャル成長させ、前記炭素原子が前記ソース/ドレーン領域内のシリコン原子を約1%ないし2%置き換えした前記NMOSトランジスターのソース/ドレーン領域を形成することを特徴とする請求項１に記載の集積回路の形成方法。
【請求項６】
前記ソース/ドレーン領域を選択的に形成することは、
NMOSトランジスターのソース/ドレーン領域に炭素をインプラントすることを含むことを特徴とする請求項１に記載の集積回路の形成方法。
【請求項７】
エピタキシャル成長することは、
650℃以下の温度でCVD工程を用いて前記ソース/ドレーン領域内に炭素ドーピングされたシリコンをエピタキシャル成長することを特徴とする請求項５に記載の集積回路の形成方法。
【請求項８】
前記炭素ドーピングされたシリコンをエピタキシャル成長することは、RPCVDまたはUHVCVD工程を用いてソース/ドレーン領域で炭素ドーピングされたシリコンをエピタキシャル成長することを特徴とする請求項７に記載の集積回路の形成方法。
【請求項９】
前記RPCVD工程を用いてソース/ドレーン領域内に炭素ドーピングされたシリコンをエピタキシャル成長することは、約10ないし20Torrの圧力でシリコンガスを約100ないし200sccmで、炭素ガスを約5ないし50sccmで、選択的エッチングガスを約1000sccmより少なく提供して形成することを特徴とする請求項７に記載の集積回路の形成方法。
【請求項１０】
炭素不純物を含む前記NMOSトランジスターのソース/ドレーン領域を選択的に形成することは、前記炭素不純物を含むNMOSトランジスターのソース/ドレーン領域のみを形成することを特徴とする請求項２に記載の集積回路の形成方法。
【請求項１１】
ゲルマニウム不純物を含む前記PMOSトランジスターのソース/ドレーン領域を形成することをさらに含むことを特徴とする請求項１０に記載の集積回路の形成方法。
【請求項１２】
前記NMOSトランジスター上に引張膜を形成することは、
前記NMOSトランジスター上にだけ引張膜を形成し、PMOSトランジスター上には引張膜を形成しないことを特徴とする請求項２に記載の集積回路の形成方法。
【請求項１３】
前記NMOSトランジスター上に引張膜を形成することは、前記NMOSトランジスター上にだけ引張膜を形成し、
前記PMOSトランジスター上にだけ圧縮ストレス膜を形成することをさらに含むことを特徴とする請求項２に記載の集積回路の形成方法。
【請求項１４】
前記NMOSトランジスター上に引張膜を形成することは、前記NMOSトランジスター上にだけ引張膜を形成し、
前記NMOS及びPMOSトランジスター上に圧縮膜を形成し、
前記NMOSトランジスター上の圧縮膜に窒素またはゲルマニウムをインプラントすることをさらに含むことを特徴とする請求項２に記載の集積回路の形成方法。
【請求項１５】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
炭素原子と前記NMOSトランジスターのソース/ドレーン領域内のシリコン原子の約1%以上を置き換えることを含むことを特徴とする集積回路の形成方法。
【請求項１６】
前記ソース/ドレーン領域内に炭素ドーピングされたシリコンをエピタキシャル成長させ、前記炭素原子が前記ソース/ドレーン領域内のシリコン原子を約1%ないし2%置き換えた前記NMOSトランジスターのソース/ドレーン領域を形成することを特徴とする請求項１５に記載の集積回路の形成方法。
【請求項１７】
前記炭素原子を置き換えることは、
炭素不純物と共にシリコンをエピタキシャル成長するか、炭素原子をシリコンにインプラントすることを含むことを特徴とする請求項１５に記載の集積回路の形成方法。
【請求項１８】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素ドーピングされたシリコンを選択的にエピタキシャル成長し、
前記NMOS及びPMOSトランジスター上に引張膜を形成することを含むことを特徴とする集積回路の形成方法。
【請求項１９】
前記引張膜を形成することは、
前記SiN膜を形成するが、前記N-HボンディングとSi-Hボンディングの比率が約1ないし5である前記SiN膜を形成することを含むことを特徴とする請求項１８に記載の集積回路の形成方法。
【請求項２０】
前記SiN膜を形成することは、約50ないし1000Wの電源で、約400ないし500℃の温度でSiH4ガスを約10ないし100sccmで提供し、NH3ガスを約1ないし5slmで提供して、約50ないし2000Åの厚さで形成することを特徴とする請求項１９に記載の集積回路の形成方法。
【請求項２１】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
前記NMOSトランジスターのアクティブチャンネル領域にだけ関連したソース/ドレーン領域内に炭素ドーピングされたシリコンを選択的にエピタキシャル成長し、
前記NMOS及びPMOSトランジスター上に引張膜を形成することを含むことを特徴とする集積回路の形成方法。
【請求項２２】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
前記NMOSトランジスターのアクティブチャンネル領域に関連したソース/ドレーン領域内に炭素ドーピングされたシリコンを選択的にエピタキシャル成長し、
前記PMOSトランジスターのアクティブチャンネル領域に関連したソース/ドレーン領域内にゲルマニウムドーピングされたシリコンを選択的にエピタキシャル成長し、
前記NMOS及びPMOSトランジスター上に引張膜を形成することを含むことを特徴とする集積回路の形成方法。
【請求項２３】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素をインプラントし、
前記NMOS及びPMOSトランジスター上に引張膜を形成することを含むことを特徴とする集積回路の形成方法。
【請求項２４】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素がドーピングされたシリコンを選択的にエピタキシャル成長し、
前記NMOSトランジスター上にだけ引張膜を形成することを含むことを特徴とする集積回路の形成方法。
【請求項２５】
<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、
前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素がドーピングされたシリコンを選択的にエピタキシャル成長し、
前記NMOSトランジスター上には引張膜を形成し、
前記PMOSトランジスター上には圧縮膜を形成することを含むことを特徴とする集積回路の形成方法。
【請求項２６】
前記NMOS上に引張膜を形成し、前記PMOS上に圧縮膜を形成することは、
前記NMOS及びPMOSトランジスター上に引張膜を形成し、
前記PMOSトランジスターから前記引張膜を除去し、
前記NMOS及びPMOSトランジスター上に圧縮膜を形成し、
前記NMOSトランジスター上の圧縮膜には、窒素またはゲルマニウムをインプラントすることを含むことを特徴とする請求項２５に記載の集積回路の形成方法。
【請求項２７】
<100>結晶オリエンテーションに平行な基板上に形成されたNMOS及びPMOSトランジスターのためのアクティブチャンネル領域と、
炭素不純物を含む前記NMOSトランジスターのソース/ドレーン領域を含むことを特徴とするCMOS集積回路。
【請求項２８】
前記NMOSトランジスター上に形成され、前記アクティブ領域内に引張ストレスを提供する引張膜をさらに含むことを特徴とする請求項２７に記載のCMOS集積回路。
【請求項２９】
前記引張膜は、前記NMOSトランジスター上に形成されたSiN膜を含み、その状況で、N-HボンディングとSi-Hボンディングの比率は約1ないし5であることを特徴とする請求項２８に記載のCMOS集積回路。
【請求項３０】
前記SiN膜は、約50ないし2000Åの厚さを有することを特徴とする請求項２９に記載のCMOS集積回路。
【請求項３１】
前記ソース/ドレーン領域は、炭素ドーピングされたエピシリコンを含み、前記炭素原子は前記ソース/ドレーン領域内のシリコン原子の約1%ないし2%を置き換えることを特徴とする請求項２７に記載のCMOS集積回路。
【請求項３２】
ゲルマニウム不純物を含む前記PMOSトランジスターのソース/ドレーン領域をさらに含むことを特徴とする請求項２７に記載のCMOS集積回路。
【請求項３３】
前記引張膜は、NMOSトランジスター上にだけ形成されることを特徴とする請求項２８に記載のCMOS集積回路。
【請求項３４】
前記PMOSトランジスター上にだけ形成される圧縮ストレス膜をさらに含むことを特徴とする請求項３０に記載のCMOS集積回路。
【請求項３５】
前記炭素不純物は、前記NMOSトランジスターのソース/ドレーン領域内にだけあることを特徴とする請求項２７に記載のCMOS集積回路。
【請求項３６】
前記NMOSトランジスターのソース/ドレーン領域は、エピシリコン内の炭素不純物を含み、
エピシリコン内の炭素不純物を含む前記PMOSトランジスターのソース/ドレーン領域と、
前記NMOS及びPMOSトランジスター上に形成された引張膜をさらに含むことを特徴とする請求項２７に記載のCMOS集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路における構造体の形成方法に係り、より詳細には、集積回路でNMOS/PMOSトランジスターを形成する方法に関する。
【背景技術】
【０００２】
CMOS(complementary metal oxide semiconductor)構造の領域でキャリア移動度を向上させるための研究が続いている。メタルゲート電極と共に高誘電率ゲート絶縁物質の使用、フィンフェット(FinFET)CMOSトランジスター構造、CMOSトランジスターのチャンネルにストレス物質の形成とストレスを誘導するライナー(liner)の使用などが研究されている。
【０００３】
CMOS構造でキャリア移動度を増加させるための一つのアプローチは、例えば、非特許文献１で論議されたているシリコンゲルマニウムの使用、チャンネルオリエンテーション及びライナー膜を利用することである。
【０００４】
他のアプローチとしては、非特許文献２、及び特許文献１〜３のような論議がある。
【非特許文献１】Electron Devices Meeting,2004.IEDM Technical Digest.IEEE International13-15 Dec.2004 Page(s):217ー220に記載されたKomoda et al.の"Mobility Improvement for 45 nm Node by Combination of Optimized Stress Control and Channel Orientation Design"
【非特許文献２】Proc.IEDM213-216(2004)に記載された Pidin et al.の"A Novel Strain Enhanced CMOS Architecture Using Selectively High Tensile and High Compressive Silicon Nitride Films"
【特許文献１】米国特許第6,885,084号明細書
【特許文献２】米国特許第6,621,131号明細書
【特許文献３】米国特許第6,861,318号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、集積回路でキャリア移動度が向上したNMOS/PMOSトランジスターを形成する方法を提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、キャリア移動度が向上したNMOS/PMOSトランジスターを含む集積回路を提供することである。
【０００７】
本発明の技術的課題は、前述した技術的課題に制限されず、言及されなかったさらなる技術的課題は、下記から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するための本発明の一態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、炭素不純物を含むNMOSトランジスターのソース/ドレーン領域を選択的に形成する。
【０００９】
前記技術的課題を解決するための本発明の他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、炭素原子と前記NMOSトランジスターのソース/ドレーン領域内のシリコーン原子の約1%以上を置き換えることを含む。
【００１０】
前記技術的課題を解決するための本発明のまた他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素ドーピングされたシリコンを選択的にエピタキシャル成長し、前記NMOS及びPMOSトランジスター上に引張膜を形成することを含む。
【００１１】
前記技術的課題を解決するための本発明のさらに他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、前記NMOSトランジスターのアクティブチャンネル領域にだけ関連したソース/ドレーン領域内に炭素ドーピングされたシリコンを選択的にエピタキシャル成長し、前記NMOS及びPMOSトランジスター上に引張膜を形成することを含む。
【００１２】
前記技術的課題を解決するための本発明のさらに他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、前記NMOSトランジスターのアクティブチャンネル領域に関連したソース/ドレーン領域内に炭素ドーピングされたシリコンを選択的にエピタキシャル成長し、前記PMOSトランジスターのアクティブチャンネル領域に関連したソース/ドレーン領域内にゲルマニウムドーピングされたシリコンを選択的にエピタキシャル成長し、前記NMOS及びPMOSトランジスター上に引張膜を形成することを含む。
【００１３】
前記技術的課題を解決するための本発明のさらに他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素をインプラントし、前記NMOS及びPMOSトランジスター上に引張膜を形成することを含む。
【００１４】
前記技術的課題を解決するための本発明のさらに他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素がドーピングされたシリコンを選択的にエピタキシャル成長し、前記NMOSトランジスター上にだけ引張膜を形成することを含む。
【００１５】
前記技術的課題を解決するための本発明のさらに他の態様による集積回路の形成方法は、<100>結晶オリエンテーションに平行に基板上にNMOS及びPMOSトランジスターのためのアクティブチャンネル領域を選択的に形成し、前記NMOS及びPMOSトランジスターのアクティブチャンネル領域と関連したソース/ドレーン領域内に炭素がドーピングされたシリコンを選択的にエピタキシャル成長し、前記NMOSトランジスター上には引張膜を形成し、前記PMOSトランジスター上には圧縮膜を形成することを含む。
【００１６】
前記技術的課題を解決するための本発明の一態様による集積回路は、<100>結晶オリエンテーションに平行な基板上に形成されたNMOS及びPMOSトランジスターのためのアクティブチャンネル領域、及び炭素不純物を含む前記NMOSトランジスターのソース/ドレーン領域を含む。
【００１７】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１８】
本発明による集積回路の形成方法及びそれによって形成された集積回路で、NMOS/PMOSトランジスターはキャリア移動度が向上される。
【発明を実施するための最良の形態】
【００１９】
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現できる。単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体に亙って同じ参照符号は、同じ構成要素を指称する。
【００２０】
図２ないし図１１は、本発明の実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。図２によれば、STI(Shallow Trench Isolation)２０を、各々NMOS/PMOSトランジスターを形成するのに使われる基板３０、４０の他の領域内に形成する。さらに具体的に、NMOS及びPMOSトランジスターは、図１に示されたウェハーの<100>平面に整列されたそれぞれのチャンネルを有するNMOS領域３０とPMOS領域４０に形成される。NMOS領域３０は、NMOSアクティブ領域３２内にPウェルを形成するように処理され、類似して、PMOS領域４０内にNウェルを形成してPMOSアクティブ領域４２を提供する。２個のアクティブ領域のすべてが、ウェハー１０の<100>平面と平行なオリエンテーション(orientation)を有するように形成される。
【００２１】
図３を参照すれば、NMOSゲート構造体がNMOS領域３０内に形成され、PMOSゲート構造体がPMOS領域４０内に形成される。特に、NMOSゲート構造体は、SiO2、SiON、Si3N4、HFO2、ZRO2、Al2O3、TA2O5または類似の物質で形成されたゲート絶縁膜１１０を含む。NMOSゲート構造体はまた、ゲート電極１２０を含むが、これはポーリシリコンまたは他の適切な物質で形成されうる。NMOSゲート構造体は、ゲート電極１２０上に形成されたキャッピング膜１３０を含み、これはSiN、SiONまたはこれと類似の物質で形成されうる。PMOSゲート構造体は、ゲート絶縁膜２１０、ゲート電極２２０、キャッピング膜２３０を含み、このすべてのものは前述したNMOS領域３０内に形成されたゲート構造体で言及された物質と同一であるか類似の物質で形成されうる。
【００２２】
図４を参照すれば、第1マスク膜５２がPMOS領域４０をカバーし、NMOS領域３０を露出するように形成される。NMOSゲート構造体をインプラントマスクとして不純物をNMOS領域３０にインプラントして、N型の低濃度ドーピング領域１６２を形成する。NMOS領域３０にインプラントされる不純物は、ヒ素またはN型領域を形成するのに使われる適切な不純物を含みうるということは容易に理解されるであろう。その後、第1マスク膜５２は、PMOS領域４０から除去されうる。
【００２３】
図５を参照すれば、第2マスク膜５４は、NMOS領域３０をカバーし、PMOS領域４０を露出するように形成される。PMOSゲート構造体をインプラントマスクとしてPMOS領域４０内にインプラントして、P型の低濃度ドーピング領域２６２を形成する。ボロンまたはP型の不純物が使われうるということは容易に理解されるであろう。
【００２４】
図６を参照すれば、酸化膜１４２は、NMOS領域３０及びPMOS領域４０上に形成され、引き継き、窒化膜１４４がその上に形成される。エッチバック工程を用いてNMOSゲート構造体上にスペーサ１４０を形成できるが、スペーサ１４０は、NMOSゲート構造体の側壁に形成された酸化膜１４２、窒化膜１４４を含む。また、エッチバック工程は、PMOSゲート構造体の側壁上に酸化膜２４２、窒化膜２４４を含む側壁スペーサ２４０を形成できる。
【００２５】
図７を参照すれば、露出されたアクティブ領域３２、４２を選択的にエッチングすることによって、トレンチ１５０、２５０をNMOS領域３０、PMOS領域４０内に各々形成する。本発明のいくつかの実施形態で、トレンチ１５０、２５０は、約300ないし1000Åの深さを有しうる。本発明のいくつかの実施形態で、トレンチ１５０、２５０は、ドライエッチング工程または化学的蒸気エッチング工程を用いて形成されうる。化学的蒸気エッチング工程は、約5ないし700Torrの圧力と約600ないし800℃の温度で、HClを約0.02ないし約1.0SLM(standard liters per minute)を提供し、H2を約20SLMで提供して遂行されうる。
【００２６】
図８を参照すれば、選択的なエピタキシャル成長技術を用いて、トレンチ１５０、２５０を炭素ドーピングされたエピタキシャル膜で満たす。例えば、炭素ドーピングされたエピタキシャル膜は、CVD、RPCVD(Reduced Pressure CVD)、UHVCVD(Ultra High Vacuum CVD)を利用できる。本発明のいくつかの実施形態で、炭素ドーピングされたエピタキシャル膜は、シリコンソースガス、炭素ソースガス及び選択的エッチングガスを同時に提供して形成する。例えば、シリコンガスは、DCS(dichlorosilane)、TCS(trichlorosiline)、HCS(hexachlorosilane)、SiH4またはSi2H6からなることができ、炭素ソースガスは、SiH3CH3、CH4、またはC2H4からなることができ、選択的エッチングガスは、HClまたはCl2になることができる。前述したものなどの代替的なガスが使われることもできる。
【００２７】
RPCVD工程は、650℃以下の温度で、約10ないし20Torrの圧力でDCSを約100ないし200sccm(standard centimeter cube per minute)で、SiH3CH3を約5ないし50sccmで、HClを約1000sccm以下で提供して形成しうる。本発明者によって認識されたところによれば、エピタキシャル成長工程が650℃以上の温度で行われれば、炭素原子が(シリコン原子と置き換えられ(substituted)ず)シリコン原子の格子の間に(interstitial)入ってしまって、NMOSトランジスターのチャンネル領域に十分な引張ストレスを提供できない。
【００２８】
したがって、本発明のいくつかの実施形態で、炭素ドーピングされたエピタキシャル膜は、選択的エピタキシャル成長を用いてNMOS/PMOSトランジスターのソース/ドレーン領域内に形成される。その結果、炭素原子は、炭素ドーピングされたエピタキシャル膜内のシリコン原子の最大約2%を置き換えうる。本発明のいくつかの実施形態で、炭素ドーピングされたエピタキシャルソース/ドレーン膜１６２、１６５は、隣接した基板の表面より隆起されうるが、これにより、チャンネルに引張ストレスが増加されてキャリア移動度(carrier mobility)を増加させうる。
【００２９】
本発明の他の実施形態で、炭素ドーピングされたソース/ドレーン領域は、インプラントマスクで図６に示されたゲート構造体を用いてシリコン基板に炭素をインプラントして提供されうる。したがって、ソース/ドレーン領域を形成するため、トレンチ１５０、２５０の形成及び炭素ドーピングされたエピタキシャル膜の成長を使わないこともある。
【００３０】
図９によれば、マスク膜５６は、PMOS領域４０をカバーし、NMOS領域３０を露出するように形成される。インプラントは、N型不純物を用いて遂行されうるが、これにより、NMOSトランジスターのソース/ドレーン領域内にN型の高濃度ドーピング領域１６４を形成する。本発明のいくつかの実施形態で、Asは、N型不純物として使われることができ、他の種類の不純物が使用されうる。以後、マスク膜５６は除去されうる。
【００３１】
図１０によれば、マスク膜５８は、NMOS領域３０をカバーし、PMOS領域４０を露出するように形成される。インプラントは、P型不純物を用いて遂行されうるが、これにより、P型の高濃度ドーピングソース/ドレーン領域２６４が形成されることができ、この際、インプラントマスクとしては、PMOS領域４０内に形成されたゲート構造体と側壁スペーサを利用する。本発明のいくつかの実施形態で、BがP型不純物に利用されうる。しかし、他の種類の不純物が使われることもできる。その後、NMOS及びPMOS領域３０、４０は、急速熱的アニーリングまたはレーザーアニーリング工程を用いて、熱的に処理されうる。異なる熱的処理が利用されることもある。
【００３２】
図１１によれば、NMOS領域３０及びPMOS領域４０を含むNMOS及びPMOSトランジスター上に引張膜３００が形成される。本発明のいくつかの実施形態で、引張膜３００は、厚さが約50ないし2000ÅであるSiN、SiON、LPCVD酸化膜、ALD酸化膜またはSOG酸化膜が使うことができ、これにより、NMOSトランジスター構造体１００、PMOSトランジスター構造体２００が完成される。
【００３３】
本発明のいくつかの実施形態で、引張膜は、PECVDを利用したSiNを使うことができ、この際、SiH4は約10ないし100sccmで、NH3ガスは約10ないし100sccmで、N2は約1ないし5SLMで提供し、RF電源は約50ないし1000ワットを使って、温度は約400ないし500℃であり得る。
【００３４】
引張膜３００でSiN膜内のN-HボンディングとSi-Hボンディングの比率は、下部のNMOS/PMOSトランジスターに提供されるストレスの種類を調節することに使われる。例えば、本発明のいくつかの実施形態で、N-HボンディングとSi-Hボンディングの比率が約1ないし5である場合、SiN膜下部に位置するチャンネルに引張ストレスを提供する。本発明の他の実施形態で、N-HボンディングとSi-Hボンディングの比率が約5ないし20である場合、対応するチャンネルに圧縮ストレスを提供する。したがって、本発明のいくつかの実施形態で、N-HボンディングとSi-Hボンディングは、下部のチャンネルに引張ストレスを提供できる約1ないし5の比率になるように調節される。
【００３５】
本発明の実施形態で、NMOS領域３０内にNMOSトランジスターとPMOS領域４０内のPMOSトランジスターとは、図１ないし図１０を参照して、前述したように形成される。しかし、引張膜３００は、図１６で示されたように、NMOSトランジスター上にだけ形成され、PMOSトランジスターには形成されないこともできる。これは、PMOSトランジスターに加えられる引張膜３００による否定的な影響を避けるためである。
【００３６】
前述したように、本発明のいくつかの実施形態で、NMOSとPMOSトランジスターのためのチャンネルのオリエンテーションは、ウェハーの<100>平面と平行に形成されて、PMOSトランジスターの電流駆動力を向上させうる。そして、NMOS及びPMOSトランジスターの炭素ドーピングされたソース/ドレーン領域は、選択的エピタキシャル成長を用いて形成してNMOSトランジスターの電流駆動力を向上させうる。そして、引張膜は、NMOS及びPMOSトランジスター上に形成されて、その下部にあるNMOSトランジスターの電流駆動力を向上させうる。本発明者によって認識されたように、PMOSトランジスターと関連したソース/ドレーン領域内に炭素ドーピングされたエピタキシャル膜の使用は、PMOSトランジスター上にある引張膜と共にPMOSトランジスターの電流駆動力を約1%ないし2%程度減少させうる。
【００３７】
本発明者にさらに認識されたように、また図１ないし図１１を参照して説明されたように、NMOSトランジスターのソース/ドレーン領域を形成するのに使われた炭素ドーピングされたエピタキシャル膜は、約20%ないし約30%程度の電流駆動力を向上させうる。そして、NMOSトランジスター上に形成された引張膜も、また電流駆動力を向上させうる。
【００３８】
図１２ないし図１４は、本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。特に、図１２に示されたように、マスク６２は、PMOS領域４０をカバーし、NMOS領域３０を形成するように形成され、NMOSトランジスターと関連したソース/ドレーン領域を形成するのに利用される。図１２によれば、トレンチ１５０は、NMOSトランジスターと関連したNMOS領域３０内に形成される。図１３によれば、炭素ドーピングされたエピタキシャル層１６５は、トレンチ１５０内に形成されて、NMOSトランジスターにだけソース/ドレーン領域を提供する。図１４によれば、高濃度ドーピングされたN+ソース/ドレーン領域１６４は、NMOSトランジスターに形成され、高濃度ドーピングされたP+ソース/ドレーン領域２６４は、PMOSトランジスターに形成される。本発明のいくつかの実施形態で、引張ストレス膜３００は、NMOS及びPMOSトランジスター上に形成され、これは、NMOSトランジスターで電流駆動力を向上させうる。
【００３９】
したがって、本発明者によって認識されたように、PMOSトランジスターで炭素ドーピングされたエピタキシャルソース/ドレーン領域を形成しないことによって、PMOSトランジスターで電流駆動力を落とすことを防止しうる。
【００４０】
本発明のさらに他の実施形態では、図１５で示されたように、選択的エピタキシャル成長を用いてゲルマニウムドーピングされたエピタキシャル膜２６６がPMOSトランジスターのソース/ドレーン領域内に形成されうる。
【００４１】
本発明者によって認識されたように、ゲルマニウムドーピングされたエピタキシャルソース/ドレーン領域２６６は、ゲルマニウム原子がシリコン原子の一部を置き換えるように形成されて、PMOSトランジスターと関連したチャンネル領域２４６に圧縮ストレスを与えることができる。エピ層内にシリコンと置き換えられたゲルマニウム原子の比率が増加するにつれてPMOSチャンネル２４６上の圧縮ストレスは増加することができ、これにより、PMOSトランジスターの電流駆動力がさらに増加される。
【００４２】
図１７で示された本発明の他の実施形態で、圧縮膜は、PMOS領域４０のPMOSトランジスター上に形成されうる。特に、引張膜３００は、PMOS領域４０から除去され、圧縮膜３１０がNMOS領域３０とPMOS領域４０上に形成されうる。NMOS領域３０内にある圧縮膜３１０aは、下部のNMOSトランジスターに与える圧縮効果を除去するように処理されうる。例えば、NまたはGe不純物をNMOS領域３０の圧縮膜３１０a内にインプラントして、圧縮膜３１０aによって発生するNMOSトランジスター上のストレスを中性化できる。また、図１７によれば、圧縮膜３１０の処理は、PMOS領域４０上の圧縮膜３１０の一部には適用されないようにできる。これにより、圧縮膜３１０の圧縮効果は、PMOS領域４０内のPMOSトランジスターでは維持される。
【００４３】
前述したように、全体的なキャリアの移動度を増加させるためにNMOS/PMOSトランジスターの形成で多様なアプローチが使用されうる。例えば、本発明のいくつかの実施形態で、PMOS及びNMOSトランジスターは、ウェハー上に形成されるが、アクティブ領域は、チャンネルがウェハーの<100>平面にアライン（整列）されるように使われることができ、これは、PMOSトランジスターの電流駆動力を約10%ないし20%向上させうる。そして、炭素ドーピングされたエピ層は、NMOS及びPMOSトランジスターのソース/ドレーンに使われることができ、これは、NMOSトランジスターの電流駆動力を約20%ないし30%向上させることができ、PMOSトランジスターの電流駆動力を約1%ないし2%落としうる。また、NMOS及びPMOSトランジスター上に形成された引張膜は、NMOSトランジスターの電流駆動力をさらに向上させることができ、PMOSトランジスターの電流駆動力は落としうる。したがって、本発明者によって認識されたように、NMOS及びPMOSトランジスターの形成において、前述した素子は、全体的な電流駆動力を向上させるために結合できる。すなわち、<100>チャンネルオリエンテーションの使用を通じてPMOSトランジスターの動作を向上させるだけでなく、ソース/ドレーン領域で炭素ドーピングされたエピ層を使うことによって、NMOSトランジスターの電流駆動力を向上させうる。また、炭素ドーピングされたエピソース/ドレーン領域と引張膜とがPMOSトランジスターに与える否定的な影響は、炭素ドーピングされたエピソース/ドレーン領域によって提供されるNMOSトランジスターの動作向上に比べて比較的小さくできるが、それにより、NMOS及びPMOSトランジスターを含む装置のキャリア移動度の全体的な向上を招きうる。
【００４４】
以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明がその技術的思想や必須な特徴を変更せずに、他の具体的な形態で実施されるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないということを理解せねばならない。
【産業上の利用可能性】
【００４５】
本発明の実施形態による集積回路でのNMOS/PMOSトランジスターは、高集積回路半導体装置、プロセッサー、MEM's(Micro Electro Mechanical)、光電子(optoelectronic)装置、ディスプレイ装置(display device)などに使用されうる。
【図面の簡単な説明】
【００４６】
【図１】多様な平面オリエンテーションを示すウェハーの概念図である。
【図２】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図３】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図４】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図５】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図６】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図７】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図８】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図９】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１０】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１１】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１２】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１３】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１４】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１５】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する方法を説明するための断面図である。
【図１６】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する際に、提供される中間構造体を説明するための断面図である。
【図１７】本発明のいくつかの実施形態によるNMOS/PMOSトランジスターを形成する際に、提供される中間構造体を説明するための断面図である。
【符号の説明】
【００４７】
３０  NMOS領域
４０  PMOS領域
３２  NMOSアクティブ領域
４２  PMOSアクティブ領域
１００  NMOSトランジスター構造体
２００  PMOSトランジスター構造体
１１０、２１０  ゲート絶縁膜
１２０,２２０  ゲート電極
１３０、２３０  キャッピング膜
１５０、２５０  トレンチ
３００  引張膜
３１０  圧縮膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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