(57)【要約】【課題】制御偏差信号から浮動小数点表示のノイズシェーピング機能付ディジタル制御偏差信号を作成する。【解決手段】Ｍは自然数でありＶは正の実数でありＳは実数変数であり、Ｖ［ｍ］≡Ｖ・２＾（ｍ−１）  （ｍはＭ以下の自然数）であり、制御偏差信号の標本化値を定期的にＳに足し続け、時間を一定長の期間に分割し、前記各期間においてＭ以下の自然数ｍを設定し「ＳからＶ［ｍ］を引く操作」（（ａ）とする）と「ＳにＶ［ｍ］を足す操作」（（ｂ）とする）を合わせて一定回数行いｍを指数部とし（ａ）の回数から（ｂ）の回数を引いた結果を仮数部とする浮動小数点表示の数をディジタル制御偏差信号とする。ここでＳが０に近くなるように（ａ）を行い（ｂ）を行い前記各期間においてｍの設定を行う。Ｓ，Ｖ，Ｖ［ｍ］  （ｍはＭ以下の自然数）はそれぞれ同一単位の物理量を表す。例えば前記物理量は電荷でありＳはコンデンサが保持する電荷である。【選択図】図２
2007026130.tif 000002
【特許請求の範囲】
【請求項１】
フィードバック制御系において、
ＴＰが前記フィードバック制御系が安定化している時点であり、
ｔがＴＰからの経過時間を表す実数の変数であり、
Ｉが０以上の整数であり、
ＩＩがＩ以上の自然数であり、
ｕ［ｉ］（ｔ）  （ｉはＩＩ以下の自然数）がそれぞれ同一単位の物理量の信号を表すｔの実数値関数であり、
Ｋ［０］が４以上の整数であり、
Ｋ［ｉ］  （ｉはＩ以下の自然数）がそれぞれ自然数であり、
ｕ（ｔ）≡Σ［１≦ｉ≦Ｉ］・Ｋ［ｉ］・ｕ［ｉ］（ｔ）＋Σ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）が前記フィードバック制御系に関する制御偏差信号に相当する信号を表していて、
Ｊが９９以上の整数であり、
Ｔが期間長を表す正の実数であり、
ｔ［ｊ］  （ｊは０以上Ｊ以下の整数）がそれぞれＴＰからの経過時間を表す実数であり、
０＜ｔ［ｊ＋１］−ｔ［ｊ］≒Ｔ  （ｊは０以上Ｊ未満の整数）であり、
ｉを０以上Ｉ以下の任意の整数としｊを０以上Ｊ未満の任意の整数としたとき概ねＫ［ｉ，ｊ］がＫ［ｉ］に等しい自然数であり、
ｔ［ｉ，ｊ，ｋ］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］以下の自然数）がそれぞれＴＰからの経過時間を表す実数であり、
τ［ｉ，ｊ，ｋ］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］以下の自然数）がそれぞれＴＰからの経過時間を表す実数であり、
ｔ［ｉ，ｊ，ｋ］＜ｔ［ｉ，ｊ，ｋ＋１］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］未満の自然数）であり、
τ［ｉ，ｊ，ｋ］＜τ［ｉ，ｊ，ｋ＋１］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］未満の自然数）であり、
ｔ［ｊ］＜ｔ［ｉ，ｊ，ｋ］＜τ［ｉ，ｊ，ｋ］＜ｔ［ｊ＋１］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］以下の自然数）であり、
ｔ［０］＜ｔ≦ｔ［Ｊ］であるｔの範囲で表される期間において
ｕｕ（ｔ）≡（Σ［０≦ｊ＜Ｊ］・Σ［１≦ｉ≦Ｉ］・Σ［１≦ｋ≦Ｋ［ｉ，ｊ］］・ｕ［ｉ］（ｔ−ｔ［ｊ＋１］＋ｔ［ｉ，ｊ，ｋ］）＋Σ［Ｉ＜ｉ≦ＩＩ］・∫［ｔ−ｔ［ｊ＋１］＋ｔ［ｊ］＜ξ≦ｔ］ｄξ・ｕ［ｉ］（ξ）／Ｔ）・（ｈ（ｔ−ｔ［ｊ］）−ｈ（ｔ−ｔ［ｊ＋１］））を前記フィードバック制御系に関する制御偏差信号と見なすことができ、
Ｖがｕ（ｔ）によって表される物理量と同一単位の物理量を表す正の実数であり、
Ｍが３以上の整数であり、
Ｖ［ｍ］  （ｍはＭ以下の自然数）がそれぞれＶによって表される物理量と同一単位の物理量を表す実数であり、
０＜Ｖ［ｍ］≒Ｖ・２＾（ｍ−１）  （ｍはＭ以下の自然数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０，ｊ］以下の任意の自然数としたときｔ＝ｔ［０，ｊ，ｋ］の時点においてｖ［ｊ，ｋ］がＶ［ｍ］  （ｍはＭ以下の自然数），０，−Ｖ［ｍ］  （ｍはＭ以下の自然数）の何れかに設定され、
ｊを０以上Ｊ未満の任意の整数としたときｔ＝ｔ［ｊ］の時点においてＬ［ｊ］がＭ以下の自然数に設定され、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０，ｊ］以下の任意の自然数としたとき概ねｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ＲがＶによって表される物理量と同一単位の物理量を表す実数であり、
ρ（ｔ）≡Σ［１≦ｉ≦Ｉ］・Σ［０≦ｊ＜Ｊ］・Σ［１≦ｋ≦Ｋ［ｉ，ｊ］］・ｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）・δ（ｔ−τ［ｉ，ｊ，ｋ］）＋Σ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）／Ｔ−Σ［０≦ｊ＜Ｊ］・Σ［１≦ｋ≦Ｋ［０，ｊ］］・ｖ［ｊ，ｋ］・δ（ｔ−τ［０，ｊ，ｋ］）であり、
Ｓ（ｔ）≡Ｒ＋∫［ｔ［０］＜ξ≦ｔ］ｄξ・ρ（ξ）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０，ｊ］以下の任煮の自然数としたとき｜Ｓ（ｔ［０，ｊ，ｋ］）｜がＶ［Ｌ［ｊ］］の程度より大きいならば概ね｜Ｓ（ｔ［０，ｊ，ｋ］）｜が小さくなるようにｖ［ｊ，ｋ］が設定され、
ｊを０以上Ｊ−２以下の任意の整数としたときＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎるかどうかを判定する第１の大小比較手段があり、
ｊを０以上Ｊ−２以下の任意の整数としたときＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎるかどうかを判定する第２の大小比較手段があり、
ｊを０以上Ｊ−２以下の任意の整数としたときＬ［ｊ］＜Ｍであって前記第１の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎると判定されたならば概ねＬ［ｊ＋１］＝Ｌ［ｊ］＋１であるようにＬ［ｊ＋１］が設定され、
ｊを０以上Ｊ−２以下の任意の整数としたとき１＜Ｌ［ｊ］であって前記第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定されたならば概ねＬ［ｊ＋１］＝Ｌ［ｊ］−１であるようにＬ［ｊ＋１］が設定され、
ｊを０以上Ｊ−２以下の任意の整数としたとき前記第１の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さ過ぎると判定されず前記第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大き過ぎると判定されなかったならば概ねＬ［ｊ＋１］＝Ｌ［ｊ］であるようにＬ［ｊ＋１］が設定され、
ｖ［ｊ］≡Σ［１≦ｋ≦Ｋ［０，ｊ］］・ｖ［ｊ，ｋ］  （ｊは０以上Ｊ未満の整数）であり、
概ね｜Ｓ（ｔ［ｊ＋１］）｜＜３・Ｖ［Ｌ［ｊ］］  （ｊは０以上Ｊ未満の整数）となるように前記第１の大小比較手段による判定が行われ、
ＪＪがＪＪ＜Ｊ−１である自然数であり、
ｊをＪＪ以上Ｊ−２以下の任意の整数としたときｊ−ＪＪ以上ｊ以下のすべての整数ｊｊについてＬ［ｊｊ］＝Ｌ［ｊ］かつ｜ｖ［ｊｊ］｜／Ｖ［Ｌ［ｊｊ］］＜Ｋ［０］／４ならば前記第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定され、
Ｔｘが期間を表す正の実数であり、
Ｔ≦Ｔｘ≦３・Ｔであり、
ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋Ｔｘであるｔの範囲で表される期間においてｖ［ｊ］／Ｖ  （ｊは０以上Ｊ未満の整数）または（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）  （ｊは０以上Ｊ未満の整数）によって前記フィードバック制御系に関する制御操作信号の主要成分が作成され、
ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋Ｔｘであるｔの範囲で表される期間において前記制御操作信号により前記フィードバック制御系に関する制御対象の駆動が行われ、
前記駆動のために前記フィードバック制御系に関する制御が行われることを特徴とするディジタルフィードバック制御装置。
（ただし、物理量を表す単位がすべてＳＩ単位系に属する単位であり、αとβをそれぞれ実数としたときα・βがαとβの積であり、αとβをそれぞれ実数としたときα／βがα÷βであり、αを実数としたとき｜α｜がαの絶対値であり、ｎを任意の整数としたとき２＾ｎが２のｎ乗であり、δ（ｔ）がｔを変数とするディラックのデルタ関数であり、ｔ≦０のときｈ（ｔ）＝０であり０＜ｔのときｈ（ｔ）＝１であり、ξを実数の変数としてΩ（ξ）をξの範囲に関する条件式としΘ（ξ）をξの関数としたとき∫［Ω（ξ）］ｄξ・Θ（ξ）がΩ（ξ）を満たすすべてのξについてのΘ（ξ）の積分であり、Ω（ｎ）を変数ｎの範囲に関する条件式としΘ（ｎ）を変数ｎの実数値関数としたときΣ［Ω（ｎ）］・Θ（ｎ）がΩ（ｎ）を満たすすべての整数ｎについてのΘ（ｎ）の和である。）
【請求項２】
ＶとＲが電荷を表し、
ｕ［ｉ］（ｔ）  （ｉはＩ以下の自然数）がそれぞれ電荷を表し、
ｉをＩ以下の任意の自然数としたときＥ［ｉ］がコンデンサの電極でありＱ［ｉ］が電荷を表す実数であり、
ｍをＭ以下の自然数としたときＥｘ［ｍ］がコンデンサの電極でありＱｘ［ｍ］が電荷を表す実数であり、
Ｅｓがコンデンサの電極でありＱｓが電荷を表す実数であり、
ｔ＝ｔ［０］の時点でＥｓに保持されている電荷を表す実数がＱｓ＋Ｒであり、
ｉをＩ以下の任意の自然数としｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝ｔ［ｉ，ｊ，ｋ］の時点でＥ［ｉ］に保持されている電荷を表す実数がＱ［ｉ］＋ｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）となり、
ｉをＩ以下の任意の自然数としｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝τ［ｉ，ｊ，ｋ］の時点でＥ［ｉ］に保持されている電荷を表す実数がＱ［ｉ］となりｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）によって表される電荷がＥｓに付加され、
ｔ［０］＜ｔ＜ｔ［Ｊ］であるｔの範囲で表される期間においてΣ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）／Ｔによって表される電流がEｓに流れ込んでいて、
ｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝ｔ［０，ｊ，ｋ］の時点おいてＥｓに保持されている電荷を表す実数がＱｓより大きいならばｖ［ｊ，ｋ］＝Ｖ［Ｌ［ｊ］］でありＥｓに保持されている電荷を表す実数がＱｓより小さいならばｖ［ｊ，ｋ］＝−Ｖ［Ｌ［ｊ］］であり、
ｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝ｔ［０，ｊ，ｋ］の時点においてＥｘ［Ｌ［ｊ］］に保持されている電荷を表す実数がＱｘ［Ｌ［ｊ］］−ｖ［ｊ，ｋ］となり、
ｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝τ［０，ｊ，ｋ］の時点においてＥｘ［Ｌ［ｊ］］に保持されている電荷を表す実数がＱｘ［Ｌ［ｊ］］となりＥｓからｖ［ｊ，ｋ］で表される電荷が削除され、
Ｅｓに保持されている電荷を表すｔの実数値関数がＱｓ＋Ｓ（ｔ）である請求項１記載のディジタルフィードバック制御装置。
【請求項３】
ｊを０以上Ｊ−２以下の任意の整数としたとき２・Ｖ［Ｌ［ｊ］］＜｜Ｓ（ｔ［ｊ＋１］）｜ならば概ね請求項１記載の第１の大小判定手段によってＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎると判定され、
ｊをＪＪ以上Ｊ−２以下の任意の整数としたときｊ−ＪＪ以上ｊ以下の整数ｊｊすべてについてＬ［ｊｊ］＝Ｌ［ｊ］であって仮にＬ［ｊｊ］＝Ｌ［ｊ］−１と設定されていたとしても請求項１記載の第１の大小比較手段によってＬ［ｊｊ］の設定値としてＬ［ｊ］−１が小さすぎると判定されていなかったならば請求項１記載の第２の大小比較手段によってＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定される請求項１または請求項２記載のディジタルフィードバック制御装置。
【請求項４】
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ｊを０以上Ｊ−２以下の任意の整数としたときＫ［０］≦｜ｖ［ｊ］｜／Ｖ［Ｌ［ｊ］］ならば請求項１記載の第１の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎると判定される請求項１または請求項２または請求項３記載のディジタルフィードバック制御装置。
【請求項５】
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ｊをＪＪ以上Ｊ−２以下の任意の整数としたときｊ−ＪＪ以上ｊ以下の整数ｊｊすべてについてＬ［ｊｊ］＝Ｌ［ｊ］かつ｜ｖ［ｊｊ］｜／Ｖ［Ｌ［ｊｊ］］＜Ｋ［０］／２−１ならば請求項１記載の第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定される請求項１または請求項２または請求項３または請求項４記載のディジタルフィードバック制御装置。
【請求項６】
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたとき０＜Ｓ（ｔ［０，ｊ，ｋ］）ならばｖ［ｊ，ｋ］＝Ｖ［Ｌ［ｊ］］であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときＳ（ｔ［０，ｊ，ｋ］）＜０ならばｖ［ｊ，ｋ］＝−Ｖ［Ｌ［ｊ］］であり、
ｊを０以上Ｊ未満の整数としたときｖ［ｊ］／Ｖが（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）により表され、
ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋Ｔｘであるｔの範囲で表される期間においてｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］  （ｊは０以上Ｊ未満の整数）により請求項１記載の制御操作信号の主要成分が作成される請求項１または請求項２または請求項３または請求項４または請求項５記載のディジタルフィードバック制御装置。
【請求項７】
Ｉ＝ＩＩ＝３であり、
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
Ｋ［１，ｊ］＝Ｋ［２，ｊ］＝Ｋ［３，ｊ］＝Ｋ［１］＝Ｋ［２］＝Ｋ［３］  （ｊは０以上Ｊ未満の整数）であり、
ｔ［０］＜ｔ≦ｔ［Ｊ］であるｔにおいてｕ［３］（ｔ）が一定値である請求項１または請求項２または請求項３または請求項４または請求項５または請求項６記載のディジタルフィードバック制御装置。
【請求項８】
Ｉ＝１であり、
ＩＩ＝２であり、
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
Ｋ［１，ｊ］＝Ｋ［１］  （ｊは０以上Ｊ未満の整数）であり、
ｔ［０］＜ｔ≦ｔ［Ｊ］であるｔにおいてｕ［１］（ｔ）が一定値である請求項１または請求項２または請求項３または請求項４または請求項５または請求項６記載のディジタルフィードバック制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィードバック制御系において前記フィードバック制御系に関する制御偏差信号からディジタル制御偏差信号を作成し前記ディジタル制御偏差信号をディジタル制御器で処理してディジタル制御操作信号を作成し前記ディジタル制御操作信号から制御操作信号を作成し前記制御操作信号により前記フィードバック制御系に関する制御対象を駆動するディジタルフィードバック制御装置であり、本発明は前記制御偏差信号から前記ディジタル制御偏差信号を作成する方法を提供する。
以下本発明で使用する単語の定義等を示す。
≪定義≫
●前記：
「前記○」はこの「前記○」が記述されている場所より前に記述されている○の内この「前記○」についている修飾条件を満たす最も最後に記述されている○のことである。
ここで○は適当な語句である。
●物理量を表現する実数：
物理量は実数と単位の組で表されるが前記実数を前記物理量を表現する実数と呼び前記単位を前記物理量を表現する単位と呼ぶ。
●関数：
α，βをそれぞれ実数としたとき本特許で使用する関数の中にα・δ（ｔ−β）で表される関数を含める。
●積分：
本特許で使用する積分は超関数の範囲で定義される積分である。
αを実数としたとき
∫［−∞＜ｔ＜α］ｄｔ・δ（ｔ−α）＝０とし
∫［−∞＜ｔ≦α］ｄｔ・δ（ｔ−α）＝１とし
∫［α＜ｔ＜∞］ｄｔ・δ（ｔ−α）＝０とし
∫［α≦ｔ＜∞］ｄｔ・δ（ｔ−α）＝１とする。
ｆ（ｔ）をｔの関数としα，βをα＜βである２つの実数としたとき
∫［α＜ｔ＜β］ｄｔ・ｆ（ｔ）＝∫［−∞＜ｔ＜β］ｄｔ・ｆ（ｔ）−∫［−∞＜ｔ≦α］ｄｔ・ｆ（ｔ）であり
∫［α≦ｔ＜β］ｄｔ・ｆ（ｔ）＝∫［−∞＜ｔ＜β］ｄｔ・ｆ（ｔ）−∫［−∞＜ｔ＜α］ｄｔ・ｆ（ｔ）であり
∫［α＜ｔ≦β］ｄｔ・ｆ（ｔ）＝∫［−∞＜ｔ≦β］ｄｔ・ｆ（ｔ）−∫［−∞＜ｔ≦α］ｄｔ・ｆ（ｔ）であり
∫［α≦ｔ≦β］ｄｔ・ｆ（ｔ）＝∫［−∞＜ｔ≦β］ｄｔ・ｆ（ｔ）−∫［−∞＜ｔ＜α］ｄｔ・ｆ（ｔ）である。
●α／β／γ：
α，β，γをそれぞれ実数としたときα／β／γ＝α÷β÷γ＝α／（β・γ）としα／β・γ＝α÷β×γ＝（α・γ）／βとする。
αβはα×βではなくαβという１つの変数のことである。
２＾ｆ［ｎ］は２のｆ［ｎ］乗である。
●アナログ信号：
実数値関数で表される信号をアナログ信号と呼ぶ。
単に信号といえばアナログ信号を指す。
アナログ信号を連続時間信号とも呼ぶ。
●アナログ信号の信号値：
アナログ信号がｆ（ｔ）で表されるときｔに実数を代入したときのｆ（ｔ）の値を前記アナログ信号の信号値と呼ぶ。
アナログ信号がｆ（ｔ）で表されるときｔに実数を代入したときのｆ（ｔ）の値によって表される物理量も前記アナログ信号の信号値と呼ぶ。
●制御偏差信号：
フィードバック制御系において前記フィードバック制御系に関する目標値から前記フィードバック制御系に関する制御量を引いた量を表す信号を制御偏差信号と呼ぶ。
前記フィードバック制御系に対して制御偏差信号と同等の働きをするアナログ信号のことも制御偏差信号と呼ぶ。
制御偏差信号の正の実数倍は制御偏差信号である。制御偏差信号を制御エラー信号とも呼ぶ。
●制御偏差信号のオフセット調整：
α，βをそれぞれ正の実数としγを実数としＸ，Ｙをそれぞれアナログ信号とし制御偏差信号がα・Ｘ＋β・Ｙ＋γで表されるとき制御偏差信号のオフセット調整はγを適正値に設定することである。
●制御偏差信号のバランス調整：
α，βをそれぞれ正の実数としγを実数としＸ，Ｙをそれぞれアナログ信号とし制御偏差信号がα・Ｘ＋β・Ｙ＋γで表されるとき制御偏差信号のバランス調整はα：βが適正値になるようにαとβを設定することである。
●制御操作信号：
フィードバック制御系において前記フィードバック制御系に関する制御対象を駆動する駆動力を表す信号を制御操作信号と呼ぶ。
●制御帯域：
フィードバック制御系において前記フィードバック制御系のゲイン交差周波数を表す実数をｆ０としたとき｜ｆ｜＜ｆ０を満たすｆの範囲で表される周波数範囲を前記フィードバック制御系の制御帯域と呼ぶ。
●ｎビットディジタル信号（ｎは自然数）：
ｎ個の２値信号によって構成され整数を表す離散時間信号をｎビットディジタル信号と呼ぶ。
ｎビットディジタル信号をディジタル信号とも呼ぶ。
●ディジタル信号の信号値：
ディジタル信号において前記ディジタル信号を構成する１ビットディジタル信号がハイレベルの時には１とし前記ディジタル信号を構成する１ビットディジタル信号がローレベルの時には０としてできるビット列が表す整数値を前記ディジタル信号の信号値と呼ぶ。ビット列を解釈するときに、前記ビット列が符号付の整数を表しているときには前記ビット列は２の補数表現で表現されているものとし、前記ビット列が符号無の整数を表しているときには前記ビット列は通常の２進表現（オフセットバイナリ）で表現されているものとする。
●ＬＳＢ：
ＬＳＢはディジタル信号の最下位ビットである。
●ＭＳＢ：
ＭＳＢはディジタル信号の最上位ビットである。
●Ａ／Ｄ変換：
Ａ／Ｄ変換はアナログ信号から前記アナログ信号を表現するディジタル信号を作成することである。
●Ｄ／Ａ変換：
Ｄ／Ａ変換はディジタル信号から前記ディジタル信号によって表現されるアナログ信号を作成することである。
●Ａ／Ｄ変換器：
Ａ／Ｄ変換器はアナログ信号から前記アナログ信号を表現するディジタル信号を作成する装置である。
●Ｄ／Ａ変換器：
Ｄ／Ａ変換器はディジタル信号から前記ディジタル信号によって表現されるアナログ信号を作成する装置である。
●Ａ／Ｄ変換器のビット数：
Ａ／Ｄ変換器によって作成されるディジタル信号のビット数。
●離散時間信号：
定期的に設定される時点におけるアナログ信号の信号値を順番に並べたものを離散時間信号と呼ぶ。物理量を表す実数を意味のある順に並べてものも離散時間信号と呼ぶ。
●サンプリング：
アナログ信号から離散時間信号を作成することをサンプリングと呼ぶ。
アナログ信号から１つの時点の信号値を作成することもサンプリングと呼ぶ。
●サンプリング値：
アナログ信号において適当な時点の信号値をサンプリング値と呼ぶ。
アナログ信号において適当な時点の信号値を表す実数もサンプリング値と呼ぶ。
離散時間信号において適当な時点に対応する前記離散時間信号を形成する実数をサンプリング値と呼ぶ。
離散時間信号において適当な時点に対応する前記離散時間信号を形成する実数によって表される物理量もサンプリング値と呼ぶ。
●サンプリング周期：
サンプリングによってアナログ信号から離散時間信号を作成するときの時点が一定期間ごとに設定されるとき前記一定期間の長さを前記サンプリングのサンプリング周期と呼ぶ。
●量子化：
物理量を有限区間内の整数で表すことを量子化と呼ぶ。
離散時間信号の信号値を有限区間内の整数で表すことも量子化と呼ぶ。
●量子化値：
離散時間信号の信号値の量子化によって得られる整数を量子化値と呼ぶ。
物理量の量子化によって得られる整数も量子化値と呼ぶ。
●量子化誤差：
離散時間信号Ｘを量子化して離散時間信号Ｙが得られαを正の実数としＸがＹのα倍で近似されるものとする。Ｘのサンプリング値ｘに対応するＹのサンプリング値がｙであるとき｜ｘ−α・ｙ｜を「ｙの量子化誤差」または「ｘの量子化により発生する量子化誤差」と呼ぶ。
●量子化精度：
離散時間信号を量子化したときに発生する量子化誤差の自乗平均の平方根の逆数のことを前記量子化の量子化精度と呼ぶ。量子化精度が大きいことを量子化精度が高いといい量子化精度が小さいことを量子化精度が低いという。
●量子化範囲：
量子化において、前記量子化によって得られうる量子化値の最小値をｍとし、前記量子化によって得られうる量子化値の最大値をｎとし、物理量ｘに対して前記量子化をして量子化誤差０で量子化値ｍが得られるとし、物理量ｙに対して前記量子化をして量子化誤差０で量子化値ｎが得られるとする。このときｘ以上ｙ以下の範囲を前記量子化の量子化範囲と呼ぶ。
●Ａ／Ｄ変換器の量子化精度：
Ａ／Ｄ変換器で行われる量子化の量子化精度をＡ／Ｄ変換器の量子化精度と呼ぶ。
●Ａ／Ｄ変換器の量子化精度：
Ａ／Ｄ変換器で行われる量子化の量子化範囲をＡ／Ｄ変換器の量子化範囲と呼ぶ。
●ノイズシェーピング：
Ｊを自然数としてｊを０以上Ｊ以下の任意の整数としてｘ［ｊ］を離散時間信号の信号値を表す実数とする。
ｘ［０］を量子化して得られる量子化値をｙ［０］としｙ［０］の量子化誤差をｅ［０］とする。
ｊを１からＪまで順番に１づつ増やしていきそれぞれのｊについてｘ［ｊ］＋ｅ［ｊ−１］を量子化して得られる量子化値をｙ［ｊ］としｙ［ｊ］の量子化誤差をｅ［ｊ］とする。
このようにして離散時間信号ｘ［ｊ］  （ｊは０以上Ｊ以下の整数）から離散時間信号ｙ［ｊ］  （ｊは０以上Ｊ以下の整数）を作成することをノイズシェーピングと呼ぶ。
●正側制御偏差信号，負側制御偏差信号：
Ｘ，Ｙを２つのアナログ信号として制御偏差信号がＸ−Ｙで表されるときＸを正側制御偏差信号と呼び、Ｙを負側制御偏差信号と呼ぶ。
●ディジタル制御偏差信号：
ディジタル制御偏差信号は制御偏差信号を表すディジタル信号のことである。
●ディジタル制御操作信号：
フィードバック制御系においてディジタル信号をＤ／Ａ変換して得られるアナログ信号により前記フィードバック制御系に関する制御対象が駆動される場合に前記ディジタル信号のことをディジタル制御操作信号と呼ぶ。
●ディジタルフィードバック制御装置：
ディジタルフィードバック制御装置はフィードバック制御系において前記フィードバック制御系に関する制御偏差信号を表すディジタル信号が作成され前記ディジタル信号を処理して作成されたディジタル信号から前記フィードバック制御系に関する制御対象を駆動するためのアナログ信号が作成され前記アナログ信号により前記制御対象が駆動されるフィードバック装置のことである。
●ディジタル制御器：
ディジタル制御器はディジタル制御偏差信号からディジタル制御操作信号を作成する装置のことである。
●浮動小数点表示：
Ｚが有界区間内の整数の集合でありＺの元ｍに対してｆ［ｍ］が整数であり２つの異なる任意のＺの元ｍ１，ｍ２に対してｆ［ｍ１］≠ｆ［ｍ２］であるとする。
αが実数でありｍ，ｎがそれぞれ整数でありα≒ｍ・２＾ｆ［ｎ］であり（ｍ，ｎ）によってαが表されるとき（ｍ，ｎ）をαの浮動小数点表示と呼びｍをその浮動小数点表示の仮数部と呼びｎをその浮動小数点表示の指数部と呼ぶ。
【背景技術】
【０００２】
従来の一般的なディジタルフィードバック制御装置における制御偏差信号のディジタル化方法は単純に逐次比較型等の一般的なＡ／Ｄ変換器によって制御偏差信号をディジタル化してディジタル制御偏差信号を作成するというものだった。
この制御偏差信号のディジタル化方法の問題点は以下のとおりである。
≪問題点１≫
汎用的に使用できるディジタルフィードバック制御装置を作成するためには制御偏差信号をディジタル化してディジタル制御偏差信号を作成するためのＡ／Ｄ変換器の量子化範囲を大きめに設定しなければならない。Ａ／Ｄ変換器の量子化範囲を大きく設定すると制御偏差信号を十分な精度でディジタル化するためにＡ／Ｄ変換器のビット数を大きくしなければならない。大きなビット数のＡ／Ｄ変換器を作成する場合に十分な線形性と十分な精度を確保しようとすると往々にして設計開発の負担が大きく往々にして量産製造工程での調整作業を必要とする。
≪問題点２≫
大きなビット数のＡ／Ｄ変換器をディジタルＬＳＩ内に形成しようとするとディジタルＬＳＩチップ内でのＡ／Ｄ変換器の占有面積が大きくなりコストが高くなりがちである。
【特許文献１】特許第３０５８３８７号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
≪課題１≫
制御偏差信号の絶対値が大きくても前記制御偏差信号が量子化範囲から外れず制御偏差信号の絶対値が小さくても十分に高い量子化精度が得られる制御偏差信号のＡ／Ｄ変換方法を提供すること。
信号値が浮動小数点表示で表されるディジタル制御偏差信号の作成方法を提供すること。
≪課題２≫
構成が簡単でディジタルＬＳＩ内に組み込み易くディジタルＬＳＩに組み込んだ際に関連部分のＬＳＩチップ内での占有面積が小さい制御偏差信号のＡ／Ｄ変換回路の作成方法を提供すること。
≪課題３≫
ノイズシェーピング機能がある制御偏差信号のＡ／Ｄ変換方法を提供すること。
≪課題４≫
制御偏差信号のオフセット調整と制御偏差信号のバランス調整を簡単にできる制御偏差信号のＡ／Ｄ変換方法を提供すること。
【課題を解決するための手段】
【０００４】
本発明は以下のようなディジタルフィードバック制御装置である。
≪手段１≫
フィードバック制御系において、
ＴＰが前記フィードバック制御系が安定化している時点であり、
ｔがＴＰからの経過時間を表す実数の変数であり、
Ｉが０以上の整数であり、
ＩＩがＩ以上の自然数であり、
ｕ［ｉ］（ｔ）  （ｉはＩＩ以下の自然数）がそれぞれ同一単位の物理量の信号を表すｔの実数値関数であり、
Ｋ［０］が４以上の整数であり、
Ｋ［ｉ］  （ｉはＩ以下の自然数）がそれぞれ自然数であり、
ｕ（ｔ）≡Σ［１≦ｉ≦Ｉ］・Ｋ［ｉ］・ｕ［ｉ］（ｔ）＋Σ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）が前記フィードバック制御系に関する制御偏差信号に相当する信号を表していて、
Ｊが９９以上の整数であり、
Ｔが期間長を表す正の実数であり、
ｔ［ｊ］  （ｊは０以上Ｊ以下の整数）がそれぞれＴＰからの経過時間を表す実数であり、
０＜ｔ［ｊ＋１］−ｔ［ｊ］≒Ｔ  （ｊは０以上Ｊ未満の整数）であり、
ｉを０以上Ｉ以下の任意の整数としｊを０以上Ｊ未満の任意の整数としたとき概ねＫ［ｉ，ｊ］がＫ［ｉ］に等しい自然数であり、
ｔ［ｉ，ｊ，ｋ］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］以下の自然数）がそれぞれＴＰからの経過時間を表す実数であり、
τ［ｉ，ｊ，ｋ］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］以下の自然数）がそれぞれＴＰからの経過時間を表す実数であり、
ｔ［ｉ，ｊ，ｋ］＜ｔ［ｉ，ｊ，ｋ＋１］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］未満の自然数）であり、
τ［ｉ，ｊ，ｋ］＜τ［ｉ，ｊ，ｋ＋１］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］未満の自然数）であり、
ｔ［ｊ］＜ｔ［ｉ，ｊ，ｋ］＜τ［ｉ，ｊ，ｋ］＜ｔ［ｊ＋１］  （ｉは０以上Ｉ以下の整数，ｊは０以上Ｊ未満の整数，ｋはＫ［ｉ，ｊ］以下の自然数）であり、
ｕｕ（ｔ）≡（Σ［０≦ｊ＜Ｊ］・Σ［１≦ｉ≦Ｉ］・Σ［１≦ｋ≦Ｋ［ｉ，ｊ］］・ｕ［ｉ］（ｔ−ｔ［ｊ＋１］＋ｔ［ｉ，ｊ，ｋ］）＋Σ［Ｉ＜ｉ≦ＩＩ］・∫［ｔ−ｔ［ｊ＋１］＋ｔ［ｊ］＜ξ≦ｔ］ｄξ・ｕ［ｉ］（ξ）／Ｔ）・（ｈ（ｔ−ｔ［ｊ］）−ｈ（ｔ−ｔ［ｊ＋１］））を前記フィードバック制御系に関する制御偏差信号と見なすことができ、
Ｖがｕ（ｔ）によって表される物理量と同一単位の物理量を表す正の実数であり、
Ｍが３以上の整数であり、
Ｖ［ｍ］  （ｍはＭ以下の自然数）がそれぞれＶによって表される物理量と同一単位の物理量を表す実数であり、
０＜Ｖ［ｍ］≒Ｖ・２＾（ｍ−１）  （ｍはＭ以下の自然数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０，ｊ］以下の任意の自然数としたときｔ＝ｔ［０，ｊ，ｋ］の時点においてｖ［ｊ，ｋ］がＶ［ｍ］  （ｍはＭ以下の自然数），０，−Ｖ［ｍ］  （ｍはＭ以下の自然数）の何れかに設定され、
ｊを０以上Ｊ未満の任意の整数としたときｔ＝ｔ［ｊ］の時点においてＬ［ｊ］がＭ以下の自然数に設定され、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０，ｊ］以下の任意の自然数としたとき概ねｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ＲがＶによって表される物理量と同一単位の物理量を表す実数であり、
ρ（ｔ）≡Σ［１≦ｉ≦Ｉ］・Σ［０≦ｊ＜Ｊ］・Σ［１≦ｋ≦Ｋ［ｉ，ｊ］］・ｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）・δ（ｔ−τ［ｉ，ｊ，ｋ］）＋Σ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）／Ｔ−Σ［０≦ｊ＜Ｊ］・Σ［１≦ｋ≦Ｋ［０，ｊ］］・ｖ［ｊ，ｋ］・δ（ｔ−τ［０，ｊ，ｋ］）であり、
Ｓ（ｔ）≡Ｒ＋∫［ｔ［０］＜ξ≦ｔ］ｄξ・ρ（ξ）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０，ｊ］以下の任煮の自然数としたとき｜Ｓ（ｔ［０，ｊ，ｋ］）｜がＶ［Ｌ［ｊ］］の程度より大きいならば概ね｜Ｓ（ｔ［０，ｊ，ｋ］）｜が小さくなるようにｖ［ｊ，ｋ］が設定され、
ｊを０以上Ｊ−２以下の任意の整数としたときＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎるかどうかを判定する第１の大小比較手段があり、
ｊを０以上Ｊ−２以下の任意の整数としたときＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎるかどうかを判定する第２の大小比較手段があり、
ｊを０以上Ｊ−２以下の任意の整数としたときＬ［ｊ］＜Ｍであって前記第１の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎると判定されたならば概ねＬ［ｊ＋１］＝Ｌ［ｊ］＋１であるようにＬ［ｊ＋１］が設定され、
ｊを０以上Ｊ−２以下の任意の整数としたとき１＜Ｌ［ｊ］であって前記第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定されたならば概ねＬ［ｊ＋１］＝Ｌ［ｊ］−１であるようにＬ［ｊ＋１］が設定され、
ｊを０以上Ｊ−２以下の任意の整数としたとき前記第１の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さ過ぎると判定されず前記第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大き過ぎると判定されなかったならば概ねＬ［ｊ＋１］＝Ｌ［ｊ］であるようにＬ［ｊ＋１］が設定され、
ｖ［ｊ］≡Σ［１≦ｋ≦Ｋ［０，ｊ］］・ｖ［ｊ，ｋ］  （ｊは０以上Ｊ未満の整数）であり、
概ね｜Ｓ（ｔ［ｊ＋１］）｜＜３・Ｖ［Ｌ［ｊ］］  （ｊは０以上Ｊ未満の整数）となるように前記第１の大小比較手段による判定が行われ、
ＪＪがＪＪ＜Ｊ−１である自然数であり、
ｊをＪＪ以上Ｊ−２以下の任意の整数としたときｊ−ＪＪ以上ｊ以下のすべての整数ｊｊについてＬ［ｊｊ］＝Ｌ［ｊ］かつ｜ｖ［ｊｊ］｜／Ｖ［Ｌ［ｊｊ］］＜Ｋ［０］／４ならば前記第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定され、
Ｔｘが期間を表す正の実数であり、
Ｔ≦Ｔｘ≦３・Ｔであり、
ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋Ｔｘであるｔの範囲で表される期間においてｖ［ｊ］／Ｖ  （ｊは０以上Ｊ未満の整数）または（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）  （ｊは０以上Ｊ未満の整数）によって前記フィードバック制御系に関する制御操作信号の主要成分が作成され、
ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋Ｔｘであるｔの範囲で表される期間において前記制御操作信号により前記フィードバック制御系に関する制御対象の駆動が行われ、
前記駆動のために前記フィードバック制御系に関する制御が行われることを特徴とするディジタルフィードバック制御装置。
（ただし、物理量を表す単位がすべてＳＩ単位系に属する単位であり、αとβをそれぞれ実数としたときα・βがαとβの積であり、αとβをそれぞれ実数としたときα／βがα÷βであり、αを実数としたとき｜α｜がαの絶対値であり、ｎを任意の整数としたとき２＾ｎが２のｎ乗であり、δ（ｔ）がｔを変数とするディラックのデルタ関数であり、ｔ≦０のときｈ（ｔ）＝０であり０＜ｔのときｈ（ｔ）＝１であり、ξを実数の変数としてΩ（ξ）をξの範囲に関する条件式としΘ（ξ）をξの関数としたとき∫［Ω（ξ）］ｄξ・Θ（ξ）がΩ（ξ）を満たすすべてのξについてのΘ（ξ）の積分であり、Ω（ｎ）を変数ｎの範囲に関する条件式としΘ（ｎ）を変数ｎの実数値関数としたときΣ［Ω（ｎ）］・Θ（ｎ）がΩ（ｎ）を満たすすべての整数ｎについてのΘ（ｎ）の和である。）
≪手段１の説明≫
●ＴＰは各時点を表現するための基準の時点であり手段１記載のフィードバック制御系が安定している期間中の適当な時点である。
●手段１記載の制御偏差信号はＩＩ個の信号の和として表される。前記ＩＩ個の信号のうちＩ個の信号のそれぞれのサンプリング値が離散的にＳに加算され、前記ＩＩ個の信号のうち前記Ｉ個の信号以外のＩＩ−Ｉ個の信号のそれぞれを表す関数を積分した値が連続的にＳに加算される。（ＩＩ，Ｉ）の有用で実用的な例として（３，３）と（２，１）がある。
●Ｔはｕｕ（ｔ）からディジタル制御偏差信号を作成する過程におけるｕｕ（ｔ）のサンプリングのサンプリング周期に相当する。
●Ｊ・Ｔは本発明が適用されている期間であり本発明が実質的に効果を持つように十分大きく設定される。ものごとには始まりと終わりがあるので本発明が適用される期間の長さを有限の長さとした。
●本発明は基準となる物理量を提供する複数の素子から選択される１つの素子によりｕｕ（ｔ）のサンプリング値が測定されるが前記素子の数すなわち基準となる物理量の数がＭである。ｍをＭ以下の任意の自然数としたときＶ［ｍ］≒Ｖ・２＾（ｍ−１）であるＶ［ｍ］が前記素子の物理量である。ｍはどの素子が選択されてｕｕ（ｔ）のサンプリング値を測定するかを指定するものであり、その測定結果がディジタル制御偏差信号の信号値の浮動小数点表示の仮数部となりｍがディジタル制御偏差信号の信号値の浮動小数点表示の指数部となる。ｊを０以上Ｊ未満の任意の整数としたときＬ［ｊ］が「ｔ＝ｔ［ｊ］で表される時点からｔ＝ｔ［ｊ＋１］で表される時点までの期間中におけるディジタル制御偏差信号の信号値の浮動小数点表示の指数部」である。
●ｊを０以上Ｊ未満の任意の整数としたとき、Ｌ［ｊ］が大きいとｕｕ（ｔ）のサンプリング値の量子化の量子化範囲が２倍に広がるがｕｕ（ｔ）のサンプリング値の量子化の量子化精度が半分に低下し、逆にＬ［ｊ］が小さいとｕｕ（ｔ）のサンプリング値の量子化の量子化範囲が半分に狭まりｕｕ（ｔ）のサンプリング値の量子化の量子化精度は２倍に上昇する。Ｌ［ｊ］はｕｕ（ｔ）の関数値の絶対値の大きさに応じて自動的に増減し、
「ｕｕ（ｔ）の関数値が量子化範囲を超えること」
が回避され
「ｕｕ（ｔ）の関数値に対して量子化範囲が大きくなりすぎてｕｕ（ｔ）のサンプリング値の量子化の量子化精度が低下すること」
が回避される。
●「ｕｕ（ｔ）≡（Σ［０≦ｊ＜Ｊ］・Σ［１≦ｉ≦Ｉ］・Σ［１≦ｋ≦Ｋ［ｉ，ｊ］］・ｕ［ｉ］（ｔ−ｔ［ｊ＋１］＋ｔ［ｉ，ｊ，ｋ］）＋Σ［Ｉ＜ｉ≦ＩＩ］・∫［ｔ−ｔ［ｊ＋１］＋ｔ［ｊ］＜ξ≦ｔ］ｄξ・ｕ［ｉ］（ξ）／Ｔ）・（ｈ（ｔ−ｔ［ｊ］）−ｈ（ｔ−ｔ［ｊ＋１］））を前記フィードバック制御系に関する制御偏差信号と見なすことができる。」
ということはｕ（ｔ）の代わりにｕｕ（ｔ）が手段１記載のフィードバック制御系に関する制御偏差信号を表現しているとして手段１記載のフィードバック制御系に関する制御を行うことができるということであり、本発明はｕｕ（ｔ）によって表現される信号をサンプリング及び量子化してディジタル制御偏差信号を作成する方法を提供する。
●以下、手段１記載のフィードバック制御系に関する制御偏差信号を表す関数をｕｕ（ｔ）とし、ｔ＝ｔ［ｊ］  （ｊは０以上Ｊ以下の整数）で表される時点を前記制御偏差信号のサンプリング時点とし、ｕｕ（ｔ［ｊ］）  （ｊは０以上Ｊ以下の整数）は前記制御偏差信号のサンプリング値を表すものとする。
≪手段２≫
ＶとＲが電荷を表し、
ｕ［ｉ］（ｔ）  （ｉはＩ以下の自然数）がそれぞれ電荷を表し、
ｉをＩ以下の任意の自然数としたときＥ［ｉ］がコンデンサの電極でありＱ［ｉ］が電荷を表す実数であり、
ｍをＭ以下の自然数としたときＥｘ［ｍ］がコンデンサの電極でありＱｘ［ｍ］が電荷を表す実数であり、
Ｅｓがコンデンサの電極でありＱｓが電荷を表す実数であり、
ｔ＝ｔ［０］の時点でＥｓに保持されている電荷を表す実数がＱｓ＋Ｒであり、
ｉをＩ以下の任意の自然数としｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝ｔ［ｉ，ｊ，ｋ］の時点でＥ［ｉ］に保持されている電荷を表す実数がＱ［ｉ］＋ｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）となり、
ｉをＩ以下の任意の自然数としｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝τ［ｉ，ｊ，ｋ］の時点でＥ［ｉ］に保持されている電荷を表す実数がＱ［ｉ］となりｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）によって表される電荷がＥｓに付加され、
ｔ［０］＜ｔ＜ｔ［Ｊ］であるｔの範囲で表される期間においてΣ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）／Ｔによって表される電流がEｓに流れ込んでいて、
ｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝ｔ［０，ｊ，ｋ］の時点おいてＥｓに保持されている電荷を表す実数がＱｓより大きいならばｖ［ｊ，ｋ］＝Ｖ［Ｌ［ｊ］］でありＥｓに保持されている電荷を表す実数がＱｓより小さいならばｖ［ｊ，ｋ］＝−Ｖ［Ｌ［ｊ］］であり、
ｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝ｔ［０，ｊ，ｋ］の時点においてＥｘ［Ｌ［ｊ］］に保持されている電荷を表す実数がＱｘ［Ｌ［ｊ］］−ｖ［ｊ，ｋ］となり、
ｊを０以上Ｊ未満の任煮の整数としｋをＫ［ｉ，ｊ］以下の任意の自然数としたときｔ＝τ［０，ｊ，ｋ］の時点においてＥｘ［Ｌ［ｊ］］に保持されている電荷を表す実数がＱｘ［Ｌ［ｊ］］となりＥｓからｖ［ｊ，ｋ］で表される電荷が削除され、
Ｅｓに保持されている電荷を表すｔの実数値関数がＱｓ＋Ｓ（ｔ）である手段１記載のディジタルフィードバック制御装置。
≪手段２の説明≫
手段２は手段１を複数のコンデンサを主要構成部品として用いて実現したディジタルフィードバック制御装置である。手段２において手段１記載の物理量はほとんど電荷である。
Ｉ＝ＩＩのときにはΣ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ［ｉ，ｊ，ｋ］）／Ｔ＝０であり、
手段２の中で、
「ｔ［０］＜ｔ＜ｔ［Ｊ］であるｔの範囲で表される期間においてΣ［Ｉ＜ｉ≦ＩＩ］・ｕ［ｉ］（ｔ）／Ｔによって表される電流がＱｓに流れ込んでいて、」
の記述がなかったことになる。
≪手段３≫
ｊを０以上Ｊ−２以下の任意の整数としたとき２・Ｖ［Ｌ［ｊ］］＜｜Ｓ（ｔ［ｊ＋１］）｜ならば概ね手段１記載の第１の大小判定手段によってＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎると判定され、
ｊをＪＪ以上Ｊ−２以下の任意の整数としたときｊ−ＪＪ以上ｊ以下の整数ｊｊすべてについてＬ［ｊｊ］＝Ｌ［ｊ］であって仮にＬ［ｊｊ］＝Ｌ［ｊ］−１と設定されていたとしても手段１記載の第１の大小比較手段によってＬ［ｊｊ］の設定値としてＬ［ｊ］−１が小さすぎると判定されていなかったならば手段１記載の第２の大小比較手段によってＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定される手段１または手段２記載のディジタルフィードバック制御装置。
≪手段３の説明≫
ｊを０以上Ｊ未満の任意の整数としたとき、手段１記載の制御偏差信号の信号値の絶対値が小さい場合には手段１記載の制御偏差信号の信号値を量子化する際の量子化範囲を超えない範囲でＬ［ｊ］を小さくすることが望ましいが、手段２は過去ＪＪ＋１回手段１記載の制御偏差信号のサンプリング値の絶対値が十分に小さい場合に０＜Ｌ［ｊ］ならばＬ［ｊ］を１小さく設定し量子化範囲を半分にし量子化精度を倍にするというものである。
≪手段４≫
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ｊを０以上Ｊ−２以下の任意の整数としたときＫ［０］≦｜ｖ［ｊ］｜／Ｖ［Ｌ［ｊ］］ならば手段１記載の第１の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が小さすぎると判定される手段１または手段２または手段３記載のディジタルフィードバック制御装置。
≪手段４の説明≫
手段４は、ｊを０以上Ｊ未満の任意の整数としたとき、手段１記載の制御偏差信号の信号値が大きくて前回の手段１記載の制御偏差信号の信号値の量子化値が量子化範囲内の最大値または最小値になったときＬ［ｊ］＜ＭならばＬ［ｊ］を１大きくして前記量子化範囲を倍にし手段１記載の制御偏差信号の信号値が量子化範囲を超えないようにするものである。
≪手段５≫
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ｊをＪＪ以上Ｊ−２以下の任意の整数としたときｊ−ＪＪ以上ｊ以下の整数ｊｊすべてについてＬ［ｊｊ］＝Ｌ［ｊ］かつ｜ｖ［ｊｊ］｜／Ｖ［Ｌ［ｊｊ］］＜Ｋ［０］／２−１ならば手段１記載の第２の大小比較手段によりＬ［ｊ＋１］の設定値としてＬ［ｊ］が大きすぎると判定される手段１または手段２または手段３または手段４記載のディジタルフィードバック制御装置。
≪手段５の説明≫
手段５は、ｊを０以上Ｊ未満の任意の整数としたとき、過去ＪＪ＋１回手段１記載の制御偏差信号の信号値の絶対値が量子化範囲内の量子化レベルの最大値の半分未満の場合に０＜Ｌ［ｊ］ならばＬ［ｊ］を１小さく設定し量子化範囲を半分にし量子化精度を２倍にするというものである。
≪手段６≫
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときｖ［ｊ，ｋ］がＶ［Ｌ［ｊ］］か−Ｖ［Ｌ［ｊ］］かの何れかであり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたとき０＜Ｓ（ｔ［０，ｊ，ｋ］）ならばｖ［ｊ，ｋ］＝Ｖ［Ｌ［ｊ］］であり、
ｊを０以上Ｊ未満の任意の整数としｋをＫ［０］以下の任意の自然数としたときＳ（ｔ［０，ｊ，ｋ］）＜０ならばｖ［ｊ，ｋ］＝−Ｖ［Ｌ［ｊ］］であり、
ｊを０以上Ｊ未満の整数としたときｖ［ｊ］／Ｖが（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）により表され、
ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋Ｔｘであるｔの範囲で表される期間においてｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］  （ｊは０以上Ｊ未満の整数）により手段１記載の制御操作信号の主要成分が作成される手段１または手段２または手段３または手段４または手段５記載のディジタルフィードバック制御装置。
≪手段６の説明≫
ｊを０以上Ｊ未満の整数としたとき、手段６は手段１記載の制御偏差信号を表すディジタル制御偏差信号の信号値ｖ［ｊ］／Ｖが浮動小数点表現（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）によって表されるというものであるが、前記浮動小数点表現の指数部Ｌ［ｊ］は物理量計測用にどの素子を使うかを示していて、前記浮動小数点表現の仮数部ｖ［ｊ］／Ｖ［Ｌ［ｊ］］は「ｖ［ｊ，ｋ］＝Ｖ［Ｌ［ｊ］］であるｋの個数」から「ｖ［ｊ，ｋ］＝−Ｖ［Ｌ［ｊ］］であるｋの個数」を引いた数である。
ｖ［ｊ］／Ｖ［Ｌ［ｊ］］はカウンタを使って容易に計測される。
≪手段７≫
Ｉ＝ＩＩ＝３であり、
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
Ｋ［１，ｊ］＝Ｋ［２，ｊ］＝Ｋ［３，ｊ］＝Ｋ［１］＝Ｋ［２］＝Ｋ［３］  （ｊは０以上Ｊ未満の整数）であり、
ｔ［０］＜ｔ≦ｔ［Ｊ］であるｔにおいてｕ［３］（ｔ）が一定値である手段１または手段２または手段３または手段４または手段５または手段６記載のディジタルフィードバック制御装置。
≪手段７の説明≫
手段７においては、手段１記載の制御偏差信号は
ｕ（ｔ）≡Ｋ［１］・（ｕ［１］（ｔ）＋ｕ［２］（ｔ）＋ｕ［３］（ｔ））
であるが、Ｋ［１］・ｕ［３］（ｔ）は一定値でありこの一定値を適当に設定することにより手段１記載の制御偏差信号のオフセット調整をすることができ、ｕ［１］（ｔ）によって表される信号のレベルとｕ［２］（ｔ）によって表される信号のレベルの比を適切に調整すれば手段１記載の制御偏差信号のバランス調整をすることができる。
≪手段８≫
Ｉ＝１であり、
ＩＩ＝２であり、
Ｋ［０，ｊ］＝Ｋ［０］  （ｊは０以上Ｊ未満の整数）であり、
Ｋ［１，ｊ］＝Ｋ［１］  （ｊは０以上Ｊ未満の整数）であり、
ｔ［０］＜ｔ≦ｔ［Ｊ］であるｔにおいてｕ［１］（ｔ）が一定値である手段１または手段２または手段３または手段４または手段５または手段６記載のディジタルフィードバック制御装置。
≪手段８の説明≫
手段８においては、手段１記載の制御偏差信号は
ｕ（ｔ）≡Ｋ［１］・ｕ［１］（ｔ）＋ｕ［２］（ｔ）
であるが、Ｋ［１］・ｕ［１］（ｔ）は一定値でありこの一定値を適当に設定することにより手段１記載の制御偏差信号のオフセット調整をすることができる。
また、
ρ（ｔ）≡Σ［０≦ｊ＜Ｊ］・Σ［１≦ｋ≦Ｋ［１］］・ｕ［１］（ｔ［１，ｊ，ｋ］）・δ（ｔ−τ［１，ｊ，ｋ］）＋ｕ［２］（ｔ）／Ｔ−Σ［０≦ｊ＜Ｊ］・Σ［１≦ｋ≦Ｋ［０］］・ｖ［ｊ，ｋ］・δ（ｔ−τ［０，ｊ，ｋ］）
である。
≪課題１が解決される理由≫
課題１は手段６によって容易に解決されるので、手段６によって課題１が解決される理由を説明する。
ｊを０以上Ｊ未満の整数とする。
ディジタル制御偏差信号の信号値ｖ［ｊ］／Ｖがｖ［ｊ］／Ｖ［Ｌ［ｊ］］を仮数部としＬ［ｊ］を指数部とするディジタル制御偏差信号の信号値の浮動小数点表示（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）で表現される。このときｖ［ｊ］／Ｖはｖ［ｊ］／Ｖ［Ｌ［ｊ］］と２＾Ｌ［ｊ］の積である。ｖ［ｊ］／Ｖ［Ｌ［ｊ］］はｔ［ｊ］で表される時点からｔ［ｊ＋１］で表される時点までの期間中にＳ（ｔ）に−Ｖ［Ｌ［ｊ］］を足し込んだ回数からＶ［Ｌ［ｊ］］を足し込んだ回数を引いた数でありアップダウンカウンタを使えばその数を得る回路を簡単に構成することができる。Ｓ（ｔ）にｖ［ｊ，ｋ］としてＶ［Ｌ［ｊ］］や−Ｖ［Ｌ［ｊ］］が足し込まれるが、Ｓ（ｔ）を電荷を表すものとしてＳ（ｔ）を保持する素子をコンデンサとしｖ［ｊ，ｋ］とＶ［Ｌ［ｊ］］をそれぞれコンデンサに保持される電荷とすれば、Ｖ［Ｌ［ｊ］］や−Ｖ［Ｌ［ｊ］］を足し込む機能を演算増幅器で簡単に実現できる。｜Ｓ（ｔ）｜が小さくなるようにＳ（ｔ）にＶ［Ｌ［ｊ］］または−Ｖ［Ｌ［ｊ］］が足しこまれるが、Ｖ［Ｌ［ｊ］］を足し込むか−Ｖ［Ｌ［ｊ］］を足し込むかを決定する回路はＳ（ｔ）の符号を判断する比較器によって構成される。
≪課題２が解決される理由≫
課題２は手段２によって容易に解決されるので、手段２によって課題２が解決される理由を説明する。
手段２を実現する回路は１つの演算増幅器と１つの比較器と複数のコンデンサを主要部品として構成される回路を主要部として容易に構成されるが、手段２を実現する回路をＬＳＩ内に構成する場合にＬＳＩのサイズに関して前記各コンデンサの容量の大きさが問題になる。前記各コンデンサの容量はＬＳＩ内の浮遊容量の大きさの影響が問題にならない程度にまで小さくできるので前記各コンデンサの容量をその程度まで小さく設定してＬＳＩ内における前記各コンデンサの面積を相当に小さくできる。従ってＬＳＩチップ内で手段２を実現する回路の占有面積を小さくすることができる。また、本発明に使用する小さなコンデンサ及びＣＭＯＳの演算増幅器及びＣＭＯＳの電位比較器及びディジタル回路素子をすべてＣＭＯＳのＬＳＩ（ディジタルＬＳＩ）内に入れることができる。
≪課題３が解決される理由≫
課題３は手段１によって容易に解決されるので、手段１によって課題３が解決される理由を説明する。
ｊを１以上Ｊ−２以下の任意の整数とし、ｔ［ｊ］によって表される時点からｔ［ｊ＋１］によって表される時点までの期間をＴｗ［ｊ］とする。
ｖ［ｊ］／ＶはＴｗ［ｊ］において作成されるｕｕ（ｔ［ｊ＋１］）の量子化値に相当する数であり、Ｓ（ｔ［ｊ＋１］）はｖ［ｊ］／Ｖが作成されるときの量子化誤差に相当する数である。
「ｖ［ｊ−１］／Ｖの量子化誤差Ｓ（ｔ［ｊ］）」と「Ｔｗ［ｊ］においてＳ（ｔ）に足し込まれるｕｕ（ｔ［ｊ＋１］）」の和が量子化されてｖ［ｊ］／Ｖが作成され、「そのときに発生する量子化誤差Ｓ（ｔ［ｊ＋１］）」と「Ｔｗ［ｊ＋１］においてＳ（ｔ）に足し込まれるｕｕ（ｔ［ｊ＋２］）」の和が量子化されてｖ［ｊ＋１］／Ｖが作成される。
このように手段１において、前回の量子化誤差と今回の量子化対象の和について今回の量子化が行われ、今回の量子化によって発生する量子化誤差と次回の量子化対象の和について次回の量子化が行われるのであるから、手段１においてノイズシェーピングの機能が実現されている。
≪課題４が解決される理由≫
課題４は手段２かつ手段７によって容易に解決されるので、手段２かつ手段７によって課題４が解決される理由を説明する。
ｕ（ｔ）≡Ｋ［１］・（ｕ［１］（ｔ）＋ｕ［２］（ｔ）＋ｕ［３］（ｔ））である。
ｕ［３］（ｔ）は一定値でありこの一定値を適切な値に設定することによりｕ（ｔ）のオフセット調整をすることができる。
ｕ［１］（ｔ）のサンプリング値はコンデンサに蓄えられる電荷として与えられｕ［２］（ｔ）のサンプリング値はコンデンサに蓄えられる電荷として与えられるからそれらのコンデンサの容量の比が適切な値になるようにそれらのコンデンサの容量を設定することによりｕ（ｔ）のバランス調整をすることができる。
ｕ（ｔ）のオフセット調整を行うということはｕｕ（ｔ）のオフセット調整を行うということとほぼ同等であり、ｕ（ｔ）のバランス調整を行うということはｕｕ（ｔ）のバランス調整を行うということとほぼ同等である。
【発明の効果】
【０００５】
本発明のディジタルフィードバック制御装置の効果は以下のとおりである。
≪効果１≫
本発明は、ディジタル制御偏差信号の信号値を浮動小数点表示によって表現することができるので、制御がかかる前の絶対値が大きい制御偏差信号の信号値をオーバフローさせずに余裕を持って表すことができ制御がかかった後の絶対値が小さい制御偏差信号を十分高い精度で表すことができる。本発明において、ディジタル制御偏差信号の信号値の浮動小数点表示の指数部は制御偏差信号のレベルに応じて適切に設定される。
本発明において、ディジタル制御偏差信号の信号値の浮動小数点表示の仮数部を比較的小さいビット数で構成しても十分な精度が得られる。
ディジタル制御器における信号処理は主にディジタル制御偏差信号の信号値の浮動小数点表示の仮数部によって行われるのでディジタル制御偏差信号の信号値の浮動小数点表示の仮数部を表現するビット数を小さく設定すればディジタル制御器における演算処理も楽である。
≪効果２≫
本発明による制御偏差信号のＡ／Ｄ変換回路はノイズシェーピング機能が備わっているので制御偏差信号を本発明による制御偏差信号のＡ／Ｄ変換回路で量子化する際に発生する量子化誤差を制御帯域から大幅に削減することができる。
≪効果３≫
本発明においてはディジタル制御偏差信号の１つの信号値を得るのに複数時点の制御偏差信号の信号値の和を使用するので制御偏差信号に含まれているノイズの影響を大幅に削減することができる。例えば、ディジタル制御偏差信号の１つの信号値を得るのにＫ個の制御偏差信号の信号値を使う場合には制御偏差信号のノイズの影響を電力比で１／Ｋに落とすことができる。
≪効果４≫
本発明は小さなコンデンサを使った簡単な回路によって構成されるので、本発明はＬＳＩ化に向いている。本発明をＬＳＩ内に構成した場合その占有面積は小さい。
≪効果５≫
コンデンサを使って本発明を実現する場合にコンデンサの容量の精度をあまり高くする必要がない。
例えば逐次比較型の８ビットのＡ／Ｄ変換器を作る場合ＬＳＢ用の素子の精度に対してＭＳＢ用の素子の精度は１２８倍の精度が必要であり設計・製造が大変である。コンデンサを使って本発明を実現する場合に１つのディジタル制御偏差信号の信号値を求める過程において制御偏差信号の量子化のために計測に使用するコンデンサが１つだけなのでコンデンサの精度に対する要求は全く厳しくない。
（量子化の測定のために２つ以上のコンデンサを使う場合にはそれらのコンデンサ容量の比の精度が問題になるが量子化の測定のために１のコンデンサを使う場合には前記コンデンサ容量の比は存在しない。）
≪効果６≫
ディジタル化前の制御偏差信号について簡単に制御偏差信号のオフセット調整と制御偏差信号のバランス調整をすることができる。
【発明を実施するための最良の形態】
【０００６】
以下、図を使って発明を実施するための１形態について説明する。
以下、ハイレベルは電位５  ［Ｖ］としローレベルは電位０  ［Ｖ］とする。
≪図１の説明≫
図１は本発明のディジタルフィードバック制御装置の構成図である。
前記ディジタルフィードバック制御装置はフィードバック制御系において前記フィードバック制御系に関する制御量と前記フィードバック制御系に関する制御目標値の差である制御偏差信号からディジタル制御偏差信号を作成し前記フィードバック制御系に関するディジタル制御器により前記ディジタル制御偏差信号を信号処理して制御操作信号を作成し前記制御操作信号により前記フィードバック制御系に関する制御対象を駆動し前記制御量を前記制御目標値に極力近づけ前記制御量と前記制御目標値が近い状態を維持するというものである。前記制御目標値は必ずしも一定ではなく時間が経過するにつれて激しく変動する。
Ｔは期間長を表す正の実数であり、τ＝Ｔ／１６であり、前記ディジタル制御偏差信号のサンプリング周期はＴ  ［ｓ］で表される。
１０１は第１のアナログ信号入力端子と第２のアナログ信号入力端子と５ビットディジタル信号出力端子と３ビットディジタル信号出力端子と第１のクロック信号入力端子と第２のクロック信号入力端子と第３のクロック信号入力端子と第４のクロック信号入力端子を有するＡ／Ｄ変換回路であり、１０２は５ビットディジタル信号入力端子と３ビットディジタル信号入力端子とアナログ信号出力端子と第１のクロック信号入力端子と第２のクロック信号入力端子と第３のクロック信号入力端子と第４のクロック信号入力端子と第５のクロック信号入力端子と第６のクロック信号入力端子を有するディジタル制御器であり、１０３はアナログ信号入力端子と第１のアナログ信号出力端子と第２のアナログ信号出力端子を有する制御対象であり、１０４は第１のクロック信号出力端子と第２のクロック信号出力端子と第３のクロック信号出力端子と第４のクロック信号出力端子と第５のクロック信号出力端子と第６のクロック信号出力端子と第７のクロック信号出力端子と第８のクロック信号出力端子と第９のクロック信号出力端子を有するクロック信号発生器である。
１０１の前記３ビットディジタル信号出力端子と１０２の前記３ビットディジタル信号入力端子が接続されていて、１０１の前記５ビットディジタル信号出力端子と１０２の前記５ビットディジタル信号出力端子が接続されていて、１０２の前記アナログ信号出力端子と１０３の前記アナログ信号入力端子が接続されていて、１０３の前記第１のアナログ信号出力端子と１０１の前記第１のアナログ信号入力端子が接続されていて、１０３の前記第２のアナログ信号出力端子と１０１の前記第２のアナログ信号入力端子が接続されていて、１０４の前記第１のクロック信号出力端子と１０１の前記第１のクロック信号入力端子が接続されていて、１０４の前記第２のクロック信号出力端子と１０１の前記第２のクロック信号入力端子が接続されていて、１０４の前記第３のクロック信号出力端子と１０１の前記第３のクロック信号入力端子が接続されていて、１０４の前記第４のクロック信号出力端子と１０１の前記第４のクロック信号入力端子が接続されていて、１０４の前記第４のクロック信号出力端子と１０２の前記第１のクロック信号入力端子が接続されていて、１０４の前記第５のクロック信号出力端子と１０２の前記第２のクロック信号入力端子が接続されていて、１０４の前記第６のクロック信号出力端子と１０２の前記第３のクロック信号入力端子が接続されていて、１０４の前記第７のクロック信号出力端子と１０２の前記第４のクロック信号入力端子が接続されていて、１０４の前記第８のクロック信号出力端子と１０２の前記第５のクロック信号入力端子が接続されていて、１０４の前記第９のクロック信号出力端子と１０２の前記第６のクロック信号入力端子が接続されている。
ＪＥは１０１の前記３ビットディジタル信号出力端子上の３ビットディジタル信号であり、ＪＤは１０１の前記５ビットディジタル信号出力端子上の５ビットディジタル信号であり、ＪＶは１０２の前記アナログ信号出力端子上の電位を表すアナログ信号であり、ＪＸは１０３の前記第１のアナログ信号出力端子上の電位を表すアナログ信号であり、ＪＹは１０３の前記第２のアナログ信号出力端子上の電位を表すアナログ信号であり、ＣＫ０は１０４の前記第１のクロック信号出力端子上のクロック信号であり、ＣＫ１は１０４の前記第２のクロック信号出力端子上のクロック信号であり、ＢＣＫは１０４の前記第３のクロック信号出力端子上のクロック信号であり、ＷＣＫは１０４の前記第４のクロック信号出力端子上のクロック信号であり、ＷＣＫ０は１０４の前記第５のクロック信号出力端子上のクロック信号であり、ＷＣＫ１は１０４の前記第６のクロック信号出力端子上のクロック信号であり、ＷＣＫ２は１０４の前記第７のクロック信号出力端子上のクロック信号であり、ＷＣＫ３は１０４の前記第８のクロック信号出力端子上のクロック信号であり、ＷＣＫ４は１０４の前記第９のクロック信号出力端子上のクロック信号である。
ＪＶは−４  ［Ｖ］から４  ［Ｖ］の範囲内で変化し、ＪＸとＪＹは１  ［Ｖ］から４  ［Ｖ］の範囲内で変化する。
（ＪＤ，ＪＥ）は前記ディジタル制御偏差信号を浮動小数点表示したものを表していて、ＪＤの信号値は前記ディジタル制御偏差信号のサンプリング値の浮動小数点表示の仮数部であり、ＪＥの信号値は前記ディジタル制御偏差信号のサンプリング値の浮動小数点表示の指数部である。
ＪＤの信号値は５ビットディジタルデータを表すが、ＪＤの信号値の取りうる値は−１５，−１３，−１１，−９，−７，−５，−３，−１，１，３，５，７，９，１１，１３，１５の１６通りであり実質４ビットのデータである。
ＪＥの信号値は３ビットディジタルデータを表すが、ＪＥの信号値の取りうる値は０，１，２，３，４の５通りである。
ＪＤがａを表し、ＪＥがｂを表しているとき（ＪＤ，ＪＥ）はａ・２＾ｂを表す。
ＪＶは前記制御操作信号であり、ＪＸは正側制御偏差信号であり、ＪＹは負側制御偏差信号であり、αとβをそれぞれ正の実数としγをＸによって表される物理量と同一単位の物理量をあらわす実数としたときα・ＪＸ−β・ＪＹ＋γは前記制御偏差信号であるが、αとβとγを適切に設定しなければα・ＪＸ−β・ＪＹ＋γは前記制御偏差信号としては不適当である。
前記制御量が前記目標値に一致している状態でＪＶの信号値を−４  ［Ｖ］とすると前記制御偏差信号は前記制御量と前記目標値の差が一定の範囲を超えるまでほぼ０から増加し続け、前記制御量が前記目標値に一致している状態でＪＶを４  ［Ｖ］とすると前記制御偏差信号の信号値は前記制御量と前記目標値の差が一定の範囲を超えるまでほぼ０から減少し続ける。
１０１はアナログ信号である前記制御偏差信号から前記制御偏差信号の浮動小数点表示のディジタル信号である（ＪＤ，ＪＥ）を作成し、１０２は（ＪＤ，ＪＥ）をディジタル信号処理してディジタル制御操作信号を作成し前記ディジタル制御操作信号のディジタル制御操作信号をＡ／Ｄ変換してアナログ信号である前記制御操作信号ＪＶを作成し、１０３はＪＶによって駆動され前記制御偏差信号の構成要素である正側制御偏差信号ＪＸと負側制御偏差信号ＪＹを作成する。
ＷＣＫは立ち上がりから次の立ち上がりまでの期間長がＴで表され立ち上がりから次の立ち下がりまでの期間長がτで表され周期がＴで表されるクロック信号である。
ＢＣＫは立ち上がりから次の立下りまでの期間長がτ／２で表され立下りから次の立ち上がりまでの期間長がτ／２で表され周期がτで表されＷＣＫが立ち上がっているときに立ち下がるクロック信号である。
ＣＫ０は立ち上がりから次の立ち上がりまでの期間長がτで表され立ち上がりから次の立下りまでの期間長がτ／４で表され周期がτで表されＢＣＫの立ち上がりからτ／８で表される期間長経過後に立ち上がるクロック信号である。
ＣＫ１はＣＫ０をτ／２で表される期間長遅らせて得られるクロック信号である。
ＷＣＫ０はＷＣＫをτで表される期間長遅らせて得られるクロック信号であり、ＷＣＫ１はＷＣＫ０をτで表される期間長遅らせて得られるクロック信号であり、ＷＣＫ２はＷＣＫ１をτで表される期間長遅らせて得られるクロック信号であり、ＷＣＫ３はＷＣＫ２をτで表される期間長遅らせて得られるクロック信号であり、ＷＣＫ４はＷＣＫ３をτで表される期間長遅らせて得られるクロック信号である。
ＣＫ０，ＣＫ１，ＢＣＫ，ＷＣＫは１０１内の回路を機能させるクロック信号であり、ＣＫ０とＣＫ１は１０１内のコンデンサの充放電用のスイッチの切り替えに使われ、ＢＣＫは１０１内のカウンタのアップダウン用や１０１内のレジスタのデータ取り込み用に使われ、ＷＣＫは１０１内のカウンタのアップダウン用及びその制御や１０１内のレジスタのデータ取り込み用に使われる。
ＷＣＫとＷＣＫ０とＷＣＫ１とｗＣＫ２とＷＣＫ３とＷＣＫ４は１０２内の回路を機能させるクロック信号であり、ＷＣＫとＷＣＫ０とＷＣＫ１とｗＣＫ２とＷＣＫ３は１０２内のレジスタのデータの取り込み用に使われ、ＷＣＫ４は１０２内のレジスタのデータの取り込み用や１０２内の保持器のデータの取り込み用に使われる。
以下、前記フィードバック制御系が安定していてＷＣＫがハイレベルであってＢＣＫがローレベルからハイレベルになる時点をＴＰに設定しｔはＴＰから現在までの経過時間を表す変数であり各時点はＴＰからの経過時間またはｔで表す。
≪図１の解釈≫
１０１と１０２と１０３と１０４は前記フィードバック制御系を形成する。１０４は前記ディジタルフィードバック制御装置を動作させる複数のクロック信号を発生させる。１０１は１０３から前記フィードバック制御系に関する制御偏差信号の構成成分である正側制御偏差信号と負側制御偏差信号を受けて前記制御偏差信号のディジタル信号である浮動小数点表示のディジタル制御偏差信号（ＪＤ，ＪＥ）を作成し１０２に送り出す。１０２は（ＪＤ，ＪＥ）を受けて前記フィードバック制御系に関する制御操作信号ＪＶを作成し１０３を駆動する。１０３はＪＶにより駆動されて前記正側制御偏差信号と前記負側制御偏差信号を作成し１０１に送り出す。
≪図２の説明≫
図２は１０１である本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部の構成図である。
２１１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１２は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１２内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１２内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１３は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１３内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１３内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１７は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１７内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１７内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１８は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１８内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１８内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２１９は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２１９内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２１９内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２３１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子とクロック信号入力端子を有し１ビットディジタルデータを保持し前記１ビットディジタルデータは０か１を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記１ビットディジタル信号入力端子上の信号の信号値を前記１ビットディジタルデータとして保持し前記１ビットディジタル信号出力端子上の信号の信号値が前記１ビットディジタルデータである１ビットレジスタであり、
２３２は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子とクロック信号入力端子を有し１ビットディジタルデータを保持し前記１ビットディジタルデータは０か１を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記１ビットディジタル信号入力端子上の信号の信号値を前記１ビットディジタルデータとして保持し前記１ビットディジタル信号出力端子上の信号の信号値が前記１ビットディジタルデータである１ビットレジスタであり、
２３３は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子とクロック信号入力端子を有し１ビットディジタルデータを保持し前記１ビットディジタルデータは０か１を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記１ビットディジタル信号入力端子上の信号の信号値を前記１ビットディジタルデータとして保持し前記１ビットディジタル信号出力端子上の信号の信号値が前記１ビットディジタルデータである１ビットレジスタであり、
２３４は８ビットディジタル信号入力端子と８ビットディジタル信号出力端子とクロック信号入力端子を有し８ビットディジタルデータを保持し前記８ビットディジタルデータは０以上２５５以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記８ビットディジタル信号入力端子上の信号の信号値を前記８ビットディジタルデータとして保持し前記８ビットディジタル信号出力端子上の信号の信号値が前記８ビットディジタルデータである８ビットレジスタであり、
２３５は５ビットディジタル信号入力端子と５ビットディジタル信号出力端子とクロック信号入力端子を有し５ビットディジタルデータを保持し前記５ビットディジタルデータは−１６以上１５以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記５ビットディジタル信号入力端子上の信号の信号値を前記５ビットディジタルデータとして保持し前記５ビットディジタル信号出力端子上の信号の信号値が前記５ビットディジタルデータである５ビットレジスタであり、
２３６は３ビットディジタル信号入力端子と３ビットディジタル信号出力端子とクロック信号入力端子を有し３ビットディジタルデータを保持し前記３ビットディジタルデータは０以上７以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記３ビットディジタル信号入力端子上の信号の信号値を前記３ビットディジタルデータとして保持し前記３ビットディジタル信号出力端子上の信号の信号値が前記３ビットディジタルデータである３ビットレジスタであり、
２４１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と５ビットディジタル信号出力端子とクロック信号入力端子を有し５ビットディジタルデータを保持し前記第２の１ビットディジタル信号入力端子がハイレベルのとき前記クロック信号入力端子がローレベルからハイレベルになるときに前記５ビットディジタルデータが「０」になり前記第２の１ビットディジタル信号入力端子がローレベルであり前記第１の１ビットディジタル信号入力端子がハイレベルであり前記クロック信号入力端子がローレベルからハイレベルになるとき前記５ビットディジタルデータが１大きくなり前記第２の１ビットディジタル信号入力端子がローレベルであり前記第１の１ビットディジタル信号入力端子がローレベルであり前記クロック信号入力端子がローレベルからハイレベルになるとき前記５ビットディジタルデータが１小さくなり前記５ビットディジタル信号出力端子上の信号の信号値が前記５ビットディジタルデータである５ビットアップダウンカウンタであり、
２４２は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子とクロック信号入力端子を有し１２ビットディジタルデータを保持し前記１ビットディジタル信号入力端子がローレベルであり前記クロック信号入力端子がローレベルからハイレベルになるとき前記１２ビットディジタルデータが「０」になり前記１ビットディジタル信号入力端子がハイレベルのとき前記クロック信号入力端子がローレベルからハイレベルになるとき前記１２ビットディジタルデータが１アップし前記１２ビットディジタルデータが「４０９５」のとき前記１２ビットディジタルデータが１アップしたときに前記１２ビットディジタルデータは「０」になり前記１２ビットディジタルデータが「４０９５」以外のとき前記１ビットディジタル信号出力端子はローレベルであり前記１２ビットディジタルデータが「４０９５」のとき前記１ビットディジタル信号出力端子はハイレベルである１２ビットカウンタであり、
２４３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と３ビットディジタル信号出力端子とクロック信号入力端子を有し３ビットディジタルデータを保持し前記第１の１ビットディジタル信号入力端子がハイレベルであり前記第２の１ビットディジタル信号入力端子がローレベルであり前記クロック信号入力端子がローレベルからハイレベルになるときに前記３ビットディジタルデータが４未満ならば１大きくなり前記第１の１ビットディジタル信号入力端子がローレベルであり前記第２の１ビットディジタル信号入力端子がハイレベルであり前記クロック信号入力端子がローレベルからハイレベルになるときに前記３ビットディジタルデータが１以上ならば１小さくなり前記３ビットディジタル信号出力端子上の信号の信号値が前記３ビットディジタルデータである３ビットアップダウンカウンタであり、
２５１は８ビットディジタル信号入力端子と８ビットディジタル信号出力端子を有し２５６個の８ビットディジタルデータを保持し前記２５６個の８ビットディジタルデータは０から２５５まで１づつ番号が割り当てられていて「前記８ビットディジタル信号入力端子上の信号の信号値」が割り当てられている「前記２５６個の８ビットディジタルデータの中の８ビットディジタルデータ」が前記８ビットディジタル信号出力端子上の信号の信号値である２５６バイトＲＡＭであり、
２５２は３ビットディジタル信号入力端子と５ビットディジタル信号出力端子を有し前記３ビットディジタル信号入力端子上の信号の信号値が「０」のとき前記５ビットディジタル信号出力端子上の信号の信号値が「３１」であり前記３ビットディジタル信号入力端子上の信号の信号値が「１」のとき前記５ビットディジタル信号出力端子上の信号の信号値が「１５」であり前記３ビットディジタル信号入力端子上の信号の信号値が「２」のとき前記５ビットディジタル信号出力端子上の信号の信号値が「７」であり前記３ビットディジタル信号入力端子上の信号の信号値が「３」のとき前記５ビットディジタル信号出力端子上の信号の信号値が「３」であり前記３ビットディジタル信号入力端子上の信号の信号値が「４」のとき前記５ビットディジタル信号出力端子上の信号の信号値が「１」である３ビットでコーダであり、
２６１は第１のアナログ信号入力端子と第２のアナログ信号入力端子と１ビットディジタル信号出力端子を有し前記第１のアナログ信号入力端子の電位が前記第２のアナログ信号入力端子の電位より低いときに前記ディジタル信号入力端子がハイレベルになり前記第１のアナログ信号入力端子の電位が前記第２のアナログ信号入力端子の電位より高いときに前記ディジタル信号入力端子がローレベルになるコンパレータであり、
２６２は第１のアナログ信号入力端子と第２のアナログ信号入力端子とアナログ信号出力端子を有し前記第２のアナログ信号入力端子の電位から前記第１のアナログ信号入力端子の電位を引いた電圧に非常に大きな正の実数である倍率を掛けた結果の電圧が前記アナログ信号出力端子の電位になる演算増幅器であり、
Ｃｘがコンデンサの容量を表す正の実数であり、
２６３は第１の電極と第２の電極を有し容量がＣｘ  ［Ｆ］で表されるコンデンサであり、
Ｃｃがコンデンサの容量を表す正の実数であり、
２６４は第１の電極と第２の電極を有し容量がＣｃ  ［Ｆ］で表されるコンデンサであり、
２７１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになる反転ゲートであり、
２７２は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになる反転ゲートであり、
２７３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
２７４は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
２７５は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
２８１は５ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記５ビットディジタル信号入力端子上の信号の信号値が−６以上６以下とき前記１ビットディジタル信号出力端子がハイレベルになり前記５ビットディジタル信号入力端子上の信号の信号値が−６以上６以下でないとき前記１ビットディジタル信号出力端子がローレベルになる組み合わせ回路であり、
２８２は５ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記５ビットディジタル信号入力端子上の信号の信号値の絶対値が１４以上のとき前記１ビットディジタル信号出力端子がハイレベルになり前記５ビットディジタル信号入力端子上の信号の信号値の絶対値が１４未満のとき前記１ビットディジタル信号出力端子がローレベルになる組み合わせ回路であり、
３００はアナログ信号端子と８ビットディジタル信号入力端子を有し内部に可変コンデンサを有し前記可変コンデンサが第１の電極と第２の電極を有していて前記第２の電極が前記アナログ信号端子に接続されていて前記第１の電極の電位が０  ［Ｖ］であり前記８ビットディジタル信号入力端子上の信号の信号値は０以上２５５以下の整数を表し前記８ビットディジタル信号入力端子上の信号の信号値がｘであるとき前記可変コンデンサの容量がＣｂ≡Ｃｃ・（ｘ＋１２８）／２５６  ［Ｆ］で表されるバランス調整回路であり、
Ｃｇはコンデンサの容量を表す正の実数であり、
４００はアナログ信号端子と５ビットディジタル信号入力端子を有し内部に可変コンデンサを有し前記可変コンデンサが第１の電極と第２の電極を持っていて前記第２の電極が前記アナログ信号端子に接続されていて前記第１の電極の電位が０  ［Ｖ］であり前記５ビットディジタル信号入力端子上の信号の信号値は０以上３１以下の整数を表し前記５ビットディジタル信号入力端子上の信号の信号値がｘであるとき前記可変コンデンサの容量がＣｇ・（ｘ＋１）／２  ［Ｆ］で表されるバランス調整回路であり、
５００は８ビットディジタル信号入力端子と第１のクロック信号入力端子と第２のクロック信号入力端子とアナログ信号端子を有するオフセット調整回路である。
２１１の前記第２のアナログ信号端子と２１２の前記第１のアナログ信号端子と３００の前記アナログ信号入力端子が接続されていて、
２１２の前記第２のアナログ信号端子と２６２の前記第１のアナログ信号入力端子が接続されていて、
２１３の前記第２のアナログ信号端子と２１６の前記第１のアナログ信号端子と２６４の前記第１の電極が接続されていて、
前記２６４の前記第２の電極と２１５の前記第２のアナログ信号端子と２１４の前記第１のアナログ信号端子が接続されていて、
２１４の前記第２のアナログ信号端子と２６２の前記第１のアナログ信号入力端子が接続されていて、
２３４の前記８ビットディジタル信号出力端子と３００の前記８ビットディジタル信号入力端子と２５１の前記８ビットディジタル信号入力端子が接続されていて、
２５１の前記８ビットディジタル信号出力端子と５００の８ビットディジタル信号入力端子が接続されていて、
５００の前記アナログ信号端子と２６２の前記第１のアナログ信号入力端子が接続されていて、
２１７の前記第１のアナログ信号端子と２６２の前記第１のアナログ信号入力端子が接続されていて、
２７１の前記１ビットディジタル信号出力端子と２７３の前記第２の１ビットディジタル信号入力端子が接続されていて２７３の前記１ビットディジタル信号出力端子と２７１の前記クロック信号入力端子が接続されていて、
２１９の前記第１のアナログ信号端子と２１８の前記第２のアナログ信号端子と４００の前記アナログ信号端子と２１７の前記第２のアナログ信号端子が接続されていて、
２６２の前記第１のアナログ信号入力端子と２６３の前記第１の電極が接続されていて、
２６２の前記アナログ信号出力端子と２６３の前記第２の電極と２６１の前記第１のアナログ信号入力端子が接続されていて、
２６１の前記１ビットディジタル信号出力端子と２４１の前記第１の１ビットディジタル信号入力端子と２３１の前記１ビットディジタル信号入力端子が接続されていて、
２３１の前記１ビットディジタル信号出力端子と２７２の前記１ビットディジタル信号入力端子と２７５の前記第２の１ビットディジタル信号入力端子が接続されていて、
２７２の前記１ビットディジタル信号出力端子と２７４の前記第２の１ビットディジタル信号入力端子が接続されていて、
２７４の前記１ビットディジタル信号出力端子と２１８の前記クロック信号入力端子が接続されていて、
２７５の前記１ビットディジタル信号出力端子と２１９の前記クロック信号入力端子が接続されていて、
２４１の前記５ビットディジタル信号出力端子と２８２の前記５ビットディジタル信号入力端子と２８１の前記５ビットディジタル信号入力端子と２３５の前記５ビットディジタル信号入力端子が接続されていて、
２８１の前記１ビットディジタル信号出力端子と２４２の前記１ビットディジタル信号入力端子が接続されていて、
２８２の前記１ビットディジタル信号出力端子と２３２の前記１ビットディジタル信号入力端子が接続されていて、
２４２の前記１ビットディジタル信号出力端子と２４３の前記第１の１ビットディジタル信号入力端子が接続されていて、
２３２の前記１ビットディジタル信号出力端子と２４３の前記第２の１ビットディジタル信号入力端子が接続されていて、
２３３の前記１ビットディジタル信号出力端子と２４３の前記クロック信号入力端子が接続されていて、
２４３の前記３ビットディジタル信号出力端子と２３６の前記３ビットディジタル信号入力端子と２５２の前記３ビットディジタル信号入力端子が接続されていて、
２５２の前記５ビットディジタル信号出力端子と４００の前記５ビットディジタル信号入力端子が接続されていて、
２１５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、
２１６の前記第２のアナログ信号端子の電位が０  ［Ｖ］であり、
２１８の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、
２１９の前記第２のアナログ信号端子の電位が０  ［Ｖ］であり、
２６１の前記第２のアナログ信号端子の電位と２６２の前記第２のアナログ信号端子の電位が２．５  ［Ｖ］であり、
２１１の前記クロック信号入力端子と２１３の前記クロック信号入力端子と２１５の前記クロック信号入力端子と２７４の前記第１の１ビットディジタル信号入力端子と２７５の前記第１の１ビットディジタル信号入力端子と５００の前記第１のクロック信号入力端子にＣＫ０が入力されていて、
２１２の前記クロック信号入力端子と２１４の前記クロック信号入力端子と２１６の前記クロック信号入力端子と２７３の前記第１の１ビットディジタル信号入力端子と５００の前記第２のクロック信号入力端子にＣＫ１が入力されていて、
２４１の前記クロック信号入力端子と２３１の前記クロック信号入力端子と２３３の前記クロック信号入力端子にＢＣＫが入力されていて、
２４１の前記第２の１ビットディジタル信号入力端子と２７１の前記１ビットディジタル信号入力端子と２３３の前記１ビットディジタル信号入力端子と２３２の前記クロック信号入力端子と２４２の前記クロック信号入力端子と２３５の前記クロック信号入力端子と２３６の前記クロック信号入力端子にＷＣＫが入力されていて、
２１１の前記第１のアナログ信号端子にＪＸが入力されていて、２１３の前記第１のアナログ信号端子にＪＹが入力されていて、２３５の前記５ビットディジタル信号出力端子がＪＤを出力していて、
２３６の前記３ビットディジタル信号出力端子がＪＥを出力している。
２９１は８ビットディジタル信号入力端子とアナログ信号出力端子を有し前記８ビットディジタル信号入力端子上の信号の信号値は０以上２５５以下の整数を表し前記８ビットディジタル信号上の信号の信号値がｘであるとき前記アナログ信号出力端子上がｃ≡ｘ・５／２５５（＝ｘ／５１）  ［Ｖ］であるＤ／Ａ変換器であり、
Ｃｑはコンデンサの容量を表す正の実数であり、
２６５は第１の電極と第２の電極を有し容量がＣｑ  ［Ｆ］のコンデンサであり、
２２０は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２２０内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２２０内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
２２１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき２２１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき２２１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５００の等価回路は２９１と２６５と２２０と２２１を有し、
５００の前記８ビットディジタル信号入力端子と２９１の前記８ビットディジタル信号入力端子が接続されていて２９１の前記アナログ信号出力端子と２２０の前記第１のアナログ信号端子が接続されいていて２２０の前記第２のアナログ信号端子と２２１の前記第１のアナログ信号端子と２６５の前記第２の電極が接続されていて２６５の前記第１の電極の電位が０  ［Ｖ］であり２２０の前記クロック信号入力端子と５００の前記第１のクロック信号入力端子が接続されていて２２１の前記クロック信号入力端子と５００の前記第２のクロック信号入力端子が接続されていて２２１の前記第２のアナログ信号端子と５００の前記アナログ信号端子が接続されている。
ＪＢは２３４の前記８ビットディジタル信号出力端子上の８ビットディジタル信号であり、
ＪＧは２５２の前記５ビットディジタル信号出力端子上の５ビットディジタル信号であり、
ＪＺは２５１の前記８ビットディジタル信号出力端子上の８ビットディジタル信号であり、
ＪＰは３００の前記アナログ信号端子上のアナログ信号であり、
ＪＲは４００の前記アナログ信号端子上のアナログ信号であり、
ＪＱは５００の前記アナログ信号端子上のアナログ信号である。
≪図２の解説≫
以下、ＪＸを表すｔの実数値関数をｘ（ｔ）としＪＹを表すｔの実数値関数をｙ（ｔ）としＪを１００００００以上の整数としｔ＝０の時点からｔ＝Ｊ・Ｔの時点までの期間に２９１の前記アナログ信号出力端子上の電位が一定であってｃ  ［Ｖ］としｊを０以上Ｊ未満の任意の整数としたときｔ＝（ｊ＋１）・Ｔ−τ／２の時点からｔ＝（ｊ＋２）・Ｔ−τ／２の時点までの期間において２３５の前記５ビットディジタル信号出力端子上の信号（ＪＤ）の信号値をｍａｎ［ｊ］としｊを０以上Ｊ未満の任意の整数としたときｔ＝（ｊ＋１）・Ｔ−τ／２の時点からｔ＝（ｊ＋２）・Ｔ−τ／２の時点までの期間において２３６の前記３ビットディジタル信号出力端子上の信号（ＪＥ）の信号値をｅｘｐ［ｊ］とする。
１０１において主要機能として「前記制御偏差信号の信号値の累積加算」と「ｊを０以上Ｊ未満の任意の整数としたときのｍａｎ［ｊ］の作成」と「ｊを０以上Ｊ未満の任意の整数としたときのｅｘｐ［ｊ］の作成」が行われるがそれぞれについて順番に説明する。
１．前記制御偏差信号の信号値の累積加算
ｋを０以上１６・Ｊ未満の任意の整数とする。
ｔ＝（ｋ＋３／８）・τの時点のおいて３００内の前記可変コンデンサの前記第２の電極の電位がｘ（（ｋ＋３／８）・τ）  ［Ｖ］であり、ｔ＝（ｋ＋５／８）・τの時点において３００内の前記可変コンデンサの前記第２の電極の電位が２．５  ［Ｖ］になり３００内の前記可変コンデンサの前記第２の電極から２６３の前記第１の電極に（ｘ（（ｋ＋３／８）・τ）−２．５）・Ｃｂ  ［Ｃ］の電荷が流れる。
ｔ＝（ｋ＋３／８）・τの時点のおいて２６４の前記第１の電極の電位がｙ（（ｋ＋３／８）・τ）  ［Ｖ］であり２６４の前記第２の電極の電位が５  ［Ｖ］であり、ｔ＝（ｋ＋５／８）・τの時点において２６４の前記第１の電極の電位が０  ［Ｖ］になり２６４の前記第２の電極が２．５  ［Ｖ］になり２６４の前記第２の電極から２６３の前記第１の電極に（２．５−ｙ（（ｋ＋３／８）・τ））・Ｃｃ  ［Ｃ］の電荷が流れる。
ｔ＝（ｋ＋３／８）・τの時点のおいて２６５の前記第２の電極の電位がｃ  ［Ｖ］であり、ｔ＝（ｋ＋５／８）・τの時点において２６５の前記第２の電極の電位が２．５  ［Ｖ］になり２６５の前記第２の電極から２６３の前記第１の電極に（ｃ−２．５）・Ｃｑ  ［Ｃ］の電荷が流れる。
以上総合して、ｔ＝（ｋ＋３／８）・τの時点からｔ＝（ｋ＋５／８）・τの時点までの間に３００と２６４と２６５から２６３の前記第１の電極にｕ（（ｋ＋３／８）・τ）／１６  ［Ｃ］の電荷が流れる。
ただし
ｕ（ｔ）／１６＝（ｘ（ｔ）−２．５）・Ｃｂ＋（２．５−ｙ（ｔ））・Ｃｃ＋（ｃ−２．５）・Ｃｑ＝（ｘ（ｔ）・Ｃｂ−ｙ（ｔ）・Ｃｃ＋（ｃ・Ｃｑ−２．５・Ｃｑ−２．５・Ｃｂ＋２．５・Ｃｃ）  ［Ｃ］
である。
また
ｕｕ（ｔ）＝Σ［０≦ｋ≦１５］・ｕ（ｔ−Ｔ＋τ・３／８＋τ・ｋ）／１６
である。
結局、ｔ＝３／８・τの時点からｔ＝１６・Ｊ・τの時点までの期間中にτによって表される時間経過するごとに２６３の前記第１の電極にはｕ（ｔ）／１６のサンプリング値によって表される電荷が蓄積される。
Ｃｂとｃを適正化していればｕ（ｔ）及びｕｕ（ｔ）は前記制御偏差信号を表現する関数として適切なものである。
ＪＢの信号値が０から２５５の整数であるときに２９１の前記アナログ信号出力端子上の電位ｃが適切な値になるように２５１に保持されている２５６個の８ビットディジタルデータからなる前記データセットを設定し、その後Ｃｂ：Ｃｃが適切になるようにＪＢの信号値を設定することによりＣｂとｃを適正化することができる。
以下、Ｃｂとｃは適正化されているものとする。
２．ｊを０以上Ｊ未満の任意の整数としたときのｍａｎ［ｊ］の作成
ｊを０以上Ｊ未満の任意の整数とする。
ｔ＝ｊ・Ｔの時点において２４１に保持されている前記５ビットディジタルデータが「０」になる。
ｋを１以上１５以下の整数としてｔ＝ｊ・Ｔ＋（ｋ−１）・τの時点において２６３の前記第１の電極の電荷が正ならばその時点に２４１に保持されている前記５ビットディジタルデータが１増えｔ＝ｊ・Ｔ＋（ｋ−１）・τ＋τ・３／８の時点において４００内の前記可変コンデンサの前記第２の電極の電位が０  ［Ｖ］になりｔ＝ｊ・Ｔ＋（ｋ−１）・τ＋τ・５／８の時点において４００内の前記可変コンデンサの前記第２の電極の電位が２．５  ［Ｖ］になり４００内の前記可変コンデンサの前記第２の電極から２６３の前記第１の電極に−２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］の電荷が流れ、
ｋを１以上１５以下の整数としてｔ＝ｊ・Ｔ＋（ｋ−１）・τの時点において２６３の前記第１の電極の電荷が負ならばその時点に２４１に保持されている前記５ビットディジタルデータが１減りｔ＝ｊ・Ｔ＋（ｋ−１）・τ＋τ・３／８の時点において４００内の前記可変コンデンサの前記第２の電極の電位が５  ［Ｖ］になりｔ＝ｊ・Ｔ＋（ｋ−１）・τ＋τ・５／８の時点において４００内の前記可変コンデンサの前記第２の電極の電位が２．５  ［Ｖ］になり４００内の前記可変コンデンサの前記第２の電極から２６３の前記第１の電極に２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］の電荷が流れる。
ｔ＝（ｊ＋１）・Ｔ−τ／２の時点直後に２４１の前記５ビットディジタル信号出力端子上の信号の信号値が２３５に保持されている前記５ビットディジタルデータとなりｍａｎ［ｊ］となる。
ｔ＝ｊ・Ｔの時点からｔ＝（ｊ＋１）・Ｔの時点までの期間に２６３の前記第１の電極にｕｕ（（ｊ＋１）・Ｔ）で表される電荷が加算される。
ｔ＝ｊ・Ｔの時点からｔ＝（ｊ＋１）・Ｔの時点までの期間に４００から２６３の前記第１の電極に概ね２６３の前記第１の電極の電荷が０に近くなるように２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］の電荷または−２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］の電荷が合計１５回加算される。そのとき、ｍａｎ［ｊ］は「２６３の前記第１の電極に−２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］の電荷が加算された回数」から「２６３の前記第１の電極に２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］の電荷が加算された回数」を引いた数であるから、ｍａｎ［ｊ］をｕｕ（（ｊ＋１）・Ｔ）の量子化によって得られる量子化値とすることができる。そして、ｔ＝（ｊ＋１）・Ｔの時点で２６３の前記第１の電極にたまっている電荷を前記量子化による量子化誤差と見なすことができ、ｔ＝ｊ・Ｔの時点で２６３の前記第１の電極にたまっていた電荷を前回の前記量子化による量子化誤差と見なすことができる。よって前記量子化はノイズシェーピングの機能を持っている。前記量子化により前記制御偏差信号の信号値が近似的にｍａｎ［ｊ］・２．５・Ｃｇ・２＾（４−ｅｘｐ［ｊ］）  ［Ｃ］と見なされ、（ｍａｎ［ｊ］，ｅｘｐ［ｊ］）はｍａｎ［ｊ］を仮数部としｅｘｐ［ｊ］を指数部とする前記制御偏差信号の信号値の浮動小数点表示の量子化値であると見なされる。
なお、ｍａｎ［ｊ］の取りうる値は１６個の整数−１５，−１３，−１１，−９，−７，−５，−３，−１，１，３，５，７，９，１１，１３，１５うちの何れかである。
３．ｊを０以上Ｊ未満の任意の整数としたときのｅｘｐ［ｊ］の作成
ｊが０以上Ｊ−２以下の任意の整数であり０＜ｅｘｐ［ｊ］であるときｍａｎ［ｊ］が−１５または１５であればｅｘｐ［ｊ＋１］＝ｅｘｐ［ｊ］−１とし（ｍａｎ［ｊ＋１］，ｅｘｐ［ｊ＋１］）によってｕｕ（ｔ）の関数値を表現できる範囲（量子化範囲）を２倍に広げ量子化精度を半分に落とす。
ｊが４０９４以上Ｊ−２以下の任意の整数でありｅｘｐ［ｊ］＜４であるときｊ−４０９４以上ｊ以下の整数ｊｊすべてについてＬ［ｊｊ］＝Ｌ［ｊ］かつ｜ｍａｎ［ｊｊ］｜≦５であればｅｘｐ［ｊ＋１］＝ｅｘｐ［ｊ］＋１とし（ｍａｎ［ｊ＋１］，ｅｘｐ［ｊ＋１］）によってｕｕ（ｔ）の関数値を表現できる範囲（量子化範囲）を半分に狭め量子化精度を２倍に上げる。
このようにすることにより１０１において、前記フィードバック制御系の制御が外れている場合には前記制御偏差信号を量子化する際の量子化範囲が広くなり前記フィードバック制御系の制御がかかっている場合には前記制御偏差信号を量子化する際の量子化精度が高くなる。
≪図３の説明≫
図３は３００である本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部のバランス調整回路部の構成図である。
３１１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３１１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３１１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３２１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３２１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３２１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３３１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３３１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３３１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３４１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３４１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３４１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３５１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３５１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３５１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３６１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３６１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３６１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３７１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３７１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３７１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３８１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき３８１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき３８１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
３１２は第１の電極と第２の電極を有し容量がＣｃ／２５６  ［Ｆ］で表されるコンデンサであり、
３２２は第１の電極と第２の電極を有し容量がＣｃ・２／２５６  ［Ｆ］で表されるコンデンサであり、
３３２は第１の電極と第２の電極を有し容量がＣｃ・４／２５６  ［Ｆ］で表されるコンデンサであり、
３４２は第１の電極と第２の電極を有し容量がＣｃ・８／２５６  ［Ｆ］で表されるコンデンサであり、
３５２は第１の電極と第２の電極を有し容量がＣｃ・１６／２５６  ［Ｆ］で表されるコンデンサであり、
３６２は第１の電極と第２の電極を有し容量がＣｃ・３２／２５６  ［Ｆ］で表されるコンデンサであり、
３７２は第１の電極と第２の電極を有し容量がＣｃ・６４／２５６  ［Ｆ］で表されるコンデンサであり、
３８２は第１の電極と第２の電極を有し容量がＣｃ・１２８／２５６  ［Ｆ］で表されるコンデンサであり、
３９２は第１の電極と第２の電極を有し容量がＣｃ・１２８／２５６  ［Ｆ］で表されるコンデンサである。
ＪＢ０はＪＢの最下位ビットであり、ＪＢ１はＪＢの２番目に下位のビットであり、ＪＢ２はＪＢの３番目に下位のビットであり、ＪＢ３はＪＢの４番目に下位のビットであり、ＪＢ４はＪＢの５番目に下位のビットであり、ＪＢ５はＪＢの６番目に下位のビットであり、ＪＢ６はＪＢの７番目に下位のビットであり、ＪＢ７はＪＢの最上位ビットである。
３１１の前記第１のアナログ信号端子と３２１の前記第１のアナログ信号端子と３３１の前記第１のアナログ信号端子と３４１の前記第１のアナログ信号端子と３５１の前記第１のアナログ信号端子と３６１の前記第１のアナログ信号端子と３７１の前記第１のアナログ信号端子と３８１の前記第１のアナログ信号端子と３９２の前記第２の電極と３００の前記アナログ信号端子が接続されていて、
３１１の前記第２のアナログ信号端子と３１２の前記第２の電極が接続されていて、
３２１の前記第２のアナログ信号端子と３２２の前記第２の電極が接続されていて、
３３１の前記第２のアナログ信号端子と３３２の前記第２の電極が接続されていて、
３４１の前記第２のアナログ信号端子と３４２の前記第２の電極が接続されていて、
３５１の前記第２のアナログ信号端子と３５２の前記第２の電極が接続されていて、
３６１の前記第２のアナログ信号端子と３６２の前記第２の電極が接続されていて、
３７１の前記第２のアナログ信号端子と３７２の前記第２の電極が接続されていて、
３８１の前記第２のアナログ信号端子と３８２の前記第２の電極が接続されていて、
３１２の前記第１の電極の電位と３２２の前記第１の電極の電位と３３２の前記第１の電極の電位と３４２の前記第１の電極の電位と３５２の前記第１の電極の電位と３６２の前記第１の電極の電位と３７２の前記第１の電極の電位と３８２の前記第１の電極の電位と３９２の前記第１の電極の電位が０  ［Ｖ］であり、
３１１の前記クロック信号入力端子にＪＢ０が入力されていて、
３２１の前記クロック信号入力端子にＪＢ１が入力されていて、
３３１の前記クロック信号入力端子にＪＢ２が入力されていて、
３４１の前記クロック信号入力端子にＪＢ３が入力されていて、
３５１の前記クロック信号入力端子にＪＢ４が入力されていて、
３６１の前記クロック信号入力端子にＪＢ５が入力されていて、
３７１の前記クロック信号入力端子にＪＢ６が入力されていて、
３８１の前記クロック信号入力端子にＪＢ７が入力されている。
≪図３の解説≫
ＪＢ０がハイレベルのときｘ０＝１としＪＢ０がローレベルのときｘ０＝０とし、
ＪＢ１がハイレベルのときｘ１＝１としＪＢ１がローレベルのときｘ１＝０とし、
ＪＢ２がハイレベルのときｘ２＝１としＪＢ２がローレベルのときｘ２＝０とし、
ＪＢ３がハイレベルのときｘ３＝１としＪＢ３がローレベルのときｘ３＝０とし、
ＪＢ４がハイレベルのときｘ４＝１としＪＢ４がローレベルのときｘ４＝０とし、
ＪＢ５がハイレベルのときｘ５＝１としＪＢ５がローレベルのときｘ５＝０とし、
ＪＢ６がハイレベルのときｘ６＝１としＪＢ６がローレベルのときｘ６＝０とし、
ＪＢ７がハイレベルのときｘ７＝１としＪＢ７がローレベルのときｘ７＝０とする。
３１２の容量は１・Ｃｃ／２５６であり、
３１２の容量は２・Ｃｃ／２５６であり、
３１２の容量は４・Ｃｃ／２５６であり、
３１２の容量は８・Ｃｃ／２５６であり、
３１２の容量は１６・Ｃｃ／２５６であり、
３１２の容量は３２・Ｃｃ／２５６であり、
３１２の容量は６４・Ｃｃ／２５６であり、
３１２の容量は１２８・Ｃｃ／２５６であるから、
ＪＢがｘを表しているとき図３はＪＰと電位０  ［Ｖ］の間に容量が
ｘ０・１・Ｃｃ／２５６＋ｘ１・２・Ｃｃ／２５６＋ｘ２・４・Ｃｃ／２５６＋ｘ３・８・Ｃｃ／２５６＋ｘ４・１６・Ｃｃ／２５６＋ｘ５・３２・Ｃｃ／２５６＋ｘ６・６４・Ｃｃ／２５６＋ｘ７・１２８・Ｃｃ／２５６＋Ｃｃ／２＝Ｃｃ・（ｘ＋１２８）／２５６≡Ｃｂ
のコンデンサをつけたものと等価になる。
ｘを０から２５５まで範囲の整数に設定できるからこの容量をほぼ０．５・Ｃｃ以上１．４９６０９３７５・Ｃｃ以下の範囲の値に設定することができる。
≪図４の説明≫
図４は４００である本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部の基準コンデンサ選択回路部の構成図である。
４１１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき４１１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき４１１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
４２１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき４２１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき４２１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
４３１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき４３１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき４３１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
４４１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき４４１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき４４１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
４５１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき４５１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき４５１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
４１２は第１の電極と第２の電極を有し容量がＣｇ  ［Ｆ］で表されるコンデンサであり、
４２２は第１の電極と第２の電極を有し容量がＣｇ  ［Ｆ］で表されるコンデンサであり、
４３２は第１の電極と第２の電極を有し容量がＣｇ・２  ［Ｆ］で表されるコンデンサであり、
４４２は第１の電極と第２の電極を有し容量がＣｇ・４  ［Ｆ］で表されるコンデンサであり、
４５２は第１の電極と第２の電極を有し容量がＣｇ・８  ［Ｆ］で表されるコンデンサである。
ＪＧ０はＪＧの最下位ビットであり、ＪＧ１はＪＧの２番目に下位のビットであり、ＪＧ２はＪＧの３番目に下位のビットであり、ＪＧ３はＪＧの４番目に下位のビットであり、ＪＧ４はＪＧの最上位ビットである。
４１１の前記第１のアナログ信号端子と４２１の前記第１のアナログ信号端子と４３１の前記第１のアナログ信号端子と４４１の前記第１のアナログ信号端子と４５１の前記第１のアナログ信号端子が４００の前記アナログ信号端子に接続されていて、
４１１の前記第２のアナログ信号端子と４１２の前記第２の電極が接続されていて、
４２１の前記第２のアナログ信号端子と４２２の前記第２の電極が接続されていて、
４３１の前記第２のアナログ信号端子と４３２の前記第２の電極が接続されていて、
４４１の前記第２のアナログ信号端子と４４２の前記第２の電極が接続されていて、
４５１の前記第２のアナログ信号端子と４５２の前記第２の電極が接続されていて、
４１２の前記第１の電極の電位と４２２の前記第１の電極の電位と４３２の前記第１の電極の電位と４４２の前記第１の電極の電位と４５２の前記第１の電極の電位が０  ［Ｖ］であり、
４１１の前記クロック信号入力端子にＪＧ０が入力されていて、
４２１の前記クロック信号入力端子にＪＧ１が入力されていて、
４３１の前記クロック信号入力端子にＪＧ２が入力されていて、
４４１の前記クロック信号入力端子にＪＧ３が入力されていて、
４５１の前記クロック信号入力端子にＪＧ４が入力されている。
≪図４の解説≫
２４３の前記３ビットディジタル信号出力端子上の信号の信号値ｘは０，１，２，３，４の何れかであり、ｘ＝０のときＪＧの信号値は３１であり、ｘ＝１のときＪＧの信号値は１５であり、ｘ＝２のときＪＧの信号値は７であり、ｘ＝３のときＪＧの信号値は３であり、ｘ＝１のときＪＧの信号値は１である。
４１２の容量は１・Ｃｇであり、
４２２の容量は１・Ｃｇであり、
４３２の容量は２・Ｃｇであり、
４４２の容量は４・Ｃｇであり、
４５２の容量は８・Ｃｇであるから、
ＪＧの信号値が３１であるとき図４はＪＲと電位０  ［Ｖ］の間に容量１６・Ｃｇのコンデンサをつけたものと等価になり、
ＪＧの信号値が１５であるとき図４はＪＲと電位０  ［Ｖ］の間に容量８・Ｃｇのコンデンサをつけたものと等価になり、
ＪＧの信号値が７であるとき図４はＪＲと電位０  ［Ｖ］の間に容量４・Ｃｇのコンデンサをつけたものと等価になり、
ＪＧの信号値が３であるとき図４はＪＲと電位０  ［Ｖ］の間に容量２・Ｃｇのコンデンサをつけたものと等価になり、
ＪＧの信号値が１であるとき図４はＪＲと電位０  ［Ｖ］の間に容量Ｃｇのコンデンサをつけたものと等価になる。
すなわち、２４３の前記３ビットディジタル信号出力端子上の信号の信号値がｘであるとき図４はＪＲと電位０  ［Ｖ］の間に容量Ｃｇ・２＾（４−ｘ）のコンデンサをつけたものと等価になる。
≪図５の説明≫
図５は５００である本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部のオフセット調整回路部の構成図である。
ＪＺ０はＪＺの最下位ビットであり、ＪＺ１はＪＺの２番目に下位のビットであり、ＪＺ２はＪＺの３番目に下位のビットであり、ＪＺ３はＪＺの４番目に下位のビットであり、ＪＺ４はＪＺの５番目に下位のビットであり、ＪＺ５はＪＺの６番目に下位のビットであり、ＪＺ６はＪＺの７番目に下位のビットであり、ＪＺ７はＪＺの最上位ビットである。
５１１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５１２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５１３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５１４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５１４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５１４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５１５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５１５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５１５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５１６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５１６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５１６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５１７は第１の電極と第２の電極を有し容量がＣｑ／２５５  ［Ｆ］で表されるコンデンサであり、
５２１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５２２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５２３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５２４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５２４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５２４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５２５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５２５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５２５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５２６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５２６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５２６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５２７は第１の電極と第２の電極を有し容量がＣｑ・２／２５５  ［Ｆ］で表されるコンデンサであり、
５３１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５３２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５３３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５３４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５３４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５３４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５３５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５３５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５３５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５３６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５３６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５３６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５３７は第１の電極と第２の電極を有し容量がＣｑ・４／２５５  ［Ｆ］で表されるコンデンサであり、
５４１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５４２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５４３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５４４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５４４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５４４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５４５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５４５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５４５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５４６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５４６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５４６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５４７は第１の電極と第２の電極を有し容量がＣｑ・８／２５５  ［Ｆ］で表されるコンデンサであり、
５５１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５５２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５５３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５５４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５５４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５５４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５５５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５５５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５５５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５５６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５５６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５５６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５５７は第１の電極と第２の電極を有し容量がＣｑ・１６／２５５  ［Ｆ］で表されるコンデンサであり、
５６１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５６２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５６３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５６４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５６４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５６４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５６５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５６５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５６５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５６６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５６６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５６６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５６７は第１の電極と第２の電極を有し容量がＣｑ・３２／２５５  ［Ｆ］で表されるコンデンサであり、
５７１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５７２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５７３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５７４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５７４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５７４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５７５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５７５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５７５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５７６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５７６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５７６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５７７は第１の電極と第２の電極を有し容量がＣｑ・６４／２５５  ［Ｆ］で表されるコンデンサであり、
５８１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになる反転ゲートであり、
５８２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５８３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子が共にハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルになり前記第１の１ビットディジタル信号入力端子と前記第２のディジタル信号入力端子のうちどちらかがローレベルのとき前記１ビットディジタル信号出力端子がローレベルになる論理和ゲートであり、
５８４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５８４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５８４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５８５は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５８５内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５８５内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５８６は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき５８６内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき５８６内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチであり、
５８７は第１の電極と第２の電極を有し容量がＣｑ・１２８／２５５ ［Ｆ］で表されるコンデンサであり、
５１１の前記１ビットディジタル信号出力端子と５１２の前記第２の１ビットディジタル信号入力端子が接続されていて、５１２の前記１ビットディジタル信号出力端子と５１４の前記クロック信号入力端子が接続されていて、５１３の前記１ビットディジタル信号出力端子と５１５の前記クロック信号入力端子が接続されていて、５１４の前記第１のアナログ信号端子と５１５の前記第２のアナログ信号端子と５１６の前記第２のアナログ信号端子と５１７の前記第２の電極が接続されていて、５１４の前記第２のアナログ信号端子と５１７の前記第１の電極の電位が０  ［Ｖ］であり、５１５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５１６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５１１の前記１ビットディジタル信号入力端子と５１３の前記第２の１ビットディジタル信号入力端子にＪＺ０が入力されていて、５１３の前記第１の１ビットディジタル信号入力端子と５１２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５１６の前記クロック信号入力端子にＣＫ１が入力されていて、
５２１の前記１ビットディジタル信号出力端子と５２２の前記第２の１ビットディジタル信号入力端子が接続されていて、５２２の前記１ビットディジタル信号出力端子と５２４の前記クロック信号入力端子が接続されていて、５２３の前記１ビットディジタル信号出力端子と５２５の前記クロック信号入力端子が接続されていて、５２４の前記第１のアナログ信号端子と５２５の前記第２のアナログ信号端子と５２６の前記第２のアナログ信号端子と５２７の前記第２の電極が接続されていて、５２４の前記第２のアナログ信号端子と５２７の前記第１の電極の電位が０  ［Ｖ］であり、５２５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５２６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５２１の前記１ビットディジタル信号入力端子と５２３の前記第２の１ビットディジタル信号入力端子にＪＺ１が入力されていて、５２３の前記第１の１ビットディジタル信号入力端子と５２２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５２６の前記クロック信号入力端子にＣＫ１が入力されていて、
５３１の前記１ビットディジタル信号出力端子と５３２の前記第２の１ビットディジタル信号入力端子が接続されていて、５３２の前記１ビットディジタル信号出力端子と５３４の前記クロック信号入力端子が接続されていて、５３３の前記１ビットディジタル信号出力端子と５３５の前記クロック信号入力端子が接続されていて、５３４の前記第１のアナログ信号端子と５３５の前記第２のアナログ信号端子と５３６の前記第２のアナログ信号端子と５３７の前記第２の電極が接続されていて、５３４の前記第２のアナログ信号端子と５３７の前記第１の電極の電位が０  ［Ｖ］であり、５３５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５３６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５３１の前記１ビットディジタル信号入力端子と５３３の前記第２の１ビットディジタル信号入力端子にＪＺ２が入力されていて、５３３の前記第１の１ビットディジタル信号入力端子と５３２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５３６の前記クロック信号入力端子にＣＫ１が入力されていて、
５４１の前記１ビットディジタル信号出力端子と５４２の前記第２の１ビットディジタル信号入力端子が接続されていて、５４２の前記１ビットディジタル信号出力端子と５４４の前記クロック信号入力端子が接続されていて、５４３の前記１ビットディジタル信号出力端子と５４５の前記クロック信号入力端子が接続されていて、５４４の前記第１のアナログ信号端子と５４５の前記第２のアナログ信号端子と５４６の前記第２のアナログ信号端子と５４７の前記第２の電極が接続されていて、５４４の前記第２のアナログ信号端子と５４７の前記第１の電極の電位が０  ［Ｖ］であり、５４５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５４６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５４１の前記１ビットディジタル信号入力端子と５４３の前記第２の１ビットディジタル信号入力端子にＪＺ３が入力されていて、５４３の前記第１の１ビットディジタル信号入力端子と５４２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５４６の前記クロック信号入力端子にＣＫ１が入力されていて、
５５１の前記１ビットディジタル信号出力端子と５５２の前記第２の１ビットディジタル信号入力端子が接続されていて、５５２の前記１ビットディジタル信号出力端子と５５４の前記クロック信号入力端子が接続されていて、５５３の前記１ビットディジタル信号出力端子と５５５の前記クロック信号入力端子が接続されていて、５５４の前記第１のアナログ信号端子と５５５の前記第２のアナログ信号端子と５５６の前記第２のアナログ信号端子と５５７の前記第２の電極が接続されていて、５５４の前記第２のアナログ信号端子と５５７の前記第１の電極の電位が０  ［Ｖ］であり、５５５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５５６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５５１の前記１ビットディジタル信号入力端子と５５３の前記第２の１ビットディジタル信号入力端子にＪＺ４が入力されていて、５５３の前記第１の１ビットディジタル信号入力端子と５５２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５５６の前記クロック信号入力端子にＣＫ１が入力されていて、
５６１の前記１ビットディジタル信号出力端子と５６２の前記第２の１ビットディジタル信号入力端子が接続されていて、５６２の前記１ビットディジタル信号出力端子と５６４の前記クロック信号入力端子が接続されていて、５６３の前記１ビットディジタル信号出力端子と５６５の前記クロック信号入力端子が接続されていて、５６４の前記第１のアナログ信号端子と５６５の前記第２のアナログ信号端子と５６６の前記第２のアナログ信号端子と５６７の前記第２の電極が接続されていて、５６４の前記第２のアナログ信号端子と５６７の前記第１の電極の電位が０  ［Ｖ］であり、５６５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５６６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５６１の前記１ビットディジタル信号入力端子と５６３の前記第２の１ビットディジタル信号入力端子にＪＺ５が入力されていて、５６３の前記第１の１ビットディジタル信号入力端子と５６２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５６６の前記クロック信号入力端子にＣＫ１が入力されていて、
５７１の前記１ビットディジタル信号出力端子と５７２の前記第２の１ビットディジタル信号入力端子が接続されていて、５７２の前記１ビットディジタル信号出力端子と５７４の前記クロック信号入力端子が接続されていて、５７３の前記１ビットディジタル信号出力端子と５７５の前記クロック信号入力端子が接続されていて、５７４の前記第１のアナログ信号端子と５７５の前記第２のアナログ信号端子と５７６の前記第２のアナログ信号端子と５７７の前記第２の電極が接続されていて、５７４の前記第２のアナログ信号端子と５７７の前記第１の電極の電位が０  ［Ｖ］であり、５７５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５７６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５７１の前記１ビットディジタル信号入力端子と５７３の前記第２の１ビットディジタル信号入力端子にＪＺ６が入力されていて、５７３の前記第１の１ビットディジタル信号入力端子と５７２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５７６の前記クロック信号入力端子にＣＫ１が入力されていて、
５８１の前記１ビットディジタル信号出力端子と５８２の前記第２の１ビットディジタル信号入力端子が接続されていて、５８２の前記１ビットディジタル信号出力端子と５８４の前記クロック信号入力端子が接続されていて、５８３の前記１ビットディジタル信号出力端子と５８５の前記クロック信号入力端子が接続されていて、５８４の前記第１のアナログ信号端子と５８５の前記第２のアナログ信号端子と５８６の前記第２のアナログ信号端子と５８７の前記第２の電極が接続されていて、５８４の前記第２のアナログ信号端子と５８７の前記第１の電極の電位が０  ［Ｖ］であり、５８５の前記第１のアナログ信号端子の電位が５  ［Ｖ］であり、５８６の前記第１のアナログ信号端子と５００の前記アナログ信号端子が接続されていて、５８１の前記１ビットディジタル信号入力端子と５８３の前記第２の１ビットディジタル信号入力端子にＪＺ７が入力されていて、５８３の前記第１の１ビットディジタル信号入力端子と５８２の前記第１の１ビットディジタル信号入力端子にＣＫ０が入力されていて、５８６の前記クロック信号入力端子にＣＫ１が入力されている。
≪図５の解説≫
ＪＺ０がハイレベルのときｘ０＝１としＪＺ０がローレベルのときｘ０＝０とし、
ＪＺ１がハイレベルのときｘ１＝１としＪＺ１がローレベルのときｘ１＝０とし、
ＪＺ２がハイレベルのときｘ２＝１としＪＺ２がローレベルのときｘ２＝０とし、
ＪＺ３がハイレベルのときｘ３＝１としＪＺ３がローレベルのときｘ３＝０とし、
ＪＺ４がハイレベルのときｘ４＝１としＪＺ４がローレベルのときｘ４＝０とし、
ＪＺ５がハイレベルのときｘ５＝１としＪＺ５がローレベルのときｘ５＝０とし、
ＪＺ６がハイレベルのときｘ６＝１としＪＺ６がローレベルのときｘ６＝０とし、
ＪＺ７がハイレベルのときｘ７＝１としＪＺ７がローレベルのときｘ７＝０とする。
５１７の容量は１・Ｃｇ／２５５であり、
５１７の容量は２・Ｃｇ／２５５であり、
５１７の容量は４・Ｃｇ／２５５であり、
５１７の容量は８・Ｃｇ／２５５であり、
５１７の容量は１６・Ｃｇ／２５５であり、
５１７の容量は３２・Ｃｇ／２５５であり、
５１７の容量は６４・Ｃｇ／２５５であり、
５１７の容量は１２８・Ｃｇ／２５５である。
ＣＫ０がハイレベルのとき５１７の前記第２の電極の電位はｘ０・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５１７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ０・５−２．５）・Ｃｑ／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５２７の前記第２の電極の電位はｘ１・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５２７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ１・５−２．５）・Ｃｑ・２／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５３７の前記第２の電極の電位はｘ２・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５３７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ２・５−２．５）・Ｃｑ・４／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５４７の前記第２の電極の電位はｘ３・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５４７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ３・５−２．５）・Ｃｑ・８／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５５７の前記第２の電極の電位はｘ４・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５５７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ４・５−２．５）・Ｃｑ・１６／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５６７の前記第２の電極の電位はｘ５・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５６７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ５・５−２．５）・Ｃｑ・３２／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５７７の前記第２の電極の電位はｘ６・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５７７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ６・５−２．５）・Ｃｑ・６４／２５５  ［Ｃ］が２６３の前記第１の電極に流れ、
ＣＫ０がハイレベルのとき５８７の前記第２の電極の電位はｘ７・５  ［Ｖ］になりＣＫ１がハイレベルになったときＪＱの電位がほぼ２．５  ［Ｖ］になるからこのとき５８７の前記第２の電極にたまっていた電荷のうちほぼ（ｘ７・５−２．５）・Ｃｑ・１２８／２５５  ［Ｃ］が２６３の前記第１の電極に流れる。
結局０以上２５５以下の整数を表すＪＺがｘを表しているときＣＫ１がハイレベルになったときに５００から２６３の前記第１の電極にＣｑ・（ｘ・５／２５５−２．５）  ［Ｃ］の電荷が流れる。
一方、５００の前記等価回路でも０以上２５５以下の整数を表すＪＺがｘを表しているときＣＫ１がハイレベルになったときに５００から２６３の前記第１の電極にＣｑ・（ｘ・５／２５５−２．５）  ［Ｃ］の電荷が流れる。
これにより５００を前記等価回路と同等に考えても良いことが分かる。
≪図６の説明≫
図６は本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部のタイミングチャート図である。
ＢＣＫとＣＫ０とＣＫ１とＷＣＫはＡ／Ｄ変換回路１０１のクロック信号として使われる。
≪図７の説明≫
図７は１０２である本発明のディジタルフィードバック制御装置のディジタル制御器部の構成図である。
７１１は６ビットディジタル信号入力端子と６ビットディジタル信号出力端子とクロック信号入力端子を有し６ビットディジタルデータを保持し前記６ビットディジタルデータは−３２以上３１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記６ビットディジタル信号入力端子上の信号の信号値を前記６ビットディジタルデータとして保持し前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタルデータである６ビットレジスタであり、
７１２は６ビットディジタル信号入力端子と６ビットディジタル信号出力端子とクロック信号入力端子を有し６ビットディジタルデータを保持し前記６ビットディジタルデータは−３２以上３１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記６ビットディジタル信号入力端子上の信号の信号値を前記６ビットディジタルデータとして保持し前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタルデータである６ビットレジスタであり、
７１３は６ビットディジタル信号入力端子と６ビットディジタル信号出力端子とクロック信号入力端子を有し６ビットディジタルデータを保持し前記６ビットディジタルデータは−３２以上３１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記６ビットディジタル信号入力端子上の信号の信号値を前記６ビットディジタルデータとして保持し前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタルデータである６ビットレジスタであり、
７１４は６ビットディジタル信号入力端子と６ビットディジタル信号出力端子とクロック信号入力端子を有し６ビットディジタルデータを保持し前記６ビットディジタルデータは−３２以上３１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記６ビットディジタル信号入力端子上の信号の信号値を前記６ビットディジタルデータとして保持し前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタルデータである６ビットレジスタであり、
７１５は６ビットディジタル信号入力端子と６ビットディジタル信号出力端子とクロック信号入力端子を有し６ビットディジタルデータを保持し前記６ビットディジタルデータは−３２以上３１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記６ビットディジタル信号入力端子上の信号の信号値を前記６ビットディジタルデータとして保持し前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタルデータである６ビットレジスタであり、
７１６は３ビットディジタル信号入力端子と３ビットディジタル信号出力端子とクロック信号入力端子を有し３ビットディジタルデータを保持し前記３ビットディジタルデータは０以上７以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記３ビットディジタル信号入力端子上の信号の信号値を前記３ビットディジタルデータとして保持し前記３ビットディジタル信号出力端子上の信号の信号値が前記３ビットディジタルデータである３ビットレジスタであり、
７１７は２ビットディジタル信号入力端子と２ビットディジタル信号出力端子とクロック信号入力端子を有し２ビットディジタルデータを保持し前記２ビットディジタルデータは−２以上１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記２ビットディジタル信号入力端子上の信号の信号値を前記２ビットディジタルデータとして保持し前記２ビットディジタル信号出力端子上の信号の信号値が前記２ビットディジタルデータである２ビットレジスタであり、
７１８は２０ビットディジタル信号入力端子と２０ビットディジタル信号出力端子とクロック信号入力端子を有し２０ビットディジタルデータを保持し前記２０ビットディジタルデータは−２＾１９以上２＾１９−１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記２０ビットディジタル信号入力端子上の信号の信号値を前記２０ビットディジタルデータとして保持し前記２０ビットディジタル信号出力端子上の信号の信号値が前記２０ビットディジタルデータである２０ビットレジスタであり、
７１９は２０ビットディジタル信号入力端子と２０ビットディジタル信号出力端子とクロック信号入力端子を有し２０ビットディジタルデータを保持し前記２０ビットディジタルデータは−２＾１９以上２＾１９−１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記２０ビットディジタル信号入力端子上の信号の信号値を前記２０ビットディジタルデータとして保持し前記２０ビットディジタル信号出力端子上の信号の信号値が前記２０ビットディジタルデータである２０ビットレジスタであり、
７２０は２３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子とクロック信号入力端子を有し２３ビットディジタルデータを保持し前記２３ビットディジタルデータは−２＾２２以上２＾２２−１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記２３ビットディジタル信号入力端子上の信号の信号値を前記２３ビットディジタルデータとして保持し前記２３ビットディジタル信号出力端子上の信号の信号値が前記２３ビットディジタルデータである２３ビットレジスタであり、
７２１は６ビットディジタル信号入力端子と２ビットディジタル信号入力端子とと６ビットディジタル信号出力端子を有し前記２ビットディジタル信号入力端子上の信号の信号値は−１か０か１の何れかであり前記２ビットディジタル信号入力端子上の信号の信号値が−１のときには前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値の半分であり前記２ビットディジタル信号入力端子上の信号の信号値が０のときには前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値であり前記２ビットディジタル信号入力端子上の信号の信号値が１のときには前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値の倍である６ビットディジタルデータ用１ビットシフト器であり、
７２２は６ビットディジタル信号入力端子と２ビットディジタル信号入力端子とと６ビットディジタル信号出力端子を有し前記２ビットディジタル信号入力端子上の信号の信号値は−１か０か１の何れかであり前記２ビットディジタル信号入力端子上の信号の信号値が−１のときには前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値の半分であり前記２ビットディジタル信号入力端子上の信号の信号値が０のときには前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値であり前記２ビットディジタル信号入力端子上の信号の信号値が１のときには前記６ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値の倍である６ビットディジタルデータ用１ビットシフト器であり、
７２３は２０ビットディジタル信号入力端子と２ビットディジタル信号入力端子とと２０ビットディジタル信号出力端子を有し前記２ビットディジタル信号入力端子上の信号の信号値は−１か０か１の何れかであり前記２ビットディジタル信号入力端子上の信号の信号値が−１のときには前記２０ビットディジタル信号出力端子上の信号の信号値が前記２０ビットディジタル信号入力端子上の信号の信号値の半分であり前記２ビットディジタル信号入力端子上の信号の信号値が０のときには前記２０ビットディジタル信号出力端子上の信号の信号値が前記２０ビットディジタル信号入力端子上の信号の信号値であり前記２ビットディジタル信号入力端子上の信号の信号値が１のときには前記２０ビットディジタル信号出力端子上の信号の信号値が前記２０ビットディジタル信号入力端子上の信号の信号値の倍である２０ビットディジタルデータ用１ビットシフト器であり、
７２４は２３ビットディジタル信号入力端子と３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子を有し前記２３ビットディジタル信号入力端子上の信号の信号値は−２＾２２以上２＾２２−１以下の整数を表し前記３ビットディジタル信号入力端子上の信号の信号値は０以上４以下の整数を表し前記３ビットディジタル信号入力端子上の信号の信号値がｘのとき前記２３ビットディジタル信号出力端子上の信号が前記２３ビットディジタル信号入力端子上の信号の信号値の２＾（４−ｘ）倍である２３ビットディジタルデータ用多ビットシフト器であり、
７３１は第１の２ビットディジタル信号入力端子と第２の２ビットディジタル信号入力端子と２ビットディジタル信号出力端子を有し前記２ビットディジタル信号出力端子上の信号の信号値が前記第１の２ビットディジタル信号入力端子上の信号の信号値から前記第２の２ビットディジタル信号入力端子上の信号の信号値を引いた値である２ビット減算器であり、
７３２は第１の２０ビットディジタル信号入力端子と第２の２０ビットディジタル信号入力端子と２０ビットディジタル信号出力端子を有し前記２０ビットディジタル信号出力端子上の信号の信号値が前記第１の２０ビットディジタル信号入力端子上の信号の信号値と前記第２の２０ビットディジタル信号入力端子上の信号の信号値を足した値である２０ビット加算器であり、
７３３は第１の２３ビットディジタル信号入力端子と第２の２３ビットディジタル信号入力端子と第３の２３ビットディジタル信号入力端子と第４の２３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子を有し前記２３ビットディジタル信号出力端子上の信号の信号値が前記第１の２３ビットディジタル信号入力端子上の信号の信号値と前記第２の２３ビットディジタル信号入力端子上の信号の信号値の和から前記第３の２３ビットディジタル信号入力端子上の信号の信号値と前記第４の２３ビットディジタル信号入力端子上の信号の信号値を引いた値である２３ビット加減算器であり、
７４１は６ビットディジタル信号入力端子と２３ビットディジタル信号出力端子をを有し前記６ビットディジタル信号入力端子上の信号の信号値は−３２以上３１以下の整数を表し前記２３ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値に２５６を掛けた値に０以上２５５以下の一定の整数Ｃ１を掛けた値である係数器であり、
７４２は６ビットディジタル信号入力端子と２３ビットディジタル信号出力端子をを有し前記６ビットディジタル信号入力端子上の信号の信号値は−３２以上３１以下の整数を表し前記２３ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値に２５６を掛けた値に０以上２５５以下の一定の整数Ｃ２を掛けた値である係数器であり、
７４３は６ビットディジタル信号入力端子と２３ビットディジタル信号出力端子をを有し前記６ビットディジタル信号入力端子上の信号の信号値は−３２以上３１以下の整数を表し前記２３ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値に２５６を掛けた値に０以上２５５以下の一定の整数Ｃ３を掛けた値である係数器であり、
７４４は６ビットディジタル信号入力端子と２０ビットディジタル信号出力端子をを有し前記６ビットディジタル信号入力端子上の信号の信号値は−３２以上３１以下の整数を表し前記２０ビットディジタル信号出力端子上の信号の信号値が前記６ビットディジタル信号入力端子上の信号の信号値に２５６を掛けた値に０以上２５５以下の一定の整数Ｃ０を掛けた値である係数器であり、
８００は２３ビットディジタル信号入力端子と第１のクロック信号入力端子と第２のクロック信号入力端子とアナログ信号出力端子を有するＤ／Ａ変換回路である。
ＪＡは７２０の前記２３ビットディジタル信号出力端子上の２３ビットディジタル信号である。
７１１の前記６ビットディジタル信号出力端子と７１２の前記６ビットディジタル信号入力端子と７４１の前記６ビットディジタル信号入力端子と７４４の前記６ビットディジタル信号入力端子が接続されていて、
７１２の前記６ビットディジタル信号出力端子と７２１の前記６ビットディジタル信号入力端子が接続されていて、
７２１の前記６ビットディジタル信号出力端子と７１３の前記６ビットディジタル信号入力端子が接続されていて、
７１３の前記６ビットディジタル信号出力端子と７１４の前記６ビットディジタル信号入力端子と７４２の前記６ビットディジタル信号入力端子が接続されていて、
７１４の前記６ビットディジタル信号出力端子と７２２の前記６ビットディジタル信号入力端子が接続されていて、
７２２の前記６ビットディジタル信号出力端子と７１５の前記６ビットディジタル信号入力端子が接続されていて、
７１５の前記６ビットディジタル信号出力端子と７４３の前記６ビットディジタル信号入力端子が接続されていて、
７４３の前記２３ビットディジタル信号出力端子と７３３の前記第４の２３ビットディジタル信号入力端子が接続されていて、
７４２の前記２３ビットディジタル信号出力端子と７３３の前記第３の２３ビットディジタル信号入力端子が接続されていて、
７４１の前記２３ビットディジタル信号出力端子と７３３の前記第２の２３ビットディジタル信号入力端子が接続されていて、
７４４の前記２０ビットディジタル信号出力端子と７３２の前記第２の２０ビットディジタル信号入力端子が接続されていて、
７３２の前記２０ビットディジタル信号出力端子と７１８の前記２０ビットディジタル信号入力端子が接続されていて、
７１８の前記２０ビットディジタル信号出力端子と７２３の前記２０ビットディジタル信号入力端子が接続されていて、
７２３の前記２０ビットディジタル信号出力端子と７１９の前記２０ビットディジタル信号入力端子が接続されていて、
７１９の前記２０ビットディジタル信号出力端子と７３２の前記第１の２０ビットディジタル信号入力端子が接続されていて、
７１９の前記２０ビットディジタル信号出力端子と７３３の前記第１の２３ビットディジタル信号入力端子の下位２０ビットの端子に接続されていて、
７１９の前記２０ビットディジタル信号出力端子の最上位１ビットの端子が７３３の前記第１の２３ビットディジタル信号入力端子の上位３ビット端子にそれぞれ接続されていて、
７１６の前記３ビットディジタル信号出力端子と７２４の前記３ビットディジタル信号入力端子に接続されていて、
７１６の前記３ビットディジタル信号出力端子の下位２ビットの端子と７３１の前記第１の２ビットディジタル信号入力端子と７１７の前記２ビットディジタル信号入力端子が接続されていて、
７１７の前記２ビットディジタル信号出力端子と７３１の前記第２の２ビットディジタル信号入力端子が接続されていて、
７３１の前記２ビットディジタル信号出力端子と７２１の前記２ビットディジタル信号入力端子と７２３の前記２ビットディジタル信号入力端子と７２２の前記２ビットディジタル信号入力端子が接続されていて、
７３３の前記２３ビットディジタル信号出力端子と７２４の前記２３ビットディジタル信号入力端子が接続されていて、
７２４の前記２３ビットディジタル信号出力端子と７２０の前記２３ビットディジタル信号入力端子が接続されていて、
７２０の前記２３ビットディジタル信号出力端子と８００の前記２３ビットディジタル信号入力端子が接続されていて、
７１２の前記クロック信号入力端子と７１４の前記クロック信号入力端子と７１８の前記クロック信号入力端子と７１７の前記クロック信号入力端子にＷＣＫが接続されていて、
７１６の前記クロック信号入力端子にＷＣＫ０が接続されていて、
７１１の前記クロック信号入力端子と７１３の前記クロック信号入力端子と７１５の前記クロック信号入力端子と７１９の前記クロック信号入力端子にＷＣＫ１が接続されていて、
７２０の前記クロック信号入力端子にＷＣＫ２が接続されていて、
８００の前記第１のクロック信号入力端子にＷＣＫ３が接続されていて、
８００の前記前記第１のクロック信号入力端子にＷＣＫ４が接続されていて、
７１１の前記６ビットディジタル信号入力端子の上位５ビットの端子にＪＤが入力されていて、
７１１の前記６ビットディジタル信号入力端子の最下位ビットの端子の電位が０  ［Ｖ］であり、
７１６の前記３ビットディジタル信号入力端子にＪＥが入力されていて、
８００の前記アナログ信号出力端子上のアナログ信号がＪＶである。
≪図７の解説≫
ＪＥの信号値はサンプリング周期Ｔごとに０から４の間を１づつしか変化しないので現在のＪＥの信号値から前回のＪＥの信号値を引いた値は−１か０か１の何れかである。１０２で行われる信号処理は主に浮動小数点表示のディジタル制御偏差信号（ＪＤ，ＪＥ）の仮数部ＪＤに対して行われるが、ＪＥが変化すると過去に取り込まれＪＤにより計算されていた状態変数を全て現在の指数部ＪＥに対応するように修正しなければならない。つまり、ＪＥの信号値が１増えたときには全ての前記状態変数を２倍にしＪＥの信号値が１減ったときには全ての前記状態変数を半分にしなければならない。７２１と７２２と７２３はそのために配置されている。
ＪＥの信号値をｘとしたとき、７２３の前記２３ビットディジタル信号出力端子上の信号の信号値は７２４によって２＾（ｘ−４）倍され浮動小数点表示数から固定小数点表示数に変換される。
ＪＤを表す整数値関数をｘｄ（ｔ）としＪＥを表す整数値関数をｘｅ（ｔ）としＪＡを表す整数値関数をｘｊ（ｔ）とすると
ｘｄ（ｔ）・２＾（４−ｘｅ（ｔ））が入力でｘｊ（ｔ）が出力の伝達関数をｚ変換の変数ｚで表すと
（２５６・（Ｃ１−Ｃ２・ｚ＾（−１）−Ｃ３・ｚ＾（−２））＋Ｃ０・ｚ＾（−１）／（１−ｚ＾（−１）））・ｚ＾（−３／１６）
である。
定数の例としてＣ１＝２５５，Ｃ２＝０，Ｃ３＝２４０，Ｃ０＝６４などが考えられる。
≪図８の説明≫
図８は８００である本発明のディジタルフィードバック制御装置のディジタル制御器部のＤ／Ａ変換回路部の構成図である。
８２１は第１の２３ビットディジタル信号入力端子と第２の２３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子を有し前記２３ビットディジタル信号出力端子上の信号の信号値が前記第１の２３ビットディジタル信号入力端子の上の信号の信号値と前記第２の２３ビットディジタル信号端子上の信号の信号値の和である２３ビット加算器であり、
８４１は２３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子を有し前記２３ビットディジタル信号入力端子上の信号の信号値が−２＾２２以上２＾２２−１以下の整数を表し前記２３ビットディジタル信号入力端子上の信号の信号値が２＾１９以上の整数を表しているとき前記２３ビットディジタル信号出力端子上の信号の信号値が２＾１９−１を表し前記２３ビットディジタル信号入力端子上の信号の信号値が−２＾１９以下の整数を表しているとき前記２３ビットディジタル信号出力端子上の信号の信号値が−２＾１９を表し前記２３ビットディジタル信号入力端子上の信号の信号値が−２＾１９以上２＾１９未満の整数を表しているとき前記２３ビットディジタル信号出力端子上の信号の信号値が前記２３ビットディジタル信号入力端子上の信号の信号値からその下位１２ビットを０にしてできる整数を表す２３ビットディジタルデータ用８ビット量子化器であり、
８３１は２３ビットディジタル信号入力端子と８ビットディジタル信号出力端子を有し前記８ビットディジタル信号出力端子上の信号の信号値が前記２３ビットディジタル信号入力端子上の信号の信号値を２＾１２で割った結果の整数を表す８ビット丸め器であり、
８２２は第１の２３ビットディジタル信号入力端子と第２の２３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子を有し前記２３ビットディジタル信号出力端子上の信号の信号値が前記第１の２３ビットディジタル信号入力端子上の信号の信号値から前記第２の２３ビットディジタル信号入力端子上の信号の信号値を引いた値である２３ビット減算器であり、
８１１は８ビットディジタル信号入力端子と８ビットディジタル信号出力端子とクロック信号入力端子を有し８ビットディジタルデータを保持し前記８ビットディジタルデータは−１２８以上１２７以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記８ビットディジタル信号入力端子上の信号の信号値を前記８ビットディジタルデータとして保持し前記８ビットディジタル信号出力端子上の信号の信号値が前記８ビットディジタルデータである８ビットレジスタであり、
８１２は２３ビットディジタル信号入力端子と２３ビットディジタル信号出力端子とクロック信号入力端子を有し２３ビットディジタルデータを保持し前記２３ビットディジタルデータは−２＾２２以上２＾２２−１以下の整数を表し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記２３ビットディジタル信号入力端子上の信号の信号値を前記２３ビットディジタルデータとして保持し前記２３ビットディジタル信号出力端子上の信号の信号値が前記２３ビットディジタルデータである２３ビットレジスタであり、
８４２は８ビットディジタル信号入力端子とアナログ信号出力端子を有し前記８ビットディジタル信号入力端子上の信号の信号値が−１２８以上１２７以下の整数を表し前記８ビットディジタル信号入力端子上の信号の信号値がｘであるとき前記アナログ信号出力端子の電位がｘ・５／１２８  ［Ｖ］であるＤ／Ａ変換器であり、
８４３はアナログ信号入力端子とアナログ信号出力端子とクロック信号入力端子を有しアナログ信号値を保持し前記クロック信号入力端子がローレベルからハイレベルになる時点の前記アナログ信号入力端子上の信号の信号値を前記アナログ信号値として保持し前記アナログ信号出力端子上の信号の信号値が前記アナログ信号値である保持器である。
８２１の前記２３ビットディジタル信号出力端子と８４１の前記２３ビットディジタル信号入力端子と８２２の前記第１の２３ビットディジタル信号入力端子が接続されていて、
８４１の前記２３ビットディジタル信号出力端子と８３１の前記２３ビットディジタル信号入力端子と８２２の前記第２の２３ビットディジタル信号入力端子が接続されていて、
８３１の前記８ビットディジタル信号出力端子と８１１の前記８ビットディジタル信号入力端子が接続されていて、
８１１の前記８ビットディジタル信号出力端子と８４２の前記８ビットディジタル信号入力端子が接続されていて、
８４２の前記アナログ信号出力端子と８４３の前記アナログ信号入力端子が接続されていて、
８２２の前記２３ビットディジタル信号出力端子と８１２の前記２３ビットディジタル信号入力端子が接続されていて、
８１２の前記２３ビットディジタル信号出力端子と８２１の前記第１の２３ビットディジタル信号入力端子が接続されていて、
８１１の前記クロック信号入力端子にＷＣＫ３が入力されていて、
８４３の前記クロック信号入力端子と８１２の前記クロック信号入力端子にＷＣＫ４が入力されていて、
８２１の前記２３ビットディジタル信号入力端子にＪＡが入力されていて、
８４３の前記アナログ信号出力端子上のアナログ信号がＪＶである。
≪図８の解説≫
８００はノイズシェーピングとディジタル信号のアナログ変換を行う回路である。
ＪＶは８４３により低インピーダンス化されていてこれにより１０３を駆動できるようになっている。
８００における動作は次のように行われる。
８４１で過去に行われたビット長の削減により発生した８１２に保持されいてる量子化誤差とＪＡの信号値との和が８４１及び８３１によりビット長の削減が行われてその結果が８１１に保存され、同時にそのとき発生する量子化誤差が８１２に保存され次回の処理にまわされる。８１１に保存された８ビットディジタルデータから８４２によりアナログ信号値が作成されそのアナログ信号値が８４３に保持され、８４３に保持されたアナログ信号値により１０３が駆動される。
このノイズシェーピングにより量子化誤差の影響が制御帯域から大幅に削減される。１０２において（ＪＤ，ＪＥ）の信号処理で作成されたＪＡはビット長が２３ビットに増大しているがＤ／Ａ変換前に８ビットにビット長が制限されても実質的にそのビット長制限の影響は小さい。
≪図９の説明≫
図９は本発明のディジタルフィードバック制御装置のディジタル制御器部のタイミングチャート図である。
ＷＣＫとＷＣＫ０とＷＣＫ１とＷＣＫ２とＷＣＫ３とＷＣＫ４はディジタル制御器１０２のクロック信号として使われる。
≪本実施形態と請求項との関係≫
本実施形態は請求項１かつ請求項２かつ請求項３かつ請求項４かつ請求項５かつ請求項６かつ請求項７である。
≪本実施形態と請求項１との関係≫
本実施形態における各種定数等について示す。
●請求項１記載のフィードバック制御系は図１の１０１と１０２と１０３と１０４によって構成されるフィードバック制御系である。
●ＴＰは前記フィードバック制御系が安定していてＷＣＫがハイレベルでありＢＣＫがローレベルからハイレベルになる時点である。
●Ｉ＝ＩＩ＝３である。
●ＪＸによって表されるｔの実数値関数をｘ（ｔ）としたときｕ［１］（ｔ）≡（ｘ（ｔ）−２．５）・Ｃｂであり、ＪＹによって表されるｔの実数値関数をｙ（ｔ）としたときｕ［２］（ｔ）≡−（ｙ（ｔ）−２．５）・Ｃｃであり、２９１の前記アナログ信号出力端子上の電位をｃとしたときｕ［３］（ｔ）≡（ｃ−２．５）・Ｃｑである。
●Ｋ［０］＝１５であり、Ｋ［１］＝Ｋ［２］＝Ｋ［３］＝１６である。
●ｕ（ｔ）≡（ｘ（ｔ）・Ｃｂ−ｙ（ｔ）・Ｃｃ＋ｃ・Ｃｑ−２．５・Ｃｂ−２．５・Ｃｑ＋２．５・Ｃｃ）・１６である。
●Ｔは０．００００２  ［ｓ］程度を想定している。
●Ｊ＝１００００００以上を想定している。
●ｊを０以上Ｊ以下の任意の整数としたときｔ［ｊ］＝ｊ・Ｔである。
●ｊを０以上Ｊ未満の任意の整数としたときＫ［０，ｊ］＝１５でありＫ［１，ｊ］＝Ｋ［２，ｊ］＝Ｋ［３，ｊ］＝１６である。
●ｊを０以上Ｊ未満の任意の整数としｋを１５以下の任意の自然数としたときｔ［０，ｊ，ｋ］＝ｊ・Ｔ＋τ・３／８＋τ・（ｋ−１）でありτ［０，ｊ，ｋ］＝ｊ・Ｔ＋τ・５／８＋τ・（ｋ−１）であり、ｊを０以上Ｊ未満の任意の整数としｋを１６以下の任意の自然数としたときｔ［１，ｊ，ｋ］＝ｔ［２，ｊ，ｋ］＝ｔ［３，ｊ，ｋ］＝ｊ・Ｔ＋τ・３／８＋τ・（ｋ−１）でありτ［１，ｊ，ｋ］＝τ［２，ｊ，ｋ］＝τ［３，ｊ，ｋ］＝ｊ・Ｔ＋τ・５／８＋τ・（ｋ−１）である。
●ｕｕ（ｔ）≡Σ［０≦ｊ＜Ｊ］・Σ［１≦ｉ≦Ｉ］・Σ［１≦ｋ≦Ｋ［１］］・ｕ［ｉ］（ｔ−ｔ［ｊ＋１］＋ｔ［ｉ，ｊ，ｋ］）・（ｈ（ｔ−ｔ［ｊ］）−ｈ（ｔ−ｔ［ｊ＋１］））＝Σ［１≦ｉ≦３］・Σ［１≦ｋ≦１６］・ｕ［ｉ］（ｔ−Ｔ＋τ・３／８＋τ・（ｋ−１））・（ｈ（ｔ−ｔ［０］）−ｈ（ｔ−ｔ［Ｊ］））＝Σ［０≦ｋ≦１５］・ｕ（ｔ−Ｔ＋τ・３／８＋τ・ｋ）・（ｈ（ｔ−ｔ［０］）−ｈ（ｔ−ｔ［Ｊ］））／１６＝Σ［０≦ｋ≦１５］・ｕ（ｔ−Ｔ＋τ・３／８＋τ・ｋ）／１６である。
●Ｍ＝５である。
●ｕ（ｔ）とＳ（ｔ）とＲとＶとＶ［１］とＶ［２］とＶ［３］とＶ［４］とＶ［５］によって表される物理量は電荷である。
●Ｖ＝Ｖ［１］＝２．５・ＣｇでありＶ［２］＝５・ＣｇでありＶ［３］＝１０・ＣｇでありＶ［４］＝２０・ＣｇでありＶ［５］＝４０・Ｃｇである。
●２６３の前記第１の電極に保持されている電荷を表す実数値関数はＳ（ｔ）である。
●Ｒはｔ＝０の時点からｔ＝τ・５／８の時点までの期間において２６３の前記第１の電極に保持されている電荷を表している。
●ｊを０以上Ｊ未満の任意の整数としたときｊ・Ｔである時点から（ｊ＋１）・Ｔである時点までの期間において２４３の前記３ビットディジタル信号出力端子上の３ビットディジタル信号の信号値は５−Ｌ［ｊ］である。
●ｊをＪ未満の任意の自然数としたときｊ・Ｔ−τ／２である時点から（ｊ＋１）・Ｔ−τ／２である時点までの期間においてＪＥの信号値は５−Ｌ［ｊ−１］＝ｅｘｐ［ｊ−１］である。
●ｊをＪ未満の任意の自然数としたときｊ・Ｔ−τ／２である時点から（Ｊ＋１）・Ｔ−τ／２である時点までの期間においてＪＤの信号値はｖ［ｊ−１］／Ｖ［Ｌ［ｊ−１］］＝ｍａｎ［ｊ−１］である。
●請求項１記載の制御対象は１０３であり、請求項１記載の制御操作信号はＪＶである。
●ＪＪ＝４０９４である。
●Ｔｘ＝Ｔ＋４．５・τである。
≪本実施形態と請求項２との関係≫
●ＶとＲとｕ［１］（ｔ）とｕ［２］（ｔ）とｕ［３］（ｔ）とＳ（ｔ）は電荷を表す。
●Ｅ［１］は３００内の前記可変コンデンサの前記第２の電極でありＱ［１］＝２．５・Ｃｂである。
●Ｅ［２］は２６４内の前記コンデンサの前記第２の電極でありＱ［２］＝２．５・Ｃｃである。
●Ｅ［３］は５００の記第２の電極でありＱ［３］＝２．５・Ｃｑである。
●Ｅｓは２６３の前記第１の電極でありＱｓ＝０である。
●Ｓ（ｔ）は２６３の前記第１の電極に保持されている電荷を表すｔの実数値関数である。
●Ｅｘ［１］は２４３の出力端子上の信号の信号値が４であるときの４００内の前記可変コンデンサの前記第２の電極でありＱｘ［１］＝２．５・Ｃｇである。
●Ｅｘ［２］は２４３の出力端子上の信号の信号値が３であるときの４００内の前記可変コンデンサの前記第２の電極でありＱｘ［２］＝５・Ｃｇである。
●Ｅｘ［３］は２４３の出力端子上の信号の信号値が２であるときの４００内の前記可変コンデンサの前記第２の電極でありＱｘ［３］＝１０・Ｃｇである。
●Ｅｘ［４］は２４３の出力端子上の信号の信号値が１であるときの４００内の前記可変コンデンサの前記第２の電極でありＱｘ［４］＝２０・Ｃｇである。
●Ｅｘ［５］は２４３の出力端子上の信号の信号値が０であるときの４００内の前記可変コンデンサの前記第２の電極でありＱｘ［５］＝４０・Ｃｇである。
≪本実施形態と請求項６との関係≫
●ｔ［０］＋Ｔｘ＜ｔ≦ｔ［Ｊ］＋ＴｘすなわちＴ＋４．５・τ＜ｔ≦（Ｊ＋１）・Ｔ＋４．５・τであるｔの範囲で表される期間において（ｖ［ｊ］／Ｖ［Ｌ［ｊ］］，Ｌ［ｊ］）  （ｊは０以上Ｊ未満の整数）によって請求項１記載のフィードバック制御系に関する制御操作信号が作成される。
≪本実施形態と請求項７との関係≫
●ＪＸを表すｔの実数値関数はｕ［１］（ｔ）／Ｃｂ＋２．５である。
●ＪＹを表すｔの実数値関数は−ｕ［２］（ｔ）／Ｃｃ＋２．５である。
●２９１の前記アナログ信号出力端子上の電位はｕ［３］（ｔ）／Ｃｑ＋２．５  （一定値）である。
【図面の簡単な説明】
【０００７】
【図１】本発明のディジタルフィードバック制御装置の構成図
【図２】本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部の構成図
【図３】本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部のバランス調整回路部の構成図
【図４】本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部の基準コンデンサ選択回路部の構成図
【図５】本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部のオフセット調整回路部の構成図
【図６】本発明のディジタルフィードバック制御装置のＡ／Ｄ変換回路部のタイミングチャート図
【図７】本発明のディジタルフィードバック制御装置のディジタル制御器部の構成図
【図８】本発明のディジタルフィードバック制御装置のディジタル制御器部のＤ／Ａ変換回路部の構成図
【図９】本発明のディジタルフィードバック制御装置のディジタル制御器部のタイミングチャート図
【符号の説明】
【０００８】
１０１：Ａ／Ｄ変換回路
１０２：ディジタル制御器
１０３：制御対象
１０４：クロック信号発生器
ＪＤ：ディジタル制御偏差信号の浮動小数点表示の仮数部（５ビットディジタル信号）
ＪＥ：ディジタル制御偏差信号の浮動小数点表示の指数部（３ビットディジタル信号）
ＪＶ：制御操作信号（アナログ信号）
ＪＸ：正側制御偏差信号（アナログ信号）
ＪＹ：負側制御偏差信号（アナログ信号）
ＣＫ０，ＣＫ１，ＢＣＫ，ＷＣＫ，ＷＣＫ０，ＷＣＫ１，ＷＣＫ２，ＷＣＫ３，ＷＣＫ４：クロック信号（１ビットディジタル信号）
２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８，２１９，２２０，２２１：アナログスイッチ
２３１，２３２，２３３：１ビットレジスタ
２３４：８ビットレジスタ
２３５：５ビットレジスタ
２３６：３ビットレジスタ
２４１：５ビットアップダウンカウンタ
２４２：１２ビットカウンタ
２４３：３ビットアップダウンカウンタ
２５１：２５６バイトＲＡＭ
２５２：３ビットデコーダ
２６１：コンパレータ
２６２：演算増幅器
２６３：コンデンサ
２７１，２７２：反転ゲート
２７３，２７４，２７５：論理和ゲート
２８１，２８２：組み合わせ回路
３００：バランス調整回路
４００：基準コンデンサ選択回路
５００：オフセット調整回路
ＪＰ，ＪＲ：アナログ信号
ＪＱ：アナログ信号（一定２．５  ［Ｖ］）
ＪＢ，ＪＺ：８ビットディジタル信号
ＪＧ：５ビットディジタル信号
３１１，３２１，３３１，３４１，３５１，３６１，３７１，３８１：アナログスイッチ
３１２，３２２，３３２，３４２，３５２，３６２，３７２，３８２，３９２：コンデンサ
ＪＢ０：ＪＢの最下位ビット
ＪＢ１：ＪＢの２番目に下位のビット
ＪＢ２：ＪＢの３番目に下位のビット
ＪＢ３：ＪＢの４番目に下位のビット
ＪＢ４：ＪＢの５番目に下位のビット
ＪＢ５：ＪＢの６番目に下位のビット
ＪＢ６：ＪＢの７番目に下位のビット
ＪＢ７：ＪＢの最上位ビット
４１１，４２１，４３１，４４１，４５１：アナログスイッチ
４１２，４２２，４３２，４４２，４５２：コンデンサ
ＪＧ０：ＪＧの最下位ビット
ＪＧ１：ＪＧの２番目に下位のビット
ＪＧ２：ＪＧの３番目に下位のビット
ＪＧ３：ＪＧの４番目に下位のビット
ＪＧ４：ＪＧの最上位ビット
５１１，５２１，５３１，５４１，５５１，５６１，５７１，５８１：反転ゲート
５１２，５２２，５３２，５４２，５５２，５６２，５７２，５８２，５１３，５２３，５３３，５４３，５５３，５６３，５７３，５８３：論理和ゲート
５１４，５２４，５３４，５４４，５５４，５６４，５７４，５８４，５１５，５２５，５３５，５４５，５５５，５６５，５７５，５８５，５１６，５２６，５３６，５４６，５５６，５６６，５７６，５８６：アナログスイッチ
５１７，５２７，５３７，５４７，５５７，５６７，５７７，５８７：コンデンサ
ＪＺ０：ＪＺの最下位ビット
ＪＺ１：ＪＺの２番目に下位のビット
ＪＺ２：ＪＺの３番目に下位のビット
ＪＺ３：ＪＺの４番目に下位のビット
ＪＺ４：ＪＺの５番目に下位のビット
ＪＺ５：ＪＺの６番目に下位のビット
ＪＺ６：ＪＺの７番目に下位のビット
ＪＺ７：ＪＺの最上位ビット
Ｔ：ディジタル制御偏差信号のサンプリング周期
τ：Ｔ／１６
７１１，７１２，７１３，７１４，７１５：６ビットレジスタ
７１６：３ビットレジスタ
７１７：２ビットレジスタ
７１８，７１９：２０ビットレジスタ
７２０：２３ビットレジスタ
７２１，７２２：６ビットディジタルデータ用１ビットシフト器
７２３：２０ビットディジタルデータ用１ビットシフト器
７２４：２３ビットディジタルデータ用多ビットシフト器
７３１：２ビット減算器
７３２：２０ビット加算器
７３３：２３ビット加減算器
７４１，７４２，７４３，７４４：係数器
８００：Ｄ／Ａ変換回路
ＪＡ：２３ビットディジタル信号
８１１：８ビットレジスタ
８１２：２３ビットレジスタ
８２１：２３ビット加算器
８２２：２３ビット減算器
８３１：８ビット丸め器
８４１：２３ビットディジタルデータ用８ビット量子化器
８４２：Ｄ／Ａ変換器
８４３：保持器
【図１】
2007026130.tif 000003
【図２】
2007026130.tif 000004
【図３】
2007026130.tif 000005
【図４】
2007026130.tif 000006
【図５】
2007026130.tif 000007
【図６】
2007026130.tif 000008
【図７】
2007026130.tif 000009
【図８】
2007026130.tif 000010
【図９】
2007026130.tif 000011