(57)【要約】【課題】  ネットリスト、フロアプラン情報、配置配線情報をネーミング変換することによって、物理設計者がレイアウト段階でのタイミング収束性を保ちつつ、前記データの機密性を保持することが可能となるデータ生成装置、及び方法を提供する。【解決手段】  ライブラリ提供方法は、ネットリスト、フロアプラン、配置配線情報をネーミング変換するネーミング変換手段と、前記ネーミング変換後のネットリストに生成される検証データを逆変換するための逆ネーミング変換手段を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ネットリスト、フロアプラン、配置配線情報をネーミング変換するネーミング変換手段と、
前記ネーミング変換後のネットリストに生成される検証データを逆変換するための逆ネーミング変換手段とで構成されることを特徴とするデータ生成装置。
【請求項２】
請求項1において、前記ネーミング変換後のネットリスト、前記ネーミング変換後のフロアプラン、前記ネーミング変換後の配置配線情報を物理設計側への提供データとすることを特徴とするデータ生成装置。
【請求項３】
請求項１、請求項２において、前記ネーミング変換前と、前記ネーミング変換後の二つのネットリスト、及びフロアプランを同時に表示することを特徴とするデータ生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、LSI開発用設計データであるネットリスト、フロアプラン、及び配置配線情報のデータ生成装置、及び方法に関する。
【背景技術】
【０００２】
従来、LSIを設計する場合、論理回路設計者は半導体製造メーカからライブラリデータを入手し、HDL（Hardware Description Language）等のRTL（Register Transfer Level）記述をして、論理合成手段等によりネットリストを作成していた。作成したネットリストは半導体製造メーカにLSI設計データとして提出され、後工程である物理設計を行っていた。
【０００３】
このようにネットリストを半導体製造メーカとのインターフェースデータに利用するデザインフローでは、論理回路設計者は論理合成の段階でワイヤーロードモデルを用いたタイミング検証を行う。ワイヤーロードモデルは、仮想的な遅延情報を算出するためのテーブルとして構成され、ダイサイズ、ファンアウト数、ゲート規模等がパラメータとして定義されている。
【０００４】
しかし、近年のように半導体プロセスがディープサブミクロン時代になると、開発されるLSIに搭載される回路規模は半導体プロセスの進化に伴い飛躍的に増大し、タイミング検証に使用される遅延時間は論理セル単体よりも実配置配線時の配線長による影響の方が支配的となってきている。そのため、仮配線長のワイヤーロードモデルによる遅延時間と、実配置配線時の遅延時間との誤差も拡大する傾向にある。
【０００５】
従来のデザインフローでは、論理回路設計者が仮配線長のワイヤーロードモデルを用いて仮のタイミングを見積もり、最終的なタイミング収束を物理設計者がレイアウト段階で行っていた。レイアウト段階では各機能ブロックの配置や、各機能ブロック間の配線長を調整することにより、より最適な配置配線の情報を決定しタイミングを改善していた。従って、物理設計者がレイアウトの段階で効率的にタイミング収束が出来るように、論理回路設計者は物理設計者に対してRTL設計段階のオリジナルのブロック名称、ネット名称、インスタンス名称を保持した状態でネットリストやフロアプランを提出しなければならなかった。
【０００６】
又、従来例としては、例えば特許文献１をあげることが出来る。
【特許文献１】特開平7-152801号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の方法では、論理回路設計者は物理設計者に対してRTL設計段階のオリジナルのブロック名称、ネット名称、インスタンス名称を保持した状態でネットリストやフロアプランを提出するため、提出データが第三者に見られてしまった場合には階層構造が容易に解析されてしまい、論理構造を理解されてしまう危険性があった。
【０００８】
そこで上記危険性を回避する目的で、従来はネットリストの特定機能ブロックの階層を展開してフラット化し論理構造を分かり難くする方法や、ブロック名称、ネット名称、インスタンス名称をネーミング変換して論理構造の解析を難しくする方法が採られていた。しかしながら、前者の場合、ネットリストの階層を展開してフラット化しても、RTL設計段階のオリジナルのブロック名称、ネット名称、インスタンス名称としては残ってしまうため、論理構造を解析することは比較的容易であった。また、後者の場合、ブロック名称、ネット名称、インスタンス名称をネーミング変換するため、ネットリストの機密性は保持されるが、開発TAT（Turn Around Time）が増大してしまうといった問題が残っていた。
【０００９】
つまり、従来のデザインフローでは物理設計者がレイアウトの段階で効率的に配置配線を行いタイミング収束するため、タイミング収束に問題が発生した場合は、最初にネーミング変換後のネットリストで問題発生個所の特定を行い、次に問題発生個所に対応するネーミング変換前のネットリストの特定を行う。そのため、論理回路設計者、物理設計者の双方でレイアウト段階のタイミング収束の作業工数が増大し、TAT（Turn Around Time）が増大するためである。
【００１０】
このように、論理回路設計者がネットリスト、フロアプラン情報、及び配置配線情報の機密性保持することと、物理設計者がレイアウト段階で効率的にタイミングを収束させることを同時に対応することは難しかった。
【００１１】
本発明では、上記従来の問題点を解決するためのもので、ネットリスト、フロアプラン情報、配置配線情報をネーミング変換することによって、物理設計者がレイアウト段階でのタイミング収束性を保ちつつ、前記データの機密性を保持することが可能となるデータ生成装置、及び方法を提供する。
【課題を解決するための手段】
【００１２】
この目的に対して、本請求項１に記載するライブラリ提供方法、及び方法は、ネットリスト、フロアプラン、配置配線情報をネーミング変換するネーミング変換手段と、前記ネーミング変換後のネットリストに生成される検証データを逆変換するための逆ネーミング変換手段を有する。
【００１３】
この目的に対して、本請求項２に記載するライブラリ提供方法、及び方法は、前記ネーミング変換後のネットリスト、前記ネーミング変換後のフロアプラン、前記ネーミング変換後の配置配線情報を物理設計側への提供データとする工程を有する。
【００１４】
この目的に対して、本請求項3に記載するライブラリ提供方法、及び方法は、前記ネーミング変換前と、前記ネーミング変換後の二つのネットリスト、及びフロアプランを同時に表示する工程を有する。
【００１５】
以上により、論理回路設計側であらかじめ配置配線性、タイミング収束を検証したLSI設計データをネーミング変換してLSI設計データを提供することで、配置配線性、タイミング収束性を犠牲にせず、機密性を保持することが可能なデータ生成装置、及び方法を提供する。
【発明の効果】
【００１６】
以上のように、ネットリスト、フロアプラン情報、及び配置配線情報をネーミング変換させることによって、論理回路設計者が付けたオリジナルのブロック名称、ネット名称、インスタンス名称をネーミング変換して物理設計者に提供出来るので、機密性を保持したデータ提供が可能となる。また、論理回路設計者があらかじめタイミング収束性を確認してネーミング変換前のネットリスト、フロアプラン、及び配置配線情報を生成しているため、物理設計者はネーミング変換後のネットリスト、フロアプラン、及び配置配線情報を利用することで、タイミング収束での工数も抑えることが可能となる。
【００１７】
また、物理設計者がタイミング検証目的で生成するレイアウト後の配置配線情報から生成される遅延情報は、ネーミング変換の逆変換を行う逆ネーミング変換手段をネーミング変換時に同時に生成し処理を行うことで容易に読み込みが可能となり、検証作業を進めることが可能となる。
【００１８】
更に、ネットリスト、フロアプラン、遅延情報等をネーミング変換前のデータと、ネーミング変換後のデータを同時に表示させることによって、論理回路設計者がネーミング変換によるネットリスト、フロアプラン、仮配置配線情報を簡単に把握することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図を用いて説明する。
【００２０】
図１は、本発明の実施の形態におけるデザインフローである。
【００２１】
論理回路設計者が論理合成手段等を用いてRTL（Register Transfer Level）記述から生成したオリジナルネットリスト（１０５）と、フロアプランイメージ情報（１０６）をフロアプラン生成手段（１０１）に入力する。
【００２２】
フロアプランイメージ情報（１０６）は、図９に示すように、LSIのチップレベルフロアプラン生成に必要なデータからなる。例えば、入力されたデータが、チップ内の各機能ブロックでどのようにしてデータが処理されているかを示す“データフロー情報“、機能ブロックと機能ブロックの接続情報である”機能ブロック間接続情報“、機能ブロックと内蔵RAMとの接続情報である”内蔵RAM接続情報“、機能ブロックとI/O Pad への接続情報である”I/O接続情報“、各機能ブロックの規模を表す”ゲート規模情報“、各機能ブロックで使用されるクロックの情報である”クロックドメイン情報“等によって構成される。
【００２３】
フロアプラン生成手段（１０１）では、オリジナルネットリスト（１０５）と、フロアプランイメージ情報（１０６）の各種情報から各機能ブロックを配置し、処理データが入力端子から出力端子までデータフローを満足するような第一のフロアプラン（１０７）を作成する。
【００２４】
第一のフロアプラン（１０７）では、各機能ブロック間や内蔵RAM等の接続情報からフロアプランを作成しているが、実際に配置配線した場合の問題は確認されていないものである。
【００２５】
そこで、オリジナルネットリスト（１０５）、及び第一のフロアプラン（１０７）を仮配置配線手段（１０２）に入力し、第一のフロアプランに配置配線した場合の配線混雑性や、タイミング収束に問題がないかを確認する。ここで、仮配置配線手段（１０２）は、最終的に配置配線を行う詳細配置配線手段（１０４）とは異なり、致命的な問題を短時間に抽出するため、抽象度は高い配置配線手段となる。
【００２６】
仮配置配線手段（１０２）を用いた仮配置配線の段階で、配線混雑性やタイミング収束に問題が発見されれば、図示されるようにフロアプラン生成手段（１０１）に戻り、問題を回避、収束させるため制約条件を盛り込み再度フロアプランを作成する。
【００２７】
仮配置配線手段（１０２）からは、第二のフロアプラン情報（１０８）、及び仮配置配線情報（１０９）が生成される。生成された第二のフロアプラン情報（１０８）は、第一のフロアプラン情報（１０７）に加え、仮配置配線を行った段階で追加した各機能ブロック間の接続情報や、RAMの配置情報の制約情報等も含まれる。また、仮配置配線情報（１０９）には、第一のフロアプラン（１０７）の階層情報を元にした各機能ブロックの物理的な仮配置配線情報が生成される。
【００２８】
ネーミング変換手段（１０３）には、オリジナルネットリスト（１０５）、第二のフロアプラン情報（１０８）と、仮配置配線情報（１０９）が入力され、ブロック名称、ネット名称、インスタンス名称等のネーミング変換が行われる。
【００２９】
ネーミング変換手段（１０３）からは、オリジナルネットリスト（１０５）をネーミング変換したネーミング変換後ネットリスト（１１０）、仮配置配線情報（１０９）をネーミング変換した結果であるネーミング変換後仮配置配線情報（１１１）、第二のフロアプラン情報（１０８）をネーミング変換した結果であるネーミング変換後フロアプラン情報（１１２）、ネーミング変換の処理内容を出力したネーミング変換情報（１１３）、及び詳細配置配線を行う物理設計側で生成される遅延情報等を元のネーミングに逆変換する逆ネーミング変換手段（１１４）が生成される。
【００３０】
ネーミング変換情報（１１３）は、図１０で示されるように、変換前の名称と変換後の名称の形式で情報が出力される。例えば、ネーミング変換前のネットリストでは、“Screen Sub-1”、“Screen Sub-2”で定義された機能ブロック名は、“S1”、“S2”、“Filter Sub-1”、“Filter Sub-2”で定義された機能ブロック名は、“F1”、“F2”のように一対一の対応が取られる。
【００３１】
また、ネーミング変換手段（１０３）で生成された逆ネーミング変換手段（１１４）は、ネーミング変換手段（１０３）の逆変換処理であるためネーミング変換情報（１１３）を利用して簡単に変換処理することが出来る。
【００３２】
ここで、論理回路設計では、ネーミング変換手段で生成された前記情報の内、次の３点を物理設計者に提供する。一つ目は、ネーミング変換後ネットリスト（１１０）、二つ目は、ネーミング変換後仮配置配線情報（１１１）、三つ目は、ネーミング変換後フロアプラン情報（１１２）である。
【００３３】
論理回路設計では、詳細配置配線手段（１０４）に、ネーミング変換後ネットリスト（１１０）、ネーミング変換後仮配置配線情報（１１１）、ネーミング変換後フロアプラン情報（１１２）を入力して詳細配置配線を行い、詳細配置配線情報（１１５）と遅延情報（１１６）を生成する。
【００３４】
一方、図２は、従来のデザインフロー（１）を示したものである。
【００３５】
従来、論理回路設計者は論理合成手段等を用いてRTL（Register Transfer Level）記述から生成したオリジナルネットリスト（２０５）と、フロアプランイメージ情報（２０６）を作成し情報を物理設計者に提供していた。ここで使用するフロアプランイメージ情報（２０６）は、図９で説明したものである。
【００３６】
物理設計者は、オリジナルネットリスト（２０５）と、フロアプランイメージ情報（２０６）をフロアプラン生成手段（２０１）に入力し、フロアプランイメージ情報（２０６）の各種情報から各機能ブロックを配置し、データフローを満足するような第一のフロアプラン（２０７）を作成していた。
【００３７】
第一のフロアプラン（２０７）では、各機能ブロック間や内蔵RAM等の接続情報からフロアプランを作成しているが、実際の配置配線した場合の問題は判断されていないものである。
【００３８】
そこで、第一のフロアプラン（２０７）を仮配置配線手段（２０２）に入力し、第一のフロアプランに配置配線した場合の配線混雑性や、タイミング収束に問題がないかを確認していた。
【００３９】
仮配置配線手段（２０２）を用いた仮配置配線の段階で、配線混雑性やタイミング収束に問題が発見されれば、図示されるようにフロアプラン生成手段（２０１）に戻り、問題を回避、収束させるための制約条件を盛り込み再度フロアプランを作成する。
【００４０】
仮配置配線手段（２０２）からは、第二のフロアプラン情報（２０８）、及び配置配線情報（２０９）が生成される。生成された第二のフロアプラン情報（２０８）は、第一のフロアプラン情報（２０７）に加え、仮配置配線を行った段階で追加した各機能ブロック間の接続情報や、RAMの配置情報の制約情報等も含まれる。また、仮配置配線情報（２０９）には、第一のフロアプラン（２０７）の階層情報を元にした各機能ブロックの物理的な配置配線情報が生成される。
【００４１】
詳細配置配線手段（２０４）に、オリジナルネットリスト（２０５）、第二のフロアプラン情報（２０８）、仮配置配線情報（２０９）を入力して詳細配置配線を行い、詳細配置配線情報（２１５）と遅延情報（２１６）を生成する。
【００４２】
ところが、図２の従来のデザインフロー（１）では、RTL設計、論理検証を行ってネットリストを生成する論理回路設計と、ネットリストを入手して実配置配線までの物理設計で作業を切り分けている。
【００４３】
そのため、フロアプランイメージ情報（２０６）は、論理回路設計と物理設計間でやりとりされるため、双方の認識のずれや情報の過不足といった問題が発生すると情報を収束させるまでのTAT（Turn Around Time）が増大してしまう。
【００４４】
一方、設計データの機密性保持の観点では、レイアウトでタイミング収束させるデザインフローであるため、RTL設計段階での名称が使用されているため回路構造を読み取られる危険性があった。
【００４５】
更に、上記危険性を最小限にするために論理回路設計から物理設計側へは必要最低限のみの情報を提出していた。その結果、生成されたフロアプランは十分に最適化されていないといった問題もあった。
【００４６】
これらの問題を回避するため、図３の従来のデザインフロー（２）のような論理回路設計側で仮配置配線処理までを実行し、配置配線した場合の配線混雑性や、タイミング収束までを確認する手法が採用されている。
【００４７】
図３では、論理回路設計者は論理合成手段等を用いてRTL（Register Transfer Level）記述から生成したオリジナルネットリスト（３０５）と、フロアプランイメージ情報（３０６）を作成し、フロアプラン生成手段（３０１）に入力する。
【００４８】
ここで使用するフロアプランイメージ情報（３０６）は、図９で説明したものである。
【００４９】
フロアプラン生成手段（３０１）では、オリジナルネットリスト（３０５）と、フロアプランイメージ情報（３０６）の各種情報から各機能ブロックを配置し、処理データが入力端子から出力端子までデータフローを満足するような第一のフロアプラン（３０７）を作成する。
【００５０】
第一のフロアプラン（３０７）では、各機能ブロック間や内蔵RAM等の接続情報からフロアプランを作成しているが、実際の配置配線した場合の問題の有無は判断されていないものである。
【００５１】
そこで、第一のフロアプラン（３０７）を仮配置配線手段（３０２）に入力し、第一のフロアプランに配置配線した場合の配線混雑性や、タイミング収束に問題がないかを確認する。
【００５２】
例えば、仮配置配線手段（３０２）を用いた仮配置配線の段階で、配線混雑性やタイミング収束に問題が発見されれば、図示されるようにフロアプラン生成手段（３０１）に戻り、問題を回避、収束させるための制約条件を盛り込み再度フロアプランを作成する。
【００５３】
仮配置配線手段（３０２）からは、第二のフロアプラン情報（３０８）、及び配置配線情報（３０９）が生成される。生成された第二のフロアプラン情報（３０８）は、第一のフロアプラン情報（３０７）に加え、仮配置配線を行った段階で追加した各機能ブロック間の接続情報や、RAMの配置情報の制約情報等も含まれる。また、仮配置配線情報（３０９）には、第一のフロアプラン（３０７）の階層情報を元にした各機能ブロックを仮配置配線した物理的な情報が生成される。
【００５４】
論理回路設計側では、詳細配置配線手段（３０４）に、オリジナルネットリスト（３０５）、仮配置配線情報（３０９）、第二のフロアプラン情報（３０８）を入力して詳細配置配線を行い、詳細配置配線情報（３１５）と遅延情報（３１６）を生成する。
【００５５】
図３の従来のデザインフロー（２）では、図２の従来のデザインフロー（１）開発TATの問題は、論理回路設計側でフロアプラン作成及び仮配置配線を行い、詳細配置配線時に問題となる配線混雑性やタイミング収束を事前に確認出来る。
【００５６】
しかし、設計データの機密性保持の観点では、ネットリストやフロアプランデータに設計時のオリジナル名称が残った状態で物理設計に設計データが提供するため回路構造の機密性が保持されていない。
【００５７】
従って、第三者がこの設計データであるネットリストと、フロアプランデータを入手した場合、フロアプラン情報から、LSI設計データを構成する各ブロックの構成、接続情報が読み取られ、ネットリストからは、各インスタンス名や、ネット名が読み取られてしまうことになる。
【００５８】
そこで、図１の本発明のデザインフローとすることで、配線混雑性や、タイミング収束性の問題を考慮すると同時に設計データの機密性を保持する。
【００５９】
具体的には、図１のデザインフローのように、フロアプラン生成手段（１０１）で生成した第一のフロアプラン情報（１０７）を用いて仮配置配線手段（１０２）で仮配置配線することによって、LSIのチップ全体の配置配線性、及びタイミングの確認を行う。問題が無いことを確認した段階で、各機能ブロックの外端の入出力位置情報を固定した仮配置配線情報（１０９）を生成する。
ここで、図4のフロアプランの例を説明する。
【００６０】
図4は、LSI設計データのチップ（４０１）の階層構造を表す。
【００６１】
Screen処理ブロック（４０２）には、サブ階層として“Screen-sub1”及び、“Screen-sub２”があり、Screen処理で使用する内蔵RAM（RAM１、RAM2）が含まれる。
【００６２】
同様に、Filter処理ブロック（４０３）には、サブ階層として“Filter-sub1”、“Filter-sub2”及び、“Filter-sub3”があり、Filter処理で使用する内蔵RAM（RAM3、RAM4、RAM5）が含まれる。
【００６３】
更に、func1（４０４）は機能処理ブロック、func4（４０５）は機能処理ブロック、PLL（４０６）、Hard Macro（４０７）、RAM6（４０８）、RAM7（４０９）、RAM8（４１０）、RAM9（４１１）で構成されている。
【００６４】
図５は、ネーミング変換前のブロック名称の一例を示したものである。
【００６５】
図５は、図４のScreen処理ブロック（４０２）をブロック表示したものであり、Screen（５０１）、Screen処理のサブ階層であるScreen-sub1（５０２）、Screen処理のサブ階層であるScreen-sub２（５０２）、Screen-sub1で使用するRAM１（５０４）、Screen-sub２で使用するRAM２（５０５）を表している。
【００６６】
一方、図６は、ネーミング変換後のブロック名称の一例を示したものである。
【００６７】
図６は、図４のScreen処理ブロック（４０２）をブロック表示したものであり、“S”（６０１）は、“S1”（６０２）、“S２”（６０３）、“S１-R”（６０４）、“S２-R”（６０５）の名称が付けられている。
【００６８】
図１０は、図５及び図６の各機能ブロックの対応を表すネーミング変換情報（１１３）の一例である。
【００６９】
ここでは、ネーミング変換手段（１０３）のネーミング変換処理によって、“Screen-sub1“は、”S1”、“Screen-sub2“は、”S2”、“Filter-sub1“は、”F1”、“Filter-sub2“は、”F2”に変換されていることを示している。
【００７０】
更に、図８のScreen-sub1（８０２）の外端ではレイアウトでの配置配線情報を保持し、セル及びセル同士を接続する配線の位置情報を固定化して仮配置配線情報（１０９）を出力する。
【００７１】
物理設計側では、生成した第二のフロアプラン情報（１０８）、及び仮配置配線情報（１０９）を詳細配置配線手段（１０４）を使用することで、ネーミング変換後の名称で各機能ブロックの配置配線性、タイミング収束等が確認できる。同時に、各機能ブロックの名称は読み取り難くなるため設計データの解析を困難にして設計データの機密性が保持出来る。
【００７２】
しかし、これは同時に物理設計によって生成される詳細配置配線情報や、遅延情報もネーミング変換によって同様に読み取りにくい名称となることを意味する。そこで、論理回路設計では物理設計側で生成した詳細配置配線情報や遅延情報の名称を逆ネーミング変換する逆ネーミング変換手段（１０７）をネーミング変換手段（１０３）によって生成する。
【００７３】
論理回路設計側では、物理設計で生成した情報に対して逆ネーミング変換手段（１０７）を適用し、ネーミング変換する前の元の名称に変換して解析を行う。
【００７４】
以上のように、物理設計側では配置配線性、タイミング収束の問題は論理回路設計者があらかじめ確認したネーミング変換後のネットリスト（１１０）、ネーミング変換後仮配置配線情報（１１１）、ネーミング変換後フロアプラン情報（１１２）を用いて、機能ブロックの外端の入出力位置、配置配線の物理設計のTAT増大を抑えることが出来る。更に設計データの機密性保持の観点でも物理設計側で使用される設計データは、各名称がネーミング変換手段（１０３）の後のデータであるため、各機能ブロックの名称から回路構造の解析をすることを困難にしている。
【００７５】
上記説明では、ブロック名称のみネーミング変換を実行した場合を説明しているが、各ネット、各インスタンスレベルでネーミング変換を行っても同様の効果が得られることは言うまでもない。
【００７６】
また、ネーミング変換のデータ作成時間を制御するため、ネーミング変換するレベルをブロック名称、インスタンス名称、ネット名称で適応的に切り替えることも可能である。
【００７７】
更に本発明では、図７のようにネーミング変換前後のブロック名称を同時表示させる機能を持つ。
【００７８】
図７は、グラフィカルユーザインタフェースでのブロック名称重複表示例である。
【００７９】
７０１は、“Screen”と“S”、７０２は、“Screen-sub1”と“S1”、７０３は、“Screen-sub２”と“S2”、７０４は、“RAM1”と“S-R1”、７０５は、“RAM2”と“S-R2”を示している。
【００８０】
以上のように図５、及び図６の各ブロック名称をネーミング変換前と、ネーミング変換後の名称としてこの機能ブロックの同時表示機能で複数同時表示し、ネーミング変換後のブロック名称を括弧書きで表している。
【００８１】
このようにネットリスト、フロアプラン、遅延情報等をネーミング変換前のデータと、ネーミング変換後のデータを同時に表示させることによって、ネーミング変換したネットリスト、フロアプラン、仮配置配線情報を物理設計に提供した場合でも解析が容易となり設計データの機密性も保持出来る。
【図面の簡単な説明】
【００８２】
【図１】本発明のデザインフロー。
【図２】従来のデザインフロー（１）。
【図３】従来のデザインフロー（２）。
【図４】フロアプランの例。
【図５】ネーミング変換前のブロック名称の一例。
【図６】ネーミング変換後のブロック名称の一例。
【図７】ネーミング変換前後でのブロック名称の同時表示例。
【図８】ブロックの外端の固定例。
【図９】フロアプランイメージ情報。
【図１０】ネーミング変換情報の例。
【符号の説明】
【００８３】
１０１  フロアプラン生成手段
１０２  仮配置配線手段
１０３  ネーミング変換手段
１０４  詳細配置配線手段
１０５  オリジナルネットリスト
１０６  フロアプランイメージ情報
１０７  第一のフロアプラン情報
１０８  第二のフロアプラン情報
１０９  仮配置配線情報
１１０  ネーミング変換後ネットリスト
１１１  ネーミング変換後仮配置配線情報
１１２  ネーミング変換後フロアプラン情報
１１３  ネーミング変換情報
１１４  逆ネーミング変換手段
１１５  詳細配置配線情報
１１６  遅延情報
２０１  フロアプラン生成手段
２０２  仮配置配線手段
２０４  詳細配置配線手段
２０５  オリジナルネットリスト
２０６  フロアプラン情報
２０７  第一のフロアプラン情報
２０８  第二のフロアプラン情報
２０９  仮配置配線情報
２１５  詳細配置配線情報
２１６  遅延情報
３０１  フロアプラン生成手段
３０２  仮配置配線手段
３０４  詳細配置配線手段
３０５  オリジナルネットリスト
３０６  フロアプランイメージ情報
３０７  第一のフロアプラン情報
３０８  第二のフロアプラン情報
３０９  仮配置配線情報
３１５  詳細配置配線情報
３１６  遅延情報
４０１  チップレベルのフロアプラン
４０２  Screen処理ブロック
４０３  Filter処理ブロック
４０４  func1処理ブロック
４０５  func4処理ブロック
４０６  PLL
４０７  Hard  Macro
４０８  RAM６
４０９  RAM７
４１０  RAM８
４１１  RAM９
５０１  Screen処理ブロック（ネーミング変換前データ）
５０２  Screen処理のサブ１ブロック（ネーミング変換前データ）
５０３  Screen処理のサブ２ブロック（ネーミング変換前データ）
５０４  Screen処理用RAM1ブロック（ネーミング変換前データ）
５０５  Screen処理用RAM2ブロック（ネーミング変換前データ）
６０１  Screen処理のブロック（ネーミング変換後データ）
６０２  Screen処理のサブ１ブロック（ネーミング変換後データ）
６０３  Screen処理のサブ２ブロック（ネーミング変換後データ）
６０４  Screen処理用RAM１ブロック（ネーミング変換後データ）
６０５  Screen処理用RAM２ブロック（ネーミング変換後データ）
７０１  Screen処理のブロック（ネーミング変換前、ネーミング変換後データ）
７０２  Screen処理のサブ１ブロック（ネーミング変換前、ネーミング変換後データ）
７０３  Screen処理のサブ２ブロック（ネーミング変換前、ネーミング変換後データ）
７０４  Screen処理用RAM１ブロック（ネーミング変換前、ネーミング変換後データ）
７０５  Screen処理用RAM２ブロック（ネーミング変換前、ネーミング変換後データ）
８０１  Screen処理のブロック
８０２  Screen処理のサブ１ブロック
８０３  Screen処理のサブ２ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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