(57)【要約】【課題】操作性の改善を図り、かつ、複製によるデータ漏洩を防止する。【解決手段】  元の不揮発性半導体記憶装置からのデータ外部読み出しに際しては、いちいちのパスワード入力は必要ではなく、操作性が改善される。また、一または複数の内部端子１７０や、内部端子４１〜４４を介して、読出し許可ビット設定メモリ１５０へのセット操作を一度だけ行い、その後、外部端子以外の内部端子をパッケージ封止すれば、この不揮発性半導体記憶装置からのデータ別の不揮発性半導体記憶装置にコピーしても、そのデータは実質上利用できなくなり、不正なコピーを防止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部端子への所定電圧の印加によりリセット状態からセット状態とされ得る読出し許可ビット設定メモリと、
該読出し許可ビット設定メモリからのセット状態またはリセット状態を示す信号に応じてデータ出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路と、
該制御信号に応じて、所定の外部端子と不揮発性メモリ間でデータの入出力を許可するかまたは、該データの入出力を禁止するかを選択するデータ入出力回路とを有し、
該読出し許可ビット設定メモリをセット状態とした後に、該外部端子以外の少なくとも該内部端子をパッケージ封止している不揮発性半導体記憶装置。
【請求項２】
内部端子への所定電圧の印加によりリセット状態からセット状態とされ得る複数の読出し許可ビット設定メモリと、
該複数の読出し許可ビット設定メモリのうち所定の読出し許可ビット設定メモリのみがセットされていることを示す比較結果信号を出力する比較手段と、
該比較結果信号に応じてデータの出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路と、
該制御信号に応じて、所定の外部端子と不揮発性メモリ間でデータの入出力を許可するかまたは、該データの入出力を禁止するかを選択するデータ入出力回路とを有し、
該読出し許可ビット設定メモリをセット状態とした後に、該外部端子以外の少なくとも該内部端子をパッケージ封止している不揮発性半導体記憶装置。
【請求項３】
複数の内部端子を入力部として所定の論理演算結果を出力する論理演算手段と、
該複数の内部端子とは別の内部端子から所定電圧を印加し、該論理演算手段の論理演算結果出力の電圧を該所定電圧に変換するレベルシフタ手段と、
該レベルシフタ手段からの該所定電圧の印加によりリセット状態からセット状態とされ得る読出し許可ビット設定メモリと、
該読出し許可ビット設定メモリからのセット状態またはリセット状態を示す信号に応じて出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路と、
該制御信号に応じて、所定の外部端子と不揮発性メモリ間でデータの入出力を許可するかまたは、該データの入出力を禁止するかを選択するデータ入出力回路とを有し、
該読出し許可ビット設定メモリをセット状態とした後に、該外部端子以外の少なくとも該内部端子をパッケージ封止している不揮発性半導体記憶装置。
【請求項４】
前記読出し許可ビット設定メモリに内部で接続されていないダミー内部端子を一または複数個、前記内部端子と共に有した請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記読出し許可ビット設定メモリは、Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタおよびフラッシュメモリのセルトランジスタからなる第１直列回路と、Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタおよびフラッシュメモリのセルトランジスタからなる第２直列回路とを電源と接地間にそれぞれ設け、双方の該Ｐチャンネルトランジスタの各ゲートをそれぞれ、互いに他方の該Ｐチャンネルトランジスタの各ドレインにそれぞれ接続すると共に、双方の該Ｎチャンネルトランジスタの各ゲートに所定のバイアス電圧が印加される構成とした請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記読出し許可ビット設定メモリは、前記双方のセルトランジスタの各ゲートに所定電圧を印加すると共に、該双方のセルトランジスタのいずれかのドレイン側にプログラム電圧を印加することにより、該双方のセルトランジスタのいずれかに１ビットのデータを記憶可能としている請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記読出し許可ビット設定メモリは、前記双方のセルトランジスタの各ゲートに所定電圧を印加することにより、該双方のセルトランジスタのいずれかの記憶内容を読み出し可能としている請求項５または６に記載の不揮発性半導体記憶装置。
【請求項８】
前記読出し許可ビット設定メモリは、前記第１直列回路のＰチャンネルトランジスタとＮチャンネルトランジスタの第１接続点と、前記第２直列回路のＰチャンネルトランジスタとＮチャンネルトランジスタの第２接続点とのいずれかからインバータを介して、前記セット状態またはリセット状態を示す信号を出力する請求項５または７に記載の不揮発性半導体記憶装置。
【請求項９】
前記読出し許可制御回路は、前記データ入出力回路に対するデータ入出力の制御信号として、一方電圧レベルの信号が前記読出し許可ビット設定メモリから入力されたときは「許可」を示す制御信号を出力する一方、他方電圧レベルの信号が該読出し許可ビット設定メモリから入力されたときは「禁止」を示す制御信号を出力する請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記データ入出力回路は、前記不揮発性メモリから読み出されたデータを一旦ラッチし、前記読出し許可制御回路からの制御信号が「許可」を示しているときはそのラッチしたデータの出力を許可し、また、該制御信号が「禁止」を示しているときはそのラッチしたデータの出力を禁止する請求項１〜３および９のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
前記比較手段は、複数の読出し専用メモリと、該複数の読出し専用メモリからの各データと前記複数の読出し許可ビット設定メモリからの各データとを比較してその比較結果を示す比較結果信号を出力する比較回路とを有する請求項２に記載の不揮発性半導体記憶装置。
【請求項１２】
前記読出し専用メモリは、前記複数の読出し許可ビット設定メモリにそれぞれ対応して設けられ、データ“１”または“０”を記憶する複数ビットの記憶部で構成されている請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記比較回路は、前記複数の読出し許可ビット設定メモリからの各データと、該複数の読出し許可ビット設定メモリにそれぞれに対応した前記読出し専用メモリにそれぞれ記憶された各データとをそれぞれ比較して、全てのビットが一致した場合にのみ、一方電圧レベルの制御信号を前記比較結果信号として出力する請求項１１または１２に記載の不揮発性半導体記憶装置。
【請求項１４】
請求項１〜１３のいずれかに記載の不揮発性半導体記憶装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに書き込まれているデータが不正に読み出されることを防止するデータ漏洩防止技術に用いられ、データ書き換え可能な不揮発性メモリが搭載されている不揮発性半導体記憶装置および、これを用いた電子機器に関する。
【背景技術】
【０００２】
この種の従来の不揮発性半導体記憶装置におけるデータ漏洩防止技術として、データの外部への読み出しに先立って、使用者にパスワードの入力を強制し、入力されたパスワードと予め登録されている例えば製品固有の正規のパスワードとの比較認証を行い、この比較結果が一致した場合に不揮発性メモリからのデータの外部への読み出しを許可するが、これが不一致の場合にはデータの外部への読み出しを禁止するようにしたものが知られている。
【０００３】
このように、データ漏洩防止技術としては、データの外部への読み出しに先立って、パスワードを強制入力する方式（従来技術１）と、パスワード入力の要求を行わないが、内部に読み出し禁止アドレスを登録する方式（従来技術２）があり、これらが特許文献１に開示されており、以下に図５および図６を参照しながら説明する。
（従来技術１）
図５は、特許文献１における従来の不揮発性半導体記憶装置の要部構成例（従来技術１）を示すブロック図である。
【０００４】
図５に示すように、従来の不揮発性半導体記憶装置５００は、アドレスラッチ５１０と、アドレスデコーダ５２０と、データ書き換え可能な不揮発性メモリ５３０と、データ入出力回路５４０と、保護コード用メモリ５５０と、保護コード比較回路５６０と、保護制御回路５７０とを有している。
【０００５】
上記構成の不揮発性半導体記憶装置５００の動作について、図５を用いて説明する。
【０００６】
まず、不揮発性メモリ５３０に対するデータ外部読出しモードにおいて、入力されてきたアドレス信号がアドレスラッチ５１０にラッチされ、さらにアドレスデコーダ５２０に入力されてデコードされる。
【０００７】
次に、デコードされたアドレス信号に対応する不揮発性メモリ５３０のアドレスからデータが読み出される。
【０００８】
さらに、不揮発性メモリ５３０から読み出されたデータは、データ入出力回路５４０に一旦ラッチされた上で、データ入出力端子５４５を介して外部に出力される。
【０００９】
この場合に、不正アクセスに対するプロテクトは次のように行われる。
【００１０】
まず、正規の使用者は予め保護コード用メモリ５５０に製品固有の保護コード（正規の保護コード）を書き込んでおく。不揮発性メモリ５３０からのデータ外部読み出しに当たっては、必ず前もって外部より保護コード（パスワード）の入力を行わせるようになっている。正規の使用者により入力された保護コード（パスワード）を保護コード比較回路５６０に入力する。
【００１１】
次に、保護コード比較回路５６０において、入力されてきた保護コードを保護コード用メモリ５５０内に予め格納されている正規の保護コードと比較し、その比較結果を保護制御回路５７０に出力する。
【００１２】
その比較結果が不一致を示すときのみ、保護制御回路５７０はデータ入出力回路５４０をデータ出力禁止状態に設定する。
【００１３】
したがって、外部から入力された保護コードが正規のものでないときは、不揮発性メモリ５３０からデータ入出力回路５４０を介してのデータ外部読み出しは禁止され、外部から正しい保護コードが入力されたときに（上記比較結果が一致）限り、不揮発性メモリ５３０からデータ入出力回路５４０を介してデータ入出力端子５４５へのデータ読み出しが許可される。
【００１４】
これに対して、従来技術２として、パスワード入力の要求を行わないが、内部に読み出し禁止アドレスを登録する方式について図６を用いて説明する。
（従来技術２）
図６は、特許文献１における従来の不揮発性半導体記憶装置の他の要部構成例（従来技術２）を示すブロック図である。
【００１５】
図６において、従来の不揮発性半導体記憶装置６００は、アドレス信号入力端子６１５と、外部からアドレス信号入力端子６１５を介して入力されるアドレス信号ＡＤＤＲＥＳＳをラッチした上で出力するアドレスラッチ６１０と、アドレスラッチ６１０によってラッチされたアドレス信号を受け取ってデコードするアドレスデコーダ６２０と、書き換え可能な不揮発性メモリ６３０と、この不揮発性メモリ６３０に対してデータをラッチした上でデータ入出力を行うデータ入出力回路６４０と、このデータ入出力回路６４０に接続されるデータ入出力端子６４５と、読出し禁止アドレスを登録可能とする登録不揮発性メモリで構成されている読出し禁止アドレス登録メモリ６５０と、データ入出力回路６４０に対してデータ入出力の「許可」または「禁止」の制御信号を出力する読出し禁止制御回路６６０とを有している。
【００１６】
上記構成の従来の不揮発性半導体記憶装置６００の動作について、図６を用いて説明する。
【００１７】
まず、読出し禁止アドレス登録メモリ６５０において、不揮発性メモリ６３０のアドレス空間内の任意のアドレスを読出し禁止アドレスとして予め格納しておくものであり、アドレス入力イネーブル信号ＥＮがアクティブにされたときに、読出し禁止アドレスＡｉの格納が可能となる。
【００１８】
次に、読出し禁止制御回路６６０では、アドレスラッチ６１０からのラッチされたアドレスＡＤＤＲＥＳＳと、読出し禁止アドレス登録メモリ６５０からの読出し禁止アドレスＡｉとを入力として、両者を比較し、データ入出力回路６４０に対する制御信号ＩＮＨとして、両者が一致するときは読み出し禁止の制御信号“１”を出力する一方、両者が不一致のときは読み出し許可の制御信号“０”を出力する。
【００１９】
さらに、データ入出力回路６４０では、不揮発性メモリ６３０から読み出されたデータをラッチし、読出し禁止制御回路６６０からの制御信号ＩＮＨが「許可」を示しているときはラッチしたデータを出力し、制御信号ＩＮＨが「禁止」を示しているときはラッチしたデータの出力を禁止する。なお、データ入出力回路６４０から出力されたデータはデータ入出力端子６４５を介して外部へ出力可能とされる。
【００２０】
このように、図６の従来の不揮発性半導体記憶装置６００では、データの外部への読み出しに際しては、いちいち、パスワードを入力する必要はない。また、読出し禁止アドレスＡｉを登録する操作を使用者が一度だけ行いさえすれば、それ以降、不揮発性メモリ６３０からの、セキュリティが必要な特定アドレスに対応したデータの外部への読み出しを禁止することができ、かつ、読出し禁止アドレスＡｉが不登録のアドレスに対応したデータについては継続して外部から読み出すことができて、いちいち、パスワードを入力する必要はなく、操作性も改善されている。
【００２１】
したがって、正規の使用者は、セキュリティ確保を行うに際して、読出し禁止アドレス登録メモリ６５０に対して一度だけ読出し禁止アドレスを登録しておく。そうすると、これ以降は、不正使用者による不揮発性メモリ６３０の登録読出し禁止アドレスに対するデータの外部からの読み出しの要求があっても、そのときに不揮発性メモリ６３０に与えられる読出しアドレスが登録読出し禁止アドレスに一致すると、読出し禁止制御回路６６０は不揮発性メモリ６３０からのデータの外部への読み出しを禁止することができる。また、正規の使用者が不揮発性メモリ６３０からのデータの外部への読み出しを行おうとするときは、読出し禁止アドレス登録メモリ６５０において登録読出し禁止アドレス以外のアドレスに対して、そのデータを外部からパスワード入力なしで読み出すことができる。
【特許文献１】特開２００４−５７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、データの外部からの読み出し時に、使用者にパスワード入力を強いる方式の上記従来技術１の構成では、不正使用者に対してパスワードを知られてしまう可能性があり、パスワードを知られてしまうとセキュリティの防壁突破が可能となってしまう。即ち、予め登録されている正規のパスワードが見つけ出されて、そのパスワードを入力しさえすれば、不揮発性メモリ５３０に容易にアクセスして外部に、セキュリティが必要なデータを読み出すことができる。例えば不正使用者によって内部に登録したパスワードと一致するまでパスワードの繰り返し入力が行われ、一致を確認の上でデータの外部への読み出し操作が行われれば、不正読み出しを許してしまう。また、正規の使用者であっても、不揮発性メモリ５３０からのデータの外部からの読み出しを行う度に、パスワードを入力する操作を行われなければならず、操作上の負担が大きい。
【００２３】
上記従来技術２の構成では、パスワード入力の要求は行わないが、データ読出しの際にパスワードを入力する代わりに、読出し禁止アドレスを登録する操作を行なう必要があり、それほど操作性が改善されているとは言えない。また、読出し禁止アドレスを登録しないように操作を行いさえすれば、不揮発性メモリ６３０からのデータの外部への読み出しを行うことができ、しかも、読み出したデータを別の同種の不揮発性メモリにコピーした後に、その別の不揮発性メモリにおいても読出し禁止アドレスを登録しないように操作を行なえば、データを外部から読み出すことができるので、いくらでも同じ不揮発性メモリを不正に作製して使用することができる。
【００２４】
本発明は、上記従来の問題を解決するもので、パスワードの入力や、読み出し禁止アドレスの登録および不登録を不要にできて、操作性の改善を図り、且つデータの複製を防ぐことができる不揮発性半導体記憶装置および、これを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の不揮発性半導体記憶装置は、内部端子への所定電圧の印加によりリセット状態からセット状態とされ得る読出し許可ビット設定メモリと、該読出し許可ビット設定メモリからのセット状態またはリセット状態を示す信号に応じてデータ出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路と、該制御信号に応じて、所定の外部端子と不揮発性メモリ間でデータの入出力を許可するかまたは、該データの入出力を禁止するかを選択するデータ入出力回路とを有し、該読出し許可ビット設定メモリをセット状態とした後に、該外部端子以外の少なくとも該内部端子をパッケージ封止しているものであり、そのことにより上記目的が達成される。
【００２６】
本発明の不揮発性半導体記憶装置は、内部端子への所定電圧の印加によりリセット状態からセット状態とされ得る複数の読出し許可ビット設定メモリと、該複数の読出し許可ビット設定メモリのうち所定の読出し許可ビット設定メモリのみがセットされていることを示す比較結果信号を出力する比較手段と、該比較結果信号に応じてデータの出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路と、該制御信号に応じて、所定の外部端子と不揮発性メモリ間でデータの入出力を許可するかまたは、該データの入出力を禁止するかを選択するデータ入出力回路とを有し、該読出し許可ビット設定メモリをセット状態とした後に、該外部端子以外の少なくとも該内部端子をパッケージ封止しているものであり、そのことにより上記目的が達成される。
【００２７】
本発明の不揮発性半導体記憶装置は、複数の内部端子を入力部として所定の論理演算結果を出力する論理演算手段と、該複数の内部端子とは別の内部端子から所定電圧を印加し、該論理演算手段の論理演算結果出力の電圧を該所定電圧に変換するレベルシフタ手段と、  該レベルシフタ手段からの該所定電圧の印加によりリセット状態からセット状態とされ得る読出し許可ビット設定メモリと、該読出し許可ビット設定メモリからのセット状態またはリセット状態を示す信号に応じて出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路と、該制御信号に応じて、所定の外部端子と不揮発性メモリ間でデータの入出力を許可するかまたは、該データの入出力を禁止するかを選択するデータ入出力回路とを有し、該読出し許可ビット設定メモリをセット状態とした後に、該外部端子以外の少なくとも該内部端子をパッケージ封止しているものであり、そのことにより上記目的が達成される。
【００２８】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し許可ビット設定メモリに内部で接続されていないダミー内部端子を一または複数個、前記内部端子と共に有している。
【００２９】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し許可ビット設定メモリは、Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタおよびフラッシュメモリのセルトランジスタからなる第１直列回路と、Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタおよびフラッシュメモリのセルトランジスタからなる第２直列回路とを電源と接地間にそれぞれ設け、双方の該Ｐチャンネルトランジスタの各ゲートをそれぞれ、互いに他方の該Ｐチャンネルトランジスタの各ドレインにそれぞれ接続すると共に、双方の該Ｎチャンネルトランジスタの各ゲートに所定のバイアス電圧が印加される構成としている。
【００３０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し許可ビット設定メモリは、前記双方のセルトランジスタの各ゲートに所定電圧を印加すると共に、該双方のセルトランジスタのいずれかのドレイン側にプログラム電圧を印加することにより、該双方のセルトランジスタのいずれかに１ビットのデータを記憶可能としている。
【００３１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し許可ビット設定メモリは、前記双方のセルトランジスタの各ゲートに所定電圧を印加することにより、該双方のセルトランジスタのいずれかの記憶内容を読み出し可能としている。
【００３２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し許可ビット設定メモリは、前記第１直列回路のＰチャンネルトランジスタとＮチャンネルトランジスタの第１接続点と、前記第２直列回路のＰチャンネルトランジスタとＮチャンネルトランジスタの第２接続点とのいずれかからインバータを介して、前記セット状態またはリセット状態を示す信号を出力する。
【００３３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し許可制御回路は、前記データ入出力回路に対するデータ入出力の制御信号として、一方電圧レベルの信号が前記読出し許可ビット設定メモリから入力されたときは「許可」を示す制御信号を出力する一方、他方電圧レベルの信号が該読出し許可ビット設定メモリから入力されたときは「禁止」を示す制御信号を出力する。
【００３４】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるデータ入出力回路は、前記不揮発性メモリから読み出されたデータを一旦ラッチし、前記読出し許可制御回路からの制御信号が「許可」を示しているときはそのラッチしたデータの出力を許可し、また、該制御信号が「禁止」を示しているときはそのラッチしたデータの出力を禁止する。
【００３５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における比較手段は、複数の読出し専用メモリと、該複数の読出し専用メモリからの各データと前記複数の読出し許可ビット設定メモリからの各データとを比較してその比較結果を示す比較結果信号を出力する比較回路とを有する。
【００３６】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における読出し専用メモリは、前記複数の読出し許可ビット設定メモリにそれぞれ対応して設けられ、データ“１”または“０”を記憶する複数ビットの記憶部で構成されている。
【００３７】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における比較回路は、前記複数の読出し許可ビット設定メモリからの各データと、該複数の読出し許可ビット設定メモリにそれぞれに対応した前記読出し専用メモリにそれぞれ記憶された各データとをそれぞれ比較して、全てのビットが一致した場合にのみ、一方電圧レベルの制御信号を前記比較結果信号として出力する。
【００３８】
本発明の電子機器は、本発明の上記不揮発性半導体記憶装置を用いたものであり、そのことにより上記目的が達成される。
【００３９】
上記構成により、以下、本発明の作用を説明する。
【００４０】
本発明においては、外部端子から電気的にアクセスできない読出し許可ビット記憶部を設け、この複数の読出し許可ビットは、外部端子には接続されていない内部端子から電圧を印加することによってのみセット状態とされる。また、この読出し許可ビットは、外部端子からは読み出すことができない。この読出し許可ビットがセットされている場合にのみ、メモリに記憶されているデータが正しく外部端子から読み出すことができる。このように、読出し許可ビットがセットされているメモリはオリジナルなメモリと呼ばれる。
【００４１】
この読出し許可ビットがセットされていない場合は、メモリに記憶されているデータが外部端子から出力するのを禁止している。このように、読出し許可ビットがセットされていないメモリはオリジナルでないメモリと呼ばれる。初期的には、オリジナルではなく、読出し許可ビットをセットすることによって初めてオリジナルとなる。
【００４２】
したがって、オリジナルなメモリから、正常にメモリに記憶されているデータを読み出したとしても、そのデータをオリジナルでない別のメモリに書き込んだ場合、不正者は読出し許可ビットをセットすることができないので、オリジナルでないメモリから正しくデータを読み出すことはできない。
【００４３】
即ち、オリジナルなメモリからデータをコピーしても、そのデータを実質利用できなくなり、不正なコピーを防止できる。
【発明の効果】
【００４４】
以上により、本発明によれば、元の不揮発性半導体記憶装置からのデータ外部読み出しに際して、いちいち、パスワード入力は必要なく、操作性を改善できる。
【００４５】
また、内部端子を介して、読出し許可ビット設定メモリへのセット操作を一度だけ行い、その後、外部端子以外をパッケージ封止しておけば、この不揮発性半導体記憶装置からのデータ別の不揮発性半導体記憶装置にコピーしても、そのデータは実質上利用できなくなり、不正なコピーを防止できる。
【００４６】
さらに、仮に、パッケージを開封して内部端子を制御して読出し許可ビット設定メモリをセット状態にしようとしても、ダミー内部端子を多数備えておけば、正規の内部端子がどれであるのかを見つけるのが困難になるため、不正なコピーを防止できる可能性をより高くすることができる。
【発明を実施するための最良の形態】
【００４７】
以下に、本発明の不揮発性半導体記憶装置の実施形態１〜４について図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。
【００４８】
図１に示すように、本実施形態１の不揮発性半導体記憶装置１００は、アドレス信号入力端子１１５と、アドレスラッチ１１０と、アドレスデコーダ１２０と、データ書き換え可能な不揮発性メモリ１３０と、外部端子のデータ入出力端子１４５と不揮発性メモリ１３０間でデータの入出力を「許可」または「禁止」するデータ入出力回路１４０と、内部端子１７０に所定電圧（高電圧）を印加することによりセット状態にできる読出し許可ビット設定メモリ（読出し許可ビット設定メモリ回路）１５０と、読出し許可ビット設定メモリ１５０からのＯＲＧ信号に応じて、データ入出力回路１４０のデータ出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路１６０とを有し、読出し許可ビット設定メモリ１５０をセット状態とした後に、外部端子以外の少なくとも内部端子１７０をパッケージ封止している。
【００４９】
アドレスラッチ１１０は、外部からアドレス信号入力端子１１５を介して入力されるアドレス信号ＡＤＤＲＥＳＳを一旦ラッチした上で出力する。
【００５０】
アドレスデコーダ１２０は、アドレスラッチ１１０によってラッチされたアドレス信号を受取ってこれをデコードするものである。
【００５１】
不揮発性メモリ１３０は、デコードされたアドレスに対応したデータを読み出したり書き込んだり消去したりする所謂メモリ動作を行うものである。
【００５２】
データ入出力回路１４０は、不揮発性メモリ１３０に対してデータを一旦ラッチした上でデータの入出力を制御する。即ち、データ入出力回路１４０は、不揮発性メモリ１３０から読み出されたデータを一旦ラッチし、読出し許可制御回路１６０からの制御信号ＩＮＨが「許可」を示しているときはそのラッチしたデータの出力を許可し、また、その制御信号ＩＮＨが「禁止」を示しているときはそのラッチしたデータの出力を禁止するように構成されている。
【００５３】
読出し許可ビット設定メモリ１５０は、Ｐチャンネルのトランジスタ１５１、Ｎチャンネルのトランジスタ１５３およびフラッシュメモリのセルトランジスタ１５５からなる第１直列回路と、Ｐチャンネルのトランジスタ１５２、Ｎチャンネルのトランジスタ１５４およびフラッシュメモリのセルトランジスタ１５６からなる第２直列回路とを、電源ＶＣＣ（＝３Ｖ）と接地（＝０Ｖ）間にそれぞれ接続し、双方のトランジスタ１５１，１５２の各ゲートをそれぞれ、互いに他方のトランジスタ１５２，１５１の各ドレインにそれぞれ接続すると共に、トランジスタ１５３、１５４の各ゲートに約２Ｖのバイアス電圧を印加（バイアス信号を供給）するものである。さらに、２つのセルトランジスタ１５５，１５６はそれぞれ、最初に半導体基板上に形成されたときに紫外線消去され、ほぼ等しい低しきい値に設定されている。
【００５４】
この読出し許可ビット設定メモリ１５０は、双方のセルトランジスタ１５５，１５６の各ゲートに例えば１２Ｖの高電圧Ｖｐｐを印加して、双方のセルトランジスタ１５５，１５６のいずれかのドレインにプログラム電圧７Ｖを印加（内部端子１７０からプログラム電圧７Ｖを印加）することにより、これらのセルトランジスタ１５５，１５６のいずれかに１ビットのデータ（セットデータ）を不揮発性記憶させることができるようになっている。また、各セルトランジスタ１５５，１５６の各ゲートに電源電圧ＶＣＣを印加すれば、その記憶内容に応じてインバータ１５７を介してセットデータを読み出すことができる。
【００５５】
読出し許可制御回路１６０は、データ入出力回路１４０に対するデータ入出力の制御信号ＩＮＨとして、Ｈｉｇｈレベル（一方電圧レベル）のＯＲＧ信号が入力されるときは「許可」の制御信号“１”を出力する一方、Ｌｏｗレベル（他方電圧レベル）のＯＲＧ信号が入力されるときは「禁止」の制御信号“０”を出力するように構成されている。
【００５６】
上記構成により、以下、その動作について説明する。
【００５７】
まず、外部からアドレス入力端子１１５を介してアドレス信号ＡＤＤＲＥＳＳをアドレスラッチ１１０に入力し、この入力されたアドレス信号ＡＤＤＲＥＳＳをアドレスラッチ１１０で一旦ラッチした上でアドレスデコーダ１２０に出力する。
【００５８】
次に、アドレスラッチ１１０によってラッチされたアドレス信号をアドレスデコーダ１２０で受取ってこれをデコードする。
【００５９】
このデコードされたアドレスに対応したデータを不揮発性メモリ１３０から読み出して、データ入出力回路１４０でその読み出したデータを一旦ラッチする。
【００６０】
一方、この読出し許可ビット設定メモリ１５０では、双方のセルトランジスタ１５５，１５６の各ゲートにゲート信号として例えば１２Ｖの高電圧Ｖｐｐを印加して、各セルトランジスタ１５５，１５６のいずれかのドレインに内部端子１７０からプログラム電圧７Ｖを印加することにより、これらのセルトランジスタ１５５，１５６のいずれかに１ビットのデータを不揮発性記憶させることができるが、双方のセルトランジスタ１５５，１５６の各ゲートにゲート信号として電源電圧ＶＣＣを印加すれば、その記憶内容に応じたデータをインバータ１５７を介して読み出すことができる。
【００６１】
ここで、まず、読出し許可ビット設定メモリ１５０がリセット状態である場合について説明する。
【００６２】
双方のセルトランジスタ１５５，１５６は、最初の状態で、読出し許可制御回路１６０からノードＮ５にバイアス電圧（例えば２Ｖ）を与え、ノードＮ６にゲート電圧（例えば３Ｖ）を与えた場合、ノードＮ３とノードＮ４はそれぞれ同電位であり、ノードＮ１とノードＮ２もそれぞれ同電位である。ノードＮ２の電位は、トランジスタ１５２、トランジスタ１５４およびトランジスタ１５６それぞれの縦横比によって、Ｈｉｇｈレベル（例えば２．３Ｖ）に設定される。したがって、インバータ１５７からはＬｏｗレベルのＯＲＧ信号が出力されることになり、読出し許可ビット設定メモリ１５０はリセット状態とされている。
【００６３】
次に、読出し許可ビット設定メモリ１５０をセットするためには、ノードＮ３に接続される内部端子１７０に高電圧（例えば５Ｖ程度）を印加する必要がある。ノードＮ５に与えられるバイアス電圧（例えば２Ｖ）およびノードＮ６に与えられるゲート電圧（例えば１２Ｖ）はそれぞれ読出し許可制御回路１６０から供給される。これによって、セルトランジスタ１５５はプログラム状態になり、しきい値が高くなる。この状態で、読出し許可制御回路１６０からノードＮ５にバイアス電圧（例えば２Ｖ）を与え、ノードＮ６にゲート電圧（例えば３Ｖ）を与えた場合、ノードＮ３およびノードＮ１の電位は、それぞれノードＮ４およびノードＮ２の電位より高くなる。トランジスタ１５２のゲート電圧が高くなるので、トランジスタ１５２のドレイン電圧は低くなる。トランジスタ１５１のゲート電圧が低くなるので、トランジスタ１５１のドレイン電圧は高くなる。このように、正のフィードバックがかかり、ノードＮ２の電位は更に低くなり、Ｌｏｗレベル（例えば、０．７Ｖ）となる。したがって、インバータ１５７からはＨｉｇｈレベルのＯＲＧ信号が出力されることになり、読出し許可ビット設定メモリ１５０はセット状態とされる。
【００６４】
読出し許可ビット設定メモリ１５０がセットされたことを示すＨｉｇｈレベルのＯＲＧ信号を読出し許可制御回路１６０に出力すると、読出し許可制御回路１６０は、データ入出力回路１４０に、制御信号ＩＮＨとして、データ入出力の「許可」を示す制御信号“１”を出力する。また、読出し許可ビット設定メモリ１５０がリセットされたことを示すＬｏｗレベルのＯＲＧ信号を読出し許可制御回路１６０に出力すると、読出し許可制御回路１６０は、データ入出力回路１４０に、制御信号ＩＮＨとして、データ入出力の「禁止」を示す制御信号“０”を出力する。
【００６５】
このデータ入出力回路１４０では、不揮発性メモリ１３０から読み出されたデータを一旦ラッチしているが、読出し禁止制御回路１６０からの制御信号ＩＮＨが「許可」を示しているときは、そのラッチしたデータを出力し、また、制御信号ＩＮＨが「禁止」を示しているときは、そのラッチしたデータの出力を禁止する。
【００６６】
このようにして、データ入出力回路１４０から出力されたデータはデータ入出力端子１４５を介して外部へと読み出される。
【００６７】
次に、本実施形態１の不揮発性半導体記憶装置１００に書き込まれたデータを別の不揮発性半導体記憶装置１００に複製することを禁止する場合の動作について、以下に説明する。
【００６８】
まず、ある不揮発性半導体記憶装置１００内の不揮発性メモリ１３０にデータを書き込む。次に、内部端子１７０に高電圧を印加し、読出し許可ビット設定メモリ１５０をセット状態（データ入出力の許可状態）とし、最終的に、この不揮発性半導体記憶装置１００は、その外部端子以外はパッケージによって封止（樹脂封止など）してしまう。こうすることによって、この不揮発性半導体記憶装置１００から正常にデータを読み出すことができる。
【００６９】
しかるに、この不揮発性半導体記憶装置１００から読み出したデータを別の不揮発性半導体記憶装置１００に書き込んだ場合、この別の不揮発性半導体記憶装置１００がリセット状態（内部端子１７０に何も操作しない状態；データ入出力の禁止状態）であれば、内部端子１７０はパッケージによって封止され、外部からは内部端子１７０に高電圧を印加できない状態になっているので、読出し許可ビット設定メモリ１５０を新たにセットやリセットすることができない。したがって、この別の不揮発性半導体記憶装置１００から、正常にデータを読み出すことができない。
【００７０】
以上により、本実施形態１によれば、元の不揮発性半導体記憶装置１００からのデータ外部読み出しに際しては、いちいち、パスワード入力は必要なく、操作性が改善される。また、内部端子１７０を介して、読出し許可ビット設定メモリ１５０へのセット操作を一度だけ行い、その後、外部端子以外を樹脂封止すれば、この不揮発性半導体記憶装置１００からのデータを別の不揮発性半導体記憶装置１００にコピーしても、そのデータは実質上利用できなくなり、不正なコピーを防止できる。
（実施形態２）
本実施形態２では、読出し許可ビット設定メモリ１５０から出力されるデータと、それぞれに対応した読出し専用メモリに記憶されたデータとを比較し、全てのビットが一致した場合にのみ、データの入出力を許可する場合について説明する。
【００７１】
図２は、本発明の実施形態２に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。なお、図２では、図１の構成部材と同一の作用効果を奏する部材には同一の符号を付している。
【００７２】
図２において、本実施形態２の不揮発性半導体記憶装置２００は、アドレス信号入力端子１１５と、アドレスラッチ１１０と、アドレスデコーダ１２０と、データ書き換え可能な不揮発性メモリ１３０と、外部端子であるデータ入出力端子１４５と不揮発性メモリ１３０間でデータの入出力を「許可」または「禁止」するデータ入出力回路１４０と、内部端子１７０に高電圧を印加することによりセット状態にできる複数の読出し許可ビット設定メモリ１５０と、複数の読出し専用メモリ（ＲＯＭ）１８０と、複数の読出し専用メモリ（ＲＯＭ）１８０からの各データと複数の読出し許可ビット設定メモリ１５０からの各データとを比較してその比較結果を示すＯＲＧ信号を出力する比較回路１９０（比較器を含む）と、この比較回路１９０からのＯＲＧ信号をその比較結果として受け取り、データ入出力回路１４０のデータ出力禁止または出力許可を示す制御信号を出力する読出し許可制御回路１６０とを有し、複数の読出し許可ビット設定メモリ１５０をセット状態とした後に、外部端子以外の少なくとも複数の内部端子１７０をパッケージ封止している。
【００７３】
読出し専用メモリ１８０は、データ“１”または“０”を不揮発的に記憶する複数ビットのＲＯＭで構成されており、複数の読出し許可ビット設定メモリ１５０にそれぞれ対応して設けられている。
【００７４】
比較回路１９０は、各々の読出し許可ビット設定メモリ１５０と、それぞれに対応した読出し専用メモリ１８０に記憶された各データをそれぞれ比較し、全てのビットが一致した場合にのみ、ＨｉｇｈレベルのＯＲＧ信号を読出し許可制御回路１６０に出力する。
【００７５】
複数の読出し専用メモリ（ＲＯＭ）１８０および比較回路１９０により比較手段が構成され、この比較手段は、複数の読出し専用メモリ（ＲＯＭ）１８０からの各データと、複数の読出し許可ビット設定メモリ１５０からの各データとをそれぞれ１対１で対応させてそれぞれ比較して、複数の読出し許可ビット設定メモリ１５０のうち所定の読出し許可ビット設定メモリ１５０のみがセット（データ読み出し許可状態）されていることを示す比較結果信号を出力する。
【００７６】
上記構成により、以下、その動作について説明する。
【００７７】
本実施形態２では、上記実施形態１の場合と同様に複数の内部端子１７０に高電圧を印加することによって、所望のビットが各読出し許可ビット設定メモリ１５０にセットされる。
【００７８】
このようにして、セットされた各読出し許可ビット設定メモリ１５０から出力されるデータと、それぞれに対応した読出し専用メモリ１８０に記憶されたデータとを比較回路１９０で比較し、全てのビットが一致した場合にのみ、比較回路１９０からＨｉｇｈレベルのＯＲＧ信号を読出し許可制御回路１６０に出力する。
【００７９】
この読出し許可制御回路１６０では、ＨｉｇｈレベルのＯＲＧ信号が入力される場合に、データ入出力回路１４０に“１”の制御信号ＩＮＨを出力し、また、ＬｏｗレベルのＯＲＧ信号が入力される場合に、データ入出力回路１４０に“０”の制御信号ＩＮＨを出力する。
【００８０】
さらに、読出し禁止制御回路１６０からの制御信号ＩＮＨが“１”のときは、データ入出力回路１４０はデータ出力を許可し、制御信号ＩＮＨが“０”のときは、データ入出力回路１４０はデータ出力を禁止する。
【００８１】
以上により、本実施形態２によれば、読出し許可ビット設定メモリ１５０のビット数を増やすことにより、たとえパッケージが開封されて、内部端子に高電圧を印加するという手段を用いたとしても、上記実施形態１の場合に比べ不正なコピーを防止する確率を高くすることができる。
（実施形態３）
図３は、本発明の実施形態３に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。なお、図３では、図１の構成部材と同一の作用効果を奏する部材には同一の符号を付している。
【００８２】
図３において、本実施形態３の不揮発性半導体記憶装置３００は、アドレス信号入力端子１１５と、アドレスラッチ１１０と、アドレスデコーダ１２０と、データ書き換え可能な不揮発性メモリ１３０と、外部端子であるデータ入出力端子１４５と不揮発性メモリ１３０間でデータの入出力を「許可」または「禁止」するデータ入出力回路１４０と、複数の内部端子４１〜４４を所定の入力情報の入力部として、この所定の入力情報から所定の出力情報を得る論理演算手段としての論理回路４０と、もう一つの内部端子４５から高電圧を印加し、論理回路４０からの出力電圧を所定の高電圧に変換するレベルシフタ手段としてのレベルシフタ４６と、レベルシフタ４６からの高電圧を印加してセット状態にする読出し許可ビット設定メモリ１５０と、この読出し許可ビット設定メモリ１５０からのＯＲＧ信号を受け取り、データ入出力回路１４０の出力禁止または出力許可を制御する読出し許可制御回路１６０とを有し、読出し許可ビット設定メモリ１５０をセット状態とした後に、外部端子以外の少なくとも複数の内部端子４１〜４５をパッケージ封止している。
【００８３】
論理回路４０は、内部端子４１〜４４にそれぞれ印加される各入力電圧が特定の組み合わせの場合に、所定の論理出力が入力されるレベルシフタ４６、さらに読出し許可ビット設定メモリ１５０を介してＨｉｇｈレベルのＯＲＧ信号を出力するようになっている。
【００８４】
この論理回路４０において、ＡＮＤ回路４０１と、ＮＯＲ回路４０２と、ＮＡＮＤ回路４０３と、ＯＲ回路４０４と、インバータ４０５と、ＮＡＮＤ回路４０６と、ＮＯＲ回路４０７とを有している。このＡＮＤ回路４０１の一方の入力端には電源Ｖｃｃが接続され、他方の入力端には内部端子４１が接続されている。ＡＮＤ回路４０１の出力端はＯＲ回路４０４の一方の入力端に接続されている。ＮＯＲ回路４０２の一方の入力端には内部端子４２が接続され、他方の入力端は接地している。また、ＮＯＲ回路４０２の出力端はＯＲ回路４０４の他方の入力端に接続されている。さらに、インバータ４０５の入力端には内部端子４３が接続され、その出力端はＮＡＮＤ回路４０６の他方の入力端に接続されている。ＮＡＮＤ回路４０３の一方の入力端は内部端子４２に接続され、その他方の入力端は内部端子４４に接続されている。ＮＡＮＤ回路４０６の一方の入力端はＯＲ回路４０４の出力端に接続され、その他方の入力端はインバータ４０５の出力端に接続されている。ＮＯＲ回路４０７の一方の入力端はＮＡＮＤ回路４０６の出力端に接続され、その他方の入力端はＮＡＮＤ回路４０３の出力端に接続されている。ＮＯＲ回路４０７の出力端はレベルシフタ４６の入力端に接続されている。
【００８５】
レベルシフタ４６は、内部端子４５から高電圧Ｖｐｐが印加されており、論理回路４０からの出力レベルを高電圧Ｖｐｐレベルに電圧変換して読出し許可ビット設定メモリ１５０の内部ノードＮ３に出力する。
【００８６】
上記構成により、以下、その動作について説明する。
【００８７】
まず、複数の内部端子４１〜４４には、電源電圧Ｖｃｃまたは接地電圧０Ｖが印加されている。これらの複数の内部端子４１〜４４からの各入力電圧が、論理回路４０に与えられて、論理回路４０からの所定の論理信号を出力する。
【００８８】
次に、論理回路４０からの所定の論理信号が供給されるレベルシフタ４６では、内部端子４５から高電圧Ｖｐｐが印加され、論理回路４０からの出力レベルを高電圧Ｖｐｐレベルに変換して読出し許可ビット設定メモリ１５０に出力する。
【００８９】
この読出し許可ビット設定メモリ１５０では、その内部ノードＮ３にレベルシフタ４６から高電圧Ｖｐｐレベルの信号が入力されることによってセット状態とされる。
【００９０】
さらに、読出し許可ビット設定メモリ１５０からは、それがセット状態とされる場合は、ＨｉｇｈレベルのＯＲＧ信号を読出し許可制御回路１６０に出力し、セット状態とされない場合は、ｌｏｗレベルのＯＲＧ信号を読出し許可制御回路１６０に出力する。
【００９１】
以上により、本実施形態３によれば、内部端子の数およびその内部端子に印加する電圧の組み合わせが増え、そのうち特定の組み合わせの場合のみ、読出し許可ビット設定メモリ１５がセットされ、データが出力されるので、実施形態１に比べ、不正なコピーを防止する確率を高くすることができる。
（実施形態４）
図４は、本発明の実施形態３に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。なお、図４では、図１の構成部材と同一の作用効果を奏する部材には同一の符号を付している。
【００９２】
図４において、本実施形態３の不揮発性半導体記憶装置４００は、アドレス信号入力端子１１５と、アドレスラッチ１１０と、アドレスデコーダ１２０と、データ書き換え可能な不揮発性メモリ１３０と、外部端子であるデータ入出力端子１４５と不揮発性メモリ１３０間でデータの入出力を「許可」または「禁止」するデータ入出力回路１４０と、複数の内部端子４１〜４４およびダミーの内部端子５１〜５３を入力部とする論理回路４０と、もう一つの内部端子４５から高電圧を印加し、論理回路４０からの出力を高電圧に変換するレベルシフタ４６と、レベルシフタ４６からの高電圧を印加してセット状態にする読出し許可ビット設定メモリ１５０と、この読出し許可ビット設定メモリ１５０からのＯＲＧ信号を受け取り、データ入出力回路１４０の出力禁止または出力許可を制御する読出し許可制御回路１６０とを有し、読出し許可ビット設定メモリ１５０をセット状態とした後に、外部端子以外の少なくとも複数の内部端子４１〜４５をパッケージ封止している。
【００９３】
ダミーの内部端子５１〜５３は、読出し許可ビット設定メモリ１５０には接続されていない。これらのダミーの内部端子５１〜５３は、正規の内部端子４１〜４４がどれであるのかを見つけるのを困難にするために配設されている。
【００９４】
したがって、本実施形態４では、上記実施形態３の場合に比べて、読出し許可ビット設定メモリ１５０をセット状態にすることをより困難にし、不正なコピーを防止する可能性を高くすることができる。
【００９５】
以上により、上記実施形態１〜４によれば、元の不揮発性半導体記憶装置からのデータ外部読み出しに際しては、いちいちのパスワード入力は必要ではなく、操作性が改善される。また、一または複数の内部端子１７０や、内部端子４１〜４４を介して、読出し許可ビット設定メモリ１５０へのセット操作を一度だけ行い、その後、外部端子以外の内部端子をパッケージ封止すれば、この不揮発性半導体記憶装置からのデータ別の不揮発性半導体記憶装置にコピーしても、そのデータは実質上利用できなくなり、不正なコピーを防止できる。これによって、操作性の改善を図り、かつ、複製によるデータ漏洩を防止することができる。
【００９６】
なお、上記実施形態３，４の論理回路４０はその一例であり、これに限定するものではない。また、本実施形態４では、複数、例えば三つのダミー内部端子５１〜５３を設け、ダミー内部端子５１〜５３にそれぞれ接続される論理回路は、それらがＯＲＧ信号に影響を及ぼさない限り、どの様なものでもかまわない。
【００９７】
また、上記実施形態４では、ダミーの内部端子５１〜５３を上記実施形態３の内部端子４１〜４４に追加して設けたが、上記実施形態１，２に複数のダミー内部端子を追加した場合においても、上記実施形態４の場合と同様に、読出し許可ビット設定メモリ１５０をセットするのをより困難にし、不正なコピーを防止できる可能性は高くなる。
【００９８】
さらに、上記実施形態１〜４では、特に説明しなかったが、上記実施形態１〜４の不揮発性半導体記憶装置１００〜４００を電子機器に適用することができる。この電子機器としては、テレビゲーム機、遊技機が挙げられる。                            
【００９９】
以上のように、本発明の好ましい実施形態１〜４を用いて本発明を例示してきたが、本発明は、この実施形態１〜４に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜４の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１００】
本発明は、不揮発性メモリに書き込まれているデータが不正に読み出されることを防止するデータ漏洩防止技術に用いられ、書き換え可能な不揮発性メモリが搭載されている不揮発性半導体記憶装置および、これを用いた電子機器の分野において、元の不揮発性半導体記憶装置からのデータ外部読み出しに際しては、いちいちのパスワード入力は必要ではなく、操作性が改善される。また、内部端子を介して、読出し許可ビット設定メモリへのセット操作を一度だけ行い、その後外部端子以外をパッケージ封止すれば、この不揮発性半導体記憶装置からのデータ別の不揮発性半導体記憶装置にコピーしても、そのデータは実質上利用できなくなり、不正なコピーを防止できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施形態１に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。
【図２】本発明の実施形態２に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。
【図３】本発明の実施形態３に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。
【図４】本発明の実施形態４に係る不揮発性半導体記憶装置の要部構成例を示すブロック図である。
【図５】特許文献１における従来の不揮発性半導体記憶装置の要部構成例（従来技術１）を示すブロック図である。
【図６】特許文献１における従来の不揮発性半導体記憶装置の他の要部構成例（従来技術２）を示すブロック図である。
【符号の説明】
【０１０２】
１００〜４００  不揮発性半導体記憶装置
１１０  アドレスラッチ
１１５  アドレス信号入力端子
１２０  アドレスデコーダ
１３０  不揮発性メモリ
１４０  データ入出力回路
１４５  データ入出力端子
１５０  読出し許可ビット設定メモリ
１５１，１５２  Ｐチャンネルのトランジスタ
１５３，１５４  Ｎチャンネルのトランジスタ
１５５，１５６  フラッシュメモリのセルトランジスタ
１５７  インバータ
１６０  読出し許可制御回路
１７０  内部端子
１８０  複数ビットのＲＯＭ
１９０  比較回路
４０  論理回路
４１〜４５  内部端子
４０１  ＡＮＤ回路
４０２  ＮＯＲ回路
４０３  ＮＡＮＤ回路
４０４  ＯＲ回路
４０５  インバータ
４０６  ＮＡＮＤ回路
４０７  ＮＯＲ回路
４６  レベルシフタ
【図１】
2007059007.tif 000003
【図２】
2007059007.tif 000004
【図３】
2007059007.tif 000005
【図４】
2007059007.tif 000006
【図５】
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【図６】
2007059007.tif 000008