(57)【要約】【課題】その場で消去する能力を有し、従来のＣＭＯＳプロセスに適合する単一ポリのフローティングゲートメモリデバイスを提供する。【解決手段】従来のロジックプロセスに適合する単一ポリシリコンゲートを有する不揮発性フローティングゲートメモリセルは、第１導電型の基板を備えている。第２導電型の第１及び第２領域は、基板内にあって、互いに離間されて、それらの間にチャンネル領域を画成する。第１ゲートが基板から絶縁され、チャンネル領域の第１部分の上及び第１領域の上に配置されて、それに実質的に容量性結合される。第２ゲートは、基板から絶縁され、第１ゲートから離間されると共に、第１部分とは異なるチャンネル領域の第２部分の上に配置され、第２領域にほとんど又は全く重畳しない。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板内にある第２導電型の第１及び第２領域であって、互いに離間されて、それらの間にチャンネル領域を画成するような第１及び第２領域と、
前記基板から絶縁され、前記チャンネル領域の第１部分の上及び前記第１領域の上に配置されて、それに実質的に容量性結合された第１ゲートと、
前記基板から絶縁され、前記第１ゲートから離間され、前記第１部分とは異なる前記チャンネル領域の第２部分の上に配置され、前記第２領域にほとんど又は全く重畳していない第２ゲートと、
を備えた不揮発性フローティングゲートメモリセル。
【請求項２】
前記第１ゲート及び第２ゲートは、同じ段階で形成される、請求項１に記載のメモリセル。
【請求項３】
前記チャンネル領域は連続的チャンネル領域である、請求項２に記載のメモリセル。
【請求項４】
前記第１導電型はＰ型である、請求項３に記載のメモリセル。
【請求項５】
前記第１及び第２ゲートはポリシリコンで形成される、請求項４に記載のメモリセル。
【請求項６】
前記第１領域と前記第２領域との間にあって、そこから離間された第２導電型の第３領域であって、その第３領域と前記第１領域との間に第２チャンネル領域を画成すると共に、その第３領域と前記第２領域との間に第３チャンネル領域を画成するような第３領域を更に備え、
前記第１ゲートは、前記第２チャンネル領域の一部分上に配置されると共に、前記第１領域に実質的に容量的に結合され、且つ
前記第２ゲートは、前記第３チャンネル領域上に配置されると共に、前記第２領域とほとんど又は全く重畳しない、請求項２に記載のメモリセル。
【請求項７】
前記第２及び第３チャンネル領域は実質的に同一直線上にある、請求項６に記載のメモリセル。
【請求項８】
前記基板内にあって、前記第１、第２、及び第３領域から離間された前記第２導電型の第４領域であって、その第４領域と前記第１領域との間に第４チャンネル領域をもつような第４領域と、
前記第１領域と前記第４領域との間で前記第４チャンネル領域に設けた絶縁領域と、
を更に備えた請求項６に記載のメモリセル。
【請求項９】
前記絶縁領域は、前記第１領域のすぐ近くにあってそれと連続している、請求項８に記載のメモリセル。
【請求項１０】
前記基板内にあって、前記第１領域から離間された前記第２導電型の第３領域であって、前記第１領域とこの第３領域との間に第２チャンネル領域を画成する第３領域と、
前記第１領域と前記第３領域との間で前記第２チャンネル領域に設けた絶縁体と、
を更に備えた請求項２に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一ゲートを使用する不揮発性フローティングゲートメモリセルに係り、より詳細には、フローティングゲートメモリセルを形成するためのプロセスが従来のＣＭＯＳプロセスに適合するものに係る。
【背景技術】
【０００２】
セルをプログラムするための電子を蓄積するのにフローティングゲートを使用する単一ポリの電気的にプログラム可能なリードオンリメモリ（ＥＰＲＯＭ）セルがこの技術で良く知られている。例えば、米国特許第６，６７８，１９０号を参照されたい。単一ポリシリコンゲートＥＰＲＯＭデバイスの利点は、単一ポリシリコンゲートが従来のＣＭＯＳプロセスに適合することである。従って、例えば、埋設用途では、埋設デバイスのロジック部分及びデバイスの不揮発性フローティングゲートメモリ部分を製造するのに、プロセスを変更する必要がない。
【０００３】
図１を参照すれば、米国特許第６，６７８，１９０号に開示された従来技術の単一ゲートＥＰＲＯＭデバイス１０の断面図が示されている。この単一ゲートＥＰＲＯＭフローティングゲートメモリセル１０は、Ｎ型基板１２又はＮウェル１２から作られる。各々Ｐ＋型である第１領域１４、第２領域１６、及び第３領域１８は、Ｎウェル又はＮ型基板１２に存在する。第１領域１４、第２領域１６、及び第３領域１８の各々は、互いに離間されて、第１領域１４と第２領域１６との間に第１チャンネル領域２４を画成すると共に、第２領域１６と第３領域１８との間に第２チャンネル領域２６を画成する。第１チャンネル領域２４の上には第１ポリシリコンゲート２０が配置されて、第１チャンネル領域２４から離間され絶縁されている。第１ゲート２０は、第１チャンネル領域２４をカバーするが、第１領域１４及び第２領域１６にはほとんど又は全く重畳しない。第２ポリシリコンゲート２２、即ちフローティングゲート２２は、第２チャンネル領域２６から離間され、絶縁される。第２ポリシリコンゲート２２も、第２チャンネル領域２６の上に延びるが、第２領域１６又は第３領域１８にはほとんど又は全く重畳しない。第１ゲート２０及び第２ゲート２２は、同じ処理段階で作られ、従って、デバイス１０は、単一のポリシリコンゲートで作られる。
【０００４】
デバイス１０の動作中に、＋５ボルトのような正の電圧が第１領域１４に印加される。接地のような低い電圧が第３領域１８に印加される。又、接地のような低い電圧が第１ゲート２０に印加される。第１領域１４、第２領域１６、及び第１チャンネル領域２４は、本質的に、Ｐ型トランジスタを形成するので、第１ゲート２０に０ボルトを印加すると、第１チャンネル領域２４をターンオンする。第１領域１４からの＋５ボルトの電圧は、次いで、第１チャンネル領域２４を通して、第２領域１６へ通される。第２領域１６では、チャンネルホットキャリアのメカニズムにより第２ゲート２２にホールが注入される。
【０００５】
最終的に、消去するために、フローティングゲート２２の蓄積状態は、デバイス１０を紫外線に露出することにより変更される。これは、デバイス１０の問題の１つである。デバイス１０は、ＵＶ即ち紫外線を受けねばならないので、ＥＰＲＯＭデバイス１０のアレーの単一ビット又はバイト或いはブロックを互いに消去することができず、ＥＰＲＯＭメモリアレー全体を消去しなければならない。更に、消去は、その場で行うことができない。最終的に、ＥＰＲＯＭメモリデバイス１０は、Ｎ型基板１２又はＮウェル１２から作られる。このようなデバイスは、従来のＣＭＯＳプロセスに対して余計なインプラント段階を必要とする。又、米国特許第６，６７８，１９０号に述べられた発明の背景で引用された米国特許第６，１９１，９８０号、及び第６，０４４，０１８号も参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、その場で消去する能力を有し、従来のＣＭＯＳプロセスに適合する単一ポリのフローティングゲートメモリデバイスが要望される。
【０００７】
最終的に、フローティングゲートがソース又はドレイン領域に実質的に容量性結合されたホットチャンネル注入のメカニズムは、参考としてここに開示全体を援用する米国特許第５，０２９，１３０号に開示されている。
【課題を解決するための手段】
【０００８】
従って、本発明では、不揮発性のフローティングゲートメモリセルは、第１導電型の基板を備えている。第２導電型の第１及び第２領域は、基板内にあって、互いに離間されて、それらの間にチャンネル領域を画成する。第１ゲートが基板から絶縁され、チャンネル領域の第１部分の上及び第１領域の上に配置されて、それに実質的に容量性結合される。第２ゲートは、基板から絶縁され、第１ゲートから離間されると共に、第１部分とは異なるチャンネル領域の第２部分の上に配置され、第２領域にほとんど又は全く重畳しない。
【発明を実施するための最良の形態】
【０００９】
図２を参照すれば、本発明の単一ポリのフローティングゲートメモリセル３０の第１実施形態が断面図で示されている。このセル３０は、Ｐ型基板３２に形成される。Ｎ＋＋型の第１領域３４が基板３２に形成される。深いＮ−ウェル３６を伴うＮ＋＋型の第２領域３６が、第１領域３４から離間されて、基板３２に形成される。第１領域３４と第２領域３６との間には連続的チャンネル領域４２が画成される。好ましくはポリシリコンで作られた第１ゲート３８がチャンネル領域４２の一部分の上に配置される。この第１ゲート３８から離間された第２ゲート４０、即ちフローティングゲート（これも好ましくはポリシリコンで作られた）が、チャンネル領域４２の別の部分の上に配置され、そして実質的に第２領域３６の上に配置されることで第２領域に実質的に容量性結合される。第１ポリシリコンゲート３８及びフローティングゲート４０は、同じ処理段階で形成されるのが好ましい。
【００１０】
動作中に、デバイス３０をプログラムするために、接地電圧又は＋０．５ボルトのような低電圧が第１領域に印加される。＋７から＋１０ボルトの高い電圧が第２領域３６に印加される。＋２ボルトのような正電圧が第１ゲート３８に印加される。これは、第１ゲート３８が上に配置されたチャンネル領域４２の一部分をターンオンするに充分である。第１領域３４からの電子は、第２領域３６の高い正電圧に引き付けられる。しかしながら、第１ゲート３８と第２ゲート４０との間の接合部では、電子がギャップ５３において急激な電圧上昇を経験する。というのは、第２ゲート４０が第２領域３６に実質的に容量性結合され、例えば、＋５から＋８ボルトの有効電圧を有するからである。従って、電子は、第１及び第２ゲート３８及び４０を基板３２から各々分離する絶縁体５０を通して加速される。電子は、フローティングゲートとして働く第２ゲート４０に注入される。
【００１１】
セル３０を消去するために、デバイス３０に紫外線露出を受けさせることができる。しかしながら、以下で明らかとなるように、デバイス３０は、その場で、電気的に消去されてもよい。
【００１２】
図３を参照すれば、本発明のメモリセル１３０の第２実施形態の断面図が示されている。図２に示すメモリセル３０と同様に、メモリセル１３０は、Ｐ型基板３２で作られる。この基板３２内には、Ｎ＋型材料の第１領域３４、Ｎ−ウェルを伴うＮ＋材料の第２領域３６、及びこれら第１領域３４と第２領域３６との間のＮ＋材料の第３領域３７がある。第３領域３７は、第１領域３４及び第２領域３６から離間され、２つのチャンネル領域、即ち第３領域３７と第１領域３４との間の第１チャンネル領域４１、及び第３領域３７と第２領域３６との間の第２チャンネル領域４３を画成するように働く。更に、ＬＤＤ（軽いドープドレイン）延長部３５が第１領域３４から延びて、その一体的部分を形成する。
【００１３】
第１ゲート３８は、第１チャンネル領域４１の全体の上に配置され、ＬＤＤ３５を伴う第１領域３４と第３領域３７との間にある。フローティングゲート４０である第２のポリシリコンゲート４０は、第３領域３７と第２領域３６との間で第２チャンネル領域４３の実質的に全体の上に配置される。更に、第２ゲート４０は、実質的に第２領域３６の上に延び、従って、それに実質的に容量性結合される。
【００１４】
デバイス１３０の動作は、デバイス３０の動作と非常に類似している。低電圧又は接地電圧が第１領域３４に印加される一方、高い正電圧が第２領域３６に印加される。正電圧が第１ゲート３８に印加されて、第１チャンネル領域４１をターンオンする。電子が、第１領域３４から、ＬＤＤ３５を通り、チャンネル領域４１を経て、第３領域３７へ移動する。第２ゲート４０は、第２領域３６に実質的に容量性結合されるので、第２ゲート４０は、高い電圧を経験する。次いで、第３領域３７の電子が、小さなギャップ５４を経て第２ゲート４０からの高電圧電位を経験し、絶縁領域５０を経て第２ゲート４０へ注入されて、フローティングゲート４０をプログラミングする。
【００１５】
消去動作は、ＵＶ消去により行うこともできるし、又は以下に述べるように、電気的動作を通じて行うこともできる。
【００１６】
図４を参照すれば、本発明のメモリセル２３０の第３実施形態の断面図が示されている。このメモリセル２３０は、図３に示すメモリセル１３０に類似している。メモリセル２３０とメモリセル１３０との間の唯一の相違は、第２ゲート４０が第２チャンネル領域４３の全体の上に配置されていないことである。むしろ、第２チャンネル４３の一部分の上だけに配置されている。他の全ての観点で、メモリセル２３０は、メモリセル１３０と同じである。従って、メモリセル２３０は、Ｐ型基板３２を備えている。この基板３２内には、Ｎ＋型材料の第１領域３４と、Ｎ−ウェルを伴うＮ＋材料の第２領域３６と、これら第１領域３４と第２領域３６との間のＮ＋材料の第３領域３７とがある。第３領域３７は、第１領域３４及び第２領域３６から離間されて、２つのチャンネル領域、即ち第３領域３７と第１領域３４との間の第１チャンネル領域４１、及び第３領域３７と第２領域３６との間の第２チャンネル領域４３を画成するように働く。更に、ＬＤＤ（軽いドープドレイン）延長部３５が第１領域３４から延びて、その一体的部分を形成する。
【００１７】
第１ゲート３８は、第１チャンネル領域４１の全体の上に配置され、ＬＤＤ３５を伴う第１領域３４と第３領域３７との間にある。フローティングゲート４０である第２のポリシリコンゲート４０は、第３領域３７と第２領域３６との間で第２チャンネル領域４３の一部分の上に配置される。更に、第２ゲート４０は、実質的に第２領域３６の上に延び、従って、それに実質的に容量性結合される。
【００１８】
メモリセル２３０の動作において、メモリセル２３０をプログラムするためのプログラミング動作は、この場合も、メモリセル１３０に対するプログラミング動作と同様である。メモリセル２３０をプログラミングするために、低電圧又は接地電圧が第１領域３４に印加される一方、高い正電圧が第２領域３６に印加される。正電圧が第１ゲート３８に印加されて、第１チャンネル領域４１をターンオンする。電子が、第１領域３４から、ＬＤＤ３５を通り、チャンネル領域４１を経て、第３領域３７へ移動する。第２ゲート４０は、第２領域３６に実質的に容量性結合されるので、第２ゲート４０は、高い電圧を経験する。第３領域３７の電子が、第２領域３６の高い正電位に引き付けられて、ギャップ５５を通してチャンネル領域４３を横断し始める。しかしながら、それらは、第２ゲート４０からの高電圧電位も経験し、絶縁領域５０を経て第２ゲート４０へ注入されて、フローティングゲート４０をプログラミングする。
【００１９】
最終的に、消去動作は、ＵＶ消去により行うこともできるし、又は以下に述べるように、電気的動作を通じて行うこともできる。
【００２０】
図５を参照すれば、フローティングゲート４０を消去するためにセル３０、１３０又は２３０と共に使用される構造体６０が示されている。図５に示すのは、図２−４に直交する方向即ちそれに垂直な方向の断面図である。従って、構造体６０は、構造体３０、１３０又は２３０とでＬ字型構造を形成する。図５に示す消去部分は、ポリシリコンゲート４０及び第２領域３６の継続部分で構成される。Ｎ型導電型のウェルを含む第４領域４８は、第２領域３６から離間される。この第４領域４８と第２領域３６との間には、ＳＴＩ（浅いトレンチ分離）５２のような絶縁領域５２がある。第２領域３６と第４領域４８との間のチャンネル領域全体の上にフローティングゲート４０が配置される。
【００２１】
フローティングゲート４０を消去するために、７−９．５ボルトのような高い正電圧が第４領域のコンタクト４８に印加される。接地又はゼロボルトのような低い電圧が第２領域３６に印加される。第２領域３６は、フローティングゲート４０に高度に容量性結合されるので、フローティングゲート４０も実質的にゼロ電圧を経験する。フローティングゲート４０の電子は、ウェル４８の高い正電圧に引き付けられ、そしてファウラー・ノルドハイム(Fowler-Nordheim)のメカニズムにより、フローティングゲート４０から絶縁体５０を経てウェル４８へトンネル作用する。ＳＴＩ５２即ち絶縁領域５２は、キャリアが、消去動作中に第２領域３６と第４領域４８との間のチャンネル領域を移動するのを防止するために維持される。
【００２２】
図６を参照すれば、図２−４に示すセル３０、１３０及び２３０と共に使用して、これらのセルに示されるフローティングゲート４０を消去させる別の構造体１６０の断面図が示されている。この構造体１６０は、図５に示す構造体６０と同様である。従って、図６に示すのは、図２−４に示す平面に垂直な平面において構造体１６０がセル３０、１３０又は２３０とでＬ字型構造を形成している状態の断面図である。図６に示す消去部分は、ポリシリコンゲート４０及び第２領域３６の継続部で構成される。Ｎ型導電型ウェルを含む第４領域４８は、第２領域３６から離間される。第４領域４８と第２領域３６との間には、ＳＴＩ（浅いトレンチ分離）５２のような絶縁領域５２がある。フローティングゲート４０は、第２領域３６と第４領域４８との間でチャンネル領域全体の上に配置される。しかしながら、図５に示す構造体６０とは対照的に、構造体１６０は、浅い第４領域４８を有する。従って、ＳＴＩ５２は、第４領域４８と第２領域３６との間の領域全体をカバーしない。フローティングゲート４０は、第４領域４８と第２領域３６との間のチャンネル領域の上に配置される。この場合も、動作中に、構造体６０と同様に、接地電圧又はゼロボルトが第２領域３６に印加される。フローティングゲート４０は、第２領域３６に強力に容量性結合されているので、もれも、実質的にゼロ電圧又は接地電圧を経験する。第４領域４８にかかる正の高電圧は、領域４８が、その物理的領域４８を越えて膨張する接合を生成するようにさせる。この接合は、フローティングゲート４０の下で膨張し、そしてファウラー・ノルドハイムのメカニズムを通じて、フローティングゲート４０からの電子が第４領域４８の下の接合へとトンネル作用する。それ故、構造体６０と構造体１６０との間の唯一の相違は、構造体６０では、フローティングゲート４０からの電子がＮウェル領域４８へ直接トンネル作用するが、構造体１６０では、フローティングゲート４０からの電子が領域４８への電圧の印加で生成される接合へトンネル作用することである。
【００２３】
図７を参照すれば、消去を達成するための構造体２６０の断面図が示されている。この構造体２６０は、図２−４に示すセル構造体３０、１３０又は２３０と共に使用することができる。図７に示すのは、図２−４に平行な断面図である。図７に示す構造体において、フローティングゲート４０は、第２領域３６の全体の上に、それを越えて延びている。第２導電型の第４領域４８は、第１領域３４及び第２領域３６と同一直線状にある。従って、全構造体２６０は、直線形状である。構造体６０及び１６０の説明と同様に、ＳＴＩ領域５２は、第２領域３６と第４領域４８との間のチャンネル領域にある。消去中に、第２領域３６は、接地電圧又は低電圧のソースに接続される。これは、フローティングゲート４０に高度に容量性結合される。正の高電圧が第４領域４８に印加される。ファウラー・ノルドハイムのトンネルメカニズムにより、フローティングゲート４０からの電子は、デバイス６０及び１６０について前述した動作と各々同様に、絶縁体５０を通して第４領域４８の下のウェル４８へトンネル作用されるか、或いは第４領域４８に印加される正電圧により生成される接合を通してトンネル作用される。
【００２４】
以上の説明から、ＣＭＯＳプロセスの慣習に適合する新規な単一ゲートのフローティングゲートメモリセルが開示されたことが明らかであろう。単一ゲートのＯＴＰ（ワンタイムプログラマブル）デバイスは、一回だけプログラム可能なデバイスでもよいし、或いは消去構造体の追加により、何回でもプログラム可能なデバイスでもよい。
【図面の簡単な説明】
【００２５】
【図１】従来技術のフローティングゲートメモリセルの断面図で、プログラムのメカニズムを示す図である。
【図２】本発明のフローティングゲートメモリセルの第１実施形態の断面図で、プログラムのメカニズムを示す図である。
【図３】本発明のフローティングゲートメモリセルの第２実施形態の断面図で、プログラムのメカニズムを示す図である。
【図４】本発明のフローティングゲートメモリセルの第３実施形態の断面図で、プログラムのメカニズムを示す図である。
【図５】図２ないし４に示す断面図に対して垂直な平面で見た断面図で、第１、第２及び第３実施形態と共に使用されるべきフローティングゲートメモリセルの第４実施形態の一部分を示し、消去のメカニズムを示す図である。
【図６】図２ないし４に示す断面図に対して垂直な平面で見た断面図で、第１、第２及び第３実施形態と共に使用されるべきフローティングゲートメモリセルの第５実施形態の一部分を示し、消去のメカニズムを示す図である。
【図７】図２ないし４に示す断面図に対して平行な平面で見た断面図で、第１、第２及び第３実施形態と共に使用されるべきフローティングゲートメモリセルの第６実施形態の一部分を示し、消去のメカニズムを示す図である。
【符号の説明】
【００２６】
１０：従来の単一ゲートＥＰＲＯＭデバイス
１２：Ｎ型基板
１４：第１領域
１６：第２領域
１８：第３領域
２０：第１ゲート
２２：第２ポリシリコンゲート
２４：第１チャンネル領域
２６：第２チャンネル領域
３０：単一ポリのフローティングゲートメモリセル
３２：基板
３４：第１領域
３５：ＬＤＤ（軽いドープドレイン）
３６：第２領域
３７：第３領域
３８：第１ゲート
４０：第２ゲート
４１：第１チャンネル領域
４２：チャンネル領域
４３：第２チャンネル領域
５３：ギャップ
１３０：メモリセル
２３０：メモリセル
【図１】
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【図２】
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【図７】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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