(57)【要約】【課題】プラズマダメージの少ない高品質のシリコン層を形成することのできるプラズマＣＶＤ工程を含む薄膜トランジスタの製造方法を提供すること。【解決手段】シリコン層７をプラズマＣＶＤ法で形成する際に、ソース電極４またはドレイン電極５の少なくとも一方、およびドープシリコン層６と導電性基板２が電気的に接合され、かつ導電性基板２が接地されているので、導電性基板２に電子を蓄積しにくくできる。したがって、正イオンの衝突によるプラズマダメージの少ない高品質のシリコン層７を形成できる。【選択図】図３
2007251104.tif 000002
【特許請求の範囲】
【請求項１】
導電性基板を備えた薄膜トランジスタの製造方法であって、
前記導電性基板の上に下地絶縁層を形成する下地絶縁層形成工程と、
前記下地絶縁層にコンタクトホールを形成するコンタクトホール形成工程と、
前記薄膜トランジスタのソース電極およびドレイン電極の少なくとも一方を前記コンタ
クトホールを介して前記導電性基板に電気的に接合するように形成するコンタクト工程と
、
ドープシリコン層を、前記ソース電極、前記ドレイン電極、および前記下地絶縁層上に
形成するドープシリコン層形成工程と、
前記導電性基板を接地しながら、シリコン層をプラズマＣＶＤ法によって前記ドープシ
リコン層の上に形成するプラズマＣＶＤ工程と、
前記ドープシリコン層と前記シリコン層とをエッチングして素子分離する素子分離工程
とを含む
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタの製造方法において、
前記ドープシリコン層形成工程の後に、
前記薄膜トランジスタのチャネル領域の前記ドープシリコン層をエッチングによって除
去するドープシリコン層エッチング工程を含む
ことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、順スタガ型構造の薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
順スタガ型構造の薄膜トランジスタの製造方法としては、基板上にソース電極およびド
レイン電極を形成する工程と、これらの電極の上にオーミックなコンタクトを取るために
Ｎ型若しくはＰ型のドープシリコン層を形成する工程と、さらにその上に能動層となるシ
リコン層を堆積およびパターニングする工程と、ゲート絶縁層を堆積する工程と、ゲート
電極を堆積する工程とを含むものが知られている（特許文献１および２参照）。
【０００３】
【特許文献１】特開平５−９５１１７号公報（３頁、図１）
【特許文献２】特開平１１−２６７７２号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これらの製造方法に用いられる基板には、絶縁性の基板が用いられている。このため、
シリコン層をプラズマＣＶＤ（Chemical  Vapor  Deposition）法によって堆積すると、
電界に追従しやすい電子が基板に蓄積し、基板上のシリコン層への正イオンの衝突による
プラズマダメージが発生する。したがって、プラズマダメージにより、シリコン層の品質
が低下する。
本発明の目的は、プラズマダメージの少ない高品質のシリコン層を形成することのでき
るプラズマＣＶＤ工程を含む薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の薄膜トランジスタの製造方法は、導電性基板を備えた薄膜トランジスタの製造
方法であって、前記導電性基板の上に下地絶縁層を形成する下地絶縁層形成工程と、前記
下地絶縁層にコンタクトホールを形成するコンタクトホール形成工程と、前記薄膜トラン
ジスタのソース電極およびドレイン電極の少なくとも一方を前記コンタクトホールを介し
て前記導電性基板に電気的に接合するように形成するコンタクト工程と、ドープシリコン
層を、前記ソース電極、前記ドレイン電極、および前記下地絶縁層上に形成するドープシ
リコン層形成工程と、前記導電性基板を接地しながら、シリコン層をプラズマＣＶＤ法に
よって前記ドープシリコン層の上に形成するプラズマＣＶＤ工程と、前記ドープシリコン
層と前記シリコン層とをエッチングして素子分離する素子分離工程とを含むことを特徴と
する。
【０００６】
この発明によれば、シリコン層をプラズマＣＶＤ法で形成する際に、ソース電極または
ドレイン電極の少なくとも一方、およびドープシリコン層と導電性基板が電気的に接合さ
れ、かつ導電性基板が接地されているので、導電性基板に電子が蓄積しにくい。したがっ
て、正イオンの衝突によるプラズマダメージの少ない高品質のシリコン層が形成される。
【０００７】
本発明では、前記ドープシリコン層形成工程の後に、前記薄膜トランジスタのチャネル
領域の前記ドープシリコン層をエッチングによって除去するドープシリコン層エッチング
工程を含むのが好ましい。
この発明では、チャネル領域のドープシリコン層のみエッチングを行うので、狭いチャ
ネル領域以外は、ソース電極またはドレイン電極のどちらか一方を介して、導電性基板と
電気的に接続されており、より効率的に正イオンの衝突によるプラズマダメージの少ない
シリコン層が形成される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を具体化した実施形態について図面に基づいて説明する。
図１には、本実施形態に係る薄膜トランジスタ１の概略断面図が示されている。
薄膜トランジスタ１は、順スタガ型構造を有している。
薄膜トランジスタ１は、導電性基板２と下地絶縁層３とソース電極４とドレイン電極５
とソース領域のドープシリコン層６１とドレイン領域のドープシリコン層６２とシリコン
層７１とゲート絶縁層８とゲート電極９とを備えている。さらに図１には、容量保持部１
０も併せて記載している。
【０００９】
導電性基板２上には、下地絶縁層３が形成されている。そして、下地絶縁層３には、コ
ンタクトホール１１が形成されている。
コンタクトホール１１には、ドレイン電極５から延長されて接合用電極５１が形成され
、これらは導電性基板２と電気的に接続されている。本実施形態では、ドレイン電極５が
導電性基板２に電気的に接続されているが、ソース電極４が接続されていてもよい。
つまり、接合用電極５１が形成された電極側が、ソース電極４として働くか、ドレイン
電極５として働くかは、次のように決まるので、作動状態によってソース電極４またはド
レイン電極５のどちらか一方の一部がコンタクトホール１１に形成されたことになる。
導電性基板２を接地した状態で薄膜トランジスタ１を作動させれば、ドレイン電極５と
して働き、導電性基板２を正電位にして作動させた場合は、ソース電極４として働く。
【００１０】
ソース電極４およびドレイン電極５は、チャネル領域１５を挟むように形成され、オー
ミックなコンタクトを取るために、これらの電極の一部にはソース領域のドープシリコン
層６１とドレイン領域のドープシリコン層６２が形成されている。そして、シリコン層７
１が、薄膜トランジスタ１のチャネル領域１５をまたぐように、ソース領域のドープシリ
コン層６１とドレイン領域のドープシリコン層６２にかけて形成されている。
【００１１】
ゲート絶縁層８は、ソース電極４とドレイン電極５とソース領域のドープシリコン層６
１とドレイン領域のドープシリコン層６２とシリコン層７１とを覆うように形成されてい
る。そして、チャネル領域１５上のゲート絶縁層８上には、ゲート電極９が形成されてい
る。
【００１２】
容量保持部１０は、下部電極１２とゲート絶縁層８とゲート絶縁層８上に形成された上
部電極１３からなる。
下部電極１２は、コンタクトホール１１に形成された接合用電極５１から延長されて形
成されている。下部電極１２上には、ゲート絶縁層８が形成され、その上に上部電極１３
が形成されている。
【００１３】
図２には、本実施形態に係る薄膜トランジスタ１の製造方法を示すフロー図が示されて
いる。
薄膜トランジスタ１の製造方法は、下地絶縁層形成工程（Ｓ１）とコンタクトホール形
成工程（Ｓ２）とコンタクト工程（Ｓ３）とドープシリコン層形成工程（Ｓ４）とドープ
シリコン層エッチング工程（Ｓ５）とプラズマＣＶＤ工程（Ｓ６）と素子分離工程（Ｓ７
）とを含む。
【００１４】
図３には、薄膜トランジスタ１の製造方法の各工程における概略断面図が示されている
。
図３（ａ）には、下地絶縁層形成工程（Ｓ１）が示されている。
図３（ａ）において、導電性基板２の上に、下地絶縁層３を形成する。
導電性基板２の材質としては、ステンレス等を用いることができる。
下地絶縁層３は、ＣＶＤ法、スパッタリング法等によって形成できる。下地絶縁層３の
材料としては、酸化シリコン、窒化シリコン、窒酸化シリコン等の絶縁性シリコン材料や
酸化アルミニュウム等のセラミック材料を用いることができる。また、導電性基板２を酸
化性雰囲気でアニールしたり、陽極酸化処理を施すことで得られる絶縁膜を下地絶縁層３
として用いることができる。特に、導電性基板２がステンレスの場合、その表面に形成さ
れる酸化クロムの不動態皮膜を下地絶縁層３として用いることができる。
【００１５】
図３（ｂ）には、コンタクトホール形成工程（Ｓ２）が示されている。
図３（ｂ）において、下地絶縁層３にコンタクトホール１１を形成する。
下地絶縁層３の一部をエッチング等により、導電性基板２が露出するまで除去し、コン
タクトホール１１を開口する。
【００１６】
図３（ｃ）には、コンタクト工程（Ｓ３）が示されている。
図３（ｃ）において、薄膜トランジスタ１のソース電極４またはドレイン電極５の少な
くとも一方を延長して接合用電極５１をコンタクトホール１１に形成し、コンタクトホー
ル１１を介して導電性基板２に電気的に接合する。本実施形態では、ドレイン電極５およ
び容量保持部１０の下部電極１２を接合用電極５１と一体で同時に形成し、接合用電極５
１をコンタクトホール１１を介して導電性基板２に電気的に接合するように形成している
。
ドレイン電極５、容量保持部１０の下部電極１２、接合用電極５１およびソース電極４
は、インジウム錫酸化物、モリブデン、銅等の金属材料をスパッタリング法等を用いて堆
積する。堆積されたこれらの金属材料をパターンニングして、それぞれの電極が得られる
。
【００１７】
導電性基板２にステンレスを用いた場合には、接合用電極５１形成の際、以下の処理を
行うとよい。コンタクトホール１１を開口した箇所の導電性基板２の表面には、大気中で
不動態皮膜が形成されるため、接触不良の原因となりうるからである。
具体的には、金属材料を例えばスパッタリングによって形成する直前に、真空中で導電
性基板２の表面をプラズマに曝し、不動態皮膜を除去するなどの処理を行なうことによっ
て、当該問題に対処することができる。
【００１８】
図３（ｄ）には、ドープシリコン層形成工程（Ｓ４）が示されている。
図３（ｄ）において、ドープシリコン層６を導電性基板２の上に形成する。
後に薄膜トランジスタ１のソース・ドレイン領域となる、リンもしくはボロンを多量に
含んだドープシリコン層６を形成する。
ドープシリコン層６の堆積は、シランとホスフィンもしくはジボランを混合し、プラズ
マＣＶＤ法によって直接堆積することが一般的であるが、真性のシリコン層を堆積した後
、イオン注入によってリンもしくはボロンをシリコン層に導入し、ドープシリコン層６を
形成してもよい。更にポリシランやシクロペンタシラン等を混合した液体シリコン材料に
黄燐やデカボラン等を混合した溶液をスピンコートによって塗布し、アニールすることで
堆積してもよい。
【００１９】
図３（ｅ）には、ドープシリコン層エッチング工程（Ｓ５）が示されている。
図３（ｅ）において、薄膜トランジスタ１のチャネル領域１５のドープシリコン層６を
エッチングによって除去する。
これによって、チャネル領域１５の極狭い領域以外は、ソース電極４またはドレイン電
極５のどちらか一方を介して、導電性基板２と導通していることになる。
【００２０】
図３（ｆ）には、プラズマＣＶＤ工程（Ｓ６）が示されている。
図３（ｆ）において、導電性基板２を接地しつつ、シリコン層７をプラズマＣＶＤ法に
よって形成する。本実施形態では、アモルファスシリコン層を形成する。
具体的には、原料ガスであるモノシランを１００ｓｃｃｍ流し、４３０℃の堆積温度で
６０秒間の処理を行なうことでシリコン層７をおよそ５０ｎｍ堆積する。この時、プラズ
マＣＶＤ装置の電極を導電性基板２と接合し、プラズマＣＶＤ装置の電極を接地する。こ
れによって、チャネル領域１５の極狭い領域以外の基板表面は、導電性基板２と、ソース
電極４またはドレイン電極５のどちらか一方を介して接地していることになる。
【００２１】
図３（ｇ）には、素子分離工程（Ｓ７）が示されている。
図３（ｇ）において、ドープシリコン層６とシリコン層７とをエッチングして素子分離
する。
ソース、ドレイン領域およびチャネル領域１５となるシリコン層７以外の領域をエッチ
ングし、素子分離およびソース・ドレイン領域の形成を行なう。
具体的には、ＣＦ4ガスとＯ2ガスを１：１の割合で混合してチャンバーに導入しながら
チャンバー内を１０Ｐａに維持し、リモートプラズマによって印加電力７５０Ｗで、ドー
プシリコン層６とシリコン層７のエッチングを行う。
なお、本実施形態ではドライエッチングを用いたが、硝酸やフッ酸などを用いたウェッ
トエッチングでも構わない。
【００２２】
図３（ｈ）には、ゲート絶縁層８の形成工程が示されている。
図３（ｈ）において、ゲート絶縁層８を成膜する。
ゲート絶縁層８の成膜室内にテトラエトキシシランガス（ＴＥＯＳ）とＯ2ガスを流量
比１：５０で導入し、堆積室内圧力を１７５Ｐａに調節する。室内のガス圧力が安定した
らＲＦ放電を開始し、ゲート絶縁層８の成膜を開始する。ＲＦ電力は１．３ｋＷである。
成膜は１００（ｎｍ／ｍｉｎ）の成膜速度でおこなった。これにより、ゲート絶縁層８を
およそ１００ｎｍ成膜した。
【００２３】
図３（ｉ）には、ゲート電極９および保持容量用の上部電極１３の形成工程が示されて
いる。
図３（ｉ）において、ゲート電極９および容量保持部１０の上部電極１３となる薄膜を
ＰＶＤ法やＣＶＤ法などで堆積する。
通常はゲート電極９とゲート配線は同一材料にて同一工程で作られるため、この材質は
電気抵抗が低いことが望まれる。本実施形態では膜厚が６００ｎｍのタンタル薄膜をスパ
ッタ法により成膜する。タンタル薄膜を成膜する際の基板温度は１８０℃であり、スパッ
タガスとして窒素ガスを６．７％含むアルゴンガスを用いる。このように成膜したタンタ
ル薄膜は結晶構造がα構造となっており、その比抵抗はおよそ４０μΩｃｍである。成膜
後のタンタル薄膜に対しパターニングを行ない、ゲート電極９および上部電極１３を形成
し、順スタガ型構造の薄膜トランジスタ１が完成する。
【００２４】
このような実施形態によれば、以下の効果がある。
（１）シリコン層７をプラズマＣＶＤ法で形成する際に、ソース電極４またはドレイン
電極５の少なくとも一方、およびドープシリコン層６と導電性基板２が電気的に接合され
、かつ導電性基板２が接地されているので、導電性基板２に電子を蓄積しにくくできる。
したがって、正イオンの衝突によるプラズマダメージの少ない高品質のシリコン層７を形
成できる。
【００２５】
（２）チャネル領域１５のドープシリコン層６のみエッチングを行うので、狭いチャネ
ル領域１５以外は、ソース電極４またはドレイン電極５のどちらか一方を介して、導電性
基板２と電気的に接続させることができ、より効率的に正イオンの衝突によるプラズマダ
メージの少ないシリコン層７を形成できる。
【００２６】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる
範囲での変形、改良等は本発明に含まれるものである。
例えば、シリコン層７として、高品質なアモルファスシリコン層を堆積したが、高品質
なポリシリコン層を直接堆積しても良い。また、この高品質なアモルファスシリコン層を
結晶化することによってポリシリコン層を形成しても良い。
結晶化は、プリカーサ層であるアモルファスシリコン層の質に依存する。したがって、
本発明によって高品質で緻密なアモルファスシリコン層が形成できるため、結晶化したポ
リシリコン層は従来技術で形成したポリシリコン層よりも高品質な膜が形成できる。
【産業上の利用可能性】
【００２７】
本発明によって作成した順スタガ型構造の薄膜トランジスタ１は、例えば有機ＥＬ（El
ectroluminescence）ディスプレイ用画素素子２０に利用可能である。有機ＥＬディスプ
レイ用画素素子２０に使用する場合には、例えば、図４、５、６、７に示した構成となる
。
図４は、有機ＥＬディスプレイ用画素素子２０の概略断面図を示している。図３に示し
た工程後、層間絶縁膜２１を形成し、コンタクトホール２２を層間絶縁膜２１のソース電
極４の位置に開口し、画素電極２３をソース電極４と電気的に接続するように形成するこ
とによって、有機ＥＬディスプレイ用画素素子２０が得られる。
得られた有機ＥＬディスプレイ用画素素子２０と図示しない有機ＥＬおよび対向電極等
とによって、図５に示すディスプレイパネル１００を構成することができる。
【００２８】
図５は、ディスプレイパネル１００全体を示した模式図である。
本発明によって作成した順スタガ型構造の薄膜トランジスタ１によると、導電性基板２
とソース電極４またはドレイン電極５のどちらか一方が導電性基板２と導通しているため
、導電性基板２を電源３０の供給源として使用できる。
なお、通常は単一の配線３１から直接電源供給を行なっているが、このような場合画素
の両端と中心では、電圧降下が生じ、有機ＥＬディスプレイ用画素素子２０に供給される
電圧に不均一性が生じていた。それに対して、図５に示すように、導電性基板２の裏面の
数箇所から電源３０を供給するような構成とすれば、より確実に当該課題を克服すること
が可能である。
【００２９】
図６は、導電性基板２に電源３０を接続した場合における最も基本的な構成であり、電
流制御用トランジスタＤＲ（薄膜トランジスタ１に相当）と、データ書き込み用トランジ
スタＳＷ１、データ消去用トランジスタＳＷ２と、保持容量Ｃｓ（容量保持部１０に相当
）と有機ＥＬ２５で構成される。
この構成で特徴的な点は、電流制御用トランジスタＤＲを介して有機ＥＬ２５に電源を
供給する箇所Ｖｓｕｂが導電性基板２に接続されている点である。ＳＥＬによってＳＷ１
が選択されている期間に、ＤＡＴＡ線からＤＲのゲートにデータが書き込まれ、有機ＥＬ
２５が発光する。ＥＲＳによってＳＷ２が選択されている期間は、ＤＲのゲート電位がＶ
ｓｕｂに維持され、ＤＲのソース−ゲート間電位が０Ｖとなるので、ＤＲはオフ状態とな
る（消灯）。図６の構成では、Ｐ型トランジスタであるＤＲのソース電極がＶｓｕｂに接
続される構成となっている。かかる構成とすることによって、トランジスタのソース電位
が常に基板電位で安定化されるため、最良である。
図７は、図６に対して、ＤＲトランジスタの型をＮ型に代えた場合の最良な構成である
。この構成では、有機ＥＬ２５の対向電極に電源３０が接続されている。
【００３０】
図８には、ディスプレイパネル１００を利用した電子機器が示されている。
図８（ａ）には、携帯用コンピュータ８０の斜視図が示されている。
携帯用コンピュータ８０は、操作部８２と表示部８３とを備え、表示部８３にはディス
プレイパネル１００が設けられている。
図８（ｂ）には、携帯用電話機９０の斜視図が示されている。
携帯用電話機９０は、操作ボタン９１を備え、ディスプレイパネル１００が設けられて
いる。
【００３１】
本発明を実施するための最良の方法などは、以上の記載で開示されているが、本発明は
、これに限定されるものではない。すなわち、本発明は、主に特定の実施形態に関して説
明されているが、本発明の技術的思想および目的の範囲から逸脱することなく、以上述べ
た実施形態に対し、使用する材料、形状、数量その他の詳細な事項において、当業者が様
々な変形を加えることができるものである。
したがって、上記に開示した材料などを限定した記載は、本発明の理解を容易にするた
めに例示的に記載したものであり、本発明を限定するものではないから、それらの材料、
などの限定の一部もしくは全部の限定を外した記載は、本発明に含まれるものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る薄膜トランジスタの概略断面図。
【図２】薄膜トランジスタの製造方法を示すフロー図。
【図３】薄膜トランジスタの製造方法を示す概略断面図。
【図４】本発明に係る薄膜トランジスタを利用した有機ＥＬディスプレイ用画素素子の概略断面図。
【図５】有機ＥＬディスプレイ用画素素子を利用したディスプレイパネル全体を示した模式図。
【図６】導電性基板を電源として使用した場合における回路構成図。
【図７】ＤＲトランジスタの型をＮ型に代えた場合の最良な回路構成図。
【図８】（ａ）は、本発明に係る薄膜トランジスタを利用した携帯用コンピュータの斜視図、（ｂ）は、同じく携帯用電話機の斜視図。
【符号の説明】
【００３３】
１…薄膜トランジスタ、２…導電性基板、３…下地絶縁層、４…ソース電極、５…ドレ
イン電極、６…ドープシリコン層、７…シリコン層、１１…コンタクトホール、１５…チ
ャネル領域。
【図１】
2007251104.tif 000003
【図２】
2007251104.tif 000004
【図３】
2007251104.tif 000005
【図４】
2007251104.tif 000006
【図５】
2007251104.tif 000007
【図６】
2007251104.tif 000008
【図７】
2007251104.tif 000009
【図８】
2007251104.tif 000010