(57)【要約】      （修正有）【課題】寸法ばらつきを抑制した信頼性の高い半導体装置の製造方法を提供する。【解決手段】段差部４とパターン５が形成された半導体素子３をウエハ内に複数形成する際に、段差部４とウエハ外周に向かって段差部４より下流に形成されるパターン５との距離を３０００μｍ以上とする。あるいは、ウエハの中心を通る直線で２分割以上に分割した各領域で、素子形成領域内の素子パターンが異なる方向になるようにすることにより、回転塗布した素子形成領域のレジスト塗布ムラを小さくすることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の素子形成領域にそれぞれ段差部が形成されたウエハ上にレジストを塗布する工程を含む半導体装置の製造方法において、前記ウエハの中心を通る直線で２分割した一方の領域と他方の領域とで、前記素子形成領域内の素子パターンが１８０度回転させて形成されることを特徴とする半導体装置の製造方法。
【請求項２】
複数の素子形成領域にそれぞれ段差部が形成されたウエハ上にレジストを塗布する工程を含む半導体装置の製造方法において、前記ウエハの中心を通る直線で２分割以上に分割した各領域で、前記素子形成領域内の素子パターンが異なる方向になるように形成されることを特徴とする半導体装置の製造方法。
【請求項３】
ウエハ内に複数の段差部および寸法ばらつきが±０．０５μｍ以下の複数のパターンを形成する半導体装置の製造方法において、
前記段差部と該段差部に前記ウエハの外周側で隣接する前記パターンとの距離が３０００μｍ以上になるように形成することを特徴とする半導体装置の製造方法。
【請求項４】
ウエハ内に複数の段差部および複数のポリシリコンパターンを形成する半導体装置の製造方法において、
前記段差部と該段差部に前記ウエハの外周側で隣接する前記ポリシリコンパターンとの距離が３０００μｍ以上になるように形成することを特徴とする半導体装置の製造方法。
【請求項５】
ウエハ上に複数の素子形成領域にそれぞれ段差部を形成する工程と、前記ウエハ表面にポリシリコンを形成する工程と、前記ポリシリコン上にレジストを塗布する工程と、前記レジストをパターニングする工程と、前記レジストをマスクとして前記ポリシリコンをエッチングしてポリシリコンパターンを形成する工程とを含む半導体装置の製造方法において、
前記段差部と前記ポリシコンパターンとの距離が３０００μｍ以上であり、前記ウエハ内において、前記段差部を前記ポリシリコンパターンの内側に位置するように形成することを特徴とする半導体装置の製造方法。
【請求項６】
ウエハ上に隣接する第１、第２の素子形成領域にそれぞれ第１、第２の段差部を形成する工程と、前記ウエハ表面にポリシコンを形成する工程と、前記ポリシリコン上にレジストを塗布する工程と、前記レジストをパターニングする工程と、パターニングされた前記レジストをマスクとして前記ポリシリコンをエッチングして前記第１、第２の素子形成領域それぞれに第１、第２のポリシリコンパターンを形成する工程とを含む半導体装置の製造方法において、
前記第１のポリシコンパターンを介して前記第１の段差部の反対側に形成される前記第２の前記段差部と前記第１のポリシリコンパターンとの距離が３０００μｍ以上であり、前記ウエハ内において、第１の段差部を前記第１のポリシリコンパターンの外側に位置するように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチなどの段差を有したウエハにスピンコート法によりレジストを塗布する半導体装置の製造方法に関し。特に素子形成パターンの配置に関する。
【背景技術】
【０００２】
図５は、ウエハの平面図であり、図６は、図５の領域４１の一部拡大図である。ウエハ４０には、トレンチ横型パワーＭＯＳＦＥＴ（以下ＴＬＰＭと記す）部１００とその制御回路部２００を備えた半導体素子３００を複数形成される。
【０００３】
図７は、図６のＡ−Ａ線での要部断面図である。
【０００４】
ＴＬＰＭ部１００には、図７に示すように、ｎ型ＴＬＰＭ４００が記載されている。ｎ型ＴＬＰＭ４００は、半導体基板４１の表面層に形成されたｐウェル領域１０１内にトレンチ１０２を有し、トレンチ１０２の底部および側部にドリフト領域１０３を有し、このドリフト領域１０３の表面層にはトレンチ１０２の底部にドレイン領域１０７を有し、トレンチ１０２の両側にｐチャネル領域１０４を有し、このｐチャネル領域内にｎソース領域１０８とｐコンタクト領域１０９を有する。また、トレンチ１０２内には、側壁にゲート絶縁膜１０５を介してゲート電極１０６が形成され、その内側に層間絶縁膜１１０を介してｎドレイン領域１０７と接続するドレインコンタクト電極１１１を有する。ｎソース領域１０８とｐコンタクト領域１０９にはソースコンタクト電極１１２が接続され、ソースコンタクト電極１１２にソース電極１１３が接続され、ドレインコンタクト電極１１１にはドレイン電極１１４が接続されている。
【０００５】
また、制御回路部２００には、ｎ型プレーナＭＯＳＦＥＴ５００が記載されている。ｎ型プレーナＭＯＳＦＥＴ５００は、半導体基板４１の表面層に形成されたｐウェル領域２０１内にｐチャネル領域２０２が形成され、ｐチャネル領域２０２の表面層にｎソース領域２０５とｎドレイン領域２０６が形成され、ｎソース領域２０５とｎドレイン領域２０６との間のｐチャネル領域２０２の表面上にゲート絶縁膜２０３を介してゲート電極２０４が形成されている。ｎソース領域２０５にはソースコンタクト電極２０７が接続され、ｎドレイン領域２０６にはドレインコンタクト電極２０８が接続されている。ソースコンタクト電極２０７にソース電極２１０が接続され、ドレインコンタクト電極２０８にドレイン電極２０９が接続されている。
【０００６】
図８〜図２１は、図７で示す構造の製造過程における要部断面図である。
【０００７】
図８に記載のように、ｎ型半導体基板４１上にマスク（図示せず）を形成し、ｐウェル領域１０１およびｐウェル領域２０１を形成した後、半導体基板４１表面に酸化膜３０１を形成しパターニングした後、トレンチ１０２をドライエッチングにより形成する。酸化膜３０１を除去した後、図示せず窒化膜を形成パターニングして熱酸化することによりｎ型ＴＬＰＭおよびｎ型プレーナＭＯＳＦＥＴ５００などを分離するＬＯＣＯＳ酸化膜（図示せず）を形成する。窒化膜を除去後、図９に記載のように、レジスト３０２をスピンコート法により塗布し、図１０に記載のように、パターニングしてトレンチ１０２を開口する。次に、図１１に記載のように、レジスト３０２を除去しリンを拡散してドリフト領域１０４を形成する。その後、レジスト３０３をスピンコート法により塗布し、図１２に記載のように、レジスト３０３をパターニングして開口部にボロンをイオン注入する。次に、図１３に記載のように、レジスト３０３を除去しボロンを拡散しｐチャネル領域１０３およびｐチャネル領域２０２を形成した後、酸化膜３０４を熱酸化により形成し、ポリシリコン３０５をＣＶＤ法により堆積する。その後、図１４に示すように、スピンコート法によりレジスト３０６を塗布する。図１５に記載のようにレジスト３０６をパターニングし、図１６に記載のように、異方性ドライエッチングによりポリシリコン３０５をエッチングして、ｎ型ＴＬＰＭ４００のゲート電極１０６およびとｎ型プレーナＭＯＳＦＥＴ５００のゲート電極２０４を形成する。図１７に記載のように、レジスト３０６を除去後、レジスト３０７をスピンコート法により塗布し、図１８に記載のように、レジスト３０７をパターニングし、リンをイオン注入する。図１９に記載のように、レジスト３０７を除去しリンを拡散後、ｎ型ＴＬＰＭ４００のソース領域１０８、ｎ型プレーナＭＯＳＦＥＴ５００のソース領域２０５およびドレイン領域２０６を形成する。次に、レジスト（図示せず）をスピンコート法により塗布し、パターニングしボロンをイオン注入しレジスト（図示せず）を除去する。次に、図２０に記載のように、ボロンを拡散しｐコンタクト領域１０９を形成した後酸化膜３０８を堆積し、この酸化膜３０８を平坦化処理しさらにパターニングしてトレンチ１０２内の酸化膜３０８を除去しトレンチ１０２底部を露出させ、リンをイオン注入する。次に、図２１に記載のように、n型ＴＬＰＭ４００のソース領域１０８へのコンタクト孔および、n型プレーナＭＯＳＦＥＴ５００のソース領域およびドレイン領域へのコンタクト孔を形成し、図示しないバリアメタルをスパッタ成膜後、タングステンなどによりドレインコンタクト電極１１１、２０８とソースコンタクト電極１１２、２０７をＣＶＤなどで成膜する。その後、ドレインコンタクト電極１１１、２０８とソースコンタクト電極１１２、２０７をエッチバックしてＡｌ膜をスパッタで成膜してパターニングして図７のようにドレイン電極１１４、２０９およびソース電極１１３、２１０を形成する。その後、図示しない保護膜を形成する。
【０００８】
このような素子は特許文献１にも記載されている。
【０００９】
従来、一般に、半導体素子を製作する場合、パターニングの工程では、まずスピンコート法でレジスト（粘度４〜６０cP）をウエハ表面に塗布し、ステッパ方式の露光装置を用いて、塗布したレジストにパターンを形成する。このパターン化したレジストを必要または不要部のマスクとして、エッチングやイオン注入を行っている。これを繰返し下から上に必要な構造を積み上げて半導体素子を作製している。
【００１０】
なお、ステッパ方式の露光装置において一回の最大露光面は、例えば４００mm2であり、半導体素子１つが２５mm2であれば２４個の半導体素子を一回で露光することができる。この一回の露光を1ショットと呼んでいる。
【００１１】
半導体素子の製作過程において、表面に段差が生じる場合がある。ウエハ表面に段差がある場合、上述のスピンコート法によりレジストを塗布するとレジストの膜厚が不均一となり塗布ムラを生じたり、段差より外周側にレジストが塗れなかったりと問題があった。このような場合、レジストの滴下量を多くしたり、スピンコートの回転数を調整したりして対応してきた経緯がある（例えば、特許文献２参照）。
【００１２】
しかし、図８〜図２１で示したように、ウエハ表面から形成されたトレンチなどの深い段差がある場合は、これらの対策ではウエハ全面にレジストを塗布することは可能であるが、塗布むらを完全に無くすことは困難である。
【００１３】
今後トレンチは深く細くを要求されていることから、更に厳しい状況にある。別の対策としてレジストを塗布性の良い粘度の低い材料を使用することも効果的であるが、既存設備では使用するレジストの種類に限界があり簡単に種類を増やすことはできない。また従来のレジストは既存機種に適用しているため、従来の材料から切り替えることは現実的に難しい。
【特許文献１】特開2004-193535号公報
【特許文献２】特開2001-176775号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
レジストの塗布むらが発生した場合、段差に隣接するパターンの寸法がばらつくという問題があった。
【００１５】
パターニング寸法がばらつくとデバイスの特性もばらつくことになる。スピンコート法では、レジストをウエハ中心または中心付近に滴下しウエハを回転させて塗布するため、トレンチを有するＴＬＰＭ部１００が制御回路部２００よりウエハの中心部にあり、かつトレンチと制御回路部２００が近接している場合、図１４のような工程で、ｎ型プレーナＭＯＳＦＥＴ５００上のレジスト３０６の厚さがＴＬＰＭ部１００よりも薄くなることがある。このような場合、パターニングによりレジスト３０６の幅にばらつきが生じ、その下のゲート電極２０４の幅にばらつきが生じる。ゲート電極２０４の幅が狭くなった場合、しきい値が低くなってＯＮ・ＯＦＦの制御がしにくくなるという問題点がある。したがって、図１６のような、ポリシリコン３０５をパターニングする場合では、ポリシリコン幅の寸法ばらつきを≦±０．０５μmに抑える必要がある。
【００１６】
ポリシリコンパターンの他に素子分離アイソレーションを形成する場合も同様に寸法ばらつきを≦±０．０５μmに抑える必要がある。
【００１７】
ただし図１２や図１８のイオン注入の工程では、寸法がばらついても特性に影響が出にくいため、寸法ばらつきが≦±０．１μmの範囲であればよい。
【００１８】
上記のようなポリシリコンの寸法ばらつきについて実験した結果について以下に示す。
図２２は、実験用ウエハの平面図であり、図２３は、図２２の５１の拡大図である。図２２の５１〜５５は、それぞれ縦５個、横４個合計２０個の半導体素子からなり１ショット領域である。これは実験用ウエハであり、全ての半導体素子が同じ形状ではなく、図２３のように２つの半導体素子のみにトレンチ５６、５７が形成されている。
【００１９】
このような、実験用ウエハについて、図２２の１ショット領域５１〜５５それぞれの測定部５８〜６２においてポリシリコンパターンの寸法ばらつきを測定した。測定部５８〜６２は、図２３に示すように、トレンチ５７に対して左側に約５００μｍ離れ、トレンチ５６より約３０００μｍ離れたパターンである。なお実験に使用したレジストは東京応化工業株式会社製 TDMR−AR3400（８cP）である。
【００２０】
図２４は、トレンチ深さと寸法ばらつきを示すグラフである。トレンチ深さの異なるウエハに対して、同一条件にてパターニングを行ったものであり、測定部５８〜６２の５点間の標準偏差σと最大値，最小値の差（レンジ）を示している。ポイントが２点あるのは、それぞれ２枚のウエハを測定しているためである。図２４からトレンチ深さが深い場合パターニングの寸法がばらついていることがわかる。ここで測定部５８〜６２について、各点での寸法のばらつきを示したのが図２５である。図２５を見ると、測定部５８、５９、６０および６２では、トレンチ深さが異なっても寸法はばらつかず、測定部６１のみ寸法がばらついているといえる。よって、図２４および図２５から測定部６１の位置において寸法ばらつきが発生していることが分かる。
【００２１】
図２３において、測定部６１は１ショット領域５４内にあり、ウエハの左側のポイントであり、レジストの流れからみて上流側（ウエハの内周側）にトレンチ５７がありその距離が約５００μｍと短いため、ばらつく結果となったと考えられる。さらに測定部６０の結果からトレンチ５６がレジストの流れからみて上流側にあっても、その距離が３０００μｍと大きく離れている場合は、寸法がばらつかないことがわかる。
【００２２】
したがってトレンチなどの段差からの距離が５００μm程度に位置するパターンについて、レジストの流れからみて下流側（ウエハの外周側）のパターン寸法ばらつきが生じ、３０００μｍと大きく離れている場合には寸法はばらつかない。
【００２３】
この発明は、上述した従来技術による問題点を解消するため、トレンチなどの段差を形成する半導体装置の製造方法において、寸法精度が高くこれにより信頼性の高い半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２４】
この課題を解決するために、複数の素子形成領域にそれぞれ段差部が形成されたウエハ上にレジストを塗布する工程を含む半導体装置の製造方法において、前記ウエハの中心を通る直線で２分割した一方の領域と他方の領域とで、前記素子形成領域内の素子パターンが対称になるように形成されることとする。
【００２５】
また、複数の素子形成領域にそれぞれ段差部が形成されたウエハ上にレジストを塗布する工程を含む半導体装置の製造方法において、前記ウエハの中心を通る直線で２分割以上に分割した各領域で、前記素子形成領域内の素子パターンが異なる方向になるように形成されることとする。
【００２６】
また、複数の素子形成領域にそれぞれ段差部が形成されたウエハ上にレジストを塗布する工程を含む半導体装置の製造方法において、前記ウエハの中心を通る直線で２分割した一方の領域と他方の領域とで、前記素子形成領域内の素子パターンが１８０度回転させて形成されることとする。
【００２７】
また、ウエハ内に複数の段差部および寸法ばらつきが±０．０５μｍ以下の複数のパターンを形成する半導体装置の製造方法において、前記段差部と該段差部に前記ウエハの外周側で隣接する前記パターンとの距離が３０００μｍ以上になるように形成することとする。
【００２８】
また、ウエハ内に複数の段差部および複数のポリシリコンパターンを形成する半導体装置の製造方法において、前記段差部と該段差部に前記ウエハの外周側で隣接する前記ポリシリコンパターンとの距離が３０００μｍ以上になるように形成することとする。
【００２９】
また、ウエハ上に複数の素子形成領域にそれぞれ段差部を形成する工程と、前記ウエハ表面にポリシリコンを形成する工程と、前記ポリシリコン上にレジストを塗布する工程と、前記レジストをパターニングする工程と、前記レジストをマスクとして前記ポリシリコンをエッチングしてポリシリコンパターンを形成する工程とを含む半導体装置の製造方法において、前記段差部と前記ポリシコンパターンとの距離が３０００μｍ以上であり、前記ウエハ内において、前記段差部を前記ポリシリコンパターンの内側に位置するように形成することとする。
【００３０】
また、ウエハ上に隣接する第１、第２の素子形成領域にそれぞれ第１、第２の段差部を形成する工程と、前記ウエハ表面にポリシコンを形成する工程と、前記ポリシリコン上にレジストを塗布する工程と、前記レジストをパターニングする工程と、パターニングされた前記レジストをマスクとして前記ポリシリコンをエッチングして前記第１、第２の素子形成領域それぞれに第１、第２のポリシリコンパターンを形成する工程とを含む半導体装置の製造方法において、前記第１のポリシコンパターンを介して前記第１の段差部の反対側に形成される前記第２の前記段差部と前記第１のポリシリコンパターンとの距離が３０００μｍ以上であり、前記ウエハ内において、第１の段差部を前記第１のポリシリコンパターンの外側に位置するように形成することとする
【発明の効果】
【００３１】
本発明によれば、寸法精度が要求されるパターンの寸法ばらつきを要求レベル内に抑えることができるため、信頼性の高い半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３２】
図１から図３は、ウエハの要部平面図である。
【００３３】
図１〜図３において、ウエハ１に１ショット領域２が３２領域示されている。図４は、図１〜図３の１ショット領域２の拡大図である。図４に示すように、１ショット領域２には、２４個の半導体素子３が形成されるようになっている。半導体素子３内には、ウエハ表面から形成されたトレンチからなる段差部４とポリシリコンパターンからなるパターン５が形成されている。
【００３４】
半導体素子３ａ内においては、段差部４ａとパターン５ａとの距離が３０００μｍ以上となっている。しかし、パターン５ａに最も近い段差部４ｂは、パターン５ａを有する半導体素子３ａに隣接する半導体素子３ｂに形成される段差部４ｂとなる。この段差部４ｂとパターン５ａとの距離は約５００μｍとなっている。
【００３５】
図１〜図３に示す矢印は、1ショット領域２を露光する方向を示しており、図４の矢印の方向と同一方向である。
【００３６】
図４に示すように、段差部４ａとパターン５ａとの距離は３０００μｍ以上離れている。
【００３７】
図１は、ウエハの上半分とした半分とに２分割され露光方向が１８０℃異なるように露光される。このためウエハ上に形成される半導体素子３の素子パターンは上下の領域で対称となるように形成される。
【００３８】
このように、ウエハ内の上下で露光方向を１８０℃逆にして露光方向を２方向すると、レジスト（東京応化工業株式会社製 TDMR−AR3400（８cP））をスピンコート法により塗布する際、パターン５は、レジストの流れからみて段差部４の下流側に段差部４から３０００μm以上の距離を確保されて位置するため、レジストの塗布むらが抑制され、このレジストでパターニングされるパターン５のばらつきを抑制できる。これに対して、露光方向を全て同じ方向で行う場合は、図１のウエハの２分割された一方の領域は、レジストの流れから見て段差部４の下流に位置するパターン５との距離が約５００μｍであるため、従来技術のようにレジストに塗布むらが生じるためパターン５のばらつきが大きくなる。
【００３９】
図２では、露光する方向が３方向であり、図３では、露光する方向が４方向である。図２および図３の構成でも図１と同様にレジストの流れから見て段差部４の下流に位置するパターン５との距離が３０００μｍ以上であるので、パターン５のばらつきを抑制することができる。
【００４０】
露光方向が多いほうが、各半導体素子３に対するレジストの流れ方向は等しくなることから、ばらつきを低減することができる。
【００４１】
しかし、図２、図３の場合は、半導体素子３が正方形の場合に限られる。
【００４２】
以上の説明では、同じ半導体素子３ａ内にある段差部４ａとパターン５ａとの距離を３０００μｍ以上としたが、段差に近接する寸法精度が要求されるパターン（寸法ばらつき±０．０５μｍ）の位置を、レジストの流れからみてトレンチなどの段差の上流側に位置させ、レジストの流れからみて段差の下流側に段差から３０００μm以上を確保すればよいので、同じ半導体素子内にある段差部４ａとパターン５ａとの距離が３０００μｍより短い場合は、段差部４ｂとパターン５ａとの距離を３０００μｍ以上となるように形成し、このパターン５ａを段差部４ｂよりウエハの中心側に位置するように露光方向を変更して露光すればよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態にかかるウエハの平面図である。
【図２】本発明の実施の形態にかかるウエハの平面図である。
【図３】本発明の実施の形態にかかるウエハの平面図である。
【図４】図１〜図３の一部拡大図である。
【図５】一般的なウエハの平面図である。
【図６】図５の一部拡大図である。
【図７】図６の要部断面図である。
【図８】図７で示す構造の製造過程における要部断面図である。
【図９】図７で示す構造の製造過程における要部断面図である。
【図１０】図７で示す構造の製造過程における要部断面図である。
【図１１】図７で示す構造の製造過程における要部断面図である。
【図１２】図７で示す構造の製造過程における要部断面図である。
【図１３】図７で示す構造の製造過程における要部断面図である。
【図１４】図７で示す構造の製造過程における要部断面図である。
【図１５】図７で示す構造の製造過程における要部断面図である。
【図１６】図７で示す構造の製造過程における要部断面図である。
【図１７】図７で示す構造の製造過程における要部断面図である。
【図１８】図７で示す構造の製造過程における要部断面図である。
【図１９】図７で示す構造の製造過程における要部断面図である。
【図２０】図７で示す構造の製造過程における要部断面図である。
【図２１】図７で示す構造の製造過程における要部断面図である。
【図２２】従来技術の実験用ウエハの平面図である。
【図２３】図２２の一部拡大図である。
【図２４】トレンチ深さと寸法ばらつきを示す図である
【図２５】各測定部での寸法ばらつきを示す図である。
【符号の説明】
【００４４】
１  ウエハ
２  １ショット領域
３  半導体素子
４，４ａ，４ｂ  段差部
５，５ａ，５ｂ  パターン
【図１】
2007258295.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007258295.tif 000018
【図１７】
2007258295.tif 000019
【図１８】
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【図１９】
2007258295.tif 000021
【図２０】
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【図２１】
2007258295.tif 000023
【図２２】
2007258295.tif 000024
【図２３】
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【図２４】
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【図２５】
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