(57)【要約】【課題】デジタルフィルタによるイコライジング処理において、回路規模を増大させることなく、所望の信号処理を高精度に行う。【解決手段】デジタル入力データが入力されると、右シフタ１７が、レジスタ２４に格納された調整値に基づいて、固定小数点データを右シフトした後、フィルタ計算を行う。続いて、左シフタ２０〜２２が、レジスタ２４に格納された調整値に基づいて左シフトし、拡張した整数部を元に戻す。調整値変更回路２３は、バッファ１４に格納された固定小数点データの符号ビットと整数部の最上位ビットとを比較する。それらが一致していない場合、調整値変更回路２３は、右シフタ１８，１９にシフト制御信号を出力し、バッファ１４，１５に格納された固定小数点データを１ビット右シフトさせる。続いて、レジスタ２４に格納される調整値をインクリメントし、該レジスタ２４の調整値を上書きする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
デジタルデータをフィルタ演算し、イコライジング処理を行うイコライザ部を備えた半導体集積回路装置であって、
前記イコライザ部は、
入力されたデジタルデータに応じて、前記デジタルデータのシフト量を調整し、フィルタ演算時のオーバフローを防止する調整値変更設定部を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記調整値変更設定部は、
入力された調整値をインクリメントして格納する調整値格納部と、
前記調整値格納部に格納された調整値に応じて入力されたデジタルデータの整数部を拡張する拡張部と、
フィルタ演算に使用する一時刻前のデジタルデータを格納する第１の格納部と、
前記第１の格納部が格納したデジタルデータを格納する第２の格納部と、
前記第１の格納部に格納された前記デジタルデータから、前記デジタルデータの調整が必要かを判断し、調整が必要な際に調整値を調整値格納部に出力するとともに、調整制御信号を出力する調整値変更回路と、
前記調整値変更回路から出力された調整制御信号に基づいて、前記第１の格納部に格納されたデジタルデータを１ビット分右にシフトする第１の１ビット右シフタと、
前記調整値変更回路から出力された調整制御信号に基づいて、前記第２の格納部に格納されたデジタルデータを１ビット分右にシフトする第２の１ビット右シフタと、
前記調整値格納部に格納された調整値に応じて、前記拡張部が拡張したデジタルデータの整数部を元に戻す縮小部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記拡張部は、
前記調整値格納部に格納された調整値に応じて、入力されるデジタルデータを右シフトして出力する右シフタよりなり、
前記縮小部は、
前記調整値格納部に格納された調整値に応じて、最新のデジタルデータを左シフトして出力する第１の左シフタよりなり、
前記調整値格納部に格納された調整値に応じて、第１の格納部に格納された一時刻前のデジタルデータを左シフトして出力する第２の左シフタと、
前記調整値格納部に格納された調整値に応じて、第２の格納部に格納された二時刻前のデジタルデータを左シフトして出力する第３の左シフタとよりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２または３記載の半導体集積回路装置において、
前記調整値変更回路は、
固定小数点フォーマットにおける符号ビットと整数部の最上位ビットとを比較し、同じビットの場合に、調整値変更が不要と判断し、異なるビットの際には調整が必要と判断することを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記イコライザ部は、
デジタルシグナルプロセッサに備えられていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号のイコライジング処理技術に関し、特に、デジタルオーディオデータのフィルタ演算処理におけるオーバフローの防止に有効な技術に関する。
【背景技術】
【０００２】
デジタルオーディオ機器において、周波数特性を補正するイコライザ装置として、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やデジタル回路などで構成したデジタルフィルタが知られている。
【０００３】
この種のデジタルフィルタにおいて、演算精度を落とすことなくフィルタリング処理を行う技術としては、たとえば、デジタルフィルタの構成を上位ビットと下位ビットを分けて演算する技術（特許文献１参照）や、ダウンサンプリング部を設けて、演算時のセンタ周波数を上げる技術（特許文献２参照）などがある。
【特許文献１】特開平０５−７１２０号公報
【特許文献２】特開平１０−８４２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のようなイコライザ装置では、次のような問題点があることが本発明者により見い出された。
【０００５】
図１２は、本発明者が検討したイコライザ装置２００の回路構成例である。イコライザ装置２００は、加算器２０１，２０２、乗算器２０３〜２０７，２１０、およびバッファ２０８，２０９などから構成されている。
【０００６】
一般に、イコライザ装置のデジタルフィルタによる信号処理では、入力オーディオ信号の特性を補正する時、補正しようとする周波数のセンタ周波数やゲインによって、演算途中のビット長が多く必要となる。
【０００７】
そこで、図１２のイコライザ装置２００では、加算器２０１と乗算器２０５，２０６，２０７の定数Ｓ，ｂ０〜ｂ２であらかじめ計算したスケール値２１４に従ってフィルタ演算のオーバフローを防いでいる。
【０００８】
しかし、この方式では、入力データに依存してスケール値を計算しないため、入力データのワーストケースでスケール値を決定しなければならないため、ビット精度が大幅に落ちてしまうという問題がある。
【０００９】
また、特許文献１，２の技術では、乗算器や加算器の演算長は一定に抑えられるが他の回路規模が増大、もしくはＤＳＰでの処理が増大してしまうという問題がある。
【００１０】
本発明の目的は、デジタルフィルタによるイコライジング処理において、回路規模を増大させることなく、所望の信号処理を高精度に行うことのできる技術を提供することにある。
【００１１】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、デジタルデータをフィルタ演算し、イコライジング処理を行うイコライザ部を備えた半導体集積回路装置であって、該イコライザ部は、入力されたデジタルデータに応じて、デジタルデータのシフト量を調整し、フィルタ演算時のオーバフローを防止する調整値変更設定部を備えたものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
【００１５】
本発明は、前記調整値変更設定部が、入力された調整値をインクリメントして格納する調整値格納部と、該調整値格納部に格納された調整値に応じて入力されたデジタルデータの整数部を拡張する拡張部と、フィルタ演算に使用する一時刻前のデジタルデータを格納する第１の格納部と、該第１の格納部が格納したデジタルデータを格納する第２の格納部と、第１の格納部に格納されたデジタルデータから、デジタルデータの調整が必要かを判断し、調整が必要な際に調整値を調整値格納部に出力するとともに、調整制御信号を出力する調整値変更回路と、該調整値変更回路から出力された調整制御信号に基づいて、第１の格納部に格納されたデジタルデータを１ビット分右にシフトする第１の１ビット右シフタと、調整値変更回路から出力された調整制御信号に基づいて、第２の格納部に格納されたデジタルデータを１ビット分右にシフトする第２の１ビット右シフタと、調整値格納部に格納された調整値に応じて、拡張部が拡張したデジタルデータの整数部を元に戻す縮小部とを備えたものである。
【００１６】
また、本発明は、前記拡張部が、調整値格納部に格納された調整値に応じて、入力されるデジタルデータを右シフトして出力する右シフタよりなり、前記縮小部が、調整値格納部に格納された調整値に応じて、最新のデジタルデータを左シフトして出力する第１の左シフタと、調整値格納部に格納された調整値に応じて、第１の格納部に格納された一時刻前のデジタルデータを左シフトして出力する第２の左シフタと、調整値格納部に格納された調整値に応じて、第２の格納部に格納された二時刻前のデジタルデータを左シフトして出力する第３の左シフタとよりなるものである。
【００１７】
さらに、本発明は、前記調整値変更回路が、固定小数点フォーマットにおける符号ビットと整数部の最上位ビットとを比較し、同じビットの場合に、調整値変更が不要と判断し、異なるビットの際には調整が必要と判断するものである。
【００１８】
また、本発明は、前記イコライザ部が、デジタルシグナルプロセッサに備えられているものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
（１）デジタルデータのフィルタ演算を行う際のオーバフローを防止することができる。
【００２１】
（２）また、簡単な回路構成により実現することができるので、半導体集積回路装置の大型化を防止することができる。
【００２２】
（３）上記（１）、（２）により、低コストで、ノイズの少ない高精度なイコライジングを行うことが可能となり、半導体集積回路装置の高性能化、および高信頼性化を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置のＤＳＰに設けられたイコライザ部の構成を示す説明図、図３は、図２のイコライザ部により処理されるオーディオデータにおける固定小数点フォーマットの一例を示す説明図、図４は、図３のイコライザ部によるフィルタ演算処理例のフローチャート、図５は、図２のイコライザ部に設けられた右シフタによるスケーリングの一例を示す説明図、図６は、図２のイコライザ部に設けられた右シフタによるスケーリングの他の例を示す説明図、図７は、図２のイコライザ部に設けられた左シフタによるスケーリングの一例を示す説明図、図８は、図２のイコライザ部に設けられた左シフタによるスケーリングの他の例を示す説明図、図９は、本実施の形態による調整値変更が必要な固定小数点データの状態例を示した説明図、図１０は、調整値変更が不要な固定小数点データの状態例を示した説明図である。
【００２５】
本実施の形態において、半導体集積回路装置１は、たとえば、デジタルオーディオ再生機器などに用いられる。半導体集積回路装置１は、図１に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２、ＤＳＰ３、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ４、メモリ４ａ、およびオーディオインタフェース５などから構成されている。
【００２６】
ＣＰＵ２、ＤＳＰ３、ＤＭＡコントローラ４、およびオーディオインタフェース５は、バス６により相互に接続されている。ＣＰＵ２は、半導体集積回路装置１における全体の制御を司る。ＤＳＰ３は、オーディオデータにおけるデジタル信号処理を行うプロセッサである。
【００２７】
ＤＭＡコントローラ４は、ＤＳＰ３、またはオーディオインタフェース５による指示により、外部接続されたメモリや内部に設けられたメモリ４ａなどに対して指定のメモリアドレス空間にＣＰＵ２を介することなく直接アクセスして、データ書き込みあるいは読み出しの制御を行う。オーディオインタフェース５は、オーディオ信号の入出力のためのインタフェースである。
【００２８】
ＤＳＰ３には、図２に示すように、イコライザ処理を行うイコライザ部３ａが設けられている。図示するように、イコライザ部３ａは、加算器７，８、乗算器９〜１３、バッファ１４，１５、ならびに調整値変更設定部１６から構成されている。
【００２９】
調整値変更設定部１６は、イコライザ部３ａがフィルタ演算する際のオーバフローを防止し、該調整変更設定部１６は、右シフタ１７〜１９、左シフタ２０〜２２、調整値変更回路２３、およびレジスタ（調整値格納部）２４から構成されている。
【００３０】
右シフタ（拡張部）１７の入力部には、オーディオデータなどのデジタル入力データが入力される。デジタル入力データは、固定小数点フォーマット（図３）の構成からなる。右シフタ１７は、レジスタ２４に格納される調整値に応じて、固定小数点フォーマットにより入力された該デジタル入力データを右シフトする。レジスタ２４に格納される調整値は、データのシフト量（何ビットシフトするか）を示すデータである。
【００３１】
右シフタ１７の出力部には、加算器７が接続されている。加算器７には、乗算器１１、バッファ（第１の格納部）１４の入力部、および乗算器９，１０の出力部がそれぞれ接続されている。バッファ１４には、右シフタ（第１の１ビット右シフタ）１８、乗算器９の入力部、およびバッファ（第２の格納部）１５がそれぞれ接続されている。
【００３２】
また、バッファ１４には、調整値変更回路２３、および乗算器１２がそれぞれ接続されている。バッファ１５には、右シフタ（第２の１ビット右シフタ）１９、ならびに乗算器１０，１３の入力部がそれぞれ接続されている。
【００３３】
加算器７は、右シフタ１７から出力される入力データに、乗算器９，１０の乗算結果を加算して出力する。乗算器１１は、加算器７から出力されたデータと定数ｂ０とを乗算する。
【００３４】
バッファ１４は、加算器７から出力されたデータ、または右シフタ１８に右シフトされたデータを一時的に格納する。バッファ１５は、バッファ１４のデータ、または右シフタ１９に右シフトされたデータを一時的に格納する。
【００３５】
右シフタ１８，１９には、調整値変更回路２３から出力されるシフト制御信号が入力されるように接続されている。右シフタ１８は、シフト制御信号が入力された際にバッファ１４に格納されたデータを１ビット右にシフトする。バッファ１４は、右シフタ１８がシフトしたデータを上書きして格納する。
【００３６】
右シフタ１９は、シフト制御信号が入力された際にバッファ１５に格納されたデータを１ビット右にシフトする。バッファ１５は、右シフタ１９がシフトしたデータを上書きして格納する。
【００３７】
乗算器９は、バッファ１４に格納されたデータと定数ａ１とを乗算して加算器７に出力する。乗算器１０は、バッファ１５に格納されたデータと定数ａ２とを乗算して加算器７に出力する。調整値変更回路２３は、バッファ１４に格納されているデータの内容から調整値（シフト量）を演算する。
【００３８】
乗算器１１の出力部には、左シフタ（縮小部、第１の左シフタ）２０が接続されている。バッファ１４，１５には、乗算器１２，１３の入力部がそれぞれ接続されており、これら乗算器１２，１３の出力部には、左シフタ２１，２２がそれぞれ接続されている。
【００３９】
また、左シフタ２０〜２２には、レジスタ２４に格納された調整値がそれぞれ入力されるように接続されている。これら左シフタ２０〜２２の出力部には、加算器８の入力部が接続されており、該加算器８の出力部がイコライザ部３ａの出力部となる。
【００４０】
乗算器１１は、加算器７から出力されたデータと定数ｂ０とを乗算し、左シフタ２０に出力する。乗算器１２は、バッファ１４に格納されているデータと定数ｂ１とを乗算し、左シフタ（縮小部、第２の左シフタ）２１に出力する。乗算器１３は、バッファ１４に格納されているデータと定数ｂ２とを乗算し、左シフタ（縮小部、第３の左シフタ）２２に出力する。
【００４１】
左シフタ２０〜２２は、レジスタ２４に格納された調整値に基づいて、データを左シフトさせて、加算器８に出力する。加算器８は、左シフタ２０〜２２から出力されたデータを加算して出力する。
【００４２】
ここで、オーディオデータのフィルタ処理における固定小数点演算を行なう際に用いられる固定小数点フォーマットの一例を図３に示す。
【００４３】
図示するように、この例では、最初に極性を示す符号ビットが位置しており、その符号ビットの隣が整数部の最上位ビットとなっている。整数部は、符号ビットをあわせて８ビットであり、該整数部に続いて７ビットの小数部がある。
【００４４】
この場合、所望の周波数特性を得るフィルタによっては、整数部が不足することがある。そこで、調整値変更回路２３によって右シフトを行う調整値を演算し、その調整値に基づいて右シフタ１７が右シフトを行うことにより整数部ＩＢを拡張し、左シフタ２０〜２２によって右シフトした分だけ左シフトを行うことにより、拡張した整数部を元に戻すことでオーバフローを防げる。
【００４５】
この調整値は、予めオフラインで入力データのワーストケースで決めることも可能であるが、ワーストケースで決めると実際の入力データに比べ小数部分のビット数が少なくなり演算精度が劣化する。
【００４６】
次に、本実施の形態によるイコライザ部３ａに設けられた調整値変更設定部１６の作用について説明する。
【００４７】
図４は、イコライザ部３ａによるフィルタ演算処理例のフローチャートである。
【００４８】
まず、デジタル入力データが入力されると、右シフタ１７が、レジスタ２４に格納された調整値の値に基づいて、固定小数点データの右シフトするスケーリングを行う（ステップＳ１０１）。
【００４９】
図５は、調整値としてレジスタ２４に’１’が格納されている場合の右シフタ１７によるスケーリング（右シフト）の一例を示す説明図である。
【００５０】
図５において、右シフト１７は、調整値が’１’であるので、１ビット右にシフトすることになる。この場合、符号ビット以外のデータｂ１５〜ｂ０が１ビット右にシフトされる。これにより、最下位ビットのデータｂ０がなくなり、整数部の最上位ビットが不足することになるので、該最上位ビットには、符号ビットのデータＳが入力される。
【００５１】
また、図６は、調整値としてレジスタ２４に’２’が格納されている場合の右シフタ１７によるスケーリング（右シフト）の一例を示す説明図である。
【００５２】
この場合、符号ビット以外のデータｂ１５〜ｂ０が２ビット右にシフトされる。これにより、最下位ビット、およびその隣のビットのデータｂ０，ｂ１がなくなり、整数部の最上位ビット、ならびにその隣のビット（最上位ビット−１ビット）が不足することになるので、該最上位ビットとその隣のビットには、符号ビットのデータＳがそれぞれ入力される。
【００５３】
続いて、図４において、フィルタ計算が行われる（ステップＳ１０２）。このフィルタ計算は、加算器７，８、バッファ１４，１５、および乗算器９〜１３によって行われる。そして、スケーリングが行われる（ステップＳ１０３）。このスケーリングは、左シフタ２０〜２２が、レジスタ２４に格納された調整値に基づいて左シフトし、拡張した整数部を元に戻す。
【００５４】
図７は、調整値としてレジスタ２４に’１’が格納されている場合の左シフタ２０（〜２２）によるスケーリングの一例を示す説明図である。
【００５５】
図７では、左シフタ２０（〜２２）によって、符号ビット以外のデータｂ１５〜ｂ０が１ビット左にシフトされる。これにより、整数部の最上位ビットがデータｂ１５からデータｂ１４となり、最下位ビットのデータｂ０がなくなることになる。この不足した最下位ビットには、’０’が入力される。
【００５６】
また、図６は、調整値としてレジスタ２４に’２’が格納されている場合の左シフタ２０（〜２２）によるスケーリングの一例を示す説明図である。
【００５７】
この場合、符号ビット以外のデータｂ１５〜ｂ０が２ビット右にシフトされる。これにより、最下位ビット、およびその隣のビットのデータｂ０，ｂ１がなくなり、この不足したビットには、’０’がそれぞれ入力される。
【００５８】
また、整数部の最上位ビット以下の各ビットには、データｂ１３〜データｂ０がそれぞれ入力される。
【００５９】
その後、調整値変更回路２３は、バッファ１４に格納された加算器７の加算結果の状態を確認し（ステップＳ１０４）、調整値変更を行うか否かを判断する（ステップＳ１０５）。
【００６０】
図９は、調整値変更が必要な固定小数点データの状態例を示した説明図であり、図１０は、調整値変更が不要な固定小数点データの状態例を示した説明図である。
【００６１】
調整値変更が必要な状態とは、図９に示すように、バッファ１４に格納された固定小数点データの符号ビットと整数部の最上位ビットとが一致していない場合である。また、調整値変更が不要な状態とは、図１０に示すように、バッファ１４に格納された固定小数点データの符号ビットと整数部の最上位ビットとが一致している場合である。
【００６２】
図９に示すように符号ビットと整数部の最上位ビットとが異なり、調整値変更が必要な場合、調整値変更回路２３は、右シフタ１８，１９にシフト制御信号をそれぞれ出力する（ステップＳ１０６）。
【００６３】
そして、ステップＳ１０６の処理において、右シフタ１８（，１９）は、シフト制御信号を受けて、バッファ１４（，１５）に格納された固定小数点データを１ビット右シフトさせる。
【００６４】
この右シフトは、図５で示した右シフタ１７によるレジスタ２４に’１’が格納されている場合の右シフトと同様の処理が行われることになる。
【００６５】
続いて、レジスタ２４に格納される調整値をインクリメントして、該レジスタ２４の調整値を上書き処理する（ステップＳ１０７）。
【００６６】
それにより、本実施の形態によれば、イコライザ部３ａがフィルタ演算を行う際のオーバフローを防止することができる。
【００６７】
また、調整値変更設定部１６を、シフト演算器（右シフタ１７〜１９、左シフタ２０〜２２）、１ビット比較器（調整値変更回路２３）、およびレジスタ２４から構成することにより、回路構成の大幅な増加を防止することができる。
【００６８】
さらに、デジタル入力データに応じてリアルタイムに最適な調整値を算出するので、高精度なイコライジング調整を行うことができる。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
前記実施の形態では、ＤＳＰにイコライザ部を備えた構成としたが、本発明のイコライザ部をＤＳＰに設けずに半導体集積回路装置に周辺回路として備えた構成としてもよい。
【００７１】
図１１は、その一例を示す半導体集積回路装置１のブロック図である。
【００７２】
この場合、半導体集積回路装置１は、ＣＰＵ２、イコライザ部３ａ、ＤＭＡコントローラ４、メモリ４ａ、およびオーディオインタフェース５などから構成され、これらは、バス６により相互に接続されている。
【産業上の利用可能性】
【００７３】
本発明は、デジタルオーディオデータなどにおける高精度なイコライジング処理技術に適している。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置のＤＳＰに設けられたイコライザ部の構成を示す説明図である。
【図３】図２のイコライザ部により処理されるオーディオデータにおける固定小数点フォーマットの一例を示す説明図である。
【図４】図３のイコライザ部によるフィルタ演算処理例のフローチャートである。
【図５】図２のイコライザ部に設けられた右シフタによるスケーリングの一例を示す説明図である。
【図６】図２のイコライザ部に設けられた右シフタによるスケーリングの他の例を示す説明図である。
【図７】図２のイコライザ部に設けられた左シフタによるスケーリングの一例を示す説明図である。
【図８】図２のイコライザ部に設けられた左シフタによるスケーリングの他の例を示す説明図である。
【図９】本実施の形態による調整値変更が必要な固定小数点データの状態例を示した説明図である。
【図１０】調整値変更が不要な固定小数点データの状態例を示した説明図である。
【図１１】本発明の他の実施の形態による半導体集積回路装置のブロック図である。
【図１２】本発明者が検討したイコライザ部の構成を示す説明図である。
【符号の説明】
【００７５】
１  半導体集積回路装置
２  ＣＰＵ
３  ＤＳＰ
３ａ  イコライザ部
４  ＤＭＡコントローラ
４ａ  メモリ
５  オーディオインタフェース
６  バス
７，８  加算器
９〜１３  乗算器
１４  バッファ（第１の格納部）
１５  バッファ（第２の格納部）
１６  調整値変更設定部
１７  右シフタ（拡張部）
１８  右シフタ（第１の１ビット右シフタ）
１９  右シフタ（第２の１ビット右シフタ）
２０  左シフタ（縮小部、第１の左シフタ）
２１  左シフタ（縮小部、第２の左シフタ）
２２  左シフタ（縮小部、第３の左シフタ）
２３  調整値変更回路
２４  レジスタ（調整値格納部）
２００  イコライザ装置
２０１，２０２  加算器
２０３〜２０７  乗算器
２０８，２０９  バッファ
【図１】
2007329837.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007329837.tif 000013
【図１２】
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