(57)【要約】【課題】電流の大きさに関わらず、常にスイッチング素子での電力損失を低減するプラズマディスプレイパネル駆動回路を提供する。【解決手段】本発明は、スイッチング回路を通して、プラズマディスプレイパネル（１）の電極に交流パルスを印加するプラズマディスプレイパネル駆動回路であって、前記スイッチング回路が、同一の駆動信号を入力される、バイポーラ型スイッチング素子（Ｓｗ１２）とユニポーラ型スイッチング素子（Ｓｗ１１）とを並列接続して構成されることを特徴とする。【選択図】図２
2007011193.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング回路を通して、プラズマディスプレイパネルの電極に交流パルスを印加するプラズマディスプレイパネル駆動回路において、
前記スイッチング回路は、同一の駆動信号を入力される、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列接続して構成されることを特徴とするプラズマディスプレイパネル駆動回路。
【請求項２】
前記バイポーラ型スイッチング素子のベース端子と、前記ユニポーラ型スイッチング素子のゲート端子とは、それぞれ別個の抵抗を介して、同一の駆動信号を入力されることを特徴とする請求項１記載のプラズマディスプレイパネル駆動回路。
【請求項３】
前記ユニポーラ型スイッチング素子の耐電流容量は、
前記バイポーラ型スイッチング素子のコレクタ・エミッタ間飽和電圧から前記ユニポーラ型スイッチング素子の内部抵抗を除算した値以上であることを特徴とする請求項１記載のプラズマディスプレイパネル駆動回路。
【請求項４】
前記バイポーラ型スイッチング素子はＩＧＢＴであることを特徴とする請求項１記載のプラズマディスプレイパネル駆動回路。
【請求項５】
前記ユニポーラ型スイッチング素子はＭＯＳＦＥＴであることを特徴とする請求項１記載のプラズマディスプレイパネル駆動回路。
【請求項６】
前記スイッチング回路を高圧側と低圧側それぞれに設け、該高圧側スイッチング回路と該低圧側スイッチング回路とを直列に接続したことを特徴とする請求項１記載のプラズマディスプレイパネル駆動回路。
【請求項７】
プラズマディスプレイパネル、及び
前記プラズマディスプレイパネルを駆動する、請求項１から請求項６のいずれか一項に記載のプラズマディスプレイパネル駆動回路、
を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル駆動回路及びその駆動回路を有する表示装置に関する。
【背景技術】
【０００２】
ＡＣ型プラズマディスプレイパネルは、主電極を誘電体で被覆し、壁電荷を利用して放電させるセルを選択する構造のプラズマディスプレイパネル（ＰＤＰ）である。このパネルは、並行配置される２本の主電極（走査電極及び維持電極）と、主電極と交差する方向に伸びたデータ電極とからなる、３電極面放電構造を有する。
【０００３】
ＰＤＰを表示させる際、ＰＤＰ駆動回路は電源に接続されたスイッチング素子を用いて、走査電極とデータ電極に順次データパルス電圧を印加して、発光させるセルに壁電荷を蓄積する。その後、ＰＤＰ駆動回路は、全てのセルに対して走査電極と維持電極間に交互に維持パルス電圧を印加する。
【０００４】
維持パルス電圧をセルに印加するとき、ＰＤＰ駆動回路にはセルの放電に伴う大きな電流が流れる。ＰＤＰ駆動回路に流れる電流は、放電させるセルの個数に比例して大きくなる。さらに、放電は短時間のパルス状に発生するため、波高値の高い電流がＰＤＰ駆動回路に流れる。この電流により、ＰＤＰ駆動回路のスイッチング素子に存在する導通抵抗（以下「内部抵抗」と呼ぶ。）で、電力損失が発生する。
【０００５】
電力損失の大きさは、電流値の二乗と内部抵抗値との積に比例する。よって、大きい電流がＰＤＰ駆動回路に流れると、スイッチング素子で発生する電力損失が大きくなり、ＰＤＰ駆動回路の駆動効率が低下する。
【０００６】
そこで、従来のＰＤＰ駆動回路において、ＰＤＰ駆動回路を構成するスイッチング素子を複数個並列接続して、スイッチング素子の全体の内部抵抗値を減少させることにより、電力損失を低減しているものがある（特許文献１参照）。
【特許文献１】特開平１１−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、セルの放電効率の向上や、放電電流による電圧降下が引き起こす電極間の電圧の減少を解消するために、ＰＤＰ駆動回路に流れる電流の実効値は変わらないものの、従来よりもさらに波高値の高い短時間のパルス状の電流が求められるようになってきている。そのため、ＰＤＰ駆動回路での電力損失は、増大する傾向にある。
【０００８】
前述のとおり、従来のＰＤＰ駆動回路では、電力損失の増大を解消するために、並列に接続するスイッチング素子の個数を増やしていた。しかし、スイッチング素子の個数が増えると、基板上に装着する際の物理的な面積の問題や、コストが上がるという問題が生じる。さらに、駆動するスイッチング素子が増大することにより、ドライブ損失が増大する。そのため、スイッチング素子の数を増やすことにも限界がある。
【０００９】
本発明は、電流の大きさに関わらず、常に電力損失を低減するＰＤＰ駆動回路及びそのＰＤＰ駆動回路を用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は下記の構成を有する。
本発明は、スイッチング回路を通して、プラズマディスプレイパネルの電極に交流パルスを印加するプラズマディスプレイパネル駆動回路であって、前記スイッチング回路が、同一の駆動信号を入力される、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列接続して構成されることを特徴とする。
【００１１】
この発明によれば、プラズマディスプレイパネルに供給する電流が小さい間は、電流が小さいときに損失の少ないユニポーラ型スイッチング素子にのみ電流が流れる。プラズマディスプレイパネルに供給する電流が大きい間は、電流が大きくても損失が急増しないバイポーラ型スイッチング素子に電流が分流される。この発明によれば、電流の大小にかかわらず常にスイッチング素子での電力損失を低減することができる。
【００１２】
上記プラズマディスプレイパネル駆動回路において、前記バイポーラ型スイッチング素子のベース端子と、前記ユニポーラ型スイッチング素子のゲート端子とは、それぞれ別個の抵抗を介して、同一の駆動信号を入力されても良い。
【００１３】
この発明によれば、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子のスイッチングスピードを調整することが出来る。ユニポーラ型スイッチング素子のスイッチングスピードをバイポーラ型スイッチング素子より速くするのが好ましい。導通直後の電流はユニポーラ型スイッチング素子にのみ流れ、電流の小さな領域でのユニポーラ型スイッチング素子の有利な利点をより効果的に生かすことが出来る。また、ユニポーラ型スイッチング素子が導通した後にバイポーラ型スイッチング素子を導通させることにより、スイッチング損失を低減することができる。
【００１４】
上記プラズマディスプレイパネル駆動回路において、前記ユニポーラ型スイッチング素子の耐電流容量は、前記バイポーラ型スイッチング素子のコレクタ・エミッタ間飽和電圧から前記ユニポーラ型スイッチング素子の内部抵抗を除算した値以上であっても良い。
【００１５】
この発明によれば、プラズマディスプレイパネルに供給する電流の値が大きくても、ユニポーラ型スイッチング素子に流れる電流は耐電流容量を超えることがなく、ユニポーラ型スイッチング素子の信頼性を向上させることが出来る。
【００１６】
上記プラズマディスプレイパネル駆動回路において、前記バイポーラ型スイッチング素子はＩＧＢＴであることが好ましい。
【００１７】
ＩＧＢＴは、バイポーラ型スイッチング素子の中では特に高速スイッチングが可能である。この発明によれば、バイポーラ型トランジスタの内部抵抗の低い特徴を持ちつつ、プラズマディスプレイパネルの高速な駆動にも対応することが出来る。
【００１８】
上記プラズマディスプレイパネル駆動回路において、前記ユニポーラ型スイッチング素子はＭＯＳＦＥＴであることが好ましい。
【００１９】
この発明によれば、高電力に対応することが出来る。
【００２０】
上記プラズマディスプレイパネル駆動回路において、前記スイッチング回路を高圧側と低圧側それぞれに設け、該高圧側スイッチング回路と該低圧側スイッチング回路とを直列に接続しても良い。
【００２１】
本発明の表示装置は、プラズマディスプレイパネル、及び前記プラズマディスプレイパネルを駆動する上記のプラズマディスプレイパネル駆動回路、を有する。
【００２２】
この発明によれば、プラズマディスプレイパネルに供給する電流の大きさに関わらず、低損失で高効率な表示装置を実現できる。
【発明の効果】
【００２３】
本発明によれば、電流の大きさに関わらず、常に電力損失を低減するＰＤＰ駆動回路及びそのＰＤＰ駆動回路を用いた表示装置を実現できるという有利な効果が得られる。
【発明を実施するための最良の形態】
【００２４】
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面を参照して説明する。
【００２５】
《実施の形態１》
図１から図３を用いて、本発明の実施の形態１のプラズマディスプレイパネル駆動回路及び表示装置を説明する。図１は、本発明の実施の形態１の表示装置（プラズマディスプレイ）の構成を示す図である。表示装置１００は、プラズマディスプレイパネル１（以下、「ＰＤＰ」と呼ぶ。）と、ＰＤＰ１を駆動する、３つの駆動回路（走査電極駆動回路５、維持電極駆動回路６、及びデータ電極駆動回路７）を有する。
【００２６】
ＰＤＰ１は、互いに平行に配置された走査電極２と維持電極３とからなる一対の主電極と、主電極に垂直な方向に延びたデータ電極４とを含む。セル８は、主電極とデータ電極４との交差点に設けられる。走査電極２は走査電極駆動回路５に接続され、維持電極３は維持電極駆動回路６に接続され、データ電極４はデータ電極駆動回路７に接続される。
【００２７】
図２は、維持電極駆動回路６の内部構成を具体的に示す図である。維持電極駆動回路６は、電源１２とグラウンドとの間に、ユニポーラ型スイッチング素子Ｓｗ１１とバイポーラ型スイッチング素子Ｓｗ１２が並列接続されてなる高圧側スイッチング回路２１と、ユニポーラ型スイッチング素子Ｓｗ１３とバイポーラ型スイッチング素子Ｓｗ１４が並列接続されてなる低圧側スイッチング回路２２とを有する。ユニポーラ型スイッチング素子Ｓｗ１１、Ｓｗ１３は、好ましくは電界効果トランジスタ、例えばＭＯＳＦＥＴである。バイポーラ型スイッチング素子Ｓｗ１２、Ｓｗ１４は、好ましくはＩＧＢＴである。ユニポーラ型スイッチング素子Ｓｗ１１の耐電流容量は、バイポーラ型スイッチング素子Ｓｗ１２のコレクタ・エミッタ間飽和電圧からユニポーラ型スイッチング素子の内部抵抗Ｒを除算した値以上である。
【００２８】
高圧側スイッチング回路２１において、ユニポーラ型スイッチング素子Ｓｗ１１のゲート端子とバイポーラ型スイッチング端子Ｓｗ１２のベース端子は、抵抗Ｒ１に共通接続され、高圧側駆動回路１３から同一の駆動信号が供給される。
低圧側スイッチング回路２２において、ユニポーラ型スイッチング素子Ｓｗ１３のゲート端子とバイポーラ型スイッチング端子Ｓｗ１４のベース端子は、抵抗Ｒ２に共通接続され、低圧側駆動回路１４から同一の駆動信号が供給される。
高圧側駆動回路１３と低圧側駆動回路１４は交互にオンの駆動信号を出力する。
【００２９】
高圧側のスイッチング素子Ｓｗ１１、Ｓｗ１２と、低圧側のスイッチング素子Ｓｗ１３、Ｓｗ１４の接続点は、維持電極３に接続される。
【００３０】
維持電極駆動回路６は、容量性負荷であるＰＤＰ１を放電駆動する際に発生する無効電力を削減するための電荷回収回路１１を含む。電荷回収回路１１は維持電極３に接続される。電荷回収回路１１は、例えばＰＤＰ１の静電容量、インダクタ及びスイッチング素子により構成される共振回路である。ＰＤＰ１はある種のキャパシタを構成しているため、ＰＤＰ１に設けられた維持電極３にパルス電圧を印加すると、ＰＤＰ１は電荷の充放電を行う。この充放電される電荷は、維持電極駆動回路６の抵抗成分により無効電力として消費されてしまう。そこで、この無効電力を削減するために電荷回収回路１１を設けて、ＰＤＰ１から放電される電荷を回収し、次に充電（Ｉ３）するときにその電荷を使用する。
【００３１】
走査電極駆動回路５、維持電極駆動回路６、及びデータ電極駆動回路７は、図３Ａの波形図に示すパルス電圧を各電極に印加して、ＰＤＰ１の各セル８を放電（発光）させる。
図３Ａは上から順に、データ電極駆動回路７により印加されるパルス電圧Ｖｄ、走査電極駆動回路５により印加されるパルス電圧Ｖｓ、維持電極駆動回路６により印加されるパルス電圧Ｖｕ、及びセル８の放電電流Ｉの波形を示す図である。
【００３２】
初期化期間では、走査電極駆動回路５がＰＤＰ１の全ての走査電極２に初期化パルス電圧Ｖｓを印加する。ＰＤＰ１の全てのセル８は放電し、壁電荷が均一化される。
【００３３】
書き込み期間では、走査電極駆動回路５が走査電極２に走査パルス電圧Ｖｓを順次印加すると同時に、データ電極駆動回路７が表示データに基づいて放電させるセル８のデータ電極４にデータパルス電圧Ｖｄを印加する。こうして、データ電極駆動回路７により選択されたセル８は放電し、壁電荷を蓄積する。
【００３４】
維持期間では、走査電極駆動回路５と維持電極駆動回路６により、走査電極２と維持電極３とに交互に維持パルス電圧Ｖｓ、Ｖｕを印加し、壁電荷を蓄積したセル８のみに維持放電を発生させ、それらのセル８を発光させる。
【００３５】
消去期間では、走査電極駆動回路５が消去パルス電圧Ｖｓを走査電極２に印加し、弱い放電を発生させて、壁電荷を消去する。
【００３６】
表示装置１００は、図３Ａに示す、初期化期間、書き込み期間、維持期間、及び消去期間の４つの期間による動作を繰り返すことにより、映像を表示する。次に、大きな放電電流Ｉが発生する維持期間について、図２と図３Ｂを用いて説明する。
【００３７】
図３Ｂは、維持電極駆動回路６が維持パルス電圧Ｖｕを出力したときの（期間Ｔｓｕ）、維持パルス電圧Ｖｕとセル８の維持放電による放電電流Ｉの波形を示す部分拡大図である。図３Ｂの期間Ｔｓｕの間、低圧側駆動回路１４は、スイッチング素子Ｓｗ１３、Ｓｗ１４をオフにしている。図３Ｂに示すように、維持パルスＶｕには、放電開始電圧Ｖsminより高い維持パルス電圧Ｖeへの変位部分Ｔ１と維持パルス電圧Ｖeを維持する電位保持部分Ｔ２とが存在する。変位部分Ｔ１はパネルの電荷回収回路１１により形成される部分である。放電電流Ｉは維持パルスの立ち上がり時に流れる。
【００３８】
次に、図２に示す維持電極駆動回路６の動作、特に高圧側スイッチング回路２１の動作について説明する。
【００３９】
高圧側スイッチング回路２１のバイポーラ型スイッチング素子ＳＷ１２はコレクタ・エミッタ間飽和電圧Ｖcesatを有しているため、スイッチング素子ＳＷ１２のコレクタ・エミッタ間電圧は最大、この飽和電圧Ｖcesatに制限される。ユニポーラ型スイッチング素子ＳＷ１１は内部抵抗Ｒを有し、バイポーラ型スイッチング素子ＳＷ１２と並列接続されている。このことから、ユニポーラ型スイッチング素子ＳＷ１１の両端電圧は最大でも飽和電圧Ｖcesatに制限されるため、ユニポーラ型スイッチング素子ＳＷ１１に流れる電流Ｉ２の最大値ＩmaxはＶcesat／Ｒとなる。
【００４０】
また、ユニポーラ型スイッチング素子ＳＷ１１のオン時のインピーダンスは、バイポーラ型スイッチング素子ＳＷ１２のオン時のインピーダンスに比して十分に小さい。このため、放電電流Ｉがユニポーラ型スイッチング素子ＳＷ１１の最大電流値Ｉmax（＝Ｖcesat／Ｒ）以内であれば、放電電流Ｉはほぼ全てユニポーラ型スイッチング素子ＳＷ１１に流れ、バイポーラ型スイッチング素子ＳＷ１２には流れない。一方、最大電流値Ｉmaxより大きい放電電流Ｉが流れると、ユニポーラ型スイッチング素子ＳＷ１１に流れる電流値Ｉ１は最大電流値Ｉmax（＝Ｖcesat／Ｒ）となり、バイポーラ型スイッチング素子ＳＷ１２に流れる電流Ｉ２は、Ｉ−Ｉ１（＝Ｉ−Ｉmax＝Ｉ−Ｖcesat／Ｒ）となる。
【００４１】
以上のように本実施形態のスイッチング回路によれば、放電電流Ｉの大きさに応じてスイッチング素子ＳＷ１１、ＳＷ１２に流れる電流を分流する（なお、放電電流ＩはＰＤＰ１において発光するセルの数に応じて変化する。）。つまり、放電電流が小さいときは、ユニポーラ型スイッチング素子ＳＷ１１に放電電流が流れる。放電電流が大きいときは、ユニポーラ型スイッチング素子ＳＷ１１とバイポーラ型スイッチング素子ＳＷ１２の双方に放電電流が流れる。特に、放電電流がユニポーラ型スイッチング素子ＳＷ１１の最大電流値Ｉmaxに比して十分大きいときは、放電電流はほぼ全部がバイポーラ型スイッチング素子ＳＷ１２に流れることになる。
【００４２】
一般にユニポーラ型スイッチング素子はそれに流れる電流の２乗に比例した電力損失（Ｉ１×Ｉ１×Ｒ）が発生するため、小電流領域では損失は小さいが、大電流領域では損失が大きくなる。これに対してバイポーラ型スイッチング素子の電力損失（＝I２×Ｖcesat）は電流に比例するため、大電流領域での電力損失はユニポーラ型スイッチング素子の場合ほど大きくならないというメリットはあるが、必ず（I２×Ｖcesat）分の電力損失が生じるため、電流が小さくても電力損失が小さくならないというデメリットがある。本実施形態のスイッチング回路では、放電電流が小さいときは、小電流領域で有効なユニポーラ型スイッチング素子側に電流を流し、放電電流が大きいときは、大電流領域で有効なバイポーラ型スイッチング素子側に電流を流す。結果として、電流損失が低くなる方の種類のスイッチング素子に電流が分流されるため、全電流領域において電力損失を低減することができる。
【００４３】
次に、本発明の実施の形態１のようにバイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列に接続した場合の電力損失と、従来のように同一種のバイポーラ型スイッチング素子または同一種のユニポーラ型スイッチング素子を並列接続した場合の電力損失との違いを具体的に説明する。ここで、一例として、ユニポーラ型スイッチング素子Ｓｗ１１の内部抵抗Ｒ＝１０mmΩ、バイポーラ型スイッチング素子Ｓｗ１２のコレクタ・エミッタ間飽和電圧Ｖcesat＝０．５Ｖとする。
【００４４】
ユニポーラ型スイッチング素子Ｓｗ１１に１０Ａの放電電流Ｉ１が流れたとき、電圧降下は [１０×０．０１＝０．１（Ｖ）] になる。
【００４５】
このときバイポーラ型スイッチング素子ＳＷ１２のコレクタ・エミッタ間飽和電圧Ｖcesatは０．５Ｖであり、ユニポーラ型スイッチング素子Ｓｗ１１の電圧降下より大きいため、バイポーラ型スイッチング素子ＳＷ１２には電流Ｉ２が流れない。
【００４６】
このときの電力損失はユニポーラ型スイッチング素子Ｓｗ１１の電力損失 [Ｉ１×Ｉ１×Ｒ] のみで、下記（１）となる。
１０×１０×０．０１＝１（Ｗ）    ・・・（１）
【００４７】
これに対し、同一種のバイポーラ型スイッチング素子を並列に接続した場合は、スイッチング素子のコレクタ・エミッタ間飽和電圧Ｖcesatと、放電電流Ｉに対して [Ｉ×Ｖcesat] の損失が生じる。電力損失は下記（２）になる。
１０×０．５＝５（Ｗ）    ・・・（２）
【００４８】
本発明の電力損失（１）は、従来の電力損失（２）よりも小さくなる。バイポーラ型スイッチング素子による損失は、電流に比例し、かつＶcesatが０．５Ｖ程度と大きなものであるために、小電流の領域ではユニポーラ型スイッチング素子より大きな損失となる。本実施形態では、小電流の領域では、小電流の領域で有効なユニポーラ型スイッチング素子に主として電流を流すことで、電力損失を低減している。
【００４９】
また、バイポーラ型スイッチング素子ＳＷ１２のコレクタ・エミッタ間飽和電圧Ｖcesatが０．５Ｖ、ユニポーラ型スイッチング素子Ｓｗ１１の内部抵抗Ｒ＝１０mmΩであるため、ユニポーラ型スイッチング素子Ｓｗ１１に流れる電流の最大値は５０Ａになる。よって、放電電流Ｉが５０Ａを超えると、バイポーラ型スイッチング素子Ｓｗ１２にも電流Ｉ２が流れ始める。
【００５０】
よって、放電電流Ｉの電流値が２００Ａの場合、５０Ａの電流Ｉ１がユニポーラ型スイッチング素子Ｓｗ１１に流れ、残りの１５０Ａの電流Ｉ２がバイポーラ型スイッチング素子Ｓｗ１２に流れる。
【００５１】
このときの電力損失は、ユニポーラ型スイッチング素子Ｓｗ１１の電力損失 [Ｉ１×Ｉ１×Ｒ] とバイポーラ型スイッチング素子の電力損失 [Ｉ×Ｖcesat] の和となり、下記（３）となる。
５０×５０×０．０１ ＋ １５０×０．５ ＝ １００（Ｗ）    ・・・（３）
【００５２】
これに対し、同一種のユニポーラ型スイッチング素子を用いる場合は、ひとつの素子の内部抵抗Ｒ、並列数Ｎに応じて、そのスイッチング素子の合成内部抵抗はＲ／Ｎとなり、放電電流Ｉに対して [Ｉ×Ｉ×Ｒ／Ｎ] の損失が生じる。
並列数Ｎを２個とすると、電力損失は下記（４）になる。
２００×２００×０．０１ ／ ２ ＝ ２００（Ｗ）    ・・・（４）
【００５３】
本発明の電力損失（３）は、従来の電力損失（４）よりも小さくなる。ユニポーラ型スイッチング素子による損失は電流の２乗に比例するため、放電電流Ｉが大きくなればなるほど損失は増大する。本実施形態では、大電流の領域では、大電流領域で有効なバイポーラ型スイッチング素子に主として電流を流すことで、電力損失を低減している。
【００５４】
以上のように、本実施の形態のスイッチング回路によれば、電流の少ない領域（ユニポーラ型スイッチング素子での電圧降下 [Ｉ×Ｒ／Ｎ] がバイポーラ型スイッチング素子のＶcesatより小さい領域）では、ユニポーラ型スイッチング素子のみに電流が流れる。電流の大きい領域（ユニポーラ型スイッチング素子での電圧降下 [Ｉ×Ｒ／Ｎ] がバイポーラ型スイッチング素子のＶcesatと等しい領域）では、ユニポーラ型スイッチング素子にはバイポーラ型スイッチング素子のＶcesatと合成内部抵抗Ｒ／Ｎで決定された電流のみが流れ、その他の電流はバイポーラ型スイッチング素子に流れる。
結果として、 [Ｉ×Ｉ×Ｒ／Ｎ] と [Ｉ×Ｖcesat] の２つのうち低いほうの損失となるように、各スイッチング素子に電流が分流される。
【００５５】
実施の形態１では、ユニポーラ型スイッチング素子Ｓｗ１１とバイポーラ型スイッチング素子Ｓｗ１２といった、特性の異なるスイッチング素子を並列に接続することにより、ＰＤＰ１に供給する電流が小さい領域でも大きい領域でも、駆動回路での損失を低減することができる。
【００５６】
なお、上記の説明では、高圧側スイッチング回路２１のスイッチング素子Ｓｗ１１、Ｓｗ１２がオンにされた場合（維持電極駆動回路６が維持パルス電圧Ｖｕを出力する場合）について説明したが、低圧側スイッチング回路２２のスイッチング素子Ｓｗ１３、Ｓｗ１４がオンにされた場合（走査電極駆動回路５が維持パルス電圧Ｖｓを出力する場合）についても、同様の効果が得られる。
【００５７】
また、実施の形態１では、高圧側又は低圧側のユニポーラ型スイッチング素子とバイポーラ型スイッチング素子の並列数Ｎをそれぞれ１個ずつとしたが、これに限定されない。複数のユニポーラ型スイッチング素子と複数のバイポーラ型スイッチング素子を並列に接続しても良い。
【００５８】
また、実施の形態１の図２では維持電極３を１本しか示していないが、電極の数は１本に限定されない。ＰＤＰ１を構成するすべての電極において、同様の効果を得ることができる。ユニポーラ型スイッチング素子とバイポーラ型スイッチング素子の並列接続をどの電極に用いても良い。
【００５９】
《実施の形態２》
維持電極駆動回路の別の構成例を説明する。図４に、本発明の実施の形態２の維持電極駆動回路６の内部構成を示す。本実施の形態の維持電極駆動回路６は、ユニポーラ型スイッチング素子のゲート端子に接続する抵抗とバイポーラ型スイッチング素子のベース端子に接続する抵抗とを異ならせている。
【００６０】
具体的には、維持電極駆動回路６は、高圧側と低圧側にそれぞれ抵抗Ｒ３、Ｒ４と抵抗Ｒ５、Ｒ６を有する。抵抗Ｒ３と抵抗Ｒ４の一端は、高圧側駆動回路１３に共通に接続され、抵抗Ｒ５と抵抗Ｒ６の一端は、低圧側駆動回路１４に共通に接続される。
【００６１】
高圧側のユニポーラ型スイッチング素子Ｓｗ１１のゲート端子とバイポーラ型スイッチング端子Ｓｗ１２のベース端子は、それぞれ異なる抵抗Ｒ３、Ｒ４の他端に接続されて、高圧側駆動回路１３から同一の駆動信号を供給される。低圧側のユニポーラ型スイッチング素子Ｓｗ１３のゲート端子とバイポーラ型スイッチング端子Ｓｗ１４のベース端子は、それぞれ異なる抵抗Ｒ５、Ｒ６の他端に接続されて、低圧側駆動回路１４から同一の駆動信号を供給される。このように、ユニポーラ型スイッチング素子とバイポーラ型スイッチング素子間でそれぞれの制御端子に接続する抵抗を異ならせることで、各タイプのスイッチング素子のスイッチングスピードをそれぞれ独立して調整できる。
【００６２】
実施の形態２において、維持電極３にパルス電圧を印加する際の基本的な動作は実施の形態１と同様である。
【００６３】
抵抗Ｒ３と抵抗Ｒ４は異なる抵抗値を有し、抵抗Ｒ５と抵抗Ｒ６は異なる抵抗値を有する。抵抗Ｒ３、Ｒ４が異なる抵抗値を有することにより、高圧側駆動回路１３からユニポーラ型スイッチング素子Ｓｗ１１のゲート端子とバイポーラ型スイッチング端子Ｓｗ１２のベース端子に供給する電流値を異ならせることができる。低圧側についても同様である。各スイッチング素子に供給する電流値を変えることで、ユニポーラ型スイッチング素子Ｓｗ１１、Ｓｗ１３とバイポーラ型スイッチング素子Ｓｗ１２、Ｓｗ１４のスイッチングスピードを調整することが出来る。
【００６４】
ユニポーラ型スイッチング素子Ｓｗ１１、Ｓｗ１３のスイッチングスピードを、バイポーラ型スイッチング素子Ｓｗ１２、Ｓｗ１４より速くするのが好ましい。ユニポーラ型スイッチング素子Ｓｗ１１、Ｓｗ１３をバイポーラ型スイッチング素子Ｓｗ１２、Ｓｗ１４よりも速く導通させることにより、導通直後の電流はユニポーラ型スイッチング素子Ｓｗ１１、Ｓｗ１３のみを流れ、電流の小さな領域でのユニポーラ型スイッチング素子の有利な利点をより効果的に生かすことが出来る。また、ユニポーラ型スイッチング素子Ｓｗ１１が導通した後、バイポーラ型スイッチング素子Ｓｗ１２が導通することにより、スイッチング損失を低減することができる。
【００６５】
なお、実施の形態１、２では、維持電極駆動回路６に含まれるスイッチング回路を例として説明したが、本発明の思想は維持電極駆動回路６に含まれるスイッチング回路のみに限定されない。本発明の思想は、プラズマディスプレイを駆動する種々の回路内に含まれる、直列接続された高圧側と低圧側のスイッチング素子からなるスイッチング回路に対して適用できる。例えば、図１の走査電極駆動回路５、データ電極駆動回路７、電荷回収回路１１等の回路に含まれるスイッチング回路に適用できる。
【産業上の利用可能性】
【００６６】
本発明は、互いに対をなす第１電極及び第２電極を備え、第１及び第２電極に交流パルスを印加することによって放電を行うプラズマディスプレイパネル駆動回路及びその駆動回路を有する表示装置に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１及び実施の形態２の表示装置の構成図である。
【図２】本発明の実施の形態１の維持電極駆動回路６の内部回路とＰＤＰ１とを示す図である。
【図３Ａ】本発明の実施の形態１の各パルス電圧の波形を示す図である。
【図３Ｂ】図３Ａの期間Ｔｓｕの部分拡大図である。
【図４】本発明の実施の形態２の維持電極駆動回路６の内部回路とＰＤＰ１とを示す図である。
【符号の説明】
【００６８】
１    ＰＤＰ
２    走査電極
３    維持電極
４    データ電極
５    走査電極駆動回路
６    維持電極駆動回路
７    データ電極駆動回路
８    セル
１１  電荷回収回路
１２  電源
１３  高圧側駆動回路
１４  低圧側駆動回路
Ｓｗ１１、Ｓｗ１３  ユニポーラ型スイッチング素子
Ｓｗ１２、Ｓｗ１４  バイポーラ型スイッチング素子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６  抵抗
１００  表示装置
【図１】
2007011193.tif 000003
【図２】
2007011193.tif 000004
【図３Ａ】
2007011193.tif 000005
【図３Ｂ】
2007011193.tif 000006
【図４】
2007011193.tif 000007