(57)【要約】【課題】  ＬＤＭＯＳ構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる半導体装置およびその製造方法を提供する。【解決手段】  ｎ−シリコン基板１における主表面１ａでの表層部にｐウェル領域２、ｎ＋ソース領域３、ｎ＋ドレイン領域４が形成されている。基板１の主表面１ａからトレンチ５が掘られ、その平面構造としてソース領域３からドレイン領域４に向かう方向においてソース領域３とドレイン領域４との間のｐウェル領域２を貫通するように形成されている。トレンチ５の内面および主表面１ａの上にゲート酸化膜を介してゲート電極が形成され、トレンチゲート電極７について、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位が、ドレイン領域４に近づくに従い深さを徐々に減少させた形状となっている。【選択図】      図３
2007059710.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置において、
トレンチゲート電極について、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域からドレイン領域に近づくに従い深さを徐々に減少させた形状としたことを特徴とする半導体装置。
【請求項２】
ソース領域からドレイン領域に向かう方向における、半導体基板の主表面上に配したソース電極のコンタクト部の形成範囲には少なくとも一部にトレンチゲート電極が形成されていない領域があること特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置の製造方法であって、
トレンチを形成するに際し、基板上に、トレンチ形成用開口部を有し、かつ、当該トレンチ形成用開口部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっているマスクを配置する第１工程と、
前記トレンチ形成用開口部からドライエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第２工程と、
前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、
を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置の製造方法であって、
前記半導体基板として（１００）面を主表面とするシリコン基板を用い、トレンチを形成するに際し、（１００）面を主表面とするシリコン基板上に、トレンチ形成用開口部を有するマスクを配置する第１工程と、
前記トレンチ形成用開口部からアルカリ水溶液によるウエットエッチングにより基板に、ドレイン領域側の側壁が（１１１）面となり、当該側壁がソース領域からドレイン領域に向かう方向での深さがドレイン領域側程浅くなっているトレンチを形成する第２工程と、
前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、
を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項５】
前記アルカリ水溶液としてＫＯＨ水溶液を用いたことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチの内面においてゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置の製造方法であって、
トレンチを形成するに際し、基板上に、トレンチ形成用溝部を有し、かつ、当該トレンチ形成用溝部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているマスクを配置する第１工程と、
前記トレンチ形成用溝部からエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第２工程と、
前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、
を少なくとも有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来技術（特許文献１）のＬＤＭＯＳにおいては、プレーナゲート電極に加えてトレンチゲート電極を形成することにより、チャネル抵抗を低減して低いオン抵抗を実現している。
【特許文献１】特開２００５−２６６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、単にプレーナゲート電極に加えてトレンチゲート電極を設けただけではゲート電極の面積の増加を招き、これによりドレイン側拡散領域とゲート電極との対向面積が増加してしまい、ゲート・ドレイン間の容量（Ｑｇｄ）が増大する。
【０００４】
そして、例えば、高速スイッチングが必要な用途（スイッチング電源等）においては、ゲート・ドレイン間の容量増大により、スイッチング速度が低下し、これによるスイッチング損失が増大してしまい、全体の損失を低減できないという問題があった。
【０００５】
本発明はこのような背景の下になされたものであり、その目的は、ＬＤＭＯＳ構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明によれば、プレーナゲート電極に加えてトレンチゲート電極を形成することにより電流経路を基板表面から離れた深い部分にまで形成してオン抵抗を小さくすることができる。さらに、トレンチゲート電極について、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域からドレイン領域に近づくに従い深さを徐々に減少させた形状にしているので、半導体基板による第１導電型の領域とトレンチゲート電極の対向面積を小さくでき、これによりゲート・ドレイン間容量を小さくすることができる。このようにして、ＬＤＭＯＳ構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる。
【０００７】
請求項２に記載のように、請求項１に記載の半導体装置において、ソース領域からドレイン領域に向かう方向における、半導体基板の主表面上に配したソース電極のコンタクト部の形成範囲には少なくとも一部にトレンチゲート電極が形成されていない領域があると、半導体基板による第１導電型の領域とトレンチゲート電極の対向面積をより小さくでき、よりゲート・ドレイン間容量を小さくすることができる。
【０００８】
請求項１に記載の半導体装置の製造方法として、請求項３に記載のように、トレンチを形成するに際し、基板上に、トレンチ形成用開口部を有し、かつ、当該トレンチ形成用開口部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっているマスクを配置する第１工程と、前記トレンチ形成用開口部からドライエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第２工程と、前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、を少なくとも有すると、請求項１に記載の半導体装置を製造する上で好ましいものとなる。
【０００９】
請求項１に記載の半導体装置の製造方法として、請求項４に記載のように、前記半導体基板として（１００）面を主表面とするシリコン基板を用い、トレンチを形成するに際し、（１００）面を主表面とするシリコン基板上に、トレンチ形成用開口部を有するマスクを配置する第１工程と、前記トレンチ形成用開口部からアルカリ水溶液によるウエットエッチングにより基板に、ドレイン領域側の側壁が（１１１）面となり、当該側壁がソース領域からドレイン領域に向かう方向での深さがドレイン領域側程浅くなっているトレンチを形成する第２工程と、前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、を少なくとも有すると、請求項１に記載の半導体装置を製造する上で好ましいものとなる。
【００１０】
請求項５に記載のように、請求項４に記載の半導体装置の製造方法において、前記アルカリ水溶液としてＫＯＨ水溶液を用いるとよい。
請求項１に記載の半導体装置の製造方法として、請求項６に記載のように、トレンチを形成するに際し、基板上に、トレンチ形成用溝部を有し、かつ、当該トレンチ形成用溝部は少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているマスクを配置する第１工程と、前記トレンチ形成用溝部からエッチングにより基板に、少なくともソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチを形成する第２工程と、前記トレンチ内にゲート絶縁膜を介して、ソース領域からドレイン領域に向かう方向におけるチャネル形成領域でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、を少なくとも有すると、請求項１に記載の半導体装置を製造する上で好ましいものとなる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には、本実施形態における半導体装置の平面図を示す。図１のＡ−Ａ線での縦断面を図２に、図１のＢ−Ｂ線での縦断面を図３に示す。
【００１２】
半導体装置は第１導電型の半導体基板としてのｎ−シリコン基板１に作り込まれており、横型パワーＭＯＳトランジスタであって、ＬＤＭＯＳ構造を有する（トレンチゲート型ＬＤＭＯＳＦＥＴである）。ｎ−シリコン基板１の上面（１ａ）を主表面としている。以下の説明においてｎ型が第１導電型であり、ｐ型が第２導電型である。
【００１３】
図２において、ｎ−シリコン基板１の主表面１ａでの表層部には、チャネル形成領域としてのｐウェル領域２が形成されている。このｐウェル領域２は図１においては左側に位置し、直線的に延びている。ｐウェル領域２内におけるｎ−シリコン基板１の主表面１ａでの表層部にはｎ＋ソース領域３がｐウェル領域２よりも浅く形成されている。
【００１４】
ｎ−シリコン基板１の主表面１ａでの表層部にはｎ＋ドレイン領域４がｐウェル領域２とは離間した位置に形成されている。このｎ＋ドレイン領域４は図１においては右側に位置し、ｐウェル領域２（ｎ＋ソース領域３）と平行を保った状態で直線的に延びている。
【００１５】
図３に示すように、ｎ−シリコン基板１の主表面１ａからトレンチ５が掘られている。トレンチ５は複数設けられている。トレンチ５の平面構造として、図１に示すごとくｎ＋ソース領域３からｎ＋ドレイン領域４に向かう方向においてソース領域３とドレイン領域４との間のｐウェル領域２を貫通するように形成されている。
【００１６】
図３に示すように、トレンチ５の内面においてゲート絶縁膜としてのゲート酸化膜６を介してトレンチゲート電極７が形成されている。詳しくは、トレンチゲート電極７はリンがドープされたポリシリコンを用いており、このポリシリコンがゲート電極としてトレンチ５に埋め込まれている。トレンチゲート電極７はｐウェル領域２よりも一定距離以上深く形成されている（図３のＬ寸法が所定値以上となっている）。
【００１７】
ここで、トレンチ５について、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位８が、ソース領域３からドレイン領域４に近づくに従い深さＨを徐々に減少させた形状となっている。本実施形態では、円弧状に切り欠いた形状をなしている。よって、トレンチ５に埋め込まれるトレンチゲート電極７についても、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位８が、ソース領域３からドレイン領域４に近づくに従い深さを徐々に減少させた形状となっている（円弧状に切り欠いた形状をなしている）。
【００１８】
ｎ−シリコン基板１の主表面１ａにはＬＯＣＯＳ酸化膜９が形成され、ＬＯＣＯＳ酸化膜９はｐウェル領域２とｎ＋ドレイン領域４との間に延設されている。また、図２に示すように、ｎ−シリコン基板１の主表面１ａの上にゲート絶縁膜としてのゲート酸化膜１０を介してプレーナゲート電極１１が形成されている。このプレーナゲート電極１１も前述のトレンチゲート電極７と同様にリンがドープされたポリシリコンを用いており、かつ、ゲート電極７とゲート電極１１とは一体的に形成されている。
【００１９】
ｎ−シリコン基板１の主表面１ａ上にはソース電極１２とドレイン電極１３が形成されている。ソース電極１２は図１に示すようにトレンチゲート電極７の間に配置されている。ソース電極１２はｎ＋ソース領域３およびｐウェル領域２と接するように配置され、ｎ＋ソース領域３およびｐウェル領域２と電気的に接続されている。ドレイン電極１３はｎ＋ドレイン領域４と接するように配置され、ｎ＋ドレイン領域４と電気的に接続されている。ゲート電極（不純物ドープトポリシリコン膜）７，１１上を含めた基板１上にはシリコン酸化膜１４が形成されている。
【００２０】
そして、横型パワーＭＯＳトランジスタがオフ時の場合には電流は流れないが、横型パワーＭＯＳトランジスタのオン時（ゲート電極に正の電圧を印加した時）には、ｐウェル領域２におけるトレンチゲート電極７に対向する部位およびプレーナゲート電極１１に対向する部位に反転層が形成される。そして、図１，２においてＩplにて示す電流経路にてｎ＋ソース領域３から、ｐウェル領域２におけるプレーナゲート電極１１に対向する部位（反転層）を通して、ドリフト領域であるｎ−シリコン基板１を介してｎ＋ドレイン領域４に電流が流れる。また、図１，３においてＩtrにて示す電流経路にてｎ＋ソース領域３から、ｐウェル領域２におけるトレンチゲート電極７に対向する部位（反転層）を通して、ドリフト領域であるｎ−シリコン基板１を介してｎ＋ドレイン領域４に電流が流れる。このとき、電流経路Ｉtrは表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。
【００２１】
さらに本実施形態では、図３に示すごとく、トレンチゲート電極７について、右面と下面とでなす角部においては円弧状に切り欠いた形状としている（ソース領域３からドレイン領域４に近づくに従い深さが徐々に減少する形状をなしている）。これにより、ｎ−領域（１）とトレンチゲート電極７の対向面積が小さくなっており、ゲート・ドレイン間の容量Ｑｇｄを小さくすることができる。
【００２２】
次に、製造方法を、図４〜図９を用いて説明する。
図４はウエハの平面図であり、図５は図４のＡ−Ａ線での縦断面図である。
図５に示すように、ｎ−シリコン基板１を用意する。そして、ＬＯＣＯＳ酸化膜９を形成する。さらに、図４，５に示すように、ｎ−シリコン基板１の上にトレンチ形成用のマスク２０を配置する。マスク２０にはトレンチ形成用の開口部２０ａが形成されている。開口部２０ａは、図４に示すように、図中での左側はその幅がＷ１で一定であるが図中の右側においてソース側からドレイン側に近づくほど小さくなっている（図４においては右端の幅がＷ２となるように直線的に狭くなっている）。つまり、トレンチ形成用開口部２０ａは少なくともソース領域からドレイン領域に向かう方向におけるｐウェル領域２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっている。
【００２３】
そして、図５に示すように、ｎ−シリコン基板１の上面側からドライエッチングを行う。これにより、図６に示すように、マスク２０の開口部２０ａを通してｎ−シリコン基板１にトレンチ５が形成される。このとき、図４に示したように平面形状として開口部２０ａの形状（トレンチゲート電極のパターン）が図４での左側については一定幅であるが図４での右側についてはソース側からドレイン側に近づく程細くなっているので、図５に示すようにトレンチエッチをドライエッチングで行うと、図６に示すように図中の左側においては深さ一定であるが図６での右側については（マスク幅が細い部分は）深さが徐々に浅くなる。これによって、所望の形状のトレンチ５が得られる。つまり、トレンチ５は、ソース領域からドレイン領域に向かう方向におけるｐウェル領域２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなる。
【００２４】
その後、図７に示すように、熱酸化により、トレンチ５の内壁を含むｎ−シリコン基板１の主表面１ａの上にゲート酸化膜（６，１０）を形成する。さらに、不純物ドープトポリシリコン膜２５を成膜（デポ）してトレンチ５内を不純物ドープトポリシリコン膜２５で埋め込む。
【００２５】
そして、図８に示すように、基板１上の不純物ドープトポリシリコン膜２５をエッチバックして所定の膜厚とする。
引き続き、基板１上の不純物ドープトポリシリコン膜２５をホト工程・ドライエッチング工程を経て、図９に示すようにパターニングして、プレーナゲート電極１１とする。
【００２６】
このようにして、トレンチ５の内面においてゲート酸化膜６を介してトレンチゲート電極７を形成するとともに、主表面１ａの上にゲート酸化膜１０を介してプレーナゲート電極１１を形成する。このとき、トレンチゲート電極７については、トレンチ５内にゲート酸化膜６を介して、ソース領域からドレイン領域に向かう方向におけるｐウェル領域（２）でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させた形成とすることができる。
【００２７】
引き続き、ゲート電極（７，１１）をマスクとしたイオン注入にてｐウェル領域２およびｎ＋ソース領域３を形成する。さらに、ｎ＋ドレイン領域４を形成する。
そして、ゲート電極（７，１１）の上を含めた基板１上に、シリコン酸化膜１４を形成する。さらに、シリコン酸化膜１４にコンタクトホールを形成した後に、ソース電極１２とドレイン電極１３を形成する。その後に、配線を行う。
【００２８】
その結果、図１，２，３に示す横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）が製造される。
ここで、比較のためのトレンチゲート構造を有するトランジスタを図２１，２２に示す。図２１は平面図であり、図２２は図２１のＡ−Ａ線での縦断面図である。図２２に示すごとくトレンチゲート電極７の断面が四角形になっている。
【００２９】
ここで、ゲート・ドレイン間容量Ｑｇｄはドレイン部のｎ−領域（１）とトレンチゲート電極７の対向する面積により決定される。一方、オン抵抗Ｒｏｎは、ｐウェル領域２からトレンチゲート電極７が一定距離以上深くなっていればほとんど変わらない（図２２のＬ寸法が所定値以上であればよい）。これらの点を考慮して、図３に示す本実施形態においてはオン抵抗低減に効果の小さいトレンチゲート電極部分を削減することで、低いオン抵抗と低いドレイン・ゲート容量を両立し、オン抵抗Ｒｏｎとゲート・ドレイン間容量Ｑｇｄの積Ｒｏｎ・Ｑｇｄを低くすることができる。
【００３０】
上記実施形態によれば、以下のような効果を得ることができる。
（イ）プレーナゲート電極１１に加えてトレンチゲート電極７を形成することにより電流経路を基板表面から離れた深い部分にまで形成してオン抵抗を小さくすることができる。さらに、図３に示すごとく、トレンチゲート電極７について、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域３からドレイン領域４に近づくに従い深さを徐々に減少させた形状にしているので、基板によるｎ領域とトレンチゲート電極７の対向面積を小さくでき、これによりゲート・ドレイン間容量を小さくすることができる。このようにして、ＬＤＭＯＳ構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成することができる。つまり、オン抵抗とゲート・ドレイン間容量の積（Ｒｏｎ・Ｑｇｄ）を低減することができる。より詳しくは、ＬＤＭＯＳ構造を有する半導体装置において、低オン抵抗化と低ゲート・ドレイン間容量化を同時に達成し、高速スイッチング時の損失を低減すべくオン抵抗とゲート・ドレイン間容量の積（Ｒｏｎ・Ｑｇｄ）を低減することができる。
【００３１】
（ロ）上記（イ）の半導体装置の製造方法として、トレンチ５を形成するに際し、図４，５に示すごとく、基板１上に、トレンチ形成用開口部２０ａを有し、かつ、当該トレンチ形成用開口部２０ａは少なくともソース領域からドレイン領域に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における幅がドレイン領域側程狭くなっているマスク２０を配置する第１工程と、トレンチ形成用開口部２０ａからドライエッチングにより基板１に、少なくともソース領域からドレイン領域に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチ５を形成する第２工程（図６参照）と、図９のごとく、トレンチ５内にゲート絶縁膜としてのゲート酸化膜６を介して、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位をソース領域３からドレイン領域４に近づくに従い深さを徐々に減少させたトレンチゲート電極７を形成する第３工程と、を少なくとも有する。これにより、（イ）の半導体装置を製造する上で好ましいものとなる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３２】
図１０には、本実施形態における半導体装置の平面図を示す。図１０のＡ−Ａ線での縦断面を図１１に示す。
本実施形態においてはトレンチゲート電極７の形状が図１１に示すごとく直線的に切り欠かれている。
【００３３】
製造方法として、図１２及び図１３（図１２のＡ−Ａ断面図）に示すように、（１００）面を主表面とするシリコン基板１の上にトレンチ形成用マスク３０を形成する。このトレンチ形成用マスク３０における開口部３０ａは長方形状をなしている。そして、図１３に示すように、トレンチ形成のためのエッチングをＫＯＨを含む水溶液中で行う。すると、図１４に示すように、（１１１）面ではＳｉのエッチング速度が遅いので、希望のトレンチ形状が得られる。ＫＯＨの代わりにＴＭＡＨ等を用いることも可能である。
【００３４】
その後、第１の実施形態と同様にして、ゲート酸化膜６，１０の形成、ゲート電極７，１１の形成、ｐウェル領域２の形成、ｎ＋ソース領域３の形成、ｎ＋ドレイン領域４の形成、ソース・ドレイン電極１２，１３の形成等を行う。
【００３５】
上記実施形態によれば、以下のような効果を得ることができる。
上記（イ）の半導体装置の製造方法として、半導体基板として（１００）面を主表面とするシリコン基板１を用い、トレンチ５を形成するに際し、（１００）面を主表面とするシリコン基板１上に、トレンチ形成用開口部３０ａを有するマスク３０を配置する第１工程と、トレンチ形成用開口部３０ａからアルカリ水溶液によるウエットエッチング（ＫＯＨを含む水溶液によるウエットエッチング）により基板１に、ドレイン領域側の側壁が（１１１）面となり、当該側壁がソース領域からドレイン領域に向かう方向での深さがドレイン領域側程浅くなっているトレンチ５を形成する第２工程と、トレンチ５内にゲート絶縁膜としてのゲート酸化膜を介して、ソース領域からドレイン領域に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極７を形成する第３工程と、を少なくとも有する。これにより、（イ）の半導体装置を製造する上で好ましいものとなる。
【００３６】
ここで、アルカリ水溶液としてＫＯＨ水溶液を用いるとよい。
なお、図１２ではマスク３０の開口部３０ａの形状として長方形状をなしており、これにより図１４に示すように側面が（１１１）面のトレンチ５を形成し、かつ当該トレンチ５は図１４での右側壁以外の側壁も斜状となっていたが、マスク３０の開口部形状を変えることにより、図１４での右側壁のみ斜状としてもよい。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３７】
図１５（ａ），（ｂ）、図１６、図１７、図１８を用いて本実施形態における半導体装置の製造方法およびその構造を説明する。図１５（ａ）はウエハの平面図であり、図１５（ｂ）は図１５（ａ）のＡ−Ａ線での縦断面図である。
【００３８】
図１５（ａ），（ｂ）に示すように、トレンチ形成用マスク４０はトレンチ形成用溝部４０ａを有し、この溝部４０ａは段差を有している。つまり、トレンチを形成するときのマスクの厚さｔを徐々に変えて、溝部４０ａのうちの第１溝４１の底面では膜厚ゼロであり、第２溝４２の底面では膜厚が薄く、第３溝４３の底面では膜厚がもっと厚く、第４溝４４の底面では膜厚がさらに厚くなっている。
【００３９】
そして、図１６，１７，１８に示すように、基板１に対しエッチングを行って図１８に示すようにトレンチ４７を形成する。このエッチング工程においては、図１５（ｂ）の第１溝４１での開口部からエッチングを開始して図１６に示すように浅いトレンチ４５を形成し、引き続きエッチングを継続して図１７に示すようトレンチ４６を形成し、さらにエッチングを継続して図１８に示すようにトレンチ４７を形成する。つまり、マスク材（４０）とシリコンの選択比を考慮してマスク４０の厚さを適当に設定することにより、エッチングの途中でマスク４０での第２溝４２の底面が無くなり（開口し）、ここからもシリコンエッチングが開始され、さらに、第３溝４３の底面が無くなり（開口し）、ここからもシリコンエッチングが開始され、さらには第４溝４４の底面が無くなり（開口し）、ここからもシリコンエッチングが開始される。このようにして、トレンチ深さの制御が行われる。
【００４０】
その後、第１の実施形態と同様にして、ゲート酸化膜６，１０の形成、ゲート電極７，１１の形成、ｐウェル領域２の形成、ｎ＋ソース領域３の形成、ｎ＋ドレイン領域４の形成、ソース・ドレイン電極１２，１３の形成等を行う。
【００４１】
上記実施形態によれば、以下のような効果を得ることができる。
上記（イ）の半導体装置の製造方法として、トレンチを形成するに際し、基板１上に、トレンチ形成用溝部４０ａを有し、かつ、当該トレンチ形成用溝部４０ａは少なくともソース領域からドレイン領域に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているマスク４０を配置する第１工程と、トレンチ形成用溝部４０ａからエッチングにより基板１に、少なくともソース領域からドレイン領域に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位についてはソース領域からドレイン領域に向かう方向における深さがドレイン領域側程浅くなっているトレンチ４７を形成する第２工程と、トレンチ４７内にゲート絶縁膜としてのゲート酸化膜を介して、ソース領域からドレイン領域に向かう方向におけるｐウェル領域（チャネル形成領域）２でのドレイン領域側の端部の徐々に浅くなっている箇所に対応する部位をソース領域からドレイン領域に近づくに従い深さを徐々に減少させたトレンチゲート電極を形成する第３工程と、を少なくとも有する。これにより、（イ）の半導体装置を製造する上で好ましいものとなる。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４２】
図１９には、図１に代わる本実施形態における半導体装置の平面図を示す。図１９のＡ−Ａ線での縦断面を図２０に示す。
本実施形態では、トレンチゲート電極７について、ソース領域からドレイン領域に向かう方向におけるソース電極１２のコンタクト部の形成範囲Ｚ１にはトレンチゲート電極７が形成されていない領域５０がある。
【００４３】
よって、前述したように、ゲート・ドレイン間容量はドレイン側のｎ−層（１）とトレンチゲート電極７の対向する面積により決定されているとともに、オン抵抗は、ｐウェル領域２からトレンチゲート電極７が一定距離以上深くなっていればほとんど変わらないので、本実施形態のようにオン抵抗低減に効果の小さいトレンチゲート部分を更に削減することで、低いオン抵抗と低いドレイン・ゲート容量を両立し、オン抵抗Ｒｏｎとゲート・ドレイン間容量Ｑｇｄの積Ｒｏｎ・Ｑｇｄを第１実施形態に比べ更に低くすることができる。
【００４４】
図２０ではソース領域からドレイン領域に向かう方向におけるソース電極１２のコンタクト部の形成範囲Ｚ１には全ての領域にトレンチゲート電極７が形成されていないが、これに限らず、図１９，２０において符号７’で示すようにソース領域からドレイン領域に向かう方向におけるソース電極１２のコンタクト部の形成範囲Ｚ１にはその一部の領域にトレンチゲート電極７（トレンチ５）がない構造としてもよい。
【００４５】
上記実施形態によれば、以下のような効果を得ることができる。
トレンチゲート電極７について、ソース領域３からドレイン領域４に向かう方向におけるｐウェル領域２でのドレイン領域４側の端部の徐々に浅くなっている箇所に対応する部位を、ソース領域３からドレイン領域４に近づくに従い深さを徐々に減少させた形状とし、しかも、ソース領域からドレイン領域に向かう方向における、基板１の主表面１ａ上に配したソース電極１２のコンタクト部の形成範囲Ｚ１には少なくとも一部にトレンチゲート電極が形成されていない領域（５０）がある構成とした。よって、基板１によるｎ領域とトレンチゲート電極７の対向面積をより小さくでき、よりゲート・ドレイン間容量を小さくすることができる。
【００４６】
これまでの説明においては第１導電型をｎ型とし、第２導電型をｐ型としたが、これを逆にして第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態における半導体装置の平面図。
【図２】図１のＡ−Ａ線での縦断面図。
【図３】図１のＢ−Ｂ線での縦断面図。
【図４】製造工程を説明するためのウエハの平面図。
【図５】製造工程を説明するための図４のＡ−Ａ線での縦断面図。
【図６】半導体装置の製造工程を説明するための縦断面図。
【図７】半導体装置の製造工程を説明するための縦断面図。
【図８】半導体装置の製造工程を説明するための縦断面図。
【図９】半導体装置の製造工程を説明するための縦断面図。
【図１０】第２の実施形態における半導体装置の平面図。
【図１１】図１０のＡ−Ａ線での縦断面図。
【図１２】製造工程を説明するためのウエハの平面図。
【図１３】製造工程を説明するための図１２のＡ−Ａ線での縦断面図。
【図１４】半導体装置の製造工程を説明するための縦断面図。
【図１５】（ａ）は第３の実施形態における製造工程を説明するためのウエハの平面図、（ｂ）は（ａ）のＡ−Ａ線での縦断面図。
【図１６】半導体装置の製造工程を説明するための縦断面図。
【図１７】半導体装置の製造工程を説明するための縦断面図。
【図１８】半導体装置の製造工程を説明するための縦断面図。
【図１９】第４の実施形態における半導体装置の平面図。
【図２０】図１９のＡ−Ａ線での縦断面図。
【図２１】比較のための半導体装置の平面図。
【図２２】図２１のＡ−Ａ線での縦断面図。
【符号の説明】
【００４８】
１…シリコン基板、１ａ…主表面、２…ｐウェル領域、３…ｎ＋ソース領域、４…ｎ＋ドレイン領域、５…トレンチ、６…ゲート酸化膜、７…トレンチゲート電極、１０…ゲート酸化膜、１１…プレーナゲート電極、２０…マスク、２０ａ…開口部、３０…マスク、３０ａ…開口部、４０…マスク、４０ａ…トレンチ形成用溝部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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