(57)【要約】【課題】レベル変換後の信号のデューティ比を補正するレベル変換回路を提供すること。【解決手段】レベル変換回路は、第１信号レベルの第１信号と補正信号を受け、前記第１信号と前記補正信号から第２信号レベルの第２信号を生成する入力部と、前記第２信号を第３信号レベルの出力信号に変換するレベル変換部と、前記出力信号のデューティ比に対応する前記補正信号を生成して前記入力部に出力するデューティ補正部とを具備する。【選択図】図３
2007329924.tif 000002
【特許請求の範囲】
【請求項１】
第１信号レベルの第１信号と補正信号を受け、前記第１信号と前記補正信号から第２信号レベルの第２信号を生成する入力部と、
前記第２信号を第３信号レベルの出力信号に変換するレベル変換部と、
前記出力信号のデューティ比に対応する前記補正信号を生成して前記入力部に出力するデューティ補正部と
を具備するレベル変換回路。
【請求項２】
請求項１に記載のレベル変換回路において、
前記デューティ補正部は、
前記出力信号の前記デューティ比を測定する積分回路を
備える
レベル変換回路。
【請求項３】
請求項１に記載のレベル変換回路において、
前記デューティ補正部は、
定電流源と、
前記定電流源から供給される電流に対応する電流を供給するカレントミラー回路と、
前記カレントミラー回路に接続され、前記出力信号に基づいて、前記対応する電流を使用することにより、充放電動作を行う容量性素子と
を備える
レベル変換回路。
【請求項４】
請求項３に記載のレベル変換回路において、
前記デューティ補正部は、
前記容量性素子への充電の時間が前記容量性素子への放電の時間と等しくなるように前記補正信号を生成する
レベル変換回路。
【請求項５】
請求項１に記載のレベル変換回路において、
前記第１信号レベルの前記第１信号は、小振幅差動信号であるＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルのクロック信号であり、
前記第３信号レベルの前記出力信号は、ＣＭＯＳ論理レベルの差動クロック信号である
レベル変換回路。
【請求項６】
請求項５に記載のレベル変換回路において、
前記レベル変換部は、
前記出力信号のクロスポイントを前記ＣＭＯＳ論理レベルの閾値に補正するクロスポイント補正回路
を備える
レベル変換回路。
【請求項７】
請求項６に記載のレベル変換回路において、
前記クロスポイント補正回路は、反対向きに並列に接続された１対のＣＭＯＳインバータを備え、
前記レベル変換部は２つの出力端子を有し、
前記ＣＭＯＳインバータの前記並列接続は、前記２つの出力端子間に接続される
レベル変換回路。
【請求項８】
請求項５に記載のレベル変換回路において、
前記デューティ補正部は、
定電流源と、
前記定電流源から供給される電流に対応する電流を供給するカレントミラー回路と、
前記カレントミラー回路に接続され、前記出力信号に基づいて、前記対応する電流を使用することにより、充放電動作を行う容量性素子と
を備え、
前記デューティ比は、前記容量性素子の両端電圧に基づいて測定される
レベル変換回路。
【請求項９】
請求項８に記載のレベル変換回路において、
前記デューティ補正部は、
前記容量性素子への充電の時間が前記容量性素子への放電の時間と等しくなるように前記補正信号を生成する
レベル変換回路。
【請求項１０】
請求項１に記載のレベル変換回路において、
前記入力部は、入力部差動トランジスタ対を備え、
前記デューティ補正部は、前記入力部差動トランジスタ対と並列に接続される補正部差動トランジスタ対を備え、
前記第２入力信号は、前記入力部差動トランジスタ対のドレイン電流と前記補正部差動トランジスタ対のドレイン電流との電流加算により生成される
レベル変換回路。
【請求項１１】
第１信号レベルの第１信号を増幅するステップと、
該増幅結果と補正量との加算を計算して第２信号レベルの第２信号を生成するステップと、
前記第２信号を第３信号レベルの出力信号に変換するステップと、
前記出力信号のデューティ比に対応する前記補正量をフィードバックするステップと
を具備する信号レベルの変換方法。
【請求項１２】
請求項１１に記載の信号レベルの変換方法において、
前記フィードバックするステップは、
定電流を供給するステップと、
前記定電流に対応する電流を供給するステップと、
前記出力信号に基づいて、前記対応する電流を使用することにより、容量性素子の充放電動作を行うステップと、
前記容量性素子の両端電圧に基づいて前記デューティ比を決定するステップと
を備える
信号レベルの変換方法。
【請求項１３】
請求項１２に記載の信号レベルの変換方法において、
前記フィードバックするステップは、
前記容量性素子への充電の時間が前記容量性素子への放電の時間と等しくなるように前記補正量を決定する
信号レベルの変換方法。
【請求項１４】
請求項１１に記載の信号レベルの変換方法において、
前記第１信号レベルの前記第１信号は、小振幅差動信号であるＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルのクロック信号であり、
前記第３信号レベルの前記出力信号は、ＣＭＯＳ論理レベルの差動クロック信号である
信号レベルの変換方法。
【請求項１５】
請求項１４に記載の信号レベルの変換方法において、
前記変換するステップは、
前記出力信号のクロスポイントを前記ＣＭＯＳ論理レベルの閾値に補正するステップ
を備える
信号レベルの変換方法。
【請求項１６】
請求項１５に記載の信号レベルの変換方法において、
前記補正するステップは、反対向きに並列に接続された１対のＣＭＯＳインバータにより達成される
信号レベルの変換方法。
【請求項１７】
請求項１４に記載のレベル変換回路において、
前記フィードバックするステップは、
定電流を供給するステップと、
前記定電流に対応する電流を供給するステップと、
前記出力信号に基づいて、前記対応する電流を使用することにより、容量性素子の充放電動作を行うステップと、
前記容量性素子の両端電圧に基づいて前記デューティ比を決定するステップと
を備える
信号レベルの変換方法。
【請求項１８】
請求項１７に記載の信号レベルの変換方法において、
前記フィードバックするステップは、
前記容量性素子の充電時間が前記容量性素子の放電時間と等しくなるように前記補正量を決定するステップ
を備える
信号レベルの変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル変換回路に関し、特にクロック信号のレベル変換におけるデューティ補正に関する。
【背景技術】
【０００２】
半導体集積回路は、高速化・多機能化への対応が求められている。半導体技術の進歩に相俟って、単一のチップ上に多数の回路ブロックが形成され、提供される機能に最適な回路が構成される。そのため、半導体集積回路内には複数の信号レベルが存在することも多くなってきている。特に、高速化に伴って、信号伝送のために、差動インタフェース又は不平衡型インターフェイスが使用される。シングルエンド型の信号が論理回路部分では通常使用されるので、回路ブロックの境界では信号レベル変換回路が必要になる。
【０００３】
論理回路は同期回路を含むことが多く、クロック信号は、信号タイミングの基準として特に重要である。従って、デューティの劣化を制御しなければならない。しかし、デューティの劣化は、プロセスレベルや特性の相対ばらつきによってひき起こされ、同期回路の性能劣化に大きく影響する。特に、長距離のクロックライン等では、デューティ劣化が大きくなる可能性がある。そのため、最終段でデューティ補正を行い、デューティ比が５０％に近いクロック信号を同期回路で使用することが望まれる。
【０００４】
伝送速度がＧＨｚのオーダーを超える高速な回路においては、ノイズ耐性の高い小振幅差動信号であるＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）信号が長距離のクロックライン等に用いられることが多い。ＣＭＬレベルのクロック信号は、多くの場合、最終段でＣＭＯＳ論理レベルの信号にレベル変換され、ＣＭＯＳ構成の同期回路で使用される。レベル変換回路は、回路構成が複雑になり易く、小振幅差動信号のための回路に比べて、プロセスレベルや特性の相対ばらつきの影響のため、デューティの劣化を引き起こしやすい。
【０００５】
クロック信号のレベル変換回路は、例えば、特開２０００−３０５５２８号公報に開示されている。この従来のレベル変換回路は、図１に示されるように、レベル変換部２１とクロスポイント補正部２２とを備える。レベル変換部２１は、第１信号レベル（例えば、小振幅差動信号であるＣＭＬ信号のレベル）のクロック信号を第２信号レベル（例えば、ＣＭＯＳ論理レベル）のクロック信号に変換する。第２信号レベルのクロック信号は、クロスポイント補正のためクロスポイント補正部２２に入力される。クロスポイント補正部２２は、インバータ２５〜２８を備え、第２信号レベルの２相クロック信号のデューティ比が５０％になるようにクロスポイント補正する。
【０００６】
図２は、第１信号レベルの入力信号が印加されるノードＮ１／Ｎ２と、レベル変換部２１の出力ノードＮ７／Ｎ８と、クロスポイント補正部２２の出力ノードＮ９／Ｎ１０とでの信号波形の例を示している。図２（ａ）に示されるように、入力ノードＮ１／Ｎ２に正弦波波形の差動信号が供給される。レベル変換部２１の特性が正相／逆相の信号に対して揃っている場合には、図２（ｂ）に示されるように、レベル変換部２１の出力（ノードＮ７／Ｎ８）は、デューティ比５０％のクロック信号となる。したがって、ノードＮ９／Ｎ１０にも同様のデューティ比５０％のクロック信号が出力される。
【０００７】
第２信号レベルが、ＣＭＯＳ論理レベルの場合におけるように、信号の立ち上がりや立ち下がりの特性にばらつきが発生しやすい信号レベルの場合、ノードＮ７／Ｎ８の信号は、図２（ｃ）に示されるように、デューティ比（５０±α）％となることがある。この場合、ノードＮ７の信号とノードＮ８の信号が交差する電圧においてデューティ比５０％である。クロスポイント補正部２２によりデューティ補正がなされ、ノードＮ９／Ｎ１０にはデューティ比５０％の信号が供給される。
【０００８】
ところが、図２（ｄ）に示されるように、入力信号にノーマルモードのオフセットが発生した場合、ノードＮ７／Ｎ８の信号波形は、クロスポイントにおいてもデューティ５０％にはならないことが多い。その場合、クロスポイント補正部２２によりクロスポイント補正がなされても、デューティ比の改善はできず、ノードＮ９／Ｎ１０に現れる信号は、図２（ｅ）に示されるように、デューティ比（５０±β）％になる。
【０００９】
また、電圧制御発振回路の出力のデューティ比を調整する技術が特開２００１−１５６５９７号公報に開示されている。デューティ補正回路は、電圧制御発振回路から出力される反転出力と非反転出力とを入力とする。デューティ補正回路は、出力調整手段を備える。出力調整手段は、反転出力のパルス周期に対する低レベルのパルス幅と非反転出力のパルス周期に対する高レベルのパルス幅とが等しい出力波形信号を出力する。この出力調整手段は、電圧制御発振回路の反転出力と非反転出力とを入力とするＲＳフリップフロップである。
【特許文献１】特開２０００−３０５５２８号公報
【特許文献２】特開２００１−１５６５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、差動信号においてデューティ劣化の原因がコモンモードに影響を与えるような場合には、逆相信号を利用することによってデューティ補正することが可能である。しかし、ノーマルモードに影響を与える場合、即ち差動信号のバランスが崩れた場合には、逆相信号を利用してもデューティ補正はできない。
【課題を解決するための手段】
【００１１】
本発明の観点では、レベル変換回路は、第１信号レベルの第１信号と補正信号を受け、前記第１信号と前記補正信号から第２信号レベルの第２信号を生成する入力部と、前記第２信号を第３信号レベルの出力信号に変換するレベル変換部と、前記出力信号のデューティ比に対応する前記補正信号を生成して前記入力部に出力するデューティ補正部とを具備する。
【００１２】
ここで、前記デューティ補正部は、前記出力信号の前記デューティ比を測定する積分回路を備えてもよい。
また、前記デューティ補正部は、定電流源と、前記定電流源から供給される電流に対応する電流を供給するカレントミラー回路と、前記カレントミラー回路に接続され、前記出力信号に基づいて、前記対応する電流を使用することにより、充放電動作を行う容量性素子とを備えてもよい。
この場合、前記デューティ補正部は、前記容量性素子への充電の時間が前記容量性素子への放電の時間と等しくなるように前記補正信号を生成してもよい。
また、前記第１信号レベルの前記第１信号は、小振幅差動信号であるＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルのクロック信号であり、前記第３信号レベルの前記出力信号は、ＣＭＯＳ論理レベルの差動クロック信号であってもよい。
また、前記レベル変換部は、前記出力信号のクロスポイントを前記ＣＭＯＳ論理レベルの閾値に補正するクロスポイント補正回路を備えてもよい。
また、前記クロスポイント補正回路は、反対向きに並列に接続された１対のＣＭＯＳインバータを備え、前記レベル変換部は２つの出力端子を有し、前記ＣＭＯＳインバータの前記並列接続は、前記２つの出力端子間に接続されてもよい。
また、前記デューティ補正部は、定電流源と、前記定電流源から供給される電流に対応する電流を供給するカレントミラー回路と、前記カレントミラー回路に接続され、前記出力信号に基づいて、前記対応する電流を使用することにより、充放電動作を行う容量性素子とを備えてもよい。前記デューティ比は、前記容量性素子の両端電圧に基づいて測定されてもよい。
また、前記デューティ補正部は、前記容量性素子への充電の時間が前記容量性素子への放電の時間と等しくなるように前記補正信号を生成してもよい。
また、前記入力部は、入力部差動トランジスタ対を備え、前記デューティ補正部は、前記入力部差動トランジスタ対と並列に接続される補正部差動トランジスタ対を備え、前記第２入力信号は、前記入力部差動トランジスタ対のドレイン電流と前記補正部差動トランジスタ対のドレイン電流との電流加算により生成されてもよい。
【００１３】
また、本発明の他の観点では、信号レベルの変換方法は、第１信号レベルの第１信号を増幅するステップと、該増幅結果と補正量との加算を計算して第２信号レベルの第２信号を生成するステップと、前記第２信号を第３信号レベルの出力信号に変換するステップと、前記出力信号のデューティ比に対応する前記補正量をフィードバックするステップとを具備してもよい。
【００１４】
ここで、前記フィードバックするステップは、定電流を供給するステップと、前記定電流に対応する電流を供給するステップと、前記出力信号に基づいて、前記対応する電流を使用することにより、容量性素子の充放電動作を行うステップと、前記容量性素子の両端電圧に基づいて前記デューティ比を決定するステップとを備えてもよい。
また、前記フィードバックするステップは、前記容量性素子への充電の時間が前記容量性素子への放電の時間と等しくなるように前記補正量を決定してもよい。
また、前記第１信号レベルの前記第１信号は、小振幅差動信号であるＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルのクロック信号であり、前記第３信号レベルの前記出力信号は、ＣＭＯＳ論理レベルの差動クロック信号であってもよい。
また、前記変換するステップは、前記出力信号のクロスポイントを前記ＣＭＯＳ論理レベルの閾値に補正するステップを備えてもよい。
また、前記補正するステップは、反対向きに並列に接続された１対のＣＭＯＳインバータにより達成されてもよい。
また、前記フィードバックするステップは、定電流を供給するステップと、前記定電流に対応する電流を供給するステップと、前記出力信号に基づいて、前記対応する電流を使用することにより、容量性素子の充放電動作を行うステップと、前記容量性素子の両端電圧に基づいて前記デューティ比を決定するステップとを備えてもよい。
また、前記フィードバックするステップは、前記容量性素子の充電時間が前記容量性素子の放電時間と等しくなるように前記補正量を決定するステップ
を備えてもよい。
【発明の効果】
【００１５】
本発明によれば、デューティ劣化の原因がコモンモード、ノーマルモードに影響を与えるような場合においても、デューティ比を５０％に補正するレベル変換回路を提供することができる。
また、本発明によれば、レベル変換回路における遅延時間を増加させることなくデューティ補正するレベル変換回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、図面を参照して、本発明のレベル変換回路を詳細に説明する。以下の説明では、レベル変換回路は、小振幅差動信号であるＣＭＬレベルの入力クロック信号をＣＭＯＳ論理レベルのクロック信号にレベル変換する。
図３は、本発明の一実施形態によるレベル変換回路の構成を示すブロック図である。レベル変換回路１０は、ＣＭＬ差動バッファ部１１と、レベル変換部１２と、デューティ補正部１３とを備える。入力部としてのＣＭＬ差動バッファ部１１は、ノードＮ１／Ｎ２に印加されるＣＭＬレベルの入力信号を有する。ＣＭＬ差動バッファ部１１の出力信号とデューティ補正部１３の出力信号とはノードＮ３／Ｎ４に供給され、そこで電流加算され、電流加算結果信号がレベル変換部１２に出力される。レベル変換部１２は、ＣＭＯＳ論理レベルにレベル変換された信号をノードＮ５／Ｎ６に出力する。ノードＮ５／Ｎ６に出力された信号は、デューティ補正部１３に供給されるとともに、レベル変換回路１０の出力として次段の回路に供給される。即ち、ＣＭＬ差動バッファ部１１とレベル変換部１２とがカスケード接続される差動信号ラインに、レベル変換部１２の出力から入力に向かってフィードバックループが形成され、そのフィードバックループの途中にデューティ補正回路１３が組み込まれている。
【００１７】
図４は、ＣＭＬ差動バッファ部１１を示す回路図である。図４を参照して、ＣＭＬ差動バッファ部１１は、基本的な差動バッファであり、差動トランジスタ対を構成するＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２、抵抗Ｒ１／Ｒ２、定電流源Ｉ１を備えている。定電流源Ｉ１は、ＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２の共通ソースに接続され、抵抗値の等しい抵抗Ｒ１／Ｒ２は、負荷としてこれらのトランジスタのドレインに接続されている。抵抗Ｒ１／Ｒ２の他端は電源ＶＤＤに接続されている。抵抗Ｒ１とＮチャンネルＭＯＳトランジスタＭＮ１との間と抵抗Ｒ２とＮチャンネルＭＯＳトランジスタＭＮ２との間の接続ノードＮ３／Ｎ４が、ＣＭＬ差動バッファ部１１の出力ノードとなる。
【００１８】
ＣＭＬレベルの入力差動信号がノードＮ１／Ｎ２に印加され、増幅された信号がノードＮ３／Ｎ４から出力される。また、後述するＮチャンネルＭＯＳトランジスタＭＮ２２／ＭＮ２１がＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２と並列にノードＮ３／Ｎ４に接続されている。したがって、抵抗Ｒ１／Ｒ２を流れる電流は、ＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２を流れる電流とＮチャンネルＭＯＳトランジスタＭＮ２２／ＭＮ２１を流れる電流との加算電流となる。即ち、ＮチャンネルＭＯＳトランジスタＭＮ２２／ＭＮ２１を流れる電流による電圧降下分だけ、ノードＮ３／Ｎ４の電圧は、入力差動信号に応答して発生する電圧だけ、電源電圧（ＶＤＤ）より低い電圧より低い。したがって、ノードＮ３／Ｎ４の電圧は、デューティ補正部１３により制御される。
【００１９】
レベル変換部１２は、図５に示されるように、ＮチャンネルＭＯＳトランジスタＭＮ２３〜ＭＮ２８、ＰチャンネルＭＯＳトランジスタＭＰ１４〜ＭＰ１９、定電流源Ｉ４、クロスポイント補正部１５のためのインバータ１６／１７を備える。ここで、ＮチャンネルＭＯＳトランジスタＭＮ２３、ＭＮ２４、ＮチャンネルＭＯＳトランジスタＭＮ２５〜ＭＮ２８、およびＰチャンネルＭＯＳトランジスタＭＰ１４〜ＭＰ１９は、それぞれ同じサイズを持つという仮定の下でレベル変換回路の動作を説明する。これ以降で、トランジスタのサイズを比較する場合、ゲート長Ｌは等しく、ゲート幅を比較しているものとする。
【００２０】
ＮチャンネルＭＯＳトランジスタＭＮ２３／ＭＮ２４は、差動トランジスタ対を形成し、それらのゲートはノードＮ３／Ｎ４に接続されている。ＮチャンネルＭＯＳトランジスタＭＮ２３／ＭＮ２４の共通ソースは、定電流源Ｉ４を介してグランドに接続されている。ＮチャンネルＭＯＳトランジスタＭＮ２３のドレインと電源ＶＤＤ間に負荷としてＰチャンネルＭＯＳトランジスタＭＰ１４が接続されている。ＰチャンネルＭＯＳトランジスタＭＰ１４／ＭＰ１５／ＭＰ１６の共通ソースは電源ＶＤＤに接続され、それらのゲートはＰチャンネルＭＯＳトランジスタＭＰ１４のドレインに接続されてカレントミラー回路を構成している。ＰチャンネルＭＯＳトランジスタＭＰ１５／ＭＰ１６のドレイン電流は、ＰチャンネルＭＯＳトランジスタＭＰ１４のドレイン電流と等しい。ＮチャンネルＭＯＳトランジスタＭＮ２７は、ＰチャンネルＭＯＳトランジスタＭＰ１５のドレインとグランド（接地）との間に接続されている。ＮチャンネルＭＯＳトランジスタＭＮ２７／ＭＮ２８の共通ソースは接地され、ＮチャンネルＭＯＳトランジスタＭＮ２７／ＭＮ２８のゲートは、ＮチャンネルＭＯＳトランジスタＭＮ２７のドレインに接続されてカレントミラー回路を構成している。ＮチャンネルＭＯＳトランジスタＭＮ２８を流れるドレイン電流は、ＮチャンネルＭＯＳトランジスタＭＮ２７を流れるドレイン電流に等しい。
【００２１】
ＰチャンネルＭＯＳトランジスタＭＰ１７は、ＮチャンネルＭＯＳトランジスタＭＮ２４のドレインと電源ＶＤＤとの間に負荷として接続されている。ＰチャンネルＭＯＳトランジスタＭＰ１７／ＭＰ１８／ＭＰ１９の共通ソースは電源ＶＤＤに接続され、ＰチャンネルＭＯＳトランジスタＭＰ１７／ＭＰ１８／ＭＰ１９のゲートはＰチャンネルＭＯＳトランジスタＭＰ１７のドレインに接続され、カレントミラー回路を構成している。ＰチャンネルＭＯＳトランジスタＭＰ１８／ＭＰ１９のドレイン電流は、ＰチャンネルＭＯＳトランジスタＭＰ１７のドレイン電流と等しくなる。ＰチャンネルＭＯＳトランジスタＭＰ１８のドレインとグランド間にＮチャンネルＭＯＳトランジスタＭＮ２５が接続される。ＮチャンネルＭＯＳトランジスタＭＮ２５／ＭＮ２６の共通ソースはグランドに接続され、ＮチャンネルＭＯＳトランジスタＭＮ２５／ＭＮ２６のゲートはＮチャンネルＭＯＳトランジスタＭＮ２５のドレインに接続されて、カレントミラー回路を構成している。ＮチャンネルＭＯＳトランジスタＭＮ２６のドレイン電流は、ＮチャンネルＭＯＳトランジスタＭＮ２５のドレイン電流と等しくなる。
【００２２】
これらの差動トランジスタ対及びカレントミラー回路に関し、ノードＮ５／Ｎ６に接続された負荷容量としてのＣＭＯＳ回路は、ノードＮ３／Ｎ４に印加される差動信号の電圧差に対応する電流でＶＤＤレベルまで充電またはグランドレベルまで放電されることになる。したがって、ＣＭＬレベルの入力差動信号は、ＣＭＯＳ論理レベルの差動信号に変換される。
【００２３】
さらに、ＣＭＯＳインバータ１６／１７の互いの入力と出力とを接続したクロスポイント補正回路１５がノードＮ５／Ｎ６間に接続される。クロスポイント補正回路１５は、ノードＮ５／Ｎ６に出力されるＣＭＯＳ論理レベルの差動信号のクロスポイントがＣＭＯＳ論理レベルの閾値（Ｖｔｈ）から偏移している場合（図２（ｃ）参照）、クロスポイント補正回路１５は、ＣＭＯＳ論理レベルのほぼ閾値（Ｖｔｈ）にクロスポイントを補正する（図２（ｂ）参照）。これにより、デューティ補正性能の向上が見込まれ、レベル変換部１２の構成は、以上説明したような構成でなくてもよい。
【００２４】
デューティ補正部１３は、図６に示されるように、ＮチャンネルＭＯＳトランジスタＭＮ１１、１２、１７〜１９／ＭＮ２１／ＭＮ２２、ＰチャンネルＭＯＳトランジスタＭＰ１１〜ＭＰ１３、容量性素子Ｃ１／Ｃ２、定電流源Ｉ２／Ｉ３を備える。ＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２は、差動トランジスタ対を構成し、それらのゲートがノードＮ５／Ｎ６に接続されている。ＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２の共通ソースは、ＮチャンネルＭＯＳトランジスタＭＮ１９のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２のドレインは、ノードＮｃ１／Ｎｃ２に接続されている。容量性素子Ｃ１の一端とＮチャンネルＭＯＳトランジスタＭＮ２１のゲートはノードＮｃ１に接続されている。同様に、容量性素子Ｃ２の一端とＮチャンネルＭＯＳトランジスタＭＮ２２のゲートはノードＮｃ２に接続されている。容量性素子Ｃ１／Ｃ２の他端はグランドに接続されている。ＮチャンネルＭＯＳトランジスタのソースＭＮ１９は、グランドに接続されている。
【００２５】
ＮチャンネルＭＯＳトランジスタＭＮ１７／ＭＮ１８／ＭＮ１９は、カレントミラー回路を構成してそれらのゲートはＮチャンネルＭＯＳトランジスタＭＮ１７のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭＮ１７のドレインと電源ＶＤＤ間に定電流源Ｉ２が接続され、ＮチャンネルＭＯＳトランジスタＭＮ１７のドレイン電流を供給している。ＮチャンネルＭＯＳトランジスタＭＮ１７／ＭＮ１８のソースは、グランドに接続されている。
【００２６】
ＰチャンネルＭＯＳトランジスタＭＰ１３は、電源電圧（ＶＤＤ）とＮチャンネルトランジスタＭＮ１８のドレインの間に接続されており、ＰチャンネルＭＯＳトランジスタＭＰ１３，ＭＰ１２、ＭＰ１１の共通ソースが電源ＶＤＤに接続され、それらのゲートがＰチャンネルＭＯＳトランジスタＭＰ１３のドレインに接続されてカレントミラー回路を形成している。ＰチャンネルＭＯＳトランジスタＭＰ１３のサイズは、ＰチャンネルＭＯＳトランジスタＭＰ１２とＭＰ１１のサイズの２倍の大きさである。ＮチャンネルＭＯＳトランジスタＭＮ１８を流れるドレイン電流は、定電流源Ｉ２により供給される電流の値に等しい。従って、ＰチャンネルＭＯＳトランジスタＭＰ１２とＭＰ１１は定電流源として機能し、それらの各々は、定電流源Ｉ２により供給される電流の半分を供給する。ＰチャンネルＭＯＳトランジスタＭＰ１２とＭＰ１１を介して流れるドレイン電流は、ＮチャンネルＭＯＳトランジスタＭＮ１１とＭｎ１２がオン状態にあるとき、それらのトランジスタを介して流れる。一方、ＮチャンネルＭＯＳトランジスタＭＮ１１とＭｎ１２がオフ状態にあるとき、ＰチャンネルＭＯＳトランジスタＭＰ１１とＭＰ１２を介して流れるドレイン電流は容量性素子Ｃ１とＣ２を充電するように、容量性素子Ｃ１とｃ２を介して流れる。
【００２７】
ＮチャンネルＭＯＳトランジスタＭＮ２１のゲートと容量性素子Ｃ１と、およびＮチャンネルＭＯＳトランジスタＭＮ２２のゲートと容量性素子Ｃ２１とは、ノードＮｃ１とＮｃ２に接続され、ＮチャンネルＭＯＳトランジスタＭＮ２１とＭＮ２２を介して流れるドレイン電流は、容量性素子Ｃ１とＣ２が充電され、放電される電圧に従って制御される。定電流源Ｉ３は、差動トランジスタ対のＮチャンネルＭＯＳトランジスタＭＮ２１とＭＮ２２の共通ソースとグランドの間に接続されている。ＮチャンネルＭＯＳトランジスタＭＮ２１とＭＮ２２のドレインは、ノードＮ４とＮ３に接続されている。すなわち、ＮチャンネルＭＯＳトランジスタＭＮ２１とＭＮ２２は、ドレイン電流が加算されるＣＭＬ差動バッファ部の差動トランジスタ対（ＭＮ１とＭＮ２）と並列に接続されている。
ＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２がオフ状態にあるとき、容量性素子Ｃ１とＣ２はＰチャンネルＭＯＳトランジスタＭＰ１１／ＭＰ１２のドレイン電流で充電され、ノードＮｃ１とＮｃ２の電圧を増加させる。ＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２がオン状態にあるとき、オン状態にあるＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２を介して容量性素子Ｃ１とＣ２から法電流が流れ出し、ノードＮｃ１とＮｃ２の電圧を下げる。充電電流はＰチャンネルＭＯＳトランジスタＭＰ１１〜ＭＰ１３を含むカレントミラー回路により供給されるが、一定に保たれる。一方、放電電流はＮチャンネルＭＯＳトランジスタＭＮ１７〜ＭＮ１９を含むカレントミラー回路により供給されるが一定に保たれる。ＮチャンネルＭＯＳトランジスタＭＮ１９を介して流れるドレイン電流は定電流源Ｉ２により供給される電流と同じである。同時に、容量性素子Ｃ１とＣ２の放電電流は、ＰチャンネルＭＯＳトランジスタＭＰ１１／ＭＰ１２のドレイン電流と等しく、定電流源Ｉ２により供給される電流の半分である。従って、ノードＮｃ１とＮｃ２の電圧は、充放電時間に対応して増加され、減少される。
【００２８】
図７を参照して、レベル変換回路１０の動作について説明する。信号は、レベル変換部１２の入力ノードＮ３とＮ４に印加される。図７（ａ）に示されるように、素子特性等などの相対的なばらつきによりノードＮ３とＮ４の場合には、オフセットがプラス側とマイナス側に生じる。レベル変換部１２によってのみ処理されるのであれば、上記信号は、上記のように劣化されたデューティを有する信号となる。デューティ比は図７（ｂ）に示されるように、（５０±β）％である。特に、ＣＭＯＳ論理レベルの信号は、デューティは高レベル期間で（５０＋β）％であり、低レベル期間で（５０−β）％であるように、ノードＮ５に現れる。一方、ＣＭＯＳ論理レベルの信号は、デューティは高レベル期間で（５０−β）％であり、低レベル期間で（５０＋β）％であるように、ノードＮ６に現れる。
【００２９】
デューティ補正部１３では、ＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２は、ノードＮ５／Ｎ６がハイレベルのときＯＮ状態にあり、ローレベルのときＯＦＦ状態にある。したがって、ＮチャンネルＭＯＳトランジスタＭＮ１１は、図８（ａ）に示されるように、１周期の（５０＋β）％のデューティ期間オン状態にあり、（５０−β）％のデューティ期間オフ状態にある。換言すれば、容量性素子Ｃ１は、ＮチャンネルＭＯＳトランジスタＭＮ１１がオン状態の期間Ｔｄｓｃに放電し、オフ状態の期間Ｔｃｈｇに充電する。放電の期間Ｔｄｓｃが充電の期間Ｔｃｈｇより長くなるので、図８（ｂ）に示されるように、ノードＮｃ１の電圧は容量性素子Ｃ１が充放電を重ねる毎に徐々に低下していくことになる。
【００３０】
一方、ＮチャンネルＭＯＳトランジスタＭＮ１２は、図８（ｅ）に示されるように、１周期の（５０−β）％のデューティ期間オン状態になり、（５０＋β）％のデューティ期間オフ状態になる。即ち、容量性素子Ｃ２は、ＮチャンネルＭＯＳトランジスタＭＮ１２がオン状態の期間Ｔｄｓｃに放電し、オフ状態の期間Ｔｃｈｇに充電する。放電の期間Ｔｄｓｃが充電の期間Ｔｃｈｇより短くなるため、図８（ｆ）に示されるように、容量性素子Ｃ２が充放電を重ねる毎に、ノードＮｃ２の電圧は徐々に上昇していくことになる。
【００３１】
ノードＮｃ１／Ｎｃ２の電圧の下降／上昇に伴ってＮチャンネルＭＯＳトランジスタＭＮ２１／ＭＮ２２のドレイン電流が減少／増加する。ＮチャンネルＭＯＳトランジスタＭＮ２１／ＭＮ２２のドレインは、ノードＮ４／Ｎ３に接続されているため、ドレイン電流は、ＣＭＬ差動バッファ部１１の抵抗Ｒ１／Ｒ２を流れる。ノードＮ３を流れる電流が増加するとき、ノードＮ３の電圧は低下する。一方、ノードＮ４を流れる電流が減少するとき、ノードＮ４の電圧は上昇する。但し、ＮチャンネルＭＯＳトランジスタＭＮ２１が挿入されてドレイン電流が流れているので、ノードＮ４の電圧は元の電圧よりは低くなっている。即ち、図７（ｃ）に示されるように、元の入力信号Ｎ３’に対してノードＮ３の電圧は、より下がり、元の入力信号Ｎ４’に対してノードＮ４の電圧の低下より大きく低下する。
【００３２】
このように、ＮチャンネルＭＯＳトランジスタＭＮ２１／ＭＮ２２のゲート電圧が制御されると、ノードＮ３のハイレベルの期間が短くなっていき、ノードＮ４のハイレベルの期間が長くなっていく。デューティ比が５０％のとき、図８（ｃ）に示されるように、充電期間Ｔｃｈｇと放電期間Ｔｄｓｃとが等しくなる。即ち、図８（ｄ）に示されるように、ノードＮｃ１／Ｎｃ２の電圧は、ある範囲内で平衡状態になる。この電圧変動の範囲は、容量性素子Ｃ１／Ｃ２の静電容量値と充放電電流値（ここでは定電流源Ｉ２の電流値）により設定できる。したがって、ノードＮ５／Ｎ６に現れる出力信号は、図７（ｄ）に示されるように、デューティ５０％のＣＭＯＳ論理レベルの信号になる。
【００３３】
このように、ノードＮ１／Ｎ２の小振幅差動入力信号であるＣＭＬレベルのクロック信号のデューティが劣化している場合や、ＣＭＬ差動バッファ部やレベル変換部でデューティが劣化する場合、レベル変換の遅延時間を増加させることなく、ＣＭＯＳ論理レベルの差動出力信号のデューティを自動的に５０％に補正することができる。
【００３４】
本実施の形態において、ＣＭＬ差動バッファ部１１、レベル変換部１２、デューティ補正部１３は図４、図５、図６に示される回路を例示したが、これらの回路に限定されるものではない。
【図面の簡単な説明】
【００３５】
【図１】従来のレベル変換回路の構成を示すブロック図である。
【図２】従来のレベル変換回路における各部の信号波形を示す図である。
【図３】本発明の実施の形態に係るレベル変換回路の構成を示すブロック図である。
【図４】同差動バッファ部の構成例を示す回路図である。
【図５】同レベル変換部の構成例を示す回路図である。
【図６】同デューティ補正部の構成例を示す回路図である。
【図７】同各部の信号波形例を示す図である。
【図８】同デューティ測定動作を説明する図である。
【符号の説明】
【００３６】
１０  レベル変換回路
１１  ＣＭＬ差動バッファ部
１２  レベル変換部
１３  デューティ補正部
１５  クロスポイント補正回路
１６、１７  インバータ（反転回路）
２１  レベル変換部
２２  クロスポイント補正部
２５〜２８  インバータ（反転回路）
Ｒ１、Ｒ２  抵抗
Ｃ１、Ｃ２  コンデンサ
ＭＮ１〜ＭＮ２、ＭＮ１１〜ＭＮ１９、ＭＮ２１〜ＭＮ２８  ＮチャンネルＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１３、ＭＰ１４〜ＭＰ１９  ＰチャンネルＭＯＳトランジスタ
Ｉ１〜Ｉ３  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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