(57)【要約】【課題】ＴＦＴのゲート絶縁層に存在する柱状構造に起因した電界効果移動度の低下やヒステリシスを防ぎ、ゲートリーク電流を低減し、機械的強度を向上させる。【解決手段】半導体層１３とゲート絶縁層１２とを積層した構造を備え、ゲート絶縁層は柱状組織を有し、柱状組織がゲート絶縁層の層厚方向に対して傾斜している。ゲート絶縁層は、例えばＹ２Ｏ３、Ａｌ２Ｏ３、ＳｉＯ２の少なくともいずれか１つを含むものを用いることができる。ゲート絶縁層の層厚方向に対する、柱状組織の傾斜角度が少なくとも５度であることが望ましい。ゲート絶縁層と半導体層との間に、アモルファスＳｉ酸化膜、アモルファスＳｉ窒化膜およびアモルファスＳｉ酸窒化膜の少なくともいずれか１つを含む中間層を設けることもできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層とゲート絶縁層とを積層した構造を備え、
前記ゲート絶縁層は柱状組織を有し、該柱状組織が前記ゲート絶縁層の層厚方向に対して傾斜していることを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート絶縁層が、Ｙ２Ｏ３、Ａｌ２Ｏ３、ＳｉＯ２の少なくともいずれか１つを含む請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート絶縁層の層厚方向に対する、前記柱状組織の傾斜角度が少なくとも５度であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層が、Ｉｎ、Ｓｎ、Ｚｎの少なくとも１つを含む酸化物半導体であることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記半導体層が、Ｉｎ、Ｇａ及びＺｎを含む酸化物半導体であることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記半導体層が、ＺｎＯであることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記半導体層が、アモルファスＳｉであることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記ゲート絶縁層と前記半導体層との間に中間層を有することを特徴とする請求項１〜７のいずれか１項に記載の薄膜トランジスタ。
【請求項９】
前記中間層がアモルファスＳｉ酸化膜、アモルファスＳｉ窒化膜およびアモルファスＳｉ酸窒化膜の少なくともいずれか１つを含む請求項８に記載の薄膜トランジスタ。
【請求項１０】
表示素子の電極に、請求項１から９のいずれか１項に記載の薄膜トランジスタのソース又はドレイン電極が接続されている表示装置。
【請求項１１】
前記表示素子がエレクトロルミネッセンス素子である、請求項１０に記載の表示装置。
【請求項１２】
前記表示素子が液晶セルである、請求項１０に記載の表示装置。
【請求項１３】
基板上に前記表示素子及び前記薄膜トランジスタが二次元的に複数配されている請求項１０から１２のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及び表示装置に係わり、特に、薄膜トランジスタに含まれるゲート絶縁層の形状構造に関する。本発明の薄膜トランジスタはアクティブマトリクス型液晶表示装置などに好適に用いられるものである。
【背景技術】
【０００２】
薄膜トランジスタ（Thin  Film Transistor, TFT）は、ゲート電極、ソース電極、及び、ドレイン電極を備えた３端子素子である。そして、薄膜トランジスタはゲート電極に電圧を印加して、チャンネル層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有する電子アクティブ素子である。
【０００３】
TFTはアクティブマトリクス型液晶ディスプレイなどの駆動基板に好適であるが、これらを大面積の液晶表示パネルに適用する場合、基板の低コスト化が求められる。そのため現在では従来の高品質な石英基板に代えて、ガラス基板が採用されるようになってきている。ガラス基板を用いた場合、耐熱性が低い為、６００℃以下の低温プロセスにより薄膜トランジスタを形成することが求められる。現在最も広く使われているのは、多結晶シリコン又はアモルファスシリコン膜をチャネル層材料としたMetal-Insulator-Semiconductor Field Effect Transistor (MIS−FET)素子である。ただし、低温プロセスとの整合性においてはアモルファスシリコンが優れている。
【０００４】
通常のアクティブマトリクス回路の駆動においては、選択時には順バイアス電圧（Ｎチャネル型では正、Ｐチャネル型では負の電圧）を印加し、それ以外の非選択時にはその逆の電圧を印加する。非選択時にＴＦＴのソース／ドレイン間の絶縁性が不十分であると画素に蓄積された電荷がただちに放出されてしまい、コントラストの高い映像が得られない。そこで、アクティブマトリクス回路のスイッチング素子としてＴＦＴを使用するには逆バイアスでもリーク電流が小さいことが求められる。アモルファスシリコンによって形成したTFTは多結晶シリコンのものにくらべ電界効果移動度は劣るものの、非選択時のオフ電流が小さいという特徴をもっており、上記目的にはアモルファスシリコンＴＦＴが適している。
【０００５】
また、最近では、TFTのチャネル層に適用し得る材料として、酸化物材料が注目されてきている。
【０００６】
たとえば、ＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いたＴＦＴの開発が活発に行われている。上記薄膜は、低温で成膜でき、プラスチック板やフィルムなどの基板上に薄膜を形成することが可能である。さらに、ＺｎＯ膜を半導体活性層とするＴＦＴにおいては、半導体活性層に光が入射してもＺｎＯ膜が可視光に対して透明であるため、半導体活性層は光の影響をほとんど受けない。そのため、ＺｎＯ膜を半導体活性層とするＴＦＴは、光が入射しても正常な動作ができなくなるという不具合はほとんど生じない。
【０００７】
金属酸化物半導体をチャネル層に用いた半導体素子としては他にもIn-Ga-Zn-O系のアモルファス酸化物を用いたTFTが報告されている(非特許文献１)。上記薄膜も室温でプラスチックやガラス基板への作成が可能であり、可視光に対して透明であるという特徴を有している。また、アモルファスIn-Ga-Zn-O膜をチャネル層に用いたTFTでは電界効果移動度が10cm2/Vs程度でノーマリーオフ型のトランジスタ特性が得られており、フレキシブルTFT材料として大きな可能性を有している。
【０００８】
従来、薄膜トランジスタのゲート絶縁層としては、ＳｉＯ２を用いることが一般的である。チャネル層に酸化物を適用したトランジスタにおいても、これらのゲート絶縁層を用いた検討が成されている。また、Ａｌ２Ｏ３やＹ２Ｏ３などの高誘電率のゲート絶縁層を用いることで、大きなオン電流を有した薄膜トランジスタを実現しようとする試みも行われている。
【０００９】
ＳｉＯ２膜の形成方法としては、ＣＶＤ法、スパッタ法、熱酸化法等が一般的であるが、低温プロセスが可能であり、且つ優れた特性の酸化膜が得られるという点でスパッタ法が優位であるといえる。またＡｌ２Ｏ３やＹ２Ｏ３などの金属酸化物からなるゲート絶縁層の形成方法としては、現在、量産性に優れたスパッタリング法が主流となっている。
【非特許文献１】K.Noumra et. al, Nature 432, 488 (2004)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、チャネル層にアモルファスIn-Ga-Zn-O膜を活性層に用いたボトムゲート型構造のTFTにおいて、スパッタ製膜したＳｉＯ２、Ａｌ２Ｏ３およびＹ２Ｏ３を絶縁層に用いたTFTではヒステリシスが大きく、良好なトランジスタ特性を得ることが難しかった。このとき電界効果移動度は、本来アモルファスIn-Ga-Zn-O膜が持つ物性から予測される移動度の６０％程度に留まり、またゲートリーク電流も比較的大きな値を示していた。
【００１１】
本発明は、上記の問題を解決すべくなされたものであり、ゲート絶縁層構造に工夫を加えることにより、電界効果移動度の低下やヒステリシスを防ぐとともに、ゲートリーク電流を低減できる薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明者は上記のチャネル層にアモルファスIn-Ga-Zn-O膜を活性層に用いたボトムゲート型構造のTFT素子を断面透過電子顕微鏡（ＴＥＭ）で観察したところ、絶縁膜中に径が５０nm程度の柱状組織が形成されていることが分かった。Ｙ２Ｏ３絶縁膜においては、膜中に多結晶相が形成され、この結晶粒が柱状構造をとっていることが確認された。柱状組織はまた、アモルファス構造の膜においても確認され、単位体積辺りに存在する原子数の疎密により柱状組織が形成されていることがわかった。これらは、電界によって加速された大きなエネルギーを持ったスパッタリングガスイオン、およびイオン化されたターゲット材料が基板に垂直に入射するために、絶縁膜中に柱状構造が形成されやすいものと考えられる。
【００１３】
上記断面ＴＥＭの結果から、スパッタ製膜した絶縁層を用いたTFTがヒステリシスが大きく、且つ電界効果移動度が低い原因として、活性層と絶縁膜の界面にキャリアのトラップとなるような柱状組織の境界が存在していたことが考えられる。またゲートリーク電流が大きい理由としては、柱状組織の境界に沿ったリークパスが形成されていたことが挙げられる。このゲートリークは素子の電力消費が増えたり、素子の安定動作を妨げたりする原因となるため極力抑える必要がある。また、粒界が基板に垂直に配向していることに起因して、基板に垂直な方向の破壊強度が低いこともわかった。
【００１４】
本発明者は、これらの結果に基づいて、さらに鋭意研究を続けたところ、以下の本発明の薄膜トランジスタを発明するに至った。すなわち、本発明の薄膜トランジスタは、半導体層とゲート絶縁層とを積層した構造を備え、前記ゲート絶縁層は柱状組織を有し、該柱状組織が前記ゲート絶縁層の層厚方向に対して傾斜していることを特徴とするものである。
【００１５】
本発明の表示装置は、上記本発明の薄膜トランジスタを用いたものである。
【発明の効果】
【００１６】
本発明によれば、ゲート絶縁層において、半導体層と接する面の柱状組織の径が大きくなるため、界面欠陥が減少し、より高い電界効果移動度を持ち、ヒステリシスの小さいＴＦＴを得ることができる。また、リークパスが電界方向に対して傾きを持ち、リークパス自体も長くなるため、リーク電流が低減し、絶縁耐圧が向上する。さらに、層厚方向と柱状組織の方向が一致していないため、機械的強度を高めることができ、耐久性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。
【００１８】
図１（ａ）、（ｂ）に本発明の電界効果型薄膜トランジスタの一実施形態の断面図を示す。図１に示すように、基板１０上にゲート電極１１を設け、ゲート電極１１上にゲート絶縁層１２、チャネル層（半導体層）１３、ソース電極１４、ドレイン電極１５を設けることにより構成される。なおゲート絶縁層１２は傾斜した柱状組織からなる構造を有している。
【００１９】
（ゲート絶縁層）
本実施形態の薄膜トランジスタにおいて、ゲート絶縁層１２としては、一般的に用いられているＳｉＯ２の他に、誘電率の高いＡｌ２Ｏ３やＹ２Ｏ３、あるいはこれらを積層した膜のいずれを用いてもよい。特にチャネル層がＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物薄膜からなるＴＦＴにおいてＹ２Ｏ３をゲート絶縁層として用いると、高い電界効果移動度や低い閾値を持つＴＦＴが得られ、ヒステリシスも小さくすることができる。ゲート絶縁層の層厚はゲート電極とチャネル層もしくは他の電極との間の絶縁性を確保する厚さであることが要求されるが、100nm以上であればよい。
【００２０】
ゲート絶縁層の成膜法としては、スパッタ蒸着法、及び電子ビーム蒸着法、原子層蒸着法などの気相法を用いるのがよい。ゲート絶縁層を一般的にＰＶＤ（物理的気相成膜）法で作製した場合、ゲート絶縁層は柱状の組織を持ち、特にスパッタ蒸着法において顕著となる。柱状組織の方向は、蒸着源に対する基板の角度を変えることにより調節することができる。この柱状組織の層厚方向に対する角度の調節は、蒸着源に対して基板を平行位置よりも傾けることにより実現できる。なお、柱状組織は、ゲート絶縁層１２の層厚方向に対して時計回りに傾いていても、ゲート絶縁層１２の層厚方向に対して柱状組織が反時計回りに傾いていてもよい。
【００２１】
図２（ａ）は本実施形態で用いた成膜装置における、蒸着源と基板との配置図であり、図２（ｂ）は絶縁膜中の柱状組織の模式図である。
【００２２】
また成膜中に基板の角度を変えることにより、ゲート絶縁層１２の中に２つ以上の異なる傾斜方向を有する柱状組織を形成することも可能である。例えば図１（ｂ）に示すように、ゲート絶縁層１２の中に２つ以上の異なる傾斜方向を有する柱状組織を形成されるように、ゲート絶縁層を二つの領域１２ａ、１２ｂから構成する。領域１２ａは、チャネル層１３と界面を構成する側の領域であって、ゲート絶縁層１２の層厚方向に対して柱状組織が時計回りに傾いている。一方、領域１２ｂは、基板１０及びゲート電極１１と界面を構成する側の領域であって、ゲート絶縁層１２の層厚方向に対して柱状組織が反時計回りに傾いている。このように、ゲート絶縁層に２つ以上の異なる傾斜方向を有する柱状組織を形成することで、応力に対する耐性を向上させることができる。例えば、基板にフレキシブル基板を用いた場合には、基板が湾曲してゲート絶縁層１２にも応力がかかることになるので、このような、２つ以上の異なる傾斜方向を有する柱状組織を有するゲート絶縁層を好適に用いることができる。
【００２３】
図３は本発明の薄膜トランジスタのゲート絶縁層、半導体層の模式図を示したものである。図３（ａ）はゲート絶縁層の基板に対して平行な方向の断面の斜視図である。図３（ｂ）はゲート絶縁層および半導体層の界面を示す斜視図である。なお比較のため、図４に、蒸着源に対して基板を平行位置において作製した、薄膜トランジスタのゲート絶縁層、半導体層の模式図を示している。図４（ａ）はゲート絶縁層の基板に対して平行な方向の断面の斜視図である。図４（ｂ）はゲート絶縁層および半導体層の界面を示す斜視図である。
【００２４】
本実施形態のゲート絶縁層では、図３に示すように、図４の構成に比べて活性層と接する面の柱状組織の径が大きくなるため、界面欠陥密度が減少する。すなわち、より高い電界効果移動度を持ち、ヒステリシスの小さいＴＦＴを実現することができる。また、リークパスが電界方向に対して傾きを持ち、さらにリークパス自体も長くなるため、リーク電流が低減し、絶縁耐圧が向上する。
また、薄膜を積層して構成されるような極めて薄い構造体においては、膜面に垂直な方向が強度的に最も弱いことが分かっている。本実施形態における絶縁層では、層厚方向と柱状構造の方向が一致していないため、機械的強度を高めることができ、耐久性を向上させることができる。
【００２５】
なお、本発明者らの鋭意検討によると、特に、この柱状構造の層厚方向に対する傾斜角度が５度以上であることが好ましい。このような絶縁層を有したＴＦＴに対して、特に、ヒステリシスが小さく、特性の優れたＴＦＴを実現できる。傾斜角は５度以上であればよいが、傾斜角が９０度に近づく、すなわち、チャネル層に対して平行に近づくに従って、図２（ｃ）に示すように、蒸着粒子の飛来方向に対して、Ｂ方向の面ではＡ方向の面よりも蒸着がしにくくなるため、均一な膜成長が困難になる。よって、傾斜角の上限は均一な膜成長が可能な範囲で規定される。
【００２６】
（チャネル層）
チャネル層の材料としては、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含み構成される酸化物や、アモルファスシリコンよりなるチャネル層を適用することが出来る。本実施形態のゲート絶縁層を適用した場合、電界効果移動度の低下原因となっていた、ゲート絶縁層の界面における柱状組織の径が大きくなる。このため、本来大きな電子キャリア移動度を持つＩｎ-Ｇａ-Ｚｎ-Ｏ系酸化物薄膜およびＺｎＯ薄膜をチャネル層に用いることで、電界効果移動度が大きいＴＦＴを実現することができる。また、Ｉｎに対するＺｎの原子数比が６５％以下のＩｎ-Ｇａ-Ｚｎ-Ｏ系酸化物薄膜は室温で安定なアモルファス相を形成するため、本実施形態のゲート絶縁層とより良好な界面が形成され、特に特性の優れたＴＦＴを得ることができる。また場合によっては、上記チャネル層と絶縁膜との間にアモルファスＳｉＯ、アモルファスＳｉＮおよびアモルファスＳｉＯＮなどの中間層が形成されていても良い。これにより、ゲート絶縁層の能力低下を防止することができ、例えばリーク電流を押さえることができ、トランジスタのオン/オフ比も改善できるという効果が得られる。中間層の成膜法としてはスパッタ法、パルスレーザー蒸着法、電子ビーム蒸着法およびプラズマＣＶＤ（化学気相成長）法を用いるのが良いが、成膜法は、これらの方法に限られるのものではない。
【００２７】
チャネル層に用いる金属酸化物の成膜法としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法、などの気相法を用いるのがよい。尚、気相法の中でも、量産性の点からは、スパッタ法が適している。またアモルファスシリコンの成膜法としては、上記蒸着法、スパッタ法の他にプラズマＣＶＤ法や熱ＣＶＤ法等を用いても良い。しかし、成膜法は、これらの方法に限られるのものではない。
【００２８】
特に金属酸化物をチャネル層に適用した薄膜トランジスタにおいては、良好なＴＦＴ特性を得るため、チャネル層に１０Ｓ／ｃｍ以下で0.000１Ｓ／ｃｍ以上の電気伝導度を有した半絶縁性の酸化物膜をチャネル層に適用することが好ましい。このような電気伝導度を得るためには、チャネル層の材料組成にも依存するが、１０１4〜１０１８／ｃｍ３程度の電子キャリア濃度を有した酸化物膜を形成することが好ましい。
【００２９】
電気伝導度にして１０Ｓ／ｃｍ以上の場合、ノーマリーオフ・トランジスタを構成することができないし、また、オン・オフ比を大きくすることができない。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。一方で、絶縁体、すなわち電気伝導度にして0.000１Ｓ／ｃｍ以下となると、オン電流を大きくすることができなくなる。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。  
【００３０】
通常、酸化物の電気伝導度や電子キャリア濃度を制御するためには、成膜時の酸素分圧を制御することで行う。すなわち、酸素分圧を制御することで、主として薄膜中の酸素欠損量を制御し、これにより電子キャリア濃度を制御する。図５には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物薄膜をスパッタ法で成膜した際の、キャリア濃度の酸素分圧依存性の一例を示す図である。実際に、酸素分圧を高度に制御することで、電子キャリア濃度が１０１4〜１０１８／ｃｍ３で半絶縁性を有した酸化膜の半絶縁性膜を得ることができ、このような薄膜をチャネル層に適用することで良好なＴＦＴを作成することができる。図５に示すように典型的には０．００５Ｐａ程度の酸素分圧で成膜することで、半絶縁性の薄膜を得ることができる。０．００１Ｐａ以下では絶縁となり、一方で０．０１Ｐａ以上では電気伝導度が高すぎ、トランジスタのチャネル層としては不適合である。
【００３１】
ソース電極１４、ドレイン電極１５、ゲート電極１１の材料は、良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特にこだわらない。たとえば、Ｉｎ２Ｏ３：Ｓｎ、ＺｎＯなどの透明導電膜や、Ａｕ、Ｐｔ、Ａｌ、Ｎｉなどの金属膜を用いることができる。
【００３２】
基板１０としては、チャネル層等の材料にもよるが、ガラス基板、金属基板、プラスチック基板、プラスチックフィルムなどを用いることができる。
【００３３】
（ＴＦＴ特性）
図６に本発明の電界効果型トランジスタの典型的な特性を示す。ソース・ドレイン電極間に５V程度の電圧Ｖｄを印加したとき、ゲート電圧Ｖｇを−１Ｖ〜５Ｖの間で掃引すると、ソース・ドレイン電極間の電流Ｉｄ（μＡ）を制御する（オンオフする）ことができる。図６（a)はさまざまなＶｇでのＩｄ−Ｖｄ特性、図６（ｂ）はＶｄ＝６ＶにおけるＩｄ−Ｖｇ特性（トランスファ特性）の例である。
【００３４】
（ヒステリシス）
図７を用いて、ヒステリシスについて説明する。ヒステリシスとは、ＴＦＴトランスファ特性の評価において、図７に示すようにＶｄを固定して、Ｖｇを掃引（上下）させた際に、Ｉｄが電圧上昇時と下降時で異なる値を示すことを言う。ヒステリシスが大きいと、設定したＶｇに対して得られるＩｄの値がばらついてしまうため、ヒステリシスが小さい素子が好ましい。
【００３５】
図７（a）と図７（ｂ）はそれぞれ、ゲート絶縁層において、柱状組織が層厚方向に平行に成長している場合と、柱状組織が層厚方向に対して傾斜している場合（以下、柱状傾斜膜）のＴＦＴトランスファ特性の一例を示している。柱状組織が層厚方向に平行に成長しているゲート絶縁層を適用した場合には、図７（a）のようなヒステリシス特性を示すが、それに比べて、本実施形態の柱状傾斜層を適用した場合には、図７（ｂ）のようにヒステリシスの小さい素子とすることができる。さらに、柱状傾斜層を絶縁層として適用した場合、Ｏｎ電流が大きく、電界効果移動度も大きなＴＦＴ素子を実現することができる。これは、ゲート絶縁層に本実施形態の構造を持つ絶縁層を適用することで、キャリアがトラップされにくいチャネル層／絶縁層界面が実現されているためと考えられる。
【００３６】
上記薄膜トランジスタの出力端子であるドレインに、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。以下に表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
【００３７】
たとえば図９に示すように、基体１１１上に、上記非晶質酸化物半導体膜１１２と、ソース電極１１３と、ドレイン電極１１４とゲート絶縁層１１５と、ゲート電極１１６から構成されるＴＦＴを形成する。そして、ドレイン電極１１４に、層間絶縁膜１１７を介して電極１１８が接続されており、電極１１８は発光層１１９と接し、さらに発光層１１９が電極１２０と接している。かかる構成により、発光層１１９に注入する電流を、ソース電極１１３からドレイン電極１１４に非晶質酸化物半導体膜１１２に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがってこれをＴＦＴのゲート１１６の電圧によって制御することができる。ここで、電極１１８、発光層１１９、電極１２０は無機もしくは有機のエレクトロルミネッセンス素子を構成する。
【００３８】
あるいは、図１０に示すように、ドレイン電極１１４が延長されて電極１１８を兼ねており、これを高抵抗膜１２１、１２２に挟まれた液晶セルや電気泳動型粒子セル１２３へ電圧を印加する電極１１８とする構成を取ることができる。液晶セルや電気泳動型粒子セル１２３、高抵抗層１２１及び１２２、電極１１８、電極１２０は表示素子を構成する。これら表示素子に印加する電圧を、ソース電極１１３からドレイン電極１１４に非晶質酸化物半導体膜１１２に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがってこれをＴＦＴのゲート電極１１６の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性被膜中に封止したカプセルであるなら、高抵抗膜１２１、１２２は不要である。
【００３９】
上述の２例においてＴＦＴとしては、トップゲートのコプレナー型の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、スタガ型等他の構成も可能である。
【００４０】
また、上述の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極もしくは両電極が基体と垂直に設けられていてもよい。
【００４１】
さらに、上述の２例においては、表示素子に接続されるＴＦＴをひとつだけ図示したが、本発明は必ずしも本構成に限定されるものではない。例えば、図中に示したＴＦＴがさらに本発明による別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。
【００４２】
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子もしくは反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長もしくは反射光の波長に対して透明である必要がある。あるいは透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明である必要がある。
【００４３】
さらに本実施形態のＴＦＴでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
【００４４】
次に、ＥＬ素子（ここでは有機ＥＬ素子）と薄膜トランジスタを含む画素を二次元状に配置した表示装置について図１１を用いて説明する。
【００４５】
図１１において、１８１は有機EL層１８４を駆動するトランジスタであり、１８２は画素を選択するトランジスタである。また、コンデンサ１８３は選択された状態を保持するためのものであり、共通電極線１８７とトランジスタ１８２のソース部分との間に電荷を蓄え、トランジスタ１８１のゲートの信号を保持している。画素選択は走査電極線１８５と信号電極線１８６により決定される。
【００４６】
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極１８５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極１８６を通してやはりパスル信号でトランジスタ１８２へと印加されて画素が選択される。そのときトランジスタ１８２がONとなり信号電極線１８６とトランジスタ１８２のソースの間にあるコンデンサ１８３に電荷が蓄積される。これによりトランジスタ１８１のゲート電圧が所望の電圧に保持されトランジスタ１８１はONになる。この状態は次の信号を受け取るまで保持される。トランジスタ１８１がONである状態の間、有機EL層１８４には電圧、電流が供給され続け発光が維持されることになる。
【００４７】
この図１１の例では１画素にトランジスタ２ヶ、コンデンサー１ヶの構成であるが、性能を向上させるために更に多くのトランジスタ等を組み込んでも構わない。本質的なのはトランジスタ部分に本発明の低温で形成でき透明のTFTであるIn-Ga-Zn-O系のTFTを用いることにより、有効なＥＬ素子が得られる。
【００４８】
次に本発明の実施例について図面を用いて説明する。
【実施例１】
【００４９】
本実施例は、図１（ａ）に示すボトムゲート型ＴＦＴ素子を作製した例である。
【００５０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物からなるチャネル層と多結晶Ｙ２Ｏ３膜からなるゲート絶縁層を有してなる。
【００５１】
まず、ガラス基板上１０（コーニング社製1737）に、フォトリソグラフィー法とリフトオフ法により、ゲート電極１１をパターニング形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍである。電極材質はＡｕであり、厚さは４０nmであった。
【００５２】
次に、フォトリソグラフィー法とリフトオフ法により、ゲート絶縁層１２として、厚さ１５０nmのＹ２Ｏ３膜をパターニング形成した。
【００５３】
本実施例では、アルゴンガスと酸素ガスの混合雰囲気中で高周波スパッタ法により、Ｙ２Ｏ３多結晶膜を形成した。
【００５４】
ターゲット（材料源）としては、２インチサイズのＹ２Ｏ３組成を有する焼結体を用い、投入ＲＦパワーは１５０Wとしている。成膜時の雰囲気は、全圧0.4Paであり、その際ガス流量比はＡｒ：Ｏ２＝100：5であった。成膜時の基板温度は25℃である。本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも６０度傾けてＹ２Ｏ３膜の成膜を行っている。これにより、ゲート絶縁層において、結晶粒よりなる柱状組織が層厚方向に対して傾きを持つ構造が形成される。実際に上記絶縁層のＴＥＭ観察を行ったところ、結晶粒よりなる柱状組織が層厚方向に対し約３０度傾いていることを確認した。
【００５５】
次に、ゲート絶縁層上にチャンネル層１３としてアモルファス酸化物膜を形成した。本実施例では、アルゴンガスと酸素ガスの混合雰囲気中で高周波スパッタ法により、Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。
【００５６】
本実施例では、ターゲットとしては、２インチサイズのＩｎ２Ｏ３、ＺｎＯおよびＧａ２Ｏ３組成を有する焼結体を用いている。成膜時の雰囲気は、全圧0.4Paであり、その際ガス流量比はＡｒ：Ｏ２＝100：1であった。また、基板温度は25℃である。
【００５７】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが確認された。
【００５８】
さらに、分光エリプソ測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、層厚は約５０ nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = ５４ : １０ : ３６であった。
【００５９】
次に、フォトリソグラフィー法とリフトオフ法により、ドレイン電極１５及びソース電極１４をパターニング形成した。それぞれ電極材質はＡｕであり、厚さは４０nmである。
【００６０】
(比較例１)
ゲート絶縁層を除いては上記実施例と同様の構成としている。ゲート絶縁層は、Y2O3膜をスパッタ成膜法により成膜し、厚みは１５０nmである。このとき蒸着源であるターゲットに対し、基板を平行位置においてＹ２Ｏ３膜の成膜を行っている。上記絶縁膜のＴＥＭ観察を行ったところ、結晶粒よりなる柱状組織が層厚方向に対し平行に成長していたことが確認された。
（ＴＦＴ素子の特性評価）
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性の一例を示す。図６（a）はＩｄ−Ｖｄ特性であり、図６（ｂ）はＩｄ−Ｖｇ特性である。図６（ａ）に示すように、一定のゲート電圧Vgを印加し、Ｖｄの変化に伴うソース−ドレイン間電流のＩｄのドレイン電圧Ｖｄ依存性を測定すると、Ｖｄ= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、Ｖｄ= 4 V印加時におけるゲート電圧VGの閾値は約-0.5 Vであった。また比較例１に比べＯＮ電流が大きく、Ｖｇ=10 V時には、Ｉｄ=5.0 × 10-4A程度の電流が流れた。また、出力特性から電界効果移動度を算出したところ、飽和領域において約14cm2(Vs)-1の電界効果移動度が得られ、比較例１に比べ、約１５％高い値が得られた。さらに、ゲートリーク電流は比較例１に比べ約一桁低い値を示しており、トランジスタのオン・オフ比も、１０8超と高い値を示していた。
【００６１】
また、本実施例のＴＦＴの特性は、比較例１のＴＦＴに比べて、ヒステリシスが小さいという特徴を有している。図７に、本実施例と比較例のＩｄ−Ｖｇを図に記して比較している。図７（a）は比較例１、図７（ｂ）は本実施例のＴＦＴ特性の一例である。このようにゲート絶縁層にＹ２Ｏ３柱状傾斜膜を適用することで、ＴＦＴのヒステリシスを低減することができる。
【実施例２】
【００６２】
本実施例は、図８に示すボトムゲート型ＴＦＴ素子を作製した例である。
【００６３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物からなるチャネル層とＹ２Ｏ３からなるゲート絶縁層とそれらの界面に形成されたアモルファスＳｉＯからなる中間層を有してなる。
【００６４】
まず、ガラス基板上１０（コーニング社製1737）に、フォトリソグラフィー法とリフトオフ法により、ゲート電極１１をパターニング形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍである。電極材質はＡｕであり、厚さは４０nmであった。
【００６５】
次に、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法により、Ｙ２Ｏ３組成を有する焼結体をターゲットとし、絶縁層１２として用いるＹ２Ｏ３多結晶膜を堆積させた。基板温度は２５℃であった。本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも６０度傾けてＹ２Ｏ３膜の成膜を行っている。これにより、ゲート絶縁層において、結晶粒よりなる柱状組織が層厚方向に対して傾きを持つ構造が形成される。実際に上記絶縁層のＴＥＭ観察を行ったところ、結晶粒よりなる柱状組織が層厚方向に対し30度傾いていることが確認された。
【００６６】
その後、中間層１６として、厚さ3nmのアモルファスＳｉＮ膜を堆積した。本実施例において、アモルファスＳｉＮ膜は、プラズマＣＶＤ法により堆積した。
【００６７】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＳｉＮ膜はアモルファス膜であることが確認された。  
【００６８】
次に、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法により、チャンネル層１３として用いるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を堆積させた。基板温度は２５℃であった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = ５４ : １０ : ３６であることを確認している。
【００６９】
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが確認された。
【００７０】
次に、フォトリソグラフィー法とリフトオフ法により、ドレイン電極１５及びソース電極１４をパターニング形成した。それぞれ電極材質はＡｕであり、厚さは４０nmである。
【００７１】
（ＴＦＴ素子の特性評価）
本実施例の薄膜トランジスタは、Ｖｄ= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。トランジスタのオン・オフ比は、１０8超であり、電界効果移動度は約１２cm2(Vs)-1である。
【００７２】
また本実施例のＴＦＴは、ヒステリシス、ゲートリークともに小さいという特徴がある。特に、ヒステリシスに関しては実施例１よりも小さく、ヒステリシス幅にして約１５％低い値を示している。
【００７３】
このように、ゲート絶縁層とチャネル層との間にアモルファスＳｉＮからなる中間層を設けることで、高い電界効果移動度を保ったまま、ＴＦＴのヒステリシスおよびゲートリークを低減することができる。
【実施例３】
【００７４】
本実施例は、プラスチック基板上に、図１（a)に示すトップゲート型ＴＦＴ素子を作製した例である。
【００７５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物からなるチャネル層とＹ２Ｏ３からなるゲート絶縁層を有してなる。
製法、構成は実施例１に準じている。但し、基板として、ポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いている。
【００７６】
（ＴＦＴ素子の特性評価）
ＰＥＴフィルム上に形成したＴＦＴを室温下で測定した。トランジスタのオン・オフ比は、１０5超である。また、電界効果移動度を算出したところ、電界効果移動度は約6cm2(Vs)-1であった。また、実施例１と同等な良好なヒステリシス特性を有している。
【００７７】
次にＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に大きな変化は認められず、Ｙ２Ｏ３柱状傾斜膜の破壊強度が十分高いことが確認された。
【実施例４】
【００７８】
本実施例は、図１（ａ）に示すボトムゲート型ＴＦＴ素子を作製した例である。
製法、構成は実施例１に準じている。但し、ゲート絶縁層１２としてＳｉＯ２膜、チャネル層１３として多結晶ＺｎＯ膜を用いている。
【００７９】
ゲート絶縁層に用いたＳｉＯ２膜の層厚は１００nmであり、ＳｉＯ２組成を有する焼結体をターゲットとし、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法によりゲート電極上に堆積させた。基板温度は２５℃であった。本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも６０度傾けてＳｉＯ２膜の成膜を行っている。これにより、ゲート絶縁層において、柱状組織が層厚方向に対して傾きを持つ構造が形成される。実際に上記絶縁膜のＴＥＭ観察を行ったところ、柱状組織が層厚方向に対し約25度傾いていることが確認された。  
【００８０】
またチャネル層に用いたＺｎＯ膜の膜厚は５０nmであり、ＺｎＯ組成を有する焼結体をターゲットとし、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法によりゲート絶縁層上に堆積させた。基板温度は２５℃であった。
【００８１】
(比較例２)
ゲート絶縁層を除いては上記実施例と同様の構成としている。ゲート絶縁層は、ＳｉＯ２膜をスパッタ成膜法により成膜し、厚みは１００nmである。このとき蒸着源であるターゲットに対し、基板を平行位置においてＳｉＯ２膜の成膜を行っている。上記絶縁膜のＴＥＭ観察を行ったところ、柱状組織が層厚方向に対し平行に成長していたことが確認された。
【００８２】
（ＴＦＴ素子の特性評価）
本実施例の薄膜トランジスタは、Ｖｄ= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。出力特性から電界効果移動度を算出したところ、飽和領域において約６０cm2(Vs)-1の電界効果移動度が得られ、比較例２に比べ、約７％高い値が得られた。さらに、ゲートリーク電流は比較例２に比べ約１桁低い値を示しており、トランジスタのオン・オフ比も、１０６超と高い値を示していた。
また、本実施例のＴＦＴの特性は、比較例２のＴＦＴに比べて、ヒステリシスが小さいという特徴を有している。このようにゲート絶縁層にＳｉＯ２柱状傾斜膜を適用することで、ＴＦＴのヒステリシスを低減することができる。
【実施例５】
【００８３】
本実施例は、図１（ａ）に示すボトムゲート型ＴＦＴ素子を作製した例である。
製法、構成は実施例１に準じている。但し、ゲート絶縁層１２としてＳｉＯ２膜、チャネル層１３としてアモルファスＳｉを用いている。
【００８４】
ゲート絶縁層に用いたＳｉＯ２膜の層厚は１００nmであり、ＳｉＯ２組成を有する焼結体をターゲットとし、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法によりゲート電極上に堆積させた。基板温度は２５℃であった。本実施例では、蒸着源であるターゲットに対し、基板を平行位置よりも６０度傾けてＳｉＯ２膜の成膜を行っている。これにより、ゲート絶縁層において、柱状組織が層厚方向に対して傾きを持つ構造が形成される。実際に上記絶縁膜のＴＥＭ観察を行ったところ、柱状組織が層厚方向に対し約３０度傾いていることが確認された。  
【００８５】
またチャネル層に用いたアモルファスＳｉ膜の厚みは５０nmであり、Ｓｉターゲットを用いて、アルゴンと酸素の混合ガスを雰囲気とした高周波スパッタ法により堆積させた。基板温度は２５℃であった。
【００８６】
(比較例３)
ゲート絶縁層を除いては上記実施例と同様の構成としている。ゲート絶縁層は、ＳｉＯ２膜をスパッタ成膜法により成膜し、厚みは１００nmである。このとき蒸着源であるターゲットに対し、基板を平行位置においてＳｉＯ２膜の成膜を行っている。上記絶縁層のＴＥＭ観察を行ったところ、柱状組織が層厚方向に対し平行に成長していたことが確認された。
【００８７】
（ＴＦＴ素子の特性評価）
本実施例の薄膜トランジスタは、Ｖｄ= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。出力特性から電界効果移動度を算出したところ、飽和領域において約0.5cm2(Vs)-1の電界効果移動度が得られた。またゲートリーク電流は比較例３に比べ約１桁低い値を示しており、トランジスタのオン・オフ比も、１０6超と高い値を示していた。
また、本実施例のＴＦＴの特性は、比較例３のＴＦＴに比べて、ヒステリシスが小さいという特徴を有している。このようにゲート絶縁層にＳｉＯ２柱状傾斜膜を適用することで、ＴＦＴのヒステリシスを低減することができる。
【実施例６】
【００８８】
本実施例では図１０のＴＦＴを用いた表示装置について説明する。ＴＦＴの製造工程は実施例１に準じている。上記ＴＦＴにおいて、ドレイン電極をなすITO膜の島の短辺を100μmまで延長し、延長された90μmの部分を残し、ソース電極およびゲート電極への配線を確保した上で、ＴＦＴを絶縁層で被覆する。この上にポリイミド膜を塗布し、ラビング工程を施す。一方で、同じくプラスチック基板上にITO膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記ＴＦＴを形成した基板と5μmの空隙を空けて対向させ、ここにネマチック液晶を注入する。さらにこの構造体の両側に一対の偏光板を設ける。ここで、ＴＦＴのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたITO膜の島の一部である30μm×90μmの領域のみ、光透過率が変化する。またその透過率は、ＴＦＴがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。かようにして、図７に対応した、液晶セルを表示素子とする表示装置を作成する。
【００８９】
本実施例において、ＴＦＴを形成する基板として白色のプラスチック基板を用い、ＴＦＴの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。この構成の表示装置の場合、本ＴＦＴによって延長されたドレイン電極と上部のITO膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
【００９０】
また、本実施例において、ＴＦＴを複数隣接して形成して、たとえば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタのひとつを図９のＴＦＴとして、ＥＬ素子を駆動することもできる。たとえば、上述のITO膜をドレイン電極とするＴＦＴを用いる。そして、ドレイン電極から延長されたITO膜の島の一部である30μm×90μmの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。こうして、ＥＬ素子を用いる表示装置を形成することができる。
【実施例７】
【００９１】
実施例６の表示素子とＴＦＴとを二次元に配列させる。たとえば、実施例６の液晶セルやＥＬ素子等の表示素子と、ＴＦＴとを含めて約30μm×115μmの面積を占める画素を、短辺方向に40μmピッチ、長辺方向に120μmピッチでそれぞれ7425×1790個方形配列する。そして、長辺方向に7425個のＴＦＴのゲート電極を貫くゲート配線を1790本、1790個のＴＦＴのソース電極が非晶質酸化物半導体膜の島から5μmはみ出した部分を短辺方向に貫く信号配線を7425本設ける。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続する。さらに液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせRGBが長辺方向に反復するカラーフィルタを表面に設ければ、約211 ppiでA4サイズのアクティブマトリクス型カラー画像表示装置を構成することができる。
【００９２】
また、ＥＬ素子においても、ひとつのＥＬ素子に含まれる２ＴＦＴのうち第一ＴＦＴのゲート電極をゲート線に配線し、第二ＴＦＴのソース電極を信号線に配線し、さらに、ＥＬ素子の発光波長を長辺方向にRGBで反復させる。こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
【００９３】
ここで、アクティブマトリクスを駆動するドライバ回路は、画素のＴＦＴと同じ本発明のＴＦＴを用いて構成しても良いし、既存のICチップを用いても良い。
【産業上の利用可能性】
【００９４】
本発明の薄膜トランジスタは、ＰＥＴフィルムをはじめとするフレキシブル素材や光透過性基板上に形成することができる。フレキシブル素材の上に形成した場合には、湾曲させた状態でのスイッチングが可能であり、光透過性基板上に形成した場合には、波長400nm以上の可視光・赤外光に対して透明とできる。これらの性質を利用し、本発明の薄膜トランジスタはＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができ、フレキシブル・ディスプレイをはじめ、シースルー型のディスプレイ、ＩＣカードやＩＤタグなどに幅広く応用できる。
【図面の簡単な説明】
【００９５】
【図１】本発明の薄膜トランジスタの構成例を示す断面図である。
【図２】本発明で用いた製膜装置における、蒸着源と基板、および絶縁膜中の柱状組織の模式図を示す図である。
【図３】本発明の薄膜トランジスタのゲート絶縁層、半導体層の模式図を示したものであり、（ａ）はゲート絶縁層の基板に対して平行な方向の断面の斜視図、（ｂ）はゲート絶縁層および半導体層の界面を示す斜視図である。
【図４】蒸着源に対して基板を平行位置において作製した、ゲート絶縁層、半導体層の模式図を示したものであり、（ａ）はゲート絶縁層の基板に対して平行な方向の断面の斜視図、（ｂ）はゲート絶縁層および半導体層の界面を示す斜視図である。
【図５】Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜の電子キャリア濃度と成膜中の酸素分圧の関係を示すグラフである。
【図６】本発明の薄膜トランジスタのＴＦＴ特性を示すグラフである。
【図７】本発明の薄膜トランジスタのヒステリシス特性を示すグラフである。
【図８】本発明の薄膜トランジスタの構成例を示す断面図である。
【図９】本発明に係わる表示装置の一例の断面図である。
【図１０】本発明に係わる表示装置の他の例の断面図である。
【図１１】有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の構成を示す図である。
【符号の説明】
【００９６】
１０  基板
１１  ゲート電極
１２  ゲート絶縁層
１３  チャネル層
１４  ソース電極
１５  ドレイン電極
１６  中間層
【図１】
2007258223.tif 000003
【図２】
2007258223.tif 000004
【図３】
2007258223.tif 000005
【図４】
2007258223.tif 000006
【図５】
2007258223.tif 000007
【図６】
2007258223.tif 000008
【図７】
2007258223.tif 000009
【図８】
2007258223.tif 000010
【図９】
2007258223.tif 000011
【図１０】
2007258223.tif 000012
【図１１】
2007258223.tif 000013