(57)【要約】【課題】レイテンシ情報を利用してオンダイターミネーション（ＯＤＴ;On Die Termination）回路のイネーブル時間を決定できるようにする技術を提供すること。【解決手段】オンダイターミネーション制御信号をバッファリングして内部クロックに同期された互いに異なる遅延時間を有する複数個の制御信号を出力し、第１レイテンシ情報に応じて複数個の制御信号のうちいずれかを選択してレイテンシ制御信号を出力するレイテンシブロックと、レイテンシ制御信号のアクティブの時、第２レイテンシ情報を初期値として内部クロックをカウントした第１制御信号と、出力クロックをカウントして発生した第２制御信号を比較して、オンダイターミネーションイネーブル信号のアクティブの時点を制御するイネーブル信号発生部と、ターミネーションの抵抗値を制御するオンダイターミネーション部とを備える。【選択図】図２
2007097134.tif 000002
【特許請求の範囲】
【請求項１】
オンダイターミネーション制御信号をバッファリングして出力された制御信号を順次遅延して、内部クロックに同期された互いに異なる遅延時間を有する複数個の制御信号を出力し、第１レイテンシ情報に応じて、前記複数個の制御信号のうち、いずれかを選択して、レイテンシ制御信号を出力するレイテンシブロックと、
前記レイテンシ制御信号のアクティブの時、第２レイテンシ情報を初期値として前記内部クロックをカウントした第１制御信号と、出力クロックをカウントして発生した第２制御信号を比較して、その比較結果に応じて、オンダイターミネーションイネーブル信号のアクティブの時点を制御するイネーブル信号発生部と、
前記オンダイターミネーションイネーブル信号に応じて、ターミネーションの抵抗値を制御するオンダイターミネーション部と
を備えることを特徴とするオンダイターミネーション制御装置。
【請求項２】
前記第１レイテンシ情報は、読み出しまたは書き込み動作時に、命令が何クロックぶりに認識されるかを定義するアディティブレイテンシ信号であることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項３】
前記第１レイテンシ情報は、書き込み命令信号であることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項４】
前記第１レイテンシ情報は、モードレジスタセット系を介して予め設定された信号であることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項５】
前記第２レイテンシ情報は、カラムアクセスストローブ信号の待ち時間を示すＣＡＳレイテンシ信号であることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項６】
前記第１制御信号と前記第２制御信号とは、バイナリコードであることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項７】
前記レイテンシブロックは、
基準電圧に応じて、前記オンダイターミネーション制御信号をバッファリングして、第３制御信号を出力する入力バッファと、
前記第３制御信号を内部クロックに同期されるように順次遅延させて、前記複数個の制御信号を出力するレイテンシ制御部と、
前記第１レイテンシ情報に応じて、前記複数個の制御信号のうち、いずれかを選択して、前記レイテンシ制御信号を出力するレイテンシ選択部と
を備えることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項８】
前記レイテンシ制御部は、Ｄフリップフロップを備えることを特徴とする請求項７に記載のオンダイターミネーション制御装置。
【請求項９】
前記レイテンシ制御部は、シフトレジスタを備えることを特徴とする請求項７に記載のオンダイターミネーション制御装置。
【請求項１０】
前記レイテンシ制御部は、カウンタを備えることを特徴とする請求項７に記載のオンダイターミネーション制御装置。
【請求項１１】
前記レイテンシ選択部は、マルチプレクサを備えることを特徴とする請求項７に記載のオンダイターミネーション制御装置。
【請求項１２】
前記イネーブル信号発生部は、
前記第２レイテンシ情報を初期値として、前記内部クロックをカウントして、前記第１制御信号を出力する内部カウンタと、
前記出力クロックをカウントして、前記第２制御信号を出力するＤＬＬカウンタと、
前記レイテンシ制御信号をデコードして、第４制御信号を出力する命令デコーダと、
前記第４制御信号のアクティブの時、前記第１制御信号と前記第２制御信号とのバイナリコードを比較して、コード信号を出力するコード比較器と、
前記コード信号に応じて、前記オンダイターミネーションイネーブル信号をアクティブにするオンダイターミネーションイネーブル信号発生部と
を備えることを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項１３】
前記イネーブル信号発生部は、
リセット信号に応じて、第１リセット制御信号を前記ＤＬＬカウンタに出力し、前記第１リセット制御信号を一定時間遅延した第２リセット制御信号を前記内部カウンタに出力するリセット発生部をさらに備えることを特徴とする請求項１２に記載のオンダイターミネーション制御装置。
【請求項１４】
前記コード比較器は、前記第４制御信号のアクティブの時、前記内部クロックのドメインを前記出力クロックのドメインに変更することを特徴とする請求項１２に記載のオンダイターミネーション制御装置。
【請求項１５】
前記オンダイターミネーション部は、
複数のターミネーション抵抗と複数のスイッチとを備えて、並列接続した複数のスイッチのスイッチング動作に応じて、複数のターミネーション抵抗を電源電圧端と接地電圧端に選択的に接続して、ターミネーションの抵抗を調整する複数の単位ターミネーション抵抗部と、
前記オンダイターミネーションイネーブル信号を遅延させて、前記複数のスイッチを調節する複数の単位遅延部と
を備えることを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項１６】
前記複数のスイッチは、複数のｐＭＯＳトランジスタ及び複数のｎＭＯＳトランジスタを備えることを特徴とする請求項１５に記載のオンダイターミネーション制御装置。
【請求項１７】
前記単位遅延部は、
前記オンダイターミネーションイネーブル信号を反転遅延させて、前記複数のｐＭＯＳトランジスタを調節するための第１単位遅延部と、
前記オンダイターミネーションイネーブル信号を非反転遅延させて、前記複数のｎＭＯＳトランジスタを調節するための第２単位遅延部と
を備えることを特徴とする請求項１５に記載のオンダイターミネーション制御装置。
【請求項１８】
前記第１単位遅延部及び第２単位遅延部は、複数のインバータからなることを特徴とする請求項１７に記載のオンダイターミネーション制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンダイターミネーション制御装置に関し、特に、レイテンシ情報を利用してオンダイターミネーション（On Die Termination；以下、「ＯＤＴ」と記す）回路のイネーブル時間を決定できるようにする技術である。
【背景技術】
【０００２】
通常、ＤＤＲ（Double Data Rate）メモリ装置のデータ送信速度をさらに速く制御するために、様々な新しい概念が追加されつつある。この中で、ターミネーション（Termination）の抵抗は、素子間の信号送信をスムーズにするために必要である。
【０００３】
ここで、抵抗が適切にマッチングされない場合、送信される信号が反射されて、信号送信にエラーが発生するおそれが大きい。しかし、外部に固定抵抗を印加する場合には、集積回路の老化や温度変化あるいは製造工程上の差によって、適切にマッチングされることができない。これに伴い、最近では、外部基準抵抗と比較して、抵抗値が同じになるようにするために、並列接続された複数のトランジスタのうち、ターンオンされるトランジスタの個数を調節することによって、ターミネーションの抵抗を調整する技術が提示された。
【０００４】
図１は、このような従来のＯＤＴ制御装置に関する構成図である。従来のＯＤＴ制御装置は、入力バッファ１０と、ドメインクロスブロック（Domain Crossing Block）２０と、ＯＤＴ３０と、ターミネーション抵抗部４０とを備える。
【０００５】
ここで、入力バッファ１０は、オンダイターミネーション制御信号ＯＤＴをバッファリングして、オンダイターミネーション命令信号ＯＤＴ＿ＣＭＤを出力する。ドメインクロスブロック２０は、出力クロックＯＣＬＫに同期して、オンダイターミネーション命令信号ＯＤＴ＿ＣＭＤを制御して、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮをＯＤＴ３０に出力する。
【０００６】
これにより、ＯＤＴ３０は、並列接続された複数個のスイッチＳＷ１、ＳＷ２のスイッチング動作に応じて、ターミネーション抵抗部４０を電源電圧端ＶＤＤＱと接地電圧端ＶＳＳＱとに選択的に接続して、ターミネーションの抵抗を調整する。
【０００７】
ところが、このような従来のＯＤＴ制御装置は、クロック周波数に関係なしで、一定の出力クロックＯＣＬＫに同期して、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮがアクティブになる。これにより、半導体メモリ装置のクロック周期が短くなる場合、短くなったクロックに対応して、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮのアクティブの時間を制御できなくなり、ターミネーションの抵抗値を正確に調整できなくなるという問題点がある。
【特許文献１】特開２００３−１１５２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記問題点を解決するためになされたものであって、その目的は、レイテンシ情報を利用して、オンダイターミネーション回路のイネーブル時間を決定して、ターミネーションの抵抗値を流動的に制御することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明のオンダイターミネーション制御装置は、オンダイターミネーション制御信号をバッファリングして出力された制御信号を順次遅延して、内部クロックに同期された互いに異なる遅延時間を有する複数個の制御信号を出力し、第１レイテンシ情報に応じて、複数個の制御信号のうち、いずれかを選択して、レイテンシ制御信号を出力するレイテンシブロックと、レイテンシ制御信号のアクティブの時、第２レイテンシ情報を初期値として内部クロックをカウントした第１制御信号と、出力クロックをカウントして発生した第２制御信号を比較して、その比較結果に応じて、オンダイターミネーションイネーブル信号のアクティブの時点を制御するイネーブル信号発生部と、オンダイターミネーションイネーブル信号に応じて、ターミネーションの抵抗値を制御するオンダイターミネーション部とを備えることを特徴とする。
【００１０】
前記第１レイテンシ情報は、読み出しまたは書き込み動作時に、命令が何クロックぶりに認識されるかを定義するアディティブレイテンシ信号であってもよい。また、前記第１レイテンシ情報は、書き込み命令信号であってもよい。また、前記第１レイテンシ情報は、モードレジスタセット系を介して予め設定された信号であってもよい。
【００１１】
前記第２レイテンシ情報は、カラムアクセスストローブ信号の待ち時間を示すＣＡＳレイテンシ信号であってもよい。前記第１制御信号と前記第２制御信号とは、バイナリコードであってもよい。
【００１２】
前記レイテンシブロックは、基準電圧に応じて、前記オンダイターミネーション制御信号をバッファリングして、第３制御信号を出力する入力バッファと、前記第３制御信号を内部クロックに同期されるように順次遅延させて、前記複数個の制御信号を出力するレイテンシ制御部と、前記第１レイテンシ情報に応じて、前記複数個の制御信号のうち、いずれかを選択して、前記レイテンシ制御信号を出力するレイテンシ選択部とを備えていてもよい。前記レイテンシ制御部は、Ｄフリップフロップを備えていてもよい。また、前記レイテンシ制御部は、シフトレジスタを備えていてもよい。また、前記レイテンシ制御部は、カウンタを備えていてもよい。また、前記レイテンシ選択部は、マルチプレクサを備えていてもよい。
【００１３】
前記イネーブル信号発生部は、前記第２レイテンシ情報を初期値として、前記内部クロックをカウントして、前記第１制御信号を出力する内部カウンタと、前記出力クロックをカウントして、前記第２制御信号を出力するＤＬＬカウンタと、前記レイテンシ制御信号をデコードして、第４制御信号を出力する命令デコーダと、前記第４制御信号のアクティブの時、前記第１制御信号と前記第２制御信号とのバイナリコードを比較して、コード信号を出力するコード比較器と、前記コード信号に応じて、前記オンダイターミネーションイネーブル信号をアクティブにするオンダイターミネーションイネーブル信号発生部とを備えていてもよい。
【００１４】
前記イネーブル信号発生部は、リセット信号に応じて、第１リセット制御信号を前記ＤＬＬカウンタに出力し、前記第１リセット制御信号を一定時間遅延した第２リセット制御信号を前記内部カウンタに出力するリセット発生部をさらに備えていてもよい。
【００１５】
前記コード比較器は、前記第４制御信号のアクティブの時、前記内部クロックのドメインを前記出力クロックのドメインに変更してもよい。
【００１６】
前記オンダイターミネーション部は、複数のターミネーション抵抗と複数のスイッチとを備えて、並列接続した複数のスイッチのスイッチング動作に応じて、複数のターミネーション抵抗を電源電圧端と接地電圧端に選択的に接続して、ターミネーションの抵抗を調整する複数の単位ターミネーション抵抗部と、前記オンダイターミネーションイネーブル信号を遅延させて、前記複数のスイッチを調節する複数の単位遅延部とを備えていてもよい。前記複数のスイッチは、複数のｐＭＯＳトランジスタ及び複数のｎＭＯＳトランジスタを備えていてもよい。
【００１７】
前記単位遅延部は、前記オンダイターミネーションイネーブル信号を反転遅延させて、前記複数のｐＭＯＳトランジスタを調節するための第１単位遅延部と、前記オンダイターミネーションイネーブル信号を非反転遅延させて、前記複数のｎＭＯＳトランジスタを調節するための第２単位遅延部とを備えていてもよい。前記第１単位遅延部及び第２単位遅延部は、複数のインバータからなっていてもよい。
【発明の効果】
【００１８】
本発明は、レイテンシ情報を利用して、オンダイターミネーションＯＤＴ回路のイネーブル時間を決定して、ターミネーションの抵抗値を流動的に制御できるようにするという効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照して、本発明の実施形態に対して詳細に説明する。
【００２０】
図２は、本発明に係るオンダイターミネーション制御装置に関する構成図である。
【００２１】
本発明は、ＡＬレイテンシブロック１００と、イネーブル信号発生部２００と、ＯＤＴブロック３００と、ターミネーション抵抗部４００とを備える。
【００２２】
まず、ＡＬレイテンシブロック１００は、オンダイターミネーション制御信号ＯＤＴと基準電圧ＶＲＥＦとをバッファリングし、アディティブ（Additive）レイテンシ信号ＡＬと内部クロックＩＣＬＫ及びリセット信号ＲＥを受け取って、レイテンシ制御信号ＯＤＴ＿ＡＬを出力する。ここで、アディティブレイテンシ信号ＡＬは、読み出しまたは書き込み時に命令が何クロックぶりに認識されるかを定義するインデックスである。
【００２３】
そして、イネーブル信号発生部２００は、レイテンシ制御信号ＯＤＴ＿ＡＬ、レイテンシ情報ＣＷＬ、内部クロックＩＣＬＫ、出力クロックＯＣＬＫ及びリセット信号ＲＥを受け取って、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮをＯＤＴブロック３００に出力する。ここで、ＣＡＳレイテンシ信号ＣＷＬは、カラムアドレスストローブ信号ＣＡＳの待ち時間を表すインデックスである。
【００２４】
ＯＤＴブロック３００は、複数の単位ＯＤＴブロック３００ａ，３００ｂから構成され、ターミネーション抵抗部４００は、前記単位ＯＤＴブロック３００ａ，３００ｂに対応される複数の単位ターミネーション抵抗部４００ａ，４００ｂを備える。これにより、単位ＯＤＴブロック３００ａは、単位ターミネーション抵抗部に備えられた並列接続された複数個のスイッチＳＷ１，ＳＷ２のスイッチング動作に応じて、複数のターミネーション抵抗ＲＴＴを電源電圧端ＶＤＤＱと接地電圧端ＶＳＳＱに選択的に接続して、ターミネーションの抵抗を調整する。
【００２５】
図３は、図２のＡＬレイテンシブロック１００に関する詳細構成図である。
【００２６】
ＡＬレイテンシブロック１００は、入力バッファ１１０、レイテンシ制御部１２０及びレイテンシ選択部１３０を備える。
【００２７】
入力バッファ１１０は、オンダイターミネーション制御信号ＯＤＴと基準電圧ＶＲＥＦとをバッファリングして、制御信号ＯＤＴ＿Ｌ０をレイテンシ制御部１２０に出力する。そして、レイテンシ制御部１２０は、複数個のＤフリップフロップ１２１〜１２３を備える。ここで、最初Ｄフリップフロップ１２１は、内部クロックＩＣＬＫに同期して、制御信号ＯＤＴ＿Ｌ０をフリップフロップして、制御信号ＯＤＴ＿Ｌ１をレイテンシ選択部１３０に出力する。そして、複数個のＤフリップフロップ１２２，１２３は、それぞれ内部クロックＩＣＬＫに同期して、前端のフリップフロップから印加される制御信号ＯＤＴ＿Ｌをフリップフロップさせて、制御信号ＯＤＴ＿Ｌ８，ＯＤＴ＿Ｌ９をレイテンシ選択部１３０に出力する。
【００２８】
また、レイテンシ選択部１３０は、マルチプレクサ（multiplexer）からなることが好ましく、アディティブレイテンシ信号ＡＬに応じて、レイテンシ制御部１２０から印加される複数個の制御信号ＯＤＴ＿Ｌ０〜ＯＤＴ＿Ｌ９のうち、いずれかを選択して、レイテンシ制御信号ＯＤＴ＿ＡＬとして出力する。
【００２９】
図４は、図２のイネーブル信号発生部２００に関する詳細構成図である。
【００３０】
イネーブル信号発生部２００は、リセット発生部２１０と、初期値選択部２２０と、内部カウンタ２３０と、ＤＬＬ（Delay Locked Loop）カウンタ２４０と、コード比較器２５０と、命令デコーダ２６０と、ＯＤＴイネーブル信号発生部２７０とを備える。
【００３１】
ここで、リセット発生部２１０は、リセット信号ＲＥを制御して、リセット制御信号Ａ１をＤＬＬカウンタ２４０に出力し、リセット制御信号Ａ１を一定時間遅延させたリセット制御信号Ａ０を内部カウンタ２３０に出力する。初期値選択部２２０は、ＣＡＳレイテンシ信号ＣＷＬを受け取って、内部カウンタ２３０の初期値として選択する。
【００３２】
そして、内部カウンタ２３０は、リセット制御信号Ａ０に応じて、サンプリングマスタークロックである内部クロックＩＣＬＫをカウントして、バイナリコードである制御信号Ａ３をコード比較器２５０に出力する。ＤＬＬカウンタ２４０は、リセット制御信号Ａ１に応じて出力クロックＯＣＬＫをカウントして、バイナリコードである制御信号Ａ４をコード比較器２５０に出力する。命令デコーダ２６０は、レイテンシ制御信号ＯＤＴ＿ＡＬをデコードして、制御信号Ａ５＿１／２をコード比較器２５０に出力する。
【００３３】
また、コード比較器２５０は、制御信号Ａ５＿１／２に応じて制御信号Ａ３，Ａ４のコードを比較して、コード信号Ａ６＿１／２をＯＤＴイネーブル信号発生部２７０に出力する。すなわち、コード比較器２５０は、データ出力命令が印加されると、サンプリングマスタークロックに該当するバイナリコードを格納し、出力クロックＯＣＬＫに該当するバイナリコードと比較して、コード信号Ａ６＿１／２をＯＤＴイネーブル信号発生部２７０に出力する。ＯＤＴイネーブル信号発生部２７０は、コード信号Ａ６＿１／２に応じて、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮのアクティブの時点を制御する。
【００３４】
図５は、図２の単位ＯＤＴブロック３００ａ及び単位ターミネーション抵抗部４００ａに関する詳細回路図である。
【００３５】
単位ＯＤＴブロック３００ａは、複数個のインバータＩＶ１〜ＩＶ７を備え、単位ターミネーション抵抗部４００ａは、ｐＭＯＳトランジスタＰ１，Ｐ２と、ｎＭＯＳトランジスタＮ１，Ｎ２と、抵抗Ｒ１〜Ｒ４とを備える。インバータＩＶ１〜ＩＶ３は、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮを反転遅延して、ｐＭＯＳトランジスタＰ１，Ｐ２のゲートに出力する。そして、インバータＩＶ４〜ＩＶ７は、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮを非反転遅延して、ｎＭＯＳトランジスタＮ１，Ｎ２のゲートに出力する。
【００３６】
ここで、ｐＭＯＳトランジスタＰ１と、ｎＭＯＳトランジスタＮ１とは、図２のスイッチング素子ＳＷ２に該当し、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ２とは、図２のスイッチング素子ＳＷ１に該当する。そして、抵抗Ｒ１〜Ｒ４は、図２のターミネーション抵抗ＲＴＴに該当する。
【００３７】
したがって、単位ＯＤＴブロック３００ａは、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮが一定時間遅延された後に、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮがハイにアクティブになれば、並列接続された複数個のスイッチＳＷ１，ＳＷ２のスイッチング動作に応じて、複数のターミネーション抵抗ＲＴＴを電源電圧端ＶＤＤＱと接地電圧端ＶＳＳＱに選択的に接続して、ターミネーションの抵抗を調整する。
【００３８】
このような構成を有する本発明の動作過程を図６の動作タイミング図を参照して説明すれば、次の通りである。
【００３９】
ＯＤＴのレイテンシを決定するデータは、書き込みレイテンシと連動する。その一例として、ＤＤＲ３では、アディティブレイテンシ信号ＡＬ＋ＣＡＳレイテンシ信号ＣＷＬがレイテンシを定義する係数として設定される。このような場合、ＯＤＴイネーブルレイテンシは、アディティブレイテンシ信号ＡＬ＋ＣＡＳレイテンシ信号ＣＷＬ−１．５ｔｃｋ（クロック周期）で決定される。このように、本発明は、一定のレイテンシ情報（ＡＬ，ＣＷＬ）を基に、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮを制御して、ＯＤＴのアクティブ状態を制御する。
【００４０】
まず、ＯＤＴピンを介してオンダイターミネーション制御信号ＯＤＴが入力バッファ１１０に入力されれば、入力バッファ１１０がこれをバッファリングして、制御信号ＯＤＴ＿Ｌ０を出力する。この時、入力バッファ１１０から出力された制御信号ＯＤＴ＿Ｌ０をチップ選択信号ＣＳに同期させて出力することもできる。
【００４１】
以後、レイテンシ制御部１２０は、Ｄフリップフロップから構成され、内部クロックＩＣＬＫに同期して制御信号ＯＤＴ＿Ｌ０を順次にフリップフロップさせて、レイテンシ選択部１３０に出力する。この時、レイテンシを印加する方式は、内部クロックＩＣＬＫに応じて制御信号ＯＤＴ＿Ｌ０を遅延させるか、シフトレジスタまたはカウンタを使用することもできる。
【００４２】
次に、レイテンシ選択部１３０は、ＭＲＳ（Mode Register Set）系を介して予め入力されたアディティブレイテンシ信号ＡＬに応じて、レイテンシ制御部１２０の出力のうち、いずれかを選択して、レイテンシ制御信号ＯＤＴ＿ＡＬをアクティブにする。レイテンシが加えられたＯＤＴ命令が入力されれば、レイテンシ制御信号ＯＤＴ＿ＡＬは、内部クロックＩＣＬＫに同期されて動作する。
【００４３】
以後、コード比較器２５０は、命令デコーダ２６０から制御信号Ａ５＿１／２がアクティブになれば、内部命令を処理する内部クロックＩＣＬＫに同期された制御信号Ａ３を、出力動作を制御するための出力クロックＯＣＬＫに同期された制御信号Ａ４に変更する。この時、サンプリングマスタークロックとして動作する内部クロックＩＣＬＫドメイン（Domain）から出力クロックＯＣＬＫとして動作するＤＬＬクロックドメインに変更する時、初期値選択部２２０に入力されるＣＡＳレイテンシ信号ＣＷＬに応じて、内部カウンタ２３０の値を調整してレイテンシ情報を追加に印加する。
【００４４】
図６の動作タイミング図では、ＣＡＳレイテンシ信号ＣＷＬのケース数に応じて、内部カウンタ２３０の初期値を調整する場合を示した。さらに詳細には、図６の動作タイミング図では、内部クロックＩＣＬＫのカウンタ値を「５」にセットした場合と、「８」にセットした場合とを、その実施形態で示した。
【００４５】
まず、内部カウンタ２３０の初期値が「５」にセットされている場合には、リセット信号ＲＥが発生した後、一定時間後にリセット制御信号Ａ１がアクティブになれば、ＤＬＬカウンタ２４０は、出力クロックＯＣＬＫをカウントして、制御信号Ａ４をアクティブにして、コード比較器２５０に出力する。また、リセット制御信号Ａ１がアクティブになった後、一定時間後にリセット制御信号Ａ０がアクティブになれば、内部カウンタ２３０は、内部クロックＩＣＬＫをカウントして、制御信号Ａ３のコード値を「５」からアクティブにして、コード比較器２５０に出力する。一方、ＯＤＴ命令ＯＤＴＣＭＤがアクティブになれば、命令デコーダ２６０は、制御信号Ａ５＿１／２をアクティブにして、コード比較器２５０に出力する。これにより、制御信号Ａ５＿１／２がアクティブになった時の制御信号Ａ３のコードと同じ値（「８」）を制御信号Ａ４が有する時、コード信号Ａ６＿１／２がアクティブになり、ＯＤＴイネーブル信号発生部２７０は、前記アクティブになったコード信号Ａ６＿１／２に応じて、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮのアクティブ時点を制御することができる。
【００４６】
同様に、内部カウンタ２３０の初期値が「８」にセットされている場合には、リセット信号ＲＥが発生した後、一定時間後にリセット制御信号Ａ１がアクティブになれば、ＤＬＬカウンタ２４０は、出力クロックＯＣＬＫをカウントして、制御信号Ａ４をアクティブにして、コード比較器２５０に出力する。また、リセット制御信号Ａ１がアクティブになった後、一定時間後にリセット制御信号Ａ０がアクティブになれば、内部カウンタ２３０は、内部クロックＩＣＬＫをカウントして、制御信号Ａ３のコード値を「８」からアクティブにして、コード比較器２５０に出力する。一方、ＯＤＴ命令ＯＤＴＣＭＤがアクティブになれば、命令デコーダ２６０は、制御信号Ａ５＿１／２をアクティブにして、コード比較器２５０に出力する。これにより、制御信号Ａ５＿１／２がアクティブになった時の制御信号Ａ３のコードと同じ値（「１１」）を制御信号Ａ４が有する時、コード信号Ａ６＿１／２がアクティブになり、ＯＤＴイネーブル信号発生部２７０は、前記アクティブになったコード信号Ａ６＿１／２に応じて、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮのアクティブ時点を制御することができる。
【００４７】
上記のように、本発明では、これにより、オンダイターミネーションイネーブル信号ＯＤＴ＿ＥＮのアクティブの時点を制御して、ＯＤＴブロック３００の動作を制御する。
【００４８】
一方、本発明では、ＯＤＴ回路を動作させるための信号として、オンダイターミネーション制御信号ＯＤＴを使用することをその実施形態で説明したが、本発明は、これに限定されるものではなく、ＯＤＴ回路を動作させる信号として、書き込み命令信号を利用するか、ＯＤＴ回路の動作を中止させるための信号として、読み出し命令信号を利用することもできる。
【００４９】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５０】
【図１】従来のオンダイターミネーション制御装置に関する構成図である。
【図２】本発明に係るオンダイターミネーション制御装置に関する構成図である。
【図３】図２のＡＬレイテンシブロックに関する詳細構成図である。
【図４】図２のイネーブル信号発生部に関する構成図である。
【図５】図２のオンダイターミネーション及びターミネーション抵抗部に関する詳細回路図である。
【図６】本発明に係るオンダイターミネーション制御装置に関する動作タイミング図である。
【図１】
2007097134.tif 000003
【図２】
2007097134.tif 000004
【図３】
2007097134.tif 000005
【図４】
2007097134.tif 000006
【図５】
2007097134.tif 000007
【図６】
2007097134.tif 000008