(57)【要約】【課題】動作速度が速くて位相誤差の小さいクロック及びデータリカバリ回路を提供する。【解決手段】クロック及びデータリカバリ回路はサンプラ、位相比較器、ループフィルタ及び位相補間器を含む。サンプラは復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成する。位相比較器はシリアルサンプリングパルスから変換されたパラレルデータを用いて相対的に低速の複数の位相信号を生成する。複数の位相信号はループフィルタを通過した後、相対的に高速である一つの位相制御信号として生成される。位相補間器は位相制御信号に応答して基準クロック信号の位相を進めるか遅らせるようにすることで復元クロック信号を生成する。複数個の低速位相信号を用いて高速の位相制御信号を生成するので、クロック信号と受信データ信号との間に周波数差異が大きい場合にもフィルタ回路動作周波数を低速で保持しながら位相余裕が大きいクロック及びデータリカバリ回路を実現することができる。【選択図】図２
2007060652.tif 000002
【特許請求の範囲】
【請求項１】
復元クロック信号に応答してシリアルデータをサンプリングしてシリアルデータサンプリングパルスを生成するサンプラと、
前記シリアルサンプリングパルスをパラレルデータに変換し、前記パラレルデータから相対的に低速の複数の位相信号を生成し、前記複数の位相信号を用いて相対的に高速の一つの位相制御信号を生成するクロック及びデータリカバリループと、
前記位相制御信号に応答して外部から提供される基準クロック信号の位相を調節することで前記復元クロック信号を生成する位相補間器と、
を含むことを特徴とするクロック及びデータリカバリ回路。
【請求項２】
前記クロック及びデータリカバリループは、
前記シリアルサンプリングパルスをｎビットのパラレルデータに変換し、前記パラレルデータを分割した複数のデータセットから前記復元クロック信号の１/ｎの周波数を有したクロック信号に応答して相対的に低速の前記複数の位相信号を生成し、前記複数の位相信号を用いて相対的に高速の前記位相制御信号を生成することを特徴とする請求項１記載のクロック及びデータリカバリ回路。
【請求項３】
前記復元クロック信号は、互いに実質的に９０°ずつ位相差を有する４個の信号であることを特徴とする請求項２記載のクロック及びデータリカバリ回路。
【請求項４】
前記ｎビットのパラレルデータは、
前記シリアルサンプリングのうち位相が０°及び１８０°である復元クロック信号によってサンプリングされたシリアルサンプリングパルスから変換された第１パラレルデータと、位相が９０°及び２７０°である復元クロック信号によってサンプリングされたシリアルサンプリングパルスから変換された第２パラレルデータと、を含むことを特徴とする請求項３記載のクロック及びデータリカバリ回路。
【請求項５】
前記クロック及びデータリカバリループは、
前記復元クロック信号に応答して前記シリアルサンプリングパルスをｎビットのパラレルデータに変換するシリアル−パラレルデータ変換器と、
前記ｎビットのパラレルデータをｍビットずつ分割したｋ個のデータセットから前記復元クロック信号に応答して前記ｋ個の第１位相信号を生成する位相検出器と、
前記ｋ個の第１位相信号を一定の位相差を置き順次に合成して第２位相信号を生成する選択器と、
前記第２位相信号を用いて前記位相制御信号を生成する位相補間制御器と、を含むことを特徴とする請求項１記載のクロック及びデータリカバリ回路。
【請求項６】
前記ｎは２０であり、前記ｍは５であり、前記ｋは４であることを特徴とする請求項５記載のクロック及びデータリカバリ回路。
【請求項７】
前記ｎは４０であり、前記ｍは５であり、前記ｋは８であることを特徴とする請求項５記載のクロック及びデータリカバリ回路。
【請求項８】
前記位相検出器は、各データセット内のビットのうち一部ビットが互いに重複されるように各データセットに含まれることを特徴とする請求項５記載のクロック及びデータリカバリ回路。
【請求項９】
前記ｎは２０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは４であることを特徴とする請求項８記載のクロック及びデータリカバリ回路。
【請求項１０】
前記ｎは４０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは８であることを特徴とする請求項８記載のクロック及びデータリカバリ回路。
【請求項１１】
前記クロック及びデータリカバリループは、
前記復元クロック信号に応答して前記シリアルサンプリングパルスをｎビットパラレルデータに変換するシリアル−パラレルデータ変換器と、
前記ｎビットのパラレルデータをｍビットずつ分割したｋ個のデータセットから前記復元クロック信号に応答して前記ｋ個の第１位相信号を生成する位相検出器と、
前記ｋ個の第１位相信号をフィルタリングして前記ｋ個の第２位相信号を生成するループフィルタと、
前記ｋ個の第２位相信号を一定の位相差を置き順次に合成して第３位相信号を生成する選択器と、
前記第３位相信号を用いて前記位相制御信号を生成する位相補間制御器と、を含むことを特徴とする請求項１記載のクロック及びデータリカバリ回路。
【請求項１２】
前記ｎは２０であり、前記ｍは５であり、前記ｋは４であることを特徴とする請求項１１記載のクロック及びデータリカバリ回路。
【請求項１３】
前記ｎは４０であり、前記ｍは５であり、前記ｋは８であることを特徴とする請求項１１記載クロック及びデータリカバリ回路。
【請求項１４】
前記位相検出器は、各データセット内のビットのうち一部ビットが互いに重複されるように各データセットに含まれることを特徴とする請求項１１記載のクロック及びデータリカバリ回路。
【請求項１５】
前記ｎは２０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは４であることを特徴とする請求項１４記載のクロック及びデータリカバリ回路。
【請求項１６】
前記ｎは４０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは８であることを特徴とする請求項１４記載のクロック及びデータリカバリ回路。
【請求項１７】
復元クロック信号に応答しシリアルデータをサンプリングしてシリアルサンプリングパルスを生成する段階と、
シリアルサンプリングパルスをパラレルデータに変換する段階と、
前記パラレルデータから相対的に低速の複数の位相信号を生成する段階と、
前記相対的に低速の複数の位相信号を用いて相対的に高速の位相制御信号を生成する段階と、
前記位相制御信号に応答して外部から提供される基準クロック信号の位相を早くするか遅くすることで前記復元クロック信号を生成する段階と、
を含むことを特徴とするクロック及びデータリカバリ方法。
【請求項１８】
前記パラレルデータはｎビットパラレルデータであり、
前記複数の位相信号を生成する段階は、前記ｎビットパラレルデータを分割した複数のデータセットから前記復元クロック信号の１/ｎの周波数を有したクロック信号に応答して相対的に低速の前記複数の位相信号を生成する段階を含むことを特徴とする請求項１７記載のクロック及びデータリカバリ方法。
【請求項１９】
前記復元クロック信号は、互いに実質的に９０°ずつ位相差を有する４個の信号であることを特徴とする請求項１８記載のクロック及びデータリカバリ方法。
【請求項２０】
前記ｎビットのパラレルデータは、
前記シリアルサンプリングパルスのうち位相が０°及び１８０°である復元クロック信号によってサンプリングされたシリアルサンプリングパルスから変換された第１パラレルデータと、位相が９０°及び２７０°である復元クロック信号によってサンプリングされたシリアルサンプリングパルスから変換された第２パラレルデータと、を含むことを特徴とする請求項１９記載のクロック及びデータリカバリ方法。
【請求項２１】
前記パラレルデータはｎビットパラレルデータであり、
前記複数の位相信号を生成する段階は、
前記ｎビットパラレルデータをｍビットずつ分割したｋ個のデータセットから前記復元クロック信号に応答してｋ個の第１位相信号を生成する段階と、
前記ｋ個の第１位相信号を一定の位相差を置いて順次に合成して第２位相信号を生成する段階と、
前記第２位相信号を用いて相対的に高速の位相制御信号を生成する段階と、
を含むことを特徴とする請求項１７記載のクロック及びデータリカバリ方法。
【請求項２２】
前記ｎは２０であり、前記ｍは５であり、前記ｋは４であることを特徴とする請求項２１記載のクロック及びデータリカバリ方法。
【請求項２３】
前記ｎは４０であり、前記ｍは５であり、前記ｋは８であることを特徴とする請求項２１記載のクロック及びデータリカバリ方法。
【請求項２４】
前記ｋ個のデータセットは、前記各データセット内のビットのうち一部ビットを互いに重複されるように分割したことを特徴とする請求項２１記載のクロック及びデータリカバリ方法。
【請求項２５】
前記ｎは２０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは４であることを特徴とする請求項２４記載のクロック及びデータリカバリ方法。
【請求項２６】
前記ｎは４０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは８であることを特徴とする請求項２４記載のクロック及びデータリカバリ方法。
【請求項２７】
前記パラレルデータはｎビットパラレルデータであり、
前記複数の位相信号を生成する段階は、
前記ｎビットのパラレルデータをｍビットずつ分割して生成したｋ個のデータセットから前記復元クロック信号に応答してｋ個の第１位相信号を生成する段階と、
前記ｋ個の第１位相信号をフィルタリングしてｋ個の第２位相信号を生成する段階と、
前記ｋ個の第２位相信号を一定の位相差を置き順次に合成して第３位相信号を生成する段階と、
前記第３位相信号を用いて相対的に高速の前記位相制御信号を生成する段階と、を含むことを特徴とする請求項１７記載のクロック及びデータリカバリ方法。
【請求項２８】
前記ｎは２０であり、前記ｍは５であり、前記ｋは４であることを特徴とする請求項２７記載のクロック及びデータリカバリ方法。
【請求項２９】
前記ｎは４０であり、前記ｍは５であり、前記ｋは８であることを特徴とする請求項２７記載のクロック及びデータリカバリ方法。
【請求項３０】
前記ｋ個のデータセットは、前記各データセット内のビットのうち一部ビットを互いに重複されるように分割することを特徴とする請求項２５記載のクロック及びデータリカバリ方法。
【請求項３１】
前記ｎは２０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは４であることを特徴とする請求項３０記載のクロック及びデータリカバリ方法。
【請求項３２】
前記ｎは４０で、前記ｍは１０で、前記重複されるビットの数は５であり、前記ｋは８であることを特徴とする請求項３０記載のクロック及びデータリカバリ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック及びデータリカバリ回路に係り、さらに詳細には、動作速度が速くて位相誤差の小さいクロック及びデータリカバリ回路に関する。
【背景技術】
【０００２】
高速データ通信で、データシリアルで送受信することはパラレルで伝送するのに比べてチャンネルの数が減少し、信号間干渉が少なくて速度を増加することができるという長所が多い。このように高速のシリアルデータ信号を送受信する場合には、一般的にシリアルデータ信号から送信周波数クロックを復元してシリアルデータを復元する。正確なデータ復元のためには、受信されるシリアルデータ信号の位相と復元された周波数クロックの位相とが同期されるべきであり、受信されたシリアルデータ信号に同期されるように前記周波数クロック信号を復元する回路をクロック及びデータリカバリ回路（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ，ＣＤＲ）と称する。
【０００３】
特許文献１及び特許文献２には、位相補間器を用いたクロック及びデータリカバリ方法が記載されている。しかし、特許文献１及び特許文献２に記載された方法は、拡散スペクトラムクロッキング技法（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋｉｎｇ，ＳＳＣ）に対応することは難しい。
【０００４】
クロック信号は、一般的に、単一周波数を有するので、狭い周波数帯域にエネルギが密集してその最大値が大きいエネルギ分布を有するようになる。数ＧＨｚ台の高周波数クロックの場合にはクロック信号の波長が短くなり、回路の配線長さが波長と同じくらいになり、一部配線はアンテナのように動作する場合がある。従って、該当周波数とその高調波の電磁放射が起こりやすく、このような電磁干渉現象（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ，ＥＭＩ）に起因して周辺回路の誤動作可能性が大きくなるので、クロック周波数を上げるのに制限となった。
【０００５】
このため、拡散スペクトラム技法（ＳＳＣ）が登場したが、ＳＳＣ技法は、狭い周波数帯域に密集したエネルギ分布を広い帯域に拡散させ、その最大値が低いエネルギ分布に変えることで同一のエネルギ量でＥＭＩによる影響を減少させるようにしたものである。具体的に、ＳＳＣ技法は所定の変化率を有する変調プロファイルによってクロック周波数を変調させることで、ＥＭＩ現象を防止しながら最高クロック周波数（公称周波数）をさらに高くすることができる。
【０００６】
ＳＳＣ技法を適用した高速シリアルデータ伝送の際、シリアルデータ信号は所定の帯域内で持続的に変換される、相対的に高い周波数を有する。従って、クロック変化を持続的に追って行くことができ、高速で動作するＣＤＲ回路が要求される。データ伝送規格であるシリアルＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ、ＳＡＴＡ）規格では０．５％（即ち、５０００ｐｐｍ）以上の周波数変動を伴って行くことを要求する。この場合、特に、位相検出器及びループフィルタの速度が非常に速くならなければならないが、一般的なデジタル論理回路で実現される位相検出器またはループフィルタは動作速度を３００ＭＨｚ以上、周波数変動を２０００ｐｐｍ以上に上げることが容易ではない。高速論理回路を実現することができるＳＣＬ（Ｓｏｕｒｃｅ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）を導入するかパイプライン段階を増やすと前記限界を克服することができるが、チップ面積または消費電力が大きく増加してしまう。
【０００７】
図１は従来技術によるクロックデータリカバリ回路のブロック図として、高速シリアルデータを低速のパラレルデータに変換した後変換されたパラレルデータに対して位相差を検出する回路である。
【０００８】
図１に示すように、クロックデータリカバリ回路はサンプラ１１、シリアル−パラレルデータ変換器１２、位相検出器１３、ループフィルタ１４、位相補間制御器１５、位相補間器１６、周波数分割器１７、及び位相固定ループ１８で構成されている。
【０００９】
位相固定ループ１８はｆ/２Ｈｚの周波数を有し９０°ずつ位相差のある４個の基準クロック信号を発生させる。位相補間器１６は基準クロック信号の入力を受け位相を調節し、ｆ/２Ｈｚの周波数を有し９０°ずつ位相差のある４個の復元クロック信号を生成し、サンプラ１１に提供する。
【００１０】
周波数分割器１７は入力される周波数をｎ/１に減少して出力する。入力されたｆ/２Ｈｚのクロック信号は ｆ/２ｎ  Ｈｚのクロックに変換され、動作速度が速くないシリアル−パラレルデータ変換器１２、位相検出器１３、前記ループフィルタ１４及び位相補間制御器１５の動作クロックに入力される。
【００１１】
サンプラ１１はｆ  ｂｐｓのシリアルデータ（ＩＮＰＵＴ）をサンプリングし、サンプリングされた信号をシリアル−パラレルデータ変換器１２に提供する。シリアル−パラレルデータ変換器１２はサンプリングされた信号を２個のｎビットのパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）に変換する。変換されたパラレルデータ（ＩＤＡＴＡまたはＱＤＡＴＡ）は外部に復元データ（ＤＡＴＡ）として提供することができる。
【００１２】
位相検出器１３は変換された２個のｎビットのパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）毎に、前記動作クロックの位相を変更させるための一つのアップ（ＵＰ）パルス信号またはダウン（ＤＯＷＮ）パルス信号を生成する。
【００１３】
生成されたアップ/ダウンパルス信号はループフィルタ１４に入力される。ループフィルタ１４は高周波数のパルスを低周波数のエッジに変換する一種のデジタルフィルタである。ループフィルタ１４の出力は位相補間制御器１５に入力され、位相制御信号（ＣＴＬ）に変換され位相補間器１６に入力される。位相補間器１６は位相制御信号（ＣＴＬ）によって４個の基準クロック信号の位相を早くするか遅くして位相補償された４個の復元クロック信号を生成してサンプラ１１に供給する。
【００１４】
図１の回路で、パラレルデータを基準にして位相を検出するので位相検出器及びループフィルタの速度負担を減少させることができる。例えば、ｎが２０であるとビットパラレルデータ毎に位相を検出して位相制御信号を生成する。しかし、図１の回路で、ＳＳＣが適用される場合に入力データの早い速度に比べて位相補間器は相対的に遅く位相を調節するので入力データの周波数変化を追って行くことができないか、または位相余裕が大きく減少する。
【特許文献１】米国特許第６、００２、２７９号
【特許文献２】米国特許第６、１２２、３３６号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は小さい位相誤差を有しながら、高速で動作するクロック及びデータリカバリ回路を提供することにある。
【００１６】
本発明の他の目的は小さい位相誤差を有しながら高速で動作するクロック及びデータリカバリ方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一実施例によるクロック及びデータリカバリ回路は、復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成するサンプラと、シリアルサンプリングパルスをパラレルデータに変換し、パラレルデータから相対的に低速の複数の位相信号を生成し、複数の位相信号を用いて相対的に高速の一つである位相制御信号を生成するクロック及びデータリカバリループと、位相制御信号に応答して外部から提供される基準クロック信号の位相を進めるか遅らせるようにすることで復元クロック信号を生成する位相補間器を含む。復元クロック信号は互いに実質的に９０°ずつ位相差を有する４個の信号であってもよい。
【００１８】
クロック及びデータリカバリループは、復元クロック信号に応答してシリアルサンプリングパルスをｎビットのパラレルデータに変換するシリアル−パラレルデータ変換器と、ｎビットのパラレルデータをｍビットずつ分割したｋ個のデータセットから前記復元クロック信号に応答してｋ個の第１位相信号を生成する位相検出器と、ｋ個の第１位相信号を一定の位相差を置き順次に合成して第２位相信号を生成する選択器と、第２位相信号を用いて位相制御信号を生成する位相補間制御器と、を含むことができる。位相検出器は各データセット内のビットのうち一部ビットが互いに重複されるように各データセットに含ませることもできる。
【００１９】
クロック及びデータリカバリループは、復元クロック信号に応答してシリアルサンプリングパルスをｎビットパラレルデータに変換するシリアル−パラレルデータ変換器と、ｎビットのパラレルデータをｍビットずつ分割したデータセットから復元クロック信号に応答してｋ個の第１位相信号を生成する位相検出器と、ｋ個の第１位相信号をフィルタリングしてｋ個の第２位相信号を生成するループフィルタと、ｋ個の第２位相信号を一定の位相差を置き順次に合成して第３位相信号を生成する選択器と、第３位相信号を用いて位相制御信号を生成する位相補間制御器と、を含むこともできる。位相検出器は各データセット内のビットのうち一部ビットが互いに重複されるように各データセットに含んでもよいのである。
【００２０】
本発明の一実施例によるクロック及びデータリカバリ方法は、復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成する段階、シリアルサンプリングパルスをパラレルデータに変換する段階、パラレルデータから相対的に低速の複数の位相信号を生成する段階、相対的に低速の複数の位相信号を用いて相対的に高速の位相制御信号を生成する段階、及び位相制御信号に応答して外部から提供される基準クロック信号の位相を早くするか遅くすることで復元クロック信号を生成する段階を含む。復元クロック信号は互いに実質的に９０°ずつ位相差を有する４個の信号であってもよい。
【００２１】
この際、パラレルデータはｎビットパラレルデータであり、複数の位相信号を生成する段階は、ｎビットのパラレルデータを、ｍビットずつ分割して生成したｋ個のデータセットから復元クロック信号に応答してｋ個の第１位相信号を生成する段階、ｋ個の第１位相信号を一定の位相差を置いて順次に合成して第２位相信号を生成する段階、及び第２位相信号を用いて相対的に高速の位相制御信号を生成する段階を含むことができる。ｋ個のデータセットは各データセット内のビットのうち一部ビットが互いに重複されるように分割したものであることができる。
【００２２】
また、パラレルデータはｎビットパラレルデータであり、複数の位相信号を生成する段階は、ｎビットのパラレルデータをｍビットずつ分割して生成したｋ個のデータセットから復元クロック信号に応答してｋ個の第１位相信号を生成する段階、ｋ個の第１位相信号をフィルタリングしてｋ個の第２位相信号を生成する段階、ｋ個の第２位相信号を一定の位相差を置いて順次に合成して第３位相信号を生成する段階、及び第３位相信号を用いて相対的に高速である位相制御信号を生成する段階を含むことができる。ｋ個のデータセットは前記各データセット内のビットのうち一部ビットが互いに重複されるように分割したものであることができる。
【００２３】
従って、本発明の一実施例によるクロック及びデータリカバリ回路は相対的に高速のシリアルデータから大きい位相余裕を有するデータとクロックとを復元することができる。
【００２４】
本文に開示されている本発明の実施例について、特定の構造的乃至機能的説明は、本発明の実施例を説明するための目的で例示されたものにすぎず、本発明の実施例は多様な形態で実施することができ、本文に説明された実施例に限定されるものとして解釈してはならない。
【００２５】
本発明は多様な変更を加えることができ、多様な形態を有することができ、特定の実施例を図面に例示し本文に詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものとして理解されるべきである。
【００２６】
第１、第２などの用語は多用な構成要素を説明するのに使用することができるが、構成要素は用語によって限定されるものではない。用語は一つの構成要素を他の構成要素から区別する目的としてのみ使用される。例えば、本発明の権利範囲から離脱しない範囲で第１構成要素は第２構成要素として命名されることができ、同様に第２構成要素も第１構成要素として命名されることができる。
【００２７】
ある構成要素が他の構成要素に、“連結され”ているとか、“結合され”ているとか、または“接続され”ていると言及されるときには、他の構成要素に直接的に連結されているかまたは接続されている場合だけでなく、中間に他の構成要素が存在する場合も含むと理解されるべきであろう。一方、ある構成要素が他の構成要素に“直接連結されて”ているとか、“直接接続され”ていると言及されたときには、中間に他の構成要素が存在しないと理解すべきである。構成要素間の関係を説明するその他の表現、即ち、“〜間に”と“すぐ〜間に”または“〜に隣接する”と“〜に直接隣接する”なども同様に解釈されるべきである。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。以下、図面上の同一の構成要素については同一の参照符号を使用し、同一の構成要素について重複された説明は省略する。
本発明による望ましい実施例を添付された図面を参照して詳細に説明する。
【００２９】
図２は本発明の一実施例によるクロック及びデータリカバリ回路のブロック図を例示したものである。
【００３０】
図２に示すように、クロック及びデータリカバリ回路は、サンプラ１１、シリアル−パラレルデータ変換器２１、位相検出器２２、ループフィルタ２３、選択器２４、位相補間制御器２５、位相補間器１６、周波数分割器１７及び位相固定ループ１８を含む。
【００３１】
シリアル−パラレルデータ変換器２１、位相検出器２２、ループフィルタ２３、選択器２４及び位相補間制御器２５を、クロック及びデータリカバリループフィルタ２０であるとすることができる。
【００３２】
位相固定ループ１８は、ｆ/２  Ｈｚの周波数を有し互いに９０°の位相差を有する４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）を生成する。４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）は０°、９０°、１８０°及び２７０°の位相を有することができる。
【００３３】
位相補間器１６は位相固定ループ１８から４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）の入力を受け、位相補間制御器２５の出力である位相制御信号（ＣＴＬ）によって４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）の位相を調整した４個の復元クロック信号（ＩＲ、ＱＲ、Ｉｂ及びＱｂ）を生成する。４個の復元クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）はそれぞれｆ/２  Ｈｚの周波数であり、それぞれ実質的に０°、９０°、１８０°及び２７０°の位相を有することができる。位相制御信号（ＣＴＬ）は、位相補間器１６が入力シリアルデータ（ＩＮＰＵＴ）に比べて遅れないように位相を調節することができるように相対的に高速で入力される。
【００３４】
周波数分割器１７は４個の復元クロック信号（Ｉ、Ｑ、Ｉｂ及びＱｂ）のうちいずれか一つの信号（Ｉ）の入力を受け、１/ｎに該当する周波数、即ち、ｆ/２ｎ  Ｈｚの周波数を有するクロック信号（Ｉ‘）に変換してシリアル−パラレルデータ変換器２１、位相検出器２２及びループフィルタ２３に動作クロックとして供給する。相対的に高速動作が不必要なシリアル−パラレルデータ変換器２１の低速動作部分、位相検出器２２及びループフィルタ２３には相対的に遅いクロック信号（Ｉ’）を供給する。シリアル−パラレルデータ変換器２１の高速動作部分と位相補間制御器２５とは高速動作のために復元クロック信号（Ｉ）の入力を受ける。
【００３５】
例えば、入力シリアルデータ信号（ＩＮＰＵＴ）が６Ｇｂｐｓでありｎが２０であると、シリアル−パラレルデータ変換器２１の高速動作部分、位相補間器１６及び位相補間制御器２５には３ＧＨｚの動作クロック（Ｉ）が供給され、シリアル−パラレルデータ変換器２１の低速動作部分、位相検出器２２及びループフィルタ２３には３００ＭＨｚの動作クロックが供給される。例えば、入力シリアルデータ信号が６Ｇｂｐｓでありｎが４０であると、シリアル−パラレルデータ変換器２１の高速動作部分、位相補間器１６及び位相補間制御器２５には３ＧＨｚの動作クロック（Ｉ）が供給され、シリアル−パラレルデータ変換器２１の低速動作部分、位相検出器２２及びループフィルタ２３には１５０ＭＨｚの動作クロックが供給される。
【００３６】
図３は本発明の一実施例によるクロック及びデータリカバリ回路のサンプラの構成を例示した図である。
【００３７】
図３に示すように、サンプラ１１はｆ  ｂｐｓの入力シリアルデータ信号を実質的に９０°の位相差のある４個の復元クロック信号（Ｉ、Ｑ、Ｉｂ及びＱｂ）でそれぞれサンプリングして４個のシリアルサンプリングパルス（ＩＳ、ＱＳ、ＩＳｂ及びＱＳｂ）を抽出することができる。
【００３８】
例えば、入力シリアルデータ信号が６  Ｇｂｐｓであり４個のサンプラ１１を用いると、４個のサンプラ（１１ａ乃至１１ｄ）は６  Ｇｂｐｓの入力シリアルデータ信号を３ＧＨｚの周波数でサンプリングして４個の３ＧＨｚシリアルサンプリングパルス（ＩＳ、ＱＳ、ＩＳｂ及びＱＳｂ）を生成することができる。
【００３９】
図４は本発明の一実施例によるクロック及びデータリカバリ回路のシリアル-パラレル変換器の動作を例示したものである。
【００４０】
図４に示すように、シリアル−パラレル変換器２１はそれぞれ４個のシリアルサンプリングパルス（ＩＳ、ＱＳ、ＩＳｂ及びＱＳｂ）の入力を受け、２個のｎビットパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）に変換される。この際、シリアルサンプリングパルスＩＳ及びＩＳｂからパラレルデータ（ＩＤＡＴＡ）を生成し、シリアルサンプリングパルスＱＳ及びＱＳｂからパラレルデータ（ＱＤＡＴＡ）を生成することができる。
【００４１】
例えば、ｎが２０の場合、パラレルデータ（ＩＤＡＴＡ）はシリアルサンプリングパルスのうち位相が０°及び１８０°である復元クロック信号（Ｉ及びＩｂ）でサンプリングした２０個のパルス（００（Ｉ）、０１（Ｉｂ）、０２（Ｉ）、０３（Ｉｂ）、０４（Ｉ）、…１８（Ｉ）及び１９（Ｉｂ）で構成することができ、パラレルデータ（ＱＤＡＴＡ）はシリアルサンプリングパルスのうち位相が９０°及び２７０°である復元クロック信号（Ｑ及びＱｂ）でサンプリングした２０個のパルス（００（Ｑ）、０１（Ｑｂ）、０２（Ｑ）、０３（Ｑｂ）、０４（Ｑ）、…１８（Ｑ）及び１９（Ｑｂ）で構成することができる。
【００４２】
例えば、ｎが４０である場合、パラレルデータ（ＩＤＡＴＡ）はシリアルサンプリングパルスのうち位相が０°及び１８０°である復元クロック信号（Ｉ及びＩｂ）でサンプリングした４０個のパルスで構成することができ、パラレルデータ（ＱＤＡＴＡ）はシリアルサンプリングパルスのうち位相が９０°及び２７０°である復元クロック信号（Ｑ及びＱｂ）でサンプリングした４０個のパルスから構成することができる。
【００４３】
ｎビットのパラレルデータ（ＩＤＡＴＡまたはＱＤＡＴＡ）のうちいずれか一つは復元されたデータ（ＤＡＴＡ）として外部に提供される。従って、図２の回路はクロック及びデータを同時に復元することができる。
【００４４】
図５は本発明の一実施例によるクロック及びデータリカバリ回路の位相検出器の動作を例示したのである。
【００４５】
図５に示すように、位相検出器２２は復元されたｎビットパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）の入力を受けｍビットずつ分割し、分割されたｍビットのパラレルデータセット（ＩＤＡＴＡ〜ＩＤＡＴＡ３、及びＱＤＡＴＡ〜ＱＤＡＴＡ３）毎にそれぞれ一つずつ、合計ｋ個の第１位相信号２２１を生成することができる。第１位相信号２２１はパラレルデータの位相が早いか遅いかに関する情報を有するアップ/ダウン信号とすることができる。この際、ｋはｎをｍで割った値とすることができる。位相検出器２２は生成したｋ個の第１位相信号２２１をｆ/２ｎ  Ｈｚの速度でループフィルタ２３に提供する。
【００４６】
例えば、６Ｇｐｓのシリアルデータ信号から復元された２０ビット３００ＭＨｚのパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）を５ビットずつ分割すると、位相検出器２２は各５ビットのパラレルデータセット（ＩＤＡＴＡ０〜ＩＤＡＴＡ３、及びＱＤＡＴＡ０〜ＱＤＡＴＡ３）毎に一つずつ合計４個の第１位相信号２２１を３００ＭＨｚの速度で生成することができる。
【００４７】
例えば、６Ｇｐｓのシリアルデータ信号から復元された４０ビット１５０ＭＨｚパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）を５ビットずつ分割すると、位相検出器２２は各５ビットのパラレルデータセット毎に一つずつ合計８個の第１位相信号２２１を１５０ＭＨｚ速度で生成することができる。
【００４８】
図６、７及び図８は本発明の一実施例によるクロック及びデータリカバリ回路の位相検出方法を例示したものである。多様な位相検出方式のうちデータ信号を幾つかの位相でサンプリングしたパルス同士で互いに比較してクロック信号の位相を検出する方式であるアレクサンダ型２進位相検出方法（ａｌｅｘａｎｄｅｒ  ｔｙｐｅ  ｂｉｎａｒｙ  ｐｈａｓｅ  ｄｅｔｅｃｔｉｏｎ）で説明する。
【００４９】
まず、図６及び図７に示すように、復元クロック信号Ｉの位相を検出するために、シリアルサンプリングパルス（ＩＳ，ＱＳ、ＩＳｂ及びＱＳｂ）のうちＩＳ，ＱＳ及びＩＳｂの位置をシリアルデータ信号の理想的なクロック位置と比較する。一般的に、あるデータパルスでデータを抽出する場合、データパルスの中央地点でデータを抽出することが最も理想的である。そのような理想的な地点を基準位相地点（ＣＥＮＴＥＲ）とするとき、復元クロック信号（Ｉ、Ｑ、Ｉｂ及びＱｂ）のうち位相が０°である復元クロック信号Ｉを基準位相地点に近接させるほど正確なデータを抽出することができる。
【００５０】
図６は復元クロック信号Ｉが基準位相地点より先立っている。図６を観察すると、シリアルサンプリングパルス（ＩＳ、ＱＳ及びＩＳｂ）のうちＩＳ及びＱＳが互いに同じで、ＩＳｂとは同一でも異なってもよいのである。万一、３つのパルスＩＳ、ＱＳ及びＩＳｂが全部同じであると、基準位相地点がどこであるかを判断することができない。しかしながら、パルスＩＳ及びＱＳが互いに同じでＩＳｂとは異なると、復元クロック信号Ｉが基準位相地点より先立っていると判断することができる。
【００５１】
同様に、図７に示すように、シリアルサンプリングパルス（ＩＳ、ＱＳ、及びＩＳｂ）うちＱＳ及びＩＳｂが互いに同じで、ＩＳとは異なる場合には、復元クロック信号Ｉの位相が基準位相地点（ＣＥＮＴＥＲ）より後になったと判断する。２つのパルスＩＳ及びＩＳｂが同じである場合には判断することができないか、ある誤謬が発生した状態である。
【００５２】
図８は図６及び図７で可能な場合を示した真理表である。即ち、図６のようにパルスＩＳ及びＱＳが互いに同じで、ＩＳｂと異なる場合、即ち、００１及び１１０の時には復元クロック信号Ｉの位相が先立つので（ＬＥＡＤ）位相を遅らせる信号であるダウン信号が出力される。同様に、図７のようにパルスＱＳ及びＩＳｂが互いに同じでＩＳと異なる場合、即ち、０１１及び１００の時には復元クロック信号Ｉの位相が後になるので（ＬＡＧ）早くしろという信号であるアップ信号（ＵＰ）が出力される。パルス（ＩＳ、ＱＳ及びＩＳｂ）が全部同じであるかパルスＩＳ及びＩＳｂが互いに同じである場合、即ち、１１１、０００または１０１、０１０の時には位相を判断することができないので、アップ/ダウン信号のうちどちらも出力されない状態（ＴＲＩ−ＳＴＡＴＥまたはＥＲＲＯＲ）である。
【００５３】
パルスＩＳ、ＱＳ及びＩＳｂはパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）にも含まれている。従って、位相検出器２２内で複数のｍビットパラレルデータセット（ＩＤＡＴＡ〜ＩＤＡＴＡ３及びＱＤＡＴＡ０〜ＱＤＡＴＡ３）を対象に上述した位相検出方法を実施するとアップ/ダウン信号を生成することができる。
【００５４】
例えば、ｍが５であると、一番目のパラレルデータセットＩＤＡＴＡ０及びＱＤＡＴＡ０はそれぞれ０番乃至４番シリアルデータに該当するサンプリングパルス００（Ｉ）、０１（Ｉｂ）、０２（Ｉ）、０３（Ｉｂ）及び０４（Ｉ）と００（Ｑ）、０１（ｂ）、０２（Ｑ）、０３（Ｑｂ）及び０４（Ｑ）を有している。従って、サンプリングパルス００（Ｉ）、００（Ｑ）及び０１（Ｉｂ）、サンプリングパルス０１（Ｉｂ）、０１（ＩＱ）及び０２（Ｉ）、サンプリングパルス０２（Ｉ）、０２（Ｑ）、及び０３（Ｉｂ）、サンプリングパルス０３（Ｉｂ）、０３（Ｑｂ）及び０４（Ｉ）に対してそれぞれアップ/ダウン信号を生成すると、パラレルデータセット別に５個（即ち、ｍ個）のアップ/ダウン信号を生成することができる。パラレルデータセット別に作られた５個のアップ/ダウン信号を所定のフィルタリング回路を通過させると、パラレルデータセット別にそれぞれ一つのアップ/ダウン信号を生成することができる。所定のフィルタリング回路は平均化フィルタとすることができる。例えば、前述のサンプリングパルスから検出したアップ/ダウン信号のうちアップ信号がさらに多く検出されたとすると一つのアップ信号を出力し、ダウン信号がさらに多く検出されたとすると一つのダウン信号を出力することができる。
【００５５】
実施例によって、４個のパルスＩＳ、ＱＳ、Ｓｂ及びＱＳｂを全部用いて位相情報を検出することもできる。例えば、パルスＩＳ及びＱＳが互いに同じであり、同時に、パルスＩＳｖ及ＱＳｂが互いに同じであるが、パルスＱＳ及びＩＳｂが互いに異なる場合、即ち、００１１または１１００の時には復元クロック信号Ｉの位相が先立っていると判断する。パルスＱＳ及びＩＳｂが互いに同じであるがパルスが全部同じではない場合、即ち、０００１、０１１０、０１１１、１０００、１００１または１１１０の時には復元クロック信号Ｉの位相が遅れていると判断することができる。
【００５６】
図９は本発明の一実施例によるクロック及びデータリカバリ回路の位相検出器２２の動作を例示したものである。
【００５７】
図９に示すように、位相検出器２２は復元されたｎビットパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）の入力を受けｍ‘ビットずつ分割するものの、ｍ’ビットのうち一部が重複されるように分割する。分割されたｍ‘ビットのパラレルデータセット毎にそれぞれ一つずつ合計ｋ個の第１位相信号２２１をｆ/２ｎ  Ｈｚの速度で生成する。
【００５８】
例えば、６Ｇｂｐｓのシリアルデータ信号（ＩＮＰＵＴ）から復元された２０ビット３００ＭＨｚのパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）を１０ビットずつ分割するものの、後半５個のビットは次のパラレルデータセットにも重複されて含まれるように分割して４個のパラレルデータセットを生成する。即ち、０番〜９番ビットで第１データセット（ＩＤＡＴＡ０‘）を生成し、５番〜１４番ビットで第２データセット（ＩＤＡＴＡ１‘）、１０番〜１９番ビットで第３データセット（ＩＤＡＴＡ２‘）、そして１５番から次の２０ビットパラレルデータの４番ビットで第４データセット（ＩＤＡＴＡ３’）を生成するように分割する。このように分割生成された４個のパラレルデータセット（ＩＤＡＴＡ０‘乃至ＩＤＡＴＡ０３‘）に対して上述した位相検出方法を適用して４個の第１位相信号２２１を３００ＭＨｚの速度で生成することができる。この場合、大きさが相対的にさらに大きいセットから位相を検出するのでさらに正確に位相を検出することができる。
【００５９】
例えば、６  Ｇｂｐｓのシリアルデータ信号（ＩＮＰＵＴ）から復元された４０ビット１５０ＭＨｚパラレルデータ（ＩＤＡＴＡ及びＱＤＡＴＡ）を１０ビットずつ分割するものの、後半５個のビットは次のパラレルデータセットにも重複されて含まれるように分割して８個のパラレルデータセットを生成する。
【００６０】
ｋ個のループフィルタ２３はｋ個の第１位相信号２２１の入力を受ける。ループフィルタ２３はそれぞれの第１位相信号２２１をフィルタリングしてｋ個の第２位相信号２３１を生成することができる。第２位相信号２３１は順次に選択器２４に提供される。
【００６１】
例えば、ループフィルタ２３は両方向シフトレジスタを含み、第１位相信号２２１が有するアップ信号またはダウン信号に基づいてシフトレジスタ内のビットを左右にシフトし、シフトレジスタがオーバーフローされる場合に第２位相信号２３１としてアップ/ダウン信号を出力する一種のデジタルフィルタとして実現することができる。
【００６２】
例えば、ｎが２０であり、４個の第１位相信号２２１の入力を受ける場合、ループフィルタ２３は４個であり、４個の第２位相信号２３１を生成することができる。ｎが４０であり、８個の第１位相信号２２１の入力を受ける場合、ループフィルタ２３は８個であり、８個の第２位相信号２３１を生成することができる。
【００６３】
実施例によって、ループフィルタ２３を使用しなくてもよい。この場合、第１位相信号２２１はすぐ選択器２４に入力することができる。
【００６４】
位相検出器２２及びループフィルタ２３は速度の低いパラレル変換されたデータを対象にしているので高速デジタルロジックである必要はない。
【００６５】
選択器２４は相対的に低速の第２位相信号２３１を所定の位相差を置いて順次に合成して、相対的に高速の第３位相信号２４１を生成する。第３位相信号２４１は２ｆ/ｎ  Ｈｚの速度で位相補間制御器２５に提供される。
【００６６】
例えば、入力シリアルデータが６Ｇｂｐｓであり、ｎが２０であり、４個の第２位相信号の入力を受ける場合、選択器２４は４個の３００ＭＨｚ第２位相信号２３１を順次にそれぞれ９０°の位相差を有して合成し、１．２ＧＨｚである一つの第３位相信号２４１を生成することができる。例えば、入力シリアルデータが６Ｇｂｐｓであり、ｎが４０であり、８個の第２位相信号の入力を受ける場合、選択器２４は８個の１５０ＭＨｚの第２位相信号２３１を順次にそれぞれ４５°位相差を有して合成して１．２ＧＨｚの第３位相信号２４１を生成することもできる。
【００６７】
実施例によって、選択器２４は第２位相信号の代わりに、相対的に低速の第１位相信号２２１を所定の位相差を置いて順次に合成して相対的に高速の第３位相信号２４１を生成することもできる。
【００６８】
位相補間制御器２５は第３位相信号２４１の入力を受け、位相補間器１２が４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）の位相をある程度調節するかを指示する位相制御信号（ＣＴＬ）を相対的に高速で生成する。
【００６９】
実施例により、位相補間制御器２５は“Ａ  Ｓｅｍｉｄｉｇｉｔａｌ  Ｄｕａｌ  Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ”（ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２，ＮＯ．１１，ｐ．１６８９〜１６９０，Ｎｏｖ．１９９７）の文献に記載されたのと同様に、有限状態マシン（ｆｉｎｉｔｅ  ｓｔａｔｅ  ｍａｃｈｉｎｅ，ＦＳＭ）とすることができる。位相補間制御器２５は、現在の位相制御信号の状態と入力を受けた前記第３位相信号２４１とに基づいて次の位相制御信号（ＣＴＬ）を生成することができる。例えば、位相補間制御器２５は１．２ＧＨｚの第３位相信号２４１の入力を受け、１．２ＧＨｚの位相制御信号（ＣＴＬ）を生成することができる。
【００７０】
実施例により、位相制御信号は位相補完器１６の各基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）のためのｑビットのウェイトコードとすることができる。この際、ｑは位相補間器１６が一度に調節することができる位相の大きさ、即ち、解像度によって決定することができる。
【００７１】
位相補間器１６は、位相制御信号と前記基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）との入力を受け、４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）の位相を位相制御信号（ＣＴＬ）によって所定の角度分だけ早くまたは遅くして復元クロック信号（ＩＲ、ＱＲ、Ｉｂ及びＱｂ）を生成する。位相補間器１６は生成した復元クロック信号（ＩＲ、ＱＲ、Ｉｂ及びＱｂ）をサンプラ１１及び周波数分割器１７に提供する。実施例により位相補間器１６は４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）それぞれに他のウェイトを与えて合成し、４個の位相補正されたクロック信号を生成することができる。
【００７２】
位相補間器１６に入力される位相制御信号ＣＴＬは従来技術に比べて相対的に高速で生成されるので、従来技術によるクロック及びデータリカバリ回路に比べて相対的に高速で基準クロック信号の位相を調節することができる。
【００７３】
ｑビットのウェイトコードを用いて４個の基準クロック信号（ＩＲ、ＱＲ、ＩＲｂ及びＱＲｂ）にウェイトを与える方法は多様であることができ、ウェイトが与えられた信号を合成する方法も多様であることができる。例えば、“Ａ  Ｓｅｍｉｄｉｇｉｔａｌ  Ｄｕａｌ  Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ”（ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２，ＮＯ．１１，ｐ．１６８９〜１６９０，Ｎｏｖ．１９９７）の文献に記載されたのと同様に、４個の基準クロック信号の入力を受けｑビットのウェイトコードによって可変する電流源でバイアスされる電圧制御電流増幅器を用いると、ウェイトコートによって出力が調節されるので４個のウェイトが与えられた電流信号を生成することができる。この際、４個のウェイトが与えられた電流信号を４個の共通負荷にそれぞれ連結して合成すると、共通負荷の電圧を抽出して４個の復元クロック信号（Ｉ、Ｑ、Ｉｂ及びＱｂ）を生成することができる。
【００７４】
図１０は本発明の一実施例によるクロック及びデータリカバリ回路と図１の従来技術によるクロック及びデータリカバリ回路の位相余裕を比較したのである。
【００７５】
図１０に示すように、入力シリアルデータの周波数と所定のＳＳＣプロファイル８１に従って上昇しているとき従来技術によるクロック及びデータリカバリ回路の位相８２と本発明の一実施例によるクロック及びデータリカバリ回路の位相８３がそれぞれ示されている。前記従来技術によるクロック及びデータリカバリ回路の位相８２は位相が変動する速度が遅い代わりに、前記プロファイル８１を追っていくために位相変動の幅が大きく、正常的な動作の際には比較的大きい位相余裕８２ａを有する。しかし、万一、ある要因によって一度位相が変動されない場合には非常に小さい位相余裕８２ｂを有するようになる。従って、従来技術によるクロック及びデータリカバリ回路はクロックを追従することができず、さらに、一部データの復元ができなくなる可能性がある。
【００７６】
図１０で本発明の一実施例によるクロック及びデータリカバリ回路の位相８３は、位相が変動する速度が従来技術のクロック及びデータリカバリ回路に比べて４倍早くて位相変動の幅は１/４倍小さい。従って、正常的な動作の際大きい位相余裕８３ａを有し、一度位相が変動されなくても相変わらず大きい位相余裕８３ｂを有する。
【００７７】
本発明の一実施例によるクロック及びデータリカバリ方法は、まず４個の基準クロックを高速の位相制御信号によって位相調節して４個の復元クロック信号を得て、４個の復元クリップ信号に応答して高速のシリアルデータをサンプリングする。サンプリングされたシリアルデータを低速のパラレルデータに変換して低速の複数の位相情報を検出し、検出された低速の複数の位相情報に基づいて高速の位相制御信号を生成する。この際、パラレルデータを複数のデータセットで分割してそれぞれのデータセット毎に複数の位相情報を検出しフィルタリングし、生成された低速の位相情報を時間順に合成して高速の位相制御信号を生成することができる。
【産業上の利用可能性】
【００７８】
本発明の一実施例によるクリップ及びデータリカバリ回路は、相対的に低速の位相検出器から相対的に低速の複数の位相情報を検出し、複数の低速位相情報を一つの高速位相制御信号で合成して相対的に高速である位相補間器を動作させることで、相対的に高速であるシリアルデータからデータとクロックを復元することができる。
【００７９】
本発明の一実施例によるクロック及びデータリカバリ回路は、ＳＳＣが適用され周波数が一定に変動する高速シリアルデータから変動する周波数を追従しデータとクロックを復元することができる。
【００８０】
本発明の一実施例によるクロック及びデータリカバリ回路は、従来技術とは異なり位相補間器の位相段階を小さく保持することができ、位相誤差を減少させながら同時に位相追従速度を増加させることができる。
【００８１】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００８２】
【図１】従来技術によるクロック及びデータリカバリ回路のブロック図である。
【図２】本発明の一実施例によるクロック及びデータリカバリ回路のブロック図を例示したものである。
【図３】本発明の一実施例による図２のクロック及びデータリカバリ回路のサンプラの構成を例示したものである。
【図４】本発明の一実施例による図２のクロック及びデータリカバリ回路のシリアル−パラレル変換器の動作を例示したものである。
【図５】本発明の一実施例による図２のクロック及びデータリカバリ回路の位相検出器の動作を例示したものである。
【図６】本発明の一実施例によるクロック及びデータリカバリ回路の位相検出方法を例示したものである。
【図７】本発明の一実施例によるクロック及びデータリカバリ回路の位相検出方法を例示したものである。
【図８】本発明の一実施例によるクロック及びデータリカバリ回路の位相検出方法を例示したものである。
【図９】本発明の一実施例によるクロック及びデータリカバリ回路の位相検出器の動作を例示したものである。
【図１０】本発明の一実施例によるクロック及びデータリカバリ回路と従来技術によるクロック及びデータリカバリ回路の位相余裕を比較したものである。
【符号の説明】
【００８３】
１１      サンプラ
１６      位相補間器
２１      シリアル−パラレル変換器
２２      位相検出器
２３      ループフィルタ
２４      選択器
２５      位相補間制御器
２２１    第１位相信号
２３１    第２位相信号
２４１    第３位相信号
【図１】
2007060652.tif 000003
【図２】
2007060652.tif 000004
【図３】
2007060652.tif 000005
【図４】
2007060652.tif 000006
【図５】
2007060652.tif 000007
【図６】
2007060652.tif 000008
【図７】
2007060652.tif 000009
【図８】
2007060652.tif 000010
【図９】
2007060652.tif 000011
【図１０】
2007060652.tif 000012