(57)【要約】【課題】複数の不純物ドーピング領域を含むフローティング拡散領域を備えて暗電流を低減し得るＣＭＯＳイメージセンサを提供する。【解決手段】基板内に形成される複数の素子分離領域と、前記複数の素子分離領域の間に形成され、前記素子分離領域の側面と所定間隔離隔されて形成される第１不純物ドーピング領域とを含むＣＭＯＳイメージセンサ。ここで、所定間隔は基板濃度領域であってもよい。また、基板表面と第１不純物ドーピング領域との間に形成される上部不純物領域をさらに含んでもよい。【選択図】図１Ａ
2007329479.tif 000002
【特許請求の範囲】
【請求項１】
基板内に形成される複数の素子分離領域と、
前記複数の素子分離領域の間に形成され、前記素子分離領域の側面から所定間隔離隔されて形成される第１不純物ドーピング領域とを含むＣＭＯＳイメージセンサ。
【請求項２】
前記所定間隔は基板濃度領域である請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記基板表面と前記第１不純物ドーピング領域との間に形成される上部不純物領域をさらに含む請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第１不純物ドーピング領域は第１濃度でドーピングされたＮ型不純物ドーピング領域であり、
前記上部不純物ドーピング領域は前記第１濃度の１／２以下である第２濃度でドーピングされたＮ型不純物ドーピング領域である請求項３に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記第１不純物ドーピング領域はＮ型不純物ドーピング領域であり、
前記上部不純物ドーピング領域はＰ型不純物ドーピング領域である請求項３に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記素子分離領域と前記上部不純物ドーピング領域の間に形成されるコーナー不純物ドーピング領域をさらに含む請求項３に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記第１不純物ドーピング領域と前記素子分離領域との間に形成される第２不純物ドーピング領域をさらに含む請求項１に記載のＣＭＯＳイメージセンサ。
【請求項８】
前記第１不純物ドーピング領域は第１濃度でドーピングされたＮ型不純物ドーピング領域であり、
前記第２不純物ドーピング領域は前記第１濃度の１／２以下である第２濃度でドーピングされたＮ型不純物ドーピング領域である請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記第１不純物ドーピング領域はＮ型不純物ドーピング領域であり、
前記第２不純物ドーピング領域はＰ型不純物ドーピング領域である請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１０】
基板内に形成される複数の素子分離領域と、
前記複数の素子分離領域の側面に隣接して形成される側部不純物ドーピング領域と、
前記素子分離領域と対向するように前記側部不純物領域の側面と隣接して形成される第１不純物ドーピング領域とを含むＣＭＯＳイメージセンサ。
【請求項１１】
前記第１不純物ドーピング領域は第１濃度でドーピングされたＮ型不純物ドーピング領域であり、
前記側部不純物ドーピング領域は前記第１濃度の１／２以下である第２濃度でドーピングされたＮ型不純物ドーピング領域である請求項１０に記載のＣＭＯＳイメージセンサ。
【請求項１２】
前記第１不純物ドーピング領域はＮ型不純物ドーピング領域であり、
前記側部不純物ドーピング領域はＰ型不純物ドーピング領域である請求項１０に記載のＣＭＯＳイメージセンサ。
【請求項１３】
前記基板表面と前記第１不純物ドーピング領域の間に形成される上部不純物領域をさらに含む請求項１０に記載のＣＭＯＳイメージセンサ。
【請求項１４】
前記第１不純物ドーピング領域は第１濃度でドーピングされたＮ型不純物ドーピング領域であり、
前記上部不純物ドーピング領域は前記第１濃度の１／２以下である第２濃度でドーピングされたＮ型不純物ドーピング領域である請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１５】
前記第１不純物ドーピング領域はＮ型不純物ドーピング領域であり、
前記上部不純物ドーピング領域はＰ型不純物ドーピング領域である請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１６】
前記基板表面と隣接し、前記上部不純物ドーピング領域と前記素子分離領域の間に形成されるコーナー不純物領域をさらに含む請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１７】
基板内に形成される複数の素子分離領域と、
前記複数の素子分離領域の側面に隣接して形成される第１不純物ドーピング領域と、
前記基板表面と前記第１不純物領域の間に形成される上部不純物ドーピング領域とを含むＣＭＯＳイメージセンサ。
【請求項１８】
前記第１不純物ドーピング領域は第１濃度でドーピングされたＮ型不純物ドーピング領域であり、
前記上部不純物ドーピング領域は前記第１濃度の１／２以下である第２濃度でドーピングされたＮ型不純物ドーピング領域である請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項１９】
前記第１不純物ドーピング領域はＮ型不純物ドーピング領域であり、
前記上部不純物ドーピング領域はＰ型不純物ドーピング領域である請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項２０】
前記基板表面と隣接し、前記上部不純物ドーピング領域の側面及び前記素子分離領域の側面と隣接して形成されるコーナー不純物ドーピング領域を含む請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項２１】
基板内に複数個の素子分離領域を形成し、および
前記素子分離領域の間に前記分離素子領域の側面から所定間隔離隔された複数個の第1不純物ドーピング領域を形成することを含むＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関し、特にフローティング拡散領域のドーピングプロファイルを変更して暗電流を低減し得るＣＭＯＳイメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサの性能を低下させる種々の要因のうち暗電流の発生が特に重要な要因である。このような暗電流はＣＭＯＳイメージセンサの撮像機能、特に全画面を同時に撮像するグローバルシャッタ方式に悪影響を与える。暗電流の影響は撮像したイメージの画質を低下させ、特定の画素が過電流により白く見える白点現象を引き起こす。
【０００３】
このような暗電流は例えば、Ｐ／Ｎ接合により発生される電流、シリコン界面または表面のダングリングボンドにより発生される電荷、素子分離領域であるＳＴＩ界面状態による電子の発生などがある。この中でもＣＭＯＳイメージセンサの集積度が高くなることによって、特にＳＴＩの界面欠陥またはストレスによる暗電流は非常に深刻な問題である。また暗電流は過電流として作用するため素子の信頼性を低下させる。
【０００４】
本発明は、種々の暗電流の中でも特に影響するフローティング拡散領域とＳＴＩの界面及びフローティング拡散領域の表面で発生する暗電流を低減するものである。
【特許文献１】韓国出願公開公報２００５−６９４４３号（４頁、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、フローティング領域の素子分離領域の界面または基板表面で発生する暗電流を低減して、画質が良く、白点現象が減少されたＣＭＯＳイメージセンサを提供することである。
【０００６】
本発明が達成しようとする他の技術的課題は、フローティング領域の素子分離領域の界面または基板表面で発生する暗電流を低減するためのＣＭＯＳイメージセンサの製造方法を提供することである。
【０００７】
本発明の技術的課題は以上に言及した技術的課題に制限されず、言及していないさらなる技術的課題は下記によって当業者に明確に理解できるものである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によるＣＭＯＳセンサは、基板内に形成される複数の素子分離領域と、複数の素子分離領域の間に形成され、素子分離領域の側面と所定間隔離隔されて形成される第１不純物ドーピング領域とを含む。
【０００９】
また、前記技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳイメージセンサは、基板内に形成される複数の素子分離領域と、複数の素子分離領域の側面に隣接して形成される第１不純物ドーピング領域と、基板表面と第１不純物領域の間に形成される上部不純物ドーピング領域とを含む。
【００１０】
本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法は、基板内に複数の素子分離領域を形成するステップと、複数の素子分離領域の間に前記素子分離領域の側面と所定間隔離隔される第１不純物ドーピング領域を形成するステップとを含む。
【００１１】
本発明の他の実施形態によるＣＭＯＳイメージセンサの製造方法は、基板内に複数の素子分離領域を形成するステップと、複数の素子分離領域の側面に隣接して側部不純物ドーピング領域を形成するステップと、素子分離領域と対向するように側部不純物領域の側面と隣接して第１不純物ドーピング領域を形成するステップとを含む。
【００１２】
本発明のまた他の実施形態によるＣＭＯＳイメージセンサの製造方法は、基板内に複数の素子分離領域を形成するステップと、複数の素子分離領域の側面に隣接して第１不純物ドーピング領域を形成するステップと、基板表面と第１不純物領域の間に上部不純物ドーピング領域を形成するステップとを含む。
【００１３】
その他、実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１４】
本発明のＣＭＯＳイメージセンサは、フローティング領域の素子分離領域の界面及び基板表面で発生する暗電流を低減し得るため、ＣＭＯＳイメージセンサの動作、特にグローバルシャッター動作時に過電流による画質の低下及び白点現象を防止し得る。
【発明を実施するための最良の形態】
【００１５】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面とともに詳細に後述する実施形態を参照すれば明確になる。しかし、本発明は以下に開示される実施形態に限定されず、相異なる多様な形態によって具現でき、単に本実施形態は本発明の開示を完全なものにし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであって、本発明は請求項の範疇によってのみ定義される。明細書全体にわたって同じ参照符号は同じ構成要素を示す。
【００１６】
以下添付する図面を参照して本発明の実施形態による半導体集積回路素子を詳細に説明する。
【００１７】
図１Ａないし図６Ｄは本発明の多様な実施形態によるＣＭＯＳイメージセンサの概略的な平面図及び縦断面図である。
【００１８】
図１Ａは本発明の一実施形態によるＣＭＯＳイメージセンサを概略的に示す平面図である。
【００１９】
図１Ａを参照すれば、本発明の一実施形態によるＣＭＯＳイメージセンサは、基板１０１上に形成された光電発生部１１０、伝達部１２０、フローティング拡散領域２００ａ、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０を含む。
【００２０】
基板１０１は、半導体素子を製造するためのシリコンウエハ、ＳＯＩ、化合物半導体基板を含む。本実施形態において基板１０１は所定の不純物がドーピングされた領域であり得る。基板１０１のドーピングについての詳細な説明は後述する。
【００２１】
光電発生部１１０は、例えばフォトダイオードを用いることができ、受光してそれに対応する電子または電荷を発生させる領域である。
【００２２】
伝達部１２０は、例えばトランジスタを用いることができ、ターンオン／ターンオフ動作をして光電発生部１１０で発生した電荷量をフローティング拡散領域２００ａに伝達する。
【００２３】
図１Ａに示すフローティング拡散領域２００ａは基板１０１内に不純物をドーピングして伝導性を有するようにした領域である。光電発生部１１０から伝達された電荷量を一時的に格納し、増幅部１４０に電荷量を伝達する。フローティング拡散領域２００ａは不純物がドーピングされた内側部Ｉａ及び外側部Ｏａを含む。例えば、内側部ＩａがＮ型不純物がドーピングされて形成された領域であり、外側部Ｏａは不純物がドーピングされていない領域または基板濃度でドーピングされて形成された領域であり得る。
【００２４】
また、外側部Ｏａは内側部Ｉａと素子分離領域２１０が所定間隔２３０ａ離隔された空間であり得る。離隔された間隔は基板濃度領域であり得る。基板濃度についての詳細な説明は後述する。
【００２５】
１つの外側部Ｏａの幅は、例えば内側部Ｉａと２つの外側部Ｏａの総合の約１／１０程度に設定し、内側部Ｉａは２つの外側部Ｏａの総合の約４／５程度に設定することができる。以下の多様な実施形態においても暗示的に前記のような幅の比率が適用され得る。しかし、この数値は絶対的なものではなく、本発明の技術的思想を説明し、理解を助けるために設定する数値にすぎない。すなわち、本発明の範疇は前記数値に限定されず、多様な素子及び特性によって多様に設定することができる。
【００２６】
内側部Ｉａ及び外側部Ｏａについての詳細な説明は後述する。
【００２７】
リセット部１３０は、例えばトランジスタを用いることができ、ターンオン／ターンオフ動作をしてフローティング拡散領域２００ａを初期化する。具体的に、光電発生部１１０で発生した電荷量が伝達部１２０を通じてフローティング拡散領域２００ａに格納されてから増幅部１４０に伝達されたり、または他の方法で消耗された後、光電発生部１１０から電荷量が伝達される前の状態にフローティング拡散領域２００ａを初期化することができる。例えば、フローティング拡散領域２００ａを素子電圧（Ｖｄｄ）状態に初期化することができる。素子電圧（ｖｄｄ）は各素子によって多様に設定されるので具体的な電圧を例示する必要はない。
【００２８】
増幅部１４０は、例えばトランジスタを用いることができ、フローティング拡散領域２００ａの電荷量を選択部１５０に伝達する。特に、フローティング拡散領域２００ａの電荷量によってアナログ的に増幅した電圧または電流を発生して選択部１５０に伝達することができる。例えば、増幅部１４０はソースフォロワ回路で構成できる。ソースフォロワ回路はトランジスタのゲートに印加される電圧または電流の大きさによってソースからドレインに伝達される電圧または電流が変わる回路である。
【００２９】
選択部１５０は、例えばトランジスタを用いることができ、ターンオン／ターンオフ動作をして増幅部１４０から伝達された電気信号を入出力部（図示せず）に伝達する。
【００３０】
伝導性領域１６０は電気的信号を伝達し得る領域である。伝導性領域１６０は基板１０１内にＮ型またはＰ型不純物がドーピングされて形成された領域であり得る。
【００３１】
素子分離領域２１０は各構成要素の周辺に形成され得る。図１Ａには素子分離領域２１０を具体的に示さず、他の図面に具体的に示している。
【００３２】
図１Ｂは図１Ａに示す本発明の一実施形態によるＣＭＯＳイメージセンサのＡ−Ａ’縦断面を概略的に示す図面である。
【００３３】
図１Ｂを参照すれば、本発明の一実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、素子分離領域２１０と所定間隔２３０ａ離隔されて形成された内側不純物ドーピング領域２２０ａを含む。
【００３４】
素子分離領域２１０は基板２０１の伝導性領域を分離する役割をし、本実施形態では、例えばＳＴＩであり得る。ＳＴＩ領域は基板２０１内にトレンチを形成し、絶縁物を充填することによって形成することができる。図面には本発明の技術的思想の理解を助けるために素子分離領域２１０を明確に示した。多様な素子の種類によって素子分離領域２１０はさらに広く形成し得るので、一部素子は本明細書の図面と違って、いずれか一方または両方の境界面が縦断面上で見えないこともある。素子分離領域２１０ａの形状及び形成方法などはよく知られている技術であるので、より詳細な説明は省略する。
【００３５】
内側不純物ドーピング領域２２０ａは、例えばＰ（ｐｈｏｓｐｈｏｒｕｓ）イオン、Ａｓ（ａｒｓｅｎｉｃ）イオンのようなＮ型不純物がドーピングされた領域であり得る。参考に、ＰイオンとＡｓイオンのいずれか１つだけドーピングされたり、両方ドーピングされたりすることができる。本発明の実施形態で例示的に実験したイオンドーピング濃度、エネルギーなどは本発明の実施形態の形成方法についての説明で詳述する。
【００３６】
さらに、素子分離領域２１０は基板２０１内に複数形成できる。したがって内側不純物ドーピング領域２２０ａは素子分離領域２１０の間に形成され得る。しかし、全ての素子分離領域２１０の間に内側不純物ドーピング領域２２０ａが全て形成されるのではない。したがって離隔された間隔２３０ａは素子分離領域２１０のいずれか一方にのみ形成されることもある。
【００３７】
一方、離隔された間隔２３０ａは実質的に基板濃度領域であり得る。一般に、半導体素子は真性基板を使用せず、不純物がドーピングされて極性を有する非真性基板を使用する。したがって、本実施形態の離隔された間隔２３０ａは基板濃度を有する領域であり得る。
【００３８】
したがって、内側不純物ドーピング領域２２０ａが素子分離領域２１０と所定間隔２３０ａ離隔されて形成されたと説明することもできるが、内側不純物ドーピング領域２２０ａと素子分離領域２１０の間に他の不純物ドーピング領域が形成されると説明することもできる。すなわち、離隔された間隔２３０ａをまた他の不純物ドーピング領域と考えることもできる。
【００３９】
図２Ａは本発明の他の実施形態によるＣＭＯＳイメージセンサを概略的に示す平面図である。
【００４０】
図２Ａを参照すれば、本発明の他の実施形態によるＣＭＯＳイメージセンサは、基板１０１上に形成された光電発生部１１０、伝達部１２０、フローティング拡散領域２００ａ、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０を含む。基板１０１、光電発生部１１０、伝達部１２０、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０は図１Ａを参照した説明を参考する。
【００４１】
図２Ａに示すフローティング拡散領域２００ｂは不純物がドーピングされた領域である内側部Ｉａ及び外側部Ｏｂを含む。外側部Ｏｂは内側部Ｉａと同じ極性の不純物が異なる不純物ドーピング濃度でドーピングされて形成された領域であったり、または内側部Ｉａと異なる極性の不純物がドーピングされて形成された領域であり得る。
【００４２】
図２Ｂは図２Ａに示す本発明の他の実施形態によるＣＭＯＳイメージセンサのＢ−Ｂ’縦断面を概略的に示す図面である。
【００４３】
図２Ｂを参照すれば、本発明の他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、素子分離領域２１０の側面と隣接して形成された外側不純物ドーピング領域２４０ａ、外側不純物ドーピング領域２４０ａの側面と隣接し、素子分離領域２１０と対向するように形成された内側不純物ドーピング領域２２０ａを含む。外側不純物ドーピング領域２４０ａは図２Ａの外側部Ｏｂに対応し、内側不純物ドーピング領域２２０ａは図２Ａの内側部Ｉａに対応し得る。
【００４４】
外側不純物ドーピング領域２４０ａは素子分離領域２１０の側面に隣接して形成され得る。
【００４５】
内側不純物ドーピング領域２２０ａは外側不純物ドーピング領域２４０ａと隣接し、素子分離領域２１０と対向するように形成され得る。内側不純物ドーピング領域２２０ａは外側不純物ドーピング領域２４０ａより広く形成することができる。
【００４６】
外側不純物ドーピング領域２４０ａと内側不純物ドーピング領域２２０ａは同じ極性の不純物でドーピングされて形成された領域であり得る。例えばＮ型不純物がドーピングされて形成された領域であり得る。この場合、例えば外側不純物ドーピング領域２４０ａは内側不純物ドーピング領域２２０ａのドーピング濃度より低い１／２以下のドーピング濃度でドーピングされて形成された領域であり得る。
【００４７】
また、外側不純物ドーピング領域２４０ａと内側不純物ドーピング領域２２０ａが異なる極性の不純物でドーピングされて形成された領域である場合、外側不純物ドーピング領域２４０ａはＰ型不純物がドーピングされて形成された領域であり、内側不純物ドーピング領域２２０ａはＮ型不純物がドーピングされて形成された領域であり得る。
【００４８】
さらに図面を参照すれば、素子分離領域２１０は複数形成でき、外側不純物ドーピング領域２４０ａ及び内側不純物ドーピング領域２２０ａは素子分離領域２１０の間に形成され得る。また、内側不純物ドーピング領域２２０ａは外側不純物ドーピング領域２４０ａの間に形成され得る。
【００４９】
図３Ａは本発明のまた他の実施形態によるＣＭＯＳイメージセンサを概略的に示す平面図である。
【００５０】
図３Ａを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板１０１上に形成された光電発生部１１０、伝達部１２０、フローティング拡散領域２００ｃ、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０を含む。基板１０１、光電発生部１１０、伝達部１２０、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０は図１Ａを参照した説明を参考する。
【００５１】
図３Ａに示すフローティング拡散領域２００ｃは、不純物がドーピングされて形成された領域である内側部Ｉａ及び外側部Ｏｃを含む。また外側部Ｏｃは二重層で形成することができる。
【００５２】
内側部Ｉａと外側部Ｏｃは、図２Ａを参照して、同じ極性の不純物が異なる不純物ドーピング濃度でドーピングされて形成された領域であったり、または異なる極性の不純物がドーピングされて形成された領域でもあり得る。
【００５３】
例えば、内側部ＩａはＮ型不純物がドーピングされて形成された領域であり、外側部Ｏｃは内側部Ｉａと同じＮ型不純物がさらに低い濃度でドーピングされて形成された領域であり得る。例えば外側部Ｏｃは内側部Ｉａのドーピング濃度の約１／２以下のドーピング濃度でドーピングされて形成された領域でもあり得る。
【００５４】
他の例として、内側部ＩａはＮ型不純物がドーピングされて形成された領域であり、外側部ＯｃはＰ型不純物がドーピングされて形成された領域であり得る。さらに外側部Ｏｃは二重層であり得る。外側部Ｏｃが二重層である場合は図３Ｂ及び図３Ｃを参照して後述する。
【００５５】
図３Ｂ及び図３Ｃは図３Ａに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのＣ−Ｃ’縦断面を概略的に示す図面である。
【００５６】
図１Ｂと比較して図３Ｂを参照すれば、内側不純物ドーピング領域２２０ａと素子分離領域２１０が離隔された間隔２３０ｂの上部に、基板表面２０５と隣接してコーナー不純物ドーピング領域２５０が形成される。コーナー不純物ドーピング領域２５０はＮ型またはＰ型不純物がドーピングされて形成された領域であり得る。図面には離隔された間隔２３０ｂとコーナー不純物ドーピング領域２５０の幅を同じく示しているが、これは図面を簡潔にするために幅を同じく示したものである。すなわち、コーナー不純物ドーピング領域２５０の幅は離隔された間隔２３０ｂより広い場合もあり、狭い場合もある。またコーナー不純物ドーピング領域２５０の深さは内側不純物ドーピング領域２２０ａより深くないように形成できる。
【００５７】
図２Ｂと比べて図３Ｃを参照すれば、外側不純物ドーピング領域２４０ｂの上部にコーナー不純物ドーピング領域２５０が形成される。具体的に、コーナー不純物ドーピング領域２５０は内側不純物ドーピング領域２２０ａと異なるドーピング濃度でドーピングされて形成された領域であったり、内側不純物ドーピング領域２２０ａと異なる極性の不純物がドーピングされて形成された領域であり得る。より詳しくは、コーナー不純物ドーピング領域２５０に内側不純物ドーピング領域２２０ａと同じ極性の不純物がドーピングされた場合、内側不純物ドーピング領域のドーピング濃度より低い濃度でドーピングされて形成された領域であり得、例えば約１／２以下のドーピング濃度でドーピングされて形成された領域であり得る。
【００５８】
一方、内側不純物ドーピング領域２２０ａと異なる極性の不純物がドーピングされて形成された領域である場合、内側不純物領域２２０ａはＮ型不純物がドーピングされて形成された領域であり、コーナー不純物ドーピング領域２５０はＰ型不純物がドーピングされて形成された領域であり得る。このとき、例えば外側不純物ドーピング領域２４０ｂがＰ型不純物がドーピングされて形成された領域である場合、コーナー不純物ドーピング領域２５０のドーピング濃度は外側不純物ドーピング領域２４０ｂのドーピング濃度より相対的に高いドーピング濃度で設定することができる。
【００５９】
図４Ａは本発明のまた他の実施形態によるＣＭＯＳイメージセンサを概略的に示す平面図である。
【００６０】
図４Ａを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板１０１上に形成された光電発生部１１０、伝達部１２０、フローティング拡散領域２００ｄ、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０を含む。基板１０１、光電発生部１１０、伝達部１２０、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０は図１Ａを参照した説明を参考する。
【００６１】
図４Ａに示すフローティング拡散領域２００ｄは基板表面２０５に隣接して形成された上部不純物ドーピング領域２６０ａを含む。またフローティング拡散領域２００ｄは二重層で形成できる。図４Ｂないし図４Ｄを参照してより詳細に説明する。
【００６２】
図４Ｂないし図４Ｄは図４Ａに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのＤ−Ｄ’縦断面を概略的に示す図面である。
【００６３】
図４Ｂを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、基板表面２０５と隣接し、素子分離領域２１０と隣接して形成された上部不純物ドーピング領域２６０ａ、上部不純物ドーピング領域２６０ａの下部に形成された下部不純物ドーピング領域２２０ｂを含む。
【００６４】
上部不純物ドーピング領域２６０ａは基板表面２０５と隣接し、素子分離領域２１０の間に形成され得る。特に、素子分離領域２１０の側面と隣接し得る。
【００６５】
上部不純物ドーピング領域２６０ａは下部不純物ドーピング領域２２０ｂと同じ極性の不純物がドーピングされて形成された領域であり得る。この場合、上部不純物ドーピング領域２６０ａは下部不純物ドーピング領域２２０ｂより低いドーピング濃度でドーピングされて形成された領域であり得る。例えば、上部不純物ドーピング領域２６０ａは下部不純物ドーピング領域２２０ｂの不純物ドーピング濃度の約１／２倍以下のドーピング濃度でドーピングされて形成された領域であり得る。
【００６６】
また、上部不純物ドーピング領域２６０ａは下部不純物ドーピング領域２２０ｂと異なる極性の不純物がドーピングされて形成された領域であり得る。例えば下部不純物ドーピング領域２２０ｂはＮ型不純物でドーピングされて形成された領域であり、上部不純物ドーピング領域２６０ａはＰ型不純物がドーピングされて形成された領域であり得る。
【００６７】
図４Ｃを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、基板表面２０５と隣接し、素子分離領域２１０と隣接して形成された上部不純物ドーピング領域２６０ａ、上部不純物ドーピング領域２６０ａの下部に形成され、素子分離領域２１０の側面と所定間隔２３０ｂ離隔されて形成された下部不純物ドーピング領域２２０ｃを含む。
【００６８】
図４Ｃの離隔された間隔２３０ｂ、すなわち下部不純物ドーピング領域２２０ｃと素子分離領域２１０の間の間隔は図１Ｂ及びその説明を参照する。
【００６９】
図４Ｄを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、基板表面２０５と隣接して形成された上部不純物ドーピング領域２６０ａ、素子分離領域２１０の側面と隣接して形成された側部不純物ドーピング領域２４０ａ、上部不純物ドーピング領域２６０ａの下部に隣接し、側部不純物ドーピング領域２４０ａと隣接して形成された下部不純物ドーピング領域２２０ｃを含む。
【００７０】
図４Ｄの側部不純物ドーピング領域２４０ａ及び下部不純物ドーピング領域２２０ｃは図２Ｂ及びその説明を参照する。
【００７１】
図４Ｄの上部不純物ドーピング領域２６０ａは図４Ａないし図４Ｃの上部不純物ドーピング領域２６０ａを参照する。
【００７２】
基板表面２０５及び素子分離領域２１０の側面と隣接するコーナ部分は多様な方法で形成できる。例えば上部不純物ドーピング領域２６０ａが水平方向に伸びて形成されたり、側部不純物ドーピング領域２４０ａが垂直方向に伸びて形成されたり、または上部不純物ドーピング領域２６０ａと側部不純物ドーピング領域２４０ａとが重畳して形成され得る。
【００７３】
また、各不純物ドーピング領域２２０ｃ，２４０ａ，２６０ａは同じ極性の不純物でドーピングされて形成され得る。この場合、上部不純物ドーピング領域２６０ａ及び側部不純物ドーピング領域２４０ａは下部不純物ドーピング領域２２０ｃのドーピング領域より低い濃度でドーピングされて形成され得、例えば約１／２以下の濃度でドーピングされて形成され得る。
【００７４】
図５Ａは本発明のまた他の実施形態によるＣＭＯＳイメージセンサを概略的に示す平面図である。
【００７５】
図５Ａを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板１０１上に形成された光電発生部１１０、伝達部１２０、フローティング拡散領域２００ｅ、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０を含む。基板１０１、光電発生部１１０、伝達部１２０、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０は図１Ａを参照した説明を参考する。
【００７６】
図５Ａに示すフローティング拡散領域２００ｅは内側部Ｉｂ及び外側部Ｏａを含むことができ、特に内側部Ｉｂに上部不純物ドーピング領域２６０ｂを含むことができる。すなわち内側部Ｉｂは二重層で形成され得る。
【００７７】
図５Ｂは図５Ａに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのＥ−Ｅ’縦断面を概略的に示す図面である。
【００７８】
図５Ｂを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０と、基板表面２０５と隣接し、素子分離領域２１０と離隔されて形成された上部不純物ドーピング領域２６０ｂと、上部不純物ドーピング領域２６０ｂの下部と隣接し、素子分離領域２１０と所定間隔２３０ａ離隔されて形成された下部不純物ドーピング領域２２０ｃとを含む。
【００７９】
上部不純物ドーピング領域２６０ｂと下部不純物ドーピング領域２２０ｃは同じ極性の不純物がドーピングされて形成された領域であり得る。この場合、両不純物ドーピング領域２２０ｃ，２６０ｂはいずれもＮ型不純物でドーピングされて形成された領域であり得、上部不純物ドーピング領域２６０ｂは下部不純物ドーピング領域２２０ｃより約１／２以下の低いドーピング濃度でドーピングされて形成された領域であり得る。
【００８０】
または、上部不純物ドーピング領域２６０ｂは下部不純物ドーピング領域２２０ｃと異なる極性の不純物がドーピングされて形成された領域であり得る。具体的に、上部不純物ドーピング領域２６０ｂはＰ型不純物がドーピングされて形成された領域であり得、下部不純物ドーピング領域２２０ｃはＮ型不純物がドーピングされて形成された領域であり得る。
【００８１】
図６Ａは本発明のまた他の実施形態によるＣＭＯＳイメージセンサを概略的に示す平面図である。
【００８２】
図６Ａを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板１０１上に形成された光電発生部１１０、伝達部１２０、フローティング拡散領域２００ｆ、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０を含む。基板１０１、光電発生部１１０、伝達部１２０、リセット部１３０、増幅部１４０、選択部１５０、伝導性領域１６０、素子分離領域２１０は図１Ａを参照した説明を参考する。
【００８３】
図６Ａに示すフローティング拡散領域２００ｆは、内側部Ｉｂ及び外側部Ｏｃを含む。内側部Ｉｂと外側部Ｏｃは同じ極性の不純物が異なるドーピング濃度でドーピングされて形成された領域であり得、異なる極性の不純物がドーピングされて形成された領域でもあり得る。また内側部Ｉｂまたは外側部Ｏｃがそれぞれ二重層で形成されることもできる。図６Ａについてのより詳細な説明は図６Ｂ及び図６Ｃを参照して後述する。
【００８４】
図６Ｂないし図６Ｄは図６Ａに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのＦ−Ｆ’縦断面を概略的に示す図面である。
【００８５】
図６Ｂを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、基板表面２０５及び素子分離領域２１０の側面と隣接して形成されたコーナー不純物ドーピング領域２５０、基板表面２０５及びコーナー不純物ドーピング領域２５０の側面と隣接して形成された上部不純物ドーピング領域２６０ｂ、コーナー不純物ドーピング領域２５０の下部及び素子分離領域２１０の側面と隣接して形成された側部不純物ドーピング領域２４０ｂ、上部不純物ドーピング領域２６０ｂの下部及び側部不純物ドーピング領域２４０ｂの側面と隣接して形成された下部不純物ドーピング領域２２０ｃを含む。
【００８６】
コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ、側部不純物ドーピング領域２４０ｂ、下部不純物ドーピング領域２２０ｃは同じ極性の不純物でドーピングされて形成された領域であり得る。より詳しくは、コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ及び側部不純物ドーピング領域２４０ｂは下部不純物ドーピング領域２２０ｃのドーピング濃度の約１／２以下のドーピング濃度でドーピングされて形成された領域であり得る。
【００８７】
しかし、コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ、側部不純物ドーピング領域２４０ｂは同じドーピング濃度でドーピングされるものではない。すなわち、下部不純物ドーピング領域２２０ｃと相対的に低いドーピング濃度でドーピングされて形成された領域にすぎず、互いに独立したドーピング濃度でドーピングされて形成され得る。
【００８８】
さらに、コーナー不純物ドーピング領域２５０は上部不純物ドーピング領域２６０ｂ及び側部不純物ドーピング領域２４０ｂを形成するとき、重畳して形成することができ、別のドーピング工程を行って形成することもできる。
【００８９】
一方、コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ、または側部不純物ドーピング領域２４０ｂのいずれか１つ以上が下部不純物ドーピング領域２２０ｃと異なる極性の不純物でドーピングされて形成された領域であり得る。例えば下部不純物ドーピング領域２２０ｃがＮ型不純物でドーピングされて形成された領域であり得、コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ、または側部不純物ドーピング領域２４０ｂのいずれか１つ以上がＰ型不純物でドーピングされて形成された領域であり得る。
【００９０】
さらに、コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ、または側部不純物ドーピング領域２４０ｂのうち２つ以上がＰ型不純物でドーピングされて形成された領域である場合、コーナー不純物ドーピング領域２５０は上部不純物ドーピング領域２６０ｂまたは側部不純物ドーピング領域２４０ｂより相対的に高いドーピング濃度でドーピングされて形成された領域であり得る。また３つの領域２５０，２６０ｂ，２４０ｂのいずれもＰ型不純物でドーピングされて形成された領域である場合、コーナー不純物ドーピング領域２５０が相対的に最も高いドーピング濃度でドーピングされて形成された領域であり得る。
【００９１】
図６Ｃを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、基板表面２０５、素子分離領域２１０の側面と隣接して形成されたコーナー不純物ドーピング領域２５０、基板表面２０５及びコーナー不純物ドーピング領域２５０の側面と隣接して形成された上部不純物ドーピング領域２６０ｂ、上部不純物ドーピング領域２６０ｂの下部と隣接し、素子分離領域２１０の側面と所定間隔２３０ｂで離隔されて形成された下部不純物ドーピング領域２２０ｃを含む。
【００９２】
図６Ｃの各不純物ドーピング領域２５０，２６０ｂ，２２０ｃは図６Ｂ及びその説明を参照し、離隔された間隔２３０ｂは図３Ｂと図４Ｃ及びその説明を参照する。
【００９３】
すなわち、コーナー不純物ドーピング領域２５０、上部不純物ドーピング領域２６０ｂ及び下部不純物ドーピング領域２２０ｃの相対的にドーピングされた不純物の極性及び濃度は図６Ｂ及びその説明を参照し、所定間隔２３０ｂのドーピングされた不純物及び濃度は図３Ｂと図４Ｃ及びその説明を参照する。
【００９４】
図６Ｄを参照すれば、本発明のまた他の実施形態によるＣＭＯＳイメージセンサは、基板２０１内に形成された素子分離領域２１０、基板表面２０５、素子分離領域２１０の側面と隣接して形成されたコーナー不純物ドーピング領域２５０、基板表面２０５及びコーナー不純物ドーピング領域２５０の側面と隣接して形成された上部不純物ドーピング領域２６０ｂ、及び上部不純物ドーピング領域２６０ｂ及びコーナー不純物ドーピング領域２５０の下部と隣接し、素子分離領域２１０の側面と隣接して形成された下部不純物ドーピング領域２２０ｂを含む。
【００９５】
図６Ｄのコーナー不純物ドーピング領域２５０及び上部不純物ドーピング領域２６０ｂは図６Ｂと図６Ｃ及びその説明を参照し、下部不純物領域２２０ｂは図４Ｂ及びその説明を参照する。
【００９６】
本発明の多様な実施形態において、多様な不純物ドーピング領域にドーピングされる不純物の極性及びドーピング濃度についてのより詳細な説明は以下説明する形成方法についての多様な実施形態で例示される。
【００９７】
本明細書において、第１、第２及び第３ドーピングマスクＭ１，Ｍ２，Ｍ３はフォトレジストまたは酸化膜や窒化膜を含む絶縁物で形成できる。各ドーピングマスクは特定領域、すなわちフローティング拡散領域２００に種々の不純物ドーピング領域２２０，２４０，２５０，２６０を形成するための類似する縦断面形状で区分したものである。フローティング拡散領域では同じ形状のドーピングマスクでも、他領域では異なる形状であり得る。すなわち、同じ番号でもその形状は異なり得る。
【００９８】
本明細書で説明した多様な実施形態で使用した基板２０１は半導体素子製造のためのシリコン基板、ＳＯＩ基板、または化合物半導体基板であり得る。基板２０１は所定の基板濃度で不純物がドーピングされた基板であり得る。
【００９９】
本明細書で説明した多用な実施形態で例示的に提示される素子分離領域２１０はＳＴＩ工程を行って形成できる。具体的に、素子分離領域２１０は４０００ないし４５００Å程度の深さで形成できる。また、素子分離領域２１０の間の距離は約０．６μｍで形成することができる。しかし、この数値は本発明の技術的思想を具現するために例示的に使用した数値にすぎない。多様な半導体素子及びその特性によって素子分離領域２１０は多様に実施できるので、この数値は本発明の範疇に限定されない。
【０１００】
本明細書で不純物をドーピングしていない領域の場合、基板濃度領域として説明し得る。基板濃度領域は例示的にＢイオンが約１．２Ｅ１５／ｃｍ３の濃度を示し得る。しかし、エピタキシャル工程などが行われる場合、基板濃度はさらに低くなり得る。したがって本明細書で例示した基板濃度、すなわちＢイオンの濃度は多様な半導体素子及びその特性によって多様に実施できる。しかし、これらの数値は本発明の技術的思想を具現するために例示的に使用した数値にすぎない。多様な半導体素子及びその特性によって基板濃度は多様に実施できるので、この数値は本発明の範疇に限定されない。
【０１０１】
本明細書で不純物をドーピングする濃度及びエネルギーは４つに分類し得る。本明細書では理解を助けるためにＮ＋、Ｎ−、Ｐ＋、Ｐ−と称する。しかし、不純物をドーピングする濃度及びエネルギーが４つだけで行われる必要はない。より多くの実験によって多様な不純物ドーピング濃度及びエネルギーで多様な不純物ドーピング領域を形成することができる。
【０１０２】
本明細書で４つの不純物ドーピング濃度及びエネルギーを説明して例示する理由は、素子製造方法と交換性及び容易性を考慮してより簡単で容易に実施できるようにするためである。すなわち半導体素子製造工程では通常最低４つの不純物ドーピング工程が使用される。したがって本実施形態で例示した４つの不純物ドーピング類型は既存半導体素子製造工程と交換的であり、別の工程を加えなくても実施できる。もし５つ以上の不純物ドーピング類型が使用される半導体素子製造工程であれば、本発明による多様な不純物ドーピング領域はより多様な不純物ドーピング濃度及びエネルギーで実施し得、性能面をより改良するためにはより多様な不純物ドーピング濃度及びエネルギーを考慮し得る。
【０１０３】
本実施形態で例示的に、Ｎ＋工程はＰイオンが約２．０Ｅ１３の濃度でドーピングされ、Ａｓイオンが約５．０Ｅ１５の濃度でドーピングされる不純物ドーピング工程を示し得る。Ｎ−工程はＡｓイオンが約２．５Ｅ１５の濃度でドーピングされる不純物ドーピング工程を示し得る。Ｐ＋工程はＢイオンが約３．０Ｅ１５の濃度でドーピングされる不純物ドーピング工程を示し得る。またＰ−工程はＢイオンが約５．０Ｅ１２濃度でドーピングされる不純物ドーピング工程を示し得る。しかし、以上の濃度は単に実施形態で例示されるものに過ぎない。多様な素子の種類、大きさ、特性またはその他要素に適するように不純物ドーピング濃度は非常に多様に実施できる。
【０１０４】
したがって、本明細書でＮ＋、Ｎ−、Ｐ＋、Ｐ−不純物ドーピング領域とは、単にドーピングされる不純物の種類と、相対的に不純物ドーピング領域の濃度の高低を比較して称するものと理解し得る。具体的に、Ｎ＋不純物ドーピング領域はＮ型不純物がＮ−不純物ドーピング領域に比べて相対的に高いドーピング濃度でドーピングされて形成された不純物ドーピング領域という意味で理解し得、Ｎ−不純物ドーピング領域はＮ型不純物がＮ＋不純物ドーピング領域に比べて相対的に低いドーピング濃度でドーピングされて形成された不純物ドーピング領域という意味で理解し得る。同様に、Ｐ＋不純物ドーピング領域はＰ型不純物がＰ−不純物ドーピング領域に比べて高いドーピング濃度でドーピングされて形成された不純物ドーピング領域という意味で理解し得、Ｐ−不純物ドーピング領域はＰ＋不純物ドーピング領域に比べて低いドーピング濃度でドーピングされて形成された不純物ドーピング領域という意味で理解し得る。
【０１０５】
一方、不純物ドーピング濃度を他工程で使用される不純物ドーピング濃度を使用せず、フローティング拡散領域２００のみ形成するための不純物ドーピング濃度を設定する場合、Ｎ＋濃度はＮ−濃度の約２倍以上であり得、Ｐ＋濃度はＰ−濃度の約２倍以上であり得る。
【０１０６】
本発明の多様な実施形態において各構成要素の大きさは、例示的に素子分離領域２１０は約４０００ないし４５００Åの深さで形成できる。素子分離領域２１０の間の距離は約０．６μｍであり得る。離隔された間隔２３０または素子分離領域２１０の側面と隣接した不純物ドーピング領域２４０，２５０は約０．０６μｍの幅で形成できる。基板表面２０５から形成された不純物ドーピング領域２５０，２６０は約０．０３μｍの深さで形成できる。基板表面２０５及び素子分離領域２１０の側面と隣接しない不純物ドーピング領域２２０の幅は約０．４８μｍであり、深さは基板表面２０５から約３０００Åまで延長できる。
【０１０７】
しかし、これらの数値は絶対的なものではない。それは各半導体素子の多様な種類、特性及びデザインによって各構成要素の大きさは多様に実施できるためである。また、同じデザインルールで形成されても、製造工程中にミスアラインメント、不純物イオンの拡散及び各領域の重畳などによって異なる形態の結果物があり得る。
【０１０８】
不純物ドーピング領域２２０ａが素子分離領域２１０と離隔された間隔２３０ａは素子分離領域２１０の側面からそれぞれ素子分離領域２１０の間の距離の約１／１０程度で設定できる。すなわち、本実施形態では素子分離領域２１０の間の距離が０．６μｍで例示的に設定されたので、離隔された間隔２３０ａはそれぞれ約０．０６μｍであり得る。また不純物ドーピング領域２２０ａの深さは素子分離領域２１０より深くなく設定でき、本実施形態では基板表面２０５から約３０００ないし３５００Åの深さまで形成できる。
【０１０９】
図７Ａないし図１０Ｂは図１Ａないし図６Ｃに示す構造的実施形態を形成する方法を説明するための縦断面図である。具体的に、Ａ−Ａ’ないしＦ−Ｆ’の断面を示す図面であって、特定の断面に限定されない。
【０１１０】
図７Ａを参照すれば、本発明の多様な実施形態によるＣＭＯＳイメージセンサは、まず基板２０１内に素子分離領域２１０が形成される。
【０１１１】
素子分離領域２１０は複数形成できる。またその大きさは非常に多様であり、特定部分においては例示する図面と異なる形態であり得る。例えば素子分離領域２１０の幅が非常に大きく見えることもある。本図面では本発明の容易な理解のために素子分離領域２１０の幅が狭い場合を示す。
【０１１２】
図７Ｂを参照すれば、図７Ａステップ以後に、基板２０１上に第１ドーピングマスクＭ１を形成し、不純物をドーピングして不純物ドーピング領域２２０ａを形成する。具体的に、不純物ドーピング領域２２０ａが素子分離領域２１０の側面から所定間隔２３０ａ離隔できるように、第１ドーピングマスクＭ１を形成して不純物をドーピングする。不純物ドーピング領域はＮ＋不純物ドーピング領域であり得る。第１ドーピングマスクＭ１はフォトレジストパターンで形成できる。または酸化膜や窒化膜を含む絶縁膜で形成できる。
【０１１３】
図７Ｂは特に図１Ｂに示す本発明の一実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ａを形成することができる。
【０１１４】
図７Ｃを参照すれば、図７Ｂステップ以後に、第２ドーピングマスクＭ２を形成し、不純物をドーピングしてコーナー不純物ドーピング領域２５０を形成する。第２ドーピングマスクＭ２はフローティング拡散領域２００ｃ内では第１ドーピングマスクＭ１と逆パターンであり得、特にフローティング拡散領域２００ｃ及び素子分離領域２１０の一部を除いた基板表面２０１をマスキングしたパターンであり得る。
【０１１５】
コーナー不純物ドーピング領域２５０はＮ−、Ｐ＋，またはＰ−領域であり得る。
【０１１６】
図７Ｃは特に図３Ｂに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２２０ｃを形成することができる。
【０１１７】
図８Ａを参照すれば、図７Ｂステップ以後に、基板表面２０５に隣接する上部不純物ドーピング領域２６０ｂを形成する。上部不純物ドーピング領域２６０ｂが形成されれば、図７Ｂの不純物ドーピング領域２２０ａは下部不純物ドーピング領域２２０ｃとして形成される。
【０１１８】
上部不純物ドーピング領域２６０ｂは、例えばＮ−、Ｐ＋またはＰ−不純物ドーピング領域であり得る。このとき、基板表面２０５近傍にＮ＋不純物ドーピング領域が存在しないようにするために、下部不純物ドーピング領域２２０ｃを形成する工程で、基板表面２０５近傍に不純物が位置しないようにドーピングエネルギーを十部大きく維持することができる。
【０１１９】
図８Ａは特に図５Ｂに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｅを形成することができる。
【０１２０】
図８Ｂを参照すれば、図７Ｂステップ以後に、素子分離領域２１０の間を完全にオープンする第３ドーピングマスクＭ３を形成した後、基板表面２０５と隣接し、素子分離領域２１０と隣接して形成された上部不純物ドーピング領域２６０ａを形成する。上部不純物ドーピング領域２６０ａはＮ−、Ｐ＋またはＰ−不純物ドーピング領域であり得る。
【０１２１】
図８Ｂは特に図４Ｃに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｄを形成することができる。
【０１２２】
図８Ｃを参照すれば、図８Ａまたは図８Ｂステップ以後に、コーナー不純物ドーピング領域２５０を形成する。コーナー不純物ドーピング領域２５０は素子分離領域２１０の側面と隣接して形成できる。図７Ｃを参照して第２ドーピングマスクＭ２を形成し、不純物ドーピング工程を行うことができる。
【０１２３】
コーナー不純物領域はＮ−またはＰ＋不純物ドーピング領域であり得る。
【０１２４】
図８Ｃは特に図６Ｃに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｆを形成することができる。
【０１２５】
図９Ａを参照すれば、図７Ａステップ以後に、素子分離領域２１０の側面から所定間隔２４０ａをオープンする第４ドーピングマスクＭ４を形成し、不純物ドーピング工程を行って、素子分離領域２１０の側面と隣接した第１不純物ドーピング領域２４０ａを形成する。第１不純物ドーピング領域はＮ−、Ｐ＋またはＰ−不純物ドーピング領域で形成できる。
【０１２６】
図９Ｂを参照すれば、図７Ｂを参照した第１ドーピングマスクＭ１を形成し、不純物をドーピングして第２不純物ドーピング領域２２０ａを形成することができる。第２不純物ドーピング領域はＮ＋不純物ドーピング領域であり得る。
【０１２７】
図９Ｂは特に図２Ｂに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｂを形成することができる。
【０１２８】
図９Ｃを参照すれば、図９Ｂステップ以後に、第２ドーピングマスクＭ２を形成し、不純物ドーピング工程を行ってコーナー不純物ドーピング領域２５０を形成する。コーナー不純物領域２５０はＮ−またはＰ＋不純物ドーピング領域であり得る。
【０１２９】
図９Ｃは特に図３Ｃに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｃを形成することができる。
【０１３０】
図１０Ａを参照すれば、図９Ｂステップ以後に、上部不純物ドーピング領域２６０ａを形成する。図１０Ａの上部不純物ドーピング領域２６０ａを形成する方法は図８Ａを参照する。上部不純物ドーピング領域２６０ａはＮ−、Ｐ＋またはＰ−不純物ドーピング領域であり得る。
【０１３１】
図１０Ａは特に図４Ｄに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｄを形成することができる。
【０１３２】
図１０Ｂを参照すれば、図１０Ａステップ以後に、コーナー不純物ドーピング領域２５０を形成する。コーナー不純物ドーピング領域２５０はＮ−またはＰ＋不純物ドーピング領域であり得る。
【０１３３】
図１０Ｂは特に図６Ｂに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｆを形成することができる。
【０１３４】
図１１Ａを参照すれば、図７Ａステップ以後に、素子分離領域２１０の側面と全て隣接する不純物ドーピング領域２２０を形成する。不純物ドーピング領域２２０はＮ＋不純物ドーピング領域であり得る。また基板表面２０５と隣接したり、基板表面２０５から離隔することもできる。離隔させる場合、その深さは約０．０３μｍ程度であり得る。
【０１３５】
図１１Ｂを参照すれば、図１１Ａステップ以後に、基板表面２０５と隣接する上部不純物ドーピング領域２６０ａを形成する。このとき、不純物ドーピング領域２２０は下部不純物ドーピング領域２２０ｂで形成できる。上部不純物ドーピング領域２６０ａはＮ−、Ｐ＋またはＰ−不純物ドーピング領域であり得る。
【０１３６】
図１１Ｂは特に図４Ｂに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｆを形成することができる。
【０１３７】
図１１Ｃを参照すれば、図１１Ｂステップ以後に、コーナー不純物ドーピング領域２５０を形成する。コーナー不純物ドーピング領域２５０はＮ−またはＰ＋不純物ドーピング領域であり得る。
【０１３８】
図１１Ｃは特に図６Ｄに示す本発明のまた他の実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００ｆを形成することができる。
【０１３９】
以上、添付する図面を参照して本発明の実施形態を説明したが、本発明の属する技術分野における通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変更せずに他の具体的な形態によって実施できることを理解することができる。したがって前述した実施形態はすべての面で例示的なものであって、限定的なものではないことを理解しなければならない。
【０１４０】
例えば、以上本発明の多様な実施形態によるＣＭＯＳイメージセンサのフローティング拡散領域２００を形成する方法を順序に説明したが、本実施形態で説明した各不純物ドーピング領域を形成する順序は図７Ａないし図１１Ｃに示す順序にしたがってのみ形成できるものではない。例えば、下部不純物ドーピング領域２２０を形成するステップと側部不純物ドーピング領域２４０を形成するステップは交換し得る。また他不純物ドーピング領域を形成するステップも互いに順序を変えて形成できる。これは半導体素子製造工程で各不純物ドーピング工程、例えばＮ＋、Ｎ−、Ｐ＋、Ｐ−不純物ドーピング工程を適用する順序にしたがって多様に実施できる。本発明の多様な実施形態による不純物ドーピング領域は各領域が順序にしがたって重畳されたりするのではなく、ほとんど自己固有の領域を形成しているためであり、不純部ドーピング工程という特性上、敢えて上下、前後概念を区分する必要がないためである。
【産業上の利用可能性】
【０１４１】
本発明によるＣＭＯＳイメージセンサは、光学映像を電気信号に変換させる素子であって、デジタルカメラ、ビデオカメラ、ＰＣＳ、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど多様な分野に応用し得る。但し、前述したＣＭＯＳイメージセンサが応用される素子は例示的なものである。
【図面の簡単な説明】
【０１４２】
【図１Ａ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な平面図である。
【図１Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図２Ａ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な平面図である。
【図２Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図３Ａ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な平面図である。
【図３Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図３Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図４Ａ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な平面図である。
【図４Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図４Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図４Ｄ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図５Ａ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な平面図である。
【図５Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図６Ａ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な平面図である。
【図６Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図６Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図６Ｄ】本発明の実施形態によるＣＭＯＳイメージセンサの概略的な縦断面図である。
【図７Ａ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図７Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図７Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図８Ａ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図８Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図８Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図９Ａ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図９Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図９Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図１０Ａ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図１０Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図１１Ａ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図１１Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【図１１Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサを製造する方法を説明するための縦断面図である。
【符号の説明】
【０１４３】
１０１、２０１    基板
１１０    光電発生部
１２０    伝達部
１３０    リセット部
１４０    増幅部
１５０    選択部
２００    フローティング拡散領域
２０５    基板表面
２１０    素子分離領域
２２０〜２５０    不純物ドーピング領域
Ｉ    内側部
Ｏ    外側部
【図１Ａ】
2007329479.tif 000003
【図１Ｂ】
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【図２Ａ】
2007329479.tif 000005
【図２Ｂ】
2007329479.tif 000006
【図３Ａ】
2007329479.tif 000007
【図３Ｂ】
2007329479.tif 000008
【図３Ｃ】
2007329479.tif 000009
【図４Ａ】
2007329479.tif 000010
【図４Ｂ】
2007329479.tif 000011
【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
2007329479.tif 000015
【図６Ａ】
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【図６Ｂ】
2007329479.tif 000017
【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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