(57)【要約】【課題】電源投入時または回路動作中に電源ラインやグランドラインに伝播するノイズによって、記憶回路が誤動作してしまっていた。この記憶回路をメモリ装置の書き込みと消去との制御信号のラッチ回路として使用した場合、メモリ装置の内容が意図せずに書き換えられてしまうことがあった。【解決手段】本発明のメモリ回路を構成する記憶回路は、第１のラッチ回路５とこれの反転データを入力する第２のラッチ回路６と、第１のラッチ回路５と第２のラッチ回路６の反転出力信号とを入力するアンド回路１３とを有している。通常時は、第１，第２のラッチ回路同士は、保持するデータが互いに反転しているため、アンド回路１３の出力に変化はないが、ノイズなどにより第１，第２のラッチ回路が保持するデータが互いに同じになると、アンド回路１３からはデータが出力されない。したがって、メモリ回路の電源投入時、動作時を問わず誤動作を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを入力するためのデータ入力端子と、該データの値を保持するタイミングを入力するためのクロック入力端子と、保持された前記データを出力する出力端子とを備え、２つの状態が交互に変化する１ビットの記憶回路を有するメモリ回路において、
前記記憶回路は、前記データを保持する第１のラッチ回路と、前記データの反転信号を保持する第２のラッチ回路とを有してなり、
前記第２のラッチ回路の出力を反転して出力する反転出力手段と、
前記反転出力手段の出力と前記第１のラッチ回路の出力との積を演算するアンド回路とを備えることを特徴とするメモリ回路。
【請求項２】
前記第１のラッチ回路と前記第２のラッチ回路とは、同一の電源ラインを介して駆動電圧を給電されるか、互いに近接して配設することを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記第１のラッチ回路と前記第２のラッチ回路とは、互いに同一の回路構成または同一の素子で構成することを特徴とする請求項１または２に記載のメモリ回路。
【請求項４】
前記第１のラッチ回路または前記第２のラッチ回路は、データ入力型のフリップフロップであることを特徴とする請求項１から３のいずれか１つに記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データや所定の回路出力を保持する記憶回路を有するメモリ回路に関し、特に双方向通信の為のシリアルデータ端子を有して外部からのデータ書き込みと、外部へのデータ読み出しの機能を持つ回路に関する。
【背景技術】
【０００２】
シリアルデータ端子を有するメモリ回路は、外部から制御コマンドをシリアルで入力し、取り込まれたシリアルデータをデコードすることで、書き込み動作や消去動作を指定する。このデコード出力は動作完了までの間、記憶回路で指定された動作の有無を保持される必要がある。
【０００３】
従来知られている記憶回路は、電源投入時などに電源ラインやグランドラインに重畳されるノイズによって記憶回路に記憶している初期情報が変更されてしまうことがあった。
電源投入時などに発生するノイズとは、電源投入によって通電された回路などに発生する突入電流などによるスパイク状のノイズや、電源回路自体が発生するノイズが知られている。この電源回路自体が発生するノイズは、システムの電源投入時に電圧を所望の電位まで早く安定にするように電源回路にフィードバックが掛けられることに起因している。すなわち、例えば、０Ｖから＋５Ｖまで電源が上がるとき、急激に電流を供給して＋５Ｖを超えると逆に電圧を減少させるように制御が働くのである。これは電源電位が安定するまで繰り返され、この変動が電源のノイズとなるのである。
【０００４】
タイミングチャートを用いて説明する。図３は、従来知られている記憶回路の電源投入前後の様子を現したタイミングチャートである。
ＶＤＤはハイレベルの電源電位、ＶＳＳはローレベルの電位である。例えば、ＶＤＤは＋５Ｖ、ＶＳＳは０Ｖ（グランド電位）である。ＤＡＴＡはデータ信号、ＣＫはクロック信号、ＯＵＴは出力信号である。このタイミングチャートの記憶回路は、クロック信号ＣＫの立ち上がりでデータ信号をラッチするラッチ回路である。
電源投入のタイミングは、記憶回路を駆動するシステムの電源に同期している事が多く、システムの電源投入時に電源ラインやグランドラインにノイズが重畳される。２２ａは電源電位であるＶＤＤ電位に生じたノイズを示し、２２ｂはグランド電位であるＶＳＳ電位に生じたノイズを示している。
記憶回路には、データ信号ＤＡＴＡとして、当初はローレベルであり、あるタイミングでハイレベルとなる信号が入力されている。
【０００５】
記憶回路は、電源投入直後はその内部の論理状態が定まっていない。電源が投入されると、電源ラインがＶＤＤ電位側で安定するまでの期間、電源ラインやグランドラインにはノイズ２２ａ，２２ｂが生じる。このノイズによって、記憶回路の内部の論理状態が固定されてしまい、タイミングＴ２において出力信号ＯＵＴとしてハイレベルの信号を出力してしまう。
この誤った出力信号は、正規のクロック信号ＣＫの立ち上がりが入力されるタイミングＴ３までの期間２１で示す時間の間、出力され続けてしまう。
【０００６】
このような誤動作は、本来電源投入直後に内部の論理状態が固定していない記憶回路が、電源ラインやグランドラインのノイズによって、誤った論理状態に固定されてしまうことが原因であって、パワーオンリセット回路を備えて、電源投入直後に記憶回路をリセットすれば解決する。
【０００７】
また、記憶回路そのものにリセット端子を設け、実際にデータを読み込み、読み出すときには事前にリセットをかけて記憶回路に記憶しているデータを初期情報に強制的に変更する場合もある。このようにすれば、記憶回路の初期状態が意図せずに書き換わってしまっても実害はない。このように、リセットをかけることで記憶回路の誤動作を防止する手段は、広く知られている(例えば、特許文献１参照。)。
【０００８】
［従来技術の動作説明：図４］
図４は、特許文献１に示した従来技術の記憶回路を示す図である。図４に示した従来技術は、記憶回路をリセットする例を説明するものであって、その内容を説明しやすいように書き直したものである。１はデータ信号線、２はクロック信号線、３は出力信号線、４はリセット信号線、５は記憶回路を構成するラッチ回路である。ラッチ回路５は、フリップフロップ回路を使用している例を示し、記号ＦＦで示している。データ信号線１にはデータ信号ＤＡＴＡが入力され、クロック信号線２にはクロック信号ＣＫが入力され、リセット信号線４にはリセット信号ＲＥＳＥＴが入力され、出力信号線３には出力信号ＯＵＴが出力される。
データ信号ＤＡＴＡは、クロック信号ＣＫの立ち上がりでラッチ回路５にラッチされ、出力信号線３から出力信号ＯＵＴを出力する。
【０００９】
特許文献１に示した従来技術は、ラッチ回路５にリセット信号線４を介してリセット信号ＲＥＳＥＴを入力することで、ラッチ回路５の動作開始時にその内容を初期情報に書き換える。例えば、本来電源投入直後には内部の論理状態が固定していないラッチ回路５を、リセット信号ＲＥＳＥＴによってローレベルにするのである。これにより、ノイズなどによって生じる意図しない情報の書き換えを防ぐことができる。
【００１０】
【特許文献１】特開２００２−５０２００号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来知られている技術は、電源投入直後に記憶回路に対してリセット信号を入力することで、記憶回路の動作開始時にその内容を初期情報に書き換えているために、ノイズなどによって生じる意図しない情報の書き換えを防ぐことができる。
しかしながら、ノイズは、電源投入時（記憶回路の動作開始時）だけに発生するものではない。電源ラインに接続している他の回路の動作に伴い電源電位が変動することによる電源電圧変動ノイズなどが知られている。例えば、大きな電流を流す液晶表示装置やモーターの駆動回路の動作によって、電源ラインやグランドラインの電源電位が変動する場合がある。これらは、いわゆる電源系配線の揺れと呼ばれる現象であり、このような電源系のノイズは、電源電圧変動ノイズと呼ぶ。
【００１２】
このような回路動作による電源電圧変動ノイズは、電源ラインやグランドラインの電位を変動させる要因を作る回路などの動作に関連して発生してしまうものであるから、記憶回路をリセットするタイミングには関係しない。したがって、記憶回路をリセットした後であっても、電源電圧変動ノイズは、この記憶回路に電源ラインを伝播して印加され、記憶回路は、意図せずにデータが書き換わってしまうことがあった。
【００１３】
このような記憶回路の誤動作は、システム上、大きな問題を有する。例えば、ＥＥＰＲＯＭなどのメモリ手段を有するメモリ回路の制御回路に記憶回路を用いた場合である。制御回路は、メモリ手段への書き込みと消去とに用いられる制御信号を作り出すものであって、この制御信号をラッチするラッチ回路として記憶回路を用いる場合が多いのである。記憶回路の意図しない制御信号の書き換えは、メモリ手段に対して書き込みまたは消去の動作を許可する信号としてみなされ、結果として意図せずメモリ手段の情報が書き換わっ
てしまうという問題である。
【００１４】
［メモリ手段のブロック図：図５］
詳しく説明する。図５は、すでに説明した記憶回路を制御回路に有するメモリ回路を説明するためのブロック図である。１４は双方向のデータ線、１５はシフトレジスタのシフトクロックＣＫを入力する信号線、１６は書き込みと消去とに用いる高電圧ＶＰＰの電源線、１７はシフトレジスタ、１８はシフトレジスタのデータをデコードするデコード回路、１９は制御回路、２０はメモリ手段であるＥＥＰＲＯＭである。
双方向のデータ線１４には、入力時には信号ＤＡＴＡが入力され、出力時にはＥＥＰＲＯＭ２０の読み出しデータが出力される。信号ＤＡＴＡは、シフトレジスタ１７に入力され、デコード回路１８によってデコードされる。
制御回路１９は、ラッチ回路（記憶回路）を用いており、書き込みや消去のための動作を制御するフラグを作成する。フラグとは電気信号のことであり、例えば、ＥＥＰＲＯＭ２０に対して書き込みを制御する信号を制御回路１９が出力するときに、書き込みのフラグが立つなどという。
【００１５】
ＥＥＰＲＯＭ２０の書き込みと消去とに用いる電圧である高電位ＶＰＰは、電源線１６より供給する。例えば、書き込みを行う場合、制御回路１９が書き込みのフラグを立てる。この状態は、制御回路１９が有するラッチ回路の出力が「１」となる。このフラグの値は、当該制御が終了するまで保持され、その保持期間にＥＥＰＲＯＭ２０の書き込み電圧である高電位ＶＰＰを供給するように制御される。
【００１６】
電源ラインやグランドラインを伝播する電源電圧変動ノイズは、制御回路１９が有するラッチ回路の出力を変動させる。例えば、ラッチ回路の誤動作によって制御回路１９のフラグが「１」から「０」に変動してしまうと、ＥＥＰＲＯＭ２０への書き込みが途中で終了してしまうことがある。もちろん、誤動作はＥＥＰＲＯＭ２０への消去の場合にも発生する。したがって、ラッチ回路の誤動作は、ＥＥＰＲＯＭ２０を意図せず書き込み動作、消去動作を行ってしまうのである。
【００１７】
このように、記憶回路とは異なる回路が動作し、それにより記憶回路の電源ラインやグランドラインに電源電圧変動ノイズが伝播するかどうか、またその発生タイミングを正確に知り得ることは大変難しく、従来技術では、記憶回路の意図しないデータ書き換えや消去を完全に防ぐことはできなかった。
【課題を解決するための手段】
【００１８】
前述した課題を解決するため、本発明のメモリ回路は下記の特徴を有する。
【００１９】
データを入力するためのデータ入力端子と、データの値を保持するタイミングを入力するためのクロック入力端子と、保持されたデータを出力する出力端子とを備え、２つの状態が交互に変化する１ビットの記憶回路を有するメモリ回路において、
記憶回路は、データを保持する第１のラッチ回路と、データの反転信号を保持する第２のラッチ回路とを有してなり、  第２のラッチ回路の出力を反転して出力する反転出力手段と、反転出力手段の出力と第１のラッチ回路の出力との積を演算するアンド回路とを備えることを特徴とする。
【００２０】
第１のラッチ回路と第２のラッチ回路とは、同一の電源ラインを介して駆動電圧を給電されるか、互いに近接して配設することを特徴とする。
【００２１】
第１のラッチ回路と第２のラッチ回路とは、互いに同一の回路構成または同一の素子で構成することを特徴とする。
【００２２】
第１のラッチ回路または第２のラッチ回路は、データ入力型のフリップフロップであることを特徴とする。
【発明の効果】
【００２３】
本発明のメモリ回路によれば、電源ラインやグランドラインにノイズが伝播しても誤動作を起こすことはない。メモリ回路を構成する記憶回路がノイズによって誤動作を生じても、メモリ回路から誤った信号を出力することはないのである。
本発明のメモリ回路は、電源投入時だけではなく回路動作中であっても、その回路動作によって生じるノイズによる誤動作を防止することができる。
【００２４】
本発明のメモリ回路は、ＥＥＰＲＯＭなどの不揮発性メモリの制御回路に用いることができる。すなわち、本発明のメモリ回路を不揮発性メモリの書き込みと消去との制御信号のラッチ回路として使用することができる。このようにした場合、不揮発性メモリへの誤書き込み、誤消去を防止することができ、信頼性の高いメモリ装置を構成することができるという利点を有するものである。
【発明を実施するための最良の形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。図１は本発明のメモリ回路を示すブロック図である。図１において、１はデータ信号線、２はクロック信号線、３は出力信号線、５は第１のラッチ回路、６は第２のラッチ回路、７は第１のラッチ回路５の出力信号線、８は第２のラッチ回路６の出力信号線、１１は第１の反転出力手段、１２は第２の反転出力手段、９は第２の反転出力手段の出力信号線、１３はアンド回路である。
第１のラッチ回路５と第２のラッチ回路６とは、それぞれ２つの状態が交互に変化する１ビットの記憶回路であって、例えば、データ入力型のフリップフロップ回路である。図１においては、記号ＦＦで示している。本発明のメモリ回路は、第１のラッチ回路５とこれの反転データを入力する第２のラッチ回路６と、第１のラッチ回路５と第２のラッチ回路６の反転出力信号とを入力するアンド回路１３とを有している。
【００２６】
データ信号線１にはデータ信号ＤＡＴＡが入力され、クロック信号線２にはクロック信号ＣＫが入力され、出力信号線３には出力信号ＯＵＴが出力される。
データ信号ＤＡＴＡは、第１のラッチ回路５のデータ入力端子と第１の反転出力手段１１の入力端子に接続している。第２のラッチ回路６のデータ入力端子には、データ信号ＤＡＴＡの反転信号が第１の反転出力手段１１により生成され、入力されている。
第１の反転出力手段１１と第２の反転出力手段１２とは、例えば、インバータ回路である。
【００２７】
クロック信号ＣＫは、第１のラッチ回路５と第２のラッチ回路６とのクロック入力端子に入力されており、第１のラッチ回路５と第２のラッチ回路６とは、クロック信号ＣＫの立ち上がりでデータ信号をラッチし、出力信号線７，８から出力信号を出力する。
第２のラッチ回路６の出力信号８は、第２の反転出力手段１２により反転する。第１のラッチ回路の出力信号線７と第２の出力反転手段１２の出力信号線９とはアンド回路１３の入力端子に接続しており、第１のラッチ回路５の出力と第２のラッチ回路６の反転出力との積を演算する。
【００２８】
第１のラッチ回路５と第２のラッチ回路６とを同一の電源ラインを介して駆動電圧を給電されるか、互いに近接して配設する。
このようにすることによって、電源ラインやグランドラインを伝播するノイズにより発生する誤動作は高い確率で第１のラッチ回路５と第２のラッチ回路６とのどちらから一方か、あるいは双方に発生する。
【００２９】
通常時は、第１のラッチ回路５と第２のラッチ回路６とが保持するデータは互いに反転しているため、第２のラッチ回路６の出力（出力信号線８の信号）を反転した信号（出力信号線９の信号）は、第１のラッチ回路５の出力（出力信号線７の信号）と同相となり、アンド回路１３で論理積を演算しても変化しない。
【００３０】
電源ラインやグランドラインを伝播するノイズにより誤動作が発生した場合、第１のラッチ回路５と第２のラッチ回路６とが保持するデータは互いに同じ（例えば、ハイレベル）となり、第２のラッチ回路６の出力（出力信号線８の信号）を反転した信号（出力信号線９の信号）は、第１のラッチ回路５の出力（出力信号線７の信号）と逆相となる。すると、アンド回路１３で論理積を演算しても出力信号線３からはデータは出力されないのである。つまり、第１のラッチ回路５と第２のラッチ回路６とに誤動作があっても、メモリ回路が誤った信号を出力することはないのである。
【００３１】
第１のラッチ回路５と第２のラッチ回路６とは、同一の回路構成である方が好ましい。また、これらのラッチ回路を半導体素子などのスイッチング素子で構成する場合は、同一の電気特性を有する素子で回路を構成することが好ましい。このような構成であれば、電源ラインやグランドラインを伝播するノイズに対して第１のラッチ回路５と第２のラッチ回路６とが同じ影響を受けやすくなるのである。
【００３２】
［本発明のタイミングチャート：図２］
図２は本発明のメモリ回路のタイミングチャートを説明する図である。ＶＤＤはメモリ回路の正の電源電位でありハイレベルの電源電位、ＶＳＳは負の電源電位でありローレベルの電位である。例えば、例えば、ＶＤＤは＋５Ｖ、ＶＳＳは０Ｖ（グランド電位）である。２２ａは電源電位であるＶＤＤ電位に生じたノイズを示し、２２ｂはグランド電位であるＶＳＳ電位に生じたノイズを示している。
【００３３】
信号７０は第１のラッチ回路５の出力信号線７の信号、信号８０は第２のラッチ回路６の出力信号線８の信号、ＯＵＴはアンド回路１３の出力信号を示す。
通常時は、互いに反転した信号をラッチする第１のラッチ回路５と第２のラッチ回路６であるが、電源投入直後はその内部の論理状態が定まっていない。そのため、電源が投入された際に生じるノイズ２２ａ，２２ｂによって、第１のラッチ回路５と第２のラッチ回路６との内部の論理状態がハイレベルに固定される。これは、第１のラッチ回路５と第２のラッチ回路６とが、同一の電源ラインを介して駆動電圧を給電されるか、互いに近接して配設しているために、ノイズに対して同じ影響を受けるからである。
【００３４】
図２に示すように、信号７０と信号８０とが互いにタイミングＴ１においてノイズの影響でハイレベルとなっても、正規のクロック信号ＣＫの立ち上がりが入力されるタイミングＴ３までの期間、アンド回路１３の出力信号であるＯＵＴは、第１のラッチ回路５と第２のラッチ回路６との誤動作に影響されてはいない。つまり、第１のラッチ回路５の出力信号と第２のラッチ回路６の出力信号を反転した出力信号との論理積を演算結果として出力線ＯＵＴに出力するために、メモリ回路自体の出力ＯＵＴは、ラッチ回路の誤動作は反映されないのである。
【００３５】
図２を用いて本発明のメモリ回路の電源投入時に発生するノイズの影響について説明したが、もちろん、通常動作時に他の回路の動作によって生じるノイズの影響があっても、本発明のメモリ回路が正常に動作することはいうまでもない。
【００３６】
以上の説明で明らかなように、本発明のメモリ回路は、回路を構成する記憶回路が、電源ラインやグランドラインに伝播するノイズによって誤動作を生じても、メモリ回路全体
としては、誤動作を生じないのである。
電源ラインやグランドラインに伝播するノイズは、メモリ回路の電源投入時だけではなく回路動作中であっても生じるが、本発明のメモリ回路は、誤動作をすることはない。
【産業上の利用可能性】
【００３７】
本発明のメモリ回路は、メモリ回路の電源投入時や動作中であっても、ノイズによる誤動作を発生しない。したがって、ＥＥＰＲＯＭなどのメモリ装置の制御回路に適用することができる。特に、ノイズの影響を受けてはならない電子機器用のメモリ装置に好適である。
【図面の簡単な説明】
【００３８】
【図１】本発明のメモリ回路のブロック図である。
【図２】本発明のメモリ回路を説明するタイミングチャートである。
【図３】従来技術のタイミングチャートである。
【図４】従来技術の記憶回路のブロック図である。
【図５】従来技術のＥＥＰＲＯＭの制御回路を説明するブロック図である。
【符号の説明】
【００３９】
１  データ信号線
２  クロック信号線
３  出力信号線
５  第１のラッチ回路
６  第２のラッチ回路
７  第１のラッチ回路５の出力信号線
８  第２のラッチ回路６の出力信号線
１１  第１の反転出力手段
１２  第２の反転出力手段
１３  アンド回路
７０  出力信号線７の信号
８０  出力信号線８の信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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