(57)【要約】【課題】雷サージによる電源電圧の急激な変化が発生した場合でも電源出力側に接続された機器が誤動作を起こし難くする電源盤保護回路を提供する。【解決手段】雷サージにより電源入力１０に急激な電圧変化が発生した場合、過電圧の場合は、雷サージ保護回路１は一定レベル以上の過電圧を抑制する。電圧低下が発生した場合は、電源出力１１に接続される機器が正常に動作できる電圧以下に低下し、中途半端な電圧で機器が誤動作しないように、電源出力１１をある一定時間以上電圧をオフさせ、機器が正常に電源停止そして復帰動作を行えるようにする。そのために、時間延長回路４は電圧低下した時間が短くても出力電源１１を確実にオフ／オンさせるべく制御信号を加工する。【選択図】図１
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【特許請求の範囲】
【請求項１】
瞬断または雷サージによる入力電源電圧低下に対する電源盤保護回路において、
雷サージにより電源入力に過電圧が発生した場合、過電圧をある一定レベルの電圧に抑制した電源電圧信号を出力する雷サージ保護回路と、
電源出力に接続される機器が電圧低下で正常動作困難と判断するためのしきい値電圧信号を生成している基準電源と、
前記電源電圧信号としきい値電圧信号とを比較して電圧比較結果信号を出力する電圧比較器と、
前記電圧比較結果信号を加工してパルス幅の広い時間延長回路出力信号を出力する時間延長回路と、
前記時間延長回路出力信号に応答して電源出力をオフ／オン制御するＦＥＴスイッチを備えたことを特徴とする電源盤保護回路。
【請求項２】
前記時間延長回路出力信号は、前記電圧比較結果信号のパルス幅を前記ＦＥＴスイッチのゲートを確実にオフ／オン制御できるだけのパルス幅にまで拡張されたものであることを特徴とする請求項１記載の電源盤保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源盤保護回路に関し、特に瞬断および雷サージによる入力電源電圧低下に対しての保護回路に関する。
【背景技術】
【０００２】
この種の従来技術の一例（文献公知発明に係るものではない）を図３に示す。この電源盤の保護回路は、電源ライン間にコンデンサ７を具備することにより、電源入力１に雷サージ，電源瞬断，電源ノイズなどにより電源電圧の変化が生じた場合、電源ライン間の電源電圧変化を低減する。また、雷サージによる過電圧が発生した場合は、雷サージ保護回路３に具備したバリスタ等の過電圧保護素子にて、ある一定レベル以上の過電圧を抑制することにより、電源出力２に接続された機器を電源電圧変化から保護している。
【０００３】
また、入力信号をパルス信号に変換する信号変換回路と、このパルス信号を入力して第１のコンデンサの端子電圧が第１の基準電圧に達するまで充電し基準電圧に達すると次回のパルス信号が入力するまで第１のコンデンサを放電するピークホールド回路と、第１のコンデンサの端子電圧が第１の基準電圧よりも小さい第２の基準電圧よりも大きいときは第２のコンデンサを充電し、第２の基準電圧よりも小さいときは第２のコンデンサを放電する積分回路を備え、第２のコンデンサの電圧が第３の基準電圧に達すると漏電遮断するようにした保護回路が知られている（例えば、特許文献１参照）。
【０００４】
この技術は、ピークホールド回路に入力されるパルス信号のパルス間隔が信号変換回路への入力信号の波長によって決定されることから、入力信号が短波長で且つ継続的であるときは第２のコンデンサの電圧が第３の基準電圧に達して漏電遮断動作し、一方、入力信号が長波長であるときや継続的でないときは第２のコンデンサの電圧が第３の基準電圧に達せず、従って、落雷等によって生じるノイズの衝撃波は長波長であり且つ継続的でないから、このようなノイズによって漏電遮断動作することを回避するものである。
【０００５】
【特許文献１】特開平5-260638号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術（文献公知発明でないもの）では、電源入力に急激な電圧変化が発生した場合、電源ライン間に具備したコンデンサおよび過電圧保護素子のみでは、電源出力側に接続された機器が誤動作をまったく起こさないレベルまで電源電圧変化を低減することが困難であるという問題点がある。特に、電源出力側に接続された機器の正常に動作できる電源電圧の下限値近辺の急減な電圧低下、復旧に対して誤動作を起こす場合が多い。
【０００７】
また、特許文献１記載の技術は、ノイズの衝撃波が長波長であったり、継続的でない場合における誤った遮断動作を回避するものである。これに対して、本発明の目的は、雷サージ，瞬断などによる電源電圧の急激な変化に対して、電源出力側に接続された機器が誤動作を起こし難くする電源盤保護回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の電源盤保護回路は、瞬断または雷サージによる入力電源電圧低下に対する電源盤保護回路において、雷サージにより電源入力に過電圧が発生した場合、過電圧をある一定レベルの電圧に抑制した電源電圧信号を出力する雷サージ保護回路（図１の１）と、電源出力に接続される機器が電圧低下で正常動作困難と判断するためのしきい値電圧信号を生成している基準電源（図１の２）と、電源電圧信号としきい値電圧信号とを比較して電圧比較結果信号を出力する電圧比較器（図１の３）と、電圧比較結果信号を加工してパルス幅の広い時間延長回路出力信号を出力する時間延長回路（図１の４）と、時間延長回路出力信号に応答して電源出力をオフ／オン制御するＦＥＴスイッチ（図１の５）を備えたことを特徴とする。
【０００９】
なお、時間延長回路出力信号は、電圧比較結果信号のパルス幅をＦＥＴスイッチのゲートを確実にオフ／オン制御できるだけのパルス幅にまで拡張されたものであることが望ましい。
【発明の効果】
【００１０】
本発明の電源盤保護回路を用いることにより、時間延長回路を設けたため、雷サージによる急激な電源電圧変化が発生した場合でも、電源出力をオン／オフするための時間に余裕ができるので、電源出力側に接続された機器がより安定した動作を実現できるという効果がある。また、電源出力を開始した際に発生するコンデンサの充電電流による突入電流を軽減することもできる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
[構成の説明]
図１は本発明の電源盤保護回路のブロック図である。図１において、この電源盤保護回路は、雷サージ保護回路１，基準電源２，電圧比較回路３，時間延長回路４，ＬＰＦ回路５，ＦＥＴスイッチ６およびコンデンサ７で構成されている。
【００１３】
雷サージ保護回路１は、バリスタ等の過電圧保護素子を搭載し、雷サージにより電源入力１０に過電圧が発生した場合、過電圧をある一定レベルの電圧に抑制した電源電圧信号１３を出力し、電源出力１１に接続された機器を保護する。コンデンサ７は電源電圧信号１３に含まれる電源ノイズを低減する。
【００１４】
基準電源２は、電源出力１１に接続される機器が電圧低下で正常動作困難と判断するためのしきい値電圧信号１２を生成している。電圧比較器３は、電源電圧信号１３としきい値電圧信号１２とを比較する。そして、電圧比較器３が出力する電圧比較結果信号１４により、電源入力１０に雷サージによる電圧低下が発生し、電源出力１１に接続された機器が誤動作するおそれがある中途半端な電圧まで低下したかどうかを判定する。
【００１５】
時間延長回路４は、電圧比較結果信号１４を加工して、電圧低下と判断された時間が一瞬であっても、ＬＰＦ回路５を介して接続されるＦＥＴスイッチ６のゲートを確実にオフ／オン制御できる時間延長回路出力信号１５に加工する。ＦＥＴスイッチ１６は、時間延長回路出力信号１５に応答して電源出力１１をオフ／オン制御する。
【００１６】
ＬＰＦ回路５を介してＦＥＴスイッチ６のゲートと接続する構成は、電源入力１０の電源電圧低下状態から解消した場合に、電源出力１１に接続された機器が正常に電源入力停止そして復帰状態と回復できるように、ある一定時間以上は電源オフ状態を保つためと、ＦＥＴスイッチ６のゲート電圧を、ゆっくり立ち上げることにより、ＦＥＴスイッチ６がオフからオンに切り替わる近辺のゲート電圧の時、ＦＥＴの特性としてドレイン電流の流せる電流に制限がかかるが、コンデンサ７に対して充電を行い、突入電流を低減させるためである。
【００１７】
[動作の説明]
次に、以上のように構成された本電源盤保護回路の動作について、図２に示す波形図を参照しながら説明する。電圧比較器３は電源電圧信号１３としきい値電圧信号１２を比較しており、電源入力１０が正常で電源電圧信号１１がしきい値電圧信号１２超の場合は電圧比較結果信号１４をハイレベルに維持する。この結果、ＦＥＴスイッチ６のゲートには“Ｈ”レベルが印加されるので、ＦＥＴスイッチ６はオン状態となり、電源入力１０の電圧が電源出力１１に出力される。
【００１８】
この状態下において、雷サージにより、電源入力１０に急激な電圧変化が発生したが、なお電源電圧信号１３がしきい値電圧信号１２を超えているとする。コンデンサ７は電源電圧信号１１の電圧変化を低減させる。また、雷サージの影響が大きく、コンデンサ７で低減しても、電源出力１１側に接続された機器の過電圧制限の上限が超える電圧変化が、過電圧として電源入力１０に印加された場合は、雷サージ保護回路１に搭載されたバリスタ等の過電圧保護素子により、電源出力１１側に接続された機器の過電圧制限の上限を超えないように電圧を制限させる。
【００１９】
しかし、雷サージの影響で、電源入力１０の急激な電圧低下が、電源電圧信号１３をしきい値電圧信号１２以下とする程である場合は、雷サージ保護回路１に搭載された過電圧保護素子とコンデンサ７だけでは電圧低下を低減することができない。この結果、電源出力１１に電圧低下が出力し、電源出力１１に接続された機器に供給されてしまう。電源出力１１に接続された機器は、ある一定レベル以下に急激に電圧低下および復帰が発生すると、意図した動作ができず誤動作を起こす場合がある。
【００２０】
電源入力１０がしきい値１２以下にまでに低下すると、電圧比較結果信号１４はロウレベルとなる。このロウレベルは、図２に示すように、幅の狭いパルスである。時間延長回路４は、この幅の狭いパルスを幅の広いパルス（時間延長回路出力信号１０５）に加工する。時間延長回路出力信号１０５はＬＰＦ回路５を経てＦＥＴスイッチ６のゲートに印加される。これにより、電圧低下と判断された時間が一瞬であっても、ＬＰＦ回路５を介して接続されるＦＥＴスイッチ６のゲートを確実にオフ／オン制御できるようにする。
【００２１】
ＦＥＴスイッチ６をオフさせる時間は、電源出力１１に接続された機器が正常に電源入力停止そして復帰状態と回復できるある一定時間以上に設定される。時間延長回路１４は電圧低下と判定するしきい値１０３以下になったことをしらせる電圧比較結果信号１４を、ＬＰＦ回路５のコンデンサ部分に蓄えられた電荷が放電し、ＦＥＴスイッチ６がオフとなるように加工して時間延長回路出力信号１５とする。ＦＥＴスイッチ６がオフすると電源出力１１は略０ボルトとなる。これにより、電源出力１１に接続されている機器が中途半端な電圧で動作することによる誤動作を回避することができる。
【００２２】
電源入力１０がしきい値電圧信号１２超になると、電圧比較結果信号１４は直ぐにハイレベルとなる。しかし、時間延長回路出力信号１５のレベル上昇は延長される。時間延長回路出力信号１０５がロウレベルからハイレベルに変化すると、ＬＰＦ回路５のコンデンサ部分に電荷が蓄えられ、ＦＥＴスイッチ６のゲートがオンになる電圧まで上昇したら、ＦＥＴスイッチ６はオン状態となり、電源出力１１は原状に回復する。ＦＥＴスイッチ６がオフ状態からオン状態に切り替わる近辺のゲート電圧においては、ＦＥＴスイッチ６は、流せる電流に制限がかかるため、この時にコンデンサ７に充電することにより突入電流の低減を図ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の電源盤保護回路のブロック図
【図２】電圧低下が発生した場合における本発明の電源盤保護回路の波形図
【図３】従来技術の一例を示す構成図
【符号の説明】
【００２４】
１    雷サージ保護回路
２    基準電源
３    電圧比較器
４    時間延長回路
５    ＬＰＦ回路
６    ＦＥＴスイッチ
７    コンデンサ
１０  電源入力
１１  電源出力
１２  しきち値電圧信号
１３  電源電圧信号
１４  電圧比較結果信号
１５  時間延長回路出力信号
【図１】
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【図２】
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【図３】
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