(57)【要約】【課題】  挿入回路の挿入場所によらず任意に論理等価性検証を実行可能にする。【解決手段】  論理等価性検証システム１０には、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられている。論理等価性検証システム１０は、半導体集積回路としてのシステムＬＳＩやＳｏＣなどの論理機能の等価性検証を挿入回路の挿入場所によらず任意に実行する。【選択図】  図１
2007140877.tif 000002
【特許請求の範囲】
【請求項１】
ＲＴＬ回路記述情報及びゲートレベル記述情報を有するＲＴＬ／ゲートレベル回路記述と、
論理等価性検証実行用情報を有するライブラリと、
前記ＲＴＬ／ゲートレベル回路記述情報及び前記ライブラリ情報から、回路データベースを作成するコンパイラと、前記コンパイラから出力される情報から参照回路情報を作成する参照回路データベースと、前記コンパイラから出力される情報から検証回路情報を作成する検証回路データベースと、前記参照回路データベース及び前記検証回路データベースから出力される情報から検証処理を実行する論理等価性検証処理部と、ブラックボックスセルに任意の論理を与えてファンクションセルに更新するブラックボックスセル更新手段とを有する論理等価性検証部と、
を具備することを特徴とする論理等価性検証システム。
【請求項２】
更に、前記論理等価性検証部は固定値制約を伝播するパス上にブラックボックスセルがあるかの検出を行うブラックボックス検出手段と、オープンピンのみでブラックボックスを再構築するブラックボックス再構築手段とを具備することを特徴とする請求項１に記載の論理等価性検証システム。
【請求項３】
ＲＴＬ回路記述情報及びゲートレベル記述情報を有するＲＴＬ／ゲートレベル回路記述と、
論理等価性検証実行用情報を有するライブラリと、
前記ＲＴＬ／ゲートレベル回路記述情報及び前記ライブラリ情報から、回路データベースを作成するコンパイラと、前記コンパイラから出力される情報から参照回路情報を作成する参照回路データベースと、前記コンパイラから出力される情報から検証回路情報を作成する検証回路データベースと、前記参照回路データベース及び前記検証回路データベースから出力される情報から検証処理を実行する論理等価性検証処理部と、ロジック回路部との論理的影響の有無を判定する論理判定手段とを有する論理等価性検証部と、
を具備することを特徴とする論理等価性検証システム。
【請求項４】
更に、前記論理等価性検証部は前記ロジック回路部との論理的影響個所の特定を行う論理特定手段と、論理的影響のある部分に対して、回路を論理的に分離する仮想回路を挿入する仮想回路挿入手段とを具備することを特徴とする請求項３に記載の論理等価性検証システム。
【請求項５】
参照回路及び検証回路を読み込むステップと、
前記検証回路に固定値制約の読み込みを行うステップと、
前記検証回路内に設けられたブラックボックスセルを更新するかの判断を行い、前記ブラックボックスセルから所定の信号が出力されない場合に前記ブラックボックスセルを更新するステップと、
更新されたブラックボックスセルにファンクション情報を入力するステップと、
前記検証回路の入力ピン及び出力ピンがオープンなのかの判定を行い、オープンピンが存在する場合に前記オープンピンのみでブラックボックスを再構築するステップと、
前記参照回路と前記検証回路が等価性を有するのかの検証を行うステップと、
を具備することを特徴とする論理等価性検証システムを用いた検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の論理等価性検証システム及びそれを用いた検証方法に関する。
【背景技術】
【０００２】
近年、情報機器等の高機能化、多機能化の進展に伴い、携帯情報機器やパーソナルコンピュータなどに、多数のシステム機能を同一チップ上に集積したシステムＬＳＩや、メモリ、論理回路、及びアナログ回路を同一チップに搭載したＳｏＣ（System  on  a  Chip）などが多用されている。高集積化したシステムＬＳＩやＳｏＣの設計作業では、ＨＤＬ（Hardware  Description  Language）で記述されたデザインが最終的にサインオフされるまでに、論理合成やタイミングの最適化、テスト用ロジック回路の挿入、クロックツリーの合成、レイアウトなどの作業が必要であり、また設計フローの途中プロセスで発生した仕様変更にも迅速に対応する必要がある。これらの作業前後において、２つのデザインを比較し、機能の等価性を論理機能的に一致しているかを検証するのが論理等価性検証である。論理等価性検証では、テストベンチが不要なフォーマル検証ツールとしてのフォーマルベリファイアが使用されている。論理等価性チェックは、例えば、ＲＴＬ（Register  Transfer  Level）設計データと論理合成されたゲートレベル設計データ間やレイアウト設計中のＥＣＯ（Engineering  Change  Order）の前後でのゲートレベル設計データ間で実行される（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載されている論理等価性検証では、論理回路の一部がブラックボックス化された場合、ブラックボックスからの出力を設定し、この条件を考慮してブラックボックスを含む論理回路の検証を行うことにより誤検証の発生を抑制している。ところが、任意の論理を与えることができないブラックボックスなどが挿入された場合や固定値が伝播するパス上に固定値制約の伝播が困難なブラックボックスが挿入された場合などでは、ブラックボックスから適切な情報が出力されず検証が困難となる問題点がある。また、ブラックボックスなどの挿入回路が複数のモジュールに挿入された場合、挿入回路を参照回路とした論理等価性検証が出来ないという問題点がある。
【特許文献１】特開２０００−２５９６９６号公報（頁５、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、挿入回路の挿入場所によらず任意に論理等価性検証が実行できる論理等価性検証システム及びそれを用いた検証方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の論理等価性検証システムは、ＲＴＬ回路記述情報及びゲートレベル記述情報を有するＲＴＬ／ゲートレベル回路記述と、論理等価性検証実行用情報を有するライブラリと、前記ＲＴＬ／ゲートレベル回路記述情報及び前記ライブラリ情報から、回路データベースを作成するコンパイラと、前記コンパイラから出力される情報から参照回路情報を作成する参照回路データベースと、前記コンパイラから出力される情報から検証回路情報を作成する検証回路データベースと、前記参照回路データベース及び前記検証回路データベースから出力される情報から検証処理を実行する論理等価性検証処理部と、固定値制約を伝播するパス上にブラックボックスセルがあるかの検出を行うブラックボックス検出手段と、前記ブラックボックスセルに任意の論理を与えてファンクションセルに更新するブラックボックスセル更新手段と、オープンピンのみでブラックボックスを再構築するブラックボックス再構築手段とを有する論理等価性検証部とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の論理等価性検証システムを用いた検証方法は、参照回路及び検証回路を読み込むステップと、前記検証回路に固定値制約の読み込みを行うステップと、前記検証回路内に設けられたブラックボックスセルを更新するかの判断を行い、前記ブラックボックスセルから所定の信号が出力されない場合に前記ブラックボックスセルを更新するステップと、更新されたブラックボックスセルにファンクション情報を入力するステップと、前記検証回路の入力ピン及び出力ピンがオープンなのかの判定を行い、オープンピンが存在する場合に前記オープンピンのみでブラックボックスを再構築するステップと、前記参照回路と前記検証回路が等価性を有するのかの検証を行うステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、挿入回路の挿入場所によらず任意に論理等価性検証が実行できる論理等価性検証システム及びそれを用いた検証方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る論理等価性検証システム及びそれを用いた検証方法について、図面を参照して説明する。図１は、半導体集積回路の論理等価性検証システムを示すブロック図である。本実施例は、検証前に検証回路に設けられた挿入回路としてのブラックボックスセルを更新し、参照回路と検証回路の間の等価性検証を行う場合である。
【００１０】
図１に示すように、論理等価性検証システム１０には、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、 ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられている。論理等価性検証システム１０は、半導体集積回路としてのシステムＬＳＩやＳｏＣなどの論理機能の等価性検証を実行するために必要な各種手段を有し、検証結果を出力する。なお、この各種手段の具体的内容については後述する。
【００１１】
等価性検証とは、回路にブラックボックス或いはブラックボックスセルなどの挿入回路を挿入した場合、挿入前後で同じ等価性を示すかどうかの検証を行うことであり、ここで、参照回路とは挿入回路を挿入する前の回路であり、検証回路とは挿入回路が挿入された後の回路である。ここで、論理等価性検証のツールにはテストベンチが不要なフォーマルベリファイアを使用している。
【００１２】
ＲＴＬ／ゲートレベル回路記述２及び３は、ＲＴＬ回路記述情報とゲートレベル回路記述情報を有し、 ＲＴＬ／ゲートレベル回路記述２は参照回路用に用いられ、ＲＴＬ／ゲートレベル回路記述３は検証回路用に用いられる。ライブラリ４は、論理等価性検証を実行するために必要な各種情報、例えば、各種回路、外部端子、内部信号、セル、及びブラックボックス等の情報を格納している。
【００１３】
論理等価性検証部１には、コンパイラ５、参照回路データベース６、検証回路データベース７、及び論理等価性検証処理部８が設けられている。
【００１４】
コンパイラ５は、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４から出力された情報を入力し、各ブロックの回路記述を読み込み、回路データベースを作成する。複数の回路レベルを切り替えてシミュレーションする部分については、レベルごとの回路記述を読み込む。
【００１５】
参照回路データベース６は、コンパイラ５から出力される情報を入力し、回路情報を読みこみ、参照回路情報を作成する。検証回路データベース７は、コンパイラ５から出力される情報を入力して、例えば、挿入回路や仮想回路情報を読みこみ、これらを参照回路に挿入して検証回路情報を作成する。
【００１６】
論理等価性検証処理部８は、参照回路データベース６及び検証回路データベース７から出力される情報を入力し、数学的に論理の等価性を検証し、検証結果を出力する。
【００１７】
次に、半導体集積回路の論理等価性検証方法について図２及び図３を参照して説明する。図２は、半導体集積回路の論理等価性検証方法を示すフローチャート、図３は参照回路及び検証回路を示すブロック図で、図３（ａ）は参照回路を示すブロック図、図３（ｂ）は検証回路を示すブロック図である。ここでは、論理等価性検証部内に設けられた、ブラックボックスセルに対して任意の論理を与えてファンクションセルに更新するブラックボックスセル更新手段と、オープンピンのみでブラックボックスを再構築するブラックボックス再構築手段とを用いて論理等価性検証を実行する。
【００１８】
図２に示すように、まず、コンパイラ５はライブラリ４からブラックボックスセルを含むセルライブラリを読み込む（ステップＳ１）。次に、コンパイラ５は回路情報をライブラリ４から、回路記述情報をＲＴＬ／ゲートレベル回路記述２及び３からそれぞれ読み込む。参照回路データベース６は、コンパイラ５から出力される情報を入力し、挿入回路が挿入される前の回路である参照回路情報を作成し、その情報を論理等価性検証処理部８に出力する。検証回路データベース７は挿入回路が挿入された後の回路である検証回路情報を作成し、その情報を論理等価性検証処理部８に出力する。
【００１９】
ここで、作成された参照回路９には、例えば、図３（ａ）に示すように、ロジック回路部１２が設けられている。ロジック回路部１２は、外部入力ポートＰｉｎ１及びＰｉｎ２からそれぞれ入力信号を入力し、出力側のノードＮ２から出力信号を外部出力ポートＰｏｕｔ１から出力している。
【００２０】
一方、例えば、図３（ｂ）に示すように、作成された検証回路１１にはロジック回路部１２、挿入回路としての回路部２０、挿入回路としてのマルチプレクサ（ＭＵＸ）１５、及び挿入回路としてのブラックボックスセルＢＢＳが設けられている。ブラックボックスセルＢＢＳは、論理等価性検証部１のブラックボックスセル検出手段を用いて検出され、入力側に制御信号を入力し、出力側からノードＮ３の信号をマルチプレクサ１５に出力している（ステップＳ２）。
【００２１】
続いて、論理等価性検証処理部８は、検証回路１１の外部入力ポートＰｉｎ５に対して、例えば、Ｈｉｇｈレベルの信号“１”である固定値制約を与える（ステップＳ３）。そして、論理等価性検証の実行前にブラックボックスセルＢＢＳを更新するかの判断を行う。外部入力ポートに与えた固定値制約が伝播するパス上にブラックボックスセルＢＢＳが存在しないと判明している場合、論理等価性検証の実行のステップ（ステップＳ９）に進む。一方、外部入力ポートに与えた固定値制約が伝播するパス上にブラックボックスセルＢＢＳが存在すると判明している場合、論理等価性検証部１のブラックボックスセル更新手段を用いて、ブラックボックスセルＢＢＳの更新を行い、次のステップに進む（ステップＳ４）。
【００２２】
次に、論理等価性検証処理部８は、簡易ファンクション情報を入力する。ここで、簡易ファンクション情報とは、回路が動作するときの動作周波数・信号振幅レベルとは異なり、例えば、入力信号の値と出力信号の値の関係を示した論理式をいう（ステップＳ５）。
【００２３】
続いて、論理等価性検証処理部８は、ブラックボックスセルＢＢＳに簡易ファンクション情報を入力する（ステップＳ６）。そして、論理等価性検証処理部８は、回路の入力ピン及び出力ピンがオープンになっていないかの有無を判定する。ブラックボックスセルＢＢＳの入力ピン及び出力ピンがオープンになっていないと判定された場合、ステップＳ９に進み論理等価性検証の実行を行う。一方、オープンになっている場合、次のステップに進む（ステップＳ７）。
【００２４】
次に、論理等価性検証部１のブラックボックス再構築手段を用いて、オープンピンのみでブラックボックスを再構築し、図３（ｂ）に示すように、ブラックボックスセルＢＢＳは外部入力ポートＰｉｎ５から入力される制御信号ＳＥの固定値情報を入力して、その信号をノードＮ３からマルチプレクサ１５に出力する（ステップＳ８）。続いて、論理等価性検証処理部８は、参照回路９と検証回路１１の間が同じ等価性を有するかの検証を実行する（ステップＳ９）。
【００２５】
上述したように、本実施例の論理等価性検証システム及びそれを用いた検証方法では、論理等価性検証システム１０に、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられ、ブラックボックスセルに対して任意の論理を与えてファンクションセルに更新するブラックボックスセル更新手段が設けられている。
【００２６】
このため、固定値が伝播するパス上にブラックボックスセルがある場合でも、ブラックボックスセル以降のパスに固定値が伝播させるので、検証対象外回路としての回路部２０をｄｉｓａｂｌｅすることができ対象回路のみで論理等価性検証を行うことができる。したがって、検証対象外回路に対する論理等価性検証の処理、及びその不一致の確認を行う必要がなく、従来よりも論理等価性検証時間の短縮及びマシン・リソースの削減が可能となる。
【００２７】
更に、ブラックボックスセルなどのセルのオープンピンを入出力としたブラックボックスを構築することにより、そのオープンピンに接続されている回路が論理等価検証の対象外となることを防ぐことが可能となる。
【実施例２】
【００２８】
次に、本発明の実施例２に係る論理等価性検証システムを用いた検証方法について、図面を参照して説明する。図４は、半導体集積回路の論理等価性検証方法を示すフローチャートである。本実施例は、実施例１の論理等価性システムを用いて検証中での検証回路に設けられた挿入回路としてのブラックボックスセルを更新し、参照回路と検証回路の間の等価性検証を行う場合である。
【００２９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３０】
図4に示すように、まず、ライブラリの読み込み（ステップＳ１）から固定値制約の読み込み（ステップＳ３）を行う。この工程は実施例１と同じ工程なので説明を省略する。なお、参照回路及び検証回路は実施例１の図３と同一構成である。
【００３１】
次に、外部入力ポートから固定値が伝播しているパス上にあるブラックボックスセルを抽出する（ステップＳ１１）。続いて、論理等価性検証部１のブラックボックス検出手段を用いてブラックボックスセルを検出し、外部入力ポートから固定値が伝播しているパス上にブラックボックスセルが存在しているかの判定を行なう。存在していない場合、論理等価性検証の実行のステップ（ステップＳ９）に進む。存在している場合、次のステップに進む（ステップＳ１２）。
【００３２】
そして、ブラックボックスセルに貫通パスとしてのファンクションを挿入するかの判断を行う。挿入する必要の無い場合、論理等価性検証の実行のステップ（ステップＳ９）に進む。挿入する必要のある場合、次のステップに進む（ステップS１３）。この工程以降は実施例１と同様なので説明を省略する。
【００３３】
上述したように、本実施例の論理等価性検証システム及びそれを用いた検証方法では、論理等価性検証システム１０に、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられ、固定値制約を伝播するパス上に挿入回路としてのブラックボックスセルがあるかの検出を行うブラックボックスセル検出手段と、このブラックボックスセルに対して任意の論理を与えてファンクションセルに更新するブラックボックスセル更新手段とが設けられている。
【００３４】
このため、固定値の伝播パス上に存在するブラックボックスセルを論理等価性検証の実行中に自動的に認識及び検出することが可能となり、固定値の伝播を妨げる部分（ポイント）の有無の確認ができる。したがって、固定値の伝播を妨げる部分の特定に要していた論理等価性検証時間を従来よりも短縮できる。
【００３５】
また、固定値が伝播するパス上にブラックボックスセルがある場合でも、ブラックボックスセル以降のパスに固定値が伝播させるので、検証対象外回路としての回路部２０をｄｉｓａｂｌｅすることができ対象回路のみで論理等価性検証を行うことができる。したがって、検証対象外回路に対する論理等価性検証の処理、及びその不一致の確認を行う必要がなく、従来よりも論理等価性検証時間の短縮及びマシン・リソースの削減が可能となる。
【００３６】
更に、更新後のブラックボックスセルなどのセルのオープンピンを入出力としたブラックボックスを構築することにより、そのオープンピンに接続されている回路が論理等価検証の対象外となることを防ぐことが可能となる。
【実施例３】
【００３７】
次に、本発明の実施例３に係る論理等価性検証システム及びそれを用いた検証方法について、図面を参照して説明する。図５は、半導体集積回路の論理等価性検証方法を示すフローチャート、図６は検証回路を示すブロック図、図６（ａ）は仮想回路を挿入する前の検証回路を示すブロック図、図６（ｂ）は仮想回路を挿入後の検証回路を示す図である。本実施例は、実施例１の論理等価性システムを用いて検証回路に仮想回路を挿入する場合である。ここでは、論理等価性検証部内に設けられた、他のロジック部分との論理的影響の有無を判定する論理判定手段と、他のロジック部分との論理的影響の発生個所を特定する論理特定手段と、論理的影響のある部分に対して回路を論理的に分離する仮想回路を挿入する仮想回路挿入手段を用いて論理等価性検証を実行している。
【００３８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３９】
図５に示すように、まず、コンパイラ５はライブラリ４からブラックボックスセルを含むセルライブラリを読み込む（ステップＳ１）。次に、挿入回路を参照回路として読み込む（ステップＳ２１）。続いて、挿入回路を挿入後、回路を検証回路として読み込む。ここで、図６（ａ）に示す仮想回路を挿入する前の検証回路１１ａには、例えば、ロジック回路部１２、挿入回路１３、及び２入力ＡＮＤ回路ＡＮＤ１が設けられている（ステップＳ２２）。
【００４０】
そして、検証回路１１ａに対して、挿入回路１３部分を含めマッピング情報を与える（ステップＳ２３）。次に、挿入回路１３を含む検証回路１１ａの入出力ピン情報を抽出する。ここで、図６（ａ）に示すように、例えば、ロジック回路部１２には外部入ポートＰｉｎ１１及び１２から入力信号が入力され、参照回路としての挿入回路１３には外部入力ポートＰｉｎ１３及び１４から入力信号が入力され、２入力ＡＮＤ回路ＡＮＤ１のノードＮ７から出力信号が外部出力ポートＰｏｕｔ１１に出力されている（ステップＳ２４）。
【００４１】
続いて、検証回路１１ａの挿入回路１３とそれ以外の回路との接続関係を含めた接続の有無を抽出する。ここで、図６（ａ）に示すように、例えば、ロジック回路部１２の出力側のノードＮ６は２入力ＡＮＤ回路の入力側に接続され、挿入回路１３の出力側のノードＮ５は２入力ＡＮＤ回路の入力側に接続されている（ステップＳ２５）。
【００４２】
そして、論理等価性検証部１の論理判定手段を用いて、挿入回路１３とそれ以外の回路であるロジック回路部１２及び２入力ＡＮＤ回路ＡＮＤ１との論理的影響の有無を判定する。論理的影響のない場合、論理等価性検証の実行のステップ（ステップＳ９）に進む。論理的影響のある場合、次のステップに進む（ステップＳ２６）。
【００４３】
次に、挿入回路１３の入出力宣言に指定されているピン名を挿入回路１３以外の部分の入出力宣言から抽出する（ステップＳ２７）。続いて、論理等価性検証部１の論理特定手段を用いて、抽出したピン名の接続先のセル（例えば、図６（ａ）で示すロジック回路部１２、２入力ＡＮＤ回路ＡＮＤ１など）を抽出する（ステップＳ２８）。
【００４４】
そして、挿入回路１３の入出力宣言に指定されているピン名を上位階層の回路レベルに配置されているセルの入出力ピンから抽出する（ステップＳ２９）。次に、対象となるピン名及びセルの有無の確認を行う。ない場合には論理等価性検証の実行のステップ（ステップＳ９）に進む。有る場合には次のステップに進む（ステップＳ３０）。
【００４５】
続いて、例えば、図６（ｂ）に示すように、論理等価性検証部１の仮想回路挿入手段を用いて、仮想回路１４を検証回路１１ｂに挿入する。ここで、仮想回路１４にはマルチプレクサ１５が設けられている。マルチプレクサ１５は、ロジック回路部１２のノードＮ６から出力される信号、及び２入力ＡＮＤ回路ＡＮＤ１のノードＮ７から出力される信号を入力し、検証回路１１ｂの外部から供給される制御信号ＳＥにもとづいて、ノードＮ６或いはノードＮ７の信号を選択し、その信号をノードＮ８の信号として外部出力ポートＰｏｕｔ１１から出力している。なお、仮想回路１４は、参照回路としての挿入回路１３を回路本体から切り離すことができる（ステップＳ３１）。そして、参照回路としての挿入回路１３と検証回路１１ｂの間が同じ等価性を有するかの検証を実行する（ステップＳ９）。
【００４６】
上述したように、本実施例の論理等価性検証システム及びそれを用いた検証方法では、論理等価性検証システム１０に、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられ、他のロジック部分との論理的影響の有無を判定する論理判定手段と、他のロジック部分との論理的影響の発生個所を特定する論理特定手段と、論理的影響のある部分に対して回路を論理的に分離する仮想回路を挿入する仮想回路挿入手段とが設けられている。
【００４７】
このため、他のロジック部分との論理的影響の有無を判定する論理判定手段により挿入回路とその他の回路との論理的影響の有無を判定することができる。したがって、従来よりも論理等価性検証の実行前に不一致の発生を予測して論理等価性検証の余分な実行を減らすことが可能となる。
【００４８】
また、他のロジック部分との論理的影響の発生個所を特定する論理特定手段により、挿入回路とその他の回路との論理的影響の発生個所を特定することができる。したがって、従来よりも論理的影響の発生個所を特定する時間を削減することができる。
【００４９】
更に、論理的影響のある部分に対して回路を論理的に分離する仮想回路を挿入する仮想回路挿入手段により、複数のモジュールにまたがる挿入回路で、その他の回路と論理的影響がある場合でも、挿入回路自身との論理等価性検証が可能となる。したがって、従来よりも論理等価性検証時間を短くすることが可能となる。
【００５０】
なお、本実施例では、検証回路に仮想回路を挿入して論理等価性検証を行っているが、検証回路内のセル及び接続ノードの一部を仮想的に削除し、この削除した領域及び周辺領域を新たに仮想回路として論理等価性検証を行ってもよい。
【実施例４】
【００５１】
次に、本発明の実施例４に係る論理等価性検証システム及びそれを用いた検証方法について、図面を参照して説明する。図７は、半導体集積回路の論理等価性検証方法を示すフローチャート、図８はセルの論理を更新する前の検証回路を示すブロック図、図９は論理の更新対象部を示すブロック図、図９（ａ）は入出力ピン情報を抽出後の論理の更新対象部を示すブロック図、図９（ｂ）はファンクションの挿入後の論理の更新対象部を示すブロック図、図９（ｃ）はオープンピンのみでブラックボックスを構築した後の論理の更新対象部を示すブロック図、図１０はセルの論理を更新した後の検証回路を示すブロック図である。本実施例は、実施例１の論理等価性システムを用いてセルの論理を更新する場合である。ここでは、論理等価性検証部内に設けられた、論理的影響個所の特定を行う論理特定手段と、論理の更新対象に対して論理の更新を行う論理更新手段と、セル内でブラックボックスを構築するブラックボックス構築手段とを用いて論理等価性検証を実行している。
【００５２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５３】
図７に示すように、まず、コンパイラ５はライブラリ４からブラックボックスセルを含むセルライブラリを読み込む（ステップＳ１）。次に、挿入回路或いは挿入前回路を参照回路として読み込む（ステップＳ４１）。次の挿入後回路の読み込み（ステップＳ２２）からトップレベル入出力ピン名抽出（ステップＳ２９）までは実施例３と同様なステップなので説明を省略する。
【００５４】
続いて、対象のピン名及びセルの有無の判定を行なう。無い場合にはステップＳ４３のオープンピンの有無に進む。有る場合には、次のステップに進む（ステップＳ３０）。
【００５５】
そして、セルの論理を更新するステップを進める。ここで、例えば、図８に示すセルの論理を更新する前の検証回路１１ｃには、ロジック回路部１２ａ、挿入回路１３ａ、及び論理の更新対象部２１が設けられている。論理の更新対象部２１は、ロジック回路部１２ａのノードＮ１１から出力される信号を入力し、挿入回路１３ａのノードＮ１２及びＮ１３からそれぞれ出力される信号を入力し、ノードＮ１４及びノードＮ１５から出力信号を外部に出力している。セルの論理を更新するステップとして、論理を更新するセルの抽出を行い、図９（ａ）に示すように、例えば、論理等価性検証部１の論理特定手段を用いて、論理の更新対象部２１が抽出される。ここでは、ノードＮ１１が入力オープンピンＰｉ１１、ノードＮ１２が入力オープンピンＰｉ１２、ノードＮ１３が入力オープンピンＰｉ１３となる。一方、ノードＮ１４が出力オープンピンＰｏ１４、ノードＮ１５が出力オープンピンＰｏ１５となる。次に、ファンクションの挿入を行う。例えば、図９（ｂ）に示すように、論理等価性検証部１の論理更新手段を用い、入力オープンピンＰｉ１１と出力オープンピンＰｏ１４の間に論理の更新対象部２１ａのバッファＢＵＦ１を挿入し、入力オープンピンＰｉ１１であるノードＮ１１と出力オープンピンＰｏ１４であるノードＮ１４の間を接続させ、ノードＮ１１の信号をバッファＢＵＦ１により伝播させてノードＮ１４から出力させている（ステップＳ４２）。
【００５６】
次に、ファンクションのない入力オープンピン及び出力オープンピンの有無の判定を行う。無い場合には論理等価性検証の実行（ステップＳ９）に進める。有る場合には、次のステップに進む（ステップＳ４３）。
【００５７】
続いて、論理等価性検証部１のブラックボックス構築手段を用い、ファンクションのない入力オープンピン及び出力オープンピンのみでブラックボックスの構築を行う。例えば、図９（ｃ）に示すように、論理の更新対象部２１ｂ内に入力側がノードＮ１２及びノードＮ１３に接続され、出力側がノードＮ１５に接続されたブラックボックスＢＢが設けられる。図１０に示すように、ロジック回路部１２ａから出力されるノードＮ１１の信号は、論理の更新対象部２１ｂのバッファＢＵＦ１で伝播され、挿入回路１３ａとは独立にノードＮ１４から外部に出力される（ステップＳ４４）。そして、挿入回路が挿入される前の参照回路と検証回路１１ｄの等価性検証、或いは挿入回路と検証回路１１ｄの等価性検証を実行する（ステップＳ９）。
【００５８】
上述したように、本実施例の論理等価性検証システム及びそれを用いた検証方法では、本実施例の論理等価性検証システムを用いた検証方法では、論理等価性検証システム１０に、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられ、論理等価性検証システム内に設けられた、論理的影響個所の特定を行う論理特定手段と、論理の更新対象に対して論理の更新を行う論理更新手段と、セル内でブラックボックスを構築するブラックボックス構築手段とが設けられている。
【００５９】
このため、検証対象外回路としての挿入回路１３ａをｄｉｓａｂｌｅするための回路が搭載されていない場合でも、検証対象外回路をｄｉｓａｂｌｅにした論理等価性検証ができる。したがって、従来よりも論理等価性検証の時間を短縮することが可能となる。
【００６０】
また、セル内でブラックボックスを構築するブラックボックス構築手段により、論理の更新対象部としてのセルのオープンピンを入出力としたブラックボックスを構築し、そのオープンピンに接続されている挿入回路の論理を保持したまま、他の回路との論理的影響を分断でき挿入回路自身との論理等価性検証ができる。したがって、従来よりも論理等価性検証の時間を短縮することが可能となる。
【００６１】
更に、論理の更新対象に対して論理の更新を行う論理更新手段により、論理の更新対象部としてのセルの論理が更新され、検証回路中の元の回路部分と挿入回路部分のそれぞれの論理が保持されたまま、お互いの論理的影響を分断できる。したがって、検証回路への制約を変更させることなく挿入前回路及び挿入回路自身のどちらも論理等価性検証を実行することが可能となる。
【００６２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６３】
例えば、実施例では、論理等価性検証ツールにフォーマルベリファイアを用いているが、モデルチェッキングツールを用いてもよい。
【００６４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ＲＴＬ回路記述情報及びゲートレベル記述情報を有するＲＴＬ／ゲートレベル回路記述と、論理等価性検証実行用情報を有するライブラリと、前記ＲＴＬ／ゲートレベル回路記述情報及び前記ライブラリ情報から、回路データベースを作成するコンパイラと、前記コンパイラから出力される情報から参照回路情報を作成する参照回路データベースと、前記コンパイラから出力される情報から検証回路情報を作成する検証回路データベースと、前記参照回路データベース及び前記検証回路データベースから出力される情報から検証処理を実行する論理等価性検証処理部と、論理的影響個所の特定を行う論理特定手段と、論理の更新対象に対して、論理の更新を行う論理更新手段と、セル内でブラックボックスを構築するブラックボックス構築手段とを有する論理等価性検証部とを具備する論理等価性検証システム。
【００６５】
（付記２）  挿入回路を参照回路として読み込むステップと、前記挿入回路が挿入された回路を検証回路として読み込むステップと、前記挿入回路とそれ以外の回路との論理的影響の有無を判定し、論理的影響のある場合に前記挿入回路の入出力宣言に指定されているピン名の抽出を行うステップと、抽出されたピン名の接続先セルの抽出を行うステップと、対象となるピン及びセルの有無の判定を行い、有る場合に仮想回路を挿入するステップと、前記挿入回路と前記検証回路が等価性を有するのかの検証を行うステップとを具備する論理等価性検証システムを用いた検証方法。
【００６６】
（付記３）  挿入回路或いは挿入前回路を参照回路として読み込むステップと、挿入回路が挿入された回路を検証回路として読み込むステップと、前記挿入回路とそれ以外の回路との論理的影響の有無を判定し、論理的影響のある場合に前記挿入回路の入出力宣言に指定されているピン名の抽出を行うステップと、抽出されたピン名の接続先セルの抽出を行うステップと、対象となるピン及びセルの有無の判定を行い、有る場合にセルの論理を更新するステップと、ファンクションのない入力オープンピン及び出力オープンピンの有無の判定を行い、有る場合にオープンピンのみでブラックボックスを構築するステップと、前記参照回路と前記検証回路が等価性を有するのかの検証を行うステップとを具備する論理等価性検証システムを用いた検証方法。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１に係る半導体集積回路の論理等価性検証システムを示すブロック図。
【図２】本発明の実施例１に係る半導体集積回路の論理等価性検証方法を示すフローチャート。
【図３】本発明の実施例１に係る参照回路および検証回路を示すブロック図である。
【図４】本発明の実施例２に係る半導体集積回路の論理等価性検証方法を示すフローチャート。
【図５】本発明の実施例３に係る半導体集積回路の論理等価性検証方法を示すフローチャート。
【図６】本発明の実施例３に係る検証回路を示すブロック図である。
【図７】本発明の実施例４に係る半導体集積回路の論理等価性検証方法を示すフローチャート。
【図８】本発明の実施例４に係るセルの論理を更新する前の検証回路を示すブロック図。
【図９】本発明の実施例４に係るセルの論理の更新対象部を示すブロック図。
【図１０】本発明の実施例４に係るセルの論理を更新した後の検証回路を示すブロック図。
【符号の説明】
【００６８】
１  論理等価性検証部
２  ＲＴＬ／ゲートレベル回路記述（参照回路）
３  ＲＴＬ／ゲートレベル回路記述（検証回路）
４  ライブラリ
５  コンパイラ
６  参照回路データベース
７  検証回路データベース
８  論理等価性検証処理部
９  参照回路
１０  論理等価性検証システム
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ  検証回路
１２、１２ａ  ロジック回路部
１３、１３ａ  挿入回路
１４  仮想回路
１５  マルチプレクサ（ＭＵＸ）
２０  回路部
２１、２１ａ、２１ｂ  論理の更新対象部
ＡＮＤ１  ２入力ＡＮＤ回路
ＢＢ  ブラックボックス
ＢＢＳ  ブラックボックスセル
ＢＵＦ１  バッファ
Ｎ１〜８、Ｎ１１〜１５  ノード
Ｐｉ１１〜１３  入力オープンピン
Ｐｉｎ１〜５、Ｐｉｎ１１〜１４  外部入力ポート
Ｐｏ１４、１５  出力オープンピン
Ｐｏｕｔ１、１１  外部出力ポート
ＳＥ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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