(57)【要約】【課題】等化回路網において、的確にゲイン量を調整すること。【解決手段】等化回路網（２００）は、送信媒体によって生じるデータ信号の減衰を補償するために使用され得る。等化回路網用の制御回路網は、データ信号に提供されるゲイン量を制御する等化ステージ（２０２）用の制御入力を生成し得る。コンパレータ（２１２）は、等化回路網からのゲインが所望のゲイン量より多いか少ないかを決定し得る。プログラマブルアップダウンカウンタ（２０４）が、コンパレータの出力に基づきカウンタ値を調整し得る。カウンタ値は、１つ以上のデジタルアナログ変換器（２０８、２１０）を使用して１つ以上のアナログ電圧に変換され、これらアナログ電圧は、等化ステージに制御入力として提供され得る。制御回路網は、等化ステージによって生成されたゲインが所望のゲイン量に近いとき、カウンタ値が調整されないように、ヒステリシス回路網（２１４）を含み得る。【選択図】図２
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【特許請求の範囲】
【請求項１】
減衰したデータ信号に提供されるゲイン量を制御する回路網であって、
制御信号に応答するゲインをデータ信号に提供するように構成された等化ステージと、
該ゲイン量が、該データ信号の減衰を補償するのに必要な量より多いか少ないかを示す表示する出力を生成するように構成されたコンパレータと、
該コンパレータの出力に基づき、カウンタ値を調整するように構成されたカウンタと、
該カウンタ値に基づき、該制御信号を生成するように構成されたデジタルアナログ変換器と
を備える、回路網。
【請求項２】
前記カウンタにクロック信号を選択的に提供するように構成されたヒステリシス回路網をさらに備え、該カウンタは該クロック信号の特定の変移で前記カウンタ値を調整する、請求項１に記載の回路網。
【請求項３】
前記コンパレータの出力が、前記クロック信号の所定のサイクル数内に変化する場合、前記クロック信号は、前記カウンタに提供されない、請求項２に記載の回路網。
【請求項４】
前記コンパレータの出力が、前記クロック信号の所定のサイクル数の間に変化しない場合、前記クロック信号は、前記カウンタに提供される、請求項２に記載の回路網。
【請求項５】
追加の制御信号に応答する追加のゲインを提供するため、前記等化ステージに直列に結合された追加の等化ステージと、
前記カウンタ値に基づき、該追加の制御信号を生成するように構成された追加のデジタルアナログ変換器と
をさらに備える、請求項１に記載の回路網。
【請求項６】
前記カウンタは、前記デジタルアナログ変換器および前記追加のデジタルアナログ変換器が、前記カウンタ値を受け取るシーケンスを決定するように構成されたステートマシンをさらに備える、請求項５に記載の回路網。
【請求項７】
前記カウンタは、前記カウンタ値のビット数を制御するために、プログラマブルである、請求項１に記載の回路網。
【請求項８】
前記デジタルアナログ変換器は、前記制御信号の分解能を制御するために、プログラマブルである、請求項１に記載の回路網。
【請求項９】
前記デジタルアナログ変換器は、前記制御信号の電圧範囲を規定するために、２つのリファレンス電圧を受け取るように構成される、請求項１に記載の回路網。
【請求項１０】
前記コンパレータは、前記制御信号の減衰を補償するのに十分なゲイン量を規定するために、プログラマブルである、請求項１に記載の回路網。
【請求項１１】
減衰したデータ信号に提供されるゲイン量を制御する方法であって、
制御信号に応答するゲイン量のゲインをデータ信号に提供することと、
該ゲイン量が、該データ信号の減衰を補償するのに必要なゲイン量より多いか少ないかを決定することと、
該必要なゲイン量より多いか少ないかに基づき、カウンタ用のカウンタ値を調整することと、
該カウンタ値に基づく該制御信号を生成するために、デジタルアナログ変換器を用いることと
を包含する、方法。
【請求項１２】
前記カウンタにクロック信号を選択的に提供することをさらに包含し、前記カウンタ値の調整は該クロック信号の特定の変移で発生する、請求項１１に記載の方法。
【請求項１３】
前記決定の結果が、前記クロック信号の所定のサイクル数内に変化する場合、前記クロック信号は、前記カウンタに提供されない、請求項１２に記載の方法。
【請求項１４】
前記決定の結果が、前記クロック信号の所定のサイクル数内に変化しない場合、前記クロック信号は、前記カウンタに提供される、請求項１２に記載の方法。
【請求項１５】
前記カウンタ値に基づき、追加の等化ステージ用の追加の制御信号を生成することをさらに包含する、請求項１１に記載の方法。
【請求項１６】
前記制御信号および前記追加の制御信号を生成するために、前記カウンタ値を使用するシーケンスを決定することをさらに包含する、請求項１５に記載の方法。
【請求項１７】
前記カウンタは、前記カウンタ値のビット数を制御するために、プログラマブルである、請求項１１に記載の方法。
【請求項１８】
前記デジタルアナログ変換器は、前記制御信号の分解能を制御するために、プログラマブルである、請求項１１に記載の方法。
【請求項１９】
前記制御信号の電圧範囲を規定するために、前記デジタルアナログ変換器を用いて２つのリファレンス電圧を受け取ることをさらに包含する、請求項１１に記載の方法。
【請求項２０】
前記コンパレータは、前記制御信号の減衰を補償するのに十分なゲイン量を規定するために、プログラマブルである、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の背景）
本発明は、デジタルデータ通信に関する。より特定的には、等化回路網によって提供されるゲイン量を調整する制御入力を生成する回路網および方法に関する。
【背景技術】
【０００２】
等化回路網は、送信媒体（例えば、バックプレーン）上のドライバによって送信されたデータ信号を、受信するように構成された受信機のコンポーネントとなり得る。等化回路網は、送信媒体によって生じた減衰を補償するデータ信号にゲインを提供し得る。
【０００３】
等化回路網は、データ信号に提供されるゲイン量を決定するために、制御入力によって制御される等化ステージを含み得る。等化回路網およびステージは、Ｍａａｎｇａｔらによる特許文献１（２００５年７月１４日出願）に非常に詳細に議論されており、本明細書において、その全体を参考として、援用する。
【０００４】
従来、等化ステージのための制御入力は、コンパレータ、チャージポンプおよびコンデンサのようなアナログ回路網を用いて生成されてきた。特に、コンパレータは、パルスを出力して、等化ステージが提供するゲインが多すぎないか、少なすぎないかを決定し得る。コンパレータからのパルス受信に応答して、等化ステージ用の制御入力を調整するために、チャージポンプがコンデンサの電圧を増加または減少し得る。
【０００５】
しかしながら、このアプローチには、幾つかの弱点がある。一つの弱点は、チャージポンプは、コンデンサの電圧レベルを維持するために、充電／放電を提供しなくてはならないことである。それゆえ、等化回路網において、的確なインクリメントでゲイン量を調整することは困難である。なぜなら、チャージポンプの充電／放電動作は、電流値およびコンパレータからの有効時間パルスの継続時間に依存し、この双方が制御困難だからである。もう一つの弱点は、コンデンサからの電流リークによってジッタが増加し、等化回路網に対する適切な制御入力が決定された後、制御入力がロックされないことである。このアナログアプローチでは、最適等化においては、コンデンサが充電に５０％の時間を割き、放電に５０％の時間を割くので、ヒステリシスは、ジッタ削減の一助となるように加えられ得ない。
【特許文献１】米国特許出願第１１／１８２，６５８号明細書
【発明の開示】
【課題を解決するための手段】
【０００６】
（発明の概要）
デジタル制御回路網は、等化ステージが減衰データ信号に適切なゲイン量を提供するように、等化ステージに対する制御入力を決定するために使用され得る。デジタル制御回路網は、コンパレータ、プログラマブルアップダウンカウンタ、１つ以上のデジタルアナログ（Ｄ／Ａ）変換器、および、ヒステリシス回路網を含み得る。
【０００７】
コンパレータは、データ信号を等化ステージの出力と比較し、等化ステージがデータ信号に提供しているゲインが、多すぎないか、あるいは、少なすぎないかを示す出力を生成する。
【０００８】
カウンタは、コンパレータの出力に基づいて、そのカウンタ値を調整し得る。カウンタ値は、等化ステージによって生成されたゲイン量に直接影響を与える。例えば、コンパレータが、等化ステージが過度のゲインを提供していることを示す場合、カウンタは、等化ステージが、ゲインを減らして提供するようにカウンタ値を調整し得る。別の例として、コンパレータが、等化ステージが十分なゲインを提供していないことを示す場合、カウンタは、等化ステージが、ゲインを増して提供するようにカウンタ値を調整し得る。
【０００９】
Ｄ／Ａ変換器は、リファレンス電圧内で固定インクリメントのアナログ電圧を生成するように、構成され得る。Ｄ／Ａ変換器に入力されるカウンタ値は、生成されるアナログ出力を示す。アナログ電圧は、等化ステージの１つに、制御入力として印加され得る。個別のＤ／Ａ変換器が、等化回路ステージに提供され得る。
【００１０】
カウンタは、等化ステージ用の制御入力を決定するシーケンスを決定するステートマシーンを含み得る。このアプローチにおいて、ステートマシーンは、一度に、Ｄ／Ａ変換器にカウンタ値を提供し得る。
【００１１】
カウンタおよびＤ／Ａ変換器の分解能は、プログラマブルであり得る。例えば、カウンタおよびＤ／Ａ変換器の分解能を上げると、等化回路網が、データ信号の減衰に対し、より厳密に補償することが可能となる。一部の実施形態では、カウンタ内のステートマシーンは、等化ステージに対する、より厳密な制御入力を決定するために、カウンタおよび／またはＤ／Ａ変換器の分解能を調整し得る。
【００１２】
ヒステリシス回路網は、クロック信号をカウンタに、選択的に提供し得る。クロック信号は、いかにすれば、素早く等化回路網がデータ信号の減衰を補償できるかを決定し得る。ヒステリシス回路網は、コンパレータの出力が安定な場合（すなわち、クロック信号の特定のサイクル数にわたって、出力が変化しない）、クロック信号をカウンタにルーティングし得る。ヒステリシス回路網は、コンパレータの出力が不安定な場合（すなわち、クロック信号の特定のサイクル数にわたって、出力が値を変化する）、クロック信号をカウンタから分離し得る。これが、通常、等化回路網が、データ信号に、データ信号の減衰を補償するために、ほぼ必要なゲイン量を提供する指示である。
【００１３】
本発明は、さらに以下の手段を提供する。
【００１４】
（項目１）
減衰したデータ信号に提供されるゲイン量を制御する回路網であって、
制御信号に応答するゲインをデータ信号に提供するように構成された等化ステージと、
該ゲイン量が、該データ信号の減衰を補償するのに必要な量より多いか少ないかを示す表示する出力を生成するように構成されたコンパレータと、
該コンパレータの出力に基づき、カウンタ値を調整するように構成されたカウンタと、
該カウンタ値に基づき、該制御信号を生成するように構成されたデジタルアナログ変換器と
を備える、回路網。
【００１５】
（項目２）
上記カウンタにクロック信号を選択的に提供するように構成されたヒステリシス回路網をさらに備え、該カウンタは該クロック信号の特定の変移で上記カウンタ値を調整する、項目１に記載の回路網。
【００１６】
（項目３）
上記コンパレータの出力が、上記クロック信号の所定のサイクル数内に変化する場合、上記クロック信号は、上記カウンタに提供されない、項目２に記載の回路網。
【００１７】
（項目４）
上記コンパレータの出力が、上記クロック信号の所定のサイクル数の間に変化しない場合、上記クロック信号は、上記カウンタに提供される、項目２に記載の回路網。
【００１８】
（項目５）
追加の制御信号に応答する追加のゲインを提供するため、上記等化ステージに直列に結合された追加の等化ステージと、
上記カウンタ値に基づき、該追加の制御信号を生成するように構成された追加のデジタルアナログ変換器と
をさらに備える、項目１に記載の回路網。
【００１９】
（項目６）
上記カウンタは、上記デジタルアナログ変換器および上記追加のデジタルアナログ変換器が、上記カウンタ値を受け取るシーケンスを決定するように構成されたステートマシンをさらに備える、項目５に記載の回路網。
【００２０】
（項目７）
上記カウンタは、上記カウンタ値のビット数を制御するために、プログラマブルである、項目１に記載の回路網。
【００２１】
（項目８）
上記デジタルアナログ変換器は、上記制御信号の分解能を制御するために、プログラマブルである、項目１に記載の回路網。
【００２２】
（項目９）
上記デジタルアナログ変換器は、上記制御信号の電圧範囲を規定するために、２つのリファレンス電圧を受け取るように構成される、項目１に記載の回路網。
【００２３】
（項目１０）
上記コンパレータは、上記制御信号の減衰を補償するのに十分なゲイン量を規定するために、プログラマブルである、項目１に記載の回路網。
【００２４】
（項目１１）
減衰したデータ信号に提供されるゲイン量を制御する方法であって、
制御信号に応答するゲイン量のゲインをデータ信号に提供することと、
該ゲイン量が、該データ信号の減衰を補償するのに必要なゲイン量より多いか少ないかを決定することと、
該必要なゲイン量より多いか少ないかに基づき、カウンタ用のカウンタ値を調整することと、
該カウンタ値に基づく該制御信号を生成するために、デジタルアナログ変換器を用いることと
を包含する、方法。
【００２５】
（項目１２）
上記カウンタにクロック信号を選択的に提供することをさらに包含し、上記カウンタ値の調整は該クロック信号の特定の変移で発生する、項目１１に記載の方法。
【００２６】
（項目１３）
上記決定の結果が、上記クロック信号の所定のサイクル数内に変化する場合、上記クロック信号は、上記カウンタに提供されない、項目１２に記載の方法。
【００２７】
（項目１４）
上記決定の結果が、上記クロック信号の所定のサイクル数内に変化しない場合、上記クロック信号は、上記カウンタに提供される、項目１２に記載の方法。
【００２８】
（項目１５）
上記カウンタ値に基づき、追加の等化ステージ用の追加の制御信号を生成することをさらに包含する、項目１１に記載の方法。
【００２９】
（項目１６）
上記制御信号および上記追加の制御信号を生成するために、上記カウンタ値を使用するシーケンスを決定することをさらに包含する、項目１５に記載の方法。
【００３０】
（項目１７）
上記カウンタは、上記カウンタ値のビット数を制御するために、プログラマブルである、項目１１に記載の方法。
【００３１】
（項目１８）
上記デジタルアナログ変換器は、上記制御信号の分解能を制御するために、プログラマブルである、項目１１に記載の方法。
【００３２】
（項目１９）
上記制御信号の電圧範囲を規定するために、上記デジタルアナログ変換器を用いて２つのリファレンス電圧を受け取ることをさらに包含する、項目１１に記載の方法。
【００３３】
（項目２０）
上記コンパレータは、上記制御信号の減衰を補償するのに十分なゲイン量を規定するために、プログラマブルである、項目１１に記載の方法。
【００３４】
（摘要）
等化回路網は、送信媒体によって生じるデータ信号の減衰を補償するために使用され得る。等化回路網用の制御回路網は、データ信号に提供されるゲイン量を制御する等化ステージ用の制御入力を生成し得る。コンパレータは、等化回路網からのゲインが所望のゲイン量より多いか少ないかを決定し得る。プログラマブルアップダウンカウンタが、コンパレータの出力に基づきカウンタ値を調整し得る。カウンタ値は、１つ以上のデジタルアナログ変換器を使用して１つ以上のアナログ電圧に変換され得る。これらアナログ電圧は、等化ステージに制御入力として提供され得る。制御回路網は、等化ステージによって生成されたゲインが所望のゲイン量に近いとき、カウンタ値が調整されないように、ヒステリシス回路網を含み得る。
【００３５】
本発明のさらなる特徴、その性質および様々な優位性は、添付図面および以下の好ましい実施形態の詳細な説明から、より明確になる。
【発明を実施するための最良の形態】
【００３６】
（好ましい実施形態の詳細な説明）
図１は、従来技術に従うアナログ制御の等化回路網１００の例示的な回路図である。等化回路網１００は、等化ステージ１０２、アナログ制御回路網１０４、および、コンパレータ１１２を含み得る。
【００３７】
等化ステージ１０２は、任意の適切な数のステージを含み得る。これらステージは直列に接続され得る。等化ステージ１０２については、本明細書では、以下に、単一のステージを有するものとして議論される。等化ステージ１０２は、データ信号を生成し、データ信号にゲインを提供し得る。等化ステージ１０２は、その伝達関数に、ゼロを入れることで、ゲインを生成し得る。また、ゲイン量は、ゼロが位置されるべき場所を指示する制御入力によって、制御され得る。制御入力は、アナログ制御回路網１０４を備えたフィードバックループ内のコンパレータ１１２を用いて決定され得る。
【００３８】
コンパレータ１１２は、等化ステージ１０２の出力と、入ってくるデータ信号を比較して、等化ステージ１０２が、入ってくるデータ信号に、データ信号の減衰を補償するのに
十分なゲインを提供しているかどうかを決定する。例えば、等化ステージ１１２の出力エネルギが、入ってくるデータ信号のエネルギに、データ信号の期待される減衰に等しいオフセットを加えたものに等しいかどうかを、コンパレータ１１２は決定し得る。コンパレータ１１２は、入ってくるデータ信号におけるゲインが、過大な提供であるか、不十分な提供であるかを表示する出力信号を生成し得る。一部の実施形態では、コンパレータ１１２の出力は、パルスであり得る。
【００３９】
アナログ制御回路網１０４は、等化ステージ１０２の制御入力を調整するために、コンパレータ１１２からの出力を受信する。アナログ制御回路網１０４は、プログラマブル電流ソース１０６および１０８、ならびに、積分コンデンサ１１０を含み得る。一部の実施形態において、プログラマブル電流ソース１０６および１０８、ならびに、積分コンデンサ１１０は、チャージポンプとして一緒にインプリメントされ得る。コンパレータ１１２の出力に基づいて、アナログ制御回路網１０４は、制御入力を増加または減少し得る。順に、制御入力は、等化ステージ１０２によってデータ信号に提供されたゲイン量に影響を与える。コンパレータ１１２の出力がパルスの場合、アナログ制御回路網１０４は、パルス継続時間にわたって、等化ステージ１０２によって提供されたゲインを調整し得る。
【００４０】
制御入力は、等化ステージ１０２のゲインとともに、単調に増加、あるいは、単調に減少し得る。例えば、コンパレータ１１２が、等化ステージ１０２のゲインを増加すべきと指示した場合において、制御入力が等化ステージ１０２のゲインとともに単調に増加する場合、アナログ制御回路網１０４は、制御入力を増加し得る。別の例として、コンパレータ１１２が、等化ステージ１０２のゲインを増加すべきと表示した場合において、制御入力が等化ステージ１０２のゲインとともに単調に減少する場合、アナログ制御回路網１０４は、制御入力を減少し得る。
【００４１】
制御入力を増加することは、プログラマブル電流ソース１０８の電流出力に対してプログラマブル電流ソース１０６の電流出力を増加することで達成され得る。制御入力を減少することは、プログラマブル電流ソース１０６の電流出力に対してプログラマブル電流ソース１０８の電流出力を増加することで達成され得る。
【００４２】
等化回路網１００は、インプリメントするのが比較的シンプルであるが、等化ステージ１０２を制御するために、アナログ回路網を使用することには、弱点がある。第一に、プログラマブル電流ソース１０６および１０８の一方が、積分コンデンサ１１０上で電荷を維持するために、電流を継続的に提供しなくてはならない。データ信号に提供されるゲイン量は、的確に制御され得ない。なぜなら、ゲイン量は、コンパレータ１１２によって生成されたパルスの電流値と継続時間に依存し、この双方が制御困難だからである。第二に、コンデンサ１１０からの電流リークによってジッタが増加し、アナログ制御回路網１０４は、適切な制御入力が決定された後ですら、制御入力がロックするように構成され得ないからである。このアナログアプローチにおいては、ヒステリシスは、ジッタ削減の一助となるように加えられ得ない。なぜなら、最適等化において、コンデンサが５０％の時間を充電に割き、５０％の時間を放電に割くからである。等化ステージを有するアナログ回路網は、以下に記載されるように、等化ステージを有するデジタル制御回路網をインプリメントすることによって、克服され得る。
【００４３】
図２は、本発明に従うデジタル制御の等化回路網２００の例示的な回路図である。等化回路網２００は、等化ステージ２０２、カウンタ２０４、デジタルアナログ（Ｄ／Ａ）変換器２０８および２１０、コンパレータ２１２、ならびに、ヒステリシス回路網２１４を含み得る。
【００４４】
等化回路網２０２は、等化ステージ１０２（図１）と同様に、伝達関数に、１つ以上のゼロを挿入することで、ゲインを生成し得る。ゲイン量は、データ信号の減衰を補償するために、入ってくるデータ信号に提供され得る。以下、本明細書において、限定を目的とするのではなく、例示を目的として、等化ステージは、２つのステージを有するものとして、議論される。本発明の範囲を逸脱することなく、等化ステージ２０２は任意の数のステージを含み得ることは、当業者なら理解されるべきである。
【００４５】
各等化ステージ２０２は、そのステージにおけるゼロの位置を制御するアナログ制御入力を受け得る。一部の実施形態では、幅広い周波数範囲にわたって、ゼロがスタガされるように、ゼロの位置は、異なる範囲から選択され得る。データ信号を等化するための制御入力は、フィードバックループに、コンパレータ２１２をカウンタ２０４、ならびに、Ｄ／Ａ変換器２０８および２１０とともにインプリメントすることで決定され得る。
【００４６】
コンパレータ１１２（図１）と同様に、コンパレータ２１２は、等化ステージ２０２がデータ信号の減衰を補償するのに、十分なゲインを提供しているかどうかを決定し得る。一部の実施形態において、コンパレータ２１２は、データ信号の予測される減衰量に等しいオフセットを格納するために、ユーザによって構成され得るコンフィギュラブルＲＡＭを含み得る。オフセットは、等化ステージ２０２がデータ信号に十分なゲインを提供しているかどうかを決定するために、使用され得る。例えば、ユーザは、１Ｇｂｐｓのデータ信号に対してオフセットを１５ｄＢに等しくなるように設定し得る。コンパレータ２１２が、等化ステージ２０２がデータ信号に十分なゲインを提供していないと決定した場合、コンパレータ２１２は、等化ステージ２０２がゲインをより多く生成するべきか、あるいは、より少なく生成するべきかを示す信号を出力し得る。
デジタル制御回路網は、等化ステージ２０２がコンパレータ２１２の出力に従って、ゲインをより多く、あるいは、より少なく生成するように、等化ステージ２０２に対する制御入力を調整し得る。カウンタ２０４ならびにＤ／Ａ変換器２０８および２１０は、等化ステージ２０２に対する制御入力を調整するために、提供され得る。
【００４７】
カウンタ２０４は、２＾ｎの値の範囲にわたって、ｎビットカウンタ値を選択的に、インクリメントまたはデクリメントできるアップダウンカウンタであり得る。カウンタ２０４は、コンパレータ２１２の出力に基づいて、カウンタ値をインクリメントまたはデクリメントし得る。一部の実施形態において、カウンタ値は、データ信号のゲインとともに、単調にインクリメントし得る。本アプローチにおいて、カウンタ２０４は、アップ制御信号を受信したとき、カウンタ値を増加し得る。一部の実施形態において、カウンタ値は、データ信号のゲインとともに、単調に減少し得る。本アプローチにおいて、カウンタ２０４は、ダウン制御信号を受信したとき、カウンタ値をデクリメントし得る。
【００４８】
カウンタ２０４は、また、等化回路網２００がデータ信号の減衰を補償する速度を決定するクロック信号も受信し得る。例えば、カウンタ値を２ミリ秒に１回ずつ調整するカウンタ２０４は、カウンタ値を１ミリ秒に１回ずつ調整するカウンタ２０４のように速く、データ信号の減衰を補償できない。一部の実施形態において、カウンタ２０４は、立ち上がりに合致（ａｌｉｇｎ）され得る。このアプローチにおいて、カウンタ２０４は、クロック信号の立ち上がりで、カウンタ値のインクリメントまたはデクリメントが有効とされる。一部の実施形態において、カウンタ２０４は、立ち下がりに合致される。このアプローチにおいて、カウンタ２０４は、クロック信号の立ち下がりで、カウンタ値のインクリメントまたはデクリメントが有効とされる。
【００４９】
一部の実施形態において、カウンタ２０４は、プログラマブルであり得る。カウンタ２０４は、任意の適切なビット長のカウンタ値でインクリメントまたはデクリメントするようにプログラムされ得る。例えば、ユーザは、カウンタ２０４が３ビットカウンタ値または８ビットカウンタ値をインクリメントまたはデクリメントするようにプログラムし得る。カウンタ２０４は、追加された最上位（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ）ビットをゼロに設定することで、カウンタ値のビット数を増加し得る。カウンタ２０４は、最下位（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ）ビットの必要数を除去することで、カウンタ値のビット数を減少し得る。一部の実施形態において、カウンタ２０４は、カウンタ値のビット数を設定する値を格納するように構成されるコンフィギュラブルＲＡＭを含み得る。
【００５０】
カウンタ２０４は、ステートマシーン２０６を含み得る。一部の実施形態において、ステートマシーン２０６は、カウンタ２０４を初期化するカウンタ値を決定し得る。カウンタ２０４は、０〜２＾ｎ−１の範囲の任意の適切なカウンタ値で初期化され得る。一部の実施形態において、ステートマシーン２０６は、データ信号の減衰を結果として補償することになるカウンタ値に近いカウンタ値を選択し得る。例えば、カウンタ値［０１００１１１］が、データ信号の減衰を補償する制御入力を生成する場合、ステートマシン２０６は、カウンタ値を［１１１１１１１］と初期化し得る。なぜなら、こうすると、カウンタ値を［０００００００］で初期化する場合に比べ、結果として、正しい制御入力をより速く決定できるからである。
【００５１】
ステートマシーン２０６は、また、カウンタ２０４がＤ／Ａ変換器２０８および２１０にカウンタ値を提供するシーケンスも制御し得る。例えば、ステートマシン２０６は、まず、Ｄ／Ａ変換器２０８が、Ｄ／Ａ変換器２０８に結合された等化ステージ用の制御入力を決定できるようにし得て、次いで、Ｄ／Ａ変換器２１０が、Ｄ／Ａ変換器２１０に結合された等化ステージ用の制御入力を決定できるようにし得る。他の例として、ステートマシーン２０６は、Ｄ／Ａ変換器２０８および２１０に対するカウンタ値を、他のＤ／Ａ変換器に切り替わる前に、特定の回数、インクリメントまたはデクリメントできるようにし得る。カウンタ２０４は、カウンタ値の追跡を見失うことなく、ステートマシーン２０６にＤ／Ａ変換器２０８および２１０間においてスイッチさせるために、Ｄ／Ａ変換器２０８および２１０の一方または双方に対する最後のカウンタ値を格納するためのメモリを含み得る。本アプローチにおいて、Ｄ／Ａ変換器２０８および２１０の一方の現在のカウンタ値は、メモリ内に格納され得る。それに対し、Ｄ／Ａ変換器２０８および２１０の他方は、メモリから取り出され得る。
【００５２】
ステートマシン２０６は、また、カウンタ２０４、ならびに、Ｄ／Ａ変換器２０８および２１０の分解能も調整し得る。一部の実施形態において、この調整は、等化ステージ２０２をキャリブレーションするのに必要とされるカウンタ値調整の回数を減らすことによってなされ得る。例えば、ステートマシン２０６は、一度にビット値を決定するために、カウンタ値にビットを加え得る。ステートマシーン２０６は、まず、出力電圧範囲のどちらの半分に、等化ステージ２０２に対する正しい制御入力が常駐するか（例えば、前半）を決定するために、カウンタ値サイズを１に設定する。ステートマシーン２０６は、次いで、出力電圧範囲のどちらの四分の一の区域に、等化ステージ２０２に対する理想的な制御入力が常駐するか（例えば、前半の後半）を決定するために、カウンタ値サイズを２に増やし得る。ステートマシーン２０６は、正しい制御入力が決定されるまで、カウンタ値サイズを増やし続け得る。本アプローチは、正しいカウンタ値が決定されるまで、カウンタ値の範囲を端から端まで当たることに比べ、カウンタ値の調整回数を大幅に減らす。
【００５３】
一部の実施形態において、ステートマシーン２０６は、カウンタ値が下端までデクリメントした場合（例えば、［０００］または［００００］）、あるいは、カウンタ値が上端までインクリメントした場合（例えば、［１１１］または［１１１１］）、カウンタ値を保持するように構成され得る。本アプローチにおいて、ステートマシーン２０６は、カウンタ２０４が反対の端でリセットされること、および、同じ端に達するためだけにのみ、カウンタ値の全範囲を再度端から端まで当たることを避けることができる。
【００５４】
Ｄ／Ａ変換器２０８および２１０は、カウンタ２０４のカウンタ値を、２つのリファレンス電圧の範囲内にあるアナログ電圧に、それぞれ変換し得る。等化ステージ２０２が３ステージ以上ある場合、各等化ステージに対する制御入力を生成するために、追加のＤ／Ａ変換器が設けられ得る。
【００５５】
一部の実施形態において、Ｄ／Ａ変換器２０８および２１０は、同じリファレンス電圧を供給され得る。一部の実施形態において、Ｄ／Ａ変換器２０８および２１０は、異なる周波数範囲でゼロを挿入する等化ステージを可能とするために、異なるリファレンス電圧を供給され得る。
【００５６】
Ｄ／Ａ変換器２０８および２１０は、カウンタ２０４が生成するビットと同じだけ、ビットを受信するように構成され得る、一部の実施形態において、Ｄ／Ａ変換器２０８および２１０は、カウンタ２０４の任意のビット長カウンタ値をアナログ電圧に変換するようにプログラマブルであり得る。一部の実施形態において、Ｄ／Ａ変換器２０８および２１０は、Ｄ／Ａ変換器の分解能を設定する値を格納するコンフィギュラブルＲＡＭを含み得る。
【００５７】
Ｄ／Ａ変換器２０８および２１０は、そのそれぞれのリファレンス電圧内で、固定インクリメントのアナログ電圧を生成するように構成され得る。Ｄ／Ａ変換器に入力されるカウンタ値は、生成されるアナログ出力を示す。例えば、３ビットカウンタ値が、Ｄ／Ａ変換器２０８に入力される場合、Ｄ／Ａ変換器２０８は、リファレンス電圧内で、８つの等間隔にあるアナログ出力を生成する。カウンタ値が［０１０］なら、アナログ出力は、どのようにＤ／Ａ変換器２０８が構成されるかに依存し、リファレンス電圧のうちの１つからの第三の電圧である。Ｄ／Ａ変換器は、カウンタ値に基づき、アナログ出力を一貫して正確に再生可能であり得る。
【００５８】
ヒステリシス回路２１４は、等化回路２００の適応速度を制御するために設けられ得る。ヒステリシス回路２１４は、クロック信号と、コンパレータ２１２からの出力を受信し得る。コンパレータ２１２からの出力は、カウンタ２０４にルーティングされ得る。
【００５９】
コンパレータ２１２からの出力と異なり、ヒステリシス回路網２１４は、クロック信号をカウンタ２０４に選択的に提供し得る。特に、コンパレータ２１２の出力が不安定である（すなわち、出力の値が頻繁に値を変化する）場合、それは、制御入力が、データ信号の減衰を補償するのに、正しい制御入力に近いことの指示である。コンパレータの出力が不安定性を示す場合、正しい制御入力は、Ｄ／Ａ変換器２０８および２１０によって提供されるディスクリートなアナログ電圧出力とともに、得られない。この場合、ヒステリシス回路２１４は、カウンタ２０４が等化ステージ２０２用の制御入力を不必要に変化させることを妨ぐために、カウンタ２０４にクロック信号を提供し得ない。コンパレータ２１２が安定である（すなわち、所定のクロックサイクル数にわたって、出力が変化しない）場合、ヒステリシス回路は、カウンタ２０４にクロック信号を提供し得る。
【００６０】
一部の実施形態において、ヒステリシス回路２１４は、また、不安定性が検出されるとき、カウンタ２０４の分解能を高めるように、ステートマシーン２０６に指示し得る。こうして、Ｄ／Ａ変換器２０８および２１０が、制御入力の調整が途切れるまで、より緻密な制御入力を生成することが可能となり得る。
【００６１】
上記の記述は、本発明の原理を例示的に示したに過ぎず、また、当業者によって、本発明の範囲と精神から逸脱することなく、様々な変更がなされ得る。
【図面の簡単な説明】
【００６２】
【図１】従来技術に従うアナログ制御の等化回路網の例示的な回路図である。
【図２】本発明に従うデジタル制御の等化回路網の例示的な回路図である。
【符号の説明】
【００６３】
２００  デジタル制御等化回路網
２０２  等化ステージ
２０４  アップダウンカウンタ
２０６  ステートマシン
２０８、２１０  デジタルアナログ（Ｄ／Ａ）変換器
２１２  コンパレータ
２１４  ヒステリシス回路網
【図１】
2007097160.tif 000003
【図２】
2007097160.tif 000004