(57)【要約】【課題】チャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタを有する半導体装置において、電流特性の向上を効果的に実現する。【解決手段】（100）結晶面を主面とするシリコン半導体基板の表面領域に、ＭＩＳトランジスタを構成するための活性領域１と、活性領域１を囲む素子分離領域２とが形成されている。活性領域１の上には、ゲート絶縁膜７およびゲート電極３が形成されている。活性領域１およびゲート電極３の上には、引っ張り応力を有する応力制御膜５が形成されている。応力制御膜５のうちチャネル領域８からゲート幅方向の両側方に位置する部分は、応力制御膜加工領域６となっている。応力制御加工領域６とは、応力制御膜５が非設置の領域、または応力制御膜５が他の領域よりも薄い膜厚で形成されている領域のことをいう。【選択図】図１
2007258330.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された活性領域と、前記活性領域の上に形成されたゲート電極と、前記活性領域内に形成されたソース領域およびドレイン領域とを有するＭＩＳトランジスタと、
前記ゲート電極、前記ソース領域および前記ドレイン領域のうちの少なくとも一部の上に形成された第１の絶縁膜とを備え、
前記ソースと前記ドレインとを結ぶチャネル長さ方向が、前記半導体基板の＜100＞結晶軸と平行に配置し、
前記第１の絶縁膜のうち、前記ゲート電極からゲート幅方向の外側に位置する部分の少なくとも一部が、非設置であるか、または前記第１の絶縁膜のうちの他部よりも薄くなっている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の絶縁膜における前記一部が非設置であるか、または前記他部よりも薄くなっていることにより、前記一部が非設置でなく、かつ前記他部よりも薄くなっていない場合と比較して、前記第１の絶縁膜が、前記半導体基板におけるチャネル領域に加える圧縮応力が大きくなる、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１の絶縁膜における前記一部には、前記第１の絶縁膜とは応力の大きさが異なる第２の絶縁膜または金属膜が配置している、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第２の絶縁膜又は前記金属膜が配置していることにより、前記第２の絶縁膜又は前記金属膜が配置しない場合と比較して、前記半導体基板におけるチャネル領域に加えられる圧縮応力が大きくなる、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記第１の絶縁膜は引張内部応力を有する、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記活性領域を囲む領域に形成された素子分離領域をさらに備え、
前記第１の絶縁膜における前記一部は、前記素子分離領域のうち前記ゲート電極のゲート幅方向の外側に位置する部分の上に配置している、半導体装置。
【請求項７】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記活性領域を囲む領域に形成された素子分離領域をさらに備え、
前記ゲート電極は、ゲート幅方向において、前記活性領域の上から前記素子分離領域の上に亘って配置しており、
前記第１の絶縁膜における前記一部は、前記素子分離領域の上における前記ゲート電極の上に配置する、半導体装置。
【請求項８】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記半導体基板のうち前記活性領域を囲む領域に形成された素子分離領域をさらに備え、
前記ゲート電極は、ゲート幅方向において、前記半導体基板の上から前記素子分離領域の上に亘って配置しており、
前記第１の絶縁膜における前記一部は、前記ゲート電極の上から前記素子分離領域の上に亘って配置している、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置であって、
前記第１の絶縁膜における前記一部のゲート長さ方向の長さが、前記ゲート電極のゲート長よりも長い、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
前記第１の絶縁膜における前記一部が、前記ソース領域、前記ドレイン領域および前記ソース領域と前記ドレイン領域との間のチャネル領域と重ならない、半導体装置。
【請求項１１】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
上記ＭＩＳトランジスタが、ｎチャネル型ＭＩＳトランジスタである、半導体装置。
【請求項１２】
半導体基板における活性領域の上に配置するゲート電極と、前記活性領域内に配置するソース領域およびドレイン領域とを形成することにより、ＭＩＳトランジスタを形成する工程（ａ）と、
前記ゲート電極、前記ソース領域および前記ドレイン領域のうちの少なくとも一部の上を覆う絶縁膜を形成する工程（ｂ）と、
前記絶縁膜の上に、前記絶縁膜のうち前記ゲート電極からゲート幅方向の外側に位置する部分の少なくとも一部の上を露出するマスクを形成する工程（ｃ）と、
前記工程（ｃ）の後に、エッチングを行うことにより、前記絶縁膜のうち前記ゲート電極からゲート幅方向の外側に位置する部分の少なくとも一部を除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記絶縁膜の上に層間絶縁膜を堆積する工程（ｅ）とを備える、半導体装置の製造方法。
【請求項１３】
半導体基板における活性領域の上に配置するゲート電極と、前記活性領域内に配置するソース領域およびドレイン領域とを形成することにより、ＭＩＳトランジスタを形成する工程（ａ）と、
前記ゲート電極、前記ソース領域および前記ドレイン領域のうちの少なくとも一部の上を覆う第１の絶縁膜を形成する工程（ｂ）と、
前記第１の絶縁膜の上に、層間絶縁膜を形成する工程（ｃ）と、
前記層間絶縁膜および前記第１の絶縁膜のうち、前記ゲート電極からゲート幅方向の外側に位置する部分に、溝を形成する工程（ｄ）と、
前記溝を、第２の絶縁膜または金属膜により埋める工程（ｅ）とを備える、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、前記ＭＩＳトランジスタを外部と接続するコンタクト用溝を前記溝と同工程で形成し、
前記工程（ｅ）では、前記溝および前記コンタクト用溝を金属膜により埋める、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳトランジスタの能力を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置の処理能力の向上のため、ＭＩＳトランジスタの動作速度高速化の要求が厳しくなってきている。ＭＩＳトランジスタの電流特性向上のため微細化が進められてきたが、寄生抵抗の増加や基板濃度の増加によるキャリア移動度の低下で、微細化による電流特性向上が限界に近づきつつある。
【０００３】
そこで、微細化に代わる技術として、引張内部応力を有する窒化膜などの応力制御膜をＭＩＳトランジスタ上部に堆積することで、ｎ型ＭＩＳトランジスタのチャネルに引張応力を印加し、キャリア移動度を向上させる方法が知られている。また、ｐ型ＭＩＳトランジスタにおいては、キャリア移動度を向上させる方法として、ＭＩＳトランジスタのチャネル長さ方向を従来の＜110＞結晶軸方向ではなく＜100＞結晶軸方向に設置したＭＩＳトランジスタの開発も進められている。
【０００４】
また、＜100＞結晶軸チャネルＭＩＳトランジスタに引張応力制御膜を堆積させ、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方の電流特性が優れた半導体装置を実現する方法も検討されている。
【特許文献１】特開2004-087640号公報
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 1, JANUARY 2000
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、結晶軸の違いによって、歪の無いシリコン結晶のキャリア移動度が変わるだけでなく、応力に対するキャリア移動度の感度も変わる可能性がある。つまり、＜110＞結晶軸チャネルトランジスタでは、ある方向の引張応力がキャリア移動度の増加に働くのに対し、＜100＞結晶軸チャネルトランジスタでは、キャリア移動度が低下に働く可能性がある。
【０００６】
図１１（ａ）〜（ｃ）は、（100）Ｓｉウェハにおいて、チャネル長さ方向が＜110＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタ（以下では＜110＞チャネルトランジスタと称する）及び、チャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタ（以下では＜100＞チャネルトランジスタと称する）のキャリア移動度変化の応力依存性を示すグラフ図である。図１１（ａ）はチャネル長さ方向に平行な応力の依存性を示し、図１１（ｂ）はゲート幅方向に平行な応力の依存性を示し、また、図１１（ｃ）はチャネルに対する垂直方向（鉛直方向）の応力依存性を示す。縦軸がキャリア移動度の変化率を示し、横軸はＭＩＳトランジスタにかかる応力を示す。応力の符号「＋」は引張応力を示し、符号「−」は圧縮応力を示す。
【０００７】
図１１（ａ）に示すように、チャネル長さ方向の引張応力が増加するに従って、＜110＞チャネルトランジスタおよび＜100＞チャネルトランジスタ共にキャリア移動度は増加している。また、＜100＞チャネルトランジスタの方が、引張応力に対するキャリア移動度変化の感度が大きいことが分かる。
【０００８】
一方、図１１（ｂ）に示すように、ゲート幅方向の引張応力が増加すると、＜110＞チャネルトランジスタのキャリア移動度は増加するのに対し、＜100＞チャネルトランジスタでは逆に減少し、結晶軸により依存性が逆転していることが分かる。
【０００９】
また、図１１（ｃ）に示すように、チャネルに垂直な方向の引張応力が増加するに従って、＜110＞チャネルトランジスタおよび＜100＞チャネルトランジスタ共にキャリア移動度は減少し、２つのトランジスタの感度はほぼ同等である。
【００１０】
このため、チャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタにおいて、引張内部応力を有する応力制御膜を堆積させた場合、チャネル長さ方向の引張応力によりキャリア移動度は増加するが、ゲート幅方向の引張応力によりキャリア移動度は減少するため、電流特性向上の効果が打ち消されるおそれがある。
【００１１】
本発明はかかる点に鑑みてなされたものであり、その目的は、チャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタを有する半導体装置において、電流特性の向上を効果的に実現することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の半導体装置は、半導体基板内に形成された活性領域と、前記活性領域の上に形成されたゲート電極と、前記活性領域内に形成されたソース領域およびドレイン領域とを有するＭＩＳトランジスタと、前記ゲート電極、前記ソース領域および前記ドレイン領域のうちの少なくとも一部の上に形成された第１の絶縁膜とを備え、前記ソースと前記ドレインとを結ぶチャネル長さ方向が、前記半導体基板の＜100＞結晶軸と平行に配置し、前記第１の絶縁膜のうち、前記ゲート電極からゲート幅方向の外側に位置する部分の少なくとも一部が、非設置であるか、または前記第１の絶縁膜のうちの他部よりも薄くなっている。
【００１３】
これにより、ＭＩＳトランジスタのチャネル領域に、ゲート幅方向から加えられる圧縮応力を大きくすることができる。
【００１４】
また、第１の絶縁膜のうちの前記一部には、前記第１の絶縁膜とは応力の大きさが異なる第２の絶縁膜または金属膜が配置していてもよい。
【００１５】
また、ゲート電極や活性領域の上部、及びチャネル長さ方向の素子分離領域の上部の応力制御膜を可能な限り残すことで、ＭＩＳトランジスタのチャネル領域において、チャネル長さ方向とチャネルに垂直方向（鉛直方向）の応力を残留させたままゲート幅方向の圧縮応力を選択的に増加させることが可能になる。
【００１６】
また、前記ＭＩＳトランジスタがｎ型ＭＩＳトランジスタであることにより、ｐ型ＭＩＳトランジスタのキャリア移動度を低下させることなく、ｎ型ＭＩＳトランジスタのキャリア移動度を向上させることができる。
【００１７】
本発明の第１の半導体装置の製造方法は、半導体基板における活性領域の上に配置するゲート電極と、前記活性領域内に配置するソース領域およびドレイン領域とを形成することにより、ＭＩＳトランジスタを形成する工程（ａ）と、前記ゲート電極、前記ソース領域および前記ドレイン領域のうちの少なくとも一部の上を覆う絶縁膜を形成する工程（ｂ）と、前記絶縁膜の上に、前記絶縁膜のうち前記ゲート電極からゲート幅方向の外側に位置する部分の少なくとも一部の上を露出するマスクを形成する工程（ｃ）と、前記工程（ｃ）の後に、エッチングを行うことにより、前記絶縁膜のうち前記ゲート電極からゲート幅方向の外側に位置する部分の少なくとも一部を除去する工程（ｄ）と、前記工程（ｄ）の後に、前記絶縁膜の上に層間絶縁膜を堆積する工程（ｅ）とを備える。
【００１８】
これにより、ゲート幅方向から加えられる圧縮応力の大きいＭＩＳトランジスタを有する半導体装置を製造することができる。
【００１９】
本発明の第２の半導体装置の製造方法は、半導体基板における活性領域の上に配置するゲート電極と、前記活性領域内に配置するソース領域およびドレイン領域とを形成することにより、ＭＩＳトランジスタを形成する工程（ａ）と、前記ゲート電極、前記ソース領域および前記ドレイン領域のうちの少なくとも一部の上を覆う第１の絶縁膜を形成する工程（ｂ）と、前記第１の絶縁膜の上に、層間絶縁膜を形成する工程（ｃ）と、前記層間絶縁膜および前記第１の絶縁膜のうち、前記ゲート電極からゲート幅方向の外側に位置する部分に、溝を形成する工程（ｄ）と、前記溝を、第２の絶縁膜または金属膜により埋める工程（ｅ）とを備える。
【００２０】
これにより、ゲート幅方向から加えられる圧縮応力の大きいＭＩＳトランジスタを有する半導体装置を製造することができる。
【発明の効果】
【００２１】
本発明では、チャネル領域におけるゲート幅方向の圧縮応力を選択的に増加させることにより、電流特性の向上を実現することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
図１（ａ）は、本発明における第１の実施形態に係る半導体装置を模式的に示す平面図および断面図である。図１（ａ）に示すように、本発明に係る第１の実施形態の半導体装置は、（100）結晶面を主面とするシリコン半導体基板の表面領域に、ＭＩＳトランジスタを構成するための活性領域１と、活性領域１を囲む素子分離領域２とを有する。また、活性領域１の上には、シリコン酸化膜や窒化シリコン酸化膜などで構成されるゲート絶縁膜７と、導電性ポリシリコン層やＮｉＳｉ2などのシリサイド層からなるゲート電極３と、ゲート電極３の側面を覆う、酸化膜やシリコン窒化膜などの絶縁膜で構成されるサイドウォール４とが形成され、これらによりＭＩＳトランジスタが構成されている。そして、活性領域１のうちゲート電極３の下に位置する領域には、ＭＩＳトランジスタのチャネル領域８が配置している。活性領域１のうちゲート電極３のゲート長方向の両側方に位置する部分は、それぞれ、ソース領域およびドレイン領域となっている。
【００２３】
活性領域１、素子分離領域２、ゲート電極３およびサイドウォール４の上には、応力制御膜５が形成されている。応力制御膜５は、０．１〜数ＧＰａ程度の引張内部応力を有するシリコン窒化膜などの絶縁膜で形成される。なお、応力制御膜５は、ＭＩＳトランジスタと配線層を結ぶコンタクトの形成の際、エッチングのストッパーとして使用される場合もある。
【００２４】
そして、応力制御膜５のうちチャネル領域８（またはゲート電極３）からゲート幅方向の両側方に位置する部分は、応力制御膜加工領域６となっている。ここで、応力制御膜加工領域６とは、応力制御膜５が非設置の領域、または応力制御膜５が他の領域よりも薄い膜厚で形成されている領域のことをいう。いいかえると、応力制御膜加工領域６は、応力制御膜５が除去された領域のことをいう。なお、応力制御膜加工領域６において応力制御膜５が除去された領域には、層間絶縁膜２０が埋め込まれる。このとき、層間絶縁膜２０の引張内部応力は、応力制御膜５よりも小さいことが望ましい。
【００２５】
応力制御膜加工領域６の配置の具体例を以下に示す。応力制御膜加工領域６とチャネル領域８（またはゲート電極３）とのゲート幅方向の距離を、例えば１μｍ以下とする。また、応力制御膜加工領域６は、チャネル領域８、活性領域１及び素子分離領域２の上部とはできるだけ重ならないようにする方が望ましい。これらの領域の応力制御膜５が非設置または薄膜化された場合、チャネル長さ方向（ゲート長方向）の引張応力が減少し、この引っ張り応力の減少によるキャリア移動度の低下が、応力制御膜加工領域６を設置することによるキャリア移動度の増加分よりも大きくなるおそれがあるためである。そして、応力制御膜加工領域６のチャネル長さ方向の幅は、対象となるＭＩＳトランジスタのゲート長よりも長くすることが好ましい。この場合には、ＭＩＳトランジスタのチャネルに加わるチャネル幅方向の圧縮応力を均一なものとすることができる。また、応力制御膜加工領域６のゲート幅方向の幅は約５０ｎｍ以上に設定するのが望ましい。
【００２６】
図１（ｂ）は、第１の実施形態に係る半導体装置の変形例を示す平面図および断面図である。図１（ｂ）に示すように、応力制御膜加工領域６は、素子分離領域２上に突き出して形成されたゲート電極３の上部の領域にもまたがっていてもよい。
【００２７】
図２は、第１の実施形態における半導体装置が形成されたＳｉウェハを示す平面図である。Ｓｉウェハとしては、一般的に（100）面方位を有するウェハが用いられる。図２に示すように、Ｓｉウェハ９は＜110＞結晶軸の方向にウェハノッチ１０を有している。
【００２８】
ウェハ９には、ソース１２ａ、ドレイン１２ｂおよびゲート１１が形成されている。ソース１２ａとドレイン１２ｂとを結ぶチャネル長さ方向は、＜110＞結晶軸から45°の方向にある＜100＞結晶軸、もしくは＜100＞結晶軸と平行に設置される。なお、＜100＞結晶軸とは、[100]、[010]、[001]、[-100]、[0-10]および[00-1]を総称している。また、＜100＞結晶軸から１０度以下の範囲でずれている場合も、実質的に＜100＞結晶軸に平行であるというものとする。
【００２９】
図３（ａ）〜図５（ｂ）は、第１の実施形態における半導体装置と従来の半導体装置の応力シミュレーションの結果を示す図である。なお、応力シミュレーションには、（株）半導体先端テクノロジーズの３次元プロセスシミュレータHySyproSを使用した。
【００３０】
図３（ａ）は、応力制御膜５の一部が非設置である場合の３次元シミュレーション構造図、及び上面を模式的に示す図である。図３（ａ）に示す構造では、ＭＩＳトランジスタを構成する活性領域１３、素子分離領域１４およびゲート電極１５が形成され、ゲート電極１５のチャネル長さ方向に隣接ゲート電極１６が構成されている。解析領域は、ＭＩＳトランジスタの１／４の領域のみで計算され、側面の境界面は反射面として扱われ、折り返した構造で計算される。なお、Ｗ／Ｌ＝０．４／０．０６μｍのＭＩＳトランジスタのサイズを想定し、解析を行った。この解析は、活性領域１３、素子分離領域１４、ゲート電極１５、隣接ゲート電極１６の上部全面に応力制御膜１７を堆積し、ゲート電極１５のゲート幅方向に応力制御膜加工領域１８を配置し、応力制御膜加工領域１８における応力制御膜１７を完全に除去した状態で行った。応力制御膜加工領域１８のサイズは０．２μｍ×０．２μｍであり、配置位置は、チャネル領域のゲート幅方向の端から約０．２μｍの距離とした。
【００３１】
図３（ｂ）は、応力制御膜に加工が施されない場合（従来形態）での３次元シミュレーション構造図、及び上面を模式的に示す図である。図３（ａ）のシミュレーション構造と異なる点は、応力制御膜加工領域１８の指定がなく、応力制御膜１７が除去されていない点のみである。
【００３２】
図４（ａ）、（ｂ）は、第１の実施形態と従来における、ゲート幅方向の応力分布を示す図である。図４（ａ）、（ｂ）ではＳｉ基板のみを図示しており、素子分離領域１４の図示を省略している。図４（ａ）、（ｂ）に図示されている突起部の上部は、ＭＩＳトランジスタの活性領域１３である。図示されている矢印は、測定した応力の方向（ゲート幅方向）を示している。また、応力分布の色の濃い方は引張応力が強いことを示し、色の薄い方は圧縮応力が強いことを示している。
【００３３】
図４（ａ）に示す結果では、図４（ｂ）に示す結果よりも、活性領域１３における圧縮応力が強くなっている。つまり、応力制御膜加工領域１８を設けることにより、ゲート幅方向の圧縮応力を従来形態よりも大きくすることができる。ゲート電極の下に位置するチャネル領域の応力値で比較すると、最大約１００ＭＰａ程度の圧縮応力の増加が得られることが判明した。
【００３４】
図５（ａ）、（ｂ）は、第１の実施形態と従来における、ゲート長さ方向の応力分布を示す図である。図５（ａ）、（ｂ）より、第１の実施形態の構造と従来の構造との間において、ゲート長方向の応力にはほとんど差がないことが分かる。
【００３５】
以上の結果から、本実施形態の構造では、応力制御膜加工領域１８を設けることにより、ゲート長方向の引張応力を大きく減少させることなく、ゲート幅方向のみの圧縮応力を増加させることが可能となることがわかる。
【００３６】
図６（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。まず、図６（ａ）に示す構造を得るために、次のような工程を行う。まず、（100）Ｓｉウェハの半導体基板の一部に、トレンチおよび埋め込み酸化膜の形成を行い、活性領域１と素子分離領域２を形成する。その後、活性領域１の表面に熱酸化によるゲート絶縁膜７の形成を行い、導電性ポリシリコン膜の堆積を行った後、リソグラフィーを用いたマスクパターンニングと異方性ドライエッチングにより、ゲート電極３を形成する。ここで、ゲート電極３と対応するソース・ドレインを結ぶチャネル方向は、＜100＞結晶軸と平行に設置される。
【００３７】
次に、ゲート電極３をマスクとして、ｎ型ＭＩＳトランジスタ形成領域ならば砒素などのｎ型不純物を、ｐ型ＭＩＳトランジスタ形成領域ならばボロンなどのｐ型不純物を、それぞれ約１〜１０ＫｅＶの注入エネルギー、１×１０13〜１×１０14ｃｍ-2程度の注入量でイオン注入する。その後、サイドウォール用絶縁膜を堆積し、ドライエッチによりゲート電極３の側面にサイドウォール４を形成する。次に、ゲート電極３とサイドウォール４をマスクとして、ｎ型ＭＩＳトランジスタ形成領域ならば砒素などのｎ型不純物を、ｐ型ＭＩＳトランジスタ形成領域ならばボロンなどのｐ型不純物を、それぞれ５〜２０ＫｅＶの注入エネルギー、１×１０14〜１×１０16ｃｍ-2程度の注入量でイオン注入する。その後、不純物の活性化のための熱処理を行う。
【００３８】
次に、ゲート電極３と活性領域１の表面にＮｉＳｉ2やＣｏＳｉ2などのシリサイド層が形成される。次に、活性領域１、素子分離領域２、ゲート電極３、サイドウォール４の上部全体に、引張内部応力０．１〜数ＧＰａ、厚さ約２０〜５０ｎｍ程度のシリコン窒化膜を堆積し、応力制御膜５を形成する。
【００３９】
次に、図６（ｂ）に示す工程で、リソグラフィーにより応力制御膜５の上にレジスト膜１９を形成し、レジスト膜１９のパターンニングを行うことにより、応力制御膜加工領域６の位置を決定する。具体的には、レジスト膜１９のうち、チャネル領域８からゲート幅方向の素子分離領域２の上部に位置する部分を除去することにより、応力制御膜加工領域６の位置を決定する。
【００４０】
次に、図６（ｃ）に示す工程で、エッチングを行うことにより、応力制御膜加工領域６の応力制御膜５を完全に除去するか、または薄膜化する。その後、応力制御膜５より約５００ＭＰａ以上引張応力の小さい層間絶縁膜２０を堆積し、応力制御膜５がエッチングされた領域には層間絶縁膜２０が埋め込まれる。以上の工程により、本実施形態の半導体装置が形成される。
【００４１】
（第２の実施形態）
図７（ａ）は、第２の実施形態における半導体装置を模式的に示す平面図および断面図である。本実施形態における第１の実施形態との違いは、応力制御膜加工領域の代わりに、コンタクトプラグ２１ａを設置する点である。このコンタクトプラグ２１ａは、上層配線と電気的に接続されるコンタクトプラグ２１ｂと同時に形成される。
【００４２】
本実施形態の半導体装置は、第１の実施形態の半導体装置と同様に、（100）結晶面を主面とするシリコン半導体基板の表面領域に、ＭＩＳトランジスタを構成するための活性領域１と素子分離領域２が形成され、活性領域１の上には、ゲート絶縁膜７、ゲート電極３およびサイドウォール４が設置され、ゲート電極３の下にはＭＩＳトランジスタのチャネル領域８が形成されている。また、ＭＩＳトランジスタのソースとドレインとを結ぶチャネル長さ方向は、＜110＞結晶軸から４５°の方向にある＜100＞結晶軸と平行に設置される。
【００４３】
そして、ゲート電極３、サイドウォール４および素子分離領域２の上には、０．１〜数ＧＰａ程度の引張内部応力を有する応力制御膜５が形成されている。応力制御膜５の上には、層間絶縁膜２０が形成されている。素子分離領域２のうちチャネル領域８からゲート幅方向の外側に位置する部分に、層間絶縁膜２０と応力制御膜５を貫通するコンタクトプラグ２１ａが形成されている。コンタクトプラグ２１ａは、応力制御膜５よりも小さい引張内部応力を有する金属層で形成される。また、コンタクトプラグ２１ａは、上層配線と活性領域１またはゲート電極３とを必ずしも電気的に接続しなくても良い。コンタクトプラグ２１ａが設置された領域の応力制御膜５が除去されることにより、応力制御膜５からのゲート幅方向の引張応力が開放される。これにより、チャネル領域８に対するチャネル長さ方向の引張応力が大きく減少することなく、効率よくゲート幅方向の圧縮応力を増加させることが可能となる。
【００４４】
図７（ｂ）は、第２の実施形態に係る半導体装置の変形例を模式的に示す平面図および断面図である。図７（ｂ）に示すように、第２の実施形態に係る半導体装置のコンタクトプラグ２１ａは、素子分離領域２上に突き出して形成されたゲート電極３の上部にあたる領域に設置されてもよい。また、ゲート幅方向に複数のコンタクトプラグ２１ａを併設することで、ゲート幅方向の圧縮応力をより増加させることが可能となる。
【００４５】
図８（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を模式的に示す平面図および断面図である。まず、図８（ａ）に示す構造を得るために、次のような工程を行う。まず、（100）Ｓｉウェハの半導体基板に、チャネル方向が＜100＞結晶軸と平行になるように活性領域１と素子分離領域２を形成し、次に、活性領域１上にゲート絶縁膜７、ゲート電極３、サイドウォール４を形成した後、全領域に応力制御膜５を堆積する。ここまでは第１の実施形態に係る半導体装置の製造方法と同じである。その後、応力制御膜５の上部に、化学気相成長法やスパッタ法などにより、ＮＳＧ、ＢＰＳＧやＳＯＧなどのシリコン酸化膜からなる層間絶縁膜２０を、約３０ｎｍ程度の厚さで堆積させる。
【００４６】
次に、図８（ｂ）に示す工程で、リソグラフィーにより層間絶縁膜２０の上にレジスト膜２２を形成し、レジスト膜２２のパターニングを行う。この際、ソース・ドレイン領域やゲート電極から上層配線へ電気的接続を図るためのコンタクトプラグ２１ａ（図７（ａ）に示す）を形成するための開口２３ｂを形成するのと同時に、素子分離領域２のうちチャネル領域８からゲート幅方向に向かう部分の上に、応力制御のためのコンタクトプラグ２１ａを形成するための開口２３ｂをパターンニングする。
【００４７】
次に、図８（ｃ）に示す工程で、レジスト膜２２をマスクとして、層間絶縁膜２０と応力制御膜５をドライエッチングし、コンタクトプラグ２１ａ、２１ｂを形成する領域のみ孔を開ける。その後、前記の孔にタングステンなどの金属層を化学気相成長法やスパッタ法などにより形成し、コンタクトプラグ２１ａ、２１ｂを形成する。このように、第２の実施形態に係る半導体装置の製造工程によると、電気的接続を図るためのコンタクトプラグ２１ｂの形成と同じ工程で、応力制御用のコンタクトプラグ２１ａを形成することができる。つまり、マスクの共有化が可能になる。
【００４８】
本実施形態によれば、従来のプロセスをコンタクトプラグ形成用マスクのレイアウト変更だけで所望の応力制御用のコンタクトプラグ２１ａを得ることができるので、電流特性に優れ、かつ製造コストに優れた半導体装置が得られるという効果がある。
【００４９】
（第３の実施形態）
図９（ａ）は、第３の実施形態における半導体装置を模式的に示す平面図および断面図である。本実施形態における第１の実施形態との違いは、応力制御膜加工領域に堆積される層間絶縁膜の代わりに、層間絶縁膜より圧縮応力の強い絶縁膜を選択的に堆積する点である。
【００５０】
本実施形態の半導体装置では、第１の実施形態の半導体装置と同様に、（100）結晶面を主面とするシリコン半導体基板の表面領域に、ＭＩＳトランジスタを構成するための活性領域１と素子分離領域２が形成されている。活性領域１の上には、ゲート絶縁膜７、ゲート電極３およびサイドウォール４が設置され、ゲート電極３の下にはＭＩＳトランジスタのチャネル領域８が形成されている。また、ＭＩＳトランジスタのソースとドレインとを結ぶチャネル長さ方向は、＜110＞結晶軸から４５°の方向にある＜100＞結晶軸と平行に設置される。
【００５１】
ゲート電極３、サイドウォール４および素子分離領域２の上には、０．１〜数ＧＰａ程度の引張内部応力を有する応力制御膜５が形成されている。応力制御膜５の上には、層間絶縁膜２０が形成されている。チャネル領域８からゲート幅方向の外側に位置する部分の上部に、層間絶縁膜２０ではなく絶縁膜２４が形成されている。絶縁膜２４は、応力制御膜５よりも大きい圧縮内部応力を有する絶縁膜で形成される。圧縮内部応力の大きい絶縁膜２４がチャネル領域８のゲート幅方向に堆積されることで、第１の実施形態の半導体装置よりもチャネル領域８に大きなゲート幅方向の圧縮応力をかけることが可能になる。図９（ｂ）は、第３の実施形態に係る半導体装置の変形例を模式的に示す平面図および断面図である。図９（ｂ）に示すように、絶縁膜２４は、素子分離領域２の上に突き出して形成されたゲート電極３の上部にあたる領域にまたがって形成されてもよい。
【００５２】
図１０（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。図１０（ａ）において、（100）Ｓｉウェハの半導体基板に、チャネル方向が＜100＞結晶軸と平行になるように活性領域１と素子分離領域２を形成する。次に、活性領域１上に、ゲート絶縁膜７、ゲート電極３およびサイドウォール４を形成した後、全領域に応力制御膜５を堆積する。ここまでは第１の実施形態に係る半導体装置の製造方法と同じである。
【００５３】
その後、応力制御膜５の上部に、化学気相成長法やスパッタ法などにより、ＮＳＧ、ＢＰＳＧまたはＳＯＧなどのシリコン酸化膜からなる層間絶縁膜２０を、約３００ｎｍ程度の厚さで堆積させる。
【００５４】
次に、図１０（ｂ）に示す工程で、リソグラフィーにより層間絶縁膜２０の上にレジスト膜２５を形成し、レジスト膜２５をマスクとしてパターンニングを行い、素子分離領域２のうちチャネル領域８からゲート幅方向に向かう部分の上に、応力制御膜加工領域２６の位置を決定する。
【００５５】
次に、図１０（ｃ）に示す工程で、レジスト膜２５をマスクとして、応力制御膜加工領域２６の層間絶縁膜２０と応力制御膜５をドライエッチングにより除去するか、または薄膜化する。その後、層間絶縁膜２０及び応力制御膜５がエッチングされた領域に、−０．１〜数ＧＰａ程度の強い圧縮応力を持つ絶縁膜２４を堆積する。これにより、絶縁膜２４からゲート幅方向の圧縮応力が働き、よりＭＩＳトランジスタの電流特性を向上させることが可能になる。
【産業上の利用可能性】
【００５６】
本発明によれば、ＭＩＳトランジスタ、特にｎ型ＭＩＳトランジスタを有する半導体装置において、電流駆動能力に優れた半導体装置を得ることができる。
【図面の簡単な説明】
【００５７】
【図１】（ａ）は、本発明における第１の実施形態に係る半導体装置を模式的に示す平面図および断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の変形例を示す平面図および断面図である。
【図２】第１の実施形態における半導体装置が形成されたＳｉウェハを示す平面図である。
【図３】（ａ）、（ｂ）は、第１の実施形態における半導体装置と従来の半導体装置の応力シミュレーションの結果を示す図である。
【図４】（ａ）、（ｂ）は、第１の実施形態における半導体装置と従来の半導体装置の応力シミュレーションの結果を示す図である。
【図５】（ａ）、（ｂ）は、第１の実施形態における半導体装置と従来の半導体装置の応力シミュレーションの結果を示す図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）は、第２の実施形態における半導体装置を模式的に示す平面図および断面図であり、（ｂ）は、第２の実施形態に係る半導体装置の変形例を模式的に示す平面図および断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を模式的に示す平面図および断面図である。
【図９】（ａ）は、第３の実施形態における半導体装置を模式的に示す平面図および断面図であり、（ｂ）は、第３の実施形態に係る半導体装置の変形例を模式的に示す平面図および断面図である。
【図１０】（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は、（100）Ｓｉウェハにおいて、チャネル長さ方向が＜110＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタ、及びチャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタのキャリア移動度変化の応力依存性を示すグラフ図である。
【符号の説明】
【００５８】
１      活性領域
２      素子分離領域
３      ゲート電極
４      サイドウォール
５      応力制御膜
６      応力制御膜加工領域
７      ゲート絶縁膜
８      チャネル領域
９      ウェハ
１０      ウェハノッチ
１１      ゲート
１２ａ    ソース
１２ｂ    ドレイン
１３      活性領域
１４      素子分離領域
１５      ゲート電極
１６      隣接ゲート電極
１７      応力制御膜
１８      応力制御膜加工領域
１９      レジスト膜
２０      層間絶縁膜
２１ａ、２１ｂ  コンタクトプラグ
２２      レジスト膜
２３ａ、２３ｂ    開口
２４      絶縁膜
２５      レジスト膜
２６      応力制御膜加工領域
【図１】
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【図２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図３】
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【図４】
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【図５】
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