(57)【要約】【課題】ＬＤＤ領域を設けないでオフリーク電流をなくした構成の高耐圧のＬＯＣＯＳオフセットトランジスタとＬＤＤ領域を設けてオフリーク電流をなくした構成の通常の低耐圧トランジスタを同一半導体基板上に効率的に製造すること。【解決手段】半導体基板１上に、少なくとも1個のＬＯＣＯＳオフセットトランジスタ２９，３１と、少なくとも１個の通常のトランジスタ１５，１７を搭載した半導体装置であって、ＬＯＣＯＳオフセットトランジスタはチャネルとソース、および、チャネルとドレインの間にＬＤＤ領域を有さず、通常のトランジスタは、チャネルとソース、および、チャネルとドレインの間にＬＤＤ領域を有する。ＬＤＤ領域は導電型が異なる２種の低濃度拡散層領域からなる。ＬＯＣＯＳオフセットトランジスタにはＬＤＤ領域を設けず、通常のトランジスタにはＬＤＤ領域を設けることにより、ともにオフリーク電流をなくすることができる。【選択図】図１
2007251082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、少なくとも1個のＬＯＣＯＳオフセットトランジスタと、少なくとも１個の通常のトランジスタを搭載した半導体装置であって、
前記ＬＯＣＯＳオフセットトランジスタは、チャネルとソース、および、チャネルとドレインの間にＬＤＤ領域を有さず、前記通常のトランジスタは、チャネルとソース、および、チャネルとドレインの間にＬＤＤ領域を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記ＬＤＤ領域は、導電型が異なる２種の低濃度拡散層領域からなることを特徴とする半導体装置。
【請求項３】
写真製版技術およびイオン注入技術を用いて、半導体基板上に、少なくとも1個のＬＯＣＯＳオフセットトランジスタと、少なくとも１個の通常のトランジスタを搭載した半導体装置の製造方法であって、
半導体基板上に、通常のＰｃｈトランジスタの形成領域を含む通常Ｎウエル、ＬＯＣＯＳオフセットＰｃｈトランジスタの形成領域を含むＮウエル、およびＬＯＣＯＳオフセットＮｃｈトランジスタのＮ型低濃度拡散層を形成する第１の工程と、
通常のＮｃｈトランジスタの形成領域を含む通常Ｐウエル、およびＬＯＣＯＳオフセットＮｃｈトランジスタの形成領域を含むＰウエルを形成する第２の工程と、
前記ＬＯＣＯＳオフセットＰｃｈトランジスタのＰ型低濃度拡散層を形成する第３の工程と、
ＬＯＣＯＳ法により、前記基板の表面にＬＯＣＯＳ酸化膜を形成する第４の工程と、
前記通常のＰｃｈトランジスタ、前記通常のＮｃｈトランジスタ、前記ＬＯＣＯＳオフセットＰｃｈトランジスタ、および前記ＬＯＣＯＳオフセットＮｃｈトランジスタのゲート酸化膜を形成する第５の工程と、
前記通常Ｐウエルの表面側にリンまたはヒ素を注入し、深い側にボロンを注入して、Ｎ−型のＬＤＤ領域（Ｎ−領域）を形成する第６の工程と、
前記通常Ｎウエルの表面側にボロンまたはＢＦ2を注入し、深い側にリンを注入して、Ｐ−型のＬＤＤ領域（Ｐ−領域）を形成する第７の工程と、
前記通常のＰｃｈトランジスタおよび通常のＮｃｈトランジスタのゲート電極の両側面にＬＤＤサイドウォールを形成する第８の工程と、
前記通常Ｐウエル、ＬＯＣＯＳオフセットＮｃｈトランジスタの形成領域を含むＰウエルおよび前記ＬＯＣＯＳオフセットＮｃｈトランジスタのＮ型低濃度拡散層にリンまたはヒ素を注入することにより、通常のＮｃｈトランジスタ１７のソースおよびドレイン、およびＬＯＣＯＳオフセットＮｃｈトランジスタのソースおよびドレインを形成する第９の工程と、
前記通常Ｎウエル、前記ＬＯＣＯＳオフセットＰｃｈトランジスタの形成領域を含むウエル、および前記ＬＯＣＯＳオフセットＰｃｈトランジスタのＰ型低濃度拡散層にボロンまたはＢＦ2を注入することにより、前記通常のＰｃｈトランジスタのソースおよびドレインと、前記ＬＯＣＯＳオフセットＰｃｈトランジスタのソースおよびドレインを形成する第１０の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記通常のＰｃｈトランジスタまたは前記通常のＮｃｈトランジスタのいずれか一方に関する構成を省略したことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４記載の半導体装置の製造方法であって、
前記ＬＯＣＯＳオフセットＰｃｈトランジスタまたは前記ＬＯＣＯＳオフセットＮｃｈトランジスタのいずれか一方に関する構成を省略したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ（ＬＯＣal Ｏxidation of Ｓilicon）オフセット構造を有する高耐圧のＭＯＳトランジスタと通常の低耐圧のトランジスタを同一半導体基板上に製造する技術に係り、特にソースとドレインが逆になった場合においてもオフリーク電流を小さくすることができるＬＯＣＯＳ構造を有する高耐圧ＭＯＳトランジスタと通常の低耐圧のトランジスタを同一半導体基板上に製造する技術に関するものであり、昇圧型ＤＣ／ＤＣコンバータを構成するトランジスタに適用した場合に特に有用である。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタ技術において、ソースとチャネル間、あるいはドレインとチャネル間に薄い濃度の不純物を注入し、表面側にＰ−（ボロン注入）が、深い側にＮ-（リン注入）が形成された領域（いわゆるＰ−領域）を設けることによって、Ｐｃｈトランジスタのオフリーク電流が減少することはよく知られている。このＰｃｈトランジスタ構造において、Ｐ−領域の深い側に形成されたＮ−領域はパンチスルーストッパー層（ＰＴＳ層）と呼ばれている。
【０００３】
図５は、従来提案されている通常の低耐圧用のＰｃｈトランジスタ（例えば、５Ｖトランジスタ）におけるオフリーク電流を減少させるために、上述したＰ−領域を設けた構造を説明するための図である。
【０００４】
同図に示すように、Ｐ型基板１００にディープＮウェル（ＤＮＷ）１０１を形成され、該ディープＮウェル（ＤＮＷ）１０１中に、所定の間隔でソースとドレインとなるＰ＋領域が設けられ、両者の間のチャネル部分において、ソース（＋Ｐ）とチャンネルの間、およびドレイン（＋Ｐ）とチャネルの間に、表面側がＰ−部、深い側がＮ−部で形成される領域すなわちＰ−領域が設けられ、さらにチャネル上に絶縁膜１０２ｏｘを介してゲート電極１０２ｇが設けられている。上記表面側がＰ−部、深い側がＮ−部で形成される領域（Ｐ−領域）を設けることによって、ソース−ドレインに所定の電圧がかかってもオフリーク電流が生じない特性を維持しながら、ソース・ドレイン間の距離を縮めることが可能となる（半導体の微細化が可能となる）。
【０００５】
また、耐圧を大きくするために厚い絶縁膜を備えたＬＯＣＯＳ（ＬＯＣal Ｏxidation of Ｓilicon）オフセット構造を有するＭＯＳトランジスタは従来から知られている。
【０００６】
例えば、特開平２００３−３２４１５９号公報（特許文献１）には、ＬＯＣＯＳオフセット構造を有するトランジスタを備えた半導体装置において、写真製版工程回数を低減するために、Ｐウエル内にＮ型のソースとドレインが間隔をもって形成され、ソースおよびドレインのうち少なくともドレインはＮ型高濃度拡散層とそのＮ型高濃度拡散層を囲みＮ型高濃度拡散層よりも低濃度のＮ型低濃度拡散層をもち、ゲート電極はドレイン側の端部が厚い酸化膜上に形成されているオフセットＮチャネル型トランジスタと、Ｐチャネル型ＭＯＳトランジスタを形成するための通常Ｎウエルを同一のＰ型の半導体基板上に備え、前記Ｎ型低濃度拡散層と前記通常Ｎウエルは同一の工程で同時に形成されるようにしたものが開示されている。
【０００７】
高耐圧のＭＯＳトランジスタに対しても、上述した如き普通の低耐圧ＭＯＳトランジスタで説明したように、ソースとチャンネルの間に、表面側がＰ−部、深い側がＮ−部で形成される領域（Ｐ−領域）を設けることが考えられる。
【０００８】
図６は、高耐圧のＬＯＣＯＳオフセットＰｃｈトランジスタのソースとチャンネルの間に、表面側がＰ−部で、深い側がＮ−部で形成される領域（Ｐ−領域）を設けた構造例を示す図である。
【０００９】
同図において、２００はＰ型基板、２０１はディープ−Ｎウェル、２０２ｓはソース、２０２ｇはゲート電極、２０２ｄはドレイン、２０３は上述した如き表面側がＰ−部（ボロン注入）、深い側がＮ−部（リン注入）で形成されるＰ−領域（ＬＤＤ（Ｌigtly Ｄoped Ｄrain；ショートチャネル効果を抑制するためゲート側のドレイン端部にドーパント濃度の低い部分を有する構造）、２０４はチャネル領域、２０６はＮ−ウェル、２０８はＰ−ウェルである。
【００１０】
前述の低耐圧用トランジスタと高耐圧トランジスタを同一半導体基板内に設ける構成において、Ｐ−領域のＰ−部とＮ−領域のＮ−部は、低耐圧用トランジスタのＶｔｈのゲート長依存性がフラットになるようにバランスされている。しかし、高耐圧（１５Ｖ−Ｐｃｈ）ではゲート絶縁膜の厚さＴｏｘが４０ｎｍとなっているため（通常の低耐圧トランジスタでは１０ｎｍ）、リンによるＮ型ＰＴＳ層が表面側に形成され、ボロンの基板への注入量も通常より少なくなり、両者のバランスが崩れると考えられる。
【００１１】
すなわち、Ｐ−領域付近の閾値Ｖｔｈが高く、チャネル領域では閾値Ｖｔｈが低い状態になりと予想され、Ｐ−領域とチャネル領域は直列接続であるので、閾値Ｖｔｈは高い方によって決まる。上記とは逆に、ＬＯＣＯＳ絶縁膜がない方をドレインとした場合、ドレイン電圧の上昇に従って閾値Ｖｔｈが低下するのはドレインの空乏層が延びてＰ−層の影響を無視できるようになるためと考えられる。
【００１２】
図６のＬＯＣＯＳオフセット構造のＰｃｈトランジスタにおいて、上述した表面側がＰ−部（ボロン注入）、深い側がＮ−部（リン注入）で形成されるＰ−領域（ＬＤＤ（Ｌigtly Ｄoped Ｄrain））２０３を作製しない場合に、オフリーク電流がなくなることがわかった。
【００１３】
この場合、当然のことながら、チャネル領域の不純物濃度もそれに合わせて所望の閾値Ｖｔｈになるように調整制御する必要がある。Ｐ−領域２０３をなくすのには、製造工程中の写真製版に用いるマスクなどでこの部分にボロンやリンを注入させないようにすればよい。ＬＯＣＯＳオフセット構造のＮｃｈトランジスタにおいても同様なことがいえることはいうまでもない。
【００１４】
なお、上述したように、低耐圧Ｐｃｈトランジスタの場合は、表面側がＰ−部（ボロン注入）、深い側がＮ−部（リン注入）で形成されるＰ−領域を設けることによってオフリーク電流をなくすものであるが、低耐圧Ｎｃｈトランジスタの場合は、逆に、表面側がＮ−部（リン注入）、深い側がＰ−部（ボロン注入）で形成されるＮ−領域を設けることによってオフリークを防止することが可能である。
【００１５】
次に、高耐圧トランジスタにおいて、ドレインとソースに加わる電圧が逆転する場合の回路構成例を、図面を用いて説明する。
図７は、先に本出願人により提案された昇圧回路の回路例を示した図である。
図７において、昇圧回路３００は、入力端子ＩＮに入力された入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。
【００１６】
昇圧回路３００は、ＮＭＯＳトランジスタで構成されたスイッチング素子Ｍ１、ＰＭＯＳトランジスタで構成された整流素子Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４、インバータＩＮＶ１、インダクタＬ１、コンデンサＣ１並びにスイッチング素子Ｍ１、整流素子Ｍ２およびＰＭＯＳトランジスタＭ３，Ｍ４の動作制御を行う制御回路３０１を備えている。
【００１７】
なお、ＰＭＯＳトランジスタＭ３は第１のＭＯＳトランジスタを、ＰＭＯＳトランジスタＭ４は第２のＭＯＳトランジスタを、制御回路３０１およびインバータＩＮＶ１は制御回路部をそれぞれなす。また、スイッチング素子Ｍ１、整流素子Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４、インバータＩＮＶ１および制御回路３０１は、１つのＩＣに集積されるようにしてもよい。
【００１８】
入力端子ＩＮと出力端子ＯＵＴとの間にはインダクタＬ１と整流素子Ｍ２が直列に接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。インダクタＬ１と整流素子Ｍ２との接続部と接地電圧との間にはスイッチング素子Ｍ１が接続され、スイッチング素子Ｍ１および整流素子Ｍ２の各ゲートは制御回路３０１にそれぞれ接続されている。
【００１９】
スイッチング素子Ｍ１のサブストレートゲートは接地電圧に接続されている。ＰＭＯＳトランジスタＭ３およびＭ４は直列に接続され、該直列回路は整流素子Ｍ２に並列に接続されている。ＰＭＯＳトランジスタＭ３のゲートとインバータＩＮＶ１の入力端には、制御回路３０１からのスリープ信号ＳＬＰがそれぞれ入力され、該スリープ信号ＳＬＰは、インバータＩＮＶ１を介してＰＭＯＳトランジスタＭ４のゲートに入力される。また、ＰＭＯＳトランジスタＭ３およびＭ４の接続部は、整流素子Ｍ２のサブストレートゲートに接続され、該接続部にＰＭＯＳトランジスタＭ３およびＭ４の各サブストレートゲートがそれぞれ接続されている。このことから、ＰＭＯＳトランジスタＭ３およびＭ４には、寄生ダイオードＤ３およびＤ４が対応して形成されている。
【００２０】
このような構成において、制御回路３０１は、昇圧動作時には、スリープ信号ＳＬＰをハイレベルにし、相補的にオン／オフさせるようにスイッチング素子Ｍ１と整流素子Ｍ２を制御する。また、制御回路３０１は、昇圧動作停止時には、スイッチング素子Ｍ１と整流素子Ｍ２を共にオフさせ、スリープ信号ＳＬＰをローレベルにする。
【００２１】
ここで、図８は、昇圧回路３００の動作時における、整流素子Ｍ２のサブストレートゲートの接続状態と、ＰＭＯＳトランジスタＭ３およびＭ４における寄生ダイオードの接続状態を等価回路で示した図であり、図９は、昇圧回路３００の動作停止時における、整流素子Ｍ２のサブストレートゲートの接続状態と、ＰＭＯＳトランジスタＭ３およびＭ４における寄生ダイオードの接続状態を等価回路で示した図である。
【００２２】
図８において、昇圧動作時はスリープ信号ＳＬＰがハイレベルであることから、ＰＭＯＳトランジスタＭ３はオフしＰＭＯＳトランジスタＭ４はオンする。整流素子Ｍ２のサブストレートゲートは、出力端子ＯＵＴに接続され、インダクタＬ１と整流素子Ｍ２との接続部には寄生ダイオードＤ３のアノードが、整流素子Ｍ２のサブストレートゲートには寄生ダイオードＤ３のカソードがそれぞれ接続されている。
【００２３】
次に、図９において、昇圧動作停止時（スリープ時）はスリープ信号ＳＬＰがローレベルであることから、ＰＭＯＳトランジスタＭ３はオンしＰＭＯＳトランジスタＭ４はオフする。整流素子Ｍ２のサブストレートゲートは、インダクタＬ１と整流素子Ｍ２との接続部に接続され、出力端子ＯＵＴには寄生ダイオードＤ４のアノードが、整流素子Ｍ２のサブストレートゲートには寄生ダイオードＤ４のカソードがそれぞれ接続されている。このため、出力端子ＯＵＴの電圧が低下しても、入力電圧Ｖｉｎが出力端子ＯＵＴに出力されることはない。
【００２４】
【特許文献１】特開平２００３−３２４１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
そこで、高耐圧にするために整流素子Ｍ２としてＬＯＣＯＳオフセットトランジスタを用いる場合、昇圧としての動作を考慮すると、ＬＯＣＯＳ絶縁膜は入力（Ｖｉｎ）側に設ける必要があるが、負荷にＬＥＤなどを接続した場合、スリープ時に逆電圧がかかるすなわちドレインとソースが逆転する可能性が考えられる。そのような場合にオフリーク電流が少ない高耐圧のトランジスタが要望され、上述したようなチャネルとソースの間に、表面側がＰ−部（ボロン注入）、深い側がＮ−部（リン注入）で形成されるＰ−領域（ＬＤＤ（Ｌigtly Ｄoped Ｄrain））を設けない構成を採用することが考えられる。
【００２６】
しかし、Ｐ−領域（ＬＤＤ（Ｌigtly Ｄoped Ｄrain））を設けないでオフリーク電流をなくした構成の高耐圧のＬＯＣＯＳオフセットトランジスタと該Ｐ−領域を設けてオフリーク電流をなくした構成の通常の低耐圧トランジスタを同一半導体基板上に製造する方法を開示したものは従来存在しなかった。
【００２７】
本発明の目的は、ＬＤＤ領域を設けないでオフリーク電流をなくした構成の高耐圧のＬＯＣＯＳオフセットトランジスタとＬＤＤ領域を設けてオフリーク電流をなくした構成の通常の低耐圧トランジスタを同一半導体基板上に搭載した半導体装置、および該半導体装置を効率的に製造する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
本発明は、上記目的を達成するために、オフリーク電流の少ないＬＯＣＯＳオフセットトランジスタと通常のトランジスタを同一半導体基板上に搭載するようにしたものである。以下、より詳細に記す。
【００２９】
（１）請求項１記載の本発明は、半導体基板上に、少なくとも1個のと、少なくとも１個の通常のトランジスタを搭載した半導体装置であって、前記ＬＯＣＯＳオフセットトランジスタは、チャネルとソース、および、チャネルとドレインの間にＬＤＤ領域を有さず、前記通常のトランジスタは、チャネルとソース、および、チャネルとドレインの間にＬＤＤ領域を有することを特徴とし、請求項２記載の発明は、ＬＤＤ領域を、導電型が異なる２種の低濃度拡散層領域から構成したことを特徴とする。
【００３０】
（２）請求項３記載の発明は、写真製版技術およびイオン注入技術を用いて、半導体基板上に、少なくとも1個のＬＯＣＯＳオフセットトランジスタと、少なくとも１個の通常のトランジスタを搭載した半導体装置の製造方法であって、半導体基板上に、通常のＰｃｈトランジスタの形成領域を含む通常Ｎウエル、ＬＯＣＯＳオフセットＰｃｈトランジスタの形成領域を含むＮウエル、およびＬＯＣＯＳオフセットＮｃｈトランジスタのＮ型低濃度拡散層を形成する第１の工程と、通常のＮｃｈトランジスタの形成領域を含む通常Ｐウエル、およびＬＯＣＯＳオフセットＮｃｈトランジスタの形成領域を含むＰウエルを形成する第２の工程と、前記ＬＯＣＯＳオフセットＰｃｈトランジスタのＰ型低濃度拡散層を形成する第３の工程と、ＬＯＣＯＳ法により、前記基板の表面にＬＯＣＯＳ酸化膜を形成する第４の工程と、前記通常のＰｃｈトランジスタ、前記通常のＮｃｈトランジスタ、前記ＬＯＣＯＳオフセットＰｃｈトランジスタ、および前記ＬＯＣＯＳオフセットＮｃｈトランジスタのゲート酸化膜を形成する第５の工程と、前記通常Ｐウエルの表面側にリンまたはヒ素を注入し、深い側にボロンを注入して、Ｎ−型のＬＤＤ領域（Ｎ−領域）を形成する第６の工程と、前記通常Ｎウエルの表面側にボロンまたはＢＦ2を注入し、深い側にリンを注入して、Ｐ−型のＬＤＤ領域（Ｐ−領域）を形成する第７の工程と、前記通常のＰｃｈトランジスタおよび通常のＮｃｈトランジスタのゲート電極の両側面にＬＤＤサイドウォールを形成する第８の工程と、前記通常Ｐウエル、ＬＯＣＯＳオフセットＮｃｈトランジスタの形成領域を含むＰウエルおよび前記ＬＯＣＯＳオフセットＮｃｈトランジスタのＮ型低濃度拡散層にリンまたはヒ素を注入することにより、通常のＮｃｈトランジスタ１７のソースおよびドレイン、およびＬＯＣＯＳオフセットＮｃｈトランジスタのソースおよびドレインを形成する第９の工程と、前記通常Ｎウエル、前記ＬＯＣＯＳオフセットＰｃｈトランジスタの形成領域を含むウエル、および前記ＬＯＣＯＳオフセットＰｃｈトランジスタのＰ型低濃度拡散層にボロンまたはＢＦ2を注入することにより、前記通常のＰｃｈトランジスタのソースおよびドレインと、前記ＬＯＣＯＳオフセットＰｃｈトランジスタのソースおよびドレインを形成する第１０の工程とを有することを特徴とする。
【００３１】
請求項４記載の発明は、前記通常のＰｃｈトランジスタまたは前記通常のＮｃｈトランジスタのいずれか一方に関する構成を省略したことを特徴とし、請求項５記載の発明は、前記ＬＯＣＯＳオフセットＰｃｈトランジスタまたは前記ＬＯＣＯＳオフセットＮｃｈトランジスタのいずれか一方に関する構成を省略したことを特徴とする。
【発明の効果】
【００３２】
本発明は、上記構成を採用することにより、オフリーク電流のない高耐圧のトランジスタと低耐圧のトランジスタの任意の組み合わせ構成を、同一半導体基板上に効率的に製造することが可能になる。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明に係る半導体装置製造方法で製造した半導体装置の実施例を示す断面図である。本発明は、少なくとも１個のＮｃｈまたはＰｃｈのＬＯＣＯＳオフセットトランジスタと少なくとも１個の普通のＮｃｈまたはＰｃｈのトランジスタを同一半導体基板上に製造するものであるが、本実施例では、ＬＯＣＯＳオフセットＮｃｈトランジスタ、ＬＯＣＯＳオフセットＰｃｈトランジスタ、通常のＰｃｈトランジスタ、通常のＮｃｈトランジスタの４種類のトランジスタを同一半導体基板上に製造する例を示しているが、ＬＯＣＯＳオフセットトランジスタが１個以上、通常のトランジスタが１個以上の任意の組み合わせに適用可能である。普通のＮｃｈトランジスタとＰｃｈトランジスタとでＣＭＯＳトランジスタを形成可能なことはいうまでもない。
【００３４】
Ｐ基板１にディープＮウエル（ＤＮＷ）３が形成されている。Ｐ基板１には通常Ｎウエル（ＮＷ）７、通常Ｐウエル（ＰＷ）９、Ｎウエル（ＮＷ）２１およびＰウエル（ＰＷ）２３も形成されている。Ｐ基板１表面に、ディープＮウエル３、通常Ｎウエル７、通常Ｐウエル９、Ｎウエル２１およびＰウエル２３を互いに分離するためのＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜１１が形成されている。
【００３５】
通常Ｎウエル７内にＰ型の拡散層からなるソース（Ｐ＋）１５ｓとドレイン（Ｐ＋）１５ｄが互いに間隔をもって形成され、ソース１５ｓとドレイン１５ｄの間の通常Ｎウエル７上にゲート酸化膜１５oxを介してポリシリコン膜からなるゲート電極１５ｇが形成されて、通常Ｎウエル７の形成領域に通常のＰｃｈトランジスタ１５が形成されている。
【００３６】
通常Ｐウエル９内にＮ型高濃度拡散層からなるソース（Ｎ＋）１７ｓとドレイン（Ｎ＋）１７ｄが互いに間隔をもって形成され、ソース１７ｓとドレイン１７ｄの間の通常Ｐウエル９上にゲート酸化膜１７oxを介してポリシリコン膜からなるゲート電極１７ｇが形成されて、通常Ｐウエル９の形成領域に通常のＮｃｈトランジスタ１７が形成されている。Ｐｃｈトランジスタ１５とＮｃｈトランジスタ１７はＣＭＯＳロジック回路１９を構成する。
【００３７】
Ｎウエル２１内に、Ｐ型高濃度拡散層からなるソース（Ｐ＋）２９ｓと、ソース２９ｓよりもＰ型不純物の濃度が低いＰ型低濃度拡散層（ＩＰＷ）２５が間隔をもって形成されている。Ｐ型低濃度拡散層２５内に、Ｐ型低濃度拡散層２５のソース２９ｓ側の端部とは間隔をもって、Ｐ型低濃度拡散層２５よりもＰ型の不純物濃度が高いＰ型高濃度拡散層からなるドレイン（Ｐ＋）２９ｄが形成されている。ＬＯＣＯＳオフセットＰｃｈトランジスタ２９のドレインは、Ｐ型低濃度拡散層２５とドレイン２９ｄにより構成される。
【００３８】
Ｐ型低濃度拡散層２５の表面に、ドレイン２９ｄと一部重複して、かつＰ型低濃度拡散層２５のソース２９ｓ側の端部とは間隔をもってＬＯＣＯＳ酸化膜１１ａが形成されている。ＬＯＣＯＳ酸化膜１１ａはＬＯＣＯＳ酸化膜１１と同時に形成されたものである。
【００３９】
ソース２９ｓのＬＯＣＯＳ酸化膜１１ａ側の端部上から、ソース２９ｓとＰ型低濃度拡散層２５の間のＮウエル２１上およびＰ型低濃度拡散層２５上を介してＬＯＣＯＳ酸化膜１１ａ上に渡って、ポリシリコン膜からなるゲート電極２９ｇが形成されている。ゲート電極２９ｇは、ソース２９ｓ、Ｎウエル２１およびＰ型低濃度拡散層２５とはゲート酸化膜２９oxを介して形成され、ドレイン２９ｄ側の端部がＬＯＣＯＳ酸化膜１１ａ上に形成されてドレイン２９ｄとは間隔をもって形成されている。
【００４０】
Ｐウエル２３内に、Ｎ型高濃度拡散層からなるソース（Ｎ＋）３１ｓと、ソース３１ｓよりもＮ型不純物の濃度が低いＮ型低濃度拡散層（ＮＷ）２７が互いに間隔をもって形成されている。Ｎ型低濃度拡散層２７内に、Ｎ型低濃度拡散層２７のソース３１ｓ側の端部とは間隔をもって、Ｎ型低濃度拡散層２７よりもＮ型の不純物濃度が高いＮ型高濃度拡散層からなるドレイン（Ｎ＋）３１ｄが形成されている。ＬＯＣＯＳオフセットＮｃｈトランジスタ３１のドレインは、ドレイン３１ｄとＮ型低濃度拡散層２７により構成される。
【００４１】
Ｎ型低濃度拡散層２７の表面に、ドレイン３１ｄと一部重複して、かつＮ型低濃度拡散層２７のソース３１ｓ側の端部とは間隔をもってＬＯＣＯＳ酸化膜１１ｂが形成されている。ＬＯＣＯＳ酸化膜１１ｂはＬＯＣＯＳ酸化膜１１および１１ａと同時に形成されたものである。
【００４２】
ソース３１ｓのＬＯＣＯＳ酸化膜１１ｂ側の端部上から、ソース３１ｓとＮ型低濃度拡散層２７の間のＰウエル２３上およびＮ型低濃度拡散層２３上を介してＬＯＣＯＳ酸化膜１１ｂ上に渡って、ポリシリコン膜からなるゲート電極３１ｇが形成されている。ゲート電極３１ｇは、ソース３１ｓ、Ｐウエル２３およびＮ型低濃度拡散層２７とはゲート酸化膜３１oxを介して形成され、ドレイン３１ｄ側の端部がＬＯＣＯＳ酸化膜１１ｂ上に形成されてドレイン３１ｄとは間隔をもって形成されている。
【００４３】
本実施例において、通常Ｎウエル７、Ｎウエル２１およびＮ型低濃度拡散層２７は同一の写真製版工程および不純物導入工程により同時に形成されたものである。さらに、通常Ｐウエル９およびＰウエル２３は同一の写真製版工程および不純物導入工程により同時に形成されたものである。さらに、ＩＰウエル５およびＰ型低濃度拡散層２５は同一の写真製版工程および不純物導入工程により同時に形成されたものである。この実施例の製造方法の一例を図１から図３を参照して説明する。
【００４４】
図２および図３は、図１に示した実施例の半導体装置の製造方法の一例を示す工程断面図である。
（１）写真製版技術により、Ｐ基板１に、ディープＮウエル３の形成領域を画定するためのレジストパターンを形成する。そのレジストパターンを注入マスクにしてイオン注入技術を用いて加速エネルギーは１６０ＫｅＶ、注入量は２×１０13ｃｍ-2のイオン注入条件でリンをイオン注入する。温度１１５０℃、窒素雰囲気の条件で１０時間熱処理を行なうことにより、注入したリンをドライブ拡散させてディープＮウエル３を形成する。その後、レジストパターンを除去する（図２（ａ）参照）。
【００４５】
（２）写真製版技術により、Ｐ基板１に、通常のＰｃｈトランジスタ１５の形成領域を含む通常Ｎウエル７の形成領域、ＬＯＣＯＳオフセットＰｃｈトランジスタ２９の形成領域を含むＮウエル２１の形成領域、およびＬＯＣＯＳオフセットＮｃｈトランジスタ３１のＮ型低濃度拡散層２７の形成領域を画定するためのレジストパターンを形成する。そのレジストパターンを注入マスクにしてイオン注入技術を用いて加速エネルギーは１６０ＫｅＶ、注入量は１×１０13ｃｍ-2のイオン注入条件でリンをイオン注入する。温度１１５０℃、窒素雰囲気の条件で２時間熱処理を行なうことにより、注入したリンをドライブ拡散させて通常Ｎウエル７、Ｎウエル２１およびＮ型低濃度拡散層２７を同時に形成する。その後、レジストパターンを除去する（図２（ｂ）参照）。
【００４６】
（３）写真製版技術により、Ｐ基板１に、通常のＮｃｈトランジスタ１７の形成領域を含む通常Ｐウエル９の形成領域、およびＬＯＣＯＳオフセットＮｃｈトランジスタ３１の形成領域を含むＰウエル２３の形成領域を画定するためのレジストパターンを形成する。そのレジストパターンを注入マスクにしてイオン注入技術を用いて加速エネルギーは３０ＫｅＶ、注入量は１×１０13ｃｍ-2のイオン注入条件でボロンをイオン注入する。温度１１５０℃、窒素雰囲気の条件で１時間熱処理を行なうことにより、注入したボロンをドライブ拡散させて通常Ｐウエル９およびＰウエル２３を同時に形成する。その後、レジストパターンを除去する（図２（ｃ）参照）。
【００４７】
（４）写真製版技術により、Ｐ基板１に、ＬＯＣＯＳオフセットＰｃｈトランジスタ２９のＰ型低濃度拡散層２５の形成領域を画定するためのレジストパターンを形成する。そのレジストパターンを注入マスクにしてイオン注入技術を用いて加速エネルギーは３０ＫｅＶ、注入量は３×１０13ｃｍ-2のイオン注入条件でボロンをイオン注入する。温度１１５０℃、窒素雰囲気の条件で１時間熱処理を行なうことにより、注入したボロンをドライブ拡散させて、Ｐ型低濃度拡散層２５を形成する。その後、レジストパターンを除去する（図３（ｄ）参照）。
【００４８】
（５）ＬＯＣＯＳ法により、Ｐ基板１の表面にＬＯＣＯＳ酸化膜１１，１１ａ，１１ｂを同時に形成する。ＬＯＣＯＳ法の条件としては、素子分離領域を含むＬＯＣＯＳ酸化膜の形成領域を画定する写真製版工程を行なった後、温度１０００℃、ウエット酸化雰囲気の条件で２時間酸化処理を行なうことで形成できる。ＬＯＣＯＳ酸化膜１１は素子分離領域に形成され、ＬＯＣＯＳ酸化膜１１ａはＰ型低濃度拡散層２５の表面に形成され、ＬＯＣＯＳ酸化膜１１ｂはＮ型低濃度拡散層２７の表面に形成される（図３（ｅ）参照）。
【００４９】
（６）Ｐ基板１の表面にゲート酸化膜１５ox，１７ox，２９ox，３１oxを３０ｎｍの膜厚に同時に形成する。堆積温度６００℃の条件で減圧ＣＶＤにより、Ｐ基板１上全面にポリシリコン膜を３００ｎｍの膜厚に堆積する。そのポリシリコン膜に低抵抗化のためリンを導入した後、写真製版技術によりゲート電極を画定するレジストパターンを形成する。そのレジストパターンを注入マスクにして、臭化水素を用いた異方性プラズマエッチングにより、ポリシリコン膜をパターニングし、ゲート電極１５ｇ，１７ｇ，２９ｇ，３１ｇを同時に形成する（図３（ｆ）参照）。図３（ｆ）では、ゲート酸化膜１５ox，１７ox，２９ox，３１oxと同時に形成した他の部分のシリコン酸化膜の図示は省略している。
【００５０】
（７）次に、写真製版技術およびイオン注入技術を用いて、通常Ｐウエル９の表面側にリンまたはヒ素を注入し、深い側にボロンを注入して、Ｎ−型のＬＤＤ領域（Ｎ−領域）を形成する。さらに、写真製版技術およびイオン注入技術を用いて、通常Ｎウエル７の表面側にボロンまたはＢＦ2を注入し、深い側にリンを注入して、Ｐ−型のＬＤＤ領域（Ｐ−領域）を形成する（図４Ａ（ｇ）参照）。
【００５１】
次に、減圧ＣＶＤ法と異方性エッチングなどにより、ゲート電極１７ｇ、１５ｇの両側面にＬＤＤサイドウォールを形成する。
【００５２】
その後、写真製版技術およびイオン注入技術を用いて、通常Ｐウエル９、Ｐウエル２３およびＮ型低濃度拡散層２７にリンまたはヒ素を注入することにより、通常のＮｃｈトランジスタ１７のソース１７ｓ、およびドレイン１７ｄおよびＬＯＣＯＳオフセットＮｃｈトランジスタ３１のソース３１ｓおよびドレイン３１ｄを同時に形成する（図４Ａ（ｈ）参照）。
【００５３】
また、通常Ｎウエル７、Ｎウエル２１およびＰ型低濃度拡散層２５にボロンまたはＢＦ2を注入することにより、通常のＰｃｈトランジスタ１５のソース１５ｓおよびドレイン１５ｄと、ＬＯＣＯＳオフセットＰｃｈトランジスタ２９のソース２９ｓおよびドレイン２９ｄを同時に形成する。
【００５４】
ここで、図４Ａ（ｆ）以降における、通常のＰｃｈトランジスタにおけるＰ−領域の形成方法について、図４Ｂを用いてさらに詳しく説明する。
図４Ｂ（ａ）の状態すなわち図４Ａ（ｆ）の状態から、ゲート電極をマスクにしてシリコン基板表面側にボロンを注入してＰ−拡散層（Ｐ−部）を、深い側にリンを注入してＮ−拡散層（Ｎ−部）を形成する（図４Ｂ（ｂ）参照）。
【００５５】
次に、ＣＶＤ法でシリコン酸化膜を堆積し（図４Ｂ（ｃ）参照）、異方性エッチングでゲート電極側面にサイドウォールを形成する（図４Ｂ（ｄ）参照）。その後、ボロンまたはＢＦ２を注入してＰ＋拡散層を形成する（図４Ｂ（ｅ）参照）。このＰ＋拡散層がソース１５ｓおよびドレイン１５ｄになるが、サイドウォールの存在により、チャネルに続く部分の表面側にボロン（Ｐ−部）、深い側にリン（Ｎ−部）が取り残され、Ｐ−領域（ＬＤＤ領域）を形成する。このＰ−領域によりオフリーク電流は低減される。
【００５６】
以上、通常のＰｃｈトランジスタについて図４Ｂを用いて詳細に説明したが、通常のＮｃｈトランジスタについても、Ｐ／Ｎの導電型と材料が逆になるだけで同様なことがいえる。
【００５７】
以上により、ＬＤＤ領域を有する通常のＰｃｈトランジスタ１５および通常のＮｃｈトランジスタ１７、並びにＬＤＤ領域を有しないＬＯＣＯＳオフセットＰｃｈトランジスタ２９およびＬＯＣＯＳオフセットＮｃｈトランジスタ３１を同一のＰ基板１上に同時に形成できる（図１参照）。
【００５８】
このように、本発明によれば、ＬＤＤ領域を有する通常のＰｃｈトランジスタおよび通常のＮｃｈトランジスタ、並びにＬＤＤ領域を有しないＬＯＣＯＳオフセットＰｃｈトランジスタおよびＬＯＣＯＳオフセットＮｃｈトランジスタを同一のＰ基板上に形成できるので、オフリーク電流の少ない半導体装置を同一半導体チップ上に効率よく製造することが可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例に係る半導体装置の一例を示す断面図である。
【図２】同実施例の製造方法の一例を示す工程断面図である（その１）。
【図３】同実施例の製造方法の一例を示す工程断面図である（その２）。
【図４Ａ】同実施例の製造方法の一例を示す工程断面図である（その３）。
【図４Ｂ】通常のＰｃｈトランジスタに対する工程の詳細な説明図である。
【図５】従来提案されている通常の低耐圧用のＰｃｈトランジスタにおけるオフリーク電流を減少させるためにＰ−領域を設けた構造を説明するための図である。
【図６】高耐圧のＬＯＣＯＳオフセットＰｃｈトランジスタのソースとチャンネルの間にＰ−領域を設けた構造例を示す図である。
【図７】先に提案された昇圧回路の回路例を示す図である。
【図８】図７に示す昇圧回路の動作時における接続状態を等価回路で示した図である。
【図９】図７に示す昇圧回路の動作停止時における接続状態を等価回路で示した図である。
【符号の説明】
【００６０】
１：Ｐ基板
３：ディープＮウエル
７：通常Ｎウエル
９：通常Ｐウエル
１１，１１ａ，１１ｂ：ＬＯＣＯＳ酸化膜
１５ｓ，１７ｓ，２９ｓ，３１ｓ：ソース
１５ｄ，１７ｄ，２９ｄ，３１ｄ：ドレイン
１５ｇ，１７ｇ，２９ｇ，３１ｇ：ゲート電極
１５ox，１７ox，２９ox，３１ox：ゲート酸化膜
１５：通常のＰｃｈトランジスタ
１７：通常のＮｃｈトランジスタ
１９：ＣＭＯＳロジック回路
２１：Ｎウエル
２３：Ｐウエル
２５：Ｐ型低濃度拡散層
２７：Ｎ型低濃度拡散層
２９：ＬＯＣＯＳオフセットＰｃｈトランジスタ
３１：ＬＯＣＯＳオフセットＮｃｈトランジスタ
１００：Ｐ型基板
１０１：ディープＮウェル（ＤＮＷ）
１０２ｏｘ：絶縁膜
１０２ｇ：ゲート電極
２００：Ｐ型基板
２０１：ディープ−Ｎウェル
２０２ｓ：ソース
２０２ｇ：ゲート電極
２０２ｄ：ドレイン
２０３：Ｐ−領域（ＬＤＤ：Ｌigtly Ｄoped Ｄrain）
２０４：チャネル領域
２０６：Ｎ−ウェル
２０８：Ｐ−ウェル
３００：昇圧回路
３０１：制御回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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