(57)【要約】【課題】  電圧電流変換回路の抵抗値のばらつきを抑えることで、電圧制御発振器の発振周波数のばらつきを低減するＰＬＬ回路を提供する。【解決手段】  電圧電流変換回路５０は可変抵抗回路４と、リミット回路５と、カレント比調整回路６を備えて構成される。可変抵抗回路４を内蔵することで抵抗を内蔵した場合のプロセスばらつきを制御でき、かつ内蔵することで、外付抵抗端子の寄生容量の影響を受けずに済み、ＰＬＬループ帯域の影響を受けない高帯域で応答可能な電圧電流変換回路が実現できる。この可変抵抗回路４にＣＭＯＳ可変抵抗を用いることで連続的な抵抗値調整を可能とする。【選択図】  図１
2007060588.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と出力信号の位相を比較する位相比較器と、該位相比較器の出力信号から制御電圧を取り出すフィルタと、該フィルタから出力される制御電圧に基づいた周波数を有する信号を発振する電圧制御発振器と、を備えたＰＬＬ回路において、
前記電圧制御発振器は、前記制御電圧を電流に変換する電圧電流変換器と、該電圧電流変換器より出力される出力電流に対応した電流源を有し、リング状に接続された１以上の差動インバータ回路を有する電流制御型発振器とを備え、前記電圧電流変換器は前記出力電流を決定する可変抵抗回路を備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記可変抵抗回路はＣＭＯＳ型トランジスタにより構成され、当該ＣＭＯＳ型トランジスタのプロセスばらつきに応じて該ＣＭＯＳ型トランジスタのゲート電圧を調整することにより、当該可変抵抗回路の可変抵抗値を調整することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記可変抵抗回路は、更に１以上の固定抵抗器を備えることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記可変抵抗回路は、基準電圧の変動に応じて前記ＣＭＯＳ型トランジスタのゲート電圧を制御するリファレンス回路を備え、前記プロセスばらつきの変動を受けない一定の抵抗値を決定することを特徴とする請求項２又は３に記載のＰＬＬ回路。
【請求項５】
前記電圧電流変換回路は、前記プロセスばらつきに応じて前記フィルタより供給される電圧が所定の値以上になったときに、前記電圧制御発振器の発振周波数の上限を制限するリミット回路を備えることを特徴とする請求項２乃至４の何れか一項に記載のＰＬＬ回路。
【請求項６】
前記リミット回路は、前記制御電圧の入力端子と並列に接続した複数のＭＯＳ型トランジスタを備えたことを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
前記リミット回路は、前記制御電圧の入力端子と並列に接続した複数の抵抗を備えたことを特徴とする請求項５記載のＰＬＬ回路。
【請求項８】
前記電圧電流変換回路は、前記プロセスばらつきの変動に応じて供給する前記出力電流の電流値を、カレント比を変えることで調整するカレント比調整回路を備えたことを特徴とする請求項５乃至７の何れか一項に記載のＰＬＬ回路。
【請求項９】
前記電圧電流変換回路は、前記プロセスばらつきの変動に応じて供給する前記出力電流の電流値を調整するために、前記可変抵抗回路の抵抗値を決定する定電圧源の値を調整する定電圧調整回路を備えたことを特徴とする請求項５又は７に記載のＰＬＬ回路。
【請求項１０】
前記定電圧調整回路は、複数のブリーダ抵抗と、該ブリーダ抵抗により分圧された電圧を選択するセレクタと、を備えることを特徴とする請求項９に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、さらに詳しくは、広範囲な発振可能周波数範囲を必要とする電圧電流変換回路が使用される電圧制御型発振器を備えたＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来から基準周波数に位相を引き込むための回路としてＰＬＬ回路が使用される。図１３は従来のＰＬＬ回路の基本構成を示すブロック図である。このＰＬＬ回路１５０は、基準信号Ｆｒと出力信号Ｆｖの位相を比較する位相比較器１０１と、位相比較１０１より出力された信号の直流分を取り出すＬＰＦ１０２と、その直流電圧に応じて周波数が変動する電圧制御発振器（ＶＣＯ）１０３を備えて構成される。
次にＰＬＬ回路１５０の各動作を説明する。基準信号Ｆｒと電圧制御発振器１０３の出力信号Ｆｖを位相比較器１０１に入力して誤差分を出力する。この後ＬＰＦ１０２で位相比較器１０１より出力された信号の直流分を取り出し、制御電圧ＶＣＯＩＮを出力する。これらが構成ループの繰り返しによって電圧制御発振器１０３の出力信号は基準信号に正確に合わせることができる。
図１４は電圧制御発振器の基本構成を示すブロック図である。電圧制御発振器１０３はＬＰＦ１０２より入力される制御電圧ＶＣＯＩＮに応じて電流を出力する電圧電流変換回路１３１と、その電流に応じた発振周波数を出力する電流制御発振器１３２により構成される。
図１５は電圧電流変換回路１３１の従来例を示す図である。ＬＰＦ１０２より入力される制御電圧ＶＣＯＩＮをゲートに印加されたＮＭＯＳトランジスタＭ０のソース側は抵抗Ｒ０を介して接地され、ドレイン側はＰｃｈトランジスタＭ１と抵抗Ｒ１に接続されている。ＰＭＯＳＭ１にはＭ０に流れる電流とＲ１に流れる電流の和が流れ、Ｍ１のゲート電圧をＭ２に印加し、Ｍ２に流れる電流をＭ３、Ｍ４、Ｍ５のＭＯＳトランジスタによるカレントミラーで折り返し、電流制御発振器１３２の制御ノードＰＧ、ＮＧを形成する。
図１８は上記の電圧電流変換特性を示した図である。縦軸はＢＩＡＳ電流を示し、横軸はＶＣＯＩＮ電圧を示す。このグラフから従来はｆｆ（符号１４０）、ｔｙｐ（符号１４１）、ｓｓ（符号１４２）がＶＣＯＩＮの変化と共にバラツキが発生しているのが解る。
【０００３】
図１６は従来の電圧電流変換回路を示す図である。ＶＣＯ制御電圧ＶＣＯＩＮを一方の入力端子に入力された演算増幅回路ＡＭＰの出力は、ＰＭＯＳトランジスタＭ０のゲートに与えられており、ＰＭＯＳトランジスタＭ０のドレインが抵抗Ｒ０を介して接地され、ソースは電源に接続されている。Ｍ０とＲ０の接続点はＡＭＰのもう一方の入力端子に接続され帰還ループを形成する。この回路は抵抗Ｒ０の両端に入力端子ＶＣＯＩＮに印加される電圧と同じ電圧を印加させて出力端子に電流を発生させるものである。Ｍ０に流れる電流ＩｏｕｔはＩｏｕｔ＝ＶＣＯＩＮ／Ｒ０となり入力電圧に比例した電流を取り出すことができる。ＰＯＳトランジスタＭ１はＰＭＯＳトランジスタＭ０と等しいゲート電圧を与えることでＭ０に流れる電流と等しい電流を流す。
図１７は差動増幅回路で構成した電流制御発振器の従来回路の一例を示す図である。電圧電流変換回路１３１より入力される電流ＩｏｕｔがＭ３、Ｍ４、Ｍ５のＭＯＳトランジスタによるカレントミラーで折り返し、電流制御発振回路１３２のＰｃｈ制御ノードＰＧ及びＮｃｈ制御ノードＮＧを形成し、差動増幅回路で構成されたリング発振器１３２の発振周波数を制御する。
以上のような電圧電流変換回路１３１の応用例として以下のような技術が開示されている。例えば特許文献１には、ＰＬＬ回路において発振回路のバイアス制御電圧が一方の入力端子に入力されるアンプの出力を抵抗を介して接地されたトランジスタのゲートに与え、そのトランジスタと抵抗の接続点がアンプのもう一方の入力端子に接続され帰還ループを形成することで線形性をよくする技術が開示されている。
また特許文献２として、固定抵抗素子をマトリックス上におき、外部からの制御信号に応じて抵抗値の制御を行いバイアス回路の抵抗を可変とし抵抗プロセスのバラツキを抑える技術について開示されている。
【特許文献１】特開２０００−５９１８１公報
【特許文献２】特開２００２−１１１４９０公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術ではＰＬＬの電圧制御発振器（ＶＣＯ）の発振周波数は電圧電流変換回路１３１及び電流制御発振器１３２夫々のプロセスばらつき、温度ばらつき、電源ばらつきにより変動する。中でもプロセスばらつきによる変動はＶＣＯ１０３の必要とされる発振周波数が高周波になるほど顕著になる。ＳＬＯＷスピードのワースト条件では仕様に必要なロックレンジを満たすことが難しくなり、一方ＨＩＧＨスピードのワースト条件ではオーバーレンジによるＰＬＬの帰還ループのデッドロックという問題がある。加えて光メディア書き込みクロック発生用ＰＬＬではＣＡＶ対応のため、広い範囲のロックレンジを満たしつつ低速から高速にかけて一定のＶＣＯゲインを実現することが課題となる。
即ち、電圧電流変換回路１３１の従来例である図１５及び図１６の回路の課題として、使用する抵抗に内蔵ＰＯＬＹ抵抗を使用した場合、抵抗値がプロセスばらつきによる変動、温度ばらつきによる変動をうけ±２０％変動し、電圧電流変換特性に影響を及ぼすことが問題である。
また内蔵ＰＯＬＹ抵抗使用による抵抗ばらつきの解決法としては、ばらつきの少ない外付け抵抗を使用することが考えられるが、外付け抵抗を用いることによる部品点数の増加というデメリットがあり、又図１６のように差動増幅回路の帰還ループで外付け抵抗を使用する場合には、外付け抵抗端子Ｐの寄生容量により、負帰還回路の帯域が低下し、ＰＬＬループ帯域の影響を受ける場合がある。
また特許文献１等の技術を使用しても、線形性の向上に寄与するが、内部抵抗のばらつきの影響を受けるといった問題がある。
本発明は、かかる課題に鑑み、電圧電流変換回路の抵抗値のばらつきを抑えることで、電圧制御発振器の発振周波数のばらつきを低減するＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明はかかる課題を解決するために、請求項１は、基準信号と出力信号の位相を比較する位相比較器と、該位相比較器の出力信号から制御電圧を取り出すフィルタと、該フィルタから出力される制御電圧に基づいた周波数を有する信号を発振する電圧制御発振器と、を備えたＰＬＬ回路において、前記電圧制御発振器は、前記制御電圧を電流に変換する電圧電流変換器と、該電圧電流変換器より出力される出力電流に対応した電流源を有し、リング状に接続された１以上の差動インバータ回路を有する電流制御型発振器とを備え、前記電圧電流変換器は前記出力電流を決定する可変抵抗回路を備えたことを特徴とする。
本発明の電圧電流変換回路は、出力電流を決定する可変抵抗回路を有し、プロセスばらつきを低減させるものである。そうすることによりプロセスばらつきの影響を受けないな制御電流を得ることができる。
請求項２は、前記可変抵抗回路はＣＭＯＳ型トランジスタにより構成され、当該ＣＭＯＳ型トランジスタのプロセスばらつきに応じて該ＣＭＯＳ型トランジスタのゲート電圧を調整することにより、当該可変抵抗回路の可変抵抗値を調整することを特徴とする。
可変抵抗回路はプロセスばらつきによるＭＯＳ抵抗値の変動を、抵抗を構成するＭＯＳのゲート電圧を調整することで常に一定の抵抗値にすることができる。
請求項３は、前記可変抵抗回路は、更に１以上の固定抵抗器を備えることを特徴とする。
可変抵抗回路ＭＯＳ抵抗と固定抵抗を備えることで可変抵抗全体のダイナミックレンジをより大きくとることも可能である。
請求項４は、前記可変抵抗回路は、基準電圧の変動に応じて前記ＣＭＯＳ型トランジスタのゲート電圧を制御するリファレンス回路を備え、前記プロセスばらつきの変動を受けない一定の抵抗値を決定することを特徴とする。
可変抵抗回路は、定電圧源と定電圧源に連動する定電流源によりプロセスばらつきの変動を受けない一定の抵抗値を生成することができ、その結果ＶＣＯのゲインの変動を抑えることができる。
【０００６】
請求項５は、前記電圧電流変換回路は、前記プロセスばらつきに応じて前記フィルタより供給される電圧が所定の値以上になったときに、前記電圧制御発振器の発振周波数の上限を制限するリミット回路を備えることを特徴とする。
ＭＯＳ型トランジスタをダイオードと接続した素子をつなぐことでリミット電圧を形成し、制御電圧の入力端子と並列に接続したリミット入力端子に入力させる。これにより制御電圧がリミット電圧以下では線形性の電圧電流変換特性が得られるが、リミット電圧以上のときは入力電圧にリミットがかかり、リミット電圧以上に応じた発振は行われない。
請求項６は、前記リミット回路は、前記制御電圧の入力端子と並列に接続した複数のＭＯＳ型トランジスタを備えたことを特徴とする。
リミット電圧を制御電圧の入力端子と並列に接続したリミット入力端子に入力させることにより、制御電圧がリミット電圧以下では線形性の電圧電流変換特性が得られる。
請求項７は、前記リミット回路は、前記制御電圧の入力端子と並列に接続した複数の抵抗を備えたことを特徴とする。
ＭＯＳトランジスタの代わりに抵抗を使用した素子によりリミット電圧を形成することができる。
請求項８は、前記電圧電流変換回路は、前記プロセスばらつきの変動に応じて供給する前記出力電流の電流値を、カレント比を変えることで調整するカレント比調整回路を備えたことを特徴とする。
基準電圧とアンプを用いた負帰還回路にて制御された電流を受けるゲート箇所に、のカレント比調整回路を付加することで、ＣＭＯＳ可変抵抗に流す定電流値を変更可能にすることができ、それにより可変抵抗を調整しプロセス変動によらず一定のＶＣＯゲインを実現することが可能となる。
請求項９は、前記電圧電流変換回路は、前記プロセスばらつきの変動に応じて供給する前記出力電流の電流値を調整するために、前記可変抵抗回路の抵抗値を決定する定電圧源の値を調整する定電圧調整回路を備えたことを特徴とする。
リファレンス回路に印可する基準電圧を変更することができる定電圧調整回路を付加することによって、ＣＭＯＳ可変抵抗の抵抗値を調整し、プロセス変動によらず一定のＶＣＯゲインを実現することが可能となる。
請求項１０は、前記定電圧調整回路は、複数のブリーダ抵抗と、該ブリーダ抵抗により分圧された電圧を選択するセレクタと、を備えることを特徴とする。
基準電圧に１以上Ｎ個の抵抗を直列接続し、抵抗分圧によって各抵抗のＮ個の接続点からＮ種類の電圧値を取り出しＮ個定電圧制御セレクタで所望の定電圧を得る。
【発明の効果】
【０００７】
請求項１の発明によれば、ＰＬＬの電圧電流変換回路が、プロセス変動を受けない可変抵抗を使用することで、プロセスばらつきの影響を受けない制御電流を得ることができる。
また請求項２では、ＰＬＬの電圧電流変換回路が、プロセスのばらつきに応じてゲート電圧の調整により抵抗値を調整可能な複数のＣＭＯＳ型トランジスタおよび複数の固定抵抗を備えるＰＬＬ回路においては、ＣＭＯＳトランジスタ及び複数の固定抵抗を備えることで連続的な抵抗値を決定することができ固定抵抗のみを用いるより高い分解能で抵抗値を決めることができる。
また請求項３では、ＰＬＬの電圧電流変換回路が、１以上の複数固定抵抗を備えるので、正確な制御が可能となる。
また請求項４では、ＰＬＬの電圧電流変換回路が、基準電圧の変動に応じてＣＭＯＳ型トランジスタのゲート電圧を制御するリファレンス回路を備えるので、プロセスばらつきの変動を受けない一定の抵抗値を決定することができ、プロセスばらつきの影響を受けない制御電流を得ることができる。
また請求項５では、ＰＬＬの電圧電流変換回路が、プロセスばらつきに応じてループフィルタより供給される電圧が所定の値以上になったときに電圧制御発振器の発振周波数の上限を制限するリミット回路を備えるので、ＰＬＬの異常発振、すなわちデッドロックを回避することができる。
【０００８】
また請求項６では、ＰＬＬの電圧電流変換回路が、制御電圧の入力端子と並列に接続した複数のＭＯＳ型トランジスタを有するので、正確なレファレンス回路を持ち、より正確な制御が可能となる。
また請求項７では、ＰＬＬの電圧電流変換回路が、制御電圧の入力端子と並列に接続した複数の抵抗を有するので、正確なレファレンス回路を持ち、より正確な制御が可能となる。
また請求項８では、ＰＬＬの電圧電流変換回路が、プロセスばらつきの変動に応じて供給する前記出力電流の電流値を、カレント比を変えることで調整するカレント比調整回路を有するので、抵抗値のばらつきに加え、プロセスのばらつきを抑制することが可能となる。
また請求項９では、ＰＬＬの電圧電流変換回路が、プロセスばらつきの変動に応じて供給する出力電流の電流値を調整するために、可変抵抗回路の抵抗値を決定する定電圧源の値を変え、抵抗値を変えることにより所定のＶＣＯゲインを得る回路を有するので、抵抗値のばらつきに加え、プロセスのばらつきを抑制することが可能となる。
また請求項１０では、定電圧調整回路は、複数のブリーダ抵抗と、該ブリーダ抵抗により分圧された電圧を選択するセレクタと、を備えることで、所望の定電圧を容易に得ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図１は本発明の実施形態に係る電圧電流変換回路の構成ブロック図である。電圧電流変換回路５０は可変抵抗回路４と、リミット回路５と、カレント比調整回路６を備えて構成される。可変抵抗回路４を内蔵することで抵抗を内蔵した場合のプロセスばらつきを制御でき、かつ内蔵することで、外付抵抗端子の寄生容量の影響を受けずに済み、ＰＬＬループ帯域の影響を受けない高帯域で応答可能な電圧電流変換回路が実現できる。この可変抵抗回路４にＣＭＯＳ可変抵抗を用いることで連続的な抵抗値調整を可能とする。またプロセスばらつきに影響されない精度の良い定電流源を用いることができればより精度のよい抵抗値調整を行うことができる。又リミット回路５を付加することで、各ワースト条件に応じたロックレンジを取り出すことが可能である。そしてまたカレント比調整回路６を付加することで、ＶＣＯリングのプロセスバラツキによる変動に応じて供給する制御電流値についてカレント比を変えることで調整し、プロセス変動によらず一定のＶＣＯゲインを実現することができる。
図２は可変抵抗回路の内部回路の図である。図２を参照して可変抵抗回路４について説明する。次に図２を参照して可変抵抗回路４に関する説明をする。基準電圧ＶＣＯＩＮをＡＭＰ１の一方の入力端子に入力し、ＡＭＰ１の出力をＮＭＯＳトランジスタＭ０のゲート側に接続し、そのトランジスタＭ０とＣＭＯＳ可変抵抗回路４１のトランジスタＭ７の接続点がアンプのもう一方の入力端子に接続され、電流値をＩ０とする負帰還ループ形成する。このＭ７の動作点及び抵抗値を決定する回路は、次のように構成する。即ち、基準電圧をＡＭＰ２の一方の入力端子に入力し、ＡＭＰ２の出力を上記の定電流回路より生成された電流源がドレイン側に接続されたトランジスタのゲートに与え、そのトランジスタのドレインと基準電圧の変動に連動した電流源の接続点がＡＭＰ２のもう一方の入力端子に接続され、電流値をＩ１とする負帰還ループを形成することで基準電圧の変動に応じて一定の抵抗値を決定するように、ＣＭＯＳ可変抵抗Ｍ６のゲート電圧を制御するリファレンス回路４２を形成する。Ｍ６のゲート電圧と等しい電圧をモニタし、ＣＭＯＳ可変抵抗回路４１のトランジスタＭ７のゲートに印加することで、トランジスタＭ７は可変抵抗回路として働き抵抗値を決定する。そしてバイアス制御電圧の帰還ループで用いるＣＭＯＳ可変抵抗回路４１の抵抗値を決定する。ここで上記電流源は基準電圧の変動に追随する定電流源であることが必要である。
【００１０】
図３は基準電圧の変動に追随する電流源の定電流回路である。図３の定電流回路について説明する。基準電圧ＶｒｅｆをＡｍｐの一方の入力端子に入力し、Ａｍｐの出力を外付け抵抗Ｒを介して接地されたＮＭＯＳトランジスタＭ０のゲートに与え、Ｍ０のソースと抵抗Ｒの接続点はＡｍｐのもう一方の入力端子に接続され負帰還ループを形成する。これによりＭ０に流れる電流は外付け抵抗Ｒと基準電圧Ｖｒｅｆにより決定される。そしてＭ０をカレントミラーとして構成したＰＭＯＳトランジスタＭ１、Ｍ２を介してレファレンス回路４２に供給する。
図４はリミット回路５と差動アンプ入力段の構成を示す回路図である。ＭＯＳ型トランジスタＭ０、Ｍ１、Ｍ２をダイオードと接続した素子をつなぐことでリミット電圧Ｖｌｉｍｉｔを形成し、制御電圧ＶＣＯＩＮの入力端子と並列に接続したリミット入力端子に入力させる。これによりＶＣＯＩＮがリミット電圧Ｖｌｉｍｉｔ以下では線形性の電圧電流変換特性が得られるが、リミット電圧Ｖｌｉｍｉｔ以上のときは入力電圧にリミットがかかり、リミット電圧Ｖｌｉｍｉｔ以上に応じた発振は行われない。尚この時、ＭＯＳトランジスタＭ０、Ｍ１、Ｍ２の代わりに抵抗Ｒ０、Ｒ１を使用した素子によりリミット電圧を形成しても良い（図５参照）。
【００１１】
図６は可変抵抗回路の一例を示す図である。ＣＭＯＳ可変抵抗回路４１のもう一つの構成として図６を採り上げる。可変抵抗は固定抵抗と併用することもできる。併用することでダイナミックレンジを稼ぐことができる。並列に接続したＮＭＯＳ可変抵抗Ｍ０及びＭ１のソース側はグランドに接地し、ドレイン側は固定ＰＯＬＹ抵抗Ｒ０と直列に接続した抵抗素子となる。ＮＭＯＳＭ５はソース側をグランド接地し、ドレイン側をＰＭＯＳ  Ｍ６のゲート及びドレインに接続し、ゲート側をＡｍｐ側に接続する。ＰＭＯＳ  Ｍ６のソースは電源接地され、ＰＭＯＳトランジスタＭ６よりカレントミラー接続をされたＰＭＯＳＭ７のドレイン側はＰＭＯＳトランジスタＭ４のソース側と可変抵抗トランジスタＭ０のゲート側に接続されている。Ｍ７と同じくＭ６よりカレントミラー接続されたＭ８のドレイン側は可変抵抗トランジスタＭ１のゲートとダイオード接続されたＰＭＯＳＭ３のソース側に接続される。Ｍ４のドレインはグランドに接続される。
基準電圧ＶＣＯＩＮをＡｍｐの一方の入力端子に入力し、アンプの出力をトランジスタのゲートＭ５に与え、ＣＭＯＳ可変抵抗Ｍ０、Ｍ１と直列に接続された抵抗Ｒ０の他端と定電流源の接続点がアンプのもう一方の入力端子に接続され帰還ループを形成する。
次に図６の構成の作用を説明する。可変抵抗Ｍ０のゲートにＰＭＯＳトランジスタＭ４のドレインが接続し、Ｍ０のゲート可変抵抗ＮＭＯＳ  Ｍ０及び可変抵抗ＮＭＯＳＭ１と固定抵抗Ｒ０の接続点とＰＭＯＳトランジスタ  Ｍ４のゲートが接続することにより、可変抵抗と固定抵抗の接続点の電圧電流特性を比例とすることで図２に記載の可変抵抗回路４１全体の電圧電流特性を比例とし、かつプロセス変動によらず、抵抗値を一定値にすることができる。
この可変抵抗回路４１を使った電圧電流変換回路の電圧電流特性を示したのが図７である。図７では明らかにｆｆ、ｔｙｐ、ｓｓ共に殆どばらつきなく変化しているのが解る。
【００１２】
図８は本発明の第二の実施形態に係る可変抵抗回路の内部回路の図である。図１の第一の実施形態におけるカレント比調整回路６を用いてカレント比を変えることで、ＶＣＯリングのプロセスバラツキによる変動に応じて供給する制御電流値を調整するのと同様の効果を以下の方法によって実現可能である。
図８の本発明の実施形態において、リファレンス回路４２に印可するＶｒｅｆを変更することできる定電圧調整回路４３を付加することによって、ＣＭＯＳ可変抵抗Ｒ０及びＲ１の抵抗値を調整し、プロセス変動によらず一定のＶＣＯゲインを実現することが可能である。
図９は図８の定電圧調整回路４３の実施例を示す図である。定電圧Ｖｒｅｆに１以上Ｎ個の抵抗Ｒ０、Ｒ１・・・ＲＮを直列接続し、抵抗分圧によって各抵抗のＮ個の接続点からＮ種類の電圧値を取り出し、定電圧制御セレクタ（ＳＥＬ１〜ＳＥＬＮ）４４で所望の定電圧を得る。
図１０は本発明の第三の実施形態に係る可変抵抗回路の内部回路の図である。図１の第一の実施形態におけるカレント比調整回路６を用いるのと同様の効果を以下の方法によって実現可能である。図１０の本発明の実施形態において、リファレンス回路４２に印可するＶｒｅｆを変更することできる定電流調整回路４５を付加することによってＣＭＯＳ可変抵抗Ｒ０及びＲ１の抵抗値を調整し、プロセス変動によらず一定のＶＣＯゲインを実現することが可能である。
図１１は図１０の定電流調整回路４５の第一の実施例を示す図である。図１０のＣＭＯＳ可変抵抗４２及びリファレンス回路４１に供給する定電流回路において、基準抵抗Ｖｒｅｆを定電圧調整回路４３によって変更し、供給電流を調整することが可能である。
図１２は図１０の定電流調整回路４５の第二の実施例を示す図である。図１２においてＶｒｅｆとＡｍｐを用いた負帰還回路にて制御された電流を受けるＭ２のゲート箇所にカレント比調整回路６を付加することで、図６に示すＣＭＯＳ可変抵抗回路に流す定電流値を変更可能にすることができ、それにより可変抵抗を調整しプロセス変動によらず一定のＶＣＯゲインを実現することが可能である。
【００１３】
以上の通り本発明によれば、位相比較器と、ループフィルタと、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、電圧電流変換回路より出力される出力電流に対応した電流源を有し、リング状に接続された１以上の差動インバータ回路を有する電圧制御発振器とを備えたＰＬＬ回路において、電圧電流変換回路は出力電流を決定する可変抵抗回路４を有し、プロセスばらつきを低減させるものである。そうすることによりプロセスばらつきの影響を受けない制御電流を得ることができる。
このとき可変抵抗回路４はプロセスばらつきによるＭＯＳ抵抗値の変動を、抵抗を構成するＭＯＳのゲート電圧を調整することで常に一定の抵抗値にすることができる。又、可変抵抗回路４と固定抵抗Ｒ０を備えることで可変抵抗全体のダイナミックレンジをより大きくとることも可能である。
また可変抵抗回路４は、定電圧源と定電圧源に連動する定電流源によりプロセスばらつきの変動を受けない一定の抵抗値を生成することができ、その結果ＶＣＯのゲインの変動を抑えることができる。
さらに電圧電流変換回路は、プロセスばらつきの変動に応じて供給する出力電流の電流値をカレント比を変えることで調整するカレント比調整回路６を有することで、ＶＣＯリングが広範囲のロックレンジで一定のゲインを保持できるようになるので、プロセスの変動によらず一定のＶＣＯゲインを得ることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る電圧電流変換回路の構成ブロック図である。
【図２】可変抵抗回路の内部回路の図である。
【図３】基準電圧の変動に追随する電流源の定電流回路である。
【図４】リミット回路と差動アンプ入力段の構成を示す回路図である。
【図５】リミット回路の一例を示す図である。
【図６】可変抵抗回路の一例を示す図である。
【図７】電圧電流変換回路のＩＶ特性を示す図である。
【図８】本発明の第二の実施形態に係る可変抵抗回路の内部回路の図である。
【図９】図８の定電圧調整回路の実施例を示す図である。
【図１０】本発明の第三の実施形態に係る可変抵抗回路の内部回路の図である。
【図１１】図１０の定電流調整回路の第一の実施例を示す図である。
【図１２】図１０の定電流調整回路４５の第二の実施例を示す図である。
【図１３】従来のＰＬＬ回路の基本構成を示すブロック図である。
【図１４】電圧制御発振器の基本構成を示すブロック図である。
【図１５】電圧電流変換回路１３１の従来例を示す図である。
【図１６】従来の電圧電流変換回路を示す図である。
【図１７】差動増幅回路で構成した電流制御発振器の従来回路の一例を示す図である。
【図１８】従来の電圧電流変換特性を示した図である。
【符号の説明】
【００１５】
４  可変抵抗回路、５  リミット回路、６  カレント比調整回路、５０  電圧電流変換回路、１０１  位相比較器、１０２  ＬＰＦ、１０３  電圧制御発振器（ＶＣＯ）、１５０  ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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