(57)【要約】【課題】  パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供する。【解決手段】  ホスト装置１０は、スレーブ装置１２とパケットの送受信を行う場合、データバス１０４への出力モードに、オープンドレイン出力期間を設定し、スレーブ装置１２とパケットの送受信を開始後に、オープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う。【選択図】      図２
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【特許請求の範囲】
【請求項１】
出力するクロックに同期してスレーブ装置にバスを介してパケットの送受信が可能な情報処理装置であって、
前記スレーブ装置とパケットの送受信を行う場合、前記バスへの出力モードに、オープンドレインモードで通信を行うオープンドレイン出力期間を設定し、記憶する記憶手段と、
前記スレーブ装置とパケットの送受信を開始後に、前記記憶手段に記憶されたオープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う切り換え手段と、
を具備することを特徴とする情報処理装置。
【請求項２】
請求項１に記載の情報処理装置において、
前記オープンドレイン出力期間は、前記スレーブ装置と送受信するパケットが重複するプロトコル期間であることを特徴とする情報処理装置。
【請求項３】
請求項１に記載の情報処理装置において、
前記切り換え手段によってオープンドレインモードに切り換える場合、前記通信に用いられるクロック周波数を、前記切り換えに同期して所定のクロック周波数に設定することを特徴とする情報処理装置。
【請求項４】
請求項１に記載の情報処理装置において、
前記切り換えに同期して前記クロック周波数を分周した分周クロック周波数を生成し、前記オープンドレインモードで通信を行う場合は、前記分周クロック周波数を基準クロックとして前記パケットの送受信を行うことを特徴とする情報処理装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の情報処理装置において、
前記オープンドレインモードで通信を行っている場合に、前記スレーブ装置と送受信したパケット同士が衝突した場合、前記バスの信号レベルと前記バスに出力すべき信号レベルとの異差を検出し、検出された信号レベルの異差情報に基づいて、前記バスの優先的使用権情報を設定する制御手段をさらに具備することを特徴とする情報処理装置。
【請求項６】
請求項５に記載の情報処理装置において、
前記バスの優先的使用権情報に基づいて、前記スレーブ装置または当該情報処理装置は、前記パケットを優先的に送信することを特徴とする情報処理装置。
【請求項７】
請求項５に記載の情報処理装置において、
前記バスの優先的使用権情報に基づいて、前記スレーブ装置または当該情報処理装置は、前記パケットを再送信することを特徴とする情報処理装置。
【請求項８】
請求項５に記載の情報処理装置において、
前記スレーブ装置または当該情報処理装置は、前記信号レベルの異差情報を受信すると、前記パケットの送信を中止することを特徴とする情報処理装置。
【請求項９】
請求項１に記載の情報処理装置において、
前記スレーブ装置は、当該情報処理装置に着脱可能に内蔵することを特徴とする情報処理装置。
【請求項１０】
請求項９に記載の情報処理装置において、
前記スレーブ装置は、メモカードであることを特徴とする情報処理装置。
【請求項１１】
出力するクロックに同期してスレーブ装置にバスを介してパケットの送受信が可能な情報処理装置の制御方法であって、
前記スレーブ装置とパケットの送受信を行う場合、前記バスへの出力モードに、オープンドレインモードで通信を行うオープンドレイン出力期間を設定し、記憶手段に記憶する記憶ステップと、
前記スレーブ装置とパケットの送受信を開始後に、前記記憶手段に記憶されたオープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う切り換えステップと、
を含むことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータのような情報処理装置および同装置の動作を制御する制御方法に関する。
【背景技術】
【０００２】
近年、コンピュータのような情報処理装置等で用いられるMultiMedia Card Systemにおいては、コマンドとレスポンスの出力関係は、コマンドとレスポンスの出力が互いに重複しないようにプロトコル上定められている。このようなシステムにおいては、コンピュータであるホストに接続されたメモリカード側が、レスポンスパケット相当のパケットをホスト側からのコマンドパケットに関わりなく出力しようとする機能を追加する場合、ホスト側からのコマンドパケットと、メモリカード側からのレスポンスパケット相当のパケットとが衝突する可能性がある。メモリカードおよびホストからの互いのパケットが衝突した場合は、メモリカードおよびホストからの出力は、プッシュプル出力方式で出力している（非特許文献１参照）。
【非特許文献１】MultiMedia Card System Specification  CMD2
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述した技術では、メモリカードおよびホストからの互いのパケットが衝突した場合、メモリカードおよびホストからの出力は、プッシュプル出力方式で出力しているため、パケットの衝突検出が容易でないという問題がある。
【０００４】
本発明は上述の事情を考慮してなされたものであり、パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本願発明の一態様によれば、出力するクロックに同期してスレーブ装置にバスを介してパケットの送受信が可能な情報処理装置であって、前記スレーブ装置とパケットの送受信を行う場合、前記バスへの出力モードに、オープンドレインモードで通信を行うオープンドレイン出力期間を設定し、記憶する記憶手段と、前記スレーブ装置とパケットの送受信を開始後に、前記記憶手段に記憶されたオープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う切り換え手段と、を具備することを特徴とする情報処理装置が提供される。
【発明の効果】
【０００６】
本発明によれば、パケット衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供することを目的とする。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。
【０００８】
（第１実施形態）
図１には、本発明の第１実施形態に係る情報処理装置のシステム構成図が示されている。この情報処理装置は、バッテリ駆動可能なノートブック型コンピュータ（以下、ホスト装置と称す）１０として実現されている。
【０００９】
図１に示すように、ホスト装置１０は、コンピュータ本体と、ディスプレイユニット２０とから構成されている。ディスプレイユニット２０にはＬＣＤ（Liquid Crystal Display）からなる表示装置が組み込まれており、そのＬＣＤの表示画面２１はディスプレイユニット２０のほぼ中央に位置されている。
【００１０】
ディスプレイユニット２０は、ホスト装置１０に対して解放位置と閉塞位置との間を回動自在に取り付けられている。ホスト装置１０の本体側は薄い箱形の筐体を有しており、その上面にはパワーボタン２２、キーボード２３、パームレスト上にはタッチパッド２４、および左右２つのボタン２４ａ、２４ｂ、内蔵型ＤＶＤ−ＲＯＭドライブ２５、カードリーダー２６等が配置されている。
【００１１】
なお、カードリーダー２６は、フラッシュメモリカード等のメモリカードを装着してホスト装置１０で読み取りを可能にするためのカードリーダーであり、当該カードリーダー２６にメモリカードを装着した状態で、以下、スレーブ装置と定義する。また、メモリカード単体をスレーブ装置として定義することも可能である。なお、ホスト装置１０は、スレーブ装置を内蔵しているが、外部装置として外付けで接続することもできる。
【００１２】
図２は、ホスト装置１０にスレーブ装置１２が接続された状態の構成を示したブロック図である。
【００１３】
ホスト装置１０は、インターフェース制御手段１１を備えている。また、スレーブ装置１２も同様にインターフェース制御手段１３を備えている。
【００１４】
ホスト装置１０のインターフェース制御手段１１は、クロック信号（バスクロック）１０３をスレーブ装置１２のインターフェース制御手段１３に送信している。また、ホスト装置１０のインターフェース制御手段１１とスレーブ装置１２のインターフェース制御手段１３とは、データバス１０４で接続されており、データバス１０４を介し、クロック信号１０３に同期して、ホスト装置１０のインターフェース制御手段１１とスレーブ装置１２のインターフェース制御手段１３とのデータパケットの送受信が行われている。なお、データバス１０４は、抵抗１４を介し、適当な電圧（電源電圧ＶＤＤ１５）でプルアップされているものとする。
【００１５】
次に、図３は、上述したデータパケットの一例を示した模式図である。
【００１６】
当該データパケットは、８ビット（Bit Positionが、７〜０）のデータから構成されている。
【００１７】
第１ビット１１１は、データパケットの開始を示している（Description:start）。Bit Positionは、７である。第２ビット１１２は、ホストとスレーブの識別子を示している（Description:id）。Bit Positionは、６である。第３〜７ビットは、データフィールドを示している（Description:data）。Bit Positionは、５〜１である。第８ビットは、パケットの終了を示している（Description:end）。Bit Positionは、０である。
【００１８】
次に、図４は、マルチスレーブ方式（１つのホスト装置に対し、複数のスレーブ装置が接続されているシステム）で用いられるデータパケットの一例を示した模式図である。
【００１９】
当該データパケットは、１６ビット（Bit Positionが、１５〜０）のデータから構成されている。
【００２０】
第１ビット１１１ａは、データパケットの開始を示している（Description:start）。Bit Positionは、１５である。第２〜８ビット１１２ａは、ホストとスレーブの識別子を示している（Description:id）。Bit Positionは、１４〜９である。第９〜１５ビットは、データフィールドを示している（Description:data）。Bit Positionは、８〜１である。第１６ビットは、パケットの終了を示している（Description:end）。Bit Positionは、０である。
【００２１】
なお、本実施形態では、図２、３で示したホスト装置とスレーブ装置とが一対一で対応する形態について説明するが、図４に示したデータパケット等を用いることにより、マルチスレーブ方式においても実施が可能である。
【００２２】
図５は、ホスト装置１０のインターフェース制御手段１１の構成を示したブロック図である。
【００２３】
ホスト装置１０のインターフェース制御手段１１は、以下のように構成されている。
【００２４】
送信すべきパケットデータ１０５ａを書き込む送信データレジスタ２００、送信すべきパケットデータ１０５ａを送信データレジスタ２００から受信すると、ホスト装置１０が備えるＣＰＵ（Central Processing Unit）等からのパケット出力指示信号１０６ａに基づいて、プッシュプル出力ドライバ（以下、ＰＰ出力と称す）またはオープンドレイン出力ドライバ（以下、ＯＤ出力と称す）のいずれかを用いて、クロック信号１０３に同期させてデータバス１０４にパケットデータを送信するバス出力制御部２０１、データ差異信号を解析し、バス出力制御部２０１に出力するプロトコル解析部２０２、プロトコル解析部２０２から受信したデータを記憶し、パケットデータ１０８ａとして出力する受信データレジスタ２０３、入力レシーバ２０４、非出力に於いてハイインピーダンス状態を保つＰＰ出力ドライバ２０６、非出力に於いてハイインピーダンス状態を保つＯＤ出力ドライバ２０７、出力すべきクロック信号１０３に同期させてデータバス１０４にパケットデータを送信する出力ドライバ２０８から構成されている。
【００２５】
バス出力制御部２０１は、送信すべきパケットデータ１０５ａが送信データレジスタ２００に書き込まれると、非出力に於いてハイインピーダンス状態を保つＰＰ出力ドライバ２０６または非出力に於いてハイインピーダンス状態を保つＯＤ出力ドライバ２０７の任意どちらか用いて、出力ドライバ２０８で出力すべきクロック信号１０３に同期させて、データバス１０４にパケットデータを送信する。また、バス出力制御部２０１は、ＯＤ出力期間中は、プロトコル解析部２０２にＯＤ出力信号を出力する。さらに、バス出力制御部２０１は、プロトコル解析部２０２からのデータ差異信号を受け取った場合は、該パケットデータの送信を中止する。
【００２６】
プロトコル解析部２０２は、クロック信号１０３に同期して入力レシーバ２０４からのデータを解析する。プロトコル解析部２０２は、データバス１０４を介して送受信されるデータパケットを識別し、識別されたデータパケットを受信データレジスタ２０３に記憶する。記憶されたパケットデータは、ホスト装置１０にパケットデータ１０８ａとして送信する。
【００２７】
さらに、プロトコル解析部２０２は、バス出力制御部２０１からのＯＤ出力信号が出力されている場合は、バス出力制御部２０１のＯＤ出力ドライバ２０７のコントロールで想定されるデータバス１０４上での信号レベルと、入力レシーバ２０４からの信号レベルとを比較したデータ差異信号をバス出力制御部２０１に出力する。
【００２８】
図６は、スレーブ装置１２のインターフェース制御手段１３の構成を示したブロック図である。
【００２９】
スレーブ装置１２のインターフェース制御手段１３は、以下のように構成されている。
【００３０】
送信すべきパケットデータ１０５ｂを書き込む送信データレジスタ２００ａ、送信すべきパケットデータ１０５ｂを送信データレジスタ２００ａから受信すると、スレーブ装置１２が備えるＭＰＵ（Micro Processing Unit）等からのパケット出力指示信号１０６ｂに基づいて（データ受信完了信号１０７ｂをＭＰＵ等に送信し）、プッシュプル出力ドライバまたはオープンドレイン出力ドライバのいずれかを用いて、入力ドライバ３０８からのクロック信号１０３に同期させてデータバス１０４にパケットデータを送信するバス出力制御部２０１ａ、データ差異信号を解析し、バス出力制御部２０１ａに出力するプロトコル解析部２０２ａ、プロトコル解析部２０２ａから受信したデータを記憶し、パケットデータ１０８ｂとして出力する受信データレジスタ２０３ａ、入力レシーバ２０４ａ、非出力に於いてハイインピーダンス状態を保つＰＰ出力ドライバ２０６ａ、非出力に於いてハイインピーダンス状態を保つＯＤ出力ドライバ２０７ａ、クロック信号１０３を入力する入力ドライバ３０８から構成されている。
【００３１】
バス出力制御部２０１ａは、送信すべきパケットデータ１０５ｂが送信データレジスタ２００ａに書き込まれると、非出力に於いてハイインピーダンス状態を保つＰＰ出力ドライバ２０６ａまたは非出力に於いてハイインピーダンス状態を保つＯＤ出力ドライバ２０７ａの任意どちらか用いて、入力ドライバ３０８からのクロック信号１０３に同期させて、データバス１０４にパケットデータを送信する。また、バス出力制御部２０１ａは、ＯＤ出力期間中は、プロトコル解析部２０２ａにＯＤ出力信号を出力する。さらに、バス出力制御部２０１ａは、プロトコル解析部２０２ａからのデータ差異信号を受け取った場合は、該パケットデータの送信を中止する。
【００３２】
プロトコル解析部２０２ａは、クロック信号１０３に同期して入力レシーバ２０４ａからのデータを解析する。プロトコル解析部２０２ａは、データバス１０４を介して送受信されるデータパケットを識別し、識別されたデータパケットを受信データレジスタ２０３ａに記憶する。記憶されたパケットデータは、スレーブ装置１２にパケットデータ１０８ｂとして送信する。
【００３３】
さらに、プロトコル解析部２０２ａは、バス出力制御部２０１ａからのＯＤ出力信号が出力されている場合は、バス出力制御部２０１ａのＯＤ出力ドライバ２０７ａのコントロールで想定されるデータバス１０４上での信号レベルと、入力レシーバ２０４ａからの信号レベルとを比較したデータ差異信号をバス出力制御部２０１ａに出力する。
【００３４】
次に、本発明の情報処理装置を適用した情報処理装置の制御方法について説明する。
【００３５】
図７は、情報処理装置の制御方法について示したフローチャートである。また、図８は、データ通信を行うプロトコルの一例を示した模式図である。なお、図８では、ＰＰ出力期間（Push Pull mode）、ＯＤ出力期間（Open Drain mode）、ホスト装置１０の出力（Host Output）、スレーブ装置１２の出力（Device Output）、クロック信号（CLK）１０３、データパケット（DAT）、データ本体（Data）、スタートビット（S=0）、エンドビット（E=1）、ホストＩＤ（Di=1）、スレーブＩＤ（Dv=0）、クロック信号に同期した制御データ（Z）とする。
【００３６】
バス出力制御部２０１は、出力モード情報としてＯＤ出力期間を設定、記憶する（図７のステップＳ１）。そして、送信すべきパケットデータ１０５ａを送信データレジスタ２００が受信すると（図７のステップＳ１）、送信データレジスタ２００へ受信したパケットデータ１０５ａを書き込む（図７のステップＳ２）。バス出力制御部２０１は、ｎを０に設定する（図７のステップＳ３）。
【００３７】
次に、バス出力制御部２０１は、ホスト装置１０が備えるＣＰＵ（Central Processing Unit）等からのパケット出力指示信号１０６ａを受信すると、データ受信完了信号１０７ａをＣＰＵ等（以下、ＣＰＵと称す）に送信し、この時点において設定されている出力モードが、ＰＰ出力期間またはＯＤ出力期間のいずれかであるかを判別する（図７のステップＳ４）。例えば、図８に示すように、ＰＰ出力期間（Push Pull mode）および、ＯＤ出力期間（Open Drain mode）が設定されている。
【００３８】
なお、ＰＰ出力期間とＯＤ出力期間との切り替えは、ＣＰＵが指示する。また、ＰＰ出力期間とＯＤ出力期間との切り替え時は、クロック信号１０３を分周した分周クロックである制御信号Ｚ（倍のクロック周波数）を挿入することによって、クロック周波数が遅い状態と同様の状態となるようにしている。
【００３９】
バス出力制御部２０１は、ステップＳ４で、設定された出力モード情報を参照し、ＯＤ出力期間であると判別すると（図７のステップＳ４のＹＥＳ）、クロック信号１０３を分周した分周クロック信号の立ち下がりに同期してＯＤ出力ドライバから送信パケットのｎビット目を出力する（図７のステップＳ５）。
【００４０】
次に、プロトコル解析部２０２は、分周クロック信号の立ち上がりに同期して入力レシーバ２０４からのデータをラッチして、入力レシーバ２０４からのデータとＯＤ出力ドライバ２０７からのデータとを比較し（図７のステップＳ６）、入力レシーバ２０４からのデータとＯＤ出力ドライバ２０７からのデータとが同じである場合は（図７のステップＳ８のＹＥＳ）、ｎ＋＋＞ｍか否かを判別する。
【００４１】
ステップＳ９で、プロトコル解析部２０２によってｎ＋＋＞ｍでないと判別された場合は（図７のステップＳ９のＮＯ）、プロトコル解析部２０２は、パケットの転送の終了の通知（データ差異信号）を、受信データレジスタ２０３を介してＣＰＵに送信し（図７のステップＳ１０）、データバス１０４を解放する（図７のステップＳ１１）。
【００４２】
一方、ステップＳ４で、バス出力制御部２０１によって、ＯＤ出力期間でないと判別すると（図７のステップＳ４のＮＯ）、クロック信号１０３の立ち下がりに同期してＯＤ出力ドライバから送信パケットのｎビット目を出力（図７のステップＳ６）し、ステップＳ９に遷移する。
【００４３】
また、ステップＳ８で、プロトコル解析部２０２によって、入力レシーバ２０４からのデータとＯＤ出力ドライバ２０７からのデータとが同じでないと判別された場合は（図７のステップＳ８のＮＯ）、プロトコル解析部２０２は、パケットの転送の失敗の通知（データ差異信号）を、受信データレジスタ２０３を介してＣＰＵに送信し（図７のステップＳ１２）、ステップＳ１１に遷移する。なお、バス出力制御部２０１は、プロトコル解析部２０２からのデータ差異信号を受け取った場合は、該パケットデータの送信を中止する。
【００４４】
以上より、パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことができる。
【００４５】
また、メモリカード（スレーブ装置）側では、コマンドライン上にレスポンスパケットをコマンドの受理無しで任意タイミングに送信することができる。また、バスへの出力方式切り替えに同期して分周したクロック周波数をオープンドレイン方式で送る際の基準クロックとしてデータ送受信を行う方式をコマンドラインのみ適用し、データバス１０４はＰＰ出力で制御することで、データ転送速度を妨げること無く、同様の効果が奏することができる。
【００４６】
（その他の実施形態）
図９は、ＯＤ出力期間ではバスクロック信号を適当なクロック周波数に変えてデータ通信を行うプロトコルの一例を示した模式図である。
【００４７】
ホスト装置１０とスレーブ装置１２間でデータ通信を行う場合、上述した実施形態と同様に、ホスト装置１０とスレーブ装置１２間で予めＰＰ出力とＯＤ出力期間を設定する。ＰＰ出力期間では、ホスト装置１０がデータパケットをＰＰ出力でデータバス１０４上に送信して、所定のバスクロックサイクル内にスレーブ装置１２がデータパケットをＰＰ出力でデータバス１０４上に送信する。
【００４８】
ＯＤ出力期間では、ホスト装置１０またはスレーブ装置１２のどちらかのバス出力制御部２０１、２０１ａがプロトコル解析部２０２、２０２ａからのデータ差異信号を受け取った場合は、該パケットデータを送信を中止する。
【００４９】
但し、ＯＤ出力は高周波数になるほどバスクロック１０３周波数に同期したデータの十分なセットアップホールド期間の確保が困難となるため、ＯＤ出力期間ではホスト装置１０がバスクロックを適当な周波数に落としてデータ通信を行う。例えば、図９に示すように、制御信号Ｚを遅くなるように設定する。
【００５０】
図１０は、ホスト装置１０とスレーブ装置１２間で所定の信号を元にＰＰ出力期間とＯＤ出力期間を決める形態を示した模式図である。
【００５１】
上述した図８または図９の実施形態では、ＰＰ出力期間とＯＤ出力期間の決定をデータパケットプロトコルに基づいて決定している。本実施形態では、図１０に示すように、ホスト装置１０とスレーブ装置１２間で認知可能な所定の信号ＤＡＴ１を元にＰＰ出力期間とＯＤ出力期間を設定する。
【００５２】
ＰＰ出力期間では、ホスト装置１０からのデータパケットに対してスレーブ装置１２側がレスポンスデータパケットを出力した後はＯＤ出力期間となり、ＯＤ出力期間でスレーブ装置１２側がデータパケット後にＰＰ出力期間となるプロトコルを使用している。
【００５３】
以上説明した実施形態においても、第１実施形態と同様の効果を奏することができる。
【００５４】
また、１つのクロック信号に同期した複数のデータラインを用いて、これらのデータラインの一部または全部に上述した実施形態を適用することもできる。さらに、上述したＯＤ出力のかわりにオープンコレクタ出力を用いることもできる。
【００５５】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る情報処理装置のシステム構成図。
【図２】ホスト装置にスレーブ装置が接続された状態の構成を示したブロック図。
【図３】データパケットの一例を示した模式図。
【図４】マルチスレーブ方式で用いられるデータパケットの一例を示した模式図。
【図５】ホスト装置のインターフェース制御手段の構成を示したブロック図。
【図６】スレーブ装置のインターフェース制御手段の構成を示したブロック図。
【図７】情報処理装置の制御方法について示したフローチャート。
【図８】データ通信を行うプロトコルの一例を示した模式図。
【図９】ＯＤ出力期間ではバスクロック信号を適当なクロック周波数に変えてデータ通信を行うプロトコルの一例を示した模式図。
【図１０】ホスト装置とスレーブ装置間で所定の信号を元にＰＰ出力期間とＯＤ出力期間を決める形態を示した模式図。
【符号の説明】
【００５７】
１０…ホスト装置、１１、１３…インターフェース制御手段、１２…スレーブ装置、２６…カードリーダー、１０３…バスクロック信号、１０４…データバス、２００、２００ａ…送信データレジスタ、２０１、２０１ａ…バス出力制御部、２０２、２０２ａ…プロトコル解析部、２０３、２０３ａ…受信データレジスタ、２０４、２０４ａ…入力レシーバ、２０６、２０６ａ…ＰＰ出力ドライバ、２０７、２０７ａ…ＯＤ出力ドライバ、２０８…出力ドライバ、３０８…入力ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007011753.tif 000010
【図９】
2007011753.tif 000011
【図１０】
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