(57)【要約】【課題】ドレイン・基板間の寄生容量を軽減させる。【解決手段】充電用・放電用トランジスタとそれらのソースに接続された容量素子とを有したスイッチド・キャパシタ部を複数有し、入力信号が充電用トランジスタのドレイン各々に対して共通に入力され且つ容量素子を充電させるように接続されるとともに、放電用トランジスタのドレイン各々から容量素子を放電させて出力信号が出力されるように接続されるスイッチド・キャパシタ群と、充電用及び放電用トランジスタのゲート各々のオン・オフを制御して容量素子各々を入力信号に基づいて順次充電させるとともに、当該順次充電の際に前回充電しておいた容量素子を放電させることで出力信号を順次出力させるスイッチング制御部と、を有し、隣接する二つの前記スイッチド・キャパシタ部において、双方の充電用・放電用トランジスタ同士を隣接させ、双方の充電用・放電用トランジスタのドレインを共通させる。【選択図】  図６
2007097019.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を遅延させた出力信号を得る遅延回路において、
充電用ＭＯＳトランジスタ及び放電用ＭＯＳトランジスタと前記充電用及び前記放電用ＭＯＳトランジスタのソースに接続されて前記充電用及び前記放電用ＭＯＳトランジスタのゲートのオン・オフによって充放電がなされる容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記充電用ＭＯＳトランジスタのドレイン各々に対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記放電用ＭＯＳトランジスタのドレイン各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記充電用及び前記放電用ＭＯＳトランジスタのゲート各々のオン・オフを制御することで、前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記出力信号を順次出力させていくスイッチング制御部と、を有しており、
前記複数のスイッチド・キャパシタ部のうち隣接する二つの前記スイッチド・キャパシタ部において、双方の前記充電用ＭＯＳトランジスタ同士を隣接させるとともに双方の前記放電用ＭＯＳトランジスタ同士を隣接させ、前記双方の充電用ＭＯＳトランジスタのドレインを共通させるとともに前記双方の放電用ＭＯＳトランジスタのドレインを共通させること、
を特徴とする遅延回路。
【請求項２】
撮像された色の三原色情報を有したテレビジョン放送の映像信号に基づいて輝度信号とクロマ信号を復調し、さらに、前記輝度信号の輝度信号処理と並行して前記クロマ信号の色復調処理の過程で当該クロマ信号を二つの色差信号に復調し、前記輝度信号と前記二つの色差信号に基づいて前記複合映像信号が有する前記三原色情報を再生する映像信号処理回路において、
充電用ＭＯＳトランジスタ及び放電用ＭＯＳトランジスタと前記充電用及び前記放電用ＭＯＳトランジスタのソースに接続されて前記充電用及び前記放電用ＭＯＳトランジスタのゲートのオン・オフによって充放電がなされる容量素子とを有したスイッチド・キャパシタ部を複数有し、前記復調後の色差信号が前記充電用ＭＯＳトランジスタのドレイン各々に対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記放電用ＭＯＳトランジスタのドレイン各々から前記容量素子を放電させて前記色差信号を１Ｈ期間遅延させた信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記充電用及び前記放電用ＭＯＳトランジスタのゲート各々のオン・オフを制御することで、前記容量素子各々を前記色差信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記色差信号を１Ｈ期間遅延させた信号を順次出力させていくスイッチング制御部と、
前記１Ｈ期間遅延させる前と後の前記色差信号を加算する加算器と、
前記加算器の加算結果と前記輝度信号処理後の輝度信号とに基づいて前記三原色の情報を再生するマトリクス回路と、を有しており、さらに、
前記複数のスイッチド・キャパシタ部のうち隣接する二つの前記スイッチド・キャパシタ部において、双方の前記充電用ＭＯＳトランジスタ同士を隣接させるとともに双方の前記放電用ＭＯＳトランジスタ同士を隣接させ、前記双方の充電用ＭＯＳトランジスタのドレインを共通させるとともに前記双方の放電用ＭＯＳトランジスタのドレインを共通させること、を特徴とする映像信号処理回路。
【請求項３】
前記映像信号は、ＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）方式又はＳＥＣＡＭ（ＳＥｑｕｅｎｔｉａｌ  Ｃｏｕｌｅｕｒ  Ａ  Ｍｅｍｏｉｒｅ）方式に準拠した信号であること、を特徴とする請求項２に記載の映像信号処理回路。
【請求項４】
前記映像信号処理回路は、ＢｉＣＭＯＳプロセスによって形成された回路であること、を特徴とする請求項２又は３に記載の映像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及びそれを用いた映像信号処理回路に関する。
【背景技術】
【０００２】
世界で採用されるアナログカラーテレビ方式としては、日本や北中米で主に採用されるＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｔａｎｄａｒｄｓ  Ｃｏｍｍｉｔｔｅｅ）方式、西欧州諸国で主に採用されるＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）方式、東欧州諸国で主に採用されるＳＥＣＡＭ（ＳＥｑｕｅｎｔｉａｌ  Ｃｏｕｌｅｕｒ  Ａ  Ｍｅｍｏｉｒｅ）方式、に大別される。ＮＴＳＣ方式は、水平方向の走査線数が５２５本で毎秒３０フレームのインターレース走査であり、水平走査周波数は１５．７５ｋＨｚ、垂直走査周波数は６０Ｈｚである。ＰＡＬ方式は、水平方向の走査線数が６２５本で、走査線毎に位相を反転させた、毎秒２５フレームのインターレース走査である。ＳＥＣＡＭ方式は、水平方向の走査線数が６２５本で、毎秒２５フレームのインターレース走査である。このように、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭのいずれの方式であっても、基本的には、インターレース走査を行っており、図８に示すように、１フレームを奇数フィールドと偶数フィールドの二回に分けて走査することで、１枚の画面を伝送する。詳述すると、インターレース走査では、奇数フィールドの全走査線を１本の走査線おきに画面の上から下まで走査する。そして、奇数フィールドの最後の走査線の走査を半分で中止して、奇数フィールドの全走査線の間を埋めるように、偶数フィールドの全走査線を上から下まで走査する。
【０００３】
また、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ方式では、テレビカメラで撮像したＲ（赤）、Ｇ（緑）、Ｂ（青）の映像信号をそのままの形で送らず、その映像信号を、画面の明るさを表現する輝度信号Ｙと画面の色の濃淡度合いを表現するクロマ信号Ｃとに変換し、さらに、輝度信号Ｙとクロマ信号Ｃとを合成したコンポジット信号ＳＣを送るという方式を採用している。図９は、クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。図９（ａ）に示すクロマ信号Ｃは、Ｒ信号及びＢ信号から輝度信号Ｙを差し引いた２つの色差信号Ｒ−Ｙ、Ｂ−Ｙを互いに直交するＩ・Ｑ信号（ＮＴＳＣ方式の場合）又はＵ・Ｖ信号（ＰＡＬ方式の場合）へ変換するとともに、それらを合成して振幅変調した信号である。また、クロマ信号Ｃは、カラーバースト信号ＢＳと搬送色信号ＣＡとが含まれる。尚、カラーバースト信号ＢＳは、搬送色信号ＣＡの位相と振幅の基準とする信号であり、搬送色信号ＣＡとは、位相が色相を示すとともに振幅が彩度を示す信号である。図９（ｂ）に示す輝度信号Ｙは、水平同期信号ＨＳＹＮＣと輝度信号ＹＡとが含まれる。尚、水平同期信号ＨＳＹＮＣとは、水平方向の１本の走査線の開始を示す信号であり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間は、「１Ｈ期間（１水平走査期間：約６４μｓｅｃ）」、と呼ばれている。また、輝度信号ＹＡとは、輝度の内容を示す信号である。図９（ｃ）に示すコンポジット信号ＳＣは、図９（ａ）に示したクロマ信号Ｃと、図９（ｂ）に示した輝度信号Ｙと、を合成したものである。詳述すると、コンポジット信号ＳＣは、クロマ信号Ｃのカラーバースト信号ＢＳを、輝度信号Ｙのバックポーチへと重畳させるとともに、クロマ信号Ｃの搬送色信号ＣＡを輝度信号ＹＡに重畳させた波形となる。
【０００４】
ところで、海外用のＰＡＬ・ＳＥＣＡＭ方式では、受信側の映像信号処理回路において、アンテナで受信した映像信号より復調された色差信号Ｒ−Ｙ、Ｂ−Ｙを１Ｈ期間遅延させるとともに、その１Ｈ期間遅延させた後の信号を最新の色差信号Ｒ−Ｙ、Ｂ−Ｙと合成することによって、伝送経路での歪みを除去するとともに、ライン補正によって全走査線の色差情報を揃えることが定められている。このように１Ｈ期間遅延させるための回路（以下、１Ｈ遅延回路と称する。）としては、これまで、ＣＣＤ（Ｃｈａｒｇｅｄ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）遅延素子を用いたタイプが主流であった（例えば、以下に示す特許文献１を参照）。
【０００５】
しかしながら、１Ｈ遅延回路用のＣＣＤ遅延素子以外の映像信号処理回路は、これまで、アナログ信号を取り扱い易いバイポーラ・プロセスで専ら設計・製造されていたが、バイポーラとＣＭＯＳの両方を使える次世代のＢｉＣＭＯＳプロセスに変更すれば、ＣＣＤ遅延素子を含めて当該映像信号処理回路を１チップ化して、安価に設計・製造することが可能となる。また、１Ｈ遅延回路としては、ＣＣＤ遅延素子よりも安価であり且つこれまでアナログフィルタとして専ら利用されていた「スイッチド・キャパシタ回路」を代用することも提案されている。
【０００６】
図１０は、従来のスイッチド・キャパシタ回路を用いた遅延回路の構成を示す図である。尚、図１０に示す遅延回路は、説明を簡略化するため、スイッチド・キャパシタ部を２組分設けた構成としているが、必要な遅延時間に応じてスイッチド・キャパシタ部の数が変化することになる。
【０００７】
ＮＭＯＳトランジスタＭ１、Ｍ２は、双方のソース電極が共通接続されており、そのソース電極には容量素子Ｃ１が接続され、一組のスイッチド・キャパシタ部７０３ａを構成する。同様に、ＮＭＯＳトランジスタＭ３、Ｍ４は、双方のソース電極が共通接続されており、そのソース電極には容量素子Ｃ２が接続され、一組のスイッチド・キャパシタ部７０３ｂを構成する。尚、ＮＭＯＳトランジスタＭ１、Ｍ３のドレイン電極には遅延対象の入力電圧ＶＩＮが印加され、ＮＭＯＳトランジスタＭ２、Ｍ４のドレイン電極はボルテージフォロワ７０２の非反転入力端子へと接続される。
【０００８】
すなわち、スイッチド・キャパシタ部７０３aにおいて、ＮＭＯＳトランジスタＭ１は、入力信号ＩＮに基づいて容量素子Ｃ１を充電させる充電用ＭＯＳトランジスタとして機能し、ＮＭＯＳトランジスタＭ２は、容量素子Ｃ１を放電させて出力信号ＯＵＴを出力させる放電用トランジスタとして機能する。また、スイッチド・キャパシタ部７０３ｂにおいて、ＮＭＯＳトランジスタＭ３は、入力信号ＩＮに基づいて容量素子Ｃ２を充電させる充電用ＭＯＳトランジスタとして機能し、ＮＭＯＳトランジスタＭ４は、容量素子Ｃ２を放電させて出力信号ＯＵＴを出力させる放電用ＭＯＳトランジスタとして機能する。
【０００９】
さらに、かかる遅延回路には、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極のオン・オフを制御するためのスイッチング制御回路７０１が設けられる。尚、スイッチング制御回路７０１は、ＮＭＯＳトランジスタＭ１のゲート電極にスイッチ信号ＳＷ１を供給し、ＮＭＯＳトランジスタＭ２、Ｍ３のゲート電極にスイッチ信号ＳＷ２を供給し、ＮＭＯＳトランジスタＭ４のゲート電極にスイッチ信号ＳＷ３を供給する。かかる構成により、ボルテージフォロワ７０２において、入力電圧ＶＩＮをＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期分遅延させた出力電圧ＶＯＵＴが出力される。
【００１０】
図１１は、図１０に示した遅延回路の動作例を示すタイミングチャートである。尚、時刻Ｔ０〜Ｔ５で区切られた各期間において、入力電圧ＶＩＮのレベルがＤ０〜Ｄ４へと変動したものとする（図１１（ａ）参照）。また、時刻Ｔ０〜Ｔ５で区切られた各期間は、ＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期に対応づけられる。
【００１１】
まず、時刻Ｔ０において、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極へと供給されるスイッチ信号ＳＷ１〜ＳＷ３は、「Ｌ、Ｈ、Ｌ」となり、時刻Ｔ１まで当該状態を継続する（図１１（ｂ）〜（ｄ）参照）。すなわち、時刻Ｔ０において、ＮＭＯＳトランジスタＭ１、Ｍ４はオフ、ＮＭＯＳトランジスタＭ２、Ｍ３はオンとなり、時刻Ｔ１まで当該状態を継続する（図１１（ｅ）〜（ｇ）参照）。よって、時刻Ｔ０〜Ｔ１の期間において、ＮＭＯＳトランジスタＭ３と容量素子Ｃ２の充電経路が形成されるので、かかる期間の入力電圧ＶＩＮのレベルＤ０に応じた電荷が、ＮＭＯＳトランジスタＭ３を介して容量素子Ｃ２へと充電されることで、入力電圧ＶＩＮのレベルＤ０の情報が保持される（図１１（ｉ）参照）。一方、ＮＭＯＳトランジスタＭ２と容量素子Ｃ１の放電経路が形成されることになるが、容量素子Ｃ１にはまだ電荷が保持されておらず（図１１（ｈ）参照）、出力電圧ＶＯＵＴは不定のままである（図１１（ｊ）参照）。
【００１２】
つぎに、時刻Ｔ１において、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極へと供給されるスイッチ信号ＳＷ１〜ＳＷ３は、「Ｈ、Ｌ、Ｈ」となり、時刻Ｔ２まで当該状態を継続する（図１１（ｂ）〜（ｄ）参照）。すなわち、時刻Ｔ１において、ＮＭＯＳトランジスタＭ１、Ｍ４はオン、ＮＭＯＳトランジスタＭ２、Ｍ３はオフとなり、時刻Ｔ２まで当該状態を継続する（図１１（ｅ）〜（ｇ）参照）。よって、時刻Ｔ１〜Ｔ２の期間において、ＮＭＯＳトランジスタＭ１と容量素子Ｃ１の充電経路が形成されるので、かかる期間の入力電圧ＶＩＮのレベルＤ１に応じた電荷が、ＮＭＯＳトランジスタＭ１を介して容量素子Ｃ１へと充電されることで、入力電圧ＶＩＮのレベルＤ１の情報が保持される（図１１（ｈ）参照）。一方、ＮＭＯＳトランジスタＭ４と容量素子Ｃ２の放電経路が形成されるので、容量素子Ｃ２において保持されていた電荷が放電されることによって当該電荷に応じたレベルＤ０の入力電圧ＶＩＮが読み出されて（図１１（ｉ）参照）、ボルテージフォロワ７０２の非反転入力端子へと印加される。よって、ボルテージフォロワ７０２において、レベルＤ０の入力電圧ＶＩＮをＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期分遅延させた出力電圧ＶＯＵＴが、出力される（図１１（ｊ）参照）。そして、以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間において、以上のような動作が繰り返し行われる。
【００１３】
ところで、ＮＭＯＳトランジスタＭ１〜Ｍ４は、一般的に、図１２に示すような所謂ウェル型の断面構造を呈する。すなわち、Ｐ型シリコン基板１６上にゲート絶縁膜用の二酸化シリコン（ＳiＯ２）１４を介して多結晶ポリシリコン１３が形成され、さらに、その上にゲート１８が形成される。また、Ｐ型シリコン基板１６上にはＮ＋領域（Ｎ型不純物濃度が高い領域）１５が形成され、その上にはドレイン１７、ソース１９がそれぞれ形成される。尚、１０、１１、１２は、それぞれ、ドレイン１７、ゲート１８、ソース１９から引き出されたドレイン電極、ゲート電極、ソース電極である。一方、ＰＭＯＳトランジスタの場合は、図１２に示したＮＭＯＳトランジスタ各部の導電型を反転したものとなる。
【００１４】
図１３は、図１２に示したＮＭＯＳトランジスタの一般的な断面構造を用いて、図１０に示した遅延回路を構成するスイッチド・キャパシタ回路部（ＮＭＯＳトランジスタＭ１〜Ｍ４）のレイアウトならびに各種接続関係を説明する図である。尚、スイッチド・キャパシタ部７０３aのＰ型シリコン基板１６aと、スイッチド・キャパシタ部７０３ｂのＰ型シリコン基板１６ｃは、それぞれ分離させて図示してあるが、同一のシリコンウェハ上に形成されたものである。図１３に示すように、スイッチド・キャパシタ部７０３aにおいて、ＮＭＯＳトランジスタＭ１、Ｍ２を隣接配置させるとともに、双方のソース１９a、１９ｂとを共通させた配置としてある。同様に、スイッチド・キャパシタ部７０３ｂにおいて、ＮＭＯＳトランジスタＭ３、Ｍ４を隣接配置させるとともに、双方のソース１９ｃ、１９ｄとを共通させた配置としてある。このように、一般的には、ソース１９a、１９ｂ並びにソース１９ｃ、１９ｄを共通させた配置とすることで、レイアウト設計面での集積化を図っている。
【特許文献１】特開平９−１９１４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、ソースとＰ型シリコン基板間や、ドレインとＰ型シリコン基板間には、Ｐ型・Ｎ型と導電型が異なって隣接しているので、それぞれ寄生容量Ｃｓｂ（ソース・基板間）、Ｃｄｂ（ドレイン・基板間）が潜在的に存在する。尚、寄生容量Ｃｓｂ、Ｃｄｂは、トランジスタの幅Ｗと、ドレイン長Ｌｄを用いて、つぎの式（１）で表現される。但し、αは、トランジスタ毎に設定される係数である。  
Ｃｓｂ  ＝  Ｃｄｂ  ＝  （Ｗ＋α）×（Ｌｄ＋α）  ・・・  式（１）
【００１６】
図１３においても、スイッチド・キャパシタ部７０３aにおいて、ドレイン１７ａとＰ型シリコン基板１６ａ間には寄生容量Ｃｄｂ１が存在し、ドレイン１７ｂとＰ型シリコン基板１６ａ間には寄生容量Ｃｄｂ２が存在する。また、スイッチド・キャパシタ部７０３ｂにおいて、ドレイン１７ｃとＰ型シリコン基板１６ｂ間には寄生容量Ｃｄｂ３が存在し、ドレイン１７ｄとＰ型シリコン基板１６ｂ間には寄生容量Ｃｄｂ４が存在する。尚、ソース１９a、１９ｂとＰ型シリコン基板１６a間には寄生容量Ｃｓｂ１が存在し、同様に、ソース１９ｃ、１９ｄとＰ型シリコン基板１６ｂ間には寄生容量Ｃｓｂ２が存在するが、ソース電極１２aには容量素子Ｃ１が接続されるとともに、ソース電極１２ｃには容量素子Ｃ２が接続される。すなわち、寄生容量Ｃｓｂ１と容量素子Ｃ１が並列接続され、寄生容量Ｃｓｂ２と容量素子Ｃ２が並列接続されたといえる。ここで、容量素子Ｃ１、Ｃ２は一般的にピコ（Ｆ）オーダーであるのに対して、寄生容量Ｃｓｂ１、Ｃｓｂ２は通常フェムト（Ｆ）オーダーであるので無視しても差し支えない。よって、図１３に示す遅延回路において、ドレイン・基板間の寄生容量Ｃｄｂ１〜Ｃｄｂ４のみを考慮すればよい。
【００１７】
ここで、遅延回路として必要とする遅延時間に応じて、スイッチド・キャパシタ部７０３a、７０３ｂを数多く設ける必要があるが、この結果として、ドレイン・基板間の寄生容量Ｃｄｂ１〜Ｃｄｂ４の数が増えて、それらを並列接続させた場合の合成容量が、遅延回路の信号経路上に出現することになる。そして、この合成容量によって、遅延回路の最終的な出力波形を鈍らせるとともに、ひいては、遅延特性を悪化させるという課題が生じていた。
【課題を解決するための手段】
【００１８】
前記課題を解決するための主たる発明は、入力信号を遅延させた出力信号を得る遅延回路において、充電用ＭＯＳトランジスタ及び放電用ＭＯＳトランジスタと前記充電用及び前記放電用ＭＯＳトランジスタのソースに接続されて前記充電用及び前記放電用ＭＯＳトランジスタのゲートのオン・オフによって充放電がなされる容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記充電用ＭＯＳトランジスタのドレイン各々に対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記放電用ＭＯＳトランジスタのドレイン各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、前記充電用及び前記放電用ＭＯＳトランジスタのゲート各々のオン・オフを制御することで、前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記出力信号を順次出力させていくスイッチング制御部と、を有しており、前記複数のスイッチド・キャパシタ部のうち隣接する二つの前記スイッチド・キャパシタ部において、双方の前記充電用ＭＯＳトランジスタ同士を隣接させるとともに双方の前記放電用ＭＯＳトランジスタ同士を隣接させ、前記双方の充電用ＭＯＳトランジスタのドレインを共通させるとともに前記双方の放電用ＭＯＳトランジスタのドレインを共通させることとする。
【発明の効果】
【００１９】
本発明によれば、ドレイン・基板間の寄生容量を軽減させた、スイッチド・キャパシタを利用した遅延回路及びそれを用いた映像信号処理回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
＜テレビ受信システムの構成＞
図１は、本発明に係るテレビ受信システムの構成図である。  
チューナ１２０は、アンテナ１１０で受信したテレビジョン放送の映像信号の中から、受信対象とするチャンネルの信号を抽出した後にそれを増幅出力するフロントエンド処理回路である。尚、テレビジョン放送の映像信号は、ＰＡＬ方式又はＳＥＣＡＭ方式に準拠したものであり、テレビカメラによって撮像された色の三原色（Ｒ、Ｇ、Ｂ）情報を有する。
【００２１】
中間周波フィルタ１３０は、チューナ１２０から出力される信号から中間周波信号ＩＦのみを抽出するフィルタである。  
映像中間周波処理回路１４０は、中間周波フィルタ１３０において抽出された中間周波信号ＩＦを検波してコンポジット信号ＳＣを抽出する回路である。  
クランプ回路１５０は、映像中間周波処理回路１４０より抽出されたコンポジット信号ＳＣのペデスタルレベルを所定レベルに固定化するための回路である。  
ＹＣ分離回路１６０は、クランプ回路１５０から供給されるコンポジット信号ＳＣを、輝度信号Ｙとクロマ信号Ｃとに同期分離する回路である。  
輝度信号処理回路１７０は、ＹＣ分離回路１６０から供給される輝度信号Ｙのコントラスト調整やブランキング調整を行う回路である。
【００２２】
色信号処理回路１８０は、ＹＣ分離回路１６０から供給されるクロマ信号Ｃのチャネル毎のゲイン調整や、カラーキラー等の処理を行う回路である。  
色復調回路１９０は、主に、色信号処理回路１８０での各種処理が施されたクロマ信号Ｃ’に基づいて、色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する回路である。
【００２３】
マトリクス回路２００は、色復調回路１９０で復調された色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路１０での各種処理が施された輝度信号Ｙ’を合成して、３つのＲ信号、Ｇ信号、Ｂ信号から成る映像信号を復元する回路である。  
ＲＧＢドライバ２１０は、マトリクス回路２００から供給された３つのＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２２０に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する駆動回路である。
【００２４】
＜映像信号処理回路の構成＞
図２は、本発明の『遅延回路』の一実施形態に係る１Ｈ遅延回路４００を有したアナログカラーテレビ用の映像信号処理回路３００の構成図である。尚、映像信号処理回路３００は、ＰＡＬ方式の映像信号を主に処理対象とするものであるが、ＳＥＣＡＭデコーダ５００を外付けすることでＳＥＣＡＭ方式の映像信号についても処理可能である。尚、映像信号処理回路３００は、ＳＥＣＡＭデコーダ５００も併せて集積化する実施形態としてもよい。また、映像信号処理回路３００は、バイポーラとＣＭＯＳの両方を使えるＢｉＣＭＯＳプロセスによって設計・製造される集積回路とする。
【００２５】
映像信号処理回路３００は、図１に示したクランプ回路１５０、ＹＣ分離回路１６０、輝度信号処理回路１７０、色信号処理回路１８０、色復調回路１９０、マトリクス回路２００、ＲＧＢドライバ２１０、を１チップに集積化した場合とするが、チューナ１２０、中間周波フィルタ１３０、映像中間周波処理回路１４０を含めて１チップ化してもよい。
【００２６】
クランプ回路１５０、ＹＣ分離回路１６０、マトリクス回路２００、ＲＧＢドライバ２１０は、前述と同様であるため、説明を省略する。
【００２７】
輝度信号処理回路１７０は、遅延ライン１７１、シャープネス調整部１７２、ブラック・ストレッチ処理部１７３、コントラスト調整部１７４を有する。遅延ライン１７１は、クロマ信号Ｃの復調処理との時間差を調整すべく、輝度信号Ｙを遅延させる回路である。シャープネス調整部１７２は、輝度信号Ｙに基づく画像の輪郭補正処理を行い、ブラック・ストレッチ処理部１７３は、輝度信号Ｙに基づく画像の暗部の解像度を上げて黒つぶれを防止する処理を行い、コントラスト調整部１７４は、輝度信号Ｙに基づく画像の明暗の差を調整する処理を行う。すなわち、シャープネス調整部１７２、ブラック・ストレッチ処理部１７３、コントラスト調整部１７４は、いわゆるエフェクタとして機能する。
【００２８】
色信号処理回路１８０は、ゲイン調整部１８１、カラーキラー回路１８２を有する。ゲイン調整部１８１は、クロマ信号Ｃに含まれるカラーバースト信号ＳＣを基準として、クロマ信号Ｃをチャンネルに応じた適切なレベルに調整するための処理を行い、カラーキラー回路１８２は、白黒放送時に色復調回路１９０が働くとノイズが現れるので、カラーバースト信号ＳＣを検出して搬送色信号ＣＡを色復調回路１９０に送らないようにするための処理を行う。
【００２９】
色復調回路１９０は、同期検波回路１９１、色合い調整ＰＬＬ回路１９７、１Ｈ遅延回路４００、加算器１９８、カラークランプ回路１９９、を有する。
【００３０】
同期検波回路１９１は、ＰＡＬ方式の場合のクロマ信号Ｃを処理対象とするものであって、副搬送波信号発振器１９４において発振生成された副搬送波信号ｆｓｃと、色信号処理回路１８０から供給されたクロマ信号Ｃ’とを乗算することで同期検波を行い、色差信号Ｂ−Ｙ、Ｒ−Ｙを同時に出力する。詳述すると、副搬送波信号ｆｓｃを位相シフタ１９５によって９０°位相シフトした後、乗算器１９２においてクロマ信号Ｃ’と掛け合わせることによって、色差信号Ｂ−Ｙが検波復調される。また、乗算器１９３において、副搬送波信号ｆｓｃとクロマ信号Ｃ’と掛け合わせることで色差信号Ｒ−Ｙが検波復調される。なお、乗算器１９２、１９３でそれぞれ検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙには高調波成分が含まれている。このため、通常、ＬＰＦ１９６によってその高調波成分が取り除かれる。ここで、同期検波回路１９１において検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙと、それに対応する輝度信号Ｙの波形図の一例を図３に示しておく。
【００３１】
色合い調整用ＰＬＬ回路１９７は、ＰＬＬ回路の一部を構成する発振回路（不図示）にて生成された発振クロック信号の位相を、クロマ信号Ｃに含まれるカラーバースト信号ＳＣの位相と一致させるＰＬＬ制御を行うことによって、クロマ信号Ｃ’の色合いの調整を行うＰＬＬ回路である。
【００３２】
ＳＥＣＡＭデコーダ５００は、ＳＥＣＡＭ方式の場合のクロマ信号Ｃを処理対象とする外付け回路であって、ＹＣ分離回路１６０後のクロマ信号Ｃが供給され、そのクロマ信号Ｃから検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙを出力する。そして、この検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙは映像信号処理回路３００へと供給される。尚、ＳＥＣＡＭデコーダ５００は、ＰＡＬ方式の場合の同期検波回路１９１と異なり、ＳＥＣＡＭ方式に従って、色差信号Ｂ−Ｙ、Ｒ−Ｙを１Ｈ期間毎に交互に出力する。すなわち、ＳＥＣＡＭデコーダ５００は、色差信号Ｂ−Ｙを出力する時には色差信号Ｒ−Ｙを出力せず、また、色差信号Ｒ−Ｙを出力する時には色差信号Ｂ−Ｙを出力しない。
【００３３】
クランプ回路６００は、ＳＥＣＡＭデコーダ５００から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙを所定レベルに固定する回路である。  
スイッチ回路６０１は、同期検波回路１９１から同時に供給されるＰＡＬ方式の場合の色差信号Ｂ−Ｙ、Ｒ−Ｙ、又は、クランプ回路６００から交互に供給されるＳＥＣＡＭ方式の場合の色差信号Ｂ−Ｙ、Ｒ−Ｙのいずれか一方を、受信した映像信号のアナログカラーテレビ方式に従って選択する回路である。
【００３４】
１Ｈ遅延回路４００は、スイッチ回路６０１から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙを、１Ｈ期間（１水平走査期間：約６４μｓｅｃ）遅延させる遅延回路である。尚、１Ｈ期間は、図１１に示したとおり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間である。
【００３５】
加算器１９８は、スイッチ回路６０１から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙと、１Ｈ遅延回路４００によって１Ｈ期間遅延させた色差信号Ｂ−Ｙ、Ｒ−Ｙを加算する回路である。この加算によって、伝送経路でのクロマ信号Ｃの歪みを除去するとともに、ライン補正によって全走査線の色差情報を揃えられる。なお、加算器１９８の加算結果は、カラークランプ回路１９９において所定レベルに固定された後、マトリクス回路２００へと供給される。この結果、マトリクス回路２００は、輝度信号処理回路１７０から供給された輝度信号Ｙ’と、カラークランプ回路１９９から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙに基づいて、テレビカメラによって撮像された色の三原色（Ｒ、Ｇ、Ｂ）情報を再生する。
【００３６】
＜１Ｈ遅延回路の構成＞
図４は、１Ｈ遅延回路４００の回路構成の一例を示した図である。  
１Ｈ遅延回路４００は、スイッチド・キャパシタ群４１２と、スイッチング制御回路４１３と、を有する。尚、１Ｈ遅延回路４００は、色差信号Ｂ−Ｙ、Ｒ−Ｙそれぞれに設けられる。
【００３７】
スイッチド・キャパシタ群４１２は、充電用ＭＯＳトランジスタ及び放電用ＭＯＳトランジスタと、充電用及び放電用ＭＯＳトランジスタのソースに接続されて充電用及び放電用ＭＯＳトランジスタのゲートのオン・オフによって充放電がなされる容量素子とを有したスイッチド・キャパシタ部を１Ｈ期間に応じて複数有し、入力信号ＩＮ（色差信号Ｂ−Ｙ、Ｒ−Ｙ）が、充電用ＭＯＳトランジスタのドレイン各々に対して共通に入力され且つ容量素子を充電させるように接続されるとともに、放電用ＭＯＳトランジスタのドレイン各々から容量素子を放電させて、入力信号ＩＮを１Ｈ期間遅延させた出力信号ＯＵＴ（色差信号Ｂ−Ｙ、Ｒ−Ｙ）が出力される。
【００３８】
尚、図４に示すスイッチド・キャパシタ群４１２は、充電用及び放電用ＭＯＳトランジスタとしてＮＭＯＳトランジスタ（Ｎ１〜Ｎ８）を採用し、スイッチド・キャパシタ部としては、いわゆるスイッチド・キャパシタ部（４１０ａ〜４１０ｄ）を採用したものである。尚、スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）は、１Ｈ期間に応じた数分設けられる。例えば、１Ｈ期間を“６４μｓｅｃ”、１組のスイッチド・キャパシタ部（４１０ａ〜４１０ｄ）の各々の遅延時間を“０．２５μｓｅｃ”とした場合、スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）の段数は“２５７段”分必要となる。
【００３９】
例えば、スイッチド・キャパシタ部４１０ａは、充電用ＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ１と、放電用ＭＯＳトランジスタとしてのＮＭＯＳトランジスタＮ２と、一つの容量素子Ｃ１と、を有する。ＮＭＯＳトランジスタＮ１、Ｎ２の双方のソース電極が共通接続されるとともに、その共通接続部には容量素子Ｃ１が接続される。ＮＭＯＳトランジスタＮ１のドレイン電極へ入力信号ＩＮを供給し、ＮＭＯＳトランジスタＮ１をオンさせる場合にはＮＭＯＳトランジスタＮ２をオフさせて、容量素子Ｃ１では入力信号ＩＮに応じて適切に充電がなされる。一方、ＮＭＯＳトランジスタＮ２をオンさせる場合にはＮＭＯＳトランジスタＮ１をオフさせて、容量素子Ｃ１では適切に放電がなされて、ＮＭＯＳトランジスタＮ２のドレイン電極から出力信号ＯＵＴを得る。
【００４０】
尚、スイッチド・キャパシタ部４１０ａの後段のスイッチド・キャパシタ部４１０ｂ〜４１０ｄについても同様の構成・動作である。すなわち、スイッチド・キャパシタ部４１０ａ〜４１０ｄでは、各々の充電用ＭＯＳトランジスタに該当するＮＭＯＳトランジスタＮ１、Ｎ４、Ｎ５、Ｎ８の各ドレイン電極を共通に接続させて、スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々に入力信号ＩＮを順次入力させるようにする。また、スイッチド・キャパシタ部４１０ａ〜４１０ｄでは、各々の放電用ＭＯＳトランジスタに該当するＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ６、Ｎ７の各ドレイン電極とボルテージフォロワ４１１の非反転入力端子を共通に接続させて、スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々から、入力信号ＩＮを１Ｈ期間遅延させた出力信号ＯＵＴが順次得られるようにする。
【００４１】
スイッチング制御回路４１３は、本発明の『スイッチング制御部』の一実施形態である。すなわち、スイッチング制御回路４１３は、スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８の各々のゲートのオン・オフを制御することで、スイッチド・キャパシタ部４１０ａ〜４１０ｄが有する容量素子Ｃ１〜Ｃ４の各々を、入力信号ＩＮに基づいて順次充電させていく。また、容量素子Ｃ１〜Ｃ４の順次充電の際には、一スイッチング周期前に充電しておいた容量素子Ｃ１〜Ｃ４のいずれか一つを放電させることで、スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々から出力信号ＯＵＴを順次出力させていく。
【００４２】
尚、スイッチング制御回路４１３は、例えば、Ｄ型フリップフロップ素子を多段接続したシフトレジスタによって構成することができる。スイッチング制御回路４１３は、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期が設定されたシフトクロック信号ＳＣＫが入力される毎にトリガ信号Ｔ（シリアル入力信号）の１ショットパルスを順次シフトしていくことで、ＮＭＯＳトランジスタＮ１〜Ｎ８を順次オン・オフさせるスイッチング信号ＳＷ０〜ＳＷ４を生成する。
【００４３】
＜１Ｈ遅延回路の動作＞
図５に示すタイミングチャートに基づいて、図４に示した１Ｈ遅延回路４００の動作例を説明する。
【００４４】
まず、スイッチング制御回路４１３では、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間毎に、順にＬレベルからＨレベルへとシフトとするスイッチング信号ＳＷ０〜ＳＷ４を出力する（図５（ｂ）〜（ｆ）を参照）。尚、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期を定めるものである。また、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期は、入力信号ＩＮの遅延時間である１Ｈ期間に設定されてある。ゆえに、尚、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、１Ｈ期間に対応する。
【００４５】
つぎに、スイッチド・キャパシタ群４１２では、スイッチド・キャパシタ部４１０ａ〜４１０ｄに対して入力信号ＩＮ（色差信号Ｒ−Ｙ、Ｂ−Ｙ）が入力された場合とする。尚、入力信号ＩＮのレベルは、時刻Ｔ０〜Ｔ１の期間ではＤ０、時刻Ｔ１〜Ｔ２ではＤ１、・・・、時刻Ｔ４〜Ｔ５ではＤ５、へと変化した場合とする（図５（ａ）参照）。
【００４６】
まず、時刻Ｔ０〜Ｔ１の期間において、スイッチング制御回路４１３から供給されたスイッチング信号ＳＷ０〜ＳＷ４のうち、スイッチング信号ＳＷ０のみがＨレベル、その他のスイッチング信号ＳＷ１〜ＳＷ４はＬレベルのままである（図５（ｂ）〜（ｆ）参照）。よって、時刻Ｔ０〜時刻Ｔ１の期間では、スイッチド・キャパシタ部４１０ａのＮＭＯＳトランジスタＮ１がオンとなり、残りのＮＭＯＳトランジスタＮ２〜Ｎ８は全てオフである（図５（ｇ）〜（ｋ）参照）。このため、時刻Ｔ０〜Ｔ１の期間では、スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ１と容量素子Ｃ１の充電経路が形成されることになるため、入力信号ＩＮのレベルＤ０に応じた電荷が容量素子Ｃ１へと充電され、入力信号ＩＮのレベルＤ０の情報が容量素子Ｃ１へと保持される（図５（ｌ）参照）。
【００４７】
つぎに、時刻Ｔ１〜Ｔ２の期間において、スイッチング制御回路４１３から供給されたスイッチング信号ＳＷ０〜ＳＷ４のうち、スイッチング信号ＳＷ１のみがＨレベルであり、その他のスイッチング信号ＳＷ０、ＳＷ２〜ＳＷ４はＬレベルのままである（図５（ｂ）〜（ｆ）参照）。よって、時刻Ｔ１〜時刻Ｔ２の期間では、スイッチド・キャパシタ部４１０ａのＮＭＯＳトランジスタＮ２とスイッチド・キャパシタ部４１０ｂのＮＭＯＳトランジスタＮ４がオンとなり、残りのＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５〜Ｎ８は全てオフである（図５（ｇ）〜（ｋ）参照）。このため、時刻Ｔ１〜Ｔ２の期間では、スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ２と容量素子Ｃ１の放電経路が形成されて容量素子Ｃ１に保持しておいた電荷が放電されることで、入力信号ＩＮのレベルＤ０が容量素子Ｃ１から読み出されて、ボルテージフォロワ４１１の非反転入力端子へと入力される。この結果、ボルテージフォロワ４１１からレベルＤ０の入力信号ＩＮが出力される（図５（ｐ）参照）。また、時刻Ｔ１〜Ｔ２の期間では、スイッチド・キャパシタ部４１０ｂにおいて、ＮＭＯＳトランジスタＮ４と容量素子Ｃ２の充電経路が形成されて入力信号ＩＮのレベルＤ１に応じた電荷が容量素子Ｃ２へと充電されることで、入力信号ＩＮのレベルＤ１の情報が容量素子Ｃ２へと保持される（図５（ｍ）参照）。
【００４８】
以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間においても、同様の動作が行われる。
【００４９】
＜スイッチド・キャパシタ群のレイアウト設計＞
図６は、図１２に示したＮＭＯＳトランジスタの一般的な断面構造を用いて、図４に示した本発明に係るスイッチング・キャパシタ群４１２のうち、ＮＭＯＳトランジスタＮ１〜Ｎ８のレイアウトならびに各種接続関係を説明する図である。尚、Ｐ型シリコン基板１６a、１６ｂ、１６ｄ、１６ｆは、それぞれ分離させて図示してあるが、同一のシリコンウェハ上に形成されたものである。
【００５０】
まず、スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ１は、所謂ウェル型の断面構造を呈している。すなわち、Ｐ型シリコン基板１６ａ上には、ゲート絶縁膜用の二酸化シリコン（ＳiＯ２）等を介してゲート１８ａが形成され、そのゲート１８ａからゲート電極１１ａが引き出される。また、Ｐ型シリコン基板１６ａ上にはＮ＋領域（Ｎ型不純物濃度が高い領域）が形成され、その上にはドレイン１７ａ、ソース１９ａがそれぞれ形成される。そして、ドレイン１７ａ、ソース１９ａからは、ドレイン電極１０ａ、ソース電極１２ａが引き出される。ここで、ゲート電極１１ａにはスイッチング制御回路４１３からスイッチング信号ＳＷ０が供給され、ドレイン電極１０ａには入力信号ＩＮが供給される。また、ＮＭＯＳトランジスタＮ１、Ｎ２の共通のソース電極１２ａには容量素子Ｃ１が接続される。一方、ＮＭＯＳトランジスタＮ２では、ＮＭＯＳトランジスタＮ３と共通のＰ型シリコン基板１６ｂ上に、ドレイン１７ｂ、ゲート１８ｂ、ソース１９ｂ、が形成されるとともに、それぞれからドレイン電極１０ｂ、ゲート電極１１ｂ、ソース電極１２ａが引き出される。尚、ソース電極１２ａは、ＮＭＯＳトランジスタＮ１、Ｎ２において共通させてある。ここで、ゲート電極１１ｂにはスイッチング制御回路４１３からスイッチング信号ＳＷ１が供給され、ドレイン電極１０ｂから出力信号ＯＵＴが出力される。
【００５１】
つぎに、スイッチド・キャパシタ部４１０ｂにおいて、ＮＭＯＳトランジスタＮ３では、Ｐ型シリコン基板１６ｂ上に、ドレイン１７ｃ、ゲート１８ｃ、ソース１９ｃが形成されるとともに、それぞれからドレイン電極１０ｂ、ゲート電極１１ｃ、ソース電極１２ｃが引き出される。尚、ドレイン電極１０ｂは、ＮＭＯＳトランジスタＮ２、Ｎ３で共通させてある。ここで、ゲート電極１１ｃにはスイッチング制御回路４１３からスイッチング信号ＳＷ２が供給され、ドレイン電極１０ｂから出力信号ＯＵＴが出力される。また、ＮＭＯＳトランジスタＮ３、Ｎ４の共通のソース電極１２ｃには容量素子Ｃ２が接続される。一方、ＮＭＯＳトランジスタＮ４では、ＮＭＯＳトランジスタＮ５と共通のＰ型シリコン基板１６ｄ上に、ドレイン１７ｄ、ゲート１８ｄ、ソース１９ｄ、が形成されるとともに、それぞれからドレイン電極１０ｄ、ゲート電極１１ｄ、ソース電極１２ｃが引き出される。尚、ソース電極１２ｃは、ＮＭＯＳトランジスタＮ３、Ｎ４で共通させてある。ここで、ゲート電極１１ｄにはスイッチング制御回路４１３からスイッチング信号ＳＷ１が供給され、ドレイン電極１０ｄには入力信号ＩＮが供給される。
【００５２】
つぎに、スイッチド・キャパシタ部４１０ｃにおいて、ＮＭＯＳトランジスタＮ５では、Ｐ型シリコン基板１６ｄ上に、ドレイン１７ｅ、ゲート１８ｅ、ソース１９ｅが形成されるとともに、それぞれからドレイン電極１０ｄ、ゲート電極１１ｅ、ソース電極１２ｅが引き出される。尚、ドレイン電極１０ｄは、ＮＭＯＳトランジスタＮ４、Ｎ５で共通させてある。ここで、ゲート電極１１ｅにはスイッチング制御回路４１３からスイッチング信号ＳＷ２が供給され、ドレイン電極１０ｄには入力信号ＩＮが供給される。また、ＮＭＯＳトランジスタＮ５、Ｎ６の共通のソース電極１２ｅには容量素子Ｃ３が接続される。一方、ＮＭＯＳトランジスタＮ６では、ＮＭＯＳトランジスタＮ７と共通のＰ型シリコン基板１６ｆ上に、ドレイン１７ｆ、ゲート１８ｆ、ソース１９ｆ、が形成されるとともに、それぞれからドレイン電極１０ｆ、ゲート電極１１ｆ、ソース電極１２ｅが引き出される。尚、ソース電極１２ｅは、ＮＭＯＳトランジスタＮ５、Ｎ６で共通させてある。ここで、ゲート電極１１ｆにはスイッチング制御回路４１３からスイッチング信号ＳＷ３が供給され、ドレイン電極１０ｆからは出力信号ＯＵＴが出力される。
【００５３】
ところで、隣接する二つのスイッチド・キャパシタ部４１０a、４１０ｂにおいて、スイッチド・キャパシタ部４１０ａの放電用ＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ２と、スイッチド・キャパシタ部４１０ｂの放電用ＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ３とを隣接配置させてある。さらに、ＮＭＯＳトランジスタＮ２、Ｎ３の双方のドレイン１７ｂ、１７ｃを共通させた配置としてある。また、同様に、隣接する二つのスイッチド・キャパシタ部４１０ｂ、４１０ｃにおいて、スイッチド・キャパシタ部４１０ｂの充電用ＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ４と、スイッチド・キャパシタ部４１０ｃの充電用ＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ５とを隣接配置させてある。さらに、ＮＭＯＳトランジスタＮ４、Ｎ５の双方のドレイン１７ｄ、１７ｅを共通させた配置としてある。
【００５４】
この結果、スイッチド・キャパシタ部４１０ａ、４１０ｂ、４１０ｃにおいて、ドレイン・基板間の寄生容量Ｃｄｂとしては、ＮＭＯＳトランジスタＮ１のドレイン１７ａとＰ型シリコン基板１６ａ間の寄生容量Ｃｄｂ１、ＮＭＯＳトランジスタＮ２、Ｎ３で共通とさせたドレイン（１７ｂ、１７ｃ）とＰ型シリコン基板１６ｂ間の寄生容量Ｃｄｂ２、ＮＭＯＳトランジスタＮ４、Ｎ５で共通とさせたドレイン（１７ｄ、１７ｅ）とＰ型シリコン基板１６ｄ間の寄生容量Ｃｄｂ３、ＮＭＯＳトランジスタＮ６、Ｎ７で共通させたドレイン（１７ｆ、１７ｇ）とＰ型シリコン基板１６ｆ間の寄生容量Ｃｄｂ４が存在する。尚、寄生容量Ｃｄｂ１、Ｃｄｂ３は、スイッチド・キャパシタ群４１２の入力側に出現し、寄生容量Ｃｄｂ２、Ｃｄｂ４は、スイッチド・キャパシタ群４１２の出力側に出現する。
【００５５】
このように、スイッチド・キャパシタ群４１２のレイアウト設計をすることで、ＮＭＯＳトランジスタＮ１〜Ｎ８の全てにドレイン・基板間の寄生容量Ｃｄｂが生じ得ない。すなわち、隣接する二つのスイッチド・キャパシタ部において、共に放電用ＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ２、Ｎ３の双方のドレインを共通させることや、共に充電用ＭＯＳトランジスタとして機能するＮＭＯＳトランジスタＮ４、Ｎ５の双方のドレインを共通させることで、その分、スイッチド・キャパシタ群４１２全体におけるドレイン・基板間の寄生容量Ｃｄｂが軽減することになる。それゆえに、スイッチド・キャパシタ群４１２の最終的な出力波形が鈍ることを回避でき、ひいては、１Ｈ遅延回路４００の遅延特性の悪化を回避することができる。
【００５６】
尚、図７は、図４に示した本発明に係るスイッチング・キャパシタ群４１２について、従来のレイアウトならびに従来の各種接続関係を示したものである。従来のレイアウトでは、例えば、スイッチド・キャパシタ部４１０ａにおいて、充電用ＭＯＳトランジスタとして機能させるＮＭＯＳトランジスタＮ１のソース１９ａと、放電用ＭＯＳトランジスタとして機能させるＮＭＯＳトランジスタＮ２のソース１９ｂを共通させる点で、本発明のレイアウトとは相違する。また、この結果、従来のレイアウトでは、一つのスイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ１のドレイン１７ａとＰ型シリコン基板１６ａ間の寄生容量Ｃｄｂ１と、ＮＭＯＳトランジスタＮ２のドレイン１７ｂとＰ型シリコン基板１６ａ間の寄生容量Ｃｄｂ２とがＮＭＯＳトランジスタ毎に存在する点で、本発明のレイアウトとは相違する。
【００５７】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係るテレビ受信システムの構成を示す図である。
【図２】本発明の一実施形態に係る映像信号処理回路の構成を示す図である。
【図３】本発明に係る色差信号Ｂ−Ｙ、Ｒ−Ｙの波形図とそれに対応する輝度信号Ｙの波形図の一例を示す図である。
【図４】本発明の一実施形態に係る１Ｈ遅延回路の構成を示す図である。
【図５】本発明の一実施形態に係る１Ｈ遅延回路の主要信号の動作タイミングを示す図である。
【図６】本発明の一実施形態に係るスイッチド・キャパシタ群のレイアウトならびに各種接続関係を示す図である。
【図７】従来の場合のスイッチド・キャパシタ群のレイアウトならびに各種接続関係を示す図である。
【図８】インターレース走査を説明するための図である。
【図９】クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。
【図１０】スイッチド・キャパシタ回路を用いた従来の遅延回路の構成を説明するための図である。
【図１１】スイッチド・キャパシタ回路を用いた従来の遅延回路の主要信号のタイミングを示す図である。
【図１２】ＮＭＯＳトランジスタの一般的な断面構造を示す図である。
【図１３】従来の遅延回路を構成するスイッチド・キャパシタ回路のレイアウトならびに各種接続関係を示す図である。
【符号の説明】
【００５９】
１０    ドレイン電極              １１    ゲート電極
１２    ソース電極                １３    多結晶ポリシリコン
１４    二酸化シリコン            １５    Ｎ＋領域
１６    Ｐ型シリコン基板          １７    ドレイン
１８    ゲート                    １９    ソース
１１０  アンテナ                  １２０  チューナ
１３０  中間周波フィルタ          １４０  映像中間周波処理回路
１５０、６００  クランプ回路      １６０  ＹＣ分離回路
１７０  輝度信号処理回路          １７１  遅延ライン
１７２  シャープネス調整部        １７３  ブラック・ストレッチ処理部
１７４  コントラスト調整部        １８０  色信号処理回路
１８１  ゲイン調整部              １８２  カラーキラー回路
１９０  色復調回路                １９１  同期検波回路
１９２、１９３  乗算器            １９４  副搬送波信号発振器
１９５  位相シフタ                １９６  ＬＰＦ
１９８  加算器                    １９９  カラークランプ回路
２００  マトリクス回路            ２１０  ＲＧＢドライバ
２２０  ディスプレイ              ３００  映像信号処理回路
４００  １Ｈ遅延回路              ４１２  スイッチド・キャパシタ群
７０１、４１３  スイッチング制御回路
７０２、４１１  ボルテージフォロワ
４１０ａ〜４１０ｄ  スイッチド・キャパシタ部
７０３ａ〜７０３ｂ  スイッチド・キャパシタ部
５００  ＳＥＣＡＭデコーダ
６００  クランプ回路
６０１  スイッチ回路
【図１】
2007097019.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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