(57)【要約】      （修正有）【課題】上部電極の電位を基板上の導電層に引き出すためのコンタクト構造を安定して形成し、特性の優れた立体型の強誘電体メモリ装置を高歩留で提供する。【解決手段】半導体記憶装置は、第１の導電層102と、第２の導電層103と、第１の絶縁膜104と、第１のプラグ106と、第２のプラグ107と、第１の開口部111及び第２の開口部112を有する第２の絶縁膜110と、第１の金属膜113と、第２の金属膜114と、第１の金属膜113上に形成された第１の容量絶縁膜115と、第２の金属膜114上に形成された第２の容量絶縁膜115と、第３の金属膜117とを備える。第２の金属膜114は、第１の開口部111が位置する側の端部と反対側の端部が第２の絶縁膜110の上面上に延伸するように形成されており、第２の金属膜114は、延伸している部分において第３の金属膜117と接続している。【選択図】図１
2007329314.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に互いに離間して形成された第１の導電層及び第２の導電層と、
前記半導体基板、前記第１の導電層及び前記第２の導電層の上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通し且つ下端が前記第１の導電層と接続する第１のプラグと、
前記第１の絶縁膜を貫通し且つ下端が前記第２の導電層と接続する第２のプラグと、
前記第１の絶縁膜の上に形成され、少なくとも前記第１のプラグの上方に位置する第１の開口部と前記第２のプラグの上方に位置する第２の開口部とを有する第２の絶縁膜と、
少なくとも前記第１の開口部の底部及び側壁部に形成され、前記第１のプラグと電気的に接続する第１の金属膜と、
少なくとも前記第２の開口部の底部及び側壁部に形成され、前記第２のプラグと電気的に接続する第２の金属膜と、
少なくとも前記第１の金属膜の上に形成された強誘電体膜よりなる第１の容量絶縁膜と、
少なくとも前記第２の金属膜の上に形成された強誘電体膜よりなる第２の容量絶縁膜と、
前記第１及び第２の容量絶縁膜の上を含んで前記第１の開口部及び前記第２の開口部を跨るように形成された第３の金属膜とを備え、
前記第２の金属膜は、前記第１の開口部が位置する側の端部と反対側の端部が前記第２の絶縁膜の上面上に延伸するように形成されており、
前記第２の金属膜は、前記第２の金属膜における延伸している部分において前記第３の金属膜と接続していることを特徴とする半導体記憶装置。
【請求項２】
前記第２の容量絶縁膜は、前記第１の開口部が位置する側の端部と反対側の端部が前記第２の絶縁膜の上面上に延伸するように形成され、前記第２の金属膜における延伸している部分を露出する第３の開口部を有しており、
前記第２の金属膜と前記第３の金属膜とは、前記第３の開口部を介して接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の導電層、前記第１のプラグ、前記第１の開口部、前記第１の金属膜、及び前記第１の容量絶縁膜よりなる第１の構造体は、前記第２の導電層、前記第２のプラグ、前記第２の開口部、前記第２の金属膜、及び前記第２の容量絶縁膜よりなる第２の構造体が位置する側とは反対側に、互いに等間隔をあけて複数形成されており、
前記複数の第１の開口部における前記第２の開口部に隣り合う一方の端部に位置する第１の開口部と前記第２の開口部との間隔は、前記複数の第１の開口部間の間隔と等しく、
前記第１の開口部の各々と前記第２の開口部とは、互いに等しい開口径を有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１のプラグと前記第１の金属膜との間、及び前記第２のプラグと前記第２の金属膜との間に、酸素バリア膜をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１の金属膜と、前記第１の容量絶縁膜と、前記第３の金属膜における前記第１の開口部を覆う部分とは、水素バリア膜によって被覆されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第２の構造体は、前記複数の第１の構造体のうちの他方の端部に位置する第１の構造体の隣りにもさらに形成されていることを特徴とする請求項３〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第１の容量絶縁膜と前記第２の容量絶縁膜は、前記第１の開口部と前記第２の開口部との間で接続していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
半導体基板上に互いに離間するように第１の導電層及び第２の導電層を形成する工程（ａ）と、
前記半導体基板、前記第１の導電層及び前記第２の導電層の上に第１の絶縁膜を形成する工程（ｂ）と、
前記第１の絶縁膜に、前記第１の絶縁膜を貫通し且つ下端が前記第１の導電層と接続する第１のプラグと、前記第１の絶縁膜を貫通し且つ下端が前記第２の導電層と接続する第２のプラグとを形成する工程（ｃ）と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｄ）と、
前記第２の絶縁膜に、前記第１のプラグの上方に位置する第１の開口部と前記第２のプラグの上方に位置する第２の開口部とを形成する工程（ｅ）と、
少なくとも前記第１の開口部の底部及び側壁部に、前記第１のプラグと電気的に接続する第１の金属膜を形成すると共に、前記第２の開口部の底部及び側壁部に、前記第１の開口部が位置する側の端部と反対側の端部が前記第２の絶縁膜の上面上にも延伸するように、前記第２のプラグと電気的に接続する第２の金属膜を形成する工程（ｆ）と、
少なくとも前記第１の金属膜の上に強誘電体膜よりなる第１の容量絶縁膜を形成すると共に、少なくとも前記第２の金属膜の上に強誘電体膜よりなる第２の容量絶縁膜を形成する工程（ｇ）と、
前記第１の容量絶縁膜及び前記第２の容量絶縁膜の上を含んで前記第１の開口部及び前記第２の開口部を跨ると共に、前記第２の金属膜における延伸している部分において前記第２の金属膜と接続するように第３の金属膜を形成する工程（ｈ）とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記工程（ｇ）は、前記第１の開口部が位置する側の端部と反対側の端部が前記第２の絶縁膜の上面上に延伸するように前記第２の容量絶縁膜を形成した後に、前記第２の容量絶縁膜に、前記第２の金属膜における延伸している部分を露出する第３の開口部を形成する工程を含み、
前記工程（ｈ）は、前記第３の開口部を介して前記第２の金属膜と接続するように前記第３の金属膜を形成する工程を含むことを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｂ）と前記工程（ｃ）との間に、前記第１のプラグを覆う第１の酸素バリア膜を形成すると共に、前記第２のプラグを覆う第２の酸素バリア膜を形成する工程をさらに備え、
前記工程（ｃ）は、前記第１の絶縁膜の上に、前記第１及び第２の酸素バリア膜を覆うように前記第２の絶縁膜を形成する工程を含むことを特徴とする請求項８又は９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｂ）と前記工程（ｃ）との間に、前記第１の絶縁膜の上に下部水素バリア膜を形成する工程と、
前記工程（ｈ）よりも後に、前記第３の金属膜の上方に上部水素バリア膜を形成する工程とをさらに備えることを特徴とする請求項８〜１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜よりなる容量絶縁膜を有する容量素子を備えた半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量の情報を高速に処理又は保存する傾向が高まる中で、半導体メモリ装置を構成する容量素子として、自発分極特性を有する強誘電体容量を用いた強誘電体メモリ装置が盛んに研究開発されている。
【０００３】
さらに集積度を高めて大容量化を実現するために、容量素子を段差状の開口部に三次元的に形成することにより、平坦部のみではなく側壁部も容量として利用する立体型容量素子を用いた強誘電体メモリ装置も盛んに開発されている。このような立体スタック型構造を用いることにより、メモリ動作に必要な絶対的容量値が二次元的に少ない面積で確保されるため、セルサイズを大幅に縮小でき、高集積化・大容量化を実現することが可能となる。
【０００４】
このような、立体スタック型容量素子において、容量素子の上部電極又は下部電極の電位を引き出すためのコンタクト構造、上部電極へのコンタクトを上層側からではなく下層側、具体的には半導体基板上に形成した導電層から接続した構造が提案されている。ただし、立体スタック型容量素子では、その構造上、上部電極の基板からの相対位置が高くなるため、高アスペクトでのコンタクト形成が要求される。立体スタック型構造の容量素子を用いる強誘電体メモリ装置では、このような高アスペクトでのコンタクト歩留を考慮した上部電極の引き出し構造が提案されている（例えば、特許文献１参照）。
【０００５】
以下、上記従来の技術に係わる半導体記憶装置について、図面を参照しながら説明する。
【０００６】
図７は、立体スタック構造の容量素子を備えた従来の半導体記憶装置の構造を示す断面図である。
【０００７】
図７に示すように、素子分離領域１１によって互いに離間して形成された第１の不純物拡散層１２と第２の不純物拡散層１３とが形成されている半導体基板１０上の全面には、第１の絶縁膜１４が形成されており、該第１の絶縁膜１４の上には第１の水素バリア膜１５が形成されている。第１の絶縁膜１４における所定の位置に設けられた開口部には、第１の不純物拡散層１２と電気的に接続する第１のコンタクトプラグ１６及び第２の不純物拡散層１３と電気的に接続する第２のコンタクトプラグ１７が形成されている。
【０００８】
第１の水素バリア膜１５の上には、第１のコンタクトプラグ１６及び第２のコンタクトプラグ１７の上面を覆うように、第１の積層導電性バリア膜１８と、該第１の積層導電性バリア膜１８と同様の構成を有する第２の積層導電性バリア膜１９とが形成されている。さらに、該第１の積層導電性バリア膜１８及び第２の積層導電性バリア膜１９とを覆う第２の絶縁膜２０には、第１の積層導電性バリア膜１８の上面を露出させる第１の開口部２１と、第２の積層導電性バリア膜１９の上面を露出させる第２の開口部２２とが形成されている。
【０００９】
第１の開口部２１の中には、下部電極２３と、強誘電体膜よりなる容量絶縁膜２４と上部電極２５とからなる容量素子が形成されている。上部電極２５は、第２の開口部２２の内部に形成されている。
【００１０】
上部電極２５の上には、第３の絶縁膜２６が全面に亘って形成されており、第３の絶縁膜２６の上には、第２の水素バリア膜２７が形成されており、さらに、該第２の水素バリア膜２７の上には第４の絶縁膜２８が形成されている。
【００１１】
このように、容量素子の上部電極２５の電位を第２のコンタクトプラグ１７及び第２の積層導電性バリア膜１９を介して、第２の不純物拡散層１３と間接的に接続するため、高アスペクト状態でのコンタクト形成の困難さが緩和される構造となっている。
【特許文献１】特開２００５−２６８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の半導体記憶装置によると、以下に示すような問題点があった。
【００１３】
一般に、強誘電体膜を用いた容量素子の上部電極又は下部電極の材料としては、強誘電体膜に対して熱的及び化学的に安定なＰｔ、Ｉｒ又はＲｕ等に代表される貴金属材料が用いられる。しかし、これらの貴金属材料は、通常ＳｉＯ２  からなる絶縁膜に対して密着性に乏しいという性質を有しているため、第２の開口部２２の側壁部、つまり、第２の絶縁膜２０上に形成された上部電極２５は、第２の開口部２２の側壁部において剥離が生じる。このため、上部電極２５の電位引き出しのためのコンタクト形成の歩留が低下するという問題点があった。
【００１４】
また、立体型容量素子が構成されている第１の開口部２１内には下部電極と容量絶縁膜とが形成されているため、上部電極２５を形成する際、第２の開口部２２と第１の開口部２１における段差被覆性が異なるため、第１の開口部２１の深さより深い第２の開口部２２に形成される上部電極２５には局所的に膜厚が薄い部分ができやすく、その部分で断線が生じやすくなる。このため、やはりコンタクト歩留を低下させてしまうという問題点があった。
【００１５】
前記に鑑み、本発明は、強誘電体膜を用いた立体型の容量素子を備えた強誘電体メモリ装置であって、上部電極の電位を引き出すためのコンタクト構造を歩留良く形成することが可能であると共に、容量素子の特性劣化を防止して優れた特性を有する半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明の一側面に係る半導体記憶装置は、半導体基板の上に互いに離間して形成された第１の導電層及び第２の導電層と、半導体基板、第１の導電層及び第２の導電層の上に形成された第１の絶縁膜と、第１の絶縁膜を貫通し且つ下端が第１の導電層と接続する第１のプラグと、第１の絶縁膜を貫通し且つ下端が第２の導電層と接続する第２のプラグと、第１の絶縁膜の上に形成され、少なくとも第１のプラグの上方に位置する第１の開口部と第２のプラグの上方に位置する第２の開口部とを有する第２の絶縁膜と、少なくとも第１の開口部の底部及び側壁部に形成され、第１のプラグと電気的に接続する第１の金属膜と、少なくとも第２の開口部の底部及び側壁部に形成され、第２のプラグと電気的に接続する第２の金属膜と、少なくとも第１の金属膜の上に形成された強誘電体膜よりなる第１の容量絶縁膜と、少なくとも第２の金属膜の上に形成された強誘電体膜よりなる第２の容量絶縁膜と、第１及び第２の容量絶縁膜の上を含んで第１の開口部及び第２の開口部を跨るように形成された第３の金属膜とを備え、第２の金属膜は、第１の開口部が位置する側の端部と反対側の端部が第２の絶縁膜の上面上に延伸するように形成されており、第２の金属膜は、第２の金属膜における延伸している部分において第３の金属膜と接続している。
【００１７】
本発明の一側面に係る半導体記憶装置によると、第１の金属膜、第１の容量絶縁膜及び第３の金属膜からなる容量素子において、第３の金属膜からなる上部電極の電位を引き出すためのコンタクト経路のうちの単層の上部電極によるコンタクト部分が、上部電極の密着性が良くない第２の絶縁膜の第２の開口部の外部で形成されているため、上部電極が剥離又は断線することが防止される。また、該コンタクト部は、第２の絶縁膜の上面に形成されているため、第３の金属膜からなる上部電極は第２の金属膜と平坦に密着しており、安定したコンタクトを得ることができる。従って、立体型の容量素子を備えた半導体記憶装置において、上部電極の電位を引き出すためのコンタクト構造を極めて歩留良く形成することができ、その結果、優れた素子特性を有する容量素子を備えた半導体記憶装置が実現される。
【００１８】
また、第２の開口部の底部及び側壁部を覆って形成された第２の金属膜、第２の容量絶縁膜及び第３の金属膜からなる構造が、第１の開口部の底部及び側壁部を覆って形成された容量素子の構造と実質的に同一になるため、上部電極からなるセルプレートの最端部に位置する容量素子を加工する際のパターン相互の周期性が維持され、セルプレート最端部に位置する容量素子の特性劣化を防止することができる。
【００１９】
本発明の一側面に係る半導体記憶装置において、第２の容量絶縁膜は、第１の開口部が位置する側の端部と反対側の端部が第２の絶縁膜の上面上に延伸するように形成され、第２の金属膜における延伸している部分を露出する第３の開口部を有しており、第２の金属膜と第３の金属膜とは、第３の開口部を介して接続されていることが好ましい。
【００２０】
このようにすると、第３の金属膜からなる上部電極の電位を引き出すためのコンタクト経路のうちの単層の上部電極によるコンタクト部分が、上部電極の密着性が良好な容量絶縁膜の内部に存在し且つ殆ど段差がない第３の開口部で形成されているため、上部電極が剥離又は断線することが効果的に防止される。
【００２１】
本発明の一側面に係る半導体記憶装置において、第１の導電層、第１のプラグ、第１の開口部、第１の金属膜、及び第１の容量絶縁膜よりなる第１の構造体は、第２の導電層、第２のプラグ、第２の開口部、第２の金属膜、及び第２の容量絶縁膜よりなる第２の構造体が位置する側とは反対側に、互いに等間隔をあけて複数形成されており、複数の第１の開口部における第２の開口部に隣り合う一方の端部に位置する第１の開口部と第２の開口部との間隔は、複数の第１の開口部間の間隔と等しく、第１の開口部の各々と第２の開口部とは、互いに等しい開口径を有していることが好ましい。
【００２２】
このようにすると、上部電極からなるセルプレートの最端部に位置する容量素子を加工する際におけるパターン相互の周期性がより高精度に維持され、セルプレート最端部に位置する容量素子の特性劣化をより確実に防止することができる。
【００２３】
本発明の一側面に係る半導体記憶装置において、第１のプラグと第１の金属膜との間、及び第２のプラグと第２の金属膜との間に、酸素バリア膜をさらに備えていることが好ましい。
【００２４】
このようにすると、強誘電体膜よりなる第１の容量絶縁膜を結晶化するために必要な酸素雰囲気中での熱処理の際に、第１のプラグ及び第２のプラグが酸化することを防止することができる。従って、上部電極の電位を引き出すためのコンタクト構造をさらに歩留良く形成することができる。
【００２５】
本発明の一側面に係る半導体記憶装置において、第１の金属膜と、第１の容量絶縁膜と、第３の金属膜における第１の開口部を覆う部分とは、水素バリア膜によって被覆されていることが好ましい。
【００２６】
このようにすると、第１の金属膜、第１の容量絶縁膜、及び第３の金属膜における第１の開口部を覆う部分からなる容量素子の特性が製造工程中の水素により劣化する事態を防止することができる。
【００２７】
本発明の一側面に係る半導体記憶装置において、第２の構造体は、複数の第１の構造体のうちの他方の端部に位置する第１の構造体の隣りにもさらに形成されていることが好ましい。
【００２８】
このようにすると、上部電極の電位を引き出す構造１個当りに接続される上部電極の抵抗成分を減少させることができるため、上部電極からなる共通セルプレートの電位を駆動させる際に上部電極の有する抵抗成分によって発生する駆動速度の遅延を効果的に防止することができ、より高速動作が可能な半導体記憶装置が実現される。
【００２９】
本発明の一側面に係る半導体記憶装置において、第１の容量絶縁膜と第２の容量絶縁膜は、第１の開口部と第２の開口部との間で接続している。
【００３０】
本発明の一側面に係る半導体記憶装置の製造方法は、半導体基板上に互いに離間するように第１の導電層及び第２の導電層を形成する工程（ａ）と、半導体基板、第１の導電層及び第２の導電層の上に第１の絶縁膜を形成する工程（ｂ）と、第１の絶縁膜に、第１の絶縁膜を貫通し且つ下端が第１の導電層と接続する第１のプラグと、第１の絶縁膜を貫通し且つ下端が第２の導電層と接続する第２のプラグとを形成する工程（ｃ）と、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｄ）と、第２の絶縁膜に、第１のプラグの上方に位置する第１の開口部と第２のプラグの上方に位置する第２の開口部とを形成する工程（ｅ）と、少なくとも第１の開口部の底部及び側壁部に、第１のプラグと電気的に接続する第１の金属膜を形成すると共に、第２の開口部の底部及び側壁部に、第１の開口部が位置する側の端部と反対側の端部が第２の絶縁膜の上面上にも延伸するように、第２のプラグと電気的に接続する第２の金属膜を形成する工程（ｆ）と、少なくとも第１の金属膜の上に強誘電体膜よりなる第１の容量絶縁膜を形成すると共に、少なくとも第２の金属膜の上に強誘電体膜よりなる第２の容量絶縁膜を形成する工程（ｇ）と、第１の容量絶縁膜及び第２の容量絶縁膜の上を含んで第１の開口部及び第２の開口部を跨ると共に、第２の金属膜における延伸している部分において第２の金属膜と接続するように第３の金属膜を形成する工程（ｈ）とを備えることを特徴としている。
【００３１】
本発明の一側面に係る半導体記憶装置の製造方法によると、第１の金属膜、第１の容量絶縁膜及び第３の金属膜からなる容量素子において、第３の金属膜からなる上部電極の電位を引き出すためのコンタクト経路のうちの単層の上部電極によるコンタクト部分を、上部電極の密着性が良くない第２の絶縁膜の第２の開口部の外部に形成しているため、上部電極が剥離又は断線することを効果的に防止することができる。従って、立体型の容量素子を備えた半導体記憶装置において、上部電極の電位を引き出すためのコンタクト構造を極めて歩留良く形成することができ、その結果、優れた素子特性を有する容量素子を備えた半導体記憶装置を実現できる。
【００３２】
また、第１の開口部又は第１の金属膜を形成すると同時に、第２の開口部又は第２の金属膜を形成するため、上部電極からなるセルプレートの最端部に位置する容量素子を加工する際のパターン相互の周期性が維持され、セルプレート最端部に位置する容量素子の特性劣化を防止することができる。
【００３３】
本発明の一側面に係る半導体記憶装置の製造方法において、工程（ｇ）は、第１の開口部が位置する側の端部と反対側の端部が第２の絶縁膜の上面上に延伸するように第２の容量絶縁膜を形成した後に、第２の容量絶縁膜に、第２の金属膜における延伸している部分を露出する第３の開口部を形成する工程を含み、工程（ｈ）は、第３の開口部を介して第２の金属膜と接続するように第３の金属膜を形成する工程を含むことが好ましい。
【００３４】
このようにすると、第３の金属膜からなる上部電極の電位を引き出すためのコンタクト経路のうちの単層の上部電極によるコンタクト部分を、上部電極の密着性が良好な容量絶縁膜の内部に存在し且つ殆ど段差がない第３の開口部に形成しているため、上部電極が剥離又は断線することを効果的に防止できる。
【００３５】
本発明の一側面に係る半導体記憶装置の製造方法において、工程（ｂ）と工程（ｃ）との間に、第１のプラグを覆う第１の酸素バリア膜を形成すると共に、第２のプラグを覆う第２の酸素バリア膜を形成する工程をさらに備え、工程（ｃ）は、第１の絶縁膜の上に、第１及び第２の酸素バリア膜を覆うように第２の絶縁膜を形成する工程を含むことが好ましい。
【００３６】
このようにすると、強誘電体膜よりなる第１の容量絶縁膜を結晶化するために必要な酸素雰囲気中での熱処理の際に、第１のプラグ及び第２のプラグが酸化することを防止することができる。従って、上部電極の電位を引き出すためのコンタクト構造をさらに歩留良く形成することができる。
【００３７】
本発明の一側面に係る半導体記憶装置の製造方法において、工程（ｂ）と工程（ｃ）との間に、第１の絶縁膜の上に下部水素バリア膜を形成する工程と、工程（ｈ）よりも後に、第３の金属膜の上方に上部水素バリア膜を形成する工程とをさらに備えることが好ましい。
【００３８】
このようにすると、第１の金属膜、第１の容量絶縁膜、及び第３の金属膜における第１の開口部を覆う部分からなる容量素子の特性が製造工程中の水素により劣化する事態を防止することができる。
【発明の効果】
【００３９】
本発明に係る半導体記憶装置及びその製造方法によると、キャパシタの上部電極の電位を外部に引き出すためのコンタクト部分を、キャパシタが形成された絶縁膜の上に設けることにより、該コンタクト部分を極めて歩留良く形成することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の一実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００４１】
−半導体記憶装置の構造−
図１は、本発明の一実施形態に係る半導体記憶装置の構造を示す断面図である。
【００４２】
図１に示すように、半導体基板１００上には、素子形成領域を区画する素子分離領域（Shallow Trench Isolation）１０１が形成されている。素子分離領域１０１によって互いに離間した素子形成領域には、第１の不純物拡散層（第１の導電層）１０２及び第２の不純物拡散層（第２の導電層）１０３が形成されている。なお、第１の不純物拡散層１０２及び第２の不純物拡散層１０３の表面には金属シリサイドが形成されている構造であってもよい。この場合には、低抵抗化によって回路動作の遅延が防止され、より高速動作が可能な半導体記憶装置が得られる。また、図１においては、第２の導電層が半導体基板１００に形成された第２の不純物拡散層１０３である場合について説明しているが、第２の不純物拡散層１０３の代わりに、例えば、半導体基板１００上にポリシリコン又はタングステンを用いた配線等を形成することにより、後述する第１の絶縁膜１０４に内包されるような配線等を第２の導電層としてもよい。
【００４３】
半導体基板１００上には、素子分離領域１０１、第１の不純物拡散層１０２及び第２の不純物拡散層１０３を覆うように、例えば膜厚が５００〜８００ｎｍである酸化シリコン膜からなる第１の絶縁膜１０４が形成されており、該第１の絶縁膜１０４の上には、例えば膜厚が２０〜１００ｎｍである窒化シリコン膜からなる第１の水素バリア膜１０５が形成されている。なお、図１においては、第１の水素バリア膜１０５が形成された構造を示しているが、必要性を考慮して、第１の水素バリア膜１０５を形成しない構造であってもよい。
【００４４】
第１の絶縁膜１０４及び第１の水素バリア膜１０５には、該第１の絶縁膜１０４及び第１の水素バリア膜１０５を貫通して所定の位置に設けられた開口部に、第１の不純物拡散層１０２と電気的に接続する第１のコンタクトプラグ１０６と、第２の不純物拡散層１０３と電気的に接続する第２のコンタクトプラグ１０７とが形成されている。なお、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、それぞれ、例えばタングステン又はポリシリコンからなる。また、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、例えばＴｉＮ及びＴａからなるバリア膜を有する構成であってもよい。
【００４５】
第１の水素バリア膜１０５の上には、第１のコンタクトプラグ１０６の上面を覆うように、下層が例えばＴｉＡｌＮからなる導電性の水素バリア膜、上層が例えばＩｒＯｘ  からなる導電性の酸素バリア膜によって構成される第１の積層バリア膜１０８が形成されていると共に、第２のコンタクトプラグ１０７の上面を覆うように、第１の積層バリア膜１０８と同様の構成を有する第２の積層バリア膜１０９が形成されている。このように、第１の積層バリア膜１０８及び第２の積層バリア膜１０９が設けられていることにより、第１及び第２の積層バリア膜１０８及び１０９の上層側に存在する酸素バリア膜の効果によって、後述する強誘電体膜１１５を結晶化する際の酸素雰囲気中での熱処理における第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７の酸化を防止することができる。また、第１及び第２の積層バリア膜１０８及び１０９の下層側に存在する水素バリア膜の効果によって、第１の水素バリア膜１０５の効果と相俟って、容量素子の下方からの水素拡散が遮断され、容量素子の特性劣化を防止することができる。なお、第１の積層バリア膜１０８及び第２の積層バリア膜１０９において、上層側の導電性の酸素バリア膜は、例えばＩｒＯｘ  ／Ｉｒの構造のように、さらに積層化された構造であってもよい。また、強誘電体膜１１５の結晶化温度が十分に低温である場合には、上層側の導電性の酸素バリア膜を形成しない構造であってもよい。また、必要性を考慮して、下層側の導電性の水素バリア膜を形成しない構造であってもよい。
【００４６】
第１の水素バリア膜１０５の上には、第１の積層バリア膜１０８及び第２の積層バリア膜１０９を覆うように、例えば膜厚が７００〜１０００ｎｍである酸化シリコン膜からなる第２の絶縁膜１１０が全面に亘って形成されている。第２の絶縁膜１１０には、第１の積層バリア膜１０８の上面を露出させる第１の開口部１１１と、第２の積層バリア膜１０９の上面を露出させる第２の開口部１１２が形成されている。
【００４７】
第１の開口部１１１には、その底部及び側壁部を覆うように、例えば白金、イリジウム又はルテニウムからなる第１の金属膜１１３が形成されている。一方、第２の開口部１１２には、その底部及び側壁部を覆い、且つ、第１の開口部１１１が位置する側と反対側の一端が第２の絶縁膜１１０の上面に延伸するように、例えば白金、イリジウム又はルテニウムからなる第２の金属膜１１４が形成されている。なお、図１においては、第１の金属膜１１３の両端、及び第２の金属膜１１４の第１の開口部１１１が位置する側の一端が、第２の絶縁膜１１０の上面に僅かに延伸した構造を示しているが、このような延伸部がないように形成されている場合でもよい。
【００４８】
第１の金属膜１１３及び第２の金属膜１１４の上には、例えば膜厚が５０〜１００ｎｍであるＳＢＴ系、ＰＺＴ系又はＢＬＴ系等の容量絶縁膜を構成する強誘電体膜１１５（強誘電体膜１１５のうち第１の開口部１１１内に形成されている部分が第１の容量絶縁膜に相当すると共に、強誘電体膜１１５のうち第２の開口部１１２内に形成されている部分が第２の容量絶縁膜に相当する）が形成されている。また、強誘電体膜１１５には、第２の絶縁膜１１０の上面において第２の金属膜１１４の延伸している部分上に第３の開口部１１６が形成されている。なお、図１においては、強誘電体膜１１５が第１の金属膜１１３及び第２の金属膜１１４の上だけではなく、第１の開口部１１１同士の間、及び第１の開口部１１１と第２の開口部１１３との間に存在する第２の絶縁膜１１０の上面にも連続して形成されている構造を示しているが、少なくとも第１の金属膜１１３及び第２の金属膜１１４の上に形成されていれば、強誘電体膜１１５が第１の開口部１１１同士の間、及び第１の開口部１１１と第２の開口部１１２との間で互いに分離して形成されていてもかまわない。また、強誘電体膜１１５に、第３の開口部１１６を形成せずに、第２の金属膜１１４の延伸している端部と後述する第３の金属膜１１７とを電気的に接続するようにしてもよい。
【００４９】
第３の開口部１１６を含む強誘電体膜１１５の上には、第１の開口部１１１と第２の開口部１１２との間、さらに第１の開口部１１１同士間を跨って連続するように、例えば白金、イリジウム又はルテニウムからなる第３の金属膜１１７が形成されている。このように、第３の金属膜１１７は、第２の絶縁膜１１０の上面に位置する第２の金属膜の上で、強誘電体膜１１５に設けられた第３の開口部１１６を介して、第２の金属膜１１４と電気的に接続されている。
【００５０】
第２の絶縁膜１１０及び第３の金属膜１１７の上には、全面に亘って、例えば膜厚が５０〜３００ｎｍである第３の絶縁膜１１８が形成されており、該３の絶縁膜１１８には、第３の絶縁膜１１８及び第２の絶縁膜１１０を貫通して第１の水素バリア膜１０５を露出する第４の開口部１１９が形成されている。第４の開口部１１９の側壁部及び底部並びに第３の絶縁膜１１８の上には、例えば膜厚が２０〜１００ｎｍである窒化シリコン膜からなる第２の水素バリア膜１２０が形成されている。このように、第２の水素バリア膜１２０を設けることにより、容量素子の上方からの水素拡散が遮断され、容量素子の特性劣化を防止することができる。また、第２の水素バリア膜１２０はセルプレートの端部にて第１の水素バリア膜１０５と接合しているので、容量素子の側方からの水素拡散も遮断され、容量素子の特性劣化を完全に防止することができる。
【００５１】
第４の開口部１１９の内部を含む第２の水素バリア膜１２０の上には、例えば膜厚が１００〜３００ｎｍである第４の絶縁膜１２１が形成されている。なお、図示していないが、第４の絶縁膜１２１の上には、通常、配線層が形成されている。
【００５２】
以上のように、本発明の一実施形態に係る半導体記憶装置では、第１の開口部１１１の底部及び側壁部を覆って、第１の金属膜１１３、強誘電体膜１１５及び第３の金属膜１１７からなる積層構造が形成されており、該構造は、下部電極（第１の金属膜１１３）、容量絶縁膜（強誘電体膜１１５）、上部電極（第３の金属膜１１７）よりなる立体スタック型の容量素子として機能している。ここで、第３の金属膜１１７よりなる上部電極は、第１の開口部１１１同士の間を跨るように連続して形成されている。このように、第１の開口部１１１に形成された容量素子は、その上部電極を共通セルプレートとして共有しつつ複数個形成されている。また、図示していないが、図１の紙面に向かって右方には、互いに同じ形状を有する容量素子がさらに所定の個数だけ等間隔にて形成されている。つまり、第１の不純物拡散層１０２（第１の導電層）、第１のコンタクトプラグ１０６（第１のプラグ）、第１の開口部１１１、第１の金属膜１１３、及び少なくとも第１の開口部１１１内の強誘電体膜１１５（第１の容量絶縁膜）よりなる第１の構造体が複数配置され、該複数の第１の構造体を覆う第３の金属膜１１７を備えることで、所定の個数だけ等間隔にて形成された容量素子を含むメモリセル領域を構成している。
【００５３】
また、第３の金属膜１１７からなる上部電極は、第１の開口部１１１と第２の開口部１１２との間を跨るようにして、第２の金属膜１１４上の強誘電体膜１１５の上にも形成されており、第３の開口部１１６を介して第２の金属膜１１４と接続されている。そして、第２の金属膜１１４は、第２の絶縁膜１１０の上面から第２の開口部１１２の側壁部を経て、第２のコンタクトプラグ１０７を介して第２の不純物拡散層１０３に接続された第２の積層バリア膜１０９に接続されている。
【００５４】
従って、第２の金属膜１１４は第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト経路の一部として機能しており、第３の金属膜１１７からなる上部電極の電位を半導体基板１００上に形成された第２の不純物拡散層１０３に引き出す構造が実現されている。このように、第２の不純物拡散層１０３（第２の導電層）、第２のコンタクトプラグ１０７（第２のプラグ）、第２の開口部（１１２）、第２の金属膜１１２、及び少なくとも第２の開口部内の強誘電体膜（第２の容量絶縁膜）よりなる第２の構造体が、第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト径路の一部を構成している。
【００５５】
以上の構成において、第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト経路のうち、単層の上部電極によるコンタクト部分は第３の開口部１１６において形成されている。第３の開口部１１６は、第３の金属膜１１７との密着性に乏しい第２の絶縁膜１１０の内部ではなく強誘電体膜１１５の内部に形成されているため、第３の開口部１１６での第３の金属膜１１７の密着性は極めて良好である。また、第３の開口部１１６は、第２の金属膜１１４が第２の絶縁膜１１０の上面に延伸した領域に設けられているため、第３の開口部１１６の深さは強誘電体膜１１５の膜厚である１００ｎｍ以下程度しかなく、段差がほとんど発生しない。従って、第３の開口部１１６における第３の金属膜１１７からなる上部電極は剥離又は断線することがなく、単層の上部電極によるコンタクト部分を極めて安定に形成することができる。
【００５６】
一方、第２の金属膜１１４は、第２の絶縁膜１１０の上面から第２の開口部１１２の側壁部及び底部を介して第２の積層バリア膜１０９に電気的に接続しているが、この経路内では、第２の金属膜１１４の上に強誘電体膜１１５と第３の金属膜１１７との積層構造が存在する。このため、該積層構造による押さえ込み効果によって第２の金属膜１１４についても剥離又は断線は発生しない。
【００５７】
従って、本発明の一実施形態に係る半導体記憶装置では、第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト構造を極めて歩留良く形成することができる。さらに、上部電極の電位を半導体基板１００上の第２の不純物拡散層１０３に引き出しているため、従来と同様に水素バリア膜によって容量素子を完全に被覆する構造が実現され、水素による容量素子特性の劣化が完全に防止できる。
【００５８】
また、本発明の一実施形態に係る半導体記憶装置では、第１の開口部１１１に隣接して第２の開口部１１２が設けられ、さらに第２の開口部１１２の底部及び側壁部を覆って形成されている第２の金属膜１１４、強誘電体膜１１５及び第３の金属膜１１７からなる積層構造は、第１の開口部１１１の底部及び側壁部を覆って形成されている第１の金属膜１１３、強誘電体膜１１５及び第３の金属膜１１７からなる容量素子の構造と実質的に同一となっている。
【００５９】
このような構成によれば、第１の開口部１１１又は第１の金属膜１１３からなる下部電極などの加工におけるパターン相互の周期性が、セルプレートの最端部に位置する容量素子においても崩れることがない。つまり、セルプレートの最端部に位置する容量素子を構成する第１の開口部１１１又は第１の金属膜１１３等を加工する際、セルプレートの最端部以外に位置する容量素子が形成される状態と同様に、両側に同じパターンが存在する状態で第１の開口部１１１又は第１の金属膜１１３等の加工ができる。従って、セルプレートの最端部に位置する容量素子において特異的な加工形状の発生が防止されるため、セルプレートの最端部に位置する容量素子の特性劣化が防止される。
【００６０】
この点、前述した従来の半導体記憶装置（図７参照）では、第１の開口部２１に形成された下部電極２３、強誘電体膜よりなる容量絶縁膜２４及び上部電極２５からなる容量素子が、上部電極２５を共通セルプレートとしたメモリセルアレイとして複数個配列されている。しかし、このような場合には、セルプレートの最端部に位置する容量素子を構成する第１の開口部２１又は下部電極２３の加工形状が、セルプレートの最端部以外に位置する容量素子を構成する第１の開口部２１又は下部電極２３の加工形状と比較して特異的な形状になりやすい。これは、加工パターン相互の周期性が最端部に位置する容量素子についてのみ崩れてしまうためである。つまり、セルプレートの最端部以外に位置する容量素子を構成する第１の開口部２１又は下部電極２３等のパターンを形成する際は、その両側に同じパターンを有する状態で第１の開口部２１を形成し、又は両側に同じパターンの下部電極２３等を形成することになるが、セルプレートの最端部に位置する容量素子を構成する第１の開口部２１又は下部電極２３等のパターンを形成する際には、同じパターンを有する第１の開口部２１は片側にしか存在せず、又は下部電極２３等のパターン形状が両側で異なるため、加工パターン相互の周期性が最端部のみで崩れてしまうのである。セルプレートの最端部に位置する容量素子におけるこのような特異的な加工形状は、多くの場合、容量素子の特性劣化を引き起こす。つまり、セルプレートの最端部に位置する容量素子において、例えば、第１の開口部２１のテーパー角変化に起因する容量表面積の減少によって蓄積電荷量が低下したり、第１の金属膜１１３からなる下部電極２３における第２の開口部２２側の端部の側壁に、該端部では被エッチング物量が多いことに起因するエッチング残渣物がフェンス等を形成して付着し、下部電極２３と上部電極２５とが導通する等して絶縁性が低下したりする等、容量素子の特性劣化が発生する。
【００６１】
つまり、従来の半導体記憶装置は、セルプレートの最端部に位置する容量素子において、パターンの特異的な加工形状に起因する容量素子の特性劣化が発生するという問題点を有していたが、本発明の一実施形態に係る半導体記憶装置によってこの問題を解決することができる。
【００６２】
なお、本発明の一実施形態に係わる半導体記憶装置において、第２の開口部１１２の開口径は第１の開口部１１１の開口径と同じであり、第２の開口部１１２と第１の開口部１１１との間の間隔は第１の開口部１１１同士の間の間隔と同じであることが好ましい。
【００６３】
このようにすれば、加工パターン相互の周期性がさらに高精度に確立され、セルプレートの最端部に位置する特異的な加工形状の発生がより確実に防止され、その結果、セルプレートの最端部に位置する容量素子の特性劣化がより確実に防止される。
【００６４】
また、本発明の一実施形態に係わる半導体記憶装置おいて、第３の開口部１１６の開口径は第１の開口部１１１の開口径よりも小さいことが好ましい。このようにすれば、第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト構造の一部として第３の開口部１１６をさらに設けたことによるセルプレート長の増大を低減することができ、高集積化に有利である。
【００６５】
−半導体記憶装置の製造方法−
次に、本発明の一実施形態に係る半導体記憶装置の製造方法について、図２（ａ）〜（ｃ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、並びに図５（ａ）及び（ｂ）の製造方法を工程順に示した断面図を参照しながら説明する。
【００６６】
まず、図２（ａ）に示すように、半導体基板１００上に、素子形成領域を区画する素子分離領域（Shallow Trench Isolation）１０１を形成した後に、素子形成領域に第１の不純物拡散層１０２（第１の導電層）及び第２の不純物拡散層１０３（第２の導電層）を形成する。なお、第１の不純物拡散層１０２及び第２の不純物拡散層１０３の表面に金属シリサイドを形成するようにしてもよい。この場合には、低抵抗化によって回路動作の遅延が防止され、より高速動作可能な半導体記憶装置を得ることができる。また、図２（ａ）においては、第２の導電層が半導体基板１００に形成された第２の不純物拡散層１０３である場合について説明しているが、第２の不純物拡散層１０３の代わりに、例えば、半導体基板１００上にポリシリコン又はタングステンを用いた配線等を形成することにより、後述する第１の絶縁膜１０４に内包されるような配線等を第２の導電層としてもよい。続いて、半導体基板１００の上に、素子分離領域１０１、第１の不純物拡散層１０２及び第２の不純物拡散層１０３を覆うように、第１の絶縁膜１０４を形成した後、第１の絶縁膜１０４の上に、例えば膜厚が約２０〜１００ｎｍである窒化シリコン膜からなる第１の水素バリア膜１０５を形成する。なお、図２（ａ）においては、第１の水素バリア膜１０５を形成する場合について示しているが、必要性を考慮して、第１の水素バリア膜１０５を形成する工程を設けなくてもよい。
【００６７】
次に、図２（ｂ）に示すように、第１の絶縁膜１０４及び第１の水素バリア膜１０５に、該第１の水素バリア膜１０５及び第１の絶縁膜１０４を貫通するように、下端が第１の不純物拡散層１０２と電気的に接続する第１のコンタクトプラグ１０６を形成すると共に、下端が第２の不純物拡散層１３と電気的に接続する第２のコンタクトプラグ１０７とを形成する。なお、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、それぞれ、例えばタングステン又はポリシリコンからなる。また、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、例えばＴｉＮ及びＴｉからなるバリア膜を有するように形成してもよい。
【００６８】
次に、図２（ｃ）に示すように、第１の水素バリア膜１０５の上に、第１のコンタクトプラグ１０６を覆うように、下層が例えばＴｉＡｌＮからなる導電性の水素バリア膜、上層が例えばＩｒＯｘ  からなる導電性の酸素バリア膜で構成される第１の積層バリア膜１０８と形成すると共に、第２のコンタクトプラグ１０７の上面に、第１の積層バリア膜１０８と同様の構成を有する第２の積層バリア膜１０９を形成する。このように、第１の積層バリア膜１０８及び第２の積層バリア膜１０９が設けられていることにより、第１及び第２の積層バリア膜１０８及び１０９の上層側に存在する酸素バリア膜の効果によって、後述する強誘電体膜１１５を結晶化する際の酸素雰囲気中での熱処理における第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７の酸化を防止することができる。また、第１及び第２の積層バリア膜１０８及び１０９の下層側に存在する水素バリア膜の効果によって、第１の水素バリア膜１０５の効果と相俟って、容量素子の下方からの水素拡散が遮断され、容量素子の特性劣化を防止することができる。なお、第１の積層バリア膜１０８及び第２の積層バリア膜１０９において、上層側の導電性の酸素バリア膜は、例えばＩｒＯｘ  ／Ｉｒの構造のように、さらに積層化された構造になるように形成してもよい。また、強誘電体膜１１５の結晶化温度が十分に低温である場合には、上層側の導電性の酸素バリア膜を形成しないようにしてもよい。また、必要性を考慮して、下層側の導電性の水素バリア膜を形成しないようにしてもよい。
【００６９】
次に、図３（ａ）に示すように、第１の水素バリア膜１０５の上に、第１の積層バリア膜１０８及び第２の積層バリア膜１０９を覆うように全面に亘って、例えば膜厚が約７００〜１０００ｎｍである酸化シリコン膜からなる第２の絶縁膜１００を形成する。続いて、第２の絶縁膜１１０における第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７の上方に位置する部分をエッチングにより除去して、第１の積層バリア膜１０８の上面を露出させる第１の開口部１１１と、第２の積層バリア膜１０９の上面を露出させる第２の開口部１１２とを形成する。
【００７０】
次に、図３（ｂ）に示すように、第１の開口部１１１の底部及び側壁部を覆うように、例えば白金、イリジウム又はルテニウムからなる第１の金属膜１１３を形成すると共に、第２の開口部１１２の底部及び側壁部を覆い、且つ、第１の開口部１１１が位置する側と反対側の一端が第２の絶縁膜１１０の上面に延伸するように、例えば白金、イリジウム又はルテニウムからなる第２の金属膜１１４を形成する。なお、図３（ｂ）においては、第１の金属膜１１３の両端、及び第２の金属膜１１４の第１の開口部１１１が位置する側の一端が第２の絶縁膜１１０の上面に僅かに延伸するように形成しているが、可能であれば、このような延伸部がないように形成してもよい。
【００７１】
次に、図４（ａ）に示すように、第１の金属膜１１３の上及び第２の金属膜１１４の上を含めて、第２の絶縁膜１１０の上に全面に亘って、例えば膜厚が約５０〜１００ｎｍであるＳＢＴ系、ＰＺＴ系又はＢＬＴ系等の強誘電体膜１１５を堆積する。
【００７２】
次に、図４（ｂ）に示すように、第２の金属膜１１４が第２の絶縁膜１１０の上面に延伸した領域内で、強誘電体膜１１５に第３の開口部１１６を形成する。
【００７３】
次に、図５（ａ）に示すように、第３の開口部１０６内を含めて強誘電体膜１１５の上に全面に亘って、例えば白金、イリジウム又はルテニウムからなる第３の金属１１７を堆積した後、フォトリソグラフィー法とエッチング法とを用いて、第１の開口部１１１と第２の開口部１１２との間、さらに１の開口部１１１同士の間とを跨るように、第３の金属１１７をパターニングする。なお、図５（ａ）においては、第３の金属膜１１７と同時に強誘電体膜１１５もパターニングする場合を示しているが、第３の金属膜１１７のみをパターニングしてもよい。
【００７４】
次に、図５（ｂ）に示すように、第１の開口部１１１及び第２の開口部１１２の内部も含む第２の絶縁膜１１０及び第３の金属膜１１７の上に全面に亘って、例えば膜厚が約５０〜３００ｎｍである第３の絶縁膜１１８を形成する。続いて、該第３の絶縁膜１１８及び第２の絶縁膜１１０に、第３の絶縁膜１１８及び第２の絶縁膜１１０を貫通して第１の水素バリア膜１０５を露出する第４の開口部１１９を形成する。続いて、第４の開口部１１９の側壁部及び底部並びに第３の絶縁膜１１８の上に、例えば膜厚が約２０〜１００ｎｍである窒化シリコン膜からなる第２の水素バリア膜１２０を形成する。このように、第２の水素バリア膜１２０を設けることにより、容量素子の上方からの水素拡散を遮断し、容量素子の特性劣化を防止することができる。また、第２の水素バリア膜１２０はセルプレートの端部にて第１の水素バリア膜１０５と接合しているので、容量素子の側方からの水素拡散も遮断され、容量素子の特性劣化を完全に防止することができる。続いて、第２の水素バリア膜１２０の上に、例えば膜厚が約１００〜３００ｎｍである第４の絶縁膜１２１を形成する。なお、図示していないが、第４の絶縁膜１２１の上に、通常、配線等を形成する。
【００７５】
以上のように、本発明の実施形態に係わる半導体記憶装置の製造方法によれば、第１の開口部１１１の底部及び側壁部を覆って、第１の金属膜１１３、強誘電体膜１１５及び第３の金属膜１１７からなる積層構造を形成し、該構造は、下部電極（第１の金属膜１１３）、強誘電体膜１１５（容量絶縁膜）、上部電極（第３の金属膜１１７）よりなる立体型の容量素子として機能している。
【００７６】
また、第３の金属膜１１７を、第１の開口部１１１と第２の開口部１１２との間を跨るようにして第２の金属膜１１４上の強誘電体膜１１５の上並びに第３の開口部１１６内にも形成することにより、第３の金属膜１１７からなる上部電極が、第３の開口部１１６を介して第２の金属膜１１４と電気的に接続する。そして、第２の金属膜１１４は、第２の絶縁膜１１０の上面から第２の開口部１１２の側壁部を経て、第２のコンタクトプラグ１０７を介して第２の不純物拡散層１０３に接続された第２の積層バリア膜１０９に電気的に接続する。
【００７７】
従って、第２の金属膜１１４は第３の金属膜１１７からなる上部電極の電位を外部に引き出すためのコンタクト経路の一部として機能しており、第３の金属膜１１７からなる上部電極の電位を半導体基板１００上に形成された第２の不純物拡散層１０３に引き出す構造を実現できる。そして、図示はしないが、第２の不純物拡散層１０３は、第４の開口部１１９の外側、つまり、メモリセル領域とは反対側で、外部の配線と接続するコンタクトプラグと接続している。
【００７８】
以上の構成において、第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト経路のうち、単層の上部電極によるコンタクト部分は第３の開口部１１６に形成する。第３の開口部１１６は、第３の金属膜１１７との密着性に乏しい第２の絶縁膜１１０の内部ではなく強誘電体膜１１５の内部に形成しているため、第３の開口部１１６での第３の金属膜１１７の密着性は極めて良好である。また、第３の開口部１１６は、第２の金属膜１１４が第２の絶縁膜１１０の上面に延伸した領域に設けているため、第３の開口部１１６の深さは強誘電体膜１１５の膜厚である約１００ｎｍ以下程度しかなく、段差がほとんど発生しない。従って、第３開口部１１６における第３の金属膜１１７からなる上部電極は製造工程中に剥離又は断線することがなく、単層の上部電極によるコンタクトを極めて安定に形成することができる。
【００７９】
一方、第２の金属膜１１４は、第２の絶縁膜１１０の上面から第２の開口部１１２の側壁部及び底部を介して第２の積層バリア膜１０９に電気的に接続するが、この経路内では、第２の金属膜１１４の上に強誘電体膜１１５と第３の金属膜１１７との積層構造を形成する。このため、該積層構造による押さえ込み効果によって第２の金属膜１１４についても剥離又は断線は発生しない。
【００８０】
従って、本発明の一実施形態に係る半導体記憶装置の製造方法によれば、第３の金属膜１１７からなる上部電極の電位を引き出すためのコンタクト構造を極めて歩留良く形成することができる。さらに、上部電極の電位を半導体基板１００上の第２の不純物拡散層１０３に引き出しているため、従来と同様に水素バリア膜によって容量素子を完全に被覆する構造を実現でき、水素による容量素子の特性劣化を完全に防止できる。
【００８１】
また、本発明の一実施形態に係る半導体記憶装置の製造方法では、第１の開口部１１１を形成する際に、第１の開口部１１１に隣接して第２の開口部１１２を同時に形成し、また、第１の金属膜１１３を形成する際には、第２の開口部１１２において第２の金属膜１１４を同時に形成するため、これらの加工におけるパターン相互の周期性がセルプレートの最端部に位置する容量素子の形成において崩れることがない。つまり、セルプレートの最端部に位置する容量素子においても、セルプレートの最端部以外に位置する容量素子と同様に、その両側に同じパターンが存在する状態で第１の開口部１１１又は第１の金属膜１１３等の加工ができる。従って、セルプレートの最端部に位置する容量素子において特異的な加工形状の発生が防止されるため、セルプレートの最端部に位置する容量素子の特性劣化が防止される。
【００８２】
また、本発明の一実施形態に係る半導体記憶装置の製造方法では、第２の開口部１１２を第１の開口部１１１と同時に第２の絶縁膜１１０の単層のみをエッチングすることによって形成する。これにより、図１０（ｂ）で説明した従来の半導体記憶装置の製造方法において第２の開口部２２を形成する際に必要であった、強誘電体膜１１５と第２の絶縁膜１１０との積層膜のエッチングが不要となり、第２の開口部１１２を容易に形成することができる。
【００８３】
また、本発明の一実施形態に係る半導体記憶装置の製造方法によれば、第２の絶縁膜１１０を形成してから第３の金属膜１１７からなる上部電極を形成する前までのマスク回数が、第１の開口部１１１及び第２の開口部１１２の加工（１回目）、第１の金属膜１１３及び第２の金属膜１１４の加工（２回目）、及び第３の開口部１１６の加工（３回目）の３回となるので、従来の半導体記憶装置の製造方法におけるマスク回数（第１の開口部２１の加工（１回目）、下部電極２３の加工（２回目）、及び第２の開口部２２の加工（３回目）の３回）に対して増大しない。これにより、工程数を増大させることなく、優れた特性を有する強誘電体メモリ装置を歩留良く形成することが可能になる。
【００８４】
−本実施形態の変形例−
本発明の一実施形態の変形例に係る半導体記憶装置として、第２のコンタクトプラグ１０７、第２の積層バリア膜１０９、第２の開口部１１２、第２の金属膜１１４、及び第３の開口部１１６によって実現される第３の金属膜１１７からなる上部電極の電位を半導体基板１００上に形成された第２の不純物拡散層１０３に引き出す構造が、図６に示す構造であることが好ましい。
【００８５】
すなわち、第１の金属膜１１３を上部電極、強誘電体膜１１５を容量絶縁膜、第３の金属膜１１７を上部電極として第１の開口部１１１に形成された容量素子が、その上部電極を共通セルプレートとして複数個配列されている部分における図１に示す最端部の一方の隣りにだけではなくもう一方の最端部の隣にも形成されていることが好ましい。
【００８６】
このような構成によれば、上部電極の電位を引き出す構造１個当りに接続される上部電極の抵抗成分を減少させることができるため、上部電極からなる共通セルプレートの電位を駆動させる際に上部電極の有する抵抗成分によって発生する駆動速度の遅延を効果的に防止することができ、より高速動作が可能な強誘電体メモリ装置を得ることができる。
【００８７】
また、この構成の場合に、図６に示す通り、第２の水素バリア膜１１９が例えば第４の開口部１１９を介して第１の水素バリア膜１０５に接合する構造が、共通セルプレート両端部に形成されていることが好ましい。
【００８８】
このような構成によれば、共通セルプレート内に複数個配列された容量素子の全てを第１の水素バリア膜１０５及び第２の水素バリア膜１２０で完全に被覆することができ、製造工程中の水素拡散による容量素子の特性劣化が完全に防止でき、優れた特性を有する強誘電体メモリ装置を得ることが可能である。
【産業上の利用可能性】
【００８９】
以上説明したように、本発明の半導体記憶装置及びその製造方法は、強誘電体膜よりなる容量絶縁膜を有する容量素子を備えた半導体記憶装置及びその製造方法にとって有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施形態に係る半導体記憶装置の構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図６】本発明の一実施形態の変形例に係る半導体記憶装置の構造を示す断面図である。
【図７】従来の半導体記憶装置の構造を示す断面図である。
【符号の説明】
【００９１】
１００  半導体基板
１０１  素子分離領域
１０２  第１の不純物拡散層（第１の導電層）
１０３  第２の不純物拡散層（第２の導電層）
１０４  第１の絶縁膜
１０５  第１の水素バリア膜
１０６  第１のコンタクトプラグ
１０７  第２のコンタクトプラグ
１０８  第１の積層バリア膜
１０９  第２の積層バリア膜
１１０  第２の絶縁膜
１１１  第１の開口部
１１２  第２の開口部
１１３  第１の金属膜（下部電極）
１１４  第２の金属膜
１１５  強誘電体膜（容量絶縁膜）
１１６  第３の開口部
１１７  第３の金属膜（上部電極）
１１８  第３の絶縁膜
１１９  第４の開口部
１２０  第２の水素バリア膜
１２１  第４の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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