(57)【要約】  【課題】制御対象に対する高速、高精度、高安定な制御ができるコントローラ１を提供する。  【解決手段】コントローラ１は、ＤＳＰ部２とＣＰＵ部３とを搭載する。ＤＳＰ部２は、ＤＳＰ演算処理部11を接続するＤＳＰバス18を有する。ＣＰＵ部３は、ＣＰＵ信号処理部21、外部と通信する外部通信部22を接続するＣＰＵバス26を有する。ＤＳＰバス18とＣＰＵバス26とに接続した内部通信部４を通じて、ＤＳＰ演算処理部11とＣＰＵ信号処理部21とで通信する。内部通信部４は、ＤＰＲＡＭを有し、ＤＰＲＡＭを通じてＤＳＰ演算処理部11とＣＰＵ信号処理部21との通信方式を通信方向により異ならせる。ＤＳＰ演算処理部11の通信における処理待ち時間等の負荷を少なくし、ＤＳＰ演算処理部11の演算速度を向上させ、制御対象に対するより高速、高精度、高安定な制御ができる。  【選択図】図１
2007011882.tif 000002
【特許請求の範囲】
【請求項１】
ＤＳＰ演算処理部とＣＰＵ信号処理部とを搭載するコントローラであって、
前記ＤＳＰ演算処理部が接続されるＤＳＰバスを有するＤＳＰ部と、
前記ＣＰＵ信号処理部、および外部と通信する外部通信部が接続されるＣＰＵバスを有するＣＰＵ部と、
前記ＤＳＰバスと前記ＣＰＵバスとに接続されるＤＰＲＡＭを有し、このＤＰＲＡＭを通じて前記ＤＳＰ演算処理部と前記ＣＰＵ信号処理部とで通信させるとともに前記ＤＳＰ演算処理部と前記ＣＰＵ信号処理部との通信方式を通信方向により異ならせた内部通信部と
を具備していることを特徴とするコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＳＰ演算処理部とＣＰＵ信号処理部とを搭載するコントローラに関する。
【背景技術】
【０００２】
一般に、ＦＡシステムにおいては、各種機器のシーケンス制御を、ＰＬＣ（プログラマブルコントローラ）を用いて行っている。最近では、インターネットやイントラネットなどのネットワークを介して、任意の場所からこのＰＬＣにアクセスし、工場内の制御機器を監視・制御する技術が紹介されている。
【０００３】
ところが、ＰＬＣ自体に、ネットワーク接続手段を搭載した場合、ＰＬＣ内の処理能力を通信処理に費やす分、制御機能の低下は免れない。
【０００４】
そこで、システムの処理能力を上げる手段として、デュアルプロセッサシステムをはじめとするマルチプロセッサシステムが採用されている。
【０００５】
そして、マルチプロセッサシステムにおいて、あるプロセッサに空き能力がある場合に他のプロセッサの処理を分担させるコントローラが提案されている（例えば、特許文献１参照。）。
【０００６】
また、システム内の資源の割り当てをシステム保護マップで行い、各プロセッサによる資源へのアクセスの競合が起こらない方法が提案されている（例えば、特許文献２参照。）。
【特許文献１】特開２００４−９４４７３号公報（第９頁、図４）
【特許文献２】特開２００３−９９３２６号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のコントローラにおいては、各プロセッサ間の競合等により制御処理を行うプロセッサは本来の能力を十分に発揮していない問題がある。
【０００８】
例えば、特許文献１においては、各プロセッサ間でシステム内の資源を共有しており、資源の利用において競合が起こり、プロセッサの能力を十分に発揮する妨げとなっている。
【０００９】
また、特許文献２においては、競合を防ぐため、システム保護マップを使用しているので、競合は起こらないが、他のプロセッサが使用したい資源を使用している場合にはその処理が終了するまで、待機する必要がある。また、資源の割り当て処理自体が余分な負荷であり、プロセッサの能力を十分に発揮する妨げとなっている。
【００１０】
本発明は、従来の技術が有する問題点に鑑みなされたもので、制御対象に対する高速、高精度、高安定な制御ができるコントローラを提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載のコントローラは、ＤＳＰ演算処理部とＣＰＵ信号処理部とを搭載するコントローラであって、前記ＤＳＰ演算処理部が接続されるＤＳＰバスを有するＤＳＰ部と、前記ＣＰＵ信号処理部、および外部と通信する外部通信部が接続されるＣＰＵバスを有するＣＰＵ部と、前記ＤＳＰバスと前記ＣＰＵバスとに接続されるＤＰＲＡＭを有し、このＤＰＲＡＭを通じて前記ＤＳＰ演算処理部と前記ＣＰＵ信号処理部とで通信させるとともに前記ＤＳＰ演算処理部と前記ＣＰＵ信号処理部との通信方式を通信方向により異ならせた内部通信部とを具備しているものである。
【発明の効果】
【００１２】
請求項１記載のコントローラによれば、ＤＳＰ部とＣＰＵ部が独立して動作するため、ＤＳＰ演算処理部とＣＰＵ信号処理部との間のシステム資源の利用における競合を防止でき、ＤＳＰ演算処理部の演算速度の向上とＣＰＵ信号処理部の通信速度の向上とが図れ、それによって、制御対象に対する高速、高精度、高安定な制御ができる。しかも、ＤＳＰ演算処理部とＣＰＵ信号処理部との通信方式を通信方向により異ならせることにより、通信競合防止及びＤＳＰ演算処理部への負荷が少なくなるようにでき、それによって、ＤＳＰ演算処理部の通信における処理待ち時間等の負荷を少なくし、ＤＳＰ演算処理部の演算速度をさらに向上することができ、制御対象に対するより高速、高精度、高安定な制御ができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態を図面を参照して説明する。
【００１４】
図１は、本発明を適用したコントローラの基本構成を説明するためのブロック図である。
【００１５】
図１において、１はコントローラで、このコントローラ１は、ＤＳＰ（Digital Signal Processor）部２、ＣＰＵ（Central Processing Unit）部３、これらＤＳＰ部２およびＣＰＵ部３との間で通信する内部通信部４を有している。
【００１６】
ＤＳＰ部２は、制御量を演算処理して操作量を算出するＤＳＰ演算処理部11、制御量を入力する単数または複数の制御量入力部12a，12b，…，12n（図１には制御量入力部12a，12bのみを示し、以後、制御量入力部12a，12bと示して説明する）、操作量を出力する単数または複数の操作量出力部13a，13b，…，13n（図１には操作量出力部13a，13bのみを示し、以後、操作量出力部13a，13bと示して説明する）、操作量出力部13a，13bの操作量をシフトさせる操作量シフト部14、ＤＳＰ演算処理部11の制御によって制御量入力部12a，12bおよび操作量出力部13a，13bを制御する入出力制御部15、演算・制御パラメータなどのデータを保持するＤＳＰデータ保存部16、ＤＳＰ部２を制御するソフトウェアを保持するＤＳＰソフト保持部17を有している。そして、ＤＳＰ演算処理部11、制御量入力部12a，12b、操作量出力部13a，13b、ＤＳＰデータ保存部16、ＤＳＰソフト保持部17が、ＤＳＰバス18に接続されている。
【００１７】
ＣＰＵ部３は、外部通信や表示などを制御するＣＰＵ信号処理部21、外部と通信する外部通信部22、ＣＰＵ信号処理部21の制御によって外部通信部22を制御する外部通信制御部23、表示部としてのＬＣＤ（Liquid Crystal Display）表示部24、パラメータを入力するパラメータ入力部25を有している。そして、ＣＰＵ信号処理部21、および外部通信部22が、ＣＰＵバス26に接続されている。
【００１８】
内部通信部４は、ＤＳＰバス18とＣＰＵバス26とに接続され、ＤＳＰ演算処理部11とＣＰＵ信号処理部21との間での通信を行う。内部通信部４には、ＤＰＲＡＭ（以下、ＤＰＲＡＭ（Dual Port Random Access Memory）が用いられる。
【００１９】
次に、コントローラ１に入出力される信号の処理に関して説明する。
【００２０】
ＤＳＰ演算処理部11は、複数の制御量入力部12a，12bおよびＤＳＰバス18を通じて外部から入力される制御量を演算処理し、操作量を算出する。
【００２１】
ＤＳＰ演算処理部11で算出された制御量は、ＤＳＰ演算処理部11から、ＤＳＰバス18を介し、複数の操作量出力部13a，13bに送る。操作量出力部13a，13bは、送られてきた操作量に操作量シフト部14からの外部入力信号を加えて操作量をシフトし、操作量出力部13a，13bから外部に出力する。
【００２２】
そして、入出力制御部15は、制御量入力部12a，12bおよび操作量出力部13a，13bの選定、切替を行う。
【００２３】
また、ＤＳＰ演算処理部11で処理された制御量および操作量は、ＤＳＰバス18、内部通信部４およびＣＰＵバス26を介して、ＣＰＵ信号処理部21に送る。
【００２４】
ＣＰＵ信号処理部21に送られた制御量および操作量は、信号処理され、ＬＣＤ表示部24に直に送るとともに、外部通信部22にＣＰＵバス26を介して送る。そして、ＬＣＤ表示部24は、ＣＰＵ信号処理部21より送られてきた信号により表示する。また、外部通信部22に送られる信号は、外部通信制御部23が外部からの通信要求に従って選定した例えばＲＳ−２３２Ｃ、Ｅｔｈｅｒｎｅｔ（登録商標）、ＧＰＩＢ（General Purpose Interface Bus）などの通信方式に処理し、外部との通信を実施する。
【００２５】
次に、外部から入力される演算・制御パラメータの処理に関して説明する。
【００２６】
演算・制御パラメータは、パラメータ入力部25を通してコントローラ１に直接入力する方法と、外部通信部22を通して外部のコンピュータから入力する方法の二通りの方法がある。
【００２７】
パラメータ入力部25を通してコントローラ１に直接入力する方法では、演算・制御パラメータは、パラメータ入力部25からＣＰＵ信号処理部21に送り、ＤＳＰ演算処理部11が受け付けられるデータに信号処理する。そして、この信号処理されたデータは、内部通信部４を介し、ＤＳＰ演算処理部11に送り、ＤＳＰデータ保存部16の演算・制御パラメータとして更新保存し、以降の演算、制御に活用する。
【００２８】
外部通信部22を通して外部のコンピュータから入力する方法では、演算・制御パラメータは、外部のコンピュータから外部通信部22を通じてＣＰＵ信号処理部21に送り、ＤＳＰ演算処理部11が受け付けられるデータに信号処理する。そして、この信号処理されたデータは、内部通信部４を介し、ＤＳＰ演算処理部11に送り、ＤＳＰデータ保存部16の演算・制御パラメータとして更新保存し、以降の演算、制御に活用する。
【００２９】
次に、内部通信部４を介したＤＳＰ演算処理部11とＣＰＵ信号処理部21との通信方法に関して説明する。
【００３０】
図２は、ＤＳＰ演算処理部11からＣＰＵ信号処理部21への通信のフローチャートである。
【００３１】
ＤＳＰ演算処理部11から通信が開始されると（ステップ１）、まず、ＤＳＰ演算処理部11から内部通信部４（以下、ＤＰＲＡＭという）に割込み信号フラグを転送する（ステップ２）。
【００３２】
ＤＰＲＡＭはＣＰＵ信号処理部21に割込み信号を発信している状態となる（ステップ３）。
【００３３】
ＣＰＵ信号処理部21はこの割込み信号を受けると（ステップ４）、ＤＰＲＡＭに割込みクリアフラグを転送する（ステップ５）。ＤＰＲＡＭはＣＰＵ信号処理部21への割込み信号を停止する（ステップ６）。
【００３４】
そして、ＣＰＵ信号処理部21はＤＰＲＡＭに割込み処理済フラグを転送する（ステップ７）。ＤＰＲＡＭはＤＳＰ演算処理部11に割込み処理済フラグを転送する（ステップ８）。ＤＳＰ演算処理部11はＣＰＵ信号処理部21の割込み処理済を確認すると（ステップ９、10）、一旦通信を終了する（ステップ11）。
【００３５】
一方、ＣＰＵ信号処理部21はステップ７の処理が済むと、ＤＰＲＡＭに割込み信号フラグを転送し（ステップ12）、時間待ちの状態となる（ステップ13）。ＤＰＲＡＭはＤＳＰ演算処理部11に割込み信号を発信している状態となる（ステップ14）。ＤＳＰ演算処理部11はこの割込み信号を受けると通信を再開し（ステップ15）、ＤＰＲＡＭに割込みクリアフラグを転送する（ステップ16）。ＤＰＲＡＭはＤＳＰ演算処理部11への割込み信号を停止する（ステップ17）。そして、ＤＳＰ演算処理部11はデータカウントのリセットをする（ステップ18）。そして、ＤＳＰ演算処理部11はＤＰＲＡＭに割込み処理済フラグを転送する（ステップ19、20）。そして、ＤＳＰ演算処理部11はＤＰＲＡＭに最新データを転送し（ステップ21、22）、ＤＳＰ演算処理部11は割込みを終了する（ステップ23）。
【００３６】
また、ＣＰＵ信号処理部21は時間待ちがタイマアップすると、エラー処理する（ステップ24、25）。
【００３７】
一方、ＣＰＵ信号処理部21は時間待ちが終了すると、ＤＰＲＡＭから最新データを取得し（ステップ26）、割込み処理を終了する（ステップ27）。
【００３８】
以上で、ＤＳＰ演算処理部11からＣＰＵ信号処理部21への通信を完了する。
【００３９】
また、図３は、ＣＰＵ信号処理部21からＤＳＰ演算処理部11への通信のフローチャートである。
【００４０】
ＣＰＵ信号処理部21から通信が開始されると（ステップ28）、まず、ＣＰＵ信号処理部21からＤＰＲＡＭに更新データを転送する（ステップ29、30）。次に、ＣＰＵ信号処理部21からＤＰＲＡＭに更新アドレスを転送する（ステップ31、32）。その後、ＣＰＵ信号処理部21からＤＰＲＡＭに割込み信号フラグを転送し（ステップ33）、ＤＳＰ演算処理部11の通信終了を待つ状態になる。ＤＰＲＡＭはＤＳＰ演算処理部11に割込み信号を発信する（ステップ34）。
【００４１】
ＤＳＰ演算処理部11は割込み信号を受けると（ステップ35）、ＤＰＲＡＭに割込みクリアフラグを転送する（ステップ36）。ＤＰＲＡＭはＤＳＰ演算処理部11への割込み信号を停止する（ステップ37）。そして、ＤＳＰ演算処理部11はデータカウントのリセットを行い（ステップ38）、ＤＰＲＡＭから更新アドレスを取得し（ステップ39、40）、ＤＰＲＡＭから更新データを取得する（ステップ41、42）。そして、ＤＳＰ演算処理部11はＤＰＲＡＭに割込み処理済フラグを転送し、ＤＳＰ演算処理部11の割り込みを終了する（ステップ43、44）。ＤＰＲＡＭはＣＰＵ信号処理部21に割込み処理済フラグを転送する（ステップ45）。
【００４２】
ＣＰＵ信号処理部21は割込み処理済フラグを取得し（ステップ46）、通信を終了する（ステップ47、48）。
【００４３】
このようにコントローラ１によれば、ＤＳＰ部２とＣＰＵ部３が独立して動作するため、ＤＳＰ演算処理部11とＣＰＵ信号処理部21との間のシステム資源の利用における競合を防止でき、ＤＳＰ演算処理部11の演算速度の向上とＣＰＵ信号処理部21の通信速度の向上とが図れ、それによって、制御対象に対する高速、高精度、高安定な制御ができる。
【００４４】
ＤＳＰ演算処理部11とＣＰＵ信号処理部21との通信方式を通信方向により異ならせることにより、通信競合防止及びＤＳＰ演算処理部11への負荷が少なくなるようにでき、それによって、ＤＳＰ演算処理部11の通信における処理待ち時間等の負荷を少なくし、ＤＳＰ演算処理部11の演算速度をさらに向上することができ、制御対象に対するより高速、高精度、高安定な制御ができる。
【００４５】
以下に、本実施の形態のコントローラ１による機器制御処理を、図４に示すような大型放射光施設の制御システムにおいて、放射光ビームの光強度、およびビーム位置を制御する場合を例に上げ、具体的に説明する。
【００４６】
大型放射光施設とは、円環状に電磁石を配した蓄積リングに加速器から電子を射出し、蓄積リング内の電子を電磁石により曲げるときに生ずる放射光を、研究・実験等に供する施設である。
【００４７】
研究・実験等には、安定した放射光ビームの光強度、およびビーム位置が要求される。放射光ビームの光強度、およびビーム位置を制御するには、高速・高精度の制御演算を必要とするが、従来のコントローラではこの要求を満足していない。
【００４８】
図４の制御システムでは、コントローラ１により、２結晶分光器31を、ピエゾコントローラ32を介して制御し、ビーム位置および光強度を制御する。
【００４９】
すなわち、まず、２結晶分光器31から発するビームをモニタ33で測定する。モニタ33はビームの光強度と位置を同時に測定し、それぞれを微小電流信号で測定結果として出力する。モニタ33から出力されたそれぞれの微小電流信号はアンプ34で増幅し、コントローラ１の制御量入力部12a，12bにビームの光強度の制御量あるいはビームの位置の制御量として入力する。
【００５０】
そして、コントローラ１の制御量入力部12a，12bに制御量として入力された信号は、ＤＳＰバス18を介し、ＤＳＰ演算処理部11に送る。ＤＳＰ演算処理部11は、送られた制御量を演算処理し、操作量を算出する。
【００５１】
算出された操作量は、ＤＳＰ演算処理部11からＤＳＰバス18を介し操作量出力部13a，13bに送る。操作量出力部13a，13bは、送られてきた操作量に操作量シフト部14からの外部入力信号を加えて操作量をシフトし、操作量出力部13a，13bから外部に出力する。また、制御量および操作量はＤＳＰバス18、内部通信部４およびＣＰＵバス26を介しＣＰＵ信号処理部21に送る。そして、制御量および操作量はＣＰＵ信号処理部21からＬＣＤ表示部24に送り、ＬＣＤ表示部24に表示する。また、制御量および操作量はＣＰＵ信号処理部21から外部通信部22に送り、外部通信部22から外部のホストコンピュータからの通信要求に従って選定した通信方式、この場合はＥｔｈｅｒｎｅｔ（登録商標）の通信方式で処理し、ＬＡＮ経由でホストコンピュータ35に送る。
【００５２】
そして、操作量出力部13a，13bから出力される操作量をもとにピエゾコントローラ32を制御し、ピエゾコントローラ32は２結晶分光器31を制御し、放射光ビーム光強度あるいはビーム位置を制御する。
【００５３】
なお、ＤＳＰ演算処理部11とＣＰＵ信号処理部21との内部通信方式は上述した方式と同一である。
【００５４】
図５(a)(b)は、実際にコントローラ１を用いて大型放射光施設の放射光ビームの光強度、およびビーム位置を制御した結果のグラフである。
【００５５】
ビーム位置変動は、コントローラ１で制御しないフリーのσ＝０．５２μｍから、コントローラ１を用いた制御によってσ＝０．２２μｍへと抑制された。
【００５６】
また、ビーム強度変動は、コントローラ１で制御しないフリーのσ＝０．０２４から、コントローラ１を用いた制御によってσ＝０．０１２へと抑制された。
【００５７】
なお、制御対象は大型放射光施設の放射光ビームの光強度、およびビーム位置に限るものでなく、高速・高精度を要求する制御対象ならどのようなものでもよい。
【００５８】
さらに、外部への通信方式はＲＳ−２３２Ｃ、Ｅｔｈｅｒｎｅｔ（登録商標）、ＧＰＩＢに限るものでなく、技術の進展により新たな通信方式が開発されれば、適宜採用されるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施の形態を示すコントローラの基本構成のブロック図である。
【図２】同上コントローラのＤＳＰ演算処理部からＣＰＵ信号処理部への通信のフローチャートである。
【図３】同上コントローラのＣＰＵ信号処理部からＤＳＰ演算処理部への通信のフローチャートである。
【図４】同上コントローラを用いた制御システムのブロック図である。
【図５】同上制御システムでコントローラを用いて制御した結果を示し、(a)はビーム位置を示すグラフ、(b)はビーム強度を示すグラフである。
【符号の説明】
【００６０】
１    コントローラ
２    ＤＳＰ部
３    ＣＰＵ部
４    内部通信部
11    ＤＳＰ演算処理部
18    ＤＳＰバス
21    ＣＰＵ信号処理部
22    外部通信部
26    ＣＰＵバス
【図１】
2007011882.tif 000003
【図２】
2007011882.tif 000004
【図３】
2007011882.tif 000005
【図４】
2007011882.tif 000006
【図５】
2007011882.tif 000007