(57)【要約】【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板をエッチングして、埋め込み配線のための溝を前記半導体基板に形成する工程と、
無電解蒸着工程を行って、前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と、
シリサイド工程を行って、前記溝の側面及び底面上にシリサイド膜を形成する工程とを含む埋め込み配線の形成方法。
【請求項２】
前記無電解蒸着工程は、
前記溝の側面及び底面を活性化させる工程と、
前記シリサイド用金属膜のための原料金属イオン及び還元剤を含む溶液を、前記活性化された溝の側面及び底面に接触させる工程とを含む請求項１に記載の埋め込み配線の形成方法。
【請求項３】
前記溝の側面及び底面を活性化させる工程は、
前記溝の側面及び底面を、金属、金属塩化塩、金属硫酸塩、又はそれらの組み合わせを含む溶液に接触する工程を含む請求項２に記載の埋め込み配線の形成方法。
【請求項４】
前記溝の底面上に形成されたシリサイド膜を除去する工程をさらに含む請求項３に記載の埋め込み配線の形成方法。
【請求項５】
前記溝の側面及び底面を活性化させる工程は、
前記シリサイド膜を構成する金属種層を前記溝の側面及び底面上に形成する工程を含む請求項２に記載の埋め込み配線の形成方法。
【請求項６】
前記溝の底面上に形成されたシリサイド膜を除去する工程をさらに含む請求項５に記載の埋め込み配線の形成方法。
【請求項７】
半導体基板をエッチングして、チャネル構造物を形成する工程と、
前記チャネル構造物の側面にゲート絶縁膜を介して前記チャネル構造物を取り囲むゲートパターンを形成する工程と、
前記チャネル構造物の外部の半導体基板をエッチングして、ビットライン用溝を形成する工程と、
無電解蒸着工程を行って、前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と、
シリサイド工程を行って、前記溝の側面及び底面上にビットライン用シリサイド膜を形成する工程を含む埋め込みビットラインの形成方法。
【請求項８】
前記無電解蒸着工程を行う工程は、
前記溝の側面及び底面を活性化させる工程と、
前記シリサイド用金属膜のための原料金属イオン及び還元剤を含む溶液を前記活性化された溝の側面及び底面に接触させる工程とを含む請求項７に記載の埋め込みビットラインの形成方法。
【請求項９】
前記溝の側面及び底面を活性化させる工程は、
前記溝の側面及び底面を、金属、金属塩化塩、金属硫酸塩、又はそれらの組み合わせを含む溶液に接触する工程を含む請求項８に記載の埋め込みビットラインの形成方法。
【請求項１０】
前記溝の底面上に形成されたシリサイド膜を除去する工程をさらに含む請求項９に記載の埋め込みビットラインの形成方法。
【請求項１１】
前記溝の側面及び底面を活性化させる工程は、
前記シリサイド膜を構成する金属種層を前記溝の側面及び底面上に形成する工程を含む請求項８に記載の埋め込みビットラインの形成方法。
【請求項１２】
前記溝の底面上に形成されたシリサイド膜を除去する工程をさらに含む請求項１１に記載の埋め込みビットラインの形成方法。
【請求項１３】
前記チャネル構造物を形成する工程は、エッチングマスクを使用して前記半導体基板をエッチングすることによりチャネル構造物を形成する工程を含み、
前記ゲートパターンの外部の半導体基板をエッチングする工程は、マスクを使用して前記ゲートの外部の半導体基板をエッチングする工程を含む請求項８に記載の埋め込みビットラインの形成方法。
【請求項１４】
前記シリサイド工程を行う工程は、
第１熱処理工程を行う工程を含む請求項８に記載の埋め込みビットラインの形成方法。
【請求項１５】
前記第１熱処理工程を行った後に未反応金属膜を除去する工程と、第２熱処理工程を行う工程とをさらに含む請求項１４に記載の埋め込みビットラインの形成方法。
【請求項１６】
前記金属膜は、コバルト、ニッケル、チタニウム、白金、パラジウム、又はそれらの組み合わせで形成される請求項１４又は１５に記載の埋め込みビットラインの形成方法。
【請求項１７】
半導体基板をエッチングしてチャネル構造物を形成する工程と、
前記チャネル構造物の側面にゲート絶縁膜を介在して、前記チャネル構造物の側面を取り囲むゲートパターンを形成する工程と、
前記ゲートパターンの外部の半導体基板をエッチングして溝を形成する工程と、
無電解蒸着工程を行って、前記溝の側面及び底面上に選択的にシリサイド用金属膜を形成する工程と、
シリサイド工程を行って、前記溝の側面及び底面上に選択的にビットライン用シリサイド膜を形成する工程と、
前記溝の底面に形成されたシリサイド膜を除去する工程と、
前記ゲートパターンに電気的に接続するワードラインを形成する工程とを含む半導体素子の形成方法。
【請求項１８】
前記ゲート絶縁膜を形成する前に前記チャネル構造物の側面一部分をエッチングする工程をさらに含む請求項１７に記載の半導体素子の形成方法。
【請求項１９】
前記無電解蒸着工程を行う工程は、
前記溝の側面及び底面上に前記金属膜を構成する金属触媒層を形成して、前記溝の側面及び底面を活性化させる工程と、
前記シリサイド用金属膜のための原料金属イオン及び還元剤を含む溶液を前記活性化された溝の側面及び底面に接触させる工程とを含む請求項１８に記載の半導体素子の形成方法。
【請求項２０】
前記無電解蒸着工程を行う工程は、
前記溝の側面及び底面を、金属、金属塩化塩、金属硫酸塩又はそれらの組み合わせを含む活性化溶液に接触して、前記溝の側面及び底面を活性化させる工程と、
前記シリサイド用金属膜のための原料金属イオン及び還元剤を含む溶液を前記活性化された溝の側面及び底面に接触させる工程とを含む請求項１８に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の埋め込み配線の形成方法に関し、さらに詳細には、埋め込みビットラインの形成方法に関する。
【背景技術】
【０００２】
集積度が増加するにつれて、平面的に半導体素子が占められる領域が減っている。例えば、トランジスタが形成される領域、すなわち活性領域の大きさが次第に減少している。活性領域の大きさが減少するにつれて、通常の平面型トランジスタのチャネル長が減って、いわゆる「短チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）」が発生する。また、チャネルの幅も減少して、いわゆる「狭チャネル効果（ｎａｒｒｏｗ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）」又は「狭幅効果（ｎａｒｒｏｗ  ｗｉｄｔｈ  ｅｆｆｅｃｔ）」が発生している。
【０００３】
したがって、制限した領域でチャネル長及び幅を増加させるために、従来の平面型トランジスタの代わりに、垂直型トランジスタのような３次元トランジスタが提案された。特に、垂直型トランジスタは、ＤＲＡＭのような半導体メモリ素子に有用に適用されることができる。垂直型トランジスタにおいて、イオン注入を使用して形成されるビットラインは高い抵抗を示した。これにより、ビットラインを半導体基板内に埋め込む、いわゆる埋め込みビットラインが導入された。通常、埋め込みビットラインを形成するために、半導体基板をエッチングしてビットラインのための溝を形成した後に、気相蒸着法（ＣＶＤ）を使用してビットラインのための導電膜を半導体基板の全面に形成している。ところが、素子の集積度の増加によってビットラインのための溝の幅が減ったため、蒸着し得る導電膜の厚さが制限され、結果的にビットラインの抵抗が増加する。ビットラインのための導電膜を厚く形成する場合、溝の上部でオーバーハング（ｏｖｅｒｈａｎｇ）が発生し、隣接したビットライン間の分離のためのエッチング工程において隣接したビットラインが正しく分離されないおそれがある。さらに垂直型トランジスタのチャネル構造物を形成するために基板をエッチングした結果発生した溝とともに、ビットラインのための溝はさらに深い溝として形成され、これによって前述の問題はさらに深刻になる。
【特許文献１】特開２００２−５０８５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高集積素子に適した埋め込みビットラインの形成方法を提供することにある。
【０００５】
また、本発明の他の目的は、高集積素子に適した埋め込み配線の形成方法を提供することにある。
【０００６】
また、本発明のさらに他の目的は、埋め込みビットラインを有する高集積半導体素子の形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成すべく、本発明の実施の形態に係る埋め込み配線の形成方法は、半導体基板をエッチングして、埋め込み配線のための溝を前記半導体基板に形成する工程と、無電解蒸着工程を行って、前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と、シリサイド工程を行って、前記溝の側面及び底面上にシリサイド膜を形成する工程とを含むことができる。
【０００８】
一実施の形態において、前記無電解蒸着工程を行う工程は、前記溝の側面及び底面を活性化させる工程と、前記シリサイド用金属膜のための原料金属イオン及び還元剤を含む溶液を、前記活性化された溝の側面及び底面に接触させる工程とを含む。
【０００９】
一実施の形態において、前記溝の側面及び底面を活性化させる工程は、前記溝の側面及び底面を、金属、金属塩化塩、金属硫酸塩、又はそれらの組み合わせを含む溶液に接触する工程を含むことができる。
【００１０】
一実施の形態において、前記溝の側面及び底面を活性化させる工程は、前記シリサイド膜を構成する金属種層を前記溝の側面及び底面上に形成する工程を含むことができる。
【００１１】
また、上記の目的を達成すべく、本発明の実施の形態に係る埋め込みビットラインの形成方法は、半導体基板をエッチングして、チャネル構造物を形成する工程と、前記チャネル構造物の側面にゲート絶縁膜を介してゲートパターンを形成する工程と、前記チャネル構造物の外部の半導体基板をエッチングして、ビットライン用溝を形成する工程と、無電解蒸着工程を行って、前記溝の側面及び底面上にシリサイド用金属膜を形成する工程と、シリサイド工程を行って、前記溝の側面及び底面上にビットライン用シリサイド膜を形成する工程を含むことができる。
【００１２】
また、上記の目的を達成すべく、本発明の実施の形態に係る半導体素子の形成方法は、半導体基板をエッチングしてチャネル構造物を形成する工程と、前記チャネル構造物の側面にゲート絶縁膜を介在して、前記チャネル構造物の側面を取り囲むゲートパターンを形成する工程と、前記ゲートパターンの外部の半導体基板をエッチングして溝を形成する工程と、無電解蒸着工程を行って、前記溝の側面及び底面上に選択的にシリサイド用金属膜を形成する工程と、シリサイド工程を行って、前記溝の側面及び底面上に選択的にビットライン用シリサイド膜を形成する工程と、前記溝の底面に形成されたシリサイド膜を除去する工程と、前記ゲートパターンに電気的に接続するワードラインを形成する工程とを含むことができる。
【発明の効果】
【００１３】
本発明によれば、コバルト膜が選択的にビットライン用溝の内部に形成されるために、シリサイド膜を厚く形成できるから、低い抵抗のビットラインを形成できる。
【００１４】
また、本発明によれば、シリサイド膜のための金属膜がビットライン用溝の内部に選択的に形成され得るから、未反応の金属膜を除去する工程を省略することができる。
【００１５】
また、本発明によれば、信頼性あるように隣接したビットラインを電気的に分離できる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、本発明の実施の形態について説明する。本発明の他の目的、特徴及び利点は、添付した図面と関連した以下の実施の形態を通じてより容易に理解されるはずである。しかしながら、本発明は、ここで説明される実施の形態に限定されずに他の形態に具体化され得る。むしろ、ここで紹介される実施の形態は、開示される内容が完全になりえるように、そして当業者に本発明の思想が十分に伝達され得るように提供されるものである。
【００１７】
本明細書において、導電性膜、半導体膜、又は絶縁城膜などのある物質膜が他の物質膜又は基板上にあると言及される場合に、そのある物質膜は、他の物質膜又は基板上に直接形成され得るか、又はそれらの間にさらに他の物質膜が介在され得ることを意味する。また、本明細書の多様な実施の形態において、第１、第２、第３などの用語が物質膜又は工程ステップを記述するために用いられたが、これは単にある特定の物質膜又は工程ステップを他の物質膜又は他の工程ステップと区別させるために用いられただけであり、このような用語によって限定されてはならない。
【００１８】
本明細書において、「基板」又は「半導体基板」は、シリコン表面を有する任意の半導体ベース構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｂａｓｅｄ  ｓｔｒｕｃｔｕｒｅ）を含む。このような半導体ベース構造は、シリコン、絶縁体上のシリコン（ＳＯＩ）、ドーピング又はドーピングされないシリコン、半導体構造により支持されるシリコンエピタキシャル層、又は他の半導体構造物を示す。また、半導体構造は、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム、又はガリウム・ヒ素（ＧａＡｓ）であり得る。また、「基板」又は「半導体基板」は、絶縁膜及び／又は導電膜が形成されている基板を示すことができる。
【００１９】
「行」又は「列」は、基板上の互いに異なる二方向を示すために用いられたものであって、絶対的な垂直方向又は水平方向を示すものではない。例えば、行はｘ軸と平行し、列はｙ軸と平行する。又はその反対であり得る。
【００２０】
本発明は、埋め込み配線の形成方法に関したものである。本発明において埋め込み配線は、半導体基板をエッチングして形成された溝内に配線が位置することを示すことができる。このような本発明の埋め込み配線の形成方法は、半導体基板をエッチングして溝を形成し、溝内に配線を限定する任意の配線工程に適用され得るが、例えば、垂直型トランジスタの埋め込みビットライン形成、フラッシュメモリ素子のソースライン形成などに適用されることができる。以下では、単に例示的な側面で埋め込みビットラインの形成方法について説明する。また、半導体基板としてシリコン基板を使用することを例に挙げて説明する。
【００２１】
本発明の実施の形態に係る埋め込みビットラインの形成方法は、無電解方法を使用してビットラインのための半導体基板の溝の内部に、すなわち溝の側面及び底面に選択的に導電膜を形成する。例えば、溝の側面及び底面から導電膜が選択的に成長する。したがって、溝の側面及び底面からほぼ同じ厚さに（コンフォーマルに）導電膜が成長できる。また、本発明の実施の形態において、導電膜を溝の内部及び底面に選択的に形成した後に熱処理工程が行われて、シリサイド膜が形成されることができる。したがって、ビットラインの抵抗をさらに減少させることができる。
【００２２】
本発明の実施の形態において、ビットラインのための導電膜は無電解方法により蒸着され得る導電性物質であれば、どれでもよい。また、熱処理工程によりシリサイド膜を形成できる導電性物質であれば、どれでもよい。耐熱性遷移金属は用いられることができる。例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）又はそれらの組み合わせがシリサイドビットラインのための導電膜として用いられ得るが、以下で説明される実施の形態では、単に例示的な面でコバルトを使用してシリサイドビットラインを形成することを説明する。
【００２３】
図１は、本発明の実施の形態に係る垂直型トランジスタを概略的に示す斜視図である。図１に示すように、垂直型トランジスタのためのチャネル構造物１１が基板上に行と列に配列される。チャネル構造物１１は、基板から突出した柱（ｐｉｌｌａｒ）形態を示す。チャネル構造物１１の反対側の終端、例えば上部接合領域及び下部に接合領域がそれぞれ備えられ、接合領域を接続するチャネル構造物１１の側面にはゲートパターン４１が備えられて、垂直型トランジスタを形成する。列方向（ｙ軸方向）に埋め込みビットライン１３が伸びて対応する列に配列された垂直型トランジスタの下部接合領域、例えばドレイン領域に電気的に接続される。行方向（ｘ軸方向）にワードライン１５が伸びて対応する行に配列された垂直型トランジスタのゲートパターンに電気的に接続される。チャネル構造物１１の形態は、特に半導体基板の上側から見られる形態は様々に変更され得、図１に示すように、四角形態に限定されるものではない。
【００２４】
図２Ａ及び図２Ｂを参照して、埋め込みビットラインについて具体的に説明する。図２Ａ及び図２Ｂは、それぞれ図１の垂直型トランジスタをワードライン及びビットラインに沿って切断した時に見られる垂直型トランジスタを概略的に示す断面図である。図２Ａ及び図２Ｂに示すように、半導体基板２１から上側に突出して複数のチャネル構造物１１が形成されている。チャネル構造物１１は、半導体基板２１の一部領域をエッチングすることにより形成されることができる。各チャネル構造物１１の側面にゲート絶縁膜３１を介してゲートパターン４１が形成されている。対応する行に配列されたチャネル構造物の側面に形成されたゲートパターンは、図２Ａに示すように、対応するワードライン１５によって互いに電気的に接続される。すなわち、チャネル構造物１１の間に画定される第１溝５１（以下、より明確な理解のために「ワードライン用溝」と呼ぶ）にワードライン１５が配置される。ワードライン用溝５１の下の半導体基板２１に形成された第２溝５３（以下、明確な理解のために「ビットライン用溝」と呼ばれ得る）の側面には、ビットライン１３が位置する。対応する列に配列されたチャネル構造物の下の基板に形成されたドレイン領域８１ａは、図２Ｂに示すように、対応するビットライン１３により電気的に接続される。
【００２５】
ビットライン１３は、分離絶縁膜６１によってゲートパターン４１及びワードライン１５と電気的に絶縁される。分離絶縁膜６１は、例えばワードライン用溝５１の底面とビットライン用溝５３の内部に形成され得る。また、ビットライン用溝５３の内部に形成された分離絶縁膜６１ａは、隣接したビットラインを互いに電気的に絶縁させる機能を行うことができる。また、ビットライン間のより良好した絶縁のために、ビットライン用溝５３の下に追加的な第３溝５７（以下、明確な理解のために「分離用溝」と呼ばれ得る）が形成され、この分離用溝に絶縁膜が満たされることができる。
【００２６】
本発明の実施の形態がＤＲＡＭのようなメモリ素子に適用される場合に、キャパシタは、チャネル構造物の上部に形成された接合領域、例えばソース領域８３に電気的に接続されるように備えられる。
【００２７】
ゲートパターン４１及びワードライン１５は、例えばポリシリコン、シリサイド、金属又はそれらの組み合わせで形成されることができる。ビットライン１３は、コバルトシリサイドで形成されることができる。
【００２８】
図３〜図８を参照して、本発明の実施の形態に係る埋め込みビットラインの形成方法を説明する。図３〜図８は、ワードラインに沿って（ビットラインと交差する方向に沿って）切断した時の半導体基板の断面を示す。図３に示すように、半導体基板２１の一部領域をエッチングして、チャネル構造物１１を形成する。半導体基板２１の一部領域を除去することにより、行方向のチャネル構造物の間には、ワードライン用溝５１が画定される。例えば、チャネル構造物を限定するマスク７１（以下、明確な理解のために「チャネル用マスク」と呼ばれ得る）を半導体基板２１上に形成し、チャネル用マスク７１の外部の半導体基板をエッチングして、チャネル構造物１１を形成することができる。チャネル用マスク７１は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、又はそれらの組み合わせで形成されることができる。
【００２９】
図４に示すように、選択的な工程（ｏｐｔｉｏｎａｌ  ｐｒｏｃｅｓｓ）としてチャネル構造物１１の側面の一部を除去し、その幅を減らす。ここで、選択的な工程が意味することは、本発明の技術的思想を逸脱しない範囲内で、場合によっては行われなくても良いということである。例えば、エッチング溶液を使用して、チャネル構造物１１の側面の一部を除去することができる。チャネル構造物１１の側面にゲート絶縁膜３１を形成する。ゲート絶縁膜３１は、例えば熱酸化工程を行うことにより形成され得、他の方法として気相蒸着法を使用して形成されることもできる。また、熱酸化工程及び気相蒸着法の組み合わせによってもゲート絶縁膜３１は形成され得る。チャネル構造物１１の側面を取り囲むようにゲート絶縁膜３１上にゲートパターン４１を形成する。例えばポリシリコン、シリサイド、金属又はそれらの組み合わせからなるゲートパターン用導電性膜を形成した後にエッチング工程を行うことにより、ゲートパターン４１は、チャネル構造物１１の側面上に形成されることができる。他の方法として、ゲートパターン用導電膜を形成した後にチャネル用マスク７１が露出するまで平坦化工程を行った後にドライエッチングを行うことにより、チャネル用マスク７１の外部の導電性膜が除去され、チャネル用マスク７１の下に自己整列的な方式によりチャネル構造物１１を取り囲むようにゲートパターン４１が形成されることもできる。イオン注入工程を行って、チャネル構造物１１の下の半導体基板にビットラインが接続するドレイン接合領域８１を形成する。
【００３０】
図５に示すように、ビットラインを限定するマスク９１（以下、明確な理解のために「ビットライン用マスク」と呼ぶ）を形成した後に、ビットライン用マスク９１の外部の半導体基板をエッチングして、ビットライン用溝５３を形成する。ここで、ビットライン用溝５３によって行方向において隣接したものの間で互いに電気的に分離された接合領域８１ａが形成される。また、行方向において互いに隣接したチャネル構造物が互いに電気的に隔離される。ビットライン用マスク９１は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、又はそれらの組み合わせで形成されることができる。
【００３１】
図６に示すように、ビットライン用溝５３の側面及び底面上にシリサイド膜のための導電膜として、コバルト膜９３を選択的に形成する。すなわち、コバルト膜９３は、シリコン基板上にのみ選択的に、ここでは、ビットライン用溝５３の側面及び底面上に選択的に形成される。例えば、無電解方法を使用してコバルト膜９３をビットライン用溝５３の側面及び底面上に選択的に形成できる。したがって、ビットライン用溝５３の側面及び底面上にほぼ均一な厚さにコバルト膜９３が形成されることができる。
【００３２】
本発明の一実施の形態に係る無電解方法によるコバルト膜９３の選択的な形成方法をさらに詳細に説明する。まず、ビットライン用溝５３の側面及び底面を活性化（ａｃｔｉｖａｔｉｏｎ）させる。ここで、「活性化」が意味することは、無電解方法によってコバルト膜が成長できる状態になるように、ビットライン用溝５３の側面及び底面を変更することを含む。例えば、「活性化」は、無電解方法によってコバルト膜が選択的に成長できるように、例えばコバルト種層をビットライン用溝５３の側面及び底面上に形成することを含むことができる。また、「活性化」は、金属、金属塩化塩、金属硫酸塩、又はそれらの組み合わせを含む活性化溶液にビットライン用溝５３の側面及び底面を接触させて、無電解方法によってコバルト膜が選択的に成長できるようにすることを含むことができる。活性化溶液に基板を浸すこと（ｉｍｍｅｒｓｉｎｇ）によって、ビットライン用溝５３の側面及び底面が活性化溶液に接触できる。活性化溶液は、ここに限定されるものではなく、例えばパラジウム又は塩化パラジウム（ＰｄＣｌ２）を含むことができる。
【００３３】
ビットライン用溝５３の側面及び底面を活性化させた後に、コバルト膜が無電解方法により成長できるように、コバルトイオン及び還元剤を含む反応溶液を活性化されたビットライン用溝５３の側面及び底面に接触させる。例えば、反応溶液に基板を浸すことにより、活性化されたビットライン用溝５３の側面及び底面が反応溶液に接触できる。コバルトイオン原料（ｓｏｕｒｃｅ）として、ＣｏＳＯ４・６Ｈ２Ｏ（硫酸銅）が用いられることができる。還元剤として、ハイドロフォスフェイトイオン、ボロンを含有する還元剤が用いられることができる。例えば、還元剤として、ここに列挙されたものに限定されず、（ＣＨ３）２ＨＮ・Ｈ３（ジメチルアミンボラン：ｄｉ−ｍｅｔｈｙｌ−ａｍｉｎｅ−ｂｏｒａｎｅ：ＤＭＡＢ）、ＨＣＨＯ（ホルムアルデヒド）、ＮａＨ２ＰＯ２（次亜りん酸ナトリウム）、ＮａＢＨ４（水素化ホウ素ナトリウム：ｓｏｄｉｕｍ  ｈｙｄｒｏｂｏｒａｔｅ）、ＫＢＨ４（水素化ホウ素カリウム：ｐｏｔａｓｓｉｕｍ  ｈｙｄｒｏｂｏｒａｔｅ）などが用いられることができる。反応溶液は、ｐＨ指数調節剤、界面活性剤などのバッファ溶液をさらに含むことができるが、バッファ溶液は、ここに限定されるものではなく、ＣＨ３ＣＯＯＨ（酢酸）、アンモニウムハイドレート（ａｍｍｏｎｉｕｍ  ｈｙｄｒａｔｅ）などを含むことができる。
【００３４】
図７に示すように、シリサイド工程を行って、コバルト膜９３とビットライン用溝５３の底面及び側面のシリコンと反応させて、ビットラインとして用いられるコバルトシリサイド膜９３を形成する。シリサイド工程は、第１熱処理工程を行うことを含む。第１熱処理工程は、約２００℃〜１０００℃の温度範囲で約１０−８Ｔｏｒｒ〜５×７６０Ｔｏｒｒの圧力範囲で行われることができる。また、第１熱処理工程は、アルゴン、ヘリウムのような不活性（ｉｎｅｒｔ）ガス雰囲気下で行われるか、又は窒素又は水素のような非活性（ｉｎａｃｔｉｖｅ）ガス雰囲気下で行われることができる。又は、第１熱処理工程は、このような雰囲気ガスを使用しなくても良い。
【００３５】
シリサイド工程は、また第１熱処理工程を行った後に第２熱処理工程を行うことをさらに含むことができる。第２熱処理工程は、前述の第１熱処理工程と同じ条件又は第１熱処理工程の変数（温度及び圧力、雰囲気ガス）の範囲から少し外れた条件又は第１熱処理工程の変数の範囲内で異なる範囲で行われることができる。
【００３６】
また、第１熱処理工程と第２熱処理工程との間に選択的な工程として、未反応コバルト膜を除去する工程をさらに行うことができる。
【００３７】
図８に示すように、ビットライン用溝５３の底面に形成されたコバルトシリサイド膜を除去して、隣接したビットラインの間で互いに電気的に隔離されたコバルトシリサイドビットライン１３を形成する。例えば、ビットライン用溝５３の底面に形成されたコバルトシリサイド膜は、ドライエッチングガスを使用して除去でき、このためにフッ素を基盤にしたエッチングガスが用いられることができる。例えば、ＮＦ３、ＣＦ４、ＣＨＦ３などのエッチングガスが用いられることができる。また、アルゴンのような不活性ガスが共に用いられることができる。
【００３８】
ビットライン用マスク９１を除去した後にコバルトシリサイドビットライン１３を絶縁するための分離絶縁膜６１を形成する。ワードラインのための導電膜を蒸着した後にパターニングして、ゲートパターン４１に電気的に接続するワードライン１５を図１、図２Ａ及び図２Ｂに示すように形成する。
【００３９】
イオン注入工程を行って、チャネル構造１１の上部にソース接合領域８３を形成する。
【００４０】
上述の実施の形態において、ビットライン用溝５３の側面及び底面を活性化させることを行わなくても良い。コバルトシリサイドの格子構造は、シリコンと似ているため、シリコン表面にエピタキシャル成長法を使用してコバルトが成長できるためである。
【００４１】
上述の実施の形態において、ビットライン用マスク９１は、分離絶縁膜６１を形成した後に除去され得る。
【００４２】
上述の実施の形態において、隣接したビットライン間をより容易に分離するための、分離絶縁膜６１を形成する前にビットライン１３の外部の基板をエッチングして、分離用溝をさらに形成できる。
【００４３】
上述の実施の形態において、チャネル用マスク７１を除去しワードラインを形成する前にイオン注入工程を行って、チャネル構造物１１の上部にソース接合領域８３を形成できる。
【００４４】
上述の実施の形態において、ソース接合領域８３及びドレイン接合領域８１は、同時に形成されることもできる。例えば、ゲートパターン４１を形成した後にチャネル用マスク７１を除去し、続いてイオン注入工程を行ってチャネル構造物１１の上部にはソース接合領域８３を、チャネル構造物１１の下部の基板にはドレイン接合領域８１を形成できる。
【００４５】
上述の実施の形態において、ドレイン接合領域８１は、ビットライン用溝５３を形成した後にイオン注入工程を行って形成されることができる。
【００４６】
上述の実施の形態において、埋め込みビットラインが形成された後にチャネル構造物の側面にゲートパターンが形成され、ゲートパターンに接続するワードラインが形成され得る。これについて、図９〜図１１を参照して簡略に説明する。図９に示すように、チャネル用マスク７１を使用してチャネル構造物を形成した後、ビットライン用マスク９１を使用してビットライン用溝５３を形成する。
【００４７】
図１０に示すように、上述の実施の形態と同じ方式によりシリサイドビットライン１３をビットライン用溝５３の側面に形成する。ビットライン用マスク９１及びチャネル用マスク７１を除去した後にチャネル構造物１１の上部にソース不純物領域８３を形成する。ビットライン１３を絶縁させるための分離絶縁膜６１を形成する。
【００４８】
図１１に示すように、上述の実施の形態と同じ方式によりチャネル構造物１１の側面にゲート絶縁膜３１及びゲートパターン４１を形成する。ゲートパターン４１に電気的に接続するワードライン１５を形成する。
【００４９】
ビットライン用溝を満たす分離絶縁膜を形成した後にビットライン用マスクを除去する。チャネル構造物の側面にゲート絶縁膜及びゲートパターンを形成し、ゲートパターンに電気的に接続するワードラインを形成する。
【００５０】
本実施の形態でもソース接合領域及びドレイン接合領域は、上で説明した多様な方式により形成されることができる。
【００５１】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施の形態に係る垂直型トランジスタを概略的に示す斜視図である。
【図２Ａ】図１の垂直型トランジスタをワードライン及びビットラインに沿って垂直切断した時に見られる垂直型トランジスタを概略的に示す断面図である。
【図２Ｂ】図１の垂直型トランジスタをワードライン及びビットラインに沿って垂直切断した時に見られる垂直型トランジスタを概略的に示す断面図である。
【図３】本発明の一実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図４】本発明の一実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図５】本発明の一実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図６】本発明の一実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図７】本発明の一実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図８】本発明の一実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図９】本発明の他の実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図１０】本発明の他の実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【図１１】本発明の他の実施の形態に係る埋め込みビットラインの形成方法を説明するためにワードラインに沿って切断した時の半導体基板の断面を示す。
【符号の説明】
【００５３】
１１…チャネル構造物、
１３…ビットライン、
１５…ワードライン、
２１…半導体基板、
３１…ゲート絶縁膜、
４１…ゲートパターン、
５１…ワードライン用溝、
５３…ビットライン用溝、
５７…分離用溝、
６１、６１ａ…分離絶縁膜、
７１…チャネル用マスク、
８１…ドレイン接合領域、
８３…ソース接合領域、
９１…ビットライン用マスク、
９３…コバルト膜、
９５…コバルトシリサイド膜。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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