(57)【要約】【課題】差動出力信号のばらつきを短時間で抑制することができる。【解決手段】本発明による差動信号駆動回路は、２つの電流源Ｐ１、Ｎ１から供給される電流に基づき、入力される差動入力信号（Ｖｉｎ１−Ｖｉｎ２）に応じた差動出力信号（Ｖａ−Ｖｂ）を出力するドライバ回路１と、差動出力信号（ａ−Ｖｂ）に基づき２つの電流源Ｐ１、Ｎ１を制御して２つの電流源Ｐ１、Ｎ１から供給される電流の値を決定するコモンフィードバック回路２Ａとを具備する。【選択図】図１
2007329550.tif 000002
【特許請求の範囲】
【請求項１】
２つの電流源から供給される電流に基づき、入力される差動入力信号に応じた差動出力信号を出力するドライバ回路と、
前記差動出力信号に基づき前記２つの電流源を制御して前記電流の値を決定するコモンフィードバック回路と、
を具備する
差動信号駆動回路。
【請求項２】
請求項１に記載の差動信号駆動回路において、
前記コモンフィードバック回路は、前記差動出力信号の中間電圧を抽出し、前記中間電圧と、入力される１つの参照電圧との比較結果を前記ドライバ回路に帰還して、前記２つの電流源を制御する
差動信号駆動回路。
【請求項３】
請求項２に記載の差動信号駆動回路において、
前記コモンフィードバック回路は、
前記中間電圧と前記参照電圧とが入力される入力段と、出力端子を介して前記入力段に接続される能動負荷とを有する差動増幅回路を備え、
前記出力端子は、前記２つの電流源に接続され、
前記能動負荷は、前記中間電圧と前記参照電圧に応じ、前記出力端子を介して前記２つの電流源を制御する
差動信号駆動回路。
【請求項４】
請求項３に記載の差動信号駆動回路において、
前記２つの電流源は、第１の電源に接続される第１の導電型の第１のトランジスタを含む第１の電流源と、第２の電源に接続される第２の導電型の第２のトランジスタを含む第２の電流源であり、
前記能動負荷は、
前記中間電圧及び前記参照電圧に応じて、前記第１のトランジスタのゲート電圧を制御する第１の能動負荷と、
前記中間電圧及び前記参照電圧に応じて、前記第２のトランジスタのゲート電圧を制御する第２の能動負荷とを備える
差動信号駆動回路。
【請求項５】
請求項４に記載の差動信号駆動回路において、
前記第２の能動負荷は、前記第２の電源に接続され、前記第２のトランジスタとともにカレントミラー回路を形成する第２の導電型の第４のトランジスタである
差動信号駆動回路。
【請求項６】
請求項４に記載の差動信号駆動回路において、
前記第１の能動負荷は、前記第２の電源に接続される第２の導電型の第３のトランジスタであり、
前記入力段は、
前記中間電圧が、入力端子を介してゲートに入力され、第１の出力端子を介して前記第３のトランジスタに接続される第１の導電型の第５のトランジスタと、
前記参照電圧がゲートに入力され、第２の出力端子を介して前記第４のトランジスタに接続される第１の導電型の第６のトランジスタとを備え、
前記コモンフィードバック回路は、
前記第１の電源に接続され、前記第１のトランジスタとともにカレントミラー回路を形成する第７のトランジスタと、
前記第１の電源に接続され、前記第７のトランジスタとともにカレントミラー回路を形成する第８のトランジスタと、
前記第２の電源に接続され、ゲートが前記第１の出力端子及び前記第３のトランジスタのゲートに共通接続され、前記第３のトランジスタとともにカレントミラー回路を形成する第９のトランジスタと、
前記第２の電源に接続され、ゲートが前記第２の出力端子及び前記第４のトランジスタのゲートに共通接続され、前記第４のトランジスタとともにカレントミラー回路を形成する第１０のトランジスタとを更に具備し、
前記第７のトランジスタと前記第９のトランジスタは接続され、
前記第８のトランジスタと前記第１０のトランジスタは前記入力端子を介して接続される
差動信号駆動回路。
【請求項７】
請求項６に記載の差動信号駆動回路において、
前記コモンフィードバック回路は、
前記入力端子に接続される位相補償容量を更に備える
差動信号駆動回路。
【請求項８】
請求項５に記載の差動信号駆動回路において、
前記コモンフィードバック回路は、
前記第１の能動負荷と、前記中間電圧及び前記参照電圧が入力される第１の入力段とを有する第１の差動増幅回路と、
前記第２の能動負荷と、前記中間電圧及び前記参照電圧が入力される第２の入力段とを有する第２の差動増幅回路とを備える
差動信号駆動回路。
【請求項９】
請求項８に記載の差動信号駆動回路において、
前記第１の入力段は、
前記中間電圧がゲートに入力される第２の導電型の第１１のトランジスタと、前記参照電圧がゲートに入力される第２の導電型の第１２のトランジスタとを有し、
前記第１の能動負荷は、前記第１の電源と前記第１２のトランジスタとの間に設けられ、前記第１のトランジスタとともにカレントミラー回路を形成する第１の導電型のトランジスタであり、
前記第２の入力段は、
前記中間電圧がゲートに入力される第１の導電型の第１３のトランジスタと、前記参照電圧がゲートに入力される第１の導電型の第１４のトランジスタとを有し、
前記第２の能動負荷は、前記第２の電源と第１４のトランジスタとの間に設けられ、前記第２のトランジスタとともにカレントミラー回路を形成する第２の導電型のトランジスタである
差動信号駆動回路。
【請求項１０】
ドライバ回路が、２つの電流源から供給される電流に基づき、入力される差動入力信号に応じた差動出力信号を出力する信号出力ステップと、
コモンフィードバック回路が、前記差動出力信号に基づき前記２つの電流源を制御して前記電流の値を決定する電流決定ステップと、
を具備する
差動信号駆動方法。
【請求項１１】
請求項１０に記載の差動信号駆動方法において、
前記電流決定ステップは、
前記コモンフィードバック回路が、前記差動出力信号の中間電圧を抽出するステップと、
前記コモンフィードバック回路が、前記中間電圧と、入力される１つの参照電圧とに基づいて、前記２つの電流源を制御するステップと、
を備える
差動信号駆動方法。
【請求項１２】
請求項１１に記載の差動信号駆動方法において、
前記電流決定ステップは、
前記ドライバ回路が、前記コモンフィードバック回路内の差動増幅回路に前記中間電圧を供給するステップと、
前記差動増幅回路の増幅率を決める能動負荷が、前記中間電圧と前記参照電圧に基づいて自身の負荷量を変えるステップと、
前記能動負荷が、前記中間電圧と前記参照電圧に応じて、前記２つの電流源を制御するステップと、
を備える
差動信号駆動方法。
【請求項１３】
請求項１２に記載の差動信号駆動方法において、
前記電流決定ステップは、
前記能動負荷が、
前記中間電圧及び前記参照電圧に応じて、第１の電源に接続される第１の電流源のゲート電圧を制御するステップと、
前記中間電圧及び前記参照電圧に応じて、第２の電源に接続される第２の電流源のゲート電圧を制御するステップと、
を備える
差動信号駆動方法。
【請求項１４】
請求項１３に記載の差動信号駆動方法において、
前記コモンフィードバック回路は、第１の導電型のトランジスタを入力段として備える第１の差動増幅回路と、第２の導電型のトランジスタを入力段として備える第２の差動増幅回路とを備え、
前記電流決定ステップは、
前記差動増幅回路が、前記第１及び第２の差動増幅回路に前記中間電圧を供給するステップと、
前記第１の差動増幅回路が、前記中間電圧と前記参照電圧に応じて前記第１の電流源のゲート電圧を制御するステップと、
前記第２の差動増幅回路が、前記中間電圧と前記参照電圧に応じて前記第２の電流源のゲート電圧を制御するステップと、
を備える
差動信号駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号駆動回路及び差動信号駆動方法に関し、特に小振幅差動信号を生成する差動信号駆動回路及び差動信号駆動方法に関する。
【背景技術】
【０００２】
近年、液晶等の表示装置を用いた携帯電話やデジタルカメラの小型化が急速に進んでいる。このため、少ない配線数で液晶パネルへデジタル信号を伝送でき、かつEMI（Electro Magnetic Interference）を低減できるLVDS（Low Voltage Differential Signaling）が広く採用されている。LVDSは、インターフェース技術TIA／EIA644規格（米国電子通信工業会／米国電子工業会）にて標準化された小振幅インタフェースである。
【０００３】
LVDSの伝送メディアは、その特性差動インピーダンスで終端して完全な電流ループを形成する必要がある。この伝送メディアがケーブルであっても、あるいはプリント基板上のインピーダンスを制御したトレースであっても、この要件は同じである。伝送メディアの終端が不適切な場合、ケーブルやトレースの遠端で信号が反射し、後続の信号に干渉を与える可能性がある。しかし、適切な終端は好ましくない電磁界放射を低減し、最適な信号品質を実現する。信号の反射を防ぐため、LVDS では、ケーブル又はPCBトレースの実際の差動インピーダンスに整合した終端抵抗を必要とする。一般に、終端抵抗として１００Ωの抵抗が使用される。抵抗は、２本の信号線をまたがるように、レシーバの入力端のできるだけ近くに配置することが好ましい。
【０００４】
LVDSの伝送メディアでは、終端抵抗に入力される差動信号が安定して供給されることが重要視される。すなわち、差動出力信号の振幅や終端抵抗の両端にかかる電圧の中間電圧（出力オフセット電圧）は所定の範囲内であることが要求されている。例えば、IEEE  Std  １５９６．３−１９９６で差動信号のばらつきの許容範囲が規定されている。一例として、出力オフセット電圧Ｖｃｍ＝１．２Ｖの場合、許容範囲は、±０．０７５Ｖと規定されている。このように、ＬＶＤＳでは振幅や出力オフセット電圧のばらつきの少ない差動出力信号を安定して供給できる差動信号駆動回路が求められている。
【０００５】
ばらつきの少ない差動信号を供給できる差動信号駆動回路の従来時術が、ＷＯ  ０３／０４９２９１  Ａ１（特許文献１）、特開２００５−３０３８３０号公報（特許文献２）、特開２００６−０６０３２０号公報（特許文献３）に記載されている。
【０００６】
図４に特許文献１に記載のラインドライバ（差動信号駆動回路）の構成を示す回路図を示す。図４を参照して、特許文献１に記載の差動信号駆動回路の構成を説明する。従来技術による差動信号駆動回路は、ドライバ回路１０とドライバ回路１０の動作を制御するためのレプリカ回路２０とを具備する。
【０００７】
ドライバ回路１０は、差動出力信号（Ｖｉｎ１−Ｖｉｎ２）がゲートに入力されてスイッチング動作を行うＮチャネル型ＭＯＳトランジスタＮ１１〜Ｎ１４（以下、トランジスタＮ１１〜Ｎ１４）を備える出力回路と、高電位側の電源電位ＶＤＤとトランジスタＮ１１、Ｎ１３のドレインとの間に接続されたＮチャネル型ＭＯＳトランジスタＮ１６（以下、トランジスタＮ１６）と、トランジスタＮ１２、１４のソースと低電位側の電源電位ＧＮＤとの間に接続されたＮチャネル型ＭＯＳトランジスタＮ１５（以下、トランジスタＮ１５）とを備える。トランジスタＮ１５のゲートには、レプリカ回路の出力端子２０４を介してリファレンス電圧Ｖｒｅｆ２が供給され、この電圧によって動作電流が決定される。又、トランジスタＮ１６のゲートにはレプリカ回路の出力端子２０３が接続され、出力端子２０３から供給される電圧によって動作電流が決定される。
【０００８】
レプリカ回路２０は、トランジスタＮ１１〜Ｎ１６のサイズの１／ｎのサイズのＮチャネル型ＭＯＳトランジスタ１７〜Ｎ２０（以下、トランジスタＮ１７〜Ｎ２０）と、レシーバ側の終端抵抗ＲＴの（ｎ／２）倍の抵抗値を有する２つの抵抗ｎＲＴ／２を備える。レプリカ回路２０のトランジスタＮ２０とドライバ回路１０のトランジスタＮ１５は、カレントミラー回路を構成し、トランジスタ２０には、トランジスタＮ１５に流れる電流ＩＤの１／ｎが流れる。
【０００９】
２つの抵抗ｎＲＴ／２は、接続点２０５を介して相互に接続され、終点抵抗ＲＴのレプリカとして設けられる。又、２つの抵抗ｎＲＴ／２の両端には、トランジスタＮ１１〜Ｎ１４に対応するトランジスタＮ１８、Ｎ１９が接続される。ここでトランジスタＮ１８、Ｎ１９のゲートには電源電位ＶＤＤが供給され、常にオン状態になっている。トランジスタＮ１７のゲートにはオペアンプＯＰ１０の出力端子２０３が接続され、ドレインには電源電位ＶＤＤが接続される。オペアンプＯＰ１０の非反転入力端子にはレファレンス電圧Ｖｒｅｆ１が供給され、反転入力端子は、２つの抵抗ｎＲＴ／２の接続点２０５に接続される。このため、オペアンプＯＰ１０は、接続点２０５の電位がレファレンス電圧Ｖｒｅｆ１に近づくようにフィードバックし、これに応じて出力端子２０３の電位を決定する。この際、出力端子２０３の電位によってトランジスタＮ１６の動作電流が決定する。又、トランジスタＮ２０には、レファレンス電位Ｖｒｅｆ２に従ってドレイン電流が流れ、これによってレプリカ回路２０の動作電流及びトランジスタＮ１５の動作電流が決定する。
【００１０】
このような構成により、従来技術の差動信号駆動回路では、レプリカ回路２０において、接続点２０５とレファレンス電圧Ｖｒｅｆ１との誤差がなくなるように、ドライバ回路１０の電流源となるトランジスタＮ１６のゲート電圧を調整し、終端抵抗ＲＴにかかる電圧を決定している。
【００１１】
特許文献２及び特許文献３に記載の差動出力回路（差動信号駆動回路）では、異なるレファレンス電圧がそれぞれ入力される２つのオペアンプによって、ドライバ回路の２つの電流源が制御され、外部の終端抵抗に出力する差動出力（差動出力信号）のばらつきを抑制している。特許文献２及び３に記載の技術によれば、２つのオペアンプの一方には、差動信号の中間電圧が供給され、この中間電圧とレファレンス電圧との比較結果に基づいて電流源の一方が制御される。又、２つのオペアンプの他方には、ドライバ回路に入力される入力信号の大きさに応じて、ドライバ回路の２つの出力端子の一方が選択的に接続する選択回路が設けられる。このオペアンプは、選択回路によって接続された出力端子から供給される電圧とレファレンス電圧との比較結果に基づいて電流源の他方を制御する。このように、ドライバ回路の２つの電流源が制御され、差動出力信号のばらつきが抑制される。
【特許文献１】国際公開０３／０４９２９１号パンフレット
【特許文献２】特開２００５−３０３８３０号公報
【特許文献３】特開２００６−０６０３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載の差動信号駆動回路では、レプリカ回路２０のばらつきやレプリカ回路とドライバ回路とのインタフェース間のばらつきによって、出力される差動出力信号の振幅や出力オフセット電圧が大きく変動してしまう。又、特許文献２及び３に記載の差動信号駆動回路では、ドライバ回路の電流源を制御するオペアンプに供給する電圧を決定する選択回路が設けられている。このため、選択回路によってドライバ回路から出力される電圧値は変動してオペアンプに入力される。オペアンプに入力される電圧は選択回路によって変動するため、ドライバ回路から出力される差動出力信号が所望の範囲内に収束するまでの時間は大きくなり、あるいは、所望の値から外れた値になってしまう。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１４】
本発明による差動信号駆動回路は、２つの電流源（Ｐ１、Ｎ１）から供給される電流に基づき、入力される差動入力信号（Ｖｉｎ１−Ｖｉｎ２）に応じた差動出力信号（Ｖａ−Ｖｂ）を出力するドライバ回路（１）と、差動出力信号（Ｖａ−Ｖｂ）に基づき２つの電流源（Ｐ１、Ｎ１）を制御して２つの電流源（Ｐ１、Ｎ１）から供給される電流の値を決定するコモンフィードバック回路（２Ａ、２Ｂ）とを具備する。このように、コモンフィードバック回路は、２つの電流源を制御することができるので、ドライバ回路から出力される差動出力信号（Ｖａ−Ｖｂ）のばらつきを短時間に抑制することができる。
【００１５】
この際、コモンフィードバック回路（２Ａ、２Ｂ）は、差動出力信号（Ｖａ−Ｖｂ）の中間電圧（出力オフセット電圧Ｖｃｍ）を抽出し、中間電圧（Ｖｃｍ）と、入力される１つの参照電圧（Ｖｒｅｆ）との比較結果をドライバ回路（１）に帰還して、２つの電流源（Ｐ１、Ｎ１）を制御することが好ましい。このため、回路内の構成要素のばらつきによる差動出力信号（Ｖａ−Ｖｂ）への影響を排除することができる。又、１つの参照電圧（Ｖｒｅｆ）に基づいて、ドライバ回路（１）の動作電流を決定しているため、参照電圧（Ｖｒｅｆ）を発生する基準電圧発生回路は１つでよく、回路面積が縮小され得る。
【００１６】
コモンフィードバック回路（２Ａ、２Ｂ）は、中間電圧（Ｖｃｍ）と参照電圧（Ｖｒｅｆ）とが入力される入力段（入力差動対）と、出力端子を介して入力段に接続される能動負荷とを有する差動増幅回路（２０、２１及び２２）を備えることが好ましい。この際、出力端子は、２つの電流源（Ｐ１、Ｎ１）に接続される。又、能動負荷は、中間電圧（Ｖｃｍ）と参照電圧（Ｖｒｅｆ）に応じ、出力端子を介して２つの電流源（Ｐ１、Ｎ１）を制御する。このように本発明に係るコモンフィードバック回路（２Ａ、２Ｂ）は、中間電圧（Ｖｃｍ）と参照電圧（Ｖｒｅｆ）を入力とし、増幅率を決定する能動負荷が、２つの電流源（Ｐ１、Ｎ１）を制御する。
【００１７】
２つの電流源（Ｐ１、Ｎ１）は、第１の電源（ＶＤＤ）に接続される第１の導電型の第１のトランジスタ（Ｐ１）を含む第１の電流源と、第２の電源（ＧＮＤ）に接続される第２の導電型の第２のトランジスタ（Ｎ１）を含む第２の電流源であることが好ましい。この際、能動負荷は、中間電圧（Ｖｃｍ）及び参照電圧（Ｖｒｅｆ）に応じて、第１のトランジスタ（Ｐ１）のゲート電圧を制御する第１の能動負荷（Ｎ４、Ｐ１１）と、中間電圧（Ｖｃｍ）及び参照電圧（Ｖｒｅｆ）に応じて、第２のトランジスタ（Ｎ１）のゲート電圧を制御する第２の能動負荷（Ｎ５、Ｎ９）とを備える。
【００１８】
この場合、第２の能動負荷は、第２の電源（ＧＮＤ）に接続され、第２のトランジスタ（Ｎ１）とともにカレントミラー回路を形成する第２の導電型の第４のトランジスタ（Ｎ５、Ｎ９）であることが好ましい。すなわち、本発明に係るコモンフィードバック回路（２Ａ、２Ｂ）は、増幅率を決める能動負荷がドライバ回路（１）の動作電流を決める電流源とカレントミラー回路を形成し、中間電圧（Ｖｃｍ）と参照電圧（Ｖｒｅｆ）との比較結果をドライバ回路（１）に帰還する。
【００１９】
本発明の第１の態様に係る差動信号駆動回路において、第１の能動負荷は、第２の電源（ＧＮＤ）に接続される第２の導電型の第３のトランジスタ（Ｎ４）である。又、第２の能動負荷は、第２の電源（ＧＮＤ）に接続され、第２のトランジスタ（Ｎ１）とともにカレントミラー回路を形成する第２の導電型の第４のトランジスタ（Ｎ５）である。更に、入力段は、中間電圧（Ｖｃｍ）が、入力端子（１０４）を介してゲートに入力され、第１の出力端子（１０７）を介して第３のトランジスタ（Ｎ４）に接続される第１の導電型の第５のトランジスタ（Ｐ４）と、参照電圧（Ｖｒｅｆ）がゲートに入力され、第２の出力端子（１０６）を介して前記第４のトランジスタ（Ｐ５）に接続される第１の導電型の第６のトランジスタとを備える。この際、コモンフィードバック回路（２Ａ）は、第１の電源（ＶＤＤ）に接続され、第１のトランジスタ（Ｐ１）とともにカレントミラー回路を形成する第７のトランジスタ（Ｐ６）と、第１の電源（ＶＤＤ）に接続され、第７のトランジスタ（Ｐ６）とともにカレントミラー回路を形成する第８のトランジスタ（Ｐ７）と、第２の電源（ＧＮＤ）に接続され、ゲートが第１の出力端子（１０７）及び第３のトランジスタ（Ｎ４）のゲートに共通接続され、第３のトランジスタ（Ｎ４）とともにカレントミラー回路を形成する第９のトランジスタ（Ｎ６）と、第２の電源（ＧＮＤ）に接続され、ゲートが第２の出力端子（１０６）及び第４のトランジスタ（Ｎ５）のゲートに共通接続され、第４のトランジスタ（Ｎ５）とともにカレントミラー回路を形成する第１０のトランジスタ（Ｎ７）とを更に具備することが好ましい。ここで、第７のトランジスタ（Ｐ６）と第９のトランジスタ（Ｎ６）は接続され、第８のトランジスタ（Ｐ７）と第１０のトランジスタ（Ｎ７）は入力端子（１０４）を介して接続される。
【００２０】
第１の態様に係るコモンフィードバック回路（２Ａ）は、入力端子（１０４）に接続される位相補償容量（Ｃ１）を更に備えることが好ましい。この位相補償容量によって、コモンフィードバック回路（２Ａ）からドライバ回路（１）への帰還信号の位相を制御して差動出力信号（Ｖａ−Ｖｂ）の発振を防止する。
【００２１】
本発明の第１の態様に係る差動信号駆動回路において、コモンフィードバック回路（２Ｂ）は、第１の増幅回路（２２）と、第２の増幅回路（２１）とを備える。第１の増幅回路（２２）は、第１の能動負荷（Ｐ１１）と、中間電圧（Ｖｃｍ）及び参照電圧（Ｖｒｅｆ）が入力される第１の入力段（Ｎ１０及びＮ１１）とを有する。第２の増幅回路（２１）は、第２の能動負荷（Ｎ９）と、中間電圧（Ｖｃｍ）及び参照電圧（Ｖｒｅｆ）が入力される第２の入力段（Ｐ８及びＰ９）とを有する。
【００２２】
この場合、第１の入力段は、中間電圧（Ｖｃｍ）がゲートに入力される第２の導電型の第１１のトランジスタ（Ｎ１０）と、参照電圧（Ｖｒｅｆ）がゲートに入力される第２の導電型の第１２のトランジスタ（Ｎ１１）とを有する。第１の能動負荷は、第１の電源（ＶＤＤ）と第１２のトランジスタ（Ｎ１１）との間に設けられ、第１のトランジスタ（Ｐ１）とともにカレントミラー回路を形成する第１の導電型のトランジスタ（Ｐ１１）であることが好ましい。
又、第２の入力段は、中間電圧（Ｖｃｍ）がゲートに入力される第１の導電型の第１３のトランジスタ（Ｐ８）と、参照電圧（Ｖｒｅｆ）がゲートに入力される第１の導電型の第１４のトランジスタ（Ｐ９）とを有する。第２の能動負荷は、第２の電源（ＧＮＤ）と第１４のトランジスタ（Ｐ９）との間に設けられ、第２のトランジスタ（Ｎ１）とともにカレントミラー回路を形成する第２の導電型のトランジスタ（Ｎ９）であることが好ましい。このように、第２の態様に係る差動信号駆動回路では、入力段が互いに異なる差動増幅回路によって、ドライバ回路（１）の２つの電流源（Ｐ１、Ｎ１）を制御する。このため、大きな中間電圧（Ｖｃｍ）の変動に対応して差動出力信号（Ｖａ−Ｖｂ）のばらつきを抑制することができる。
【発明の効果】
【００２３】
本発明によれば、差動出力信号の出力オフセット電圧のばらつきを小さくできる。
【００２４】
又、差動出力信号の出力オフセット電圧を短時間でレファレンス電圧に収束できる。
【００２５】
更に、回路面積を縮小し、コストの削減が可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２７】
１．第１の実施の形態
（構成）
図１は、本発明による差動信号駆動回路の第１の実施の形態における構成を示す回路図である。図１を参照して本発明による差動信号駆動回路の第１の実施の形態の構成を説明する。第１の実施の形態における差動信号駆動回路は、例えば図示しないレシーバに接続される外部抵抗Ｒ３に差動出力信号（Ｖａ−Ｖｂ）を出力するドライバ回路１と、ドライバ回路１の動作電流を制御し、差動信号の出力オフセット電圧Ｖｃｍを所望の範囲内で安定化させるコモンフィードバック回路２Ａ（以下、ＣＭＦＢ回路２Ａと称す）とを具備する。
【００２８】
ドライバ回路１は、第１の電源（電源電位ＶＤＤ）とＰチャネル型ＭＯＳトランジスタＰ１とを有する第１の電流源と、第２の電源（接地電位ＧＮＤ）とＮチャネル型ＭＯＳトランジスタＮ１とを有する第２の電流源と、第１の電流源と第２の電流源との間に設けられた出力回路とを具備する。ここで、Ｐチャネル型ＭＯＳトランジスタＰ１及びＮチャネル型ＭＯＳトランジスタＮ１は飽和領域で動作する。出力回路は、入力される差動入力信号（Ｖｉｎ１−Ｖｉｎ２）に応答して差動出力信号（Ｖａ−Ｖｂ）を外部抵抗Ｒ３に出力する。ここで、外部抵抗Ｒ３は、出力回路の出力端子１０１と出力端子１０２との間に接続される。ドライバ回路１の出力回路は、入力電位Ｖｉｎ１が供給されるＰチャネル型ＭＯＳトランジスタＰ２及びＮチャネル型ＭＯＳトランジスタＮ２と、入力電位Ｖｉｎ２が供給されるＰチャネル型ＭＯＳトランジスタＰ３及びＮチャネル型ＭＯＳトランジスタＮ３とを備える（以下、Ｐチャネル型ＭＯＳトランジスタＰ１〜Ｐ３をトランジスタＰ１〜Ｐ３、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ３をトランジスタＮ１〜Ｎ３と称す）。
【００２９】
トランジスタＰ２及びＰ３のソースは、トランジスタＰ１のドレインに共通接続される。トランジスタＮ２及びＮ３のソースは、トランジスタＮ１のドレインに共通接続される。トランジスタＰ２及びＰ３のドレインは、それぞれ出力端子１０１及び１０２を介してトランジスタＮ２及びＮ３のドレインに接続される。又、トランジスタＰ１のゲートはＣＭＦＢ回路２Ａの出力端子１０５に接続される。更に、トランジスタＮ１のゲートはＣＭＦＢ回路２Ａの出力端子１０６に接続される。ＣＭＦＢ回路２Ａは出力端子１０５及び１０６を介してそれぞれトランジスタＰ１及びＮ１のゲート電圧を制御する。
【００３０】
ＣＭＦＢ回路２Ａは、電流源Ｉ１と、第２の電源（接地電位ＧＮＤ）との間に設けられた差動増幅回路２０、Ｐチャネル型ＭＯＳトランジスタＰ６及びＰ７、Ｎチャネル型ＭＯＳトランジスタＮ６及びＮ７、出力端子１０１と出力端子１０２との間に、外部抵抗Ｒ３と並列に接続される抵抗Ｒ１及びＲ２を具備する。電流源Ｉ１は第１の電源ＶＤＤに接続され、差動増幅回路２０に電流を供給する。抵抗Ｒ１と抵抗Ｒ２は、中間電圧点１０３を介して相互に接続される。抵抗Ｒ１と抵抗Ｒ２は外部抵抗Ｒ３（例えばＲ３＝１００Ω）に対して十分大きいインピーダンス（外部抵抗Ｒ３の１００倍以上）を有する。このため、第１の電流源（トランジスタＰ１）からの電流は、抵抗Ｒ１及びＲ２にはほとんど流れない。又、そのインピーダンスは同じ値であることが好ましい。この場合、抵抗Ｒ１とＲ２による抵抗分割により、中間電圧点１０３の電圧は、差動出力信号（Ｖａ−Ｖｂ）の中間電圧（出力オフセット電圧Ｖｃｍ）となる。尚、抵抗Ｒ１、Ｒ２は抵抗に限らず同じインピーダンスを持てば他の負荷素子や負荷回路でも構わない。
【００３１】
ＣＭＦＢ回路２Ａの差動増幅回路２０は、出力オフセット電圧Ｖｃｍと参照電圧Ｖｒｅｆが入力される入力段と、出力端子１０６及び１０７を介して入力段に接続される能動負荷とを備える。入力段は、ゲートが入力端子１０４を介して中間電圧点１０３に接続されるＰチャネル型ＭＯＳトランジスタＰ４と、外部の図示しない基準電圧発生回路から参照電圧Ｖｒｅｆがゲートに供給されるＰチャネル型ＭＯＳトランジスタＰ５とを備える。ここで、参照電圧Ｖｒｅｆを生成する基準電圧発生回路は、バンドギャップレギュレータであることが好ましい。バンドギャップレギュレータは、製造、電源電圧、温度のばらつきに対して強く、ほぼ一定の電圧を出力するため、差動出力信号のばらつき許容範囲が厳しく規定されている規格（例えば、携帯電話に使用される液晶パネルへの画像データ転送）に対して有効である。
【００３２】
能動負荷は、ドレインとゲートが接続されたＮチャネル型ＭＯＳトランジスタＮ４及びＮ５を備える。（以下、Ｐチャネル型ＭＯＳトランジスタＰ４〜Ｐ７をトランジスタＰ４〜Ｐ７、Ｎチャネル型ＭＯＳトランジスタＮ４〜Ｎ７をトランジスタＮ４〜Ｎ７と称す）。トランジスタＰ４及びＰ５のソースは、電流源Ｉ１に共通接続される。トランジスタＮ４及びＮ５のソースは、第２の電源（接地電位ＧＮＤ）に共通接続される。トランジスタＰ４及びＰ５のドレインは、それぞれ出力端子１０７及び１０６を介してトランジスタＮ４及びＮ５のドレインに接続される。トランジスタＮ５のゲートは出力端子１０６を介してトランジスタＮ１及びトランジスタＮ７に接続される。これにより、トランジスタＮ５とトランジスタＮ１、トランジスタＮ５とトランジスタＮ７のそれぞれは、カレントミラー回路を構成する。ここで、トランジスタＮ７のドレインは入力端子１０４及びトランジスタＰ７を介して第１の電源（電源電位ＶＤＤ）に接続され、ソースは第２の電源（接地電位ＧＮＤ）に接続される。
【００３３】
トランジスタＮ６のドレインはトランジスタＰ６のドレインに接続され、ソースは第２の電源（接地電位ＧＮＤ）に接続される。トランジスタＮ４のゲートはトランジスタＮ６のゲートに接続され、カレントミラー回路を形成する。トランジスタＰ６のゲートとドレインは接続され、ソースは第１の電源（電源電位ＶＤＤ）に接続される。又、トランジスタＰ６のゲートは、出力端子１０５を介してトランジスタＰ１及びＰ７にそれぞれ接続される。これにより、トランジスタＰ６とトランジスタＰ１、トランジスタＰ６とトランジスタＰ７のそれぞれは、カレントミラー回路を構成する。トランジスタＰ７のソースは第１の電源（電源電位ＶＤＤ）に接続され、ドレインは、入力端子１０４を介してトランジスタＮ７のドレイン、トランジスタＰ４のゲート、及び中間電圧点１０３に接続される。又、中間電圧点１０３と入力端子１０４との間の配線に、他端が第２の電源に接続された位相補償容量Ｃ１が接続されることが好ましい。位相補償容量Ｃ１は、ＣＭＦＢ回路２Ａの差動増幅回路２０及びドライバ回路１の利得周波数特性を適正にし、差動増幅回路２０からドライバ回路１への帰還信号の位相をコントロールして差動出力信号の発振を防止する。又、位相補償容量Ｃ１は、出力オフセット電圧Ｖｃｍの微小な変動（交流成分）を吸収するため、更に短時間に差動出力信号のばらつきを抑制できる。
【００３４】
以上のような構成により、ＣＭＦＢ回路２Ａは、レファレンス電圧Ｖｒｅｆと出力オフセット電圧Ｖｃｍ（中間電圧）とを比較し、その検出結果を電源電位ＶＤＤ側の電流源であるトランジスタＰ１のゲートと、接地電位ＧＮＤ側の電流源であるトランジスタＮ１のゲートに入力して、ドライバ回路１の動作電流を調整する。ドライバ回路１は、ＣＭＦＢ回路２Ａによって制御された動作電流に基づき、差動出力信号（Ｖａ−Ｖｂ）を決定する。このように本発明による差動信号駆動回路は、出力オフセット電圧Ｖｃｍのばらつきが規定の許容範囲内に抑制された差動出力信号を出力することができる。
【００３５】
従来技術では、レプリカ回路や、電流源を制御するオペアンプに帰還信号を選択出力する選択回路（スイッチ等を含む）によって回路面積が大きくなっていた。しかし、本発明では、ドライバ回路１の他に、８個のＭＯＳトランジスタ及び２つの抵抗で構成されたＣＭＦＢ回路２Ａが設けられているだけなので、回路面積を縮小することができる。このため製造コストや面積コストを大きく削減することができる。
【００３６】
ＣＭＦＢ回路２Ａは、１つのレファレンス電圧Ｖｒｅｆを目標電圧として差動出力信号のばらつきを抑えるため制御を行う。このため、レファレンス電圧Ｖｒｅｆを発生する基準電圧発生回路は１つで良い。従って、複数のレファレンス電圧を用いる従来技術に比べ、更に回路面積を縮小できる。例えば、差動出力信号の精度を上げる際、基準電圧発生回路としてバンドギャップレギュレータが用いられる。バンドギャップレギュレータは回路面積が大きいため、基準電圧発生回路が１つで良い本発明は、回路面積を抑制する上で特に有効である。
【００３７】
（動作）
図１及び図２を参照して、本発明による差動信号駆動回路の第１の実施の形態における動作の詳細を説明する。図２は、（ａ）ドライバ回路１に入力される入力電位Ｖｉｎ１及びＶｉｎ２、（ｂ）差動出力信号（外部抵抗Ｒ３の両端にかかる電圧Ｖａ及びＶｂ）、（ｃ）出力オフセット信号Ｖｃｍの出力波形の一例である。
【００３８】
図２（ａ）に示されるような差動入力信号（Ｖｉｎ１−Ｖｉｎ２）に応答してドライバ回路１は、図２（ｂ）に示される差動出力信号（Ｖａ−Ｖｂ）を出力する。このとき、図２（ｃ）に示されるように、出力オフセット電圧Ｖｃｍは、レファレンス電圧Ｖｒｅｆ近傍（規定のばらつき許容範囲ＶＴａ〜ＶＴｂ内、例えば、出力オフセット電圧Ｖｃｍ＝１．２Ｖの場合、許容範囲は−０．０７５〜０．０７５Ｖ）に収束するようにＣＭＦＢ回路２Ａによって制御される。ここで、図２（ｃ）に示される時刻Ｔ１及びＴ２に注目して本発明による差動信号駆動回路の動作の詳細を説明する。
【００３９】
出力オフセット電圧Ｖｃｍがレファレンス電圧Ｖｒｅｆより小さくなる場合、すなわち時刻Ｔ１の場合について、以下に説明する。ここで、トランジスタＰ４のドレインからトランジスタＮ４のソース方向に流れる電流を電流Ｉａ１、トランジスタＰ５のドレインからトランジスタＮ５のソース方向に流れる電流を電流Ｉｂ１とする。
【００４０】
中間電圧点１０３における出力オフセット電圧Ｖｃｍが、Ｖｃｍ＜Ｖｒｅｆとなると、トランジスタＰ４のゲート電圧はトランジスタＰ５のゲート電圧より小さくなり、Ｉａ１＞Ｉｂ１となる。このため、トランジスタＮ４及びＮ６のゲート電圧が上がり、トランジスタＰ６及びＰ１のゲート電圧は下がる。又、トランジスタＮ５、Ｎ７及びＮ１のゲート電圧は下がる。トランジスタＰ１及びトランジスタＮ１のゲート電圧が下がるため、第１の電流源に流れる電流は増加し、第２の電流源に流れる電流は減少する。従って、外部抵抗Ｒ３の両端にかかる電圧（Ｖａ−Ｖｂ）の電圧レベル（差動出力信号の振幅レベル）は増加し、出力オフセット電圧Ｖｃｍの値も増加する。このようにして、出力オフセット電圧Ｖｃｍは、レファレンス電圧Ｖｒｅｆの電圧レベルに近づくように増加する。
【００４１】
次に、出力オフセット電圧Ｖｃｍがレファレンス電圧Ｖｒｅｆより大きくなる場合、すなわち時刻Ｔ２の場合について、以下に説明する。
【００４２】
中間電圧点１０３における出力オフセット電圧Ｖｃｍが、Ｖｃｍ＞Ｖｒｅｆとなると、トランジスタＰ４のゲート電圧はトランジスタＰ５のゲート電圧より大きくなり、Ｉａ１＜Ｉｂ１となる。このため、トランジスタＮ４及びＮ６のゲート電圧が下がり、トランジスタＰ６及びＰ１のゲート電圧は上がる。又、トランジスタＮ５、Ｎ７及びＮ１のゲート電圧は上がる。トランジスタＰ１及びトランジスタＮ１のゲート電圧が上がるため、第１の電流源に流れる電流は減少し、第２の電流源に流れる電流は増加する。従って、外部抵抗Ｒ３の両端にかかる電圧（Ｖａ−Ｖｂ）の電圧レベル（差動出力信号の振幅レベル）は減少し、出力オフセット電圧Ｖｃｍの値も減少する。このようにして、出力オフセット電圧Ｖｃｍは、レファレンス電圧Ｖｒｅｆの電圧レベルに近づくように減少する。
【００４３】
以上のように、本発明に係るＣＭＦＢ回路２Ａは、出力オフセット電圧Ｖｃｍを帰還して、ドライバ回路１の動作電流を決定する第１の電流源と第２の電流源を制御し、出力オフセット電圧Ｖｃｍをレファレンス電圧Ｖｒｅｆに収束する。このように、高電位側（電源電位ＶＤＤ）の第１の電流源と低電位側（接地電位ＧＮＤ）側の第２の電流源の両方を制御するため、電流源の一方のみを制御する従来技術よりも短時間に差動出力信号のばらつきを抑えることができる。
【００４４】
又、ＭＯＳトランジスタを用いたカレントミラー回路によって電流源のゲート電圧を制御しているため、適切に設定されたディメンジョンのトランジスタを用いることで、差動出力信号を所望の精度で安定化することができる。
【００４５】
２．第２の実施の形態
図３を参照して、本発明による差動信号駆動回路の第２の実施の形態を説明する。図３は、本発明による差動信号駆動回路の第２の実施の形態における構成を示す回路図である。図３を参照して、第２の実施の形態における差動信号駆動回路は、第１の実施の形態におけるＣＭＦＢ回路２Ａに替えて、ＣＭＦＢ回路２Ｂを具備する構成である。
【００４６】
（構成）
図３を参照して、本発明による差動信号駆動回路の第２の実施の形態における構成の詳細を説明する。本実施の形態における差動信号駆動回路は、ドライバ回路１と、入力段の導電型が異なるＭＯＳトランジスタを用いた２つの差動増幅回路２１、２２を有するＣＭＦＢ回路２Ｂとを具備する。
【００４７】
本実施の形態におけるドライバ回路１の第１の電流源（トランジスタＰ１）のゲートは、ＣＭＦＢ回路２Ｂの出力端子１０９に接続され、第２の電流源（トランジスタＮ１）のゲートは、ＣＭＦＢ回路２Ｂの出力端子１０８に接続される。その他の構成は、第１の実施の形態と同様なので説明を省略する。
【００４８】
ＣＭＦＢ回路２Ｂは、入力段がＰチャネル型ＭＯＳトランジスタで構成され、出力端子１０８を介してトランジスタＮ１のゲート電圧を制御する差動増幅回路２１と、入力段がＮチャネル型ＭＯＳトランジスタで構成され、出力端子１０９を介してトランジスタＰ１のゲート電圧を制御する差動増幅回路２２と、外部抵抗Ｒ３の両端の間に設けられる抵抗Ｒ１及びＲ２とを具備する。
【００４９】
差動増幅回路２１は、ソースが電流源Ｉ１に共通接続され、入力段を形成する電流源Ｐチャネル型ＭＯＳトランジスタＰ８及びＰ９と、ソースが第２の電源（接地電位ＧＮＤ）に共通接続され、能動負荷を形成するＮチャネル型ＭＯＳトランジスタＮ８及びＮ９とを備える（以下、Ｐチャネル型ＭＯＳトランジスタＰ８、Ｐ９をトランジスタＰ８、Ｐ９、Ｎチャネル型ＭＯＳトランジスタＮ８、Ｎ９をトランジスタＮ８、Ｎ９と称す）。トランジスタＰ８のゲートは入力端子１１０を介して中間電圧点１０３に接続され、出力オフセット電圧Ｖｃｍが入力される。トランジスタＰ９のゲートには図示しない基準電圧発生回路からレファレンス電圧Ｖｒｅｆが供給される。トランジスタＰ８のドレインはトランジスタＮ８のドレインに接続される。又、トランジスタＮ８のゲートとドレインは接続される。トランジスタＰ９のドレインは、出力端子１０８を介してトランジスタＮ９のドレイン及びトランジスタＮ１のゲートに接続される。又、トランジスタＮ９のゲートとドレインは出力端子１０８を介して接続される。以上のように、能動負荷であるトランジスタＮ９と、第２の電流源を構成するトランジスタＮ１とはカレントミラー回路を構成する。このため、差動増幅回路２１は、入力される出力オフセット電圧Ｖｃｍとレファレンス電圧Ｖｒｅｆとに応じて、第２の電流源（トランジスタＮ１）のゲート電圧を制御する。
【００５０】
差動増幅回路２２は、ソースが電流源Ｉ２に共通接続され、入力段を形成する電流源Ｎチャネル型ＭＯＳトランジスタＮ１０及びＮ１１と、ソースが第１の電源（電源電位ＶＤＤ）に共通接続され、能動負荷を形成するＰチャネル型ＭＯＳトランジスタＰ１０及びＰ１１とを備える（以下、Ｐチャネル型ＭＯＳトランジスタＰ１０、Ｐ１１をトランジスタＰ１０、Ｐ１１、Ｎチャネル型ＭＯＳトランジスタＮ１０、Ｎ１１をトランジスタＮ１０、Ｎ１１と称す）。トランジスタＮ１０のゲートは入力端子１１０を介して中間電圧点１０３に接続され、出力オフセット電圧Ｖｃｍが入力される。トランジスタＮ１１のゲートには図示しない基準電圧発生回路からレファレンス電圧Ｖｒｅｆが供給される。トランジスタＮ１０のドレインはトランジスタＰ１０のドレインに接続される。又、トランジスタＰ１０のゲートとドレインは接続される。トランジスタＮ１１のドレインは、出力端子１０９を介してトランジスタＰ１１のドレイン及びトランジスタＰ１のゲートに接続される。又、トランジスタＰ１１のゲートとドレインは出力端子１０９を介して接続される。以上のように、能動負荷であるトランジスタＰ１１と、第１の電流源を構成するトランジスタＰ１とはカレントミラー回路を構成する。このため、差動増幅回路２２は、入力される出力オフセット電圧Ｖｃｍとレファレンス電圧Ｖｒｅｆとに応じて、第１の電流源（トランジスタＰ１）のゲート電圧を制御する。
【００５１】
以上のような構成により、ＣＭＦＢ回路２Ｂは、レファレンス電圧Ｖｒｅｆと出力オフセット電圧Ｖｃｍ（中間電圧）とを比較し、その検出結果を電源電位ＶＤＤ側の電流源であるトランジスタＰ１のゲートと、接地電位ＧＮＤ側の電流源であるトランジスタＮ１のゲートに入力して、ドライバ回路１の動作電流を調整する。ドライバ回路１は、ＣＭＦＢ回路２Ｂによって制御された動作電流に基づき、差動出力信号（Ｖａ−Ｖｂ）を決定する。このように本発明による差動信号駆動回路は、出力オフセット電圧Ｖｃｍのばらつきが規定の許容範囲内に抑制された差動出力信号を出力することができる。
【００５２】
ＣＭＦＢ回路２Ｂは、第１の実施の形態と同様に、１つのレファレンス電圧Ｖｒｅｆを目標電圧として差動出力信号のばらつきを抑えるため制御を行う。このため、レファレンス電圧Ｖｒｅｆを発生する基準電圧発生回路は１つでよく回路面積を抑制できる。
【００５３】
（動作）
図２及び図３を参照して、本発明による差動信号駆動回路の第２の実施の形態における動作の詳細を説明する。
【００５４】
図２（ａ）に示されるような差動入力信号（Ｖｉｎ１−Ｖｉｎ２）に応答してドライバ回路１は、図２（ｂ）に示される差動出力信号（Ｖａ−Ｖｂ）を出力する。このとき、図２（ｃ）に示されるように、出力オフセット電圧Ｖｃｍは、レファレンス電圧Ｖｒｅｆ近傍（規定のばらつき許容範囲ＶＴａ〜ＶＴｂ内、例えば、出力オフセット電圧Ｖｃｍ＝１．２Ｖの場合、許容範囲は−０．０７５〜０．０７５Ｖ）に収束するようにＣＭＦＢ回路２Ａによって制御される。ここで、図２（ｃ）に示される時刻Ｔ１及びＴ２に注目して本発明による差動信号駆動回路の動作の詳細を説明する。
【００５５】
出力オフセット電圧Ｖｃｍがレファレンス電圧Ｖｒｅｆより小さくなる場合、すなわち時刻Ｔ１の場合について、以下に説明する。ここで、トランジスタＰ８のドレインからトランジスタＮ８のソース方向に流れる電流を電流Ｉａ２、トランジスタＰ９のドレインからトランジスタＮ９のソース方向に流れる電流を電流Ｉｂ２、トランジスタＰ１０のドレインからトランジスタＮ１０のソース方向に流れる電流を電流Ｉａ３、トランジスタＰ１１のドレインからトランジスタＮ１１のソース方向に流れる電流を電流Ｉｂ３とする。
【００５６】
中間電圧点１０３における出力オフセット電圧Ｖｃｍが、Ｖｃｍ＜Ｖｒｅｆとなると、トランジスタＰ８のゲート電圧はトランジスタＰ９のゲート電圧より小さくなり、Ｉａ２＞Ｉｂ２となる。このため、トランジスタＮ９のゲート電圧が下がるとともに、トランジスタＮ１のゲート電圧は下がる。同様に、トランジスタＮ１０のゲート電圧はトランジスタＮ１１のゲート電圧より小さくなり、Ｉａ３＜Ｉｂ３となる。このため、トランジスタＰ１１のゲート電圧が下がるとともに、トランジスタＰ１のゲート電圧は下がる。トランジスタＰ１及びトランジスタＮ１のゲート電圧が下がるため、第１の電流源に流れる電流は増加し、第２の電流源に流れる電流は減少する。従って、外部抵抗Ｒ３の両端にかかる電圧（Ｖａ−Ｖｂ）の電圧レベル（差動出力信号の振幅レベル）は増加し、出力オフセット電圧Ｖｃｍの値も増加する。このようにして、出力オフセット電圧Ｖｃｍは、レファレンス電圧Ｖｒｅｆの電圧レベルに近づくように増加する。
【００５７】
次に、出力オフセット電圧Ｖｃｍがレファレンス電圧Ｖｒｅｆより大きくなる場合、すなわち時刻Ｔ２の場合について、以下に説明する。
【００５８】
中間電圧点１０３における出力オフセット電圧Ｖｃｍが、Ｖｃｍ＞Ｖｒｅｆとなると、トランジスタＰ８のゲート電圧はトランジスタＰ９のゲート電圧より大きくなり、Ｉａ２＜Ｉｂ２となる。このため、トランジスタＮ９のゲート電圧が上がるとともに、トランジスタＮ１のゲート電圧は上がる。同様に、トランジスタＮ１０のゲート電圧はトランジスタＮ１１のゲート電圧より大きくなり、Ｉａ３＞Ｉｂ３となる。このため、トランジスタＰ１１のゲート電圧が上がるとともに、トランジスタＰ１のゲート電圧は上がる。トランジスタＰ１及びトランジスタＮ１のゲート電圧が上がるため、第１の電流源に流れる電流は減少し、第２の電流源に流れる電流は増加する。従って、外部抵抗Ｒ３の両端にかかる電圧（Ｖａ−Ｖｂ）の電圧レベル（差動出力信号の振幅レベル）は減少し、出力オフセット電圧Ｖｃｍの値も減少する。このようにして、出力オフセット電圧Ｖｃｍは、レファレンス電圧Ｖｒｅｆの電圧レベルに近づくように減少する。
【００５９】
以上のように、本発明に係るＣＭＦＢ回路２Ｂは、出力オフセット電圧Ｖｃｍを帰還して、ドライバ回路１の動作電流を決定する第１の電流源と第２の電流源を制御し、出力オフセット電圧Ｖｃｍをレファレンス電圧Ｖｒｅｆに収束する。このように、高電位側（電源電位ＶＤＤ）の第１の電流源と低電位側（接地電位ＧＮＤ）側の第２の電流源の両方を制御するため、電流源の一方のみを制御する従来技術よりも短時間に差動出力信号のばらつきを抑えることができる。
【００６０】
又、ＭＯＳトランジスタを用いたカレントミラー回路によって電流源のゲート電圧を制御しているため、適切に設定されたディメンジョンのトランジスタを用いることで、差動出力信号を所望の精度で安定化することができる。
【００６１】
本発明による差動信号駆動回路は、レプリカ回路を使用せず、差動出力信号の中間電圧を帰還してドライバ回路１の電流源を制御しているため、レプリカ回路自体のばらつきはレプリカ回路とドライバ回路１とのインタフェース間のばらつきに起因する誤差を無くすことができる。このため、厳しい規格（例えば、携帯電話に搭載される液晶パネルへのデータ転送規格）に規定されるばらつき許容範囲内に出力オフセット電圧Ｖｒｅｆを収めることができる。
【００６２】
又、第１の電流源（トランジスタＰ１）及び第２の電流源（トランジスタＮ１）の両方にレファレンス電圧Ｖｒｅｆとの比較結果を帰還しているので、各電流源のゲート電圧の変動が少なくなり、ドライバ回路１における動作電流の変化量が減少する。このため、出力オフセット電圧Ｖｒｅｆの変動の交流成分が小さくなり、短時間でレファレンス電圧Ｖｒｅｆに収束することができる。
【００６３】
第２の実施の形態における差動信号駆動回路における２つの差動増幅回路２１及び２２の入力段（入力差動対）は、互いに異なる導電型のＭＯＳトランジスタで構成されている。このため、出力オフセット電圧Ｖｃｍが電源電位ＶＤＤ近くまで上がりトランジスタＰ８がターンオフしても、Ｎチャネル型ＭＯＳトランジスタを入力段とする差動増幅回路２２が機能し、ドライバ回路１の動作電流を制御することができる。すなわち、第２の実施の形態における差動信号駆動回路は、より広い範囲の出力オフセット電圧Ｖｃｍの変動に対応することができる。
【００６４】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００６５】
【図１】図１は、本発明による差動信号駆動回路の第１の実施の形態における構成を示す回路図である。
【図２】図２は、本発明による差動信号駆動回路から出力される差動出力信号、差動入力信号、出力オフセット電圧の波形図である。
【図３】図３は、本発明による差動信号駆動回路の第２の実施の形態における構成を示す回路図である。
【図４】図４は、従来技術による差動信号駆動回路の構成を示す回路図である。
【符号の説明】
【００６６】
１：ドライバ回路
２Ａ、２Ｂ：コモンフィードバック回路（ＣＭＦＢ回路）
２０〜２２：差動増幅回路
Ｐ１〜Ｐ１１：Ｐチャネル型ＭＯＳトランジスタ
Ｎ１〜Ｎ１１：Ｎチャネル型ＭＯＳトランジスタ
１０１、１０２、１０５、１０６、１０７、１０８、１０９：出力端子
１０３：中間電圧点
１０４、１１０：入力端子
Ｉ１〜Ｉ２：電流源
Ｒ１、Ｒ２：抵抗
Ｒ３：外部抵抗
ＶＤＤ：第１の電源
ＧＮＤ：第２の電源
Ｖｃｍ：出力オフセット電圧
Ｖａ、Ｖｂ：出力電位
Ｖｉｎ１、Ｖｉｎ２：入力電位
【図１】
2007329550.tif 000003
【図２】
2007329550.tif 000004
【図３】
2007329550.tif 000005
【図４】
2007329550.tif 000006