(57)【要約】      （修正有）【課題】１つの整流又はショットキーバリアコンタクトを含む電界効果トランジスタのような金属半導体化合物／半導体の接合領域を含む半導体装置の提供。【解決手段】所定のドーピングレベルの半導体基板２に形成された第１および第２電極６を有する半導体装置１であって、第１および第２電極６は半導体領域５により互いに分離され、第３電極３は半導体領域５の導電性を制御し、第１および第２電極６の少なくとも１つは半導体領域５と整流コンタクトを形成し、整流コンタクトはポテンシャルバリアを有する半導体装置を提供する。本発明によれば、少なくとも第１および第２電極の間の方向に対して、半導体領域５は、半導体基板２のドーピングレベルより高いドーピングレベルを有するように均一にドープされ、動作中に、少なくとも１つの整流コンタクトのポテンシャルバリアを低くする鏡像力メカニズムを誘起する。更に、そのような半導体装置の製造方法。【選択図】図９
2007329472.tif 000002
【特許請求の範囲】
【請求項１】
所定のドーピングレベルの半導体基板（２）に形成された第１および第２電極（６）を有する半導体装置（１）であって、
第１および第２電極（６）は半導体領域（５）により互いに分離され、
第３電極（３）は半導体領域（５）の導電性を制御し、
第１および第２電極（６）の少なくとも１つは半導体領域（５）と整流コンタクトを形成し、
整流コンタクトはポテンシャルバリアを有し、
少なくとも第１および第２電極の間の方向に対して、半導体領域（５）は、半導体基板（２）のドーピングレベルより高いドーピングレベルを有するように均一にドープされ、動作中に、少なくとも１つの整流コンタクトのポテンシャルバリアを低くする鏡像力メカニズムを誘起する半導体装置。
【請求項２】
半導体領域（５）の半導体レベルが、１ｅ１６ｃｍ−３と１ｅ１８ｃｍ−３との間である請求項１に記載の半導体装置（１）。
【請求項３】
半導体領域（５）は長さを有し、整流コンタクトは半導体基板（２）に達する深さを有し、半導体領域（５）は、その長さと少なくとも整流コンタクトの深さに沿って均一にドープされた請求項１または２に記載の半導体装置（１）。
【請求項４】
第１及び第２電極（６）は、金属半導体化合物を含む上記請求項に記載の半導体装置（１）。
【請求項５】
半導体装置（１）は、ｐ型半導体装置である上記請求項に記載の半導体装置（１）。
【請求項６】
第１及び第２電極（６）は、白金シリサイドを含む請求項５に記載の半導体装置（１）。
【請求項７】
半導体領域（５）は、Ｖ族元素から選択された１またはそれ以上のドーパント元素が均一にドープされた請求項５または６に記載の半導体装置（１）。
【請求項８】
半導体装置（１）は、ｎ型半導体装置である請求項１〜４のいずれかに記載の半導体装置（１）。
【請求項９】
第１及び第２電極（６）は、イットリウムシリサイドを含む請求項８に記載の半導体装置（１）。
【請求項１０】
半導体領域（５）は、III族元素から選択された１またはそれ以上のドーパント元素が均一にドープされた請求項８または９に記載の半導体装置（１）。
【請求項１１】
半導体装置（１）は、トランジスタである上記請求項に記載の半導体装置（１）。
【請求項１２】
第１及び第２電極（６）は、ソースおよびドレイン電極であり、第３電極は、ゲート電極であり、半導体領域（５）はチャネルである請求項１１に記載の半導体装置（１）。
【請求項１３】
半導体基板（２）は、シリコン基板である上記請求項に記載の半導体装置（１）。
【請求項１４】
半導体装置の製造方法であって、
所定のドーピングレベルを有する半導体基板（２）に、半導体領域（５）により互いに分離された第１および第２電極（６）を形成する工程と、
半導体領域（５）の導電性を制御する第３電極（３）を形成し、第１および第２電極（６）の少なくとも１つは半導体領域（５）と整流コンタクトを形成し、整流コンタクトはポテンシャルバリアを有する工程とを含み、
更に、この方法が、第１、第２、および第３電極（６、５）を形成する前に、少なくとも形成される第１および第２電極の間の方向に対して、半導体基板（２）のドーピングレベルと異なるドーピングレベルまで、半導体領域（５）を均一にドープし、動作中に、鏡像力メカニズムを誘起して、少なくとも１つの整流コンタクトのポテンシャルバリアを低くする工程を含む方法。
【請求項１５】
半導体領域（５）の均一ドーピングが、１ｅ１６ｃｍ−３と１ｅ１８ｃｍ−３との間のドーピングレベルまで行われる請求項１４に記載の方法
【請求項１６】
半導体領域（５）の均一ドーピングが、ドーパント元素の注入により行われる請求項１４または１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、金属シリサイド／半導体、または金属ゲルマナイド／半導体接合領域のような金属半導体化合物／半導体の接合領域を含む半導体装置に関する。特に、本発明は、例えば電界効果トランジスタのような半導体装置に関し、例えば、ソース／ドレイン電極のような、第１および／または第２電極として使用される少なくとも１つの整流またはショットキーバリアコンタクトを含む。
【背景技術】
【０００２】
電界効果トランジスタの小型化では、それらのトランジスタの公知の構成要素が、他のより実効のある代わりまたは代用により置き換えられる。ソース／ドレイン領域として知られている高ドープ半導体領域は、相互接続レベルやチャネルに対して低いオーミックコンタクトを得るために、およびそのような高ドープ領域と、トランジスタがオフ状態の場合にキャリアの移動を防止するチャネルとの間の接合を形成するのに用いられる。しかしながら、それらの半導体領域は、金属領域で置き換えられ、金属電極で形成される傾向にある。それらの金属電極は、半導体チャネルに直接接触し、これにより整流コンタクトまたはショットキーバリア接合として良く知られている金属・半導体接合を形成する。金属領域は、相互接続レベル、チャネルに対する低直列抵抗、およびバルクに対する低キャパシタンスを有するような良好なコンタクトのような特徴を提供する。なぜならば、それらは浅くて良く限定された幾何学形状を有するからである。プロセスの複雑さを低減するために、それらの金属領域は、しばしば、ソースおよび／またはドレイン領域の位置で半導体領域をシリサイド化することにより形成される。
【０００３】
米国特許６，４９５，８８２号は、ショットキバリアコンタクトがソース／ドレインコンタクトとして使用され、ショートチャネル効果を制御するハロ／ポケット注入や浅いソース／ドレインエクステンションの必要性を無くしたＭＯＳＦＥＴ装置について記載している。
【０００４】
このように得られた金属・半導体接合は、ポテンシャル障壁、接合を構成する金属材料と半導体材料の特性に依存した高さにより特徴づけられる。このバリア高さが高い場合、即ち３００ｍｅＶより高い場合、トランジスタが、この高いポテンシャル高さを通るキャリアのトンネルにより制限される低いオン電流を有するのみならず、良くないサブスレシュホールド（sub-threshold）特性を有する。最新技術の高ドープ半導体ソース／ドレイン領域を有する電界効果トランジスタと同程度の、ショットキバリアソース／ドレイン領域を有する電界効果トランジスタを作製するために、ショットキバリア高さは、ｐ型ショットキバリア電界効果トランジスタ（ＳＢＦＥＴ）については２００ｍｅＶより小さく、ｎ型ＳＢＦＥＴについては１５０ｍｅＶより小さいことが期待される。これまで、プラチナシリサイドとイットリウムシリサイドが、ｐ型ＳＢＦＥＴとｎ型ＳＢＦＥＴについて約２５０ｍｅＶの最も低いショットキバリア高さが得られたと報告されている。
【０００５】
ｎ型および／またはｎ型電界効果トランジスタのソースおよび／またはドレイン領域の形成のための、適当なシリサイド形成金属の選択に関心が払われている。「ＰｔＳｉ／ｐ−Ｓｉショットキコンタクトのバリア不均一性へのフェルミレベルピンニングの影響」（J. Appl. Phys., 69(2), pp.850-853, 1991, A）において、A. Tanabeらは、バリア高さへのフェルミレベルピンニングの影響について述べている。適当なシリサイド金属を選択することにより、ある程度バリア高さを低くできるが、シリサイド領域とシリコンチャネルとのインターフェイスにおいて発生するフェルミレベルピンニング効果により、ショットキバリア高さは実質的に一定のままである。
【０００６】
他のアプローチが、ショットキバリア高さを低くするために検討されている。「ゼロバリア金属ソース／ドレインＭＯＳＦＥＴへの新しいルート」（IEEE Trans on Nanotech., 3(1), pp. 98-104, 2004, D）において、D. Connellyらは、シリサイド領域と半導体チャネルとの間に薄い絶縁層を挿入することについて述べている。
【０００７】
Q. T. Zhaoらの「Ｎｉのシリサイド化中のリンの分離によるＮｉＳｉ／Ｓｉショットキバリア高さの調節」（Appl. Phys. Lett., 86, 062108, 2005）、J. Knochらの「ドーパント分離を用いたシリコンオンインシュレータ・ショットキバリア金属−酸化物−半導体電界効果トランジスタにおける実効ショットキバリアの低減」（Appl. Phys. Len., 87, 263505, 2005）は、シリサイド領域とシリコンチャネルとの間の境界における薄い高ドープ層の形成について述べている。この高ドープ境界層は、ドーパントの分離により形成され、この境界での急峻なドーピングプロファイルとなる。これらのアプローチは、キャリアがポテンシャルバリアを通り抜け、これによりトランジスタのオン電流を増加させる可能性を変化させるが、それらを行うことは、より製造工程を複雑で高コストにしてしまう。更に、提案されたアプローチは、ｎ型及びｐ型電界効果トランジスタに適用できる解決を提供するものではない。
【非特許文献１】J. Appl. Phys., 69(2), pp.850-853, 1991, A
【非特許文献２】IEEE Trans on Nanotech., 3(1), pp. 98-104, 2004, D
【非特許文献３】Appl. Phys. Lett., 86, 062108, 2005
【非特許文献４】Appl. Phys. Len., 87, 263505, 2005
【発明の開示】
【０００８】
本発明の具体例の目的は、良好な半導体装置と、そのような半導体装置を製造するための良好な方法を提供することである。
【０００９】
上述の目的は、本発明の具体例にかかる方法と装置により達成される。
【００１０】
本発明の具体例にかかる半導体装置は、良好な短チャネル特性と良好な性能を示す。
【００１１】
本発明の具体例にかかる方法は、プロセスの複雑さを制限しつつ、電界効果トランジスタ（ＳＢＦＥＴ）のような良好な半導体装置を提供する。
【００１２】
本発明の具体例にかかる方法は、例えばシリサイド／半導体またはゲルマナイド／半導体境界のような、装置の第１および／または第２電極と半導体領域の間の金属−半導体化合物／金属境界により形成される整流コンタクトの、ショットキバリア高さとも呼ばれるポテンシャルバリア高さを低くすることにより、高いオン電流を有する装置を得る。本発明の具体例にかかる方法は、例えば電界効果トランジスタのような、ｎ型およびｐ型半導体装置の双方を製造するのに適用される。
【００１３】
第１の形態では、本発明は、ドーピングレベル、半導体領域により互いに分離される第１および第２電極、および半導体領域に導電性を制御する第３電極を含む半導体基板に形成された第１および第２電極を有する半導体装置を提供する。少なくとも第１および第２電極は半導体領域と整流コンタクトを形成し、これは、ショットキコンタクトやショットキのようなコンタクトと呼ばれる。整流コンタクトはポテンシャルバリアを有する。半導体領域は、少なくとも水平方向に、第１と第２の電極間で均一ドープされている。また、垂直方向にも、即ち第３電極に直交する方向にも均一ドープされるのが好ましい。これにより、半導体基板のドーピングレベルより高いドーピングレベルを有し、動作時に、少なくとも１つの整流コンタクトのポテンシャルバリアを低くするために、鏡像力メカニズム（image-force mechanism）を導入する。
【００１４】
半導体基板が兵隊に配置されると、水平方向は、基板の面に実質的に平行な方向を意味する。第３電極に垂直な方向は、基板の面に実質的に垂直な方向を意味する。
【００１５】
本発明の具体例にかかる半導体装置の特徴は、良好な短チャネル特性、良好な特性能、および高いオン電流を示すことである。
【００１６】
本発明の具体例では、半導体装置は、ゲート誘電体により半導体チャネルから分離されたゲート電極、ゲート電極に整列し半導体チャネルの対向する側に配置されたソースおよびドレイン電極とを含むショットキバリア電界効果トランジスタであっても良い。少なくとも１つのソース／ドレイン電極が半導体チャネルと、ショットキコンタクト、またはショットキのようなコンタクト、または整流コンタクトを形成する。半導体チャネルは、その長さに沿って、かつ少なくともショットキコンタクト、またはショットキのようなコンタクト、または整流コンタクトの深さに沿って、実質的に均一にドープされる。半導体チャネルのドーピングレベルは、選択的に、少なくともショットキコンタクト、またはショットキのようなコンタクト、または整流コンタクトの、ショットキバリアとも呼ばれるポテンシャルバリアが、導入された鏡像力メカニズムにより、実質的に低減されるように選択される。
【００１７】
選択的に、半導体領域のドーピングレベルは、１ｅ１６ｃｍ−３（＝１×１０１６ｃｍ−３、以下において、「ｅ」は１０のべき乗を意味する。）と１ｅ１８ｃｍ−３との間である。もし、均一なチャネルドーピング濃度が非常に低い場合、即ち、１ｅ１６ｃｍ−３より実質的に低い場合、実質的な鏡像力効果が発生しない。もし、均一なチャネルドーピング濃度が非常に高い場合、即ち、１ｅ１８ｃｍ−３より実質的に高い場合、移動度低下の効果と、より高いチャネルドーピングレベルにおいてチャネルとソース／ドレイン領域との短絡が支配的になる。
【００１８】
半導体領域は長さを有しても良く、整流コンタクトは半導体基板への深さを有しても良く、半導体領域は、その長さに沿っておよび少なくとも整流コンタクトの深さに沿って均一でも良い。
【００１９】
第１および第２電極の少なくとも１つが、選択的に第１および第２電極の双方が、金属・半導体化合物を含んでも良い。
【００２０】
本発明の具体例では、第１および第２電極の少なくとも１つが、選択的に第１および第２電極の双方が、シリサイドを含んでも良い。
【００２１】
本発明の具体例では、第１および第２電極の少なくとも１つが、選択的に第１および第２電極の双方が、ゲルマナイドを含んでも良い。
【００２２】
本発明の特別な具体例では、半導体装置は、ｐ型半導体装置でも良い。これらの具体例では、第１および第２電極の少なくとも１つが、白金シリサイドを含んでも良い。半導体領域は、Ｖ族元素から選択される１又はそれ以上のドーパント元素が均一にドープされても良い。
【００２３】
本発明の特別な具体例では、半導体装置は、ｎ型半導体装置でも良い。これらの具体例では、第１および第２電極の少なくとも１つが、イットリウムシリサイドを含んでも良い。半導体領域は、III族元素から選択される１又はそれ以上のドーパント元素が均一にドープされても良い。
【００２４】
好ましい具体例では、半導体基板は、シリコン基板である。
【００２５】
本発明の第２の形態では、半導体装置の製造方法が提供される。かかる方法は、
所定のドーピングレベルを有する半導体基板に、半導体領域により互いに分離され第１および第２電極を形成する工程と、
半導体領域（５）の導電性を制御する第３電極（３）を形成し、第１および第２電極（６）の少なくとも１つは半導体領域（５）と整流コンタクトを形成し、整流コンタクトはポテンシャルバリアを有する工程とを含み、
かかる方法は、更に、第１、第２、および第３電極（６、５）を形成する前に、少なくとも第１および第２電極の間の水平方向に対して、好ましくは第３電極に直交する垂直方向に、半導体基板（２）のドーピングレベルより高いドーピングレベルまで、半導体領域（５）を均一にドープし、動作中に、鏡像力メカニズムを誘起して、少なくとも１つの整流コンタクトのポテンシャルバリアを低くする工程を含む。
【００２６】
水平方向は、半導体基板が平面に置かれた場合に、基板面と実質的に平行な方向をいう。第３電極に直交する方向は、基板面に実質的に直交する方向をいう。
【００２７】
本発明の具体例にかかる方法の特徴は、複雑さを制限し、良好な短チャネル特性、良好な性能、および高いオン電流を半導体装置にもたらすことである。
【００２８】
本発明の具体例にかかる鏡像力効果の手段により、少なくとも１つの整流コンタクトのポテンシャルバリアの高さを変更し、特に低くする方法は、例えばチャネルのような半導体領域のドーパント元素の濃度を、水平および垂直方向の双方でチャネルに実質的に均一である、適当なレベルに調整するイオン注入のような従来のＣＭＯＳプロセス技術に依存した最新技術の半導体製造ピロセスにも容易に適用することができる。
【００２９】
本発明の具体例では、この方法は、ショットキバリア電界効果トランジスタ（ＳＢＦＥＴ）の製造方法である。この方法は、半導体基板を提供する工程と、半導体基板にドープされた領域を形成する工程と、ドープされた領域にゲート電極を形成する工程と、ドープされた領域に整列し、反対側に配置された２つの電極を形成する工程であって、少なくとも電極の１つがドープされた領域とショットキコンタクトまたはショットキバリアのようなまたは整流コンタクトを形成し、ドープ領域が、２つの電極の間で少なくとも１つのショットキコンタクトまたはショットキのようなコンタクトまたは整流コンタクトの少なくとも深さに沿って実質的に均一にドープされる工程とを含んでも良い。ドーピングされたレベルは、動作中に、少なくとも１つのショットキコンタクトまたはショットキのようなコンタクトまたは整流コンタクトのポテンシャルバリアが鏡像力メカニズムにより低減されるように選択される。
【００３０】
本発明の最も好ましい具体例では、半導体領域の均一ドーピングは、１ｅ１６ｃｍ−３と１ｅ１８ｃｍ−３との間の濃度まで行われる。均一チャネルドーピング濃度が非常に低い場合、即ち、１ｅ１６ｃｍ−３より低い場合、実質的に鏡像力効果は発生しない。均一チャネルドーピング濃度が非常に高い場合、即ち、１ｅ１８ｃｍ−３より高い場合、移動度の低下の効果や、高いチャネルドーピングレベルでのチャネルとソース／ドレイン領域との短絡が支配的になる。
【００３１】
半導体領域の均一ドーピングは、ドーパント元素の注入により行われても良い。
【００３２】
本発明の特別で好ましい形態では、添付された独立および従属請求項により規定される。従属請求項の特徴は、独立請求項の特徴と組み合わせても良く、必要に応じて他の従属請求項の特徴と組み合わせても良く、単に請求項に規定される通りでは無い。
【００３３】
この分野では、一定の装置の改良、変形、および進化が行われるが、この概念は、従来の実施から離れ、結果的により効率が良く、安定で、そして信頼性のあるこの種の装置を提供することを含む、実質的に新しく新規な改良を表すものと信じる。
【００３４】
本発明の上述および他の性質、特徴、および長所は、本発明の原理を具体例として描いた添付図面と結合して、以下の詳細な記載から明らかになるだろう。この記載は、例示のみの目的で与えられ、本発明の範囲を限定するものでは無い。以下で引用された参照図面は、添付された図面をいう。
【発明を実施するための最良の形態】
【００３５】
本発明は、特定の具体例について、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００３６】
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、順位や他の方法における時間的、空間的な連続を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できることを理解すべきである。
【００３７】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００３８】
この明細書を通して、「１の具体例」又は「ある具体例」は、具体例で記載された特定の特徴、構造、または性質は、少なくとも本発明の１の具体例に含まれることを意味する。このように、この明細書の多くの場所における「１の具体例の」又は「具体例の」の文章表現は、すべてが同じ具体例を示す必要はなく、またはそうしても良い。更に、特定の特徴、構造、または性質は、当業者にとってこの記載から明らかである適当な方法で、１またはそれ以上の具体例と組み合わされても構わない。
【００３９】
同様に、本発明の例示的な具体例では、本発明の様々な特徴が、１つの具体例、形状、または記載に集められ、記載を効率的にし、１またはそれ以上の多くの発明形態を理解するのを助けている。しかしながら、この記載の方法は、請求項に記載された発明が、それぞれの請求項で表現された以上の特徴を必要とすると解釈されることを意図するものではない。むしろ、以下の請求が示すようには、本発明の範囲は、１つの前に記載された具体例の全ての特徴より少ない。このように、詳細な記載に続く請求項は、詳細な説明中に表現的に組み込まれているが、この発明の分離された具体例のように、それぞれの請求項はそれ自身で独立するものである。
【００４０】
更に、ここで記載された幾つかの具体例が、他の具体例に含まれるいくつかの特徴含むが、異なった具体例の特徴の組み合わせは、本発明の範囲内にあることを意味し、当業者が理解できるように、異なった具体例を形成する。例えば、以下の請求項において、請求された具体例のいくつかは、組み合わせとして使用されても良い。
【００４１】
ここに提供される記載において、数値的に詳細な特徴が記載されている。しかしながら、本発明の具体例は、それらの特定の詳細なしでも実施できることを理解すべきである。他の例では、公知の方法、構造、および技術が、この記載の理解が曖昧にならないように、詳細に記載されている。
【００４２】
本発明は、本発明の多くの具体例の詳細な記載とともに記載される。本発明の技術的示唆から逸脱することなく、当業者の知識に基づいて本発明の他の具体例がなし得ることは明らかであり。本発明は添付した請求の範囲の文言により限定されるものではない。
【００４３】
本発明の具体例は、所定のドーピングレベルの半導体基板に形成された第１および第２電極を有し、第１および第２電極は半導体領域により互いに分離されている。また、第３電極は半導体領域の導電性を制御するために設けられる。第１および第２電極の少なくとも１つは半導体領域と整流コンタクトを形成し、整流コンタクトはポテンシャルバリアを有する。半導体領域は、第１および第２電極の間で少なくとも水平方向に均一にドープされているが、垂直方向、即ち第３電極に垂直な方向に均一ドープされてもよい。ドーピングレベルは半導体基板のドーピングレベルより高く、これにより、動作中に、少なくとも１つのショットキコンタクトを低減する鏡像力を誘起する。
【００４４】
半導体基板が平面に置かれた場合、水平方向は、基板面に実質的に平行な方向を意味する。第３電極に垂直な方向は、基板面に実質的に垂直な方向を意味する。
【００４５】
本発明の具体例にかかる半導体装置の特徴は、良好な短チャネル特性、良好な性能、および高いオン電流である。
【００４６】
半導体装置は、ｐ型装置でもｎ型装置でも良い。
【００４７】
本発明の示唆する具体例の目的のために、本発明は、チャネルを間に挟んだソースおよびドレイン電極、ゲート電極を有するｐ型ショットキバリア電界効果トランジスタ（ＳＢＦＥＴ）により説明される。しかしながら、本発明はこれらに限定されるものではない。当業者は、本発明の示唆を、ｎ型ショットキバリア電界効果トランジスタにも同様に適用できるであろう。
【００４８】
本発明の具体例は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の手段より示されるが、本発明の具体例は、いかなる型のトランジスタにも適用可能である。例えばソースおよびドレイン電極のような第１および第２メイン電極である２つの電極間のチャネルのような半導体領域の導電性は、例えばゲート電極のような制御電極である第３電極の手段により変調される。これにより、例えばソースおよびドレイン電極のような第１および第２電極のような少なくとも２つの電極が、ショットキバリアと呼ばれるショットキコンタクト、ショットキのようなコンタクト、または整流コンタクトを、チャネルのような半導体領域に対して形成する。例として、ＣＭＯＳ、ＢＩＣＭＯＳ、ＢｉｐｏｌａｒおよびＳｉＧｅＢＩＣＭＯＳを含むが、これらに限定されるものではない。例えば、そのようなトランジスタは、エンハンスメント型ＦＥＴ、デプレッション型ＦＥＴ、ジャンクションＦＥＴ（ＪＦＥＴ）等である。
【００４９】
本発明の具体例によれば、例えばこのチャネルのような半導体領域のドーピングは、鏡像力（後述）の低減によるこのショットキバリアコンタクトのショットキバリア高さを低くするように行われ、選択される。
【００５０】
本発明の具体例では、少なくともソースおよびドレイン電極が、シリサイドやゲルマナイドのような金属半導体化合物から形成される。本発明は、更に、白金シリサイド（ＰｔＳｉ）を含むソースおよび／またはドレイン領域を有するｐ型ショットキバリア電界効果トランジスタ（ＳＢＦＥＴ）の手段により示される。当業者にとって、これは、発明を決して限定するものではなく、例えば、高融点金属（例えばＮｉ、Ｔｉ、Ｃｏ）またはランタン系元素（例えばＹｂ、Ｅｒ、Ｐｄ）のような当業者に知られたシリサイド形成材料のような金属半導体形成金属を、ソース／ドレイン領域の形成に使用できることは明らかである。シリサイド形成材料のような、金属半導体形成金属の選択は、形成される（ｎ型またはｐ型）、ショットキバリア高さが得られる、トランジスタのような半導体装置の型に依存する。更に、本発明は、ソースおよびドレイン電極を含み、その少なくとも１つが、ゲルマナイドまたはゲルマノシリサイドのような異なった金属半導体化合物から形成された半導体装置に提供される。
【００５１】
示唆のために、本発明の具体例は、チャネル領域のドーピングレベルを変化させるために、リンおよび／またはヒ素を使用する手段により記載される。当業者は、他のｎ型またはｐ型ドーパント、例えばＩｎ、Ｂ、またはＡｓを、形成される半導体装置の種類や型に応じて使用することができる。
【００５２】
本発明の具体例は、更にシリコン基板の手段により記載される。当業者は、本発明の示唆が適用できる多くの半導体基板を入手できる。例えば、ゲルマニウム（Ｇｅ）基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、ゲルマニウム・オン・インシュレータ（ＧＯＩ）基板、シリコンおよび／またはゲルマニウムを含むチャネル霊異記を有する基板、歪チャネルを有する基板である。
【００５３】
図１は、本発明の実施の形態にかかるショットキバリア電界効果トランジスタ（ＳＢＦＥＴ）１の概略的な横断面図を示す。ＳＢＦＥＴ１は、ゲート電極３のような導電性制御電極を有し、ゲート誘電体４のような制御電極誘電体により、半導体基板２から電気的に分離されている。ゲート電極３に整列して、例えばソース／ドレイン電極６のような第１および第２メイン電極が形成される。ソース／ドレイン電極６の少なくとも１つは、ソース／ドレイン電極６の間の基板に配置される半導体チャネル５に対して、ショットキコンタクトまたは整流コンタクトを形成する。少なくとも１つのショットキコンタクトは、ソース／ドレイン接合または金属半導体化合物／半導体接合と呼ばれ、特に、例として、金属シリサイド／半導体接合が与えられる。記載と請求の範囲において、ショットキコンタクト、ショットキバリア、ショットキのようなコンタクト、ショットキダイオード、整流コンタクト、ソース／ドレイン接合、金属半導体化合物／半導体接合、または金属シリサイド／半導体接合と呼ばれるのは、同じものを意味し、即ち、ソース／ドレイン領域９とチャネル５との間に形成された、金属または金属シリサイド／半導体界面の検討された例である。整流コンタクトは、非対称な電流電圧特性を示す金属半導体コンタクトであり、即ち、順方向バイアス状態では高い電流が流れ、逆バイアス状態では電流を素子する。この特性は、コンタクト領域のポテンシャルバリア高さのバイアス電圧依存変化により制御される。
【００５４】
選択的に、サイドウォールスペース１３は、ゲート電極３とゲート誘電体４により形成される積層を覆うように形成される。
【００５５】
図２は、本発明の好適な具体例にかかるＳＢＦＥＴ１の製造プロセスのフローチャートを模式的に示す。この図は、可能な製造過程の関連したプロセス工程を示す。図３から図５は、好ましい具体例にかかる製造プロセスの連続した工程にかかるＳＢＦＥＴ１の断面図を示す。図示された製造方法は、単なる例示であり、本発明を限定することを意図するものではない。例えば、方法は他の一連のプロセス工程を含んでも良いし、より多くのまたは少ないプロセス工程を含んでも良い。更に、方法は、他の材料やプロセスに使用されても良い。
【００５６】
本発明の具体例にかかる方法は、サブ３２ｎｍＣＭＯＳ技術、更にはサブ２２ｎｍＣＭＯＳ技術、即ち、装置の最小長さは約３２ｎｍ、好適には２２ｎｍの技術の、ＳＢＦＥＴの製造に使用されることが好ましい。
【００５７】
第１工程では、ｎ型（１００）シリコン基板２が提供される（図２の工程１０）。好適には、２．５Ωｃｍと８．５Ωｃｍとの間の範囲の抵抗率を有する。一般に、基板はアンドープでもよく、バルク基板の場合は５ｅ１５ｃｍ−３、ＳＯＩ基板の場合は１ｅ１５ｃｍ−３のドーピングレベルでも良い。分離領域７が基板２に形成され、ＳＢＦＥＴ１が形成される活性領域８を提供する（図３、図２の工程２０参照）。分離領域７は基板２の隣接したＳＢＦＥＴ１を分離する。説明を容易にするために、方法は、１つのＳＢＦＥＴ１の手段について記載する。これは、本発明を限定することを意図するものではないことは理解されるであろう。半導体装置１の適用に応じて、与えられたＳＢＦＥＴ１の例において、いくつのＳＢＦＥＴ１又は一般にはいくつの半導体装置１でも、同じ基板２の上に形成できる。好適には、分離領域７はシャロートレンチ分離（ＳＴＩ）により形成される。ＳＴＩ分離領域７は、例えば従来のフォトリソグラフィやエッチャントとして例えばＣｌ２を用いた反応性イオンエッチング（ＲＩＥ）工程のような、異方性ドライエッチプロセスにより、最初にシリコン基板２にシャロートレンチを形成して形成される。シャロートレンチは、シリコン基板２中に、例えば２００から６００ｎｍの間の深さに形成される。シャロートレンチの形成に使用されたフォトレジストパターンを、プラズマ酸素アッシングや注意深いウエットクリーンにより除去した後、低圧化学気相成長（ＬＰＣＶＤ）工程や、プラズマ増幅化学気相成長（ＰＥＣＶＤ）により、３００と１５００ｎｍの間の厚みのシリコン酸化層が形成される。シャロートレンチは、このように完全に埋められる。シャロートレンチの内部以外の領域からのシリコン酸化物の除去は、化学機械研磨（ＣＭＰ）工程、または適当なエッチャントを用いたＲＩＥ工程のいずれかにより行われ、絶縁体に埋められたＳＴＩ領域７が完成する。
【００５８】
ＳＴＩの代わりに、分離領域７は、ＬＯＣＯＳ（local oxidation of silicon）を含んでも良い。それらのＬＯＣＯＳ領域７は、最初に、例えばシリコン窒化物のような酸化防止マスクを形成し、続いてシリコン窒化膜マスクパターンにより保護されていない半導体基板の領域を露出させ、熱酸化工程を行う。ＬＯＣＯＳ領域７は、このようにして、ＳＴＩの代わり領域７と同じ厚さに形成される。ＬＯＣＯＳ領域７を改正した後、酸化防止マスクが除去される。
【００５９】
次の工程では、基板２の活性領域８が、例えばドーパント元素の注入（図３に矢印９で表示）によりドープされ、基板２にウエル領域１１を形成する（図２の工程３０、図３）。使用されるドーパント元素の種類は、例えばＳＢＦＥＴ１のような、形成される半導体装置１の型に依存する。例えばｐ型装置１では、例えば、Ｐおよび／またはＡｓのようなＶ族元素から選択されたドーパント元素が使用される。例えばｎ型装置１では、例えばＩｎおよび／またはＢのような、III族元素から選択された１またはそれ以上のドーパント元素が使用されるのが好ましい。ドーピングは、例えば、イオン注入やプラズマドーピングのような、当業者により知られたいずれかの適当な技術により行われる。本発明では、チャネル５のドーピングが行われ、ソース／ドレイン電極６の少なくとも１つと、チャネル５との間のショットキコンタクトのポテンシャルバリア、ショットキバリアとも呼ばれる、を低くする鏡像力メカニズムが誘起される。（後述）
【００６０】
次の工程では、後にゲート誘電体４として提供される、誘電体膜が基板２の上に形成され、続いて、例えばホウ素ドープされた多結晶シリコン層のような、ゲート電極３として使用される導電性層が形成される。誘電体層は、例えば、ＳｉＯ２やＳｉＯＮのような半導体酸化物や窒化物、ハフニウムシリケートやハフニウム酸化物のようｈｉｇｈ−ｋ（高誘電率）誘電体のような単層誘電体層、または、例えばＨｆＳｉＯ２／ＳｉＯ２のようなｈｉｇｈ−ｋ誘電体と半導体酸化物の誘電体層の積層のような積層誘電体層を含む。導電体層は、例えばＴｉＮやＴａＮのような金属を含んでも良く、または他の適当な導電性材料を含んでも良い。誘電体層と導電体層は、積層構造を形成する。誘電体層と導電体層との積層構造は、例えばリソグラフィパターニングによりパターニングされ、ＳＢＦＥＴ１のゲート積層体を形成する（図２の工程４０、図４）。図４で与えられる例によれば、誘電体層と導電体層は１の工程でパターニングされ、同じ幅のゲート誘電体４とゲート電極３とを含むゲートスタック体３、４を形成する。しかし、本発明の他の具体例では、誘電体層と導電体層が別々にパターニングされ、図１にように、ゲート誘電体４とゲート電極３とが異なった幅を有するように形成しても良い。
【００６１】
次の工程では、ＳＢＦＥＴ１のソース／ドレイン領域６が、例えば図４に矢印１２で示されるようなドーパント元素の注入により形成されても良い。選択的に、シリコン窒化層のような薄い誘電体層を異方的にエッチバックすることにより、ゲートスタック３、４に対してサイドウォール１３が形成される。この層は、基板２の上に均一に形成される（図２の工程５０）。次に、例えば白金層のような金属層が基板２の上に形成され、続いて、ソース／ドレイン領域６をシリサイド化するシリサイド化工程が行われ、ソース／ドレイン電極６が形成される。好適には、ソース／ドレイン領域６のシリサイド化は、約５５０°のラピッドサーマルアニール（ＲＴＡ）工程で行われる。アニールの後、未反応の金属、例えば白金が、王水のような水性エッチャントを用いた選択エッチングにより除去される。本発明の具体例では、ソース／ドレイン領域６のシリサイド化中に、ゲート電極３もシリサイド化される。代わりに、ソース／ドレイン領域６がシリサイド化されてソース／ドレイン電極６が形成され、一方、ゲート電極３はシリサイド化されなくても良い。それゆえに、この場合、例えば白金層のような金属層の形成前に、マスクがゲート電極３上に形成されても良い（図示せず）。他の具体例では、ソース／ドレイン領域６とゲート電極３が異なった工程で、異なったシリサイド形成金属を用いてシリサイド化される。再びこの場合、例えば白金層のような第１シリサイド形成金属層を形成する前に、マスクがゲート電極３の上に形成されても良い。ソース／ドレイン領域６のシリサイド化の後、ゲート電極３のシリサイド化を行う第２シリサイド形成金属の層の前に、それらの領域６の上にマスクを形成しても良い。例えばＰｔＳｉのような形成されたシリサイドの、シリサイド化工程中のスペーサ１１下部における横方向の拡散により、形成されたソース／ドレイン電極６は、実質的にゲートスタック３、４に整列するように形成される。
【００６２】
本発明の具体例にかかる方法で作製した、結果のＳＢＦＥＴ１は、例えば、サブ３２ｎｍまたはサブ２２ｎｍＣＭＯＳ技術のような、２００ｎｍ、好適には１５０ｎｍより小さい厚みｔのソース／ドレイン電極６を含む（図５参照）。
【００６３】
本発明の具体例の方法は、例えばショットキバリアまたはショットキのようなバリアとしてふるまう、または換言すればショットキダイオードを形成するＰｔＳｉ／ｎ−Ｓｉ接合のようなソース／ドレイン電極６を備えたＳＢＦＥＴ１に導く。これは、ソース／ドレイン電極６から来てチャネル５に行く電子は、チャネル５に流れる前に乗り越えなければならないポテンシャルバリアを経験することを意味する。活性領域８を最初に提供することにより、その一部は、１ｅ１６ｃｍ−３と１ｅ１８ｃｍ−３との間の濃度の追加のドーパントを有する、装置１のチャネル５を形成し、追加のドーピングが行われない場合よりショットキバリアは低くなる。これはついては、更に後に述べる。
【００６４】
本発明の具体例では、電荷キャリアの移動度がここでは低減してしまうが、チャネル領域５のドーピングレベルが増加する。しかしながら、この移動度の低減は、バリア高さを低くすることにより期待された異常に補われ、駆動電流は高く、ドーピングレベルの増加には実質的の影響されないことが、本発明者により見出された。増加したチャネルドーピングによるしきい値電圧Ｖｔのシフトは、ゲート電極を形成する材料の適当な選択により制御することができ、特に、材料の仕事関数の選択により制御することができる。増加したチャネルドーピングの、しきい値電圧Ｖｔへの貢献は、ゲート電極の低減された仕事関数により補償される。
【００６５】
更なる記載や請求の範囲では、更に追加のドーパントについて述べられているが、これは、ドーピング工程が、意図的なドーピングまたはＳＢＦＥＴ１の上のチャネル中のドーパント濃度に制御を行うための工程であることを意味する。
【００６６】
以降の例や検討では、ホールバリア高さと電子バリア高さの双方について検討される。それらのバリアの双方が、ｐ型およびｎ型装置の双方で等価である。チャネル５の少数キャリアに関するバリアは、オン電流と呼ばれる駆動電流を制御し、一方、チャネル５の多数キャリアに対するバリアは、オフ電流と呼ばれるリーク電流を制御する。例えば、ｐ型装置の場合、電子はチャネル５のリーク電流を形成し、一方ホールはチャネル５の駆動電流を形成する。
【００６７】
ここから後、本発明の具体例にかかる方法を参照しながら、比較例について説明する。この例は、本発明にかかる追加ドープされた基板に形成されたＳＢＦＥＴ１のソース／ドレイン電極６とチャネル５との間に形成されたショットキコンタクトを、追加ドープされていない基板に形成されたＳＢＦＥＴ１のショットキコンタクトと比較するものである。この例は、本発明のかかる方法の特徴的な効果について記載する。
【００６８】
この例の目的では、シリコン基板２は、第１部分と第２部分の２つの部分に分けられ、それぞれ南ウエル、北ウエルとも呼ばれる。基板２を２つの部分に分けるのは比較を単に比較を容易にするためである。基板２の第１部分または南ウエルは、基板２のウエル領域１１を形成するためにドーパント元素で追加ドープされ、その一部が後にＳＢＦＥＴ１のチャネル５を形成する。この比較例では、第１実験のＰ（３ｅ１２ｃｍ−２、１２０ＫｅＶ）、第２実験のＰ（３ｅ１２ｃｍ−２、１２０ＫｅＶ）とＡｓ（１ｅ１２ｃｍ−２、９０ＫｅＶ）との組み合わせが活性領域８のドープに使用される（後述）。基板２の第２部分または北ウエルは、ＳＢＦＥＴ１がその上に形成されるまでドープされない。
【００６９】
次に、ＳＢＦＥＴ１は、上述のように、基板１の第１および第２部分の上に形成される。
【００７０】
図６は、２つの異なったドーピング条件、即ちＰ（カーブ１３）、およびＰ／Ａｓ（カーブ１４）が、基板２の第１部分に形成されたＳＢＦＥＴ１のチャネル５の、シミュレーションされたドーパント元素プロファイルを示す。この図では、１ｃｍ３あたりのドーパント元素数で定義されるドーパント元素の濃度が、基板２の深さの関数として与えられる。この深さは、ＳＢＦＥＴ１が形成された基板２の表面から測定され、または還元すれば、そこから基板２のバルクに向かってドープされた位置（０ｎｍ）から測定される。図６では、また、ＰｔＳｉ／ｎ−Ｓｉ界面で与えられた例で、金属半導体化合物／半導体の界面の縦方向の位置、即ち基板２の深さｄが表示されている（図６における縦の点線）。本発明の例では、ＰｔＳｉ／ｎ−Ｓｉ界面がゲート誘電体４または基板表面から約５０ｎｍの深さｄに配置されることがわかる。この深さｄでは、濃度は、Ｐ／Ａｓドープ基板２で約２ｅ１７ｃｍ−３、Ｐドープ基板２で約５ｅ１６ｃｍ−３である。形成された第１装置１の容量−電圧（Ｃ−Ｖ）測定は、（ＳＢＦＥＴ１の形成後に追加ドープされない）第２部分または北ウエルで、１ｅ１６ｃｍ−３のドーピングレベルを示し、（ＳＢＦＥＴ１の形成後にＰ／Ａｓがそれぞれ追加ドープされた）第１部分または南ウエルで、８ｅ１６ｃｍ−３または２ｅ１７ｃｍ−３のドーピングレベルを示す。それらの容量電圧カーブから求められたＳｉＯＮゲート電極４の電気的に等価な酸化膜厚（ＥＯＴ）は、約２ｎｍと規定されるＳｉＮスペーサ５の横方向の幅は約１１ｎｍである、これは、例えば、走査電子顕微鏡（ＳＥＭ）により規定される。
【００７１】
例えばＰｔＳｉ／ｎ−Ｓｉで与えられるシリサイド半導体接合のような、金属半導体化合物／半導体接合に順バイアスを加えることにより、バイアス中に接合を通って流れる電流から、ショットキバリア高さとも呼ばれる形成されたポテンシャルバリア高さが規定される。図７は、基板１の１００μｍ×１００μｍの２つのＰｔＳｉ／ｎ−Ｓｉダイオードで測定された典型的な電流電圧カーブを示す。それぞれは異なったドーパント濃度を有し、即ち、第１部分または南ウエル（追加ドープ）は２ｅ１７ｃｍ−３のドーパント濃度を有し（図１６）、第２部分または北ウエル（追加ドープなし）は１ｅ１６ｃｍ−３のドーパント農ｄｐを有する（図１５）。本実験では、実験を容易にするために、ショットキコンタクトは第１主表面に形成される。金属コンタクトは、第１主表面と対向する第２主表面に形成される。この金属コンタクトは、ショットキバリアの測定用プローブのための接触位置として形成される。しかしながら、ショットキバリアは、基板を通して測定され、これにより電流経路が長くなるため、高い寄生直列抵抗を有することになる。ショットキ接合の高い寄生直列抵抗の可能性を考慮し、プローブの直列抵抗を考慮すると、Norde らが、「高い直列抵抗を有するショットキダイオードのための、修正された順方向Ｉ−Ｖプロット」（J. Appl. Phys., 50(7), pp. 5052-5053, 1979）で最小に提供した方法が、このＮＯＲＤＥ関数の最小を用いることにより適用される。ＰｔＳｉ／ｎ−Ｓｉ界面の電子ショットキバリア高さ（Φｅ）は、当業者により知られたＮｏｒｄｅ関数Ｆ（Ｖ）の最小値（Ｖｍｉｎ）を用いて決定される。
【００７２】
【数１】
2007329472.tif 000003
【００７３】
ここで、Ａ＊＊は、半導体のリチャードソン定数であり、Ａはショットキダイオードの面積、Ｔは温度、ｋはボルツマン定数、Ｖは順方向電圧、そしてｑは電子電荷を示す。
【００７４】
Ｎｏｒｄｅ関数Ｆ（Ｖ）は、図７の挿入図では、第２部分または北ウエル（追加ドープ無し、カーブ１７）でプロットされる。このプロットは、続いてＰｔＳｉ／ｎ−Ｓｉ界面のショットキバリア高さの決定に使用される。
【００７５】
上述のように決定される、ＰｔＳｉ／ｎ−Ｓｉソース／ドレイン接合の電子ショットキバリア高さは、図８にプロットされる。シャットバリア接合は、基板２の第１および第２の双方の部分について、統計的な方法で測定され、即ち、基板２上の直線にそって測定が行われる。図８の左部分から、北ウエルダイオード（基板２の第２部分、追加ドープ無し）の電子バリア高さまたはショットキバリア高さ（ＳＢＨ）は、測定の線に沿って殆ど一定であり、８７０ｍｅＶに近い平均値を有する。南ウエル（基板２の第１部分、追加ドープあり）では、ＳＢＨの値はドーパント濃度の関数である。ＳＢＨの平均値は、８ｅ１６ｃｍ−３ドープされた基板（ｐドープのみ）に対して約８４０ｍｅＶであり、ドーピング濃度が２ｅ１７ｃｍ−３の場合（Ｐ／Ａｓドープ）、８２０ｍｅＶである（図８の右部分参照）。南ウエル接合（基板２の第１部分、追加ドープ有り）に対して決定されるショットキバリア高さの関数は、ノンドープ基板中のＰｔＳｉの厚さｔ（図５参照）の多様性による。例えば、ドーピングレベルを増やしたり、イオン注入の代わりにプラズマドーピングを用いることにより、少なくともシリサイド半導体接合に近い領域で、基板ドーピングの均一性を改良することにより、および／またはシリサイド領域６の厚みｔのばらつきを低減することにより、バリア関数の揺らぎが低減され最小化される。後者は、プロセス具靴の制御に関連し、堆積中（例えば、プラズマ気相成長（ＰＶＤ）中）のシリサイド形成金属のような化合物形成金属の層の厚さを制御することにより、表面処理（クリーニング、プレアモルファス化）、シリサイド形成種のサーマルバジェットコントロール等により行われる。
【００７６】
図８から分かるように、基板２の第１部分に形成されたＰｔＳｉ／ｎ−Ｓｉ接合（追加ドープ有り）と、基板２の第２部分に形成された接合（追加ドープ無し）との間のバリア高さの違いは、ドーパント濃度が増加すると大きくなる。基板２の第１部分のドーパントレベルが８ｅ１６ｃｍ−３であり、基板２の第２部分のドーパントレベルが４ｅ１６ｃｍ−３の場合、ショットキバリア高さは約３０ｍｅＶだけ減少し（図８の白丸）、一方、基板２の第１部分のドーパントレベルが２ｅ１７ｃｍ−３であり、基板２の第２部分のドーパントレベルが１ｅ１６ｃｍ−３の場合、ショットキバリア高さは約５０ｍｅＶだけ減少する（図８の黒四角）。
【００７７】
このように、上述の実験から、ＳＢＦＥＴ１のチャネル領域の追加ドーピングにより、少なくともソース／ドレイン電極６の１つとチャネル５との間に形成されたショットキバリアコンタクトのポテンシャルバリア高さが低くなることがわかる。追加ドーピングによるバリア高さの低減は、当業者に鏡像力として知られた静電気の力の導入により起きる。この鏡像力は、金属シリサイドのような金属半導体化合物の荷電キャリアを引きつけ、これにより金属半導体化合物／半導体境界からキャリアを引っ張る電場を減少させる。電子がショットキバリアを超えて移動した場合、その電場によりポテンシャルバリア高さの低減が引き起こされる。これは、鏡像力またはショットキ効果と呼ばれる、図９に図示するように、本発明の具体例にかかる均一なチャネルドーピングの適当な選択による鏡像力の存在は、実行的な電子（Φｅ０）およびホール（Φｈ０）ショットキバリア高さの減少（ΔΦ）をもたらす。これは、追加のドーピングＮＤがチャネル５の最大電場Ｅｍａｘを以下のように決定することによる。
【００７８】
【数２】
2007329472.tif 000004
【００７９】
ここで、ＮＤはドーパント濃度、Φｉはビルトインポテンシャル、Ｖａは与えられた電圧、そしてεｓは半導体の誘電率を示す。
【００８０】
ショットキバリアの低減（ΔΦ）は、以下のように与えられる。
【００８１】
【数３】
2007329472.tif 000005
【００８２】
図９の左側には、ソース／ドレイン電極６、即ちＰｔＳｉのポテンシャルエネルギのバンドダイヤグラムが表されている。一方、図９の右側には、例えばｎ−Ｓｉチャネル５のようなドープされたｎ型半導体チャネル５のポテンシャルエネルギのバンドダイヤグラムが熱平衡状態で表されている。ｎ−Ｓｉチャネル５からの電子がＰｔＳｉ／ｎ−Ｓｉ境界に到達した場合、ＰｔＳｉ中の電荷（自由電子）に静電気力がかかる。この方法では、「孔」またはより正しく局所的に減少した電子濃度が、ｎ−Ｓｉチャネル５からの電子の力を拒絶することにより誘起される。この孔は、ｎ−Ｓｉチャネル５中に鏡像を形成し、力を働かせる。この力により、無限距離の電子に対して、電子が負のポテンシャルエネルギを有する。鏡像力による生じたこのポテンシャルエネルギは、ショットキバリアのポテンシャルエネルギに加えられなければならない。この減少の結果、ポテンシャルバリア高さが低くなる。
【００８３】
図６に見られるように、低減されるのはバリア高さ自身であり、半導体領域５のバンドの曲がりは、実質的に影響されない。バリア高さ自身が低減されるため、金属半導体化合物領域、例えばシリサイド領域６からチャネル５への、バリアを超えたキャリアの熱イオン化放出は、所定の温度でより起きやすくなる。このバリア高さの減少は、バリア高さ自身に比較して小さいため、シリサイド半導体界面を超えて与えられる電圧に依存するようにこの低減は興味があり、電流依存逆バイアス電流をもたらす。好ましくは、バリアの絶対値は２００ｍｅＶより小さい。換言すると、オン状態の電界効果トランジスタの駆動電流は、ドレインからチャネルへの電圧の増加に伴って漸次増加する。
【００８４】
ショットキバリアの低下（Δφ＝２√（ｑＥ／１６πεｓ）、ここでεｓは半導体またはチャネル５の誘電率）は、例えばＰｔＳｉ／ｎ−Ｓｉ境界における電場ＥのＭＥＤＩＣ１（シノプシス製ＴＣＡＤソフトウエア）によるシミュレーションから、比較的低い順方向バイアス電圧、例えば５０ｍＶについて計算できる。このシミュレーションにより得られたデータは、以下の表１に示される。シミュレーションが、得られた上述の測定データと良好に一致していることがわかる。電場Ｅは、ショットキバリア接合に与えられる順方向電圧とともに増加し、これにより実効的なショットキバリアの低下が、装置がオン状態の場合により増幅される。表１では、比較的低い５０ｍＶの電圧で計算されている。ソース／ドレイン領域６に加えられるバイアス電圧が増加すると、ショットキバリア高さが更に減少し、トランジスタがオン状態におけるトランジスタ電流の更なる改良がなされる。
【００８５】
【表１】
2007329472.tif 000006
【００８６】
表１：金属半導体接合におけるシミュレートされた最大電場、式（１）を用いて計算されたショットキバリア高さの低下、および１ｅ１６ｃｍ−３ドープ基板に対するショットキバリア高さに関してドーピングレベル８ｅ１６ｃｍ−３と２ｅ１７ｃｍ−３で計算し測定したショットキバリア高さの違い。
【００８７】
鏡像力メカニズムによる、ホール（Φｈ０）に対するショットキバリア高さの低下（ΔΦ）は、図９に示されたように、ｐ型ＳＢＦＥＴ１の性能に直接影響を与える。これは、ｐ型装置では、オン電流とも呼ばれる駆動電流をホールが決定するためである。バリアが低くなった場合、バリアに依存する「オン抵抗」もまた低くなる。基板２の第２部分または北ウエル（１ｅ１６ｃｍ−３、白四角、追加ドープ無し）および基板２の第１部分または南ウエル（２ｅ１７ｃｍ−３、黒丸、追加ドープ有り）に形成されたｐ型ＳＢＦＥＴ１の、ソース電流Ｉｓとゲート電圧Ｖｇとの関係のカーブ、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係のカーブが、それぞれ図１０（ａ）および図１０（ｂ）に示される。それらのカーブは、−０．０５Ｖ（下部のカーブ）または−１Ｖ（上部のカーブ）のドレイン電圧Ｖｄにおいて、１μｍチャネル長のＳＢＦＥＴ１について測定された。電子トンネルにより誘起されるドレイン接合リークにより、ＳＢＦＥＴ１がオフ状態（ゲート電圧が０Ｖ）においてドレイン接合を通る電流は、ＳＢＦＥＴ１がオフ状態（ゲート電圧が０Ｖ）においてソース接合を通る電流よりずっと大きくなる。この接合リークは、ＳＢＦＥＴ１を製造するのにシリコン・オン・インシュレータ（ＳＯＩ）基板を用いることにより、大きく低減できる。ＳＯＩ基板の絶縁層と接触するシリコン領域６を通って、ＳＯＩ基板２に向かっては、実質的にリーク電流が流れないからである。同様に観察がＩｄ−Ｖｓ伝達特性についても行えるが、本発明を示唆する目的でＩｓ−Ｖｓ伝達特性のみが分析される。基板２の第１部分または南ウエル（追加ドープあり、黒丸）に形成されたＳＢＦＥＴ１のＩｓ−Ｖｓ伝達特性のサブスレッシュホールドスロープＳは、約７０ｍＶ／ｄｅｃである。ここで、オン状態のトランジスタ電流Ｉｏｎとオフ状態のトランジスタ電流Ｉｏｆｆとの間の比Ｉｏｎ／Ｉｏｆｆは、約１０７である。これは、本発明の具体例により形成されたＰｔＳｉソース／ドレインＳＢＦＥＴ１の良好な電気特性を示す。しきい値電圧Ｖｔは約−０．５Ｖであることがわかる。Ｖｔの右側のサブスレッシュホールド領域では、カーブが１つのサブスレッシュホールドスロープを示すことがわかる。サブスレッシュホールドスロープが急峻なほど、オフ状態からオン状態に遷移するのに必要な電圧が小さくなる。
【００８８】
増加したチャネルドーピングは、低いショットキバリア高さや急峻な１つのサブスレッシュホールドスロープを与えるだけでなく、ドレイン誘起バリア低下（drain-induced-barrier-lowing:DIBL）効果を実質的に低くし、これによりトランジスタのリーク電流が低減される。チャネルドーピングが１ｅ１６ｃｍ−３から２ｅ１７ｃｍ−３に増加した場合、ＤＩＢＬ値は約４０ｍＶ／Ｖから約５ｍＶ／Ｖに減少する。これは、異なったＶｄにおいて２つのＩｄ−Ｖｇカーブを測定することにより決定できる。例えば、Ｖｇが５０ｍＶでＶｄが１００ｍＶの場合、それらのカーブからそれぞれのＶｄに対するしきい値電圧Ｖｔが求められる。この場合、ＤＩＢＬは以下のように決定される。
【００８９】
【数４】
2007329472.tif 000007
【００９０】
最もありそうなこのＤＩＢＬの低減は、高ドープチャネル領域５中の空乏層の低減による。
【００９１】
図１１（ａ）および１１（ｂ）は、基板ドーピングＮＤが２ｅ７ｃｍ−３（図１１（ａ））と１ｅ１６ｃｍ−３（図１１（ｂ））あるＳＢＦＥＴ１の、シミュレーション（実線）、および測定（白丸）されたＩｓ−Ｖｇ伝達特性を示す。Ｉｓ−Ｖｇ伝達特性は、ドレイン電圧が−１．１Ｖにおいて測定した。ＳＹＮＯＰＳＩＳ製ＭＥＤＩＣ１シミュレーションソフトウエアを用いてシミュレーションしたカーブ、および測定した伝達カーブは、図１１（ａ）および１１（ｂ）に示すように、良好な一致を示す。伝達特性Ｉｓ−Ｖｇのシミュレーションに使用された低ドープチャネル領域（図１１（ｂ））および高ドープチャネル領域（図１１（ａ））の間のショットキバリア高さ違いは、図７と表１で示されたダイオード特性から特定されたショットキバリア高さで観察された５０ｍｅＶと良好な一致を示す。ＳＢＦＥＴ１のＩｓ−Ｖｇ伝達特性では、第２部分または北ウエル（図１１（ｂ）、低ドープ）においてサブスレッシュホールドスロープＳの２つの異なった値が測定された。一方、基板２の高ドープ第２部分または南ウエル（図１１（ａ））では、サブスレッシュホールドスロープＳのために、１つの値のみが測定される。図１２に示すシミュレーション結果から、高いショットキバリア高さにより、サブスレッシュホールド熱イオン放出からフィールドエミッションレジームまでの伝達において、サブスレッシュホールドスロープＳはばらつく。これは、異なった物理的影響が働くからである。低いバリアでは、通常のサブスレッシュホールド特性が観察される。即ち、電荷キャリアは熱エネルギ（熱放出）のおかげで低いバリアを通ることができ、これは、ショットキバリア接合を形成しない通常のソース／ドレイン半導体接合の場合である。図１２は、バリアの影響を隠すには、即ち、ソース／チャネルおよび／またはドレイン／チャネル接合が、通常のソース／チャネルおよび／またはドレイン／チャネル接合として振る舞うには、ホールバリアは２００ｍｅＶまたはそれ以下であるべきであることを示している。図から分かるように、２１０ｍｅＶのバリア高さに対して、３３ｍＶ／ｄｅｃの１つのサブスレッシュホールドスロープＳＳが、約１ｅ−５Ａ／μｍの駆動電流を得るために、カーブ中に存在する。バリアが２６０ｍｅＶのバリア高さがｍｅＶに向かって増加すると、１ｅ−７Ａ／μｍと１ｅ−５Ａ／μｍの間の電流が得られる前に、デュアルサブスレッシュホールドスロープ（ＳＳ＝６６ｍＶ／ｄｅｃとＳＳ＝３００ｍＶ／ｄｅｃ）が、カーブ中に見られる。これは、バリア高さが高くなると、電場がより重要になるためである。しかしながら、チャネル領域５の均一ドーピングを増加させることにより、ショットキバリア高さが低くなると、伝達カーブＩｓ−Ｖｇが、サブスレッシュホールドなる熱イオン化放出により、１つのサブスレッシュホールドスロープＳにより特徴づけられる。図１２は、チャネルドープが１ｅ１６ｃｍ−３、ドレイン電圧が−１．１Ｖで、ソースが０Ｖにバイアスされた場合の、チャネル長１μｍのＳＢＦＥＴ１の、シミュレーションした伝達性能を示す。このシミュレーションでは、ｐ型ＳＢＦＥＴ１の、オン電流とも呼ばれる駆動電流を決定するホールバリア高さが���駆動電流とゲート電圧との関係をシミュレーションするためのパラメータとして用いられる。それゆえに、効果的なホールショットキバリア高さは、２６０ｍｅＶから２１０ｍｅＶまで変化する。
【００９２】
図１３は、測定されたアウトプットのカーブ、即ち、ＳＢＦＥＴ１のソース電流Ｉｓとドレイン電圧Ｖｄとの関係である。チャネル長１μｍで、Ｖｇ−Ｖｔ＝−１Ｖ、ここでＶｔはＳＢＦＥＴ１のしきい値電圧であり、上述の３つの異なった基板ドーピングレベル、１ｅ１６ｃｍ−３（白丸）、８ｅ１６ｃｍ−３（白ダイヤモンド）、および２ｅ１７ｃｍ−３（白四角）である。チャネルドーピングが増加すると、ショットキバリアが低くなる影響で、駆動電流が増加する。高いドーピングレベルにおいてホール移動度の低下により、駆動電流Ｉｓを低くすることが期待できるが、増加した基板ドーピングＮＤの全体の効果が、鏡像力バリア低下効果を通して駆動電流の増加として観察される。
【００９３】
図１４は、測定された伝達カーブ、即ちＳＢＦＥＴ１のソース電流Ｉｓとゲート電圧Ｖｇとの関係ある。チャネル長１μｍで、ドレイン電圧は−１．１Ｖであり、３つの異なった基板ドーピングレベル、１ｅ１６ｃｍ−３（カーブ１９）、１ｅ１８ｃｍ−３（カーブ２１）、および１ｅ１９ｃｍ−３（カーブ２２）である。比較のために、ショットキバリア高さが、同じ３つのドーピングレベルについてシミュレーションされた。均一チャネルドーピング濃度が非常に低い場合、即ち、１ｅ１６ｃｍ−３より低い場合、基板の鏡像力効果は発生しない。均一チャネルドーピング濃度が非常に高い場合、即ち、１ｅ１８ｃｍ−３より高い場合、移動度の低下の効果や、高いチャネルドーピングレベルでの、チャネル５とソース／ドレイン領域６との短絡が、支配的になる。
【００９４】
図１５は、従来のソース／ドレイン領域６（黒四角）と、バリア高さ１９０ｍｅＶ（黒三角）または２５０ｍｅＶ（黒丸）のショットキバリアソース／ドレイン領域６を備えた、電界効果トランジスタの実質的に均一なチャネルドーピングを関数とした、シミュレーションされた駆動電流Ｉｓを示す。本発明のかかるショットキバリア低下効果を、ここでは考慮に入れた。駆動電流は、ゲート電圧Ｖｇ−Ｖｔ＝−２Ｖ、ドレイン電圧−１．１Ｖ、ソース電圧０Ｖ、およびバルク電圧０Ｖでシミュレーションされた。それらのカーブの絶対値は、鏡像力効果が考慮されないことにより、ショットキバリアの低下としては意味はない。しかしながら、それらのカーブから、特にドーピングレベルの増加に伴う駆動電流の減少において従来の電界効果トランジスタが、ショットキバリア電界効果トランジスタより、移動度が低減しやすいと結論づけることができる。後者のデバイスでは、駆動電流は、約１ｅ１６ｃｍ−３から約１ｅ１８ｃｍ−３までの領域のドーパントレベルから殆ど独立している。
【００９５】
基板またはチャネルドーピング濃度は、また、ＳＢＦＥＴ１の短チャネル性能にも影響する。ゲート長Ｌが１００ｎｍ、それぞれの基板ドーピングＮＤが１ｅ１６ｃｍ−３（実線、カーブ２３）および約１ｅ１８ｃｍ−３まで（点線、カーブ２４）の、２つのバルクＳＢＦＥＴ１の、シミュレーションされた伝達特性Ｉｓ−Ｖｇが、図１６に示される。ショットキバリア低下効果と、異なったチャネルドーピングによるしきい値電圧の違いを考慮に入れると、高ドープＳＢＦＥＴ１において、高い駆動電流が得られる。
【００９６】
図１７は、ＳＯＩ基板に形成された、ｐ型（図１７（ａ））とｎ型（図１７（ｂ））ＳＢＦＥＴ１の、シミュレーションされた伝達特性Ｉｓ−Ｖｇを示す。ここでシリコンボディの厚みは１０ｎｍ、シリサイドの厚みは約４ｎｍである。一方、与えられた例では、ＰｔＳｉがｐ型ＳＢＦＥＴ１の金属ソース／ドレイン領域６の形成に使用され、ＹｂＳｉがｎ型ＳＢＦＥＴ１の金属ソース／ドレイン領域６の形成に使用される。ＳＢＦＥＴ１は、ゲート長Ｌが１００ｎｍ、それぞれの基板ドーピングＮＤが１ｅ１６ｃｍ−３（実線、カーブ２５）および約１ｅ１８ｃｍ−３（点線、カーブ２６）である。ショットキバリア低下効果と、異なったチャネルドーピングによるしきい値電圧の違いを考慮に入れると、高ドープＳＢＦＥＴ１において、ここでも、高い駆動電流が得られる。
【００９７】
本発明は、このように、その具体例の１つで、鏡像力効果メカニズムが得られる適当なドーピングレベルまでｎ−Ｓｉチャネルドーピングを増加させることにより、ＰｔＳｉ／ｎ−Ｓｉ接合のホールに対するショットキバリア高さを低くできることを示す。ショットキバリア高さの低下のために、長チャネルバルクのｐ型ＳＢＦＥＴ１において、駆動電流の実質的な利得が得られる。Ｐ（３ｅ１２ｃｍ−２、１２０ＫｅＶ）およびＡｓ（１ｅ１２ｃｍ−２、９０ＫｅＶ）の組み合わせイオン注入により得られた２ｅ１７ｃｍ−３のチャネルドーパント濃度は、５０ｍｅＶより大きなホールショットキバリア高さの低下に使用することができる。ここで、１μｍチャネル長ＳＢＦＥＴ１の駆動電流は、２の係数により増加する。
【００９８】
同様に、本発明の具体例にかかる方法では、本発明の具体例にかかる方法は、ｎ型半導体装置１の電子のショットキバリア高さを低くするためにも使用することができる。
【００９９】
更に、数のシミュレーションは、このチャネルドーピングは、バルク半導体基板２またはシリコン・オン・インシュレータ（ＳＯＩ）基板に形成される短チャネルのｎ型およびｐ型ＳＢＦＥＴ１の性能を改良するための臨界であることを示す。
【０１００】
鏡像力効果の手段によりショットキバリア高さを変える、記載された方法は、従来のＣＭＯＳプロセス技術に依存したような最新技術の半導体製造プロセスに容易に適用することができる。従来のＣＭＯＳプロセス技術は、例えば基板のドーパント適当なレベルに調整するイオン注入であり、横方向と縦方向の双方においてチャネルに実質的に均一となる。
【０１０１】
材料と同様に、特定の構造や形状の言及された具体例について、本発明にかかるデバイスについてここで検討したが、形状や細部においての様々な変化や変形は、手付された請求の範囲により定義される本発明の範囲から離れることなく行えるであろうことは理解すべきである。
【図面の簡単な説明】
【０１０２】
【図１】本発明の具体例にかかる電界効果トランジスタの断面図を示す。
【図２】本発明の具体例にかかるショットキバリア電界効果トランジスタの作製のプロセスフローの概略を示す。
【図３】本発明の具体例にかかる半導体装置の製造プロセスの工程を示す。
【図４】本発明の具体例にかかる半導体装置の製造プロセスの工程を示す。
【図５】本発明の具体例にかかる半導体装置の製造プロセスの工程を示す。
【図６】本発明の具体例にかかるシリコン基板のイオン注入部分のドーパント濃度を示す。
【図７】本発明の具体例にかかるＰｔＳｉ／ｎ型接合の電流電圧特性を示す。
【図８】高い直列抵抗を考慮に入れた、図７に示すＰｔＳｉ／ｎ型接合のショットキバリア高さの決定結果を示す。
【図９】本発明の具体例にかかる鏡像力効果の手段によるショットキバリア高さ低下のメカニズムを示す
【図１０】本発明の具体例にかかる、様々な基板ドーピングレベルのチャネル長１μｍのショットキバリア電界効果トランジスタのソース接合（図１０（ａ））、ドレイン接合（図１０（ｂ））の測定された伝達特性を示す。
【図１１】本発明の具体例にかかる、より高い（ＮＤ＝２ｅ１７ｃｍ−３）ドープ基板（図１１（ａ））またはより低い（ＮＤ＝１ｅ１６ｃｍ−３）ドープ基板（図１１（ｂ））の、チャネル長１μｍのショットキバリア電界効果トランジスタの、ソース接合の実験およびシミュレーション伝達特性を示す。
【図１２】本発明の具体例にかかる、様々なショットキバリア高さの、チャネル長１μｍで低ドープ基板（ＮＤ＝１ｅ１６ｃｍ−３）のショットキバリア電界効果トランジスタのソース接合のシミュレーションされた伝達特性を示す。
【図１３】本発明の具体例にかかる、様々な基板のドーピングレベルの、チャネル長１μｍのショットキバリア電界効果トランジスタのソース接合の測定された出力特性を示す。
【図１４】本発明の具体例にかかる、固定されたショットキバリアを有する基板の様々なドーピングレベルの、チャネル長１μｍのショットキバリア電界効果トランジスタのソース接合の測定された伝達特性を示す。
【図１５】本発明の具体例にかかる、ショットキバリア低下効果を考慮に入れることなく、半導体ソース／ドレイン領域の場合と、ショットキバリアソース／ドレイン領域の場合の、基板ドーピングレベルを変数としたバルクｐ型電界効果トランジスタのための、ソースにおけるシミュレーションされた駆動電流を示す。
【図１６】本発明の具体例にかかる２つの異なった基板ドーピングレベルに対するバルク短チャネル（１００ｎｍ）ｐ型ショットキバリア電界効果トランジスタのソースにおけるシミュレーションされた伝達特性を示す。
【図１７】本発明の具体例にかかる２つの異なった基板ドーピングレベルに対する、ＳＯＩ短チャネル（１００ｎｍ）ｐ型（図１７（ａ））およびｎ型（図１７（ｂ））ショットキバリア電界効果トランジスタの、ソースにおけるシミュレーションされた伝達特性を示す。  異なった図において、同じ引用符号は、同一または類似の要素を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【外国語明細書】
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