(57)【要約】【課題】チップ面積の増大がなく低消費電力でありながら高速動作が可能なレベル変換回路を提供する。【解決手段】駆動電流増加のためのトランジスタとＨＩＧＨレベルからＬＯＷレベルへの遷移時間を短縮するためのＧＮＤ端子へ接続された抵抗と蓄積された電荷を放電させるためのＧＮＤに接続された抵抗とＨＩＧＨレベルからＬＯＷレベルへの遷移時に微分的に蓄積電荷を放電させる容量からなる構成によりチップ面積の増大がなく低消費電力でありながら高速動作が可能となる。【選択図】図１
2007325159.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが第１の入力端子に接続されソースが第１の定電位に接続される第１のＰｃｈトランジスタとゲートが第２の入力端子に接続されソースが前記第１の低電位に接続される第２のＰｃｈトランジスタとベースが前記第１のＰｃｈトランジスタのドレインに接続されコレクタが前記第１の定電位に接続されエミッタが第１の出力端子に接続される第１のＮＰＮトランジスタとベースが前記第２のＰｃｈトランジスタのドレインに接続されコレクタが前記第１の定電位に接続されエミッタが第２の出力端子に接続される第２のＮＰＮトランジスタとドレインが前記第１の出力端子に接続されソースが第２の定電位に接続されゲートが前記第２のＮＰＮトランジスタのエミッタに接続された第１のＮｃｈトランジスタとドレインが前記第２の出力端子に接続されソースが前記第２の定電位に接続されゲートが前記第１のＮＰＮトランジスタのエミッタに接続された第２のＮｃｈトランジスタからなるレベル変換回路。
【請求項２】
請求項１記載のレベル変換回路において前記第１のＮｃｈトランジスタのゲートが第１の抵抗を介して前記第２の定電位に接続され前記第２のＮｃｈトランジスタのゲートが第２の抵抗を介して前記第２の定電位に接続されることを特徴とするレベル変換回路。
【請求項３】
請求項２記載のレベル変換回路において前記第１のＮＰＮトランジスタのベースが第３の抵抗を介して前記第２の定電位に接続され前記第２のＮＰＮトランジスタのベースが第４の抵抗を介して前記第２の定電位に接続されることを特徴とするレベル変換回路。
【請求項４】
請求項３記載のレベル変換回路において前記第１のＮｃｈトランジスタのドレインが第１の容量を介して前記第１のＮＰＮトランジスタのベースに接続され前記第２のＮｃｈトランジスタのドレインが第２の容量を介して前記第２のＮＰＮトランジスタのベースに接続されることを特徴とするレベル変換回路。
【請求項５】
ゲートが第１の入力端子に接続されソースが第１の定電位に接続される第１のＰｃｈトランジスタとゲートが第２の入力端子に接続されソースが前記第１の定電位に接続される第２のＰｃｈトランジスタとゲートが前記第１のＰｃｈトランジスタのドレインに接続されソースが前記第１の定電位に接続されドレインが第１の出力端子に接続される第１のＮｃｈトランジスタとゲートが前記第２のＰｃｈトランジスタのドレインに接続されソースが前記第１の定電位に接続されドレインが第２の出力端子に接続される第２のＮｃｈトランジスタとドレインが前記第１の出力端子に接続されソースが第２の定電位に接続されゲートが前記第２のＮｃｈトランジスタのソースに接続された第３のＮｃｈトランジスタとドレインが前記第２の出力端子に接続されソースが前記第２の定電位に接続されゲートが前記第１のＮｃｈトランジスタのドレインに接続された第４のＮｃｈトランジスタからなるレベル変換回路。
【請求項６】
請求項５記載のレベル変換回路において前記第３のＮｃｈトランジスタのゲートが第１の抵抗を介して前記第２の定電位に接続され前記第４のＮｃｈトランジスタのゲートが第２の抵抗を介して前記第２の定電位に接続されることを特徴とするレベル変換回路。
【請求項７】
請求項６記載のレベル変換回路において前記第１のＮｃｈトランジスタのゲートが第３の抵抗を介して前記第２の定電位に接続され前記第２のＮｃｈトランジスタのゲートが第４の抵抗を介して前記第２の定電位に接続されることを特徴とするレベル変換回路。
【請求項８】
請求項７記載のレベル変換回路において前記第３のＮｃｈトランジスタのドレインが第１の容量を介して前記第１のＮｃｈトランジスタのゲートに接続され前記第３のＮｃｈトランジスタのドレインが第２の容量を介して前記第２のＮｃｈトランジスタのゲートに接続されることを特徴とするレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＣＬレベル信号をＣＭＯＳレベル信号に変換するレベル変換回路に関するものである。
【背景技術】
【０００２】
図１０にレベル変換回路の一実施例の回路図を示す。１０はＰｃｈトランジスタＰ１、１１はＰｃｈトランジスタＰ２であり、１２はＮｃｈトランジスタＮ１、１３はＮｃｈトランジスタＮ２であり、１４は電源端子であり、１５はＧＮＤ端子であり、２０は正転入力端子であり、２１は反転入力端子であり、２２は反転出力端子であり、２３は正転出力端子である。図１１にタイミング図の１実施例を示す。８０はＬＯＷレベル信号電圧ＶＬであり、８１はＮｃｈトランジスタの閾値電圧であり、８２はＨＩＧＨレベル信号電圧ＶＨであり、８３は正転入力端子電圧であり、８４は反転出力端子電圧である。図１２にタイミング図のその他の実施例を示す。８０はＬＯＷレベル信号電圧ＶＬであり、８１はＮｃｈトランジスタの閾値電圧であり、８２はＨＩＧＨレベル信号電圧ＶＨであり、８５は反転入力端子電圧であり、８６は正転出力端子電圧である。
【０００３】
図１０、図１１と図１２をもとに動作を説明する。正転入力端子に１４の電源電圧よりは低くかつＮｃｈトランジスタの閾値電圧より高い電圧のＨＩＧＨレベル信号ＶＨが入力され、反転入力端子に０ＶのＬＯＷレベル信号ＶＬが入力された場合、１２のＮｃｈトランジスタＮ１はＯＮし、１３のＮｃｈトランジスタＮ２はＯＦＦする。Ｎ１がＯＮすると、ドレイン端子電圧はＬに遷移し、ＰｃｈトランジスタＰ２のゲート端子はＬＯＷレベルに引下げられ、Ｎ２はＯＦＦしているのでＰ２のドレイン端子電圧は１４の電源電圧まで上昇し正転出力端子も電源電圧まで上昇する。さらにＮ２のドレイン端子電圧は電源電圧まで上昇しているのでＰ１のゲート端子電圧も電源電圧まで上昇しているのでＰ１はＯＦＦしＮ１はＯＮしているので反転出力端子はＬＯＷレベルになる。これらの動作により電源電圧より低いＨＩＧＨレベルの入力信号ＶＨが入力された場合でも出力端子電圧は電源電圧と同じになる。上記の場合とは逆に反転入力端子にＨＩＧＨレベル信号ＶＨが入力され、正転入力端子に０ＶのＬＯＷレベル信号ＶＬが入力された場合でも同様の動作をする。上に述べた回路における一般な電圧の一例としてはＶＨは３Vで電源電圧は５Vの場合があるが、その場合３Vから５Vへのレベル変換が可能となる。
【０００４】
図１３にレベル変換回路の他の実施例の回路図を示す。１０はＰｃｈトランジスタＰ１、１１はＰｃｈトランジスタＰ２であり、１２はＮｃｈトランジスタＮ１、１３はＮｃｈトランジスタＮ２であり、１４は電源端子であり、１５はＧＮＤ端子であり、２０は正転入力端子であり、２１は反転入力端子であり、２２は反転出力端子であり、２３は正転出力端子である。図１４にタイミング図の１実施例を示す。８０はＬＯＷレベル信号電圧ＶＬであり、８７はＰｃｈトランジスタの閾値電圧であり、８２はＨＩＧＨレベル信号電圧ＶＨであり、８３は正転入力端子電圧であり、８４は反転出力端子電圧である。図１５にタイミング図のその他の実施例を示す。８０はＬＯＷレベル信号電圧ＶＬであり、８７はＰｃｈトランジスタの閾値電圧であり、８２はＨＩＧＨレベル信号電圧ＶＨであり、８５は反転入力端子電圧であり、８６は正転出力端子電圧である。
【０００５】
図１３、図１４と図１５をもとに動作を説明する。正転入力端子に１５のＧＮＤ端子電圧よりは高くかつＰｃｈトランジスタの閾値電圧より低い電圧のＬＯＷレベル信号ＶＬが入力され、反転入力端子に１４の電源電圧のＨＩＧＨレベル信号ＶＨが入力された場合、ＰｃｈトランジスタＰ１はＯＮし、ＰｃｈトランジスタＰ２はＯＦＦする。Ｐ１がＯＮすると、ドレイン端子電圧は電源端子電圧に遷移し、１３のＮｃｈトランジスタＮ２のゲート端子はＨＩＧＨレベルに引上げられ、Ｐ２はＯＦＦしているのでＮ２のドレイン端子電圧は１５のＧＮＤ端子電圧の０Ｖまで下がり正転出力端子も０Ｖまで下がる。さらにＰ２のドレイン端子電圧は０Ｖまで下がっているのでＮ１のゲート端子電圧も０Ｖまで下がっているのでＮ１はＯＦＦしＰ１はＯＮしているので反転出力端子はＨＩＧＨレベルになる。これらの動作によりＧＮＤ端子電圧より高いＬＯＷレベルの入力信号ＶＬが入力された場合でも出力端子電圧はＧＮＤ端子電圧と同じになる。上記の場合とは逆に反転入力端子にＬＯＷレベル信号ＶＬが入力され、正転入力端子に電源端子電圧のＨＩＧＨレベル信号ＶＨが入力された場合でも同様の動作をする。以上の動作により同様にレベル変換が可能となる。
【０００６】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特開平５−８２７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら上記従来の構成では以下に説明するような問題が発生する。図１３をもとに説明する。ＰＥＣＬ出力信号をＣＭＯＳレベルに変換する場合、ＰＥＣＬの出力振幅の例としては約１Ｖである。Ｐｃｈトランジスタの閾値電圧として−０．７ＶとするとＰ１とＰ２をＯＮさせるためにはトランジスタサイズを大きくすれば可能である。例えば電源電圧が５Ｖ、Ｎｃｈトランジスタの閾値電圧が０．７Ｖ、Ｐｃｈトランジスタの閾値電圧−０．７Ｖ、Ｎｃｈトランジスタのβ／２とＰｃｈトランジスタのβ／２の比が３：１、入力電圧が４Ｖの時に出力電圧が２．５ＶになるためにはＰｃｈトランジスタのゲート幅ＷＰとＮｃｈトランジスタのゲート幅ＷＮの比を約４００：１にすれば可能である。しかしながらＷＮを例えば５μｍとするとＷＰは２ｍｍになり半導体チップ面積の増大という課題が発生する。またこのＰｃｈトランジスタのゲート寄生容量は拡散プロセスにもよるが、ゲート長を０．６μｍとすると６０ｐＦほどになる。この寄生容量により高速のスイッチングが出来なくなるという課題が発生する。高速動作のためにこの寄生容量を急速に充放電させるために前段のＰＥＣＬ回路の駆動電流を増大させれば可能となる。
【０００８】
しかしながら例えば、電圧振幅１Ｖで遷移時間を１ｎｓにするためには駆動電流Ｉは
Ｉ＝Ｃ×ΔＶ／ΔＴ＝６０ｐＦ×１Ｖ／１ｎｓ＝６０ｍＡ
となり、消費電力の増大という課題が発生する。
【課題を解決するための手段】
【０００９】
本発明は上記従来の課題を解決するもので駆動電流増加のためのトランジスタとＨＩＧＨレベルからＬＯＷレベルへの遷移時間短縮のための抵抗とＡＣ的な遷移時間駆短縮のための容量によりチップ面積の増大がなく低消費電力でありながら高速動作が可能なレベル変換回路の実現が可能となる。
【発明の効果】
【００１０】
本発明のレベル変換回路は駆動電流増加のためのトランジスタとＨＩＧＨレベルからＬＯＷレベルへの遷移時間を短縮するためのＧＮＤ端子へ接続された抵抗と蓄積された電荷を放電させるためのＧＮＤに接続された抵抗とＨＩＧＨレベルからＬＯＷレベルへの遷移時に微分的に蓄積電荷を放電させる容量から構成することでチップ面積の増加がなく、低消費電力でありながら高速動作を可能とすることが出来る。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
図１は、本発明の第１の実施形態の一例の基本構成を示す回路図である。１０は正転入力端子用Ｐｃｈトランジスタであり、１１は反転入力端子用Ｐｃｈトランジスタであり、１２と１３はＮｃｈトランジスタであり、１４は電源電圧端子であり、１５はＧＮＤ端子であり、２０は正転入力端子であり、２１は反転入力端子であり、２２は反転出力端子であり、２３は正転出力端子であり、３０と３１は駆動用ＮＰＮトランジスタであり、３２、３３、３４と３５はＨＩＧＨレベルからＬＯＷレベルへの遷移時間短縮用抵抗であり、３６と３７はＡＣ的な遷移時間短縮のための容量である。図２は図１における３０と３１のＮＰＮトランジスタを接続しない場合と接続した場合の１２のＮｃｈトランジスタＮ１のドレイン端子の電圧の動きを示している。８３は正転入力端子電圧であり、８７はＰｃｈトランジスタの閾値電圧であり、９０は本実施形態の１２のＮｃｈトランジスタＮ１のドレイン端子電圧であり、９１は従来例の図１０における１２のＮｃｈトランジスタＮ１のドレイン端子電圧である。図３は図１における３２と３３の抵抗を接続しない場合と接続した場合の１２のＮｃｈトランジスタＮ１のドレイン端子の電圧の動きを示している。８３は正転入力端子電圧であり、８７はＰｃｈトランジスタの閾値電圧であり、９０は本実施形態の１２のＮｃｈトランジスタＮ１のドレイン端子電圧であり、９１は従来例の図１０における１２のＮｃｈトランジスタＮ１のドレイン端子電圧である。図４は３４と３５の抵抗を接続しない場合と接続した場合の１２のＮｃｈトランジスタＮ１のドレイン端子の電圧の動きを示している。８３は正転入力端子電圧であり、８７はＰｃｈトランジスタの閾値電圧であり、９２は本実施形態の１２のＮｃｈトランジスタＮ１のドレイン端子電圧であり、９３は図１における３４と３５の抵抗を接続しない場合の１２のＮｃｈトランジスタＮ１のドレイン端子電圧である。図５は図１における３６と３７の容量を接続しない場合と接続した場合の１２のＮｃｈトランジスタＮ１のドレイン端子の電圧の動きを示している。８３は正転入力端子電圧であり、８７はＰｃｈトランジスタの閾値電圧であり、９４は本実施形態の１２のＮｃｈトランジスタＮ１のドレイン端子電圧であり、９５は従来例の１２のＮｃｈトランジスタＮ１のドレイン端子電圧である。図６は図１の本実施形態の１２のＮｃｈトランジスタＮ１のドレイン端子の電圧の動きを示している。８０はＬＯＷレベル信号電圧ＶＬであり、８７はＰｃｈトランジスタの閾値電圧であり、８２はＨＩＧＨレベル信号電圧ＶＨであり、８５は反転入力端子電圧であり、９０は本実施形態の１２のＮｃｈトランジスタＮ１のドレイン端子電圧である。
【００１３】
図１、図２、図３、図４、図５と図６をもとに動作を説明する。２０の正転入力端子に図２に示すようなＨＩＧＨレベルからＬＯＷレベルに遷移する入力信号が印加された場合、従来例では１０のＰｃｈトランジスタのサイズが小さいため電流駆動能力が不足し１２のＮｃｈトランジスタＮ１のドレイン端子がＨＩＧＨレベルに遷移する時間が大きくなる。本実施形態の１実施例の３０と３１のＮＰＮトランジスタを接続することで電流駆動能力が増加し１２のＮｃｈトランジスタＮ１のドレイン端子がＨＩＧＨレベルに遷移する時間が従来例に比較して図２のように短縮することが出来る。次に２０の正転入力端子に図３のようなＬＯＷレベルからＨＩＧＨレベルに遷移する入力信号が印加された場合、従来例では１２のＮｃｈトランジスタＮ１のドレイン端子電圧は１２のＮｃｈトランジスタＮ１のゲート端子電圧がＬＯＷレベルからＨＩＧＨレベルに遷移してから１２のＮｃｈトランジスタＮ１がＯＮすることでＨＩＧＨレベルからＬＯＷレベルに遷移する。しかし本実施形態の１実施例では１２のＮｃｈトランジスタＮ１のドレイン端子が抵抗を介してＧＮＤ端子に接続されているので１２のＮｃｈトランジスタＮ１のドレイン端子電圧は図３のように従来例に比較して短時間でＨＩＧＨレベルからＬＯＷレベルに遷移することが可能となる。次に２０の正転入力端子に図４のようなＬＯＷレベルからＨＩＧＨレベルに遷移する入力信号が印加された場合、１０のＰｃｈトランジスタのドレイン端子と３０のＮＰＮトランジスタのベース端子とその間の配線に蓄積されている電荷は３０のＮＰＮトランジスタのベース電流とリーク電流だけでしか放電されないのでＨＩＧＨレベルからＬＯＷレベルへの遷移時間が長くなるが、１２のＮＰＮトランジスタのベース端子を抵抗を介してＧＮＤに接続することで急速に放電することが可能となり、図４に示すようにＨＩＧＨレベルからＬＯＷレベルへの遷移時間を短縮することが可能となる。次に２０の正転入力端子に図４のようなＬＯＷレベルからＨＩＧＨレベルに遷移する入力信号が印加された場合、１０のＰｃｈトランジスタのドレイン端子と３０のＮＰＮトランジスタのベース端子とその間の配線に蓄積されている電荷を１２のＮｃｈトランジスタＮ１がＯＮすることで３６の容量を介して放電させることが出来るので図５に示すようにＨＩＧＨレベルからＬＯＷレベルへの遷移時間を短縮することが可能となる。次に図６に上に述べた構成を組合わせた本実施形態の１実施例の動作を示している。８０はＬＯＷレベル信号電圧ＶＬであり、８７はＰｃｈトランジスタの閾値電圧であり、８２はＨＩＧＨレベル信号電圧ＶＨであり、８５は反転入力端子電圧であり、９６は本実施形態の１実施例の反転出力端子電圧であり、９７は従来例の反転出力端子電圧である。従来例では遷移時間が長いため高速動作が出来ず図６のように最終安定電圧に達する前に次の遷移が開始されるが本実施形態によれば図６のように高速動作が可能となる。
【００１４】
図７に本発明の第２の実施形態を示す。図１に示す第１の実施形態のＮＰＮトランジスタの代りにＮｃｈトランジスタを使用した構成である。動作は図１、図２、図３、図４、図５と図６をもとに説明した第１の実施形態と同様であることは明白である。
【００１５】
図８に本発明の第３の実施形態を示す。図１に示す第１の実施形態のトランジスタの相補的トランジスタを使用した構成である。動作は図１、図２、図３、図４、図５と図６をもとに説明した第１の実施形態と同様であることは明白である。
【００１６】
図９に本発明の第４の実施形態を示す。図８に示す第３の実施形態のＰＮＰトランジスタの代りにＰｃｈトランジスタを使用した構成である。動作は図１、図２、図３、図４、図５と図６をもとに説明した第１の実施形態と同様であることは明白である。
【産業上の利用可能性】
【００１７】
以上に説明したように、本発明によればチップ面積の増加がなく、低消費電力でありながら高速動作を可能とするレベル変換回路を提供するものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態におけるレベル変換回路の基本構成を示す回路図
【図２】本発明の第１の実施形態における駆動電流増加のためのトランジスタを追加した場合のタイミング図
【図３】本発明の第１の実施形態におけるＨＩＧＨレベルからＬＯＷレベルへの遷移時間を短縮するためのＧＮＤ端子へ接続された抵抗を追加した場合のタイミング図
【図４】本発明の第１の実施形態における蓄積された電荷を放電させるためのＧＮＤに接続された抵抗を追加した場合のタイミング図
【図５】本発明の第１の実施形態におけるＨＩＧＨレベルからＬＯＷレベルへの遷移時に微分的に蓄積電荷を放電させる容量を追加した場合のタイミング図
【図６】本発明の第１の実施形態のタイミング図
【図７】本発明の第２の実施形態におけるレベル変換回路の基本構成を示す回路図
【図８】本発明の第３の実施形態におけるレベル変換回路の基本構成を示す回路図
【図９】本発明の第４の実施形態におけるレベル変換回路の基本構成を示す回路図
【図１０】従来のレベル変換回路の第１の実施例の基本構成を示す回路図
【図１１】従来のレベル変換回路の第１の実施例の第１のタイミング図
【図１２】従来のレベル変換回路の第１の実施例の第２のタイミング図
【図１３】従来のレベル変換回路の第２の実施例の基本構成を示す回路図
【図１４】従来のレベル変換回路の第２の実施例の第１のタイミング図
【図１５】従来のレベル変換回路の第２の実施例の第２のタイミング図
【符号の説明】
【００１９】
１０、１１  Ｐｃｈトランジスタ
１２、１３  Ｎｃｈトランジスタ
１４  電源端子
１５  ＧＮＤ端子
２０  正転入力端子  
２１  反転入力端子
２２  反転出力端子
２３  正転出力端子
３０、３１  駆動用ＮＰＮトランジスタ
３２〜３５  抵抗
３６、３７  容量
４０、４１  Ｎｃｈトランジスタ
４２、４３  ＰＮＰトランジスタ
４４、４５  Ｐｃｈトランジスタ
８０  ＬＯＷレベル信号電圧
８１  Ｎｃｈトランジスタの閾値電圧
８２  ＨＩＧＨレベル信号電圧
８３  正転入力端子電圧
８４  反転出力端子電圧
８５  反転入力端子電圧
８６  正転出力端子電圧
８７  Ｐｃｈトランジスタの閾値電圧
９０  本発明の１２のＮｃｈトランジスタＮ１のドレイン端子電圧
９１  従来例の１２のＮｃｈトランジスタＮ１のドレイン端子電圧
９２  本発明の１２のＮｃｈトランジスタＮ１のドレイン端子電圧
９３  ３４と３５の抵抗を接続しない場合の１２のＮｃｈトランジスタＮ１のドレイン端子電圧
９４  本発明の１２のＮｃｈトランジスタＮ１のドレイン端子電圧
９５  従来例の１２のＮｃｈトランジスタＮ１のドレイン端子電圧
９６  本発明の１実施例の反転出力端子電圧
９７  従来例の反転出力端子電圧
【図１】
2007325159.tif 000003
【図２】
2007325159.tif 000004
【図３】
2007325159.tif 000005
【図４】
2007325159.tif 000006
【図５】
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【図６】
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【図７】
2007325159.tif 000009
【図８】
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【図９】
2007325159.tif 000011
【図１０】
2007325159.tif 000012
【図１１】
2007325159.tif 000013
【図１２】
2007325159.tif 000014
【図１３】
2007325159.tif 000015
【図１４】
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【図１５】
2007325159.tif 000017