(57)【要約】【課題】寄生ダイオードが順バイアスされずにスイッチングし還流モード動作するパワー半導体素子と低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路を提供する。【解決手段】パワー半導体素子の逆方向動作時のしきい電圧をゲート・ドレイン間ダイオードの順方向電圧より低くし、誘導性負荷を駆動するときの還流モードではドレイン端子に流れ込む全電流のうち、主成分が寄生ダイオード電流ではなくＦＥＴ電流となるようにした。また、ゲート・ドレイン間のダイオードが順バイアスされにくく、また過電圧保護のためにゲートパッド直下にパワーＦＥＴのゲート・ドレイン端子間に接続されるショットキーダイオードを設けた。【選択図】図１
2007215389.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン端子と、ソース端子と、前記ドレイン端子と前記ソース端子との間に流れるＦＥＴ電流を制御するゲート端子とを有し、前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーＦＥＴと、
該パワーＦＥＴのゲート・ソース間電圧を制御する制御回路と、
前記パワーＦＥＴから電流を供給する誘導性素子を含む負荷を有し、
前記制御回路により前記パワーＦＥＴがオフ駆動状態のときに前記パワー半導体ＦＥＴのドレイン・ソース間に逆方向電圧が印加され、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるＦＥＴ電流の成分の方が大きいことを特徴する半導体回路。
【請求項２】
請求項１に記載の半導体回路において、
前記制御回路は、前記ソース端子の電圧に対し第１電圧離れた高圧端子と前記ソース端子の電圧に対し第２電圧離れた低圧端子とを有し、
前記高圧端子と前記パワーＦＥＴのゲート端子との間にはオン用スイッチ素子を設け、前記低圧端子と前記パワーＦＥＴのゲート端子との間にはオフ用スイッチ素子を設け、
前記オフ用スイッチ素子がオン状態の時に前記パワーＦＥＴの前記ドレイン端子の電圧を前記低圧端子の電圧より下げて、前記ソース端子から前記ドレイン端子に電流を流し、この時、前記ソース端子から前記ドレイン端子に流れる主電流がパワーＦＥＴのＦＥＴ電流となることを特徴する半導体回路。
【請求項３】
ドレイン端子と、ソース端子、前記ドレイン端子と前記ソース端子との間に流れるＦＥＴ電流を制御するゲート端子とを有し、前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーＦＥＴの前記ゲート端子に、第１ダイオードのアノード端子を接続し、
前記ドレイン端子に前記第１ダイオードのカソード端子を接続し、
前記寄生ダイオードの順方向電圧が前記第１ダイオードの順方向電圧より高いことを特徴とする半導体回路。
【請求項４】
請求項３に記載の半導体回路において、
前記寄生ダイオードの順方向電圧より、前記パワーＦＥＴの逆方向動作時のしきい電圧を低くしたことを特徴とする半導体回路。
【請求項５】
請求項３あるいは請求項４の何れかに記載の半導体回路において、
前記第１ダイオードの耐圧は前記ドレイン・ソース間耐圧より低いことを特徴とする半導体回路。
【請求項６】
請求項３から請求項５の何れかに記載の半導体回路において、
前記ダイオードはショットキーダイオードであることを特徴とする半導体回路。
【請求項７】
パワーＦＥＴをオンさせるために、前記パワーＦＥＴのターンオン用のスイッチング素子をオンさせてキャペシタ介してゲート・ソース間電圧を正方向に充電してオンさせ、
パワーＦＥＴをオフさせるために、前記パワーＦＥＴのターンオフ用のスイッチング素子をオンさせて、前記キャパシタを介してゲート・ソース間電圧を負方向に充電させることを特徴とする半導体回路。
【請求項８】
請求項７に記載の半導体回路において、
前記パワーＦＥＴのオン状態を保持するために必要なゲート電流を前記パワーＦＥＴのに供給する電流経路を設けたことを特徴とする半導体回路。
【請求項９】
請求項１から請求項８の何れかに記載の半導体回路において、前記パワーＦＥＴがワイドバンドギャップ半導体素子を用いたＦＥＴであることを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体素子ならびにその駆動回路に関し、特にモータやコイルなどの誘導性負荷を低損失で高信頼に駆動するのに好適な小型で低コストな半導体回路と本半導体回路で使用することが好適な半導体素子構造を提供する。
【背景技術】
【０００２】
ＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）やダイヤモンドのようなワイドバンドギャップ半導体素子は高圧・低損失・高周波化が可能であるという特徴がある。このため、従来のＳｉを用いたＩＧＢＴで構成されインバータ回路をＳｉＣを用いたＳＩＴで構成されるインバータ回路に変えて、高圧・低損失・高周波化が可能である。
【０００３】
誘導性負荷をブリッジ回路で駆動する場合、上アームまたは下アームのパワー素子をオフしたときには逆側のパワー素子のドレイン・ソース端子に逆方向電圧が印加され、逆方向に電流が流れる還流モードになるが、このとき、ソース端子からドレイン端子側に低損失に電流が流れるようにＳｉＣやＧａＮのようなワイドバンドギャップ半導体と並列にフライホイルダイオードを接続する方法が考えられている。
【０００４】
また、フライホイルダイオードとしてＳｉＣショットキーダイオードを使用し還流ダイオードの逆回復によるエネルギー損失を低減する方法も考えられている。
【０００５】
また、ＳｉＣパワーデバイスの保護として、同一チップにダイオードを内蔵する方法が考えられている。
【０００６】
特許文献１にはＳｉＣ  ＳＩＴを用いたインバータ回路が開示されており、各ＳｉＣ  ＳＩＴと並列に還流用のダイオードを設けてある。特許文献２ではＩＧＢＴの還流用のフライホイルダイオードとしてＳｉＣショットキーダイオードを使用している。特許文献３にはＳｉＣパワーデバイスと同一チップに保護ダイオードを内蔵した半導体装置が開示されており、絶縁層上に多結晶シリコンダイオード形成し、過電圧保護ダイオードや温度検出用ダイオードとして使用している。
【０００７】
【特許文献１】特開２００１−１９６６０５号公報（図９と（００５５）段落と（００５７）段落の記載。）
【特許文献２】特開２００１−２４５４７５号公報（図１と（００２１）段落から（００２３）段落の記載。）
【特許文献３】米国Patent Application Publication ＵＳ  ２００３／００４２５３８Ａ１特開２００１−１９６６０５号公報（図３１と（００５５）段落と（００７２，００７４）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来技術において、特許文献１に記載のものは各ＳｉＣ  ＳＩＴと並列に還流用のダイオードを設けてあるが、この還流用のダイオードとしては、少数キャリアの蓄積がなく高圧化も可能なショットキーダイオードが適している。しかしながら、３００Ｖを超える高圧のショットキーダイオードはシリコンでは実現できないため、特許文献２のようにＳｉＣ等のワイドバンドギャップ半導体を用いた高価なショットキーダイオードを外付けで使用する必要が生ずる。このため、インバータのコストが高くなるという間題がある。特許文献３に記載のものは過電圧保護ダイオードを半導体チップの周辺などに配置するため有効な半導体チップ領域が犠牲になるという問題がある。また、ＳｉＣプロセスの中にシリコン層を形成する場合には、製造プロセスが複雑になるという問題があった。
【０００９】
本発明の目的は、ワイドバンドギャップ半導体に好適な駆動回路を提供することであり、特にドレイン・ソース端子間にワイドバンドギャップ半導体のショットキーダイオードがなくとも還流モードで低損失に動作するパワー半導体素子と高信頼な駆動が可能な半導体駆動回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体回路は、上述のようなＦＥＴに逆方向の電圧が印加される回路において、回路で使用するワイドバンドギャップ半導体素子の特性を特別な条件で動作するようにさせ、還流用のショットキーダイオードを使用しなくてもよい半導体回路とした。あるいは、本発明の半導体回路は、還流用の大面積ショットキーダイオードと同様の機能を半導体チップのゲートパッド直下に形成できるような小面積のショットキーダイオードで実現し、更に過電圧保護にも用いたことにある。
【発明の効果】
【００１１】
本発明によれば、高信頼で低コストなワイドバンドギャップ半導体駆動回路実現できる。
【発明を実施するための最良の形態】
【００１２】
本発明の半導体回路では、ドレイン端子とソース端子と前記ドレイン端子と前記ソース端子との間に流れるＦＥＴ電流を制御するゲート端子を有し前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーＦＥＴと、該パワーＦＥＴのゲート・ソース間電圧を制御する制御回路と、前記パワーＦＥＴから電流を供給する誘導性素子を含む負荷を有し、前記制御回路により前記パワーＦＥＴがオフ駆動状態のときに前記パワー半導体ＦＥＴのドレイン・ソース間に逆方向電圧が印加される動作を有し、この時、前記寄生ダイオードの電流成分よりも前記ソース端子から前記ドレイン端子に流れるＦＥＴ電流の成分の方が大きくなるようにした。このために、寄生ダイオードの順方向電圧よりもＦＥＴの逆方向動作のしきい電圧のほうが低くなるパワーＦＥＴを使用した。さらに、このようなパワーＦＥＴを実現するためにＳｉＣやＧａＮやダイヤモンドのようなワイドバンドギャップ半導体を用いた。
【００１３】
さらに、ドレイン端子とソース端子と前記ドレイン端子と前記ソース端子との間に流れるＦＥＴ電流を制御するゲート端子を有し前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーＦＥＴと、該パワーＦＥＴのゲート・ソース間電圧を制御する制御回路と、前記パワーＦＥＴから電流を供給する誘導性素子を含む負荷を有し、前記制御回路は前記ソース端子の電圧に対し第１電圧離れた高圧端子と前記ソース端子の電圧に対し第２電圧離れた低圧端子を有し、前記高圧端子と前記パワーＦＥＴのゲート端子との間にはオン用スイッチ素子を設け、前記低圧端子と前記パワーＦＥＴのゲート端子との間にはオフ用スイッチ素子を設け、前記オフ用スイッチ素子がオン状態の時に前記パワーＦＥＴの前記ドレイン端子の電圧を前記低圧端子の電圧より下げて、前記ソース端子から前記ドレイン端子に電流を流す動作を有し、この時、前記ソース端子から前記ドレイン端子に流れる主電流はパワーＦＥＴのＦＥＴ電流となるようにした。
【００１４】
さらに、ドレイン端子とソース端子と前記ドレイン端子と前記ソース端子との間に流れるＦＥＴ電流を制御するゲート端子を有し前記ドレイン端子をカソードとする寄生ダイオードが存在するパワーＦＥＴの前記ゲート端子に第１ダイオードのアノード端子を接続し、前記ドレイン端子に前記第１ダイオードのカソード端子を接続し、前記寄生ダイオードの順方向電圧が前記第１ダイオードの順方向電圧より高くなるようにした。また、前記第１ダイオードはゲートパッド直下に形成した。
【００１５】
さらに、前記第１ダイオードの耐圧は前記ドレイン・ソース間耐圧から前記パワーＦＥＴのしきい電圧を引いた電圧より低くした。さらに、前記第１ダイオードはショットキーダイオードにした。
【００１６】
さらに、パワーＦＥＴをオンさせるためには前記パワーＭＯＳＦＥＴのターンオン用のスイッチング素子をオンさせることによりキャパシタを介してゲート・ソース間電圧を正方向に充電させることによりオンさせ、パワーＦＥＴをオフさせるためにはターンオフ用のスイッチング素子をオンさせることにより、前記キャパシタを介してゲート・ソース間電圧を負方向に充電させた。
【００１７】
さらに、前記パワーＦＥＴのオン状態を保持するために必要なゲート電流を前記パワーＦＥＴに供給する電流経路を設けた。
【実施例１】
【００１８】
図１は、本実施例の回路図であり、図２は本実施例の半導体回路で所望の特性を得るための半導体装置の特性図であり、図３は本実施例の半導体回路の駆動波形である。図４は本実施例の半導体回路の要素回路部を実現する半導体装置の断面図と平面図である。パワー半導体素子１０１、１０２にはｎチャネル型の接合ＦＥＴを使用した回路を示したが、ＳＩＴ（静電誘導型ＦＥＴ）やＭＥＳＦＥＴ（金属半導体接合ＦＥＴ）などの接合ＦＥＴ以外の他のパワーＦＥＴや電流利得が大きいバイポーラトランジスタなどのパワー半導体素子を使用しても同様の効果がある。また、本実施例ではパワー半導体素子１０１、１０２はしきい電圧が２.５ Ｖから０Ｖのノーマリオフ型パワー半導体素子を想定した回路で説明する。
【００１９】
本実施例は、高圧電圧端子５０３と出力端子５０５との間にはハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４との間には、ローサイドスイッチ用のパワー半導体素子１０２を配線し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用のパワー半導体素子１０２により電力を制御される誘導性の負荷１０４ｕ、１０４ｖ、１０４ｗを、出力端子５０５に接続したブリッジ回路である。１０４ｕ、１０４ｖ、１０４ｗはモータ等の誘導性負荷で、５０５ｕ、５０５ｖ、５０５ｗは各々、Ｕ相、Ｖ相、Ｗ相の出力端子であるが本実施例では紙面の関係でＵ相の回路だけを示してある。前記ハイサイドスイッチ用のパワー半導体素子１０１を制御するためにハイサイドスイッチ用の制御回路１１０、前記ローサイドスイッチ用のパワー半導体素子１０２を制御するためにローサイドスイッチ用制御回路１１１を設けてある。
【００２０】
本実施例ではハイサイドスイッチ用の制御回路１１０の高圧側電圧端子は５０６で、低圧側電圧端子はパワー半導体素子１０１のソース端子と同じで出力端子５０５に接続してある。また、ローサイドスイッチ用制御回路の高圧側電圧端子は５０７で、低圧側電圧端子はパワー半導体素子１０２のソース端子と同じで基準電圧端子５０４に接続してある。コンデンサ１１４とダイオード１１３はハイサイド用制御回路１１０に電源電圧を供給するブートストラップ回路を構成している。
【００２１】
ハイサイドスイッチ用の制御回路１１０とローサイドスイッチ用制御回路１１１は同じ回路構成であり同様に動作するため、下記説明では主にパワー半導体素子１０１とその制御回路１１０の動作で説明する。
【００２２】
本実施例の半導体回路の第１の特徴はパワー半導体素子の特性が、逆方向動作（ソース端子からドレイン端子に電流が流れる動作）のしきい電圧（ソース端子からドレイン端子に電流が流れるために必要なドレイン端子に対するゲート端子の電圧）が寄生ダイオードの順方向電圧（ＳｉＣでは約２.５Ｖ ）より低くいノーマリオフ型素子であり、図２に示してあるようなワイドバンドギャップ半導体素子の特徴を有することである。すなわち、図２では逆方向の静特性であるが本回路で使用されるスイッチング素子は、ドレイン端子よりソース端子の方が電圧が高くなったときに、ゲート端子とドレイン端子との間のダイオードに電流が流れる前に、ソース端子からドレイン端子にゲート・ソース間電圧がゼロボルトのオフ駆動状態でもＦＥＴ電流が流れる。このため、還流モードとなったときにも、寄生ダイオードが強く順バイアスされることなく還流電流を流すことができる。このため、ドレイン・ソース間にショットキーダイオードを接続させなくとも、少数キャリアの蓄積による遅延や損失増加を防止できる。
【００２３】
また、ドレイン端子からソース端子に電流が流れる還流モードの時にドレイン・ソース間電圧が低くできるため、損失が小さいという特徴がある。
【００２４】
本実施例の半導体回路の第２の特徴はパワー半導体素子１０１、１０２をオンさせるためにはコンデンサ１８０ｕ、１８０ｄを介してゲート・ソース間電圧を正方向に充電させることによりオンさせ、パワー半導体素子１０１、１０２をオフさせるためにはターンオフ用のスイッチング素子をオンさせることにより、前記コンデンサ１８０ｕ、１８０ｄを介してゲート・ソース間電圧を負方向に充電させることである。通常の回路では負ゲート電圧を印加するためには負の電源も必要となるが、本実施例の駆動回路１１０，１１１には正の電源だけで済み、駆動回路が簡易化でき低コスト化が図れ、従来のブートストラップ回路も使用できる。
【００２５】
ゲート・ソース間に負ゲート電圧を印加する理由は以下の通りである。ワイドバンドギャップ半導体のパワー半導体素子としてよく検討されている接合ＦＥＴやＳＩＴ（静電誘導型ＦＥＴ）やＭＥＳＦＥＴ（金属半導体接合ＦＥＴ）やバイポーラトランジスタはオン駆動するためのしきい電圧が２.５Ｖ 程度以下とシリコンのパワーＭＯＳＦＥＴやＩＧＢＴに比べ低い。このため、パワー半導体素子を遮断後にドレイン・ゲート間の寄生容量の影響でオンするセルフターンオンと呼ばれる誤動作が生じやすい。そこで、本実施例では、遮断時にゲート・ソース間に負ゲート電圧を印加することによりセルフターンオンを防止する。
【００２６】
また、本実施例ではゲート電圧を印加するときだけコンデンサ１８０ｕを介してゲートに大電流を流して高速にパワー半導体素子１０１をオンさせ、オン状態を保持するときのゲート電流Ｉｇｓは高抵抗１６１ｕを使用することにより接合型ＦＥＴであるパワー半導体素子１０１のゲート電流を低く抑えるようにすることが特徴である。すなわち、抵抗１６１ｕはパワー半導体素子１０１がオン状態にゲート端子に電流を供給する電流経路として働く。更に、ターンオフ時に十分負に下げた接合型ＦＥＴであるパワー半導体素子１０１のゲート・ソース間電圧は抵抗１６２ｕとダイオード１３１ｕにより、オフ状態の時にしきい電圧近くまでゲート・ソース間電圧を戻す駆動にした。すなわち、駆動ゲート電圧Ｖｇｓ、接合ＦＥＴのゲート・ソース間電圧Ｖｇｓ０、ゲート電流Ｉｇｓの波形は図３に示してあるようにターンオンするときにはゲート電圧を一時的に高めに、ターンオフするときにはゲート・ソース間電圧を一時的に低めになるように駆動する。これにより、大ゲート電流による高速なターンオンとターンオフ、高抵抗１６１ｕにより低ゲート電流状態でオン状態保持をし、ターンオフ後のゲート・ソース間を負電圧に大きく下げることによりセルフターンオン対策、その後、オフ状態の間にゲート・ソース間電圧をしきい電圧近くまで戻すことにより、還流モードに移行したときにすばやくパワー半導体素子１０１が自動的にオンして損失を低減できるようにしている。
【００２７】
例えば、端子５０６と高圧側電圧端子５０７の間の電圧が１２Ｖだとすると抵抗４０１を１ｋΩ程度にすることにより、オン状態を保持するためのゲート電流は１００μＡ以下に抑えられる。また、パワー半導体素子を遮断後にはゲート・ソース間電圧が負となるようにコンデンサ１８０ｕ、１８０ｖの容量値はパワー半導体素子１０１，１０２の入力容量値の数倍以上の大きい値にした。また、抵抗１６２ｕは数十Ω程度の比較的低い値にする。
【００２８】
また、高抵抗４０１としては温度が増加するに従い抵抗値が下がる温度センサ機能を有する抵抗（ＮＴＣサーミスタ）を使用することにより、パワースイッチング素子の接合温度が高くなりドレイン電流が低下しそうになる場合には自動的にゲート電流（ベース電流）を増加してドレイン電流の低下を抑えることも可能である。
【００２９】
本実施例の半導体回路の第３の特徴は特にパワー半導体素子１０１が接合ＦＥＴやＳＩＴ素子の場合に、ドレイン端子とゲート端子との間にショットキーダイオード１４０ｕを設けてあることである。このショットキーダイオードの順方向電圧はパワー半導体素子１０１であるパワーＦＥＴのドレイン端子とゲート端子との間に存在する寄生ダイオードの順方向電圧（ＳｉＣでは約２.５Ｖ ）より低くすると、ドレイン端子よりソース端子の方が電圧が高くなる還流モード時にもゲート・ドレイン間の寄生ダイオードを順バイアスさせずにすむ。なお、ダイオード１４０ｕの順方向降下電圧はパワー半導体素子１０１の最大ゲート電圧より高く選ぶことが望ましい。これにより、パワー半導体素子１０１がオン状態の時にダイオード１４０ｕを介してゲート端子からドレイン端子に流れるリーク電流を抑制できる。この条件はパワー半導体素子１０１がノーマリオン型である場合のほうが条件を満たすことが容易である。さらに、ここで、ダイオード１４０ｕ、１４０ｄの耐圧をパワー半導体素子１０１のドレイン・ソース間耐圧からパワー半導体素子１０１のしきい電圧を引いた値より５Ｖから３０Ｖ程度低くしておくと、ダイオード１４０ｕ、１４０ｄはパワー半導体素子１０１のドレイン・ソース間に過電圧が印加される前にゲートをオンさせて過電圧で破壊することを防止するアクティブクランプダイオードとして動作させることができ、信頼性が向上するという効果がある。すなわち、パワー半導体素子１０１がノーマリオフ型半導体素子の場合には、ダイオード１４０ｕの耐圧はパワー半導体素子１０１のドレイン・ソース間耐圧より低くする必要があるが、パワー半導体素子１０１がノーマリオン型半導体素子の場合にはしきい電圧が負のためパワー半導体素子１０１のドレイン・ソース間耐圧とダイオード１４０ｕの耐圧は同じものでも構わない。ダイオード１４０ｕはパワー半導体素子１０１のゲートパッド直下の領域を使用できる。
【００３０】
図４には前記ダイオード１４０ｕをパワー半導体素子１０１チップのゲートパッド直下に形成した場合の本実施例の半導体装置の平面図と断面図とを示す。図４で、符号１は裏面ドレイン金属層、２は高濃度ｎ型ドレイン半導体領域、３は低濃度ｎ型ドレイン半導体領域、４ａは高濃度ｎ型領域のソース領域、５ａはオーミックコンタクトを取るためのソース金属層、５ｄはゲート金属層９ｂと低濃度ｎ型ドレイン半導体領域３をショットキー接合させるための金属層、６ａは高濃度ｐ型ゲート領域、６ｂはダイオード１４０ｕのアノード側高濃度ｐ型半導体領域、６ｃは高濃度ｎ型領域４ｃにより分離されたフローティングの高濃度ｐ型半導体領域であるゲート領域、７ａは低濃度ｐ型ゲート領域、７ｂ、７ｃは低濃度ｐ型半導体領域、８は絶縁層、９ａは第２ソース金属層、９ｂは第２ゲート金属層である。図４に示すように本実施例の半導体装置ではショットキーダイオード１４０ｕをゲートパッド直下に形成しているため、チップ面積の増加を防止できる。また、ショットキーダイオード１４０ｕの耐圧はパワー半導体素子１０１のドレイン・ソース間耐圧より５Ｖから３０Ｖ程度低くなるように、本実施例では高濃度ｐ型半導体領域６ｂの間隔をゲート部の高濃度ｐ型ゲート領域６ａより広くとり、高濃度ｐ型半導体領域６ｂの両端部への電界集中が生じ易くした。なお、パワー半導体素子１０１として、しきい電圧が−５Ｖから−３０Ｖ程度のノーマリオン型半導体素子の場合にはパワー半導体素子１０１のドレイン・ソース間耐圧とダイオード１４０ｕの耐圧は同じにしてもダイオード１４０ｕをアクティブクランプ用ダイオードとして使用することができる。このような場合には高濃度ｐ型半導体領域６ｂ部の耐圧と高濃度ｐ型ゲート領域６ａ部の耐圧は同じにしても構わないため、高濃度ｐ型半導体領域６ｂの間隔をゲート部の高濃度ｐ型ゲート領域６ａと同じにしてよい。ただし、ゲートが接続されている高濃度ｐ型ゲート領域６ａとソースが接続されている高濃度ｐ型半導体領域６ｂとの間の耐圧はゲート端子電圧が最低電圧になった場合にも高濃度ｐ型半導体領域６ｂとソースが接続されている高濃度ｐ型ゲート領域６ａとの間で降伏しないように耐圧を確保できるように離して配置する必要がある。
【実施例２】
【００３１】
図５に本実施例を示す。本実施例ではパワー半導体素子がパワーＭＯＳＦＥＴの場合の実施例である。図２では寄生ダイオードはドレイン端子とゲート端子の間に存在するが、図３に示す本実施例の場合にも逆方向動作（ソース端子からドレイン端子に電流が流れる動作）のしきい電圧が寄生ダイオードの順方向電圧（ＳｉＣでは約２.５Ｖ ）よりもパワーＭＯＳＦＥＴのしきい電圧を低くし、最大ゲート・ソース間電圧も寄生ダイオードの順方向電圧と同等ないしそれ以下にする（例えば２.５Ｖ ）。このような条件は、パワー半導体素子としてシリコンを用いた場合には寄生ダイオードの順方向電圧が約０.６Ｖ 程度以下のため実現が難しかったが、寄生ダイオードの順方向電圧が比較的高いワイドバンドギャップ半導体の場合には実現が可能になった。  本実施例の場合にも実施例１と同様の効果がある。
【実施例３】
【００３２】
図６に本実施例を示す。本実施例ではダイオード１４０ｕがショットキーダイオードではなく、ｐｎ接合ダイオードである場合の実施例である。すなわち、５ｂはオーミックコンタクト用の金属層、６ｄはアノード側ｐ型半導体領域である。本実施例の場合には還流モードにおいて少数キャリアがドレイン領域に流れてしまうことは阻止できなくなるが、図３と同様にドレイン電圧が過電圧となった場合の保護機能をチップ面積の増加なく実現できるという特徴を有する。すなわち、本実施例の場合にも実施例１の場合と同様にｐｎ接合ダイオード１４０ｕの耐圧はパワー半導体素子１０１のドレイン・ソース間耐圧からしきい電圧を引いた値より５Ｖから３０Ｖ程度低くしてあるため、ダイオード１４０ｕはパワー半導体素子１０１のドレイン・ソース間に過電圧が印加される前にゲートをオンさせて過電圧で破壊することを防止するアクティブクランプダイオードとして動作させることができ、信頼性が向上するという効果がある。また、ダイオード１４０ｕはパワー半導体素子１０１のゲートパッド直下の領域を使用できるため、パワー半導体素子１０１のチップ面積の増加なしで上記効果が得られる。
【００３３】
なお、本実施例の場合でもダイオード１４０ｕの順方向降下電圧よりパワー半導体素子のしきい電圧の方が低くする必要があり、パワー半導体素子１０１のゲート・ソース間に印加できるゲート電圧の最大値はダイオード１４０ｕの順方向降下電圧以下である。従って、本実施例の場合にも、パワー半導体素子１０１がノーマリオン型半導体素子の場合に好適な構造である。パワー半導体素子１０１として、しきい電圧が−５Ｖから−３０Ｖ程度のノーマリオン型半導体素子の場合にはパワー半導体素子１０１のドレイン・ソース間耐圧とダイオード１４０ｕの耐圧は同じにしてもダイオード１４０ｕをアクティブクランプ用ダイオードとして使用することができる。このような場合には実施例１の場合と同様に高濃度ｐ型半導体領域６ｂ部の耐圧と高濃度ｐ型ゲート領域６ａ部の耐圧は同じにしても構わないため、高濃度ｐ型半導体領域６ｂの間隔をゲート部の高濃度ｐ型ゲート領域６ａと同じにしてよい。また、ゲートが接続されている高濃度ｐ型半導体領域６ｂとソースが接続されている高濃度ｐ型ゲート領域６ａとの間の耐圧はゲート端子電圧が最低電圧になった場合にも高濃度ｐ型半導体領域６ｂとソースが接続されている高濃度ｐ型ゲート領域６ａとの間で降伏しないように耐圧を確保できるように離して配置する必要がある。
【００３４】
なお、図では示してないが、ゲートパッド領域の上に誘電材料と電極層を積層させて、コンデンサ１８０ｕを形成すると図１の回路が更に小型化できる。
【実施例４】
【００３５】
図７には本実施例を示す。本実施例では図１に比べ、簡略化した場合の実施例である。本実施例では、ツェナーダイオード１４１ｕを用いた定電圧回路を使用せず、パワー半導体素子１０１のゲート・ソース間ダイオードをツェナーダイオード１４１の代わりに使用した場合の実施例である。本実施例は、パワー半導体素子１０１が接合ＦＥＴのようにゲート・ソース間には印加する電圧により電流が指数関数的に増加するダイオードが存在するため可能となる。コンデンサ１８０ｕの値は最適化することにより、接合ＦＥＴであるパワー半導体素子１０１のゲート電圧が過大にならないようにできる。抵抗１６３ｕは接合ＦＥＴであるパワー半導体素子１０１のゲートに電圧を印加しない場合にオフ状態を保持させるために設けた１００ｋΩ程度の高抵抗だが、なくても構わない。本実施例ではオン状態にて接合ＦＥＴであるパワー半導体素子１０１のゲート・ソース間ダイオードと抵抗１６３ｕとからなる並列回路に流れるリーク電流を抵抗１６１ｕを介して供給して接合ＦＥＴであるパワー半導体素子１０１のオン状態を保持する。
【００３６】
なお、本実施例では図１に示したようなオフ状態でゲート・ソース間電圧を急速にゼロに戻す抵抗１６２ｕとダイオード１３１ｕからなる電流経路を設けていない。また、コンデンサ１８０ｕに蓄えられた電荷が抵抗１６１ｕを介して放電しにくくなるようにダイオード１４９ｕを設けてある。このため、ゲートの駆動波形は図８に示すようになる。図４と図８の波形の比較から分かるように、図１の回路では接合ＦＥＴであるパワー半導体素子１０１をオンするたびにコンデンサ１８０ｕを充電する必要があったが、本実施例ではコンデンサ１８０ｕに充電された電圧がオフ状態で放電されにくい。このため、ゲートの充放電電力を低減できるという特徴がある。
【００３７】
ただし、本実施例の場合には還流モードになって、接合ＦＥＴであるパワー半導体素子１０１のソースからドレイン方向に自動的に電流が流れ始めるときのゲート・ソース間電圧が下がったままのため、接合ＦＥＴであるパワー半導体素子１０１が逆方向にオンし始めるドレイン・ソース間電圧が実施例１の場合に比べ高くなり損失が大きくなる可能性もある。このため、還流モードになった時には、接合ＦＥＴであるパワー半導体素子１０１がすばやくオン駆動して逆方向動作させることが望ましい。または、本実施例の場合には還流モードにおける損失を簡単に低減するにはドレイン・ソース間にフライホイルダイオードを設けることが望ましい。その他の特徴は実施例１と同じであり同様の効果がある。
【実施例５】
【００３８】
図９には本実施例を示す。本実施例ではダイオード１４６ｕ、１４７ｕを設けることにより、ターンオン速度に関係するゲート抵抗１６４ｕの値とターンオフ速度に関係するゲート抵抗１６５ｕの値を別々に設定していることが特徴である。これにより、過剰な高速スイッチング化による雑音を低減し、なおかつ、スイッチング損失が小さくなるように最適化することができるという特徴がある。ここで、コンデンサ１８０ｕと並列に設けてある抵抗１６１ｕは図１と同様に接合ＦＥＴであるパワー半導体素子１０１をオンさせ続けるために必要なゲート電流を流すための高抵抗である。その他の特徴は実施例４と同じであり同様の効果がある。
【実施例６】
【００３９】
図１０には本実施例を示す。本実施例では１０１のゲート・ソース間に過大電圧が印加されることを防止する定電圧回路をダイオード列１４６ｕで実現していることが特徴である。ダイオード列１４４ｕは実施例１のツェナーダイオード１４１ｕに比べ、大電流が流せるため、接合ＦＥＴであるパワー半導体素子１０１のゲート電圧をクランプさせやすくなるという利点がある。
【００４０】
なお、本実施例ではダイオード列１４４ｕは順方向降下電圧が低いシリコンダイオードを想定したため、多段に並べているが、接合ＦＥＴであるパワー半導体素子１０１と同様にワイドバンドギャップ半導体を使用した場合には１個でも構わない。また、ダイオード１４４ｕは接合ＦＥＴであるパワー半導体素子１０１のチップ上に形成したものでも構わない。その他の特徴は実施例４と同じであり同様の効果がある。
【実施例７】
【００４１】
図１１に本実施例を示す。本実施例ではゲート電圧をクランプさせる定電圧用のツェナーダイオード１４９ｕのサイズが小さくても定電圧効果が保持されるように、トランジスタ１２３ｕを追加したことが特徴である。本実施例ではツェナーダイオード１４９ｕが降伏するとトランジスタ１２３ｕがオンして接合ＦＥＴであるパワー半導体素子１０１のゲート電圧が過大に上昇することを抑える。このため、接合ＦＥＴであるパワー半導体素子１０１のゲート電圧はツェナーダイオード１４９ｕの降伏電圧とトランジスタ１２３ｕのベース・エミッタ間電圧の合計の電圧にクランプされる。このため、ゲートに大電流が流れてもゲート電圧が過大になることを抑制できるという利点がある。なお、本実施例でダイオード１４８ｕはトランジスタ１２３ｕが飽和しないようにベース・コレクタ間をクランプするショットキーダイオードである。
【００４２】
その他の特徴は実施例４と同じであり同様の効果がある。
【実施例８】
【００４３】
図１２には本実施例を示す。本実施例では高速にターンオンするために大電流を流し、ターンオン後はオフするトランジスタ１２０ｕ、オン状態を保持するために微小なゲート電流を流すためのトランジスタ１２４ｕ、ゲート・ソース間に負電圧を印加し、パワースイッチ素子がターンオフ時に誤ってオンするセルフターンオン現象が生じないほど十分な負ゲート電圧を印加した後にオフするトランジスタ１２１ｕ、オフ状態を保持するために必要なゲート・ソース間電圧を印加し続けるためにオンさせておくトランジスタ１２５ｕを設けたことが特徴である。抵抗１６７ｕ、１６８ｕはオンまたはオフ状態を保持するためのリーク電流を抑制するために設けた高抵抗であり、図３と同様な駆動が得られる。
【００４４】
本実施例では信号処理回路１１８ｕが必要なるが実施例１で必要であったコンデンサ１８０ｕを充放電する電力が不要になるという利点がある。また、１７１ｕ，１７２ｕは駆動回路の電源であり、パワー半導体素子１０１，１０２がノーマリオフ型である場合には共に正の電源であるが、パワー半導体素子１０１，１０２がノーマリオン型素子の場合には電源１７１ｕの電圧はゼロまたは負となる。その他の特徴は実施例１と同じであり同様の効果がある。
【実施例９】
【００４５】
図１３には本実施例を示す。本実施例ではパワースイッチ素子として接合ＦＥＴやバイポーラトランジスタを使用した場合の保護回路を内蔵した場合の実施例である。パワー半導体素子１０１が接合ＦＥＴやバイポーラトランジスタの場合、過負荷状態で温度が上昇するとゲート電流（ベース電流）が増加する。そこで、本実施例ではパワー半導体素子１０１のゲート電流をモニターし、過負荷状態で温度が上昇した時にパワースイッチ素子を遮断ないしオン抵抗を増加させて破壊を防止することが特徴である。すなわち、パワー半導体素子１０１のゲート電流が増加するとパワー半導体素子１０１のゲート電流をモニタしているトランジスタ１２６ｕの電流も増加する。このため、カレントミラー接続されたトランジスタ１２７ｕの電流も増加し、端子Ｘの電圧が上昇する。通常は端子Ｘの電圧は端子Ｙの電圧と等しくなるようにしてあるため、端子５０９に接合ＦＥＴであるパワー半導体素子１０１をオンさせる信号が印加されていても接合ＦＥＴであるパワー半導体素子１０１のドレイン電流が抑制される。これにより、パワースイッチ素子の破壊を防止できるという効果がある。
【００４６】
ここで１１５ｕはフィルタやスイッチ回路からなる分離回路で、保護回路を働かせる期間だけ端子Ｘと端子Ｙとの間を低インピーダンスで接続し、保護回路を働かせたくない期間、例えば、接合ＦＥＴであるパワー半導体素子１０１をターンオンさせるときには端子Ｘと端子Ｙとの間を高インピーダンスにする。なお、分離回路１１５には保護回路が動作した状態をチップ温度が低下した後も保持するラッチ回路や規定の高温状態のときだけ保護状態を保持するヒステリシス回路を設けても構わない。その他の特徴は実施例４と同じであり同様の効果がある。
【実施例１０】
【００４７】
図１４には本実施例を示す。本実施例では接合ＦＥＴであるパワー半導体素子１０１のゲート・ソース間電圧を監視し、接合ＦＥＴであるパワー半導体素子１０１のゲート・ソース間電圧が基準電圧１１７ｕより低くなった場合には接合ＦＥＴが規定以上の高温状態なるとみなして接合ＦＥＴを保護するもので、１１６ｕはコンパレータである。
【００４８】
その他の特徴は実施例９と同じであり実施例６と同様の効果がある。
【００４９】
以上、本実施例の発明では電界効果型パワー半導体素子はｎチャネル型であるとして説明したが、ｐチャネル型のパワー半導体素子の場合には、回路の極性や不純物層の極性を逆にすることにより同様な構成が実現でき、同様の効果が得られることはいうまでもない。
【図面の簡単な説明】
【００５０】
【図１】実施例１の半導体回路の説明図。
【図２】実施例１で使用されるパワーＦＥＴの特性の説明図。
【図３】実施例１の半導体回路のゲート波形。
【図４】実施例１の半導体装置の断面模式図と平面模式図。
【図５】実施例２で使用されるパワーＦＥＴの特性の説明図。
【図６】実施列３の半導体装置の断面模式図と平面模式図。
【図７】実施列４の半導体回路の説明図。
【図８】実施列４の半導体回路のゲート波形。
【図９】実施列５の半導体回路の説明図。
【図１０】実施列６の半導体回路の説明図。
【図１１】実施列７の半導体回路の説明図。
【図１２】実施列８の半導体回路の説明図。
【図１３】実施列９の半導体回路の説明図。
【図１４】実施列１０の半導体回路の説明図。
【符号の説明】
【００５１】
１…裏面ドレイン金属層、２…高濃度ｎ型ドレイン半導体領域、３…低濃度ｎ型ドレイン半導体領域、４ａ、４ｂ、４ｃ、４ｄ、４ｅ…高濃度ｎ型領域、５ａ、５ｂ、５ｃ、５ｄ…金属層、６ａ…高濃度ｐ型ゲート領域、６ｂ、６ｃ、６ｄ…高濃度ｐ型半導体領域、７ａ…低濃度ｐ型ゲート領域、７ｂ、７ｃ…低濃度ｐ型半導体領域、８…絶縁層、９ａ…ソース金属層、９ｂ…ゲート金属層、１０１、１０２…パワー半導体素子、１０４ｕ、１０４ｖ、１０４ｗ…負荷、１１０、１１１…制御回路、１１２…レベルシフト回路、１１５ｕ、１１５ｄ…分離回路、１１６ｕ、１１６ｄ…コンパレータ回路、１１７ｕ、１１７ｄ…基準電圧、１２０ｕ〜１２８ｕ、１２０ｄ〜１２８ｄ…トランジスタ、１１３、１４０ｕ〜１４８ｕ、１４０ｄ〜１４８ｄ…ダイオード、１６０ｕ〜１６６ｕ、１６０ｄ〜１６６ｄ…抵抗、１１４、１８０ｕ、１８０ｄ…コンデンサ、５０３…高圧電圧端子、５０４…基準電圧端子、５０５ｕ、５０５ｖ、５０５ｗ…出力端子、５０７…高圧側電圧端子、５０８ｕ、５０８ｄ…入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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