(57)【要約】【課題】回路設計を解析するためのシステム、方法およびコンピュータプログラムを提供する。【解決手段】回路設計を解析するためのシステム、方法およびコンピュータ・プログラムは、回路パターンを一連の画素に離散化する手段を提供する。各画素に対して少なくとも一つの構成材料の比率を決定する。各画素に対して偏差も決定する。偏差は、画素の平坦化に基づいて予測され、少なくとも一つの構成材料の比率を含むアルゴリズムを利用して計算される。一連の画素に対する一連の偏差をマッピングし、評価することができる。【選択図】図５
2007193795.tif 000002
【特許請求の範囲】
【請求項１】
回路設計を解析するためのコンピュータ・システムであって、
回路設計を一連の画素要素に離散化するための手段と、
各画素要素に対して少なくとも一つの構成材料の比率を決定するための手段と、
前記少なくとも一つの構成材料の前記比率を含むアルゴリズムを利用して、各画素要素に対して前記画素要素の平坦化に基づいて予測される偏差を決定するための手段と、
を含むコンピュータ・システム。
【請求項２】
各画素要素に対する前記偏差をマッピングするための手段をさらに備える、請求項１に記載のシステム。
【請求項３】
前記マッピングによるマップを評価するための手段をさらに備える、請求項２に記載のシステム。
【請求項４】
前記少なくとも一つの構成材料は銅を含む、請求項１に記載のシステム。
【請求項５】
前記少なくとも一つの構成材料は低誘電率誘電体材料を含む、請求項１に記載のシステム。
【請求項６】
前記少なくとも一つの構成材料は、銅および低誘電率誘電体材料を含む、請求項１に記載のシステム。
【請求項７】
前記回路設計は半導体の回路設計を含む、請求項１に記載のシステム。
【請求項８】
前記回路設計は未完成の回路設計構造用である、請求項１に記載のシステム。
【請求項９】
前記アルゴリズムは、式
【数１】
2007193795.tif 000007
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
ＸｉＣｕ＝ｉ番目の配線レベルの中の銅の面積比率、
ＥＣｕ＝銅のヤング率、および
Ｅｄｉｅｌ＝誘電体材料のヤング率、
である請求項６に記載のシステム。
【請求項１０】
回路設計を解析するためのコンピュータ・システムであって、
回路設計を一連の画素要素に離散化するための手段と、
各画素要素に対して少なくとも一つの構成材料の比率を決定するための手段と、
前記少なくとも一つの構成材料の前記比率を含むアルゴリズムを利用して、各画素要素に対して前記画素要素の平坦化に基づいて予測される偏差を決定するための手段と、
を含み、前記アルゴリズムは式
【数２】
2007193795.tif 000008
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
Ｘｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料の面積比率、
Ｅｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料のヤング率、
であるコンピュータ・システム。
【請求項１１】
各画素要素に対する前記偏差をマッピングするための手段をさらに備える、請求項１０に記載のシステム。
【請求項１２】
前記マッピングによるマップを評価するための手段をさらに備える、請求項１１に記載のシステム。
【請求項１３】
回路設計を解析するための方法であって、
回路設計を一連の画素要素に離散化するステップと、
各画素要素に対して少なくとも一つの構成材料の比率を決定するステップと、
前記少なくとも一つの構成材料の前記比率を含むアルゴリズムを利用して、各画素要素に対して前記画素要素の平坦化に基づいて予測される偏差を決定するステップと、
を含む方法。
【請求項１４】
各画素要素に対する前記偏差をマッピングするステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記マッピングによるマップを評価する工程をさらに含む、請求項１４に記載の方法。
【請求項１６】
前記少なくとも一つの構成材料は、銅および低誘電率誘電体材料を含む、請求項１３に記載の方法。
【請求項１７】
前記アルゴリズムは、式
【数３】
2007193795.tif 000009
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
ｘｉＣｕ＝ｉ番目の配線レベルの中の銅の面積比率、
ＥＣｕ＝銅のヤング率、
Ｅｄｉｅｌ＝誘電体材料のヤング率
である、請求項１６に記載の方法。
【請求項１８】
回路設計を解析するための方法であって、
回路設計を一連の画素要素に離散化するステップと、
各画素要素に対して少なくとも一つの構成材料の比率を決定するステップと、
前記少なくとも一つの構成材料の前記比率を含むアルゴリズムを利用して、各画素要素に対して前記画素要素の平坦化に基づいて予測される偏差を決定するためのステップと、
を含み、前記アルゴリズムは、式
【数４】
2007193795.tif 000010
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
Ｘｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料の面積比率、
Ｅｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料のヤング率
である方法。
【請求項１９】
回路設計を一連の画素要素に離散化する手順と、
各画素要素に対して少なくとも一つの構成材料の比率を決定する手順と、
前記少なくとも一つの構成材料の前記比率を含むアルゴリズムを利用して、各画素要素に対して前記画素要素の平坦化に基づいて予測される偏差を決定する手順と、
をコンピュータに実行させるためのコンピュータ・プログラム。
【請求項２０】
さらに各画素要素に対して偏差をマッピングする手順と、前記マッピングする手順をコンピュータに実行させるための、請求項１９に記載のコンピュータ・プログラム。
【請求項２１】
前記アルゴリズムは、式
【数５】
2007193795.tif 000011
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
Ｘｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料の面積比率、および
Ｅｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料のヤング率
である、請求項１９に記載のコンピュータ・プログラム。
【請求項２２】
前記少なくとも一つの構成材料は、銅および低誘電率誘電体材料を含み、
前記アルゴリズムは、式
【数６】
2007193795.tif 000012
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
ｘｉＣｕ＝ｉ番目の配線レベルの中の銅の面積比率、
ＥＣｕ＝銅のヤング率、
Ｅｄｉｅｌ＝誘電体材料のヤング率
である、請求項１９に記載のコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、回路設計に関する。より詳しくは、本発明は、回路設計の分野におけるコンピュータ支援シミュレーションに関する。
【背景技術】
【０００２】
最新の半導体回路では、高められた性能を提供するために、通常は銅含有導体層を備える金属化構造体を利用する。金属化構造体は、通常、銅含有導体層の周りに全体的に低い誘電率（すなわち、約４．０未満、通常約２．０から約４．０の誘電率を有する低ｋ）の誘電体層も備える。銅含有材料は導電率を高め、一方、低誘電率誘電体はスピードを速め、クロストークなどの不利な容量効果を抑える。多くの低誘電率誘電体材料は銅含有導体材料と相容れないので、金属化構造体は、通常、銅含有導体層と低誘電率誘電体層との間に挟まれた高密度、不透過性の誘電体障壁層および導体障壁層も備える。
【０００３】
最新の集積回路内の金属化方法は、多くの場合、最大１０〜１２の金属化（metallization）レベルを含む。金属化プロセス方法は、通常、プロセス中の平坦さを維持するとされるダマシン法またはデュアル・ダマシン法を含む。ダマシン法は、基板の上に誘電体層を形成する手段を提供する。誘電体層の中に適切なバイアとトレンチとをエッチングし、内部に金属化層を堆積して過剰に満たす。平坦化方法を利用して過剰の金属を取り除く。
【０００４】
最新の集積回路の中の金属化層の数の増加を考えれば、平坦化方法を使用しても、トポグラフィー変動（形状変化）は当然である。同様に、既存および将来世代の半導体回路の半導体構造体の寸法が縮小するにつれて、構造体をパターン化するために用いられるフォトリソグラフィー・プロセスの許容度はさらに小さくなる。半導体基板全体にわたって、高さの変化の大きさすなわち平坦さの限度は、感光性の膜に構造体のパターンを形成する装置に備わる焦点深度によって定まる。トポグラフィーまたは高さ変化がこの許容限度を超えると、ウエハ全体にわたって特定のパターンが焦点外となり、最終構造体の寸法の誤差につながる。この誤差は加成性であり、基板上に形成されるレベルの数が増えるにつれてトポグラフィー（形状）差はさらに大きくなる。
【０００５】
半導体チップ内の金属化構造体（すなわち、シリコン・プロセス加工後の後工程（ＢＥＯＬ）構造体）を解析するための方法は、当分野で既知である。例えば、フィリッピ・ジュニア（Filippi, Jr.）らは、特許文献１で、回路設計解析システムと、回路設計をさらに解析するため一連の画素要素（すなわち、画素）に離散化することを含む方法とが教示している。
【０００６】
半導体構造体の寸法は縮小し続ける可能性が高く、従って、その結果として、半導体フォトリソグラフィー要件の焦点深度要件はさらに狭い範囲になる可能性が高い。従って、予測される焦点深度要件の範囲内で半導体フォトリソグラフィー・プロセス方法を実行できることを保証する際に利用して助けとなり得る補助的なシステムおよび方法は、半導体製造の分野において望ましい。
【特許文献１】米国特許出願公開  ２００５／００８６６２８号
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明は、回路設計を解析するためのシステム、方法およびプログラムを提供する。本システム、本方法および本プログラムは、一連の画素偏差によって表される回路設計解析結果を提供する。これらの画素偏差は、回路設計から離散化によって得られる一連の画素を平坦化する操作から得られる。本システムおよび本方法は、全体として、物理的な実体化には平坦化プロセスを必要とする回路設計に適用することができる。
【０００８】
本システム、本方法および本プログラムは、回路設計から離散化によって得られる個別の画素内の構成材料の比率を対象とするアルゴリズムを利用する。通常、材料は、少なくとも一つの導体材料と少なくとも一つの誘電体材料とを含むが、それらに限定されない。
【０００９】
回路設計を解析するための本発明のコンピュータ・システムに関してさらに詳しく述べると、本コンピュータ・システムは、回路設計を一連の画素要素に離散化するための手段を備える。本コンピュータ・システムは、各画素要素に対して少なくとも一つの構成材料の比率を決定するための手段も備える。最後に、本コンピュータ・システムは、少なくとも一つの構成材料の比率を含むアルゴリズムを利用して、各画素要素に対してその画素要素の平坦化により予測される偏差を決定するための手段も備える。
【００１０】
追加要素として、本コンピュータ・システムは、各画素要素に対する偏差をマッピングするための手段も備える。別の追加要素として、本コンピュータ・システムは、マッピングによるマップを評価するための手段も備える。
【００１１】
本発明のシステムは、半導体の回路設計ならびに非半導体の回路設計に適用することができる。本システムは、回路設計内の構成材料として、銅材料および低誘電率誘電体の一方または両方に適用することができるものとする。
【００１２】
銅構成材料および誘電体構成材料を（主に）含む、本質的に銅構成材料および誘電体構成材料からなる回路設計に対して、本システム内で利用されるアルゴリズムは、式
【数１】
2007193795.tif 000003
【００１３】
で表され、
式中、δ＝偏差、
Ｐ＝平坦化押下力（planarization downforce）、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
ＸｉＣｕ＝ｉ番目の配線レベルの中の銅構成材料の面積比率、
ＥＣｕ＝銅構成材料のヤング率、
Ｅｄｉｅｌ＝誘電体構成材料のヤング率
である。
【００１４】
別の構成材料を含む、あるいは銅導体構成材料の代わりとして導体構成材料（例えば、非限定に、アルミニウム導体構成材料）を含む回路設計に対して、本システム内で利用される平坦化偏差アルゴリズムのより一般的な例は、式
【数２】
2007193795.tif 000004
【００１５】
で表され、
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
Ｘｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料の面積比率、
Ｅｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料のヤング率
である。
【００１６】
本発明の方法および本発明のコンピュータ・プログラムは、本発明のシステムから導かれる。本発明の方法および本発明のコンピュータ・プログラムも、本発明のシステムと同じ追加の限定を受ける。
【００１７】
具体的には、回路設計を解析するための発明の方法は、回路設計を一連の画素要素に離散化するステップを含む。本発明の方法は、各画素要素に対して少なくとも一つの構成材料の比率を決定するステップも含む。最後に、本発明の方法は、少なくとも一つの構成材料の比率を含むアルゴリズムを利用して、各画素要素に対してその画素要素の平坦化により予測される偏差を決定するステップを含む。
【００１８】
本方法の第一の追加要素は、各画素要素に対する偏差をマッピングするステップを含む。第二の追加要素は、マッピングによるマップを評価するステップを含む。
【００１９】
同様に、詳しくは、本発明のコンピュータ・プログラムは、コンピュータに、回路設計を一連の画素に離散化する手順と、各画素に対して少なくとも一つの構成材料の比率を決定する手順と、少なくとも一つの構成材料の比率を含むアルゴリズムを利用し、各画素要素に対して画素要素の平坦化により予測される偏差を決定する手順とを実行させる。
【００２０】
本コンピュータ・プログラムの第一の追加要素は、コンピュータに、各画素に対する偏差をマッピングする手順を実行させる。第二の追加要素は、コンピュータにマッピングによるマップを評価する手順を実行させる。
【００２１】
新規と考えられる本発明の特徴、および本発明の特徴となる要素を、請求項に特に示す。図は、例示を目的とするものでしかない。しかし、本発明自体は、添付の図面とともに以下の詳細な説明を参照することによって、構成および操作方法の両方について最も良く理解される。
【発明を実施するための最良の形態】
【００２２】
本発明は、回路設計を解析するためのシステム、方法およびプログラムを提供する。本システム、本方法および本プログラムは、回路設計内の離散化された画素を平坦化することによって生じる偏差によって表される回路解析結果を提供する。
【００２３】
図１は、回路設計の概略断面図を示す。本発明の実施態様によって、この回路設計の離散化された画素の偏差を決定し、マッピングすることができる。
【００２４】
図１は、３つの画素（すなわち画素領域）１０ａ、１０ｂおよび１０ｃを備える基板１０を示している。本実施態様では、基板１０は、導体材料、半導体材料および誘電体材料の一つまたはそれ以上を含んでよい。基板１０は、半導体基板、セラミック基板、樹脂‐ガラス複合体基板およびフラット・パネル・ディスプレイ基板を含んでよいが、それらに限定されない。上記の基板の任意のものに関して、本実施態様および本発明では、基板１０はその内部、表面および上部に配置される電気デバイスまたは半導体デバイスを有してよいとみなす。本発明では、電気デバイスまたは半導体デバイスの存在は要件ではないが、それでも、基板１０が上記の基板のいずれかを含むときは一般的である。一般的な電気デバイスまたは半導体デバイスは、トランジスタ、抵抗器、ダイオードおよびキャパシタを含むが、それらに限定されない。
【００２５】
図１は、画素１０ａ、１０ｂおよび１０ｃを含む基板１０の上に配置される多層金属化層１２も示す。多層金属化層１２は、一連の導体層１８を含む。一連の導体層１８の間に挟まれて、一連の誘電体層１６が配置される。導体層１８は、垂直に延在する構成要素および水平に延在する構成要素の一方または両方を有する。一般に、垂直に延在する構成要素は、誘電体層１６内のバイア内に配置されるスタッド層である。一般に、水平に延在する構成要素は、誘電体層１６内のトレンチ内に配置される相互接続層である。
【００２６】
本実施態様および本発明は、導体層１８と誘電体層１６との両方が、それぞれ、いくつかの導体材料および誘電体材料の任意のものを含んでよいとみなす。導体材料の非限定的な例は、金属、金属合金、金属窒化物、金属シリサイド、ドープされた多結晶シリコン（すなわち立方センチメートルあたり１０１８個から１０２２個のドーパント原子）およびポリサイド導体材料を含む。誘電体材料の非限定的な例は、（１）約４から約２０の範囲の中程度の誘電率を有する酸化シリコン、窒化シリコン、酸窒化シリコン材料、ならびに（２）約４未満、より一般的には約２から約４の誘電率を有する低誘電率誘電材料を含む。低誘電率誘電体の非限定的な例は、エーロゲル（aerogel）、ハイドロゲル（hydrogel）、いくつかのドープ（すなわち炭素、ホウ素、フッ素および／またはリンで）されたシリケート・ガラス、シルセスキオキサンのスピン・オン・ガラス（ＳＯＧ）、その他のスピン・オン・ガラス、有機重合体およびフッ素化有機重合体を含む。
【００２７】
最も一般的には、本実施態様では、（１）基板１０は半導体デバイスが上に配置された半導体基板を備え、（２）導体層１８は適切な導体障壁材料とともに銅含有導電体材料を備え、（３）誘電体層１６は適切な誘電性の障壁材料とともに低誘電率誘電体を備える。本実施態様では、導体層１８および誘電体層１６内で利用される導体材料および誘電体材料は多くの場合異なる力学的特性を有するともみなす。詳しくは、銅導体材料は、一般に約１２０から約１４０ギガパスカル（ＧＰａ）のヤング率を有し、一方、低誘電率誘電体は、一般に約１０から約２０ＧＰａのヤング率を有する。
【００２８】
最後に、図１では、多層金属化層１２の上に配置される不動態（パッシベーション）層１４が示されている。下記に示されるように、不動態層１４は本発明の特定の実施態様内ではオプションであってよい。不動態層１４は、不動態材料、必ずしも排他的にではなく、一般に、誘電体不動態材料を含む。誘電体不動態材料の非限定的な例は、窒化シリコンおよび酸窒化シリコンなどの窒化物および酸窒化物、ならびに有機重合体不動態材料（ポリイミド不動態材料は非限定的な例である）を含む。あるいは、他の誘電体不動態材料を利用してもよい。
【００２９】
本実施態様では、基板１０、多層金属化層１２内の導体層１８および誘電体層１６のそれぞれ、ならびに不動態層１４（回路設計の特定の例ではオプションである）は、特定の実測厚さまたは設計厚さを有するともみなす。一般的な厚さは、図１に断面図が例示されている回路設計の性質および意図された用途によって変化する。半導体回路設計は、一般に、約１０から約２０００オングストロームの範囲の層厚さを有する。他の回路設計は、一般に、少なくとも２桁から３桁大きな層厚さを有する。下記にも示されるように、本発明による回路設計偏差解析は、多層金属化層１２を順次作製していくとき、多層金属化層１２内のいくつかの順次作製されていく物理的位置のうちの任意の位置で実行してよい。従って、本発明によるそのような偏差解析は、不動態層１４の有無にかかわらず、図１の構造体に限定されない。むしろ、本発明は、図１の構造体に関連するが、不動態層１４を持たず、部分的に完成した多層金属化層１２を有する構造体へも適用できるとみなされる。
【００３０】
図２は、図１の回路設計を、金属比率を比較するグレイスケール表現で表している。一般に、そのような表現は、最初に画素の厚さあるいは深さを考慮するかによって、面積比率または体積比率のどちらを指してもよい。本実施態様の場合、面積比率が好ましく、後のどこかの合間で画素厚さを計算に組み込んで体積比率を求める。図１から分るように、画素１０ｂが最も高い金属比率を有する。画素１０ａは中間の金属比率を有する。画素１０ｃが最も低い金属比率を有する。従って、図２に付属する金属比率の凡例に従って、画素１０ｂにはグレイスケールの黒を割り当て、画素１０ｃにはグレイスケールの白を割り当て、画素１０ａにはグレイスケールの灰色を割り当てる。図２は画素要素の断面のグレイスケールを例示しているが、下記でさらに開示するように、一般に、本実施態様および本発明は、好ましくは、断面画素ではなく平面画素によってグレイスケールを決定してもよいものとする。
【００３１】
本実施態様および本発明は、図１に例示される回路設計に類似の回路設計の寸法パラメータおよび機械的パラメータによる解析を目的とする。この解析は、図３の概略フロー図内に概略が示されるプロセス・ステップに従って行われる。
【００３２】
本発明は、コンピュータによって支援される発明を含む。従って、本発明は、全体がハードウェアの実施態様、全体がソフトウェアの実施態様、またはハードウェア要素とソフトウェア要素との両方を含む実施態様の形をとることができる。本実施態様では、本発明は、ファームウェア、常駐ソフトウェア、マイクロコード等を含むが、それらに限定されないソフトウェアに実装される。
【００３３】
さらに、本発明は、コンピュータ使用可能媒体またはコンピュータ読み出し可能媒体からアクセスでき、コンピュータまたは任意の命令実行システムによって用いるための、あるいは関連するプログラム・コードを提供する、コンピュータ・プログラムの形をとってよい。この説明の目的のために、コンピュータ使用可能またはコンピュータ読み出し可能媒体は、命令実行システム、装置またはデバイスによる使用のための、あるいは関連するプログラムを含み、保管、通信、普及、または輸送することができる任意の装置であってよい。
【００３４】
媒体は、電子、磁気、光学、電磁気、赤外または半導体システム（あるいは装置またはデバイス）または伝播媒体であってもよい。コンピュータ読み出し可能媒体の例は、半導体またはソリッド・ステート・メモリ、磁気テープ、リムーバブル・フレキシブル・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、剛体磁気ディスクおよび光ディスクを含む。光ディスクの例は、コンパクトディスク‐読み出し専用メモリ（ＣＤ‐ＲＯＭ）、コンパクトディスク‐読み出し／書き込み（ＣＤ‐Ｒ／Ｗ）およびＤＶＤを含む。
【００３５】
プログラム・コードを保管することまたは実行することあるいはその両方に適するデータ処理システムは、システムバスを介して直接または間接にメモリ素子に結合される少なくとも一つのプロセッサを含む。メモリ素子は、プログラム・コードの実際の実行の間に使用される局所メモリ、バルク記憶装置、および実行中にバルク記憶装置からコードを取り出さなければならない回数を減らすために、少なくともある程度のプログラム・コードの一時的な保管を提供するキャッシュメモリを備えてもよい。
【００３６】
直接、または間に入るＩ／Ｏコントローラを介して、入／出力すなわちＩ／Ｏデバイス（キーボード、ディスプレイ、ポインティング・デバイス等を含むがそれらに限定されない）をシステムに結合してもよい。
【００３７】
ネットワーク・アダプタをシステムに結合させ、介在するプライベートまたはパブリック・ネットワークを通して、データ処理システムを他のデータ処理システムまたは遠隔プリンタまたは記憶装置に結合できるようにしてもよい。モデム、ケーブル・モデムおよびイーサネット（Ｒ）・カードは、現在入手できる種類のネットワーク・アダプタのほんの２，３である。
【００３８】
図３の概略ブロック図は、本発明の本実施態様を構成するコンピュータ支援プロセスの諸ステップを示す。参照番号２０によると、本実施態様の実行は、本実施態様に従ってさらに処理するための回路設計情報を取り込むことによって開始される。半導体（すなわちチップ）回路設計用の回路設計ファイルは、通常、ＧＬ１ファイルまたはＧＤＳファイルと呼ばれる（どちらも、自社独自の設計ソフトウェアまたは市販の設計ソフトウェアから作成される専用ファイルである。ニュー・ヨーク州アーモンク（Armonk, N.Y.）のＩＢＭ社（ＧＬ１ファイル）およびカリフォルニア州サンノゼ（San Jose, CA）のケイデンス・デザイン・システムズ社（CadenceDesign Systems, Inc.）（ＧＤＳファイル）はよく知られた回路設計ソフトウェア販売者であるが、これらの二社に限定されない）。十分な三次元回路情報が得られるなら、他の形式の回路設計ファイルを利用してもよい。同様に、同じく、十分な三次元回路情報が得られるなら、実際の図面からスキャナで読み取ったファイル、ディジタル画像またはスキャナで読み取った写真も利用してもよい。本実施態様では、少なくとも回路設計ファイルは、本実施態様に従って解析された回路設計のためのレベル毎の寸法および材料組成情報を含むと仮定する。
【００３９】
参照番号２１に従って、特定の回路設計の解析は、回路設計の第一のレベル（すなわちカウンタｋ＝１）から開始される。上記の開示によって、半導体回路設計では、後工程（ＢＥＯＬ）回路設計で少なくとも１０〜１２の金属化レベルを有することは普通である。しかし、全体として、本実施態様も、本発明も、半導体回路設計に限定されず、１０〜１２の金属化レベルを有する回路設計にも限定されない。
【００４０】
参照番号２２に従って、回路設計の第一のレベルを一連の画素に離散化する。画素は、通常、平面図画素であるものとし、離散化される前の回路設計の種類に対して適切な面積の寸法を有する。回路設計はまた、利用可能なハードウェアおよびソフトウェア構成要素に合わせて適切に離散化され、本実施態様および本発明の範囲内で利用される。通常、回路設計を長方形の画素アレイに離散化する。各画素は、回路設計の部分区画を表す。各画素の面積は均一であってもよく、あるいは、回路設計の中の構造体に一意に対応するように適応させて大きさを設定してもよい。半導体回路設計の場合、約１０ｎｍから約１０００ｎｍの画素寸法が一般的であり、望ましい。他の回路設計の場合、もっと大きな寸法が適切なこともある。
【００４１】
参照番号２３に従って、各画素の金属化率を決定する。本実施態様では、この比率は面積比率であると規定する。ただし、本発明のいくつかの実施態様では、金属化の体積比率を直接決定して値を求めることもある。より一般的な意味では、本発明は、各画素要素内の少なくとも一つの構成材料の比率を決定することを意図する。本発明の代替実施態様では、回路設計の中の特定の層内の一連の画素の中のすべての構成材料の比率（面積または体積の一方）を決定するステップを提供することがある。金属化比率決定では、ナイアガラ（Ｒ）（NIAGARA）ソフトウェア（ニュー・ヨーク州アーモンクのＩＢＭ社から入手できる）など、しかしこれに限定されない専用ソフトウェア構成要素を利用することができるが、本発明はそのように限定されない。上記に代わるグラフ解析ソフトウェア・プログラムを利用してもよい。
【００４２】
参照番号２４および２５に従って、離散化された回路設計のレベルが回路設計の中で解析される最後のレベルであるかどうかを調べる。上記のように、本発明では、本発明は部分的に完成された回路設計構造（すなわち未完成の回路設計）に適用できるとみなすので、回路設計内で解析される最後のレベルは、必ずしも回路設計内の最後のレベルである必要はない。回路設計の最後のレベルが離散化されていなければ、カウンタ（すなわちｋ）を増分させ、回路設計内で解析される最後のレベルが離散化され、その金属化比率が決定されるまで、参照番号２２および２３に対応するプロセス・ステップを繰り返す。回路設計内で解析される最後のレベルが離散化されたら、本実施態様は参照番号２６および２７に伴う命令に進む。
【００４３】
参照番号２６および２７に従って、離散化された回路設計内の各レベル内の各画素の金属比率とレベル厚さとを集計する。上記で説明したようにコンピュータ・ハードウェアおよびソフトウェアを利用して、参照番号２６および２７に包含されるプロセス・ステップを実行してもよい。一般に、上記のように分類されたデータを適切なデータベース内に集計する。市販のデータベース・ソフトウェアまたは自社独自のデータベース・ソフトウェアのどちらを利用してもよい。
【００４４】
参照番号２８に従って、回路設計内の構成材料の機械的な硬さ（すなわちヤング率）も求める。好ましくは、本実施態様および本発明は、回路設計内のすべての構成材料の機械的な硬さを含む。しかし、本実施態様および本発明は、おそらく正確さは劣るが、わずかな面積または体積比率の構成材料を除外しても、使用可能である。
【００４５】
参照番号２９に従って、本実施態様は、各画素について平坦化偏差を決定するステップを提供する。その決定を実現するために利用することができる特定のアルゴリズムを、下記でさらに詳しく開示する。
【００４６】
参照番号３０に従って、回路設計全体にわたって平坦化偏差の変化をマッピングする。好ましくは、本実施態様では、マッピングは、完全な回路設計を包含するものとするが、上記開示によって本発明はそのように限定されない。むしろ、代替実施態様では、マッピングは回路設計の特定の水平または垂直部分だけをマッピングしてもよいとみなす。好ましくは、本実施態様は、回路設計のすべてのレベルを二次元マップ表示にマッピングする。二次元マップは、平坦化偏差の増分を示すグレイスケールまたはカラー・スケールを利用してもよい。グレイスケールまたはカラースケールは、二次元マップに三次元情報を提供する。上記で説明したように、マッピングするためにいくつかのソフトウェアのどれを用いてもよい。ソフトウェア・パッケージは市販品であってもよく、自社独自のものでもよい。
【００４７】
参照番号３１に従って、画素にもとづく平坦化偏差のマップを描いたら、本実施態様では、マップ上に割り当てられた回路設計の別の解析を提供する（すなわち、本発明の請求項では、これはマップを評価するステップを含む）。詳しくは、本実施態様は、平坦化偏差マップ（すなわちトポグラフィー的なマップ）の範囲内で、特定の程度の構造体を有する特定の回路設計が、特定の偏差判定基準限界に適合するかどうかを決定するステップを提供する。
【００４８】
参照番号３２に従って、回路設計が特定の偏差限界に適合するなら、回路設計は合格と判定され、図３に例示されるアルゴリズムは終了する（すなわち停止する）。
【００４９】
参照番号３３に従って、回路設計が特定の偏差限界内になければ、回路設計は不合格と判定され、次に、参照番号３４に従って、回路設計は再設計される。不合格の場合、非限定的にそのような状況下で、平坦化偏差マップを解析した結果、回路設計の特定の区分の平坦化偏差は、回路設計のそれら特定の領域部分の上に配置しようとするフォトレジスト層を感光させるために使用されるフォトリソグラフィー方法の焦点深度と適合しないと判定されることがある。そのような状況下では、回路設計は、利用できる製造能力と適合しないとして不合格とされることがある。そのような再設計では、利用できる製造能力に適合するために変更することができるような回路設計を提供するとよい。
【００５０】
参照番号２９に従って、各画素に対して平坦化偏差を決定するステップは、各画素の回路設計の機械的モデリングを含む。それは、考察される配線レベルすべて（回路設計内の配線レベルの総数より少ないこともある）、ならびに各レベルの中の構成材料の解析を含む。画素内の全平坦化偏差は、各レベルの偏差の和であり、各レベルの偏差は構成材料のレベルの厚さｈ、面積比率ｘｊ、構成材料の硬さすなわちヤング率（Ｅｊ）の関数である。偏差の大きさは、平坦化の間に加えられる押下力（Ｐ）にも影響される。平坦化は、機械平坦化または化学機械研磨（ＣＭＰ）平坦化を含むが、それらに限定されない。特定の画素に対して全偏差δを計算するために用いることができる一般式（すなわちアルゴリズム）は以下で表される。
【数３】
2007193795.tif 000005
【００５１】
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
ＸｉＣｕ＝ｉ番目の配線レベルの中の銅構成材料の面積比率、
Ｘｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料の面積比率、
Ｅｉｊ＝ｉ番目の配線レベルの中のｊ番目の構成材料のヤング率
である。
【００５２】
例示を目的とする簡略化された実施態様では、二つの構成材料だけを考えればよい。半導体後工程（ＢＥＯＬ）回路設計の場合なら、これらは金属化構成材料としての銅と、誘電体構成材料としての低誘電率誘電体とを含めばよい。そのような状況では、上記の式（１）は、以下のように簡略化できる。
【数４】
2007193795.tif 000006
【００５３】
式中、δ＝偏差、
Ｐ＝平坦化押下力、
Ａ＝画素面積、
ｈｉ＝ｉ番目の配線レベルの厚さ、
ＸｉＣｕ＝ｉ番目の配線レベルの中の銅構成材料の面積比率、
ＥＣｕ＝銅構成材料のヤング率、
Ｅｄｉｅｌ＝誘電体構成材料のヤング率
である。
【００５４】
本実施態様を例示するために、多層金属化半導体後工程（ＢＥＯＬ）回路設計の半導体回路設計情報を離散化した。回路設計は、三つの金属化レベルを含み、各レベルの厚さは約１５００オングストロームであった。離散化は、銅金属構成材料（ヤング率１３０ＧＰａ）と低誘電率誘電体構成材料（ヤング率１５ＧＰａ）とを対象とした。銅金属比率のグレイスケール・マップを図４に例示する。暗い区域ほど銅比率の低い区域であり、明るい区域ほど銅比率の高い区域である。
【００５５】
図４の離散化された情報の個別画素の平坦化偏差をさらに解析した。詳細解析は、１００００平方ミクロンの画素面積と、５０キロパスカルの平坦化押下力を仮定した。解析には、上記の式（２）を利用した。
【００５６】
図５は、図４のグレイスケール線図に対応する表面偏差をｎｍ／ＧＰａで例示するグレイスケール線図を示す。予想通り、全体として、明るい区域と暗い区域とが反転し、相補的である。最大偏差は、最も高い誘電体層比率の区域で見られる。
【００５７】
上記開示を参照すれば、本研究の技術思想から逸脱することなく、本発明によるシステムおよび方法の他の実施態様を実施できることは当業者には自明である。例えば、解析されるＢＥＯＬ構築体は、低ｋ誘電体材料中に埋め込まれた銅金属加工技術に限定されず、任意の種類の材料システムに適用することができる。従って、そのような変更は、請求項によって限定される本発明の範囲内にあるものとみなす。
【００５８】
要約すると、本発明の好ましい実施態様は、本発明の限定ではなく本発明の例証となるものである。依然として本発明に従い、さらに添付の請求項と一致する実施態様を提供しながら、本発明の好ましい実施態様による方法、材料、構造物および寸法に修正および変更を施すことができる。
【図面の簡単な説明】
【００５９】
【図１】回路設計の概略断面図を示す。
【図２】図１の回路設計内の金属化比率をグレイスケールで例示する概略断面図を示す。
【図３】本発明による一連のプロセス・ステップを例示するフローチャートを示す。
【図４】回路設計内の離散化された金属比率のグレイスケール・マップを示す。
【図５】図４のグレイスケール・マップに対応する離散化された偏差のグレイスケール・マップを示す。
【図１】
2007193795.tif 000013
【図２】
2007193795.tif 000014
【図３】
2007193795.tif 000015
【図４】
2007193795.tif 000016
【図５】
2007193795.tif 000017