(57)【要約】【課題】本発明は、位相補償に適用される内蔵ＭＯＳキャパシタの占めるチップ面積を小さくすることのでき、コンデンサをＩＣ内に内蔵可能なスイッチング電源の誤差増幅器およびそれを用いたスイッチング電源を提供することを課題とする。【解決手段】誤差増幅回路を構成するオペアンプＯＰ１の出力端子と反転入力端子（−）の間にＭＯＳキャパシタＣ１を設ける。このＭＯＳキャパシタＣ１には、その容量が高い値で飽和するように、参照電圧Ｖｒｅｆと発振器１の出力信号の最小電圧の差を大きくすることにより高いバイアスを加える。これにより、ＭＯＳキャパシタＣ１はチップ面積を大きくしなくても、高い容量が得られ、ＩＣに容易に内蔵することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング電源の出力電圧を参照電圧と比較して、三角波もしくは鋸波と比較するための誤差信号を生成する誤差増幅回路において、
オペアンプと、
前記オペアンプの非反転入力に前記参照電圧を印加する定電圧源と、
前記オペアンプの出力端子と反転入力端子の間に設けられたＭＯＳキャパシタと、
を備えることを特徴とする誤差増幅回路。
【請求項２】
前記反転入力端子に接続される分圧器を更に備えることを特徴とする請求項１に記載の誤差増幅回路。
【請求項３】
前記分圧器は、前記スイッチング電源の出力端子と前記オペアンプの反転入力端子の間に設けられた第１の抵抗器と、前記オペアンプの反転入力端子とＧＮＤの間に設けられた第２の抵抗器を有することを特徴とする請求項２に記載の誤差増幅回路。
【請求項４】
前記分圧器は、前記第１の抵抗および第２の抵抗の接続点と前記オペアンプの反転入力端子の間に第３の抵抗を更に有することを特徴とする請求項３に記載の誤差増幅回路。
【請求項５】
前記三角波もしくは鋸波の最小電圧が前記参照電圧に所定値を加算したものより大きいことを特徴とする請求項１乃至４のいずれか１つに記載の誤差増幅回路。
【請求項６】
前記ＭＯＳキャパシタに直列に接続された第４の抵抗器を更に有することを特徴とする請求項１乃至５のいずれか１つに記載の誤差増幅回路。
【請求項７】
前記スイッチング電源は、ＤＣ−ＤＣコンバータであることを特徴とする請求項１乃至６のいずれか１つに記載の誤差増幅回路。
【請求項８】
スイッチング電源の出力電圧を参照電圧と比較し、これらの値が等しくなるように制御して、前記スイッチング電源の出力電圧を所望の値に安定化させるスイッチング電源であって、
オペアンプと、
前記オペアンプの非反転入力端子に前記参照電圧を印加する定電圧源と、
前記スイッチング電源の出力電圧を分圧して前記オペアンプの反転入力端子に入力する分圧器と、
前記オペアンプの出力と反転入力端子の間に設けられたＭＯＳキャパシタと、
三角波もしくは鋸波の信号を出力する発振器と、
前記発振器の出力と前記のオペアンプの出力を比較するコンパレータと、
前記コンパレータの出力に基づいてＯＮ／ＯＦＦを切り換えるスイッチング回路と、
前記スイッチング回路の出力電圧を平滑化する平滑化回路と
を備えることを特徴とするスイッチング電源。
【請求項９】
前記三角波もしくは鋸波の最小電圧が前記参照電圧に所定値を加算したものより大きいことを特徴とする請求項９に記載のスイッチング電源。
【請求項１０】
前記スイッチング電源は、ＤＣ−ＤＣコンバータであることを特徴とする請求項９または１０に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源に用いられる誤差増幅回路およびそれを用いたスイッチング電源に関する。
【背景技術】
【０００２】
図７に一般的な同期整流方式のスイッチング電源の概略を示す。
同図の構成は降圧型ＤＣ−ＤＣコンバータとして構成した場合の例で、一般的な同期整流方式の降圧型ＤＣ−ＤＣコンバータでは、スイッチング素子として動作するＭＯＳＦＥＴと同期整流素子として動作するＭＯＳＦＥＴをオン／オフさせることで矩形波を生成し、この矩形波をリアクトルとコンデンサで構成されたローパスフィルタを通過させることで平滑化して、平均化された直流電圧として出力する。ここでスイッチング素子のオン／オフ比率を制御することで、所望の出力電圧が得られる。
【０００３】
図７の回路は、誤差増幅回路を構成するオペアンプＯＰ１１、三角波や鋸波といった電圧比較用信号を生成する発振回路１０１および誤差増幅回路の出力電圧と発振回路１１の出力電圧を比較するＰＷＭコンパレータとなるオペアンプＯＰ１２を備え、また誤差増幅回路を構成するオペアンプＯＰ１１の反転入力端子（−）は抵抗Ｒａを介してＤＣ−ＤＣコンバータの出力端子となるローパスフィルタを構成するリアクトルＬ１１とコンデンサＣ１２が接続部分である出力端子ＯＵＴと接続される。
【０００４】
オペアンプＯＰ１１の非反転入力端子（＋）には定電圧源１０４により参照電圧Ｖｒｅｆが印加される。また誤差増幅回路の出力（オペアンプＯＰ１１の出力）はオペアンプＯＰ１２に接続され、オペアンプＯＰ１２にて発振回路１０１で生成された電圧比較用信号と比較される。
【０００５】
オペアンプＯＰ１２からは、誤差増幅回路の出力に応じたデューティー比の矩形波が出力される。ＰＷＭコンパレータとなるオペアンプＯＰ１２の出力を、ドライバ１０２を介して、スイッチング素子Ｔｒ１１および同期整流素子Ｔｒ１２のゲートに接続することで、スイッチング素子Ｔｒ１１のオンオフ比率を変化させ、ＤＣ−ＤＣコンバータの出力電圧が所望の値に安定化する制御を行う。
【０００６】
更に誤差増幅回路のオペアンプＯＰ１１には反転入力端子（−）と出力端子の間にコンデンサＣ１１を接続し、反転入力端子（−）とＤＣ−ＤＣコンバータの出力端子間の抵抗Ｒａと併せて積分器となる制御回路を構成する。
【０００７】
この図７に示したようなスイッチング電源では、誤差増幅回路、発振回路およびＰＷＭコンパレータといった制御回路は、１チップのＩＣに集積されたものが使用される。最近ではドライバやスイッチング素子、同期整流素子も制御回路と１チップ化されたものが主流である。
【０００８】
ＩＣに集積する上で、チップ面積を縮小する観点から上記した誤差増幅回路を構成する抵抗やコンデンサの定数は小さいことが望ましい。
例えば、位相補償に用いるコンデンサをＩＣに内蔵するものについては、ＭＯＳキャパシタをシリーズレギュレータの制御ＩＣに内蔵させるものが特許文献１に開示されているが、スイッチング電源に関しては一般に知られていない。
【特許文献１】特開平１１−３３８５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら誤差増幅回路を用いたスイッチング電源において、誤差増幅回路を構成する抵抗およびコンデンサの定数が小さすぎると、発振を引き起こしてしまう。
そこでコンデンサおよび抵抗の定数は十分に大きくする必要があるが、定数の大きなコンデンサや抵抗を設けるためには大きなチップ面積を要するので、これをＩＣに内蔵するとＩＣ全体のチップ面積が大きくなってしまう。従ってチップ面積を縮小するために、誤差増幅回路に用いる抵抗およびコンデンサは、ＩＣには集積せずにＩＣ外部に接続する方法が用いられるが、この場合、誤差増幅回路の反転入力端子と出力端子をＩＣの外部端子とする必要があり、ＩＣの端子数増加、回路の部品点数の増加という欠点を有する。
【００１０】
また特許文献１に開示されているＭＯＳキャパシタを位相補償用コンデンサとしてＩＣに内蔵する構成は、シリーズレギュレータ特有の回路に即したもので、スイッチング電源には転用できない。
【００１１】
また、特許文献１に開示されているものは、ＭＯＳキャパシタの両端に印加される電圧をできるだけ小さなものにする方向を基本にしているが、印加電圧を小さくするとＭＯＳキャパシタの電圧依存性においては容量値を小さくする方向となる。
【００１２】
本発明は、位相補償に適用されるコンデンサを内蔵ＭＯＳキャパシタとし、さらにその占めるチップ面積を小さくすることができ、コンデンサをＩＣ内に内蔵可能なスイッチング電源の誤差増幅器およびそれを用いたスイッチング電源を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明によるスイッチング電源は、誤差増幅回路がスイッチング電源の出力電圧を参照電圧と比較して誤差信号を生成し、誤差信号と三角波もしくは鋸波との比較結果に基づきスイッチング制御を行うことにより、前記スイッチング電源の出力電圧を所望の値に安定化させることを前提とし、オペアンプ、定電圧源、およびＭＯＳキャパシタを備える。
【００１４】
定電圧源は、前記オペアンプの非反転入力に前記参照電圧を印加する。
ＭＯＳキャパシタは、前記オペアンプの出力と反転入力の間に設けられ、バイアスが印加される。
【００１５】
これにより前記ＭＯＳキャパシタは、大きなチップ面積を要さなくても高い静電容量を有することができる。
また前記オペアンプの反転入力に分圧器接続する構成としてもよい。この分圧器は、例えば前記スイッチング電源の出力と前記オペアンプの非反転入力の間に設けられた第１の抵抗器と、前記オペアンプの非反転入力とＧＮＤの間に設けられた第２の抵抗器を有する。更には前記第１の抵抗および第２の抵抗の接続点と前記オペアンプの非反転入力の間に第３の抵抗を有する構成としてもよい。
【００１６】
また前記バイアスは、前記三角波もしくは鋸波の最小電圧が前記参照電圧に所定値を加算したものより大きくすることにより前記ＭＯＳキャパシタの静電容量を高い値で略飽和させる大きさにするとよい。
【００１７】
更には前記ＭＯＳキャパシタに直列に第４の抵抗器を接続する構成としてもよい。
前記スイッチング電源は、ＤＣ−ＤＣコンバータとして構成してもよい。
また本発明は、誤差増幅回路を用い、スイッチング電源の出力電圧を参照電圧と比較し、これらの値が等しくなるように制御して、前記スイッチング電源の出力電圧を所望の値に安定化させるスイッチング電源もその範囲に含む。
【００１８】
このスイッチング電源は、オペアンプと、前記オペアンプの非反転入力に前記参照電圧を印加する定電圧源と、前記スイッチング電源の出力電圧を分圧して前記オペアンプの反転入力に入力する分圧器と、前記オペアンプの出力と反転入力の間に設けられたＭＯＳキャパシタと、三角波もしくは鋸波の信号を出力する発振器と、前記発振器の出力と前記第１のオペアンプの出力を比較するコンパレータと、前記コンパレータの出力に基づいてＯＮ／ＯＦＦを切り換えるスイッチング回路と、前記スイッチング回路の出力電圧を平滑化する平滑化回路とを備える。
【００１９】
前記三角波もしくは鋸波の最小電圧が前記参照電圧に所定値を加算したものより大きいとよい。
またこのスイッチング電源は、ＤＣ−ＤＣコンバータとして構成してもよい。
【発明の効果】
【００２０】
本発明によれば、スイッチング電源に用いられる誤差増幅回路において、反転入力端子と出力端子間に接続されるコンデンサを、ＩＣチップの面積を大幅に増加させることなくＭＯＳキャパシタとしてＩＣ内に集積することができる。また、ＩＣの端子数や外付け部品の削減することができる。
【発明を実施するための最良の形態】
【００２１】
図１に本実施形態におけるスイッチング電源の構成例を示す。
なお図１は、ＤＣ−ＤＣコンバータとして構成した場合を例として示しているが、本実施形態のスイッチング電源は、ＤＣ−ＤＣコンバータに限るものではなく、例えばＡＣ−ＤＣコンバータとして構成しても良い。
【００２２】
同図に示す構成では、誤差増幅回路を構成するオペアンプＯＰ１の非反転入力端子（＋）には定電圧源４によって基準電圧Ｖｒｅｆが加わり、反転入力端子（−）には分圧器を介してスイッチング電源の出力ＯＵＴが帰還入力されている。またオペアンプＯＰ１の出力と反転入力端子（−）の間にＭＯＳキャパシタＣ１を設け、ＭＯＳキャパシタのポリシリコン側の端子をオペアンプＯＰ１の出力端子と、また拡散側端子を反転入力端子（−）と接続している。そしてオペアンプＯＰ１、キャパシタＣ１および分圧器を構成する抵抗Ｒａによって、積分回路を構成し、オペアンプＯＰ１１のゲインが無限でないことに起因するオフセットを除去することにより、ＤＣ−ＤＣコンバータの出力電圧を精度よく安定化させる。
【００２３】
分圧器は、抵抗ＲａおよびＲｂから構成され、抵抗ＲａとＲｂの接続点がオペアンプＯＰ１の反転入力端子に接続されている。
誤差度増幅回路を構成するＯＰ１の出力は、比較器となっているオペアンプ２の非反転入力端子（＋）に入力されている。またオペアンプ２の反転入力端子（−）には、発振回路１が接続されている。発振回路１は、一定周期の三角波を出力し、比較器であるオペアンプ２は、誤差増幅回路の出力（オペアンプＯＰ１の出力）と発振回路１からの三角波の大小を比較し、比較結果をドライバ２に出力する。
【００２４】
ドライバ２はスイッチング素子Ｔｒ１および同期整流素子Ｔｒ２のゲートをドライブするための信号を生成するため、オペアンプＯＰ２の出力を増幅する。スイッチング素子Ｔｒ１および同期整流素子Ｔｒ２は、Ｐ−チャネル（ＴＲ１）とＮ−チャネル（Ｔｒ２）のＭＯＳＦＥＴである。スイッチング素子Ｔｒ１および同期整流素子Ｔｒ２は、ゲートにオペアンプＯＰ２の出力が入力され、ドレインを互いに接続して出力とし、ソースを電源に接続してプルアップ（Ｔｒ１）もしくはＧＮＤ（接地）に接続してプルダウン（Ｔｒ２）する構成となっている。
【００２５】
スイッチング素子Ｔｒ１および同期整流素子Ｔｒ２からの出力は、リアクトルＬ１に入力され、リアクトルＬ１とコンデンサＣ１によって構成されるローパスフィルタによって平滑化されて、負荷７への出力電圧となる。
【００２６】
図１のスイッチング電源は、ローパスフィルタを構成するリアクトルＬ１とコンデンサＣ１の接続点である出力端子ＯＵＴの出力電圧が、抵抗ＲａとＲｂにより分圧されて誤差増幅回路を構成するオペアンプＯＰ１の反転入力端子（−）にフィードバック入力され、非反転入力端子（＋）に印加されている基準電圧Ｖｒｅｆと比較することによってＤＣ−ＤＣコンバータの出力電圧を制御する。なお本例では基準電圧Ｖｒｅｆの値を０．６Ｖとする。
【００２７】
このような構成において、ＭＯＳキャパシタＣ１をＩＣに集積するためには、ＭＯＳキャパシタＣ１を小面積で高容量のコンデンサとする必要がある。
図２は、ＭＯＳキャパシタの構造を示す図である。
【００２８】
図２に示すように、ＭＯＳキャパシタは、ポリシリコン１１、酸化膜１２、ｎ−ｗｅｌｌ１３およびｐ−ｓｕｂｓｔｒａｔｅ（ｐ基板）１４の積層構造となっており、酸化膜１２を絶縁膜とし、ポリシリコン１１に設けたポリシリコン側端子１５とｎ−ｗｅｌｌ１３に設けた拡散側端子１６を電極とする。なお基板側端子１７は、ＧＮＤに設置される。このＭＯＳキャパシタは酸化膜１２部分の静電容量に加えて、ポリシリコン側端子１５に電圧を印加することで形成される空乏層による静電容量を持っている。
【００２９】
空乏層はポリシリコン側端子１５と拡散側端子１６の間に印加するゲート電圧によって厚みが変化することから、この空乏層による静電容量は図３に示すような電圧依存性を持つことがよく知られている。
【００３０】
図３を見ると、バイアスを印加しない場合は容量係数（最大容量値に対する各印加電圧における容量値の比率）が０．４であり、バイアスを十分に印加した場合に比べて容量値が半分以下となる。よってＭＯＳキャパシタは、低いバイアスで使用する場合には、所望の容量を得るためにチップサイズを大きくする必要があり、ＩＣに集積することが困難となる。
【００３１】
一方、ＭＯＳキャパシタではなくポリシリコンで平行平板を形成したコンデンサを用いることによって、上述した電圧依存性を軽減させる方法があるが、この場合は、ＭＯＳキャパシタに比べて単位面積あたりの容量値が低いため、所望の容量を実現するにはやはりチップ面積が増大してしまう。
【００３２】
本実施形態では、この点に対処するため、ＭＯＳキャパシタに高いバイアスを印加した状態で誤差増幅回路に用いる。
図３に示したようにＭＯＳキャパシタの容量値は、印加電圧に対する依存性を持ち、高いバイアスを印加すれば、ポリシリコンの平行平板型コンデンサに比べて高い容量値を得ることができる。この高いバイアスを加えた状態で使用することができれば、コンデンサ面積を増大させることがなく高い容量を持つことができ、ＩＣへの集積が可能もしくは容易となる。
【００３３】
図１の誤差増幅回路の場合、オペアンプＯＰ１の反転入力端子（−）と出力端子の間にＭＯＳキャパシタＣ１を接続するため、この端子間に十分な電位差を設定することが必要である。反転入力端子（−）の電圧は、オペアンプＯＰ１の入力オフセットをゼロと仮定すると仮想短絡により非反転入力端子（＋）に印加する参照電圧Ｖｒｅｆが現れる。そのため、出力端子電圧はこの参照電圧Ｖｒｅｆよりも十分に高くする必要がある。
【００３４】
例えばＭＯＳキャパシタＣ１が図３の特性を示すものとし、オペアンプＯＰ１の出力端子にＭＯＳキャパシタＣ１のポリシリコン側端子１５を接続し、ＭＯＳキャパシタの拡散側端子１６をオペアンプＯＰ１の反転入力端子（−）に接続する構成とした場合、オペアンプＯＰ１の出力端子の電圧は参照電圧Ｖｒｅｆよりも０．７Ｖ以上高くすれば、図３においてＭＯＳキャパシタＣ１の容量係数は０．９以上となり、ほぼ静電容量が飽和した状態と見ることができるので、十分な容量値の状態で使用できることが分かる。
【００３５】
スイッチング電源における発振回路１の出力は、三角波や鋸波などの電圧比較用信号であり、これはＰＷＭコンパレータとなるオペアンプＯＰ２によって誤差増幅回路から出力される誤差信号と比較され、比較結果によりスイッチング電源の出力電圧を制御することから、正常に制御が行われている動作状態では誤差増幅回路の出力である誤差信号は電圧比較用信号の振幅範囲で変動する。
【００３６】
そこでＭＯＳキャパシタの両端電圧を容量値を飽和させる飽和電圧以上にするためには、電圧比較用信号の最小電圧（下限値）はオペアンプＯＰ１の非反転入力端子（＋）に印加される電圧（Ｖｒｅｆ）と前記飽和電圧を加算した電圧以上とすればよい。
【００３７】
ＭＯＳキャパシタＣ１に加えるバイアスを０．７Ｖ以上とするという条件から、オペアンプＯＰ１の出力端子電圧が１．３Ｖ以上あれば、常にＭＯＳキャパシタＣ１は高い容量で使用できる。そのためにオペアンプＯＰ２をＰＷＭコンパレータとして、誤差増幅回路より出力される誤差信号と比較する電圧比較用信号の最小電圧を１．３Ｖとすればよい。
オペアンプＯＰ１の出力である誤差信号は、オペアンプＯＰ２によって電圧比較信号と比較される。ここでの電圧比較用信号は、発振回路１の出力電圧を用いる。図４に電圧波形を示すように発振回路１の出力は三角波とし、その最小電圧は０．１Ｖのマージンをとり、１．４Ｖに設定する。また発振回路１の出力である三角波の振幅は、ＭＯＳキャパシタＣ１の適用に関わらず任意でよいが、ここでは制御のし易さを考慮して、振幅幅を０．６Ｖとし、三角波の最大電圧を２．０Ｖとする。
【００３８】
図４の誤差増幅回路出力は、スイッチング電源の出力ＯＵＴの電圧Ｖｏｕｔが、リアクトルＬ１とコンデンサＣ１によって構成されるローパスフィルタによって平滑化され、ほぼ一定値となっているが、スイッチング素子のスイッチングによりリアクトルＬ１に流れる電流の増減が変わることや負荷電流の変動などにより、１．４Ｖから２．０Ｖの間で僅かに上下変動するほぼ直線的な電圧値となる。
【００３９】
また図４では、発振回路１の出力信号は、１．４Ｖから２．０Ｖの間の三角波となっている。また同図のコンパレータ出力は、ＰＷＭコンパレータであるオペアンプＯＰ２の出力で、この信号によってドライバ２を介してスイッチング素子Ｔｒ１、Ｔｒ２をスイッチングし、更にリアクタンスＬ１とキャパシタＣ１によるローパスフィルタによって平滑化して、所望の直流電圧の出力ＯＵＴを出力する。
【００４０】
またスイッチング電源が制御されて動作している状態では、誤差増幅回路の出力電圧は１．４Ｖから２．０Ｖの範囲で変動することとなり、ＭＯＳキャパシタＣ１には０．８Ｖから１．４Ｖのバイアスが常に印加された状態になるため、十分に高い容量値で、且つ容量値の変動も小さく、安定した制御が可能となる。
【００４１】
これによってスイッチング電源の制御可能範囲内においては、ＭＯＳキャパシタＣ１は、十分に高い容量で使用することができるため、ポリシリコンの平行平板型コンデンサに比べて面積を小さくすることが可能となる。そして面積を小さく出来ることにより、ＭＯＳキャパシタＣ１を制御ＩＣへ集積化することが可能もしくは容易となるため、ＩＣ端子および外付け部品の削減を実現することができる。
【００４２】
なお図１の例はオペアンプＯＰ１の反転入力端子（−）にＲａ、Ｒｂの分圧抵抗を用いているが、図５に示すように分圧抵抗Ｒａ、Ｒｂの接続点と反転入力端子（−）の間に抵抗Ｒｃを設ける構成としても良い。
【００４３】
この図５の回路は、図１と同一の構成要素については同一の符号が付せられており、同図では、図１の回路において抵抗ＲａとＲｂの接続点とオペアンプＯＰ１の反転入力端子（−）の間に抵抗Ｒｃを設けている。そしてこの図７ｂの回路では、抵抗Ｒａ、ＲｂおよびＲｃの値を適宜に設定することにより、積分回路の特性を調整することができる。
【００４４】
また図１のように、オペアンプＯＰ１の反転入力端子と出力端子の間にＭＯＳキャパシタＣ１のみを備える構成ではなく、図６に示すようにキャパシタＣ１と抵抗Ｒ１を直列に接続して設ける構成としてもよい。尚図６の回路においても、図１と同一の構成要素については同一の符号が付せられている。更に図５の抵抗Ｒｃと図６の抵抗Ｒ１を同時に備える構成としてもよい。
【００４５】
さらに上記例では、発振回路１の出力信号を三角波としたが、鋸波を用いても構わない。
【図面の簡単な説明】
【００４６】
【図１】本実施形態におけるスイッチング電源の構成例を示す図である。
【図２】ＭＯＳキャパシタの構造を示す図である。
【図３】ＭＯＳキャパシタの特性例を示す図である。
【図４】本実施形態におけるスイッチング電源の波形例を示す図である。
【図５】本実施形態におけるスイッチング電源の第２の構成例を示す図である。
【図６】本実施形態におけるスイッチング電源の第３の構成例を示す図である。
【図７】一般的な同期整流方式のスイッチング電源の構成例を示す図である。
【符号の説明】
【００４７】
１、１１  発振回路
２、１２  ドライバ
３、１３  負荷
４、１４  定電圧源
ＯＰ１，ＯＰ２，ＯＰ１１，ＯＰ１２  オペアンプ
Ｔｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２  スイッチング素子
Ｒ１，Ｒａ，Ｒｂ,Ｒｃ  抵抗
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２  コンデンサ（キャパシタ）
Ｌ１  リアクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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