(57)【要約】【課題】外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したノイズを高精度に除去する。【解決手段】この半導体集積回路は、入力信号が活性化されているときに、該入力信号をサンプリングするために用いられるサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、従属接続された複数のフリップフロップを含むサンプリング回路であって、入力信号が活性化されているときに、サンプリングクロック信号に同期して初段において該入力信号をサンプリングし、サンプリングによって得られた信号を順に伝播すると共に、該入力信号が非活性化されたときに、フリップフロップの出力信号を非活性化状態に設定することにより、終段のフリップフロップの出力信号に基づいて、内部回路に供給する入力信号を生成するサンプリング回路とを具備する。【選択図】図２
2007251603.tif 000002
【特許請求の範囲】
【請求項１】
外部からクロック信号と非同期に入力信号が入力され、該入力信号をバッファして出力する入力回路と、
前記入力回路から出力される入力信号が活性化されているときに、該入力信号をサンプリングするために用いられるサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、
従属接続された複数のフリップフロップを含むサンプリング回路であって、前記入力回路から出力される入力信号が活性化されているときに、前記サンプリングクロック信号生成回路によって生成されるサンプリングクロック信号に同期して、初段のフリップフロップにおいて該入力信号をサンプリングし、サンプリングによって得られた信号を前記複数のフリップフロップにおいて順に伝播すると共に、該入力信号が非活性化されたときに、前記複数のフリップフロップの出力信号を非活性化状態に設定することにより、終段のフリップフロップの出力信号に基づいて、内部回路に供給する入力信号を生成する前記サンプリング回路と、
を具備する半導体集積回路。
【請求項２】
前記サンプリング回路が、入力信号が負論理である場合に、前記入力回路から出力される入力信号と終段のフリップフロップの出力信号との論理和を求めることにより、内部回路に供給する入力信号を生成し、入力信号が正論理である場合に、前記入力回路から出力される入力信号と終段のフリップフロップの出力信号との論理積を求めることにより、内部回路に供給する入力信号を生成する論理回路をさらに含む、請求項１記載の半導体集積回路。
【請求項３】
前記サンプリングクロック信号生成回路が、
発振動作を行うことにより発振信号を生成するリングオシレータと、
前記リングオシレータによって生成された発振信号を所望の分周比で分周することによりサンプリングクロック信号を生成する分周回路と、
を含む、請求項１又は２記載の半導体集積回路。
【請求項４】
外部からクロック信号と非同期に複数の入力信号がそれぞれ入力される複数の前記入力回路と、
前記複数の入力回路からそれぞれ出力される複数の入力信号に基づいて、内部回路に供給する複数の入力信号をそれぞれ生成する複数の前記サンプリング回路と、
を具備する請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記サンプリング回路が、外部から入力される入力信号が正論理であるか負論理であるかによって異なるレベルを有する活性化レベル切換信号に従って前記複数のフリップフロップの動作を変更する論理回路をさらに含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項６】
前記サンプリング回路から内部回路に供給する入力信号が非活性化されたときに、前記サンプリングクロック信号生成回路の動作を停止させる請求項１〜３のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＣＵ（Micro Controller Unit：マイクロ・コントローラ・ユニット）の外部リセット信号、又は、特定の活性化レベルを有する入力信号に混入したノイズを除去するノイズ除去回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
一般に、電子機器においては、電源ラインや信号ラインにノイズが発生し、ノイズの影響によって、電子機器に搭載されている半導体集積回路が誤動作するという問題がある。特に、半導体集積回路のリセット端子にノイズが印加されて半導体集積回路が誤動作すると、内部回路が初期化されてしまうので、電子機器に大きな支障が生じてしまう。
【０００３】
例えば、音声又は映像機器等の電子機器に使用されているＭＣＵには、演算処理を行うＣＰＵ（Central Processing Unit：中央演算処理装置）と、プログラムやデータを格納するメモリと、外部回路の制御等を行う周辺回路とが搭載されており、電源投入時等に内部回路をリセットするために、外部からリセット信号が入力されるリセット端子が設けられている。
【０００４】
半導体集積回路の入力端子にノイズが印加され、入力端子が接続されている入出力セルにおいて入力信号の論理レベルが反転しても、内部回路がクロック信号に同期して動作する場合には、内部回路の論理動作によってノイズの影響を排除することも可能であるが、リセット信号や割り込み信号等に対しては、内部回路がクロック信号と非同期に動作するので、そのような信号の論理レベルがノイズによって反転すると、ノイズの影響が内部回路に伝播して半導体集積回路が誤動作してしまうという問題がある。
【０００５】
このような問題に対処するために、様々な技術が開発されている。例えば、パルス的ノイズを除去するために、抵抗とコンデンサとによって構成されたアナログフィルタを付加することが行われている。また、リセット信号が正論理の場合には、外部から供給されるリセット信号と、これを遅延させて得られた遅延リセット信号との論理積を求めたり、リセット信号が負論理の場合には、リセット信号と遅延リセット信号との論理和を求めたりすることにより、短期間（１ナノ秒程度）のノイズパルスを除去することができる。しかしながら、パルス幅が大きくなるとノイズを除去できなくなるし、アナログフィルタや遅延回路の面積が大きいのでチップ面積が増加してしまう。
【０００６】
あるいは、クロック信号を用いてリセット信号や割り込み信号をサンプリングするようにすればノイズを除去することもできるが、半導体集積回路が節電モード等の待機状態にあるときには、クロック信号が停止するのでサンプリングを行うことができない。
【０００７】
関連する技術として、下記の特許文献１には、ノイズ除去回路のフィルタリング時間をリングオシレータ及び分周回路を用いて変化させることにより、マイクロプロセッサのリセット信号等に印加されるノイズを除去するノイズ除去回路、及び、これを利用したチップリセット信号発生回路が開示されている。
【０００８】
このチップリセット信号発生回路は、リセットバー信号を入力して第１ノードに反転された信号を出力する第１インバータと、第１ノードの信号に含まれたノイズを除去するため、第１ノードから受信された信号を分周させた信号を第２ノードに出力するノイズ除去部と、第１ノードの信号を反転させて出力する第２インバータと、第１ノードの信号と第２ノードの信号とをＡＮＤ論理演算して出力するＡＮＤゲートと、第２インバータの出力信号をセット信号として、ＡＮＤゲートの出力信号をリセット信号として入力し、出力端子にチップリセット信号を発生するＲＳフリップフロップ回路部とを備えている。
【０００９】
このチップリセット信号発生回路によれば、リセットバー信号に印加されるノイズの期間がフィルタリング時間より小さくなるようにリングオシレータ部及び分周回路部を調節してノイズを除去することにより、ノイズによる誤動作を防止することができる。しかしながら、このチップリセット信号発生回路は、２つの時点におけるリセットバー信号の状態に基づいてチップリセット信号を発生しているに過ぎず、これら２つの時点においてパルスノイズが印加された場合には誤動作する。また、このチップリセット信号発生回路は、ノイズを除去する対象となる入力信号が複数存在する場合には対応していない。
【特許文献１】特開２００２−３１４３８６号公報（第１、４頁、図６）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したパルスノイズ等のノイズを高精度に除去することが可能で、かつ、複数の入力信号にも対応できるノイズ除去回路を実現することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、外部からクロック信号と非同期に入力信号が入力され、該入力信号をバッファして出力する入力回路と、入力回路から出力される入力信号が活性化されているときに、該入力信号をサンプリングするために用いられるサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、従属接続された複数のフリップフロップを含むサンプリング回路であって、入力回路から出力される入力信号が活性化されているときに、サンプリングクロック信号生成回路によって生成されるサンプリングクロック信号に同期して、初段のフリップフロップにおいて該入力信号をサンプリングし、サンプリングによって得られた信号を複数のフリップフロップにおいて順に伝播すると共に、該入力信号が非活性化されたときに、複数のフリップフロップの出力信号を非活性化状態に設定することにより、終段のフリップフロップの出力信号に基づいて、内部回路に供給する入力信号を生成するサンプリング回路とを具備する。
【００１２】
ここで、サンプリング回路が、入力信号が負論理である場合に、入力回路から出力される入力信号と終段のフリップフロップの出力信号との論理和を求めることにより、内部回路に供給する入力信号を生成し、入力信号が正論理である場合に、入力回路から出力される入力信号と終段のフリップフロップの出力信号との論理積を求めることにより、内部回路に供給する入力信号を生成する論理回路をさらに含むようにしても良い。
【００１３】
また、サンプリングクロック信号生成回路が、発振動作を行うことにより発振信号を生成するリングオシレータと、リングオシレータによって生成された発振信号を所望の分周比で分周することによりサンプリングクロック信号を生成する分周回路とを含むようにしても良い。
【００１４】
この半導体集積回路は、外部からクロック信号と非同期に複数の入力信号がそれぞれ入力される複数の入力回路と、複数の入力回路からそれぞれ出力される複数の入力信号に基づいて、内部回路に供給する複数の入力信号をそれぞれ生成する複数のサンプリング回路とを具備するようにしても良い。
【００１５】
さらに、サンプリング回路が、外部から入力される入力信号が正論理であるか負論理であるかによって異なるレベルを有する活性化レベル切換信号に従って複数のフリップフロップの動作を変更する論理回路をさらに含むようにしても良い。
【００１６】
また、この半導体集積回路において、サンプリング回路から内部回路に供給する入力信号が非活性化されたときに、サンプリングクロック信号生成回路の動作を停止させるようにしても良い。
【発明の効果】
【００１７】
本発明によれば、入力信号が非活性化されたときに、入力信号をサンプリングして伝播する複数のフリップフロップの出力信号を非活性化状態に設定することにより、入力信号に混入したパルスノイズ等のノイズを高精度に除去することが可能で、かつ、複数の入力信号にも対応できるノイズ除去回路を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１〜４の実施形態に係る半導体集積回路の概略構成を示すブロック図である。以下の実施形態においては、本発明をＭＣＵ（Micro Controller Unit：マイクロ・コントローラ・ユニット）に適用した例について説明する。
【００１９】
図１に示すように、ＭＣＵ１００は、複数の入出力セルが形成された入出力セル領域１と、ノイズ除去回路２と、内部領域３とを含む１チップ化されたＭＣＵであって、これらの入出力セルに接続された複数の入出力端子を有している。内部領域３は、演算処理を行うＣＰＵ３１と、プログラムやデータを格納するメモリが形成されたメモリ領域３２と、外部回路の制御等を行う周辺回路が形成された周辺回路領域３３とを含んでいる。
【００２０】
実際のレイアウトにおいては、複数の入出力セルがチップの周辺部に形成され、複数の入出力端子がチップの４辺に沿って配置される。なお、複数の入出力端子及び入出力セルは、入力専用と出力専用とに分けて設けられても良いし、入出力兼用として設けられても良い。以下においては、入力専用の入力端子及び入力セルが設けられている場合について説明する。
【００２１】
図２は、本発明の第１の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路の構成例を示す回路図である。ノイズ除去回路２は、サンプリングクロック信号生成回路２０と、サンプリング回路２１とを含んでいる。入力端子（パッド）ＰＤ１には、外部からクロック信号と非同期にリセット信号等の入力信号が入力される。本実施形態においては、負論理（ローアクティブ）の外部入力信号ＳＩＧ１１が入力端子ＰＤ１に入力される場合について説明する。外部入力信号ＳＩＧ１１は、入力セル内に設けられた入力バッファ１１を介して、サンプリングクロック信号生成回路２０及びサンプリング回路２１に入力される。
【００２２】
サンプリングクロック信号生成回路２０は、インバータ２０１と、ＮＡＮＤ回路２０２と、直列接続された複数のバッファ２０３、２０４、２０５、・・・とによって構成される。ＮＡＮＤ回路２０２とバッファ２０３等とは、リングオシレータを構成しており、外部入力信号ＳＩＧ１１がローレベルに活性化されたときに所定の周波数で発振する。これにより、ＮＡＮＤ回路２０２が、サンプリングクロック信号ＳＣＬＫを出力する。
【００２３】
サンプリング回路２１は、複数のＤフリップフロップ２１１〜２１３と、ＯＲ回路２１４とによって構成される。ここでは、３つのフリップフロップを示しているが、フリップフロップの数は２つ以上であれば良く、望ましくは３つ以上とする。バッファ１１から出力される外部入力信号ＳＩＧ１１は、フリップフロップ２１１のデータ入力端子Ｄと、フリップフロップ２１１〜２１３のプリセット端子Ｐと、ＯＲ回路２１４の一方の入力端子とに入力される。また、ＮＡＮＤ回路２０２から出力されるサンプリングクロック信号ＳＣＬＫは、フリップフロップ２１１〜２１３のクロック信号入力端子に入力される。
【００２４】
外部入力信号ＳＩＧ１１がハイレベルに非活性化されている間は、フリップフロップ２１１〜２１３がプリセットされて、フリップフロップ２１１〜２１３の出力はハイレベルとなっている。外部入力信号ＳＩＧ１１がローレベルに活性化されると、サンプリングクロック信号ＳＣＬＫに含まれている第１のパルスの立上がりエッジに同期して、フリップフロップ２１１が、外部入力信号ＳＩＧ１１をサンプリングして、その結果をデータＱ１としてデータ出力端子Ｑから出力する。
【００２５】
サンプリングクロック信号ＳＣＬＫに含まれている第２のパルスの立上がりエッジに同期して、フリップフロップ２１２が、フリップフロップ２１１から出力されたデータＱ１を保持して、その結果をデータＱ２としてデータ出力端子Ｑから出力する。また、フリップフロップ２１１が、外部入力信号ＳＩＧ１１をサンプリングして、その結果を新たなデータＱ１としてデータ出力端子Ｑから出力する。
【００２６】
サンプリングクロック信号ＳＣＬＫに含まれている第３のパルスの立上がりエッジに同期して、フリップフロップ２１３が、フリップフロップ２１２から出力されたデータＱ２を保持して、その結果をデータＱ３としてデータ出力端子Ｑから出力する。同様に、フリップフロップ２１２が、フリップフロップ２１１から出力された新たなデータＱ１を保持して、その結果を新たなデータＱ２としてデータ出力端子Ｑから出力する。また、フリップフロップ２１１が、外部入力信号ＳＩＧ１１をサンプリングして、その結果をさらに新たなデータＱ１としてデータ出力端子Ｑから出力する。
【００２７】
ここで、外部入力信号ＳＩＧ１１が継続的にローレベルに活性化されている場合には、データＱ１〜Ｑ３がローレベルとなるが、外部入力信号ＳＩＧ１１が一瞬でもハイレベルになると、フリップフロップ２１１〜２１３がプリセットされて、データＱ１〜Ｑ３がハイレベルとなる。
【００２８】
フリップフロップ２１３のデータ出力端子Ｑから出力されるデータＱ３は、ＯＲ回路２１４の他方の入力端子に入力される。これにより、ＯＲ回路２１４は、外部入力信号ＳＩＧ１１がローレベルに活性化されていて、かつ、フリップフロップ２１３から出力されるデータＱ３がローレベルであるときに限り、内部入力信号ＳＩＧ１２をローレベルに活性化する。
【００２９】
次に、図２に示すノイズ除去回路の動作について、図２〜図４を参照しながら説明する。
図３は、外部入力信号が活性化された場合の各信号の波形を示すタイミングチャートである。外部入力信号ＳＩＧ１１は、ハイレベルに非活性化された状態から、所定の期間、ローレベルに活性化される。
【００３０】
サンプリングクロック信号生成回路２０において、外部入力信号ＳＩＧ１１がハイレベルに非活性化されているときに、インバータ２０１の出力信号がローレベルとなって、ＮＡＮＤ回路２０２の一方の入力端子に入力される。従って、ＮＡＮＤ回路２０２の出力信号は、ハイレベルに固定されて、クロック信号を形成しない。
【００３１】
外部入力信号ＳＩＧ１１がローレベルに活性化されると、インバータ２０１の出力信号がハイレベルとなって、ＮＡＮＤ回路２０２の一方の入力端子に入力される。ＮＡＮＤ回路２０２の出力信号は、バッファ２０３、２０４、２０５、・・・を介して、ＮＡＮＤ回路２０２の他方の入力端子に入力される。従って、ＮＡＮＤ回路２０２の出力信号は、所定の時間間隔で反転を繰り返し、サンプリングクロック信号ＳＣＬＫを形成する。
【００３２】
その結果、図３に示すように、外部入力信号ＳＩＧ１１がハイレベルに非活性化されているときには、サンプリングクロック信号ＳＣＬＫが発生せずに、外部入力信号ＳＩＧ１１がローレベルに活性化されているときには、サンプリングクロック信号ＳＣＬＫが発生する。図３においては、サンプリングクロック信号ＳＣＬＫの１周期を「Ｔ」で表している。外部入力信号ＳＩＧ１１が、再びハイレベルに非活性化されると、サンプリングクロック信号ＳＣＬＫは停止する。
【００３３】
サンプリング回路２１において、フリップフロップ２１１が、外部入力信号ＳＩＧ１１を入力し、サンプリングクロック信号ＳＣＬＫの立上がりエッジに同期してデータＱ１の状態をローレベルに変移させる。同様に、フリップフロップ２１２が、データＱ１を入力し、サンプリングクロック信号ＳＣＬＫの立上がりエッジに同期してデータＱ２の状態をローレベルに変移させる。また、フリップフロップ２１３が、データＱ２を入力し、サンプリングクロック信号ＳＣＬＫの立上がりエッジに同期してデータＱ３の状態をローレベルに変移させる。
【００３４】
即ち、図３に示すように、データＱ２は、データＱ１よりも１クロック周期Ｔだけ遅れてローレベルに変移する。同様に、データＱ３は、データＱ２よりも１クロック周期Ｔだけ遅れてローレベルに変移する。従って、データＱ３は、外部入力信号ＳＩＧ１１が活性化された直後のサンプリングクロック信号の立上がりエッジから２クロック周期分だけ遅れてローレベルに変移する。
【００３５】
外部入力信号ＳＩＧ１１が再びハイレベルに非活性化されると、フリップフロップ２１１〜２１３のプリセット端子がハイレベルとなるので、フリップフロップ２１１〜２１３は、ハイレベルのデータＱ１〜Ｑ３を出力する。
【００３６】
ＯＲ回路２１４は、外部入力信号ＳＩＧ１１とデータＱ３との論理和を内部入力信号ＳＩＧ１２として出力するので、図３に示すように、内部入力信号ＳＩＧ１２は、外部入力信号ＳＩＧ１１が活性化された直後のサンプリングクロック信号の立上がりエッジから２クロック周期分だけ遅れてローレベルに変移し、外部入力信号ＳＩＧ１１が再び非活性化されるとハイレベルに変移する。
【００３７】
図４は、外部入力信号に短いパルス幅のパルスノイズが混入した場合の各信号の波形を示すタイミングチャートである。ノイズによって外部入力信号ＳＩＧ１１が短い期間ローレベルに変化すると、ＮＡＮＤ回路２０２は、サンプリングクロック信号ＳＣＬＫの出力を開始する。
【００３８】
フリップフロップ２１１は、外部入力信号ＳＩＧ１１を入力し、サンプリングクロック信号ＳＣＬＫの立上がりエッジに同期して、データＱ１の状態をローレベルに変移させる。同様に、フリップフロップ２１２は、データＱ１を入力し、サンプリングクロック信号ＳＣＬＫの立上がりエッジに同期して、データＱ２の状態をローレベルに変移させる。
【００３９】
データＱ２は、データＱ１の変移から１クロック周期Ｔだけ遅れてローレベルに変移する。その直後、外部入力信号ＳＩＧ１１がハイレベルに変移するので、データＱ２はそれと同時にハイレベルに変移し、サンプリングクロック信号ＳＣＬＫも停止する。その結果、データＱ３は、ローレベルに変移せず、ハイレベルを維持する。ＯＲ回路２１４は、外部入力信号ＳＩＧ１１とデータＱ３との論理和を内部入力信号ＳＩＧ１２として出力するので、図４に示すように、内部入力信号ＳＩＧ１２もハイレベルを維持する。即ち、外部入力信号ＳＩＧ１１に混入したノイズは、フィルタリングされて、内部領域３（図１）に伝播しない。
【００４０】
ここで、ノイズをフィルタリングする期間は、サンプリングクロック信号生成回路２０における発振周波数と、サンプリング回路２１におけるフリップフロップの段数とによって調節することができる。サンプリングクロック信号生成回路２０における発振周波数は、直列接続されるバッファの段数によって調節することができる。
【００４１】
また、外部入力信号ＳＩＧ１１が非活性化されているときには、サンプリングクロック信号生成回路２０が発振を停止するので、余分な消費電流の発生を抑えることができる。なお、外部入力信号ＳＩＧ１１が正論理（ハイアクティブ）の場合であっても、それに合わせて論理回路を変更することにより、本実施形態におけるのと同様の効果を奏するノイズ除去回路を実現することができる。
【００４２】
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路の構成例を示す回路図である。第２の実施形態においては、複数の外部入力信号（例として、３つの外部入力信号ＳＩＧ１１〜ＳＩＧ３１を示す）が、ノイズ除去回路５に入力される。ノイズ除去回路５は、サンプリングクロック信号生成回路５０と、複数のサンプリング回路（例として、第１〜第３のサンプリング回路２１ａ〜２１ｃを示す）とを含んでいる。各々のサンプリング回路２１ａ〜２１ｃの構成は、図２に示す第１の実施形態におけるサンプリング回路２１と同一である。
【００４３】
複数の外部入力信号ＳＩＧ１１〜ＳＩＧ３１が、入力端子ＰＤ１〜ＰＤ３及び入力セル内に設けられた入力バッファ１１〜１３をそれぞれ介して、サンプリングクロック信号生成回路５０及び対応するサンプリング回路２１ａ〜２１ｃに入力される。ここで、外部入力信号ＳＩＧ１１は正論理であり、外部入力信号ＳＩＧ２１及びＳＩＧ３１は負論理であるものとする。
【００４４】
サンプリングクロック信号生成回路５０は、負論理の外部入力信号を反転するためのインバータ５０１及び５０２と、３入力のＯＲ回路５０３と、ＮＡＮＤ回路２０２と、バッファ２０３、２０４、２０５、・・・と、分周回路５０４とによって構成されている。ＮＡＮＤ回路２０２とバッファ２０３等とは、図２に示すサンプリングクロック信号生成回路２０におけるのと同様に、リングオシレータを構成している。
【００４５】
ＯＲ回路５０３は、いずれかの外部入力信号が活性化されているときに、サンプリングクロックイネーブル信号ＥＢＬをハイレベルに活性化する。サンプリングクロックイネーブル信号ＥＢＬが活性化されると、ＮＡＮＤ回路２０２とバッファ２０３等とによって構成されるリングオシレータが発振動作を開始する。
【００４６】
リングオシレータから出力される発振信号は分周回路５０４に供給され、分周回路５０４は、発振信号を分周してサンプリングクロック信号ＳＣＬＫを生成する。なお、いずれの外部入力信号も活性化されていないときに分周回路５０４を初期化するために、サンプリングクロックイネーブル信号ＥＢＬを分周回路５０４のリセット端子（負論理）に供給する構成としても良い。
【００４７】
一般に、遅延時間を有する複数のゲートによって構成されるリングオシレータにおいて、発振周波数を小さくして発振信号の周期を大きくするためには、ゲート数を増加させることが行われるが、反面、回路規模が大きくなってしまうという問題がある。そこで、第２の実施形態においては、リングオシレータの後段に分周回路５０４を配置することにより、回路規模をあまり大きくせずに、大きい周期を有するサンプリングクロック信号を得るようにしている。
【００４８】
分周回路５０４から出力されるサンプリングクロック信号ＳＣＬＫは、第１〜３のサンプリング回路２１ａ〜２１ｃに供給される。第１〜３のサンプリング回路２１ａ〜２１ｃは、第１の実施形態において説明したのと同様に、それぞれの外部入力信号ＳＩＧ１１〜ＳＩＧ３１に混入しているノイズを所定の期間においてフィルタリングして、第１〜第３の内部入力信号ＳＩＧ１２〜ＳＩＧ３２をそれぞれ出力する。
【００４９】
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路の構成例を示す回路図である。第３の実施形態においては、外部入力信号が正論理である場合にも負論理である場合にも対応できるようにしている。
【００５０】
ノイズ除去回路６は、サンプリングクロック信号生成回路６０と、サンプリング回路６１とを含んでいる。外部入力信号ＳＩＧ４１が、入力端子ＰＤ１及び入力セル内に設けられた入力バッファ１１を介して、サンプリングクロック信号生成回路６０及びサンプリング回路６１に入力される。
【００５１】
また、活性化レベル切換信号ＡＣＴが、サンプリングクロック信号生成回路６０及びサンプリング回路６１に入力される。活性化レベル切換信号ＡＣＴは、外部入力信号ＳＩＧ４１が非活性化されているときのレベルを表しており、外部入力信号ＳＩＧ４１が正論理（ハイアクティブ）の場合にはローレベルとなり、外部入力信号ＳＩＧ４１が負論理（ローアクティブ）の場合にはハイレベルとなる。
【００５２】
サンプリングクロック信号生成回路６０において、入力バッファ１１から出力される外部入力信号ＳＩＧ４１が、排他的論理和（ＥＯＲ）回路６０１の一方の入力端子に入力され、活性化レベル切換信号ＡＣＴが、ＥＯＲ回路６０１の他方の入力端子に入力されている。ＥＯＲ回路６０１は、外部入力信号ＳＩＧ４１が活性化されたときに、サンプリングクロックイネーブル信号ＥＢＬをハイレベルに活性化する。サンプリングクロック信号生成回路６０の他の構成は、図５に示す第２の実施形態と同一である。
【００５３】
サンプリング回路６１は、ＮＡＮＤ回路６１１と、ＯＲ回路６１２と、Ｄフリップフロップ６１３及び６１４と、ＡＮＤ回路６１５と、ＮＡＮＤ回路６１６とを含んでいる。ＡＮＤ回路６１５は、２つの非反転入力端子と１つの反転入力端子とを有しており、ＮＡＮＤ回路６１６は、２つの反転入力端子と１つの非反転論理出力端子とを有している。
【００５４】
外部入力信号ＳＩＧ４１は、バッファ１１を介して、ＮＡＮＤ回路６１１の一方の入力端子と、ＯＲ回路６１２の一方の入力端子と、フリップフロップ６１３のデータ入力端子と、ＡＮＤ回路６１５の１つの非反転入力端子と、ＮＡＮＤ回路６１６の１つの反転入力端子とに接続されている。
【００５５】
活性化レベル切換信号ＡＣＴは、ＮＡＮＤ回路６１１の他方の入力端子と、ＯＲ回路６１２の他方の入力端子と、ＡＮＤ回路６１５の反転入力端子と、ＮＡＮＤ回路６１６の非反転入力端子とに接続されている。なお、活性化レベル切換信号ＡＣＴは、半導体集積回路の外部からの信号であっても良いし、半導体集積回路の内部で生成される信号であっても良い。
【００５６】
ＮＡＮＤ回路６１１の出力信号は、フリップフロップ６１３及び６１４のプリセット端子Ｐバー（負論理）に入力される。また、ＯＲ回路６１２の出力信号は、フリップフロップ６１３及び６１４のリセット端子Ｒバー（負論理）に入力される。分周回路５０４から出力されるサンプリングクロック信号ＳＣＬＫは、フリップフロップ６１３及び６１４のクロック信号入力端子に接続されている。フリップフロップ６１３から出力されるデータＱ１は、フリップフロップ６１４のデータ入力端子Ｄに入力され、フリップフロップ６１４から出力されるデータＱ２は、ＡＮＤ回路６１５の１つの非反転入力端子とＮＡＮＤ回路６１６の１つの反転入力端子とに入力される。
【００５７】
外部入力信号ＳＩＧ４１が正論理（ハイアクティブ）である場合には、ＡＮＤ回路６１５が第１の内部入力信号ＳＩＧ４２を出力し、この時、ＮＡＮＤ回路６１６は第２の内部入力信号ＳＩＧ５２をハイレベルに固定する。一方、外部入力信号ＳＩＧ４１が負論理（ローアクティブ）である場合には、ＮＡＮＤ回路６１６が第２の内部入力信号ＳＩＧ５２を出力し、この時、ＡＮＤ回路６１５は第１の内部入力信号ＳＩＧ４２をローレベルに固定する。
【００５８】
次に、第３の実施形態におけるノイズ除去回路の動作について説明する。まず、外部入力信号ＳＩＧ４１が正論理（ハイアクティブ）である場合について説明する。
外部入力信号ＳＩＧ４１が正論理（ハイアクティブ）である場合には、活性化レベル切換信号ＡＣＴはローレベルに設定される。ＮＡＮＤ回路６１６の非反転入力端子にローレベルの活性化レベル切換信号ＡＣＴが入力されることによって、第２の内部入力信号ＳＩＧ５２は、ハイレベルに固定される。
【００５９】
外部入力信号ＳＩＧ４１がローレベルからハイレベルに活性化されると、サンプリングクロックイネーブル信号ＥＢＬはハイレベルとなる。従って、サンプリングクロック信号生成回路６０において、リングオシレータが動作して、サンプリングクロック信号ＳＣＬＫが生成される。
【００６０】
また、ＡＮＤ回路６１５の反転入力端子に入力される活性化レベル切換信号ＡＣＴがローレベルであるので、外部入力信号ＳＩＧ４１がハイレベルである間は、フリップフロップ６１３及び６１４を通過した外部入力信号ＳＩＧ４１が、第１の内部入力信号ＳＩＧ４２としてＡＮＤ回路６１５から出力される。外部入力信号ＳＩＧ４１が再度ローレベルになると、フリップフロップ６１３及び６１４がリセットされて、第１の内部入力信号ＳＩＧ４２はローレベルに非活性化される。
【００６１】
次に、外部入力信号ＳＩＧ４１が負論理（ローアクティブ）である場合について説明する。外部入力信号ＳＩＧ４１が負論理（ローアクティブ）である場合には、活性化レベル切換信号ＡＣＴはハイレベルに設定される。ＡＮＤ回路６１５の１つの反転入力端子にハイレベルの活性化レベル切換信号ＡＣＴが入力されることによって、第１の内部入力信号ＳＩＧ４２は、ローレベルに固定される。
【００６２】
外部入力信号ＳＩＧ４１が、ハイレベルからローレベルに活性化されると、サンプリングクロックイネーブル信号ＥＢＬはハイレベルとなる。従って、サンプリングクロック信号生成回路６０において、リングオシレータが動作して、サンプリングクロック信号ＳＣＬＫが生成される。
【００６３】
また、ＮＡＮＤ回路６１６の非反転入力端子に入力される活性化レベル切換信号ＡＣＴがハイレベルであるので、外部入力信号ＳＩＧ４１がローレベルである間は、フリップフロップ６１３及び６１４を通過した外部入力信号ＳＩＧ４１が、第２の内部入力信号ＳＩＧ５２としてＮＡＮＤ回路６１６から出力される。外部入力信号ＳＩＧ４１が再度ハイレベルになると、フリップフロップ６１３及び６１４がプリセットされて、第１の内部入力信号ＳＩＧ４２はハイレベルに非活性化される。
【００６４】
その結果、外部入力信号ＳＩＧ４１にノイズが混入しても、第１の実施形態において説明したのと同様に、所定の期間内に混入したノイズをフィルタリングすることができる。第３の実施形態においては、単一の外部入力信号ＳＩＧ４１がハイレベルで活性化される第１のモードと、ローレベルで活性化される第２のモードとが存在する場合に、活性化レベル切換信号ＡＣＴが供給されることによって、いずれのモードにも対応することが可能である。また、複数のモードにおいて同一のノイズ除去回路を共用することによって、回路規模の拡大を防止することができる。
【００６５】
次に、本発明の第４の実施形態について説明する。
図７は、本発明の第４の実施形態に係る半導体集積回路に内蔵されているノイズ除去回路の構成例を示す回路図である。ノイズ除去回路７は、サンプリングクロック信号生成回路７０と、サンプリング回路２１とを含んでいる。サンプリング回路２１の構成は、図２に示す第１の実施形態におけるのと同一である。負論理（ローアクティブ）の外部入力信号ＳＩＧ１１が、入力端子ＰＤ１及び入力セル内に設けられた入力バッファ１１を介して、サンプリングクロック信号生成回路７０及びサンプリング回路２１に入力される。
【００６６】
サンプリングクロック信号生成回路７０において、入力バッファ１１から出力される外部入力信号ＳＩＧ１１が、ＡＮＤ回路７０１の反転入力端子に入力され、内部入力信号ＳＩＧ１２が、ＡＮＤ回路７０１の非反転入力端子に入力される。サンプリングクロック信号生成回路７０の他の構成は、図２に示す第１の実施形態と同一である。
【００６７】
ＡＮＤ回路７０１の出力は、サンプリングクロックイネーブル信号ＥＢＬとして、ＮＡＮＤ回路２０２の一方の入力端子に入力される。ＮＡＮＤ回路２０２とバッファ２０３、２０４、２０５、・・・とによって構成されるリングオシレータは、サンプリングクロックイネーブル信号ＥＢＬがハイレベルに活性化されると、発振動作を開始する。
【００６８】
次に、第４の実施形態におけるノイズ除去回路の動作について説明する。
外部入力信号ＳＩＧ１１がハイレベルに非活性化されている場合には、クロックイネーブル信号ＥＢＬがローレベルとなり、サンプリングクロック信号ＳＣＬＫは生成されない。また、内部入力信号ＳＩＧ１２は、ハイレベルに非活性化される。
【００６９】
外部入力信号ＳＩＧ１１がハイレベルからローレベルに活性化されると、サンプリングクロックイネーブル信号ＥＢＬがハイレベルとなって、リングオシレータがサンプリングクロック信号ＳＣＬＫを生成する。従って、外部入力信号ＳＩＧ１１が、フリップフロップ２１１〜２１３を順に通過して、内部入力信号ＳＩＧ１２としてＯＲ回路２１４から出力される。
【００７０】
内部入力信号ＳＩＧ１２が、ハイレベルからローレベルに活性化されると、ＡＮＤ回路７０１の出力がローレベルとなって、リングオシレータにおける発振動作が停止し、サンプリングクロック信号ＳＣＬＫが抑止される。このように、第４の実施形態においては、内部入力信号ＳＩＧ１２が非活性化されるタイミングでリングオシレータを停止させる機能を持たせることにより、不要な発振動作による消費電流を低減することができる。
【図面の簡単な説明】
【００７１】
【図１】第１〜４の実施形態に係る半導体集積回路の概略構成を示すブロック図。
【図２】第１の実施形態におけるノイズ除去回路の構成例を示す回路図。
【図３】外部入力信号が活性化された場合の各信号の波形を示すタイミングチャート。
【図４】パルスノイズが混入した場合の各信号の波形を示すタイミングチャート。
【図５】第２の実施形態におけるノイズ除去回路の構成例を示す回路図。
【図６】第３の実施形態におけるノイズ除去回路の構成例を示す回路図。
【図７】第４の実施形態におけるノイズ除去回路の構成例を示す回路図。
【符号の説明】
【００７２】
１  入出力セル領域、  ２、５〜７  ノイズ除去回路、  ３  内部領域、  １１〜１３  入力バッファ、  ２０、５０、６０、７０  サンプリングクロック信号生成回路、  ２１、６１  サンプリング回路、  ２１ａ〜２１ｃ  第１〜３のサンプリング回路、  ３１  ＣＰＵ、  ３２  メモリ領域、  ３３  周辺回路領域、  １００  ＭＣＵ、  ２０１、５０１、５０２  インバータ、  ２０２、６１１、６１６  ＮＡＮＤ回路、  ２０３〜２０５  バッファ、  ２１１〜２１３、６１３、６１４  フリップフロップ、  ２１４、５０３、６１２  ＯＲ回路、  ５０４  分周回路、  ６０１  排他的論理和回路、  ６１５、７０１  ＡＮＤ回路、  ＰＤ１〜ＰＤ３  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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