(57)【要約】      （修正有）【課題】  フローティングゲート間に充填された導電膜の電圧分布を一様にし、各フローティングゲート特性のばらつきを抑制した不揮発性半導体装置。【解決手段】  複数のメモリセルＭＣを有するメモリセル領域１０１と、半導体基板１０の主表面上に形成された第１絶縁膜と、アシストゲートＡＧと、アシストゲートＡＧ間に位置する半導体基板１０の主表面上に形成された複数のフローティングゲートＦＧとアシストゲートＡＧと交差する方向に延在する複数のコントロールゲートＣＧと、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間の充填部１０５Ｂを含む導電膜とを備え、アシストゲートＡＧは、直下に形成される反転層に電圧を印加可能な第１アシストゲートと、直下に形成される反転層に電圧を印加しない第２アシストゲートとを含み、導電膜は、第２アシストゲート上の領域内に、導電膜に電圧を印加可能な電圧印加部１０５Ａを有する。【選択図】        図１
2007059614.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面に形成された複数のメモリセルを有するメモリセル領域と、
前記半導体基板の主表面上に形成された第１絶縁膜と、
前記メモリセル領域内に形成され、前記第１絶縁膜を介して、前記半導体基板の主表面上に形成され、前記半導体基板の主表面に反転層を形成可能な複数のアシストゲートと、
前記アシストゲート間に位置する前記半導体基板の主表面上に、第２絶縁膜を介して形成された複数のフローティングゲートと、
第３絶縁膜を介して、前記フローティングゲート上に形成され、前記アシストゲートと交差する方向に延在する複数のコントロールゲートと、
前記アシストゲートが延在する方向に隣接する前記フローティングゲート間に充填される充填部を含む導電膜と、
を備え、
前記アシストゲートは、直下に形成される前記反転層に電圧を印加可能な第１アシストゲートと、
直下に形成される前記反転層に電圧を印加しない第２アシストゲートとを含み、
前記導電膜は、前記第２アシストゲート上の領域内に、前記導電膜に電圧を印加可能な電圧印加部を有する不揮発性半導体記憶装置。
【請求項２】
前記電圧印加部は、前記第２アシストゲートの延在方向に延び、前記コントロールゲート上に第４絶縁膜を介して形成され、前記充填部を電気的に接続する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電圧印加部上に第５絶縁膜を介して形成された配線層と、
前記配線層と前記電圧印加部とを電気的に接続する接続部とをさらに備えた、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２アシストゲートを前記メモリセル領域の内部に配置した、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２アシストゲートを前記メモリセル領域の端部に配置した、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記導電膜における前記充填部の上面を前記コントロールゲートよりも下方に配置した、請求項１から請求項５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記アシストゲートの側面上に形成された第６絶縁膜をさらに備え、
前記コントロールゲート間に位置する前記第６絶縁膜の前記コントロールゲートが延在する方向の幅は、
前記コントロールゲート下に位置する前記第６絶縁膜の前記コントロールゲートが延在する方向の幅よりも狭い、請求項１から請求項６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板の主表面上に第１絶縁膜を介して、複数のアシストゲートを形成する工程と、
前記アシストゲートの側面上に第２絶縁膜を形成する工程と、
前記アシストゲート上に第３絶縁膜を介して、複数のコントロールゲートを形成する工程と、
前記アシストゲート間であって、前記コントロールゲート下に位置する前記半導体基板の主表面上に複数のフローティングゲートを形成する工程と、
前記第２絶縁膜をエッチングして、該第２絶縁膜の前記半導体基板の主表面と平行な歩行の幅を狭める工程と、
前記アシストゲートおよび前記フローティングゲートを覆うように、前記半導体基板の主表面上に第４絶縁膜を形成する工程と、
前記第４絶縁膜上に導電膜を堆積する工程と、
前記導電膜をエッチングして、前記アシストゲート間および前記フローティングゲート間に前記導電膜を充填する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項９】
前記導電膜をエッチングする工程は、前記フローティングゲート間に位置する前記導電膜の上面が前記コントロールゲートより下方に位置するように前記導電膜をエッチングすると共に、前記フローティングゲート間に充填された前記導電膜間を接続するように前記コントロールゲート上に延びる部分を残す工程を含む、請求項８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、携帯型パーソナルコンピュータや携帯電話機等の小型携帯情報機器に記憶装置として、フラッシュメモリ等の不揮発性半導体記憶装置が用いられており、小型携帯情報機器の小型化に伴って、不揮発性半導体記憶装置の微細化も急速に推進されている。
【０００３】
そして、不揮発性半導体記憶装置の微細化により、フローティングゲート間の間隔が狭くなり、読出しの際に、選択されたフローティングゲートと、選択されたフローティングゲートに隣接するフローティングゲートとの間に形成される容量が大きくなり、隣接するフローティングゲート内に蓄積された電荷量によって、選択されたメモリセルのしきい値電圧が変動するという問題があった。
【０００４】
このようなしきい値電圧が変動するという問題に対して、たとえば、特開２００４−２２８１９号公報に記載された不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置は、素子分離領域により区画された素子領域を有する半導体基板と、素子分離領域上に形成された第１ゲート絶縁膜と、フローティングゲート上に形成されたフローティングゲートと、フローティングゲート上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成されたコントロールゲートとを備え、ゲート幅方向に沿ったフローティングゲートの断面が実質的に凸型形状を有するように構成されている。
【０００５】
また、微細化によりしきい値電圧が変動するという問題に対して、たとえば、特開２００４−２１４５１０号公報に記載された不揮発性半導体記憶装置も提案されている。
【０００６】
この不揮発性半導体記憶装置は、半導体基板と、この半導体基板から突出すると共に、所定間隔で配設された素子分離部と、これら素子分離部間に配置されたフローティングゲートと、素子分離部およびフローティングゲートの上に積層された絶縁膜とを備えている。そして、フローティングゲートの側面は、階段状に形成されており、隣接する浮遊電極相互間の間隔は、半導体基板側よりも基板より離間した側で広くなるようになっている。
【特許文献１】特開２００４−２２８１９号公報
【特許文献２】特開２００４−２１４５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、不揮発性半導体記憶装置の微細化の要請は厳しく、特開２００４−２２８１９号公報に記載された不揮発性半導体記憶装置においても、凸型形状に形成されたフローティングゲート間の間隔が狭くなり、隣接するフローティングゲート間の容量が大きくなり、メモリセルのしきい値電圧の変動を抑制し難という問題があった。さらに、特開２００４−２１４５１０号公報に記載された不揮発性半導体記憶装置においても、微細化に伴い、階段状に形成されたフローティングゲート間同士が近接する。このため、隣接するフローティングゲート間の間隔が狭くなり、メモリセルのしきい値電圧の変動を抑制し難いという問題があった。
【０００８】
そこで、不揮発性半導体記憶装置の微細化によるメモリセルのしきい値電圧の変動を抑制する方法としては、フローティングゲート間に導電膜を充填して、この導電膜に一定電圧を印加する方法が考えられる。
【０００９】
フローティングゲート間に導電膜が充填されると、隣接するフローティングゲート間に容量が形成されずに、充填された導電膜とフローティングゲートとの間に容量が形成される。このため、隣接するフローティングゲート内に蓄積された電位量が変動することにより、選択されたメモリセルのしきい値電圧が変動することを抑制することができる。そして、充填された導電膜を一定電圧に固定することにより、導電膜の電圧の変動によるしきい値電圧が変動を抑制している。
【００１０】
また、導電膜の上面をコントロールゲートより下方に位置させることにより、コントロールゲートと導電膜との間に容量が形成されることを抑制し、コントロールゲートの周囲に形成される寄生容量の増大による駆動能力の低下を防止する。
【００１１】
そして、導電膜に電圧を印加する電圧印加部は、メモリセルが形成された領域より外方に位置する領域に形成されている。電圧印加部をメモリセルが形成された領域内に形成すると、電圧印加部下に位置するフローティングゲートの周囲に形成される寄生容量と、他のフローティングゲートの周囲に形成される寄生容量とに差が生じ、各フローティングゲートの特性にばらつきが生じるためである。
【００１２】
しかし、上記のような導電膜を備えた不揮発性半導体記憶装置においては、導電膜に電圧を印加する電圧印加部は、メモリセルが形成された領域より外方に位置する領域内に形成されるため、電圧印加部からの距離により導電膜に印加される電圧にばらつきが生じやすいという問題があった。
【００１３】
導電膜の位置によって、印加される電圧にばらつきが生じると、導電膜から受ける影響も各フローティングゲートによって変動することになり、位置によって各フローティングゲートの特性にばらつきが生じるという問題があった。
【００１４】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、フローティングゲート間に充填された導電膜に印加される電圧の分布を一様なものとして、各フローティングゲートの特性のばらつきを抑制する不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面に形成された複数のメモリセルを有するメモリセル領域と、半導体基板の主表面上に形成された第１絶縁膜と、メモリセル領域に形成され、第１絶縁膜を介して、半導体基板の主表面上に形成され、半導体基板の主表面に反転層を形成可能な複数のアシストゲートと、アシストゲート間に位置する半導体基板の主表面上に、第２絶縁膜を介して形成された複数のフローティングゲートと、第３絶縁膜を介して、フローティングゲート上に形成され、アシストゲートと交差する方向に延在する複数のコントロールゲートと、アシストゲートが延在する方向に隣接するフローティングゲート間に充填される充填部を含む導電膜と、アシストゲートは、直下に形成される反転層に電圧を印加可能な第１アシストゲートと、直下に形成される反転層に電圧を印加しない第２アシストゲートとを含み、導電膜は、第２アシストゲート上の領域内に、導電膜に電圧を印加可能な電圧印加部を有する。
【００１６】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に第１絶縁膜を介して、複数のアシストゲートを形成する工程と、アシストゲートの側面上に第２絶縁膜を形成する工程と、アシストゲート上に第３絶縁膜を介して、複数のコントロールゲートを形成する工程と、アシストゲート間であって、コントロールゲート下に位置する半導体基板の主表面上に複数のフローティングゲートを形成する工程と、第２絶縁膜をエッチングして、該第２絶縁膜の半導体基板の主表面と平行な歩行の幅を狭める工程と、アシストゲートおよびフローティングゲートを覆うように、半導体基板の主表面上に第３絶縁膜を形成する工程と、第３絶縁膜上に導電膜を堆積する工程と、導電膜をエッチングして、アシストゲート間およびフローティングゲート間に導電膜を充填する工程とを備える。
【発明の効果】
【００１７】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、フローティングゲート間に充填された導電膜の電圧分布を一様なものとすることができ、各フローティングゲートの特性にばらつきが生じることを抑制することができる。
【発明を実施するための最良の形態】
【００１８】
（実施の形態１）
図１から図２４を用いて、本実施の形態１に係る不揮発性半導体記憶装置１００について説明する。図１は、本実施の形態１に係る不揮発性半導体記憶装置１００のメモリセル領域の中央部における平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板１０と、この半導体基板１０の主表面に形成された複数のメモリセルＭＣを有するメモリセル領域１０１と、このメモリセル領域１０１の一方の側辺側に形成された周辺回路領域１０２と、メモリセル領域１０１の他方の側辺側に形成された周辺回路領域１０３とを備えている。周辺回路領域１０２，１０３は、メモリセルＭＣを制御する制御トランジスタＳＴｒ１，ＳＴｒ２を備えている。
【００１９】
半導体基板１０の主表面には、分離領域１１と、この分離領域１１により規定された活性領域１２とが形成されている。そして、活性領域１２は、複数のメモリセルＭＣが位置する領域内に形成された活性領域１２ｂと、周辺回路領域１０２，１０３側から延在し、活性領域１２ｂに接続する帯状の活性領域１２ａとを備えている。
【００２０】
半導体基板１０の主表面上には、絶縁膜１３が形成されている。そして、メモリセル領域１０１内の半導体基板１０の主表面上には、活性領域１２ａ上に形成され、半導体基板１０内に反転層を形成する複数のアシストゲートＡＧと、アシストゲートＡＧ間に位置する半導体基板１０の主表面上に形成された電荷蓄積用のフローティングゲートＦＧと、フローティングゲートＦＧ上に形成され、アシストゲートＡＧと交差する方向に延在する複数のコントロールゲートＣＧとが形成されている。
【００２１】
そして、半導体基板１０の主表面上には、アシストゲートＡＧに電圧を印加するコンタクト部ＣＴ１が接続する幅広部１４を備えたアシストゲートＡＧと、周辺回路領域１０２，１０３側に配置された配線ＬＡに接続されたアシストゲートＡＧとが形成されている。また、アシストゲートＡＧのうち、幅広部１４が周辺回路領域１０３側に形成されたアシストゲートＡＧと、周辺回路領域１０３側に配置された配線ＬＡに接続されるアシストゲートＡＧとにより形成される反転層は、電圧が印加されるとソースとして機能する。
【００２２】
また、アシストゲートＡＧのうち、幅広部１４が周辺回路領域１０２側に形成されたアシストゲートＡＧと、周辺回路領域１０２側に配置された配線ＬＡに接続されたアシストゲートＡＧにより形成される反転層は、電圧が印加されると、ドレインとして機能する。
【００２３】
配線ＬＡは、幅広部１４が形成されたアシストゲートＡＧより周辺回路領域１０２，１０３側に配置されており、この配線ＬＡには、アシストゲートＡＧに電圧を印加するコンタクト部ＣＴ２が複数形成されている。また、配線ＬＡは、メモリセル領域１０１内のうち、メモリセル領域１０１と周辺回路領域１０２，１０３との境界付近に配置されている。
【００２４】
周辺回路領域１０２，１０３内のうち、メモリセル領域１０１との境界付近には、制御トランジスタＳＴｒ１，ＳＴｒ２が活性領域１２ａ上に形成されている。そして、半導体基板１０の主表面上には、制御トランジスタＳＴｒ１，ＳＴｒ２のゲート電極として機能する配線ＬＢが形成されており、この配線ＬＢ上には、配線ＬＢに電圧を印加するコンタクト部ＣＴ３，ＣＴ４が複数形成されている。
【００２５】
コンタクト部ＣＴ３，ＣＴ４に対して、コンタクト部ＣＴ２と反対側に位置する活性領域１２ａの主表面上には、コンタクト部ＣＴ５、ＣＴ６が形成されている。コンタクト部ＣＴ５は、アシストゲートＡＧにより形成された反転層に電圧を印加して、ドレインとして反転層を機能させる。コンタクト部ＣＴ６は、アシストゲートＡＧにより形成された反転層に電圧を印加して、反転層をソースとして機能させる。周辺回路領域１０３内に位置する帯状の活性領域１２ａは、コンタクト部ＣＴ６が形成された活性領域１２ａと、コンタクト部ＣＴ６が形成されていない活性領域１２ａ１，１２ａ２とを含む。
【００２６】
なお、本実施の形態１においては、コンタクト部ＣＴ６が形成されていない活性領域１２ａ１，１２ａ２は、隣接するように配置されているが、隣接するように配置される場合に限られない。これにより、アシストゲートＡＧは、直下に形成される反転層に電圧を印加可能なアシストゲートＡＧと、直下に形成される反転層に電圧を印加しないアシストゲートＡＧａ１，ＡＧａ２を含む。このため、アシストゲートＡＧａ１，ＡＧａ２により形成される反転層は、ソースとして機能しないため、この反転層を用いて、書込み動作等を行なうメモリセルＭＣは、メモリセルとして機能しないものとなっている。
【００２７】
コントロールゲートＣＧのうち、最も周辺回路領域１０２，１０３側に配置されたコントロールゲートＣＧａと、このコントロールゲートＣＧａよりメモリセル領域１０１の中央部側に順次配置された３つのコントロールゲートＣＧａとには、電圧を印加するコンタクト部ＣＴ１４が形成されていない。そして、この電圧が印加されないコントロールゲートＣＧａよりも、メモリセル領域１０１の内部側に配置されたコントロールゲートＣＧには、コンタクト部ＣＴ１４が形成されており、電圧を印加可能となっている。
【００２８】
すなわち、メモリセル領域１０１のうち、周辺回路領域１０２，１０３側の両側辺には、それぞれ４つずつのダミーのコントロールゲートＣＧａが形成されている。そして、このダミーのコントロールゲートＣＧａよりメモリセル領域１０１の内部側に位置するコントロールゲートＣＧは、電圧を印加可能とされている。そして、このダミーのコントロールゲートＣＧａ下に位置するメモリセルＭＣは、メモリセルＭＣとして機能しないものとなっている。
【００２９】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、アシストゲートＡＧ下に位置する半導体基板１０の主表面上には、絶縁膜１３が形成されており、アシストゲートＡＧの上面上には、窒化シリコンからなる絶縁膜２５が形成されている。そして、アシストゲートＡＧおよび絶縁膜２５の側面上には、たとえば、高温酸化膜（ＨＴＯ膜）からなる絶縁膜２１が形成されている。そして、アシストゲートＡＧ間に位置する半導体基板１０の主表面上には、絶縁膜２６を介して、フローティングゲートＦＧが形成されている。
【００３０】
フローティングゲートＦＧは、絶縁膜２１および絶縁膜２５より上方に突出するように形成されている。このフローティングゲートＦＧ上には、所謂ＯＮＯ膜からなる絶縁膜２２を介して、コントロールゲートＣＧが形成されている。コントロールゲートＣＧは、たとえば、ポリシリコンからなる導電膜２３ｂと、たとえば、タングステンシリサイドからなる導電膜２３ａとから構成されている。コントロールゲートＣＧの上面上には、たとえば、ＴＥＯＳ膜等からなる絶縁膜２４が形成されており、この絶縁膜２４の上面上には、ポリシリコン等からなる導電膜１５が形成されている。
【００３１】
図３は、図１のＩＩＩ−ＩＩＩ線における断面図である。この図３に示されるように、絶縁膜２７は、フローティングゲートＦＧおよびコントロールゲートＣＧの側面のうち、アシストゲートＡＧが延在する方向に対抗する側面上を覆おうと共に、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間に位置する半導体基板１０の主表面を、絶縁膜１３を介して覆うように形成されている。そして、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間には、絶縁膜２５を介して、導電膜１５の充填部１０５Ｂが形成されている。
【００３２】
図４は、図１のＩＶ−ＩＶ線における断面図である。この図４に示されるように、絶縁膜２７は、コントロールゲートＣＧ間に位置するアシストゲートＡＧを、絶縁膜２１、２５、２２を介して、覆うように形成されている。そして、アシストゲートＡＧ間およびアシストゲートＡＧ上には、導電膜１５が形成されている。
【００３３】
図５は、図１の平面図の一部を模式的に拡大した平面図である。この図５に示されるように、絶縁膜２１のうち、コントロールゲートＣＧ下に位置する絶縁膜２１のコントロールゲートＣＧが延在する方向の幅は、コントロールゲートＣＧ間に位置する絶縁膜２１のコントロールゲートＣＧが延在する方向の幅より薄く形成されている。
【００３４】
図６は、電圧印加部１０５Ａ近傍の斜視図である。この図６に示されるように、導電膜１５は、各フローティングゲートＦＧ間に充填された充填部１０５Ｂと、コントロールゲートＣＧの上方にまで突出するように形成され、充填部１０５Ｂを電気的に接続するように形成された電圧印加部１０５Ａとを備えている。そして、この電圧印加部１０５Ａの上面上には、コンタクト部ＣＴ１０が形成されている。
【００３５】
図７は、図１より上方からの不揮発性半導体記憶装置１００の平面図である。この図７に示されるように、電圧印加部１０５Ａより上方の領域には、電圧印加部１０５Ａに設けられたコンタクト部ＣＴ１０の上端部に接続する配線Ｍ１と、コンタクトＣＴ１の上端部に接続する配線Ｍ２と、配線ＬＡに電圧を印加するコンタクト部ＣＴ２と接続する配線Ｍ３ａ，Ｍ３ｂと、コンタクト部ＣＴ４と接続する配線Ｍ４ａと、コンタクト部ＣＴ３と接続する配線Ｍ４ｂと、反転層に電圧を印加するコンタクト部ＣＴ５と接続する配線Ｍ５とが設けられている。配線Ｍ１〜Ｍ５は、コントロールゲートＣＧと平行に延在している。
【００３６】
配線Ｍ１は、コンタクト部ＣＴ１０の上端部と接続し、アシストゲートＡＧａ１、ＡＧ２と平行に延在する接続部Ｍａ２と、この接続部Ｍａ２の両端部に配置され、ダミーのコントロールゲートＣＧａ上に配置された配線部Ｍａ１とを備えている。
【００３７】
なお、配線Ｍ４ａは、周辺回路領域１０３内に配置されており、制御トランジスタＳＴｒ１のゲート電極としての配線ＬＢの上方に形成されている。また、配線Ｍ４ｂは、周辺回路領域１０２内に配置されており、制御トランジスタＳＴｒ２のゲート電極としての配線ＬＢの上方に形成されている。さらに、配線Ｍ３ａは、周辺回路領域１０３側に位置するメモリセル領域１０１の側辺部に配置されており、周辺回路領域１０３側に配置された配線ＬＡの上方に形成されている。そして、配線Ｍ３ｂは、周辺回路領域１０２側に位置するメモリセル領域１０１の側辺部に配置されており、周辺回路領域１０２側に配置された配線ＬＡの上方に形成されている。
【００３８】
配線Ｍ３ａの上面のうち、コンタクト部ＣＴ６が形成されていない活性領域１２ａ２と交差する領域には、上方に向け突出するコンタクト部ＣＴ８が形成されている。また、配線Ｍ４ａの上面のうち、コンタクト部ＣＴ６が形成されていない活性領域１２ａ１と交差する領域にも、上方に向けて突出するコンタクト部ＣＴ７が形成されている。
【００３９】
図８は、配線Ｍ１より上方からの不揮発性半導体記憶装置１００の平面図である。この図８に示されるように、配線Ｍ１より上方の領域には、コンタクト部ＣＴ６の上端部と接続する配線Ｍ６が、帯状の活性領域１２ａ上に配置され、アシストゲートＡＧと平行な方向に延在している。そして、コンタクト部ＣＴ６が形成されていない活性領域１２ａ１上には、アシストゲートＡＧａ１と平行な方向に延在する配線Ｍ６ａが配置されている。この配線Ｍ６ａは、配線Ｍ４ａの上面に形成されたコンタクト部ＣＴ７と接続する。
【００４０】
また、活性領域１２ａ２上にも、アシストゲートＡＧａ２と平行な方向に延在する配線Ｍ６ｂが配置されており、この配線Ｍ６ｂは、配線Ｍ３の上面上に形成されたコンタクト部ＣＴ８と接続する。そして、配線Ｍ６ａの上面上には、コンタクト部ＣＴ１１が形成されており、配線Ｍ６ｂの上面にも、コンタクト部ＣＴ１２が形成されている。ここで、配線Ｍ６ａは、コンタクト部ＣＴ７とコンタクト部ＣＴ１１と間以外の領域で断線しており、配線Ｍ６ｂは、コンタクト部ＣＴ８とコンタクト部ＣＴ１２との間以外の領域で断線している。
【００４１】
図９は、図８の一部を拡大した不揮発性半導体記憶装置１００の平面図である。この図９に示されるように、電圧印加部１０５Ａの側辺部は、図１に示す周辺回路領域１０３、１０２に最も近接するダミーのコントロールゲートＣＧａよりメモリセル領域１０１側に配置されている。また、電圧印加部１０５Ａの上辺部と下辺部は、アシストゲートＡＧａ１に隣接するアシストゲートＡＧｂと、アシストゲートＡＧａ２に隣接するアシストゲートＡＧｃとにより挟まれる領域内に位置している。なお、本実施の形態１においては、反転層に電圧が印加されないアシストゲートが２つ隣接するように配置されているが、反転層に電圧が印加されないアシストゲートＡＧが１つの場合には、この電圧が印加されないアシストゲートＡＧの両側に配置されたアシストゲートＡＧｂ，ＡＧｃにより挟まれる領域内に、電圧印加部１０５Ａの上辺部と下辺部が位置するように配置される。
【００４２】
コンタクト部ＣＴ１０は、アシストゲートＡＧｂとアシストゲートＡＧｃとの間に配置されたフローティングゲートＦＧ間に形成されている。なお、本実施の形態１においては、コンタクト部ＣＴ１０は、アシストゲートＡＧａ１と、アシストゲートＡＧａ２との間に形成されたフローティングゲートＦＧ間に形成されている。そして、コンタクト部ＣＴ１０は、アシストゲートＡＧａ１，ＡＧａ２に沿って複数形成されている。
【００４３】
図１０は、配線Ｍ６より上方からの不揮発性半導体記憶装置１００の平面図である。この図１０に示されるように、配線Ｍ６，Ｍ６ａ，Ｍ６ｂ，Ｍ６ｃより上方には、コンタクト部ＣＴ１１と接続し、コントロールゲートＣＧと平行な方向に延在する配線Ｍ７と、コンタクト部ＣＴ１２と接続する配線Ｍ８とが配置されている。この配線Ｍ７と配線Ｍ８は、配線Ｍ２，Ｍ３ａ，Ｍ３ｂ，Ｍ４ａ，Ｍ４ｂより低抵抗なものとされている。そして、図８、図１０において、配線Ｍ６ａは、コンタクト部ＣＴ７とコンタクト部ＣＴ１１とを介して、配線Ｍ４ａと、配線Ｍ７とを接続する接続配線として機能する。また、配線Ｍ６ｂは、コンタクト部ＣＴ８とコンタクト部ＣＴ１２とを介して、配線Ｍ３ａと配線Ｍ８とを接続する接続配線として機能する。
【００４４】
さらに、配線Ｍ４ａ，Ｍ３ａと、配線Ｍ７，Ｍ８とを接続する接続部は、他の領域においても設けられており、配線Ｍ７と、配線Ｍ４ａとが電気的に並列に接続されており、配線Ｍ８と配線Ｍ３ａとが電気的に並列に配置されている。このように、配線Ｍ４ａと配線Ｍ７とが電気的に並列に接続されているため、配線Ｍ４ａの電気的な抵抗が低減されている。同様に、配線Ｍ３ａと配線Ｍ８とが電気的に並列に接続されているため、配線Ｍ３ａの電気的な抵抗が低減されている。
【００４５】
なお、配線Ｍ７と配線Ｍ８とが形成された層内には、周辺回路領域１０３側に配置された配線Ｍ２と電気的に接続され、配線Ｍ２と電気的に並列に接続された配線も形成されており、周辺回路領域１０３側に配置された配線Ｍ２の電気的な抵抗が低減されている。
【００４６】
上記のように構成された不揮発性半導体記憶装置１００の書込み動作について説明する。図１１は、不揮発性半導体記憶装置１００の書込み動作を示す断面図である。この図１１に示すように、書込み動作の際には、選択されたメモリセルＭＣに接続されコントロールゲートＣＧには、たとえば、１５Ｖ程度の電圧が印加され、それ以外のコントロールゲートＣＧには、たとえば、０Ｖの電圧を印加する。
【００４７】
また、選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ１には、たとえば、１Ｖ程度の電圧を印加し、選択されたドレイン形成用のアシストゲートＡＧ２には、たとえば、７Ｖ程度の電圧を印加する。なお、他のアシストゲートＡＧには、０Ｖ程度の電圧を印加する。
【００４８】
これにより、アシストゲートＡＧ１下に位置する半導体基板１０の主表面には、ソースとして機能する反転層４０ａが形成され、アシストゲートＡＧ２下に位置する半導体基板１０の主表面上には、ドレインとして機能する反転層４０ｂが形成される。また、他のアシストゲートＡＧ下に位置する半導体基板１０の主表面上には、反転層が形成されず、選択されたメモリセルと、非選択のメモリセルＭＣとのアイソレーションを行なう。このような状態で、図１に示す配線ＬＢにたとえば、７Ｖ程度の電圧を印加することにより、制御トランジスタＳＴｒ１，ＳＴｒ２をＯＮの状態とする。これにより、反転層４０ａに０Ｖ程度の電圧が印加され、反転層４０ｂに４Ｖ程度の電圧が印加される。そして、反転層４０ｂから反転層４０ａに向けて書込み電流が流れ、絶縁膜２６を介して、選択されたフローティングゲートＦＧ内に電荷が注入される。
【００４９】
このように、書込み動作を行なう際には、電圧印加部１０５Ａには、たとえば、１Ｖ〜２Ｖ程度の電圧を印加する。このように、書込みの際に、電圧印加部１０５Ａに電圧を印加すると、アシストゲートＡＧと充填部１０５Ｂとの間に容量が形成されているため、アシストゲートＡＧにさらに電圧が印加されたのと同様の効果を得ることができる。このため、ソース形成用のアシストゲートＡＧ１およびドレイン形成用のアシストゲートＡＧ２下に位置する半導体基板１０の主表面に良好に反転層４０ａ、４０ｂを形成することができ、確実に選択されたフローティングゲートＦＧ内に電荷を注入することができる。
【００５０】
図１２は、読出し動作における不揮発性半導体記憶装置１００の断面図である。読出し動作では、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧには、たとえば、２Ｖ〜５Ｖ程度の電圧を印加し、他のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。そして、選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ１には、たとえば、５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲートＡＧ２にも、たとえば、５Ｖ程度の電圧が印加される。また、他のアシストゲートＡＧには、０Ｖ程度の電圧を印加する。さらに、図１に示す電圧印加部１０５Ａには、たとえば、１Ｖ〜２Ｖ程度の電圧を印加する。
【００５１】
これにより、ソース形成用のアシストゲートＡＧ１下に位置する半導体基板１０の主表面には、反転層４０ａが形成され、ドレイン形成用のアシストゲートＡＧ２下に位置する半導体基板１０の主表面には、反転層４０ｂが形成される。そして、非選択のアシストゲートＡＧ下の半導体基板１０の主表面に反転層が形成されないようにすることにより、選択されたメモリセルＭＣと、非選択のメモリセルＭＣとのアイソレーションを行なう。なお、導電膜１５には、１Ｖ〜２Ｖ程度の電圧が印加されているため、アシストゲートＡＧ１、ＡＧ２にさらに電圧がかかることになり、良好に反転層４０ａ、４０ｂが形成される。
【００５２】
そして、選択されたフローティングゲートＦＧ内に蓄積された電荷の状態で、選択されたメモリセルＭＣのしきい値電圧が変動するので、反転層４０ａと反転層４０ｂとの間を流れる電流をセンシングすることにより、選択されたメモリセルＭＣの情報を読み出すことができる。
【００５３】
図１３は、消去動作における不揮発性半導体記憶装置１００の断面図である。この図１３に示されるように、選択されたメモリセルＭＣに接続するコントロールゲートＣＧにたとえば、−１６Ｖ程度の電圧を印加し、半導体基板１０にたとえば、正の電圧を印加する。これにより、フローティングゲートＦＧ内に蓄積された電荷が、絶縁膜２６を介して、半導体基板１０内に放出される。なお、図１に示す電圧印加部１０５Ａには、負の電圧を印加することにより、フローティングゲートＦＧ内の電荷が半導体基板１０内に放出されることを促進することができる。
【００５４】
このように、不揮発性半導体記憶装置１００においては、書込み動作等の各動作の際には、配線Ｍ２、Ｍ３ａを介して、アシストゲートＡＧに所望の電圧を印加する。そして、図８に示す配線Ｍ６とコンタクト部ＣＴ６とを介して、形成される反転層に所望の電圧を印加する。さらに、図７に示す配線Ｍ４ａとコンタクト部ＣＴ４を介して、制御トランジスタＳＴｒ１のゲート電極に電圧を印加して、反転層に電圧を印加するかしないかの制御を行なう。
【００５５】
この際、図１０において、配線Ｍ３ａと、配線Ｍ８とが電気的に並列に接続されているため、電気的な抵抗が低減されている。このため、アシストゲートＡＧに印加される電圧が、図示されない電源供給部からの距離により大きく変動することが抑制されている。
【００５６】
また、同様に、配線Ｍ４ａと配線Ｍ７とが電気的に並列に接続されているため、電気的な抵抗が低減されており、制御トランジスタＳＴｒ１のゲート電極に印加される電圧が、電源供給部からの距離により大きく変動することが抑制されている。
【００５７】
このように、配線Ｍ３ａと配線Ｍ７とを電気的に並列に接続する部分と、配線４ａと配線Ｍ８とを電気的に並列に接続する部分とは、メモリセル領域１０１内に複数箇所に形成されており、ソースとして機能する反転層を形成するアシストゲートＡＧや制御トランジスタＳＴｒ１のゲート電極に印加される電圧にばらつきが生じることを抑制している。
【００５８】
ここで、配線Ｍ６同士は、近接しており、配線Ｍ６の駆動は隣接する配線Ｍ６内の電気状態に大きく影響を受けるものとなっている。その一方で、配線Ｍ６ａ，Ｍ６ｂは、他の配線Ｍ６と異なる機能を発揮するため、配線Ｍ６ａ，Ｍ６ｂ内の電気状態と、配線Ｍ６内の電気状態とは、異なるものとなっている。このため、配線Ｍ６ａ，Ｍ６ｂと、配線Ｍ６との間に位置する配線Ｍ６ｃの駆動特性は、配線Ｍ６間に位置する配線Ｍ６の駆動特性と異なるものとなっている。
【００５９】
そのため、配線Ｍ６ｃを介して反転層に印加される電圧は、配線Ｍ６を介して反転層に印加される電圧と異なる場合がある。このため、配線Ｍ６ｃを介して電圧が印加される反転層を用いて、書込みなどの各動作をするメモリセルＭＣの特性は、配線Ｍ６を介して電圧が印加される反転層を用いて、書込みなどの各動作をする他のメモリセルＭＣの特性と異なる場合がある。そこで、本実施の形態１に係る不揮発性半導体記憶装置１００においては、配線Ｍ６ｃを介して電圧が印加される反転層を用いて、各動作を行なうメモリセルＭＣを情報蓄積手段として用いないこととしている。
【００６０】
すなわち、本実施の形態１に係る不揮発性半導体記憶装置１００においては、コンタクト部ＣＴ６が形成されていない活性領域１２ａ１，１２ａ２上に形成される反転層または、配線Ｍ６ｃを介して電圧が印加される反転層に電圧が印加される反転層を用いて各動作を行なうメモリセルＭＣを情報を蓄積する手段としては、用いないこととしている。つまり、配線Ｍ６ｃにより電圧が印加される反転層を形成するアシストゲートＡＧ間に位置する領域内に位置するメモリセルＭＣは、記憶を蓄積する手段として用いられておらず、この領域内に電圧印加部１０５Ａを形成することとしている。
【００６１】
さらに、配線Ｍ３ａと配線Ｍ８とを電気的に並列に接続する部分と、配線Ｍ４と配線Ｍ７とを電気的に並列に接続する部分は、メモリセル領域１０１内に複数箇所形成されているため、情報を蓄積する手段として用いられないメモリセルＭＣが形成された領域がメモリセル領域１０１内に複数箇所形成されている。そして、情報を蓄積する手段として用いられないメモリセルＭＣが形成された領域ごとに電圧印加部１０５Ａと、接続部Ｍａ２と、コンタクト部ＣＴ１０が形成されている。
【００６２】
このようにメモリセル領域１０１内のうち、メモリセルＭＣが機能しない領域内に電圧印加部１０５Ａを形成することにより、メモリセルＭＣとして機能するメモリセルＭＣの周囲に位置する導電膜１５は、いずれもコントロールゲートＣＧより下方に位置しており、メモリセルＭＣ間で電気特性にばらつきが生じることを抑制することができる。特に、電圧印加部１０５Ａをメモリセル領域１０１内に複数箇所に形成されているので、導電膜１５に印加される電圧の分布にばらつきが生じ難くなり、各メモリセルＭＣの位置によって、メモリセルＭＣの特性にばらつきが生じることを抑制することができる。
【００６３】
上記のように構成された不揮発性半導体記憶装置１００の製造方法について、図１４から図２４を用いて説明する。図１４は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。この図１４に示されるように、半導体基板１０にたとえば、Ｐ型の半導体領域を形成した後、熱酸化法により半導体基板１０の主表面上に、酸化シリコンからなる絶縁膜１３を形成する。そして、この絶縁膜１３の上面上に、たとえば、ポリシリコンからなる導電膜を堆積して、この導電膜上に窒化シリコン等からなる絶縁膜２５をたとえば、ＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、フォトリソグラフィ技術と、ドライエッチング法により、導電膜と、絶縁膜２５をパターニングすることにより、半導体基板１０の主表面上にアシストゲートＡＧと、アシストゲートＡＧ上に形成された絶縁膜２５とを形成する。
【００６４】
図１５は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図であり、図１６は、第３工程を示す断面図である。この図１５に示されるように、高温酸化膜（ＨＴＯ膜）２１をＣＶＤ法により堆積して、エッチング技術を用いて、アシストゲートＡＧの側面上および絶縁膜２５の側面上に絶縁膜２１を形成する。そして、図１６に示されるように、アシストゲートＡＧ間に位置する半導体基板１０の主表面上に熱酸化法により絶縁膜２６を形成する。その後、たとえば、ポリシリコンからなる導電膜３０を堆積して、アシストゲートＡＧ間に位置する半導体基板１０の主表面上に絶縁膜２６を介して導電膜３０を形成する。この導電膜３０にエッチングを施して、導電膜３０の上面を絶縁膜２５の上面より下方に位置させる。
【００６５】
図１７は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図である。この図１７に示されるように、絶縁膜２５および絶縁膜２１にドライエッチングを施して、絶縁膜２５および絶縁膜２１の上面を導電膜３０の上面より下方に位置させる。そして、酸化シリコン、窒化シリコン、酸化シリコンからなる絶縁膜２２を、導電膜３０の表面うち、絶縁膜２５、２１より上方に位置する表面を覆うように形成する。
【００６６】
その後、この絶縁膜２２上に、たとえば低抵抗な多結晶シリコンからなる導電膜２３ｂと、たとえばタングステンシリサイド等からなる導電膜２３ａと、ＴＥＯＳ膜等からなる絶縁膜２４とを下層から順にＣＶＤ法等により堆積する。この導電膜２３ａ，２３ｂと絶縁膜２４とにパターニングを施して、コントロールゲートＣＧを形成する。そして、このコントロールゲートＣＧをマスクとして、導電膜３０にパターニングを施して、フローティングゲートＦＧを形成する。
【００６７】
図１８は、上記第４工程におけるコントロールゲートＣＧ間の断面図である。この図１８に示されるように、コントロールゲートＣＧ間に位置する半導体基板１０の主表面上には、アシストゲートＡＧが間隔を隔てて形成されており、アシストゲートＡＧ間に位置する半導体基板１０の主表面は、外方に露出している。
【００６８】
図１９は、上記第４工程におけるアシストゲートＡＧ間の断面図である。この図１９に示されるように、アシストゲートＡＧ間に位置する半導体基板１０の主表面上には、フローティングゲートＦＧが、絶縁膜２６を介して複数形成されており、このフローティングゲートＦＧ間に位置する絶縁膜２６は、外方に露出している。
【００６９】
図２０は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図２０に示されるように、ドライエッチングまたはウエットエッチングを施して、コントロールゲートＣＧ間に位置する絶縁膜２１の半導体基板１０の主表面と平行な方向の幅が小さくなるようにエッチングする。これにより、隣接するアシストゲートＡＧの側面上に形成された絶縁膜２１間の距離が広くなり、アシストゲートＡＧ間の溝のアスペクト比を低減することができる。
【００７０】
図２１は、上記第５工程における不揮発性半導体記憶装置１００の平面図である。この図２１に示されるように、絶縁膜２１のうち、コントロールゲートＣＧ間に位置する絶縁膜２１のコントロールゲートＣＧが延在する方向の幅は、コントロールゲート間ＣＧ間に位置する絶縁膜２１のコントロールゲートＣＧが延在する方向の幅よりも薄く形成される。
【００７１】
図２２は、不揮発性半導体記憶装置１００の製造工程の第６工程におけるコントロールゲート間の断面図であり、図２３は、第６工程におけるアシストゲート間の断面図である。図２２に示されるように、アシストゲートＡＧを覆うように、たとえば、シリコン酸化膜または窒化シリコンからなる絶縁膜２７を堆積する。この際、絶縁膜２１の半導体基板１０の主表面と平行な方向の幅は狭められており、アシストゲートＡＧ間の溝部のアスペクト比は、低減されているため、絶縁膜２７により、アシストゲートＡＧ間が埋め込まれることが抑制されている。
【００７２】
このため、アシストゲートＡＧ間に位置する半導体基板１０の主表面上には、絶縁膜２７により形成された溝部２７ａが形成される。そして、この絶縁膜２７上に導電膜１５を堆積する。この際、導電膜１５は、溝部２７ａ内にも充填される。その後、図１に示す電圧印加部１０５Ａとなる領域にマスクを形成した状態で、導電膜１５にエッチングを施して、フローティングゲートＦＧ間に充填された充填部１０５Ｂを形成すると共に、図１に示された電圧印加部１０５Ａを形成する。その一方で、電圧印加部１０５Ａが形成された領域以外の領域では、図２３に示すように、フローティングゲートＦＧ間に、コントロールゲートＣＧより下方に位置する充填部１０５Ｂが形成される。
【００７３】
図２４は、上記第６工程における不揮発性半導体記憶装置１００の平面図である。この図２４に示されるように、コントロールゲートＣＧ間に位置すると共に、アシストゲートＡＧ間に位置する半導体基板１０の主表面上に充填部１０５Ｂが形成される。これにより、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間に位置する半導体基板１０の主表面上に充填部１０５Ｂが形成される。この際、コントロールゲートＣＧ間に位置する絶縁膜２１の幅が薄くされているため、充填部１０５Ｂが確実に形成され、図２０において、フローティングゲートＦＧ間に充填部１０５Ｂが確実に形成することができる。
【００７４】
このように、フローティングゲートＦＧ間に充填部１０５Ｂを確実に形成することにより、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間に容量が形成され難くなる。このため、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ内の蓄電の状態が変化することにより、メモリセルＭＣのしきい値電圧が変動することを抑制することができる。
【００７５】
（実施の形態２）
図２５から図２７を用いて、本実施の形態２に係る不揮発性半導体記憶装置２００について説明する。図２５は、不揮発性半導体記憶装置２００のメモリセル領域１０１の端部側における平面図である。この図２５に示されるように、コントロールゲートＣＧが延在する方向に対向するメモリセル領域１０１の端部には、形成する反転層に電圧が印加されないダミーのアシストゲートＡＧａが複数形成されている。なお、本実施の形態２においては、メモリセル領域１０１の端部に、周辺回路領域１０２からメモリセル領域１０１に向けて延在する４本のダミーアシストゲートＡＧａと、周辺回路領域１０３からメモリセル領域１０１に向けて延在する４本のダミーのアシストゲートＡＧａとが形成されているが、この本数に限られない。
【００７６】
そして、これらダミーのアシストゲートＡＧａ下に位置する帯状の活性領域１２ａには、形成される反転層に電圧を印加するコンタクト部ＣＴ６が設けられていない。このため、ダミーアシストゲートＡＧａのうち、メモリセル領域１０１の最も端部側に配置されたダミーアシストゲートＡＧａと、最もメモリセル領域１０１の内部側に配置されたダミーアシストゲートＡＧａとの領域内に配置されたメモリセルＭＣは、情報を蓄積する機能を発揮することができないものとなっている。
【００７７】
この最も端部側に配置されたダミーのアシストゲートＡＧａと、最もメモリセル領域１０１の内部側に配置されたダミーのアシストゲートＡＧａとの間に位置する領域内に、電圧印加部１０５Ａが形成されている。そして、この電圧印加部１０５Ａにも、上方に突出するコンタクト部ＣＴ１０が形成されている。
【００７８】
図２６は、電圧印加部１０５Ａより上方からの不揮発性半導体記憶装置２００の平面図である。この図２６に示されるように、電圧印加部１０５Ａより上方の領域には、コンタクト部ＣＴ１０の上端部と接続する配線Ｍ１が配置されている。また、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、配線Ｍ２〜Ｍ５が配置されている。図２７は、配線Ｍ１より上方からの不揮発性半導体記憶装置２００の平面図である。この図２７に示されるように、配線Ｍ６と、配線Ｍ７，Ｍ８とが配置されている。
【００７９】
このように構成された不揮発性半導体記憶装置２００を製造するには、図１４に示す、半導体基板１０の主表面上にアシストゲートＡＧを形成する工程において、半導体基板１０の主表面上に絶縁膜１３を介して、導電膜と絶縁膜２５とを堆積する。そして、絶縁膜２５の上面上にアシストゲートのパターンが形成されたフォトマスクを配置して、アシストゲート形成用のレジストパターンを露光処理により形成する。このアシストゲート形成用のレジストパターンを形成する際に、フォトマスクに形成されたアシストゲートのパターンの中央部を通過する光量と、アシストゲートのパターンの端部を通過する光量とでは、差が生じやすく、端部に位置するレジストパターンは、所望の厚みに形成され難いものとなっている。そこで、フォトマスクに予め、両端部に複数のダミーのアシストゲート用のパターンを形成する。これにより、ダミーのアシストゲート用のレジストパターン間に形成されるアシストゲート用のレジストパターンを良好に形成することができる。また、メモリセル領域１０１となる領域の両端部には、ダミーのアシストゲートＡＧａが形成される。
【００８０】
そして、ダミーのアシストゲートＡＧａが形成された領域内に電圧印加部１０５Ａを形成して、不揮発性半導体記憶装置２００を形成する。なお、上記不揮発性半導体記憶記憶装置２００の製造工程以外の工程は、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様の工程を含む。
【００８１】
上記のようにして製造された不揮発性半導体記憶装置２００は、メモリセル領域１０１内に電圧印加部１０５Ａが形成されているため、メモリセル領域１０１内に形成された充填部１０５Ｂに均一に電圧を印加することができる。さらに、上記実施の形態１に示された電圧印加部１０５Ａと本実施の形態２に示された電圧印加部１０５Ａとを組み合わせることにより、メモリセル領域１０１内の導電膜１５に印加される電圧を均一化することができる。
【００８２】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８３】
本発明は、不揮発性半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【００８４】
【図１】本実施の形態１に係る不揮発性半導体記憶装置のメモリセル領域の中央部における平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図である。
【図４】図１のＩＶ−ＩＶ線における断面図である。
【図５】図１の平面図の一部を模式的に拡大した平面図である。
【図６】電圧印加部近傍の斜視図である。
【図７】図１より上方からの不揮発性半導体記憶装置の平面図である。
【図８】配線より上方からの不揮発性半導体記憶装置の平面図である。
【図９】図８の一部を拡大した不揮発性半導体記憶装置の平面図である。
【図１０】配線より上方からの不揮発性半導体記憶装置の平面図である。
【図１１】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図１２】読出し動作における不揮発性半導体記憶装置の断面図である。
【図１３】消去動作における不揮発性半導体記憶装置の断面図である。
【図１４】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１５】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１８】第４工程におけるコントロールゲート間の断面図である。
【図１９】第４工程におけるアシストゲート間の断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図２１】第５工程における不揮発性半導体記憶装置の平面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第６工程におけるコントロールゲート間の断面図である。
【図２３】第６工程におけるアシストゲート間の断面図である。
【図２４】第６工程における不揮発性半導体記憶装置の平面図である。
【図２５】不揮発性半導体記憶装置のメモリセル領域の端部側における平面図である。
【図２６】電圧印加部より上方からの不揮発性半導体記憶装置の平面図である。
【図２７】配線より上方からの不揮発性半導体記憶装置の平面図である。
【符号の説明】
【００８５】
１０  半導体基板、１１  分離領域、１２  活性領域、１００  不揮発性半導体記憶装置、１０１  メモリセル領域、１０２，１０３  周辺回路領域、ＡＧ  アシストゲート、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、ＬＡ，ＬＢ，Ｍ１，Ｍ２，Ｍ３ａ  配線、Ｍａ１  配線部、Ｍａ２  接続部、ＭＣ  メモリセル。
【図１】
2007059614.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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