(57)【要約】 【課題】  不揮発性メモリに対し不所望に大きなアドレス範囲で一括消去が行われることを防止する。【解決手段】  電気的に書換え可能な不揮発性メモリセルを備えた不揮発性メモリを有する。不揮発性メモリは不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行う。不揮発性メモリは、アドレス入力端子から入力されるアドレス信号（ａ０〜ａｉ）の全ビットに対し上位と下位の入れ換えを選択可能なエンディアン変換回路（２５）を有する。不揮発性メモリのエンディアンとそのアクセス主体のエンディアンとが相違しても、入力アドレス信号の全ビットに対し上位と下位の入れ換えを行えれば、不揮発性メモリとそのアクセス主体との双方でデータ領域に対するアドレス割り当て方向が等しくなる。消去ブロックサイズがアドレスエリアによって相違されても、消去ブロックのアドレスマップは不揮発性メモリとアクセス主体との間で相違しない。【選択図】        図１
2007011938.tif 000002
【特許請求の範囲】
【請求項１】
電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリを有し、
前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行い、
前記不揮発性メモリは、そのアドレス入力端子から入力されるアドレス信号の全ビットに対する論理値反転を選択可能なエンディアン変換回路を有する半導体集積回路。
【請求項２】
電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリを有し、
前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行い、
前記不揮発性メモリのアドレス入力端子から入力されるアドレス信号のうち消去ブロックの最小データ語数を表すのに必要なアドレスビット数分の下位側アドレスよりも上位側の全アドレスビットと、前記不揮発性メモリのアドレス入力端子から入力されるアドレス信号のうち前記不揮発性メモリのデータ入出力端子で入出力される並列データ語数を表すのに必要なアドレスビット数分の下位側アドレスの全アドレスビットとに対する論理値反転を選択可能なエンディアン変換回路を有する半導体集積回路。
【請求項３】
前記不揮発性メモリにおける所定の不揮発性メモリセルは、前記エンディアン変換回路におけるアドレスビットの論理値反転を選択する制御データの記憶領域とされる請求項１又は２記載の半導体集積回路。
【請求項４】
前記不揮発性メモリはリセットの指示に応答して前記制御データを所定の不揮発性メモリセルから読出して前記エンディアン変換回路にセットする請求項３記載の半導体集積回路。
【請求項５】
電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリと、前記不揮発性メモリをアクセス可能なデータ処理ユニットとを有する半導体集積回路であって、
前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行い、
前記データ処理ユニットから前記不揮発性メモリに内部アドレスバスで伝達されるアドレス信号の全ビットに対する論理値反転を選択可能な前記エンディアン変換回路を有する半導体集積回路。
【請求項６】
電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリと、前記不揮発性メモリをアクセス可能なデータ処理ユニットとを有する半導体集積回路であって、
前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行い、
前記データ処理ユニットから前記不揮発性メモリに内部アドレスバスで伝達されるアドレス信号のうち消去ブロックの最小データ語数を表すのに必要なビット数分の下位側アドレスよりも上位側の全アドレスビットと、前記内部アドレスバスで伝達されるアドレス信号のうち前記データ処理ユニットと前記不揮発性メモリとを接続するに内部データバスで伝達される並列データ語数を表すのに必要なビット数分の下位側アドレスの全アドレスビットとに対する論理値反転を選択可能なエンディアン変換回路を有する半導体集積回路。
【請求項７】
前記不揮発性メモリにおける所定の不揮発性メモリセルは、前記エンディアン変換回路におけるアドレスビットの論理値反転を選択する制御データの記憶領域とされる請求項５又は６記載の半導体集積回路。
【請求項８】
前記不揮発性メモリはリセットの指示に応答して前記制御データを所定の不揮発性メモリセルから読出して前記エンディアン変換回路にセットする請求項７記載の半導体集積回路。
【請求項９】
前記不揮発性メモリ又はデータ処理ユニットが前記エンディアン変換回路を有する請求項８記載の半導体装置。
【請求項１０】
半導体基板上に、内部バスと、前記内部バスに結合されたバスマスタモジュール及びバススレーブモジュールとを有する半導体集積回路であって、
前記バスマスタモジュール又はバススレーブモジュールはエンディアン変換回路を有し、
前記エンディアン変換回路は、バススレーブモジュールのデータ領域に対するアドレス割り当てに関し、データ領域の下位側に小さなアドレスを割り当てるリトルエンディアンと、データ領域の下位側に大きなアドレスを割り当てるビッグエンディアンとを選択的に切換え可能にするものである半導体集積回路。
【請求項１１】
前記エンディアン変換回路は、内部バスで伝達されるアドレス信号の全ビットに対する論理値反転を選択可能である請求項１０記載の半導体集積回路。
【請求項１２】
前記エンディアン変換回路は、内部バスで伝達されるアドレス信号のうち、内部バスで伝達される並列データ語数を表すのに必要なアドレスビット数分の下位側アドレスの全アドレスビットの論理値反転を選択可能である請求項１０記載の半導体集積回路。
【請求項１３】
前記バススレーブモジュールは電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリであり、
前記バスマスタモジュールは前記不揮発性メモリをアクセス可能なデータ処理ユニットであり、
前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行い、
前記エンディアン変換回路は、内部バスで伝達されるアドレス信号のうち消去ブロックの最小データ語数を表すのに必要なビット数分の下位側アドレスよりも上位側の全アドレスビットと、内部バスで伝達されるアドレス信号のうち内部バスで伝達される並列データ語数を表すのに必要なビット数分の下位側アドレスの全アドレスビットとの論理値反転を選択可能である請求項１０記載の半導体集積回路。
【請求項１４】
前記不揮発性メモリにおける所定の不揮発性メモリセルは、前記エンディアン変換回路におけるアドレスビットの論理値反転を選択する制御データの記憶領域とされる請求項１３記載の半導体集積回路。
【請求項１５】
前記不揮発性メモリはリセットの指示に応答して前記制御データを所定の不揮発性メモリセルから読出して前記エンディアン変換回路にセットする請求項１４記載の半導体集積回路。
【請求項１６】
ビッグエンディアンとリトルエンディアンが混在した前記バススレーブモジュールとバスマスタモジュールとの中でエンディアンが異なる少数派モジュールが前記エンディアン変換回路を有する請求項１０記載の半導体集積回路。
【請求項１７】
複数の不揮発性メモリセルを備えた不揮発性メモリと、前記不揮発性メモリにアドレスバス及びデータバスを介してアクセス可能な複数の回路モジュールとを有し、
第１の回路モジュールは、前記データバスを介して第１の不揮発性メモリセルへアクセスするために第１アドレス情報を前記アドレスバスに出力し、
第２の回路モジュールは、前記データバスを介して前記第１の不揮発性メモリセルへアクセスするために第２アドレス情報を前記アドレスバスに出力し、
第１状態信号に応じて前記第２アドレス情報を前記第１アドレス情報へ変換し、第２状態信号に応じて変換を行わない制御を行う変換器を有する半導体集積回路。
【請求項１８】
前記第１の回路モジュールは前記第２状態信号を出力し、
前記第２の回路モジュールは前記第１状態信号を出力する請求項１７の半導体集積回路。
【請求項１９】
前記不揮発性メモリは、前記第１アドレス情報の入力に応じて、前記第１アドレス情報に含まれる第１ロウアドレス情報と第１カラムアドレス情報とから前記第１の不揮発性メモリセルを選択する請求項１７の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるエンディアン変換技術に関し、例えばフラッシュメモリと中央処理装置とを備えたデータプロセッサに適用して有効な技術に関する。
【背景技術】
【０００２】
データ領域に対するアドレス割り当てには二通りの態様がある。その一つは、データ領域の下位側に小さなアドレスを割り当てるリトルエンディアン、もう一つはデータ領域の下位側に大きなアドレスを割り当てるビッグエンディアンである。データバス上におけるアドレス下位側からのデータ転送形態を考えれば、例えば複数バイトのデータを複数回に分けてバス上で転送するとき、リトルエンディアンでは順次下位バイトから転送し、ビッグエンディアンでは順次上位バイトから転送することになる。したがって、バスマスタとバススレーブとの間ではエンディアンの認識が一致しなければ誤動作を生ずる。
【０００３】
エンディアンの相違に対して特許文献１に記載の技術は、アドレスの下位２ビットをエンディアンモード信号と排他的論理和演算を行ってバス幅３２ビット以下のデータバス上におけるデータ転送に対してビッグエンディアンとリトルエンディアンの双方に対応可能とするものである。特許文献２はアドレス下位１ビットに対して同様の手段を講ずることが記載される。双方の記載はマルチチップのメモリとＣＰＵを接続するアドレスバスの途中に配置されるエンディアン変換器として位置付けられている。
【０００４】
【特許文献１】特開２００４−３５５４３２号公報
【特許文献２】特開２００１−２６１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者はデータ転送における転送元と転送先におけるエンディアンの整合だけでなく、フラッシュメモリの記憶領域などのデータ領域に対するエンディアンの整合について広く検討した。例えば、フラッシュメモリの記憶領域に対するＣＰＵの論理アドレスの割り当てに対し、フラッシュメモリの物理アドレスマップがビッグエンディアンであるのかリトルエンディアンであるのかによって、ＣＰＵからの同じアクセスアドレスであっても、其れによって指定されるフラッシュメモリの物理エリアが相違することなる。このとき、フラッシュメモリには一括消去単位とされる消去ブロックのサイズがアドレスエリアによって相違されるものがある。そうすると、前記フラッシュメモリの物理アドレスマップのエンディアンが相違するもの同士の間では、消去動作で指定された同じ消去アドレスを含む消去ブロックのサイズが異なる場合がある。これによりエンディアンが相違するＣＰＵとフラッシュメモリの間では、記憶情報の書き換えに際して、不所望に広いアドレス範囲で一括消去が行われる虞がある。その結果として、フラッシュメモリに書き込まれている情報が不所望に消去されてしまう虞がある。逆に、ＣＰＵは広いアドレス範囲について一括消去を行う予定であったところ、フラッシュメモリの狭いアドレス範囲の消去ブロックが消去対象とされ、その結果としてフラッシュメモリに書き込まれている情報が消去されずに残ってしまい、その後のフラッシュメモリへの書き込みが保証されない虞がある。そのため複数回の一括消去動作を行うことが必要となる。
これらの問題に対処するには、データバス上でのエンディアンの整合のようなバス幅に合わせた単なる下位側アドレスビットの論理値反転では足りない。
【０００６】
また、複数の回路モジュールをオンチップさせて半導体集積回路を設計しようとするとき、複数の回路モジュールにおけるエンディアンの相違に対して、エンディアンが相違する少数派回路モジュールに対して、内部データバスのバイト幅を表すのに必要なアドレスビット数分の下位アドレスとの接続をその都度修正して対処することができる。しかしながら、データ転送におけるエンディアン整合のためであっても、そのような対処法では、設計工数や検証工数が増えるばかりでなく、設計部品としての回路モジュールの種類が毎回増え、設計資産としての回路モジュールデータの管理も煩雑になってしまう。
【０００７】
本発明の目的は、不揮発性メモリに対し不所望に大きなアドレス範囲で一括消去が行われることを防止し、又は不所望に狭いアドレス範囲で一括消去が行われ複数回の一括消去動作を行わなければならなくなることを防止することができる半導体集積回路を提供することになる。
【０００８】
本発明の別の目的は、エンディアンの整合のために設計工数や検証工数が増えたり、設計部品としての回路モジュールの種類が増えることを回避するのに資することができる半導体集積回路を提供することにある。
【０００９】
本発明の更に別の目的は、入出力データの並列ビット数に拘らずエンディアンの変更に対応することができる半導体集積回路を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕本発明に係る半導体集積回路（１）は、電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセル（１３）を備えた不揮発性メモリ（４）を有する。前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック（ＥＢ０〜ＥＢ４）単位で行う。前記不揮発性メモリは、そのアドレス入力端子から入力されるアドレス信号の全ビットに対する論理値反転を選択可能なエンディアン変換回路を有する。
【００１３】
上記より、不揮発性メモリのエンディアンとそのアクセス主体のエンディアンとが相違する場合、エンディアン変換回路によって入力アドレス信号の全ビットに対する論理値反転を行えばよい。これにより、不揮発性メモリとそのアクセス主体との双方でデータ領域に対するアドレス割り当て方向が等しくなる。したがって、不揮発性メモリにおいて一括消去単位とされる消去ブロックのサイズがアドレスエリアによって相違されていても、サイズの異なる消去ブロックに対するアドレスマップが不揮発性メモリとそのアクセス主体との間で相違することはない。したがって、不揮発性メモリに対し不所望に大きなアドレス範囲で一括消去が行われることを防止し、又は不所望に狭いアドレス範囲で一括消去が行われ複数回の一括消去動作を行わなければならなくなることを防止することができる。
【００１４】
さらに、複数の回路モジュールをオンチップさせて半導体集積回路を設計しようとするとき、不揮発性メモリが他の回路モジュールのエンディアンと相違する少数派回路モジュールであっても、不揮発性メモリがエンディアン変換回路を保有するから、不揮発性メモリの内部でアドレスの配線パターンを修正してビットの入れ換えを行うことを要しない。不揮発性メモリが保有するエンディアン変換回路に対してアドレス入れ換えの選択を行うだけでよい。エンディアン整合のために設計部品としての不揮発性メモリの種類を増やすことを要しない。
【００１５】
上記では全アドレスビットの論理値反転が可能であるから、下位アドレスで指定する最小データ語を最小消去単位とする場合にも対処することができる。データバス上で複数回に分けて転送されるデータの上位と下位の配置や転送順序もデータバスのビット数に係わらず揃えることができる。
【００１６】
上記において、消去単位の最小サイズとデータバス幅とを考慮してエンディアン変換回路による論理値反転対象のアドレスビット数を最小とする場合には次のようにする。即ち、エンディアン変換回路は、前記不揮発性メモリのアドレス入力端子から入力されるアドレス信号のうち消去ブロックの最小データ語数を表すのに必要なビット数分の下位側アドレスよりも上位側の全アドレスビットと、前記不揮発性メモリのアドレス入力端子から入力されるアドレス信号のうち前記不揮発性メモリのデータ入出力端子で入出力される並列データ語数を表すのに必要なビット数分の下位側アドレスの全アドレスビットとに対する論理値反転を選択可能であればよい。
【００１７】
本発明の一つの具体的な形態として、前記不揮発性メモリにおける所定の不揮発性メモリセルは、前記エンディアン変換回路におけるアドレスビットの論理値反転を選択する制御データの記憶領域とされる。このとき前記不揮発性メモリは、例えばリセットの指示に応答して前記制御データを所定の不揮発性メモリセルから読出して前記エンディアン変換回路にセットすればよい。
【００１８】
またＣＰＵとフラッシュメモリの物理的なエンディアンが一致している場合であっても、ＣＰＵで実行するプログラムの論理的なアドレス空間における消去単位のサイズの割り当てが、フラッシュメモリの物理的な消去単位と異なるような場合にも、フラッシュメモリのアドレス入れ替えを行うために前記エンディアン変換回路を有するようにしても良い。これにより、既存のプログラムの修正をすることなく適切な消去単位の割り当てを行うことが可能となる。
【００１９】
〔２〕本発明の別の観点による半導体集積回路は、電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリと共に、前記不揮発性メモリをアクセス可能なデータ処理ユニットを有する。前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行う。半導体集積回路は、前記データ処理ユニットから前記不揮発性メモリに内部アドレスバスで伝達されるアドレス信号の全ビットに対する論理値反転を選択可能な前記エンディアン変換回路を有する。
【００２０】
上記より、不揮発性メモリのエンディアンとデータ処理ユニットのエンディアンとが相違する場合、エンディアン変換回路によって入力アドレス信号の全ビットに対する論理値反転を行えばよい。これにより、不揮発性メモリとデータ処理ユニットとの双方でデータ領域に対するアドレス割り当て方向が等しくなる。したがって、不揮発性メモリにおいて一括消去単位とされる消去ブロックのサイズがアドレスエリアによって相違されていても、サイズの異なる消去ブロックに対するアドレスマップが不揮発性メモリとデータ処理ユニットとの間で相違することはない。したがって、不揮発性メモリに対し不所望に大きなアドレス範囲で一括消去が行われることを防止することができる。
【００２１】
上記では全アドレスビットの論理値反転が可能であるから、下位アドレスで指定する最小データ語を最小消去単位とする場合にも対処することができる。データバス上で複数回に分けて転送されるデータの上位と下位の配置や転送順序もデータバスのビット数に係わらず揃えることができる。
【００２２】
上記において、消去単位の最小サイズとデータバス幅とを考慮してエンディアン変換回路による論理値反転対象のアドレスビット数を最小とする場合には次のようにする。即ち、エンディアン変換回路は、前記不揮発性メモリのアドレス入力端子から入力されるアドレス信号のうち消去ブロックの最小データ語数を表すのに必要なビット数分の下位側アドレスよりも上位側の全アドレスビットと、前記不揮発性メモリのアドレス入力端子から入力されるアドレス信号のうち前記不揮発性メモリのデータ入出力端子で入出力される並列データ語数を表すのに必要なビット数分の下位側アドレスの全アドレスビットとに対する論理値反転を選択可能であればよい。
【００２３】
本発明の一つの具体的な形態として、前記不揮発性メモリにおける所定の不揮発性メモリセルは、前記エンディアン変換回路におけるアドレスビットの論理値反転を選択する制御データの記憶領域とされる。このとき前記不揮発性メモリは、例えばリセットの指示に応答して前記制御データを所定の不揮発性メモリセルから読出して前記エンディアン変換回路にセットすればよい。
【００２４】
本発明の更に具体的な形態として、前記不揮発性メモリ又はデータ処理ユニットが前記エンディアン変換回路を有する。これにより、複数の回路モジュールをオンチップさせて半導体集積回路を設計しようとするとき、エンディアンが相違する少数派回路モジュールに対して、内部データバスのバイト幅を表すのに必要なビット数分の下位側アドレスを配線パターンの修正によって入れ換えることを要しない。不揮発性メモリ又はデータ処理ユニットが保有するエンディアン変換回路に対してアドレスビットの論理値反転の選択を行うだけでよい。エンディアン整合のために設計部品としての不揮発性メモリ及びデータ処理ユニットの種類を増やすことを要しない。
【００２５】
〔３〕本発明の更に別の観点による半導体集積回路は、半導体基板上に、内部バスと、前記内部バスに結合されたバスマスタモジュール及びバススレーブモジュールとを有する。バスマスタモジュール又はバススレーブモジュールはエンディアン変換回路を有する。このエンディアン変換回路は、バススレーブモジュールのデータ領域に対するアドレス割り当てに関し、データ領域の下位側に小さなアドレスを割り当てるリトルエンディアンと、データ領域の下位側に大きなアドレスを割り当てるビッグエンディアンとを選択的に切換え可能にする。
【００２６】
バスマスタモジュール又はバススレーブモジュールはエンディアン変換回路を有するから、この半導体集積回路を設計しようとするとき、エンディアンが相違する少数派回路モジュールに対して、内部データバスのバイト幅に応じたビット数の下位側アドレスを配線パターンの修正に対して入れ換えることを要しない。不揮発性メモリ又はデータ処理ユニットが保有するエンディアン変換回路に対してエンディアンの切換えを選択するだけでよい。エンディアン整合のために設計部品としてのバスマスタモジュール又はバススレーブモジュールの種類を増やすことを要しない。
【００２７】
本発明の一つの具体的な形態として、前記エンディアン変換回路は、内部バスで伝達されるアドレス信号の全ビットに対する論理値反転を選択可能である。これにより、バスマスタモジュールとバススレーブモジュールとの双方でデータ領域に対するアドレス割り当て方向が等しくなる。
【００２８】
本発明の別の具体的な形態として、前記エンディアン変換回路は、内部バスで伝達されるアドレス信号のうち、内部バスで伝達される並列データ語数を表すのに必要なアドレスビット数分の下位側アドレスの全アドレスビットの論理値反転を選択可能である。内部バスを介して複数回に分けて転送されるデータの上位と下位の順序が逆転する場合にも簡単に対処することができる。
【００２９】
本発明の更に別の具体的な形態として、前記バススレーブモジュールは電気的に記憶情報の書換えが可能にされる複数個の不揮発性メモリセルを備えた不揮発性メモリである。前記バスマスタモジュールは前記不揮発性メモリをアクセス可能なデータ処理ユニットである。前記不揮発性メモリは前記不揮発性メモリセルに対する記憶情報の消去をサイズの異なる消去ブロック単位で行う。前記エンディアン変換回路は、内部バスで伝達されるアドレス信号のうち消去ブロックの最小データ語数を表すのに必要なビット数分の下位側アドレスよりも上位側の全アドレスビットと、内部バスで伝達されるアドレス信号のうち内部バスで伝達される並列データ語数を表すのに必要なビット数分の下位側アドレスの全アドレスビットとに対する論理値反転を選択可能である。これにより、不揮発性メモリにおいて一括消去単位とされる消去ブロックのサイズがアドレスエリアによって相違されていても、サイズの異なる消去ブロックに対するアドレスマップが不揮発性メモリとそのアクセス主体との間で相違することはない。したがって、不揮発性メモリに対し不所望に大きなアドレス範囲で一括消去が行われることを防止することができる。
【００３０】
本発明の更に具体的な形態として、前記不揮発性メモリにおける所定の不揮発性メモリセルは、前記エンディアン変換回路におけるアドレスビットの論理値反転を選択する制御データの記憶領域とされる。このとき、前記不揮発性メモリはリセットの指示に応答して前記制御データを所定の不揮発性メモリセルから読出して前記エンディアン変換回路にセットすればよい。
【００３１】
本発明の更に具体的な形態として、ビッグエンディアンとリトルエンディアンが混在した前記バススレーブモジュールとバスマスタモジュールとの中でエンディアンが異なる少数派モジュールが前記エンディアン変換回路を有する。
【００３２】
〔４〕本発明の更に別の観点による半導体集積回路は、複数の不揮発性メモリセルを備えた不揮発性メモリ（４）と、前記不揮発性メモリにアドレスバス及びデータバスを介してアクセス可能な複数の回路モジュールとを有する。第１の回路モジュール（２）は、前記データバスを介して第１の不揮発性メモリセルへアクセスするために第１アドレス情報を前記アドレスバスに出力する。第２の回路モジュール（３）は、前記データバスを介して前記第１の不揮発性メモリセルへアクセスするために第２アドレス情報を前記アドレスバスに出力する。そして、第１状態信号に応じて前記第２アドレス情報を前記第１アドレス情報へ変換し、第２状態信号に応じて変換を行わない制御を行う変換器（２５Ａ）を有する。
【００３３】
具体的な形態として、前記第１の回路モジュールは前記第２状態信号を出力し、前記第２の回路モジュールは前記第１状態信号を出力する。
【００３４】
具体的な形態として、前記不揮発性メモリは、前記第１アドレス情報の入力に応じて、前記第１アドレス情報に含まれる第１ロウアドレス情報と第１カラムアドレス情報とから前記第１の不揮発性メモリセルを選択する。
【発明の効果】
【００３５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３６】
すなわち、不揮発性メモリに対し不所望に大きなアドレス範囲で一括消去が行われることを防止することができる。
【００３７】
エンディアンの整合のために設計工数や検証工数が増えたり、設計部品としての回路モジュールの種類が増えることを回避するのに資することができる。
【００３８】
アドレス信号の全ビットに対し上位と下位の入れ換えが可能であることにより、入出力データの並列ビット数に拘らずエンディアンの変更に対応することができる。
【発明を実施するための最良の形態】
【００３９】
図２には半導体集積回路の一例としてデータプロセッサを示す。データプロセッサを構成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）やバイポーラトランジスタ等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００４０】
データプロセッサ（ＭＰＵ）１はバスマスタモジュールとして代表的に示された中央処理装置（ＣＰＵ）２とダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３を有する。データプロセッサ１はバススレーブモジュールとして、代表的に示された不揮発性メモリとしてのフラッシュメモリ（ＦＬＡＳＨ）４、ランダムアクセスメモリ（ＲＡＭ）５、タイマ（ＴＭＲ）６、フェーズロックドループ回路（ＰＬＬ）７、ポート回路（ＰＲＴ）８，９を有する。それら回路モジュール２〜９は内部バス１０を共有する。内部バス１０はアドレス、データ、及びバス制御信号等の信号線の集合とされる。
【００４１】
ＣＰＵ２は命令実行手順を制御する命令制御部と、命令制御部からの制御信号に基づいてメモリアクセスや演算を行って命令を実行する命令実行部を有する。ＲＡＭ５はＣＰＵ２のワーク領域若しくはデータの一時記憶領域に用いられる。ＤＭＡＣ３はＣＰＵ２による初期設定に基づいてメモリアクセス等のためのアクセス制御を行う。ＰＬＬ７は端子ＸＴＡＬ／ＥＸＴＡＬに接続された振動子で生成される原発振に基づいてＣＰＵ２等の動作基準クロックを生成する。ポート回路８，９は外部とのインタフェースに用いられる。タイマ６はカウントアップやインプットキャプチャ等によるタイマ動作を行う。フラッシュメモリ４はプログラムやデータの保持に利用される。Ｖｃｃは外部電源端子、Ｖｓｓは外部接地端子、ＳＴＢＹはスタンバイ信号、ＲＥＳはリセット信号である。
【００４２】
図３にはフラッシュメモリ４の一例が示される。フラッシュメモリ４は多数の不揮発性メモリセルがマトリクス状に配置されたメモリアレイ（ＭＡＲＹ）１２を有する。図には代表的に１個の不揮発性メモリセル１３が示される。同図に例示される不揮発性メモリセル１３は、特に制限されないが、２層ゲート構造の絶縁ゲート型のｎチャンネル電界効果トランジスタにより構成されている。この不揮発性メモリセル１３は、例えばソースとドレインの間のチャネル形成領域の上にトンネル絶縁膜としての薄いゲート酸化膜を介してフローティングゲートを有し、その上に、絶縁膜を介してコントロールゲートを備える。この不揮発性メモリセル１３への情報の書込み動作は、例えばコントロールゲート及びドレインに高圧を印加して、アバランシェ注入によりドレイン側からフローティングゲートに電子を注入することで実現される。この書込み動作により不揮発性メモリセルはそのコントロールゲートからみた閾値電圧が、書込み動作を行わなかった消去状態の閾値電圧に比べて高くされる。一方消去動作は、例えばソースに高圧を印加して、トンネル現象によりフローティングゲートからソース側に電子を引き抜くことによって実現される。消去動作により不揮発性メモリセルはそのコントロールゲートからみた閾値電圧が低くされる。読み出し動作は、消去状態の不揮発性メモリセルの閾値電圧分布と、書込み状態の不揮発性メモリセルの閾値電圧分布との間のワード線選択レベルをコントロールゲートに与えることによって行われる。
【００４３】
不揮発性メモリセル１３のドレインは列毎にビット線ＢＬに接続され、コントロールゲートは行単位でワード線ＷＬに接続される。不揮発性メモリセルのソースは一括消去単位とされる消去ブロック毎に共通のソース線ＳＬに接続される。図３においてワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは各１本図示しあるが、実際にはメモリアレイ１２の希望に応じて多数配置されている。
【００４４】
ソース線ＳＬ及びワード線ＷＬに対する電圧駆動はドライバ回路（ＤＲＶ）１４が行う。アドレスデコーダ１５は内部バス１０に含まれるアドレスバスＡＢＵＳからロウアドレス信号受け、このロウアドレス信号をデコードして、ドライバ回路１４によって駆動すべきワード線ＷＬの選択やソース線ＳＬの選択を行う。
【００４５】
前記ビット線ＢＬは一方においてカラムスイッチアレイ（ＣＳＷＡ）１６を介してセンスアンプアレイ（ＳＡＡ）１７に接続し、他方において書込みラッチ回路（ＰＬＡＴ）１８に接続する。センスアンプアレイ１７はデータ入出力回路（ＤＩＯ）１９に接続される。前記アドレスデコーダ１５は内部バス１０に含まれるアドレスバスＡＢＵＳからカラムアドレス信号受け、このカラムアドレス信号をデコードして、カラムスイッチアレイ１６の選択信号を形成する。カラムスイッチアレイ１６はカラム選択信号で選択されたビット線ＢＬをセンスアンプアレイ１７に導通させる。センスアンプアレイ１７は読出し動作において不揮発性メモリセルからビット線に読み出された記憶情報のうちカラムスイッチアレイ１６で選択されたものをセンスして増幅する。センスアンプアレイ１７でセンス・増幅された記憶情報はデータ入出力回路１９から内部バス１０のデータバスＤＢＵＳに出力される。データバスＤＢＵＳからデータ入出力回路１９に入力された書込みデータはカラムスイッチアレイ１６で選択されたビット線を介して書き込みラッチ回路１８にラッチされる。書込み動作は書込みラッチ回路１８にラッチされたデータに基づいてワード線単位で行われる。
【００４６】
電圧生成回路（ＶＰＰＧ）２１は電源電圧Ｖｃｃを昇圧して、消去及び書込みに必要な高電圧を生成する。メモリ制御回路（ＭＣＮＴ）２２はデータバスＤＢＵＳからアクセスコマンドを受け取り、そのコマンドによる指示に従って、消去、書込み、及び読出しの各々の動作に必要な電源の供給、アドレスデコード、データの入出力、データラッチ等の動作手順を制御する。２３はそのための制御信号を総称する。
【００４７】
ここでエンディアンについて説明する。例えばリトルエンディアンとはデータ領域の物理的な領域の下位側に小さなアドレスを割り当てることである。ビッグエンディアンとはデータ領域の物理的な領域の下位側に大きなアドレスを割り当てることである。例えば図４のデータ領域を想定する。データ領域はメモリ領域のようなストレージ上であっても、バス信号線上であっても、何れを考えてもよい。例えばアドレスＨ’００００から始まる領域にデータＨ’０１２３４５６７を格納する場合を例とする。ビッグエンディアンは下位領域（データＨ’６７）ＬＳＢに大きなアドレスＨ’０００３が割り当てられる。リトルエンディアンは上位領域（データＨ’０１）ＭＳＢに大きなアドレスＨ’０００３が割り当てられる。
【００４８】
データ領域に対するアドレス割り当てがビッグエンディアンのとき、図５に例示されるように、そのデータ領域に対するアクセスアドレスの論理値を全ビット反転すると、そのデータ領域に対するアドレス割り当ては見掛け上リトルエンディアンと同じになる。
【００４９】
フラッシュメモリ４のメモリアレイの記憶領域に対するエンディアンについて説明する。例えば図６のようにフラッシュメモリ４の消去ブロックをＥＢ０〜ＥＢ４とする。ＥＢ０を下位領域とする。ＣＰＵ２から見たフラッシュメモリ４の論理アドレスマップを例えばリトルエンディアンとする。要するに、ＣＰＵ２はデータ領域に対するアドレス割り当てをリトルエンディアンとして認識する。特に図示はしないが、データ領域に対するアドレス割り当ての認識がビッグエンディアンのＣＰＵも当然存在する。このとき、フラッシュメモリ４の物理アドレスマップも同じく、リトルエンディアンであるものもあれば、ビッグエンディアンであるものもある。
【００５０】
特に、バスマスタとしてのＣＰＵ２とバススレーブのフラッシュメモリ４との間では、データバスＤＢＵＳ上でのデータの並びの他に、消去ブロックのサイズが相違することに注意しなければならない。例えばデータバスＤＢＵＳが３２ビットのとき、バイトアドレスに対するデータの並びは、ビッグエンディアンとリトルエンディアンでは逆になる。よってデータ転送に伴うデータの順序が転送元と転送先で一致するには双方でエンディアンが統一されていることが必要になる。フラッシュメモリ４に対する書込みや読出しについては、データバス上でのデータの並びに関するエンディアンの認識がバスマスタとバススレーブとの間で一致していれば問題ない。消去ブロックの指定をアドレスで行う場合、消去コマンドや書き換えコマンドに付随するアドレスが含まれる消去ブロックを一括消去対象とする。このとき、ＣＰＵ２のエンディアンとフラッシュメモリ４のエンディアンが不一致であれば、ＣＰＵ２が想定する消去範囲よりも広い範囲で消去が行われる虞がある。例えば図６の例では、ＣＰＵ２のエンディアンとフラッシュメモリ４のエンディアンが不一致の時、ＣＰＵ２が消去ブロックＥＢ０の消去アドレスを指定しても、その消去アドレスはフラッシュメモリ４上では消去ブロックＥＢ４に対応され、アドレスＨ’２０００〜Ｈ’８０００の範囲で不所望に消去が行われることになる。
その逆の場合としてＣＰＵ２が消去ブロックＥＢ４の消去アドレスを指定しても、その消去アドレスはフラッシュメモリ４上では消去ブロックＥＢ０に対応され、ＣＰＵ２はアドレスＨ‘００００〜Ｈ’８０００を消去する予定が、フラッシュメモリ４上のアドレスＨ‘００００〜Ｈ’２０００のみが消去されることとなり、Ｈ‘２０００〜Ｈ’８０００が未消去のままとなる。ＣＰＵ２がアドレスＨ‘３０００が消去済みであると認識してデータの書き込みを行おうとしても、フラッシュメモリ４のアドレスＨ’３０００は未消去であるため、そこにデータを書き込んだとしても書き込まれたデータは保証されないことになる。そのため、ＣＰＵ２は残りの消去ブロックＥＢ１〜ＥＢ３のそれぞれを消去することが必要となる。
またＣＰＵ２の論理アドレスマップとフラッシュメモリ４の物理アドレスマップとの不一致の理由がエンディアンの不一致である場合だけでなく、ＣＰＵ２で実行するプログラムにおける論理的な消去ブロックの割り当てがフラッシュメモリ４の物理アドレスマップと一致していないことも考えられる。これはＣＰＵ４の論理アドレス全体のエンディアンとフラッシュメモリ４の物理アドレスのエンディアンが一致していても、ＣＰＵ４がフラッシュメモリ４に割り当てた論理アドレス局所に限定する限りではエンディアンが一致していないために一括消去ブロックの割り当てに不都合が生じていると見なすことが可能となる。
【００５１】
上記一括消去ブロックのサイズが相違する場合の不都合を解消するために、例えばフラッシュメモリ４は図３に例示されるようにエンディアン変換回路（ＥＤＣＶＴ）２５を備える。エンディアン変換回路２５はアドレスバスからアドレス入力端子に入力されるアドレス信号の全ビットに対し上位と下位の入れ換えを選択可能とする。
【００５２】
図１にはエンディアン変換回路２５の一例が示される。エンディアン変換回路２５はアドレスビットａ０〜ａｉの全ビットにビット対応で設けられた２入力形式の排他的論理和ゲート（ＥＸＯＲ）２６を有する。図には代表的にａ０〜ａ２の３ビット分の構成が例示される。排他的論理和ゲート（ＥＸＯＲ）２６の一方の入力には対応するアドレスビットが入力され、他方にはエンディアン制御信号φＥＳが共通に入力される。エンディアン制御信号φＥＳが論理値０の時、出力ｂ０〜ｂｉはａ０〜ａｉに等しくされる。エンディアン制御信号φＥＳが論理値１の時、出力ｂ０〜ｂｉの各ビットはａ０〜ａｉの各ビットの反転信号とされる。図１に示されたアドレスデコーダ１５のアドレスデコード論理は例えばビッグエンディアンとされている。Ｘ０〜Ｘ７はワード線ＷＬであり、データ領域の下位側よりＸ０が割り当てられている。したがって、フラッシュメモリ４はエンディアン制御信号φＥＳが論理値０の時ビッグエンディアン、論理値１のときリトルエンディアンとされる。図７には図１に則したエンディアン変換回路２５の動作形態が例示される。
【００５３】
上記エンディアン変換回路２５を採用することにより、フラッシュメモリ４のエンディアンとそのアクセス主体であるＣＰＵ２のエンディアンとが相違する場合、エンディアン変換回路２５によって入力アドレス信号の全ビットに対し上位と下位の入れ換えを行えばよい。これにより、フラッシュメモリ４とＣＰＵ２との双方でデータ領域に対するアドレス割り当て方向が等しくなる。したがって、フラッシュメモリ４において一括消去単位とされる消去ブロックのサイズがアドレスエリアによって相違されていても、サイズの異なる消去ブロックに対するアドレスマップがフラッシュメモリ４とＣＰＵ２との間で相違することはない。したがって、フラッシュメモリ４に対し不所望に広いアドレス範囲で一括消去が行われ、または不所望に狭いアドレス範囲で一括消去が行われることを防止することができる。
【００５４】
さらに、複数の回路モジュールをオンチップさせてデータプロセッサ１を設計しようとするとき、フラッシュメモリ４が他の回路モジュールのエンディアンと相違する少数派回路モジュールであっても、フラッシュメモリ４がエンディアン変換回路２５を保有するから、フラッシュメモリ４の内部でアドレスの配線パターンを修正してアドレスビットの入れ換えを行うことを要しない。フラッシュメモリ４が保有するエンディアン変換回路２５に対してアドレスビットの論理値反転の選択を行うだけでよい。エンディアン整合のために設計部品としてのフラッシュメモリの種類を増やすことを要しない。エンディアン変換回路２５を採用しない場合には、ビッグエンディアン用には図８のアドレスデコーダを持つフラッシュメモリ、リトルエンディアン用には図９のアドレスデコーダを持つフラッシュメモリを別々に用意しなければならなくなる。
【００５５】
前記エンディアン変換回路２５の例では、入力アドレスａ０〜ａｉの全ビットに対する論理値反転が可能であるから、下位アドレスで指定する最小データ語であるバイトを最小消去単位とする場合にも対処することができる。３２ビットのデータバスＤＢＵＳ上におけるバイトデータの上位と下位の配置順に対してもデータバスＤＢＵＳのビット数に係わらず揃えることができる。
【００５６】
図１０には必要最小限のアドレスビットだけを選択的に反転する場合の例を示す。図１０の例は消去ブロックの最小サイズが２キロバイト（ＫＢ）、データバス幅が６４ビットの例である。アドレスはａ０〜ａ３１の３２ビットのバイトアドレスとする。消去ブロックの最小サイズである２キロバイト（ＫＢ）を表すのに必要なアドレスビットはアドレスのａ０〜ａ１０の１１ビットである。６４ビット（８バイト）のデータバスＤＢＵＳ上におけるバイトデータを表すのに必要なアドレスは３ビットのアドレスａ０〜ａ２である。この場合に、エンディアン変換に応じて反転すべきアドレスビットは、アドレスａ０〜ａ１０よりも上位のアドレスビットａ１１〜ａ３１と、アドレスビットａ０〜ａ２の全アドレスビットとすればよい。これにより、消去ブロックの最小サイズが２キロバイト（ＫＢ）、データバス幅が６４ビット以下のフラッシュメモリにおいて、ビッグエンディアンとリトルエンディアンとの間でデータバスＤＢＵＳ上におけるデータ転送順序が変更されず、また、２ＫＢの最小消去ブロックサイズを超えて誤った消去が行われることを抑制することができる。これを、必要最小限のビット数のアドレス反転で実現することができる。尚、図１０において記号〜はそれが付されたアドレス範囲の各アドレスビットの反転を意味する。
【００５７】
図１で説明したエンディアン制御信号φＥＳは図３に示されるようにメモリコントローラ２２の制御ラッチ（ＬＡＴ）３０が出力する。制御ラッチ３０は所定の不揮発性メモリセル１３が保持するエンディアン制御データをラッチする。メモリコントローラ２２はリセット信号ＲＥＳによってリセット動作が指示されると、これに応答して前記所定の不揮発性メモリセル１３をリードする動作を開始して、当該所定の不揮発性メモリセル１３が保持するエンディアン制御データを制御ラッチ３０に内部転送する。内部転送されたエンディアン制御データがエンディアン制御信号φＥＳとしてエンディアン変換回路２５に供給される。
【００５８】
図１１にはエンディアン制御データの書込みフローチャートが例示される。この書込み動作は、例えばＥＰＲＯＭライタのような外部書込み装置をポート回路８に接続し、直接フラッシュメモリ４をアクセスすることによって行う。このとき、書込み装置はフラッシュメモリ４のエンディアンに合わせてコマンドやデータを転送する。先ず、エンディアン制御データとその書き込みアドレスを付随する書込みコマンドが発行されると、フラッシュメモリ４はエンディアン制御データの書き込みアドレスをアドレスデコーダ１５にラッチすると共に（Ｓ１）、エンディアン制御データを書込みデータラッチ１８にラッチする（Ｓ２）。この後、メモリ制御回路２２は書込みデータに従って書込み高電圧を印加する（Ｓ３）。次いで、ベリファイデータを読み出し（Ｓ４）、ベリファイデータを元に再書き込みデータの演算を行い（Ｓ５）、再書き込みデータが書込みデータと相違するか否かによって書込み完了を判定し（Ｓ６）、同じであれば再度ステップＳ３に戻って高電圧印加を繰り返す。再書き込みデータが書込みデータと不一致になっていれば書き込み完了として処理を終了する。エンディアン制御データは製造段階において初期値を持つ。この初期値がビッグエンディアンを指定する場合には、リトルエンディアンを選択するとき図１１のフローチャートに従った書込みを行うことになる。
【００５９】
図１２にはエンディアン制御データの読出しフローチャートが例示される。リセット信号ＲＥＳが論理値１にされて（ＲＥＳ＝１）リセット動作が指示されると（Ｔ１）、フラッシュメモリ４は前記所定の不揮発性メモリセル１３を選択してその記憶情報を制御ラッチ３０に内部転送する（Ｔ２）。その後、リセット信号ＲＥＳが論理値０（ＲＥＳ＝０）にされることによって処理を終了する（Ｔ３）。
【００６０】
図１３にはＣＰＵ２がエンディアン変換回路２５Ａを持つ場合の例が示される。ＣＰＵ２が持つエンディアン変換回路２５Ａは実行部（ＥＸＥＣ）３１から出力されるアドレス信号ａ０〜ａｎを入力し、エンディアン制御信号φＥＳＡによって選択的に反転してアドレス信号ｂ０〜ｂｎをアドレスバスＡＢＵＳに出力する。
【００６１】
図２に示されるデータプロセッサ１において、いずれのオンチップ回路モジュールもエンディアン変換回路を備えず、ビッグエンディアンとリトルエンディアンが混在した回路モジュールがオンチップされているとする。このとき、オンチップ回路モジュールの中でエンディアンが異なる少数派モジュールが前記エンディアン変換回路を有すればよい。フラッシュメモリのエンディアンがマイナーエンディアンであるとき、エンディアン変換回路２５を備えたフラッシュメモリ４を採用してデータプロセッサ１を構成すればよい。ＣＰＵのエンディアンがマイナーエンディアンであるとき、エンディアン変換回路２５Ａを備えたＣＰＵ２を採用してデータプロセッサ１を構成すればよい。
【００６２】
予めＣＰＵ２とＤＭＡＣ３の双方が図１３のエンディアン変換回路２５Ａを備える場合について考える。このとき、ＣＰＵ２のエンディアンがマイナーエンディアンであり、ＤＭＡＣ３のエンディアンがメジャーエンディアンであれば、ＤＭＡＣ３のエンディアン変換回路２５Ａは変換動作させなくてもよい。従ってＣＰＵ２の制御信号φＥＳＡを変換イネーブルレベルに、ＤＭＡＣ３の制御信号φＥＳＡを変換ディスエーブルレベルにすればよい。
【００６３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６４】
例えば、不揮発性メモリセルは２層ゲート構造のフローティングゲート構造に限定されない。シリコンナイトライドのような電荷トラップ膜を電荷蓄積領域に備えた構造、メモリトランジスタと共にアシストゲートを備えたスプリットゲート構造等であってもよい。また、書込み及び消去はアバランシェ注入とソースへのＦＮトンネルに限定されない。ホットエレクトロン注入によって書込みを行い、ホットホール注入によって消去を行ってよい。或いはホットエレクトロン注入によって書込みを行い、ＦＮトンネルによって基板へ電子を放出させて消去を行ってもよい。
【００６５】
エンディアン変換回路を備える回路モジュールはフラッシュメモリ以外のバススレーブモジュール、例えばＲＡＭやタイマ等の周辺回路であってよい。エンディアン変換回路を備えるバスマスタモジュールはＣＰＵ以外のＤＭＡＣ等であってもよい。
【００６６】
エンディアン変換回路には排他的論理ゲートを用いる構成に限定されず、排他的負論理和ゲート等その他の構成を採用することは当然可能である。データバスの並列ビット数や消去ブロックサイズは適宜変更可能である。
【００６７】
本発明はデータプロセッサに限定されない。フラッシュメモリ単体の半導体集積回路や、ＣＰＵ単体の半導体集積回路等、種々の半導体集積回路に広く適用することができる。
【図面の簡単な説明】
【００６８】
【図１】エンディアン変換回路の一例を示す論理回路図である。
【図２】半導体集積回路の一例であるデータプロセッサのブロック図である。
【図３】フラッシュメモリの一例を示すブロック図である。
【図４】ビッグエンディアンとリトルエンディアンの概念説明図である。
【図５】アドレス信号の全ビット反転の意義を示す説明図である。
【図６】フラッシュメモリにおけるサイズの異なる一括消去ブロックとエンディアンとの関係を示す説明図である。
【図７】図１に則したエンディアン変換回路の動作形態を示す説明図である。
【図８】エンディアン変換回路を採用しない場合におけるビッグエンディアン専用のアドレスデコーダの論理回路図である。
【図９】エンディアン変換回路を採用しない場合におけるリトルエンディアン専用のアドレスデコーダの論理回路図である。
【図１０】エンディアン変換回路において必要最小限のアドレスビットだけを選択的に反転させるようにする場合の対象アドレスビットとエンディアンとの関係を示す説明図である。
【図１１】エンディアン制御データの書込みフローチャートである。
【図１２】エンディアン制御データの読出しフローチャートである。
【図１３】ＣＰＵが備えるエンディアン変換回路の構成を例示する論理回路図である。
【符号の説明】
【００６９】
１  データプロセッサ
２  中央処理装置
３  ダイレクトメモリアクセスコントローラ
４  フラッシュメモリ
８，９  ポート回路
１０  内部バス
ＲＥＳ  リセット信号
１２  メモリアレイ
１３  不揮発性メモリセル
ＳＬ  ソース線
ＷＬ  ワード線
ＢＬ  ビット線
１４  ドライバ回路
１５  アドレスデコーダ
２５,２５Ａ  エンディアン変換回路
φＥＳ、φＥＳＡ  エンディアン制御信号
３０  制御ラッチ
３１  実行部
【図１】
2007011938.tif 000003
【図２】
2007011938.tif 000004
【図３】
2007011938.tif 000005
【図４】
2007011938.tif 000006
【図５】
2007011938.tif 000007
【図６】
2007011938.tif 000008
【図７】
2007011938.tif 000009
【図８】
2007011938.tif 000010
【図９】
2007011938.tif 000011
【図１０】
2007011938.tif 000012
【図１１】
2007011938.tif 000013
【図１２】
2007011938.tif 000014
【図１３】
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