(57)【要約】【課題】広範囲の周波数の範囲にわたって動作する電圧制御発振器（「ＶＣＯ」）回路網、および、そのような回路網を動作する方法を提供すること。【解決手段】電圧制御発振器（「ＶＣＯ」）回路網（１０）は、ＬＣタンクＶＣＯ回路網（２０）またはリングＶＣＯ回路網、および、リング発振器の場合は少なくとも２、あるいは、ＬＣタンク発振器の場合は少なくとも４である選択可能な整数ファクタにより、発信機回路網により出力される周波数を分割する周波数分割回路網（３０）を含む。この配置は、発振器回路網が所望の最終出力周波数より高い周波数で動作することを可能にする。その利点には、発振器回路網のサイズを縮小し、電力消費を削減すること、および、発振器回路網が動作するのに必要とされ得る周波数範囲を縮小しながらも、回路網が、概して、幅広い動作周波数範囲を有することなどがある。【選択図】図９
2007097151.tif 000002
【特許請求の範囲】
【請求項１】
狭帯域発振器回路網と、
該狭帯域発振器回路網の出力信号の周波数を、少なくとも４のファクタで分割する周波数分割回路網と
を備える、電圧制御発振器回路網。
【請求項２】
前記狭帯域発振器は、
ＬＣタンク発振器回路網
を備える、請求項１に記載の回路網。
【請求項３】
前記ＬＣタンク発振器回路網は、
二段結合直交ＬＣタンク発振器回路網
を備える、請求項２に記載の回路網。
【請求項４】
前記二段結合直交ＬＣタンク発振器回路網は、互いに位相直交する４つの出力信号を生成する、請求項３に記載の回路網。
【請求項５】
前記周波数分割回路網は、
前記出力信号の少なくとも２つの周波数を、２のファクタで分割する、第一の周波数分割回路網と、
前記分割回路網の全体の周波数分割ファクタを２から、少なくとも２である追加の整数値だけ増加させるために、該第一の周波数分割回路網の出力を用いる第二の周波数変更回路網と
を備える、請求項４に記載の回路網。
【請求項６】
前記追加の整数値は、複数の可能な整数値から選択可能である、請求項５に記載の回路網。
【請求項７】
前記第二の周波数変更回路網は、前記第一の周波数分割回路網の出力のうちの二つ以上の出力の特徴から、信号を合成して動作する、請求項５に記載の回路網。
【請求項８】
前記ＬＣタンク発振器回路網の振動周波数を、制御可能なように変動させる制御回路網
をさらに備える、請求項２に記載の回路網。
【請求項９】
前記周波数分割回路網によって用いられるファクタを、制御可能なように変動させる制御回路網
をさらに備える、請求項１に記載の回路網。
【請求項１０】
前記制御回路網は、前記周波数分割回路網によって用いられるファクタを、追加的に、制御可能なように変動させる、請求項８に記載の回路網。
【請求項１１】
前記第二の周波数変更回路網は、該第二の周波数変更回路網の出力信号用の負荷サイクルを確立するために、前記第一の周波数分割回路網の出力をさらに用いる、請求項５に記載の回路網。
【請求項１２】
前記第二の周波数変更回路網は、複数の可能な負荷サイクルから前記負荷サイクルを選択可能である、請求項１１に記載の回路網。
【請求項１３】
リファレンス信号の周波数に対応する周波数を有するクロック信号を生成するために、可変周波数発振器回路網および周波数分割回路網を用いる方法であって、
該クロック信号の周波数と該リファレンス信号の周波数との対応を成立するように少なくとも試みるために、該発振器回路網の周波数を変動することと、
該変動によって、該対応が成立しない場合、該対応を成立するように少なくとも試み続けるために、該周波数分割回路網によって使用される周波数分割ファクタを変更することと
を包含する、方法。
【請求項１４】
前記変更によって、前記対応が成立しない場合、該対応を成立するように少なくとも試み続けるために、前記発振器回路網の周波数を変動すること
をさらに包含する、請求項１３に記載の方法。
【請求項１５】
前記発振器回路網は、ＬＣタンク発振器回路網を備え、前記ファクタは、４以上である整数値から選択される、請求項１３に記載の方法。
【請求項１６】
前記発振器回路網は、リング発振器回路網を備え、前記ファクタは、２以上である整数値から選択される、請求項１３に記載の方法。
【請求項１７】
狭帯域発振器回路網と、
該狭帯域発振器回路網の出力信号の周波数を、少なくとも２のファクタで分割する周波数分割回路網と
を備える、電圧制御発振器回路網。
【請求項１８】
前記狭帯域発振器は、
リング発振器回路網
を備える、請求項１７に記載の回路網。
【請求項１９】
前記リング発振器回路網は、互いに位相直交する４つの出力信号を生成する、請求項１８に記載の回路網。
【請求項２０】
前記周波数分割回路網は、
前記出力信号の少なくとも２つの周波数を、２のファクタで分割する、第一の周波数分割回路網と、
該周波数分割回路網の全体の周波数分割ファクタをオプションとして、２から、少なくとも１である追加の整数値だけ増加して、該第一の周波数分割回路網の出力を用いる第二の周波数変更回路網と
を備える、請求項１９に記載の回路網。
【請求項２１】
前記追加の整数値は、複数の可能な整数値から選択可能である、請求項２０に記載の回路網。
【請求項２２】
前記第二の周波数変更回路網は、前記第一の周波数分割回路網の出力のうちの二つ以上の出力の特徴から、信号を合成して動作する、請求項２０に記載の回路網。
【請求項２３】
前記リング発振器回路網の振動周波数を、制御可能なように変動させる制御回路網
をさらに備える、請求項１８に記載の回路網。
【請求項２４】
前記周波数分割回路網によって用いられるファクタを、制御可能なように変動させる制御回路網
をさらに備える、請求項１７に記載の回路網。
【請求項２５】
前記制御回路網は、前記周波数分割回路網によって用いられるファクタを、追加的に、制御可能なように変動させる、請求項２３に記載の回路網。
【請求項２６】
前記第二の周波数変更回路網は、該第二の周波数変更回路網の出力信号用の負荷サイクルを確立するために、前記第一の周波数分割回路網の出力をさらに用いる、請求項２０に記載の回路網。
【請求項２７】
前記第二の周波数変更回路網は、複数の可能な負荷サイクルから前記負荷サイクルを選択可能である、請求項２６に記載の回路網。
【請求項２８】
複数の位相がずれた出力信号を生成するＶＣＯ回路網と、
該出力信号の特徴から、遅延クロック信号を合成するクロック信号合成回路網と
を備える、遅延クロック信号を生成する、回路網。
【請求項２９】
前記ＶＣＯ回路網は、ＬＣタンク発振器回路網とリング発振器回路網とからなる群から選択される、請求項２８に記載の回路網。
【請求項３０】
前記クロック信号合成回路網は、
２のファクタで前記出力信号の周波数を分割する、周波数分割回路網と、
該クロック信号合成回路網の全体の周波数分割ファクタをオプションとして、２から、少なくとも１である追加の整数値だけ増加させる第二の周波数変更回路網と
を備える、請求項２８に記載の回路網。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器（「ＶＣＯ」）回路網、および、そのような回路網を動作する方法に関する。
【背景技術】
【０００２】
ＶＣＯ回路網の望ましい特性として、しばしば、（１）広範囲の周波数（ときとして、非常に高い周波数（例えば、ギガヘルツ範囲）を含む）にわたって動作する能力、（２）全動作周波数における低位相ノイズ（「ジッタ」）、（３）低電力消費、および、（４）集積回路で要求される面積の小さいことが挙げられる。ＶＣＯの電力消費に制限を設けるため、直交出力がハーフレートのアーキテクチャに対して、使用されるとき、所望の出力周波数と等しい周波数（ＶＣＯ信号周波数の分割なし）で、あるいは、所望の周波数の半分で、動作することが典型的である。再び、できる限り低い周波数で動作することが好まれるのは、発振器の電力消費を制限したいという欲求により正当化される。しかしながら、低周波数による動作は、比較的大きなコンポーネントを必要とすることもあり、これは、集積回路でＶＣＯに必要とされる面積を小さくしたいという上述した見込まれる目的と矛盾を生じる。
【０００３】
ＬＣ（インダクタ／コンデンサ）タンク回路を用いる周知のＶＣＯ回路は、比較的低い位相のノイズを有する傾向があるが、非常に狭い周波数範囲のみにわたってしか動作できない。比較的低い周波数で動作するＬＣタンク回路は、集積回路上で特に大きな面積を占有する。リング発振器を用いる周知のＶＣＯ回路は、幾分か広い周波数範囲で動作可能であり得る。しかしながら、これらＶＣＯは、比較的高い位相ノイズを有する傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
広範囲の周波数の範囲にわたって動作する電圧制御発振器（「ＶＣＯ」）回路網、および、そのような回路網を動作する方法を提供することは望ましい。
【課題を解決するための手段】
【０００５】
本発明に従うと、ＶＣＯ回路網は、ＶＣＯの所望の出力周波数より高い周波数で動作する発振器回路（典型的には、狭帯域発振器回路）を含む。例えば、発振器回路がリング発振器の場合、発振器は、ＶＣＯの所望の出力周波数の少なくとも２倍の周波数で動作し得る。発振器回路がＬＣタンク発振器の場合、発振器は、ＶＣＯの所望の出力周波数の少なくとも４倍の周波数で動作し得る。発振器回路の出力信号は、１つ以上のＶＣＯ出力信号を生成するために、リング発振器の場合は少なくとも２であるファクタによって、あるいは、ＬＣタンク発振器の場合は少なくとも４であるファクタによって、分割される。発振器周波数が分割されるべきファクタは、幾つかの整数値（例えば、リング発振器の場合、２、３、４、５、・・・、あるいは、ＬＣタンク発振器の場合、４、５、６、７、・・・）から選択可能であることが好ましい。
【０００６】
より特定的には、ＬＣタンク発振器を使用する例示的な実施形態において、ＬＣタンク回路網は、直交位相にある４つの信号を生成することが好ましい。これら信号それぞれの周波数は、まず、２で分割される。その結果得られる周波数分割された直交信号は、さらに、周波数を変更する回路網（例えば、ロジック回路網）に適用される。その回路網は、１つ以上の最終のＶＣＯ出力信号を効果的に合成するために、適用された信号の特徴の中から選択できる。この出力信号は、ＬＣタンク回路網の幾つかの異なる整数分の１の周波数（例えば、４、５、６、７または８などで分割したＬＣタンク回路網の周波数）の任意のものを有する。このようにして、ＬＣタンク回路網は、単一の比較的狭い周波数帯域または範囲で、動作され得るが、ＶＣＯの動作する周波数範囲は、全体として、ロジック回路網によってなされる選択を制御することで、大きく拡張され得る。例えば、ＶＣＯの周波数の比較的細かな調整は、ＬＣタンク回路網の周波数を調整することによって、なされ得る。ＶＣＯの周波数の比較的粗い調整は、ロジック回路網によってなされる選択を変更することによって、なされ得る。
【０００７】
代替的で例示的な実施形態は、ＬＣタンク発振器回路網の代わりに、リング発振器回路網を用いる。その他の点では、そのようなリング発振器の実施形態は、ＬＣタンク発振器の実施形態に関して上述したことと同様であり得るが、全体の周波数分割が、２、３、４、５、６などのファクタによってなされ得る点は除く。ＬＣタンク発振器とリング発振器の実施形態との間で考えられる相違点は、おそらく、以下の一方または双方の理由による。第一に、ＬＣタンク発振器回路は、リング発振器回路より高い周波数で動作できる傾向にある。第二に、リング発振器回路は、ＬＣタンク発振器回路より幅広い周波数にわたって動作できる傾向にある。この第二の考慮事項によって、リング発振器の実施形態は、総じてＶＣＯでサポートされる動作周波数範囲におけるギャップを残さずに、周波数分割ファクタを２から周波数分割ファクタ３に変更することを可能とし得る。このような周波数分割ファクタの変化は、ＬＣタンク発振器ＶＣＯにとって、サポートされる動作周波数範囲におけるギャップを残さないには、あまりにも大きすぎ得る。他方では、４での分割から５での分割への変更は、（２での分割から３での分割への変更に比べ）かなり小さな割合の変化である。それゆえ、ＬＣタンク発振器ＶＣＯにおける変更は、サポートされる動作可能周波数範囲に、ギャップを形成せずに可能となる。
【０００８】
本発明の他の局面は、信号遅延用の回路網を提供するために、本発明に従うＶＣＯ回路網を使用することに関する。
【０００９】
本発明の更なる特徴、その性質および様々な利点は、添付図面と以下の好ましい実施形態に関する詳細な記述から、より明確になる。
【００１０】
本発明は、さらに、以下の手段を提供する。
【００１１】
（項目１）
狭帯域発振器回路網と、
該狭帯域発振器回路網の出力信号の周波数を、少なくとも４のファクタで分割する周波数分割回路網と
を備える、電圧制御発振器回路網。
【００１２】
（項目２）
上記狭帯域発振器は、
ＬＣタンク発振器回路網
を備える、項目１に記載の回路網。
【００１３】
（項目３）
上記ＬＣタンク発振器回路網は、
二段結合直交ＬＣタンク発振器回路網
を備える、項目２に記載の回路網。
【００１４】
（項目４）
上記二段結合直交ＬＣタンク発振器回路網は、互いに位相直交する４つの出力信号を生成する、項目３に記載の回路網。
【００１５】
（項目５）
上記周波数分割回路網は、
上記出力信号の少なくとも２つの周波数を、２のファクタで分割する、第一の周波数分割回路網と、
上記分割回路網の全体の周波数分割ファクタを２から、少なくとも２である追加の整数値だけ増加させるために、該第一の周波数分割回路網の出力を用いる第二の周波数変更回路網と
を備える、項目４に記載の回路網。
【００１６】
（項目６）
上記追加の整数値は、複数の可能な整数値から選択可能である、項目５に記載の回路網。
【００１７】
（項目７）
上記第二の周波数変更回路網は、上記第一の周波数分割回路網の出力のうちの二つ以上の出力の特徴から、信号を合成して動作する、項目５に記載の回路網。
【００１８】
（項目８）
上記ＬＣタンク発振器回路網の振動周波数を、制御可能なように変動させる制御回路網
をさらに備える、項目２に記載の回路網。
【００１９】
（項目９）
上記周波数分割回路網によって用いられるファクタを、制御可能なように変動させる制御回路網
をさらに備える、項目１に記載の回路網。
【００２０】
（項目１０）
上記制御回路網は、上記周波数分割回路網によって用いられるファクタを、追加的に、制御可能なように変動させる、項目８に記載の回路網。
【００２１】
（項目１１）
上記第二の周波数変更回路網は、該第二の周波数変更回路網の出力信号用の負荷サイクルを確立するために、上記第一の周波数分割回路網の出力をさらに用いる、項目５に記載の回路網。
【００２２】
（項目１２）
上記第二の周波数変更回路網は、複数の可能な負荷サイクルから上記負荷サイクルを選択可能である、項目１１に記載の回路網。
【００２３】
（項目１３）
リファレンス信号の周波数に対応する周波数を有するクロック信号を生成するために、可変周波数発振器回路網および周波数分割回路網を用いる方法であって、
該クロック信号の周波数と該リファレンス信号の周波数との対応を成立するように少なくとも試みるために、該発振器回路網の周波数を変動することと、
該変動によって、該対応が成立しない場合、該対応を成立するように少なくとも試み続けるために、該周波数分割回路網によって使用される周波数分割ファクタを変更することと
を包含する、方法。
【００２４】
（項目１４）
上記変更によって、上記対応が成立しない場合、該対応を成立するように少なくとも試み続けるために、上記発振器回路網の周波数を変動すること
をさらに包含する、項目１３に記載の方法。
【００２５】
（項目１５）
上記発振器回路網は、ＬＣタンク発振器回路網を備え、上記ファクタは、４以上である整数値から選択される、項目１３に記載の方法。
【００２６】
（項目１６）
上記発振器回路網は、リング発振器回路網を備え、上記ファクタは、２以上である整数値から選択される、項目１３に記載の方法。
【００２７】
（項目１７）
狭帯域発振器回路網と、
該狭帯域発振器回路網の出力信号の周波数を、少なくとも２のファクタで分割する周波数分割回路網と
を備える、電圧制御発振器回路網。
【００２８】
（項目１８）
上記狭帯域発振器は、
リング発振器回路網
を備える、項目１７に記載の回路網。
【００２９】
（項目１９）
上記リング発振器回路網は、互いに位相直交する４つの出力信号を生成する、項目１８に記載の回路網。
【００３０】
（項目２０）
上記周波数分割回路網は、
上記出力信号の少なくとも２つの周波数を、２のファクタで分割する、第一の周波数分割回路網と、
該周波数分割回路網の全体の周波数分割ファクタをオプションとして、２から、少なくとも１である追加の整数値だけ増加して、該第一の周波数分割回路網の出力を用いる第二の周波数変更回路網と
を備える、項目１９に記載の回路網。
【００３１】
（項目２１）
上記追加の整数値は、複数の可能な整数値から選択可能である、項目２０に記載の回路網。
【００３２】
（項目２２）
上記第二の周波数変更回路網は、上記第一の周波数分割回路網の出力のうちの二つ以上の出力の特徴から、信号を合成して動作する、項目２０に記載の回路網。
【００３３】
（項目２３）
上記リング発振器回路網の振動周波数を、制御可能なように変動させる制御回路網
をさらに備える、項目１８に記載の回路網。
【００３４】
（項目２４）
上記周波数分割回路網によって用いられるファクタを、制御可能なように変動させる制御回路網
をさらに備える、項目１７に記載の回路網。
【００３５】
（項目２５）
上記制御回路網は、上記周波数分割回路網によって用いられるファクタを、追加的に、制御可能なように変動させる、項目２３に記載の回路網。
【００３６】
（項目２６）
上記第二の周波数変更回路網は、該第二の周波数変更回路網の出力信号用の負荷サイクルを確立するために、上記第一の周波数分割回路網の出力をさらに用いる、項目２０に記載の回路網。
【００３７】
（項目２７）
上記第二の周波数変更回路網は、複数の可能な負荷サイクルから上記負荷サイクルを選択可能である、項目２６に記載の回路網。
【００３８】
（項目２８）
複数の位相がずれた出力信号を生成するＶＣＯ回路網と、
該出力信号の特徴から、遅延クロック信号を合成するクロック信号合成回路網と
を備える、遅延クロック信号を生成する、回路網。
【００３９】
（項目２９）
上記ＶＣＯ回路網は、ＬＣタンク発振器回路網とリング発振器回路網とからなる群から選択される、項目２８に記載の回路網。
【００４０】
（項目３０）
上記クロック信号合成回路網は、
２のファクタで上記出力信号の周波数を分割する、周波数分割回路網と、
該クロック信号合成回路網の全体の周波数分割ファクタをオプションとして、２から、少なくとも１である追加の整数値だけ増加させる第二の周波数変更回路網と
を備える、項目２８に記載の回路網。
【発明の効果】
【００４１】
本発明により、広範囲の周波数の範囲にわたって動作するＶＣＯ回路網、および、そのような回路網を動作する方法が提供され得る。
【発明を実施するための最良の形態】
【００４２】
本発明は、まず、以下に、主として、ＬＣタンク発振器回路網を用いる例示的な実施形態を参照しながら、詳細に記載される。次いで、リング発振器回路網を用いる代替的な実施形態が記載される。
【００４３】
図１は、本発明に従うＶＣＯ回路網１０の例示的な実施形態を示す。ＶＣＯ回路網１０は、ＬＣタンクＶＣＯ回路網２０、および、マルチモジュラス分割回路網３０を含む。本明細書で述べる周波数の全ては、単に例示的なものに過ぎず、必要に応じて、他の周波数も使用され得るが、ＬＣタンクＶＣＯ回路網２０の典型的な動作範囲は、約１５ＧＨｚ〜約２０ＧＨｚの範囲として差し支えない。これらの高い周波数範囲では、回路網２０のコンポーネント（特に、インダクタ）は、集積回路上で非常に小さくなり得るし、その回路の電力消費も、また、非常に小さくなり得る。一例として、２０ＧＨｚのＬＣタンクインダクタは、５ＧＨｚのＬＣタンクインダクタのサイズの約１６分の１しかないこともある。
【００４４】
図２は、制御信号ＶＣＴＲＬに応答する回路網２０の典型的な動作を示す。特に、回路網２０の動作する周波数は、ＶＣＴＲＬが約０ボルトから約１．２ボルトに変化すると、約１５ＧＨｚから約２０ＧＨｚに変化する。
【００４５】
図３は、回路網２０の例示的な実施形態をより詳細に示す。図３に示すように、回路網２０は、二段結合直交タンク発振器４０ａ／４０ｂを含む。図３の段４０の代表的な１段の例示的な実施形態を、図４に、より詳細に示す。図４に示すように、代表的な段４０は、ＰＭＯＳトランジスタ５０ａおよび５０ｂ、インダクタ５２、コンデンサ５４、ならびに、ＮＭＯＳトランジスタ５６ａ１、５６ａ２、５６ｂ１および５６ｂ２を含む。入力Ｑ１Ｐは、トランジスタ５６ａ１のゲートに適用される。入力Ｑ１Ｎは、トランジスタ５６ｂ１のゲートに適用される。出力Ｑ２Ｎは、ＬＣタンク回路５２／５４の一方の「端」にあるノードに接続される。出力Ｑ２Ｐは、ＬＣタンク回路の他方の「端」にあるノードに接続される。ＶＣＴＲＬは、ＶＣＯと電源（トランジスタ５０ａおよび５０ｂのドレイン）との間に接続された可変コンデンサ（５４）、または、ＶＣＯとグラウンド（トランジスタ５６ａ２および５６ｂ２のソース）との間に接続された可変電流源（図示せず）の一方を制御するために、使用される。
【００４６】
図５は、図３でＡ〜Ｄと付したリード線上の信号を、共通の平行な時間ベースに対し、プロットしたものを示す。これらの信号Ａ〜Ｄは、互いに位相直交であることに留意すべきである。言い換えれば、これら４つの信号の位相は、図５に示す周波数を有するクロック信号の１つの完全な３６０°サイクルを４等分に分割できるように、これら信号の位相は、９０°ずれている。
【００４７】
マルチモジュラス分割器３０（図１）の例示的実施形態を、より詳細に図６に示す。本図に示すように、直交信号Ａ〜Ｄのそれぞれは、周波数分割回路６０ａ〜６０ｄのそれぞれの回路に適用される。各回路６０は、自身に適用された信号の周波数を２で分割する。その結果得られた周波数分割された信号Ａ／２〜Ｄ／２が、図５で使用された共通の平行な時間ベースに対し、図７にプロットされる。位相間隔（時間遅延の意味で）は、図５から図７になっても同じであることに留意すべきである。
【００４８】
図６は、さらに、信号Ａ／２〜Ｄ／２がロジック回路網７０に適用されることを示す。ロジック回路網７０は、信号Ａ〜Ｄの周波数の幾つかの整数分の１の周波数を有する任意の１つ以上の出力信号を効果的に合成するために、信号Ａ／２〜Ｄ／２の様々な特徴を使用する。１つ以上の制御信号は、ロジック回路網７０に適用される。それは、ロジック回路網７０が、所望の周波数分割数またはファクタを回路網３０に与えるためである。例えば、ロジック７０の出力信号の周波数を、ＬＣタンクＶＣＯ回路網２０の周波数の４分の１とすることが望ましい場合、ロジック７０は、ロジック７０自身が、関連直交出力信号における正方向変移（ｔｒａｎｓｉｔｉｏｎ）によって、Ａ／２信号内の正方向変移に交互に応答し、かつ、関連直交出力信号における負方向変移によって、Ａ／２信号における各介在正方向変移に応答することで、制御され得る。（当然のことながら、２の冪数による分割のみが必要な場合、ロジック７０は、単純な周波数分割回路によって、置き換えることも、インプリメントされることも可能である。しかしながら、議論されている例示的な実施形態は、分割比率が偶数でも奇数でもサポートできるように、より一般的な場合である）。
【００４９】
別の例として、ロジック７０の出力信号の周波数として、ＬＣタンク回路網２０の周波数の５分の１が望まれる場合、Ａの直交出力信号を生成するために、ロジック７０自身が、Ａ／２とＣ／２とに応答するように、ロジック７０は以下のように制御され得る。
Ａ／２内の正方向変移に応答し、出力に正方向変移；次のＣ／２内の正方向変移を無視；
次のＣ／２内の正方向変移に応答し、出力に負方向変移；次のＡ／２内の負方向変移を無視；次のＡ／２内の負方向変移に応答し、出力に正方向変移；次のＣ／２内の負方向変移を無視；次のＣ／２内の負方向変移に応答し、出力に負方向変移；次のＡ／２内の正方向変移を無視；次のＡ／２内の正方向変位に応答し、出力に正方向変移；などである。
【００５０】
また、別の例として、ロジック７０の出力信号の周波数をＬＣタンク回路網２０の周波数の６分の１としたい場合、ロジック７０は、Ａの直交出力信号を生成するために、以下のように制御され得る。Ａ／２内の正方向変移に３回ごとに応答し、出力に正方向変移；上述のＡ／２内の正方向変移間の中間にあるＡ／２内の負方向変移に３回ごとに応答し、出力に負方向変移である。
【００５１】
上記の記述から、いかにして、ロジック７０がＬＣタンク回路網２０の周波数の異なる多数の整数分の１の周波数のいずれかである周波数を有する出力信号をも提供するように設定され、制御され得るかは、明らかである。また、ロジック７０が、多数の出力信号を有し得ること、そして、その信号はお互いに関連し合う様々な位相を有し得ることも、上記の記述から明らかである。ロジック７０のこのような多数の出力信号は、いずれも同じ周波数を有し、互いに関連し合う位相直交のようにすることも可能である（図６の右側にある説明が示唆するように）が、これは必ずしもそのようでなくともよい。例えば、必要に応じて、これら信号の周波数は異なり得るし（これら信号とは異なる信号を生成する異なる分割器を用いるロジック７０の結果として）、および／または、これら信号間の位相差も直交とは異なり得る。これが全て可能なのは、入力信号（Ａ／２〜Ｄ／２）分解度（ｒｅｓｏｌｕｔｉｏｎ）によって許容されるような所望の波形を形成するために、これら信号がロジック回路７０を用いて「構築」されるからである。所与の分割比に対し、全ての出力信号は同じ周波数を有する。各出力信号の負荷サイクルおよび相対的な位相は、信号Ａ／２、Ｂ／２、Ｃ／２およびＤ／２の位相分解度、ならびに、信号Ａ、Ｂ、ＣおよびＤによって規定される位相関係（ＶＣＯ周波数で９０°、その距離は０．２５  ＴＶＣＯで規定され得る）に従って、任意に設定され得る。ロジック７０の出力信号のセットが、特に興味深いのは、直交信号を含むセットである。直交信号に対し、各出力信号の波形は、合成された周波数周期の４分の１で、オフセットされる。しかし、既に述べてきたように、直交は単なる一例であって、図１３に示すように、非直交（ここでは、第四の信号が他の信号と直交ではない）も同様に可能である。また、図１３は、ロジック７０の出力信号が、５０％以外の負荷サイクルを有し得ることも示す。一般に、負荷サイクルの分数の分子は、信号Ａ／２〜Ｄ／２の隣接する任意の２つの位相間の時間遅延（すなわち、０．２５  ＴＶＣＯ）の倍数であり得る。図１３に示す例において、この整数の倍数は、４つの信号全てに対し、１である。負荷サイクルの分数の分母は、合成された出力信号の周期（図１３の例に示される信号の全てに対し、６．０  ＴＶＣＯ）である。多数のロジック７０の出力信号間の位相間隔も、また、０．２５  ＴＶＣＯの  任意の整数倍であり得る。図１３に示す例において、０．２５  ＴＶＣＯのこれら整数倍は、第一の信号に相対的に、第二、第三および第四の信号に対し、６、１２および１６である。
【００５２】
ロジック７０の動作を簡単に再検討すると、回路網３０の全体の周波数分割は、４、５、６、７などのような任意の整数によってである一般的な場合、ロジック７０は、分割器６０によって既に実行された２による周波数分割に、２、３、４、５などを効果的に加えることのできる周波数変更回路網である。よりシンプルな場合、全体の周波数分割ファクタが２の冪数（例えば、４、８など）のみであり得るとき、ロジック７０で実行される追加の周波数変更は、２、４などによるシンプルな周波数分割であり得、ロジック７０は、シンプルな周波数分割回路に置き換えまたはインプリメントされ得る。しかし、より一般的な場合、ロジック７０は入力信号の特定の特徴から導かれる出力信号を生成し、それゆえ、全体の周波数分割ファクタを（分割器６０によって提供された２の値から）、整数値２、３、４、５などを追加して、効果的に増やす周波数合成器のようなものとして、むしろ動作し得る。
【００５３】
上記の記載から、ＬＣタンクＶＣＯ回路網２０は、時々、所望の出力信号周波数（すなわち、ロジック７０により出力される周波数）で動作されることは明らかである。確かに、本明細書で議論された例において、この倍数は、少なくとも４である。これは、既に述べたように、幾つかの利点（すなわち、小さなＬＣコンポーネントサイズ、および、それゆえ集積回路面積の削減、および、低消費電力）を有する。本発明に従う本アプローチの別の利点は、ＬＣタンクＶＣＯ回路網２０自身は、比較的狭い周波数範囲で動作可能であるのに、ＶＣＯ回路網１０は幅広い周波数範囲にわたって動作可能とすることができる点である。これは、例えば、図８に示されている。図８は、ＶＣＴＲＬ（例えば、図２のような）に応答するＬＣタンクＶＣＯ回路網２０の周波数の様々な整数分の１に対する回路網１０の出力周波数を示す。図８に示す様々なラインの開始点と終点は、以下の表：
【００５４】
【表１】
2007097151.tif 000003
のとおりである。ＶＣＴＲＬと除数パラメータの双方を変化させると、約２．１ＧＨｚ〜約５．０ＧＨｚの幅広い範囲で、任意の所望の周波数を生成することができるように、上記表の様々な範囲は、開始点／終点が重複することに留意すべきである。（上述の範囲重複の例は、図８の最も低い２つの周波数範囲に対し、（「ＲＯＬ」で）示されている。）さらに、この２．１ＧＨｚ〜５．０ＧＨｚの範囲を達成しながらも、ＬＣタンクＶＣＯ回路網２０は、比較的狭い周波数帯域（例えば、１５ＧＨｚ〜２０ＧＨｚ（すなわち、最高周波数が、最低周波数の約３３％の高さでしかない帯域））で動作する。このような狭い周波数範囲で回路網２０が動作することは、概して、回路網の全体の動作範囲にわたり、位相ノイズを抑制するのに役立つため、望ましいことである。
【００５５】
また、分割されて小さくなった信号を使用する更なる利点は、整数Ｎによる分割は、その結果生じる位相ノイズを約２０  ｌｏｇ１０Ｎだけ改善すること、および、出力周期（ユニットインターバルすなわちＵＩ）に対するＶＣＯジッタは約Ｎのファクタで削減されることである。
【００５６】
図９は、上述したタイプのＶＣＯ回路網が用いられ得る例示的なコンテキストを示す。このコンテキストは、プログラマブルロジックデバイス（「ＰＬＤ」）またはフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）集積回路１００デバイスである。
【００５７】
図９に示す回路網は、２つの基本的な動作モードを有する。このモードの一方は、分割回路網３０（例えば、図１中のような）で用いられる周波数分割ファクタが、選択可能であるが、デバイス１００上のメモリセル（例えば、ＲＡＭセル）１３４の中にプログラムされる。もう一方のモードは、分割回路網３０によって用いられる周波数分割ファクタが、制御回路網１２０によって、出力される。マルチプレクサ回路網１３０は、分割回路網３０が、その周波数分割ファクタをＲＡＭセル１３４からか、あるいは、制御回路網１２０からのいずれかから得ることができるように、ＲＡＭセル１３２によって、プログラム可能に制御される。前者の場合、周波数分割は一度、それが選択され、ＲＡＭセル１３４にプログラムされると、その周波数分割は、基本的に固定される。この場合が使用され得るのは、リファレンス信号（以下に記載）が、固定周波数分割ファクタによる分割の後、ＬＣ  ＶＣＯ回路網２０（例えば、図１中のような）によって達成可能な周波数変動の範囲内の周波数を、常に有することが知られている場合である。後者の場合（制御回路網１２０からの周波数分割ファクタ）が使用され得るのは、リファレンス信号の周波数に所望の態様で対応する周波数を有するＶＣＯ１０の出力信号を生成するために、ＬＣ  ＶＣＯ２０の周波数と、分割回路網３０によって用いられる周波数分割ファクタとの双方を変動する必要があり得るときである。図９の回路網のこの後者の動作モードは、以下の段落の最初に述べられる。次いで、固定周波数分割ファクタの場合が、再び、簡潔に述べられる。
【００５８】
デバイス１００は、外部のソース（図示せず）からクロックタイプのリファレンス信号を受信し得る。このリファレンス信号は、位相／周波数検出器（「ＰＦＤ」）回路網１１０への一方の入力である。ＰＦＤ１１０の他方の入力は、マルチモジュラス分割回路網３０の出力信号で、おそらくは、オプションの整数周波数分割回路網１４０による周波数分割の後である。回路網１４０を使用すると、リファレンス信号は周波数を低くすることができる。ＰＦＤ１１０の第二の入力（先の文で述べた）は、フィードバック信号とも呼ばれ得る。ＰＦＤ１１０は、リファレンス信号の変移がフィードバック信号の変移の前か後かを判断する。これは、リファレンス信号とフィードバック信号との間の周波数対応を（および、おそらく位相対応をも）生成するために、ＶＣＯ１０の周波数を増加または減少させる必要があるかの指標となる。ＶＣＯ１０の周波数を増加する必要があることを示す信号は、リード線１１２ａ上に出力され得る。また、ＶＣＯ１０の周波数を減少する必要があることを示す信号は、リード線１１２ｂ上に出力され得る。
【００５９】
制御回路網１２０は、ＰＦＤ１１０の出力信号を受信し、これら信号がＶＣＯ１０の周波数を増加または減少すべき必要が本当にあるかどうかを示すかを判断する。制御回路網１２０は、また、現在必要とされている周波数増加または減少が、ＬＣ  ＶＣＯ回路網２０の周波数増加または減少によって実行され得るかどうか、あるいは、このＶＣＯ１０の周波数増加または減少を実行するために、分割回路網３０によって、現在用いられている周波数分割ファクタは変更されるべきかを判断する。例えば、現在必要とされる周波数変更が、ＶＣＴＲＬ（図２または図８）を変更して、ＶＣＴＲＬの値が許容可能な上限または下限を侵すことなく、達成可能であり得るなら、制御回路網１２０は、リード線１２２ａを介してＶＣＴＲＬを変更し得る。周波数分割ファクタ（例えば、リード線１２２ｂ上）は、制御回路網１２０によって、変更されない。一方、ＶＣＴＲＬの値の上限または下限が侵されそうな場合、制御回路網１２０は、ＶＣＴＲＬが侵されそうな上限または下限から逃れることができるような方向へと、分割回路網３０で使用される周波数分割ファクタを変更する。このようにして、制御回路網１２０は、リード線１２２ｂを介して、周波数分割ファクタを変更するとき、周波数分割ファクタの変更に応答して、ＶＣＯ１０の出力周波数の変更があまりにも急になるのを避けるために、いわゆる逆方向にＶＣＴＲＬも（リード線１２２ａを介して）変更し得る。
【００６０】
図９のコンポーネント１０、２０、および、３０は、本明細書で前述したように、動作する。
【００６１】
マルチプレクサ１３０がＲＡＭセル１３２によってプログラム可能に制御されるモードに少し戻ると、このＲＡＭセル１３２は、選択可能であるが、基本的には固定された周波数分割ファクタをＲＡＭセル１３４から分割回路網３０に適用する。この場合、制御回路網１２０は、ＶＣＴＲＬを変更して、ＶＣＯ１０によって出力される周波数、それゆえ、ＬＣ  ＶＣＯ回路網２０の周波数を変更し得るだけである。既に述べたように、この動作モードは、リファレンス信号の周波数が基本的に既知のときに、使用され得る（例えば、ある特定の固定周波数分割ファクタを使用している間、ＶＣＴＲＬを変動することによってのみ、到達可能な範囲内に常に留まることが、既知の場合）。
【００６２】
別の可能な実施形態において、回路網３０によって用いられる周波数分割ファクタを制御する信号（ＲＡＭセル１３４からの信号またはリード線１２２ｂ上の信号のような）は、デバイス１００の外部にあるソースから生じ得る。このことは、図９の回路網１３０のようなプログラム可能に制御されたマルチプレクサ回路網による更なる選択可能な選択肢となり得る。
【００６３】
上述してきたように、本発明に従って用いられるＶＣＯは、ＬＣタンク発振器回路の使用をベースとすることは、必ずしも必要でない。必要に応じて、他のタイプの発振器回路も、その代わりに使用され得る。例えば、発振器回路は、リング発振器回路であり得る。差動、二段、クロス結合リング発振器は、図４に示す回路網から、インダクタ５２を取り除くことによって、生成され得る。しかし、これは単なる一例に過ぎず、適切なリング発振器も、また、他の既知の方法で構築され得る。（インダクタ５２は、図４の回路をより高い周波数で、位相ノイズを抑えて動作させるのに役立つが、インダクタ５２は説明されてきたように取り除き得る）。
【００６４】
図１０は、直交リングＶＣＯ２０’および改変マルチモジュラス分割器３０’を用いる図１の例示的な代替１０’を示す。これら素子は、図１の素子と全般的に同様であり得る。ただし、発振器２０’がＬＣタンク発振器の代わりに、リング発振器であること、分割器３０’は、大きな整数ファクタのみならず、２と３による周波数分割を含むことは除く。
【００６５】
図１１は、分割器３０’の例示的な実施形態を示す。これは、図６に示したものと同様であり得る。ただし、図１１において、ロジック７０’は、以下の追加の能力を有することで異なる。（１）２による全体の周波数分割を生成するため、分割器６０の出力をそのまま通り抜けることができる。または、（２）Ａ／２〜Ｄ／２信号から、信号Ａ〜Ｄの周波数を３で分割したのと等しい周波数を有する出力信号を効率的に合成できる。
【００６６】
図１２は、図９と同様であるが、図１にあるようなＬＣタンク発振器１０の代わりに、図１０からのリング発振器代替１０’の使用を示す。
【００６７】
以上に特記したこれらの点を除くと、全ての点で、図１０〜１２のリング発振器代替は、図１〜９と関連して前述したものと同様であり得る。
【００６８】
上記に図示し、記載した実施形態は、４つの「片線接地」された周波数分割器６０ａ〜ｄおよびロジック７０／７０’を含む。このロジック７０／７０’は、適用された信号Ａ／２〜Ｄ／２の立ち上がりと立ち下がりの双方で動作可能なように記載されている。このような特徴が一助となって、回路網には動作における大きな汎用性が付与され、それには以下、（１）奇数および偶数の除数で、ＶＣＯの周波数を分割する能力、（２）幅広い負荷サイクル（すなわち、周波数除数が奇数でも偶数でも、５０％負荷サイクルおよび非５０％負荷サイクル）の範囲を有する出力信号を提供する能力、（３）直交または幅広い範囲の非直交位相の関係を互いに有する出力信号を提供する能力を含む。しかしながら、これら能力の全てが必要とされない場合、本発明の代替的な実施形態は様々な簡略化も含み得る。そのような可能な簡略化の一例が、図１４に示される。これは、図６または図１１に示される実施形態のような実施形態とは異なり、片線接地の分割回路６０ａ〜ｄの代わりに、２つの差動分割回路６０ａ’および６０ｂ’の使用を含む。差動分割器６０ａ’および６０ｂ’は、信号Ａ／２’〜Ｄ／２’を生成する時に、信号Ａ〜Ｄの細かな０．２５  ＴＶＣＯの位相間隔を維持しない。こうして、これら分割器は、上述した実施形態の大きな汎用性の幾つかを取り除かれる。それにも関わらず、この回路網に残された能力は、多くの目的に十分であり得る。
【００６９】
可能な簡略化の別の例は、図６または図１１に示された実施形態のような実施形態における分割器６０ａ〜６０ｄの１つまたは２つを取り外すことである。再び、これは、図６および図１１の実施形態の信号Ａ／２〜Ｄ／２で利用可能な細かな０．２５  ＴＶＣＯ情報の一部（または、おそらく全部）のロスを意味する。しかし、残された能力は、幾つかの有用な目的に十分であり得る。
【００７０】
図１４に示される実施形態のような実施形態のさらに可能な簡略化は、図１５に示すように、２つの差動分割器６０ａ／ｂ’の一方を取り除くことである。可能な簡略化で、さらに別の例は、図１６に示すように、ロジック７０／７０’を備え、このロジックは自身に適用される信号の立ち上がりのみ、あるいは、立ち下がりのみに対して動作する。
【００７１】
上述した様々な種類の簡略化は、様々な組み合わせで使用され得る。再び、これら様々な簡略化の使用は、様々な側面における回路動作の汎用性を減らし得る（例えば、周波数の除数が奇数でも偶数でもサポートされ得るかどうか、任意の出力信号の負荷サイクルが提供され得るかどうか、および／または、直交または任意の非直交の出力信号が提供され得るかどうかに関してなど）。しかしながら、これら様々な簡略化の効果は、多くのアプリケーションにおいて、許容可能であり得る。したがって、特定の場合に、または、特定の場合のクラスに、満足されるべき必要な目的と整合するように、これら簡略化の中から１つ以上の選択がなされ得る。
【００７２】
本発明に従うＶＣＯは、従来型ＶＣＯが使用され得るところでは、実質的にどこでも使用可能である。本回路網の別の可能な用途に関する以下の議論は、本回路網の一般的な有用性を限定するものと、決して理解されるべきではない。
【００７３】
本発明の実施形態において、特に、０．２５  ＴＶＣＯ分解度の任意の波形を生成可能な実施形態は、従来型遅延マッチング回路網に置き換わり得る。遅延マッチング回路は、典型的には、信号経路にアクティブなバッファ（またはインバータ回路）を導入することで、形成される。このようにして、回路アーキテクチャと関連する遅延と、レイアウト関連の寄生によって生じる遅延とが、補償される。遅延の任意の値または量は、このような方法で得られうる。しかしながら、この遅延量は、プロセスや環境のパラメータに非常に敏感である（例えば、供給電圧や温度の変化）。
【００７４】
従来型遅延回路網を使用する代わりに、クロック信号の遅延（例えば、０．２５  ＴＶＣＯ、または、その任意の整数倍）は、本発明に従う回路網１０または１０’から容易に得ることは可能である。例えば、２０ＧＨｚで動作するＶＣＯ２０または２０’において、０．２５  ＴＶＣＯは、１２．５ｐｓ（ピコ秒）に等しい。この遅延を有するクロックは、所望の周波数（例えば、０．５  ＴＶＣＯ）で、容易に得ることが可能である。本例において、得られる分解度は、１２．５ｐｓ／１００ｐｓ＝１／８ＵＩとなる。ここで、ＵＩはデータ転送の時間（ユニットインターバル、本例では１００ｐｓ）である。
【００７５】
以上の記述は、本発明の原理を単に説明するに過ぎないこと、および、本発明の範囲と精神から逸脱することなく、当業者によって、様々な改変がなされ得ることは、理解されるべきである。例えば、本明細書で述べた周波数は、単に例示的なものに過ぎず、必要に応じて、その代わりに、他の周波数が使用され得る。本発明の範囲内における改変の別の例として、本発明の様々な局面は、本明細書に示されたＶＣＯの特定のタイプ（例えば、示された特定のタイプのＬＣ  ＶＣＯ）に限定されない。任意の狭帯域的なＶＣＯは、本発明の技術からメリットを享受し得る。狭帯域ＶＣＯは、比較的高い周波数と比較的低い周波数との間で動作可能であって、比較的高い周波数は、比較的低い周波数の２倍未満である。このことは、ＶＣＯが比較的低い周波数未満では、ＶＣＯ出力信号の周波数を２で分割しても、連続的に周波数のカバーを提供できないことを意味する。言い換えれば、ＶＣＯが比較的低い周波数に到達した後に、比較的高い周波数を２で分割すると、ＶＣＯによって賄うことのできない比較的低い周波数未満で、周波数ギャップを生じる。本発明に従うと、この周波数カバーギャップの問題は、末端利用の信号として実際に必要とされる任意の周波数より高い周波数で動作するＶＣＯを提供すること、かつ、末端利用の信号を生成するために、常に周波数を少なくとも２（または、少なくとも４）で分割することで、解消され得る。
【００７６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【００７７】
電圧制御発振器（「ＶＣＯ」）回路網は、ＬＣタンクＶＣＯ回路網またはリングＶＣＯ回路網、および、リング発振器の場合は少なくとも２、あるいは、ＬＣタンク発振器の場合は少なくとも４である選択可能な整数ファクタにより、発信機回路網により出力される周波数を分割する周波数分割回路網を含む。この配置は、発振器回路網が所望の最終出力周波数より高い周波数で動作することを可能にする。その利点には、発振器回路網のサイズを縮小し、電力消費を削減すること、および、発振器回路網が動作するのに必要とされ得る周波数範囲を縮小しながらも、回路網が、概して、幅広い動作周波数範囲を有することなどがある。
【図面の簡単な説明】
【００７８】
【図１】本発明に従って構築された回路網の例示的な実施形態を簡略化したブロック図である。
【図２】本発明の特定の局面を説明するのに有益な周波数対制御電圧の簡略化したグラフである。
【図３】本発明に従う図１に示すタイプの回路網の一部分の例示的な実施形態の回路ブロック図で、より詳細ではあるが、それでも簡略化されたブロック図である。
【図４】図３に示すタイプの回路網の代表的な一部分の例示的な実施形態の回路図である。
【図５】本発明の特定の局面を説明するのに有益な簡略化された信号波形を示す。
【図６】本発明に従う図１に示すタイプの回路網の別の一部分の例示的な実施形態を簡略化したブロック図である。
【図７】本発明の局面を説明するのに有益で、さらに簡略化した信号波形を示す。
【図８】本発明の局面を説明するのに有益で、さらなる周波数対制御電圧の回路挙動を簡略化したグラフである。
【図９】本発明に従うＶＣＯ回路網を含み得る例示的な回路網を簡略化した回路ブロック図である。
【図１０】図１と同様であるが、本発明に従う別の例示的な実施形態を示す。
【図１１】図６と同様であり、図１０に示す代替的な実施形態用である。
【図１２】図９と同様であり、図１０に示す代替的な実施形態用である。
【図１３】本発明の特定の局面を説明するのに有益である例示的な信号トレースのセットである。
【図１４】本発明に従う図６または図１１の例示的に可能な改変を示す簡略化されたブロック図である。
【図１５】図１４と同様であり、本発明に従う例示的に可能な別の改変である。
【図１６】図１４と同様であり、本発明に従う例示的に可能な更に別の改変である。
【符号の説明】
【００７９】
１０  ＶＣＯ回路網
２０  ＬＣタンクＶＣＯ回路網
３０  マルチモジュラス分割回路網
１００  デバイス
１１０  位相／周波数検出器（「ＰＦＤ」）回路網
１１２ａ、１１２ｂ  リード線
１２０  制御回路網
１３２、１３４  ＲＡＭセル
１４０  オプションの整数周波数分割回路網
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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