(57)【要約】【課題】開口率を減少させること無しに応答速度を向上させ、Ｔ−Ｖ特性を改善することのできるＩＰＳモード液晶表示素子を提供すること。【解決手段】第１基板上に、互いに直交して第１、第２、第３領域に区分される単位画素を定義する複数本のゲート配線及びデータ配線と、ゲート配線及びデータ配線の交差地点に形成される薄膜トランジスタと、ゲート配線に平行する共通配線と、共通配線から分岐し、第１領域で第１角度に、第２領域で第２角度に、第３領域で第３角度に折り曲げられた共通電極と、薄膜トランジスタのドレイン電極と連結され、共通電極に平行に形成された画素電極と、第１基板とこれに対向する第２基板との間に形成された液晶層と、を備えてなることを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１基板上に互いに直交して第１、第２及び第３領域に区分された単位画素を定義する複数本のゲート配線及びデータ配線と、
前記ゲート配線及びデータ配線の交差地点に形成された薄膜トランジスタと、
前記ゲート配線に平行に形成された共通配線と、
前記共通配線から分岐し、前記第１領域で第１角度に、前記第２領域で第２角度に、前記第３領域で第３角度に折り曲げられる共通電極と、
前記薄膜トランジスタのドレイン電極と連結され、前記共通電極に平行に形成された画素電極と、
前記第１基板と該第１基板に対向する第２基板との間に形成された液晶層と、
を備えてなることを特徴とするＩＰＳモード液晶表示素子。
【請求項２】
前記第１及び第２基板の内側面に配向膜がさらに備えられることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項３】
前記配向膜は、ゲート配線方向に初期配向されることを特徴とする請求項２に記載のＩＰＳモード液晶表示素子。
【請求項４】
前記第１領域の第１角度は第２領域の第２角度より大きく、前記第２領域の第２角度は第３領域の第３角度より大きいことを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項５】
前記共通電極及び画素電極は、ゲート配線方向を基準にして、前記第１領域で２０°の角度に、前記第２領域で１５°の角度に、前記第３領域で１０°の角度に折り曲げられることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項６】
前記薄膜トランジスタは、前記第１領域のゲート配線及びデータ配線の交差地点に備えられることを特徴とする請求項４又は５に記載のＩＰＳモード液晶表示素子。
【請求項７】
前記共通電極と前記画素電極との間の距離は、一定であることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項８】
前記共通電極及び画素電極は、ゲート配線方向を基準にして、一定の角度を持つように配置されることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項９】
前記共通配線はピクセル領域の中間に形成されることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項１０】
前記共通配線を中心にして画素領域の上下部にそれぞれ配置された画素電極と共通電極とが対称になることを特徴とする請求項９に記載のＩＰＳモード液晶表示素子。
【請求項１１】
前記共通電極は前記共通配線と一体型で形成されることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【請求項１２】
前記薄膜トランジスタは、ゲート電極、半導体層、ソース/ドレイン電極で構成されることを特徴とする請求項１に記載のＩＰＳモード液晶表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子（ＬＣＤ）に係り、特に、１つの単位画素領域内で液晶配向角度をマルチにすることによって、開口率を減少させることなしに応答速度を改善することができるＩＰＳモード液晶表示素子に関する。
【背景技術】
【０００２】
近来、注目されつつある平板表示素子の一つである液晶表示素子は、液体の流動性と結晶の光学的性質を兼備している液晶に電界を加えて光学的異方性を変化させる素子であり、従来の陰極線管（ＣＲＴ）に比べて消費電力が低く、ボリュームが小さく、かつ、大型化及び高精細が可能であるという点から広く使用されている。
【０００３】
かかる液晶表示素子は、液晶の性質とパターンの構造によって多種多様なモードがある。
【０００４】
その例には、液晶配向子が９０゜ツイストするように配列した後、電圧を加えて液晶配向子を制御するＴＮ（Twisted Nematic）モードと、１画素を多数のドメインに分け、それぞれのドメインの主視野角方向を異ならせて広視野角を実現するマルチドメイン（Multi-Domain）モードと、補償フィルムを基板外周面に付着し、光の進行方向による光の位相変化を補償するＯＣＢ（Optically Compensated Birefringence）モードと、一方の基板上に２つの電極を形成し、液晶の配向子が配向膜の並んだ平面でねじれるようにするＩＳＰ（In-Plane Switching）モードと、ネガティブ型液晶と垂直配向膜を用いて液晶分子の長軸が配向膜平面に垂直配列されるようにするＶＡ（Vertical Alignment）モード等がある。
【０００５】
その中、ＩＰＳモード液晶表示素子は、通常、相対向するように配置されてそれらの間に液晶層が備えられるカラーフィルタアレイ基板と薄膜トランジスタアレイ基板とで構成される。
【０００６】
ここで、カラーフィルタアレイ基板には、光漏れを防止するためのブラックマトリクスと、このブラックマトリクス上に色を表現するためのＲ、Ｇ、Ｂのカラーフィルタ層とが形成される。
【０００７】
また、薄膜トランジスタアレイ基板には、単位画素を定義するゲート配線及びデータ配線と、これらゲート配線及びデータ配線の交差地点に形成された薄膜トランジスタと、交互に交差されて横電界を発生させる共通電極及び画素電極とが形成される。
【０００８】
以下、図１乃至図３に基づき、従来のＩＰＳモード液晶表示素子について説明する。
図１は、従来の一ＩＰＳモード液晶表示素子の単位画素を示す平面図で、図２は、図１に示したものとは異なる形態である従来のＩＰＳモード液晶表示素子の単位画素を示す平面図で、図３は、従来のＩＰＳモード液晶表示素子における電圧−透過度曲線を示すグラフである。
【０００９】
具体的には、ＩＰＳモード液晶表示素子の薄膜トランジスタアレイ基板は、図１に示すように、一列に配置された複数本のゲート配線１２と、これに直交する複数本のデータ配線１５とにより単位画素が定義され、この単位画素には、スイッチの役割を担う薄膜トランジスタ（ＴＦＴ）と、ゲート配線１２に平行する共通配線２５と、この共通配線２５から一部分岐して単位画素領域内でゲート配線方向（横方向）に配置される共通電極２４と、これら共通電極２４の間で交互するように形成され、共通電極２４に平行する画素電極１７とで構成される。
【００１０】
ここで、画素電極１７及び共通電極２４は、１つの単位画素領域を複数個のブロック３０に分割するが、共通配線２５及び共通電極２４は、アクティブ領域の外部からＶｃｏｍ信号を受け、画素電極は、コンタクトホール１８を介して薄膜トランジスタのドレイン電極１５ｂに接続されてピクセル信号を受けることによって、共通電極２４と画素電極１７との間に横電界を形成し、この横電界によりブロック３０内部の液晶分子が再配列される。
【００１１】
この場合、画素電極１７及び共通電極２４は、ゲート配線方向に配置されるものの、ゲート配線方向（横方向の角度は０°）を基準にして１０度の角度（α）を持つように配置され、液晶分子は、ゲート配線方向に初期配向された後、横電界により画素電極１７と共通電極２４に対して垂直方向に再配列され、これにより光の透過度合が決定される。一般のＩＰＳモードでは、液晶の最大透過角度がラビング方向を基準にして４５°とされるので、駆動電圧印加時に初期配向された液晶分子が４５°−α、すなわち３５°の角度だけ回転すればよい。
【００１２】
このようなＩＰＳモード液晶表示素子では、図１に示すように、単位画素領域が１６個のブロック３０に分割される。
【００１３】
一方、ＩＰＳモード液晶表示素子の慢性的な応答速度の問題を改善するために、図２に示すように、画素電極１１７及び共通電極１２４をゲート配線方向に配置するものの、ゲート配線方向（０°）を基準に２０°の角度（β）を持つように配置することもできる。
【００１４】
この場合、液晶分子は、ゲート配線１１２方向に初期配向された後、横電界により画素電極１１７と共通電極１２４に対して垂直方向に再配列されるが、一般に、液晶の最大透過角度がラビング方向を基準に４５°とされるので、駆動電圧印加時に初期配向された液晶分子が４５°-β、すなわち、２５°の角度だけ回転すればよい。
【００１５】
したがって、横電界により液晶分子が３５°回転するよりは、２５°回転するほうがより容易であり、結果として応答速度が改善される。
【００１６】
しかしながら、画素電極１１７及び共通電極１２４をゲート配線方向を基準に２０°の角度で配置すると、画素電極１１７と共通電極１２４により分割されるブロック１３０の数が１４個に減少する。すなわち、画素電極１１７と共通電極１２４の配置角度が大きくなると、定められた大きさの単位画素領域内に形成可能な電極の個数は減少するので、ブロック１３０の個数も減少する。
【００１７】
したがって、画素電極及び共通電極の角度を大きくすると、ＩＰＳモード液晶表示素子の応答速度は改善されるが、ブロック個数の減少による輝度減少につながる問題が生じてしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
すなわち、上記の従来技術によるＩＰＳモード液晶表示素子は、次のような問題点がある。
【００１９】
共通電極と画素電極をゲート配線方向に配置する横方向電極モードのＩＰＳモード液晶表示素子において、共通電極と画素電極をゲート配線方向を基準に１０°の角度を持つように配置すると、ブロックの個数が多くなるために液晶表示素子の輝度は向上するが、液晶分子が回転すべき角度は多少大きくなるために応答速度は遅くなる。
【００２０】
一方、共通電極と画素電極をゲート配線方向を基準に２０°の角度を持つように配置すると、液晶分子の応答速度をより速くすることはできるが、電極の配置角度が大きいために、定められたサイズの単位画素領域内におけるブロックの個数は減少し、液晶表示素子の開口領域が減ってしまう。
【００２１】
また、従来のＩＰＳモード液晶表示素子における電圧印加による透過度特性（Ｔ−Ｖ特性）を調べた結果を示す図３からわかるように、飽和電圧Ｖｓａｔ１、Ｖｓａｔ２の幅が狭いという短所がある。
【００２２】
本発明は、上記問題を鑑みてなされたもので、その目的は、１つの単位画素領域内で共通電極及び画素電極をマルチ角度で形成し液晶配向角度をマルチにすることによって、開口率を減少させることなしに応答速度を向上させ、Ｔ−Ｖ特性を改善することができる横方向電極構造のＩＰＳモード液晶表示素子を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明に係るＩＰＳモード液晶表示素子は、第１基板上に互いに直交して第１、第２、第３領域に区分された単位画素を定義する複数本のゲート配線及びデータ配線と、ゲート配線及びデータ配線の交差地点に形成された薄膜トランジスタと、ゲート配線に平行に形成された共通配線と、共通配線から分岐し、第１領域で第１角度に、第２領域で第２角度に、第３領域で第３角度に折り曲げられた共通電極と、薄膜トランジスタのドレイン電極と連結され、共通電極に平行に形成された画素電極と、第１基板とこれに対向する第２基板との間に形成された液晶層とを備えてなることを特徴とする。
【００２４】
ここで、共通電極及び画素電極は、第１領域で２０°の角度に、第２領域で１５°の角度に、第３領域で１０°の角度に折り曲げ、ゲート配線方向（０°の角度）に初期配向されていた液晶分子をマルチ方向に再配列させることによって、応答速度を向上させる。
【００２５】
また、薄膜トランジスタを第１領域に形成し、定められた単位画素領域内のブロック個数を最適化することによって、液晶表示素子の輝度を向上させる。
【発明の効果】
【００２６】
本発明のＩＰＳモード液晶表示素子は、次のような効果がある。
第一の効果として、１つの単位画素領域内で共通電極及び画素電極をマルチ角度に形成することによって液晶配向角度をマルチにしたため、ブロック数を最適化でき、液晶表示素子の輝度を向上させることができる。
【００２７】
第二の効果として、飽和電圧の幅を拡張できる等、Ｔ−Ｖ特性を改善することができる。
【００２８】
第三の効果として、共通電極及び画素電極の角度を大きくした領域にマージンが確保されるため、薄膜トランジスタを形成する領域のマージンが十分に確保される。
【００２９】
第四の効果として、共通電極及び画素電極をマルチ角度に形成するため、電極の角度が大きい領域で液晶分子の応答速度が速くなり、液晶分子の応答速度の速い領域と隣接する領域の液晶分子とが相互作用するため、全体的に応答速度が速くなり、その結果、液晶分子を駆動するために印加する駆動電圧を下げることが可能になる。
【発明を実施するための最良の形態】
【００３０】
以下、添付の図面に基づき、本発明に係るＩＰＳモード液晶表示素子について詳細に説明する。
【００３１】
図４は、本発明によるＩＰＳモード液晶表示素子の単位画素を示す平面図であり、図５Ａ乃至図５Ｃは、図４のＩ、II、III領域をそれぞれ拡大して示す平面図であり、図６は、本発明における電圧−透過度曲線を示すグラフである。
【００３２】
本発明によるＩＰＳモード液晶表示素子の薄膜トランジスタアレイ基板は、図４に示すように、一列に配置された複数本のゲート配線５１２と、これに直交する複数本のデータ配線５１５とによりＩ、II、III領域に区分された単位画素が定義され、この単位画素には、スイッチの役割を担う薄膜トランジスタと、ゲート配線５１２に平行に配置され、アクティブ領域の外部からＶｃｏｍ信号が印加される共通配線５２５と、この共通配線５２５から分岐してＶｃｏｍ信号が流れ、Ｉ、II、III領域でそれぞれ異なる角度に折り曲げられた複数個の共通電極５２４と、コンタクトホール５１８を介して薄膜トランジスタのドレイン電極５１５ｂに接続されて共通電極５２４に平行な横電界を形成する画素電極５１７とを備えている。
【００３３】
このように、本発明による共通電極５２４と画素電極５１７は、ゲート配線方向を基準に一定の角度を持つように配置されるもので、Ｉ、II、III領域でそれぞれ異なる角度に折り曲げられていることに特徴がある。すなわち、図５Ａ乃至図５Ｃのそれぞれに示すように、Ｉ領域では２０°の角度に、II領域では１５°の角度に、III領域では１０°の角度に折り曲げられているように形成する。この場合、ゲート配線方向に初期配向された液晶分子は、一定の角度に折り曲げられた電極により、折り曲げられた電極角だけラビングされたような効果が得られる。
【００３４】
したがって、ゲート配線方向（０°の角度）に初期ラビング配向された液晶分子５５０が、画素電極と共通電極との間に形成される横電界により、ラビング方向を基準に４５°回転し再配列されて光の透過度合が決定されるが、ホワイト画面駆動のための電圧印加時に、Ｉ領域では、電極角が２０°なので液晶分子が２５°回転すればよく、II領域では、電極角が１５°なので液晶分子が３０°回転すればよく、III領域では、電極角が１０°なので液晶分子が３５°回転すればよい。この際に、液晶層の粘度による相互作用によりＩ、II、III領域の液晶が一緒に回転するので、液晶分子の応答速度が全体的に速くなり、これにより、液晶分子を駆動するために印加する駆動電圧を下げることができる。
【００３５】
その結果、電圧印加による透過度特性を調べた図６に示すように、マルチ角度に電極を構成した横電界方向のＩＰＳモード液晶表示素子に対する飽和電圧Ｖｓａｔ３の幅が、従来に比べて広くなったことが確認された。
【００３６】
すなわち、電極から１５°にラビングされた液晶を４５°に回転（３０°回転）するのにかかる飽和電圧を１５Ｖ（共通電極７Ｖ）と仮定すれば、２０°ラビングされた液晶は、４５°になるには２５°だけ回転すればよいので、１４Ｖでも駆動可能になるが、本発明による液晶分子は、液晶の粘性から、２０°ラビングされた液晶分子によって１０°ラビングされた液晶分子の応答速度も速くなるので、マルチラビング角モードでは１４〜１５Ｖが飽和電圧となる。これは、駆動電圧マージンにおいて相当な利得とされる。
【００３７】
但し、Ｉ、II、III領域において共通電極５２４及び画素電極５１７をマルチ角度に形成する時、画素電極５１７と共通電極５２４との間のブロック５３０幅ｄを全領域において一定に維持し、画素電極５１７及び共通電極５２４の幅も同一に形成し、かつ、共通配線５２５を中心にして画素領域の上下にそれぞれ配置された画素電極５１７と共通電極５２４とが対称となるように形成する。ここで、画素電極５１７と共通電極５２４との間の幅ｄは、この両電極５１７、５２４の垂直方向に対する幅であり、両電極間の距離が変ると、ノーマリーブラックモードではホワイト画面駆動時に駆動電圧がそれぞれ異なってくるので注意すべきである。
【００３８】
このように、画素電極５１７及び共通電極５２４をマルチ角度に形成するものの、画素領域の上下にそれぞれ配置された画素電極５１７と共通電極５２４とが対称となるように形成するので、電極が２０°に折り曲げられたＩ領域においてゲート配線５１２とデータ配線５１５とが交差する部分にマージンができる。すなわち、電極が大きい角度で形成される領域は、電極の縦横比が大きいためにそれだけ余裕のある空間が確保されるのである。
【００３９】
したがって、上記の余裕のある空間に薄膜トランジスタを形成することによって、薄膜トランジスタの設計領域（Ｗ／Ｌ）のマージン幅を確保することができる。
【００４０】
また、画素電極５１７及び共通電極５２４をマルチ角度に形成する場合、単位画素領域に対する最適設計が可能なので、画素電極５１７と共通電極５２４により分割されるブロック５３０の数も多くなり、開口率を高めることができる。
【００４１】
すなわち、本発明による画素電極５１７と共通電極５２４の配置パターンは、電極の角度が大きい構造の液晶表示素子の長所と電極の角度が小さい構造の液晶表示素子の長所を同時に有している。
【００４２】
ちなみに、ゲート配線５１２、共通配線５２５及び共通電極５２４は、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などの不透明な金属を使用して同一層に形成し、画素電極５１７は、ＩＴＯ（インジウム−スズ−オキサイド）またはＩＺＯ（インジウム−亜鉛−オキサイド）の透明な導電層を使用して形成する。
【００４３】
ここで、ゲート配線５１２とデータ配線５１５との間の全面にはゲート絶縁膜が介在され、データ配線５１５と画素電極５１７との間には保護膜が介在されて相互に異なる層を絶縁させる。このゲート絶縁膜と保護膜は、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）などの無機絶縁物質をＰＥＣＶＤ（plasma enhanced chemical vapor deposition）方法で蒸着して形成する。
【００４４】
そして、Ｖｃｏｍ信号の流れる共通配線５２５及び共通電極５２４にピクセル電圧の流れる画素電極５１７がオーバーラップされる部分では、ストレージキャパシタンスが形成され、これにより、薄膜トランジスタのターンオフ区間で液晶層に充電された電圧が維持され、寄生容量による画質低下が防止される。
【００４５】
このような薄膜トランジスタアレイ基板には、ブラックマトリクス、カラーフィルタ層及びオーバーコート層が形成されたカラーフィルタアレイ基板が対向して合着され、この両基板間には液晶層が形成される。この薄膜トランジスタアレイ基板及びカラーフィルタアレイ基板の内側面にはそれぞれ、液晶層をゲート配線方向（０°の角度）に初期配向させるために配向膜をさらに備える。
【００４６】
一方、以上では本発明を具体的な実施形態及び図面に限定して説明してきたが、本発明の技術的思想を逸脱しない範囲内で各種置換、変形及び変更が可能であることは、本発明の属する技術分野で通常の知識を持つ者にとっては明白である。
【００４７】
すなわち、上記の実施形態では、共通電極及び画素電極をマルチ角度に形成するに当たり、Ｉ領域では２０°角度に、II領域では１５°角度に、III領域では１０°角度にそれぞれ折り曲げるように形成した場合について説明したが、これに限定されず、最適化した他の角度に設計することも可能である。
【図面の簡単な説明】
【００４８】
【図１】従来の一ＩＰＳモード液晶表示素子の単位画素を示す平面図である。
【図２】図１に示したものとは異なる形態である従来のＩＰＳモード液晶表示素子の単位画素を示す平面図である。
【図３】従来技術における電圧−透過度曲線を示すグラフである。
【図４】本発明によるＩＰＳモード液晶表示素子の単位画素を示す平面図である。
【図５Ａ】図４のＩ領域を拡大して示す平面図である。
【図５Ｂ】図４のII領域を拡大して示す平面図である。
【図５Ｃ】図４のIII領域を拡大して示す平面図である。
【図６】本発明における電圧−透過度曲線を示すグラフである。
【符号の説明】
【００４９】
５１２    ゲート配線
５１２ａ    ゲート電極
５１５    データ配線
５１５ａ    ソース電極
５１５ｂ    ドレイン電極
５１７    画素電極
５１８    コンタクトホール
５２４    共通電極
５２５    共通配線
５３０    ブロック
５５０    液晶分子
【図１】
2007011259.tif 000003
【図２】
2007011259.tif 000004
【図３】
2007011259.tif 000005
【図４】
2007011259.tif 000006
【図５Ａ】
2007011259.tif 000007
【図５Ｂ】
2007011259.tif 000008
【図５Ｃ】
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【図６】
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