(57)【要約】      （修正有）【課題】  緩衝剤が含有されたテープを使用することなく、同一な大きさのチップの積層ができ、高速応答性が要求される製品への適用が有利であるとともに、全体の大きさを縮小させた積層パッケージを提供する。【解決手段】上面にボンディングパッドと連結された第１再配線２３６と、内部に第１再配線と連結された貫通シリコンビア２３４と、下面に貫通シリコンビアと連結された第２再配線２３７とが具備された多数の半導体チップを、対応する第１再配線と第２再配線の間に第１はんだボール２６０ａを介在させ積層された半導体チップと、最下部半導体チップ２１０の第１再配線と印刷回路基板４００の電極端子の間に介在された第２はんだボール２６０ｂと、積層された半導体チップを含んだ印刷回路基板の上面を封止する封止材４５０と、及び印刷回路基板下面のボールランドに付着され実装手段として機能する第３はんだボール４６０ｃを含む。【選択図】  図２Ｂ
2007251145.tif 000002
【特許請求の範囲】
【請求項１】
上面に配置される電極端子及び下面に配置されるボールランドを含んだ回路配線が形成された印刷回路基板と、
前記印刷回路基板上に少なくとも２つ以上がフェイスダウンタイプで積層され、上面にボンディングパッドと連結された第１再配線が具備され、内部に前記第１再配線と連結された貫通シリコンビアが具備され、下面に前記貫通シリコンビアと連結された第２再配線が具備された多数の半導体チップと、
前記積層された半導体チップの、対応する第１再配線と第２再配線の間に介在され相互間の電気的及び機械的連結を成す第１はんだボールと、
前記積層された半導体チップのうち最下部半導体チップの第１再配線と印刷回路基板の電極端子の間に介在され相互間の電気的及び機械的連結を成す第２はんだボールと、
前記積層された半導体チップを含んだ印刷回路基板の上面を封止する封止材と、
前記印刷回路基板下面のボールランドに付着され実装手段として機能する第３はんだボールと、
を含むことを特徴とする積層パッケージ。
【請求項２】
前記第１再配線及び第２再配線は銅で形成されることを特徴とする請求項１に記載の積層パッケージ。
【請求項３】
前記貫通シリコンビアは銅又はニッケル／金で形成されることを特徴とする請求項１に記載の積層パッケージ。
【請求項４】
前記貫通シリコンビアは半導体チップとの界面に形成された絶縁膜を含むことを特徴とする請求項１に記載の積層パッケージ。
【請求項５】
前記第１再配線及び第２再配線の一部分だけを露出させるように半導体チップの上面及び下面各々に形成されたはんだレジストをさらに含むことを特徴とする請求項１に記載の積層パッケージ。
【請求項６】
前記半導体チップは互いに同一の大きさを有することを特徴とする請求項１に記載の積層パッケージ。
【請求項７】
前記各半導体チップでの第１再配線及び第２再配線は同一の大きさで形成されることを特徴とする請求項６に記載の積層パッケージ。
【請求項８】
前記半導体チップは互いに異なる大きさを有することを特徴とする請求項１に記載の積層パッケージ。
【請求項９】
前記各半導体チップでの第２再配線は上部に配置される半導体チップの対応する第１再配線と連結可能な長さを有するように形成されることを特徴とする請求項８に記載の積層パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体積層パッケージに関するものであり、より詳しくは、再配線及びはんだボールを利用した積層パッケージに関するものである。
【背景技術】
【０００２】
電気・電子製品の高性能化が進行されるにつれ、限定された大きさの基板により多くのパッケージを実装するための多くの技術が研究されている。ところで、パッケージは１つの半導体チップが搭載されることを基本とするので所望する容量を得るのに限界がある。
【０００３】
メモリチップの容量増大、即ち、高集積化を成される方法として限定された空間内により多くのセルを形成する技術が一般的に知らされているが、このような方法は高精細な設計基準を必要とする高精度の工程技術と長い開発時間を必要とする。よって、最近、容易に高集積化を成される方法としてスタッキング（stacking）技術が開発され、これに対する研究が活発に進行している。
【０００４】
半導体業界でいうスタッキングとは少なくとも２つ以上の半導体チップを積層しメモリ容量を倍加させる技術である。このようなスタッキング技術によると、２つの２５６Ｍ  ＤＲＡＭチップを積層し５１２Ｍ  ＤＲＡＭチップが構成できる。さらに、スタッキング技術によると、実装密度及び実装面積利用効率で利点を有する。
【０００５】
ここで、２つ以上の半導体チップを積層する方法としては２つ以上積層されたチップを１つのパッケージ内に内蔵させる第１の方法とパッケージングされた２つ以上のパッケージを積層する第２の方法がある。
【０００６】
図１は第１の方法によって製造された従来の積層パッケージを図示した断面図である。図示された通り、互いに異なった大きさで各々縁にボンディングパッド１１２，１２２，１３２を具備した３つの半導体チップ１１０，１２０，１３０が回路パターン１０２を具備したPrinted Circuit Board（以下、ＰＣＢと称する）１００上に積層されている。各チップ１１０，１２０，１３０のボンディングパッド１１２，１２２，１３２とＰＣＢ１００の回路パターン１０２が金属ワイヤ１４０により相互連結されている。前記半導体チップ１１０，１２０，１３０と金属ワイヤ１４０を含んだＰＣＢ１００の上面が封止材１５０で封止されている。そして、前記ＰＣＢ１００の下部面に外部回路との電気的接続手段であるはんだボール１６０が付着されている。
【０００７】
しかし、前述した通りの従来の積層パッケージはチップ縁にボンディングパッドが形成され金属ワイヤによって電気的連結が成されるので、互いに異なる大きさのチップの積層は可能であるが、同一の大きさのチップの積層はチップ間に緩衝剤が含有されたテープを介在させない場合には不可能である。また、従来の積層パッケージは電気的連結が金属ワイヤにより成されるため高速応答性が要求される製品に対応し難い。さらに、従来の積層パッケージはワイヤループによりパッケージのサイズが増加される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、緩衝剤が含有されたテープを使用することなく同一の大きさのチップの積層が可能な積層パッケージを提供することである。
【０００９】
本発明のさらなる目的は、高速応答性が要求される製品への適用が容易な積層パッケージを提供することである。
【００１０】
さらにまた、本発明の目的は、全体の大きさが小さくされた積層パッケージを提供することである。
【課題を解決するための手段】
【００１１】
本発明の１実施形態において、積層パッケージは、上面に配置される電極端子及び下面に配置されるはんだボールランドを含む回路配線が形成された印刷回路基板と、前記印刷回路基板上に少なくとも２つ以上がフェイスダウンで積層され、上面にボンディングパッドと連結された第１再配線が具備され、内部に前記第１再配線と連結された貫通シリコンビアが具備され、下面に前記貫通シリコンビアと連結された第２再配線が具備された多数の半導体チップと、前記積層された半導体チップの対応する第１再配線と第２再配線の間に介在され相互間の電気的及び機械的連結を成す第１はんだボールと、前記積層された半導体チップのうち最下部半導体チップの第１再配線と印刷回路基板の電極端子の間に介在され相互間の電気的及び機械的連結を成す第２はんだボールと、前記積層された半導体チップを含んだ印刷回路基板の上面を封止する封止材と、及び前記印刷回路基板下面のボールランドに付着され実装手段として機能する第３はんだボールと、を含む。
【００１２】
前記第１再配線及び第２再配線は銅で成される。
前記貫通シリコンビアは銅又はニッケル／金で成される。
前記貫通シリコンビアは半導体チップとの界面に形成された絶縁膜を含む。
【００１３】
前記積層パッケージは前記第１再配線及び第２再配線の一部分だけを露出させるように半導体チップの上面及び下面各々に形成されたはんだレジストをさらに含む。
【００１４】
前記半導体チップは互いに同一な大きさを有し、前記各半導体チップでの第１再配線及び第２再配線は同一な大きさで形成される。
【００１５】
前記半導体チップは互いに異なる大きさを有し、前記各半導体チップでの第２再配線は上部に配置される半導体チップの対応する第１再配線と連結可能な長さを有するように形成される。
【発明の効果】
【００１６】
本発明によれば、半導体チップ間及び半導体チップと印刷回路基板間の電気的な連結を金属ワイヤを使用しないでＴＳＶ及び再配線を通じて成されることによって高速応答性が要求される製品への適用に有利なパッケージが提供できる。また、本発明はワイヤループを考慮しなくてもいいのでパッケージ全体の大きさを縮めることができる。さらに、本発明ははんだボールの位置を適切に調節できるので、特別な緩衝剤が含有されたテープを使用しなくても互いに異なる大きさの半導体チップだけでなく、互いに同一な大きさの半導体チップも容易に積層できる。また、本発明ははんだボールを半導体チップの全面に付着できるので、半導体チップが受ける機械的なストレスを広く分散させることによって向上された信頼性を有する積層パッケージが提供できる。
【発明を実施するための最良の形態】
【００１７】
本発明は積層される各半導体チップに貫通シリコンビア（Through Silicon Via：以下、ＴＳＶと称する）と再配線を形成し、再配線間の連結を通じて半導体チップの積層を成す。
【００１８】
このような本発明の積層パッケージは半導体チップ間の電気的連結がＴＳＶ及び再配線とはんだボールにより成されるので、まず、電気的信号伝達経路の最小化を通じて高速製品への対応に有利であり、次に、互いに異なる大きさのチップは同一の大きさのチップも特別な緩衝剤を含有するテープを介在させなくても容易に積層でき、最後に、ワイヤループを考慮しなくてもいいので積層パッケージ全体の大きさを縮小することができる。
【００１９】
以下では図２Ａ及び図２Ｂを参照して本発明の第１の実施形態による積層パッケージを詳細に説明する。ここで、図２Ａは再配線及びＴＳＶが形成された半導体チップを図示した断面図であり、図２Ｂは各々再配線及びＴＳＶが形成された半導体チップを印刷回路基板上に積層して構成した積層パッケージを図示した断面図である。
【００２０】
図２Ａを参照すると、半導体チップ２１０は上面縁に配置されたボンディングパッド２１２を具備する。半導体チップ２１０部分の内部には前記ボンディングパッド２１２と隣接してＴＳＶ２１４が形成されており、前記半導体チップ２１０の上面及び下面各々には前記ＴＳＶ２１４の上端部及び下端部と各々連結されるように第１再配線２１６及び第２再配線２１７が形成されている。前記第１再配線２１６はＴＳＶ２１４の上端部だけでなく、ボンディングパッド２１２とも連結されるように形成される。前記第１再配線２１６及び第２再配線２１７を含む半導体チップ２１０の上面及び下面各々には前記第１再配線２１６の一部分及び第２再配線２１７の一部分を除いた残りの部分を覆うようにはんだレジスト２１８が形成されている。
【００２１】
前記ボンディングパッド２１２はＴＳＶ２１４の大きさ及び位置に関係なく半導体チップ２１０の上面に配置されるように形成される。前記ＴＳＶ２１４は半導体チップ２１０を貫通するように形成されたビアホール内に銅又はニッケル／金が充填されて構成され、特に、前記半導体チップ２１０との界面に電気的絶縁のために形成された絶縁膜（図示されていない）を含む。前記第１再配線２１６及び第２再配線２１７は銅で形成されている。
【００２２】
図２Ｂを参照すると、上面に配置される電極端子２０２及び下面に配置されるはんだボールランド２０４を含む回路配線（図示されていない）が形成された印刷回路基板２００が備えられる。前記印刷回路基板２００上に前述したような構造を有する少なくとも２つ以上、例えば、３つの半導体チップ２１０，２２０，２３０がフェイスダウンで積層されている。
【００２３】
ここで、前記積層された半導体チップ２１０，２２０，２３０は対応する第１再配線２２６，２３６と第２再配線２１７，２２７の間に介在される第１はんだボール２６０ｂにより相互間の電気的及び物理的連結が成され、積層された半導体チップ２１０，２２０，２３０のうち最下部に配置された半導体チップ２１０と印刷回路基板２００は対応するボンディングパッド２１２及び電極端子２０２の間に介在される第２はんだボール２６０ａにより相互間の電気的及び物理的連結が成される。
【００２４】
積層された半導体チップ２１０，２２０，２３０を含んだ印刷回路基板２００の上面は、前記半導体チップ２１０，２２０，２３０の外部影響からの損傷を防止するために、封止材２５０で封止されている。前記印刷回路基板２００下面のはんだボールランド２０４には外部回路への実装手段として第３はんだボール２６０ｃが付着されている。
【００２５】
このような本発明の積層パッケージは半導体チップ間の電気的連結及び半導体チップと印刷回路基板間の電気的連結が金属ワイヤの代わりにＴＳＶ及び再配線とはんだボールにより成されるため電気的信号伝達経路の最小化を通じて高速応答性が要求される製品に有利に適用できる。また、本発明の積層パッケージは金属ワイヤを使用しないのでワイヤループを考慮しなくても良いため、積層パッケージ全体の大きさを縮小することができる。
【００２６】
さらに、本発明の積層パッケージは、図３に図示されたように、ボンディングパッドとＴＳＶの再配列を通して半導体チップ３１０の全面にはんだボール３６０が付着されるようにできるので、同一の大きさを有する半導体チップだけでなく互いに違う大きさを有する半導体チップにおいても、緩衝剤が含有されたテープを介在させることなく容易に積層できる。
【００２７】
図４は本発明の第２の実施形態による積層パッケージを図示した断面図である。図示されたように、本発明の第２の実施形態による積層パッケージは互いに異なる大きさの半導体チップ４１０，４２０，４３０が積層される。これはボンディングパッド４１２，４２２，４３２とＴＳＶ４１４，４２４，４３４の再配列を通して第１はんだボール４６０ａ及び第２はんだボール４６０ｂが付着される位置を任意に調節できることに起因する。即ち、本実施形態では各半導体チップ４１０，４２０，４３０での第１再配線４１６，４２６，４３６と第２再配線４１７，４２７，４３７の長さ及びはんだレジスト４１８，４２８，４３８からの露出位置を調節して第１はんだボール４６０ａと第２はんだボール４６０ｂの付着位置を任意に調節することによって互いに異なる大きさの半導体チップを容易に積層できる。
【００２８】
一方、前述した本発明の一実施形態による積層パッケージは積層された半導体チップ２１０，２２０，２３０が全て同一の大きさを有することに関連して各半導体チップ２１０，２２０，２３０での第１再配線２１６，２２６，２３６と第２再配線２１７，２２７，２３７全部同一の長さを有するように形成される。一方、本発明の第２の実施形態による積層パッケージは積層された半導体チップ４１０，４２０，４３０が互いに違う大きさを有することと関連して、各半導体チップ４１０，４２０，４３０での第１再配線４１６，４２６，４３６と第２再配線４１７，４２７，４３７は各々互いに異なる長さを有するように形成される。例えば、各半導体チップ４１０，４２０，４３０での第２再配線４１７，４２７，４３７は上部に配置される半導体チップ４２０，４３０の対応する第１再配線４２６，４３６と連結可能な長さを有するように形成される。
【００２９】
前記積層パッケージは積層された半導体チップ４１０，４２０，４３０を含んだ印刷回路基板４００の上面が封止材４５０で封止される。図４で、未説明の図面符号４６０ｃは第３はんだボールを示す。
【００３０】
以上、ここでは本発明を特定の実施形態に関連して図示し説明したが、本発明がそれに限定されるのではなく、以下の特許請求の範囲は本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変更できるということを当業界で通常の知識を有したものならば容易に分かる。
【図面の簡単な説明】
【００３１】
【図１】従来の積層パッケージを図示した断面図である。
【図２Ａ】本発明の第１の実施形態による積層パッケージを説明するための断面図である。
【図２Ｂ】本発明の第１の実施形態による積層パッケージを説明するための断面図である。
【図３】本発明の第１の実施形態による積層パッケージのはんだボール付着構造を説明するための平面図である。
【図４】本発明の第２の実施形態による積層パッケージを図示した断面図である。
【符号の説明】
【００３２】
２００，４００  印刷回路基板
２１０，２２０，２３０，３１０，４１０，４２０，４３０  半導体チップ
２１２，２２２，２３２，４１２，４２２，４３２  ボンディングパッド
２１４，２２４，２３４，４１４，４２４，４３４  貫通シリコンビア
２１６，２２６，２３６，４１６，４２６，４３６  第１再配線
２１７，２２７，２３７，４１７，４２７，４３７  第２再配線
２１８，４１８，４２８，４３８  はんだレジスト
２５０，４５０  封止材
２６０ａ，４６０ａ  第１はんだボール
２６０ｂ，４６０ｂ  第２はんだボール
２６０ｃ，４６０ｃ  第３はんだボール
３６０  はんだボール
【図１】
2007251145.tif 000003
【図２Ａ】
2007251145.tif 000004
【図２Ｂ】
2007251145.tif 000005
【図３】
2007251145.tif 000006
【図４】
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