(57)【要約】【課題】良好な動作電圧及びアバランシェ耐量を備える半導体素子及びその製造方法を提供する。【解決手段】  半導体素子１０の半導体基体２０に形成されたトレンチ２５の少なくとも下面にマスクを形成し、トレンチ２５の開口部２５ａを介して、トレンチ２５の側面にベース領域２２に拡散された不純物とは逆導電型の不純物を拡散させることによって、ベース領域２２より不純物濃度の低いチャネル領域２３を形成する。ベース領域２２の不純物濃度と比較してチャネル領域のみ不純物濃度を低くすることができるため、良好な動作電圧及び良好なアバランシェ耐量を備える半導体素子１０を提供することができる。【選択図】図１
2007059632.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、前記第１半導体領域の上面に形成された第２導電型の第２半導体領域とを備える半導体基体の一方の主面に、前記第２半導体領域から前記第１半導体領域まで延びるようにトレンチを形成するトレンチ形成工程と、
前記半導体基体の一方の主面及び前記トレンチの少なくとも底面を覆うようにマスクを形成するマスク形成工程と、
前記トレンチの開口部を介して前記トレンチの側面の前記マスクが形成されていない領域に、第１導電型の不純物を拡散させる不純物拡散工程と、
前記マスクを除去するマスク除去工程と、
前記トレンチの底面及び側面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記トレンチを充填するようにゲート電極を形成するゲート電極形成工程と、から構成されることを特徴とする半導体素子の製造方法。
【請求項２】
前記マスク形成工程では、前記トレンチを介して露出する前記第１半導体領域を覆うように前記マスクを形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記不純物拡散工程では、イオン注入法により不純物を拡散させることを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。
【請求項４】
第１導電型の第１半導体領域と、前記第１半導体領域の上面に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体と、
前記半導体基体の一方の主面に前記第３半導体領域から前記第１半導体領域まで延びるように形成されたトレンチと、
前記トレンチの表面に形成された絶縁膜と、
前記絶縁膜を介し、前記トレンチを充填するように形成されたゲート電極と、を備え、
更に前記第２半導体領域の前記絶縁膜と接する領域に、前記第２半導体領域よりも不純物濃度が低く形成された第２導電型の第４半導体領域を備え、
前記第１半導体領域の不純物濃度は、前記絶縁膜と接する領域と、その他の領域とでほぼ同じであることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を備える半導体素子とその製造方法に関し、特にトレンチ構造を備える絶縁ゲート型電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
従来、セルの高集積化、耐圧性向上、オン抵抗の低減等を図るため、トレンチ構造を備える半導体素子が利用されている。
【０００３】
例えばトレンチ構造を備える絶縁ゲート型トランジスタは、半導体基板の上面に形成されたトレンチ（溝）にゲート絶縁膜を介して、ゲート電極として機能する導体膜が埋設されたゲート構造を備える。そして、半導体基板の上面側に設けられた半導体領域をソース領域、下面側に設けられた半導体領域をドレイン領域とし、ソース領域とドレイン領域との間に形成されたベース領域とを備える。ベース領域のうち、ゲート絶縁膜と接する領域は、ゲート電極に電圧が印加された際、チャネルとして機能する。
【０００４】
ところで、このような絶縁ゲート型トランジスタの動作電圧を下げるためには、ベース領域のチャネルが形成される領域の不純物濃度を低く形成することが好ましい。しかし、動作電圧を下げるためチャネルが形成される領域のみならずベース領域全体の不純物濃度を低下させると、アバランシェ耐量が低下し、好ましくない。
【０００５】
そこで、ゲート絶縁膜及びゲート電極を形成する前にトレンチ内に酸化膜を形成し、ベース領域内の不純物を酸化膜内に拡散させることにより、ベース領域のゲート絶縁膜近傍の領域の不純物濃度を低下させる技術が開発されている（例えば特許文献１）。
【特許文献１】特開２０００−２２８５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に開示された半導体素子の製造方法では、酸化膜がトレンチの底面及び側面に形成される。従って、トレンチ底面に形成されたドレイン領域の不純物までもが酸化膜に吸収され、ドレイン領域の不純物濃度が低下し、耐圧性等が初期設計からずれる問題が生ずる。
【０００７】
また、特許文献１に開示された半導体素子の製造方法では、ベース領域のソース電極と接する領域が抵抗性接触となるよう別工程で不純物を拡散させ、高不純物濃度の領域を形成する必要があるため、製造工程が増加する問題がある。更に、不純物の酸化膜への吸収にばらつきがあると閾値電圧にばらつきが生ずる、ベース領域に拡散された不純物を酸化膜へ拡散させるため、トレンチ側面から深さ方向の不純物濃度の制御が困難である等の問題もある。
【０００８】
本発明は上記実情に鑑みてなされたものであって、良好な動作電圧及びアバランシェ耐量を備える半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の観点にかかる半導体素子の製造方法は、
第１導電型の第１半導体領域と、前記第１半導体領域の上面に形成された第２導電型の第２半導体領域とを備える半導体基体の一方の主面に、前記第２半導体領域から前記第１半導体領域まで延びるようにトレンチを形成するトレンチ形成工程と、
前記半導体基体の一方の主面及び前記トレンチの少なくとも底面を覆うようにマスクを形成するマスク形成工程と、
前記トレンチの開口部を介して前記トレンチの側面の前記マスクが形成されていない領域に、第１導電型の不純物を拡散させる不純物拡散工程と、
前記マスクを除去するマスク除去工程と、
前記トレンチの底面及び側面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記トレンチを充填するようにゲート電極を形成するゲート電極形成工程と、から構成されることを特徴とする。
【００１０】
前記マスク形成工程では、前記トレンチを介して露出する前記第１半導体領域を覆うように前記マスクを形成してもよい。
【００１１】
前記トレンチ形成工程では、開口部をテーパ状に形成してもよい。
【００１２】
前記不純物拡散工程では、イオン注入法により不純物を拡散させてもよい。
【００１３】
上記目的を達成するため、本発明の第２の観点にかかる半導体素子は、
第１導電型の第１半導体領域と、前記第１半導体領域の上面に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記半導体基体の一方の主面に前記第３半導体領域から前記第１半導体領域まで延びるように形成されたトレンチと、を備える半導体基体と、
前記トレンチの表面に形成された絶縁膜と、
前記絶縁膜を介し、前記トレンチを充填するように形成されたゲート電極と、
を備え、
更に前記第２半導体領域の前記絶縁膜と接する領域に、前記第２半導体領域よりも不純物濃度が低く形成された第２導電型の第４半導体領域を備え、
前記第１半導体領域の不純物濃度は、前記絶縁膜と接する領域と、その他の領域とでほぼ同じであることを特徴とする。
【００１４】
前記トレンチの開口部はテーパ状に形成されてもよい。
【発明の効果】
【００１５】
本発明によれば、トレンチの少なくとも底面にマスクを形成した上で、トレンチの開口部を介してベース領域の導電型とは逆導電型の不純物をトレンチ表面に注入することにより、良好な動作電圧及びアバランシェ耐量を備える半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態に係る半導体素子及びその製造方法について図を用いて説明する。
【００１７】
本発明の実施の形態に係る半導体素子１０を図１に示す。本発明は半導体素子として絶縁ゲート型電界効果トランジスタを例に挙げて説明する。図１は、半導体素子１０の部分断面図である。
【００１８】
半導体素子１０は、図１に示すように半導体基体２０と、ゲート電極３１と、ゲート絶縁膜３２と、ソース電極３３と、層間絶縁膜３４と、ドレイン電極３５と、を備える。
【００１９】
半導体基体２０は、図１に示すようにドレイン領域２１と、ベース領域２２と、チャネル領域２３と、ソース領域２４と、トレンチ２５と、を備える。
【００２０】
ドレイン領域２１は、例えばリン又はアンチモン（ヒ素）等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から構成される。ドレイン領域２１の下面に、ドレイン電極３５が形成される。またドレイン領域２１の不純物濃度は、ゲート絶縁膜３２近傍の領域と、それ以外の領域とでほぼ同じに形成される。
【００２１】
ベース領域２２は、例えばボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型半導体領域から構成され、ドレイン領域２１上に形成される。ベース領域２２の不純物濃度は、半導体素子１０のアバランシェ耐量を良好に得るため、チャネル領域２３の不純物濃度より高く形成される。またベース領域２２上にはソース電極３３が形成されており、ソース電極３３とほぼ同じ電圧がベース領域２２に印加される。
【００２２】
チャネル領域２３は、例えばボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型半導体領域から構成される。チャネル領域２３は、ベース領域２２と、ゲート絶縁膜３２との間に形成され、チャネル領域２３の上面にはソース領域２４が形成され、チャネル領域の下面にはドレイン領域２１が形成される。また、ゲート電極３１に所定電圧が印加されると、チャネル領域２３のゲート絶縁膜３２近傍にチャネルが形成される。チャネル領域２３の不純物濃度は、閾値電圧を低くし、半導体素子１０の動作電圧を下げるため、ベース領域２２と比較し所定程度低く形成される。
【００２３】
ソース領域２４は、例えばリン等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から構成され、ベース領域２２及びチャネル領域２３の上面に形成される。また、ソース領域２４と接するようにソース電極３３が形成される。
【００２４】
トレンチ２５は、図１に示すように半導体基体２０の上主面に形成される。トレンチ２５の断面形状は図１に示すように略方形であり、ソース領域２４からドレイン領域２１まで延びるように形成される。また、トレンチ２５の表面にはゲート絶縁膜３２が形成されており、さらにゲート絶縁膜３２を介してトレンチ２５を充填するようにゲート電極３１が形成される。
【００２５】
ゲート電極３１は、ボロン、リン等が拡散され導電性の付与されたポリシリコン等から形成され、ゲート絶縁膜３２を介してトレンチ２５を充填するように形成される。また、ゲート電極３１の上面は半導体基体２０の上主面とほぼ等しくなるように形成される。なお、ゲート電極３１の上面は半導体基体２０の上主面から多少下に位置するように形成することも可能である。
【００２６】
ゲート絶縁膜３２は、絶縁体、例えばシリコン酸化膜から構成され、トレンチ２５の表面に形成される。ゲート絶縁膜３２は、所定の閾値電圧を維持できる厚みに形成される。また、ゲート絶縁膜３２は、ドレイン領域２１の不純物濃度に影響を与えない厚みに形成される。
【００２７】
ソース電極３３は、導電体、例えばアルミニウム（Ａｌ）等から形成される。また、ソース電極３３は、ソースコンタクト孔３４ａを介してソース領域２４と接し、且つ層間絶縁膜３４を覆うように形成される。なお、ソース電極３３は、ソース領域２４だけでなくベース領域２２を覆うように形成される。このようにソース電極３３をベース領域２２を覆うように形成することで、ベース領域２２にソース領域２４とほぼ同じ電圧を印加することができる。
【００２８】
層間絶縁膜３４は、絶縁体、例えばＮＳＧ（nondoped silicate glass ）、ＢＰＳＧ（boron phosphor silicate glass）等から構成され、ゲート電極３１とソース電極３３との間に形成され、両者を電気的に絶縁する。また、層間絶縁膜３４のソース電極３３に対応する領域には、ソースコンタクト孔３４ａが形成される。
【００２９】
ドレイン電極３５は、例えばアルミニウム（Ａｌ）等からなる金属多層膜等から構成され、半導体基体２０の下主面に形成される。
【００３０】
以上の構成を採る半導体素子１０は、ゲート絶縁膜３２と接する領域に不純物濃度の低いチャネル領域２３を備えることによって、閾値電圧を低くすることができ、半導体素子１０の動作電圧を下げることが可能となる。また、ベース領域２２の不純物濃度が高く保たれるため、半導体素子１０は良好なアバランシェ耐量を備える。
【００３１】
次に、本発明の実施の形態に係る半導体素子１０の製造方法を図を用いて説明する。なお、以下に記述する方法は一例であり、同様の結果物が得られるのであればこれに限られない。
【００３２】
まず、Ｎ型の半導体基板５１を用意する。次に半導体基板上５１の上主面に、熱拡散法、イオン注入法等によってＰ型の不純物を拡散させ、図２（ａ）に示すようにＰ型半導体領域５２を形成する。
【００３３】
次にフォトリソグラフィ等により、Ｐ型半導体領域５２上にレジストパターンを形成し、続いてリアクティブイオンエッチング（Reactive Ion Etching；ＲＩＥ）法等によって、図２（ｂ）に示すように、Ｐ型半導体領域５２からＮ型半導体基板５１まで延びるようにトレンチ２５を形成する。また、これによりドレイン領域２１が形成される。
【００３４】
次に、トレンチ２５の開口部２５ａを除くＰ型半導体領域５２上全体にマスク７１を形成する。また、トレンチ２５の少なくとも底面を覆うように、好ましくはトレンチ２５を介して露出するドレイン領域２５を覆うようにマスク７２を形成する。なお、マスク７１及びマスク７２は不純物の拡散を良好に防止できるものであればいずれを用いても良く、レジスト、絶縁物等を用いることができる。
【００３５】
次に、図３（ｄ）に示すように、トレンチ２５の開口部２５ａを介して、トレンチ２５の側面にＰ型半導体領域５２とは逆導電型であるＮ型不純物、例えばリン、ヒ素等を所定の深さまでイオン注入する。これによりＰ−型半導体領域５３が形成される。
【００３６】
次に、Ｐ型半導体領域５２上に形成されたマスク７１及びトレンチ内に形成されたマスク７２を除去する。
【００３７】
次に、Ｐ型半導体領域５２上にフォトリソグラフィ等により、ソース領域２４が形成される領域に対応した開口部を備えるレジストパターン（図示せず）を形成する。続いて、開口部を介しＮ型不純物をイオン注入法等で拡散させ、ソース領域２４を形成する。また、これによりベース領域２２が形成される。
【００３８】
次に、例えば熱酸化法等により、トレンチ２５の表面に所定の厚さを備えるゲート絶縁膜３２を形成する。
【００３９】
次に、ゲート絶縁膜３２が形成されたトレンチ２５を充填するように、例えば減圧ＣＶＤ（Chemical Vapor Deposition）法等によりポリシリコンを堆積させる。ポリシリコンは、トレンチ２５を充填し、更にベース領域２２の上面を覆うように形成した後、半導体基体２０の上主面とほぼ同じ位置までエッチバックする。続いてポリシリコン中に例えばリン、ボロン等を拡散させ、導電性を付与する。これにより図４（ｅ）に示すように、ゲート電極３１が形成される。
【００４０】
続いて、ゲート電極３１上に例えば減圧ＣＶＤ法等により層間絶縁膜３４を形成し、フォトリソグラフィ等によってソースコンタクト孔３４ａに対応する領域に開口部を備えるレジストパターン（図示せず）を形成する。レジストパターンをマスクとし、エッチングを行うことによりソースコンタクト孔３４ａを形成する。
【００４１】
次に、ソースコンタクト孔３４ａを充填し、更に層間絶縁膜３４を覆うように、スパッタ等によって例えばアルミニウム（Ａｌ）を堆積させ、ソース電極３３を形成する。
また、半導体基体２０の下主面にスパッタ等によって、例えばアルミニウム（Ａｌ）を堆積させ、ドレイン電極３５を形成する。
以上の工程から、半導体素子１０が製造される。
【００４２】
本実施の形態の半導体素子の製造方法によれば、トレンチ２５の少なくとも底面を覆うようにレジスト等からなるマスクを形成した上で、トレンチ２５の側面に斜め方向からベース領域２２とは逆導電型であるＮ型不純物を拡散させることによって、不純物濃度の低いチャネル領域２３を容易に形成することができる。結果として、閾値電圧を低くすることができ、半導体素子１０の動作電圧を低くすることができる。また、ベース領域２２の不純物濃度は、チャネル領域２３と比較して高く形成されるため、半導体素子１０は良好なアバランシェ耐量を備える。 
【００４３】
また、本実施の形態の製造方法によれば、ドレイン領域２１はマスク７２によって覆われるため、チャネル領域２３を形成する際に不純物濃度が増加することはない。また、従来技術のようにトレンチと接するＮ型半導体領域の不純物濃度が低下することがなく、半導体素子１０の特性が初期設計からのずれが生ずることがない。また、本実施の形態の製造方法では、チャネル領域２３のみの不純物濃度を低下させるため、従来技術と異なり、ソース電極３３と接するベース領域２２を高濃度に形成する工程が不要となる。また、イオン注入法によってチャネル領域２３を形成するため、酸化膜への拡散の程度のばらつきによる閾値電圧のばらつきが生ずることもなく、更にトレンチ側面から深さ方向の不純物濃度を制御することも容易に行うことができる。
【００４４】
本発明は上述した実施の形態に限られず様々な修正及び応用が可能である。
例えば、上述した実施の形態では、半導体素子１０として絶縁ゲート型電界効果トランジスタを例に挙げて説明したがこれに限られず、絶縁ゲート型バイポーラトランジスタであってもよい。
【００４５】
また、上述した実施の形態では、溝及び第２の溝の開口部がテーパ状に形成されている場合を例に挙げて説明したが、テーパ状に形成されていなくともよい。しかし、ステップカバレージ（段差被覆性）を良好にするため開口部は面取りされていることが好ましい。
【００４６】
また、上述した実施の形態ではＮ型を第１導電型、Ｐ型を第２導電型として説明したが、これを逆としても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係る半導体素子の構成例を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子の製造方法を示す図である。
【図３】本発明の実施の形態に係る半導体素子の製造方法を示す図である。
【図４】本発明の実施の形態に係る半導体素子の製造方法を示す図である。
【符号の説明】
【００４８】
１０  半導体素子
２０  半導体基体
２１  ドレイン領域
２２  ベース領域
２３  チャネル領域
２４  ソース領域
２５  トレンチ
３１  ゲート電極
３２  ゲート絶縁膜
３３  ソース電極
３４  層間絶縁膜
３５  ドレイン電極
【図１】
2007059632.tif 000003
【図２】
2007059632.tif 000004
【図３】
2007059632.tif 000005
【図４】
2007059632.tif 000006