(57)【要約】【課題】同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる駆動回路を得る。【解決手段】パワー半導体素子をそれぞれオン状態・オフ状態に制御するためのレベルシフトされたオン信号とオフ信号を出力するレベルシフト回路と、オン信号をセット入力から入力し、オフ信号をリセット入力から入力して、パワー半導体素子に駆動信号を出力する第１のＲＳ型フリップフロップと、レベルシフト回路と第１のＲＳ型フリップフロップの間に設けられ、オン信号とオフ信号の両方が第１の論理になってから両方とも第２の論理になるまでオン信号とオフ信号の伝達を阻止するロジックフィルタ回路とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
パワー半導体素子をそれぞれオン状態・オフ状態に制御するためのレベルシフトされたオン信号とオフ信号を出力するレベルシフト回路と、
前記オン信号をセット入力から入力し、前記オフ信号をリセット入力から入力して、前記パワー半導体素子に駆動信号を出力する第１のＲＳ型フリップフロップと、
前記レベルシフト回路と前記第１のＲＳ型フリップフロップの間に設けられ、前記オン信号と前記オフ信号の両方が第１の論理になってから両方とも第２の論理になるまで前記オン信号と前記オフ信号の伝達を阻止するロジックフィルタ回路とを有することを特徴とする駆動回路。
【請求項２】
前記ロジックフィルタ回路は、
前記オン信号と前記オフ信号を入力してＮＡＮＤ演算するＮＡＮＤ回路と、
前記オン信号と前記オフ信号を入力してＮＯＲ演算する第１のＮＯＲ回路と、
前記ＮＡＮＤ回路の出力信号をセット入力から入力し、前記第１のＮＯＲ回路の出力信号を反転したものをリセット入力から入力して、マスク信号を出力する第２のＲＳ型フリップフロップと、
前記オン信号を反転したものと前記マスク信号とを入力してＮＯＲ演算する第２のＮＯＲ回路と、
前記オフ信号を反転したものと前記マスク信号とを入力してＮＯＲ演算する第３のＮＯＲ回路とを有し、
前記第２のＲＳ型フリップフロップは、前記セット入力が第１の論理から第２の論理になると前記マスク信号を第２の論理から第１の論理にセットし、前記リセット入力が第１の論理から第２の論理になると前記マスク信号を第１の論理から第２の論理にリセットすることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記ロジックフィルタ回路は、前記第１のＮＯＲ回路と前記第２のＲＳ型フリップフロップのリセット入力との間に設けられた遅延回路を更に有することを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記ロジックフィルタ回路は、
前記オン信号と前記オフ信号を入力してＮＡＮＤ演算するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力信号をセット入力から入力し、前記ＮＡＮＤ回路の出力信号を反転したものをリセット入力から入力して、マスク信号を出力する第２のＲＳ型フリップフロップと、
前記ＮＡＮＤ回路と前記第２のＲＳ型フリップフロップのリセット入力との間に設けられた遅延回路と、
前記オン信号を反転したものと前記マスク信号とを入力してＮＯＲ演算する第１のＮＯＲ回路と、
前記オフ信号を反転したものと前記マスク信号とを入力してＮＯＲ演算する第２のＮＯＲ回路とを有し、
前記第２のＲＳ型フリップフロップは、前記セット入力が第１の論理から第２の論理になると前記マスク信号を第２の論理から第１の論理にセットし、前記リセット入力が第１の論理から第２の論理になると前記マスク信号を第１の論理から第２の論理にリセットすることを特徴とする請求項１に記載の駆動回路。
【請求項５】
前記ロジックフィルタ回路は、
前記オン信号と前記オフ信号を入力してＮＡＮＤ演算するＮＡＮＤ回路と、
ゲートが前記ＮＡＮＤ回路の出力に接続され、ソースが電源に接続され、ドレインから信号を出力するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと基準電位との間に接続された定電流回路と、
前記ＰＭＯＳトランジスタのドレインと基準電位との間に前記定電流回路と並列に接続されたコンデンサと、
前記オン信号を反転したものと前記ＰＭＯＳトランジスタの出力信号とを入力してＮＯＲ演算する第１のＮＯＲ回路と、
前記オフ信号を反転したものと前記ＰＭＯＳトランジスタの出力信号とを入力してＮＯＲ演算する第２のＮＯＲ回路とを有することを特徴とする請求項１に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子の駆動回路に関し、特に同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる駆動回路に関するものである。
【背景技術】
【０００２】
ハーフブリッジ接続されたパワー半導体素子(ＭＯＳＦＥＴ、ＩＧＢＴ等)を高耐圧集積回路(ＨＶＩＣ)で駆動する場合、そのパワー半導体素子の負荷はモータや蛍光灯などの誘導(Ｌ)負荷の場合が多い。また、プリント基板上の配線等による寄生Ｌ成分等も影響して、スイッチング時にＨＶＩＣのハイサイド基準電位(ＶＳ)がＧＮＤに対して過渡的に負側へ変動する。そして、負（電位）側へ変動してから復帰する際に、リカバリー電流がレベルシフト用高耐圧ＭＯＳＦＥＴのドレイン電流としてハイサイド電源（ＶＢ）からレベルシフト抵抗を介して流れる。これをハイサイドの入力信号として誤認識してハイサイド回路が誤動作し、その出力(上アーム制御信号)に異常信号が出力され、アーム短絡等の不具合が生じることがあった。このような誤動作は、ＶＳに印加されるｄｖ／ｄｔが原因となって生じることもある（例えば、特許文献１参照）。
【０００３】
この不具合を回避するために、レベルシフト信号をＣＲフイルタによって選別する方式や、ハイサイド回路に内蔵された“ＲＳ型フリップフロップ”に同時に誤信号が入ることを論理回路で排除したロジックフィルタ方式（例えば、特許文献２参照）が提案されている。
【０００４】
【特許文献１】特開２００３−１３３９２７号公報
【特許文献２】特開２００１−１４５３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
オン信号側のレベルシフト回路を構成する素子とオフ信号側のレベルシフト回路を構成する素子との間には、製造バラツキにより誤動作信号マージンに差が存在する。また、Ｖｓの負ノイズによるリカバリー電流が流れる期間とオフ信号の発生期間が重なった場合、オン側のレベルシフト用高耐圧ＭＯＳＦＥＴに流れるリカバリー電流は、オフ側に流れるリカバリー電流よりも維持時間が長くなる。このような場合、オン信号とオフ信号にはそれぞれの信号の立ち上がり（“Ｌ”から“Ｈ”）、立下り（“Ｈ”から“Ｌ”）、あるいはその両方のタイミングが一致しない非同期の誤信号（非同期誤信号と称す）が発生する。しかし、従来の回路は、オン信号側とオフ信号側で同時に生じ、それぞれの信号の立ち上がり及び立下りのタイミングにおいて一致する誤信号（同期誤信号と称す）を除去することはできるが、非同期誤信号を除去することはできなかった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる駆動回路を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る駆動回路は、パワー半導体素子をそれぞれオン状態・オフ状態に制御するためのレベルシフトされたオン信号とオフ信号を出力するレベルシフト回路と、オン信号をセット入力から入力し、オフ信号をリセット入力から入力して、パワー半導体素子に駆動信号を出力する第１のＲＳ型フリップフロップと、レベルシフト回路と第１のＲＳ型フリップフロップの間に設けられ、オン信号とオフ信号の両方が第１の論理になってから両方とも第２の論理になるまでオン信号とオフ信号の伝達を阻止するロジックフィルタ回路とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００８】
本発明により、同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は本発明の実施の形態１に係る駆動回路を示す図である。また、図２は、図１に示す駆動回路の動作を説明するためのタイミングチャートである。
【００１０】
この駆動回路は、ハーフブリッジ接続におけるハイサイドのパワー半導体素子の駆動信号を生成する回路であって、制御パルス発生回路１１と、レベルシフト回路１２と、ロジックフィルタ回路１３ａと、ＲＳ型フリップフロップ１４と、ドライバ回路１５とを有する。
【００１１】
まず、制御パルス発生回路１１は、ハイサイドのパワー半導体素子を制御するための制御入力信号を受け、その制御入力信号の立ち上がりと立下りのそれぞれに基づいた（同期した）ワンショットパルス信号を発生するようにして、分離された低電位（５Ｖ）の入力オン信号と入力オフ信号のそれぞれをレベルシフト回路１２に出力する。
【００１２】
レベルシフト回路１２は、抵抗Ｒ１、Ｒ２と、高耐圧ＮＭＯＳトランジスタＴ１、Ｔ２と、インバータ１６、１７とを有する。このトランジスタＴ１、Ｔ２のソースは共にＧＮＤに接続され、ドレインはそれぞれ抵抗Ｒ１、Ｒ２を介してハイサイド電源（ＶＢ）に接続されている。そして、制御パルス発生回路１１からはその制御入力信号に基づきトランジスタＴ１、Ｔ２のゲートに対してパワー半導体素子のオン・オフ動作を制御するための低電位の入力オン信号と入力オフ信号が印加される。この信号によりトランジスタＴ１、Ｔ２が動作して抵抗Ｒｌ、Ｒ２に電位差が発生することで、入力オン信号と入力オフ信号が高電位（１５Ｖ）にレベルシフトされて、トランジスタＴ１、Ｔ２のドレイン側からインバータ１６、１７を介して、オン信号（Ａ点）とオフ信号（Ｂ点）として出力される。
【００１３】
ＲＳ型フリップフロップ１４は、後に詳述するロジックフィルタ回路１３を介して得られるオン信号をセット入力Ｓから入力し、オフ信号をリセット入力Ｒから入力し、ドライバ回路１５を介してパワー半導体素子（図示せず）のゲート端子に駆動信号を出力する。具体的には、ＲＳ型フリップフロップ１４は、セット入力Ｓが“Ｌ”から“Ｈ”になると出力Ｑを “Ｌ”から“Ｈ”にセットする。そして、出力Ｑが“Ｈ”の状態で、リセット入力Ｒが“Ｌ”から“Ｈ”になると出力Ｑを“Ｈ”から“Ｌ”にリセットする。
【００１４】
ロジックフィルタ回路１３ａは、レベルシフト回路１２とＲＳ型フリップフロップ１４の間に設けられ、インバータ２１〜３３と、ＮＡＮＤ回路３４と、ＮＯＲ回路３５〜３７と、第２のＲＳ型フリップフロップ３８とを有する。このＮＡＮＤ回路３４は、レベルシフト回路１２によりレベルシフトされたオン信号とオフ信号を入力し、ＮＡＮＤ演算をする。また、ＮＯＲ回路３５は、オン信号とオフ信号を入力し、ＮＯＲ演算をする。
【００１５】
そして、第２のＲＳ型フリップフロップ３８は、ＮＡＮＤ回路３４の出力信号をセット入力ＬＳから入力し、ＮＯＲ回路３５の出力信号をインバータ２６、２７、２８を介してリセット入力ＬＲから入力して、その出力Ｑからマスク信号（Ｍ点）を出力する。この第２のＲＳ型フリップフロップ３８は、負論理入力のセット優先型であり、セット入力ＬＳが“Ｈ”（第１の論理）から“Ｌ”（第２の論理）になると、マスク信号（Ｍ点）を“Ｌ”から“Ｈ”にセットする。そして、マスク信号が“Ｈ”の状態で、リセット入力ＬＲが“Ｈ”から“Ｌ”になるとマスク信号を“Ｈ”から“Ｌ”にリセットする。
【００１６】
また、ＮＯＲ回路３６は、インバータ２１〜２５を介してオン信号と、第２のＲＳ型フリップフロップ３８のマスク信号とを入力し、ＮＯＲ演算をしてＲＳ型フリップフロップ１４のセット入力Ｓに出力する。そして、ＮＯＲ回路３７は、インバータ２９〜３３を介してオフ信号と、第２のＲＳ型フリップフロップ３８のマスク信号とを入力し、ＮＯＲ演算をしてＲＳ型フリップフロップ１４のリセット入力Ｒに出力する。
【００１７】
ここで、図２に示すように、オン信号（Ａ点）とオフ信号（Ｂ点）には、同期誤信号だけでなく、製造バラツキによる非同期誤信号と、Ｖｓの負ノイズによる非同期誤信号とが発生している。これに対し、第２のＲＳ型フリップフロップ３８が出力するマスク信号（Ｍ点）は、オン信号とオフ信号の両方が“Ｈ”になってから両方とも“Ｌ”になるまで“Ｈ”となる。これにより、ロジックフィルタ回路１３ａは、オン信号とオフ信号の両方が“Ｈ”になってから両方とも“Ｌ”になるまでオン信号とオフ信号の伝達を阻止する。従って、同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる。そして、信号伝達の遅延時間調整を、インバータを用いて行っているため、特性的に優れ、高い精度で駆動回路が実現できる。
【００１８】
なお、この図２を含む各タイミングチャートでは、オン信号（Ａ点）とオフ信号（Ｂ点）上に各誤信号が連続して発生しているかのように描かれているが、これは、本実施の形態における具体的回路動作を説明するための便宜的なものであって、必ずしも誤信号を含む実際の信号波形に基づいたものではない。
【００１９】
実施の形態２．
図３は本発明の実施の形態２に係る駆動回路を示す図である。また、図４は、図３に示す駆動回路の動作を説明するためのタイミングチャートである。
【００２０】
この駆動回路におけるロジックフィルタ回路１３ｂでは、実施の形態１に比べて、インバータ２６、２７の替わりにＮＯＲ回路３５と第２のＲＳ型フリップフロップ３８のリセット入力ＬＲとの間に遅延回路４２が設けられ、インバータ２２、２３の替わりにレベルシフト回路１２とＮＯＲ回路３６との間に遅延回路４１が設けられ、インバータ３０、３１の替わりにレベルシフト回路１２とＮＯＲ回路３７との間に遅延回路４３が設けられている。そして、これら遅延回路４１，４２，４３は、一般に、コンデンサを信号線と基準電位との間に接続し、その充放電特性に基づき遅延時間を調整するようにしたものであり、インバータを多段に接続することで遅延時間を調整する場合に比べ、その遅延時間の範囲を任意に設定することも容易となる。
【００２１】
図４に示すように、実施の形態１と同様、オン信号（Ａ点）とオフ信号（Ｂ点）に発生する同期誤信号及び非同期誤信号の何れに対しても、第２のＲＳ型フリップフロップ３８が出力するマスク信号（Ｍ点）は、オン信号とオフ信号の両方が“Ｈ”になってから両方とも“Ｌ”になるまで“Ｈ”となる。これにより、ロジックフィルタ回路１３ｂは、オン信号とオフ信号の両方が“Ｈ”になってから両方とも“Ｌ”になるまでオン信号とオフ信号の伝達を阻止する。従って、同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる。なお、オン信号やオフ信号の信号伝達に伴う遅延が、マスク信号形成に伴う遅延より長くなると誤信号を除去できなくなるため、遅延回路４１及び遅延回路４３による遅延時間は、遅延回路４２の遅延時間より短く設定する必要がある。これは回路構成が異なる他の実施の形態の場合においても同様であって、各遅延時間の他、入力音信号、入力オフ信号におけるパルス幅などの設定を調整することで回路動作の最適化を図ることができる。
【００２２】
ちなみに、この実施の形態２では、遅延回路４２による遅延時間を、実施の形態１のインバータ２６，２７による遅延時間に比べて長く設定した場合について表しており、オン信号（Ａ点）又はオフ信号（Ｂ点）の遷移タイミングから、第２のＲＳ型フリップフロップ３８のリセット入力ＬＲにおける対応する立ち上がり、立下りまでの時間が長くなっている。その結果として、マスク信号（Ｍ点）が“Ｈ”である期間が実施の形態１に比べると長くなっている。
【００２３】
これにより、実施の形態１と同様の効果を奏するだけでなく、遅延回路４２の遅延時間を調整することによってオン信号とオフ信号の伝達を阻止する範囲を実施の形態１よりも容易に制御することができる。
【００２４】
実施の形態３．
図５は本発明の実施の形態３に係る駆動回路を示す図である。また、図６は、図５に示す駆動回路の動作を説明するためのタイミングチャートである。
【００２５】
この駆動回路におけるロジックフィルタ回路１３ｃでは、実施の形態１に比べて、ＮＯＲ回路３５及びインバータ２６〜２８の替わりに、ＮＡＮＤ回路３４と第２のＲＳ型フリップフロップ３８のリセット入力ＬＲとの間にインバータ４４と遅延回路４５が設けられている。
【００２６】
そして、第２のＲＳ型フリップフロップ３８は、ＮＡＮＤ回路３４の出力信号をセット入力ＬＳから入力し、ＮＡＮＤ回路３４の出力信号を反転したものをリセット入力ＬＲから入力して、マスク信号を出力する。具体的には、第２のＲＳ型フリップフロップ３８は、セット入力ＬＳが“Ｈ”から“Ｌ”になるとマスク信号を“Ｌ”から“Ｈ”にセットし、リセット入力ＬＲが“Ｈ”から“Ｌ”になるとマスク信を“Ｈ”から“Ｌ”にリセットする。
【００２７】
図６に示すように、オン信号（Ａ点）とオフ信号（Ｂ点）に発生する同期誤信号及び非同期誤信号の何れに対しても、第２のＲＳ型フリップフロップ３８が出力するマスク信号（Ｍ点）は、オン信号とオフ信号の両方が“Ｈ”になってから所定の遅延時間が経過するまで“Ｈ”となる。これにより、ロジックフィルタ回路１３ｃは、この所定の遅延時間について最適化を図ることにより、オン信号とオフ信号の両方が“Ｈ”になってから両方とも“Ｌ”になるまでオン信号とオフ信号の伝達を阻止する。従って、同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる。そして、第２のＲＳ型フリップフロップ３８のリセット入力ＬＲには、いわばセット入力ＬＳを反転・遅延させた信号によりなるため、回路構成を単純化することができる。
【００２８】
実施の形態４．
図７は本発明の実施の形態４に係る駆動回路を示す図である。また、図８は、図７に示す駆動回路の動作を説明するためのタイミングチャートである。
【００２９】
この駆動回路におけるロジックフィルタ回路１３ｄでは、実施の形態１に比べて、ＮＯＲ回路３５、インバータ２６〜２８及び第２のＲＳ型フリップフロップ３８の替わりに、ゲートがＮＡＮＤ回路３４の出力に接続され、ソースがハイサイド電源（ＶＢ）に接続され、ドレインから信号を出力するＰＭＯＳトランジスタ４６と、ＰＭＯＳトランジスタ４６のドレインとハイサイド基準電位（ＶＳ）との間に接続された定電流回路４７と、この定電流回路４７と並列に接続されたコンデンサ４８とが設けられている。そして、ＰＭＯＳトランジスタ４６のドレインにおける出力信号がマスク信号（Ｍ点）となる。また、ＮＯＲ回路３６は、オン信号を反転したものとＰＭＯＳトランジスタ４６のドレイン出力信号であるマスク信号とを入力してＮＯＲ演算する。そして、ＮＯＲ回路３７は、オフ信号を反転したものとＰＭＯＳトランジスタ４６の出力信号とを入力してＮＯＲ演算する。
【００３０】
そして、図８に示すように、オン信号（Ａ点）とオフ信号（Ｂ点）に発生する同期誤信号及び非同期誤信号の何れに対しても、マスク信号（Ｍ点）は、オン信号とオフ信号の両方が“Ｈ”になると、ＰＭＯＳトランジスタ４６がオンし、ハイサイド電源によって急速にコンデンサ４８が充電されるため“Ｈ”となる。そして、オン信号とオフ信号の何れか一方が“Ｌ”になると、ＰＭＯＳトランジスタ４６がオフし、コンデンサ４８に充電された電荷が定電流回路４７によって放電されるため、所定時間が経過すると“Ｌ”に戻る。これにより、ロジックフィルタ回路１３ｄは、この所定時間について最適化を図ることにより、オン信号とオフ信号の両方が“Ｈ”になってから両方とも“Ｌ”になるまでオン信号とオフ信号の伝達を阻止する。従って、同期誤信号だけでなく非同期誤信号も除去して誤動作を回避することができる。そして、“Ｌ”に戻るまでの所定時間については、コンデンサ４６の容量と定電流回路４７の定電流量によって求めることができるので、任意の値を正確に設定することができる。さらに、この実施の形態４における回路は、例えば、駆動回路と共にＩＣ化された回路構成の中に定電流回路を有するような場合、特にこれを利用することにより容易に構成することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る駆動回路を示す図である。
【図２】図１に示す駆動回路の動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態２に係る駆動回路を示す図である。
【図４】図３に示す駆動回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態３に係る駆動回路を示す図である。
【図６】図５に示す駆動回路の動作を説明するためのタイミングチャートである。
【図７】本発明の実施の形態４に係る駆動回路を示す図である。
【図８】図７に示す駆動回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３２】
１２  レベルシフト回路
１３ａ〜１３ｃ  ロジックフィルタ回路
１４  第１のＲＳ型フリップフロップ
３４  ＮＡＮＤ回路
３５〜３７  ＮＯＲ回路
３８  第２のＲＳ型フリップフロップ
４２、４５  遅延回路
４６  ＰＭＯＳトランジスタ
４７  定電流回路
４８  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007329822.tif 000009
【図８】
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