(57)【要約】【構成】１２８個の水平画素を有する撮像面１４ｆで生成された電荷は、ＴＧ／ＳＧ１８によって１水平画素ラインずつ読み出される。水平並び替え回路２４は、読み出された電荷に基づく画素データの配置を内蔵のラインメモリを用いて変換する。ラインメモリは、各々が１画素の画素データを格納する１２８個の格納エリアを有する。また、ＴＧ／ＳＧ１８は、注目水平画素ラインに属する１２８画素を連続４画素に１画素の割合で４サイクルかけて指定する。水平並び替え回路２４は、画素データを注目水平画素ラインにおける画素配列に沿う順序で８画素ずつ読み出す。水平並び替え回路２４はまた、注目水平画素ラインの更新に関連してＴＧ／ＳＧ１８によって読み出された電荷に基づく８画素の画素データを、読み出された８画素の画素データに対応する８個の格納エリアに書き込む。【効果】画素配列の変換に要するメモリ容量を抑えることができる。【選択図】図１
2007251456.tif 000002
【特許請求の範囲】
【請求項１】
電荷を生成する複数の画素が２次元に配列された撮像面を有する撮像手段、
前記撮像面で生成された電荷を１画素ラインずつ読み出す電荷読み出し手段、
前記電荷読み出し手段によって読み出された電荷に基づく画素データをメモリに書き込むデータ書き込み手段、および
前記データ書き込み手段によって書き込まれた画素データを前記メモリから読み出すデータ読み出し手段を備え、
前記メモリは各々が１画素の画素データを格納する複数の格納エリアを有し、
前記電荷読み出し手段は注目画素ラインに属する複数の画素を連続Ｍ画素に１画素の割合でＭサイクル（Ｍ：２以上の整数）かけて指定し、
前記データ読み出し手段は前記画素データを前記注目画素ラインにおける画素配列に沿う順序でＭ＊Ｎ画素（Ｎ：１以上の整数）ずつ読み出し、
前記データ書き込み手段は前記注目画素ラインの更新に関連して前記電荷読み出し手段によって読み出された電荷に基づくＭ＊Ｎ画素の画素データを前記データ読み出し手段によって読み出されたＭ＊Ｎ画素の画素データに対応するＭ＊Ｎ個の格納エリアに書き込む、電子カメラ。
【請求項２】
前記メモリが有する格納エリアの数は１画素ラインに属する画素の数以上である、請求項１記載の電子カメラ。
【請求項３】
前記Ｎが示す数値は前記メモリが有する格納エリアの数と前記データ書き込み手段の書き込みパターンの数と前記Ｍが示す数値とに基づいて算出される、請求項１または２記載の電子カメラ。
【請求項４】
前記メモリが有する格納エリアの数をＳＴとし、前記書き込み手段の書き込みパターンの数をＫとしたとき、前記Ｎが示す数値はＳＴ／ＭＫが示す数値に等しい、請求項３記載の電子カメラ。
【請求項５】
前記メモリはデータ入力ポートおよびデータ出力ポートを個別に有する、請求項１ないし４のいずれかに記載の電子カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子カメラに関し、特にたとえば撮像面から読み出された電荷に基づく画像データの画素配列をメモリを用いて変換する、電子カメラに関する。
【背景技術】
【０００２】
従来のこの種のカメラの一例が、特許文献１に開示されている。この従来技術によれば、被写界を表す電荷は、インタレース走査態様で撮像面から読み出される。読み出された電荷に基づく画像データの画素配列は、ＳＤＲＡＭを利用してプログレッシブ走査態様に変換される。
【特許文献１】特開２００４−２８２３３１号公報［H04N 1/21, 5/225, 5/232, 5/907］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来技術は、走査態様に注目した画素配列の変換を想定する一方、走査方向に沿う画素ラインに属する画素配列の変換については何ら想定していない。また、従来技術では、配列変換のために１フレーム相当のメモリ容量が必要となる。
【０００４】
それゆえに、この発明の主たる目的は、走査方向に沿う１画素ラインにおける画素配列をメモリ容量を抑えつつ変換することができる、電子カメラを提供することである。
【課題を解決するための手段】
【０００５】
請求項１の発明に従う電子カメラ(10)は、電荷を生成する複数の画素が２次元に配列された撮像面(14f)を有する撮像手段(14)、撮像面で生成された電荷を１画素ラインずつ読み出す電荷読み出し手段(18)、電荷読み出し手段によって読み出された電荷に基づく画素データをメモリ(24m)に書き込むデータ書き込み手段(24w)、およびデータ書き込み手段によって書き込まれた画素データをメモリから読み出すデータ読み出し手段(24r)を備え、メモリは各々が１画素の画素データを格納する複数の格納エリアを有し、電荷読み出し手段は注目画素ラインに属する複数の画素を連続Ｍ画素に１画素の割合でＭサイクル（Ｍ：２以上の整数）かけて指定し、データ読み出し手段は画素データを注目画素ラインにおける画素配列に沿う順序でＭ＊Ｎ画素（Ｎ：１以上の整数）ずつ読み出し、データ書き込み手段は注目画素ラインの更新に関連して電荷読み出し手段によって読み出された電荷に基づくＭ＊Ｎ画素の画素データをデータ読み出し手段によって読み出されたＭ＊Ｎ画素の画素データに対応するＭ＊Ｎ個の格納エリアに書き込む。
【０００６】
撮像手段は、電荷を生成する複数の画素が２次元に配列された撮像面を有する。撮像面で生成された電荷は、電荷読み出し手段によって１画素ラインずつ読み出される。データ書き込み手段は、電荷読み出し手段によって読み出された電荷に基づく画素データをメモリに書き込み、データ読み出し手段は、データ書き込み手段によって書き込まれた画素データをメモリから読み出す。
【０００７】
ここで、メモリは、各々が１画素の画素データを格納する複数の格納エリアを有する。また、電荷読み出し手段は、注目画素ラインに属する複数の画素を連続Ｍ画素に１画素の割合でＭサイクル（Ｍ：２以上の整数）かけて指定する。さらに、データ読み出し手段は、画素データを注目画素ラインにおける画素配列に沿う順序でＭ＊Ｎ画素（Ｎ：１以上の整数）ずつ読み出す。また、データ書き込み手段は、注目画素ラインの更新に関連して電荷読み出し手段によって読み出された電荷に基づくＭ＊Ｎ画素の画素データを、データ読み出し手段によって読み出されたＭ＊Ｎ画素の画素データに対応するＭ＊Ｎ個の格納エリアに書き込む。
【０００８】
各々の画素ラインに属する複数の画素は、連続Ｍ画素に１画素の割合で指定される。このため、画素ライン上で連続する複数の画素を各々がＭ＊Ｎ画素を有する複数のユニットの集合と考えると、メモリ上の画素配置パターンは複数のユニットの間で共通する。
【０００９】
注目画素ラインの更新に関連して得られた１ユニットの画素データは、このような特性を考慮して、読み出しが完了した１ユニットの画素データに対応する１ユニット相当の格納エリアに書き込まれる。これによって、走査方向に沿う１画素ラインにおける画素配列をメモリ容量を抑えつつ変換することができる。
【００１０】
請求項２の発明に従う電子カメラは、請求項１に従属し、メモリが有する格納エリアの数は１画素ラインに属する画素の数以上である。これによって、１画素ライン相当の画素データは、メモリに確実に保持される。
【００１１】
請求項３の発明に従う電子カメラは、請求項１または２に従属し、Ｎが示す数値はメモリが有する格納エリアの数とデータ書き込み手段の書き込みパターンの数とＭが示す数値とに基づいて算出される。
【００１２】
請求項４の発明に従う電子カメラは、請求項３に従属し、メモリが有する格納エリアの数をＳＴとし、書き込み手段の書き込みパターンの数をＫとしたとき、Ｎが示す数値はＳＴ／ＭＫが示す数値に等しい。
【００１３】
請求項５の発明に従う電子カメラは、請求項１ないし４のいずれかに従属し、メモリはデータ入力ポートおよびデータ出力ポートを個別に有する。
【発明の効果】
【００１４】
この発明によれば、各々の画素ラインに属する複数の画素は、連続Ｍ画素に１画素の割合で指定される。このため、画素ライン上で連続する複数の画素を各々がＭ＊Ｎ画素を有する複数のユニットの集合と考えると、メモリ上の画素配置パターンは複数のユニットの間で共通する。
【００１５】
注目画素ラインの更新に関連して得られた１ユニットの画素データは、このような特性を考慮して、読み出しが完了した１ユニットの画素データに対応する１ユニット相当の格納エリアに書き込まれる。これによって、走査方向に沿う１画素ラインにおける画素配列をメモリ容量を抑えつつ変換することができる。
【００１６】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１７】
図１を参照して、この実施例のディジタルカメラ（電子カメラ）１０は、光学レンズ１２を含む。被写界を表す光学像は、光学レンズ１２を経てイメージセンサ１４の撮像面１４ｆに照射される。撮像面１４ｆは、原色ベイヤ配列を有する色フィルタ（図示せず）によって覆われる。色フィルタを構成する複数のフィルタ要素は、撮像面を形成する複数の受光素子にそれぞれ対応する。したがって、各々の受光素子で生成される電荷量は、Ｒ(Red)、Ｇ(Green)およびＢ(Blue)のいずれか１つの光量を反映する。なお、受光素子は、“画素”と定義してもよい。
【００１８】
電源が投入されると、ＣＰＵ３６は、撮像面１４ｆで生成された電荷を間引き態様で読み出すべく、対応する命令をＴＧ／ＳＧ１８に与える。ＣＰＵ３６はさらに、スイッチＳＷ１およびＳＷ２を端子Ｔ１およびＴ３にそれぞれ接続し、ビデオエンコーダ４６を起動する。
【００１９】
ＴＧ／ＳＧ１８は、垂直同期信号Ｖｓｙｎｃを１／３０秒毎に発生し、これに同期する複数のタイミング信号をイメージセンサ１４およびＣＤＳ／ＡＧＣ／ＡＤ回路１６の各々に与える。撮像面１４ｆは垂直同期信号Ｖｓｙｎｃが発生する毎にプリ露光を施され、これによって生成された電荷はラスタ走査による間引き読み出しを施される。読み出された電荷によって形成される低解像度の生画像信号は、３０ｆｐｓのフレームレートを有する。
【００２０】
ＣＤＳ／ＡＧＣ／ＡＤ回路１６は、イメージセンサ１４から出力された生画像信号に相関２重サンプリング，自動ゲイン調整およびＡ／Ｄ変換の一連の処理を施し、ディジタル信号である生画像データを出力する。ＣＤＳ／ＡＧＣ／ＡＤ回路１６から出力された生画像データは、スイッチＳＷ１およびＳＷ２を経て、信号処理回路２０に与えられる。
【００２１】
信号処理回路２０は、与えられた生画像データに白バランス調整，色分離，ＹＵＶ変換などの処理を施す。これによって生成されたＹＵＶ形式の画像データは、バッファ回路２２およびバスＢ１を経てメモリ制御回路４０に与えられ、メモリ制御回路４０によってＳＤＲＡＭ４２に書き込まれる。
【００２２】
ビデオエンコーダ４６は、こうしてＳＤＲＡＭ４２に格納された画像データをメモリ制御回路４０を通して読み出す。読み出された画像データは、バスＢ１およびバッファ回路４４を経てビデオエンコーダ４６に与えられ、ＮＴＳＣ方式のコンポジットビデオ信号に変換される。変換されたコンポジットビデオ信号はＬＣＤモニタ４８に与えられ、この結果、被写界を表すスルー画像が画面上に再現される。
【００２３】
キー入力装置３８によって記録操作が行われると、ＣＰＵ３６は、スイッチＳＷ１およびＳＷ２を端子Ｔ２およびＴ４にそれぞれ接続する。ＣＰＵ３６はまた、垂直同期信号Ｖｓｙｎｃの発生に応答して、撮像面１４ｆで生成された電荷の全ての読み出しをＴＧ／ＳＧ１８に命令する。ＴＧ／ＳＧ１８は、イメージセンサ１８に本露光を施し、これによって撮像面１４ｆで生成された電荷の全てを４フィールド期間（＝１／３０秒＊４）かけて読み出す。第１フィールド期間では４ｍ−３番目（ｍ：１，２，３，…）の水平画素ラインが読み出し対象となり、第２フィールドでは４ｍ−２番目の水平画素ラインが読み出し対象となる。また、第３フィールド期間では４ｍ−１番目の水平画素ラインが読み出し対象となり、第４フィールドでは４ｍ番目の水平画素ラインが読み出し対象となる。電荷の読み出しは、４フィールド期間が経過した時点で中断される。
【００２４】
ただし、水平方向における読み出し順序は、水平画素ラインに属する画素の配列順序と異なる。つまり、各々の水平画素ラインで生成された電荷は、連続４画素に１画素の割合で４サイクルかけて読み出される。図２〜図３を参照して、各々の水平画素ラインを連続４画素によって形成される画素ブロックの集合と考えると、まず各画素ブロックの１番左の画素が読み出し対象となり、次に各画素ブロックの右から２番目の画素が読み出し対象となる。続いて、各画素ブロックの左から２番目の画素が読み出し対象となり、その後に各画素ブロックの１番右の画素が読み出し対象となる。
【００２５】
したがって、各々の水平画素ラインに属する画素の数を“１２８”と仮定し、これらの画素に左から“１”，“２”，“３”，…の要領で連続する識別番号を割り当てると、読み出し対象となる画素の識別番号は、まず“１”→“５”→“９”→“１３”→…“１２１”→“１２５”の順で変化し、次に“３”→“７”→“１１”→“１５”→…“１２３”→“１２７”の順で変化し、さらに“２”→“６”→“１０”→“１４”→…“１２２”→“１２６”の順で変化し、そして“４”→“８”→“１２”→“１６”→…“１２４”→“１２８”の順で変化する。
【００２６】
イメージセンサ１４から出力された各フィールドの生画像信号は、ＣＤＳ／ＡＧＣ／ＡＤ回路１６で上述と同じ処理を施され、生画像データに変換される。変換された生画像データは、スイッチＳＷ１を経て水平並び替え回路２４に与えられる。水平並び替え回路２４は、生画像データを形成する各水平画素ラインの画素データに配列変換処理を施す。変換された画素配列を有する画素データの識別番号は、“１”→“２”→“３”…“１２６”→“１２７”→“１２８”の要領で変化する。水平並び替え回路２４から出力された生画像データは、バッファ回路２６，バスＢ１およびメモリ制御回路４２を経てＳＤＲＡＭ４４に書き込まれる。
【００２７】
ＣＰＵ３６は続いて、ＳＤＲＡＭ４２に格納された高解像度の生画像データに記録処理を施すべく、信号処理回路２０，ＪＰＥＧエンコーダ３２およびＩ／Ｆ５０に命令を与える。信号処理回路２０は、ＳＤＲＡＭ４２に格納された生画像データを、メモリ制御回路４０を通してプログレッシブ走査態様で読み出す。読み出された生画像データは、バスＢ１，バッファ回路２８およびスイッチＳＷ２を介して信号処理回路２０に与えられ、ＹＵＶ形式の画像データに変換される。変換された画像データはバッファ回路２２およびバスＢ１を介してメモリ制御回路４０に与えられ、メモリ制御回路４０によってＳＤＲＡＭ４２に書き込まれる。
【００２８】
ＪＰＥＧエンコーダ３２は、ＳＤＲＡＭ４２に格納された画像データをメモリ制御回路４０を通して読み出す。読み出された画像データは、バスＢ１およびバッファ回路３０を経てＪＰＥＧエンコーダ３２に与えられ、ＪＰＥＧ圧縮を施される。これによって生成された圧縮画像データは、バッファ回路３４およびバスＢ１を経てメモリ制御回路４０に与えられ、これによってＳＤＲＡＭ４２に書き込まれる。Ｉ／Ｆ５０は、ＳＤＲＡＭ４２に格納された圧縮画像データをメモリ制御回路４０を通して読み出し、読み出された圧縮画像データをファイル形式で記録媒体５２に記録する。
【００２９】
図４を参照して、水平並べ替え回路２４は、デュアルポート型のラインメモリ２４ｍ，書き込みコントローラ２４ｗおよび読み出しコントローラ２４ｒによって形成される。ラインメモリ２４ｍは、各々が１画素の画素データを格納する１２８個の格納エリアを有する。１２８個の格納エリアには、“１”〜“１２８”の物理アドレスがそれぞれ割り当てられる。画素データは、データ入力ポートＰ１から入力され、データ出力ポートＰ２から出力される。
【００３０】
書き込みコントローラ２４ｗおよび読み出しコントローラ２４ｒの各々は、ラインメモリ２４ｍに設けられた１２８個の格納エリアを図５，図８または図１１に示す要領で４つのエリア群に分割し、ＸアドレスおよびＹアドレスを仮想的に割り当てる。エリア群の数を示す“４”という数値は、図２〜図３に示す画素ブロックを形成する画素数と一致する。
【００３１】
図５，図８または図１１によれば、Ｘアドレス“１”が物理アドレス“１”〜“３２”に共通的に割り当てられ、Ｘアドレス“２”が物理アドレス“３３”〜“６４”に共通的に割り当てられる。また、Ｘアドレス“３”が物理アドレス“６５”〜“９６”に共通的に割り当てられ、Ｘアドレス“４”が物理アドレス“９７”〜“１２８”に共通的に割り当てられる。
【００３２】
また、Ｙアドレス“１”〜“３２”は、物理アドレス“１”〜“３２”にそれぞれ割り当てられ、物理アドレス“３３”〜“６４”にそれぞれ割り当てられ、物理アドレス“６５”〜“９６”にそれぞれ割り当てられ、そして物理アドレス“９７”〜“１２８”にそれぞれ割り当てられる。
【００３３】
ＣＤＳ／ＡＧＣ／ＡＤ回路１６から出力される生画像データを形成する複数の水平画素ラインのうち、３ｎ−２番目（ｎ：１，２，３，…）の水平画素ラインは図５に示す要領でラインメモリ２４ｍに書き込まれ、３ｎ−１番目の水平画素ラインは図８に示す要領でラインメモリ２４ｍに書き込まれ、そして３ｎ番目の水平画素ラインは図１１に示す要領でラインメモリ２４ｍに書き込まれる。
【００３４】
また、３ｎ−２番目の水平画素ラインは図６（Ａ）〜図６（Ｈ）および図７（Ａ）〜図７（Ｈ）に示す要領でラインメモリ２４ｍから読み出され、３ｎ−１番目の水平画素ラインは図９（Ａ）〜図９（Ｈ）および図１０（Ａ）〜図１０（Ｈ）に示す要領でラインメモリ２４ｍから読み出され、３ｎ番目の水平画素ラインは図１２（Ａ）〜図１２（Ｈ）および図１３（Ａ）〜図１３（Ｈ）に示す要領でラインメモリ２４ｍから読み出される。
【００３５】
ここで、３ｎ−２番目の水平画素ラインのアクセス動作は“フェーズ１”に対応し、３ｎ−１番目の水平画素ラインのアクセス動作は“フェーズ２”に対応し、そして３ｎ番目の水平画素ラインのアクセス動作は“フェーズ３”に対応する。なお、フェーズは、“パターン”と定義してもよい。
【００３６】
ラインメモリ２４ｍからの１回当たりの読み出し画素数は、フェーズ１〜３の間で共通する。この読み出し画素数は、数１〜数２の演算によって求められる。
［数１］
Ｎ＝ＳＴ／ＭＫ
Ｍ：１水平画素ラインの読み出しに要するサイクル数ｏｒ画素ブロックを形成する画素数（＝４）
Ｋ：フェーズ数（＝３）
ＳＴ：格納エリアの数ｏｒ各々の水平画素ラインに属する画素数（＝１２８）
Ｎ：画素数係数
［数２］
ＰＸ＝Ｍ＊Ｎ
ＰＸ：１回当たりの読み出し画素数
数１によれば、１水平画素ラインの読み出しに要するサイクル数（または画素ブロックを形成する画素数）を示す定数Ｍが、フェーズ数を示す定数Ｋによって累乗される。ラインメモリ２４ｍに設けられた格納エリアの数（または各々の水平画素ラインに属する画素数）を示す定数ＳＴは累乗値によって割り算され、これによって画素数係数Ｎが求められる。この実施例では、定数Ｍ，ＫおよびＳＴはそれぞれ“４”，“３”および“１２８”である。このため、画素数係数Ｎは“２”となる。
【００３７】
数２によれば、定数Ｍが数１によって算出された画素数係数Ｎによって掛け算される。これによって、１回あたりの読み出し画素数を示す数値ＰＸが算出される。この実施例では、数値ＰＸは“８”を示す。したがって、フェーズ１〜３のいずれにおいても、画素データは、８画素ずつ（つまり８画素を１ユニットとして）ラインメモリ２４ｍから読み出される。
【００３８】
フェーズ１では、数３に従って仮想の書き込みアドレスＸｗおよびＹｗが算出される。
［数３］
Ｘｗ＝ｉｎｔ（（Ｈｎｕｍ−１）／（ＳＴ／Ｍ））＋１
Ｙｗ＝（Ｈｎｕｍ−１）％（ＳＴ／Ｍ）＋１
Ｈｎｕｍ：水平画素の識別番号
数３によれば、書き込みアドレスＸｗを求めるにあたって、定数ＳＴが定数Ｍによって割り算される。水平画素の識別番号を示す数値Ｈｎｕｍから“１”を減算した数値“Ｈｎｕｍ−１”は、算出された割り算値によってさらに割り算される。書き込みアドレスＸｗは、割り算値の整数部に“１”を加算した数値によって規定される。また、書き込みアドレスＹｗを求めるにあたっては、定数ＳＴが定数Ｍによって割り算される。数値“Ｈｎｕｍ−１”は算出された割り算値によってさらに割り算される。書き込みアドレスＹｗは、割り算の余りに“１”を加算した数値によって規定される。
【００３９】
“ＳＴ／Ｍ”は“３２”である。このため、数値Ｈｎｕｍが“３８”であれば、書き込みアドレスＸｗおよびＹｗはそれぞれ“３”および“１０”となる。また、数値Ｈｎｕｍが“８３”であれば、書き込みアドレスＸｗおよびＹｗはそれぞれ“２”および“２１”となる。この結果、３ｎ−２番目の水平画素ラインに属する１２８画素の画素データは、図５に示す要領でラインメモリ２４ｍに書き込まれる。なお、図５における括弧内の数字は、画素データの書き込み順序を示す（図８および図１１においても同じ）。
【００４０】
フェーズ１では、数４に従って仮想の読み出し開始アドレスＸｒおよびＹｒが算出される。
［数４］
Ｘｒ＝１
Ｙｒ＝Ｎ＊Ｒｃｎｔ＋１
Ｒｃｎｔ：読み出し回数（０〜１５）
ラインメモリ２４ｍの格納エリア数（１水平画素ラインに属する画素数）は“１２８”であり、１回あたりの読み出し画素数は“８”であるため、ラインメモリ２４ｍに格納された１２８画素の画素データの読み出しには、１６回の読み出し動作が必要となる。したがって、読み出し回数をカウントする変数Ｒｃｎｔは、“０”〜“１５”の間で循環的に更新される。フェーズ１では、読み出しアドレスＸｒは常に“１”を示す一方、読み出しアドレスＹｒは画素数係数Ｎに変数Ｒｃｎｔを掛け算することで算出される。
【００４１】
したがって、読み出し開始アドレスＸｒおよびＹｒは、（Ｘｒ，Ｙｒ）＝（１，１）→（１，３）→（１，５）→（１，７）→（１，９）→（１，１１）→（１，１３）→（１，１５）→（１，１７）→（１，１９）→（１，２１）→（１，２３）→（１，２５）→（１，２７）→（１，２９）→（１，３１）の順で更新される。
【００４２】
また、読み出しコントローラ２４ｒは、フェーズ１において１回あたりの読み出し処理のために注目する８画素の位置および読み出し順序を、読み出し開始アドレスＸｒおよびＹｒを基準位置として一意的に決定する。この結果、ラインメモリ２４ｍに格納された画素データは、図６（Ａ）→図６（Ｂ）→図６（Ｃ）→図６（Ｄ）→図６（Ｅ）→図６（Ｆ）→図６（Ｇ）→図６（Ｈ）→図７（Ａ）→図７（Ｂ）→図７（Ｃ）→図７（Ｄ）→図７（Ｅ）→図７（Ｆ）→図７（Ｇ）→図７（Ｈ）の順で読み出される。
【００４３】
フェーズ２では、数５に従って仮想の書き込みアドレスＸｗおよびＹｗが算出される。
［数５］
Ｘｗ＝（ｉｎｔ（（Ｈｎｕｍ−１）／Ｎ））％Ｍ＋１
Ｙｗ＝（Ｈｎｕｍ−１）％Ｎ＋ｉｎｔ（（Ｈｎｕｍ−１）／ＰＸ）＊Ｎ＋１
数式の詳しい説明は省略するが、数値Ｈｎｕｍが“４７”であれば、書き込みアドレスＸｗおよびＹｗはそれぞれ“２”および“１２”となる。また、数値Ｈｎｕｍが“９２”であれば、書き込みアドレスＸｗおよびＹｗはそれぞれ“４”および“２９”となる。この結果、３ｎ−１番目の水平画素ラインに属する１２８画素の画素データは、図８に示す要領でラインメモリ２４ｍに書き込まれる。
【００４４】
フェーズ２では、数６に従って仮想の読み出し開始アドレスＸｒおよびＹｒが算出される。
［数６］
Ｘｒ＝（Ｒｃｎｔ％Ｍ）＊Ｎ
Ｙｒ＝Ｒｃｎｔ％Ｍ
したがって、読み出し開始アドレスＸｒおよびＹｒは、（Ｘｒ，Ｙｒ）＝（１，１）→（２，１）→（３，１）→（４，１）→（１，３）→（２，３）→（３，３）→（４，３）→（１，５）→（２，５）→（３，５）→（４，５）→（１，７）→（２，７）→（３，７）→（４，７）の順で更新される。
【００４５】
読み出しコントローラ２４ｒは、フェーズ２においても、１回あたりの読み出し処理のために注目する８画素の位置および読み出し順序を、読み出し開始アドレスＸｒおよびＹｒを基準位置として一意的に決定する。この結果、ラインメモリ２４ｍに格納された画素データは、図９（Ａ）→図９（Ｂ）→図９（Ｃ）→図９（Ｄ）→図９（Ｅ）→図９（Ｆ）→図９（Ｇ）→図９（Ｈ）→図１０（Ａ）→図１０（Ｂ）→図１０（Ｃ）→図１０（Ｄ）→図１０（Ｅ）→図１０（Ｆ）→図１０（Ｇ）→図１０（Ｈ）の順で読み出される。
【００４６】
フェーズ３では、数７に従って仮想の書き込みアドレスＸｗおよびＹｗが算出される。
［数７］
Ｘｗ＝ｉｎｔ（（Ｈｎｕｍ−１）／ＰＸ）％Ｍ＋１
Ｙｗ＝ｉｎｔ（（（Ｈｎｕｍ−１）％ＰＸ）／Ｎ）＊ＰＸ＋（（Ｈｎｕｍ−１）％ＰＸ）％Ｎ＋ｉｎｔ（（Ｈｎｕｍ−１）／（ＳＴ／Ｍ））＊Ｎ＋１
このため、数値Ｈｎｕｍが“５２”であれば、書き込みアドレスＸｗおよびＹｗはそれぞれ“２”および“２３”となる。また、数値Ｈｎｕｍが“１１１”であれば、書き込みアドレスＸｗおよびＹｗはそれぞれ“４”および“１２”となる。この結果、３ｎ番目の水平画素ラインに属する１２８画素の画素データは、図１１に示す要領でラインメモリ２４ｍに書き込まれる。
【００４７】
フェーズ３では、数８に従って仮想の読み出し開始アドレスＸｒおよびＹｒが算出される。
［数８］
Ｘｒ＝Ｒｃｎｔ％Ｍ＊ＰＸ
Ｙｒ＝ｉｎｔ（Ｒｃｎｔ％Ｍ）
したがって、読み出し開始アドレスＸｒおよびＹｒは、（Ｘｒ，Ｙｒ）＝（１，１）→（１，９）→（１，１７）→（１，２５）→（２，１）→（２，９）→（２，１７）→（２，２５）→（３，１）→（３，９）→（３，１７）→（３，２５）→（４，１）→（４，９）→（４，１７）→（４，２５）の順で更新される。
【００４８】
読み出しコントローラ２４ｒは、フェーズ３においても、１回あたりの読み出し処理のために注目する８画素の位置および読み出し順序を、読み出し開始アドレスＸｒおよびＹｒを基準位置として一意的に決定する。この結果、ラインメモリ２４ｍに格納された画素データは、図１２（Ａ）→図１２（Ｂ）→図１２（Ｃ）→図１２（Ｄ）→図１２（Ｅ）→図１２（Ｆ）→図１２（Ｇ）→図１２（Ｈ）→図１３（Ａ）→図１３（Ｂ）→図１３（Ｃ）→図１３（Ｄ）→図１３（Ｅ）→図１３（Ｆ）→図１３（Ｇ）→図１３（Ｈ）の順で読み出される。
【００４９】
以上の説明から分かるように、イメージセンサ１４は、複数の画素が２次元に配列された撮像面１４ｆを有する。撮像面１４ｆで生成された電荷は、ＴＧ／ＳＧ１８によって１水平画素ラインずつ読み出される。書き込みコントローラ２４ｗは、読み出された電荷に基づく画素データをラインメモリ２４ｍに書き込み、読み出しコントローラ２４ｒは、ラインメモリ２４ｍに格納された画素データを読み出す。
【００５０】
ここで、ラインメモリ２４ｍは、各々が１画素の画素データを格納する１２８個の格納エリアを有する。また、ＴＧ／ＳＧ１８は、注目画素ラインに属する複数の画素を連続４画素（＝Ｍ画素）に１画素の割合で４サイクル（＝Ｍサイクル）かけて指定する。さらに、読み出しコントローラ２４ｒは、画素データを注目画素ラインにおける画素配列に沿う順序で８画素（＝Ｍ＊Ｎ画素）ずつ読み出す。また、書き込みコントローラ２４ｗは、注目画素ラインの更新に関連してＴＧ／ＳＧ１８によって読み出された電荷に基づく８画素（＝Ｍ＊Ｎ画素）の画素データを、読み出しコントローラ２４ｒによって読み出された８画素（＝Ｍ＊Ｎ画素）の画素データに対応する８個（＝Ｍ＊Ｎ個）の格納エリアに書き込む。
【００５１】
各々の水平画素ラインに属する複数の画素は、連続Ｍ画素に１画素の割合で指定される。このため、水平画素ライン上で連続する複数の画素を各々がＭ＊Ｎ画素を有する複数のユニットの集合と考えると、ラインメモリ２４ｍ上の画素配置パターンは複数のユニットの間で共通する。
【００５２】
注目画素ラインの更新に関連して得られた１ユニットの画素データは、このような特性を考慮して、読み出しが完了した１ユニットの画素データに対応する１ユニット相当の格納エリアに書き込まれる。これによって、走査方向に沿う１画素ラインにおける画素配列をメモリ容量を抑えつつ変換することができる。
【００５３】
なお、この実施例では、フェーズ数（＝Ｋ）として“３”を想定しているが、フェーズ数（＝Ｋ）が“２”であれば、画素数係数（＝Ｎ）は“８”となり、ラインメモリ２４ｍからの１回あたりの読み出し画素数（＝ＰＸ）は“３２”となる。この結果、ラインメモリ２４ｍに格納された画素データは、フェーズ１において図１４（Ａ）→図１４（Ｂ）→図１４（Ｃ）→図１４（Ｄ）の順で読み出され、フェーズ２において図１５（Ａ）→図１５（Ｂ）→図１５（Ｃ）→図１５（Ｄ）の順で読み出される。読み出しアドレスは、図１４（Ａ）〜図１４（Ｄ）および図１５（Ａ）〜図１５（Ｄ）の各々において太線で囲う３２個のアドレスである。
【００５４】
また、この実施例では、水平画素数（＝Ｈｓｉｚｅ）を“１２８”とし、１水平画素ラインからの電荷の読み出しに要するサイクル数（＝Ｍ）を“４”としたため、フェーズ数（＝Ｋ）が“３”であれば画素数係数（＝Ｎ）は“２”となり、フェーズ数（＝Ｋ）が“２”であれば画素数係数（＝Ｎ）は“８”となる。
【００５５】
しかし、水平画素数（＝Ｈｓｉｚｅ）を“１２８”とする一方、１水平画素ラインからの電荷の読み出しに要するサイクル数（＝Ｍ）を“３”とすると、フェーズ数（＝Ｋ）を“３”および“２”のいずれにしても、上述の数１は成立しない。この問題は、水平画素数（＝Ｈｓｉｚｅ）を上回る範囲で水平画素数（＝Ｈｓｉｚｅ）に最も近似する数値Ｈｓｉｚｅ´に相当するメモリエリアをラインメモリ２４ｍに確保し、この数値Ｈｓｉｚｅ´と水平画素数（＝Ｈｓｉｚｅ）との差分に相当するダミーの画素データをラインメモリ２４ｍに書き込むことで解決できる。
【００５６】
なお、この実施例では、フェーズ数（＝Ｋ）として“３”または“２”を想定しているが、フェーズ数（＝Ｋ）はこれに限られない。
【図面の簡単な説明】
【００５７】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用されるイメージセンサに設けられた撮像面の画素配列の一例を示す図解図である。
【図３】図１実施例に適用されるイメージセンサからの電荷読み出し動作の一部を示す図解図である。
【図４】図１実施例に適用される水平並べ替え回路の構成の一例を示すブロック図である。
【図５】図４実施例に適用されるラインメモリへの書き込み動作の一部を示す図解図である。
【図６】（Ａ）は図５に示すラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は図５に示すラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は図５に示すラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は図５に示すラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図７】（Ａ）は図５に示すラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は図５に示すラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は図５に示すラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は図５に示すラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図８】図４実施例に適用されるラインメモリへの書き込み動作の他の一部を示す図解図である。
【図９】（Ａ）は図８に示すラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は図８に示すラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は図８に示すラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は図８に示すラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図１０】（Ａ）は図８に示すラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は図８に示すラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は図８に示すラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は図８に示すラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図１１】図４実施例に適用されるラインメモリへの書き込み動作のその他の一部を示す図解図である。
【図１２】（Ａ）は図１１に示すラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は図１１に示すラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は図１１に示すラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は図１１に示すラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図１３】（Ａ）は図１１に示すラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は図１１に示すラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は図１１に示すラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は図１１に示すラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図１４】（Ａ）は他の実施例のラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は他の実施例のラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は他の実施例のラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は他の実施例のラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【図１５】（Ａ）は他の実施例のラインメモリからの読み出し動作の一部を示す図解図であり、（Ｂ）は他の実施例のラインメモリからの読み出し動作の他の一部を示す図解図であり、（Ｃ）は他の実施例のラインメモリからの読み出し動作のその他の一部を示す図解図であり、そして（Ｄ）は他の実施例のラインメモリからの読み出し動作のさらにその他の一部を示す図解図である。
【符号の説明】
【００５８】
１０  …ディジタルカメラ
１６  …イメージセンサ
１８  …ＴＧ／ＳＧ
２４  …水平並べ替え回路
４２  …ＳＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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