(57)【要約】【課題】チャネル層に歪みシリコンを用い、エクステンション領域にシリコンゲルマニウム層を用いることで、エクステンション領域の浅い接合を可能とする。【解決手段】基板１１上に形成されたもので該基板１１側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層１２と、前記応力緩和シリコンゲルマニウム層１２に形成された歪みシリコンからなるチャネル層１３と、前記チャネル層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、前記チャネル層１３の両側に形成された応力を持たないシリコンゲルマニウム層１６，１７と、前記チャネル層１３の両側の前記応力を持たないシリコンゲルマニウム層１６，１７およびその下部の前記応力緩和シリコンゲルマニウム層１２に形成された不純物領域１８，１９とを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたもので該基板側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層と、
前記応力緩和シリコンゲルマニウム層に形成された歪みシリコンからなるチャネル層と、
前記チャネル層上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル層の両側に形成された応力を持たないシリコンゲルマニウム層と、
前記チャネル層の両側の前記応力を持たないシリコンゲルマニウム層およびその下部の前記応力緩和シリコンゲルマニウム層に形成された不純物領域と
を有することを特徴とする半導体装置。
【請求項２】
前記応力を持たないシリコンゲルマニウム層は、前記応力緩和シリコンゲルマニウム層上に形成されたものからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記応力を持たないシリコンゲルマニウム層は、前記応力緩和シリコンゲルマニウム層の応力を持たない領域で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記不純物領域は、
前記ゲート電極側に形成されたエクステンション領域と、
前記エクステンション領域を介して形成されたソース・ドレイン領域とからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記チャネル層は、前記応力緩和シリコンゲルマニウム層上に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記チャネル層は、前記応力緩和シリコンゲルマニウム層上に形成された凹部内に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
基板上に、該基板側よりチャネル層側に向かって応力が徐々に緩和される応力緩和シリコンゲルマニウム層を形成する工程と、
前記応力緩和シリコンゲルマニウム層上に歪みシリコンからなるチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記チャネル層の両側の前記応力緩和シリコンゲルマニウム層上に、応力を持たないシリコンゲルマニウム層を形成する工程と、
前記応力緩和シリコンゲルマニウム層および前記応力を持たないシリコンゲルマニウム層に不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記不純物領域を形成する工程は、
前記ゲート電極の両側の前記応力を持たないシリコンゲルマニウム層およびその下部の前記応力緩和シリコンゲルマニウム層に、エクステンション領域を形成する工程と、
前記ゲート電極の両側の前記応力を持たないシリコンゲルマニウム層およびその下部の前記応力緩和シリコンゲルマニウム層に、前記エクステンション領域を介してソース・ドレイン領域を形成する工程とからなる
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
基板上に、該基板側よりチャネル層側に向かって応力が徐々に緩和される応力緩和シリコンゲルマニウム層を形成する工程と、
前記応力緩和シリコンゲルマニウム層上にチャネル層を形成するための凹部を形成する工程と、
前記凹部に歪みシリコンからなるチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記チャネル層の両側の前記応力緩和シリコンゲルマニウム層に不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記チャネル層の両側の前記応力緩和シリコンゲルマニウム層は応力を持たない領域で形成されている
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記不純物領域を形成する工程は、
前記ゲート電極の両側の前記応力緩和シリコンゲルマニウム層に、エクステンション領域を形成する工程と、
前記ゲート電極の両側の前記応力緩和シリコンゲルマニウム層に、前記エクステンション領域を介してソース・ドレイン領域を形成する工程とからなる
ことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース・ドレインの浅い接合と移動度の向上を両立させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化に伴い、特に３２ｎｍノード技術以降のデバイスにおいては、ロールオフ（Roll-Off）すなわち短チャネル効果を抑制することが大きな技術課題となっている。これを解決する方法の一つとして、浅い接合（Ｘｊ）を形成することが有効である。この浅い接合（Ｘｊ）形成するには、通常は、イオン注入の後にイオンを活性化するため熱処理を、イオン活性化と拡散を抑制する方法で行う。例えばこの浅い接合を形成する代表的な方法としては、レーザアニール技術、フラッシュランプアニール技術などがある。また、インサイチュドーピング（In-Situ Doping）エピタキシャル成長法により、浅い接合を形成する技術がある。
【０００３】
一方、不可欠である移動度を向上させる技術としては、膜の下層より上層に向かうにつれて徐々に膜応力が緩和されているシリコンゲルマニウム（ＳｉＧｅ）層上に成長させる歪みシリコン（global strained Si）技術や、エピタキシャル成長させたシリコンゲルマニウムのソース・ドレインに局所的に応力をかけて、チャンネルに歪みを発生させる技術が代表的である（例えば、特許文献１参照。）。
【０００４】
しかしながら、レーザアニールでは、面内ばらつきが大きく、またデバイス依存性があり、さらにスループットが低いという問題がある。また、インサイチュドーピング（in-situ doping）では、低い濃度のドーピングしかできないという問題がある。
【０００５】
【特許文献１】米国特許第６８３１２９２号明細書（Ｂ２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、チャネル層に歪みシリコン技術を用いるとともに、エクステンション領域の浅い接合を実現することが困難な点である。
【０００７】
本発明は、チャネル層に歪みシリコンを用い、エクステンション領域にシリコンゲルマニウム層を用いることで、エクステンション領域の浅い接合を可能にすることを課題とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、基板上に形成されたもので該基板側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層と、前記応力緩和シリコンゲルマニウム層に形成された歪みシリコンからなるチャネル層と、前記チャネル層上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル層の両側に形成された応力を持たないシリコンゲルマニウム層と、前記チャネル層の両側の前記応力を持たないシリコンゲルマニウム層およびその下部の前記応力緩和シリコンゲルマニウム層に形成された不純物領域とを有することを特徴とする。
【０００９】
本発明の半導体装置では、歪みシリコンからなるチャネル層が形成されていることから、移動度の向上が図れる。また、シリコンゲルマニウム層が応力を有しないことからチャネル層の歪み状態が維持される。さらに、シリコンゲルマニウム層に不純物領域が形成されることから、熱工程での不要な不純物拡散が抑止される。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである。
【００１０】
本発明の半導体装置の製造方法（第１製造方法）は、基板上に、該基板側よりチャネル層側に向かって応力が徐々に緩和される応力緩和シリコンゲルマニウム層を形成する工程と、前記応力緩和シリコンゲルマニウム層上に歪みシリコンからなるチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記チャネル層の両側の前記応力緩和シリコンゲルマニウム層上に、応力を持たないシリコンゲルマニウム層を形成する工程と、前記応力緩和シリコンゲルマニウム層および前記応力を持たないシリコンゲルマニウム層に不純物領域を形成する工程とを有することを特徴とする。
【００１１】
本発明の半導体装置の製造方法（第１製造方法）では、歪みシリコンからなるチャネル層を形成することから、移動度の向上が図れる。また、シリコンゲルマニウム層が応力を有しないことからチャネル層の歪み状態が維持される。また、シリコンゲルマニウム層に不純物領域が形成されることから、熱工程での不要な不純物拡散が抑止される。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである。
【００１２】
本発明の半導体装置の製造方法（第２製造方法）は、基板上に、該基板側よりチャネル層側に向かって応力が徐々に緩和される応力緩和シリコンゲルマニウム層を形成する工程と、前記応力緩和シリコンゲルマニウム層上にチャネル層を形成するための凹部を形成する工程と、前記凹部に歪みシリコンからなるチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記チャネル層の両側の前記応力緩和シリコンゲルマニウム層に不純物領域を形成する工程とを有することを特徴とする。
【００１３】
本発明の半導体装置の製造方法（第２製造方法）では、歪みシリコンからなるチャネル層を形成することから、移動度が高められる。またシリコンゲルマニウム層がチャネル層側に向かって応力が徐々に緩和されていることから、チャネル層に影響する応力がかからないようになるので、チャネル層の歪み状態が維持される。さらに応力が緩和されたシリコンゲルマニウム層に不純物領域が形成されることから、熱工程での不要な不純物拡散が抑止される。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである。
【発明の効果】
【００１４】
本発明の半導体装置によれば、歪みシリコンからなるチャネル層が形成されていることから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、ホール移動度が向上できるという利点がある。また、シリコンゲルマニウム層に不純物領域が形成されるので、不純物領域（エクステンション領域やソース・ドレイン領域）の浅い接合が実現される。よって、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。
【００１５】
本発明の半導体装置の製造方法（第１製造方法）によれば、チャネル層を歪みシリコンで形成することから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、ホール移動度が向上できるという利点がある。また応力を有しないシリコンゲルマニウム層に不純物領域を形成するので、不純物領域（エクステンション領域やソース・ドレイン領域）の浅い接合が実現できる。よって、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。
【００１６】
本発明の半導体装置の製造方法（第２製造方法）によれば、チャネル層を歪みシリコンで形成することから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、ホール移動度が向上できるという利点がある。また応力が緩和されたシリコンゲルマニウム層に不純物領域を形成するので、不純物領域（エクステンション領域やソース・ドレイン領域）の浅い接合が実現できる。よって、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００１８】
図１に示すように、半導体装置１は、基板１１上に形成されたものでこの基板１１側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層１２と、この応力緩和シリコンゲルマニウム層１２に形成された歪みシリコンからなるチャネル層１３と、このチャネル層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、上記チャネル層１３の両側に形成された応力を持たないシリコンゲルマニウム層１６、１７と、上記チャネル層１３の両側の応力を持たないシリコンゲルマニウム層１６、１７およびその下部の応力緩和シリコンゲルマニウム層１２に形成された不純物領域１８、１９とを有するものである。以下、一例を詳細に説明する。
【００１９】
半導体装置１は、基板１１上に形成されている。この基板１１は、ここでは一例として、シリコン基板を用いた。上記基板１１には、素子を分離するための素子分離領域（図示せず）が、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００２０】
また、上記基板１１上には、この基板１１側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層１２が形成されている。この応力緩和シリコンゲルマニウム層１２上にはチャネル層１３が形成されている。このチャネル層１３は、内部に２次元引張歪みを有する、いわゆる歪みシリコンで形成されている。
【００２１】
上記チャネル層１３上には、ゲート絶縁膜１４を介してゲート電極１５が形成されていて、ゲート電極１５の両側にはサイドウォール２１、２２が形成されている。例えば、上記ゲート電極１５は、例えば多結晶シリコンで形成されている。
【００２２】
さらに、上記チャネル層１２の両側の応力緩和シリコンゲルマニウム層１２上には応力を持たないシリコンゲルマニウム層１６、１７が形成されている。この応力を持たないシリコンゲルマニウム層１６、１７および応力緩和シリコンゲルマニウム層１２の応力が緩和された領域に、不純物領域１８、１９が形成されている。この不純物領域１８、１９は、例えば、チャネル層１３側に形成されたエクステンション領域２３、２４とこのエクステンション領域２３、２４を介して形成されたソース・ドレイン領域２５、２６とからなる。
【００２３】
上記ゲート電極１５、不純物領域１８、１９上には低抵抗化のためのシリサイド層２７、２８、２９が形成されている。さらに、上記構成の半導体装置１を被覆するように、基板１１上には層間絶縁膜３１が形成され、この層間絶縁膜３１に形成されたコンタクトホール３２、３３、３４内に、ゲート電極１５、不純物領域１８、１９に電気的に接続するコンタクト電極３５、３６、３７が形成されている。上記層間絶縁膜３１は、酸化シリコン膜で形成されている。例えば、ノンドープトシリケートガラス（ＮＳＧ）、高密度プラズマＣＶＤ法により成膜された酸化シリコン膜等で形成されている。
【００２４】
上記半導体装置１では、歪みシリコンからなるチャネル層１３が形成されていることから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、移動度（例えば、ＰＭＯＳＦＥＴの場合にはホール移動度）の向上ができるという利点がある。また、シリコンゲルマニウム層１６、１７が応力を有しないことからチャネル層１３の歪み状態が維持できる。さらに、応力を持たないシリコンゲルマニウム層１６、１７および応力緩和シリコンゲルマニウム層１２の応力が緩和された領域に不純物領域１８、１９が形成されていることから、熱工程での不要な不純物拡散が抑止される。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである（参考：ＩＥＥＥ Trans. Electron Devices. 50, 988 ２００３年）。これは、シリコンゲルマニウム中では、シリコン中よりもホウ素（Ｂ）のプロファイル制御がしやすいという利点を示している。これによって、不純物領域（エクステンション領域やソース・ドレイン領域）１８、１９の浅い接合が実現されるので、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。このように、本発明の半導体装置では、不純物領域１８、１９の不純物の拡散深さＸｊを浅くすることと、キャリアの移動度を向上させることとが両立できる。
【００２５】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。なお、この第２実施例の説明においては、上記第１実施例の半導体装置の構成部品と同様な構成部品には同一符号を付与した。
【００２６】
図２に示すように、半導体装置２は、基板１１上に形成されたものでこの基板１１側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層１２と、この応力緩和シリコンゲルマニウム層１２に形成された歪みシリコンからなるチャネル層１３と、このチャネル層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、上記チャネル層１３の両側に形成された上記応力緩和シリコンゲルマニウム層１２の応力が緩和された領域（例えば応力を持たない領域）と、上記応力緩和シリコンゲルマニウム層１２の応力が緩和された領域に形成された不純物領域１８、１９とを有するものである。以下、一例を詳細に説明する。
【００２７】
半導体装置２は、基板１１上に形成されている。この基板１１は、ここでは一例として、シリコン基板を用いた。上記基板１１には、素子を分離するための素子分離領域（図示せず）が、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００２８】
また、上記基板１１上には、この基板１１側より徐々に応力が緩和されている応力緩和シリコンゲルマニウム層１２が形成されている。この応力緩和シリコンゲルマニウム層１２には凹部２０が形成され、この凹部２０内にチャネル層１３が形成されている。このチャネル層１３は、内部に２次元引張歪みを有する、いわゆる歪みシリコンで形成されている。
【００２９】
上記チャネル層１３上には、ゲート絶縁膜１４を介してゲート電極１５が形成されていて、ゲート電極１５の両側にはサイドウォール２１、２２が形成されている。例えば、上記ゲート電極１５は、例えば多結晶シリコンで形成されている。
【００３０】
さらに、上記チャネル層１２の両側は、上記応力緩和シリコンゲルマニウム層１２の応力を持たない領域が形成されている。この応力を持たない領域に、不純物領域１８、１９が形成されている。この不純物領域１８、１９は、例えば、チャネル層１３側に形成されたエクステンション領域２３、２４とこのエクステンション領域２３、２４を介して形成されたソース・ドレイン領域２５、２６とからなる。
【００３１】
上記ゲート電極１５、不純物領域１８、１９上には低抵抗化のためのシリサイド層２７、２８、２９が形成されている。さらに、上記構成の半導体装置２を被覆するように、基板１１上には層間絶縁膜３１が形成され、この層間絶縁膜３１に形成されたコンタクトホール３２、３３、３４内に、ゲート電極１５、不純物領域１８、１９に電気的に接続するコンタクト電極３５、３６、３７が形成されている。上記層間絶縁膜３１は、酸化シリコン膜で形成されている。例えば、ノンドープトシリケートガラス（ＮＳＧ）、高密度プラズマＣＶＤ法により成膜された酸化シリコン膜等で形成されている。
【００３２】
上記半導体装置２では、歪みシリコンからなるチャネル層１３が形成されていることから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、移動度（例えば、ＰＭＯＳＦＥＴの場合にはホール移動度）の向上ができるという利点がある。また、シリコンゲルマニウム層１６、１７が応力を有しないことからチャネル層１３の歪み状態が維持できる。さらに、応力緩和シリコンゲルマニウム層１２の応力が緩和された領域に不純物領域１８、１９が形成されていることから、熱工程での不要な不純物拡散が抑止される。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである（参考：ＩＥＥＥ Trans. Electron Devices. 50, 988 ２００３年）。これは、シリコンゲルマニウム中では、シリコン中よりもホウ素（Ｂ）のプロファイル制御がしやすいという利点を示している。これによって、不純物領域（エクステンション領域やソース・ドレイン領域）１８、１９の浅い接合が実現されるので、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。このように、本発明の半導体装置では、不純物領域１８、１９の不純物の拡散深さＸｊを浅くすることと、キャリアの移動度を向上させることとが両立できる。
【００３３】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図３〜図１０の製造工程断面図によって説明する。
【００３４】
図３（１）に示すように、基板１１上に応力緩和シリコンゲルマニウム層１２とチャネル層１３を形成する。上記基板１１には、例えばシリコン基板を用いる。上記応力緩和シリコンゲルマニウム層１２は、例えば、エピタキシャル成長により成膜され、上記基板１１側より上部に向かうにしたがって徐々に応力が緩和され、最上部では応力を有しない領域を有するように成膜される。このような応力緩和シリコンゲルマニウム層１２の成膜条件の一例としては、モノシラン（ＳiＨ4）とモノゲルマン（ＧｅＨ4）を原料ガスに用いた超高真空化学的気相成長（ＵＨＣＶＤ）法を用いることができる。その成膜温度（例えば基板温度）は８００℃〜９００℃に設定される。また、上記チャネル層１３は、例えば、内部に２次元引張歪みを有する、いわゆる歪みシリコンで形成する。
【００３５】
次に、上記基板１１に、トランジスタ形成領域を分離する素子分離領域（図示せず）を形成する。この素子分離領域は、例えば、ＳＴＩ（Shallow Trench Isolation）にて形成する。
【００３６】
次に、図４（２）に示すように、上記チャネル層１３上にゲート絶縁膜１４を介してゲート電極形成膜４１を形成し、ゲート電極形成膜４１上にはハードマスク形成膜４２を形成する。この工程は、上記チャネル層１３上に、例えば熱酸化法によって、ゲート絶縁膜１４を形成した後、例えば化学的気相成長法によってゲート電極形成膜４１を形成し、さらに、例えば化学的気相成長法によってハードマスク形成膜を形成する。このハードマスク形成膜は、例えば窒化シリコン膜で形成される。
【００３７】
その後、レジストマスク（図示せず）を形成し、それを用いたエッチング（例えば異方性ドライエッチング）技術によって、上記ハードマスク形成膜４２およびゲート電極形成膜４１を加工して、図５（３）に示すように、ゲート絶縁膜１４上にゲート電極形成膜４１からなるゲート電極１５を形成するとともに、ゲート電極１５上にハードマスク形成膜４２からなるハードマスク４３を形成する。
【００３８】
次に、図６（４）に示すように、上記ゲート電極１５の側部側にオフセットスペーサ４４、４５を形成する。このオフセットスペーサ４４、４５は、例えば、上記ハードマスク４３、ゲート電極１５等を被覆するように、オフセットスペーサ形成膜を成膜した後、全面エッチバックにより、ゲート電極１５の側部側にオフセットスペーサ形成膜を残すことで形成される。このオフセットスペーサ形成膜は、例えば化学的気相成長法によって窒化シリコン膜で成膜することができる。
【００３９】
次に、図７（５）に示すように、エッチング技術によって、上記ハードマスク４３およびオフセットスペーサ４４、４５をエッチングマスクにして、エッチングを行い、上記チャネル層１３の露出部分を除去する。この結果、ゲート電極１５およびオフセットスペーサ４４、４５下部のチャネル層１３が残される。上記歪みシリコンのエッチングをドライエッチングで行う場合、このドライエッチングは、例えばエッチングガスの主成分にフッ化窒素（ＮＦ3）を用いた異方性エッチングで行う。
【００４０】
次に、図８（６）に示すように、選択エピタキシャル成長技術によって、チャネル層１３の両側の応力緩和シリコンゲルマニウム層１２上に、応力を持たないシリコンゲルマニウム層１６、１７（以下、シリコンゲルマニウム層１６、１７という）を形成する。この成膜では、一例としてエピタキシャル成長温度（例えば基板温度）を６００℃〜９００℃に設定する。このエピタキシャル成長では、応力緩和シリコンゲルマニウム層１２上部の応力が緩和された領域と同じゲルマニウム濃度のシリコンゲルマニウムを成長するので、このシリコンゲルマニウム層１６、１７によってチャネル層１３には応力が発生しないので、チャネル層１３の歪みはそのまま残る。
【００４１】
次に、上記ハードマスク４３およびオフセットスペーサ４４、４５をマスクにして、シリコンゲルマニウム層１６、１７にハロ領域（図示せず）およびエクステンション領域（図示せず）を形成する。このハロ領域の形成方法は、例えばヒ素（Ａｓ）のイオン注入により行い、上記エクステンション領域の形成方法は、例えばホウ素（Ｂ）のインサイチュ（In situ）ドーピングもしくは二フッ化ホウ素（ＢＦ2 ）のイオン注入により行う。上記エクステンション領域の形成においては、シリコンゲルマニウム中ではシリコン中よりもホウ素（Ｂ）の拡散が遅いので、シリコン層に形成するよりも浅い拡散深さＸｊを得ることができる。
【００４２】
次に、図９（７）に示すように、上記ゲート電極１５の側部に上記オフセットスペーサ４４、４５を介してサイドウォール２１、２２を形成する。このサイドウォール２１、２２は、例えば、上記ハードマスク４３、オフセットスペーサ４４、４５等を被覆するように、サイドウォール形成膜を成膜した後、全面エッチバックにより、ゲート電極１５の側部側にサイドウォール形成膜を残すことで形成される。このサイドウォール形成膜は、例えば化学的気相成長法により窒化シリコン膜で形成することができる。また、サイドウォール２１、２２形成時には、ハードマスク４３〔前記図８（６）参照〕が除去される。以下、オフセットスペーサ４４、４５を含めてサイドウォール２１、２２という。
【００４３】
次に、上記ゲート電極１５、サイドウォール２１、２２等をマスクにして、シリコンゲルマニウム層１６、１７にソース・ドレイン領域（図示せず）を形成する。このソース・ドレイン領域の形成方法は、例えばホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ2 ）のイオン注入により行う。上記ソース・ドレイン領域の形成においては、シリコンゲルマニウム中ではシリコン中よりもホウ素（Ｂ）の拡散が遅いので、シリコン層に形成するよりも浅い拡散深さＸｊを得ることができる。その後、熱処理を行う。この熱処理によってシリコンゲルマニウム層１６、１７（場合によっては、その下層の応力緩和シリコンゲルマニウム層の上層部分も含む）にイオン注入等によって導入された不純物の活性化を行う。この熱処理は、急速に加熱した後に直ぐに冷却過程に入るような熱処理、例えばスパイクＲＴＡ（Rapid Thermal Annealing）により行うことが好ましい。
【００４４】
この結果、ホウ素（Ｂ）の不純物プロファイルで示すように、チャネル層１３の両側におけるシリコンゲルマニウム層１６、１７およびその下部の応力緩和シリコンゲルマニウム層１２にエクステンション領域２３、２４が形成され、このエクステンション領域２３、２４を介してソース・ドレイン領域２５、２６が形成される。このようにして、不純物領域１８、１９が形成される。
【００４５】
次に、図１０（８）に示すように、上記ゲート電極１５、不純物領域１８、１９上に、低抵抗化のためのシリサイド層２７、２８、２９を形成する。さらに、上記構成の半導体装置１を被覆するように、基板１１上に層間絶縁膜３１を形成する。この層間絶縁膜３１は、酸化シリコン膜で形成する。例えば、ノンドープトシリケートガラス（ＮＳＧ）、高密度プラズマＣＶＤ法により成膜された酸化シリコン膜等で形成する。この層間絶縁膜３１に、ゲート電極１５、不純物領域１８、１９に達するコンタクトホール３２、３３、３４を形成した後、各コンタクトホールに、ゲート電極１５、不純物領域１８、１９に電気的に接続するコンタクト電極３５、３６、３７を形成する。
【００４６】
上記半導体装置１の製造方法では、歪みシリコンからなるチャネル層１３を形成することから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、移動度（例えば、ＰＭＯＳＦＥＴの場合にはホール移動度）の向上ができるという利点がある。また、シリコンゲルマニウム層１６、１７が応力を有しないことからチャネル層１３の歪み状態が維持できる。さらに、応力を持たないシリコンゲルマニウム層１６、１７および応力緩和シリコンゲルマニウム層１２の応力が緩和された領域に不純物領域１８、１９を形成することから、熱工程での不要な不純物拡散を抑止できる。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである。すなわち、シリコンゲルマニウム中では、シリコン中よりもホウ素（Ｂ）のプロファイル制御がしやすいという利点を示している。これによって、不純物領域（エクステンション領域やソース・ドレイン領域）１８、１９の浅い接合が実現できるので、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。このように、本発明の半導体装置１の製造方法では、不純物領域１８、１９の不純物の拡散深さＸｊを浅くすることと、キャリアの移動度を向上させることとが両立できる。
【００４７】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図１１〜図２２の製造工程断面図によって説明する。なお、この第２実施例の説明においては、上記第１実施例の半導体装置の製造方法で説明した構成部品と同様な構成部品には同一符号を付与した。
【００４８】
図１１（１）に示すように、基板１１上に応力緩和シリコンゲルマニウム層１２を形成する。上記基板１１には、例えばシリコン基板を用いる。上記応力緩和シリコンゲルマニウム層１２は、例えば、エピタキシャル成長により成膜され、上記基板１１側より上部に向かうにしたがって徐々に応力が緩和され、最上部では応力を有しない領域を有するように成膜される。このような応力緩和シリコンゲルマニウム層１２の成膜条件の一例としては、モノシラン（ＳiＨ4）とモノゲルマン（ＧｅＨ4）を原料ガスに用いた超高真空化学的気相成長（ＵＨＣＶＤ）法を用いることができる。その成膜温度（例えば基板温度）は８００℃〜９００℃に設定される。
【００４９】
次に、上記基板１１に、トランジスタ形成領域を分離する素子分離領域（図示せず）を形成する。この素子分離領域は、例えば、ＳＴＩ（Shallow Trench Isolation）にて形成する。
【００５０】
次に、図１２（２）に示すように、上記応力緩和シリコンゲルマニウム層１２上にゲート絶縁膜１４を介してダミーゲート電極形成膜４６を形成し、ダミーゲート電極形成膜４６上にはハードマスク形成膜４２を形成する。この工程は、上記チャネル層１３上に、例えば熱酸化法によって、ゲート絶縁膜１４を形成した後、例えば化学的気相成長法によってダミーゲート電極形成膜４６を形成し、さらに、例えば化学的気相成長法によってハードマスク形成膜４２を形成する。このハードマスク形成膜は、例えば窒化シリコン膜で形成される。
【００５１】
その後、レジストマスク（図示せず）を形成し、それを用いたエッチング（例えば異方性ドライエッチング）技術によって、上記ハードマスク形成膜４２およびダミーゲート電極形成膜４６を加工して、図１３（３）に示すように、ゲート絶縁膜１４上にダミーゲート電極形成膜４６からなるダミーゲート電極４８を形成するとともに、ダミーゲート電極４８上にハードマスク形成膜４２からなるハードマスク４３を形成する。
【００５２】
次に、図１４（４）に示すように、上記ダミーゲート電極４８の両側にオフセットスペーサ４４、４５を形成する。このオフセットスペーサ４４、４５は、例えば、上記ハードマスク４３、ダミーゲート電極４８等を被覆するように、オフセットスペーサ形成膜を成膜した後、全面エッチバックにより、ダミーゲート電極４８の側部側にオフセットスペーサ形成膜を残すことで形成される。このオフセットスペーサ形成膜は、例えば化学的気相成長法によって窒化シリコン膜で成膜することができる。
【００５３】
次に、上記ハードマスク４３およびオフセットスペーサ４４、４５をマスクにして、上記応力緩和シリコンゲルマニウム層１２にハロ領域（図示せず）およびエクステンション領域（図示せず）を形成する。このハロ領域の形成方法は、例えばヒ素（Ａｓ）のイオン注入により行い、上記エクステンション領域の形成方法は、例えばホウ素（Ｂ）のインサイチュ（In situ）ドーピングもしくは二フッ化ホウ素（ＢＦ2 ）のイオン注入により行う。上記エクステンション領域の形成においては、シリコンゲルマニウム中ではシリコン中よりもホウ素（Ｂ）の拡散が遅いので、シリコン層に形成するよりも浅い拡散深さＸｊを得ることができる。
【００５４】
次に、図１５（５）に示すように、上記ダミーゲート電極４８の側部に上記オフセットスペーサ４４、４５を介してサイドウォール２１、２２を形成する。このサイドウォール２１、２２は、例えば、上記ハードマスク４３、オフセットスペーサ４４、４５等を被覆するように、サイドウォール形成膜を成膜した後、全面エッチバックにより、ダミーゲート電極４８の側部側にサイドウォール形成膜を残すことで形成される。このサイドウォール形成膜は、例えば化学的気相成長法により酸化シリコン膜で形成することができる。以下、オフセットスペーサ４４、４５を含めてサイドウォール２１、２２という。
【００５５】
次に、上記ハードマスク４３、サイドウォール２１、２２等をマスクにして、応力緩和シリコンゲルマニウム層１２にソース・ドレイン領域（図示せず）を形成する。このソース・ドレイン領域の形成方法は、例えばホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ2 ）のイオン注入により行う。上記ソース・ドレイン領域の形成においては、シリコンゲルマニウム中ではシリコン中よりもホウ素（Ｂ）の拡散が遅いので、シリコン層に形成するよりも浅い拡散深さＸｊを得ることができる。その後、熱処理を行う。この熱処理によって応力緩和シリコンゲルマニウム層の上層部分にイオン注入等によって導入された不純物の活性化を行う。この熱処理は、急速に加熱した後に直ぐに冷却過程に入るような熱処理、例えばスパイクＲＴＡ（Rapid Thermal Annealing）により行うことが好ましい。
【００５６】
この結果、ホウ素（Ｂ）の不純物プロファイルで示すように、ダミーゲート電極４８の両側における応力緩和シリコンゲルマニウム層１２にエクステンション領域２３、２４が形成され、このエクステンション領域２３、２４を介してソース・ドレイン領域２５、２６が形成される。このようにして、不純物領域１８、１９が形成される。ここで、上記不純物領域１８、１９は、応力緩和シリコンゲルマニウム層１２の応力が十分緩和された領域（例えば上層領域）に形成されているので、この熱処理による不純物拡散は、不純物領域１８、１９がシリコン層に形成された場合より抑制されたものとなる。
【００５７】
次に、図１６（６）に示すように、上記不純物領域１８、１９上に、低抵抗化のためのシリサイド層２８、２９を形成する。さらに、基板１１上に層間絶縁膜３１を、例えば、ノンドープトシリケートガラス（ＮＳＧ）、高密度プラズマＣＶＤ法により成膜された酸化シリコン膜等で形成する。この層間絶縁膜３１は、例えば酸化シリコン膜で形成し、ハードマスク４３上部が露出するように形成する。例えば、ハードマスク４３を被覆するようにハードマスク４３よりも高くなる厚さに層間絶縁膜３１を成膜した後、化学的機械研磨等の平坦化技術によって、ハードマスク４３が露出するように層間絶縁膜３１の上層を除去することによって、上記層間絶縁膜３１は形成される。
【００５８】
次に、図１７（７）に示すように、上記ハードマスク４３およびダミーゲート電極４８〔前記図１５（５）参照〕を除去し、開口部４９を形成する。この除去工程は、例えばエッチングによる。
【００５９】
次に、図１８（８）に示すように、層間絶縁膜３１、サイドウォール２１、２２等をエッチングマスクにして、上記開口部４９底部の上記応力緩和シリコンゲルマニウム層１２を除去し、チャネル層が形成される凹部２０を形成する。
【００６０】
次に、図１９（９）に示すように、上記凹部２０の内部に、２次元引張歪みを有する、いわゆる歪みシリコンからなるチャネル層１３を形成する。このチャネル層１３は、例えば選択エピタキシャル成長法によって、例えば、応力緩和シリコンゲルマニウム層１２と同等の高さまで形成する。
【００６１】
次に、図２０（１０）に示すように、上記チャネル層１３上にゲート絶縁膜１４を形成する。その後、上記開口部４９を埋め込むように、ゲート電極１５を形成する。このゲート電極１５は、例えば、上記開口部４９を埋め込むようにゲート電極形成膜を成膜した後、層間絶縁膜３１上の余剰なゲート電極形成膜を除去することで形成される。このゲート電極形成膜は、例えば、化学的気相成長法により多結晶シリコンによって形成される。また上記ゲート電極形成膜の除去工程には、例えば、化学的機械研磨を用いることができる。またはエッチバック法を用いてもよい。
【００６２】
次に、図２１（１１）に示すように、ゲート電極１５に不純物、例えばＰＭＯＳＦＥＴの場合にはＰ型不純物、例えばホウ素（Ｂ）を導入する。この導入方法は、例えばイオン注入法、気相拡散法等がある。なお、ゲート電極１５上部にシリサイド層２７を形成してもよい。
【００６３】
次に、図２２（１２）に示すように、上記層間絶縁膜３１に、ゲート電極１５、不純物領域１８、１９に達するコンタクトホール３２、３３、３４を形成した後、各コンタクトホールに、ゲート電極１５、ソース・ドレイン領域１８、１９に電気的に接続するコンタクト電極３５、３６、３７を形成する。
【００６４】
上記半導体装置２の製造方法では、歪みシリコンからなるチャネル層１３を形成することから、デバイスの性能、例えばオン電流Ｉonを向上させるとともに、移動度（例えば、ＰＭＯＳＦＥＴの場合にはホール移動度）の向上ができるという利点がある。また、応力緩和シリコンゲルマニウム層１２の応力が緩和された領域にチャネル層１３を形成することから、チャネル層１３の歪み状態が維持できる。さらに、応力緩和シリコンゲルマニウム層１２の応力が緩和された領域に不純物領域１８、１９を形成することから、熱工程での不要な不純物拡散を抑止できる。これは、シリコンゲルマニウム層がシリコン層よりも不純物（例えばホウ素）の拡散速度が遅いためである。すなわち、シリコンゲルマニウム中では、シリコン中よりもホウ素（Ｂ）のプロファイル制御がしやすいという利点を示している。これによって、不純物領域（エクステンション領域やソース・ドレイン領域）１８、１９の浅い接合が実現できるので、ロールオフ（Roll-Off）特性が良くなり、また短チャネル効果を抑制することができる。このように、本発明の半導体装置２の製造方法では、不純物領域１８、１９の不純物の拡散深さＸｊを浅くすることと、キャリアの移動度を向上させることとが両立できる。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１９】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図２０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図２１】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図２２】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【符号の説明】
【００６６】
１…半導体装置、１１…基板、１２…応力緩和シリコンゲルマニウム層、１３…チャネル層、１４…ゲート絶縁膜、１５…ゲート電極、１６，１７…応力を持たないシリコンゲルマニウム層、１８，１９…不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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