(57)【要約】【課題】インバータの貫通電流を抑制し、かつ高速動作が可能なチョッパ型コンパレータを提供する。【解決手段】アナログ入力期間に、スイッチ１４を閉じて入力信号ＶＩＮをノードＮＡに与えると共に、スイッチ１７，２３，２６を閉じてインバータ２０に並列にＰＭＯＳ２１とＮＭＯＳ２４を接続する。これにより、インバータ２０の駆動能力が増加し、ノードＮＢ，ＮＣの電位は、短時間でインバータの閾値電位に設定される。その後、比較動作期間に、スイッチ１４，１７，２３，２６を開くと共に、スイッチ２２，２５を閉じてインバータ２０からＰＭＯＳ２１とＮＭＯＳ２４を切り離す。更にスイッチ１３を閉じてノードＮＡに基準電圧ＶＲＥＦを与えると、基準電圧ＶＲＥＦとアナログ信号ＶＩＮの電位差が、低消費電力のインバータ２０，３０で増幅され、比較結果の出力信号ＯＵＴが出力される。【選択図】図１
2007329518.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力期間に第１の電圧を第１のノードに与える第１のスイッチと、比較動作期間に第２の電圧を前記第１のノードに与える第２のスイッチと、第２のノードと前記第１のノードの間に接続されたキャパシタと、前記第２のノードの電圧を反転増幅して第３のノードに出力するインバータと、アナログ入力期間に前記第２のノードと前記第３のノードの間を短絡する第３のスイッチとを有するチョッパ型コンパレータにおいて、
前記インバータは、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタを組み合わせたＣＭＯＳインバータで構成し、
アナログ入力期間に前記第１のＰチャネルＭＯＳトランジスタに並列に接続され、比較動作期間には該第１のＰチャネルＭＯＳトランジスタから切り離される第２のＰチャネルＭＯＳトランジスタと、
アナログ入力期間に前記第１のＮチャネルＭＯＳトランジスタに並列に接続され、比較動作期間には該第１のＮチャネルＭＯＳトランジスタから切り離される第２のＮチャネルＭＯＳトランジスタとを、
設けたことを特徴とするチョッパ型コンパレータ。
【請求項２】
前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタは、それぞれ並列に接続された複数のトランジスタで構成されることを特徴とする請求項１記載のチョッパ型コンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・ディジタル変換器等に使用されるチョッパ型コンパレータに関するものである。
【背景技術】
【０００２】
図２は、下記特許文献１に記載された従来のチョッパ型コンパレータの構成図である。  このチョッパ型コンパレータは、基準電圧ＶＲＥＦが与えられる端子とノードＮＡの間をオン・オフするスイッチ１と、アナログ信号ＶＩＮが与えられる端子とノードＮＡの間をオン・オフするスイッチ２を有している。ノードＮＡは、キャパシタ３を介してインバータ回路４の入力側（ノードＮＢ）に接続され、このインバータ回路４の出力側（ノードＮＣ）は、キャパシタ５を介してインバータ回路６の入力側（ノードＮＤ）に接続されている。更に、インバータ回路４の入力側は、スイッチ７を介してこのインバータ回路４の出力側に接続され、インバータ回路６の入力側は、スイッチ８を介してこのインバータ回路６の出力側に接続されている。そして、インバータ回路６の出力側から比較結果の出力信号ＯＵＴが出力されるようになっている。
【０００３】
インバータ回路４，６は同様の構成で、２つのゲーテッドインバータを並列に接続したものである。ゲーテッドインバータは、インバータの電源及び接地ラインに直列に電流制御用のトランジスタを挿入したもので、インバータ回路４，６では、各ゲーテッドインバータの電流制御用のトランジスタの導通状態を制御電圧Ｘ，Ｙで制御するようになっている。
【０００４】
このようなチョッパ型コンパレータの一般的な動作は、次の通りである。
アナログ信号ＶＩＮの入力期間では、スイッチ１がオフとなり、スイッチ２，７，８がオンとなる。これにより、ノードＮＡの電位はＶＩＮ、ノードＮＢ，ＮＣの電位はＶＴ４（但し、ＶＴ４は、インバータ回路４の閾値電圧）、及びノードＮＤの電位はＶＴ６（但し、ＶＴ６は、インバータ回路６の閾値電圧）となる。このとき、キャパシタ３，５に蓄積される電荷Ｑ３，Ｑ５は、これらのキャパシタ３，５の容量をそれぞれＣ３，Ｃ５とすると、次のようになる。
Ｑ３＝Ｃ３（ＶＩＮ−ＶＴ４）  ・・（１）
Ｑ５＝Ｃ５（ＶＴ４−ＶＴ６）  ・・（２）
【０００５】
次に、まずスイッチ２がオフとなり、その後スイッチ７，８がオフとなり、更にスイッチ１がオンとなる。このとき、ノードＮＢの電位をＶＢとすると、キャパシタ３の電荷Ｑ３ａは、次のようになる。
Ｑ３ａ＝Ｃ３（ＶＲＥＦ−ＶＢ）  ・・（３）
【０００６】
ここで、キャパシタ３の電荷は変化しないので、Ｑ３ａ＝Ｑ３である。従って、（１），（３）式より、電位ＶＢは次のようになる。
ＶＢ＝ＶＲＥＦ−ＶＩＮ＋ＶＴ４  ・・（４）
【０００７】
インバータ回路４の電圧利得をＡ４とすると、ノードＮＣの電位ＶＣは、次のようになる。
ＶＣ＝Ａ４（ＶＲＥＦ−ＶＩＮ）＋ＶＴ４  ・・（５）
【０００８】
また、ノードＮＤの電位をＶＤとすると、キャパシタ５の電荷Ｑ５ａは、次のようになる。
Ｑ５ａ＝Ｃ５（ＶＣ−ＶＤ）  ・・（６）
【０００９】
ここで、キャパシタ５の電荷は変化しないので、Ｑ５ａ＝Ｑ５である。従って、（２），（５），（７）式より、電位ＶＤは次のようになる。
ＶＤ＝Ａ４（ＶＲＥＦ−ＶＩＮ）＋ＶＴ６  ・・（７）
【００１０】
インバータ回路６の電圧利得をＡ６とすると、このインバータ回路６から出力される出力信号ＯＵＴは、次のようになる。
ＯＵＴ＝Ａ４・Ａ６（ＶＲＥＦ−ＶＩＮ）＋ＶＴ６  ・・（８）
【００１１】
従って、チョッパ型コンパレータは、基準電圧ＶＲＥＦとアナログ信号ＶＩＮの電位差（ＶＲＥＦ−ＶＩＮ）をＡ４・Ａ６倍に増幅する増幅器として動作し、比較結果の出力信号ＯＵＴが得られる。
【００１２】
一方、この図２のチョッパ型コンパレータは、ゲーテッドインバータを用いたインバータ回路４，６を使用している。従って、インバータ回路４，６の電圧利得Ａ４，Ａ６を、制御電圧Ｘ，Ｙによって任意に制御することができる。これにより、高い分解能を必要とする場合には利得を上げて高速な比較動作を行い、高い分解能を必要としない場合には利得を下げて消費電力を抑えることが可能である。
【００１３】
【特許文献１】特開２００５−５７７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記チョッパ型コンパレータでは、高速動作を行う場合には、インバータ回路の貫通電流が増大するという問題があった。
【００１５】
本発明は、高速動作を行う場合でも、インバータ回路の貫通電流を抑制して消費電力を低減することができるチョッパ型コンパレータを目的としている。
【課題を解決するための手段】
【００１６】
本発明は、アナログ入力期間に第１の電圧を第１のノードに与える第１のスイッチと、比較動作期間に第２の電圧を前記第１のノードに与える第２のスイッチと、第２のノードと前記第１のノードの間に接続されたキャパシタと、前記第２のノードの電圧を反転増幅して第３のノードに出力するインバータと、アナログ入力期間に前記第２のノードと前記第３のノードの間を短絡する第３のスイッチとを有するチョッパ型コンパレータにおいて、前記インバータは、第１のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）と第１のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）を組み合わせたＣＭＯＳインバータで構成し、アナログ入力期間に前記第１のＰＭＯＳに並列に接続され、比較動作期間には該第１のＰＭＯＳから切り離される第２のＰＭＯＳと、アナログ入力期間に前記第１のＮＭＯＳに並列に接続され、比較動作期間には該第１のＮＭＯＳから切り離される第２のＮＭＯＳとを設けたことを特徴としている。
【発明の効果】
【００１７】
本発明では、反転増幅器を構成するＣＭＯＳインバータのＰＭＯＳとＮＭＯＳに並列に第２のＰＭＯＳとＮＭＯＳを設け、アナログ入力期間にこれらの第２のＰＭＯＳとＮＭＯＳをＣＭＯＳインバータに並列接続するようにしている。これにより、アナログ入力期間にインバータの駆動能力が増加し、第２と第３のノードの電位を急速にこのインバータの閾値電位に設定することができる。また、比較動作期間には、第２のＰＭＯＳとＮＭＯＳが切り離されるので、消費電力が低減する。これにより、高速動作が可能で、かつインバータ回路の貫通電流を抑制して消費電力を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
図１は、本発明の実施例１を示すチョッパ型コンパレータの構成図である。
このチョッパ型コンパレータは、基準電圧ＶＲＥＦが与えられる端子１１と、アナログ信号ＶＩＮが与えられる端子１２を有し、これらの端子１１，１２が、それぞれスイッチ１３，１４を介してノードＮＡに接続されている。ノードＮＡは、キャパシタ１５を介してインバータ（ＩＮＶ）２０の入力側（ノードＮＢ）に接続され、このインバータ２０の出力側（ノードＮＣ）は、キャパシタ１６を介してインバータ３０の入力側（ノードＮＤ）に接続されている。更に、インバータ２０の入力側は、スイッチ１７を介してこのインバータ２０の出力側に接続され、インバータ３０の入力側は、スイッチ１８を介してこのインバータ３０の出力側に接続されている。そして、インバータ３０の出力側から比較結果の出力信号ＯＵＴが出力されるようになっている。
【００２０】
なお、インバータ２０は、出力側のノードＮＣと電源電位ＶＤＤ及び接地電位ＧＮＤ間に、それぞれＰＭＯＳ２０ｐ及びＮＭＯＳ２０ｎを接続し、これらのＰＭＯＳ２０ｐ及びＮＭＯＳ２０ｎのゲートを入力側のノードＮＢに接続した通常のＣＭＯＳインバータである。インバータ３０も同様に、出力側と電源電位ＶＤＤ及び接地電位ＧＮＤ間に、それぞれＰＭＯＳ３０ｐ及びＮＭＯＳ３０ｎを接続し、これらのＰＭＯＳ３０ｐ及びＮＭＯＳ３０ｎのゲートを入力側のノードＮＤに接続した通常のＣＭＯＳインバータである。
【００２１】
更に、このチョッパ型コンパレータでは、インバータ２０と並列にＰＭＯＳ２１とＮＭＯＳ２４が設けられている。即ち、インバータ２０のＰＭＯＳ２０ｐのソースとドレインに、ＰＭＯＳ２１のソースとドレインがそれぞれ接続されている。ＰＭＯＳ２１のソースは、スイッチ２２を介してこのＰＭＯＳ２１のゲートに接続され、このＰＭＯＳ２１のゲートは、更にスイッチ２３を介してノードＮＢに接続されている。
【００２２】
また、インバータ２０のＮＭＯＳ２０ｎのソースとドレインには、ＮＭＯＳ２４のソースとドレインがそれぞれ接続されている。ＮＭＯＳ２４のソースは、スイッチ２５を介してこのＮＭＯＳ２４のゲートに接続され、このＮＭＯＳ２４のゲートは、更にスイッチ２６を介してノードＮＢに接続されている。なお、スイッチ１３，１４，１７，１８，２２，２３，２５，２６は、図示しないタイミング制御部からオン・オフ制御され、特に、スイッチ１７，１８、スイッチ２２，２５、スイッチ２３，２６は、それぞれ連動してオン・オフされるようになっている。
【００２３】
図３は、図１のチョッパ型コンパレータの動作説明図であり、図１中のスイッチのオン・オフの切り替えシーケンスを示している。以下、この図３を参照しつつ、図１の動作を説明する。
【００２４】
図３に示すように、始めのアナログ入力期間で、スイッチ１４，１７，１８，２３，２６がオンにされ、スイッチ１３，２２，２５がオフにされる。これにより、ＰＭＯＳ２１とＮＭＯＳ２４は、インバータ２０のＰＭＯＳ２０ｐとＮＭＯＳ２０ｎにそれぞれ並列に接続される。また、ノードＮＡの電位はＶＩＮとなり、ノードＮＢ，ＮＣの電位はＶＴ２０（但し、ＶＴ２０は、インバータ２０、ＰＭＯＳ２１及びＮＭＯＳ２４からなるインバータ回路の閾値電圧）となり、更にノードＮＤの電位はＶＴ３０（但し、ＶＴ３０は、インバータ３０の閾値電圧）となる。
【００２５】
次のホールド期間で、スイッチ１４がオフに切り替えられる。これにより、ノードＮＡは端子１１，１２から切り離され、キャパシタ１５に蓄積された電荷はそのまま保持される。
【００２６】
更に比較動作期間では、前半にスイッチ１７，１８，２３，２６がオフに切り替えられ、引き続いてスイッチ２２，２５がオンに切り替えられる。これにより、ＰＭＯＳ２１とＮＭＯＳ２４はオフ状態となり、インバータ２０から切り離される。そして、比較動作期間の後半で、スイッチ１３がオンに切り替えられる。これにより、基準電圧ＶＲＥＦとアナログ信号ＶＩＮの電位差（ＶＲＥＦ−ＶＩＮ）がインバータ２０，３０で増幅され、このインバータ３０から、比較結果の出力信号ＯＵＴが出力される。
【００２７】
以上のように、この実施例１のチョッパ型コンパレータは、インバータ２０に対してＰＭＯＳ２１とＮＭＯＳ２４をスイッチ２２，２３，２５，２６を介して並列に接続し、アナログ入力期間とホールド期間にこのＰＭＯＳ２１とＮＭＯＳ２４を動作させ、比較動作期間にはこれらのＰＭＯＳ２１とＮＭＯＳ２４を切り離すようにしている。
【００２８】
これにより、アナログ入力期間とホールド期間では、インバータ２０とＰＭＯＳ２１及びＮＭＯＳ２４で構成されたインバータ回路に所定の電流を流すことで、ノードＮＢの電位を所定の時間内にインバータ２０の閾値電圧ＶＴ２０に設定することができる。一方、比較動作期間では、ＰＭＯＳ２１とＮＭＯＳ２４が切り離されるので、貫通電流を抑えることができる。従って、動作速度を維持しつつ、消費電力を低減することができるという利点がある。
【実施例２】
【００２９】
図４は、本発明の実施例２を示すチョッパ型コンパレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３０】
このチョッパ型コンパレータは、図１中のインバータ３０のＰＭＯＳ３０ｐとＮＭＯＳ３０ｎに並列に、インバータ２０と同様のＰＭＯＳ３１及びＮＭＯＳ３４をスイッチ３２、３３、３５、３６を介して接続したものである。これらのＰＭＯＳ３１及びＮＭＯＳ３４のインバータ３０に対する接続形態は、ＰＭＯＳ２１及びＮＭＯＳ２４のインバータ２０に対する接続形態と同様である。
【００３１】
このチョッパ型コンパレータでは、スイッチ３２，３５はスイッチ２２，２５と同じタイミングで同じようにオン・オフ制御され、スイッチ３３，３６はスイッチ２３，２６と同じタイミングで同じようにオン・オフ制御される。その他の動作は、図１の動作と同様である。
【００３２】
以上のように、この実施例２のチョッパ型コンパレータは、インバータ２０だけでなく、インバータ３０に対しても、ＰＭＯＳ３１とＮＭＯＳ３４をスイッチ３２，３３，３５，３６を介して並列に接続し、アナログ入力期間とホールド期間にこのＰＭＯＳ３１とＮＭＯＳ３４を動作させ、比較動作期間にはこれらのＰＭＯＳ３１とＮＭＯＳ３４を切り離すようにしている。
【００３３】
これにより、実施例１のチョッパ型コンパレータよりも、更に比較動作期間の貫通電流を抑えることができるという利点がある。
【００３４】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００３５】
（ａ）  図５は、その他の実施例のチョッパ型コンパレータの構成図である。
このチョッパ型コンパレータは、図１中のインバータ２０のＰＭＯＳ２０ｐに対して複数のＰＭＯＳ２１ａ，２１ｂ，…を接続すると共に、ＮＭＯＳ２０ｎに対して複数のＮＭＯＳ２４ａ，２４ｂ，…を接続し、これらのＰＭＯＳ２１ａ，２１ｂ，…とＮＭＯＳ２４ａ，２４ｂ，…の動作を、スイッチで制御するように構成したものである。これにより、貫通電流をより適切な値に操作することが可能である。なお、インバータ３０に対しても、同様の回路を付加することができる。
【００３６】
（ｂ）  ノードＮＡには、アナログ入力期間にアナログ信号ＶＩＮを与え、比較動作期間に基準電圧ＶＲＥＦを与えるようにしているが、逆に、アナログ入力期間に基準電圧ＶＲＥＦを与え、比較動作期間にアナログ信号ＶＩＮを与えるようにしても良い。
【００３７】
（ｃ）  キャパシタを介してインバータを２段縦続接続して構成しているが、２段に限定するものではない。即ち、インバータの電圧利得が十分であれば、インバータは１段でも良い。また、３段以上のインバータを用いても良い。
【００３８】
（ｄ）  動作説明において、アナログ入力期間、ホールド期間及び比較動作期間の３つの期間に分けて説明したが、動作速度向上のために、ホールド期間はスイッチング動作が確実に行われる範囲でなるべく短縮する必要がある。即ち、スイッチング動作が確実に行われるのであれば、ホールド期間は特に設ける必要がない。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示すチョッパ型コンパレータの構成図である。
【図２】従来のチョッパ型コンパレータの構成図である。
【図３】図１のチョッパ型コンパレータの動作説明図である。
【図４】本発明の実施例２を示すチョッパ型コンパレータの構成図である。
【図５】その他の実施例のチョッパ型コンパレータの構成図である。
【符号の説明】
【００４０】
１１，１２    端子
１３，１４，１７，１８，２２，２３，２５，２６    スイッチ
１５，１６    キャパシタ
２０，３０    インバータ
２０ｐ，２１，３０ｐ，３１    ＰＭＯＳ
２０ｎ，２４，３０ｎ，３４    ＮＭＯＳ
【図１】
2007329518.tif 000003
【図２】
2007329518.tif 000004
【図３】
2007329518.tif 000005
【図４】
2007329518.tif 000006
【図５】
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