(57)【要約】【課題】立体スタック型の容量素子において、酸素拡散防止層の劣化と、層間絶縁膜でのクラックの発生とが共に抑えられた誘電体メモリ及びその製造方法を提供する。【解決手段】酸素拡散防止層に、金属の窒化物と貴金属の単体との積層膜を用い、酸素拡散防止層上の層間絶縁膜７としてプラズマＣＶＤ酸化膜を用いる。また、容量素子１５上の層間絶縁膜１６にオゾンＴＥＯＳ膜を用いる。【選択図】図６
2007329232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトプラグと、
前記コンタクトプラグの上面上に形成された酸素拡散防止層と、
前記層間絶縁膜上に、前記酸素拡散防止層を覆うように形成された第１のオゾンＴＥＯＳ膜と、
前記第１のオゾンＴＥＯＳ膜の上に形成されたプラズマＣＶＤ酸化膜と、
前記第１のオゾンＴＥＯＳ膜及び前記プラズマＣＶＤ酸化膜に設けられ、前記酸素拡散防止層の上面に到達する開口部内に形成された、下部電極、誘電体膜、及び上部電極とからなる容量素子と、
前記プラズマＣＶＤ酸化膜上に形成され、前記容量素子を覆う絶縁膜とを備えている誘電体メモリ。
【請求項２】
前記絶縁膜は第２のオゾンＴＥＯＳ膜であることを特徴とする請求項１に記載の誘電体メモリ。
【請求項３】
前記第１のオゾンＴＥＯＳ膜と前記第２のオゾンＴＥＯＳ膜の膜厚は、５０ｎｍ以上６００ｎｍ以下であることを特徴とする請求項２に記載の誘電体メモリ。
【請求項４】
前記酸素拡散防止層は、貴金属の酸化物を含むことを特徴とする請求項１に記載の誘電体メモリ。
【請求項５】
基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトプラグと、
前記コンタクトプラグの上面に接続するように形成された金属の窒化物と貴金属の単体膜との積層膜からなる酸素拡散防止層と、
前記酸素拡散防止層を覆うように形成されたプラズマＣＶＤ酸化膜と、
前記プラズマＣＶＤ酸化膜を貫通し、前記拡散防止層の上面に到達する開口部内に形成された、下部電極、誘電体膜、上部電極からなる容量素子と、
前記プラズマＣＶＤ酸化膜上に、前記容量素子を覆うように形成されたオゾンＴＥＯＳ膜とを備えた誘電体メモリ。
【請求項６】
前記オゾンＴＥＯＳ膜の膜厚が、５０ｎｍ以上６００ｎｍ以下であることを特徴とする請求項５に記載の誘電体メモリ。
【請求項７】
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記基板と接続するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に、前記コンタクトプラグと接続する酸素拡散防止層を形成する工程と、
前記酸素拡散防止層上に、成膜中に水素を発生しない第１の絶縁膜を成膜する工程と、
前記第１の絶縁膜上にプラズマＣＶＤ酸化膜を形成する工程と、
前記第１の絶縁膜と前記プラズマＣＶＤ酸化膜に、前記酸素拡散防止層の上面に到達する開口部を形成する工程と、
前記開口部に沿って、下部電極、誘電体膜、及び上部電極からなる容量素子を形成する工程と、
前記プラズマＣＶＤ酸化膜上に、前記容量素子を覆うように、成膜中に水素を発生しない第２の絶縁膜を形成する工程とを備えた誘電体メモリの製造方法。
【請求項８】
前記第１の絶縁膜が、オゾンＴＥＯＳ膜であることを特徴とする請求項７に記載の誘電体メモリの製造方法。
【請求項９】
前記第１の絶縁膜の膜厚が、５０ｎｍ以上６００ｎｍ以下であることを特徴とする請求項８に記載の誘電体メモリの製造方法。
【請求項１０】
前記第２の絶縁膜が、オゾンＴＥＯＳ膜であることを特徴とする請求項７に記載の誘電体メモリの製造方法。
【請求項１１】
前記第２の絶縁膜の膜厚が、５０ｎｍ以上６００ｎｍ以下であることを特徴とする請求項１０に記載の誘電体メモリの製造方法。
【請求項１２】
前記酸素拡散防止層が、貴金属の酸化物を含むことを特徴とする請求項７に記載の誘電体メモリの製造方法。
【請求項１３】
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記基板と接続するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に、前記コンタクトプラグと接続する金属の窒化物と貴金属の単体膜の積層膜からなる酸素拡散防止層を形成する工程と、
前記酸素拡散防止層上に、プラズマＣＶＤ酸化膜を形成する工程と、
前記プラズマＣＶＤ酸化膜に、前記酸素拡散防止層の上面に到達する開口部を形成する工程と、
前記開口部に沿って、下部電極、誘電体膜、及び上部電極からなる容量素子を形成する工程と、
前記プラズマＣＶＤ酸化膜上に、前記容量素子を覆うように、成膜中に水素を発生しない絶縁膜を形成する工程とを備えた誘電体メモリの製造方法。
【請求項１４】
前記成膜中に水素を発生しない絶縁膜が、オゾンＴＥＯＳ膜であることを特徴とする請求項１３に記載の誘電体メモリの製造方法。
【請求項１５】
前記オゾンＴＥＯＳ膜が、５０ｎｍ以上６００ｎｍ以下であることを特徴とする請求項１４に記載の誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体又は強誘電体を用いた立体スタック型の容量素子を有する誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体または高誘電体を用いた半導体メモリにおいて、高集積化のために、従来のプレーナ型のメモリセルに代えてスタック型のメモリセルが用いられている。このような半導体メモリにおいて、金属酸化物である誘電体膜を結晶化するために行われる酸素雰囲気での高温の熱処理によってキャパシタの下に配置されたコンタクトプラグが酸化されるのを防ぐため、コンタクトプラグ上に酸素拡散防止層を配置する構造が採用されている（例えば、特許文献１又は特許文献２を参照）。
【０００３】
図１０は、立体スタック型の容量素子を備えた従来の誘電体メモリを示す断面図である。ここでは、強誘電体キャパシタを備えた誘電体メモリを例にとって説明する。
【０００４】
図１０に示すように、従来の誘電体メモリは、半導体基板５０１上に形成されたＭＯＳトランジスタ５０６と、ＭＯＳトランジスタ５０６の不純物拡散層５０５の一方に接続された強誘電体キャパシタ５１７と、コンタクトプラグ５０９と、コンタクトプラグ５０９と強誘電体キャパシタ５１７との間に介設された酸素拡散防止層５１０とを備えている。
【０００５】
ＭＯＳトランジスタ５０６は、一対の不純物拡散層５０５と、ゲート絶縁膜５０３と、ゲート電極５０４とを有している。
【０００６】
強誘電体キャパシタ５１７は、第１のオゾンＴＥＯＳ膜５２１に形成された開口部５１３内に設けられており、下部電極５１４と、強誘電体膜５１５と、上部電極５１６とを有している。
【０００７】
この従来の誘電体メモリを作製するためには、酸素拡散防止層５１０を覆うように第１のオゾンＴＥＯＳ膜５２１膜を形成し、ＣＭＰ法により第１のオゾンＴＥＯＳ膜５２１膜の平坦化を行う。次に、開口部５１３の内部に下部電極５１４および強誘電体膜５１５を形成した後、上部電極５１６となる導電膜を形成して強誘電体キャパシタ５１７を作製する。次に、強誘電体キャパシタ５１７を覆うように第２のオゾンＴＥＯＳ膜５１８を形成した後、ＣＭＰ法により第２のオゾンＴＥＯＳ膜５１８の平坦化を行う。次に、強誘電体材料を結晶化させるために、高温酸素雰囲気での熱処理を行う。
【０００８】
従来の誘電体メモリでは、酸素拡散防止層５１０上に、成膜時に水素を発生しないオゾンＴＥＯＳ膜を形成し、下部電極５１４を当該オゾンＴＥＯＳ膜に埋め込んでいる。これにより、貴金属酸化物などからなる酸素拡散防止層５１０の還元を防止できる。また、強誘電体キャパシタ５１７を第１のオゾンＴＥＯＳ膜５２１および第２のオゾンＴＥＯＳ膜５１８で覆うため、強誘電体膜５１５が還元されるなどして劣化することがない。
【特許文献１】特許第３６８１６３２号
【特許文献２】特開２０００−１２４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の誘電体キャパシタにおいて、図１０に示すように、第１のオゾンＴＥＯＳ膜５２１と第２のオゾンＴＥＯＳ膜５１８とで構成される積層膜の膜厚は、立体キャパシタを形成するために厚くなり、熱処理によるストレスでクラック５２２が容易に発生してしまうという課題がある。そのため、キャパシタ特性が劣化し、信頼性が低下するという不具合があった。
【００１０】
また、オゾンＴＥＯＳ膜の代わりに、より高密度に成膜できるプラズマＣＶＤ酸化膜を用いた場合、熱処理時の応力変動を小さくすることができるため、クラック５２２の発生を解消することができる。しかし、プラズマＣＶＤ酸化膜を用いる場合、成膜時に水素やプラズマが発生するため、強誘電体材料を還元させ、キャパシタ特性を劣化させるという新たな不具合を生じる。
【００１１】
上述の問題に鑑みて、本発明は、立体スタック型の容量素子において、キャパシタ特性の酸素拡散防止層の劣化と、層間絶縁膜でのクラックの発生とが共に抑えられた誘電体メモリ及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る第１の誘電体メモリは、半導体基板上に形成された層間絶縁膜と、層間絶縁膜に形成されたコンタクトプラグと、コンタクトプラグの上面上に形成された酸素拡散防止層と、層間絶縁膜上に、酸素拡散防止層を覆うように形成された第１のオゾンＴＥＯＳ膜と、第１のオゾンＴＥＯＳ膜の上に形成されたプラズマＣＶＤ酸化膜と、前記第１のオゾンＴＥＯＳ膜及び前記プラズマＣＶＤ酸化膜に設けられ、前記酸素拡散防止層の上面に到達する開口部内に形成された、下部電極、誘電体膜、及び上部電極とからなる容量素子と、プラズマＣＶＤ酸化膜上に形成され、容量素子を覆う絶縁膜とを備えているを備えている。
【００１３】
ここで、オゾンＴＥＯＳ膜の形成時には水素は発生しない。したがって、上記の構成によれば、酸素拡散防止層上にオゾンＴＥＯＳ膜が形成されているので、酸素拡散防止層が水素による還元を受けるのを防ぐことができる。そのため、酸素拡散防止膜の拡散防止性の劣化が抑えられる。従って、酸素拡散防止膜の劣化によるコンタクトプラグの酸化も抑えられる。さらに、第１のオゾンＴＥＯＳ膜の上にはプラズマＣＶＤ酸化膜が形成され、第１のオゾンＴＥＯＳ膜及びプラズマＣＶＤ酸化膜中に容量素子を設けているので、オゾンＴＥＯＳ膜の膜厚を薄くすることができる。つまり、従来、オゾンＴＥＯＳ膜の膜厚を厚くしすぎることにより、発生しているクラックを抑えることができる。
【００１４】
なお、第１のオゾンＴＥＯＳ膜の膜厚が５０ｎｍ以上６００ｎｍ以下であれば、プラズマＣＶＤ酸化膜の形成時に発生する水素が酸素拡散防止膜に到達するのを抑えられるとともに、クラックの発生も抑えることができるので好ましい。
【００１５】
また、容量素子上に形成された絶縁膜がオゾンＴＥＯＳ膜であることが好ましい。これにより、誘電体の熱処理を行う場合、上部電極の変形が生じるのを防ぐことができる。
【００１６】
本発明に係る第２の誘電体メモリは、基板上に形成された層間絶縁膜と、層間絶縁膜に形成されたコンタクトプラグと、コンタクトプラグの上面に接続するように形成された金属の窒化物と貴金属の単体膜との積層膜からなる酸素拡散防止層と、酸素拡散防止層を覆うように形成されたプラズマＣＶＤ酸化膜と、プラズマＣＶＤ酸化膜を貫通し、拡散防止層の上面に到達する開口部内に形成された、下部電極、誘電体膜、上部電極からなる容量素子と、プラズマＣＶＤ酸化膜上に、容量素子を覆うように形成されたオゾンＴＥＯＳ膜とを備えている。
【００１７】
この構成によれば、酸素拡散防止層中に、水素によって還元されない貴金属の単体膜が形成されているので、酸素拡散防止層上に直接プラズマＣＶＤ酸化膜が形成されていても酸素拡散防止層が劣化しにくくなっている。したがって、より簡単な構成でコンタクトプラグの酸化を抑えることができ、誘電体メモリの信頼性も向上している。
【００１８】
本発明の第１の誘電体メモリの製造方法は、基板上に層間絶縁膜を形成する工程と、層間絶縁膜に基板と接続するコンタクトプラグを形成する工程と、層間絶縁膜上に、コンタクトプラグと接続する酸素拡散防止層を形成する工程と、酸素拡散防止層上に、成膜中に水素を発生しない第１の絶縁膜を成膜する工程と、第１の絶縁膜上にプラズマＣＶＤ酸化膜を形成する工程と、第１の絶縁膜とプラズマＣＶＤ酸化膜に、酸素拡散防止層の上面に到達する開口部を形成する工程と、開口部に沿って、下部電極、誘電体膜、及び上部電極からなる容量素子を形成する工程と、プラズマＣＶＤ酸化膜上に、容量素子を覆うように、成膜中に水素を発生しない第２の絶縁膜を形成する工程とを備えている。
【００１９】
この方法によれば、酸素拡散防止層を水素が発生しない第１の絶縁膜で覆うため、酸素拡散防止層が水素に触れるのを防ぐことができ、酸素拡散防止層が水素によって還元されない。従って、酸素拡散防止層の特性劣化を抑制することができる。
【００２０】
本発明の第２の誘電体メモリの製造方法は、基板上に層間絶縁膜を形成する工程と、層間絶縁膜に基板と接続するコンタクトプラグを形成する工程と、層間絶縁膜上に、コンタクトプラグと接続する金属の窒化物と貴金属の単体膜の積層膜からなる酸素拡散防止層を形成する工程と、酸素拡散防止層上に、プラズマＣＶＤ酸化膜を形成する工程と、プラズマＣＶＤ酸化膜に、酸素拡散防止層の上面に到達する開口部を形成する工程と、開口部に沿って、下部電極、誘電体膜、及び上部電極からなる容量素子を形成する工程と、プラズマＣＶＤ酸化膜上に、容量素子を覆うように、成膜中に水素を発生しない絶縁膜を形成する工程とを備えている。
【００２１】
貴金属の単体膜は水素の存在下でも還元されないので、この方法によれば、酸素拡散防止層上に直接プラズマＣＶＤ酸化膜を形成しても酸素拡散防止層が劣化しにくくなっている。
【発明の効果】
【００２２】
本発明に係る誘電体メモリ及びその製造方法によれば、容量素子の下に配置される酸素拡散防止層の還元、劣化を抑制するとともに、膜厚の厚い層間絶縁膜でのクラック発生を防止し、信頼性の高い誘電体メモリを提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る誘電体メモリについて、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る誘電体メモリの断面構成を示している。
【００２５】
同図に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１の上部に形成されたシャロウトレンチ分離（ＳＴＩ：Shallow Trench Isolation）領域２に区画されてなる各素子形成領域には、それぞれゲート絶縁膜３を介在させたゲート電極４と該ゲート電極４の両側方に形成された不純物拡散層５とを有するトランジスタ６が複数個形成されている。
【００２６】
半導体基板１の上には、膜厚が約０．４μｍ〜０．８μｍの酸化シリコンからなる第１の層間絶縁膜７が各トランジスタ６を覆うように形成されており、第１の層間絶縁膜７の上面は平坦になっている。ここで、酸化シリコンには、ホウ素（Ｂ）及びリン（Ｐ）が添加されたいわゆるＢＰＳＧ(Boro-Phospho-Silicate Glass）や、高密度プラズマにより形成され、ホウ素やリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、又は酸化雰囲気でオゾン（Ｏ3 ）およびＴＥＯＳ（tetra-ethyl-ortho-silicate）を用いて形成されたオゾンＴＥＯＳ（オゾンＮＳＧ）を用いるとよい。なお、以下の説明ではＴＥＯＳを原料として成長させた酸化シリコン膜を「ＴＥＯＳ膜」と呼び、特にオゾンの存在下でＴＥＯＳを原料として成長させた膜を「オゾンＴＥＯＳ膜」と呼ぶものとする。
【００２７】
また、本実施形態の誘電体メモリにおいては、トランジスタ６の一方の不純物拡散層５の上には該不純物拡散層５と電気的に接続されるコンタクトプラグ８が第１の層間絶縁膜７を貫通している。コンタクトプラグ８の材料には、タングステン(Ｗ)などを用いる。あるいは、コンタクトプラグ８の材料として不純物をドーピングさせた多結晶シリコンを用いてもよい。
【００２８】
さらに、上面が平坦化された第１の層間絶縁膜７の上には、コンタクトプラグ８と電気的に接続され、且つコンタクトプラグ８の上面を覆う複数の酸素拡散防止層９が形成されている。この酸素拡散防止層９としては、下層の金属窒化物からなる膜と上層の貴金属酸化膜からなる膜との積層膜から構成される。貴金属窒化物からなる膜は、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）等である。また、貴金属酸化物からなる膜は、プラチナ、イリジウム、ルテニウムなどの酸化物からなる膜である。また、酸素拡散防止層９は、金属窒化物膜、貴金属膜、貴金属の酸化物膜の３層の積層膜で構成されていてもよい。
【００２９】
また、第１の層間絶縁膜７上には、下から順に第１のオゾンＴＥＯＳ膜１０、プラズマＣＶＤ酸化膜１１が形成されている。そして、第１のオゾンＴＥＯＳ膜１０およびプラズマＣＶＤ酸化膜１１には酸素拡散防止層９に達する開口部が形成され、この開口部内には容量素子１５が設けられている。本実施形態の誘電体メモリでは、第１のオゾンＴＥＯＳ膜１０と、第１のオゾンＴＥＯＳ膜１０上に設けられたプラズマＣＶＤ酸化膜１１とで構成された第２の層間絶縁膜３０が誘電体キャパシタを囲んでいる。
【００３０】
プラズマＣＶＤ法によってシリコン酸化膜を形成する際には水素が発生するため、プラズマＣＶＤ酸化膜を酸素拡散防止層９の直上に形成すると酸素拡散防止層９が還元され、酸素に対するバリア性が低下するおそれがある。これに対し、本実施形態の誘電体メモリによれば、酸素拡散防止層９とプラズマＣＶＤ酸化膜１１との間に成膜時に水素を発生しない第１のオゾンＴＥＯＳ膜１０が設けられているため、製造工程中に水素が酸素拡散防止膜９へと拡散するのを防ぐことができる。そのため、酸素拡散防止層のバリア性を維持でき、コンタクトプラグ８の酸化も抑制することができ、誘電体メモリの信頼性を向上させることができる。
【００３１】
第１のオゾンＴＥＯＳ膜１０の膜厚は、５０ｎｍ以上６００ｎｍ以下であることが望ましい。なぜならば、プラズマＣＶＤ酸化膜の成膜中に発生する水素が酸素拡散防止層に到達する事態を抑制するためには、少なくとも膜厚が５０ｎｍ以上のオゾンＴＥＯＳ膜が必要であると共に、厚膜による膜中へのクラック発生を抑制するためには、膜厚が６００ｎｍ以下である必要があるからである。特に、第１のオゾンＴＥＯＳ膜１０の膜厚は、１００ｎｍ以上６００ｎｍ以下であればさらに望ましい。第１のオゾンＴＥＯＳ膜１０およびプラズマＣＶＤ酸化膜１１で構成される積層膜の膜厚は、後述する容量素子の容量値を決定するパラメータとなっており、６００ｎｍ以上１２００ｎｍ以下である。なお、「プラズマＣＶＤ酸化膜」とは、プラズマＣＶＤ法によって形成されたシリコン酸化膜のことを意味するものとする。
【００３２】
【表１】
2007329232.tif 000003
【００３３】
ここで、オゾンＴＥＯＳ膜１０の膜厚について、以下に説明する。
【００３４】
表１は、オゾンＴＥＯＳ膜とプラズマＣＶＤ酸化膜における、膜厚とクラック発生との関係を示している。
【００３５】
表１に示すように、オゾンＴＥＯＳ膜については、その膜厚が６００ｎｍを超えると熱処理によってオゾンＴＥＯＳ膜が形成されたウェハ全面にクラックが発生するため、膜厚が６００ｎｍ以下であることが好ましい。また、プラズマＣＶＤ酸化膜１１を形成するときに発生する水素が酸素拡散防止層９に拡散するのを抑制するために、第１のオゾンＴＥＯＳ膜１０の膜厚は最低５０ｎｍ必要であり、１００ｎｍ以上であれば水素の拡散をより確実に抑えることができる。
【００３６】
また、図５は、本実施形態の誘電体メモリの他の例を示す断面図である。同図に示すように、コンタクトプラグ８がキャパシタ領域外にも設けられている場合、当該コンタクトプラグ８上に直接プラズマＣＶＤ酸化膜が形成されていると、プラズマ電荷がコンタクトプラグ８を介してゲート絶縁膜３へと流れ、ゲート絶縁膜３が絶縁破壊を起こすおそれがある。これに対し、本実施形態の誘電体メモリでは、コンタクトプラグ８と接しているのはオゾンＴＥＯＳ膜であるので、プラズマ電荷がゲート絶縁膜３に流れ込むことはなく、ゲート絶縁膜３の絶縁破壊が防がれている。
【００３７】
続いて、第２の層間絶縁膜３０における各開口部には、上述のように容量素子１５が設けられている。容量素子１５は、開口部の側面及び底面に沿って形成され、例えば、貴金属の酸化物、窒化物又は酸窒化物からなる下部電極１２と、下部電極１２上に形成された容量絶縁膜１３と、容量絶縁膜１３上に形成された上部電極１４とを有している。
【００３８】
下部電極１２及び上部電極１４の具体的な材料としては、プラチナ、イリジウム、ルテニウム、金、銀、パラジウム、ロジウム又はオスミウムの酸化物、窒化物、又は酸窒化物などが挙げられる。
【００３９】
また、容量絶縁膜１３として、強誘電体であるチタン酸バリウムストロンチウム（ＢａxＳｒ1-xＴｉＯ3)（但し、ｘは０≦ｘ≦１である。以下、ＢＳＴと呼ぶ。）系誘電体や、ジルコニウムチタン酸鉛（Ｐｂ（ＺｒxＴ1-x)Ｏ3）（但し、ｘは０≦ｘ≦１である。以下、ＰＺＴと呼ぶ。）若しくはジルコニウムチタン酸鉛ランタン（ＰｂyＬａ1-y（ＺｒxＴｉ1-x)Ｏ3）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。）等の鉛を含むペロブスカイト系誘電体、又はタンタル酸ストロンチウムビスマス（Ｓｒ1-yＢｉ2+xＴａ2Ｏ9）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。以下、ＳＢＴと呼ぶ。）もしくはチタン酸ビスマスランタン（Ｂｉ4-xＬａxＴｉ3 Ｏ12）（但し、ｘは０≦ｘ≦１である。）等のビスマスを含むペロブスカイト系誘電体を用いると、不揮発性の強誘電体メモリを作製することができる。
【００４０】
また、容量絶縁膜１３には、一般式がＡＢＯ3 （但し、ＡとＢとは異なる元素である。）で表わされるペロブスカイト構造を有する化合物を用いることができる。ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであり、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つである。
【００４１】
また、容量絶縁膜１３は、単層の強誘電体膜に限られず、組成が異なる複数の強誘電体膜で構成されていてもよく、さらには、異なる組成を傾斜させる構成としてもよい。
【００４２】
また、本発明に係る容量絶縁膜１３の材料は、強誘電体に限られないことはいうまでもなく、五酸化タンタル（Ｔａ2Ｏ5）又は酸化アルミニウム（Ａｌ2Ｏ3）、チタン酸バリウムストロンチウム（ＢａＳｒ）ＴiＯ3等の常誘電体であってもよい。この場合、本実施形態の誘電体メモリはＤＲＡＭ（Dynamic Random Access Memory)として動作させることができる。
【００４３】
また、本実施形態のプラズマＣＶＤ酸化膜１１上には、第２のオゾンＴＥＯＳ膜１６が、容量素子１５を覆うように、且つ上面が平坦になるように形成されている。このように、容量素子１５上に、成膜時に水素が発生しないオゾンＴＥＯＳ膜を形成することで、水素による誘電体材料の還元および劣化を防止することができる。また、第１のオゾンＴＥＯＳ膜１０と第２のオゾンＴＥＯＳ膜１６との間にプラズマＣＶＤ酸化膜１１を設けることで、オゾンＴＥＯＳ膜のクラック発生を防止することができる。
【００４４】
以下、上述の第１の実施形態に係る誘電体メモリの製造方法について、図面を参照しながら説明する。
【００４５】
図２（ａ）〜（ｆ）、図３（ａ）〜（ｄ）および図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【００４６】
まず、図２（ａ）に示すように、半導体基板１の上部にＳＴＩ領域２を選択的に形成し、形成したＳＴＩ領域２により半導体基板１を複数の素子形成領域に区画する。続いて、各素子形成領域に、例えば酸化シリコン又は酸窒化シリコンからなるゲート絶縁膜３と、多結晶シリコン、金属又は金属珪化物を含むゲート電極４とを順次形成する。続いて、ゲート電極４をマスクとする不純物イオンのイオン注入により素子形成領域内に不純物拡散層５を形成して、トランジスタ６をそれぞれ形成する。続いて、ＣＶＤ法により、ＢＰＳＧ、ＨＤＰ−ＮＳＧまたはＯ3−ＮＳＧのような絶縁膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polish：ＣＭＰ）法を用いて、当該絶縁膜の上面を平坦化して膜厚が約０．４μｍ〜０．８μｍの第１の層間絶縁膜７を形成する。
【００４７】
次に、図２（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜７に各トランジスタ６の一方の不純物拡散層５を露出させるコンタクトホール２０を形成する。
【００４８】
次に、図２（ｃ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第１の層間絶縁膜７の上に、コンタクトホール２０が充填されるようにコンタクトプラグ形成膜８Ａを成膜する。ここで、コンタクトプラグ形成膜８Ａは、タングステン、銅等の金属または多結晶シリコンを主材料として含むほか、窒化チタン等の窒化金属、珪化チタン等の珪化金属などを含んでいてもよい。また、コンタクトプラグ形成膜８Ａを形成する前に、例えば基板側から順次積層されたチタン膜と窒化チタン膜、またはタンタル膜と窒化タンタル膜との積層膜からなる密着層を形成してもよい。
【００４９】
次に、図２（ｄ）に示すように、コンタクトプラグ形成膜８Ａに対して、第１の層間絶縁膜７が露出するまでエッチバックまたはＣＭＰ処理を行なって、コンタクトプラグ形成膜８Ａから、各トランジスタ６の一方の不純物拡散層５と電気的に接続されるコンタクトプラグ８を形成する。
【００５０】
次に、図２（ｅ）に示すように、第１の層間絶縁膜７の上に、例えばスパッタ法、ＣＶＤ法、または有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、第１の層間絶縁膜７上の全面に、膜厚が５０ｎｍ〜３００ｎｍで、コンタクトプラグ８の酸化を防止する酸素拡散防止層形成膜を形成する。酸素拡散防止層形成膜としては酸素に対して高いバリア性を有する膜が用いられ、例えば、窒化チタン、窒化チタンアルミニウム、酸窒化チタンアルミニウム等からなる金属窒化物膜と、イリジウム酸化物、ルテニウム酸化物等からなる貴金属の酸化物膜とで構成された積層膜が用いられる。次に、リソグラフィ法及びドライエッチング法により、コンタクトプラグ８上及びその周辺部上に設けられた部分を残して酸素拡散防止層形成膜を除去することにより、酸素拡散防止層形成膜から複数の酸素拡散防止層９を形成する。なお、図示はしていないが、コンタクトプラグ形成膜８Ａを第１の層間絶縁膜７上から除去する際に各コンタクトプラグ８の上端面に生じる凹状部（リセス部）に酸素拡散防止層９が埋め込まれた構成を採ってもよい。
【００５１】
次に、図２（ｆ）に示すように、第１の層間絶縁膜７の上に、膜厚が約５０ｎｍ以上６００ｎｍ以下の第１のオゾンＴＥＯＳ膜１０を形成する。これにより、酸素拡散防止層９はオゾンＴＥＯＳ膜により覆われる。この第１のオゾンＴＥＯＳ膜１０はオゾンとＴＥＯＳを用いたＣＶＤ法により形成される。本工程では、成膜温度を３００〜５００℃とし、ＴＥＯＳの流量を３００〜５００ｓｃｃｍ（ｍＬ／ｍｉｎ）とし、オゾンの流量を４０００〜６０００ｓｃｃｍ（ｍＬ／ｍｉｎ）とする。本工程では酸化シリコン膜の成長時に水素が発生しない。なお、上述のように、第１のオゾンＴＥＯＳ膜１０の膜厚は、５０ｎｍ以上６００ｎｍ以下であることが望ましく、１００ｎｍ以上６００ｎｍ以下であればさらに望ましい。なお、本工程では、第１のオゾンＴＥＯＳ膜１０の代わりに、水素を発生させない工程で形成される絶縁膜を設けてもよい。
【００５２】
続いて、プラズマＣＶＤ酸化膜１１を第１のオゾンＴＥＯＳ膜１０上に形成し、ＣＭＰ法により平坦化処理を行なう。このとき、第１のオゾンＴＥＯＳ膜１０とプラズマＣＶＤ酸化膜１１の合計膜厚が大きい程容量素子１５の実効面積は大きくなるので、第１のオゾンＴＥＯＳ膜１０とプラズマＣＶＤ酸化膜１１の合計膜厚は、容量素子の容量値を決めるパラメータとなる。ここで、第１のオゾンＴＥＯＳ膜１０とプラズマＣＶＤ酸化膜１１の合計膜厚が６００ｎｍ以上１２００ｎｍ以下程度が望ましい。プラズマＣＶＤ酸化膜１１の形成時にはＴＥＯＳが分解することにより水素が発生するが、プラズマＣＶＤ酸化膜１１の下に第１のオゾンＴＥＯＳ膜１０が形成されているため、酸素拡散防止層９が水素によって還元されにくくなっている。なお、図２（ｆ）では、第１のオゾンＴＥＯＳ膜１０とプラズマＣＶＤ酸化膜１１を合わせた膜を第２の層間絶縁膜３０として示している。
【００５３】
なお、本実施形態において、第１のオゾンＴＥＯＳ膜１０を堆積した後、ＣＭＰ法により、第１のオゾンＴＥＯＳ膜１０の表面を平坦化しても構わない。このようにすれば、その後に堆積するプラズマＣＤＶ酸化膜１１を平坦化する工程を省くこともできる（図１を参照）。
【００５４】
次に、図３（ａ）に示すように、リソグラフィ法及びエッチング法により、第１のオゾンＴＥＯＳ膜１０とプラズマＣＶＤ酸化膜１１とで構成される第２の層間絶縁膜３０に、各酸素拡散防止層９の上面を露出させる複数の開口部２２を形成する。開口部２２の直径は、例えば０．２μｍ〜１．０μｍ程度である。ここで、開口部２２を形成するためのエッチングは、ドライエッチでもウエットエッチでもよい。
【００５５】
次に、図３（ｂ）に示すように、スパッタ法、ＣＶＤ法、またはＭＯＣＶＤ法により、２００〜５００℃の成膜温度で、各開口部２２の壁面及び底面を含むプラズマＣＶＤ酸化膜１１の全面にわたって、白金又はイリジウム等の貴金属、またはその酸化物、窒化物又は酸窒化物からなり、膜厚が約２０ｎｍ以上６０ｎｍ以下の下部電極形成膜１２Ａを形成する。
【００５６】
次に、図３（ｃ）に示すように、ＣＭＰ法により、プラズマＣＶＤ酸化膜１１上に堆積させた下部電極形成膜１２ＡをプラズマＣＶＤ酸化膜１１が露出するまで研磨することにより、開口部２２の壁面及び底面上に下部電極１２を形成する。
【００５７】
ここで、ＣＭＰ法を用いる代わりに、開口部２２に形成された下部電極形成膜１２Ａの凹部を埋め込むように絶縁膜及びレジスト膜（犠牲膜、図示せず）を堆積し、堆積した膜に対してドライエッチにより全面的にエッチバックを行なうことにより、下部電極形成膜１２Ａのうち下部電極１２となる部分以外の部分を除去してもよい。その後、下部電極１２上の犠牲膜をウェットエッチングや現像液により除去することにより、下部電極１２が得られる。
【００５８】
次に、図３（ｄ）に示すように、スパッタ法又はＭＯＣＶＤ法により、プラズマＣＶＤ酸化膜１１上に、断面凹状の各下部電極１２を含む全面にわたって、例えば強誘電体からなり、膜厚が４０ｎｍ以上１００ｎｍ以下の容量絶縁膜形成膜１３Ａを形成する。容量絶縁膜形成膜１３Ａの材料としては、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いる。続いて、スパッタ法、ＣＶＤ法、またはＭＯＣＶＤ法により、例えば下部電極形成膜１２Ａと同様の成膜条件で、容量絶縁膜形成膜１３Ａの上に膜厚が２０ｎｍ以上４０ｎｍ以下の上部電極形成膜１４Ａを成膜する。
【００５９】
次に、図４（ａ）に示すように、リソグラフィ法とドライエッチング法とにより、容量絶縁膜形成膜１３Ａ及び上部電極形成膜１４Ａに対してパターニングを行う。これにより、下部電極１２を覆い、開口部２２に起因する凹部を有する容量絶縁膜１３と、容量絶縁膜１３上に設けられた上部電極１４とを形成する。以上の工程により、下部電極１２、容量絶縁膜１３及び上部電極１４からなる断面凹状の容量素子１５が形成される。
【００６０】
次に、図４（ｂ）に示すように、ＣＶＤ法により、プラズマＣＶＤ酸化膜１１上に、容量素子１５を覆うように第２のオゾンＴＥＯＳ膜１６を形成する。その後、ＣＭＰ法により、第２のオゾンＴＥＯＳ膜１６を平坦化する。平坦化された後の第２のオゾンＴＥＯＳ膜１６のうちプラズマＣＶＤ酸化膜１１上に位置する部分の膜厚は５０ｎｍ以上６００ｎｍ以下であれば好ましく、３００ｎｍ以上６００ｎｍ以下であればなお好ましい。第２のオゾンＴＥＯＳ膜の膜厚が５０ｎｍ以上であれば後の熱処理時に上部電極が変形するのを防ぐことができる。
【００６１】
続いて、容量絶縁膜１３を構成する強誘電体材料を結晶化させ、容量絶縁膜１３の膜質を向上させるために高温且つ酸素雰囲気での熱処理を行なう。なお、この熱処理は、炉を用いるアニールでもよく、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）でも良い。加熱温度は７００℃以上且つ８００℃以下が好ましい。
【００６２】
なお、この熱処理は、容量素子１５上に第２のオゾンＴＥＯＳ膜１６を形成した後に実施するのが好ましい。第２のオゾンＴＥＯＳ膜１６を形成せずに上部電極１４が露出した状態で熱処理を行うと、上部電極１４に変形、ヒロックや剥離が発生する。以上の工程により、本実施形態の誘電体メモリが作製される。
【００６３】
以上で説明したように、本実施形態の製造方法によれば、酸素拡散防止層上にオゾンＴＥＯＳ膜を形成した後にプラズマＣＶＤ酸化膜を形成するため、プラズマＣＶＤ酸化膜の成長時に発生する水素が酸素拡散防止層に達して、酸素拡散防止層の還元や劣化を起こすのを抑制することができる。また、第１のオゾンＴＥＯＳ膜と第２のオゾンＴＥＯＳ膜との間に、プラズマＣＶＤ酸化膜を用いることによって、立体キャパシタで課題となるオゾンＴＥＯＳ膜の厚膜化によるクラック発生を防止することができる。そのため、本実施形態の方法によれば信頼性の高い誘電体メモリを歩留まり良く製造することが可能となっている。
【００６４】
なお、以上では、トランジスタ６の不純物拡散層５に容量素子１５が形成された誘電体メモリの例を挙げて説明したが、トランジスタ６のゲート電極に容量素子１５の下部電極１２が接続されるような構成の誘電体メモリであっても、コンタクトプラグ８上に酸素拡散防止層が形成されていれば本実施形態の層間絶縁膜の構成を適用することができる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。但し、第１の実施形態と同一内容については、詳細な説明を省略する。
【００６６】
上述したように、酸素拡散防止層に、金属窒化物と貴金属の単体膜とで構成された積層膜を使用している。そのため、酸素拡散防止層中に、水素によって還元されない貴金属の単体膜を含んでいるため、水素が発生するプラズマＣＶＤ酸化膜を酸素拡散防止層上に直接成膜することが可能となる。つまり、酸素拡散防止層の酸素バリア性を劣化させることがない。さらに、オゾンＴＥＯＳ膜を用いていないため、オゾンＴＥＯＳ膜の厚膜化によるクラック発生も防止できる。したがって、第１の実施形態よりも、簡単な構成でコンタクトプラグの酸化を抑えることができ、誘電体メモリの信頼性を向上させることができる。
【００６７】
以下、上述のように構成された第２の誘電体メモリ装置の製造方法について図面を参照しながら説明する。
【００６８】
図７（ａ）〜（ｆ）、図８（ａ）〜（ｄ）、および図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る誘電体メモリの製造方法を示す断面図である。なお、図７（ａ）〜（ｄ）に示す工程は、図２（ａ）〜（ｄ）に示す工程と同一であるため、説明を省略する。
【００６９】
次に、図７（ｅ）に示すように、第１の層間絶縁膜７の上に、例えばスパッタ法、ＣＶＤ法、または有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、第１の層間絶縁膜７上の全面に、膜厚が５０ｎｍ以上３００ｎｍ以下で、コンタクトプラグ８の酸化を防止するための酸素拡散防止層形成膜を形成する。酸素拡散防止層形成膜としては、窒化チタン、窒化チタンアルミニウム、酸窒化チタンアルミニウム等の金属窒化物からなる膜と、プラチナ、イリジウム、ルテニウム等の貴金属単体膜との積層膜が用いられる。次に、リソグラフィ法とドライエッチング法とにより酸素拡散防止層形成膜のパターニングを行い、コンタクトプラグ８及びその周辺部をそれぞれ覆う複数の酸素拡散防止層１７を形成する。なお、図示はしていないが、コンタクトプラグ形成膜８Ａを第１の層間絶縁膜７上から除去する際に各コンタクトプラグ８の上端面に凹状部（リセス部）が生じる場合、この凹状部に酸素拡散防止層１７が埋め込まれた構成を採ってもよい。
【００７０】
次に、図７（ｆ）に示すように、プラズマＣＶＤ酸化膜である第２の層間絶縁膜１８を第１の層間絶縁膜７の上に、約５０ｎｍ以上１５００ｎｍ以下の膜厚で酸素拡散防止層１１０を覆うように形成する。その後、ＣＭＰ法により第２の層間絶縁膜１８の平坦化処理を行なう。このとき、第２の層間絶縁膜１８の膜厚は、容量素子１５の容量値を決めるパラメータとなる。ここでは、第２の層間絶縁膜１８の膜厚は６００ｎｍ〜１２００ｎｍ程度であることが望ましい。
【００７１】
なお、図８および図９に示すこれ以降の製造工程は、第１の実施形態の製造方法、図３（ａ）〜（ｄ）、及び図４（ａ）〜（ｃ）と同一であるため、省略する。
【００７２】
本実施形態の方法によれば、第１の実施形態の方法に比べて少ない工程数で信頼性の高い誘電体メモリを製造することができる。
【産業上の利用可能性】
【００７３】
本発明に係る誘電体メモリ及びその製造方法は、酸素拡散防止層を有する立体スタック型の容量素子において、酸素拡散防止層及び誘電体膜の劣化および層間膜クラックを防止するのに有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る誘電体メモリの断面構成を示す図である。
【図２】（ａ）〜（ｆ）は、第１の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【図５】第１の実施形態に係る誘電体メモリの一例を示す断面図である。
【図６】本発明の第２の実施形態に係る誘電体メモリ装置の断面構成を示す図である。
【図７】（ａ）〜（ｆ）は、第２の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【図８】（ａ）〜（ｄ）は、第２の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態に係る誘電体メモリの製造方法を示す断面図である。
【図１０】立体スタック型の容量素子を備えた従来の誘電体メモリを示す断面図である。
【符号の説明】
【００７５】
１      半導体基板
２      ＳＴＩ領域
３      ゲート絶縁膜
４      ゲート電極
５      不純物拡散層
６      トランジスタ
７      第１の層間絶縁膜
８      コンタクトプラグ
８Ａ    コンタクトプラグ形成膜
９、１７      酸素拡散防止層
１０      第１のオゾンＴＥＯＳ膜
１１      プラズマＣＶＤ酸化膜
１２      下部電極
１２Ａ    下部電極形成膜
１３      容量絶縁膜
１３Ａ    容量絶縁膜形成膜
１４      上部電極
１４Ａ    上部電極形成膜
１５      容量素子
１６      第２のオゾンＴＥＯＳ膜
１８、３０      第２の層間絶縁膜
２０      コンタクトホール
２２      開口部
【図１】
2007329232.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007329232.tif 000009
【図７】
2007329232.tif 000010
【図８】
2007329232.tif 000011
【図９】
2007329232.tif 000012
【図１０】
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