(57)【要約】【課題】半導体素子の抵抗率の分布の不均一を解消し、半導体素子の耐久性の向上および破損の防止を可能とする半導体装置を提供する。【解決手段】半導体装置１１に、シリコンチップ２と、シリコンチップ２が実装される絶縁基板３と、鉄鋼材料や銅合金等の導電体で構成され、シリコンチップ２に当接してシリコンチップ２と絶縁基板３との接合面に略垂直な方向の圧縮応力をシリコンチップ２の略中央部に付与するニードルブロック６と、を具備した。【選択図】図１
2007059552.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、
該半導体素子が実装される実装板と、
該半導体素子に当接して、該半導体素子と該実装板との接合面に略垂直な方向の圧縮応力を該半導体素子に付与する圧縮応力付与部材と、
を具備する半導体装置。
【請求項２】
前記圧縮応力付与部材が導電体で構成される請求項１に記載の半導体装置。
【請求項３】
導電体で構成され、前記圧縮応力付与部材が当接する前記半導体素子の面において該圧縮応力付与部材が当接しない部分に当接する電流分布緩和部材を具備する請求項１または請求項２に記載の半導体装置。
【請求項４】
前記圧縮応力付与部材が前記電流分布緩和部材に当接し、
該電流分布緩和部材が該圧縮応力付与部材よりもヤング率が小さい材料で構成される請求項３に記載の半導体装置。
【請求項５】
半導体素子と、
該半導体素子が実装される実装板と、
該実装板における該半導体素子との接合面の反対側の面に当接して、該接合面に略垂直な方向の圧縮応力を該半導体素子に付与する圧縮応力付与部材と、
を具備する半導体装置。
【請求項６】
半導体素子と実装板との接合面に水平な方向（ｘ，ｙ）に対するピエゾ抵抗係数をそれぞれΠｘ、Πｙ、半導体素子と実装板との接合面に鉛直な方向（ｚ）に対するピエゾ抵抗係数をΠｚ、実装板の線膨張係数をＴＣＥｓｕｂ、半導体素子の線膨張係数をＴＣＥｄｅｖ、実装板への実装温度をＴｐａｃｋ、半導体素子の動作温度をＴｏｐ、半導体素子のヤング率をＹｄｅｖとしたとき、圧縮応力付与部材による印加応力σｚを以下の数１の範囲に規定する請求項１から請求項５までのいずれか一項に記載の半導体装置。
【数１】
2007059552.tif 000022
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が実装板に実装された半導体装置の技術に関する。
【背景技術】
【０００２】
従来、サイリスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等の半導体素子が接着剤やはんだ付け・ろう付けにより絶縁基板や冷却板等の実装板に接合（実装）された半導体装置は公知となっている。例えば、特許文献１から特許文献３に記載の如くである。
【０００３】
図１６に示す半導体装置２０１は従来の半導体装置の実施の一形態であり、多くの場合、半導体素子２０２を加熱状態で実装板２０３に接合したものである。
一般に、半導体素子２０２を構成する材料（例えば、シリコンやＳｉＣ等）の線膨張係数は、実装板２０３を構成する材料（絶縁基板の場合、フェノール樹脂やセラミックス、冷却板の場合アルミニウム合金や銅合金等の金属材料）の線膨張係数よりも小さい。
そのため、半導体素子２０２を加熱状態で実装板２０３に実装した後、半導体素子２０２の動作温度（半導体素子２０２が実際に使用されるときの温度）まで冷却すると、半導体素子２０２の内部には、半導体素子２０２と実装板２０３との接合面に平行な方向の圧縮残留熱応力（図１６中のσｘおよびσｙ）が発生する。
また、半導体素子２０２を実装板２０３に接合するための接着剤やはんだの層である接合層２０４の厚さは、通常は半導体素子２０２や実装板２０３の厚さの１０分の１以下程度であり、半導体素子２０２や実装板２０３の厚さと比較して十分に小さい。
従って、半導体素子２０２の内部に発生する圧縮残留熱応力σは、接合層２０４の影響を無視し得るほど小さいものとして、以下の数１で表される。
【０００４】
【数１】
2007059552.tif 000003
【０００５】
ここで、ＴＣＥｓｕｂは実装板を構成する材料の線膨張係数（Ｔｈｅｒｍａｌ  Ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  Ｅｘｐａｎｓｉｏｎ：ＴＣＥ）、ＴＣＥｄｅｖは半導体素子を構成する材料の線膨張係数、Ｔｐａｃｋは半導体素子を実装板に実装する温度、Ｔｏｐは半導体素子の動作温度、Ｙｄｅｖは半導体素子を構成する材料のヤング率である。
【特許文献１】特開平４−２７３１５０号公報
【特許文献２】特開２００４−８７７３５号公報
【特許文献３】特許第３６１４０７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の半導体装置は、以下の問題がある。
すなわち、上記数１は半導体素子の形状や位置に起因する拘束条件が反映されていないものであり、現実の半導体装置の半導体素子の内部に発生する圧縮残留応力は、一般に接合面に垂直な方向から見て半導体素子の略中央部が大きく、周縁部は小さくなる。
また、一般に半導体素子に応力が付与されると、ピエゾ抵抗効果により半導体素子の電気伝導特性が変化することが知られている。
【０００７】
例えば、図１６に示す半導体素子２０２がｎ型の単結晶シリコンからなり、当該単結晶シリコンの（００１）面が接合面と略平行であり、実装板２０３に接合された半導体素子２０２に＜１１０＞方向および＜−１１０＞方向の応力（図１６に示すσｘおよびσｙ）が付与された場合の半導体素子２０２の＜００１＞方向の抵抗率ρｚ１と、半導体素子２０２が実装板２０３に接合される前の状態における＜００１＞方向の抵抗率ρｚ０との関係は、以下の数２で表される。
【０００８】
【数２】
2007059552.tif 000004
【０００９】
ここで、Π１２は単結晶シリコンのピエゾ抵抗係数である。また、半導体素子２０２に付与される＜１１０＞方向および＜−１１０＞方向の応力であるσｘおよびσｙは、圧縮応力のときには負の値をとり、引張応力のときには正の値をとる。
【００１０】
数２によれば、半導体素子２０２の接合面に平行な方向の圧縮応力が付与されると抵抗率は低下する。従って、従来の半導体装置２０１の半導体素子２０２は、図１７に示す如く接合面に垂直な方向から見て略中央部の抵抗率が周縁部（端部）に比べて小さくなり、抵抗率の分布が不均一となる。
その結果、半導体素子２０２の動作時に当該略中央部に電流が集中して発熱し、半導体素子２０２の耐久性の低下（寿命が短くなる）や破損の原因となっていた。
【００１１】
本発明は以上の如き状況に鑑み、半導体素子の抵抗率の分布の不均一を解消し、半導体素子の耐久性の向上および破損の防止を可能とする半導体装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
【００１３】
即ち、請求項１においては、
半導体素子と、
該半導体素子が実装される実装板と、
該半導体素子に当接して、該半導体素子と該実装板との接合面に略垂直な方向の圧縮応力を該半導体素子に付与する圧縮応力付与部材と、
を具備するものである。
【００１４】
請求項２においては、
前記圧縮応力付与部材が導電体で構成されるものである。
【００１５】
請求項３においては、
導電体で構成され、前記圧縮応力付与部材が当接する前記半導体素子の面において該圧縮応力付与部材が当接しない部分に当接する電流分布緩和部材を具備するものである。
【００１６】
請求項４においては、
前記圧縮応力付与部材が前記電流分布緩和部材に当接し、該電流分布緩和部材が該圧縮応力付与部材よりもヤング率が小さい材料で構成されるものである。
【００１７】
請求項５においては、
半導体素子と、
該半導体素子が実装される実装板と、
該実装板における該半導体素子との接合面の反対側の面に当接して、該接合面に略垂直な方向の圧縮応力を該半導体素子に付与する圧縮応力付与部材と、
を具備するものである。
【００１８】
請求項６においては、
半導体素子と実装板との接合面に水平な方向（ｘ，ｙ）に対するピエゾ抵抗係数をそれぞれΠｘ、Πｙ、半導体素子と実装板との接合面に鉛直な方向（ｚ）に対するピエゾ抵抗係数をΠｚ、実装板の線膨張係数をＴＣＥｓｕｂ、半導体素子の線膨張係数をＴＣＥｄｅｖ、実装板への実装温度をＴｐａｃｋ、半導体素子の動作温度をＴｏｐ、半導体素子のヤング率をＹｄｅｖとしたとき、圧縮応力付与部材による印加応力σｚを以下の数３の範囲に規定するものである。
【数３】
2007059552.tif 000005
【発明の効果】
【００１９】
本発明の効果として、以下に示すような効果を奏する。
【００２０】
請求項１においては、半導体素子と実装板との接合面に略平行な方向の圧縮熱応力に起因する半導体素子の抵抗率の分布の不均一を解消し、半導体素子の動作時に局所的に電流が集中して発熱することを防止することが可能である。
結果として、半導体素子の耐久性の向上および破損の防止が可能である。
【００２１】
請求項２においては、圧縮応力付与部材が他の半導体素子等との導通を行うワイヤボンドとしての機能を兼ねることが可能であり、ワイヤボンドを省略することが可能である。
【００２２】
請求項３においては、半導体素子の表面の離れた位置同士で電流分布緩和部材を介して電流を導通させることが可能であり、半導体素子の抵抗率の分布をより均一にすることが可能である。
【００２３】
請求項４においては、電流分布緩和部材の変形を防止することが可能である。
【００２４】
請求項５においては、半導体素子と実装板との接合面に略平行な方向の圧縮熱応力に起因する半導体素子の抵抗率の分布の不均一を解消し、半導体素子の動作時に局所的に電流が集中して発熱することを防止することが可能である。
結果として、半導体素子の耐久性の向上および破損の防止が可能である。
【００２５】
請求項６においては、半導体素子と実装板との接合面に略平行な方向の圧縮応力に起因する半導体素子の抵抗率の分布の不均一を効果的に解消することが可能である。
【発明を実施するための最良の形態】
【００２６】
以下では、図１、図２および図３を用いて本発明に係る半導体装置の第一実施例である半導体装置１１の構成について説明する。
【００２７】
半導体装置１１は主としてシリコンチップ２、絶縁基板３、接合層４、ワイヤボンド５、ニードルブロック６等を具備する。
【００２８】
シリコンチップ２は本発明に係る半導体素子の実施の一形態であり、ｎ型の単結晶シリコンからなる素子である。なお、本実施例のシリコンチップ２はｎ型の単結晶シリコンからなる半導体素子であるが、本発明に係る半導体素子はＳｉＣ等、他の半導体材料からなる素子も広く含む。
シリコンチップ２の具体例としては、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ（またはＩｎｅｒｔｅｄ）  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＢＴ（Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ダイオード、ＧＴＯサイリスタ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ  Ｔｈｙｒｉｓｔｏｒ）、その他のサイリスタ等が挙げられる。
【００２９】
絶縁基板３は本発明に係る実装板の実施の一形態であり、ガラスエポキシ樹脂からなる板状の部材である。
シリコンチップ２は、シリコンチップ２を構成する単結晶シリコンの（００１）面を接合面として接着剤やはんだ付け・ろう付けにより絶縁基板３に接合（実装）される。その結果、シリコンチップ２と絶縁基板３の間には接着剤またははんだ等からなる接合層４が形成される。
なお、本発明に係る実装板は本実施例の絶縁基板３の如きガラスエポキシ樹脂からなる板状の部材に限定されず、紙フェノール等の他の樹脂あるいはＡｌＮ等のセラミックスからなる絶縁基板でも良く、銅、銅合金、アルミニウム、アルミニウム合金等の熱伝導率が高い材料からなる放熱板でも良い。
また、本実施例では一枚の絶縁基板３に一個のシリコンチップ２が実装されているが、本発明に係る実装板に実装される半導体素子の個数は限定されず、二個以上の半導体素子が実装される構成でも良い。
【００３０】
ワイヤボンド５はシリコンチップ２を他の半導体素子や半導体装置１１の外部と導通させるものである。ワイヤボンド５は金線やはんだ等で構成される。ワイヤボンド５の一端はシリコンチップ２の上面２ａに接合され、他端が他の半導体素子や絶縁基板３の表面に形成されたプリント回路等に接合される。
【００３１】
ニードルブロック６は本発明に係る圧縮応力付与部材の実施の一形態である。
ニードルブロック６はシリコンチップ２の上面２ａの略中央部に当接し、所定の力でシリコンチップ２の上面２ａに向かって押し付けられる。その結果、シリコンチップ２は絶縁基板３に向かって押し付けられ、図１および図２に示す如くシリコンチップ２の略中央部にはシリコンチップ２と絶縁基板３との接合面に略垂直な方向の圧縮応力が付与される。
【００３２】
（００１）面を接合面として絶縁基板３に接合されたシリコンチップ２に＜００１＞方向の応力（図１に示すσｚ）が付与された場合のシリコンチップ２の＜００１＞方向の抵抗率ρｚ２と、絶縁基板３に接合されたシリコンチップ２に＜００１＞方向の応力（図１に示すσｚ）が付与される前の＜００１＞方向の抵抗率ρｚ１との関係は、以下の数４で表される。
【００３３】
【数４】
2007059552.tif 000006
【００３４】
ここで、Π１１は単結晶シリコンの＜００１＞方向に応力が付与されたときの＜００１＞方向の抵抗率に係るピエゾ抵抗係数である。
ニードルブロック６によりシリコンチップ２の略中央部にシリコンチップ２と絶縁基板３との接合面に略垂直な方向の圧縮応力が付与されると、当該圧縮応力が付与された部分の抵抗率は大きくなる。
よって、シリコンチップ２と絶縁基板３との接合面に略平行な方向の圧縮熱応力（図１６に示すσｘおよびσｙを参照）に起因するシリコンチップ２の略中央部の抵抗率の減少分を相殺し、抵抗率の分布の不均一を解消することが可能である。
従って、シリコンチップ２と絶縁基板３との接合面に略垂直な方向の圧縮応力が付与される前の状態（図３中の太い点線を参照）に比べてシリコンチップ２の＜００１＞方向の抵抗率の分布を略均一にすることが可能である（図３中の太い実線を参照）。
結果として、シリコンチップ２の動作時に略中央部に電流が集中して発熱することを防止することが可能であり、シリコンチップ２の耐久性の向上および破損の防止が可能である。
【００３５】
なお、ニードルブロック６を構成する材料は導電体でも絶縁体でも良いが、ニードルブロック６を構成する材料を導電体とすることによりワイヤボンド５の機能（他の半導体素子等との導通）を兼ねることが可能であり、ワイヤボンド５を省略することが可能である。
ニードルブロック６を構成する材料の具体例としては、鉄鋼材料、アルミニウム合金、銅合金等が挙げられる。
また、ニードルブロック６を構成する材料のヤング率はシリコンチップ２を構成する材料のヤング率よりも大きい必要はないが、シリコンチップ２に所定の応力（シリコンチップ２と絶縁基板３との接合面に略平行な方向の圧縮応力に起因するシリコンチップ２の略中央部の抵抗率の減少分を相殺可能な程度の応力）を付与可能な程度の強度は必要である。
【００３６】
以下では、図４を用いて本発明に係る半導体装置の第二実施例である半導体装置２１について説明する。
半導体装置２１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置２１が半導体装置１１と異なる点は、ニードルブロック６を支持板７に取り付け、ボルト８・８で支持板７を絶縁基板３に締結することにより、ニードルブロック６をシリコンチップ２に押し付ける点である。
このように構成することにより、ボルト８・８の締め付け量を変更してニードルブロック６をシリコンチップ２に押し付ける力、ひいてはシリコンチップ２に付与する圧縮応力を調整することが可能である。
【００３７】
以下では、図５を用いて本発明に係る半導体装置の第三実施例である半導体装置３１について説明する。
半導体装置３１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置３１が半導体装置１１と異なる点は、バネ９を介してニードルブロック６を支持板７に取り付け、ボルト８・８で支持板７を絶縁基板３に締結することにより、ニードルブロック６をシリコンチップ２に押し付ける点である。
このように構成することにより、ボルト８・８の締め付け量を変更したり、それぞれ異なるバネ定数を有する複数のバネ９・９・・・を用意して適宜交換したりして、ニードルブロック６をシリコンチップ２に押し付ける力、ひいてはシリコンチップ２に付与する圧縮応力を調整することが可能である。
【００３８】
以下では、図６を用いて本発明に係る半導体装置の第四実施例である半導体装置４１について説明する。
半導体装置４１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置４１が半導体装置１１と異なる点は、それぞれバネ１９ａ・１９ｂ・１９ｃ・１９ｄ・１９ｅを介してニードルブロック１６ａ・１６ｂ・１６ｃ・１６ｄ・１６ｅを支持板７に取り付け、ボルト８・８で支持板７を絶縁基板３に締結することにより、ニードルブロック１６ａ・１６ｂ・１６ｃ・１６ｄ・１６ｅをシリコンチップ２に押し付ける点である。
このように構成することにより、バネ１９ａ・１９ｂ・１９ｃ・１９ｄ・１９ｅのバネ定数をそれぞれ調整し、ニードルブロック１６ａ・１６ｂ・１６ｃ・１６ｄ・１６ｅがシリコンチップ２に当接する位置にそれぞれ異なる大きさの圧縮応力を付与することが可能である。結果として、シリコンチップ２の＜００１＞方向の抵抗率の分布をさらに細かく調整して略均一にすることが可能である。
【００３９】
以下では、図７を用いてニードルブロック６の当接部の形状とニードルブロック６がシリコンチップ２に付与する応力の分布との関係について説明する。
図７に示す如く、ニードルブロック６の当接部、すなわちシリコンチップ２と当接する部分の形状を曲率半径Ｒの球状とした場合、ニードルブロック６の当接部のつぶれ量Ａは以下の数５および数６で表される。
【００４０】
【数５】
2007059552.tif 000007
【００４１】
【数６】
2007059552.tif 000008
【００４２】
ここで、Ｆはニードルブロック６がシリコンチップ２に付与する荷重、γ１はニードルブロック６を構成する材料のポアソン比、γ２はシリコンチップ２を構成する材料のポアソン比、Ｅ１はニードルブロック６を構成する材料のヤング率、Ｅ２はシリコンチップ２を構成する材料のヤング率である。
【００４３】
さらに、ニードルブロック６によりシリコンチップ２に付与される＜００１＞方向の圧縮応力の分布σｚ（ｒ）は、上記ニードルブロック６の当接部のつぶれ量Ａを用いて以下の数７で表される。
【００４４】
【数７】
2007059552.tif 000009
【００４５】
ここで、ｒはニードルブロック６の当接部のうち、つぶれている部分の中心からの接合面（上面２ａ）に平行な方向の距離である。
従って、ニードルブロック６の当接部の曲率半径Ｒおよびニードルブロック６がシリコンチップ２に付与する荷重Ｆを適宜選択することにより、ニードルブロック６によりシリコンチップ２に付与される＜００１＞方向の圧縮応力の分布を詳細に調整することが可能である。
【００４６】
以下では、図８を用いて本発明に係る半導体装置の第五実施例である半導体装置５１について説明する。
半導体装置５１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置５１が半導体装置１１と異なる点は、ニードルブロック２６の当接部の形状が球状でなく平滑面を有する点である。このように、圧縮応力付与部材の形状はニードルブロック６の如く曲率半径がＲの球状には限定されず、シリコンチップ２の＜００１＞方向の抵抗率の分布等に応じて適宜選択することが可能である。
【００４７】
以下では、図９を用いて本発明に係る半導体装置の第六実施例である半導体装置６１について説明する。
半導体装置６１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置６１が半導体装置１１と異なる点は、導通リング１０を具備する点である。
導通リング１０は本発明に係る電流分布緩和部材の実施の一形態である。導通リング１０を構成する材料は導電体である。導通リング１０を構成する材料の具体例としては、鉄鋼材料、アルミニウム合金、銅合金等が挙げられる。
導通リング１０はその中央に上下に貫通する孔１０ａが設けられたリング状の部材であり、孔１０ａにニードルブロック６が貫装される。導通リング１０は、ニードルブロック６が当接するシリコンチップ２の面である上面２ａにおいてニードルブロック６が当接しない部分に当接する。
ただし、導通リング１０はシリコンチップ２に向かって押し付けられず、導通リング１０がシリコンチップ２に接合面に略垂直な方向に大きな応力を付与することがないように構成される。
導通リング１０がシリコンチップ２に当接することにより、シリコンチップ２の上面２ａ上の離れた位置同士で導通リング１０を介して電流を導通させることが可能であり、シリコンチップ２の抵抗率の分布をより均一にすることが可能である。
【００４８】
なお、ニードルブロック６がシリコンチップ２に付与する応力を精度良く調整する観点からはニードルブロック６の外周面が導通リング１０の孔１０ａに当接しないことが望ましいが、ニードルブロック６の変形（当接部が過度につぶれること）を防止する観点やニードルブロック６をワイヤボンド５の代替物として使用する場合の当接部への電流の集中を防止する観点からはニードルブロック６の外周面が導通リング１０の孔１０ａにある程度の面積で当接することが望ましい。従って、シリコンチップ２に流れる電流の大きさ、ニードルブロック６を構成する材料、ニードルブロック６の形状等に応じてニードルブロック６の外周面が導通リング１０の孔１０ａに当接するか否かを適宜選択することが望ましい。
ただし、ニードルブロック６の外周面が導通リング１０の孔１０ａに当接する場合には、導通リング１０を構成する材料のヤング率をニードルブロック６を構成する材料のヤング率よりも小さくすることが望ましい。これは、ニードルブロック６がシリコンチップ２に付与する応力への影響を小さくするとともに、ニードルブロック６が導通リング１０との当接により変形することを防止するためである。
【００４９】
以下では、図１０を用いて本発明に係る半導体装置の第七実施例である半導体装置７１について説明する。
半導体装置７１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置７１が半導体装置１１と異なる点は、導通リング１０および補強リング１２を具備する点である。補強リング１２は導通リング１０よりもヤング率が大きい材料で構成されたリング状の部材であり、導通リング１０に外嵌される。補強リング１２を導通リング１０に外嵌することにより、ニードルブロック６が変形することを防止することが可能である。
【００５０】
以下では、図１１を用いて本発明に係る半導体装置の第八実施例である半導体装置８１について説明する。
半導体装置８１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置８１が半導体装置１１と異なる点は、ニードルブロック３６を支持板１７に取り付け、ボルト１８・１８で支持板１７を絶縁基板１３に締結することにより、ニードルブロック３６を絶縁基板３におけるシリコンチップ２との接合面の反対側の面である下面３ａに押し付ける点である。
このように構成しても、シリコンチップ２と絶縁基板３との接合面に略垂直な方向の圧縮応力をシリコンチップ２に付与することが可能であり、半導体装置１１と略同様の効果を奏する。
【００５１】
以下では、図１２を用いて本発明に係る半導体装置の第九実施例である半導体装置９１について説明する。
半導体装置９１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置９１が半導体装置１１と異なる点は、シリコンチップ２２を流れる電流の方向（通電方向）が＜１１０＞方向であり、シリコンチップ２２と絶縁基板３との接合面に平行な方向となっている点である。
この場合、シリコンチップ２２と絶縁基板３との接合面に平行な方向の圧縮応力（σｘおよびσｙ）が付与されているときのシリコンチップ２２の通電方向の抵抗率ρｘ１と、シリコンチップ２２が絶縁基板３に接合される前の状態における通電方向の抵抗率ρｘ０との関係は、以下の数８で表される。
【００５２】
【数８】
2007059552.tif 000010
【００５３】
数８によれば、シリコンチップ２２にσｘ＝σｙの圧縮応力（σｘ、σｙとも負の値）が付与された場合には通電方向の抵抗率は大きくなる。
従って、ニードルブロック６によりシリコンチップ２２と絶縁基板３との接合面に略垂直な方向の圧縮応力を付与しない場合には、シリコンチップ２２に発生する圧縮熱応力によりシリコンチップ２２の抵抗率の分布は不均一となり、シリコンチップ２２と絶縁基板３との接合面に略垂直な方向からみてシリコンチップ２２の周縁部の抵抗率は略中央部よりも小さくなる。
その結果、シリコンチップ２２の動作時には当該周縁部に電流が集中して発熱し、シリコンチップ２２の耐久性の低下（寿命が短くなる）や破損の原因となる。
一方、シリコンチップ２２と絶縁基板３との接合面に垂直な方向の圧縮応力（σｚ）が付与された場合のシリコンチップ２２の通電方向の抵抗率ρｘ２と、シリコンチップ２２と絶縁基板３との接合面に垂直な方向の圧縮応力（σｚ）が付与されない場合の通電方向の抵抗率ρｘ１との関係は、以下の数９で表される。
【００５４】
【数９】
2007059552.tif 000011
【００５５】
数９によれば、シリコンチップ２２に圧縮応力（σｚが負の値）が付与された場合には通電方向の抵抗率は小さくなる。
従って、ニードルブロック６によりシリコンチップ２２と絶縁基板３との接合面に略垂直な方向の圧縮応力をシリコンチップ２２の略中央部に付与した場合には、上記数８で示すシリコンチップ２２の略中央部の抵抗率の増加分を相殺し、シリコンチップ２２の抵抗率の不均一を解消することが可能である。そして、シリコンチップ２２の動作時に周縁部に電流が集中して発熱することを防止することが可能であり、シリコンチップ２２の耐久性の向上および破損の防止が可能である。
【００５６】
以下では、図１３を用いて本発明に係る半導体装置の第十実施例である半導体装置１０１について説明する。
半導体装置１０１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置１０１が半導体装置１１と異なる点は、シリコンチップ３２を構成している単結晶シリコンの結晶方位およびシリコンチップ３２を流れる電流の方向（通電方向）である。
すなわち、シリコンチップ３２を構成している単結晶シリコンの結晶方位は、シリコンチップ３２と絶縁基板３との接合面と単結晶シリコンの（１１０）面とが略平行となる向きであり、通電方向はシリコンチップ３２と絶縁基板３との接合面に垂直な方向である＜１１０＞方向となっている。
この場合、シリコンチップ３２と絶縁基板３との接合面に平行な方向の圧縮応力（σｘおよびσｙ）が付与されているときのシリコンチップ３２の通電方向の抵抗率ρｚ１と、シリコンチップ３２が絶縁基板３に接合される前の状態における通電方向の抵抗率ρｚ０との関係は、以下の数１０で表される。
【００５７】
【数１０】
2007059552.tif 000012
【００５８】
数１０によれば、シリコンチップ３２にσｘ＝σｙの圧縮応力（σｘ、σｙとも負の値）が付与された場合には通電方向の抵抗率は小さくなる。
従って、ニードルブロック６によりシリコンチップ３２と絶縁基板３との接合面に略垂直な方向の圧縮応力を付与しない場合には、シリコンチップ３２に発生する圧縮熱応力によりシリコンチップ３２の抵抗率の分布は不均一となり、シリコンチップ３２と絶縁基板３との接合面に略垂直な方向からみてシリコンチップ３２の略中央部の抵抗率は周縁部よりも小さくなる。
その結果、シリコンチップ３２の動作時には当該略中央部に電流が集中して発熱し、シリコンチップ３２の耐久性の低下（寿命が短くなる）や破損の原因となる。
一方、シリコンチップ３２と絶縁基板３との接合面に垂直な方向の圧縮応力（σｚ）が付与された場合のシリコンチップ３２の通電方向の抵抗率ρｚ２と、シリコンチップ３２と絶縁基板３との接合面に垂直な方向の圧縮応力（σｚ）が付与されない場合の通電方向の抵抗率ρｚ１との関係は、以下の数１１で表される。
【００５９】
【数１１】
2007059552.tif 000013
【００６０】
数１１によれば、シリコンチップ３２に圧縮応力（σｚが負の値）が付与された場合には通電方向の抵抗率は大きくなる。
従って、ニードルブロック６によりシリコンチップ３２と絶縁基板３との接合面に略垂直な方向の圧縮応力をシリコンチップ３２の略中央部に付与した場合には、上記数１０で示すシリコンチップ３２の略中央部の抵抗率の減少分を相殺し、シリコンチップ３２の抵抗率の不均一を解消することが可能である。そして、シリコンチップ３２の動作時に略中央部に電流が集中して発熱することを防止することが可能であり、シリコンチップ３２の耐久性の向上および破損の防止が可能である。
【００６１】
以下では、図１４を用いて本発明に係る半導体装置の第十一実施例である半導体装置１１１について説明する。
半導体装置１１１の基本的な構成は上記半導体装置１１と略同じである。
半導体装置１１１が半導体装置１１と異なる点は、シリコンチップ４２を構成している単結晶シリコンの結晶方位およびシリコンチップ４２を流れる電流の方向（通電方向）である。
すなわち、シリコンチップ４２を構成している単結晶シリコンの結晶方位は、シリコンチップ４２と絶縁基板３との接合面と単結晶シリコンの（１１０）面とが略平行となる向きであり、通電方向はシリコンチップ４２と絶縁基板３との接合面に平行な方向である＜１１０＞方向となっている。
この場合、シリコンチップ４２と絶縁基板３との接合面に平行な方向の圧縮応力（σｘおよびσｙ）が付与されているときのシリコンチップ４２の通電方向の抵抗率ρｘ１と、シリコンチップ４２が絶縁基板３に接合される前の状態における通電方向の抵抗率ρｘ０との関係は、以下の数１２で表される。
【００６２】
【数１２】
2007059552.tif 000014
【００６３】
数１２によれば、シリコンチップ４２にσｘ＝σｙの圧縮応力（σｘ、σｙとも負の値）が付与された場合には通電方向の抵抗率は小さくなる。
従って、ニードルブロック６によりシリコンチップ４２と絶縁基板３との接合面に略垂直な方向の圧縮応力を付与しない場合には、シリコンチップ４２に発生する圧縮熱応力によりシリコンチップ４２の抵抗率の分布は不均一となり、シリコンチップ４２と絶縁基板３との接合面に略垂直な方向からみてシリコンチップ４２の略中央部の抵抗率は周縁部よりも小さくなる。
その結果、シリコンチップ４２の動作時には当該略中央部に電流が集中して発熱し、シリコンチップ４２の耐久性の低下（寿命が短くなる）や破損の原因となる。
一方、シリコンチップ４２と絶縁基板３との接合面に垂直な方向の圧縮応力（σｚ）が付与された場合のシリコンチップ４２の通電方向の抵抗率ρｘ２と、シリコンチップ４２と絶縁基板３との接合面に垂直な方向の圧縮応力（σｚ）が付与されない場合の通電方向の抵抗率ρｘ１との関係は、以下の数１３で表される。
【００６４】
【数１３】
2007059552.tif 000015
【００６５】
数１３によれば、シリコンチップ４２に圧縮応力（σｚが負の値）が付与された場合には通電方向の抵抗率は大きくなる。
従って、ニードルブロック６によりシリコンチップ４２と絶縁基板３との接合面に略垂直な方向の圧縮応力をシリコンチップ４２の略中央部に付与した場合には、上記数１２で示すシリコンチップ４２の略中央部の抵抗率の減少分を相殺し、シリコンチップ４２の抵抗率の不均一を解消することが可能である。そして、シリコンチップ４２の動作時に略中央部に電流が集中して発熱することを防止することが可能であり、シリコンチップ４２の耐久性の向上および破損の防止が可能である。
【００６６】
以上の如く、半導体装置１１は、
シリコンチップ２と、
シリコンチップ２が実装される絶縁基板３と、
シリコンチップ２に当接して、シリコンチップ２と絶縁基板３との接合面に略垂直な方向の圧縮応力をシリコンチップ２に付与するニードルブロック６と、
を具備するものである。
このように構成することにより、シリコンチップ２と絶縁基板３との接合面に略平行な方向の圧縮熱応力に起因するシリコンチップ２の抵抗率の分布の不均一を解消し、シリコンチップ２の動作時に局所的に電流が集中して発熱することを防止することが可能である。
結果として、シリコンチップ２の耐久性の向上および破損の防止が可能である。
【００６７】
また、半導体装置１１は、
ニードルブロック６が導電体で構成されるものである。
このように構成することにより、ニードルブロック６が他の半導体素子等との導通を行うワイヤボンドとしての機能を兼ねることが可能であり、ワイヤボンドを省略することが可能である。
【００６８】
また、半導体装置６１は、
導電体で構成され、ニードルブロック６が当接するシリコンチップ２の面（上面２ａ）においてニードルブロック６が当接しない部分に当接する導通リング１０を具備するものである。
このように構成することにより、シリコンチップ２の上面２ａ上の離れた位置同士で導通リング１０を介して電流を導通させることが可能であり、シリコンチップ２の抵抗率の分布をより均一にすることが可能である。
【００６９】
また、半導体装置６１は、
ニードルブロック６が導通リング１０に当接し、
導通リング１０がニードルブロック６よりもヤング率が小さい材料で構成されるものである。
このように構成することにより、ニードルブロック６の変形を防止することが可能である。
【００７０】
また、半導体装置８１は、
シリコンチップ２と、
シリコンチップ２が実装される絶縁基板３と、
絶縁基板３におけるシリコンチップ２との接合面の反対側の面（下面３ａ）に当接して、該接合面に略垂直な方向の圧縮応力をシリコンチップ２に付与するニードルブロック３６と、
を具備するものである。
このように構成することにより、シリコンチップ２と絶縁基板３との接合面に略平行な方向の圧縮熱応力に起因するシリコンチップ２の抵抗率の分布の不均一を解消し、シリコンチップ２の動作時に局所的に電流が集中して発熱することを防止することが可能である。
結果として、シリコンチップ２の耐久性の向上および破損の防止が可能である。
【００７１】
ここでは、半導体装置の第一実施例をもとに、印加応力σｚの適正値について考える。
図１５に示す如く、印加応力σｚが過小である場合、数４に示すρｚ２／ρｚ１の絶対値、すなわち印加応力による抵抗率の変化は小さいため、半導体素子の抵抗率の分布の不均一を解消する効果が小さくなる。ここで、図１５における「抵抗率分布」は、シリコンチップの接合面における略垂直な方向の抵抗率の最大値と最小値の差を表す。
図１５に示す如く、印加応力σｚは所定の範囲にあるときに半導体素子の抵抗率の分布の不均一を解消する効果が極大となる（図１５に示す抵抗率分布が極小となる）ことから、印加応力σｚの適正値を求める必要がある。
接合面に垂直な方向からみたシリコンチップの形状が略正方形であると仮定すると、シリコンの＜１１０＞方向と＜−１１０＞方向は、結晶学的に等価であるといえるので、数２においてσｘとσｙとの間には以下の数１４の関係が成立すると仮定することができる。
【００７２】
【数１４】
2007059552.tif 000016
【００７３】
数２を数１および数１４を用いて変形すると、以下の数１５のように表すことができる。
【００７４】
【数１５】
2007059552.tif 000017
【００７５】
ここで、数１５におけるＴＣＥｓｕｂは実装板の線膨張係数、ＴＣＥｄｅｖは半導体素子（ここではシリコンチップ）の線膨張係数、Ｔｐａｃｋは実装板への実装温度、Ｔｏｐは半導体素子（ここではシリコンチップ）の動作温度、Ｙｄｅｖは半導体素子（ここではシリコンチップ）のヤング率である。
シリコンチップの抵抗率の分布の不均一の解消を行う場合、数１５で示す抵抗率の変化ρｚ１／ρｚ０の絶対値および数４に示すρｚ２／ρｚ１の絶対値を等しくすると最も効果的である。
従って、このような条件を満たす印加応力σｚの適正値σｚｏｐｔは数４および数１５を用いて以下の数１６で表される。
【００７６】
【数１６】
2007059552.tif 000018
【００７７】
なお、実用上は、半導体素子の抵抗率の分布の不均一を半減する（すなわち、半導体素子と実装板の線膨張係数の差に起因する接合面に略平行な方向の応力による抵抗の変化分の半分を解消する）ことが可能であれば大きな問題はない（半導体素子の抵抗率の分布の不均一を解消する上で有効である）ため、適正値σｚｏｐｔの範囲は以下の数１７で表される。
【００７８】
【数１７】
2007059552.tif 000019
【００７９】
例えば、実装板の材質としてＦｅを想定してＴＣＥｓｕｂ＝１２×１０−６とし、接合に用いるはんだの材質としてＰｂＳｎを想定してＴｐａｃｋ＝２３０［℃］、Ｔｏｐ＝３０［℃］とすると、適正値σｚｏｐｔは以下の数１８で表され、実用上問題がない適正値σｚｏｐｔの範囲は以下の数１９で表される。
【００８０】
【数１８】
2007059552.tif 000020
【００８１】
【数１９】
2007059552.tif 000021
【００８２】
なお、上記数１８および数１９で示された適正値σｚｏｐｔおよび適正値σｚｏｐｔの範囲は、シリコンチップの形状、実装板の材質、シリコンチップを実装板へ接着するときの温度等により変動し得る。また、シリコンチップに応力を付与する圧縮応力付与部材（ニードルブロック）の先端部の形状の最適化や、図１１に示す如く複数のバネで応力を付与する構造により、適正な応力分布を持たせることが可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る半導体装置の第一実施例を示す側面断面図。
【図２】本発明に係る半導体装置の半導体素子に付与された接合面に略垂直な方向の圧縮応力の分布を示す図。
【図３】本発明に係る半導体装置の半導体素子の接合面に平行な方向の抵抗率の分布を示す図。
【図４】本発明に係る半導体装置の第二実施例を示す側面断面図。
【図５】本発明に係る半導体装置の第三実施例を示す側面断面図。
【図６】本発明に係る半導体装置の第四実施例を示す側面断面図。
【図７】圧縮応力付与部材の要部側面断面図。
【図８】本発明に係る半導体装置の第五実施例を示す側面断面図。
【図９】本発明に係る半導体装置の第六実施例を示す側面断面図。
【図１０】本発明に係る半導体装置の第七実施例を示す側面断面図。
【図１１】本発明に係る半導体装置の第八実施例を示す側面断面図。
【図１２】本発明に係る半導体装置の第九実施例を示す斜視図。
【図１３】本発明に係る半導体装置の第十実施例を示す斜視図。
【図１４】本発明に係る半導体装置の第十一実施例を示す斜視図。
【図１５】印加応力σｚと抵抗率分布の関係を示す図。
【図１６】従来の半導体装置を示す斜視図。
【図１７】従来の半導体装置の半導体素子の接合面に平行な方向の抵抗率の分布を示す図。
【符号の説明】
【００８４】
２    シリコンチップ（半導体素子）
３    絶縁基板（実装板）
６    ニードルブロック（圧縮応力付与部材）
１１  半導体装置（第一実施例）
【図１】
2007059552.tif 000023
【図２】
2007059552.tif 000024
【図３】
2007059552.tif 000025
【図４】
2007059552.tif 000026
【図５】
2007059552.tif 000027
【図６】
2007059552.tif 000028
【図７】
2007059552.tif 000029
【図８】
2007059552.tif 000030
【図９】
2007059552.tif 000031
【図１０】
2007059552.tif 000032
【図１１】
2007059552.tif 000033
【図１２】
2007059552.tif 000034
【図１３】
2007059552.tif 000035
【図１４】
2007059552.tif 000036
【図１５】
2007059552.tif 000037
【図１６】
2007059552.tif 000038
【図１７】
2007059552.tif 000039