(57)【要約】  【課題】１つのシフトレジスタを画素の蓄積電荷読み出し用走査と画素の蓄積電荷掃き捨て用走査に兼用し、チップ面積の縮小と動作歩留まりの向上を可能にした固体撮像装置を提供する。  【解決手段】２次元状に配列された複数の画素と、画素の蓄積電荷の読み出しを行うための信号を出力する水平および垂直走査回路とを備える。垂直走査回路１０ａ〜１０ｃの１走査段ごとに対応させて、画素の蓄積電荷読み出し用走査と前記画素の蓄積電荷掃き捨て用走査を選択する走査用途選択回路１１を備え、走査用途選択回路は、１つの垂直走査回路から出力される信号を、蓄積電荷読み出し用信号または蓄積電荷掃き捨て用信号のいずれか一方として選択的に伝達する。【選択図】図２
2007060136.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列された複数の画素と、前記画素の蓄積電荷の読み出しを行うための信号を出力する水平および垂直走査回路とを備えたＸＹアドレス型の固体撮像装置において、
前記垂直走査回路の１走査段ごとに対応させて、前記画素の蓄積電荷読み出し用走査と前記画素の蓄積電荷掃き捨て用走査を選択する走査用途選択回路を備え、
前記走査用途選択回路は、１つの前記垂直走査回路から出力される信号を、蓄積電荷読み出し用信号または蓄積電荷掃き捨て用信号のいずれか一方として選択的に伝達するように構成されたことを特徴とする固体撮像装置。
【請求項２】
前記走査用途選択回路は、前記垂直走査回路の走査開始信号が入力されることによりその動作を開始する請求項１に記載の固体撮像装置。
【請求項３】
前記走査用途選択回路は、当該走査段の１走査段前により出力される前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号を起動パルスとして、順次走査される請求項１に記載の固体撮像装置。
【請求項４】
前記走査用途選択回路は、当該走査段の１走査段後により出力される前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号を停止パルスとして、順次走査される請求項１に記載の固体撮像装置。
【請求項５】
前記垂直走査回路の２段目以降の走査段に対応する前記走査用途選択回路は、前記蓄積電荷読み出し用信号および前記蓄積電荷掃き捨て用信号を減衰させないためのブートストラップ回路を内蔵し、当該走査段の１走査段前にある前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号を前記ブートストラップ回路の入力信号とする請求項１に記載の固体撮像装置。
【請求項６】
前記垂直走査回路の初段の走査段に対応する前記走査用途選択回路にも前記ブートストラップ回路を内蔵し、ブートストラップ用入力信号として、前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号とは異なる信号が別途供給される請求項５に記載の固体撮像装置。
【請求項７】
前記走査用途選択回路から出力された前記蓄積電荷読み出し用信号は、第一のマルチプレクサに入力され、前記蓄積電荷掃き捨て用信号は、第二のマルチプレクサに入力される請求項１に記載の固体撮像装置。
【請求項８】
前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および行選択トランジスタからなる４個のトランジスタを含んで構成され、
各画素の蓄積電荷読み出しを行うために、リセット信号、転送信号および行選択信号の３つの信号を前記第一のマルチプレクサ回路から出力し、
各画素の蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記第二のマルチプレクサ回路から出力する請求項７に記載の固体撮像装置。
【請求項９】
前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、および増幅トランジスタからなる３個のトランジスタを含んで構成され、
各画素の蓄積電荷読み出しを行うために、リセット信号および転送信号の２つの信号を前記第一のマルチプレクサ回路から出力し、
各画素の蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記第二のマルチプレクサ回路から出力する請求項７に記載の固体撮像装置。
【請求項１０】
すべての回路がＮ型ＭＯＳトランジスタとＮ型ＭＯＳ容量で構成されている請求項１から請求項９のいずれか１項に記載の固体撮像装置。
【請求項１１】
請求項１から請求項１０のいずれか１項に記載の固体撮像装置を備えて構成されたカメラ。
【請求項１２】
請求項１から請求項１０のいずれか１項に記載の固体撮像装置を備えて構成された撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２次元状に配列された複数の画素と、画素の蓄積電荷の読み出しを行うための水平および垂直走査回路とを備えたＸＹアドレス型の固体撮像装置に関する。特に、１つの垂直走査回路を、画素の蓄積電荷読み出し用走査と画素の蓄積電荷掃き捨て用走査に兼用して、回路の小型化を可能にするための改良に関する。
【背景技術】
【０００２】
固体撮像装置の中で、ＭＯＳ型イメージセンサの回路については、図８や図１４に示す様な構成が知られている。
【０００３】
図８において、画素部１に配列された各画素は、フォトダイオードＰＤ、転送トランジスタＴＲａ、リセットトランジスタＴＲｂ、増幅トランジスタＴＲｃ、および行選択トランジスタＴＲｄから構成される。各画素部１に対して、電荷読み出しマルチプレクサ回路２、電子シャッターマルチプレクサ回路３、垂直ライン走査回路４、および電子シャッター走査回路５により制御パルスが供給され、各画素１のフォトダイオードＰＤが発生する電荷の読み出しを制御する。読み出された電荷は、ノイズキャンセラ回路６により処理された後、水平ライン走査回路７の動作に基づいて出力アンプ８に供給される。タイミング発生回路９は、ソース電源電圧信号ＳＣＥＬ、ロードゲート信号ＬＧＣＥＬ、およびサンプルホールドパルスＳＨＮＣを生成し画素部１に供給するとともに、転送パルスＴＲＡＮ、リセットパルスＲＥＳＥＴ、電子シャッター時の転送パルスＥＴＲＡＮ、および電子シャッター時のリセットパルスＥＲＥＳＥＴ、および行選択信号ＶＳＥＬの生成タイミングを制御する。
【０００４】
垂直ライン走査回路４、電荷読み出しマルチプレクサ回路２などを介して、画素の蓄積電荷読み出し動作のために、リセットパルスＲＥＳＥＴがリセットトランジスタＴＲｂに、転送パルスＴＲＡＮが転送トランジスタＴＲａに、行選択信号ＶＳＥＬが行選択トランジスタＴＲｄに出力される。また、電子シャッター走査回路５、電子シャッターマルチプレクサ回路３などを介して、画素の蓄積電荷掃き捨て動作のために、電子シャッター時のリセットパルスＥＲＥＳＥＴがリセットトランジスタＴＲｂに、電子シャッター時の転送パルスＥＴＲＡＮが転送トランジスタＴＲａに出力される。
【０００５】
図８の固体撮像装置の動作タイミングを図９に示す。時刻Ｔ０に、ロードゲート信号ＬＧＣＥＬとして、所定の一定電圧を印加する。時刻Ｔ１に、行選択信号ＶＳＥＬとリセットパルスＲＥＳＥＴをＯＮし、フォトダイオードＰＤの電荷を掃き出す。時刻Ｔ２にリセットパルスＲＥＳＥＴをＯＦＦしたときに、画素信号の基準電位が出力され、画素信号ＶＯのリセットレベルクランプが行なわれる。時刻Ｔ３に転送パルスＴＲＡＮをＯＮしてフォトダイオードＰＤの蓄積電荷を転送し、時刻Ｔ４でＯＦＦしたときに、画素の蓄積電荷信号による電位が出力される。これらの電位の信号を、サンプルホールドパルスＳＨＮＣがＯＮの期間（時刻Ｔ１〜Ｔ５）に、図８のノイズキャンセラ回路６に伝達する。
【０００６】
つぎに行選択信号ＶＳＥＬはＯＦＦのままで、時刻Ｔ７に、電子シャッター時のリセットパルスＥＲＥＳＥＴをＯＮし、時刻Ｔ８にＯＦＦし、時刻Ｔ９に転送パルスＥＴＲＡＮをＯＮし、時刻Ｔ１０にＯＦＦすることによって、画素の蓄積電荷信号を電源ＶＤＤ（図８参照）に掃き捨てる。
【０００７】
このように、垂直ライン走査回路４と電荷読み出しマルチプレクサ回路２の組み合わせで、画素の蓄積電荷読み出し用の各信号を生成し、電子シャッター走査回路５と電子シャッターマルチプレクサ回路３の組み合わせで、画素の蓄積電荷掃き捨て用の各信号を生成している。
【０００８】
図８のＭＯＳ型イメージセンサの回路動作について、詳しく説明する。図１０は、垂直ライン走査回路４あるいは電子シャッター走査回路５を構成するシフトレジスタの一例である。その動作タイミングを図１１に示す。時刻Ｔ０に第２走査パルスＶ２をＯＮし、時刻Ｔ１にＯＦＦする。これにより図１０の容量Ｃ０１は、トランジスタＴＲ０１、ＴＲ０２を介して、ＧＮＤ基準で電源ＶＤＤに充電される。時刻Ｔ２に第１走査パルスＶ１とシフトスタートパルスＳＴをＯＮする。容量Ｃ０１は昇圧されるため、シフトスタートパルスＳＴは、トランジスタＴＲ１の閾値電圧による減衰の影響を受けることなく容量Ｃ０２を充電する。時刻Ｔ３にシフトスタートパルスＳＴをＯＦＦした後、容量Ｃ０２が昇圧されるため、トランジスタＴＲ２の閾値電圧による減衰の影響を受けることなく第１走査パルスＶ１がＳＩＧ１パルスとして出力される。時刻Ｔ４に第１走査パルスＶ１がＯＦＦするまで、ＳＩＧ１パルスは出力される。なお、時刻Ｔ３に容量Ｃ０２が昇圧されるため、トランジスタＴＲ３の閾値電圧による減衰の影響を受けることなく、次段の容量Ｃ０３が電源ＶＤＤにより充電される。
【０００９】
時刻Ｔ５に第２走査パルスＶ２がＯＮすると、トランジスタＴＲ４の閾値電圧による減衰の影響を受けることなく、第２走査パルスＶ２がＳＩＧ２パルスとして出力される。ＳＩＧ２パルスは初段のトランジスタＴＲ０４に供給され、容量Ｃ０２の電荷が放電される。  以下、同様にしてシフトレジスタから、第１走査パルスＶ１および第２走査パルスＶ２に同期して、ＳＩＧパルスが順次出力されていく。
【００１０】
図１２は、図８のＭＯＳ型イメージセンサ回路における、垂直ライン走査回路４および電子シャッター走査回路５を構成する各シフトレジスタ、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３を示す。シフトレジスタについては、垂直ライン走査回路４の１段目〜３段目の垂直シフトレジスタ４ａ〜４ｃ、および電子シャッター走査回路５の１段目〜３段目のシャッターシフトレジスタ５ａ〜５ｃが示されている。シフトレジスタの各段の出力は、トランジスタＴＲ５を介して、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３に供給される。
【００１１】
垂直シフトレジスタ４ａ〜４ｃ等により順次出力されるＳＩＧ１〜ＳＩＧ３パルス等が、電荷読み出しマルチプレクサ回路２に入力されることにより、リセットパルスＲＥＳＥＴ、転送パルスＴＲＡＮ、および行選択信号ＶＳＥＬが生成されて画素へと伝達される。同様に、シャッターシフトレジスタ５ａ〜５ｃ等により順次出力されるＥＳＩＧ１〜ＥＳＩＧ３パルス等が電子シャッターマルチプレクサ回路３に入力されることにより、リセットパルスＥＲＥＳＥＴと転送パルスＥＴＲＡＮが生成されて画素へと伝達される。
【００１２】
図１２の回路の動作タイミングを、図１３に示す。図１３（ａ）は、シフトレジスタの動作タイミング、（ｂ）は、マルチプレクサ回路の動作タイミングを示す。なお、（ａ）と（ｂ）には同一の時刻符号が記されているが、同一の時刻を意味するわけではない。（ｂ）に示されたＳＩＧ／ＥＳＩＧのパルスの期間が、（ａ）における１個のＳＩＧ１／ＥＳＩＧ２パルスの期間に相当する。（ａ）において、ＶＳＴは、垂直シフトレジスタ４に入力される電荷読み出し用のシフトスタートパルス、ＳＨＴＳＴは、電子シャッター走査回路５に入力される電荷掃きだし用のスタートパルスである。（ｂ）において、ＶＤＲＶは、垂直ドライバパルスである。図１３（ａ）に示すシフトレジスタの動作タイミングは、図１１に示したものと同様であるので、説明は省略する。
【００１３】
マルチプレクサ回路の動作タイミングのうち、まず、垂直シフトレジスタ４ａ〜４ｃと電荷読み出しマルチプレクサ回路２の組み合わせの動作について説明する。時刻Ｔ０にＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ１０、Ｃ１１、Ｃ１２にＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ２にリセットパルスＲＥＳＥＴと行選択信号ＶＳＥＬがＯＮする。それにより、容量Ｃ１０と容量Ｃ１２は昇圧されるため、トランジスタＴＲ１０とトランジスタＴＲ１２の閾値電圧による減衰の影響を受けることなく、リセットパルスＲＥＳＥＴと行選択信号ＶＳＥＬが画素部へと伝達される。時刻Ｔ３にリセットパルスＲＥＳＥＴがＯＦＦした後、画素の信号の基準電位が出力される。時刻Ｔ４に転送パルスＴＲＡＮがＯＮすると、トランジスタＴＲ１１の閾値電圧による減衰の影響をうけることなく、転送パルスＴＲＡＮが画素部へと伝達される。時刻Ｔ５に転送パルスＴＲＡＮがＯＦＦした時点で、画素の蓄積電荷信号による電位が出力される。これら信号をサンプルホールドパルスＳＨＮＣがＯＮの期間（時刻Ｔ２からＴ６）に、図８のノイズキャンセラ回路６に伝達する。これで、一行目に配置された画素の蓄積信号の読み出し動作が完了する。他の行についても同様である。
【００１４】
次に、シャッターシフトレジスタ５ａ〜５ｃと電子シャッターマルチプレクサ回路３の組み合わせの動作について説明する。時刻Ｔ０にＥＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ１３、Ｃ１４にＥＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ８にリセットパルスＥＲＥＳＥＴがＯＮすると容量Ｃ１３は昇圧される。それにより、トランジスタＴＲ１３の閾値電圧による減衰の影響を受けることなく、リセットパルスＥＲＥＳＥＴが画素部へと伝達される。時刻Ｔ９にリセットパルスＥＲＥＳＥＴがＯＦＦした後、時刻Ｔ１０に転送パルスＥＴＲＡＮがＯＮすると、トランジスタＴＲ１４の閾値電圧による減衰の影響をうけることなく、転送パルスＥＴＲＡＮが画素部へと伝達される。これで、一行目に配置された画素の蓄積電荷信号の電源への掃き捨て動作は完了する。他の行についても同様である。
【００１５】
次に、従来のＭＯＳ型イメージセンサ回路の他の構成を、図１４を参照して説明する。この回路は、画素部１ａの各画素を構成するトランジスタが３個の場合であり、画素部１ａのドレイン線に電源ではなく、共通電源電圧パルスＶＤＤＣＥＬが供給される構成を有する。それにより、図８における行選択信号ＶＳＥＬを用いることなく、画素の蓄積電荷読み出しが可能になっている。図８と同一の構成要素については、同一の参照符号を付して、説明の繰り返しを省略する。
【００１６】
図１４のＭＯＳ型イメージセンサ回路の動作タイミングを図１５に示す。時刻Ｔ０に、共通電源電圧パルスＶＤＤＣＥＬ、ロードゲート信号ＬＧＣＥＬ、およびリセットパルスＲＥＳＥＴをＯＮする。リセットパルスＲＥＳＥＴをＯＦＦした時刻Ｔ１に、画素信号の基準電位が出力される。時刻Ｔ２に転送パルスＴＲＡＮをＯＮし、時刻Ｔ３にＯＦＦした時点で画素の蓄積電荷信号による電位が出力される。これらの電位の信号を、サンプルホールドパルスＳＨＮＣがＯＮの期間に、図１４のノイズキャンセラ回路６に伝達する。
【００１７】
つぎに時刻Ｔ４にロードゲート信号ＬＧＣＥＬをＯＦＦにするとともに、共通電源電圧パルスＶＤＤＣＥＬをＯＦＦにして、リセットパルスＲＥＳＥＴを時刻Ｔ５、Ｔ６にＯＮ、ＯＦＦし、行選択を非選択状態にする。この後、ロードゲート信号ＬＧＣＥＬはＯＦＦのままで、電子シャッター時のリセットパルスＥＲＥＳＥＴを時刻Ｔ７、Ｔ８にＯＮ、ＯＦＦし、時刻Ｔ９に転送パルスＥＴＲＡＮをＯＮ、ＯＦＦすることによって、画素の蓄積電荷信号を掃き捨てる。
【００１８】
このように、垂直ライン走査回路４と電荷読み出しマルチプレクサ回路２ａの組み合わせにより、画素の蓄積電荷読み出し用の各信号を生成し、電子シャッター走査回路５と電子シャッターマルチプレクサ回路３の組み合わせにより、画素の蓄積電荷掃き捨て用の各信号を生成している。
【００１９】
図１６は、図１４のＭＯＳ型イメージセンサ回路における、垂直ライン走査回路４および電子シャッター走査回路５を構成する各シフトレジスタ、電荷読み出しマルチプレクサ回路２ａ、および電子シャッターマルチプレクサ回路３を示す。図１２に示したシフトレジスタおよびマルチプレクサ回路と同様の要素については同一の参照符号を付して、説明の繰り返しを省略する。
【００２０】
垂直シフトレジスタ４ａ〜４ｃから順次出力されるＳＩＧ１〜３パルス等とマルチプレクサ回路２ａとの組み合わせにより、リセットパルスＲＥＳＥＴと転送パルスＴＲＡＮが画素へと伝達される。同様に、シャッターシフトレジスタ５ａ〜５ｃにより順次出力されるＥＳＩＧ１〜ＥＳＩＧ３パルス等と電子シャッターマルチプレクサ回路３との組み合わせにより、リセットパルスＥＲＥＳＥＴと転送パルスＥＴＲＡＮが画素へと伝達される。
【００２１】
図１６の回路の動作タイミングを、図１７に示す。図１７（ａ）は、シフトレジスタの動作タイミング、（ｂ）は、マルチプレクサ回路の動作タイミングを示す。図１７（ａ）に示すシフトレジスタの動作タイミングは、図１１に示したものと同様である。
【００２２】
マルチプレクサの動作タイミングのうち、まず、垂直シフトレジスタ４ａ〜４ｃと電荷読み出しマルチプレクサ回路２ａの組み合わせの動作について説明する。時刻Ｔ０にＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ２０、Ｃ２１にＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ２にリセットパルスＲＥＳＥＴと共通電源電圧パルスＶＤＤＣＥＬがＯＮすると、容量Ｃ２０は昇圧される。それにより、トランジスタＴＲ２０の閾値電圧による減衰の影響を受けることなく、リセットパルスＲＥＳＥＴが画素部へと伝達される。時刻Ｔ３にリセットパルスＲＥＳＥＴがＯＦＦした後、画素の信号の基準電位が出力される。時刻Ｔ４に転送パルスＴＲＡＮをＯＮすると、容量Ｃ２１は昇圧されるため、トランジスタＴＲ２１の閾値電圧による減衰の影響をうけることなく、転送パルスＴＲＡＮが画素部へと伝達される。時刻Ｔ５に転送パルスＴＲＡＮがＯＦＦした時点で、画素の蓄積電荷信号による電位が出力される。これらの電位の信号を、サンプルホールドパルスＳＨＮＣがＯＮの期間（時刻Ｔ２からＴ６）に、図１４のノイズキャンセラ回路６に伝達する。時刻Ｔ７に共通電源電圧パルスＶＤＤＣＥＬがＯＦＦ状態のときにリセットパルスＲＥＳＥＴをＯＮ、ＯＦＦすることで、当該行の選択動作を終了する。これで第一行に配置された画素の蓄積信号の読み出し動作は完了する。他の行についても同様である。
【００２３】
次にシャッターシフトレジスタ５ａ〜５ｃと電子シャッターマルチプレクサ回路３の組み合わせの動作について説明する。時刻Ｔ０にＥＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ２２、Ｃ２３にＥＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ１０にリセットパルスＥＲＥＳＥＴがＯＮすると、容量Ｃ２２は昇圧される。それにより、トランジスタＴＲ２２の閾値電圧による減衰の影響を受けることなく、リセットパルスＥＲＥＳＥＴが画素部へと伝達される。時刻Ｔ１０にリセットパルスＥＲＥＳＥＴがＯＦＦした後、時刻Ｔ１１に転送パルスＥＴＲＡＮをＯＮすると、トランジスタＴＲ２３の閾値電圧による減衰の影響をうけることなく、転送パルスＥＴＲＡＮが画素部へと伝達される。時刻Ｔ１４に共通電源電圧パルスＶＤＤＣＥＬがＯＦＦ状態のときにリセットパルスＥＲＥＳＥＴをＯＮ、ＯＦＦすることで、当該行の選択動作を終了する。これで第一行に配置された画素の蓄積電荷信号の電源への掃き捨て動作は完了する。他の行についても同様である。
【特許文献１】特開２００３−４６８６４号公報、図５
【発明の開示】
【発明が解決しようとする課題】
【００２４】
従来の固体撮像装置は、上記のいずれの回路構成の場合においても、画素の蓄積電荷を読み出すための垂直シフトレジスタと、蓄積電荷を掃き捨てるためのシャッターシフトレジスタの２つのシフトレジスタが必要であり、大きな回路面積を必要とし、シフトレジスタの動作不良による歩留まりの低下の原因にもなっていた。
【００２５】
本発明は、上記の問題点に鑑みてなされたものであり、１つのシフトレジスタを、蓄積電荷読み出し用走査と蓄積電荷掃き捨て用走査に兼用し、チップ面積の縮小と動作歩留まりの向上を可能にした固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記の目的を達成するため本発明に係る固体撮像装置は、２次元状に配列された複数の画素と、前記画素の蓄積電荷の読み出しを行うための信号を出力する水平および垂直走査回路とを備えたＸＹアドレス型であって、前記垂直走査回路の１走査段ごとに対応させて、前記画素の蓄積電荷読み出し用走査と前記画素の蓄積電荷掃き捨て用走査を選択する走査用途選択回路を備え、前記走査用途選択回路は、１つの前記垂直走査回路から出力される信号を、蓄積電荷読み出し用信号または蓄積電荷掃き捨て用信号のいずれか一方として選択的に伝達するように構成される。
【発明の効果】
【００２７】
本発明によれば、走査用途選択回路の選択動作により、１つの垂直走査回路を、蓄積電荷読み出し用走査と蓄積電荷掃き捨て用走査に兼用することが可能となり、チップ面積の縮小と、動作歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
本発明の固体撮像装置において、前記走査用途選択回路は、前記垂直走査回路の走査開始信号が入力されることによりその動作を開始する構成とすることが好ましい。それにより、制御用パルスを新規に設けることなく走査用途選択回路を構成することができる。
【００２９】
また、前記走査用途選択回路は、当該走査段の１走査段前により出力される前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号を起動パルスとして、順次走査される構成とすることが好ましい。それにより、制御用パルスを新規に設けることなく走査用途選択回路を構成することができる。
【００３０】
また、前記走査用途選択回路は、当該走査段の１走査段後により出力される前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号を停止パルスとして、順次走査される構成とすることが好ましい。それにより、制御用パルスを新規に設けることなく走査用途選択回路を構成することができる。
【００３１】
また好ましくは、前記垂直走査回路の２段目以降の走査段に対応する前記走査用途選択回路は、前記蓄積電荷読み出し用信号および前記蓄積電荷掃き捨て用信号を減衰させないためのブートストラップ回路を内蔵し、当該走査段の１走査段前にある前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号を前記ブートストラップ回路の入力信号とする。それにより、画素部への入力信号電圧を減衰させずに伝達することができる。
【００３２】
また好ましくは、前記垂直走査回路の初段の走査段に対応する前記走査用途選択回路にも前記ブートストラップ回路を内蔵し、ブートストラップ用入力信号として、前記蓄積電荷読み出し用信号または前記蓄積電荷掃き捨て用信号とは異なる信号が別途供給される構成とする。それにより、走査回路の初段における若干の電圧降下の発生を抑制でき、画素部への入力信号電圧を減衰させずに伝達することができる。
【００３３】
前記走査用途選択回路から出力された前記蓄積電荷読み出し用信号は、第一のマルチプレクサに入力され、前記蓄積電荷掃き捨て用信号は、第二のマルチプレクサに入力される構成とすることができる。それにより、１つの垂直走査回路で電子シャッター動作を行うことができる。
【００３４】
この構成において、前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および行選択トランジスタからなる４個のトランジスタを含んで構成され、各画素の蓄積電荷読み出しを行うために、リセット信号、転送信号および行選択信号の３つの信号を前記第一のマルチプレクサ回路から出力し、各画素の蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記第二のマルチプレクサ回路から出力する構成とすることができる。それにより、４個のトランジスタで構成された画素でも、垂直走査回路を１つ設けるだけで電子シャッター動作を行うことができる。
【００３５】
また、前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、および増幅トランジスタからなる３個のトランジスタを含んで構成され、各画素の蓄積電荷読み出しを行うために、リセット信号および転送信号の２つの信号を前記第一のマルチプレクサ回路から出力し、各画素の蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記第二のマルチプレクサ回路から出力する構成としてもよい。それにより、３個のトランジスタで構成された画素でも、垂直走査回路を１つ設けるだけで電子シャッター動作を行うことができる。
【００３６】
また、すべての回路がＮ型ＭＯＳトランジスタとＮ型ＭＯＳ容量で構成されている構成とすることができる。それにより製造工程の短縮化がなされ、コストを低減することができる。
【００３７】
以上のいずれかの構成の固体撮像装置を備えたカメラ、あるいは、撮像システムを構成することができる。
【００３８】
以下、本発明の実施の形態について、図面を参照しながらより具体的に説明する。
【００３９】
（実施の形態１）
図１は、本発明の実施の形態１におけるＭＯＳ型イメージセンサ回路を示すブロック図である。この回路は、基本的な構成は図８に示した従来例の回路と同様であり、図８の回路との相違点は、垂直ライン走査回路４、および電子シャッター走査回路５を統合して、シャッター兼用垂直ライン走査回路１０が設けられていることである。すなわち、本実施の形態は、１つのシフトレジスタを、画素の蓄積電荷読み出し用走査と、画素の蓄積電荷掃き捨て用走査に兼用する構成としたことが特徴である。それにより、チップ面積を縮小し、２つのシフトレジスタを搭載した場合の動作歩留まりの低下を抑止することができる。他の構成は、図８に示した回路と同様であり、共通の要素には同一の参照番号を付して、説明の繰り返しを省略する。この回路の全体的な動作タイミングは、図９に示したタイミングと同様であり、図示および説明の繰り返しを省略する。
【００４０】
図１のＭＯＳ型イメージセンサ回路を構成するシャッター兼用垂直ライン走査回路１０、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３を含む具体的な構成を図２に示す。
【００４１】
図２には、シャッター兼用垂直ライン走査回路１０を構成する１段目〜３段目の垂直シフトレジスタ１０ａ〜１０ｃが示される。各段の垂直シフトレジスタ１０ａ〜１０ｃの出力信号は、走査用途選択回路１１およびトランジスタＴＲ５を介して、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３に供給される。走査用途選択回路１１は、１つのシフトレジスタを、画素の蓄積電荷読み出し用走査と画素の蓄積電荷掃き捨て用走査に兼用できるように構成されている。垂直シフトレジスタ１０ａ〜１０ｃとしては、図１０に示した従来例の回路と同様の構成を用いることができる。電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３は、図１２に示した従来例と同様の構成である。
【００４２】
走査用途選択回路１１は、各段の垂直シフトレジスタ１０ａ〜１０ｃに対応して、選択動作を行うための、画素の蓄積電荷読み出し時に動作するトランジスタＴＲ５１、ＴＲ５３、ＴＲ５７、および蓄積電荷掃き出し時に動作するトランジスタＴＲ５２、ＴＲ５５、ＴＲ５９等により構成されている。また、２段目以降の垂直シフトレジスタ１０ｂ〜１０ｃに対応する走査用途選択回路１１の各段には、ブートストラップ容量Ｃ２、Ｃ３、Ｃ４、Ｃ５等が設けられている。
【００４３】
次に図３を参照して、図２の回路の動作タイミングについて説明する。図３（ａ）は、垂直シフトレジスタ１０ａ〜１０ｃの動作タイミング、図３（ｂ）は、電荷読み出しマルチプレクサ回路２および電子シャッターマルチプレクサ回路３の動作タイミングを示す。なお、（ａ）と（ｂ）には同一の時刻符号が記されているが、同一の時刻を意味するわけではない。（ｂ）に示されたＳＩＧ／ＥＳＩＧパルスの期間が、（ａ）に示された１個のＳＩＧ／ＥＳＩＧパルスの期間に相当する。
【００４４】
まず、画素の蓄積電荷読み出し時における垂直シフトレジスタ１０ａ〜１０ｃおよび走査用途選択回路１１の動作について、図３（ａ）を参照して説明する。時刻Ｔ０に画素の蓄積電荷読み出しスタートパルスＶＳＴと第１走査パルスＶ１をＯＮにすると、スタートパルスＶＳＴが入力された１段目の垂直シフトレジスタ１０ａからＶＳＲ１パルスが、走査用途選択回路１１の１段目に出力される。同時に、スタートパルスＶＳＴを、走査用途選択回路１１の１段目のトランジスタＴＲ５１に供給するため、ＶＳＲ１パルスは、トランジスタＴＲ５１の閾値分減衰してＳＩＧ１パルスとして、電荷読み出しマルチプレクサ回路２に伝達される。このＳＩＧ１パルスは、走査用途選択回路１１の２段目のブートストラップ容量Ｃ２の電極Ｎ−Ｓ２にも入力されて、ブートストラップ容量Ｃ２の充電を開始する。
【００４５】
時刻Ｔ１にスタートパルスＶＳＴをＯＦＦし、時刻Ｔ２に第１走査パルスＶ１をＯＦＦし、時刻Ｔ３に第２走査パルスＶ２をＯＮにすると、２段目の垂直シフトレジスタ１０ｂから、ＶＳＲ２パルスが走査用途選択回路１１の２段目に入力される。この時ブートストラップ容量Ｃ２の電極Ｎ−Ｓ２は充電されているため、トランジスタＴＲ５３がＯＮし、さらにブートストラップ容量Ｃ２の電極Ｎ−Ｓ２は昇圧されて、トランジスタＴＲ５３の閾値の影響を受けることなく、ＶＳＲ２パルスはＳＩＧ２パルスとして電荷読み出しマルチプレクサ回路２に伝達される。このＳＩＧ２パルスは、走査用途選択回路１１の３段目のブートストラップ容量Ｃ４の電極Ｎ−Ｓ３にも入力されて、ブートストラップ容量Ｃ４の充電を開始する。
【００４６】
時刻Ｔ４に第２走査パルスＶ２をＯＦＦし、時刻Ｔ５に第１走査パルスＶ１をＯＮにすると、３段目の垂直シフトレジスタ１０ｃからＶＳＲ３パルスが走査用途選択回路１１の３段目に入力される。この時ブートストラップ容量Ｃ４の電極Ｎ−Ｓ３は充電されているため、トランジスタＴＲ５７がＯＮし、さらにブートストラップ容量Ｃ４の電極Ｎ−Ｓ３は昇圧されて、トランジスタＴＲ５７の閾値の影響をうけることなく、ＶＳＲ３パルスはＳＩＧ３パルスとして電荷読み出しマルチプレクサ回路２に伝達される。このときＳＩＧ３パルスを走査用途選択回路１１の２段目のトランジスタＴＲ５４に入力することで、走査用途選択回路１１の２段目内のブートストラップ容量Ｃ２の電極Ｎ−Ｓ２の電位が、ＧＮＤにリセットされる。
【００４７】
以降、同様の動作を繰り返すことで、各ＶＳＲパルスは減衰することなく、走査に伴い順次ＳＩＧパルスとして電荷読み出しマルチプレクサ回路２に伝達される。
【００４８】
画素の蓄積電荷掃き出し時における、垂直シフトレジスタ１０ａ〜１０ｃおよび走査用途選択回路１１の動作も同様である。図３（ａ）において、時刻Ｔ０に画素の蓄積電荷掃きだしスタートパルスＳＨＴＳＴと第１走査パルスＶ１をＯＮにすることから始まり、スタートパルスＳＨＴＳＴが入力された１段目の垂直シフトレジスタ１０ａから、ＶＳＲ１パルスが走査用途選択回路１１の１段目に入力される。同時に、スタートパルスＳＨＴＳＴを、走査用途選択回路１１の１段目のトランジスタＴＲ５２に供給するので、ＶＳＲ１パルスは、トランジスタＴＲ５２の閾値分減衰してＥＳＩＧ１パルスとして、電子シャッターマルチプレクサ回路３に伝達される。このＥＳＩＧ１パルスは、走査用途選択回路１１の２段目のブートストラップ容量Ｃ３の電極Ｎ−ＥＳ２にも入力されて、ブートストラップ容量Ｃ３の充電を開始する。
【００４９】
時刻Ｔ１にスタートパルスＳＨＴＳＴをＯＦＦし、時刻Ｔ２に第１走査パルスＶ１をＯＦＦし、時刻Ｔ３に第２走査パルスＶ２をＯＮにすると、２段目の垂直シフトレジスタ１０ｂから、ＶＳＲ２パルスが走査用途選択回路１１の２段目に入力される。この時ブートストラップ容量Ｃ３の電極Ｎ−ＥＳ２は充電されているため、トランジスタＴＲ５５がＯＮし、さらにブートストラップ容量Ｃ３の電極Ｎ−ＥＳ２は昇圧されて、トランジスタＴＲ５５の閾値の影響をうけることなく、ＶＳＲ２パルスはＥＳＩＧ２パルスとして電子シャッターマルチプレクサ回路３に伝達される。このＥＳＩＧ２パルスは、走査用途選択回路１１の３段目のブートストラップ容量Ｃ５の電極Ｎ−ＥＳ３にも入力されて、ブートストラップ容量Ｃ５の充電を開始する。
【００５０】
時刻Ｔ４に第２走査パルスＶ２をＯＦＦし、時刻Ｔ５に第１走査パルスＶ１をＯＮにすると、３段目の垂直シフトレジスタ１０ｃからＶＳＲ３パルスが走査用途選択回路１１の３段目に入力される。この時ブートストラップ容量Ｃ５の電極Ｎ−ＥＳ３は充電されているため、トランジスタＴＲ５９がＯＮし、さらにブートストラップ容量Ｃ５の電極Ｎ−ＥＳ３は昇圧されて、トランジスタＴＲ５９の閾値の影響をうけることなく、ＶＳＲ３パルスはＥＳＩＧ３パルスとして電子シャッターマルチプレクサ回路３に伝達される。このときＥＳＩＧ３パルスを走査用途選択回路１１の２段目のトランジスタＴＲ５６に入力することで、走査用途選択回路１１の２段目内のブートストラップ容量Ｃ３の電極Ｎ−ＥＳ２の電位が、ＧＮＤにリセットされる。
【００５１】
以降、同様の動作を繰り返すことで、各ＶＳＲパルスは減衰することなく、走査に伴い順次ＥＳＩＧパルスとして電子シャッターマルチプレクサ回路３に伝達される。
【００５２】
以上のとおり、走査用途選択回路１１により、垂直シフトレジスタ１０ａ〜１０ｃの出力パルスを、蓄積電荷読み出し用信号の生成に供給するか、または蓄積電荷掃き捨て用信号の生成に供給するかを選択して、電荷読み出しマルチプレクサ回路２または電子シャッターマルチプレクサ回路３に伝達する。
【００５３】
図３（ｂ）に示した電荷読み出しマルチプレクサ回路２および電子シャッターマルチプレクサ回路３の動作は、図１３を参照して説明した図１２の回路の動作と同様であるため、説明を省略する。
【００５４】
本実施の形態によれば、簡単な走査用途選択回路１１を設けることにより、１つのシャッター兼用垂直ライン走査回路１０を、垂直ライン走査と、電子シャッター走査に兼用することができ、チップ面積を縮小し、２つのシフトレジスタ搭載による動作歩留まりの低下を抑止することができる。
【００５５】
（実施の形態２）
本発明の実施の形態２におけるＭＯＳ型イメージセンサ回路は、図１と同様の全体の構成を有し、図２に示した実施の形態１の回路とは、走査用途選択回路１１の構成が相違する。図４に、本実施の形態における走査用途選択回路１２、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３を含む具体的な構成を示す。
【００５６】
本実施の形態の走査用途選択回路１２は、実施の形態１における走査用途選択回路１１において、１段目へ入力されたＶＳＲ１パルスがトランジスタＴＲ５１の閾値分減衰してＳＩＧ１として出現するという点を改善したものである。走査用途選択回路１２は、図２に示した走査用途選択回路１１と同様の基本的な構成を有するが、１段目の構成が相違する。すなわち、１段目にブートストラップ容量Ｃ０、Ｃ１を設け、ブートストラップ用スタートパルスＰＲＥＶＳＴ、ＰＲＥＳＨＴＳＴを入力して昇圧回路を形成することにより、ＳＩＧ１、ＥＳＩＧ１として出現する電圧の減衰が抑制されている。
【００５７】
図５を参照して動作タイミングを説明する。まず、画素の蓄積電荷読み出し時におけるシャッター兼用垂直ライン走査回路１０および走査用途選択回路１２の動作について説明する。時刻Ｔ０にブートストラップ用スタートパルスＰＲＥＶＳＴをＯＮし、時刻Ｔ１にＰＲＥＶＳＴをＯＦＦする。パルスＰＲＥＶＳＴは、走査用途選択回路１２の１段目のブートストラップ容量Ｃ０の電極Ｎ−Ｓ１に供給され、容量Ｃ０の充電を開始する。時刻Ｔ３に蓄積電荷読み出しスタートパルスＶＳＴと第１走査パルスＶ１をＯＮにすると、１段目の垂直シフトレジスタ１０ａからＶＳＲ１パルスが走査用途選択回路１２の１段目に入力される。この時ブートストラップ容量Ｃ０の電極Ｎ−Ｓ１は充電されているため、トランジスタＴＲ５１がＯＮし、さらに時ブートストラップ容量Ｃ０の電極Ｎ−Ｓ１は昇圧されて、トランジスタＴＲ５１の閾値の影響をうけることなく、ＶＳＲ１パルスはＳＩＧ１として出現する。このＳＩＧ１は、走査用途選択回路１２の２段目のブートストラップ容量Ｃ２の電極Ｎ−Ｓ２にも入力されて、容量Ｃ２の充電を開始する。
【００５８】
時刻Ｔ３にスタートパルスＶＳＴを、時刻Ｔ４に第１走査パルスＶ１をＯＦＦする。時刻Ｔ５に第２走査パルスＶ２をＯＮにすると、２段目の垂直シフトレジスタ１０ｂからＶＳＲ２パルスが走査用途選択回路１２の２段目に入力される。この時ブートストラップ容量Ｃ２の電極Ｎ−Ｓ２は充電されているため、トランジスタＴＲ５３がＯＮし、さらにブートストラップ容量Ｃ２の電極Ｎ−Ｓ２は昇圧されて、トランジスタＴＲ５３の閾値の影響をうけることなく、ＶＳＲ２パルスはＳＩＧ２として出現する。
【００５９】
時刻Ｔ７に第１走査パルスＶ１をＯＮにすると、３段目の垂直シフトレジスタ１０ｃからＶＳＲ３パルスが走査用途選択回路１２の３段目に入力される。この時ブートストラップ容量Ｃ４の電極Ｎ−Ｓ３は充電されているため、トランジスタＴＲ５７がＯＮし、さらにブートストラップ容量Ｃ４の電極Ｎ−Ｓ３は昇圧されて、トランジスタＴＲ５７の閾値の影響をうけることなく、ＶＳＲ３パルスはＳＩＧ３として出現する。このときＳＩＧ３を走査用途選択回路１２の２段目のトランジスタＴＲ５４に入力することで、走査用途選択回路１２の２段目のブートストラップ容量Ｃ２の電極Ｎ−Ｓ２の電位をＧＮＤにリセットする。
【００６０】
以降、同じ動作を繰り返すことで、ＶＳＲパルスは減衰することなく、ＳＩＧパルスとしてに順次走査されながら出現する。
【００６１】
画素の蓄積電荷掃き出し時における走査用途選択回路１２の動作も同様である。すなわち、図５において、時刻Ｔ０にＰＲＥＳＨＴＳＴをＯＮし、時刻Ｔ１にＰＲＥＳＨＴＳＴをＯＦＦすることにより、走査用途選択回路１２の１段目のブートストラップ容量Ｃ１の電極Ｎ−ＥＳ１を通じて、容量Ｃ１の充電を開始する。時刻Ｔ２に画素の蓄積電荷掃きだしスタートパルスＳＨＴＳＴと第１走査パルスＶ１をＯＮにすると、１段目の垂直シフトレジスタ１０ａからＶＳＲ１パルスが、走査用途選択回路１２の１段目に入力される。この時ブートストラップ容量Ｃ１の電極Ｎ−ＥＳ１は充電されているため、トランジスタＴＲ５２がＯＮし、さらにブートストラップ容量Ｃ１の電極Ｎ−ＥＳ１は昇圧されて、トランジスタＴＲ５１の閾値の影響をうけることなく、ＶＳＲ１パルスはＥＳＩＧ１として出現する。以降、同様にＶＳＲパルスは減衰することなく、ＥＳＩＧに順次走査されながら出現する。
【００６２】
以上のとおり、走査用途選択回路１２により、垂直シフトレジスタ１０ａ〜１０ｃの出力パルスを、蓄積電荷読み出し用信号の生成に供給するか、または蓄積電荷掃き捨て用信号の生成に供給するかを選択して、電荷読み出しマルチプレクサ回路２または電子シャッターマルチプレクサ回路３に伝達する。
【００６３】
電荷読み出しマルチプレクサ回路２および電子シャッターマルチプレクサ回路３の動作は、実施の形態１と同様であり、図示および説明を省略する。
【００６４】
本実施の形態によれば、簡単な走査用途選択回路１２を設けることにより、１つのシャッター兼用垂直ライン走査回路１０を、垂直ライン走査と電子シャッター走査に兼用することができ、チップ面積を縮小し、２つのシフトレジスタ搭載による動作歩留まりの低下を抑止することができる。
【００６５】
（実施の形態３）
図６は、本発明の実施の形態３におけるＭＯＳ型イメージセンサ回路を示すブロック図である。この回路は、図１４に示した従来例、すなわち行選択信号ＶＳＥＬを用いない場合の構成に対して、図４に示した実施の形態２と同様の構成を適用したものである。従って、図１４の構成における垂直ライン走査回路４、および電子シャッター走査回路５に代えて、シャッター兼用垂直ライン走査回路１０が設けられ、さらに、走査用途選択回路１２が設けられている。他の基本的な構成は、図１４に示した回路と同様であり、図１５に示したような動作タイミングで駆動されるので、図示および説明の繰り返しを省略する。
【００６６】
図６のＭＯＳ型イメージセンサ回路を構成するシャッター兼用垂直ライン走査回路１０、電荷読み出しマルチプレクサ回路２ａ、および電子シャッターマルチプレクサ回路３を含む具体的な構成を図７に示す。走査用途選択回路１２により、１つの垂直シフトレジスタ１０ａ〜１０ｃを、蓄積電荷読み出し用走査と蓄積電荷掃き捨て用走査に兼用するように構成されている。図４に示した構成とは、電荷読み出しマルチプレクサ回路２ａの構成が相違し、電荷読み出しマルチプレクサ回路２ａは、図１６に示した構成に対応する。
【００６７】
図７の回路のシフトレジスタ動作のタイミングは、図５を参照して説明した実施の形態２の図４の回路の場合と同様であり、説明の繰り返しを省略する。また、電荷読み出しマルチプレクサ回路２ａおよび電子シャッターマルチプレクサ回路３の動作は、図１７を参照して説明した図１６の回路の動作と同様であり、説明の繰り返しを省略する。
【００６８】
以上のとおり、簡単な走査用途選択回路１２を設けることにより、１つのシャッター兼用垂直ライン走査回路１０を、垂直ライン走査と電子シャッター走査に兼用することができ、チップ面積を縮小し、２つのシフトレジスタ搭載による動作歩留まりの低下を抑止することができる。
【産業上の利用可能性】
【００６９】
本発明によれば、１つのシフトレジスタを、画素の蓄積電荷読み出し用走査と蓄積電荷掃き捨て用走査に兼用でき、チップ面積の縮小および動作歩留まりの向上が可能となるので、カメラ、撮像システム等に有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１におけるＭＯＳ型イメージセンサ回路を示すブロック図
【図２】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図３】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図４】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図５】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図６】本発明の実施の形態２におけるＭＯＳ型イメージセンサ回路を示すブロック図
【図７】本発明の実施の形態３におけるＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図８】従来例のＭＯＳ型イメージセンサ回路を示すブロック回路図
【図９】同ＭＯＳ型イメージセンサ回路の動作タイミングを示す図
【図１０】同ＭＯＳ型イメージセンサを構成するシフトレジスタの具体的な構成を示す回路図
【図１１】同シフトレジスタの動作タイミングを示す図
【図１２】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図１３】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図１４】他の従来例のＭＯＳ型イメージセンサ回路を示すブロック回路図
【図１５】同ＭＯＳ型イメージセンサ回路の動作タイミングを示す図
【図１６】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図１７】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【符号の説明】
【００７１】
１、１ａ  画素部
２、２ａ  電荷読み出しマルチプレクサ回路
３  電子シャッターマルチプレクサ回路
４  垂直ライン走査回路
４ａ、４ｂ、４ｃ  垂直シフトレジスタ
５  電子シャッター走査回路
５ａ、５ｂ、５ｃ  シャッターシフトレジスタ
６  ノイズキャンセラ回路
７  水平ライン走査回路
８  出力アンプ
９  タイミング発生回路
１０  シャッター兼用垂直ライン走査回路
１０ａ、１０ｂ、１０ｃ  垂直シフトレジスタ
１１、１２  走査用途選択回路
ＰＤ  フォトダイオード
ＴＲａ  転送トランジスタ
ＴＲｂ  リセットトランジスタ
ＴＲｃ  増幅トランジスタ
ＴＲｄ  行選択トランジスタ
ＴＲ  トランジスタ
Ｃ  容量
ＶＳＲ  シフトレジスタ出力信号
ＳＩＧ  画素蓄積信号読み出し用信号
ＥＳＩＧ  画素蓄積信号掃き出し用信号
Ｎ−Ｓ、Ｎ−ＥＳ  ブートストラップ容量正電極
ＶＳＴ  スタートパルス（画素蓄積電荷読み出し用）
ＳＨＴＳＴ  スタートパルス（画素蓄積電荷掃きだし用）
ＰＲＥＶＳＴ  スタートパルス（画素蓄積電荷読み出し用信号ブートストラップ用）
ＰＲＥＳＨＴＳＴ  スタートパルス（画素蓄積電荷掃きだし用信号ブートストラップ用）
Ｖ１  第１走査パルス
Ｖ２  第２走査パルス
ＶＤＤ  電源電圧
ＶＤＤＣＥＬＬ  画素部共通電源線
ＬＧＣＥＬ  ロードゲートパルス（全画素共通）
ＴＲＡＮ  転送パルス（画素蓄積電荷読み出し用）
ＲＥＳＥＴ  リセットパルス（画素蓄積電荷読み出し用）
ＥＴＲＡＮ  転送パルス（画素蓄積電荷掃きだし用）
ＥＲＥＳＥＴ  リセットパルス（画素蓄積電荷掃きだし用）
ＳＨＮＣ  サンプルホールドパルス
ＶＯ    画素信号出力
【図１】
2007060136.tif 000003
【図２】
2007060136.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007060136.tif 000012
【図１１】
2007060136.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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