(57)【要約】【課題】定電流回路を構成するチップの面積縮小を図ることができる回路構成を提供する。【解決手段】トランジスタ６のベース電流を流すための起動素子をツェナーダイオード７で構成する。そして、このツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定する。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるため、抵抗と等価の役割を果たすことができる。このように、起動素子をツェナーダイオード７で構成することにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小を図ることができる回路構成が可能となる。【選択図】図１
2007193623.tif 000002
【特許請求の範囲】
【請求項１】
ベース同士が互いに接続されると共に、エミッタが共通の電源電圧供給ライン（１２）に接続された、制御トランジスタ（１）および出力トランジスタに相当する第１、第２、第３トランジスタ（２〜４）と、
コレクタが前記第１トランジスタ（２）のコレクタに接続された第４トランジスタ（５）と、
コレクタが前記第２トランジスタ（３）のコレクタに接続されていると共にベースが前記第４トランジスタ（５）のコレクタ、エミッタが前記第４トランジスタ（５）のベースに接続された第５トランジスタ（６）と、
前記電源電圧供給ライン（１２）と前記第５トランジスタ（６）のベースの間に備えられた起動素子として、ブレークダウン電圧よりも低い電圧でリーク電流を発生させるツェナーダイオード（７）を有し、
前記第３トランジスタ（４）の出力する電流を定電流として供給することを特徴とする定電流回路。
【請求項２】
前記起動素子として、前記ツェナーダイオード（７）が複数個備えられていることを特徴とする請求項１に記載の定電流回路。
【請求項３】
前記起動素子として、前記ツェナーダイオード（７）に対して直列的にＭＯＳトランジスタ（３０）とショットキーダイオードおよび抵抗（４０）の少なくとも１つが備えられていることを特徴とする請求項１または２に記載の定電流回路。
【請求項４】
ベース同士が互いに接続されると共に、エミッタが共通の電源電圧供給ライン（１２）に接続された、制御トランジスタ（１）および出力トランジスタに相当する第１、第２、第３トランジスタ（２〜４）と、
コレクタが前記第１トランジスタ（２）のコレクタに接続された第４トランジスタ（５）と、
コレクタが前記第２トランジスタ（３）のコレクタに接続されていると共にベースが前記第４トランジスタ（５）のコレクタ、エミッタが前記第４トランジスタ（５）のベースに接続された第５トランジスタ（６）と、
前記電源電圧供給ライン（１２）と前記第５トランジスタ（６）のベースの間に備えられた起動素子として、ＯＮ抵抗に基づくリーク電流を発生させるＭＯＳトランジスタ（３０）を有し、
前記第３トランジスタ（４）の出力する電流を定電流として供給することを特徴とする定電流回路。
【請求項５】
前記起動素子として、前記ＭＯＳトランジスタ（３０）が複数個備えられていることを特徴とする請求項４に記載の定電流回路。
【請求項６】
前記起動素子として、前記ＭＯＳトランジスタ（３０）に対して直列的にショットキーダイオードと抵抗（４０）の少なくとも１つが備えられていることを特徴とする請求項４または５に記載の定電流回路。
【請求項７】
ベース同士が互いに接続されると共に、エミッタが共通の電源電圧供給ライン（１２）に接続された、制御トランジスタ（１）および出力トランジスタに相当する第１、第２、第３トランジスタ（２〜４）と、
コレクタが前記第１トランジスタ（２）のコレクタに接続された第４トランジスタ（５）と、
コレクタが前記第２トランジスタ（３）のコレクタに接続されていると共にベースが前記第４トランジスタ（５）のコレクタ、エミッタが前記第４トランジスタ（５）のベースに接続された第５トランジスタ（６）と、
前記電源電圧供給ライン（１２）と前記第５トランジスタ（６）のベースの間に備えられた起動素子として、ブレークダウン電圧よりも低い電圧でリーク電流を発生させるショットキーダイオードとを有し、
前記第３トランジスタ（４）の出力する電流を定電流として供給することを特徴とする定電流回路。
【請求項８】
前記起動素子として、前記ショットキーダイオードが複数個備えられていることを特徴とする請求項７に記載の定電流回路。
【請求項９】
前記起動素子として、前記ショットキーダイオードに対して直列的に抵抗（４０）が備えられていることを特徴とする請求項７または８に記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路によって定電流を形成する定電流回路に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、カレントミラー回路によって定電流を形成する定電流回路がある。この定電流回路では、起動素子として起動用抵抗を備え、この起動用抵抗で形成される電位差に基づいてカレントミラー回路に備えられるトランジスタのベース電流ＩＢが流されることで、カレントミラー回路にカレントミラー比に応じた電流が流される。
【特許文献１】特開２００２−１４９２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記起動用抵抗は、消費電流削減の為に高抵抗とされる。しかしながら、起動用抵抗はカレントミラー回路が形成される半導体基板に形成されため、起動用抵抗を高抵抗にするために広い面積（例えば５００Ωの抵抗値を得るために７０μｍ×７０μｍ）が必要となり、定電流回路を構成するチップの面積縮小を図れない。
【０００４】
本発明は上記点に鑑みて、定電流回路を構成するチップの面積縮小を図ることができる回路構成を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明では、電源電圧供給ライン（１２）と第５トランジスタ（６）のベースの間に備えられる起動素子として、ブレークダウン電圧よりも低い電圧でリーク電流を発生させるツェナーダイオード（７）を用いていることを特徴としている。
【０００６】
このように、起動素子をブレークダウン電圧よりも低い電圧でリーク電流を発生させるツェナーダイオード（７）で構成している。これにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小が図れる回路構成にすることができる。
【０００７】
このようなツェナーダイオード（７）は、複数個備えられていても良い。また、起動素子として、ツェナーダイオード（７）に対して直列的にＭＯＳトランジスタ（３０）とショットキーダイオードおよび抵抗（４０）の少なくとも１つを備えることもできる。なお、抵抗（４０）を用いる場合には面積の問題が発生するものの、ツェナーダイオード（７）との組み合わせとすることで、少なくとも抵抗（４０）のみで起動素子を構成する場合と比べれば、チップの面積縮小を図ることが可能となる。
【０００８】
この他、ツェナーダイオード（７）の代わりに、ＯＮ抵抗に基づくリーク電流を発生させるＭＯＳトランジスタ（８）を用いたり、ショットキーダイオードを用いることも可能である。
【０００９】
これらに関しても、複数個用いることもできるし、これらの組み合わせや抵抗との組み合わせとして起動素子を構成することもできる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１２】
（第１実施形態）
図１は、本発明の一実施形態を適用した定電流回路の回路構成を示した図である。以下、この図を参照して本実施形態の定電流回路の構成について説明する。
【００１３】
図１に示すように、定電流回路は、カレントミラー回路を構成するＰＮＰトランジスタで構成された制御トランジスタ１および第１〜第３トランジスタ２〜４と、ＮＰＮトランジスタで構成された２つのトランジスタ５、６と、起動素子として機能する少なくとも１つのツェナーダイオード７と、制御回路８および抵抗９、定電流源１０およびスイッチ１１を有して構成されている。
【００１４】
制御トランジスタ１は、第１〜第３トランジスタ２〜４を駆動するための入力トランジスタとして機能する。具体的には、制御トランジスタ１のエミッタおよび第１〜第３トランジスタ２〜４の各エミッタは電源電圧Ｖｃｃが印加される電源電圧供給ライン１２に共通して接続されていると共に、各ベースが互いに接続されたカレントミラー接続とされている。このため、制御トランジスタ１をＯＮさせることで、第１〜第３トランジスタ２〜４もＯＮさせることができる。
【００１５】
また、制御トランジスタ１のコレクタは、制御トランジスタ１のベースに接続されていると共に、定電流源１０およびスイッチ１１を介してＧＮＤライン１３に接続されている。このため、スイッチ１１が投入されると、電源電圧Ｖｃｃが印加されて制御トランジスタ１がＯＮする。
【００１６】
第１トランジスタ２のコレクタとトランジスタ５のコレクタが接続され、第２トランジスタ３のコレクタとトランジスタ６のコレクタが接続されている。また、トランジスタ６のベースがトランジスタ５のコレクタに接続されていると共に、トランジスタ５のベースがトランジスタ６のベースに接続されている。そして、トランジスタ５のエミッタがＧＮＤライン１３に接続され、トランジスタ６のエミッタが抵抗９を介してＧＮＤライン１３に接続されている。
【００１７】
このような構成では、トランジスタ５がアーリー効果により、電源電圧Ｖｃｃが大きくなるとベース電流が大きくなるという現象を発生させる可能性があるが、トランジスタ６を備えることで、トランジスタ５でのアーリー効果をキャンセルすることができる。
【００１８】
第３トランジスタ４のコレクタに制御回路８が接続され、制御トランジスタ１をＯＮさせることにより第３トランジスタ４をＯＮさせ、第３トランジスタ４にカレントミラー比に応じた定電流を流させることで、制御回路８に対して定電流を供給できるように構成されている。
【００１９】
制御回路８は、例えばオペアンプやコンパレータもしくは電源回路などのように、定電流が用いられる回路で構成されるもので、第３トランジスタ４から供給される定電流を利用して作動する。
【００２０】
さらに、本実施形態では、第１トランジスタ２に対して並列的に、つまり第１トランジスタ２のエミッタ−コレクタ間を接続するように、つまり電源供給ライン１２とトランジスタ６のベースの間に、少なくとも１つのツェナーダイオード７が備えられている。このツェナーダイオード７を構成するＰ型半導体とＮ型半導体それぞれの不純物濃度は、ＰＮジャンクションに印加されるＰＮ接合電圧がブレークダウンに達する以前から電流漏れが発生する濃度に設定されている。
【００２１】
図２は、ツェナーダイオード７のレイアウト構成および断面構成の一例を示したものであり、図２（ａ）がツェナーダイオード７のレイアウトを示した図、図２（ｂ）が図２（ａ）のＡ−Ａ断面図である。なお、ここではツェナーダイオード７のうちの１つしか示していないが、複数のツェナーダイオード７が備えられる場合には、各ツェナーダイオード７が素子分離されることで互いに電気的に分離された構成とされている。
【００２２】
図２（ｂ）に示されるように、ツェナーダイオード７は、支持基板となるＮ型シリコン基板１４の上に、絶縁用のシリコン酸化膜１５が形成され、さらにこのシリコン酸化膜１５の上にＳＯＩ（Silicon on insulator）層となるＮ+型シリコン層１６が備えられたＳＯＩ基板１７に形成されている。Ｎ+型シリコン層１６は図２（ａ）に示すように略正方形状のトレンチ１８およびトレンチ１８内に形成された絶縁膜１９によって素子分離され、隣接するツェナーダイオード７の間が電気的に分離されている。
【００２３】
Ｎ+型シリコン層１６の表層部には、Ｎ+型シリコン層１６よりもＮ型不純物濃度が高くされたＮ+型拡散層２０が形成されており、このＮ+型拡散層２０の表層部の中央位置にＰ+型拡散層２１が形成されている。このＰ+型拡散層２１は、ツェナーダイオード７のアノードとしての役割を果たす。
【００２４】
また、Ｎ+型拡散層２０の表層部のうちＰ+型拡散層２１を挟んだ両側それぞれに、Ｎ+型拡散層２０よりもさらにＮ型不純物濃度が高くされたＮ+型拡散層２２がＰ+型拡散層２１から離間するように形成されている。このＮ+型拡散層２２がＮ+型拡散層２０と共にカソードとしての役割を果たす。なお、ここではＮ+型拡散層２２が２つに分離した構成としてあるが、必ずしもこのような構造としなければならない訳ではなく、例えばＰ+型拡散層２１の周囲を囲むようにＮ+型拡散層２２を配置することも可能である。
【００２５】
このように構成されるツェナーダイオード７では、ツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定している。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるという抵抗と等価の役割を果たすことになる。例えば、５Ｖのツェナーダイオード７を挿入することで５００Ωの抵抗を備えたのと相当の役割を果たすことができるが、５Ｖのツェナーダイオード７を構成する場合、図２（ａ）に示されるように、ツェナーダイオード７のサイズが上面から見て素子分離用のトレンチ１８を含めて３０μｍ×３０μｍ程度となり、５００Ωの抵抗を形成する場合と比べて面積を低減することが可能となる。
【００２６】
また、ツェナーダイオード７を構成する各部の不純物濃度に関しては、Ｎ+型拡散層２０のＮ型不純物濃度が１．０×１０20ｃｍ-3以上で例えば１．０×１０20ｃｍ-3、Ｐ+型拡散層２１のＰ型不純物濃度は２×１０17ｃｍ-3以上に設定され、Ｎ+型拡散層２２の不純物濃度が１．０×１０18〜１．０×１０21ｃｍ-3で例えば２．０×１０20ｃｍ-3とされている。
【００２７】
このような濃度設定とすることで、ツェナーダイオード７では、ＰＮジャンクションに印加されるＰＮ接合電圧がブレークダウンに達する以前から電流漏れが発生する。この漏れ電流は、Ｐ+型拡散層２１のＰ型不純物濃度が高くなるほど大きくなる。図３は、ツェナーダイオード７の逆方向特性、つまり電圧Ｖｚ−電流Ｉｚ特性を示したものであり、参考として、図３中に破線にて一般的な５Ｖのツェナーダイオードの特性を示してある。
【００２８】
図３に示されるように、５Ｖのツェナーダイオードでは、電圧Ｖｚがブレークダウン電圧となる５Ｖになるまで電流Ｉｚがゼロ、つまり電流漏れが発生していないが、本実施形態のツェナーダイオード７では、電圧Ｖｚがブレーキダウン電圧となる以前から電流Ｉｚが０ではなく、さらに電圧Ｖｚが大きくなるにつれて電流Ｉｚも大きくなるような特性となっている。
【００２９】
続いて、本実施形態の定電流回路の作動について説明する。
【００３０】
まず、スイッチ１１がＯＦＦの状態の時には、制御トランジスタ１に電流が流れない状態となるため、定電流回路はＯＦＦの状態となる。
【００３１】
この状態からスイッチ１１がＯＮされると、定電流源１０の出力電流に応じた電流が制御トランジスタ１に流れる状態となり、制御トランジスタ１のベース−エミッタ間に電位差Ｖｆが発生し、第１〜第３トランジスタ２〜４のベース−エミッタ間にも電位差Ｖｆが発生させられる。
【００３２】
また、ツェナーダイオード７においてはリーク電流が発生するため、このリーク電流がトランジスタ６のベース電流として引っ張られる。これにより、トランジスタ６のベース−エミッタ間に電流が流れ、それが抵抗９に流れる。このため、トランジスタ５のベース電位が抵抗９の電圧降下分に相当する電位となり、トランジスタ５のベース−エミッタ間にもベース電流が流れることになる。
【００３３】
このようにして、トランジスタ５、６がＯＮすると、同時に第１〜第３トランジスタ２〜４もＯＮし、カレントミラー比に応じた電流が第１〜第３トランジスタ２〜４のそれぞれのコレクタ電流として流れる。そして、第３トランジスタ４のコレクタ電流が制御回路８の定電流として供給され、制御回路８がその定電流に基づいて作動する。
【００３４】
以上説明した本実施形態の定電流回路では、トランジスタ６のベース電流を流すための起動素子をツェナーダイオード７で構成している。そして、このツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定している。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるため、抵抗と等価の役割を果たすことができる。
【００３５】
このように、起動素子をツェナーダイオード７で構成することにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小を図ることができる回路構成が可能となる。
【００３６】
（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、起動素子をツェナーダイオード７で構成する場合について説明したが、トランジスタによって構成することも可能である。図４は、起動素子をＭＯＳトランジスタ３０で構成した場合の回路構成を示したものである。
【００３７】
この図に示すように、ＭＯＳトランジスタ３０のゲート−ソース間が接続されるような形態とされている。このようなＭＯＳトランジスタ３０では、第１実施形態で示したツェナーダイオード７の場合と同様に、ＯＮ抵抗を利用したリーク電流を流すことができるため、抵抗と等価の役割を果たせる。ＭＯＳトランジスタ３０のリーク電流は、ゲート長およびゲートの幅によって決まるため、ゲート長およびゲートの幅の調整により、所望の抵抗を備えたものと等価となる。例えば、ゲート長およびゲートの幅をそれぞれ１．６μｍ、４μｍとした場合に１０ｋΩの抵抗相当になる。
【００３８】
したがって、本実施形態のようにＭＯＳトランジスタ３０によって起動素子を構成しても、第１実施形態と同様の効果を得ることが可能となる。
【００３９】
（他の実施形態）
上記第１実施形態では、ツェナーダイオード７、つまりＰＮダイオードを利用した場合について説明したが、金属層と半導体層との間のショットキー障壁を用いたショットキーダイオードを利用することもできる。
【００４０】
また、上記各実施形態では、起動素子をツェナーダイオード７のみで構成した場合、もしくは、ＭＯＳトランジスタ３０のみで構成した場合について説明したが、例えば図５の回路構成のように、これらを組み合わせても良い。
【００４１】
さらに、起動素子を例えば図６、図７の回路構成のように、ツェナーダイオード７と抵抗４０との組合せとしたり、ＭＯＳトランジスタ３０と抵抗４０の組合せとしても良い。なお、抵抗４０を用いる場合には面積の問題が発生するものの、ツェナーダイオード７等との組み合わせとすることで、少なくとも抵抗４０のみで起動素子を構成する場合と比べれば、チップの面積縮小を図ることが可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態における定電流回路の回路構成を示した図である。
【図２】（ａ）がツェナーダイオード７のレイアウトを示した図、（ｂ）が（ａ）のＡ−Ａ断面図である。
【図３】ツェナーダイオード７の逆方向特性、つまり電圧Ｖｚ−電流Ｉｚ特性を示した図である。
【図４】本発明の第２実施形態における定電流回路の回路構成を示した図である。
【図５】他の実施形態で示す起動素子をツェナーダイオード７とＭＯＳトランジスタ３０で構成した場合の定電流回路の回路構成を示した図である。
【図６】他の実施形態で示す起動素子をツェナーダイオード７と抵抗４０で構成した場合の定電流回路の回路構成を示した図である。
【図７】他の実施形態で示す起動素子をＭＯＳトランジスタ３０と抵抗４０で構成した場合の定電流回路の回路構成を示した図である。
【符号の説明】
【００４３】
１…制御トランジスタ、２…第１〜第３トランジスタ、  ５、６…トランジスタ、７…ツェナーダイオード、８…制御回路、９…抵抗、１０…定電流源、１１…スイッチ、１２…電源電圧供給ライン、１３…ＧＮＤライン、１４…Ｎ型シリコン基板、１５…シリコン酸化膜、１６…Ｎ+型シリコン層、１７…ＳＯＩ基板、１８…トレンチ、１９…絶縁膜、２０…Ｎ+型拡散層、２１…Ｐ+型拡散層、２２…Ｎ+型拡散層、３０…ＭＯＳトランジスタ、４０…抵抗。
【図１】
2007193623.tif 000003
【図２】
2007193623.tif 000004
【図３】
2007193623.tif 000005
【図４】
2007193623.tif 000006
【図５】
2007193623.tif 000007
【図６】
2007193623.tif 000008
【図７】
2007193623.tif 000009