(57)【要約】【課題】接続するＣＣＤ型固体撮像素子に応じて出力バッファ回路の負荷駆動能力を調整し、最適な水平レジスタ転送パルスを生成することができる水平レジスタ転送パルス生成回路を提供する。【解決手段】目標とする位相状態に設定された第１中間信号Ｘ１と、インバータ２４ａを介したＨφ１信号とを第１の位相比較回路２０ａで比較を行なって、Ｈφ１信号が遅延している場合には出力バッファ９ａの負荷駆動能力を強める。また、目標とする位相状態に設定された第２中間信号Ｘ２と、インバータ２４ｂを介したＨφ２信号とを第２位相比較回路２０ｂで比較を行なって、Ｈφ２信号が遅延している場合には出力バッファ９ｂの負荷駆動能力を強める。【選択図】図１
2007329545.tif 000002
【特許請求の範囲】
【請求項１】
水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ回路と、
該ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択回路と、
前記ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択回路と、
前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成回路と、
前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成回路と、
前記第２の信号の波形調整を行って水平レジスタ転送パルスとして出力する出力バッファ回路とを備える水平レジスタ転送パルス生成回路であって、
前記出力バッファ回路は負荷駆動能力が調整可能に構成され、
前記第１の信号と前記出力バッファ回路の出力端子を外部負荷に接続した状態における同出力バッファ回路の出力信号との位相差に基づいて、前記出力バッファ回路の負荷駆動能力が調整される
水平レジスタ転送パルス生成回路。
【請求項２】
前記出力バッファ回路の出力端子を外部負荷に接続した状態における同出力バッファ回路の出力信号を波形調整し、波形調整された信号と前記第１の信号との位相差に基づいて、前記出力バッファ回路の負荷駆動能力が調整される
請求項１に記載の水平レジスタ転送パルス生成回路。
【請求項３】
水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ回路と、該ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択回路と、前記ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択回路と、前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成回路と、前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成回路と、前記第２の信号の波形調整を行って水平レジスタ転送パルスとして出力する出力バッファ回路とを有する水平レジスタ転送パルス生成回路を備える撮像装置であって、
前記出力バッファ回路は負荷駆動能力が調整可能に構成され、
前記第１の信号と前記出力バッファ回路の出力端子を外部負荷に接続した状態における同出力バッファ回路の出力信号との位相差に基づいて、前記出力バッファ回路の負荷駆動能力が調整される
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水平レジスタ転送パルス生成回路及び撮像装置に関する。詳しくは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型固体撮像素子の水平レジスタの駆動に用いる水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路及びこうした回路を有するＣＣＤ型固体撮像素子を具備した撮像装置に係るものである。
【背景技術】
【０００２】
従来、ＣＣＤ型固体撮像素子を具備した撮像装置では、ＣＣＤ型固体撮像素子の受光部に設けた各受光素子で蓄積した電荷をそれぞれ垂直レジスタに転送し、この垂直レジスタに転送した電荷を水平レジスタに転送し、この水平レジスタに転送した電荷を出力回路に転送して出力している。
【０００３】
ここで、水平レジスタで電荷を転送する場合には、垂直レジスタの動作を停止させた状態で水平レジスタを駆動させることにより、１水平ライン分の電荷情報の取り出しを行なっており、この１水平ライン分の電荷の転送後、水平レジスタの駆動を停止させて垂直レジスタを駆動させることにより、垂直レジスタから水平レジスタに次の１水平ライン分の電荷情報を転送している。
【０００４】
そして、垂直レジスタから水平レジスタへの１水平ライン分の電荷情報のライン転送と、水平レジスタでの１水平ライン分の電荷情報の転送とを１画像分繰り返すことにより、１画像分の電荷情報の取り出しを行なって、画像情報を得るようにしている。
【０００５】
以下、水平レジスタ転送パルスを生成する従来の水平レジスタ転送パルス生成回路について説明する（例えば、特許文献１参照。）。
図８は従来の水平レジスタ転送パルス生成回路を説明するための模式的なブロック図であり、図８中符合Ａで示す水平レジスタ転送パルス生成回路は、ＣＣＤ型固体撮像素子を有する撮像装置に内蔵されたタイミングジェネレータ回路１０１内に設けてある。なお、図８中符合１０６ａ、１０６ｂ及び１０７はそれぞれ入力バッファであり、符合１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ及び１０９ｅはそれぞれ出力バッファである。
【０００６】
このタイミングジェネレータ回路では、図示しない他の回路との同期信号ｓ１１や、制御信号ｓ１２が、それぞれ入力バッファ１０６ａ、１０６ｂを介して入力される様に構成されており、入力された同期信号や制御信号はロジック回路から成る信号入出力制御部１０２で処理される様に構成されている。
【０００７】
信号入出力制御部では、入力された同期信号や制御信号並びに後述する内部メインクロック信号に基づいて所定の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルス等に用いる所定の信号を生成し、出力バッファを介して出力することができる様に構成されている。また、同期信号や制御信号及び内部メインクロック信号ＩＭＣＫに基づいて、後述する位相調整回路１０５に入力する位相調整制御信号ｓ４０を生成して出力している。
【０００８】
水平レジスタ転送パルス生成回路は、入力バッファ１０７を介して入力された基本クロック信号ＣＫを分周する分周器１１２と、この分周器で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するディレイロックドループ回路（以下「ＤＬＬ回路」と称する。）１０３と、このＤＬＬ回路で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択して、この２つのＴＡＰ出力信号から中間信号を生成する中間信号生成回路である位相調整回路１０５から構成されている。
【０００９】
ＤＬＬ回路では、内部メインクロック信号ＩＭＣＫからなる基準信号の入力に伴って、この基準信号に基づいてそれぞれ所定の位相だけ均等に遅延させた複数のＴＡＰ出力信号を生成して出力できる様に構成されている。
例えば、ＤＬＬ回路によって、基準信号に４８段階の均等な遅延処理を行なうことにより、それぞれ位相の異なる４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号であるＴＡＰ０〜ＴＡＰ４７を生成している。
【００１０】
ＤＬＬ回路で生成した第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号は位相調整回路に入力し、位相調整回路は、信号入出力制御部から入力された位相調整制御信号に基づいて、４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号の中から２つのＴＡＰ出力信号（立ち上がりのタイミングを指定するためのＴＡＰ出力信号及び立ち下がりのタイミングを指定するためのＴＡＰ出力信号）を選択するＴＡＰセレクタ回路と、このＴＡＰセレクタ回路で選択した２つのＴＡＰ出力信号に基づいて中間信号を生成するゲートセレクタ回路で構成されている。
例えば、通常のＣＣＤ型固体撮像素子では２相の水平レジスタ転送パルスが必要であるため、第１ＴＡＰセレクタ回路１１０ａ−１と第１ゲートセレクタ回路１１０ｂ−１とを第１中間信号生成回路として、第１ＴＡＰセレクタ回路と第１ゲートセレクタ回路とによって所定の位相状態となった第１中間信号Ｘ１を生成し、第２ＴＡＰセレクタ回路１１０ａ−２と第２ゲートセレクタ回路１１０ｂ−２とを第２中間信号生成回路として、第２ＴＡＰセレクタ回路と第２ゲートセレクタ回路とによって所定の位相状態となった第２中間信号Ｘ２を生成している。
【００１１】
位相調整回路から出力された第１中間信号は出力バッファ１０９ｂを介して出力されて第１の水平レジスタ転送パルスＨφ１とされ、位相調整回路から出力された第２中間信号は出力バッファ１０９ｃを介して出力されて第２の水平レジスタ転送パルスＨφ２とされる。
【００１２】
ところで、第１の中間信号及び第２の中間信号が出力バッファを介して水平レジスタ転送パルス生成回路から出力されるのは、波形整形を行なうためである。
具体的には、水平レジスタ転送パルス生成回路の外部端子にＣＣＤ型固体撮像素子（外部負荷）が接続されると、外部負荷の影響によって信号の立ち上がりや立ち下がりになまりが生じてしまう。即ち、外部負荷を接続する前に所定の位相状態に調整を行なっていたとしても、外部負荷を接続すると位相が遅延することが考えられる。従って、所定の位相状態に調整された第１の中間信号及び第２の中間信号は出力バッファを介して水平レジスタ転送パルス生成回路から出力することにより、外部負荷が接続されたことによる波形のなまりを整形しているのである。
【００１３】
なお、出力バッファの負荷駆動能力は、水平レジスタ転送パルス生成回路の外部端子に接続するＣＣＤ型固体撮像素子の負荷容量を考慮して決定されている。
【００１４】
【特許文献１】特開２００５−２７７８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、ＣＣＤ型固体撮像素子は製造上のバラツキにより負荷容量が一定ではなく、また、製造時は同一の負荷容量であるＣＣＤ型固体撮像素子であっても、温度等の環境や内部回路の劣化等により出力バッファの最適な負荷駆動能力は同一であるとは限らない。
【００１６】
ここで、出力バッファ回路の負荷駆動能力が、水平レジスタ転送パルス生成回路の外部端子に接続される外部負荷の負荷容量に対して最適な場合には、出力バッファからの出力信号（水平レジスタ転送パルス）は外部端子に外部負荷を接続する前と同位相で立ち上がる（図９（ａ）参照。）。具体的には、Ｈφ１については第１の中間信号と同位相で立ち上がり、Ｈφ２については第２の中間信号と同位相で立ち上がることとなる。
【００１７】
一方、出力バッファ回路の負荷駆動能力が小さ過ぎる場合（外部端子に接続するＣＣＤ固体撮像素子の負荷容量が大き過ぎる場合）には、出力バッファからの出力信号（水平レジスタ転送パルス）は外部端子に外部負荷を接続する前の波形よりもなまった状態となり、立ち上がりタイミングが遅れることとなる（図９（ｂ）参照。）。具体的にはＨφ１については第１の中間信号よりも遅延して立ち上がり、Ｈφ２については第２の中間信号よりも遅延して立ち上がることとなる。そして、水平レジスタ転送パルスの遅延は水平レジスタ転送不良の一因となりかねない。
【００１８】
また、出力バッファ回路の負荷駆動能力が大き過ぎる場合（外部端子に接続するＣＣＤ型固体撮像素子の負荷容量が小さ過ぎる場合）には、図中符号Ｘで示すリンギングが発生することとなりノイズが発生する原因となってしまう（図９（ｃ）参照。）。即ち、必要以上の電圧がＣＣＤ型固体撮像素子に印加されることとなり、過剰な電圧の印加が暗電流の発生を増加させることでノイズの発生原因となってしまうのである。
【００１９】
本発明は以上の点に鑑みて創案されたものであって、外部負荷の大きさによって出力バッファ回路の負荷駆動能力を調整し、最適な水平レジスタ転送パルスを生成することができる水平レジスタ転送パルス生成回路及びこうした回路を有する撮像装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、本発明に係る水平レジスタ転送パルス生成回路は、水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ回路と、該ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択回路と、前記ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択回路と、前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成回路と、前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成回路と、前記第２の信号の波形調整を行って水平レジスタ転送パルスとして出力する出力バッファ回路とを備える水平レジスタ転送パルス生成回路であって、前記出力バッファ回路は負荷駆動能力が調整可能に構成され、前記第１の信号と前記出力バッファ回路の出力端子を外部負荷に接続した状態における同出力バッファ回路の出力信号との位相差に基づいて、前記出力バッファ回路の負荷駆動能力が調整される。
【００２１】
また、上記の目的を達成するために、本発明に係る撮像装置は、水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ回路と、該ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択回路と、前記ディレイロックドループ回路で生成された複数の前記ＴＡＰ出力信号から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択回路と、前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成回路と、前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成回路と、前記第２の信号の波形調整を行って水平レジスタ転送パルスとして出力する出力バッファ回路とを有する水平レジスタ転送パルス生成回路を備える撮像装置であって、前記出力バッファ回路は負荷駆動能力が調整可能に構成され、前記第１の信号と前記出力バッファ回路の出力端子を外部負荷に接続した状態における同出力バッファ回路の出力信号との位相差に基づいて、前記出力バッファ回路の負荷駆動能力が調整される。
【００２２】
ここで、第１の信号と出力バッファ回路の出力端子を外部負荷に接続した状態における出力バッファ回路の出力信号との位相差に基づいて、出力バッファ回路の負荷駆動能力が調整されることによって、出力バッファ回路の外部端子に接続した外部負荷に応じて出力バッファ回路の負荷駆動能力を調整することができる。
【発明の効果】
【００２３】
上記した本発明の水平レジスタ転送パルス生成回路では、出力バッファ回路の外部端子に接続した外部負荷に応じて出力バッファ回路の負荷駆動能力を調整することができるために、出力バッファ回路の外部端子（即ち、水平レジスタ転送パルス生成回路の外部端子）に接続するＣＣＤ型固体撮像素子に製造バラツキがある場合であっても、バラツキに応じて出力バッファ回路の負荷駆動能力を調整することができ、高品質な水平レジスタ転送パルスを生成することが可能である。
【００２４】
また、上記した本発明の撮像装置では、高品質な水平レジスタ転送パルスを生成することができることに起因して転送不良等の誤作動を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した水平レジスタ転送パルス生成回路を説明するための模式的なブロック図であり、図１中符号ａで示す水平レジスタ転送パルス生成回路は、ＣＣＤ型固体撮像素子を有する撮像装置内に内蔵されたタイミングジェネレータ回路１内に設けてある。なお、図１中符号６ａ、６ｂ及び７は入力バッファであり、符号８ａ、８ｂ、８ｃ、８ｄ、９ａ、９ｂ、９ｃ、９ｄ及び９ｅはそれぞれ出力バッファである。
【００２６】
このタイミングジェネレータ回路では、上記した従来のタイミングジェネレータと同様に、図示しない他の回路との同期信号ｓ１１や、制御信号ｓ１２が、それぞれ入力バッファ６ａ、６ｂを介して入力される様に構成されており、入力された同期信号や制御信号はロジック回路から成る信号入出力制御部２で処理される様に構成されている。
【００２７】
信号入出力制御部では、上記した従来のタイミングジェネレータと同様に、入力された同期信号や制御信号及び後述する内部メインクロック信号に基づいて所定の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルス等に用いる所定の信号を生成し、出力バッファを介して出力ができる様に構成されている。また、同期信号や制御信号及び内部メインクロック信号ＩＭＣＫに基づいて、後述する位相調整回路５に入力する位相調整制御信号ｓ４０を生成して出力している。
【００２８】
水平レジスタ転送パルス生成回路では、上記した従来のタイミングジェネレータと同様に、入力バッファ７を介して入力された基本クロック信号ＣＫを分周する分周器１２と、この分周器で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するＤＬＬ回路３と、このＤＬＬ回路で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択して、この２つのＴＡＰ出力信号から中間信号を生成する中間信号生成回路である位相調整回路５とを備える。
また、位相調整回路から出力バッファ９ｂを介して出力された信号が第１の水平レジスタ転送パルスＨφ１とされ、位相調整回路から出力バッファ９ｃを介して出力された信号が水平レジスタ転送パルスＨφ２とされる。
【００２９】
出力バッファ９ｂは、図７（ａ）で示す様に、負荷容量の異なる複数のインバータ２２ａ，２２ｂ，２２ｃ，・・・が内蔵されており、内蔵されたインバータの中から、後述する第１のカウンタのカウンタ値に応じたインバータが選択され、選択されたインバータを介して入力信号が出力される様に構成されている。具体的には、第１のカウンタのカウンタ値が“０”の場合にはインバータ２２ａが選択されてインバータ２２ａを介して入力信号が出力される様に、第１のカウンタのカウント値が“１”の場合にはインバータ２２ｂが選択されてインバータ２２ｂを介して入力信号が出力される様に、第１のカウンタのカウント値が“２”の場合にはインバータ２２ｃが選択されてインバータ２２ｃを介して入力信号が出力される様にといった具合に構成されている。なお、インバータ２２ａの負荷容量＜インバータ２２ｂの負荷容量＜インバータ２２ｃの負荷容量・・・として、第１のカウンタのカウント値が大きくなれば、負荷容量の大きなインバータが選択される様に構成している。
【００３０】
同様に、出力バッファ９ｃは、図７（ｂ）で示す様に、負荷容量の異なる複数のインバータ２３ａ，２３ｂ，２３ｃ，・・・が内蔵されており、内蔵されたインバータの中から、後述する第２のカウンタのカウント値に応じたインバータが選択され、選択されたインバータを介して入力信号が出力される様に構成されている。具体的には、第２のカウンタのカウント値が“０”の場合にはインバータ２３ａが選択されてインバータ２３ａを介して入力信号が出力される様に、第２のカウンタのカウント値が“１”の場合にはインバータ２３ｂが選択されてインバータ２３ｂを介して入力信号が出力される様に、第２のカウンタのカウント値が“２”の場合にはインバータ２３ｃが選択されてインバータ２３ｃを介して入力信号が出力される様にといった具合に構成されている。なお、インバータ２３ａの負荷容量＜インバータ２３ｂの負荷容量＜インバータ２３ｃの負荷容量・・・として、第２のカウンタのカウント値が大きくなれば、負荷容量の大きなインバータが選択される様に構成している。
【００３１】
なお、分周器に入力される基本クロック信号ＣＫは、適宜の発信器（図示せず）等を用いて生成された適宜のクロック信号であれば良い。
また、分周器では、入力された基本クロック信号ＣＫを分周して内部メインクロック信号ＩＭＣＫを生成しており、この内部メインクロック信号ＩＭＣＫを信号入出力制御部に入力してタイミングジェネレータ回路における処理の基準としている。なお、この内部メインクロック信号ＩＭＣＫは、出力バッファを介して出力することにより、タイミングジェネレータ回路が生成したメインクロックＭＣＫとしている。
【００３２】
ここで、本実施例では、分周器で生成した内部メインクロック信号ＩＭＣＫをＤＬＬ回路にも入力しており、この内部メインクロック信号ＩＭＣＫを、水平レジスタ転送パルスを生成するための基準となる基準信号としている。しかし、基準信号には必ずしも内部メインクロック信号ＩＭＣＫを用いる必要はなく、分周器で適宜分周されたクロック信号を用いても良い。
【００３３】
ＤＬＬ回路では、内部メインクロック信号ＩＭＣＫからなる基準信号の入力に伴って、この基準信号に基づいてそれぞれ所定の位相だけ均等に遅延させた複数のＴＡＰ出力信号を生成して出力できる様に構成されている。
具体的には、本実施例では、ＤＬＬ回路によって基準信号に４８段階に均等な遅延処理を行なうことにより、それぞれ位相の異なる４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号であるＴＡＰ０〜ＴＡＰ４７を生成している。
【００３４】
ＤＬＬ回路で生成された第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号は位相調整回路に入力される。位相調整回路は、信号入出力制御部から入力された位相調整制御信号に基づいて、４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号の中から２つのＴＡＰ出力信号（立ち上がりタイミングを指定するためのＴＡＰ出力信号及び立ち下がりタイミングを指定するためのＴＡＰ出力信号）を選択するＴＡＰセレクタ回路と、このＴＡＰセレクタ回路で選択した２つのＴＡＰ出力信号に基づいて中間信号を生成するゲートセレクタ回路で構成されている。
【００３５】
ここで、通常のＣＣＤ型固体撮像素子では２相の水平レジスタ転送パルスが必要であるため、本実施例では、第２ＴＡＰセレクタ回路１０ａ−２と第２ゲートセレクタ回路１０ｂ−２とを第１中間信号生成手回路として、第２ＴＡＰセレクタ回路と第２ゲートセレクタ回路とによって第１中間信号Ｘ１（第２の信号の一例）を生成している。なお、第１中間信号Ｘ１は、ＣＣＤ型固体撮像素子が接続されていない状態で、目標とする位相状態（生成したいＨφ１の位相状態）よりもわずかに早い位相状態とされている。
【００３６】
また、第４ＴＡＰセレクタ回路１０ａ−４と第４ゲートセレクタ回路１０ｂ−４とを第２中間信号生成回路として、第４ＴＡＰセレクタ回路と第４ゲートセレクタ回路とによって第２中間信号Ｘ２（第２の信号の他の一例）を生成している。なお、第２中間信号Ｘ２は、ＣＣＤ型固体撮像素子が接続されていない状態で、目標とする位相状態（生成したいＨφ２の位相状態）よりもわずかに早い位相状態とされている。
【００３７】
更に、第１ＴＡＰセレクタ回路１０ａ−１と第１ゲートセレクタ回路１０ｂ−１とを第１調整信号生成回路として、第１ＴＡＰセレクタ回路と第１ゲートセレクタ回路とによって第１調整信号Ｙ１（第１の信号の一例）を生成している。なお、第１調整信号Ｙ１は、ＣＣＤ型固体撮像素子が接続されていない状態で、目標とする位相状態（生成したいＨφ１の位相状態）とされている。即ち、第１調整信号Ｙ１は、第１中間信号Ｘ１よりも遅延した信号とされている。
【００３８】
また、第３ＴＡＰセレクタ回路１０ａ−３と第３ゲートセレクタ回路１０ｂ−３とを第２調整信号生成回路として、第３ＴＡＰセレクタ回路と第３ゲートセレクタ回路とによって第２調整信号Ｙ２（第１の信号の他の一例）を生成している。なお、第２調整信号Ｙ２は、ＣＣＤ型固体撮像素子が接続されていない状態で、目標とする位相状態（生成したいＨφ２の位相状態）とされている。即ち、第２調整信号Ｙ２は、第２中間信号Ｘ２よりも遅延した信号とされている。
【００３９】
さて、４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号の中から２つのＴＡＰ出力信号に基づいて中間信号及び調整信号を生成する具体例としては、例えば図２で示す様に、中間信号若しくは調整信号（図２中符合ＯＵＴＰＵＴで示す信号）の立ち上がりタイミングを指定するためのＴＡＰ出力信号がＴＡＰ１５であり、中間信号若しくは調整信号の立ち下がりタイミングを指定するためのＴＡＰ出力信号がＴＡＰ１９であるとすると、中間信号若しくは調整信号はＴＡＰ１５の立ち上がりタイミングで立ち上がると共に、ＴＡＰ１９の立ち上がりタイミングで立ち下がるタイミングとなるのである。
【００４０】
なお、位相調整回路には、必要な数だけＴＡＰセレクタ回路１０ａ−１，・・・，１０ａ−ｎを設けると共に、ゲートセレクタ回路１０ｂ−１，・・・，１０ｂ−ｎを設けて所定の位相状態となった信号を生成可能としており、出力バッファ９ｄ，９ｅを介して出力するようにしている。
【００４１】
ところで、第１調整信号Ｙ１及びインバータ２４ａを介したＨφ１（以下、インバータ２４ａを介したＨφ１をＨφ１’と表す。即ち、Ｈφ１’は、インバータ２４ａによってＨφ１が波形整形された信号を意味する。）は、図３（ａ）で示す第１の位相比較回路２０ａに入力されている。ここで、第１の位相比較回路は、Ｈφ１’が第１調整信号Ｙ１よりも遅延している場合にはローレベル（Ｌレベル）のＴ−ｄｅｌａｙ信号と、ハイレベル（Ｈレベル）のＴ−ｆａｓｔ信号を出力し（図３（ｂ）参照。）、Ｈφ１’が第１調整信号Ｙ１よりも進んでいる場合にはＬレベルのＴ−ｆａｓｔ信号と、ＨレベルのＴ−ｄｅｌａｙ信号を出力する（図３（ｂ）参照。）。
【００４２】
また、第１の位相比較回路が出力するＴ−ｆａｓｔ信号及びＴ−ｄｅｌａｙ信号は、図４（ａ）で示す様な第１のカウンタ２１ａに入力されている。ここで、Ｔ−ｆａｓｔ信号は第１のカウンタのカウント値を“＋１”させることとなるのであるが、第１のカウンタのカウント値は出力バッファ９ｂのドライバビリティ制御信号として出力バッファ９ｂにフィードバックされ、第１のカウンタのカウント値が“＋１”されることによって、出力バッファの負荷駆動能力が強まることとなる。一方、Ｔ−ｄｅｌａｙ信号は第１のカウンタのカウント値をストップさせることとなる。なお、Ｈφ１はインバータを介して第１の位相比較回路に入力される様に、即ち、波形整形を行なったＨφ１と第１調整信号Ｙ１とが比較される様に構成されている。
【００４３】
同様に、第２調整信号Ｙ２及びインバータ２４ｂを介したＨφ２（以下、インバータ２４ｂを介したＨφ２をＨφ２’と表す。即ち、Ｈφ２’は、インバータ２４ｂによってＨφ２が波形整形された信号を意味する。）は、図５（ａ）で示す第２の位相比較回路２０ｂに入力されている。ここで、第２の位相比較回路は、Ｈφ２’が第２調整信号Ｙ２よりも遅延している場合にはＬレベルのＴ−ｄｅｌａｙ信号と、ＨレベルのＴ−ｆａｓｔ信号を出力し（図５（ｂ）参照。）、Ｈφ２’が第２調整信号Ｙ２よりも進んでいる場合にはＬレベルのＴ−ｆａｓｔ信号と、ＨレベルのＴ−ｄｅｌａｙ信号を出力する（図５（ｃ）参照。）。
【００４４】
また、第２の位相比較回路が出力するＴ−ｆａｓｔ信号及びＴ−ｄｅｌａｙ信号は、図４（ｂ）で示す様な第２のカウンタ２１ｂに入力されている。ここで、Ｔ−ｆａｓｔ信号は第２のカウンタのカウンタ値を“＋１”させることとなるのであるが、第２のカウンタのカウント値は出力バッファ９ｃのドライバビリティ制御信号として出力バッファ９ｃにフィードバックされ、第２のカウンタのカウント値が“＋１”されることによって、出力バッファの負荷駆動能力が強まることとなる。一方、Ｔ−ｄｅｌａｙ信号は第２のカウンタのカウント値をストップさせることとなる。なお、Ｈφ２はインバータを介して第２の位相比較回路に入力される様に、即ち、波形整形を行なったＨφ２と第２調整信号Ｙ２とが比較される様に構成されている。
【００４５】
なお、本実施例では、第１の位相比較回路における位相比較を容易に行なうことができる様に、インバータ２４ａを介したＨφ１と第１調整信号Ｙ１とを比較する様に構成しているものの、インバータ２４ａを設けることなくＨφ１と第１調整信号Ｙ１とを比較しても良い。同様に、本実施例では、第２の位相比較回路における位相比較を容易に行なうことができる様に、インバータ２４ｂを介したＨφ２と第２調整信号Ｙ２とを比較する様に構成しているものの、インバータ２４ｂを設けることなくＨφ２と第２調整信号Ｙ２とを比較しても良い。
【００４６】
以下、Ｈφ１の生成方法について説明を行なう。なお、初期状態では、出力バッファ９ｂの負荷駆動能力は最小に設定（「カウント値＝０」に設定）されている。
【００４７】
Ｈφ１を生成するにあたって、先ず、第１中間信号Ｘ１及び第１調整信号Ｙ１が生成される。
ここで、第１中間信号Ｘ１は目標とする位相状態よりも早い位相状態とされ、第１調整信号Ｙ１は目標とする位相状態とされているので、出力バッファ９ｂの外部端子（水平レジスタ転送パルス生成回路の外部端子）にＣＣＤ型固体撮像素子が接続されていない状態においてＨφ１は調整信号Ｙ１よりも早い位相状態であるが、出力バッファ９ｂの外部端子（水平レジスタ転送パルス生成回路の外部端子）にＣＣＤ型固体撮像素子が接続されることによりＨφ１になまりが生じるために、Ｈφ１は第１調整信号Ｙ１よりも遅延した状態となっている。従って、Ｈφ１’も第１調整信号Ｙ１よりも遅延した状態となっている。
【００４８】
さて、Ｈφ１’と第１調整信号Ｙ１が第１の位相比較回路に入力されると、Ｔ−ｄｅｌａｙ信号はＬレベルの状態のままで、Ｔ−ｆａｓｔ信号がＨレベルとなる。そして、Ｔ−ｆａｓｔ信号がＨレベルとなったことに対応して、第１のカウンタのカウンタ値が“＋１”されて「カウント値＝１」となり、出力バッファ９ｂの負荷駆動能力が１段階強められる。
【００４９】
ここで、出力バッファ９ｂの負荷駆動能力が１段階強められることによって、Ｈφ１のなまりを抑制する方向に働き、Ｈφ１（Ｈφ１’）の位相状態が早まる方向に変化することとなる。そして、再びＨφ１’と第１調整信号Ｙ１とを第１の位相比較回路に入力して位相比較を行なう。
【００５０】
上記の作業を、Ｈφ１’が第１調整信号Ｙ１よりも遅延しなくなるまで繰り返し行なうことで、Ｔ−ｆａｓｔ信号がＬレベル状態のままで、Ｔ−ｄｅｌａｙ信号がＨレベルとなる。そして、Ｔ−ｄｅｌａｙ信号がＨレベルとなったことに対応して、第１のカウンタのカウント値がストップし、出力バッファ９ｂの最適な負荷駆動能力が決定されることとなる。
【００５１】
例えば、出力バッファ９ｂの負荷駆動能力が４段階強められることで最適な負荷駆動能力を得ることができる場合には、図６で示す様に、１回〜４回目の第１の位相比較回路の比較結果でＴ−ｆａｓｔ信号がＨレベルとなったことに対応して、第１のカウンタのカウント値が“＋１”され、５回目の第１の位相比較回路の比較結果でＴ−ｄｅｌａｙ信号がＨレベルとなったことに対応して、第１のカウンタのカウント値がストップして、出力バッファ９ｂの最適な負荷駆動能力が決定されることとなる。
【００５２】
なお、上記ではＨφ１の制御方法について説明を行なったが、Ｈφ２の制御方法については、Ｈφ１をＨφ２と、第１調整信号Ｙ１を第２調整信号Ｙ２と、第１の位相比較回路を第２の位相比較回路と、第１のカウンタと第２のカウンタと、出力バッファ９ｂを出力バッファ９ｃと読み替えることでＨφ１の制御方法と同様に考えることができる。
【００５３】
ところで、本実施例では、出力バッファの初期状態の負荷駆動能力を最小に設定し、徐々に出力バッファの負荷駆動能力を強めていくことで、出力バッファの最適な負荷駆動能力を決定する場合を例に挙げて説明を行なったが、出力バッファの初期状態の負荷駆動能力を最大に設定し、徐々に出力バッファの負荷駆動能力を弱めていくことで、出力バッファの最適な負荷駆動能力を決定しても良い。
【００５４】
上記した本発明を適用した水平レジスタ転送パルス生成回路では、ＣＣＤ型固体撮像素子の負荷容量が製造上の問題や温度変化等によりバラツキが生じたとしても、出力バッファの負荷駆動能力を常に最適に制御することができるために、常に最適な水平レジスタ転送パルスを生成することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明を適用した水平レジスタ転送パルス生成回路を説明するための模式的なブロック図である。
【図２】中間信号の生成方法を説明するための模式図である。
【図３】第１の位相比較回路を説明するための模式図である。
【図４】第１のカウンタを説明するための模式図である。
【図５】第２の位相比較回路を説明するための模式図である。
【図６】第２のカウンタを説明するための模式図である。
【図７】出力バッファを説明するための模式図である。
【図８】従来の水平レジスタ転送パルス生成回路を説明するための模式的なブロック図である。
【図９】出力バッファ回路の負荷駆動能力と出力信号波形との関係を説明するための模式図である。
【符号の説明】
【００５６】
１    タイミングジェネレータ回路
２    信号入出力制御部
３    ＤＬＬ回路
５    位相調整回路
６ａ、６ｂ、７    入力バッファ
８ａ、８ｂ、８ｃ、８ｄ、９ａ、９ｂ、９ｃ、９ｄ、９ｅ    出力バッファ
２０ａ    第１の位相比較回路
２０ｂ    第２の位相比較回路
２１ａ    第１のカウンタ
２１ｂ    第２のカウンタ
２２ａ、２２ｂ、２２ｃ    インバータ
２３ａ、２３ｂ、２３ｃ    インバータ
２４ａ、２４ｂ    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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