(57)【要約】【課題】超小型電子部品構造体および超小型電子部品構造体を製造する方法を提供すること。【解決手段】超小型電子部品構造体およびその超小型電子部品構造体を製造する方法は、基板の上に形成された抵抗器を含む。導体接続層が抵抗器に接続している。導体接続層の最大長さは、その導体接続層を構成している導体材料のエレクトロマイグレーションの発生を防止するようにBlech定数を使用して決定される。【選択図】図１０
2007329478.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に配置された抵抗器と、
前記抵抗器に接続する導体接続層と、を備える小型電子部品構造体であって、
前記導体接続層の配線長が、前記導体接続層を構成している導体材料のエレクトロマイグレーションの発生を防止するように、Blech定数に基づいて決定されている小型電子部品構造体。
【請求項２】
前記導体接続層に接続する少なくとも１つの追加の導体接続層をさらに備え、前記少なくとも１つの追加の導体接続層および前記導体接続層が積層方向に整列されている、請求項１に記載の構造体。
【請求項３】
前記抵抗器に接続して配置されたヒート・シンク層をさらに備える、請求項１に記載の構造。
【請求項４】
前記抵抗器が、チタン、タングステンおよびタンタル、およびチタン、タングステンおよびタンタルの窒化物から成るグループから選ばれた材料を備える、請求項１に記載の構造体。
【請求項５】
前記抵抗器の厚さが、２００から８００オングストロームである、請求項１に記載の構造体。
【請求項６】
前記抵抗器の長さが、０．５から５０ミクロンである、請求項１に記載の構造体。
【請求項７】
前記抵抗器の幅が、０．５から５０ミクロンである、請求項１に記載の構造体。
【請求項８】
前記基板が、半導体基板を備える、請求項１に記載の構造体。
【請求項９】
前記導体接続層が、銅、タングステン、アンモニウムから成る群から選ばれる金属を含む、請求項１に記載の構造体。
【請求項１０】
前記導体接続層が、半導体構造中の相互接続層を備える、請求項１に記載の構造体。
【請求項１１】
前記導体接続層が、半導体構造中のスタッド／相互接続層を備える、請求項１に記載の構造体。
【請求項１２】
小型電子部品構造体を製造する方法であって、
基板の上に抵抗器を形成するステップと、
前記抵抗器に接続する導体接続層を形成するステップと、を含み、前記導体接続層を形成するとき、前記導体接続層の最大長さが、前記導体接続層を構成している導体材料のエレクトロマイグレーションの発生を防止するように、Blech定数を使用して決定される方法。
【請求項１３】
前記抵抗器に接続するヒート・シンク層を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記導体接続層の上に縦方向に整列された追加の導体接続層を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記抵抗器を形成する前記ステップが、チタン、タングステンおよびタンタル、およびチタン、タングステンおよびタンタルの窒化物から成るグループから選ばれた材料を使用する、請求項１２に記載の方法。
【請求項１６】
前記導体接続層を形成する前記ステップが、銅タングステン、アルミニウムから成る群から選ばれた導体材料を使用する、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、超小型電子部品構造体中の抵抗器に関する。より詳細には、本発明は、超小型電子部品構造体中の高性能抵抗器に関する。
【背景技術】
【０００２】
トランジスタ、コンデンサおよびダイオードのほかに、特に半導体構造を含む超小型電子部品構造体は、抵抗器を含むことが多い。超小型電子部品構造体中の抵抗器は、信号修正機能だけでなく抵抗負荷機能を含む機能に使用されることがある。
【０００３】
超小型電子回路の最近の進歩で、超小型電子回路の中に高電流密度抵抗器が必要になっている。抵抗器内の高電流密度は、一般に、１ミクロンの抵抗器幅当たり約０．５から約２．０ミリアンペアであると理解される（すなわち、幅は、コンタクトが作られている相対する端部を含む長さ方向に対して垂直な方向を意味する）。高電流密度抵抗器は、用途特定集積回路で使用されることが多い。高電流密度抵抗器はまた、電力回路を含む用途で使用されることもある。
【０００４】
超小型電子部品構造体中の高電流密度抵抗器の出現で、また、その高電流密度抵抗器を取り囲む構造の熱的および電気的不安定性に関する問題が生じた。そのような熱的または電気的不安定性は、高電流密度抵抗器を他の電気回路要素に接続する電気相互接続内の高電流密度に起因することがある。もしくは、限定しないが、そのような電気的不安定性は、高電流密度抵抗器内の熱放散に起因することがある。
【０００５】
高電流用途で使用することができる抵抗器は、超小型電子部品製造技術分野で知られている。
【０００６】
例えば、Ａｒｃｉｄｉａｃｏｎｏ他は、米国特許第４，２５１，３２６号および第４，４１０，８６７号で、抵抗器−コンデンサ回路網の抵抗器材料として窒化タンタルを使用することを教示している。
【０００７】
超小型電子部品製造技術が進歩し続け、さらに超小型電子部品構造体の寸法が減少し続けるにつれて、超小型電子部品構造体中に高電流密度抵抗器を製造することが、ますます重要になる。熱的および電気的に安定な高電流密度抵抗器および高電流密度抵抗器構造が望ましい。
【特許文献１】米国特許第４，２５１，３２６号
【特許文献２】米国特許第４，４１０，８６７号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、超小型電子部品構造体および超小型電子部品構造体を製造する方法を提供する。超小型電子部品構造体およびこれを製造する方法は、高電流密度抵抗器を含む。
【課題を解決するための手段】
【０００９】
本発明に従った超小型電子部品構造体は、基板の上に配置された抵抗器を含む。本超小型電子部品構造体はまた、この抵抗器に接続する導体接続層を含む。導体接続層の最大長さは、その導体接続層を構成している導体材料のエレクトロマイグレーションの発生を防止するように、Blech定数（Blech constant）を使用して決定されている。
【００１０】
本発明に従った超小型電子部品構造体を製造する方法は、基板の上に抵抗器を形成するステップを含む。本方法はまた、この抵抗器に接続する導体接続層を形成するステップを含む。導体接続層の最大長さは、その導体接続層を構成している導体材料のエレクトロマイグレーションの発生を防止するように、ブレック定数を使用して決定される。
【００１１】
本発明の目的、特徴および有利な点は、以下に示されるような好ましい実施形態の説明に関連して理解される。好ましい実施形態の説明は、この開示の重要な部分を形成する添付の図面に関連して理解される。
【発明を実施するための最良の形態】
【００１２】
本発明は、そしてまた抵抗器構造を含む超小型電子部品構造体（すなわち、一般に、半導体構造）を備え、以下で行われる説明に関連して理解される。この説明は、上で述べたように添付の図面に関連して理解される。図面は、説明の目的のためのものであり、したがって、図面は、必ずしも一定の拡大比で描かれていない。
【００１３】
図１から図１０は、本発明の実施形態に従った半導体構造の製造において進行する段階の結果を示す一連の模式的な断面図を示す。本発明のこの実施形態は、本発明の第１の実施形態を含む。
【００１４】
図１は、半導体基板１０を示す。分離領域１２が半導体基板１０の中に配置され、活性領域を分離している。トランジスタＴは、分離領域１２によって分離された活性領域の中に配置されている。キャップ層１８は、各トランジスタを覆い、またキャップ層１８は、分離領域１２の上に配置された抵抗器２０の基部の役割を担う。
【００１５】
上で示した半導体基板１０およびその他の構造に対しては、半導体製造技術分野で慣例的な材料および寸法を用いることができる。上で示した半導体基板１０およびその他の構造はまた、半導体製造技術分野で慣例的な方法を使用して形成することができる。
【００１６】
半導体基板１０は、半導体材料を含む。半導体材料の例には、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、炭化シリコン、炭化シリコン−ゲルマニウム合金、および化合物半導体材料があるが、これらには限定されない。化合物半導体材料には、ガリウム砒素、インジウム砒素およびインジウム燐の半導体材料があるが、これらに限定されるものではない。
【００１７】
半導体基板１０は、図１の模式的な断面図に全体的に図示されるようなバルク半導体材料を含んでもよい。もしくは、半導体基板１０は、セミコンダクタ−オン−インシュレータまたは複合結晶面基板を備えることができる。セミコンダクタ−オン−インシュレータ基板は、基部半導体基板、その上に配置された埋込み誘電体層、およびさらにその上に配置された表面半導体層を備える。複合結晶面基板は、異なる結晶面を有する複数の半導体領域を備える。セミコンダクタ−オン−インシュレータ基板および複合結晶面基板は、いくつかの方法のどれを使用して形成してもよい。限定しない例には、層転写方法、他の積層方法、および酸素打込みによる分離（ＳＩＭＯＸ）方法がある。
【００１８】
分離領域１２は、一般に誘電体分離材料を備える。誘電体分離材料は、いくつかの誘電体材料のどれでも備えることができる。誘電体材料の限定しない例には、シリコンの酸化物、窒化物および酸窒化物がある。他の元素の酸化物、窒化物および酸窒化物でもよい。また、前述の誘電体分離材料の積層物および複合物も考えられる。同様に、誘電体分離材料はまた、結晶材料または非結晶材料であってもよい。分離領域１２は、いくつかの方法のどれを使用して形成してもよい。熱またはプラズマによる酸化または窒化方法、化学気相成長法（原子層化学気相成長法を含む）および物理気相成長法（スパッタ方法を含む）があるが、これらに限定されるものではない。一般に、分離領域１２は、厚さ（すなわち、トレンチ深さ）が約２０００から約６０００オングストロームのシリコン酸化物誘電体材料を少なくとも部分的に備える。
【００１９】
トランジスタＴは、ゲート誘電体１４を備える。ゲート電極１６が、ゲート誘電体１４の上に配置されている。スペーサ層１５が、ゲート電極１６の側壁に隣接している。ソース／ドレイン領域１７が、半導体基板１０の中に配置され、ゲート電極１６の下に存在するチャネル領域で隔離されている。
【００２０】
トランジスタＴを構成する前述の構造の各々は、半導体製造技術分野で慣例的な材料および寸法を用いることができる。トランジスタＴを構成する前述の構造の各々は、半導体製造技術分野で慣例的な方法を使用して形成することができる。
【００２１】
ゲート誘電体１４には、一般に、真空中で測定された誘電率が約４から約２０である従来のゲート誘電体材料を用いることができる。これらのゲート誘電体材料の例には、酸化シリコン、窒化シリコンおよび酸窒化シリコンのゲート誘電体材料がある。ゲート誘電体１４はまた、一般に、同じく真空中で測定された誘電率が約２０から少なくとも約１００である、より高い誘電率のゲート誘電体材料を含んでもよい。これらのゲート誘電体材料の例には、酸化ハフニウム、珪酸ハフニウム、酸化チタン、酸化ランタン、チタン酸バリウム−ストロンチウム（ＢＳＴ）、およびジルコン酸チタン酸鉛（ＰＺＴ）がある。ゲート誘電体１４は、半導体製造技術分野で慣例的な方法を使用して形成することができる。例として、熱またはプラズマによる酸化または窒化方法、化学気相成長法および物理気相成長法がある。一般に、ゲート誘電体１４は、厚さが約１５から約５０オングストロームの熱酸化シリコン・ゲート誘電体材料を含む。
【００２２】
ゲート電極１６は、同様に、半導体製造技術分野で慣例的なゲート電極材料を含むことができる。限定しないが、特定の金属、金属合金、金属窒化物、および金属シリサイドがある。また限定しないが、ドープド・ポリシリコンおよびポリサイドのゲート電極材料がある。ゲート電極材料は、それらの構成材料に適切な方法を使用して堆積することができる。限定しない例には、メッキ法、化学気相成長法、および物理気相成長スパッタ法がある。一般に、ゲート電極１６は、厚さが約２０００から約５０００オングストロームの金属ゲート材料、ポリサイド・ゲート材料、またはポリシリコン・ゲート材料を含む。
【００２３】
スペーサ層１５（断面図では複数の層として示されているが、実際には、平面図でゲート電極１６を完全に取り囲むただ１つの層である）は、一般に、誘電体スペーサ材料を含むが、導体スペーサ材料も知られている。誘電体スペーサ材料は、分離領域１２と同じ材料を含むことができる。導体スペーサ材料は、ゲート電極１６と同じ材料を使用することができる。一般に、スペーサ１５は、少なくとも部分的に誘電体スペーサ材料を含む。スペーサ１５は、その他の点では半導体製造技術分野で一般に慣例的な一面被覆層堆積−異方性エッチバック法を使用して形成される。
【００２４】
ソース／ドレイン領域１７は、トランジスタＴの所望の極性に適した極性のドーパントを含む。一般に、ソース／ドレイン領域１７は、２ステップ・イオン打込みプロセスを使用して形成される。２ステップ・イオン打込みプロセスのうちの第１のステップは、スペーサ１５の無いときにゲート１６をマスクとして使用して、半導体基板１０の中に延長領域を形成する。２ステップ・イオン打込みプロセスのうちの第２のステップは、ゲート電極１６およびスペーサ１５をマスクとして使用して、延長領域を含むソース／ドレイン領域１７の接続領域部を形成する。一般に、延長領域のドーパント濃度は、約１ｅ１５から約１ｅ１６ドーパント原子／立方センチメートルであり、接続領域のドーパント濃度は、約１ｅ１８から約１ｅ２１ドーパント原子／立方センチメートルである。
【００２５】
キャップ層１８は、一般に、誘電体キャップ材料を含む。誘電体キャップ材料は、分離領域１２と同じグループの材料から選ぶことができる。誘電体キャップ材料は、また、分離領域１２に関して上で開示されたのと同じ方法を使用して堆積することができる。一般に、キャップ層１８の厚さは、約２００から約７００オングストロームである。
【００２６】
抵抗器２０は、抵抗材料を含むが、抵抗器２０は必ずしも本発明に従った抵抗器として意図されていない。一般に、抵抗器２０は、ポリシリコン抵抗材料などの普通の従来抵抗材料を含むことができる普通比較的低抵抗の抵抗器である。一般に、抵抗器２０の厚さは、約２００から約２０００オングストロームである。
【００２７】
図２は、図１の半導体構造の上に配置されたパッシベーション層２２を示す。パッシベーション層２２は、いくつかのパッシベーション材料のどれでも備えることができる。パッシベーション材料は、分離領域１２と同じグループの誘電体材料から選ぶことができる。パッシベーション層２２は、分離領域１２を形成するために使用されるのと同じグループの方法を使用して形成することができる。一般に、パッシベーション層２２は、厚さが約５０００から約８０００オングストロームのシリコン酸化物材料を少なくとも部分的に含む。
【００２８】
図３は、第１に、図２の模式的な断面図に示されたパッシベーション層２２中の一連の接続ビアの中に配置された一連の接続スタッド２４を示し、このようにして、パッシベーション層２２’が形成されている。
【００２９】
図２に示された模式的な断面図を有する半導体構造から図３の模式的な断面図に示された半導体構造を得るために、パッシベーション層２２は、最初に、パッシベーション層２２’を形成するようにパターン形成される。その他の点では半導体製造技術分野で一般に慣例的なフォトリソグラフィ・マスキング方法およびエッチング方法を使用して、パッシベーション層２２にパターンが形成されて、パッシベーション層２２’が形成される。エッチング方法に関して、ウェット化学エッチング方法およびドライ・エッチング方法がある。ドライ・エッチング方法はパッシベーション層２２’に対してほぼ垂直な側壁を実現するので、ドライ・エッチング方法の方がだいたい一般的である。特定のウェット化学エッチング方法は除外されない。
【００３０】
パッシベーション層２２’を生じるようにパッシベーション層２２をパターン形成した後で、次に、接続スタッド２４が接続ビアに配置される。接続スタッド２４は、いくつかの導体材料のどれでも備えることができる。限定しないが、金属、金属合金、ドープド・ポリシリコンおよびポリサイドの接続スタッド材料がある。具体的な金属には、タングステン、銅、およびアルミニウムの金属があるが、前記の選択は本発明を限定しない。タングステン金属は特に、接続スタッド材料として一般的である。接続スタッド２４は、半導体製造技術分野で慣例的な方法を使用して形成することができる。限定しないが、メッキ法、化学気相成長法および物理気相成長法がある。
【００３１】
図３は、パッシベーション層２６を示す。パッシベーション層２６は、パッシベーション層２２を形成するために使用される通常の材料並びに方法を用いて形成することができる。すなわちパッシベーション層２６は、シリコンの酸化物、窒化物および酸窒化物並びにそれらの複合物および積層物を含んでもよい。他の元素の酸化物、窒化物および酸窒化物でもよい。一般に、パッシベーション層２６の厚さは、約２０００から約４０００オングストロームである。
【００３２】
図４は、第１に、パッシベーション層２６をパターン形成してパッシベーション層２６’を形成した結果を示す。パッシベーション層２６’の中に相互接続層２８が配置されている。半導体製造技術分野で慣例的なフォトリソグラフィ方法およびエッチング方法を使用して、パッシベーション層２６’を形成するようにパッシベーション層２６にパターンを形成することができる。相互接続層２８は、一般に、接続スタッド２４を形成するために使用されるのと同じ材料を用いることができるが、ただ異なることは、タングステンは一般的な接続スタッド材料であるが、一般に相互接続材料として使用されないことである。一般に、パッシベーション層２６’の厚さは、約２０００から約４０００オングストロームである。
【００３３】
図４は、パッシベーション層２６”の上に配置された抵抗器３０および３０’を示す。パッシベーション層２６”は、２６’と同様な材料で構成されている。抵抗器３０および３０’は、高電流密度を担うのに適したいくつかの抵抗器材料のどれでも備えることができる。そのような抵抗器材料の例には、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、および窒化タングステンの抵抗材料がある。一般に、抵抗器３０および３０’の厚さは約２００から約８００オングストロームであり、ビア間の線幅は約０．５から約５０ミクロンであり、横方向（すなわち、面に入り面から出る）の線幅は約０．５から約５０ミクロンである。抵抗器３０および３０’は、いくつかの方法のどれでも使用して形成することができる。例として、メッキ法、化学気相成長法（原子層化学気相成長法を含む）および物理気相成長法（スパッタ法を含む）がある。一般に、抵抗器３０および３０’は、上の抵抗材料のグループから選ばれた窒化物抵抗材料を備える。
【００３４】
図５は、図４の半導体構造の上に配置されたパッシベーション層３２を示す。パッシベーション層３２は、パッシベーション層２２’および２６’を形成するために使用される材料および方法と類似の、同等の、または同一のパッシベーション材料を備え、方法を使用して形成することができる。一般に、パッシベーション層３２の厚さは、約４０００から約７０００オングストロームである。
【００３５】
図６は、パッシベーション層３２’中に配置されたデュアル・ダマシン開口３３を示す。デュアル・ダマシン開口３３は、半導体製造技術分野で慣例的な方法を使用して形成することができる。一般に、デュアル・ダマシン開口３３は、導体スタッド層と隣接導体相互接続層の両方を収容するように意図されている。したがって、デュアル・ダマシン開口３３は、上部のトレンチ部に接続された下部のビア部を備える。また、図６に、１つの抵抗器３０の中心部を露出させる（かつ、以下の開示に従って、ヒート・シンク層の抵抗器への接続に対応するように意図された）シングル・ダマシン開口３３’が示されている。デュアル・ダマシン開口３３およびシングル・ダマシン開口３３’は、半導体製造技術分野で慣例的な方法を使用して形成することができる。これらの方法の選択肢には、最初にビアを次にトレンチを形成すること、並びに最初にトレンチを次にビアを形成することがあることがある。
【００３６】
図７は、図６に示されたデュアル・ダマシン開口３３を埋めるように配置されたスタッド／相互接続層３４を示す。スタッド／相互接続層３４（および、本実施形態および他の実施形態での追加のスタッド／相互接続層）は、抵抗器３０に対する導体接続層として接続する。また、図７は、シングル・ダマシン開口３３’内に配置されたヒート・シンク層３４’を示す。スタッド／相互接続層３４およびヒート・シンク層３４’は、導体材料を含む。適切な導体材料の例には、銅導体材料、アルミニウム導体材料およびタングステン導体材料がある。スタッド／相互接続層３４およびヒート・シンク層３４’は、一般に、一面被覆層堆積および続く平坦化方法を使用して形成され、この方法で、デュアル・ダマシン開口３３内に配置されたスタッド／相互接続層３４およびシングル・ダマシン開口３３’内に配置されたヒート・シンク層３４’が実現される。
【００３７】
本実施形態において、電流がスタッド／相互接続層３４および続いて抵抗器３０を流れるとき、Blech効果（すなわち、エレクトロマイグレーション阻止のためのショート・レングス（short length）効果）の有利点を利用することができるように、デュアル・ダマシン開口３３（および、結果として得られたスタッド／相互接続層３４）の寸法は選ばれる。Blech効果は、特定の導体材料のBlech定数Ｃに関連して決まる（すなわち、Blech定数Ｃは、それより下ではエレクトロマイグレーションが起きない導体材料固有の定数である）。エレクトロマイグレーションを阻止する目的でブレック定数Ｃを利用するために、Ｊ×Ｌの積が決定される。ここで、Ｊは対象の導体材料を流れる電流密度に等しく、Ｌは対象の導体材料の配線長に等しい。Ｊ×Ｌの積が対象の材料のBlech定数Ｃを超えるとき、導体材料のエレクトロマイグレーションが起こる。銅の場合、Blech定数Ｃは、一般に、約３００ｍＡ／μｍである。Blech定数は、材料特性（導体自体と周囲絶縁体の両方）で変化する。
【００３８】
したがって、本実施形態に関連して、スタッド／相互接続層３４にBlech効果（すなわち、エレクトロマイグレーション効果）を活用するために、スタッド部（または、スタッド部の集合体）が約１５ｍＡ／μｍ２の電流輸送能力（または、要求量）を有するとき、図７に示すようなスタッド／相互接続層３４内のスタッド長Ｌは、好ましくは、約２０ミクロン未満の範囲である。スタッド／相互接続層３４の上部の相互接続部（すなわち、第２のスタッド／相互接続層）は、一般に、スタッド部に比べてより大きな平面図面積を有し、したがって、本実施形態の電流密度制約によって必ずしも制限されないだろう。
【００３９】
また、本実施形態において、ヒート・シンク層３４’は、抵抗器３０の過熱を緩和して抵抗器３０の一様でより低い温度プロファイルを実現するためのものである。一般に、一様でより低い温度プロファイルは、抵抗器３０に安定した抵抗を与えるのを助ける。また、一様でより低い温度プロファイルは、スタッド／相互接続層３４により高い電流輸送能力を与えるのを助ける。例えば、銅を含むスタッド／相互接続層３４の場合、スタッド／相互接続層の最大規格化電流密度は、約９０℃から約１１０℃への温度上昇のために約４分の１に減少する。
【００４０】
図８は、図７の半導体構造のさらなる処理の結果を示す模式的な断面図を示す。
【００４１】
図８は、パッシベーション層３２’の上に配置されたパッシベーション層３６’を示す。図８はまた、スタッド／相互接続層３４に接続して配置されたスタッド／相互接続層３８を示す。
【００４２】
パッシベーション層３６’は、下にあるパッシベーション層３２’、２６’および２２’に関連して使用された材料、寸法および方法と類似の、或いは同等のものを使用して形成することができる。同様に、スタッド／相互接続層３８はまた、スタッド／相互接続層３４に関連して使用された材料、寸法および方法と類似の、或いは同等のものを使用して形成することができる。
【００４３】
図９は、図８に示された模式的な断面図を有する半導体構造のさらなる処理の結果を示す模式的な断面図を示す。
【００４４】
図９は、パッシベーション層３６’の上に配置されたパッシベーション層４０’を示す。図９はまた、スタッド／相互接続層３８に接続して配置されたスタッド／相互接続層４２を示す。
【００４５】
パッシベーション層４０’は、下にあるパッシベーション層３６’、３２’、２６’および２２’に関連して使用された材料、寸法および方法と類似の、或いは同等のものを使用して形成することができる。同様に、スタッド／相互接続層４２はまた、スタッド／相互接続層３８および３４に関連して使用された材料、寸法および方法と類似の、或いは同等のものを使用して形成することができる。
【００４６】
図１０は、図９の半導体構造のさらなる処理の結果を示す模式的な断面図を示す。
【００４７】
図１０は、パッシベーション層４０’の上に配置されたパッシベーション層４４’を示す。図１０はまた、スタッド／相互接続層４２に接続して配置されたスタッド／相互接続層４６を示す。
【００４８】
パッシベーション層４４’は、下にあるパッシベーション層４０’、３６’、３２’、２６’および２２’に関連して使用された材料、寸法および方法と類似の、或いは同等のものを使用して形成することができる。同様に、スタッド／相互接続層４６はまた、スタッド／相互接続層４２、３８および３４に関連して使用された材料、寸法および方法と類似の、或いは同等のものを使用して形成することができる。
【００４９】
本実施形態に関連して、また、スタッド／相互接続層３４と同様に、スタッド／相互接続層３８、４２および４６の各々は、抵抗器３０に電力が供給されたときスタッド／相互接続層４６、４２および３８でのBlech効果（すなわち、エレクトロマイグレーション効果）の発生を防止するように、大きさが設計される。その上、本実施形態に関連して、スタッド／相互接続層４６、４２、３８および３４は、より上の配線レベル（一般により大きく、かつ約０．３から約１ミクロンの線幅を有している）に達するまで電流の流れが縦方向だけであるように、縦方向に一直線に並べられているのが好ましい。スタッド／相互接続層４６、４２、３８および３４のこの縦方向整列はまた、抵抗器３０からの熱放散向上を可能にする。
【００５０】
図１０は、本発明の実施形態に従った半導体構造の模式的な断面図を示す。半導体構造は、半導体基板１０を含む基板の上に配置された抵抗器３０を備える。抵抗器３０は、高電流密度抵抗器であることが好ましい。抵抗器３０の両端は、スタッド／相互配線層３４、３８、４２および４６を使用して他の電気回路要素に接続されている。スタッド／相互接続層３４、３８、４２、４６は、縦方向に一直線に並べられて、縦方向電流経路を実現するのが好ましい。スタッド／相互接続層３４、３８、４２、４６はまた、抵抗器が回路内で使用されたときBlech効果（すなわち、エレクトロマイグレーション効果）を活用するように、寸法が設計されている。スタッド／相互接続層３４、３８、４２、４６の縦方向整列はまた、半導体構造中の熱放散向上を可能にする。
【００５１】
実施形態はまた、高電流密度抵抗器３０に接続して配置されたヒート・シンク層３４’を示す。ヒート・シンク層３４’はまた、高電流密度抵抗器３０内の熱放散を行うのを助ける。
【００５２】
図１１は、本発明の他の実施形態に従った半導体構造を示す模式的な断面図を示す。この本発明の他の実施形態は、本発明の第２の実施形態を備える。
【００５３】
図１１は、図１０の半導体構造に非常に類似した半導体構造の模式的な断面図を示すが、抵抗器３０は、パッシベーション層２６’の上ではなくパッシベーション層２６’の下に配置されている。抵抗器３０への接続は、直接スタッド／相互接続層３４を通してではなく、相互接続層２８を通して行われ、この相互接続層２８が次にはスタッド／相互接続層３４に接続している。したがって、図１１に示す半導体構造は、図１０に示される半導体構造と異なったように機能する。
【００５４】
本発明の好ましい実施形態は、本発明を限定するものではなく、例示するものである。本発明に従って、さらに添付の特許請求の範囲に従って超小型電子部品構造体を依然として実現しながら、本発明の好ましい実施形態に従った超小型電子部品構造体の方法、材料、構造および寸法に修正および変更を加えることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に従った半導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図２】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図３】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図４】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図５】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図６】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図７】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図８】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図９】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図１０】本発明の実施形態に従った導体構造の製造において進行する段階の結果を示す模式的な断面図である。
【図１１】本発明の他の実施形態に従った半導体構造を示す模式的な断面図である。
【符号の説明】
【００５６】
１０  半導体基板
１２  分離領域
１４  ゲ―ト誘電体
１５  スペーサ層
１６  ゲート電極
１７  ソ―ス／ドレイン領域
１８  キャップ層
２０  抵抗器
３０  抵抗器
３０’  抵抗器
２２  パッシベーション層
２２’  パッシベーション層
２６’  パッシベーション層
３２’  パッシベーション層
３６’  パッシベーション層
４０’  パッシベーション層
４４’  パッシベーション層
２４  接続スタッド
２６  パッシベーション層
２８  相互接続層
３２  パッシベーション層
３３  デュアル・ダマシン開口
３３’  デュアル・ダマシン開口
３４  スタッド／相互接続層
３８  スタッド／相互接続層
４２  スタッド／相互接続層
３４’  ヒート・シンク層
４６  スタッド／相互接続層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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