(57)【要約】【課題】比較入力信号の変化の傾きが小さな場合であっても、発振などせず安定した波形を出力し、比較入力信号の増減の方向に係わらず一定の閾値で比較入力信号の大小判定を行なうコンパレータ回路を提供する。【解決手段】コンパレータ回路１００は、比較入力信号ＩＮおよび参照入力信号ＲＥＦの電位差に応じて充放電される容量素子４と、その電圧が閾値電圧Ｖｔｈ以上の場合にはハイレベルを出力し、閾値電圧Ｖｔｈ未満の場合にはローレベルを出力するアナログバッファ部５と、アナログバッファ部５の立ち上がりおよび立ち下がりエッジを検出してアップ信号ＵＰおよびダウン信号ＤＯＷＮを出力するエッジ検出部７と、アップ信号ＵＰに応じて容量部を充電し、ダウン信号ＤＯＷＮに応じて容量部を放電するチャージポンプ部８とを備えている。【選択図】図２
2007174598.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を互いに比較する比較部と、
前記比較部からの出力信号に応じて積分する積分部と、
前記積分部からの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出する閾値検出部と、
前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減する積分加速部と、
を備えることを特徴とするコンパレータ回路。
【請求項２】
請求項１のコンパレータ回路であって、
前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、
前記積分加速部は、前記閾値検出部の出力に応じて、前記容量部に対する充放電を行なうチャージポンプ部を含む、
ことを特徴とするコンパレータ回路。
【請求項３】
請求項１のコンパレータ回路であって、
前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、
前記積分加速部は、前記閾値検出部の出力に応じて、前記比較部の出力信号の信号強度を増加する比較出力信号増加部を含む、
ことを特徴とするコンパレータ回路。
【請求項４】
請求項２または請求項３のコンパレータ回路であって、
前記比較部と前記容量部との間に設けられ、前記容量部に対する充放電電流を制限する電流制限部
をさらに備えることを特徴とするコンパレータ回路。
【請求項５】
請求項４のコンパレータ回路であって、
前記電流制限部は、前記比較部の出力信号に応じて、充電と放電とが切り換わる定電流発生部を含むことを特徴とするコンパレータ回路。
【請求項６】
請求項４のコンパレータ回路であって、
前記電流制限部は、前記比較部と前記容量部との間に設けられる抵抗素子を含むことを特徴とするコンパレータ回路。
【請求項７】
請求項１のコンパレータ回路であって、
前記閾値検出部は、入力が前記積分部に接続されるインバータを含み、
前記インバータは、
前記インバータを介して電源電位から接地電位に至る経路に設けられ、貫通電流を制限する貫通電流制限部を有する
ことを特徴とするコンパレータ回路。
【請求項８】
請求項１のコンパレータ回路であって、
少なくとも閾値検出部における出力の活性期間だけ、自身の出力を遅延させる遅延出力部をさらに備えることを特徴とするコンパレータ回路。
【請求項９】
請求項１のコンパレータ回路であって、前記閾値検出部の出力は、活性期間が所定幅のパルス信号であることを特徴とするコンパレータ回路。
【請求項１０】
入力信号を互いに比較するステップと、
前記比較するステップの結果に応じて、積分するステップと、
前記積分するステップからの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出するステップと、
前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減するステップと、
を備えることを特徴とするコンパレータ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンパレータ回路に関し、特に、単調に増減する比較入力信号と、参照入力信号との電圧レベルの大小を判定するコンパレータ回路に関する。
【背景技術】
【０００２】
アナログ回路などの特性を、温度などの外部要因に応じて補正する特性補正回路の一例として、傾きが異なり、閾値で交わる２つの一次係数を用いる一次特性補正回路が挙げられる。図１６に示される特性補正回路１１０は、温度検出値である比較入力信号ＩＮと、予め設定された参照入力信号ＲＥＦとを比較するコンパレータ回路１００、コンパレータ回路１００の比較結果に応じて、第１補正係数１１１および第２補正係数１１２のうち一つを選択し補正値を演算する係数選択演算部１１３、および、補正値に応じてアナログ回路１２０の特性を補正する補正部１１４を備えている。アナログ回路１２０の特性の補正に当り、それぞれの補正係数１１１，１１２は、コンパレータ回路１００において、比較入力信号ＩＮの電圧レベルと、参照入力信号ＲＥＦの電圧レベルとが一致する際に切り換えられることになる。
【０００３】
このような特性補正回路１１０では、周囲環境や回路自体などの温度のように緩やかに変動する事象に応じて、特性を補正する場合が多い。温度に対する補正を行う特性補正回路１１０のコンパレータ回路１００では、比較入力信号ＩＮが閾値近傍で緩やかに変動するため、ノイズなどの微小な検知出力が増幅され、発振波形として出力される。このようにコンパレータ回路１００から発振波形が出力されると、係数選択演算部１１３や補正部１１４が高速な変化に追従できず、正常に特性補正できなくなるため、アナログ回路から異常電圧が出力されるおそれが生じ問題である。
【０００４】
このような問題に対し、閾値近傍におけるコンパレータ回路１００の発振波形の出力を抑制するために、ヒステリシス特性を有するコンパレータ回路１００が用いられる場合がある。ヒステリシス特性を有するコンパレータ回路１００では、外部要因の検出値が上方に変化する場合と、下方に変化する場合とで閾値が異なる。このため、ノイズなどの微小な電圧の変動を受けにくくなり、コンパレータ回路１００の発振波形の出力を抑制することが可能ではある。
【０００５】
なお、コンパレータ回路に関連して、特許文献１および特許文献２の技術が開示されている。
【特許文献１】特開昭６０−１８６７６４
【特許文献２】特開２００１−３４３６６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特性補正回路１１０においてヒステリシス特性を有するコンパレータ回路１００を用いると、比較入力信号の増減の方向により、補正係数１１１，１１２を切り換える閾値が変動することとなる。すなわち、外部要因の検出値が上方に変化する場合および下方に変化する場合のうち少なくともいずれかの場合において、補正係数の変化が不連続になり、ひいては、アナログ回路の出力特性の歪みを招来することとなり問題である。
【０００７】
本発明は前記背景技術の課題に鑑みてなされたものであって、比較入力信号の変化の傾きが小さな場合であっても、発振などせず安定した波形を出力し、比較入力信号の増減の方向に係わらず一定の閾値で比較入力信号の大小判定を行なうコンパレータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
その解決手段は、入力信号を互いに比較する比較部と、前記比較部からの出力信号に応じて積分する積分部と、前記積分部からの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出する閾値検出部と、前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減する積分加速部と、を備えることを特徴とするコンパレータ回路である。
【０００９】
また、他の解決手段は、入力信号を互いに比較するステップと、前記比較するステップの結果に応じて、積分するステップと、前記積分するステップからの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出するステップと、前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減するステップと、を備えることを特徴とするコンパレータ回路の制御方法である。
【００１０】
本発明のコンパレータ回路およびその制御方法では、比較部の出力信号に応じて積分する積分部は、積分加速部により、積分値の増減の傾きが大きくなる方向にさらに積分値が増減される。このため、比較される入力信号が一致した後の、積分値の変化が急峻となり、発振波形が発生する前に出力が速やかに変化することとなる。また、入力信号が増加する場合および減少する場合のいずれも、出力が反転する際の閾値が同一となる。従って、発振波形の発生を防止し、しかも、入力信号の増減の方向に係わらず、出力が反転する際の閾値が同一であるコンパレータ回路となし得る。すなわち、本発明のコンパレータ回路では、比較部にヒステリシス特性を持たせなくとも、発振を防止することができる。
【発明の効果】
【００１１】
本発明を適用することにより、比較入力信号の変化の傾きが小さな場合であっても、発振などせず安定した波形を出力し、比較入力信号の増減の方向に係わらず一定の閾値で比較入力信号の大小判定を行なうコンパレータ回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明にかかるコンパレータ回路の原理を示す原理図である。
コンパレータ回路２００は、比較部２０１と、積分部２０２と、閾値検出部２０４と、積分加速部２０３とを備えている。
【００１３】
比較部２０１では、第１入力信号および第２入力信号の電圧レベルが互いに比較され、差分に応じた出力信号が出力される。積分部２０２では、比較部２０１の出力信号に応じて積分され、その積分値が出力される。閾値検出部２０４では、この積分値が予め設定される閾値を越えることが検出され、その検出に応じて出力信号が出力される。閾値検出部２０４では、さらに、積分値の変化方向（増加方向もしくは減少方向）が検出され、その検出結果が積分加速部２０３に出力される。積分加速部２０３では、閾値検出部２０４における積分値が閾値を越えることの検出結果に応じて、積分値の変化方向と同じ向きに積分値が増減される。
【００１４】
これにより、閾値を越えた後の積分値が急峻となるため、発振波形が発生する前に、速やかに出力が反転することとなる。また、一方の入力信号が他方の入力信号に対して相対的に増加する場合および減少する場合のいずれも、出力が反転する際の閾値が同一となる。従って、発振波形の発生を防止し、しかも、入力信号の増減の方向に係わらず、出力が反転する際の閾値が同一であるコンパレータ回路２００となし得る。すなわち、本発明のコンパレータ回路２００では、比較部にヒステリシス特性を持たせなくとも、発振を防止することができる。
【００１５】
比較部２０１は、入力信号を互いに比較するものであればよく、上述した説明の例のように電圧レベルを比較するもの、あるいは、電流値や位相差を比較するものであってもよい。また、上述の説明では、比較部２０１について２つの入力信号（第１および第２入力信号）を比較する例を示したが、複数の入力信号（例えば、第１、第２および第３入力信号）を互いに比較するものであってもよい。
【００１６】
積分部２０２は、比較部２０１の出力に応じて積分できればよく、例えば、具体的には、容量素子が挙げられる。この場合には、例えば、比較部２０１では、積分部２０２に対する充放電のための電流が発生される。
【００１７】
積分加速部２０３は、閾値検出部２０４の検出結果に応じて、積分値の変化方向と同じ向きに積分値を増減できればよく、例えば、積分部２０２が容量素子で構成される場合には、チャージポンプであってもよいし、図１中破線で示すように比較部の出力電流を入力とし、その電流値を可変に制御して、蓄電される電荷の量を増減する手段であってもよい。
【００１８】
なお、上述した説明では、ハードウェアで積分部２０２、積分加速部２０３および閾値検出部２０４を構成した場合について説明したが、これらをソフトウェアで実現する場合にも本発明は適用できる。具体的には、比較部２０１からの出力値を出力デジタル値とし、出力デジタル値を加減算するレジスタで積分部２０２を構成し、閾値との比較演算および出力デジタル値の変化方向検出演算で閾値検出部２０４を構成し、積分値に対し閾値検出部２０４の出力をさらに加減算する演算で積分加速部２０３を構成する場合にも本発明は適用できる。
【００１９】
以下、本発明の実施にかかるコンパレータ回路について具体化した実施形態を図２〜図１５を参照しつつ詳細に説明する。
【００２０】
コンパレータ回路１００は、図１６の補正回路１１０の入力に接続される。コンパレータ回路１００では、反転端子には予め設定される参照入力信号ＲＥＦが入力され、非反転端子には温度検知信号である比較入力信号ＩＮが入力されている。
【００２１】
図２は、第１実施形態にかかるコンパレータ回路１００の構成を示すブロック図である。コンパレータ回路１００は、比較部１と、定電流発生部２と、抵抗素子３と、容量素子４と、アナログバッファ部５と、遅延出力部６と、エッジ検出部７と、チャージポンプ部８とを備えている。
【００２２】
比較部１は、比較入力信号ＩＮおよび参照入力信号ＲＥＦを入力とし、検出信号Ｘにその比較結果を出力する。定電流発生部２は、検出信号Ｘを入力とし、検出信号Ｘに応じた方向の定電流を第１中間点Ａに出力する。容量素子４には、抵抗素子３を介して定電流発生部２から電荷が充放電されると共に、チャージポンプ部８からも電荷が充放電される。アナログバッファ部５は、第２中間点Ｂの電位に応じて、デジタル出力信号Ｃを遅延出力部６およびエッジ検出部７に出力する。エッジ検出部７は、デジタル出力信号Ｃの立ち上がりエッジおよび立ち下がりエッジを検出し、その検出結果に応じて、アップ信号ＵＰおよびダウン信号ＤＯＷＮをチャージポンプ部８に出力する。
【００２３】
図３は、比較部１の具体例を示す回路図である。比較部１では、非反転端子に比較入力信号ＩＮが入力され、反転端子に参照入力信号ＲＥＦが入力される。参照入力信号ＲＥＦと比較入力信号ＩＮとの電位差に応じた検出信号Ｘが出力される。また、このほか、パワーサプライ信号ＰＳ，ＸＰＳと、バイアス信号ＣＭが入力されている。パワーサプライ信号ＰＳ，ＸＰＳは、比較部１の出力制御を行う信号である。ここで、パワーサプライ信号ＸＰＳは、パワーサプライ信号ＰＳの論理反転信号であり、パワーサプライ信号ＰＳと共に変化する。パワーサプライ信号ＰＳ（ＸＰＳ）が、ハイレベル（ローレベル）で比較部１の検出信号Ｘが有効となり、ローレベル（ハイレベル）で比較部１の検出信号Ｘがハイインピーダンスとなる。また、バイアス信号ＣＭは、図示しない定電流源に接続され、バイアス電流を比較部１に供給する。
【００２４】
比較部１は、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１６と、Ｎ型ＭＯＳトランジスタＮ１１〜Ｎ１４とを備えている。
このうちＰ型ＭＯＳトランジスタＰ１１、Ｎ型ＭＯＳトランジスタＮ１３は、パワーサプライ信号ＰＳ，ＸＰＳに応じて、検出信号Ｘを制御するためのトランジスタである。Ｐ型ＭＯＳトランジスタＰ１２，Ｐ１３は、バイアス信号ＣＭに応じて後述のカレントミラー型差動増幅器にバイアス電流を供給するトランジスタである。また、Ｐ型ＭＯＳトランジスタＰ１４およびＮ型ＭＯＳトランジスタＮ１４は出力バッファ動作を行なうトランジスタである。
【００２５】
また、Ｐ型ＭＯＳトランジスタＰ１５，Ｐ１６、Ｎ型ＭＯＳトランジスタＮ１１，Ｎ１２はカレントミラー型差動増幅器を構成し、比較入力信号ＩＮおよび参照入力信号ＲＥＦに応じた電位を中間点Ｘ１に発生する。すなわち、飽和領域で動作する場合、参照入力信号ＲＥＦの電位＜＜比較入力信号ＩＮの電位の場合には、中間点Ｘ１はローレベルになり、参照入力信号ＲＥＦの電位＞＞比較入力信号ＩＮの電位の場合には、中間点Ｘ１はハイレベルとなる。さらに、中間点Ｘ１の電位はＮ型ＭＯＳトランジスタＮ１４のゲートに印加されている。従って、参照入力信号ＲＥＦの電位＜＜比較入力信号ＩＮの電位の場合には、検出信号Ｘは、ハイレベルとなり、参照入力信号ＲＥＦの電位＞＞比較入力信号ＩＮの電位の場合には、検出信号Ｘはローレベルとなる。
参照入力信号ＲＥＦと比較入力信号ＩＮとの電位差が小さく、線形領域で動作する場合、参照入力信号ＲＥＦと比較入力信号ＩＮとの電位差に応じたレベルが、検出信号Ｘに出力される。
【００２６】
図４は、定電流発生部２の具体例を示す回路図である。定電流発生部２では、比較部１からの検出信号Ｘに応じた方向の定電流が、第１中間点Ａから出力される。定電流発生部２は、Ｐ型ＭＯＳトランジスタＰ２１〜Ｐ２５と、Ｎ型ＭＯＳトランジスタＮ２１〜Ｎ２５とを備えている。
このうち、Ｐ型ＭＯＳトランジスタＰ２１およびＮ型ＭＯＳトランジスタＮ２１，Ｎ２５は、パワーサプライ信号ＰＳ，ＸＰＳに応じて、第１中間点Ａを制御するためのトランジスタである。Ｐ型ＭＯＳトランジスタＰ２２は、バイアス信号ＣＭ２に応じて後述のカレントミラー型定電流回路にバイアス電流を供給するトランジスタである。また、Ｐ型ＭＯＳトランジスタＰ２５およびＮ型ＭＯＳトランジスタＮ２３は電流の出力制御を行なうトランジスタである。
【００２７】
Ｐ型ＭＯＳトランジスタＰ２２〜Ｐ２４およびＮ型ＭＯＳトランジスタＮ２２,Ｎ２４はカレントミラー型定電流回路を構成している。Ｐ型ＭＯＳトランジスタＰ２５が導通する場合、Ｐ型ＭＯＳトランジスタＰ２２およびＰ２４によりカレントミラーが構成されるため、これらを流れる電流は等しくなる。また、Ｎ型ＭＯＳトランジスタＮ２３が導通する場合、Ｎ型ＭＯＳトランジスタＮ２２およびＮ２４によりカレントミラーが構成されるため、これらを流れる電流は等しくなる。また、Ｐ型ＭＯＳトランジスタＰ２３およびＮ型ＭＯＳトランジスタＮ２２は直列に接続されているため、これらを流れる電流は等しくなる。従って、検出信号Ｘがローレベルの場合にはＰ型ＭＯＳトランジスタＰ２４，Ｐ２５を介して、容量素子４への充電電流が流れ、検出信号Ｘがハイレベルの場合には、Ｎ型ＭＯＳトランジスタＮ２３，Ｎ２４を介して、容量素子４からの、充電電流と同じ電流値の放電電流が流れる。すなわち、定電流発生部２では、比較部１の検出信号Ｘに応じて、同じ電流値による充電と放電とが切り換わることとなる。
【００２８】
図５は、アナログバッファ部５の具体例を示す回路図である。アナログバッファ部５は、第２中間点Ｂのアナログ電圧を入力とし、閾値電圧を境界としたハイレベルまたはローレベルをデジタル出力信号Ｃに出力する。
アナログバッファ部５は、Ｐ型ＭＯＳトランジスタＰ５１〜Ｐ５３と、Ｎ型ＭＯＳトランジスタＮ５１〜Ｎ５３とを備えている。このうちＰ型ＭＯＳトランジスタＰ５１，Ｐ５２と、Ｎ型ＭＯＳトランジスタＮ５１，Ｎ５２とはインバータを構成している。このインバータでは、Ｐ型およびＮ型トランジスタが、それぞれ２段で構成されているため、１段で構成されている場合に比して、コンダクタンスが小さくなっている。これにより、第２中間点Ｂの電位が閾値付近の場合に流れる貫通電流の大きさを抑制することができ、ひいては低消費電力化を図ることができる。
【００２９】
なお、アナログバッファ部５は、図６に示すアナログバッファ部５Ａにすることもできる。アナログバッファ部５Ａは、Ｐ型ＭＯＳトランジスタＰ５１およびＮ型ＭＯＳトランジスタＮ５２に代わり、抵抗Ｒを備えている。この抵抗Ｒにより、アナログバッファ部５と同様に、第２中間点Ｂの電位が閾値付近の場合に流れる貫通電流の大きさを抑制することができ、ひいては低消費電力化を図ることができる。
【００３０】
図７は、遅延出力部６およびエッジ検出部７の具体例を示す回路図である。エッジ検出部７は、デジタル出力信号Ｃを入力とし、立ち上がりエッジを検知すると、所定幅のアップ信号ＵＰを出力し、立下りエッジを検知すると、所定幅のダウン信号ＤＯＷＮを出力する。また、遅延出力部６では、アップ信号ＵＰおよびダウン信号ＤＯＷＮの非活性化後、遅延時間ｔｄ１だけ遅延されて出力信号ＯＵＴが出力される。
【００３１】
エッジ検出部７は、遅延素子７１と、インバータ７２，７３，７６と、ＮＡＮＤゲート７４，７５とを備えている。
ＮＡＮＤゲート７４の一方の入力にはデジタル出力信号Ｃが入力され、他方の入力には遅延素子７１およびインバータ７２を介してデジタル出力信号Ｃが入力されている。デジタル出力信号Ｃがローレベルからハイレベルに遷移する際、当初ハイレベルであるＮＡＮＤゲート７４の他方の入力は、遅延素子７１の遅延時間ｔｄ２後にローレベルに遷移する。従って、ＮＡＮＤゲート７４では、デジタル出力信号Ｃの立ち上がりのエッジから、遅延時間ｔｄ２の幅を有するローレベルパルスがアップ信号ＵＰに出力される。
【００３２】
ＮＡＮＤゲート７５の一方の入力には、インバータ７３を介してデジタル出力信号Ｃが入力され、他方の入力には遅延素子７１を介してデジタル出力信号Ｃが入力されている。デジタル出力信号Ｃがハイレベルからローレベルに遷移する際、当初ハイレベルであるＮＡＮＤゲート７５の他方の入力は、遅延素子７１の遅延時間ｔｄ２後にローレベルに遷移する。従って、ＮＡＮＤゲート７５では、デジタル出力信号Ｃの立下りのエッジから、遅延時間ｔｄ２の幅を有するローレベルパルスが出力される。このローレベルパルスは、インバータ７６を介して反転され、反転されたハイレベルパルスが、ダウン信号ＤＯＷＮに出力される。
【００３３】
図８は、チャージポンプ部８の具体例を示す回路図である。チャージポンプ部８では、アップ信号ＵＰがローレベルになると、電源電位ＶＤＤから第２中間点Ｂへ向う方向に電流が流れ、ダウン信号ＤＯＷＮがハイレベルになると、第２中間点Ｂから接地電位ＧＮＤへ向う方向に電流が流れる。
第１実施形態のコンパレータ回路１００では、アップ信号ＵＰおよびダウン信号ＤＯＷＮは遅延時間ｔｄ２の幅で活性状態となるパルスであるため、遅延時間ｔｄ２を調整することで精度よく電流の流出および流入の量を制御することができる。
【００３４】
次いで第１実施形態にかかるコンパレータ回路１００の動作について、図９および図１０を参照して説明する。
図９は、コンパレータ回路１００の動作を示すタイミングチャートであり、図１０は、ＹＹ’部分の拡大図である。
【００３５】
図９のうち左半分は、比較入力信号ＩＮが右上がりに上昇する場合のタイミングを示している。比較入力信号ＩＮがローレベルから徐々に上昇すると、比較部１の出力である検出信号Ｘも上昇を始め（図１０）、さらに、定電流発生部２からの逆方向（図２中左向き）の定電流ＩＡにより容量素子４が放電されるため、第１中間点Ａおよび第２中間点Ｂの電位が下降し始める。
【００３６】
（１）において、参照入力信号ＲＥＦおよび比較入力信号ＩＮの電位が略等しくなると、ノイズの影響により検出信号Ｘに発振波形が出力される。
（２）において、検出信号Ｘの発振波形に応じて、定電流ＩＡの流れる方向が交互に変動し、さらに第１中間点Ａにも発振波形が出力されることとなる。
（３）において、第２中間点Ｂの電位がアナログバッファ部５の閾値電圧Ｖｔｈを下回ると、デジタル出力信号Ｃの出力がローレベルに遷移する。
（４）において、エッジ検出部７は、デジタル出力信号Ｃの立下りエッジを検出し、遅延時間ｔｄ１のパルス幅を有するハイレベルパルスをダウン信号ＤＯＷＮに出力する。
【００３７】
（５）において、チャージポンプ部８は、第２中間点Ｂに対して、電荷の放電を行なう。これにより、第２中間点Ｂの電位は急激に下がることとなる。充電にかかる電流は定電流発生部２により一定の定電流ＩＡにされ、さらに、その定電流ＩＡも抵抗素子３により制限されているため、チャージポンプ部８による放電の作用で、第２中間点Ｂの電位が決定されることとなる。このため、定電流ＩＡの流れる方向が交互に変動したとしても、第２中間点Ｂの電位はアナログバッファ部５の閾値電圧Ｖｔｈを上回ることはない。これにより、デジタル出力信号Ｃには発振波形が伝播しないこととなる。
【００３８】
（６）において、デジタル出力信号Ｃの立下りエッジから遅延時間ｔｄ２だけ遅延して出力信号ＯＵＴにハイレベルが出力される。
【００３９】
また、図９中、右半分は、比較入力信号ＩＮが右下がりに下降する場合のタイミングを示している。比較入力信号ＩＮがハイレベルから徐々に下降すると、第１中間点Ａおよび第２中間点Ｂの電位が上昇し始める。
【００４０】
（７）において、参照入力信号ＲＥＦおよび比較入力信号ＩＮの電位が略等しくなると、ノイズの影響により検出信号Ｘに発振波形が出力される。
（８）において、検出信号Ｘの発振波形に応じて、定電流ＩＡの流れる方向が交互に変動し、さらに第１中間点Ａにも発振波形が出力されることとなる。
（９）において、第２中間点Ｂの電位がアナログバッファ部５の閾値電圧Ｖｔｈを上回ると、デジタル出力信号Ｃの出力がハイレベルに遷移する。
（１０）において、エッジ検出部７は、デジタル出力信号Ｃの立ち上がりエッジを検出し、遅延時間ｔｄ１のパルス幅を有するローレベルパルスをアップ信号ＵＰに出力する。
【００４１】
（１１）において、チャージポンプ部８は、第２中間点Ｂに対して、電荷の充電を行なう。これにより、第２中間点Ｂの電位は急激に上がることとなる。充電にかかる電流は定電流発生部２により一定の定電流ＩＡにされ、さらにそのＩＡも抵抗素子３により制限されているため、チャージポンプ部８による充電の作用で、第２中間点Ｂの電位が決定されることとなる。このため、定電流ＩＡの流れる方向が交互に変動したとしても、第２中間点Ｂの電位はアナログバッファ部５の閾値電圧Ｖｔｈを下回ることはない。これにより、デジタル出力信号Ｃには発振波形が伝播しないこととなる。
【００４２】
（１２）において、デジタル出力信号Ｃの立下りエッジから遅延時間ｔｄ２だけ遅延して出力信号ＯＵＴにハイレベルが出力される。
【００４３】
第１実施形態にかかるコンパレータ回路１００では、比較入力信号ＩＮのように変化の傾きが小さな場合であっても、発振などせず安定した波形を出力することができる。
【００４４】
また、コンパレータ回路１００では、定電流発生部２および抵抗素子３により、容量素子４を充放電する電流値が制限されている。これにより、チャージポンプ部８からの充放電をより確実に行なうことができ、出力信号ＯＵＴの発振をより確実に防止することができる。
【００４５】
第１実施形態にかかるコンパレータ回路１００では、チャージポンプ部８が容量素子４に対する充放電の完了後に、出力信号ＯＵＴが出力されるため、出力信号ＯＵＴに対するアナログ回路から出力されるノイズの影響をより小さくすることができる。
【００４６】
次いで、第２実施形態にかかるコンパレータ回路１００Ａについて説明する。図１１は、コンパレータ回路１００Ａの構成を示すブロック図である。コンパレータ回路１００Ａは、第１実施形態にかかるコンパレータ回路１００に対して、定電流発生部２に代えてスイッチ部９を、遅延出力部６に代えて遅延出力部６Ａを備える点のみが異なっている。従って、以下の説明では、相違する部分を主に説明し、同様の部分についてはその説明を省略あるいは簡略化する。
【００４７】
スイッチ部９は、図１１に示すように、比較部１から抵抗素子３の間に挿入され、アップ信号ＵＰおよびダウン信号ＤＯＷＮに応じて、比較部１から容量素子４に至る経路の電流の導通制御を行う。
【００４８】
図１２は、スイッチ部９の具体例を示す回路図である。スイッチ部９は、インバータ９１,９３と、ＮＯＲゲート９２と、アナログスイッチ９４とを備えている。
【００４９】
ＮＯＲゲート９２において、一方の入力にはインバータ９１を介してアップ信号ＵＰが入力され、他方の入力にはダウン信号ＤＯＷＮが入力されている。
アナログスイッチ９４は入力端子および反転入力端子がそれぞれハイレベルおよびローレベルの場合に導通となり、ローレベルおよびハイレベルの場合に非導通となる。アナログスイッチ９４において、入力端子にはＮＯＲゲート９２の出力信号が入力され、反転入力端子には、インバータ９３を介してＮＯＲゲート９２の出力信号が入力されている。
【００５０】
以上の接続により、アップ信号ＵＰがローレベルまたはダウン信号ＤＯＷＮがハイレベルの場合には、アナログスイッチ９４は非導通に制御され、アップ信号ＵＰおよびダウン信号ＤＯＷＮ信号におけるその他の組み合わせの場合には、アナログスイッチ９４は導通に制御される。
【００５１】
チャージポンプ部８から容量素子４に対し、充電がなされる場合にはアップ信号ＵＰがローレベルに遷移し、放電がなされる場合にはＤＯＮＷがハイレベルに遷移する。従って、チャージポンプ部８から容量素子４に対し、充電および放電がなされる場合には、アナログスイッチ９４は非導通に制御されることとなる。これにより、比較部１からの駆動電流を遮断することができるため、チャージポンプ部８は、容量素子４に対する充放電をより確実に行うことができ、出力信号ＯＵＴの発振をより確実に防止することができる。
【００５２】
次いで、遅延出力部６Ａについて説明する。図１１に示すように遅延出力部６Ａには、デジタル出力信号Ｃのほか、アップ信号ＵＰおよびダウン信号ＤＯＷＮが入力される。
図１３は、遅延出力部６の別例である遅延出力部６Ａを示す回路図である。遅延出力部６Ａは、インバータ６１Ａ,６４Ａと、ＮＯＲゲート６２Ａと、フリップフロップ６３Ａとを備えている。
【００５３】
ＮＯＲゲート６２Ａにおいて、一方の入力にはインバータ６１Ａを介してアップ信号ＵＰが入力され、他方の入力にはダウン信号ＤＯＷＮが入力されている。さらに、ＮＯＲゲート６２Ａの出力は、フリップフロップ６３Ａのクロック端子（図１３中“＞”記号の端子）に入力されている。また、フリップフロップ６３ＡのＱ端子は、インバータ６４Ａを介して出力信号ＯＵＴに入力されている。
【００５４】
以上の接続により、アップ信号ＵＰがローレベルからハイレベルに遷移する際、または、ダウン信号ＤＯＷＮがハイレベルからローレベルに遷移する際には、クロック端子に立ち上がりエッジが入力され、Ｄ端子に接続されたデジタル出力信号Ｃが保持されてＱ端子に出力され、さらに、その反転論理が出力信号ＯＵＴに出力される。すなわち、デジタル出力信号Ｃは、アップ信号ＵＰまたはダウン信号ＤＯＷＮが活性状態から非活性状態に遷移した後に、出力されることとなる。このため、出力信号ＯＵＴに対するアナログ回路から出力されるノイズの影響をより小さくすることができる。
【００５５】
次いで、第３実施形態にかかるコンパレータ回路１００Ｂについて説明する。図１４は、コンパレータ回路１００Ｂの構成を示すブロック図である。コンパレータ回路１００Ｂは、第１実施形態にかかるコンパレータ回路１００に対して、コンパレータ回路１００における抵抗素子３およびチャージポンプ部８を削除し、定電流発生部２に代わり比較出力信号増加部２Ａを備える点が異なっている。従って、以下の説明では、相違する部分を主に説明し、同様の部分についてはその説明を省略あるいは簡略化する。
【００５６】
比較出力信号増加部２Ａでは、エッジ検出部７からのアップ信号ＵＰおよびダウン信号ＤＯＷＮに応じて、充放電電流ＩＢが変動される。具体的には、アップ信号ＵＰがローレベルに遷移する場合には、充放電電流ＩＢは正方向（図１４中右方向）に増加され、ダウン信号ＤＯＷＮがハイレベルに遷移する場合には、充放電電流ＩＢは負方向（図１４中左方向）に増加される。
【００５７】
図１５は、比較出力信号増加部２Ａの具体例を示す回路図である。比較出力信号増加部２Ａは、コンパレータ回路１００における定電流発生部２に対し、電源電位ＶＤＤおよび接地電位ＧＮＤの間に接続されるＰ型ＭＯＳトランジスタＰ２６〜Ｐ２８およびＮ型ＭＯＳトランジスタＮ２６〜Ｎ２８を追加した回路である。
【００５８】
Ｐ型ＭＯＳトランジスタＰ２８およびＮ型ＭＯＳトランジスタＮ２６は、検出信号Ｘに応じて導通制御されるインバータとして機能する。また、Ｐ型ＭＯＳトランジスタＰ２６およびＮ型ＭＯＳトランジスタＮ２８には、Ｐ型ＭＯＳトランジスタＰ２４およびＮ型ＭＯＳトランジスタＮ２２と同じゲートバイアスが印加されている。従って、検出信号Ｘがハイレベルのとき、アップ信号ＵＰがローレベルに遷移すると、容量素子４は２倍の電流値で充電されることになる。一方、検出信号Ｘがローレベルのとき、ダウン信号ＤＯＷＮがハイレベルに遷移すると、容量素子４は２倍の電流値で放電されることになる。
【００５９】
第３実施形態にかかるコンパレータ回路１００Ｂでは、コンパレータ回路１００におけるチャージポンプ部８と同様に、エッジ検出部７からの検出結果に応じて、アナログバッファ部５からの出力の変化方向と同方向に変化速度が加速されることになる。これにより、入力信号が一致した後の、積分値の変化が急峻となり、発振波形が発生する前に出力が速やかに変化することとなる。また、入力信号が増加する場合および減少する場合のいずれも、出力が反転する際の閾値が同一となる。従って、発振波形の発生を防止し、しかも、入力信号の増減の方向に係わらず、出力が反転する際の閾値が同一であるコンパレータ回路となし得る。すなわち、本発明のコンパレータ回路１００Ｂでは、比較部にヒステリシス特性を持たせなくとも、発振を防止することができる。
【００６０】
また、コンパレータ回路１００では、温度条件やプロセスのばらつきなどで定電流発生部２およびチャージポンプ部８の駆動能力のバランスが崩れ、例えば、定電流発生部２＞チャージポンプ部８となる場合には、容量素子４の電圧変化を十分加速できないおそれが生じるおそれがあった。第３実施形態にかかるコンパレータ回路１００Ｂでは、アップ信号ＵＰもしくはダウン信号ＤＯＷＮの活性化により、検出信号Ｘに基づく充放電電流値と同一の電流値が増加されることになる。従って、温度条件やプロセスのばらつきによらず、安定して容量素子４の電圧変化を加速することができる。これにより、より安定して発振を防止することのできるコンパレータ回路となし得る。
【００６１】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１および第２実施形態では、電流制限部（定電流発生部および抵抗素子、ならびに、スイッチ部および抵抗素子）を含んだ形態を例示したが、比較部を電流出力タイプにすることで、この電流制限部を省いた形態にすることができ、このような形態にも、本発明を適用することができる。また、比較部を電圧出力タイプとし、電流制限部が抵抗素子のみを含む形態とする場合にも、本発明を適用することができる。
また、各実施形態では、定電流発生部における出力の論理を反転し、遅延出力部において、再度論理を反転しているが、いずれの論理も反転しないで構成する場合にも本発明を適用することができる。
また、各実施形態では、容量素子の一端を接地電位側に接続しているが、電源電位側に接続した構成であってもよい。
また、第３実施形態では、カレントミラーの電流比を１対１とし、２倍の電流値で充放電を行なっているが、電流比は任意の値でよい。
【００６２】
なお、容量素子は容量部の一例、電源電位は第１電位の一例、接地電位は第２電位の一例、アップ信号ＵＰは第１エッジ信号の一例、ダウン信号ＤＯＷＮは第２エッジ信号の一例、定電流発生部および抵抗素子は電流制限部の一例、スイッチ部および抵抗素子は電流制限部の一例を示している。
また、Ｐ型ＭＯＳトランジスタＰ２５およびＮ型ＭＯＳトランジスタＮ２３は出力インバータ部の一例、Ｐ型ＭＯＳトランジスタＰ２４は、第１ＰＭＯＳトランジスタの一例、Ｎ型ＭＯＳトランジスタＮ２４は第２ＮＭＯＳトランジスタの一例、Ｐ型ＭＯＳトランジスタＰ２２はバイアス発生部の一例、Ｐ型ＭＯＳトランジスタＰ２３は、第３ＰＭＯＳトランジスタの一例、Ｎ型ＭＯＳトランジスタＮ２２は第４ＮＭＯＳトランジスタの一例である。
【００６３】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  入力信号を互いに比較する比較部と、前記比較部からの出力信号に応じて積分する積分部と、前記積分部からの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出する閾値検出部と、前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減する積分加速部と、を備えることを特徴とするコンパレータ回路。
（付記２）  付記１のコンパレータ回路であって、前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、前記積分加速部は、前記閾値検出部の出力に応じて、前記容量部に対する充放電を行なうチャージポンプ部を含む、ことを特徴とするコンパレータ回路。
（付記３）  付記２のコンパレータ回路であって、前記閾値検出部は、前記容量部の電圧が閾値電圧以上の場合には第１電位を出力し、前記閾値電圧未満の場合には第２電位を出力するアナログバッファ部と、前記アナログバッファ部の出力が前記第２電位から前記第１電位に変化する場合には第１エッジ信号を出力し、前記第１電位から前記第２電位に変化する場合には第２エッジ信号を出力するエッジ検出部と、を含み、前記チャージポンプ部は、前記第１エッジ信号に応じて前記容量部への充電を行ない、前記第２エッジ信号に応じて前記容量部からの放電を行なうことを特徴とするコンパレータ回路。
（付記４）  付記１のコンパレータ回路であって、前記積分部は、前記比較部の出力信号に応じて充放電される容量部を含み、前記積分加速部は、前記閾値検出部の出力に応じて、前記比較部の出力信号の信号強度を増加する比較出力信号増加部を含む、ことを特徴とするコンパレータ回路。
（付記５）  付記４のコンパレータ回路であって、前記閾値検出部は、前記容量部の電圧が閾値電圧以上の場合には第１電位を出力し、前記閾値電圧未満の場合には第２電位を出力するアナログバッファ部と、前記アナログバッファ部の出力が前記第２電位から前記第１電位に変化する場合には第１エッジ信号を出力し、前記第１電位から前記第２電位に変化する場合には第２エッジ信号を出力するエッジ検出部と、を含み、前記比較出力信号増加部は、前記比較部からの出力信号に応じて、前記容量部を充放電する電流である第１充電電流または第１放電電流を発生する第１電流発生部と、前記第１電流発生部の出力に接続され、前記第１エッジ信号に応じて、前記第１充電電流に基づく電流の大きさの充電電流を発生する第２電流発生部と、前記第１電流発生部の出力に接続され、前記第２エッジ信号に応じて、前記第１放電電流に基づく電流の大きさの放電電流を発生する第３電流発生部と、を含むことを特徴とするコンパレータ回路。
（付記６）  付記２または付記４のコンパレータ回路であって、前記比較部と前記容量部との間に設けられ、前記容量部に対する充放電電流を制限する電流制限部をさらに備えることを特徴とするコンパレータ回路。
（付記７）  付記６のコンパレータ回路であって、前記電流制限部は、前記比較部の出力信号に応じて、充電と放電とが切り換わる定電流発生部を含むことを特徴とするコンパレータ回路。
（付記８）  付記７のコンパレータ回路であって、前記定電流発生部は、前記比較部の出力信号を入力とする出力インバータ部と、電源電位および前記出力インバータ部の電源電位入力の間に設けられる第１ＰＭＯＳトランジスタと、接地電位および前記出力インバータ部の接地電位入力の間に設けられる第２ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのゲートに所定バイアス電圧を出力するバイアス発生部と、前記電源電位および前記接地電位の間に直列に設けられる第３ＰＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタと、を備え、前記第３ＰＭＯＳトランジスタのゲートには、前記所定バイアス電圧が印加され、前記第２ＮＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタのゲートには、前記第３ＰＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタの接続点の電位が印加されることを特徴とするコンパレータ回路。
（付記９）  付記６のコンパレータ回路であって、前記電流制限部は、前記比較部と前記容量部との間に設けられる抵抗素子を含むことを特徴とするコンパレータ回路。
（付記１０）  付記６のコンパレータ回路であって、前記電流制限部は、前記比較部と前記容量部との間に設けられ、前記チャージポンプ部が前記容量部を充電もしくは放電する際に、非導通に制御されるスイッチ部を含むことを特徴とするコンパレータ回路。
（付記１１）  付記１のコンパレータ回路であって、前記閾値検出部は、入力が前記積分部に接続されるインバータを含み、前記インバータは、前記インバータを介して電源電位から接地電位に至る経路に設けられ、貫通電流を制限する貫通電流制限部を有することを特徴とするコンパレータ回路。
（付記１２）  付記１１のコンパレータ回路であって、前記貫通電流制限部は、ゲートが前記インバータの入力に接続されるＰ型ＭＯＳトランジスタおよび／またはＮ型ＭＯＳトランジスタを含むことを特徴とするコンパレータ回路。
（付記１３）  付記１１のコンパレータ回路であって、前記貫通電流制限部は、抵抗素子を含むことを特徴とするコンパレータ回路。
（付記１４）  付記１のコンパレータ回路であって、少なくとも閾値検出部における出力の活性期間だけ、自身の出力を遅延させる遅延出力部をさらに備えることを特徴とするコンパレータ回路。
（付記１５）  付記１４のコンパレータ回路であって、前記遅延出力部は、前記第１または第２エッジ信号が非活性状態に遷移する際に前記アナログバッファ部の出力を更新するフリップフロップを含むことを特徴とするコンパレータ回路。
（付記１６）  付記１のコンパレータ回路であって、前記閾値検出部の出力は、活性期間が所定幅のパルス信号であることを特徴とするコンパレータ回路。
（付記１７）  入力信号を互いに比較するステップと、前記比較するステップの結果に応じて、積分するステップと、前記積分するステップからの積分値が予め設定される閾値を越えることを検出すると共に、前記積分値の変化方向を検出するステップと、前記閾値検出部における前記積分値が前記閾値を越えることの検出結果に応じて、前記変化方向と同じ向きに前記積分値を増減するステップと、を備えることを特徴とするコンパレータ回路の制御方法。
（付記１８）  付記１７のコンパレータ回路の制御方法であって、前記積分するステップは、前記比較するステップの結果に応じて容量を充放電するステップであり、前記積分積分値を増減するステップは、前記積分値が前記閾値を越えることの検出に応じて、前記容量部に対し充放電を行なうステップであることを特徴とするコンパレータ回路の制御方法。
（付記１９）  付記１７のコンパレータ回路の制御方法であって、前記積分するステップは、前記比較するステップの結果に応じて容量を充放電するステップであり、前記積分値を増減するステップは、前記積分値が前記閾値を越えることの検出に応じて、前記比較するステップからの信号強度を増加することを特徴とするコンパレータ回路の制御方法。
【図面の簡単な説明】
【００６４】
【図１】本発明にかかるコンパレータ回路の原理図である。
【図２】第１実施形態にかかるコンパレータ回路の構成を示すブロック図である。
【図３】比較部の具体例を示す回路図である。
【図４】定電流発生部の具体例を示す回路図である。
【図５】アナログバッファ部の具体例を示す回路図である。
【図６】アナログバッファ部の別例を示す回路図である。
【図７】遅延出力部およびエッジ検出部の具体例を示す回路図である。
【図８】チャージポンプ部の具体例を示す回路図である。
【図９】実施形態にかかるコンパレータ回路の動作を示すタイミングチャートである。
【図１０】図９のタイミングチャートにおけるＹＹ’拡大図である。
【図１１】第２実施形態にかかるコンパレータ回路の構成を示すブロック図である。
【図１２】スイッチ部の具体例を示す回路図である。
【図１３】遅延出力部の別例を示す回路図である。
【図１４】第３実施形態にかかるコンパレータ回路の構成を示すブロック図である。
【図１５】比較出力信号増加部の具体例を示す回路図である。
【図１６】アナログ回路の補正を行う回路の構成を示すブロック図である。
【符号の説明】
【００６５】
１  比較部
２  定電流発生部
３  抵抗素子
４  容量素子
５、５Ａ  アナログバッファ部
６  遅延出力部
７  エッジ検出部
８  チャージポンプ部
１００  コンパレータ回路
【図１】
2007174598.tif 000003
【図２】
2007174598.tif 000004
【図３】
2007174598.tif 000005
【図４】
2007174598.tif 000006
【図５】
2007174598.tif 000007
【図６】
2007174598.tif 000008
【図７】
2007174598.tif 000009
【図８】
2007174598.tif 000010
【図９】
2007174598.tif 000011
【図１０】
2007174598.tif 000012
【図１１】
2007174598.tif 000013
【図１２】
2007174598.tif 000014
【図１３】
2007174598.tif 000015
【図１４】
2007174598.tif 000016
【図１５】
2007174598.tif 000017
【図１６】
2007174598.tif 000018