(57)【要約】【課題】動作保証最低電源電圧の高いプログラムＲＯＭを使用した場合でも、スリープモード時にはＣＰＵ部の動作保証最低電源電圧まで電源電圧を下げて消費電流を削減し、電源の電池寿命を伸ばすことを目的とする。【解決手段】パワーオン手段１１０の電源スイッチ１０７のオンにより電源電圧制御部１０４は電源部１０３の出力電源電圧をプログラムＲＯＭ部１０２を含む回路の動作保証電源電圧以上に高めてからＣＰＵ部１０１を動作させ、ＣＰＵ部１０１はプログラムＲＯＭ１０２からプログラムを読み込んで動作を開始する。ＣＰＵ部１０１が待機に入る時にはＣＰＵ部１０１のＰｏｗｅｒ  ｏｆｆ端子から電源電圧制御部１０４に電源電圧低下を指示し、電源部１０３はＣＰＵ部１０１の動作保証電源電圧まで電圧を低下させる。【選択図】図１
2007140908.tif 000002
【特許請求の範囲】
【請求項１】
装置を制御するＣＰＵ部と、
前記ＣＰＵ部が動作するプログラムが格納されているプログラムＲＯＭ部と、
装置を動作状態にするために前記ＣＰＵ部に動作開始信号を入力するパワーオン手段と、
前記ＣＰＵ部、前記プログラムＲＯＭ部および他の回路へ電源電圧を供給する電源部と、
前記パワーオン手段の入力により前記電源部の電源電圧を上げ、また前記ＣＰＵ部が待機状態となった時前記ＣＰＵ部からの入力により前記電源部の電源電圧を下げるよう前記電源部を制御する電源電圧制御部とを備えたことを特徴とする電源制御装置。
【請求項２】
装置を制御するＣＰＵ部と、
前記ＣＰＵ部が動作するプログラムが格納されているプログラムＲＯＭ部と、
装置を動作状態にするために前記ＣＰＵ部に動作開始信号を入力するパワーオン手段と、
前記ＣＰＵ部、前記プログラムＲＯＭ部および他の回路へ電源電圧を供給する電源部とを備え、
前記ＣＰＵ部は前記パワーオン手段の入力により前記電源部の電源電圧を上げ、また前記ＣＰＵ部が待機状態となった時前記電源部の電源電圧を下げるよう前記電源部を制御することを特徴とする電源制御装置。
【請求項３】
前記電源部が下げた電源電圧は少なくともＣＰＵ部の動作保証最低電圧以上である請求項１または２記載の電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電池駆動等で動作するポータブル機器等の電源制御装置に関するものである。
【背景技術】
【０００２】
従来、電源制御装置としては、例えば、特許文献１に記載されているものがあった。図６は特許文献１に記載された画像形成装置に用いられる従来の電源制御装置の要部を示すブロック図である。図６において、画像のプリント中は、電源電圧を５Vと３Vとに切り換えるスイッチ1と、定着ヒータ７をオン／オフさせる電子スイッチ２と、電源電圧を他の各回路へオン／オフさせる電源スイッチ３１とはそれぞれオンになっており、ＣＰＵ４等は通常の動作をし、一方画像のプリントをしていない時はスリープモードとなり各電源スイッチはオフとなって不要な回路はオフとなり、またＣＰＵ４の電源電圧は低くしてＣＰＵ４は最低限の入力等の動作は受け付けるようにして消費電流を削減するよう構成されている。
【特許文献１】特開平６−２５５２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の構成では、ＣＰＵの動作手順を格納したプログラムＲＯＭは例えばＣＰＵチップに内蔵されていることを想定しており、プログラムＲＯＭが別チップで、しかもその動作保証最低電圧がＣＰＵの動作保証最低電圧より高い場合は、スリープモードでの電源電圧はプログラムＲＯＭの動作保証最低電圧までしか下げられず、消費電流削減効果が制限されてしまうという問題点がある。
【０００４】
本発明は、動作保証最低電圧が高いプログラムＲＯＭを使用した場合でもＣＰＵの動作保証最低電圧まで下げてスリープ時の消費電流を削減する電源制御装置を提供することを目的としてなされたものである。
【課題を解決するための手段】
【０００５】
本発明の電源制御装置は、上記課題に対応するため、パワーオン手段からの信号を、ＣＰＵに入力するとともにこの信号により電源部の出力電圧をスリープモード電圧から動作電圧に切り換えるよう構成したことを特徴とする。
【０００６】
詳しくは、本発明の電源制御装置は、装置を制御するＣＰＵ部と、前記ＣＰＵ部が動作するプログラムが格納されているプログラムＲＯＭ部と、装置を動作状態にするために前記ＣＰＵ部に動作開始信号を入力するパワーオン手段と、前記ＣＰＵ部、前記プログラムＲＯＭ部および他の回路へ電源電圧を供給する電源部と、前記パワーオン手段の入力により前記電源部の電源電圧を上げ、また前記ＣＰＵ部が待機状態となった時前記ＣＰＵ部からの入力により前記電源部の電源電圧を下げるよう前記電源部を制御する電源電圧制御部とを備えたことを特徴とするものであり、スリープモード時はＣＰＵ部からの入力で電源電圧を下げて消費電力を削減し、パワーオン時にはパワーオン手段からの入力により電源部の出力電源電圧を上げてプログラムＲＯＭ部が動作可能となってからＣＰＵ部でパワーオン処理等を実行できるという作用を有する。
【発明の効果】
【０００７】
本発明の電源制御装置は、プログラムＲＯＭ部の電源電圧をプログラムＲＯＭの動作保証最低電圧以上にしてからプログラムをＣＰＵが読み込み、動作するようにしたため、スリープモード時の電源電圧をプログラムＲＯＭの動作保証最低電圧より低いＣＰＵの動作保証最低電圧まで下げることができるので、動作保証最低電圧の高いプログラムＲＯＭを使用しても消費電流を削減できるという利点がある。
【０００８】
また、ＣＰＵの動作保証最低電圧は、通常はクロック周波数が低いほど下げることができ、さらにＣＰＵそのもののクロックを止めてＣＰＵスリープモードにすることにより動作保証最低電圧を更に下げることが出来る場合も有るが、この場合も本発明の電源制御装置の構成にすることにより、スリープモード時にはＣＰＵのモードの最低保証電圧まで下げることができ、ＣＰＵ動作開始時にはＣＰＵ部の電源電圧は高いクロック周波数で通常動作が可能な電圧になっているという利点がある。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の電源制御装置を実施すための最良の形態について、図１から図５を用いて詳細に説明する。
【００１０】
（実施の形態１）
図１は本発明の実施の形態１における電源制御装置の要部ブロック図、図２は同じく実施の形態１における波形図を示す。図１において、装置を制御するＣＰＵ部１０１、ＣＰＵ部１０１の動作手順を格納したプログラムＲＯＭ部１０２、ＣＰＵ部１０１やプログラムＲＯＭ１０２および他の回路部へ電源電圧を供給する電源部１０３、電源部１０３の出力電圧を制御する電源電圧制御部１０４、プログラムＲＯＭ部１０２および他の回路部への電源電圧をオン／オフするスイッチ素子１０５、ＣＰＵ部１０１へリセット信号を供給するリセット回路部１０６、パワーオン手段１１０から構成されている。
【００１１】
ＣＰＵ部１０１はプログラムＲＯＭ部１０２と接続され、パワーオン手段１１０は電源ＶＤＤに一端が接続されたプルアップ抵抗器１０８の他端とコンデンサ１０９の一端が直列に接続され、コンデンサ１０９の他端が電源スイッチ１０７の一端に接続され電源スイッチ１０７の他端が接地されている。そして抵抗器１０８とコンデンサ１０９の接続点はリセット回路部１０６および電源電圧制御部１０４の３Ｖ設定端子に出力されるよう構成している。リセット回路部１０６の出力はＣＰＵ部１０１のＲＥＳＥＴ端子に接続され、ＣＰＵ部１０１のＰｏｗｅｒＯＦＦ出力端子は電源電圧制御部１０４の２V設定端子に接続されている。電源電圧制御部１０４の制御端子ＣＯＮＴは電源部１０３の被制御端子に接続され、電源部１０３のＶＯＵＴ端子はＣＰＵ部１０１のＶＤＤ端子に接続されるとともにスイッチ素子１０５を介してプログラムＲＯＭ部１０２のＶＤＤ端子と他の回路部に接続されている。スイッチ素子１０５は電源電圧制御部１０４のＣＯＮＴ出力によって制御され、電源部出力が３Ｖのときに”Ｈ”、２Ｖのときに”Ｌ”に切り換えられる。ここでプログラムＲＯＭの動作保証最低電圧は２Ｖ以上、たとえば２．９Ｖであるものとする。
【００１２】
以上のように構成された本実施形態の電源制御装置について、以下その動作を説明する。まず電源スイッチ１０７をオンにするとコンデンサ１０９の他端が接地されるためパワーオン手段１１０からは図２（ｂ）のように”Ｈ”→”Ｌ”→”Ｈ”のパルスが出力される。この出力パルスによって電源電圧制御部１０４のＣＯＮＴ出力は図２（ｅ）のように３V設定となり電源部１０３のＶＯＵＴは図２（ｆ）のように３Ｖ出力となるとともにスイッチ素子１０５はオンとなってプログラムＲＯＭ部１０２および他の回路部へ３Ｖの電源電圧が供給される。同時にこのパワーオン手段１１０からの出力パルスはリセット回路部１０６を介してＣＰＵ部１０１のリセット端子ＲＥＳＥＴに供給されて図２（ｃ）の出力パルスの”Ｌ”→”Ｈ”の立ち上がりでＣＰＵ部１０１は図２（ｇ）のように動作開始しプログラムＲＯＭ部１０２からプログラムを読み込んで動作を開始する。
【００１３】
一方、ＣＰＵ部１０１が状況に応じて待機状態にしようとする時はＣＰＵ部１０１のＰｏｗｅｒＯＦＦ端子から図２（ｄ）のように電源電圧制御部１０４の２V設定端子にパルスを出力することにより電源電圧制御部１０４のＣＯＮＴ出力は図２（ｅ）のように２V設定となり電源部１０３のＶＯＵＴは図２（ｆ）のように２Ｖ出力となるとともにスイッチ素子１０５はオフとなってプログラムＲＯＭ部１０２および他の回路部への電源電圧の供給はしなくなる。
【００１４】
このような構成により、通常動作時はＣＰＵ部１０１およびプログラムＲＯＭ部１０２へは動作電圧３Ｖを供給し、待機時にはＣＰＵ部１０１のスリープモード時の動作保証最低電圧２Ｖに落とした電源電圧をＣＰＵ部１０１に供給することによってスリープモード時の消費電力を大幅に削減できる。
【００１５】
なお、この実施形態ではパワーオン手段１１０からのパワーオン信号はＣＰＵ部１０１のリセット端子に入力しているが、同等の機能を有する他の入力端子に入力しても良い。
【００１６】
（実施の形態２）
次に、図３は実施の形態２における電源制御装置の要部ブロック図、図４は同じく実施の形態２におけるＣＰＵ部の端子の内部ブロック図、図５は同じく実施の形態２における波形図である。
【００１７】
図３において、プログラムＲＯＭ部１０２、電源部１０３、スイッチ素子１０５、リセット回路部１０６、電源スイッチ１０７等は上記実施の形態１と同様であり、同じ符号を付けて説明は省略する。
【００１８】
ＣＰＵ部３０１から出力されるＰｏｗｅｒ端子は入出力兼用端子であり、電源部１０３の電圧切換端子とスイッチ素子１０５の制御端子に接続されるとともに、抵抗器３１１でプルアップされている。パワーオン手段３１０は電源スイッチ１０７だけで構成される。以上の点が実施の形態１とは異なっている。
【００１９】
ＣＰＵ部３０１のＰｏｗｅｒ端子は入出力兼用端子であり、その内部構成例を図４に示す。図４においてＰチャンネルＦＥＴ４０１とＮチャンネルＦＥＴ４０２が電源電圧ＶＤＤとグランドの間に接続され、それぞれの入出力にはＮＡＮＤ４０３、ＮＯＲ４０４、インバータ４０５・４０６が図示のように接続されている。
【００２０】
以上のように構成された電源制御装置について、以下その動作を説明する。図４において、この端子を本実施形態のように出力端子として使う時はｏｕｔｄｉｓａｂｌｅ端子（図３におけるＲＥＳＥＴ端子）を”Ｌ”にすることによりＯＵＴ  ｄａｔａ端子の信号論理はそのままＩＮ／ＯＵＴ端子（図３におけるＰｏｗｅｒ端子）に出力される。すなわちＯＵＴ  ｄａｔａ端子が”Ｈ”の時はＮＡＮＤ４０３の出力が”Ｌ”でＰチャンネルＦＥＴ４０１がオン、またＮＯＲ４０４の出力は”Ｌ”でＮチャンネルＦＥＴがオフとなり、ＩＮ／ＯＵＴ端子の出力が”Ｈ”となる。
【００２１】
ＯＵＴ  ｄａｔａ端子が”Ｌ”のときはＮＡＮＤ４０３の出力が”Ｈ”でＰチャンネルＦＥＴ４０１がオフ、またＮＯＲ４０４の出力は”Ｈ”でＮチャンネルＦＥＴがオンとなり、ＩＮ／ＯＵＴ端子の出力が”Ｌ”となる。
【００２２】
一方入力端子として使う時はｏｕｔｄｉｓａｂｌｅ端子を”Ｈ”にすることにより、ＮＡＮＤ４０３の出力は常に”Ｈ”、ＮＯＲ４０４の出力は常に”Ｌ”であり、２つの出力用ＦＥＴ４０１、４０２はともにオフとなるためＩＮ／ＯＵＴ端子からの入力信号は入力素子４０６に入力され内部に取り込み、インバータ４０６で反転して読むことができる。このような入出力兼用端子はリセット時には不要な信号を出力しないよう入力端子として起動するよう設定されている場合が多い。本実施形態では特に入力端子としては用いず、不要な信号を出力しないという機能を用いている。
【００２３】
このような入出力兼用端子で構成されたＰｏｗｅｒ端子を有するＣＰＵ部３０１はパワーオン手段３１０の電源スイッチ１０７がオンにされるとリセット回路１０６より図５（ｂ）のように”Ｈ”→”Ｌ”→”Ｈ”パルスがリセット端子に入力される。このパルスの”Ｈ”→”Ｌ”のところでＰｏｗｅｒ端子は入力端子となり、その信号論理はプルアップ抵抗器３１１により図５（ｃ）のように”Ｈ”論理となる。これによって、電源部は図５（ｄ）のように３Ｖ出力に設定されスイッチ素子１０５はオンとなり、その後、パルスが”Ｌ”→”Ｈ”となったところから図５（ｅ）のようにＣＰＵ部３０１は通常動作を始めるため、実施の形態１と同様に動作状態となることができる。
【００２４】
一方、ＣＰＵ部３０１が待機状態に入ると、プルアップ抵抗器３１１に関わらずＰｏｗｅｒ端子が”Ｌ”となり、これによって電源部１０３を２Ｖ出力にさせることは実施の形態１と同様である。
【００２５】
このように、入出力兼用端子を持つＣＰＵ部を使うことにより電源電圧制御部をＣＰＵ部の外部回路として付加することなく、スリープモード時の消費電力削減をすることができる。
【００２６】
なお、この実施形態では、Ｐｏｗｅｒ端子として入出力兼用端子を持つＣＰＵ部３０１を使用したが、同等機能を有する、あるいは設定できるＣＰＵ部の他の端子を使用しても良い。
【００２７】
また、上記各実施の形態において、ＣＰＵの動作保証最低電圧は、通常はクロック周波数が低いほど下げることができ、さらにＣＰＵそのもののクロックを止めてＣＰＵスリープモードにすることにより動作保証最低電圧を更に下げることが出来る場合も有るが、この場合も本発明の電源制御装置の構成にすることにより、スリープモード時にはＣＰＵのスリープモードの最低保証電圧まで下げることができ、ＣＰＵ動作開始時にはＣＰＵ部の電源電圧は高いクロック周波数で通常動作が可能な電圧にできるという利点がある。
【００２８】
さらにここでは特に用途を指定していないが、オーディオ機器のほか、携帯用情報端末その他ＣＰＵ部をもちいた電池動作の機器に広く用いることができる。
【産業上の利用可能性】
【００２９】
本発明の電源制御装置は、ＣＰＵ部より動作保証最低電源電圧の高いプログラムＲＯＭを使用した場合でもＣＰＵ部の動作保証最低電源電圧まで待機時の電源電圧を下げることが出来るため、待機時の消費電流を大幅に低下させ、特に電池使用のポータブル機器における待機時の電池寿命を大幅に伸ばすことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１における電源制御装置の要部ブロック図
【図２】同じく実施の形態１における波形図
【図３】本発明の実施の形態２における電源制御装置の要部ブロック図
【図４】同じく実施の形態２におけるCPU部の端子の内部ブロック図
【図５】同じく実施の形態２における波形図
【図６】従来の電源制御装置の要部を示すブロック図
【符号の説明】
【００３１】
１０１    CPU部
１０２    プログラムROM部
１０３    電源部
１０４    電源電圧制御部
１０５    スイッチ素子
１０６    リセット回路部
１０７    電源スイッチ
１０８    抵抗
１０９    コンデンサ
１１０    パワーオン手段
３０１    ＣＰＵ部
３１０    パワーオン手段
【図１】
2007140908.tif 000003
【図２】
2007140908.tif 000004
【図３】
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【図４】
2007140908.tif 000006
【図５】
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【図６】
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