(57)【要約】【課題】低消費電力で、所望の機能及び性能を実現したデジタル集積回路を提供する。【解決手段】第１の回路ブロック１１は、所定の周波数の第１のクロック信号Ｃ１に同期して動作する。第２の回路ブロック２１は、第１のクロック信号Ｃ１より低い周波数の第２のクロック信号Ｃ２に同期して動作し、スイッチ速度が許容される範囲内で内部のトランジスタの単位トランジスタ幅当りの漏れ電流が第１の回路ブロック１１より低い。【選択図】図１
2007251181.tif 000002
【特許請求の範囲】
【請求項１】
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、スイッチ速度が許容される範囲内で内部のトランジスタの単位トランジスタ幅当りの漏れ電流が前記第１の回路ブロックより低い第２の回路ブロックを有する半導体集積回路。
【請求項２】
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、スイッチ速度が許容される範囲内で、単位トランジスタ幅当りの漏れ電流が前記第１の回路ブロックより低くなるように内部のトランジスタのしきい値が設定された第２の回路ブロックを有する半導体集積回路。
【請求項３】
ＣＭＯＳ構成の半導体集積回路であって、
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロックより低い周波数の第２のクロックに同期して動作し、ｎチャネルトランジスタとｐチャネルトランジスタのうち少なくとも一方の単位トランジスタ幅当りの漏れ電流が、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより小さい第２の回路ブロックを有する半導体集積回路。
【請求項４】
ＣＭＯＳ構成の半導体集積回路であって、
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロックに同期して動作し、ｎチャネルトランジスタとｐチャネルトランジスタのうち少なくとも一方の単位トランジスタ幅当りの漏れ電流が、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより小さくなるように、そのトランジスタのしきい値が設定された第２の回路ブロックを有する半導体集積回路。
【請求項５】
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、内部のトランジスタの相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低い第２の回路ブロックを有する半導体集積回路。
【請求項６】
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、内部のトランジスタの相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低くなるような電圧の電源により動作する第２の回路ブロックを有する半導体集積回路。
【請求項７】
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期し、相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低くなるように内部のトランジスタのしきい値が設定された第２の回路ブロックを有する半導体集積回路。
【請求項８】
ＣＭＯＳ構成の半導体集積回路であって、
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、ｎチャネルトランジスタとｐチャネルトランジスタのうち少なくとも一方の相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低くなるように、そのトランジスタのしきい値が設定された第２の回路ブロックを有する半導体集積回路。
【請求項９】
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、スイッチ速度が許容される範囲内で動作電力と待機電力の和が最小となるように電源電圧とトランジスタのしきい値が設定された第２の回路ブロックを有する半導体集積回路。
【請求項１０】
前記第２の回路ブロックのトランジスタのスイッチ速度と前記第１の回路ブロックのトランジスタのスイッチ速度との比が、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数との比に等しい、請求項１から９のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、高度に集積化され複雑な機能を実現したデジタル集積回路に関する。
【背景技術】
【０００２】
基本的な構成のデジタル集積回路は、内部のチップ全体に単一周波数のクロック信号が供給され、チップ全体がこのクロック信号に同期して動作する。また、基本的な構成のデジタル集積回路は、チップ全体に単一電圧の電源が供給され、チップ全体がこの電源で動作する。
【０００３】
集積回路の一般的な適用形態として複数の集積回路が１つの基板に実装されることがある。そして、集積回路は、同一の基板に実装された他の集積回路等の外部回路と信号を送受信する。また、集積回路は、他の基板に実装された集積回路等と信号を送受信することもある。
【０００４】
近年、デジタル集積回路は高速で動作することが求められており、トランジスタの微細化によって高集積化と共に高速化されている。しかし、トランジスタの微細化により集積回路の内部は高速化されても、外部回路と送受信する信号は高速化されていないことがある。
【０００５】
また、近年の微細化技術の進展により、１つのデジタル集積回路のチップに多くの機能が搭載され、複雑なシステムの機能が１つのチップにより実現されるようになってきている。
【０００６】
デジタル集積回路は、できるだけ低い消費電力で動作することが求められている。しかし、チップの高集積化やクロックの高速化は、デジタル集積回路の消費電力を増大させる要因である。従来、デジタル集積回路は電源電圧を下げることで低消費電力化が図られてきた。ただし、デジタル集積回路の内部が低い電圧の電源で動作可能となっても、外部回路との互換性を維持するために、外部回路と送受信する信号は従来通りの高い電圧であることもある。
【０００７】
また、高速動作を実現し、かつ、できるだけ低消費電力化するために、複数のクロック信号と複数の電源で動作するデジタル集積回路がある。即ち、そのような従来のデジタル集積回路は、主要部分において高速のクロック及び低い電圧の電源が用いられ、外部回路と接続される信号入出力部分において低速のクロック及び高い電圧の電源が用いられている。これにより、その従来のデジタル集積回路は、低消費電力化のために主要部分を高速かつ低電力で動作させ、低速かつ高電圧の信号を外部回路と送受信することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般に、電源電圧を低くすると、電源のトランジスタを駆動する能力が低下する。その対策としてトランジスタのしきい値を下げることが考えられる。しかし、トランジスタは、しきい値を下げると漏れ電流が増える。漏れ電流が増えれば待機電力が増えるので、結局はデジタル集積回路の消費電力が増えてしまう。また、電源電圧を下げると、トランジスタ毎の特性のばらつきによる、動作の安定性に対する影響が大きくなる。
【０００９】
以上のように、デジタル集積回路の電源の電圧を下げることを妨げる要因は様々である。そのため、トランジスタの微細化の進展に伴ってデジタル集積回路を低消費電力化するために、電源を低電圧化するには多くの課題がある。
【００１０】
一方、小型軽量化が要求される携帯機器に用いられるデジタル集積回路などでは、特に高集積化が要求されている。また、地球環境保全のためのエネルギーの節約等の観点からも更なる低消費電力化が要求されている。
【００１１】
本発明の目的は、低消費電力で、所望の機能及び性能を実現したデジタル集積回路を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体集積回路は、所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、スイッチ速度が許容される範囲内で内部のトランジスタの単位トランジスタ幅当りの漏れ電流が前記第１の回路ブロックより低い第２の回路ブロックを有している。
【００１３】
本発明の他の半導体集積回路は、所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、スイッチ速度が許容される範囲内で、単位トランジスタ幅当りの漏れ電流が前記第１の回路ブロックより低くなるように内部のトランジスタのしきい値が設定された第２の回路ブロックを有している。
【００１４】
本発明の更に他の半導体集積回路は、ＣＭＯＳ構成の半導体集積回路であって、
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロックより低い周波数の第２のクロックに同期して動作し、ｎチャネルトランジスタとｐチャネルトランジスタのうち少なくとも一方の単位トランジスタ幅当りの漏れ電流が、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより小さい第２の回路ブロックを有している。
【００１５】
本発明の更に他の半導体集積回路は、ＣＭＯＳ構成の半導体集積回路であって、
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロックに同期して動作し、ｎチャネルトランジスタとｐチャネルトランジスタのうち少なくとも一方の単位トランジスタ幅当りの漏れ電流が、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより小さくなるように、そのトランジスタのしきい値が設定された第２の回路ブロックを有している。
【００１６】
本発明の更に他の半導体集積回路は、所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、内部のトランジスタの相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低い第２の回路ブロックを有している。
【００１７】
本発明の更に他の半導体集積回路は、所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、内部のトランジスタの相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低くなるような電圧の電源により動作する第２の回路ブロックを有している。
【００１８】
本発明の更に他の半導体集積回路は、所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期し、相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低くなるように内部のトランジスタのしきい値が設定された第２の回路ブロックを有している。
【００１９】
本発明の更に他の半導体集積回路は、ＣＭＯＳ構成の半導体集積回路であって、
所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、ｎチャネルトランジスタとｐチャネルトランジスタのうち少なくとも一方の相互コンダクタンスが、スイッチ速度が許容される範囲内で、前記第１の回路ブロックより低くなるように、そのトランジスタのしきい値が設定された第２の回路ブロックを有している。
【００２０】
本発明の更に他の半導体集積回路は、所定の周波数の第１のクロック信号に同期して動作する第１の回路ブロックと、
前記第１のクロック信号より低い周波数の第２のクロック信号に同期して動作し、スイッチ速度が許容される範囲内で動作電力と待機電力の和が最小となるように電源電圧とトランジスタのしきい値が設定された第２の回路ブロックを有している。
【００２１】
本発明の一態様によれば、第２の回路ブロックのトランジスタのスイッチ速度と第１の回路ブロックのトランジスタのスイッチ速度との比が、第１のクロック信号の周波数と第２のクロック信号の周波数との比に等しい。
【発明の効果】
【００２２】
本発明によれば、スイッチ速度を下げて第２の回路ブロックの消費電力を低減することにより、集積回路の消費電力が低減されている。
【発明を実施するための最良の形態】
【００２３】
本発明の一実施形態について図面を参照して詳細に説明する。
【００２４】
図１は、本発明の一実施形態の集積回路の構成を示すブロック図である。図１を参照すると、集積回路１０は、回路ブロック１１，２１、クロック供給部１２，２２及び電源供給部１３，２３を有している。
【００２５】
集積回路１０は高度に集積化され複数の機能を有している。集積回路１０は、ｎチャネル型及びｐチャネル型の電界効果トランジスタを組み合わせた相補型ＭＯＳ構成（以下、ＣＭＯＳ構成と称す）である。
【００２６】
回路ブロック１１，２１は、集積回路１０が有する複数の機能のうち、所定の機能をそれぞれ実現する。ここで、回路ブロック１１はシステムの動作上要求される処理能力が回路ブロック２１よりも高いものとする。ここで処理能力とは同期回路の動作速度を示し、クロック周波数が高い程、処理能力が高いものとする。
【００２７】
回路ブロック１１と回路ブロック２１とは、双方向或いは片方向に信号Ｓ１を送受信することで、互いに連携して動作する。回路ブロック１１はクロック信号Ｃ１に同期して動作する。回路ブロック２１はクロック信号Ｃ２に同期して動作する。
【００２８】
クロック供給部１２は、回路ブロック１１にクロック信号Ｃ１を供給する。クロック信号Ｃ１は周波数Ｆ１のクロック信号である。クロック供給部２２は、回路ブロック２１にクロック信号Ｃ２を供給する。クロック信号Ｃ２は周波数Ｆ２のクロック信号である。クロック信号Ｃ１の周波数Ｆ１は、クロック信号Ｃ２の周波数Ｆ２よりも高い。
【００２９】
電源供給部１３は、回路ブロック１１に電源Ｐ１を供給する。電源Ｐ１は電圧Ｖ１の電源である。電源供給部２３は、回路ブロック２１に電源Ｐ２を供給する。電源Ｐ２は電圧Ｖ２の電源である。電源Ｐ１の電圧Ｖ１は、電源Ｐ２の電圧Ｖ２よりも高い。
【００３０】
ＣＭＯＳ構成の集積回路１０の消費電力Ｐを求める。
【００３１】
回路ブロック１１の動作電力及び待機電力をＰＡ１及びＰＳ１とし、回路ブロック２１の動作電力及び待機電力をＰＡ２及びＰＳ２とすると、集積回路１０の消費電力Ｐは、
【００３２】
【数１】
2007251181.tif 000003
【００３３】
である。なお、動作電力とは、トランジスタのスイッチング時に負荷容量を充放電するのに消費する電力である。待機電力とは、トランジスタの漏れ電流によって消費する電力である。
【００３４】
ここで、回路ブロック１１内のトランジスタが各クロックサイクルでスイッチングを行う確率をＡ１とする。回路ブロック２１が各クロックサイクルでスイッチングを行う確率をＡ２とする。確率Ａ１，Ａ２は、通常０．２〜０．５程度である。
【００３５】
また、回路ブロック１１の総負荷容量をＣ１とする。回路ブロック２１の総負荷容量をＣ２とする。
【００３６】
また、回路ブロック１１内のｎチャネルトランジスタの総トランジスタ幅をＷＮ１とする。回路ブロック１１のｐチャネルトランジスタの総トランジスタ幅をＷＰ１とする。回路ブロック２１のｎチャネルトランジスタの総トランジスタ幅をＷＮ２とする。回路ブロック２１のｐチャネルトランジスタの総トランジスタ幅をＷＰ２とする。なお、トランジスタ幅とは、例えば電界効果トランジスタでは、ドレインとソースの間の電流が流れる部分の幅である。
【００３７】
また、回路ブロック１１内のｎチャネルトランジスタの単位トランジスタ幅当りの漏れ電流をＩＯＦＦＮ１とする。回路ブロック１１内のｐチャネルトランジスタの単位トランジスタ幅当りの漏れ電流をＩＯＦＦＰ１とする。回路ブロック２１内のｎチャネルトランジスタの単位トランジスタ幅当りの漏れ電流をＩＯＦＦＮ２とする。回路ブロック２１のｐチャネルトランジスタの単位トランジスタ幅当りの漏れ電流をＩＯＦＦＰ２とする。
【００３８】
そうすると、回路ブロック１１の動作電力ＰＡ１及び待機電力ＰＳ１は、
【００３９】
【数２】
2007251181.tif 000004
【００４０】
と表わせる。また、回路ブロック２１の動作電力ＰＡ２及び待機電力ＰＳ２は、
【００４１】
【数３】
2007251181.tif 000005
【００４２】
と表わせる。
【００４３】
また、回路ブロック１１のｎチャネルトランジスタとｐチャネルトランジスタを合わせた総トランジスタ幅をＷ１とすると、
【００４４】
【数４】
2007251181.tif 000006
【００４５】
である。回路ブロック２１のｎチャネルトランジスタとｐチャネルトランジスタを合わせた総トランジスタ幅をＷ２とすると、
【００４６】
【数５】
2007251181.tif 000007
【００４７】
である。
【００４８】
回路ブロック１１の単位トランジスタ幅当りの漏れ電流ＩＯＦＦ１は、平均として、
【００４９】
【数６】
2007251181.tif 000008
【００５０】
である。また、回路ブロック２１の単位トランジスタ幅当りの漏れ電流ＩＯＦＦ２は、平均として、
【００５１】
【数７】
2007251181.tif 000009
【００５２】
である。
【００５３】
式（６）及び式（８）を用いて式（３）を簡単化すると、
【００５４】
【数８】
2007251181.tif 000010
【００５５】
となる。また、式（７）及び式（９）を用いて式（５）を簡単化すると、
【００５６】
【数９】
2007251181.tif 000011
【００５７】
となる。
【００５８】
ところで、従来の通常のデジタル集積回路は、１つの電源電圧と１つのクロック周波数により、１種類のトランジスタを駆動する。ここで、例えばＣＭＯＳ構成の場合、１種類のトランジスタとは、１種類のｎチャネルトランジスタ及び１種類のｐチャネルトランジスタのことであるとする。
【００５９】
本実施形態の集積回路１０において、従来と同様に、周波数Ｆ２を周波数Ｆ１に等しく、電圧Ｖ２を電圧Ｖ１に等しく、漏れ電流ＩＯＦＦ２を漏れ電流ＩＯＦＦ１に等しいとすると、回路ブロック２１の動作電力ＰＡ２は、
【００６０】
【数１０】
2007251181.tif 000012
【００６１】
となる。この場合、周波数Ｆ１は回路ブロック１１の処理能力を満足できるように高く設定されているので、回路ブロック２１に対しては過剰に大きい。
【００６２】
これに対して、本実施形態のように、回路ブロック１１と回路ブロック２１が同じ種類のトランジスタである構成において、必要な性能を満足できる範囲で周波数Ｆ２を周波数Ｆ１より低くすると、
【００６３】
【数１１】
2007251181.tif 000013
【００６４】
となる。したがって、回路ブロック２１の動作電力ＰＡ２はクロック信号Ｃ２の周波数Ｆ２に比例して低減される。
【００６５】
また、周波数Ｆ２が低くなれば、同じトランジスタで電源電圧Ｖ２を低くすることができる。一般に、トランジスタが同一であればトランジスタのスイッチ速度は電源電圧が低いほど遅くなるが、本実施形態ではクロック信号Ｃ２の周波数Ｆ２が低いので回路ブロック２１に要求されるスイッチ速度は回路ブロック１１のスイッチ速度のＦ２／Ｆ１倍だからである。なお、トランジスタのスイッチ速度とは、トランジスタのオンオフが切り替わる速度である。
【００６６】
そこで、回路ブロック２１の電源電圧Ｖ２を回路ブロック１１の電源電圧Ｖ１より低くすると、
【００６７】
【数１２】
2007251181.tif 000014
【００６８】
となり、回路ブロック２１の動作電力ＰＡ２が、電源電圧Ｖ２の２乗に比例して更に低減される。
【００６９】
また、従来と同様に、回路ブロック２１の電源電圧Ｖ２を回路ブロック１１の電源電圧Ｖ１と同じとすると、回路ブロック２１の待機電力ＰＳ２は、
【００７０】
【数１３】
2007251181.tif 000015
【００７１】
であるが、本実施形態のように回路ブロック２１の電源電圧Ｖ２が回路ブロック１１の電源電圧Ｖ１より低いと、
【００７２】
【数１４】
2007251181.tif 000016
【００７３】
である。即ち、回路ブロック２１の待機電力ＰＳ２は、電源電圧Ｖ２に比例して低減される。
【００７４】
以上説明したように、本実施形態の集積回路１０は、要求される処理能力が低くクロック周波数の低減が可能な回路ブロック２１のクロック周波数Ｆ２が低減され、それにより可能となった分だけ電源電圧が低減されている。したがって、集積回路１０は、所望の機能及び性能を実現しつつ、回路ブロック２１のクロック周波数及び電源電圧が低減されているので、クロック周波数及び電源電圧がそれぞれ１種類の従来の集積回路と同じ機能及び性能を低消費電力で実現している。
【００７５】
なお、本実施形態において、集積回路１０がＣＭＯＳ構成の場合を例に消費電力の計算を行ったが、本発明は他の構成にも適用可能である。他の構成の場合、消費電力計算の各式はＣＭＯＳ構成の場合と全く同じではないが、同一の思想により消費電力を算出することができる。
【００７６】
本発明の他の実施形態について図面を参照して詳細に説明する。
【００７７】
図２は、本発明の他の実施形態の集積回路の構成を示すブロック図である。図２を参照すると、集積回路２０は、回路ブロック１４，２４、クロック供給部１２，２２及び電源供給部３を有している。集積回路２０はＣＭＯＳ構成であり、高度に集積化され複数の機能を有している。
【００７８】
回路ブロック１４，２４は、集積回路２０が有する複数の機能のうち、所定の機能をそれぞれ実現する。ここで、回路ブロック１４はシステムの動作上要求される処理能力が回路ブロック２４よりも高いものとする。ここで処理能力とは同期回路の動作速度を示し、クロック周波数が高い程、処理能力が高いものとする。
【００７９】
回路ブロック１４と回路ブロック２４とは、双方向或いは片方向に信号を送受信することで、互いに連携して動作する。回路ブロック１４はクロック信号Ｃ１に同期して動作する。回路ブロック２４はクロック信号Ｃ２に同期して動作する。
【００８０】
クロック供給部１２は、回路ブロック１４にクロック信号Ｃ１を供給する。クロック信号Ｃ１は周波数Ｆ１のクロック信号である。クロック供給部２２は、回路ブロック２４にクロック信号Ｃ２を供給する。クロック信号Ｃ２は周波数Ｆ２のクロック信号である。クロック信号Ｃ１の周波数Ｆ１はクロック信号Ｃ２の周波数Ｆ２よりも高い。
【００８１】
電源供給部３は、回路ブロック１４，２４に電圧Ｖ３の電源Ｐ３を供給する。
【００８２】
回路ブロック１４で用いられているトランジスタのしきい値と、回路ブロック２４で用いられているトランジスタのしきい値は互いに異なる。本実施形態では集積回路２０はＣＭＯＳ構成なので、ｎチャネルトランジスタ及びｐチャネルトランジスタの少なくとも一方について回路ブロック１４と回路ブロック２４でしきい値が異なっていればよい。
【００８３】
周波数Ｆ２が周波数Ｆ１より小さいので、回路ブロック２４のトランジスタの単位トランジスタ幅当りの漏れ電流は、回路ブロック１４のトランジスタの単位トランジスタ幅当りの漏れ電流よりも小さく設定することができる。一般に、漏れ電流が減少する方向にトランジスタのしきい値を調整すると、トランジスタのスイッチ速度が遅くなる。しかし、本実施形態では周波数Ｆ２が周波数Ｆ１より低いので、回路ブロック２４に要求されるスイッチ速度は回路ブロック１４に要求されるスイッチ速度のＦ２／Ｆ１倍である。その分、トランジスタのスイッチ速度が遅くても所望の機能及び性能を実現できる。
【００８４】
そこで、回路ブロック２４のトランジスタのしきい値は、回路ブロック２４のトランジスタの単位トランジスタ幅当りの漏れ電流が、回路ブロック１４のものより小さくなるような値に設定されている。したがって、回路ブロック２４におけるトランジスタの単位トランジスタ幅当りの漏れ電流は、回路ブロック１４におけるトランジスタの単位トランジスタ幅当りの漏れ電流より小さくなっている。
【００８５】
回路ブロック１４の動作電力及び待機電力をＰＡ１及びＰＳ１とし、回路ブロック２４の動作電力及び待機電力をＰＡ２及びＰＳ２とすると、ＣＭＯＳ構成の集積回路２０の消費電力Ｐは、集積回路１０と同様に式（１）で表わすことができる。
【００８６】
また、回路ブロック１４の動作電力ＰＡ１及び待機電力ＰＳ１は式（２）及び式（１０）で表わすことができる。回路ブロック２４の動作電力ＰＡ２及び待機電力ＰＳ２は式（４）及び式（１１）で表わすことができる。
【００８７】
ところで、従来の通常のデジタル集積回路は、１つの電源電圧と１つのクロック周波数により、１種類のトランジスタを駆動する。本実施形態の集積回路２０において、従来と同様に、周波数Ｆ２を周波数Ｆ１に等しく、電圧Ｖ２を電圧Ｖ１に等しく、漏れ電流ＩＯＦＦ２を漏れ電流ＩＯＦＦ１に等しくすると、回路ブロック２１の動作電力ＰＡ２は、式（１２）で表わされる。
【００８８】
これに対して、本実施形態の集積回路２０は、回路ブロック２４に要求される処理能力が回路ブロック１４に比べて小さいので、回路ブロック２４のクロック周波数Ｆ２を回路ブロック１４のクロック周波数Ｆ１より低くすることが可能である。そうすることによって、回路ブロック２４の動作電力ＰＡ２は、式（１３）から分かるように、クロック周波数Ｆ２に比例して低減される。
【００８９】
また、周波数Ｆ２が低くなれば、上述した様に、回路ブロック２４のトランジスタの単位トランジスタ幅当りの漏れ電流ＩＯＦＦ２を回路ブロック１４のトランジスタの単位トランジスタ幅当りの漏れ電流ＩＯＦＦ１よりも小さくすることができる。
【００９０】
そこで、本実施形態では、回路ブロック２４のトランジスタの単位トランジスタ幅当りの漏れ電流ＩＯＦＦ２を小さくするようにしきい値が設定されている。そのため、ｎチャネルトランジスタの単位トランジスタ幅当りの漏れ電流ＩＯＦＦＮ２またはｐチャネルトランジスタの単位トランジスタ当りの漏れ電流のＩＯＦＦＰ２は小さくなっている。
【００９１】
これにより、従来、回路ブロック２４の待機電力ＰＳ２は、
【００９２】
【数１５】
2007251181.tif 000017
【００９３】
であったものが、
【００９４】
【数１６】
2007251181.tif 000018
【００９５】
と低減される。
【００９６】
以上説明したように、本実施形態の集積回路２０は、要求される処理能力が低くクロック周波数の低減が可能な回路ブロック２４のクロック周波数Ｆ２が低減され、それにより可能となった分だけ、漏れ電流が低減されるようにしきい値が設定されている。したがって、集積回路２０は、所望の機能及び性能を実現しつつ、回路ブロック２４のクロック周波数が低減され、漏れ電流が低減されるようにしきい値が設定されているので、クロック周波数及びしきい値が１種類の従来の集積回路と同じ機能及び性能を低消費電力で実現している。
【００９７】
ここで、図１及び図２の回路ブロックについて図面を参照して更に詳細に説明する。
【００９８】
図３は、図１または図２のいずれかの回路ブロック内に存在する回路の典型的な一部分（以下、部分回路と称す）を示すブロック図である。ただし、これは一例であり、回路ブロックの回路構成が図３に限定されるものではない。
【００９９】
図３を参照すると、部分回路は、論理ゲート３５Ａ，３５Ｂ及びフリップフロップ３６Ａ，３６Ｂを含んでいる。論理ゲート３５Ａ，３５Ｂ及びフリップフロップ３６Ａ，３６Ｂは電源線３１及びグランド線３２に接続されている。電源線３１とグランド線３２の間の電位差によって論理ゲート３５Ａ，３５Ｂ及びフリップフロップ３６Ａ，３６Ｂに電力が供給されている。電源線３１には、図１或いは図２における電源供給部から電圧が印加されている。また、フリップフロップ３６Ａ，３６Ｂにはクロック線３３でクロック信号が供給されている。なお、論理ゲート３５Ａと論理ゲート３５Ｂの間に更に他の論理ゲートが存在してもよい。
【０１００】
論理ゲート３５Ａ，３５Ｂは、少なくとも１つの入力信号に対して所定の論理演算を行い、その結果を出力する。フリップフロップ３６Ａ，３６Ｂは、クロック信号の立上がりまたは立下りの時点で入力信号をラッチし、ラッチしたデータを１クロック周期だけ継続して出力する。
【０１０１】
部分回路の動作について説明する。
【０１０２】
フリップフロップ３６Ａは信号Ｓ３１を入力とし、それをラッチする。論理ゲート３５Ａはフリップフロップ３６Ａの出力及び信号Ｓ３２，Ｓ３３を入力とし、所定の論理演算を行った後に出力する。論理ゲート３５Ｂは論理ゲート３５Ａの出力及び信号Ｓ３４，Ｓ３５を入力とし、所定の論理演算を行った後に出力する。フリップフロップ３６Ｂは論理ゲート３５Ｂの出力を入力とし、それをラッチする。
【０１０３】
図３の部分回路は同期回路なので、正常に動作するためにはフリップフロップ３６Ａの出力からフリップフロップ３６Ｂの入力までの一連の論理演算が１クロック周期以内に終了する必要がある。したがって、クロック周波数が高ければ論理ゲート３５Ａ，３５Ｂやフリップフロップ３６Ａ，３６Ｂは高速に動作する必要がある。即ち、論理ゲート３５Ａ，３５Ｂやフリップフロップ３６Ａ，３６Ｂには、高速なスイッチングが要求される。
【０１０４】
このような論理ゲート３５Ａ，３５Ｂやフリップフロップ３６Ａ，３６Ｂの構成は多様であるが、いずれも複数のトランジスタの組み合わせにより構成される。
【０１０５】
図４は、典型的な論理ゲートであるＮＡＮＤゲートの構成を示す回路図である。このＮＡＮＤゲートはＣＭＯＳ構成である。図４を参照すると、ＮＡＮＤゲートは、ｎチャネルトランジスタＴｎ１，Ｔｎ２及びｐチャネルトランジスタＴｐ１，Ｔｐ２を有しており、信号Ｓ４１，Ｓ４２を入力とし、ＮＡＮＤ演算結果を信号Ｓ４３として出力する。
【０１０６】
図５は、図４のｎチャネルトランジスタの概略の構造を示す図である。図５（ａ）の記号で示されるｎチャネルトランジスタは図５（ｂ）のような構造を有している。図５（ｂ）を参照すると、半導体基板１０１にソース１０２及びドレイン１０３が形成されており、ソース１０２とドレイン１０３の上に跨ってゲート絶縁膜１０５及びゲート１０４が積層されている。
【０１０７】
ドレイン１０３の電位がソース１０２の電位より高い状態で、ゲート１０４の電位を上げるとドレイン１０３からソース１０２に向かってドレイン電流と呼ばれる電流が流れる。したがって、ゲート１０４の電位を制御することにより、ｎチャネルトランジスタをオンし、またオフすることができる。
【０１０８】
図６は、図５のｎチャネルトランジスタにおけるゲート電圧とドレイン電流の関係を模式的に示すグラフである。図６（ａ）及び図６（ｂ）では、共に横軸がゲート電圧であり、縦軸がドレイン電流である。ただし、図６（ａ）では縦軸のドレイン電流が線形の目盛りで示されているのに対して、図６（ｂ）では対数の目盛りで示されている。
【０１０９】
図６（ａ）を参照すると、ゲート電圧を上げるとドレイン電流が増加する。また、その増加の傾きは、ゲート電圧が上がると、しだいに急峻になることが分かる。図６（ａ）では、ゲート電圧がしきい値Ｖｔｈより低いとき、ドレイン電流は流れていないように見えるが、図６（ｂ）を参照すると、微小なドレイン電流が流れていることが分かる。この微小なドレイン電流はサブスレショルド電流と呼ばれる。ゲート電圧がゼロのときのサブスレショルド電流がトランジスタの漏れ電流Ｉｌｋとなる。トランジスタの漏れ電流を低減させるためには、このサブスレショルド電流を低減させればよい。
【０１１０】
図６（ｂ）を見て分かるように、このサブスレショルド電流は、しきい値Ｖｔｈ以下の範囲のゲート電圧に対して指数関数的に減少する。そして、ゲート電圧を０．１Ｖだけ変化させると、ドレイン電流はおおよそ１桁変化する。
【０１１１】
また、しきい値を上げると、図６（ａ）及び図６（ｂ）の点線で示したように、ゲート電圧に対するドレイン電流のグラフがゲート電圧の方向にシフトする。したがって、しきい値を上げると、ゲート電圧がゼロのときのサブスレショルド電流、即ち漏れ電流が減少する。
【０１１２】
上述したように論理ゲートやフリップフロップは、複数のトランジスタの組み合わせにより構成される。したがって、図４のＮＡＮＤゲートなどが高速に動作するためには、それを構成するトランジスタが高速にスイッチングする必要がある。
【０１１３】
一般に、トランジスタは単位トランジスタ幅当りの相互コンダクタンスが大きい程、高速にスイッチングする。相互コンダクタンスは、トランジスタの出力電流Ｉを入力電圧Ｖで除算して求めることができる。ここで入力電圧Ｖはゲート電圧であり、出力電流Ｉはドレイン電流である。
【０１１４】
負荷容量Ｃに電荷を充放電するのに要する時間がトランジスタのスイッチングにかかる時間である。トランジスタは相互コンダクタンスが大きい程高速でスイッチングするのは、負荷容量Ｃの充放電にかかる時間が（Ｃ×Ｖ）／Ｉに比例するからである。なお、図５（ｂ）において、トランジスタ幅は紙面に対して垂直方向のトランジスタの長さである。一般に、トランジスタのドレイン電流の大きさはトランジスタ幅に比例する。
【０１１５】
図６（ａ）において、相互コンダクタンスはドレイン電流をゲート電圧で除算することで求められる。例えば、図６（ａ）のＸ点では、一点鎖線の傾きが相互コンダクタンスである。
【０１１６】
図６（ａ）を参照すると、しきい値Ｖｔｈが同じ場合、ゲート電圧を上げれば相互コンダクタンスを大きくでき、ゲート電圧を下げれば相互コンダクタンスを小さくできることが分かる。そして、ゲート電圧を上げるには電源電圧を上げればよい。しかし、トランジスタの動作電力はＣＶ2に比例するので、ゲート電圧を上げると動作電力が増大してしまう。
【０１１７】
したがって、集積回路内の複数の回路ブロックのうち、高速動作が必要な回路ブロックについてクロック周波数及び電源電圧を高くし、それ程の高速動作を必要としない回路ブロックについてクロック周波数を低くし、そのクロック周波数に必要なトランジスタの動作速度を確保できる最低限の相互コンダクタンスとなるような電源電圧を用いることにより、低消費電力で所望の機能及び性能を実現することができる。
【０１１８】
また、図６（ａ）を参照すると、ゲート電圧が同じ場合、しきい値Ｖｔｈを下げれば相互コンダクタンスを大きくでき、しきい値Ｖｔｈを上げれば相互コンダクタンスを小さくできることが分かる。しかし、しきい値Ｖｔｈを下げると、漏れ電流Ｉｌｋが増大し、待機電力が増大してしまう。
【０１１９】
したがって、集積回路内の複数の回路ブロックのうち、高速動作が必要な回路ブロックのしきい値を下げ、それ程の高速動作を必要としない回路ブロックのクロック周波数を下げ、そのクロック周波数に必要なトランジスタの動作速度を確保できる最低限の相互コンダクタンスとなるようなしきい値を用いることにより、低消費電力で所望の機能及び性能を実現することができる。
【０１２０】
なお、ここまで図５及び図６を用いてｎチャネルトランジスタについて説明したが、電圧の符号、電流の向きを反転させれば、ｐチャネルトランジスタについても同様に考えることができる。ｎチャネルトランジスタでは、しきい値を正方向に大きくすると漏れ電流が減少する。これに対して、ｐチャネルトランジスタでは、しきい値を負方向に大きくすると漏れ電流が減少する。
【０１２１】
また、ｎチャネル型及びｐチャネル型の電界効果トランジスタを組み合わせたＣＭＯＳ構成において、単位トランジスタ幅当りの漏れ電流を削減するために、ｎチャネルトランジスタのみしきい値を正方向に大きくしてもよい。これにより、ｎチャネルトランジスタの単位トランジスタ幅当りの漏れ電流ＩＯＦＦＮ２を低減させることができる。
【０１２２】
同様に、単位トランジスタ幅当りの漏れ電流を削減するために、ｐチャネルトランジスタのみしきい値を負方向に大きくしてもよい。これにより、ｐチャネルトランジスタの単位トランジスタ幅当りの漏れ電流ＩＯＦＦＰ２を低減させることができる。
【０１２３】
集積回路をしきい値の異なる複数種類のトランジスタで構成する場合、同一種類のトランジスタで構成する場合に比べて製造コストが高くなる。ＣＭＯＳ構成の集積回路において、ｎチャネルトランジスタまたはｐチャネルトランジスタのいずれか一方のみにしきい値の異なる２種類のトランジスタを用いることとすれば、製造コストの増加は、それだけ低く抑えられる。
【０１２４】
ただし、低消費電力化について最も効果的な、ＣＭＯＳ構成の集積回路は、ｎチャネルトランジスタのしきい値を正方向に大きくし、ｐチャネルトランジスタのしきい値を負方向に大きくした回路ブロックを設けたものである。
【０１２５】
また、ＣＭＯＳ構成の集積回路においては、スイッチ速度はｎチャネルトランジスタ及びｐチャネルトランジスタの双方の相互コンダクタンスによって変化する。ＣＭＯＳ構成の集積回路のスイッチングは、ｎチャネルトランジスタの相互コンダクタンスが大きい程速く、また、ｐチャネルトランジスタの相互コンダクタンスが大きい程速い。
【０１２６】
本発明の更に他の実施形態について図面を参照して詳細に説明する。
【０１２７】
図７は、本発明の更に他の実施形態の集積回路の構成を示すブロック図である。上述した図１の集積回路１０の特徴と図２の集積回路２０の特徴とは排他的でなく、これらを組み合わせることが可能である。本発明の更に他の実施形態として図１の集積回路１０の特徴と図２の集積回路２０の特徴とを併せ持った集積回路を示す。
【０１２８】
図７を参照すると、集積回路７０は、回路ブロック１５，２５、クロック供給部１２，２２及び電源供給部１３，２３を有している。
【０１２９】
集積回路７０は高度に集積化され複数の機能を有している。集積回路７０は、ｎチャネル型及びｐチャネル型の電界効果トランジスタを組み合わせたＣＭＯＳ構成である。
【０１３０】
回路ブロック１５，２５は、集積回路７０が有する複数の機能のうち、所定の機能をそれぞれ実現する。ここで、回路ブロック１５はシステムの動作上要求される処理能力が回路ブロック２５よりも高いものとする。ここで処理能力とは同期回路の動作速度を示し、クロック周波数が高い程、処理能力が高いものとする。
【０１３１】
回路ブロック１５と回路ブロック２５とは、双方向或いは片方向に信号Ｓ１を送受信することで、互いに連携して動作する。回路ブロック１５はクロック信号Ｃ１に同期して動作する。回路ブロック２５はクロック信号Ｃ２に同期して動作する。
【０１３２】
クロック供給部１２は、回路ブロック１５にクロック信号Ｃ１を供給する。クロック信号Ｃ１は周波数Ｆ１のクロック信号である。クロック供給部２２は、回路ブロック２５にクロック信号Ｃ２を供給する。クロック信号Ｃ２は周波数Ｆ２のクロック信号である。クロック信号Ｃ１の周波数Ｆ１はクロック信号Ｃ２の周波数Ｆ２よりも高い。
【０１３３】
電源供給部１３は、回路ブロック１５に電源Ｐ１を供給する。電源Ｐ１は電圧Ｖ１の電源である。電源供給部２３は、回路ブロック２５に電源Ｐ２を供給する。電源Ｐ２は電圧Ｖ２の電源である。電源Ｐ１の電圧Ｖ１は電源Ｐ２の電圧Ｖ２よりも高い。
【０１３４】
回路ブロック１５で用いられているトランジスタのしきい値と、回路ブロック２５で用いられているトランジスタのしきい値は互いに異なる。本実施形態では集積回路７０はＣＭＯＳ構成なので、ｎチャネルトランジスタ及びｐチャネルトランジスタの少なくとも一方について回路ブロック１５と回路ブロック２５でしきい値が異なっていればよい。したがって、回路ブロック２５の単位トランジスタ幅当りの漏れ電流は、回路ブロック１５の単位トランジスタ幅当りの漏れ電流より小さい。
【０１３５】
以上説明したように、集積回路７０は、要求される処理能力が低くクロック周波数の低減が可能な回路ブロック２５のクロック周波数が低減され、それにより可能となった分だけ、電源電圧の低減及びしきい値の調整により消費電力を低減されている。
【０１３６】
したがって、集積回路７０は、所望の機能及び性能を実現しつつ、回路ブロック２５の電源電圧及びクロック周波数が低減され、また、漏れ電流が低減されるようにしきい値が設定されているので、電源電圧、クロック周波数及びしきい値がそれぞれ１種類の従来の集積回路と同じ機能及び性能を低消費電力で実現している。
【０１３７】
これまで本発明の実施形態として説明した図１、図２及び図７の集積回路は、全て動作電力と待機電力の両方が削減される。しかし、それらは動作電力と待機電力の削減の割合が互いに異なる。
【０１３８】
図１の集積回路１０では主に動作電力が削減されている。図２の集積回路２０は、図１のものに比べて待機電力の削減の割合が高い。また、図７の集積回路７０は、図１のものと図２のものの中間的効果が得られる。
【０１３９】
集積回路の消費電力に占める動作電力と待機電力の比率は、集積回路の個々の用いられ方により異なる。本発明によれば、その比率によって上述した実施形態から最適なものを選択することができる。動作電力が支配的な場合には図１の実施形態を適用するのが効果的である。待機電力が支配的な場合には図２の実施形態を適用するのが効果的である。その中間の場合には、図７の実施形態を適用することが効果的である。集積回路の使用される状態に応じて、電源電圧としきい値とを最適化することで最大の消費電力低減効果を得ることができる。
【０１４０】
本発明の全ての実施形態において、クロック周波数Ｆ２の回路ブロックのトランジスタのスイッチ速度がクロック周波数Ｆ１の回路ブロックにおけるトランジスタのスイッチ速度の概ねＦ２／Ｆ１倍となるように、電源電圧若しくはしきい値電圧またはこれらの双方を調整することが望ましい。Ｆ２／Ｆ１倍よりも小さくすると、トランジスタのスイッチ速度が遅すぎて周波数Ｆ２に追従できなくなり、また集積回路の性能が低下する。Ｆ２／Ｆ１倍より大きくすると、トランジスタのスイッチ速度が必要以上に速くなり、消費電力が十分に削減されない。
【０１４１】
集積回路の性能を低下させずに消費電力を最大限に低減させるようにスイッチ速度を調整したときの電源電圧やしきい値電圧は、上述したような本発明の技術思想に基づき、実際に使用するトランジスタの定量モデルを用いた回路シミュレーションを行うことで決定できる。
【０１４２】
なお、以上では集積回路上の２個の回路ブロックに着目して説明したが、本発明は複数の回路ブロックを有する集積回路に効果的に適用することができる。複数の回路ブロックを有する集積回路から２個の回路ブロックを選び、本発明を適用することができる。また、本発明によれば、複数の回路ブロックを有する集積回路の全ての回路ブロックに対して最適な調整を行うこともできる。
【０１４３】
また、集積回路の回路ブロック間の信号は、単に回路ブロック間を直接接続した配線で伝送されるものであってもよく、或いは電源電圧の違いや信号の減衰によるレベル差を補正する回路を介して伝送されてもよい。また、回路ブロック間で伝送すべき信号がない場合には、回路ブロック間の接続は不要である。
【０１４４】
また、集積回路は、外部電源回路から回路ブロックに電源を供給される構成であってもよい。その場合、集積回路に電源供給部は不要であり、外部端子と回路ブロックを接続する配線があればよい。また、集積回路は、外部電源回路からの電源の電圧を内部で使用する電圧に変換する回路を含んでもよい。
【０１４５】
また、集積回路は、外部のクロック供給回路からのクロック信号で回路ブロックが動作する構成であってもよい。その場合、集積回路にクロック供給部は不要であり、外部端子と回路ブロックを接続する配線があればよい。また、集積回路のクロック供給部は、外部からのクロック信号を増幅して回路ブロックに供給するものであってもよい。また、更に、クロック供給部は、外部からのクロック信号から、任意かつ所望の周波数のクロック信号を生成する回路を含んでいてもよい。
【０１４６】
また、トランジスタのしきい値は、トランジスタ内部の不純物濃度、ゲート絶縁膜厚などを適宜変更することにより調整することができる。また、しきい値は、トランジスタの基板効果を利用し、基板電圧を適宜変更することによっても調整することができる。なお、トランジスタの基板効果とは、基板に電圧をかけると、トランジスタのしきい値が変化する現象のことである。
【０１４７】
また、クロック周波数、電源電圧及びしきい値電圧を集積回路の状態に応じて動的に調整する機能を集積回路の内部或いは外部に設けてもよい。電源電圧の調整やクロック周波数の調整は一般的な回路で実現可能である。しきい値の調整は、上述した基板電圧を動的に変更することにより調整することができる。動的調整機能は、集積回路の状態あるいは時刻において最適なクロック周波数、電源電圧及びしきい値電圧の組み合わせとなるように調整する。
【０１４８】
また、ここまで主としてＣＭＯＳ構成の集積回路を例として説明したが、ＮＭＯＳ構成など他の方式の集積回路においても、所要処理能力が低い回路ブロックのクロック周波数と処理能力を下げることで消費電力を低減するという本発明の技術思想がそのまま適用し得ることは、本技術分野に精通した当業者には明らかである。
【０１４９】
次に、本発明の具体的な実施例について消費電力の低減効果を算出する。
【０１５０】
図８は、本発明の実施例のＣＭＯＳ集積回路の構成を示すブロック図である。図８を参照すると、ＣＭＯＳ集積回路８０は、主演算部８１、入出力インタフェース部８２、クロック供給部８３，８４及び電源供給部８５，８６を有している。ＣＭＯＳ集積回路８０の各回路ブロックのクロック信号は必要最低限の周波数とされている。また、各回路ブロックの電源電圧及びトランジスタのしきい値は、そのクロック周波数で動作するために必要な最低限のスイッチ速度を確保するように調整されている。
【０１５１】
主演算部８１は、集積回路の主要な機能を有し、高速動作が必要な回路ブロックである。主演算部８１に必要なクロック周波数は５００ＭＨｚである。また、主演算部８１のｎチャネルトランジスタのしきい値は０．３Ｖである。また、ｐチャネルトランジスタのしきい値は−０．３Ｖである。
【０１５２】
入出力インタフェース部８２は、外部と信号の送受信を行う回路ブロックであり、主演算部８１に比べて低速動作でよい。入出力インタフェース部８２に必要なクロック周波数は２００ＭＨｚである。入出力インタフェース部８２のｎチャネルトランジスタのしきい値は０．５Ｖである。また、ｐチャネルトランジスタのしきい値は−０．５Ｖである。
【０１５３】
クロック供給部８３は、主演算部８１に５００ＭＨｚのクロック信号を供給する。クロック供給部８４は、入出力インタフェース部８２に２００ＭＨｚのクロック信号を供給する。
【０１５４】
電源供給部８５は、主演算部８１に２．５Ｖの電源を供給する。電源供給部８６は、入出力インタフェース部８２に１．５Ｖの電源を供給する。
【０１５５】
ここで、本実施例のＣＭＯＳ集積回路８０と比較するために従来例のＣＭＯＳ集積回路を想定する。従来例のＣＭＯＳ集積回路は、本実施例のＣＭＯＳ集積回路８０と同様に主演算部及び入出力インタフェース部を有している。ただし、従来のＣＭＯＳ集積回路は、主演算部及び入出力インタフェース部は共に、５００ＭＨｚのクロック信号で動作し、電源電圧が２．５Ｖであり、ｎチャネルトランジスタのしきい値は０．３Ｖであり、ｐチャネルトランジスタのしきい値は−０．３Ｖである。
【０１５６】
ＣＭＯＳ集積回路の動作電力はクロック周波数に比例して変化し、また電源電圧の２乗に比例して変化する。したがって、本実施例のＣＭＯＳ集積回路８０においてブロック８２の動作電力は、従来例のＣＭＯＳ集積回路に比べて、（２００ＭＨｚ／５００ＭＨｚ）×（１．５Ｖ／２．５Ｖ）2＝０．１４倍に低減されている。
【０１５７】
また、ＣＭＯＳ集積回路の待機電力は、トランジスタのしきい値を０．１Ｖ変化させるとほぼ１／１０になる。したがって、本実施例のＣＭＯＳ集積回路８０においてブロック８２の待機電力は、従来例のＣＭＯＳ集積回路の比べて、ほぼ１／１００に低減されている。
【図面の簡単な説明】
【０１５８】
【図１】本発明の一実施形態の集積回路の構成を示すブロック図である。
【図２】本発明の他の実施形態の集積回路の構成を示すブロック図である。
【図３】図１または図２のいずれかの回路ブロック内に存在する回路の典型的な一部分を示すブロック図である。
【図４】典型的な論理ゲートであるＮＡＮＤゲートの構成を示す回路図である。
【図５】図４のｎチャネルトランジスタの概略の構造を示す図である。
【図６】図５のｎチャネルトランジスタにおけるゲート電圧とドレイン電流の関係を模式的に示すグラフである。
【図７】本発明の更に他の実施形態の集積回路の構成を示すブロック図である。
【図８】本発明の実施例のＣＭＯＳ集積回路の構成を示すブロック図である。
【符号の説明】
【０１５９】
１０、２０、７０、８０    集積回路
１１、２１、１４、２４、１５、２５    回路ブロック
１２、２２、８３、８４    クロック供給部
１３、２３、８５、８６    電源供給部
３１    電源線
３２    グランド線
３３    クロック線
３５Ａ，３５Ｂ    論理ゲート
３６Ａ，３６Ｂ    フリップフロップ
８１    主演算部
８２    入出力インタフェース部
１０１    半導体基板
１０２    ソース
１０３    ドレイン
１０４    ゲート
１０５    ゲート絶縁膜
Ｃ１、Ｃ２    クロック信号
Ｐ１、Ｐ２、Ｐ３    電源
Ｓ１、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ４１、Ｓ４２、Ｓ４３    信号
Ｔｎ１、Ｔｎ２    ｎチャネルトランジスタ
Ｔｐ１、Ｔｐ２    ｐチャネルトランジスタ
【図１】
2007251181.tif 000019
【図２】
2007251181.tif 000020
【図３】
2007251181.tif 000021
【図４】
2007251181.tif 000022
【図５】
2007251181.tif 000023
【図６】
2007251181.tif 000024
【図７】
2007251181.tif 000025
【図８】
2007251181.tif 000026