(57)【要約】【課題】モータから発生するノイズを減らすために、正弦波形態によって可変されるパルス幅を有するPWM信号を発生させるためのDTOを使うパルス幅変調器及びパルス幅変調方法を提供する。【解決手段】パルス幅変調回路は、ディスクリートタイム発振器、データ保存装置、データ処理ブロック、カウンタ、及び比較回路とを備える。ディスクリートタイム発振器は、データ保存装置から第1データを読取り可能なデータ処理ブロックによって使われうる多数のビットを備える第1アドレスを発生させる。データ処理ブロックは、第1データと、第1アドレスの多数のビットのうちから少なくとも一つのビットから第2データとを発生させる。比較回路は、第2データとカウンタによって生成されたデジタルカウント値とを比較し、比較結果に基づいてパルス幅変調信号を発生させる。【選択図】図４
2007209192.tif 000002
【特許請求の範囲】
【請求項１】
多数のビットを有する第1アドレスを発生させるディスクリートタイム発振器と、
前記第1アドレスの前記多数のビットのサブセットから発生する第2アドレスによって指定される位置に第１データを保存するデータ保存装置と、
前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットである少なくとも一つのビットを備える第3アドレスに基づいて第2データを発生させるデータ処理ブロックと、
デジタルカウント値を発生させるカウンタと、
前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる比較回路と、を備えることを特徴とするパルス幅変調回路。
【請求項２】
前記ディスクリートタイム発振器は、多数の入力信号に応答して順次に変わる前記多数のビットを備える前記第1アドレスを発生させることを特徴とする請求項１に記載のパルス幅変調回路。
【請求項３】
前記ディスクリートタイム発振器は、
第1基準値を用いて第1入力信号と以前の第1残り信号の第1加算値から第1残り信号とキャリとを発生させる第1モジュロレジスタと、
第2基準値を用いて第2入力信号、以前の第2残り信号、及び前記第1モジュロレジスタから出力された前記キャリの第2加算値から第2残り信号を発生させる第2モジュロレジスタと、を備え、
前記第1アドレスの前記多数のビットは、前記第2残り信号から発生することを特徴とする請求項２に記載のパルス幅変調回路。
【請求項４】
前記カウンタは、クロック信号に応答して順次に変わるデジタルカウント値を発生させることを特徴とする請求項１に記載のパルス幅変調回路。
【請求項５】
前記比較回路は、正弦波形態に順次に変わるパルス幅を有するPWM信号を発生させることを特徴とする請求項１に記載のパルス幅変調回路。
【請求項６】
前記データ処理ブロックは、
前記第1アドレスから前記第2アドレス及び前記第3アドレスを発生させるアドレス処理部と、
前記第1データと前記第3アドレスとを組合わせて前記第2データを発生させるデータ処理部と、を備えることを特徴とする請求項１に記載のパルス幅変調回路。
【請求項７】
前記データ処理部は、
データプロセッサと、
命令のシーケンスを保存するメモリ装置と、を備え、前記データプロセッサによって前記命令のシーケンスが実行される場合、前記データプロセッサは、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数と前記第1データとに対して排他論理和演算を実行して排他論理和結果を発生させ、
前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させた後、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させることを特徴とする請求項６に記載のパルス幅変調回路。
【請求項８】
多数のビットを備える第1アドレスを発生させるためのディスクリートタイム発振器と、
前記第1アドレスの前記多数のビットのサブセットから発生した第2アドレスによって指定される位置に第1データを保存するためのデータ保存装置と、
前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットであり、少なくとも一つのビットを有する第3アドレスに基づいて第2データを発生させるデータ処理ブロックと、
デジタルカウント値を発生させるカウンタと、
前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる比較回路と、
前記PWM信号に応答して正弦波形態のモータ駆動電流を発生させる信号変換部と、を備えることを特徴とするモータ駆動回路。
【請求項９】
前記ディスクリートタイム発振器は、多数の入力信号に応答して順次に変わる前記多数のビットを備える前記第1アドレスを発生させることを特徴とする請求項８に記載のモータ駆動回路。
【請求項１０】
前記ディスクリートタイム発振器は、
第1基準値を用いて、第1入力信号と以前の第1残り信号の第1加算値から第1残り信号とキャリとを発生させる第1モジュロレジスタと、
第2基準値を用いて、第2入力信号、以前の第2残り信号、及び前記第1モジュロレジスタから出力された前記キャリの第2加算値から第2残り信号を発生させる第2モジュロレジスタと、を備え、
前記第1アドレスの前記多数のビットは、前記第2残り信号から発生することを特徴とする請求項９に記載のモータ駆動回路。
【請求項１１】
前記カウンタは、クロック信号に応答して順次に変わる前記デジタルカウント値を発生させることを特徴とする請求項８に記載のモータ駆動回路。
【請求項１２】
前記比較回路は、正弦波形態に順次に変わるパルス幅を有するPWM信号を発生させることを特徴とする請求項８に記載のモータ駆動回路。
【請求項１３】
前記データ処理ブロックは、
前記第1アドレスから前記第2アドレス及び前記第3アドレスを発生させるアドレス処理部と、
前記第1データと前記第3アドレスとを組合わせ、組合わせ結果に相当する前記第2データを発生させるデータ処理部と、を備えることを特徴とする請求項８に記載のモータ駆動回路。
【請求項１４】
前記データ処理部は、
データプロセッサと、
命令のシーケンスを保存するメモリ装置と、を備え、前記データプロセッサによって前記命令のシーケンスが実行される場合、前記データプロセッサは、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数と前記第1データとに対して排他論理和演算を実行して排他論理和結果を発生させ、
前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させた後、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させることを特徴とする請求項１３に記載のモータ駆動回路。
【請求項１５】
多数のビットを有する第1アドレスを発生させる段階と、
前記第1アドレスの前記多数のビットのサブセットから発生する第2アドレスによって指定されるデータ保存装置の位置から第1データを読み取る段階と、
前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットであり、少なくとも一つのビットを備える第3アドレスに基づいて第2データを発生させる段階と、
デジタルカウント値を発生させる段階と、
前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる段階と、を備えることを特徴とするPWM信号発生方法。
【請求項１６】
前記PWM信号発生方法は、多数の入力信号に対する少なくても一つのモジュロ演算に基づいて順次に変わる前記第1アドレスを発生させる段階をさらに備えることを特徴とする請求項１５に記載のPWM信号発生方法。
【請求項１７】
前記PWM信号発生方法は、クロック信号に応答して順次に変わる前記デジタルカウント値を発生させる段階をさらに備えることを特徴とする請求項１５に記載のPWM信号発生方法。
【請求項１８】
前記PWM信号発生方法は、正弦波形態によって順次に変わるパルス幅を有する前記PWM信号を発生させる段階をさらに備えることを特徴とする請求項１５に記載のPWM信号発生方法。
【請求項１９】
前記PWM信号は、モータを駆動するために前記正弦波形態のモータ駆動電流を発生させるのに利用されることを特徴とする請求項１８に記載のPWM信号発生方法。
【請求項２０】
前記PWM信号発生方法は、
各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数、及び前記第1データに対して排他論理和演算を実行して排他論理和結果を発生させる段階と、
前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させる段階と、
前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させる段階と、をさらに備えることを特徴とする請求項１８に記載のPWM信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動に係り、より詳細には、ノイズを減少させるためにディスクリートタイム発振器(discrete time oscillator;DTO)を利用したモータ駆動に関する。
【背景技術】
【０００２】
一般的なモータ駆動(または、制御)回路は、少ない電力を消費する装置であって、モータを駆動するためにパワートランジスタ(power transistor)のような電力装置のスイッチングを通じてモータ駆動(または、制御)電流を得る。
【０００３】
図１は、三角波を利用した一般的なモータ駆動回路を表わす。図２は、図１のモータ駆動回路からモータに供給される駆動電圧Vmと駆動電流Imとを表わす。図１を参照すれば、モータ駆動回路は、PWM(Pulse Width Modulation)信号発生器１１０とインバータ１２０とを備える。PWM信号発生器１１０は、第1抵抗を介して比較器の正(+)の入力端子に入力される入力信号Viと第2抵抗を介して負(-)の入力端子に入力される三角波信号Vtsとを受信して比較する。PWM信号発生器１１０内の比較器は、パルス(pulse)信号を発生させる。
【０００４】
三角波信号Vtsが入力信号Viより大きい区間では、PWM信号発生器１１０は負の供給電圧-Vddを出力する。三角波信号Vtsが入力信号Viより小さな区間では、PWM信号発生器１１０は正の供給電圧Vccを出力する。したがって、PWM信号発生器１１０は、パルス信号を発生させる。
【０００５】
インバータ１２０は、BJT(bipolar junction transistors)として実現されるパワートランジスタTr1及びTr2を備える。PWM信号発生器１１０から出力されたパルス信号は、パワートランジスタTr1及びTr2のベース(bases)に入力される。パワートランジスタTr1及びTr2のエミッタ(emitters)は、駆動電圧Vmを発生させるモータ(motor)のノードにともに接続される。ダイオード(diode)は、パワートランジスタTr1及びTr2のコレクタ(collector)の間で直列に接続される。ダイオードは、駆動電圧Vmを発生させるモータのノードにともに接続される。
【０００６】
そして、第1電源Eの正の端子は、第１パワートランジスタTr1のコレクタに接続され、第２電源の負の端子は、第２パワートランジスタTr2のコレクタに接続される。
【０００７】
図１と図２を参照すれば、PWM信号発生器１１０が正の供給電圧Vccを出力すれば、第１パワートランジスタTr1はターンオン(on)されるので、モータ１３０の駆動電圧Vmは正の電源電圧+Eになる。また、PWM信号発生器１１０が負の供給電圧-Vddを出力すれば、前記第２パワートランジスタTr2はターンオンされるので、前記モータ１３０の駆動電圧Vmは負の電源電圧-Eになる。
【０００８】
モータ１３０の駆動電流Imは、駆動電圧Vmが正の値を有すれば増加し、負の値を有すれば減少する。図２に図示されたように、駆動電圧Vmのパルス幅が増加するにつれて駆動電流Imは漸進的に増加する。
【０００９】
図３は、モータの回転に対する理想的な駆動電圧と駆動電流とを表わす。図３は、水平軸に沿ってモータの回転角に対する駆動電圧Vm1と駆動電流Im1とを表わす。駆動電流Im1は、正弦波形態の信号に変換される。言い換えれば、正弦波形態の駆動電流Im1がモータに供給される時、フレミング(Fleming's)の左手の法則によってモータが回転する。正弦波形態の駆動電流Im1を発生させるために、駆動電圧Vm1のパルス幅は、正弦波形態によって変わることが望ましい。しかし、一般的なモータ駆動回路によって発生した一般的なモータ駆動電流Imは、正弦波形態によって発生しないので望ましくないノイズを発生させる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的な課題は、モータから発生するノイズを減らすために、正弦波形態によって可変されるパルス幅を有するPWM信号を発生させるためのDTOを使うパルス幅変調器及びパルス幅変調方法を提供することである。
【課題を解決するための手段】
【００１１】
前記技術的課題を解決するためのパルス幅変調回路は、多数のビットを有する第1アドレスを発生させるディスクリートタイム発振器、前記第1アドレスの前記多数のビットのサブセット(sub-set)から発生する第2アドレスによって指定される位置に第1データを保存するデータ保存装置、前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットである少なくとも一つのビットを備える第3アドレスに基づいて第2データを発生させるデータ処理ブロックと、デジタルカウント値を発生させるカウンタと、前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる比較回路と、を備える。
【００１２】
前記ディスクリートタイム発振器は、多数の入力信号に応答して順次に変わる前記多数のビットを備える前記第1アドレスを発生させる。前記ディスクリートタイム発振器は、第1基準値を用いて第1入力信号と以前の第1残り信号の第1加算値から第1残り信号とキャリとを発生させる第1モジュロレジスタと、第2基準値を用いて第2入力信号、以前の第2残り信号、及び前記第1モジュロレジスタから出力された前記キャリの第2加算値から第2残り信号を発生させる第2モジュロレジスタと、を備え、前記第1アドレスの前記多数のビットは前記第2残り信号から発生する。前記カウンタは、クロック信号に応答して順次に変わるデジタルカウント値を発生させる。
【００１３】
前記比較回路は、正弦波形態に順次に変わるパルス幅を有するPWM信号を発生させる。前記データ処理ブロックは、前記第1アドレスから前記第2アドレス及び前記第3アドレスを発生させるアドレス処理部と、前記第1データと前記第3アドレスとを組合わせて前記第2データを発生させるデータ処理部と、を備える。
【００１４】
前記データ処理部は、データプロセッサと、命令のシーケンスを保存するメモリ装置と、を備え、前記データプロセッサによって前記命令のシーケンスが実行される場合、前記データプロセッサは、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数と前記第1データとに対して排他論理和演算を実行して排他論理和結果を発生させ、前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させた後、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させる。
【００１５】
前記技術的課題を解決するためのモータ駆動回路は、多数のビットを備える第1アドレスを発生させるためのディスクリートタイム発振器と、前記第1アドレスの前記多数のビットのサブセットから発生した第2アドレスによって指定される位置に第1データを保存するためのデータ保存装置と、前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットであり、少なくとも一つのビットを有する第3アドレスに基づいて第2データを発生させるデータ処理ブロックと、デジタルカウント値を発生させるカウンタと、前記第2データと前記デジタルカウント値とを比べて、比較結果に基づいてPWM信号を発生させる比較回路と、前記PWM信号に応答して正弦波形態のモータ駆動電流を発生させる信号変換部と、を備える。
【００１６】
前記ディスクリートタイム発振器は、多数の入力信号に応答して順次に変わる前記多数のビットを備える前記第1アドレスを発生させる。前記ディスクリートタイム発振器は、第1基準値を用いて、第1入力信号と以前の第1残り信号の第1加算値から第1残り信号とキャリとを発生させる第1モジュロレジスタと、第2基準値を用いて、第2入力信号、以前の第2残り信号、及び前記第1モジュロレジスタから出力された前記キャリの第2加算値から第2残り信号を発生させる第2モジュロレジスタと、を備え、前記第1アドレスの前記多数のビットは前記第2残り信号から発生する。前記カウンタは、クロック信号に応答して順次に変わる前記デジタルカウント値を発生させる。前記比較回路は、正弦波形態に順次に変わるパルス幅を有するPWM信号を発生させる。
【００１７】
前記データ処理ブロックは、前記第1アドレスから前記第2アドレス及び前記第3アドレスを発生させるアドレス処理部と、前記第1データと前記第3アドレスとを組合わせ、組合わせ結果に相当する前記第2データを発生させるデータ処理部と、を備える。前記データ処理部は、データプロセッサと、命令のシーケンスを保存するメモリ装置と、を備え、前記データプロセッサによって前記命令のシーケンスが実行される場合、前記データプロセッサは、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数と前記第1データとに対して排他論理和演算を実行して排他論理和結果を発生させ、前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのkビットにする(k+1)ビットの組合わせを発生させた後、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させる。
【００１８】
前記技術的課題を果たすためのPWM信号発生方法は、多数のビットを有する第1アドレスを発生させる段階と、前記第1アドレスの前記多数のビットのサブセットから発生する第2アドレスによって指定されるデータ保存装置の位置から第1データを読み取る段階と、前記第1データ、及び前記第1アドレスの前記多数のビットのサブセットであり、少なくとも一つのビットを備える第3アドレスに基づいて第2データを発生させる段階と、デジタルカウント値を発生させる段階と、前記第2データと前記デジタルカウント値とを比較し、比較結果に基づいてPWM信号を発生させる段階と、を備える。
【００１９】
前記PWM信号発生方法は、多数の入力信号に対する少なくても一つのモジュロ演算に基づいて順次に変わる前記第1アドレスを発生させる段階をさらに備える。前記PWM信号発生方法は、クロック信号に応答して順次に変わる前記デジタルカウント値を発生させる段階をさらに備える。前記PWM信号発生方法は、正弦波形態によって順次に変わるパルス幅を有する前記PWM信号を発生させる段階をさらに備える。前記PWM信号は、モータを駆動するために前記正弦波形態のモータ駆動電流を発生させるのに利用される。
【００２０】
前記PWM信号発生方法は、各々のビットが前記第1アドレスのMSBであるk(kは、自然数)ビットの二進数、及び前記第1データに対して排他論理和演算を実行して排他論理和結果を発生させる段階と、前記第3アドレスの補数をMSBにし、前記排他論理和結果を残りのk-ビットにする(k+1)ビットの組合わせを発生させる段階と、前記(k+1)ビットの組合わせに前記第3アドレスを加えて前記第2データを発生させる段階と、をさらに備える。
【発明の効果】
【００２１】
本発明によるDTOを利用したモータ駆動回路は、DTOを用いてPWM信号を発生させ、理想的な正弦波信号に近いモータ駆動電流をモータに供給することによって、モータ駆動ノイズを顕著に減少させる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照して、本発明を詳しく説明する。
【００２３】
図４は、本発明の実施形態によるディスクリートタイム発振器(以下では、"DTO"と言う)４１０を利用したモータ駆動回路を表わす。図８は、本発明の実施形態による図４に図示されたモータ駆動回路の動作を表わすフローチャートである。図４を参照すれば、前記モータ駆動回路は、パルス幅変調回路４００と信号変換部５００とを備える。前記パルス幅変調回路４００は、正弦波形態のモータ駆動電流をモータ１３０に供給するために前記DTO４１０を用いてパルス幅変調(PWM)信号を発生させる。
【００２４】
前記パルス幅変調回路４００は、DTO４１０、データ処理ブロック４２０、データ保存装置４３０、カウンタ(counter)４４０、及び比較回路４５０を備える。前記データ保存装置４３０は、ROMのような不揮発性メモリ装置として実現することもでき、ハードウェア及び/またはソフトウェアとしても実現可能である。
【００２５】
当業界でよく知られたように、前記DTO４１０は、入力信号I1とI2に応答して順次に変わる多数のビットを有する第1アドレスADD1[7:0]を発生させる(図８のS100)。入力信号I1とI2の各々は、nビットで表現される整数であり、nは自然数である。例えば、第1アドレスADD1[7:0]は、周期的に"00000000"から"11111111"まで順次に増加する。
【００２６】
図５は、図４に図示されたDTO４１０のブロック図である。図５を参照すれば、DTO４１０は、第１加算器４１２、第1モジュロレジスタ４１４、第２加算器４１６、及び第2モジュロレジスタ４１８を備える。
【００２７】
第１加算器４１２は、第1入力信号I1と第1モジュロレジスタ４１４から出力された第1残り信号r1とを加算して第1加算値sum1を第1モジュロレジスタ４１４に出力する。第1モジュロレジスタ４１４は、第1加算値sum1に対して第1基準値ref1に対する残りの演算(modulo operation)を実行する。
【００２８】
第1加算値sum1が第1基準値ref1より小さければ(sum1<ref1)、第1残り信号r1は、第1加算値sum1になる。しかし、第1加算値sum1が第1基準値ref1と同じか大きければ(sum2≧ref2)、キャリ(carry)が発生する。第1残り信号r1は、第1加算値sum1から第1基準値ref1を差引いた値(sum1-ref1)になる。第1入力信号I1、第1残り信号r1、第1加算値sum1、及び第1基準値ref1は、nビットの整数である。nは、16のような整数である。
【００２９】
第２加算器４１６は、第2入力信号I2、第2モジュロレジスタ４１８から出力された第2残り信号r2、及び第1モジュロレジスタ４１４から出力されたキャリを加えて第2加算値sum2を発生させる。第2モジュロレジスタ４１８は、第2加算値sum2に対して第2基準値ref2に対する残りの演算を実行する。
【００３０】
第2加算値sum2が第2基準値ref2より小さければ(sum2<ref2)、第2残り信号r2は、第2加算値sum2になる。第2加算値sum2が第2基準値ref2と同じか大きければ(sum2≧ref2)、第2残り信号r2は、第2加算値sum2から第2基準値ref2を差引いた値(sum2-ref2)になる。
【００３１】
第2入力信号I2、第2残り信号r2、第2加算値sum2、及び第2基準値ref2は、mビットの整数である。mは、12のような整数である。第2残り信号r2の上位k(kは、8のような自然数)ビットは、第1アドレスADD1[7:0]である。第1アドレスADD1[7:0]の上位2ビットは、データ保存装置４３０のデータサンプリング(data sampling)のための正弦波の位置情報または位相情報を表わし、下位6ビットは、データ保存装置４３０のアドレスを表わす。
【００３２】
データ処理ブロック４２０は、第1アドレスADD1のビットのサブセットを有する第2アドレスADD2によって指示されたデータ保存装置４３０のアドレスから第1データDATA1を読み取る。そして、データ処理ブロック４２０は、第1データDATA1及び第1アドレスADD1のビットの他のサブセットである第3アドレスADD3の組合わせによって第2データDATA2を出力する。
【００３３】
例えば、第2アドレスADD2[5:0]は、第1アドレスADD1[7:0]の下位6ビットであり、第3アドレスADD3[7]は、第1アドレスADD1[7:0]のMSB(most significant bit)である。
【００３４】
データ処理ブロック４２０は、データ保存装置４３０のアドレスADD2[5:0]のようなものから7ビットで構成された第1データDATA1[6:0]を読み取る。データ処理ブロック４２０は、第1データDATA1[6:0]と第3アドレスADD3[7]との結合によって8ビットの第2データDATA2[7:0]とを発生させる。データ処理ブロック４２０は、アドレス処理部４２２、及びデータ処理部４２４を備える。
【００３５】
アドレス処理部４２２は、"00000000"から"11111111"までのように所定の周期を有して順次に増加する第1アドレスADD1[7:0]を受信する。アドレス処理部４２２は、第1アドレスADD1[7:0]の下位6ビットのような第2アドレス(ADD2[5:0]、000000〜111111)と第1アドレスADD1[7:0]のMSBのような第3アドレスADD3[7]とを発生させる(図８のS200)。
【００３６】
第1アドレスADD1[7:0]の上位2ビットは、データ保存装置４３０の第2アドレスADD2[5:0]に相当するデータのための正弦波の位相を指示する。例えば、第1アドレスADD1[7:0]の上位2ビットが"00"である時、正弦波の位相は0゜〜90゜である。この場合、第2アドレスADD2[5:0]は、第1アドレスADD1[7:0]の下位6ビットである0("000000")から63("111111")まで変わる。
【００３７】
また、第1アドレスADD1[7:0]の上位2ビットが"10"である時、正弦波の位相は、180゜〜270゜である。この場合も、第2アドレスADD2[5:0]は、第1アドレスADD1[7:0]の下位6ビットである0("000000")から63("111111")まで変わる。
【００３８】
第1アドレスADD1[7:0]の上位2ビットが"01"である時、正弦波の位相は、90゜〜180゜である。この場合、アドレス処理部４２２は、拡張された6ビット、すなわち、第1アドレスADD1[7:0]のMSBで構成された各々のビットを有する"000000"を発生させ、拡張された6ビット(すなわち、000000)の各々を反転させ、反転された6ビット(すなわち、111111)を発生させ、第1アドレスADD1[7:0]の下位6ビットと反転された6ビット(すなわち、111111)とをビットツービット(bit-to-bit)で排他論理和演算を実行して第2アドレスADD2[5:0]を発生させる。この場合、正弦波の位相が90゜〜180゜である時、第2アドレスADD2[5:0]は、63("111111")から0("000000")まで順次に減少する。
【００３９】
同様に、第1アドレスADD1[7:0]の上位2ビットが"11"である時、正弦波の位相は、270゜〜360゜である。この場合も、90゜〜180゜を説明したようにアドレス処理部４２２は、第2アドレスADD2[5:0]を発生させる。すなわち、正弦波の位相が270゜〜360゜である時、第2アドレスADD2[5:0]は、63("111111")から0("000000")まで順次に減少する。
【００４０】
結果的に、正弦波の位相が0゜〜90゜または180゜〜270゜である時、第2アドレスADD2[5:0]は、0("000000")から63("111111")まで順次に増加する。しかし、正弦波の位相が90゜〜180゜または270゜〜360゜である時、第2アドレスADD2[5:0]は、63("111111")から0("000000")まで順次に減少する。アドレス処理部４２２は、第1アドレスADD1[7:0]のMSBである第3アドレスADD3[7]を発生させる。
【００４１】
アドレス処理部４２２は、データ保存装置４３０の第2アドレスADD2[5:0]からk(例えば、7のような自然数)ビットを有する第1データDATA[6:0]を読み取る(図８のS300)。データ処理部４２４は、第3アドレスADD3[7]と第1データDATA[6:0]とを組合わせ、組合わせ結果によって第2データDATA2[7:0]を発生させる(図８のS400)。
【００４２】
本発明の実施形態によるデータ保存装置４３０に保存された第1データDATA1[7:0]と第2アドレスADD2[5:0]との関係及び第2データDATA2が発生する過程を説明すれば、次のようである。
【００４３】
図６は、本発明の実施形態によるデータ保存装置４３０に保存された第1データDATA1[7:0]と第2アドレスADD2[5:0]との関係を表わすグラフである。図６を参照すれば、完全正弦波の1/4位相、例えば、0゜から90゜までの位相を64区間に分けて、各々の区間に対応するアドレス(0番地ないし63番地)を指定し、対応するアドレスに相当する位相に対して正弦波をサンプリングする。
【００４４】
例えば、データ"1"、すなわち、"0000001"は、データ保存装置４３０で0番地、すなわち、000000に保存される。アドレスが増加するにつれてデータは、漸進的に増加して63番地(すなわち、111111)に"126"、すなわち、"1111110"が保存されることによって、0゜から90゜までの位相区間の正弦波データが保存される。表１は、図６のグラフによってデータ保存装置４３０の各々のアドレスに保存されたデータを表わす。
【００４５】
【表１】
2007209192.tif 000003
【００４６】
正弦波の位相が、0゜〜90゜の間または180゜〜270゜の間である時、アドレス処理部４２２は、0("000000")から63("111111")まで順次に増加する第2アドレスADD2を発生させる。正弦波の位相が、90゜〜180゜の間または270゜〜360゜の間である時、アドレス処理部４２２は、63("111111")から0("000000")まで順次に減少する第2アドレスADD2を発生させる。
【００４７】
また、アドレス処理部４２２は、第1アドレスADD1のMSBで構成された第3アドレスADD3を発生させる。
【００４８】
第2アドレスADD2に相当する正弦波の位相が、0゜〜90゜の間または180゜〜270゜の間である時、データ保存装置４３０は、1("0000001")から126("1111110")まで漸進的に増加する第1データDATA1を出力し、正弦波の位相が、90゜〜180゜の間または270゜〜360゜の間である時、126("1111110")から1("0000001")に漸進的に減少する前記第1データDATA1を出力する。
【００４９】
図９は、第1データDATA1と第3アドレスADD3から第2データDATA2とを発生させるデータ処理部４２４のブロック図である。データ処理部４２４は、データプロセッサ９０１及び命令のシーケンス(すなわち、ソフトウェア)を保存するメモリ装置９０２を備える。
【００５０】
以下では、データプロセッサ９０１によって命令のシーケンスが実行される時、データプロセッサ９０１が実行する段階を説明する。
【００５１】
第一、データプロセッサ９０１は、各々が前記第1アドレスADD1のMSB(すなわち、第3アドレスADD3ビット)を有するk(kは、自然数、例えば、k=7)ビットの二進数を発生させる。そして、データプロセッサ９０１は、第1データDATA1とkビットの二進数に対してビットツービット(bit-to-bit)で排他論理和演算を実行して排他論理和結果を発生させる。
【００５２】
第二、前記データプロセッサ９０１は、第3アドレスADD3の補数をMSBにし、排他論理和結果を残りのkビットにする(k+1)ビットの組合わせが発生する。
【００５３】
第三、データプロセッサ９０１は、第3アドレスADD3と(k+1)ビットの組合わせを加えて(k+1)ビットである第2データDATA2を発生させる。
【００５４】
以下では、第1アドレスADD1が、"00000000"または"10000000"である時、第2データDATA2を発生させる過程を具体的に説明する。
【００５５】
例えば、第1アドレスADD1が"00000000"である場合、第3アドレスADD3は"0"であり、第1データDATA1は"0000001"である。排他論理和結果"0000001"は、各々のビットが第3アドレスADD3"0"を有するkビット(例えば、7ビット)の二進数"0000000"と第1データDATA1"0000001"とに対して排他論理和演算を実行して発生する。
【００５６】
第二、(k+1)ビット、例えば、8ビットの組合わせ"10000001"は、第3アドレスADD3"0"の補数である"1"をMSBにし、排他論理和結果、すなわち、"0000001"を残りの7ビットにして発生する。
【００５７】
第三、8ビットの第2データDATA2"10000001"は、(k+1)ビットの結合に第3アドレスADD3"0"を加えて発生する。
【００５８】
第1アドレスADD1が"10000000"である場合、第3アドレスADD3は"1"であり、第1データDATA1は"0000001"である。
【００５９】
すなわち、第一、前記排他論理和結果"1111110"は、各々のビットが前記第3アドレスADD3"1"を有するkビット、例えば、7ビットの二進数"1111111"と第1データDATA1"0000001"とに対して排他論理和演算を実行して発生する。
【００６０】
第二、(k+1)ビット、例えば、8ビットの結合"01111110"は、第3アドレスADD3"1"の補数である"0"をMSBにし、排他論理和結果である"1111110"を残りの7ビットにして発生する。
【００６１】
第三、8ビットの第2データDATA2"01111111"は、(k+1)ビットの結合である"01111110"に第3アドレスADD3"1"を加えることで発生する。
【００６２】
当業者ならば、前述したような第2データDATA2の発生過程を容易に理解することができるはずなので、残りの第2データDATA2の発生過程についての詳しい説明は省略する。表２は、正弦波の各位相に対して前述した段階と類似した段階によって発生した第2データDATA2を表わしたものである。
【００６３】
【表２】
2007209192.tif 000004
【００６４】
データ処理部４２４から第2データDATA2が出力される度に、カウンタ４４０は、クロック信号CLKに応答して0("00000000")から255("11111111")まで順次に増加するデジタルカウント値CNT[7:0]を周期的に出力する。カウント値CNTは、第2データDATA2[7:0]のビットの数のような値で構成することが出来る。
【００６５】
比較回路４５０は、データ処理部４２４から出力された第2データDATA2とカウンタ４４０から出力されたデジタルカウント値CNTとを比較し、比較結果に基づいてPWM信号を発生させる(図８のS500)。第2データDATA2がデジタルカウント値CNTと同じか小さければ、比較回路４５０はハイ(または、1)を出力し、第2データDATA2がデジタルカウント値CNTより大きければ、ロー(または、0)を出力する。比較回路４５０から出力されるPWM信号の基本変換幅は、第2データDATA2の周期(または、サイクル(cycle))のようである。
【００６６】
図７は、本発明の実施形態によるパルス幅変調回路から出力されるPWM信号を概念的に表わしたものである。以下では、表１、表２、及び図７を参照して、比較回路４５０から出力されるPWM信号のパルス幅が決定される過程を説明する。
【００６７】
正弦波の位相が0゜〜90゜の間であり、第2アドレスADD2が"0"である場合、データ処理部４２４は、"129"値を有する第2データDATA2を出力する。カウンタ４４０は、0から255まで順次に増加するデジタルカウント値CNTを出力する。デジタルカウンタ値CNTが129から255までである時、PWM信号は、ハイレベルを維持する。したがって、PWM信号のパルス幅は、デジタルカウント値CNTが129から255まで増加するまでの区間である。
【００６８】
正弦波の位相が0゜〜90゜の間であり、第2アドレスADD2が"1"である場合、データ処理部４２４は、"130"値を有する第2データDATA2を出力する。カウンタ４４０は、0から255まで順次に増加するデジタルカウント値CNTを出力する。PWM信号は、デジタルカウンタ値CNTが130から255までハイレベル(high level)を維持する。したがって、PWM信号のパルス幅は、カウント値CNTが130から255まで増加するまでの区間である。
【００６９】
表２は、DTO４１０から発生した各々の可能な第1アドレスADD1のための各々のPWM信号のパルス幅を表わす。表２を参照すれば、正弦波によってPWM信号のパルス幅は、0゜〜90゜の区間では127から2まで漸進的に減少し、90゜〜270゜の区間では2から254まで漸進的に増加し、270゜〜360゜の区間では254から129まで漸進的に減少することが分かる。
【００７０】
信号変換部５００は、比較回路４５０から出力されたPWM信号に応答して対応する正弦波によってモータ駆動電流をモータ１３０に供給する(図８のS600)。PWM信号を積分することで得られる理想的な正弦波に近い駆動電流がモータ１３０に供給されれば、モータ１３０が駆動する間に発生したノイズは従来の技術と比べる時、顕著に減少する。
【００７１】
本発明は、図面に図示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００７２】
本発明は、ノイズを減少させるためにディスクリートタイム発振器を利用したモータ駆動に関連する技術分野に適用可能である。
【図面の簡単な説明】
【００７３】
【図１】三角波を利用した一般的なモータ駆動回路の回路図である。
【図２】図１に図示されたモータ駆動回路からモータに供給される駆動電圧と駆動電流とを表わす図である。
【図３】モータの回転に対する理想的な駆動電圧と駆動電流とを概念的に表わした図である。
【図４】本発明の実施形態によるディスクリートタイム発振器を利用したモータ駆動回路のブロック図である。
【図５】本発明の実施形態による図４に図示されたディスクリートタイム発振器のブロック図である。
【図６】本発明の実施形態による図４に図示されたデータ保存装置に保存されるアドレスとデータとの関係を表わすグラフである。
【図７】本発明の実施形態による図４に図示されたパルス幅変調回路から発生したPWM信号の例を表わす図である。
【図８】本発明の実施形態によるモータ駆動方法を表わすフローチャートである。
【図９】本発明の実施形態による図４に図示されたデータ処理部のブロック図である。
【符号の説明】
【００７４】
410：DTO
420：データ処理ブロック
430：データ保存装置
440：カウンタ
450：比較回路
500：信号変換部
901：データプロセッサ
902：メモリ装置
【図１】
2007209192.tif 000005
【図２】
2007209192.tif 000006
【図３】
2007209192.tif 000007
【図４】
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【図５】
2007209192.tif 000009
【図６】
2007209192.tif 000010
【図７】
2007209192.tif 000011
【図８】
2007209192.tif 000012
【図９】
2007209192.tif 000013