(57)【要約】【課題】スイッチングレギュレータの出力電圧の制御精度を劣化させることなく、発振器の異常デューティの発生を防止するスイッチングレギュレータの制御回路を提供する。【解決手段】このスイッチングレギュレータの制御回路２０は、発振器１２の出力信号に応じて、コンパレータ１１の出力信号ＣＯをラッチするラッチ回路２１を設け、このラッチ回路２１の出力信号に応じて発振器１２の発振を制御するようにしたものである。具体的には、コンパレータ１１の出力信号ＣＯはラッチ回路２１のラッチ入力端子Ｌに入力され、発振器１２の出力信号はラッチ回路２１のラッチクロック端子／ＣＬに入力される。即ち、発振器１２の出力信号（ＮＡＮＤ回路１５の出力信号）がロウの時に、ラッチ回路２１のラッチ動作（データ保持動作）が行われる。【選択図】図１
2007060821.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングトランジスタを含むスイッチングレギュレータの制御回路であって、スイッチングレギュレータの出力電圧を分圧する分圧回路と、
前記分圧回路の出力と基準電圧とを比較するコンパレータと、
前記スイッチングトランジスタのオンオフを制御する発振器と、
前記発振器の出力信号に応じて前記コンパレータの出力信号をラッチするラッチ回路とを備え、前記ラッチ回路の出力信号に応じて前記発振器の発振を制御することを特徴とするスイッチングレギュレータの制御回路。
【請求項２】
前記発振器はインバータとＮＡＮＤ回路を含むリングオシレータであり、このＮＡＮＤ回路に前記ラッチ回路のラッチ出力信号を入力したことを特徴とする請求項１に記載のスイッチングレギュレータの制御回路。
【請求項３】
前記発振器はインバータとＮＯＲ回路を含むリングオシレータであり、このＮＯＲ回路に前記ラッチ回路のラッチ出力信号を入力したことを特徴とする請求項１に記載のスイッチングレギュレータの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータの制御回路に関する。
【背景技術】
【０００２】
従来のＰＦＭ制御スイッチングレギュレータは、図４に示すように、Ｎチャネル型のスイッチングトランジスタＭ、コイルＬ、逆流防止用ダイオードＤ、平滑コンデンサＣ及びスイッチングレギュレータの制御回路１０から構成される。スイッチングレギュレータの制御回路１０は、スイッチングレギュレータの出力電圧Ｖｏｕｔを分圧する直列抵抗Ｒ１，Ｒ２と、直列抵抗Ｒ１，Ｒ２の接続点の分圧電圧ＶＤ（ＶＤ＝Ｖｏｕｔ・Ｒ２／Ｒ１＋Ｒ２）と基準電圧Ｖｒｅｆとを比較するコンパレータ１１、コンパレータ１１の出力信号ＣＯによって制御された発振器１２からなる。
【０００３】
発振器１２はインバータ１３，１４及びＮＡＮＤ回路１５からなるリングオシレータであり、ＮＡＮＤ回路１５にコンパレータの出力信号ＣＯが入力されている。そして、発振器１２の出力信号はインバータ１６を通してスイッチングトランジスタＭのゲートに印加される。
【０００４】
このスイッチングレギュレータの動作は以下の通りである。スイッチングレギュレータの分圧電圧ＶＤと基準電圧Ｖｒｅｆがコンパレータ１１によって比較され、Ｖｒｅｆ＞ＶＤの時は、コンパレータ１１の出力信号ＣＯはハイとなり、発振器１２のインバータループが形成され、発振器１２は所定の周波数で発振し、その発振出力信号によってスイッチングトランジスタＭはその周波数にてオンオフ動作する。
【０００５】
スイッチングトランジスタＭがオンすると、コイルＬにエネルギーが蓄積され、スイッチングトランジスタＭがオフするとコイルＬに蓄積されたエネルギーが逆流防止用ダイオードＤを通して出力端子Ｐに向けて放出される。したがって、スイッチングトランジスタＭがオンオフ動作を繰り返すことにより、コイルＬに印加された電圧Ｖｄｄより高い出力電圧Ｖｏｕｔが出力端子Ｐに発生される。
【０００６】
そして、Ｖｒｅｆ＜ＶＤになると、コンパレータ１１の出力信号ＣＯはロウとなり、これを受けて発振器１２は発振を停止し、その出力信号はハイに固定される。これにより、スイッチングトランジスタＭのゲートはロウに固定されるので、スイッチングトランジスタＭはオフし、スイッチングレギュレータの昇圧動作も停止する。こうして、コンパレータ１１の出力信号ＣＯに応じて、スイッチングトランジスタＭのオンオフ動作を間欠的に行うことにより、所望の出力電圧Ｖｏｕｔを得ることができる。
【特許文献１】特開２００３−３０９９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、スイッチングレギュレータの出力電圧Ｖｏｕｔが所望の電圧値に近づくと、コンパレータ１１の出力信号ＣＯは頻繁にハイ、ロウに切り替わる。すると、この出力信号ＣＯを受けた発振器１２も頻繁に発振の開始と停止を繰り返すため、通常のスイッチングトランジスタＭのオン時間より短いオン時間が連続的に出るという、発振器１２の異常デューティ（Duty）が発生し、スイッチングレギュレータの消費電力が増大するという問題があった。
【０００８】
この問題の対策として、コンパレータ１１にヒステリシスを持たせたり、ロウパスフィルタを組み込み、異常デューティ（Duty）の発生を抑えることが考えられるが、このような対策では、スイッチングレギュレータの出力電圧Ｖｏｕｔの制御精度が悪化してしまう。
【課題を解決するための手段】
【０００９】
そこで、本発明のスイッチングレギュレータの制御回路は、スイッチングレギュレータの出力電圧を分圧する分圧回路と、分圧回路の出力と基準電圧とを比較するコンパレータと、スイッチングトランジスタのオンオフを制御する発振器と、発振器の出力信号に応じてコンパレータの出力信号をラッチするラッチ回路とを備え、ラッチ回路の出力信号に応じて発振器の発振を制御することを特徴とするものである。
【発明の効果】
【００１０】
本発明のスイッチングレギュレータの制御回路によれば、スイッチングレギュレータの出力電圧の制御精度を劣化させることなく、発振器の異常デューティの発生を防止することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明の実施形態に係るスイッチングレギュレータの制御回路について説明する。図１はこのスイッチングレギュレータの制御回路２０を用いたＰＦＭ制御スイッチングレギュレータの回路図である。このスイッチングレギュレータ制御回路２０は、図１の回路に加えて、発振器１２の出力信号に応じて、コンパレータ１１の出力信号ＣＯをラッチするラッチ回路２１を設け、このラッチ回路２１の出力信号に応じて発振器１２の発振を制御するようにしたものである。これにより発振器１２の動作を安定化し、発振器の異常デューティの発生を防止したものである。
【００１２】
具体的には、コンパレータ１１の出力信号ＣＯはラッチ回路２１のラッチ入力端子Ｌに入力され、発振器１２の出力信号はラッチ回路２１のラッチクロック端子ＣＬに入力される。即ち、発振器１２の出力信号（ＮＡＮＤ回路１５の出力信号）がロウの時に、ラッチ回路２１のラッチ動作（データ保持動作）が行われる。
【００１３】
ラッチ出力端子Ｑからの出力信号ＲＯは発振器１２のＮＡＮＤ回路１５の一方の入力端子に入力されている。他の回路構成については図１の回路と同じである。このスイッチングレギュレータ制御回路２０を用いたスイッチングレギュレータの動作は以下の通りである。
【００１４】
コンパレータ１１の出力信号ＣＯがハイの時（Ｖｒｅｆ＞ＶＤの時）は、ラッチ回路２１の出力信号ＲＯはハイとなり、図２に示すように、発振器１２は通常の発振動作を行う。図２において、ノードＮ１はＮＡＮＤ回路１５の出力ノード（＝発振器１２の出力ノード）、ノードＮ２はインバータ１３の出力ノード、ノードＮ３はインバータ１４の出力ノードである。したがって、このときは前述のように、スイッチングトランジスタＭは発振器１２の周波数にてオンオフ動作し、昇圧が行われる。
【００１５】
また、コンパレータ１１の出力信号ＣＯがロウの時（Ｖｒｅｆ＜ＶＤの時）は、ラッチ回路２１の出力信号ＲＯはロウとなり、発振器１２は動作を停止し、ノードＮ１はハイに固定されるので、スイッチングトランジスタＭはオフし、スイッチングレギュレータの昇圧動作も停止する。
【００１６】
さて、スイッチングレギュレータの出力電圧Ｖｏｕｔが所望の電圧値に近づき、コンパレータ１１の出力信号ＣＯがパルス状に変化した場合の動作について図３を参照して説明する。
【００１７】
まず、コンパレータ１１の出力信号ＣＯのパルスが入る前の初期状態において、ノードＮ１のレベルはハイであるため、コンパレータ１１の出力信号ＣＯがロウからハイに遷移するのを受けて、ラッチ回路２１の出力信号ＲＯはロウからハイに遷移する。次に、ノードＮ３のハイレベルとラッチ回路２１の出力信号ＲＯのハイを受けてノードＮ１のレベルがハイからロウに遷移する。このノードＮ１のレベルがロウになるのを受けて、ラッチ回路２１がラッチ（データ保持動作）を開始するので、コンパレータ１１の出力信号ＣＯがラッチ回路２１の保持動作完了までハイであれば、それ以降においてコンパレータ１１の出力信号ＣＯがロウに遷移しても、ノードＮ１のレベルはロウを維持し、発振器１２の動作に影響を与えない。
【００１８】
ノードＮ１のレベルがロウに遷移するのを受けて、ノードＮ２のレベルはハイに遷移し、これを受けて、ノードＮ３のレベルはロウに遷移する。ノードＮ３のレベルがロウになるのを受けて、ノードＮ１のレベルがハイに遷移すると、ラッチ回路２１のラッチ（データ保持動作）が解除される。ラッチ回路２１のラッチが解除されると、ラッチ回路２１はコンパレータ１１の出力信号ＣＯをそのまま出力するが、この時点でノードＮ３のレベルはロウなので、ノードＮ１のハイレベルは保持される。そして、ノードＮ１のハイレベルを受けて、ノードＮ２のレベルがロウに遷移し、ノードＮ３のレベルがハイに遷移する。ノードＮ３がハイレベルに戻ると、初期状態に戻り、次に、コンパレータ１１の出力信号ＣＯを受けられる状態となる。
【００１９】
以上の動作により、コンパレータ１１の出力信号ＣＯがラッチ回路２１の保持動作完了までハイであれば、ラッチ回路２１のラッチ動作によりノードＮ１のロウレベルの一定期間（スイッチングトランジスタＭがオンする期間）が確保される。また、ラッチ解除時には既にノードＮ３がロウになっているため、ノードＮ３のレベルがハイに復帰するまでノードＮ１のハイの一定期間が確保されることになる。従って、発振器１２はコンパレータ１１の出力信号ＣＯがパルス状に変化した場合であっても、これに対応して発振を開始し、常に一定のデューティを確保することができる。また、この発振器１２の発振出力信号を受けてオンオフするスイッチングトランジスタＭについても、一定のオン時間でスイッチングするようになる。
【００２０】
なお、図５に示すように、図１のＮＡＮＤ回路１５はＮＯＲ回路１７に置き換えることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るスイッチングレギュレータの制御回路の回路図である。
【図２】本発明の実施形態に係るスイッチングレギュレータの制御回路の第１の動作波形図である。
【図３】本発明の実施形態に係るスイッチングレギュレータの制御回路の第２の動作波形図である。
【図４】従来例に係るスイッチングレギュレータの回路図である。
【図５】本発明の実施形態に係るスイッチングレギュレータの制御回路の他の回路図である。
【符号の説明】
【００２２】
１１  コンパレータ    １２  発振器    １３，１４  インバータ
１５  ＮＡＮＤ回路    １６  インバータ  １７  ＮＯＲ回路
２０  スイッチングレギュレータの制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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