(57)【要約】【課題】入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。【解決手段】本発明の出力ドライバーは、遅延固定ループから出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延によってドライビングする第１ドライビング部と、前記遅延固定ループから出力されたクロックを受信し、書き込み動作時の電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延によってドライビングする第２ドライビング部とを備えることを特徴とする。【選択図】図７
2007097181.tif 000002
【特許請求の範囲】
【請求項１】
遅延固定ループから出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延によってドライビングする第１ドライビング部と、
前記遅延固定ループから出力されたクロックを受信し、書き込み動作時の電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延によってドライビングする第２ドライビング部と
を備えることを特徴とする遅延固定ループの出力ドライバー。
【請求項２】
前記第１ドライビング部及び第２ドライビング部が、前記遅延固定ループから同じクロックが入力されることを特徴とする請求項１に記載の遅延固定ループの出力ドライバー。
【請求項３】
前記第２ＤＬＬクロックが、前記第１ＤＬＬクロックより早い位相の立ち上がりエッジを有することを特徴とする請求項２に記載の遅延固定ループの出力ドライバー。
【請求項４】
前記第１ドライビング部が、
前記遅延固定ループから出力されたクロックの位相を分離し、位相が互いに相補的な２つのクロックを生成する位相分離器と、
該位相分離器から出力された信号を前記第１ＤＬＬクロックでドライビングする第１ドライバーと
を備えることを特徴とする請求項１ないし３のいずれか１項に記載の遅延固定ループの出力ドライバー。
【請求項５】
前記第２ドライビング部が、
前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延チューニングして出力する遅延チューニング部と、
該遅延チューニング部から出力された信号を前記第２ＤＬＬクロックでドライビングする第２ドライバーと
を備えることを特徴とする請求項４に記載の遅延固定ループの出力ドライバー。
【請求項６】
前記第２ドライバーが、前記第１ドライバーより少ないタイミング遅延を有することを特徴とする請求項５に記載の遅延固定ループの出力ドライバー。
【請求項７】
前記位相分離器と遅延チューニング部が、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備えることを特徴とする請求項５に記載の遅延固定ループの出力ドライバー。
【請求項８】
前記遅延チューニング部が、インバーター端によってデフォルトされることを特徴とする請求項７に記載の遅延固定ループの出力ドライバー。
【請求項９】
前記遅延チューニング部の入力と出力が、互いに位相が反対であることを特徴とする請求項５に記載の遅延固定ループの出力ドライバー。
【請求項１０】
前記第１ドライバーが、第１イネーブル信号により駆動され、前記第２ドライバーが、第２イネーブル信号により駆動されることを特徴とする請求項５に記載の遅延固定ループの出力ドライバー。
【請求項１１】
前記第１ドライバーが、前記第１イネーブル信号及び前記位相分離器の出力が入力される第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力ノードに直列に接続された偶数個の第１インバータ端とを備えることを特徴とする請求項１０に記載の遅延固定ループの出力ドライバー。
【請求項１２】
前記第２ドライバーが、前記第２イネーブル信号及び前記遅延チューニング部の出力が入力される第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力ノードに直列に接続され、前記第１インバータ端より少ない個数の奇数個の第２インバータ端とを備えることを特徴とする請求項１１に記載の遅延固定ループの出力ドライバー。
【請求項１３】
外部クロックを受信し、内部クロックを生成するクロックバッファと、
前記内部クロック、及び自体の出力がフィードバックされて位相を比較し、前記内部クロックの位相の更新を行う位相更新部と、
該位相更新部から出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延でドライビングする第１ドライビング部と、
前記位相更新部から出力されたクロックを受信し、書き込み動作時に、電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延でドライビングする第２ドライビング部と
を備えることを特徴とする遅延固定ループ。
【請求項１４】
前記位相更新部は、
前記内部クロックを受信し、位相を遅延させて出力する位相遅延部と、
該位相遅延部の出力であるクロックのデューティサイクルを補正するデューティサイクル補正回路と、
該デューティサイクル補正回路の出力がフィードバックされる遅延複製モデル部と、
該内部クロックを基準クロックとし、前記遅延複製モデルの出力との位相差を検出する位相比較部と、
該位相比較部から出力信号が入力され、前記位相遅延部の遅延値を制御する遅延制御部と
を備えることを特徴とする請求項１３に記載の遅延固定ループ。
【請求項１５】
前記第１ドライビング部が、
前記デューティサイクル補正回路から出力されたクロックの位相を分離し、位相が互いに相補的な２つのクロックを生成する位相分離器と、
該位相分離器から出力された信号を前記第１ＤＬＬクロックでドライビングする第１ドライバーと
を備えることを特徴とする請求項１３または１４に記載の遅延固定ループ。
【請求項１６】
前記第２ドライビング部が、
前記デューティサイクル補正回路から出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延チューニングして出力する遅延チューニング部と、
該遅延チューニング部から出力された信号を前記第２ＤＬＬクロックでドライビングする第２ドライバーと
を備えることを特徴とする請求項１５に記載の遅延固定ループ。
【請求項１７】
前記第２ドライバーが、前記第１ドライバーより少ないタイミング遅延を有することを特徴とする請求項１６に記載の遅延固定ループ。
【請求項１８】
前記位相分離器及び遅延チューニング部が、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備えることを特徴とする請求項１６に記載の遅延固定ループ。
【請求項１９】
前記遅延チューニング部が、インバータの一端によってデフォルトされることを特徴とする請求項１８に記載の遅延固定ループ。
【請求項２０】
前記遅延チューニング部の入力と出力が、互いに位相が反対であることを特徴とする請求項１６に記載の遅延固定ループ。
【請求項２１】
前記第１ドライバーが、第１イネーブル信号により駆動され、前記第２ドライバーが、第２イネーブル信号により駆動されることを特徴とする請求項１６に記載の遅延固定ループ。
【請求項２２】
前記第１ドライバーが、前記第１イネーブル信号及び前記位相分離器の出力が入力される第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力ノードに直列に接続された偶数個の第１インバータ端とを備えることを特徴とする請求項２１に記載の遅延固定ループ。
【請求項２３】
前記第２ドライバーが、前記第２イネーブル信号及び前記遅延チューニング部の出力が入力される第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力ノードに直列に接続され、前記第１インバータ端より少ない個数の奇数個の第２インバータ端とを備えることを特徴とする請求項２２に記載の遅延固定ループ。
【請求項２４】
第１入力信号の位相を分離して互いに異なる位相を有する多数個の第１内部信号を生成し、第１制御信号に対応して前記多数個の内部信号を出力する第１ドライビングブロックと、
第２入力信号を遅延し、遅延された信号を第２制御信号に対応して出力する第２ドライビングブロックとを備えることを特徴とする半導体装置。
【請求項２５】
第１入力信号の位相を分離して互いに異なる位相を有する多数個の第１内部信号を生成し、第１制御信号に対応して前記多数個の内部信号を出力する第１ドライビング部と、
第２入力信号を遅延し、遅延された信号を第２制御信号に対応して出力する第２ドライビング部とを備えることを特徴とする半導体装置。
【請求項２６】
前記第１入力信号及び第２入力信号が、同じであることを特徴とする請求項２４又は２５のいずれか１項に記載の半導体装置。
【請求項２７】
前記第１ドライビング部が、
前記第１入力信号の位相を分離して位相が互いに相補的な２つの第１内部信号を生成する位相分離器と、
該位相分離器から出力された信号を前記第１制御信号に対応して出力する第１ドライバーと
を備えることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記第２ドライビング部が、
前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延して出力する遅延チューニング部と、
該遅延チューニング部から出力された信号を前記第２制御信号に対応して出力する第２ドライバーと
を備えることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記第２入力信号が、位相が反対である２つの信号を備え、前記遅延チューニング部が、入力信号が反転された信号を出力することを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記第２ドライバーが、前記第１ドライバーより少ないタイミング遅延を有することを特徴とする請求項２８に記載の半導体装置。
【請求項３１】
前記位相分離器及び遅延チューニング部が、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備えることを特徴とする請求項３０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特に、遅延固定ループＤＬＬ（ＤｅｌａｙＬｏｃｋ Ｌｏｏｐ）を用いるＤＤＲ／ＤＤＲ２／ＤＤＲ３ ＳＤＲＡＭのようなメモリ装置に関する。
【背景技術】
【０００２】
ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のように、高速で動作する同期式メモリ装置では、データを外部クロックと同期させて伝送している。通例として、システムや回路において、クロックは、動作のタイミングを合せるための基準として用いられており、エラーなく、より速い動作を保障するために用いられることもある。同期式メモリ装置の高速動作を実行するにおいて、クロックの同期は必須である。外部から入力されるクロックが、内部において使用されるとき、内部回路による時間遅延が発生することもあるが、こうした時間遅延を補償して内部クロックが外部クロックと同じ位相を備えるために遅延固定ループが用いられている。遅延固定ループは、ＤＲＡＭの外部から入力されるクロックを基に、ＤＲＡＭの内部から外部へと出力されるデータのタイミングを制御し、データをクロックと同期させる役割を担うが、このため、半導体メモリ装置内に、これを装着するようになる。
【０００３】
図１は、従来の技術に係る遅延固定ループＤＬＬのブロック構成図である。
【０００４】
同図に示すように、遅延固定ループＤＬＬは、大きく分けて、クロックバッファ１０、位相遅延部３０、遅延制御部４０、位相比較部５０、遅延複製モデル部６０、デューティサイクル補正部（デューティサイクル補正回路）７０及びドライバー８０から構成される。図１には図示されていないが、遅延固定ループには、メモリの様々な動作モードおける遅延固定ループの各構成要素の動作を制御する制御部がさらに備えられている。
【０００５】
クロックバッファ１０は、外部クロックＣＬＫ，ＣＬＫＢを受信してバッファリングすることによって、内部クロック信号を生成する装置である。
【０００６】
位相遅延部３０は、外部から入力されたクロックの位相を遅延させる回路である。このとき、位相遅延の程度は位相比較部５０を介して決定され、かつ、遅延制御部４０によって制御されて位相遅延を決定する遅延経路（Ｄｅｌａｙ Ｐａｔｈ）を決定するようになる。前記位相遅延部３０内に、遅延ラインはＮＡＮＤ及びＮＡＮＤ（またはインバータ）で接続されている多数のユニット遅延セル（Ｕｎｉｔ Ｄｅｌａｙ Ｃｅｌｌ）から構成されている。
【０００７】
遅延制御部４０は、位相遅延部３０の遅延量を決定できる論理（Ｌｏｇｉｃ）回路と、遅延量の方向を変える両方向シフトレジスタ（Ｂｉｄｉｒｅｃｔｉｏｎａｌ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）から構成され得る。
【０００８】
位相比較部５０は、遅延固定ループＤＬＬの入力クロック（すなわち内部クロックであるレファレンス・クロックＲＥＦ＿ＣＬＫ）と、遅延複製モデル部６０の出力クロックＦＢＲ＿ＣＬＫとの位相を比較して、この比較の結果を基に、遅延制御部４０を制御するようになる。
【０００９】
遅延複製モデル部６０は、チップ外部のクロックが入力されて位相遅延部３０の前まで、そして、位相遅延部３０の出力クロックがチップ外部に出力されるまでの遅延要素をモデリングしておくものである。
【００１０】
デューティサイクル補正部７０は、位相遅延部３０から提供されるクロックが、外部の環境によって、または、それ自体によって変形し得るデューティを、正確に５０：５０に合わせる役割をする。
【００１１】
ドライバー８０は、デューティサイクル補正回路の出力クロックを受信して外部ロジックへと出力する役割をする。
【００１２】
図３は、ＤＬＬのドライバー８０の詳細な構成図である。
【００１３】
同図に示すように、出力ドライバー８０は、位相分離器８２、第１ドライバー部８４、第２ドライバー部８６から構成される。第１ドライバー部８４は、一組の第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬを生成する第１ＤＬＬドライバー８４＿１及び第２ＤＬＬドライバー８４＿２から構成される。また、第２ドライバー部８６は、一組の第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥを生成する第３ＤＬＬドライバー８６＿１及び第４ＤＬＬドライバー８６＿２から構成される。第１ドライバー部８４及び第２ドライバー部８６は、位相分離器８２から同じクロックが入力され、第１ドライバー部８４及び第２ドライバー部８６の各構成もやはり実質的に同じである。
【００１４】
図４は、第１ドライバー部８４及び第２ドライバー部８６のうち、いずれか１つのドライバーに対する回路構成図であり、全てのドライバー８４＿１，８４＿２，８６＿１，８６＿２は、同じ構成を有する。図３に示すように、ドライバーは、イネーブル信号ＥＮ（図３のＤＲＶ＿ＥＮまたはＤＲＶＯＥ＿ＥＮを意味する）と、位相分離器８２から出力された入力クロックＣＬＫＢ＿ＩＮが入力されるＮＡＮＤゲートＮＤと、前記ＮＡＮＤゲートＮＤの出力ノードに直列に接続された偶数個のインバータＩＮＶ１，ＩＮＶ２とから構成される。
【００１５】
図５は、位相分離器８２の内部回路図である。同図に示すように、位相分離器８２は、デューティサイクル補正回路の出力ＩＦＢＲ＿ＣＬＫ，ＩＦＢＦ＿ＣＬＫのうち、立ち上がりクロックＩＦＢＲ＿ＣＬＫが、入力端ＲＣＬＫ＿ＩＮによって印加され、ライジングアウトクロック（Ｒｉｓｉｎｇ Ｏｕｔ Ｃｌｏｃｋ）ＲＣＬＫ＿ＯＵＴを生成する２つのインバータＩＮＶ８２＿１，ＩＮＶ８２＿２、及び２つのＭＯＳキャパシタオプションＭＣ８２＿１，ＭＣ８２＿２から構成される第１回路部、ライジングアウトクロックバー（Ｒｉｓｉｎｇ Ｏｕｔ Ｃｌｏｃｋ Ｂａｒ）ＲＣＬＫＢ＿ＯＵＴを生成する３つのインバータＩＶＴ８２＿３，ＩＶＴ８２＿４，ＩＶＴ８２＿５、及び２つのＭＯＳキャパシタオプションＭＣ８２＿３、ＭＣ８２＿４から構成される第２回路部を備える。図３において、デューティサイクル補正回路の出力ＩＦＢＲ＿ＣＬＫ、ＩＦＢＦ＿ＣＬＫのうち、立ち下りクロックＩＦＢＣＬＫＲは、他の入力端ＦＣＬＫ＿ＩＮから印加され、また一方の入力端ＦＣＬＫ＿ＩＮは、ローディング処理部８２＿８によりローディング処理されている。
【００１６】
図３から図５を参照し、ドライバー８０についてより詳しく説明すると、ドライバー８０は、一組の第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬ及び一組の第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥを生成するが、一組の第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬ及び一組の第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥは、互いに同じ遅延タイミングを有する。すなわち、ドライバーの構成が実質的に同じであり、一組の第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬ及び一組の第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥは、その立ち上がりエッジ及び立ち下がりエッジのタイミングが一致する。
【００１７】
ＤＬＬは、一般的に、読み出し（ｒｅａｄ）動作時にのみ使用される。ところが、図１に示すＤＬＬでは、一組の第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬは、読み出しデータの出力時に用いられ、一組の第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥは、書き込み（ｗｒｉｔｅ）動作時におけるメモリ素子内の読み出し経路上のブロックを制御する信号の生成に用いられ、かつ、書き込み動作時における電流消費の低減のためのものである。
【００１８】
図２は、図１に示す遅延固定ループＤＬＬの動作を説明するために示したタイミング図である。先に説明したように、一組の第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬは、読み出しデータの出力に用いられるＤＬＬクロックであり、第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥは、メモリの読み出しコントロールブロック（Ｒｅａｄ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋｓ）として用いられるＤＬＬクロックである。特に、第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥは、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成する読み出しイネーブルブロックに使われる。ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮは、第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬのうち、ＣＡＳレイテンシＣＬ及びバースト長ＢＬ（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）に合うように読み出しデータ（Ｒｅａｄ Ｄａｔａ）を出力するクロックＲ／ＦＣＬＫ＿ＤＯを選択するための重要な信号である。
【００１９】
図２に示すように、遅延固定ループＤＬＬは、メモリが読み出し動作をする以前に、レファレンス・クロックＲＥＦ＿ＣＬＫ及びフィードバッククロックＩＦＢＲ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジがそれぞれ一致するロッキングとなるようにする。
【００２０】
ライジングアウトイネーブル信号ＲＯＵＴＥＮは、第２ＤＬＬクロック（特にＦＣＬＫ＿ＤＬＬＯＥ）の立ち上がりエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）によって生成され、遅延によって第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥとライジングアウトイネーブル信号ＲＯＵＴＥＮとの位相差が発生する。この時、遅延（Ｄｅｌａｙ）は、０.５×ｔＣＫより小さくなければならない。なぜなら、読み込まれたデータをメモリの出力ドライバーへと伝達するＤＬＬクロックＲ／ＦＣＬＫ＿ＤＯは、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮと第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬとをＡＮＤ演算して生成する値であるゆえ、遅延が大きくなる場合、誤動作があり得るからである（図６参照）。仮りに、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥの立ち上がりエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）及びライジングアウトイネーブル信号ＲＯＵＴＥＮが生成される時点の遅延（Ｄｅｌａｙ）が、０．５×ｔＣＫより大きくなるなら、ライジングアウトイネーブル信号ＲＯＵＴＥＮは、第１ＤＬＬクロックＲＣＬＫ＿ＤＬＬの立ち上がりエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）以後に生成される。この場合、ＡＮＤ演算を行ったとき、所望の区間においてクロックが生成されず、ＤＲＡＭの動作上のエラーが発生し得る。この時、周波数が高まるほど（ｔＣＫ値が小さくなるほど）前記遅延の許容範囲、すなわち、０．５×ｔＣＫ値も小さくなる。例えば、ｔＣＫ＝２ｎｓ（１Ｇｂｐｓ）のような高い周波数において、ライジングアウトイネーブル信号ＲＯＵＴＥＮは、０．５×２ｎｓ＝１．０ｎｓ以内に生成されなければならず、ｔＣＫ＝１．２５ｎｓ（１．６Ｇｂｐｓ）の時は、６２５ｐｓしかマージンがなくなる。
【００２１】
したがって、従来は、クロック周波数が高まるほど、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンが不足し、ＤＲＡＭの動作周波数を高めることができない原因となり得る。
【特許文献１】特開２００５−１２９２１０
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、前記のような従来の技術の問題を解決するために提案されたものであって、その目的は、入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供することにある。
【課題を解決するための手段】
【００２３】
上記の目的を達成するために以下に示す遅延固定ループの出力ドライバー、遅延固定ループ及び半導体装置を提供する。すなわち、本発明に係る遅延固定ループの出力ドライバーは、遅延固定ループから出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延によってドライビングする第１ドライビング部と、前記遅延固定ループから出力されたクロックを受信し、書き込み動作時の電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延によってドライビングする第２ドライビング部とを備えることを特徴とする。
【００２４】
好ましくは、前記第１ドライビング部及び第２ドライビング部が、前記遅延固定ループから同じクロックが入力されることを特徴とする。
【００２５】
また、前記第２ＤＬＬクロックが、前記第１ＤＬＬクロックより早い位相の立ち上がりエッジを有することを特徴とする。
【００２６】
さらに好ましくは、前記第１ドライビング部が、前記遅延固定ループから出力されたクロックの位相を分離し、位相が互いに相補的な２つのクロックを生成する位相分離器と、該位相分離器から出力された信号を前記第１ＤＬＬクロックでドライビングする第１ドライバーとを備えることを特徴とする。
【００２７】
また、前記第２ドライビング部が、前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延チューニングして出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第２ＤＬＬクロックでドライビングする第２ドライバーとを備えることを特徴とする。
【００２８】
また、前記第２ドライバーが、前記第１ドライバーより少ないタイミング遅延を有することを特徴とする。
【００２９】
さらに好ましくは、前記位相分離器と遅延チューニング部が、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備えることを特徴とする。
【００３０】
また、前記遅延チューニング部が、インバータ端によってデフォルトされることを特徴とする。
【００３１】
さらに、前記遅延チューニング部の入力と出力が、互いに位相が反対であることを特徴とする。
【００３２】
さらに好ましくは、前記第１ドライバーが、第１イネーブル信号により駆動され、前記第２ドライバーが、第２イネーブル信号により駆動されることを特徴とする。
【００３３】
また、前記第１ドライバーが、前記第１イネーブル信号及び前記位相分離器の出力が入力される第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力ノードに直列に接続された偶数個の第１インバータ端とを備えることを特徴とする。
【００３４】
また、前記第２ドライバーが、前記第２イネーブル信号及び前記遅延チューニング部の出力が入力される第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力ノードに直列に接続され、前記第１インバータ端より少ない個数の奇数個の第２インバータ端とを備えることを特徴とする。
【００３５】
次に、本発明に係る遅延固定ループは、外部クロックを受信し、内部クロックを生成するクロックバッファと、前記内部クロック、及び自体の出力がフィードバックされて位相を比較し、前記内部クロックの位相の更新を行う位相更新部と、該位相更新部から出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延でドライビングする第１ドライビング部と、前記位相更新部から出力されたクロックを受信し、書き込み動作時に、電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延でドライビングする第２ドライビング部とを備えることを特徴とする。
【００３６】
好ましくは、 前記第１ドライビング部が、前記デューティサイクル補正回路から出力されたクロックの位相を分離し、位相が互いに相補的な２つのクロックを生成する位相分離器と、該位相分離器から出力された信号を前記第１ＤＬＬクロックでドライビングする第１ドライバーとを備えることができる。このとき、前記第２ドライビング部が、前記デューティサイクル補正回路から出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延チューニングして出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第２ＤＬＬクロックでドライビングする第２ドライバーとを備えることができる。
【００３７】
また、好ましくは、前記遅延チューニング部が、前記位相分離器より少ない遅延値であって、前記第２ドライバーが、前記第１ドライバーより少ないタイミング遅延を有することができる。
【００３８】
また、前記位相分離器及び遅延チューニング部が、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備え、前記遅延チューニング部が、インバータの一端によってデフォルトされることができる。
【００３９】
さらに、前記遅延チューニング部の入力と出力が、互いに位相が反対であることを特徴とする。
【００４０】
また、好ましくは、前記第１ドライバーが、第１イネーブル信号により駆動され、前記第２ドライバーが、第２イネーブル信号により駆動されることができるのであり、前記第１ドライバーが、前記第１イネーブル信号及び前記位相分離器の出力が入力される第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力ノードに直列に接続された偶数個の第１インバータ端とを備えることが可能であり、前記第２ドライバーが、前記第２イネーブル信号及び前記遅延チューニング部の出力が入力される第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力ノードに直列に接続され、前記第１インバータ端より少ない個数の奇数個の第２インバータ端を備えることができる。
【００４１】
そして、好ましくは、 前記位相更新部は、前記内部クロックを受信し、位相を遅延させて出力する位相遅延部と、該位相遅延部の出力であるクロックのデューティサイクルを補正するデューティサイクル補正回路と、該デューティサイクル補正回路の出力がフィードバックされる遅延複製モデルと、該内部クロックを基準クロックとし、前記遅延複製モデルの出力との位相差を検出する位相比較部と、該位相比較部から出力信号が入力され、前記位相遅延部の遅延値を制御する遅延制御部とを備えることができる。
【００４２】
次に、本発明に係る半導体装置は、第１入力信号の位相を分離して互いに異なる位相を有する多数個の第１内部信号を生成し、第１制御信号に対応して前記多数個の内部信号を出力する第１ドライビングブロックと、第２入力信号を遅延し、遅延された信号を第２制御信号に対応して出力する第２ドライビングブロックとを備えることを特徴とする。
【００４３】
また、第１入力信号の位相を分離して互いに異なる位相を有する多数個の第１内部信号を生成し、第１制御信号に対応して前記多数個の内部信号を出力する第１ドライビング部と、第２入力信号を遅延し、遅延された信号を第２制御信号に対応して出力する第２ドライビング部とを備えることを特徴とする。
【００４４】
好ましくは、前記第１入力信号及び第２入力信号が、同じであることを特徴とする。
【００４５】
さらに好ましくは、前記第１ドライビング部が、前記第１入力信号の位相を分離して位相が互いに相補的な２つの第１内部信号を生成する位相分離器と、該位相分離器から出力された信号を前記第１制御信号に対応して出力する第１ドライバーとを備えることを特徴とする。
【００４６】
また、前記第２ドライビング部が、前記遅延固定ループから出力されたクロックを受信し、前記位相分離器より少ない遅延値で遅延して出力する遅延チューニング部と、該遅延チューニング部から出力された信号を前記第２制御信号に対応して出力する第２ドライバーとを備えることを特徴とする。
【００４７】
さらに、前記第２入力信号が、位相が反対である２つの信号を備え、前記遅延チューニング部が、入力信号が反転された信号を出力することを特徴とする。
【００４８】
さらに好ましくは前記第２ドライバーが、前記第１ドライバーより少ないタイミング遅延を有することを特徴とする。
【００４９】
また、前記位相分離器及び遅延チューニング部が、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備えることを特徴とする。
【発明の効果】
【００５０】
本発明は、ＤＬＬを用いるＤＲＡＭをはじめとする半導体素子において、周波数が高まるほどクロックの生成マージンが不足することから、ＤＲＡＭの動作周波数を高めることができないという問題を解決する。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【００５２】
図７は、本発明に係るドライバーを備えた遅延固定ループＤＬＬのブロック構成図である。
【００５３】
同図に示すように、外部クロックＣＬＫ，ＣＬＫＢを受信して内部クロックを生成するクロックバッファ１００と、内部クロック及び自体の出力がフィードバックされ、位相を比較して内部クロックの位相の更新を行う位相更新部２００と、位相更新部２００から出力されたクロックが入力され、かつ、読み出しデータの出力のために用いられる第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬを生成し、タイミング遅延を相対的に大きくしてドライビングする第１ドライビング部３００、及び位相更新部２００から出力されたクロックが入力されて書き込み動作の際の電流消費の低減のために用いられる第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥを生成し、タイミング遅延を相対的に小さくしてドライビングする第２ドライビング部４００を備えて構成される。
【００５４】
このように、本発明は、第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥのタイミング遅延を、第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬのタイミング遅延より小さくさせ、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥによりライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成できる動作マージンを確保するようにしたものである。
【００５５】
位相更新部２００は、従来の技術でも説明したように、内部クロックが入力され、かつ、位相を遅延させて出力する位相遅延部２１０、位相遅延部２１０の出力であるクロックのデューティサイクルを補正するデューティサイクル補正回路２２０、デューティサイクル補正回路２２０の出力ＩＦＢＦ＿ＣＬＫがフィードバックされる遅延複製モデル部２３０、内部クロックを基準クロックＲＥＦ＿ＣＬＫにして遅延複製モデル部２３０の出力ＦＢＲ＿ＣＬＫとの位相差を検出する位相比較部２４０、及び位相比較部２４０から出力信号を受信して位相遅延部２１０の遅延値を制御する遅延制御部２５０を備えて構成される。
【００５６】
重要なことは、本発明は、第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥのタイミング遅延を、第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬのタイミング遅延より小さくするためにＤＬＬ出力ドライバーの構成を違えているということである。すなわち、第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬのための第１ドライビング部３００及び第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥのための第２ドライビング部４００のタイミング遅延を違える構成である。
【００５７】
図８は、本発明に係るＤＬＬ出力ドライバー３００，４００の細部の構成図である。
【００５８】
同図に示すように、第１ドライビング部３００は、デューティサイクル補正回路から出力されたクロックＩＦＢＣＬＫＲ／Ｆの位相を分離して位相が互いに相補的な２つのクロックを生成する位相分離器３１０と、位相分離器３１０から出力された信号を第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬにドライビングする第１ドライバー３２０とから構成される。
【００５９】
また、第２ドライビング部４００は、デューティサイクル補正回路から出力されたクロックＩＦＢＣＬＫＲ／Ｆが入力され、位相分離器３１０より少ない遅延値に遅延チューニングして出力する遅延チューニング部４１０と、遅延チューニング部４１０から出力された信号を第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥにドライビングする第２ドライバー４２０とから構成される。
【００６０】
位相分離器３１０は、図５において説明したような構成を有するものであり、第１ドライバー３２０は、図４において説明したような構成を有するものであり、ここでは、その重複説明を省略する。
【００６１】
遅延チューニング部４１０は、一組の第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥ，ＲＣＬＫ＿ＤＬＬＯＥに対応するよう２個で構成され、第２ドライバー４２０もやはり２個で構成される。すなわち、デューティサイクル補正回路の出力クロックＩＦＢＣＬＫＲが入力されて遅延チューニングさせた後、イネーブル信号ＤＲＶＯＥ＿ＥＮによりチューニングされるクロックをドライビングして第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥを生成し、デューティサイクル補正回路の出力クロックＩＦＢＣＬＫＦが入力されて遅延チューニングさせた後、イネーブル信号ＤＲＶＯＥ＿ＥＮによりチューニングされるクロックをドライビングして第２ＤＬＬクロックＲＣＬＫ＿ＤＬＬＯＥを生成する。
【００６２】
図９は、第２ドライバー４２０の実施回路図であって、第１ドライバー３２０（図４参照）と違い、インバータの一端が少ない。すなわち、少ないタイミング遅延を有する。具体的に、第１ドライビング部（図８の３２０、回路図は図４）は、第１イネーブル信号ＤＲＶ＿ＥＮ及び位相分離器３１０の出力がそれぞれ入力されるＮＡＮＤゲートと、ＮＡＮＤゲートの出力ノードに直列に接続された偶数個のインバータ端を備える一方、第２ドライビング部４２０は、第２イネーブル信号ＤＲＶＯＥ＿ＥＮ及び遅延チューニング部４１０の出力が入力されるＮＡＮＤゲートと、ＮＡＮＤゲートの出力ノードに直列に接続され、第１ドライビング部３２０のインバータ端より少ない個数の奇数個のインバータ端を備える。
【００６３】
図１０は、遅延チューニング部４１０の実施回路図であって、オプション処理によりインバータの一端でデフォルトされていることがわかる。すなわち、位相分離器（図８の３１０、回路図は図５）及び遅延チューニング部４１０は、各々インバータ及びＭＯＳキャパシタから構成された遅延素子を備えているが、位相分離器３１０とは異なり、遅延チューニング部４１０は、インバータの一端でデフォルトされており、相対的に小さなタイミング遅延を有する。遅延チューニング部４１０の入力と出力は、互いに位相が反対である。
【００６４】
具体的に、遅延チューニング部は、入力端ＩＮによってデューティサイクル補正回路の出力ＩＦＢＣＬＫＲ、ＩＦＢＣＬＫＦが入力され、２つのインバータＩＮＶ５３０＿１，ＩＮＶ５３０＿２及び２つのＭＯＳキャパシタオプション部ＭＣ５３０＿１，ＭＣ５３０＿２から構成されたチューニング回路部、メタルオプション処理により、前記チューニング回路部の出力信号と前記入力端の信号のうち、いずれか１つを選択するオプション処理部ＭＯ、及び前記オプション処理部ＭＯから出力される信号を反転させる１つのインバータＩＮＶ５３０＿３を備える。
【００６５】
図１１は、本発明に係る遅延固定ループの各信号のタイミング図である。
【００６６】
同図に示すように、第２ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬＯＥを、第１ＤＬＬクロックＲ／ＦＣＬＫ＿ＤＬＬより位相を早めることによって、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮの生成時点を早め、従来の技術によるタイミング図である図２と比較したとき、従来のマージンに比べ、充分なマージンが確保されることが明確となる。
【００６７】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６８】
【図１】従来の技術に係る遅延固定ループＤＬＬのブロック構成図である。
【図２】図１に示す遅延固定ループの動作を説明するために示すタイミング図である。
【図３】従来の遅延固定ループの出力ドライバー部の細部を示すブロック構成図である。
【図４】図３の単位ドライバーの内部回路図である。
【図５】図３の位相分離器の内部回路図である。
【図６】通常のＲ／ＦＣＬＫ＿ＤＯクロックを生成する論理演算回路図である。
【図７】本発明に係る遅延固定ループのブロック構成図である。
【図８】本発明に係るクロックドライバー部の細部を示すブロック構成図である。
【図９】本発明に係る第２ドライバーの実施形態を示す回路図である。
【図１０】遅延チューニング部の実施形態を示す回路図である。
【図１１】本発明に係る作用を説明するためのタイミング図である。
【符号の説明】
【００６９】
１００      クロックバッファ
２００      位相更新部
２１０      位相遅延部
２２０      デューティサイクル補正回路
２３０      遅延複製モデル部
２４０      位相比較部
２５０      遅延制御部
３００      第１ドライビング部
４００      第２ドライビング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007097181.tif 000008
【図７】
2007097181.tif 000009
【図８】
2007097181.tif 000010
【図９】
2007097181.tif 000011
【図１０】
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【図１１】
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