(57)【要約】【課題】部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板１と、前記半導体基板１上に絶縁膜２によって前記半導体基板１と分離されて形成された半導体層３と、前記半導体層３に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセルを含むＮＡＮＤセルユニットとを有し、前記絶縁膜２は、前記ＮＡＮＤセルユニット内の前記メモリセルのソース及びドレイン領域に対応する位置に開口４が形成され、前記半導体層３は前記開口４を介して前記半導体基板１とコンタクトする。【選択図】図２
2007329366.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に絶縁膜によって前記半導体基板と分離されて形成された半導体層と、
前記半導体層に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセルを含むＮＡＮＤセルユニットとを有し、
前記絶縁膜は、前記ＮＡＮＤセルユニット内の前記メモリセルのソース及びドレイン領域に対応する位置に開口が形成され、前記半導体層は前記開口を介して前記半導体基板とコンタクトする
ことを特徴とする半導体記憶装置。
【請求項２】
前記絶縁膜の開口は、前記ＮＡＮＤセルユニットの一端側から数えて偶数番目のメモリセルとその次のメモリセルとの間のソース及びドレイン領域、及び奇数番目のメモリセルとその次のメモリセルの間のソース及びドレイン領域のいずれか一方に対応する位置に選択的に形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＮＡＮＤセルユニットは、複数のメモリセルの両端に配置された第１及び第２の選択ゲートトランジスタを有しかつ、前記第１の選択ゲートトランジスタのドレイン領域及び第２の選択ゲートトランジスタのソース領域にそれぞれコンタクトするビット線及びソース線を有し、
前記絶縁膜の開口は、前記ＮＡＮＤセルユニット内の前記メモリセルのソース及びドレイン領域に対応する位置に加えて、前記第１及び第２の選択ゲートトランジスタのチャネルボディ並びに、ソース及びドレイン領域の少なくとも一方に対応する位置に形成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記半導体層はｐ型シリコン層であり、
前記ＮＡＮＤセルユニットを構成する複数のメモリセルは、前記ｐ型シリコン層に形成されたｎ型拡散層をチャネルボディおよび、ソース及びドレイン領域として、チャネルボディ上に電荷蓄積層と制御ゲートが積層されたデプレションタイプのｎチャネルトランジスタとして構成され、
前記複数のメモリセルの両端に配置された第１及び第２の選択ゲートトランジスタは、前記ｐ型シリコン層をチャネルボディとするエンハンスメントタイプのｎチャネルトランジスタとして構成されている
ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記半導体層は、前記開口を介して接する前記半導体基板をシードとするエピタキシャル成長により結晶化されている
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に係り、特に部分ＳＯＩ基板に形成されたＮＡＮＤセルユニットを有するＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、電気的書き換え可能な不揮発性メモリセルが複数個直列接続されてＮＡＮＤセルユニットを構成するため、ＮＯＲ型と比べて単位セル面積が小さく、大容量化が容易である。
【０００３】
ＮＡＮＤ型フラッシュメモリは、データ書き込みにＦＮトンネル電流を利用するため、ホットキャリア注入を利用するＮＯＲ型に比べて消費電流が少ない。このため、同時に書き込みを行うページ容量を大きくすることができ、これにより実質高速のデータ書き込みが可能になる。
【０００４】
ＮＡＮＤ型フラッシュメモリの更なるセルの微細化を図るには、素子分離領域の微細化が必要である。しかし素子分離領域の微細化はセル間の耐圧低下をもたらす。耐圧低下をもたらすことなく、セルの微細化を実現するためには、ＮＡＮＤセルユニットからなるメモリセルアレイを、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成する技術が有効である。そのような技術は既に提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体記憶装置は、
半導体基板と、
前記半導体基板上に絶縁膜によって前記半導体基板と分離されて形成された半導体層と、
前記半導体層に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセルを含むＮＡＮＤセルユニットとを有し、
前記絶縁膜は、前記ＮＡＮＤセルユニット内の前記メモリセルのソース及びドレイン領域に対応する位置に開口が形成され、前記半導体層は前記開口を介して前記半導体基板とコンタクトする。
【発明の効果】
【０００７】
この発明によれば、部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ平面図であり、図２はそのビット線（ＢＬ）方向の断面図（図１のＩ−Ｉ’断面図）、図３は、選択ゲート線（ＳＧＤ）に沿った断面図（図１のII−II’断面図）、図４は、ワード線（ＷＬ）に沿った断面図（図１のIII−III’断面図）である。
【００１０】
素子基板は、単結晶シリコン基板１上に絶縁膜としてシリコン酸化膜２が形成され、この酸化膜２上にシリコン層３が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である。シリコン層３は、シリコン基板１と完全には分離されておらず、酸化膜２に開けられた開口４を介して部分的にシリコン基板１とコンタクトしている。この意味でこの実施の形態のＳＯＩ基板を、以下“部分ＳＯＩ基板”という。
【００１１】
シリコン基板１は、メモリセルアレイ領域では、ｐ型シリコン基板１ａにｎ型ウェル１ｂが形成され、更にこのｎ型ウェル１ｂ内にｐ型ウェル１ｃが形成されたウェル構造を有する。
【００１２】
シリコン層３は、酸化膜２上に堆積したｐ型の多結晶シリコン層或いは非晶質シリコン層をアニールにより（再）結晶化したものである。結晶化アニールでは、開口４に露出する基板結晶を種として結晶化が進む。
【００１３】
図２に示すように、シリコン層３の中の、ＮＡＮＤセルユニット（ＮＡＮＤストリング）を構成する複数のメモリセル形成領域（チャネルボディ並びに、ソース及びドレイン領域）には、イオン注入によりｎ型拡散層３１が形成される。ＮＡＮＤセルユニット両端の選択ゲートトランジスタのチャネルボディが形成される領域には、ｎ型層は形成されず、ｐ型シリコン層３のままとする。
【００１４】
シリコン層３は、図３及び図４に示すように、素子分離絶縁膜１２により互いに分離されたストライプ状の素子形成領域１４として区画される。このシリコン層３上に、トンネル酸化膜５を介して電荷蓄積層として浮遊ゲート６が形成され、更に浮遊ゲート６上にゲート間絶縁膜７を介して制御ゲート８が形成されている。
【００１５】
浮遊ゲート６は、各メモリセル毎に分離され、制御ゲート８は、一方向に連続する、複数のメモリセルに共通のワード線ＷＬ（ＷＬ０−ＷＬ１５）として形成される。ここでは、浮遊ゲートとして多結晶シリコン膜を用いているが、絶縁体の電荷蓄積層を用いることもできる。
【００１６】
図５は、メモリセルアレイの等価回路を示している。ＮＡＮＤセルユニットＮＵを構成する複数の直列接続されたメモリセルＭ０−Ｍ１５の両端部には、選択ゲートトランジスタＳＧ１，ＳＧ２が配置される。これらの選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、浮遊ゲート６及び制御ゲート８と同じ多結晶シリコン等のゲート配線材料膜からなるゲート６ｄ，６ｓ及び８ｄ，８ｓの積層膜を互いにコンタクトさせた状態で、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳとして形成される。
【００１７】
メモリセルアレイ上は層間絶縁膜９（９ａ，９ｂ）で覆われ、この上にビット線（ＢＬ）１１が形成される。層間絶縁膜９ａ上には、ＮＡＮＤセルユニットの選択ゲートトランジスタＳＧ２のソース領域３２ｓにコンタクトする共通ソース線（ＣＥＬＳＲＣ）１０ｓ及び、選択ゲートトランジスタＳＧ１のドレイン領域３２ｄにコンタクトするビット線コンタクトプラグ１０ｄが形成される。ビット線１１はビット線コンタクトプラグ１０ｄを介して選択ゲートトランジスタＳＧ１のドレイン領域３２ｄに接続される。
【００１８】
ソース線コンタクト及びビット線コンタクト位置即ち、隣接する二つの選択ゲートトランジスタＳＧ１の共有ドレイン領域３２ｄ及び隣接する二つの選択ゲートトランジスタＳＧ２の共有ソース領域３２ｓにはそれぞれ、ｎ＋型拡散層を形成して、コンタクト抵抗を低いものとしている。
【００１９】
ＮＡＮＤセルユニットを構成する複数のメモリセルは、特にソース、ドレイン拡散層を形成することなく、ｎ型拡散層３１をそのままチャネルボディ、及びソース及びドレイン領域として用いて、隣接するセルがソース及びドレイン領域を共有する形で直列接続される。従ってメモリセルは、作りつけの状態では、デプレション（Ｄ）タイプのｎチャネルトランジスタとなる。
【００２０】
一方、選択ゲートトランジスタＳＧ１，ＳＧ２は、ｐ型シリコン層３上に形成されるから、ゲート電圧０Ｖでカットオフするエンハンスメント（Ｅ）タイプのｎチャネルトランジスタとなる。
【００２１】
この実施の形態では、酸化膜２の開口４は、ＮＡＮＤセルユニット内のメモリセルの全ソース及びドレイン領域の他、選択ゲートトランジスタＳＧ１，ＳＧ２のチャネルボティ、並びにソース及びドレイン領域に対応する位置に設けられている。
【００２２】
これら複数の開口４を介してシリコン層３が接するシリコン基板１が、シリコン層３を単結晶化する際の固相エピタキシャル成長の種（シード）となる。この様に多数箇所にシードが分布した状態でエピタキシャル成長させることにより、シリコン層３は良質の単結晶となる。
【００２３】
次にこの実施の形態のフラッシュメモリの製造工程を、図６〜図９（図２の断面対応）を参照して説明する。図６に示すように、シリコン基板１にシリコン酸化膜２を形成する。次に図７に示すように、酸化膜２の、後に選択ゲートトランジスタの形成領域並びに、メモリセルのソース及びドレイン領域に対応する位置に開口４を開ける。この段階で開口４は、図７の紙面に垂直の方向に連続するストライプ状とする。
【００２４】
続いて、図８に示すように、ｐ型シリコン層３を形成する。具体的には、多結晶シリコン層または非晶質シリコン層を堆積した後、結晶化アニールを行う。これにより、シリコン層３は、開口４に露出する基板結晶をシードとして固相エピタキシャル成長して、結晶性シリコン層３となる。
【００２５】
次に、図９に示すように、後にメモリセルが形成される領域（メモリセルのチャネルボディ並びに、ソース及びドレイン領域）にイオン注入を行ってｎ型拡散層３１を形成する。
【００２６】
この後、通常のＮＡＮＤフラッシュメモリと同様の工程となる。即ちシリコン層３上にトンネル酸化膜５を形成した後、浮遊ゲートを形成するための第１層多結晶シリコン膜を堆積する。次に、酸化膜２に達する深さの素子分離溝を形成し、ここに素子分離絶縁膜１２を埋め込む。
【００２７】
この素子分離工程で、シリコン層３は、ビット線方向には連続し、ワード線方向には互いに分離された状態の複数のストライプ状素子形成領域１４としてパターニングされる。同時に浮遊ゲートとなる多結晶シリコン膜が、素子形成領域１４と同じストライプ状にパターニングされる。
【００２８】
続いて、ゲート間絶縁膜７を形成した後、制御ゲートを形成するための第２層多結晶シリコン膜を堆積し、これをパターニングしてワード線８及び選択ゲート線８ｄ，８ｓを形成する。この多結晶シリコン膜パターニング工程で第１層多結晶シリコン膜までエッチングすることにより、セルのチャネル長方向にも分離された浮遊ゲート６が形成される。なお選択ゲート線８ｄ，８ｓについては、第２層多結晶シリコン膜と第１層多結晶シリコン膜とをコンタクトさせる。
【００２９】
この後、ビット線及びソース線のコンタクト位置にイオン注入を行って、ｎ＋型拡散層からなるドレイン領域３２ｄ及びソース領域３２ｓを形成する。
【００３０】
この後、図２〜図４に示すように、第１の層間絶縁膜９ａを堆積し、これにコンタクト孔を開けて、共通ソース線１０ｓとビット線コンタクト１０ｄを形成する。次いで第２の層間絶縁膜９ｂを堆積し、ビット線コンタクト孔を開けて、ビット線１１を形成する。
【００３１】
次にこの実施の形態のフラッシュメモリの動作を説明する。前述のように、メモリセルは作りつけの状態でデプレション（Ｄ）タイプ（消去状態）であり、狭義の書き込みは浮遊ゲートに電子を注入してしきい値が正のエンハンスメント（Ｅ）タイプ状態にすることを言う。このしきい値が正の状態を例えばデータ“０”とする。
【００３２】
データ消去は、浮遊ゲートの電子を放出させて、しきい値が負の状態（Ｄタイプ状態）にすることを言い、この消去状態をデータ“１”とする。書き込みしきい値状態を更に複数しきい値分布に制御することにより、多値記憶が可能であるが、以下では２値記憶の動作を説明する。
【００３３】
データ消去は、図５に示す等価回路において、ワード線ＷＬ０−ＷＬ１５を共有するＮＡＮＤセルユニットの集合として定義される１ブロックＢＬＫを消去単位として行われる。
【００３４】
選択ブロックの選択ゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティング状態とし、選択ブロックの全ワード線ＷＬ０−ＷＬ１５を０Ｖとし、ウェル端子ＣＰＷＥＬに正の消去電圧Ｖｅｒａを与える。ウェル端子ＣＰＷＥＬは、図２に等価的に示したように、ｐ型ウェル１ｃとｎ型ウェル１ｂとに共通接続される端子である。消去電圧Ｖｅｒａは、通常昇圧回路により電源電圧Ｖｃｃより高い値１５Ｖ〜２４Ｖに昇圧された電圧である。
【００３５】
このバイアス条件下で、ｐ型シリコン層３とセルアレイ領域のｎ型拡散層３１との間のＰＮ接合は、開口４を通して順バイアスされ、ｎ型拡散層３１は消去電圧Ｖｅｒａまで充電される。これにより、選択ブロックの全メモリセルで浮遊ゲートとチャネル間に大きな電界がかかり、ＦＮトンネル電流により浮遊ゲートの電子が放出され、しきい値が負の消去状態（データ“１”状態）になる。
【００３６】
データ書き込みは、ワード線に沿って配列されたメモリセルの集合を１ページ或いは２ページとして、ページ単位で行われる。ウェル端子ＣＰＷＥＬは０Ｖ（或いは小さい負電圧）とし、選択ワード線には１５〜２０Ｖに昇圧された書き込み電圧Ｖｐｇｍを、残りの非選択ワード線には書き込み電圧Ｖｐｇｍより低い正の中間電圧Ｖｍを与え、ビット線側の選択ゲート線ＳＧＤにＶｄｄ、ソース線側選択ゲート線ＳＧＳに０Ｖを与える。ソース線ＣＥＬＳＲＣは０Ｖ又は適当な正電圧を与える。
【００３７】
以上の書き込みバイアス電圧印加に先立って、ビット線ＢＬには書き込みデータに応じて０Ｖ（“０”書き込み），Ｖｄｄ（“１”書き込み）を与える。これにより、“０”書き込みのＮＡＮＤセルチャネルには、０Ｖが与えられる。“１”書き込みの場合、選択ゲートトランジスタＳＧ１はそのソース（ビット線と反対側）がＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）まで充電されるとオフになり、ＮＡＮＤセルチャネルはフローティングになる。
【００３８】
この状態で上述の書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｍが与えられると、“０”書き込み選択セルでは、ＦＮトンネル電流により浮遊ゲートに電子が注入される。即ち、しきい値が正の“０”データが書かれる。“１”書き込みセルでは、フローティングのチャネルが容量結合により電位上昇し、電子注入は生じない。即ち“１”データ状態を維持する。
【００３９】
データ読み出しもページ単位で行われる。共通ソース線ＣＥＬＳＲＣは０Ｖとし、ビット線ＢＬは予め所定の正電圧ＶＢＬまで充電してフローティング状態に保つ。選択ワード線には読み出し電圧Ｖｒ（例えば０Ｖ）を、残りの非選択ワード線にはセルデータによらずセルをオンさせることができる読み出しパス電圧Ｖｒｅａｄを、選択ゲート線ＳＧＤ，ＳＧＳにも読み出しパス電圧Ｖｒｅａｄを与える。
【００４０】
これにより、選択セルは、データ“０”であればオンせず、ビット線ＢＬは放電されない。選択セルが“１”であればオンして、ビット線ＢＬが放電される。従って、一定時間のビット線放電動作後、ビット線ＢＬの電圧をセンスアンプで検知することにより、データを読み出すことができる。
【００４１】
この実施の形態によると、基板から完全に分離されたシリコン層を持つＳＯＩ基板ではなく、部分ＳＯＩ基板を用いている。この部分ＳＯＩ基板は、結晶化アニール工程を必要とするが、通常のＳＯＩ基板に比べて安価に入手することができる。シリコン層の厚みを選択することにより、素子分離も容易でありまた、通常のバルク型では得られない微細セル構造を実現することも可能になる。
【００４２】
また、通常のＳＯＩ基板を用いてＮＡＮＤ型フラッシュメモリを作ると、全ＮＡＮＤセルユニットのチャネルボディに一括して消去電圧を与えることが難しくなる。これを実現するためには例えば、チャネルボディの底面にバックゲートを埋め込むといった格別の工夫が必要である。
【００４３】
これに対してこの実施の形態の場合、ＮＡＮＤセルユニットのチャネルボディとなるシリコン層３は酸化膜２に開けられた開口４を介してシリコン基板１と接している。従って、基板１を介してＮＡＮＤセルユニットのチャネルボディに一括消去のための消去電圧を与えることができ、確実な一括消去が可能になる。
【００４４】
更にこの実施の形態では、ＮＡＮＤセルユニット内の全メモリセルのソース及びドレイン領域の下で酸化膜２に開口４が開けられて、これらの開口４をシリコン層３の固相エピタキシャル成長の際のシードとして利用する。これによりシリコン層３の全体が良質の結晶となる。この点を具体的に説明する。
【００４５】
例えば、ＮＡＮＤセルユニットのメモリセル形成領域の範囲内に開口がなく、選択ゲートトランジスタ領域の開口部をシードとするシリコン層３の結晶化工程では、シリコン層３の横方向に長い距離にわたってエピタキシャル成長させなければならない。そのため、シードから離れたところでは良好な結晶性が得られない可能性がある。メモリセルのチャネルボディが非晶質或いは多結晶状態であるとすると、十分なカットオフ特性が得られない等、メモリセルの性能上問題が残る。
【００４６】
これに対してこの実施の形態では、各メモリセルのソース及びドレイン領域に対応する位置に開口４を形成しているから、シリコン層３の結晶化工程で各シード領域からのエピタキシャル成長の距離はほぼメモリセルのゲート長程度と短くなる。この結果、ＮＡＮＤセルユニットの全範囲にわたるシリコン層３を良好な単結晶層とすることが可能になる。
【００４７】
上記実施の形態では、酸化膜２の開口４を、全メモリセルのソース及びドレイン領域に対応する位置に形成したが、全てのソース及びドレイン領域下に開口４を開けなくても、１箇所以上好ましくは複数箇所に開けることにより、良好な単結晶層を得ることができる。
【００４８】
図１０は、より好ましい実施の形態によるＮＡＮＤ型フラッシュメモリの図２対応の断面図である。先の実施の形態と対応する部分には先の実施の形態と同一符号を付して詳細な説明は省く。
【００４９】
この実施の形態では、ＮＡＮＤセルユニット内メモリセルの一つおきのソース及びドレイン領域に対応して開口４を形成している。より具体的にいえば、選択ゲートトランジスタＳＧ１（或いはＳＧ２）側から数えて、偶数番目（２，４，６，…，１４番目）のメモリセルとその次のメモリセルとが共有するソース及びドレイン領域の位置に選択的に開口４を形成している。更に別言すれば、これら以外の連続する二つずつのメモリセル（Ｍ０，Ｍ１），（Ｍ２，Ｍ３），…，（Ｍ１４，Ｍ１５）の組の各共有ソース及びドレイン領域には開口を形成しない。
【００５０】
選択ゲートトランジスタのチャネルボディ、ソース及びドレイン領域に開口４を設けている点は、先の実施の形態と同様である。
【００５１】
この様な開口分布を利用すると、シリコン層３を結晶化したときにその内部に形成される可能性のある結晶粒界がメモリセルのチャネルボディに位置することがなくなる。このことを具体的に、図１１Ａ〜図１１Ｆを参照して説明する。
【００５２】
図１１Ａ〜図１１Ｆは、この実施の形態における部分ＳＯＩ基板の結晶化アニール工程でシリコン層３が酸化膜開口４のシード領域から単結晶化される様子を、時間を追って模式的に示したものである。シリコン層３内の斜線部がエピタキシャル成長領域を示している。
【００５３】
結晶成長初期は、図１１Ａ及び図１１Ｂに示すように、単結晶化は開口４内に限定され、基板１に垂直な方向のみに進む。その後、水平方向（横方向）にも結晶成長が始まるが、横方向の結晶成長速度は垂直方向のそれより遅く、図１１Ｃ，図１１Ｄに示すように、単結晶領域先端は傾斜面となる。
【００５４】
隣接する開口４からの結晶成長が酸化膜２上で衝突すると、理想的には同じ単結晶のため結晶軸が合致するはずである。しかし微妙な擾乱を受ける結果、図１１Ｅに示すように粒界が形成され、これが図１１Ｆに示すように最後まで残って、全体が単結晶にならない可能性がある。
【００５５】
上述の結晶粒界は、固定電荷や界面準位、電子正孔対の生成中心等を形成する。しかしこの実施の形態の場合、上述した結晶粒界が形成される位置は、図１０に示した開口４の分布から理解されるように、メモリセルのチャネルボディではなく、ソース及びドレイン領域になる。
【００５６】
メモリセルのチャネルボディに結晶欠陥が形成されなければ、メモリセルのオンオフ特性は良好なものとなる。メモリセルのソース及びドレイン領域の結晶性が悪いと、一般には基板との間のリーク電流の原因となるが、この実施の形態では、結晶性の悪いソース及びドレイン領域は酸化膜２で基板１とは分離されている。従って基板との間のリークの問題は生じない。また粒界に起因してソース及びドレイン領域の水平方向のリーク電流が流れるおそれはあるが、水平方向はセル電流を流す方向であり、そのリークのセル特性に対する影響は小さい。
【００５７】
従ってこの実施の形態によると、固相エピタキシャル成長させたときに結晶粒界ができたとしても、メモリセルの性能に悪影響を与えず、特性のよいＮＡＮＤフラッシュメモリを得ることが可能になる。
【００５８】
上記実施の形態をより一般化すれば、選択ゲートトランジスタＳＧ１（或いはＳＧ２）側から数えて、偶数番目の複数のメモリセルとそれらの次のメモリセルがそれぞれ共有するソース及びドレイン領域の位置に開口を選択的に形成することにより、同様の効果が期待できる。例えば、連続する４つのメモリセル（Ｍ０−Ｍ３），（Ｍ４−Ｍ７），（Ｍ８−Ｍ１１），（Ｍ１２−Ｍ１５）の各領域の下には開口のない連続する酸化膜３を配置し、４番目のメモリセルＭ３とその次のメモリセルＭ４の間、８番目のメモリセルＭ７とその次のメモリセルＭ８の間、１２番目のメモリセルＭ１１とその次のメモリセルＭ１２の間のそれぞれ共有ソース及びドレイン領域に開口４を形成する。これにより、メモリセルのチャネルボディに粒界が形成されるおそれがなくなる。
【００５９】
更に図１２は、ＮＡＮＤセルユニット内の奇数番目のメモリセルとその次のメモリセルの共有するソース及びドレイン領域に開口４を開けた実施の形態を、図１０と対応させて示している。具体的に、選択ゲートトランジスタＳＧ１（或いはＳＧ２）側から数えて連続する奇数番目（１番目，３番目，５番目，…，１５番目）のメモリセルとその次のメモリセルの間の共有ソース及びドレイン領域の位置に選択的に開口４を開けている。
【００６０】
このとき、一端側のメモリセルＭ０と選択ゲートトランジスタＳＧ１の間、他端側のメモリセルＭ１５と選択ゲートトランジスタＳＧ２との間の共有ソース及びドレイン領域には開口がなく、これらの領域での酸化膜２の開口間の幅は好ましくは、他のＮＡＮＤセルユニット内の酸化膜２のそれと同じにする。
【００６１】
これにより、先の実施の形態で説明したと同様の理由で、メモリセル列端部でも結晶粒界が形成される位置はソース及びドレイン領域の位置となり、選択ゲートトランジスタＳＧ１，ＳＧ２のチャネルボディに結晶粒界が形成されることはない。従って、先の実施の形態と同様の効果が期待できる。
【００６２】
さらに、連続する奇数番目のメモリセルとその次のメモリセルの間の共有ソース及びドレイン領域に限らず、飛び飛びの奇数番目（３番目，７番目，…，１５番目）のメモリセルとその次のメモリセルの間の共有ソース及びドレイン領域に開口４を選択的に設けるようにしても、同様の効果が得られる。
【００６３】
この発明は上記実施の形態に限られない。例えば以下に列記するような変形が可能である。
【００６４】
（ａ）以上の実施の形態におけるｐ型，ｎ型を逆にし、メモリセルをｐ型トランジスタとすることができる。
【００６５】
（ｂ）開口４は、メモリセルのソース及びドレイン領域と一致することは必ずしも必要ではなく、多少位置がずれてチャネルボディに重なっても差し支えない。
【００６６】
（ｃ）選択ゲートトランジスタ領域の開口形状については、上記実施の形態の他、選択ゲートトランジスタのチャネルボディに開口があって、ビット線コンタクト及びソース線コンタクト位置のドレイン及びソース領域には開口がない状態、これとは逆にビット線コンタクト及びソース線コンタクト位置のドレイン及ソース領域には開口があり、選択ゲートトランジスタのチャネルボディには開口がない状態、等も採用することができる。
【００６７】
（ｄ）結晶性のシリコン層３を得る方法として、気相成長を組み合わせることができる。即ち開口が開けられた酸化膜で覆われた基板に、まず気相成長によりその開口部にエピタキシャル層を形成する。その後上記実施の形態と同様に、非晶質シリコン或いは多結晶質シリコンを堆積し、結晶化アニールを行う。
【００６８】
これにより、気相エピタキシャル層を種として結晶化が行われ、良質の結晶性シリコン層を得ることができる。
【００６９】
（ｅ）シリコン層３を殆ど不純物の含まれないイントリンシック半導体膜として形成し、結晶化後にイオン注入によりｐ型（或いはｎ型）とする方法を用いてもよい。
【００７０】
（ｆ）部分ＳＯＩ基板の作り方として、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いることができる。即ち、シリコン基板への選択的な酸素イオン注入と、その後のアニールにより、上記実施の形態と同様の部分ＳＯＩ基板を得ることができる。
【図面の簡単な説明】
【００７１】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】図１のII−II’断面図である。
【図４】図1のIII-III'断面図である。
【図５】同メモリセルアレイの等価回路である。
【図６】同実施の形態の部分ＳＯＩ基板製造工程を示すＩ−Ｉ’断面図である。
【図７】同部分ＳＯＩ基板の製造工程を示すＩ−Ｉ’断面図である。
【図８】同部分ＳＯＩ基板の製造工程を示すＩ−Ｉ’断面図である。
【図９】同部分ＳＯＩ基板の製造工程を示すＩ−Ｉ’断面図である。
【図１０】他の実施の形態によるＮＡＮＤ型フラッシュメモリの図２対応の断面図である。
【図１１Ａ】同実施の形態の部分ＳＯＩ基板形成時の結晶成長の様子を示す図である。
【図１１Ｂ】同部分ＳＯＩ基板形成時の結晶成長の様子を示す図である。
【図１１Ｃ】同部分ＳＯＩ基板形成時の結晶成長の様子を示す図である。
【図１１Ｄ】同部分ＳＯＩ基板形成時の結晶成長の様子を示す図である。
【図１１Ｅ】同部分ＳＯＩ基板形成時の結晶成長の様子を示す図である。
【図１１Ｆ】同部分ＳＯＩ基板形成時の結晶成長の様子を示す図である。
【図１２】更に他の実施の形態によるＮＡＮＤ型フラッシュメモリの図２対応の断面図である。
【符号の説明】
【００７２】
１…単結晶シリコン基板、１ａ…ｐ型シリコン基板、１ｂ…ｎ型ウェル、１ｃ…ｐ型ウェル、２…酸化膜、３…ｐ型シリコン層、４…開口、５…トンネル酸化膜、６…浮遊ゲート、７…ゲート間絶縁膜、８…制御ゲート（ワード線）、６ｄ，８ｄ，６ｓ，８ｓ…選択ゲート線、９…層間絶縁膜、１０ｓ…ソース線、１１…ビット線、１２…素子分離絶縁膜、１４…素子形成領域、３１…ｎ型拡散層（セルチャネルボディ、セルソース／ドレイン領域）、３２ｄ…ｎ＋型ドレイン領域、３２ｓ…ｎ＋型ソース領域。
【図１】
2007329366.tif 000003
【図２】
2007329366.tif 000004
【図３】
2007329366.tif 000005
【図４】
2007329366.tif 000006
【図５】
2007329366.tif 000007
【図６】
2007329366.tif 000008
【図７】
2007329366.tif 000009
【図８】
2007329366.tif 000010
【図９】
2007329366.tif 000011
【図１０】
2007329366.tif 000012
【図１１Ａ】
2007329366.tif 000013
【図１１Ｂ】
2007329366.tif 000014
【図１１Ｃ】
2007329366.tif 000015
【図１１Ｄ】
2007329366.tif 000016
【図１１Ｅ】
2007329366.tif 000017
【図１１Ｆ】
2007329366.tif 000018
【図１２】
2007329366.tif 000019