(57)【要約】【課題】  プレーナ型ＭＯＳＦＥＴにおいて、チャネル層を浅接合化しても、チャネル層のパンチスルーを防止し、低オン抵抗かつ低帰還容量のＭＯＳＦＥＴを実現することができる技術を提供する。【解決手段】  プレーナ型ＭＯＳＦＥＴ、特にＮチャネル型のＤＭＯＳＦＥＴにおいて、ゲート電極にＰ型ポリシリコン７を用いる。【選択図】  図２
2007059636.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル型のＤＭＯＳＦＥＴであって、
ゲート電極は、Ｐ型ポリシリコン電極で形成されていることを特徴とするＤＭＯＳＦＥＴ。
【請求項２】
請求項１記載のＤＭＯＳＦＥＴにおいて、
前記ＤＭＯＳＦＥＴは、プレーナ型ＭＯＳＦＥＴであることを特徴とするＤＭＯＳＦＥＴ。
【請求項３】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのＰ型チャネル層の縦方向の接合深さは、０．５μｍ以下であることを特徴とするＤＭＯＳＦＥＴ。
【請求項４】
請求項３記載のＤＭＯＳＦＥＴにおいて、
前記Ｐ型チャネル層は、半導体基板に対して垂直方向からのイオン打ち込みと熱拡散で形成されることを特徴とするＤＭＯＳＦＥＴ。
【請求項５】
請求項２記載のＤＭＯＳＦＥＴにおいて、
ＪＦＥＴ領域に対向する前記ゲート電極の一部が除去されていることを特徴とするＤＭＯＳＦＥＴ。
【請求項６】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴの前記ゲート電極は、前記Ｐ型ポリシリコン電極の上部に金属電極が設けられていることを特徴とするＤＭＯＳＦＥＴ。
【請求項７】
請求項６記載のＤＭＯＳＦＥＴにおいて、
前記金属電極は、タングステンシリサイド膜であることを特徴とするＤＭＯＳＦＥＴ。
【請求項８】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのソース領域とボディーコンタクト領域は、前記ゲート電極と垂直方向に交互に並んで配置されていることを特徴とするＤＭＯＳＦＥＴ。
【請求項９】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴの前記ゲート電極とチャネル層の間にあるゲート絶縁膜の少なくとも一部は、酸化膜中に窒素を含む窒化酸化膜で形成されていることを特徴とするＤＭＯＳＦＥＴ。
【請求項１０】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのＪＦＥＴ領域に対向するゲート絶縁膜の一部は、チャネル層に対向するゲート絶縁膜に比べて厚くなっていることを特徴とするＤＭＯＳＦＥＴ。
【請求項１１】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのＪＦＥＴ領域に対向する領域の一部には、ゲート絶縁膜を介して、ソース電位と同電位を持つダミーゲート電極が設けられていることを特徴とするＤＭＯＳＦＥＴ。
【請求項１２】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのＪＦＥＴ領域内の一部には、ショットキー接合が設けられていることを特徴とするＤＭＯＳＦＥＴ。
【請求項１３】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのＮ型エピタキシャル層中には、前記Ｎ型エピタキシャル層を空乏化させるためのＰ型領域が形成されていることを特徴とするＤＭＯＳＦＥＴ。
【請求項１４】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴのＰ型チャネル層の間には、Ｎ型エピタキシャル層よりも高濃度のＮ型領域が形成されることを特徴とするＤＭＯＳＦＥＴ。
【請求項１５】
請求項２記載のＤＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴの製造プロセスは、設計ルールが０．２５μｍ以下のＣＭＯＳＦＥＴプロセスで作製されることを特徴とするＤＭＯＳＦＥＴ。
【請求項１６】
請求項２記載のＤＭＯＳＦＥＴにおいて、
ＤＣ／ＤＣコンバータを含む電源装置に適用され、前記ＤＭＯＳＦＥＴは、前記ＤＣ／ＤＣコンバータのハイサイドスイッチまたはローサイドスイッチとして用いられることを特徴とするＤＭＯＳＦＥＴ。
【請求項１７】
プレーナ型ＭＯＳＦＥＴであって、
ソース領域のうちゲート電極に近い領域の一部の接合深さは、他のソース領域の接合深さよりも浅くなっていることを特徴とするプレーナ型ＭＯＳＦＥＴ。
【請求項１８】
請求項１７記載のプレーナ型ＭＯＳＦＥＴにおいて、
前記プレーナ型ＭＯＳＦＥＴの製造プロセスは、設計ルールが０．２５μｍ以下のＣＭＯＳＦＥＴプロセスで作製されることを特徴とするプレーナ型ＭＯＳＦＥＴ。
【請求項１９】
請求項１７記載のプレーナ型ＭＯＳＦＥＴにおいて、
ＤＣ／ＤＣコンバータを含む電源装置に適用され、前記プレーナ型ＭＯＳＦＥＴは、前記ＤＣ／ＤＣコンバータのハイサイドスイッチまたはローサイドスイッチとして用いられることを特徴とするプレーナ型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）に係わり、特に、耐圧１００Ｖ以下程度の低耐圧パワーＭＯＳＦＥＴにおいて、低オン抵抗かつ低帰還容量を実現するために好適な構造とその製造方法、さらに本パワーＭＯＳＦＥＴを用いた電源装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、デスクトップＰＣやノートＰＣ、ゲーム機等の電源装置に用いられている非絶縁型のＤＣ／ＤＣコンバータは、駆動するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の大電流化や受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波化の傾向にある。上記ＤＣ／ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、これらのスイッチにはパワーＭＯＳＦＥＴがそれぞれ用いられている。
【０００３】
これらのスイッチは、ハイサイドとローサイドとを同期を取りながら交互にＯＮ／ＯＦＦすることにより、電圧変換を行っている。ハイサイドスイッチは、ＤＣ／ＤＣコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。
【０００４】
ハイサイドスイッチにおける損失はスイッチングする際に発生するスイッチング損失が主な損失であり、ハイサイドスイッチに用いられるパワーＭＯＳＦＥＴには、オン抵抗（Ｒｏｎ）の低減と共に帰還容量（Ｃｒｓｓ）の低減が要求されている。また、ローサイドスイッチにおける損失は導通損失が主な損失であり、ローサイドスイッチに用いられるパワーＭＯＳＦＥＴには、オン抵抗（Ｒｏｎ）の低減が要求されている。
【０００５】
また、上記ＤＣ／ＤＣコンバータにおいては、セルフターンオン現象という問題が生じる。セルフターンオンとは、ローサイドスイッチがオフ状態で、ハイサイドスイッチがオンすると、ローサイドスイッチのドレイン電圧が上昇し、その電圧変化に伴い、ローサイドスイッチのゲート・ドレイン間の帰還容量を介して、ローサイドスイッチのゲート・ソース間に充電電流が流れ、ローサイドスイッチのゲート電圧が上昇し、しきい値電圧を超えてローサイドスイッチが誤点弧してしまう現象である。セルフターンオンが生じると、ハイサイドスイッチからローサイドスイッチへ、大きな貫通電流が流れ、変換効率が大幅に低下する。ローサイドスイッチのゲート電圧の上昇値は、ローサイドスイッチの帰還容量と入力容量の比（Ｃｒｓｓ／Ｃｉｓｓ）に比例するため、ローサイドスイッチには、オン抵抗の低減と共に、Ｃｒｓｓ／Ｃｉｓｓの低減も要求されている。
【０００６】
現状のＤＣ／ＤＣコンバータにおいては、動作周波数が３００ｋＨｚ程度とあまり高くないために、ハイサイドスイッチ・ローサイドスイッチ共にトレンチ構造を有するパワーＭＯＳＦＥＴが主に使用されている。トレンチパワーＭＯＳＦＥＴは、セルサイズを小さくできることと、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）抵抗成分が発生しないために、低オン抵抗を実現できる。しかし、トレンチパワーＭＯＳＦＥＴでは、帰還容量が大きいために、ＤＣ／ＤＣコンバータが高周波化するにつれてスイッチング損失やセルフターンオンによる損失が大きくなる問題点がある。
【０００７】
帰還容量を低減するパワーＭＯＳＦＥＴとしては、プレーナ型ＭＯＳＦＥＴがある。しかし、プレーナ型ＭＯＳＦＥＴには、ＪＦＥＴ抵抗成分が存在するためにセルサイズを小さくすることが難しく、オン抵抗の低減が困難であるという問題点がある。
【０００８】
例えば、特許文献１では、プレーナ型ＭＯＳＦＥＴのチャネル間のＪＦＥＴ領域に、ドリフト層より高濃度のＮ型領域を設けることで、ＪＦＥＴ領域を狭くでき、セルサイズを小さくして低オン抵抗を実現する構造を提案している。
【特許文献１】特開２００３−２９８０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記特許文献１のプレーナ型ＭＯＳＦＥＴでは、セルサイズの微細化が十分ではなく、トレンチＭＯＳＦＥＴに比べてオン抵抗はまだ高く、更なるオン抵抗低減の検討が必要である。また、プレーナ型ＭＯＳＦＥＴにおいて、ＪＦＥＴ抵抗成分の影響を受けることなく、オン抵抗を低減するためには、チャネル層を浅接合化すれば良いことが知られているが、上記特許文献１のプレーナ型ＭＯＳＦＥＴではチャネル層の深さが０．８μｍ程度であり、浅接合化に関する検討は不十分であった。また、チャネル層を浅接合化するとチャネルの横方向への分散も小さくなるため、プレーナ型ＭＯＳＦＥＴの構造については、チャネル層がパンチスルーしてしまい耐圧が低下してしまう問題がある。そのため、例えばチャネル深さが０．５μｍ以下のような浅いチャネル層を有するプレーナ型ＭＯＳＦＥＴについては検討が行われていない。
【００１０】
そこで、本発明の目的は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル層を浅接合化しても、チャネル層のパンチスルーを防止し、低オン抵抗かつ低帰還容量のＭＯＳＦＥＴを実現することができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の特徴は、プレーナ型ＭＯＳＦＥＴにおいて、低オン抵抗と低帰還容量を実現するために、チャネル層を０．５μｍ以下まで浅接合化し、かつ横方向への分散が小さくなったチャネル層がパンチスルーするのを防ぐために、以下の特徴を有するものである。
【００１４】
（１）Ｎチャネル型のＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）において、ゲート電極にＰ型のポリシリコン電極を用いる。
【００１５】
（２）ソース領域にＣＭＯＳＦＥＴのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域のような浅いＮ型層を設け、ソース領域を２段構造にする。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
本発明によれば、プレーナ型ＭＯＳＦＥＴにおいて、チャネル層を浅接合化しても、チャネル層のパンチスルーが防止できるので、低オン抵抗かつ低帰還容量のＭＯＳＦＥＴを実現することができる。
【００１８】
さらに、本発明によれば、上記プレーナＭＯＳＦＥＴをＤＣ／ＤＣコンバータのハイサイドスイッチ及びローサイドスイッチに使用することで、システムの損失を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本発明の実施の形態１を図１〜図８を用いて説明する。図１は、本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの断面構造を示す。図２は、本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの各寸法の一例を示す。
【００２１】
本実施の形態１のプレーナ型ＭＯＳＦＥＴは、図１に示すように、プレーナ型のＮチャネル型ＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）で、Ｎ+基板１上にＮ-エピタキシャル層２があり、このＮ-エピタキシャル層２中に、Ｐ型チャネル層３、Ｎ+ソース領域４、ボディーコンタクト領域５を設け、ゲート絶縁膜６を介して、ゲート電極のＰ型ポリシリコン７が形成されている。Ｐ型ポリシリコン７は、Ｐ型チャネル層３の間のＪＦＥＴ領域に対向する部位の一部が削除された構造になっており、また、Ｐ型ポリシリコン７の上部には、タングステンシリサイド膜８が形成されている。タングステンシリサイド膜８の上部および側面、Ｐ型ポリシリコン７の側面は、絶縁膜９で覆われている。このＤＭＯＳＦＥＴは、表面にソース電極１１、裏面にドレイン電極１０がそれぞれ設けられている。なお、図１の構造は、ゲート電極がストライプ形状の構造を示しているが、多角形や梯子状のメッシュ構造でも良い。
【００２２】
本実施の形態の特徴は、図２で示すように、Ｐ型チャネル層３の接合深さが０．２５μｍと浅いことである。そのため、チャネル層間のＪＦＥＴ領域を狭くすることができ（図２では０．５μｍまで狭くできている）、その結果セルピッチを小さくすることができ、オン抵抗を低減することができる。図７は、ＪＦＥＴ領域の長さ（Ｌ）と単位面積あたりのオン抵抗（Ｒｏｎ・Ａａ）の計算結果を示す。図７のように、Ｌを０．５μｍより狭くすると、ＪＦＥＴ抵抗成分が大きくなり、全体のオン抵抗が上がり始めてしまうことがわかる。よって、Ｌは狭くしても０．５μｍまでとする。
【００２３】
本実施の形態では、Ｐ型チャネル層３を浅く形成しているため、横方向への分散も小さく、図２でのチャネル長は０．１μｍと小さい。そのため、通常のＮチャネル型ＭＯＳＦＥＴのゲート電極として用いられているＮ型ポリシリコンのゲート電極を用いると、チャネル層がパンチスルーしてしまい、図５で示すように耐圧が保持できない。上記パンチスルーを防止するために、Ｐ型ポリシリコン７のゲート電極を用いていることが、本実施の形態の最大の特徴である。図３〜図６は、Ｐ型ポリシリコン７のゲート電極を用いることで、パンチスルーが防止できる現象を説明する図であり、以下において順に説明する。
【００２４】
図３は、ゲート電極のポリシリコンの極性の違いによる、熱平衡状態でのゲート電極・ゲート絶縁膜・チャネル層のエネルギーバンドの違いを示し、図３（ａ）は、熱平衡状態でのＮ型ポリシリコンのゲート電極、ゲート絶縁膜、Ｐ型チャネル層のエネルギーバンドを示す。Ｎ型ポリシリコンのフェルミ準位は伝導体の底付近にあり、熱平衡状態ではＰ型チャネル層のバンドはゲート絶縁膜の表面で図のように下方に曲がり、表面のホールが抜けて空乏化される。一方、図３（ｂ）は、本実施の形態のように、Ｐ型ポリシリコン７のゲート電極を用いた場合のエネルギーバンドを示す。Ｐ型ポリシリコン７のフェルミ準位は、価電子帯の頂上付近にあり、熱平衡状態においてＰ型チャネル層３のバンドはほとんど曲がらず、表面のホールが抜けることはない。
【００２５】
図４は、図１のＡ−Ａ’断面の不純物濃度分布及びゲート電極にＮ型ポリシリコン・Ｐ型ポリシリコンを用いた場合の、Ｖｄｓ＝０Ｖ時のホール濃度分布の計算結果を示す。図４で示すように、Ｎ型ポリシリコンをゲート電極に使用した場合には、Ｐ型チャネル層の表面のホール濃度が低下していることがわかる。一方、本実施の形態のように、Ｐ型ポリシリコン７をゲート電極に使用した場合は、ＰＮ接合のビルトインポテンシャルの影響により、不純物濃度に比べればホール濃度は下がっているが、Ｎ型ポリシリコンをゲート電極に使用した場合に比べて、Ｐ型チャネル層３の表面のホール濃度が２桁以上大きく、チャネル層のパンチスルーが防止できることがわかる。
【００２６】
図５は、ゲート電極のポリシリコンの極性の違いによる、ドレイン−ソース間耐圧の計算結果を示す。図５のように、Ｎ型ポリシリコンを使用した場合には、チャネル層がパンチスルーし、リーク電流が大きくなってしまうが、本実施の形態のように、Ｐ型ポリシリコン７を使用することで、Ｐ型チャネル層３のパンチスルーが防止でき、シャープな耐圧曲線が得られることがわかる。
【００２７】
図６は、ゲート電極のポリシリコンの極性の違いによる、ドレイン−ソース間に２０Ｖの電圧を印加した際の等電位線の２次元分布を示す。図６（ａ）のように、Ｎ型ポリシリコン１３を使用した場合には、等電位線がＮ+ソース領域４まで拡がっており、Ｐ型チャネル層３がパンチスルーしてしまっていることがわかる。一方、図６（ｂ）に示す本実施の形態のように、Ｐ型ポリシリコン７を使用した場合は、等電位線がＮ+ソース領域４には到達しておらず、パンチスルーが防止できていることがわかる。
【００２８】
以上、図３〜図６により、Ｐ型チャネル層３を浅接合化したために、チャネル層がパンチスルーするのを、従来から用いられているＮ型ポリシリコンから、本実施の形態ではＰ型ポリシリコン７を用いることで防止できていることがわかる。
【００２９】
本実施の形態の他の特徴としては、ゲートの入力容量及びゲート−ドレイン間の帰還容量を低減するために、ＪＦＥＴ領域と対向するゲート電極の一部が除去されている点である。また、本実施の形態においては、ゲート電極の寸法が、図２に示すように０．２５μｍと微細なために、ゲート抵抗が大きくなってしまう問題がある。そこで、本実施の形態においては、ゲート電極の上に金属膜であるタングステンシリサイド膜８を設けることを特徴とする。
【００３０】
図８〜図１２は、ゲート電極の上にタングステンシリサイド膜を設けることを含む、本実施の形態のプレーナ型ＭＯＳＦＥＴの製造方法の一例を示す。
【００３１】
まず、図８（ａ）で示す、Ｎ+基板１上のＮ-エピタキシャル層２の表面を、図８（ｂ）で示すように酸化し、ゲート絶縁膜６を形成する。後述するが、このゲート絶縁膜６は酸化膜でも良いし、窒素雰囲気中で酸化することで形成される窒化酸化膜でも良い。さらに、図８（ｃ）で示すように、Ｐ型ポリシリコン７をデポする。Ｐ型ポリシリコン７の形成方法としては、Ｐ型ポリシリコン７を直接デポしても良いし、絶縁性のポリシリコンをデポした後、ホウ素（Ｂ）や２フッ化ホウ素（ＢＦ2）をイオン打ち込み・熱拡散することで、Ｐ型ポリシリコン７を形成しても良い。
【００３２】
次に、図９（ｄ）で示すように、金属電極であるタングステンシリサイド膜８をデポする。その後、図９（ｅ）で示すように、ホトレジスト１７をマスクにしたホトレジスト工程とドライエッチングにより、図９（ｆ）で示すように、ゲート絶縁膜６上にＰ型ポリシリコン７、タングステンシリサイド膜８を積層したゲート構造を形成する。
【００３３】
次に、図１０（ｇ）で示すように、ホトレジスト１７ａをマスクにしてチャネルホト・イオン打ち込みを実施する。ここで、従来のプレーナ型ＭＯＳＦＥＴでは、パンチスルーを防止するために、斜めの角度からイオン打ち込みをしたり、垂直のイオン打ち込みをした後に、ポケットインプラと呼ばれる斜めからのイオン打ち込みをすることがあるが、本実施の形態では、Ｐ型チャネル層３を浅接合化することと、Ｐ型ポリシリコン７を用いてパンチスルーを防止することにより、垂直のイオン（ホウ素：Ｂ）打ち込みのみでＰ型チャネル層３を形成することを特徴としている。すなわち、図１０（ｈ）で示すように、熱拡散によりＰ型チャネル層３を形成し、そして、図１０（ｉ）で示すように、ホトレジスト１７ｂをマスクにしてソースホト・イオン（ヒ素：Ａｓ）打ち込みを実施する。
【００３４】
次に、図１１（ｊ）で示すように、絶縁膜９による保護膜をデポする。その後、図１１（ｋ）で示すように、ホトレジスト１７ｃをマスクにしてボディーコンタクトをとるためのホトを実施する。そして、図１１（ｌ）で示すように、２フッ化ホウ素をイオン打ち込みする。
【００３５】
次に、図１２（ｍ）で示すように、熱拡散をすることで、Ｎ+ソース領域４及びボディーコンタクト領域５を形成する。最後に、図１２（ｎ）で示すように、表面にアルミニウム（Ａｌ）によるソース電極１１を形成した後に、裏面を研削し、金（Ａｕ）等を蒸着してドレイン電極１０を形成して、プレーナ型ＭＯＳＦＥＴのデバイスが完成する。
【００３６】
本実施の形態のプレーナ型ＭＯＳＦＥＴは、ＣＭＯＳＦＥＴプロセスを転用することで作製できる。特に、ゲート電極加工の微細化や、後述の実施の形態で述べるＳＴＩ工程を実施するために、０．２５μｍルール以下のＣＭＯＳＦＥＴプロセスを用いるのが望ましい。
【００３７】
（実施の形態２）
本発明の実施の形態２を図１３を用いて説明する。図１３は、本発明の実施の形態２のプレーナ型ＭＯＳＦＥＴの断面構造を示す。図１３の特徴は、Ｎ+ソース領域４とボディーコンタクト領域５を、ゲートに対して垂直方向に交互に配置している点である。このような配置にすることで、ＪＦＥＴ領域の寸法を変えることなく、セルピッチを小さくすることができ、オン抵抗を低減することができる。
【００３８】
（実施の形態３）
本発明の実施の形態３を図１４を用いて説明する。図１４は、本発明の実施の形態３のプレーナ型ＭＯＳＦＥＴの断面構造を示す。図１４の特徴は、ゲート絶縁膜に窒化酸化膜１４を用いている点である。本実施の形態３では、ゲート電極にＰ型ポリシリコン７を用いており、その不純物としてはホウ素（Ｂ）が使われる。通常のゲート絶縁膜である酸化膜の場合は、Ｐ型ポリシリコンのデポ後に高温熱拡散をすると、Ｐ型ポリシリコン中のホウ素が酸化膜を突き抜けて、ホウ素が半導体基板に到達する、ホウ素突き抜けの問題が発生することが知られている。ホウ素突き抜けが生じると、ＭＯＳＦＥＴのしきい値電圧が変動してしまう問題が生じる。
【００３９】
上記のホウ素突き抜けを防止する手段として、一酸化二窒素（Ｎ2Ｏ）や一酸化窒素（ＮＯ）、アンモニウム（ＮＨ3）ガス等の雰囲気で熱酸化を実施することで、酸化膜中に窒素を導入する窒化酸化膜１４を用いれば良いことが知られている。
【００４０】
本実施の形態では、ゲート電極にホウ素を含んだＰ型ポリシリコン７を用いているため、ホウ素突き抜けの問題が生じる可能性がある。そこで、本実施の形態３の特徴は、ゲート絶縁膜の少なくとも一部に、窒化酸化膜１４を用いることで、ホウ素突き抜けを防止することができる。
【００４１】
（実施の形態４）
本発明の実施の形態４を図１５及び図１６を用いて説明する。図１５及び図１６は、本発明の実施の形態４のプレーナ型ＭＯＳＦＥＴの断面構造を示す。本実施の形態の特徴は、ＪＦＥＴ領域に対向するゲート絶縁膜の一部が、Ｐ型チャネル層３に対向する部分のゲート絶縁膜に比べて厚くなっている点である。ゲート絶縁膜の一部を厚くすることで、ゲート−ドレイン間の帰還容量を低減できる効果がある。
【００４２】
図１５及び図１６は、上記厚いゲート絶縁膜を形成する手段の違いによるもので、図１５では、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程でＬＯＣＯＳ酸化膜１５の絶縁膜を形成し、図１６ではＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程でＳＴＩ酸化膜１６の絶縁膜を形成していることを特徴とする。両工程とも、前記図８（ｂ）で示すゲート酸化工程の前に実施すればよい。ＬＯＣＯＳ工程では、窒化膜をマスクで形成し、その後、熱酸化により酸化膜を形成するため、微細な厚膜構造を作製するのは難しいが、ＳＴＩ工程では、微細なトレンチ内に酸化膜を埋め込むことで作製するので、より微細な厚膜構造を作製できる。
【００４３】
本実施の形態では、ＪＦＥＴ領域の長さは０．５μｍ程度と微細なため、ＳＴＩ工程を用いる方が望ましい。ＳＴＩ工程は、０．２５μｍルール以下のＣＭＯＳプロセスでは一般的に使われている工程であり、前記図８〜図１２で示すように、本実施の形態のプレーナ型ＭＯＳＦＥＴは、ＣＭＯＳＦＥＴプロセスを用いて作製できるので、ＳＴＩ工程を用いることに問題は無い。
【００４４】
（実施の形態５）
本発明の実施の形態５を図１７を用いて説明する。図１７は、本発明の実施の形態５のプレーナ型ＭＯＳＦＥＴの断面構造を示す。本実施の形態の特徴は、ＪＦＥＴ領域に対向する位置の一部に、ダミーゲート電極を設けている点である。ダミーゲート電極はソース電極と接続されており、デバイスが逆バイアスされた際に、ダミーゲート電極からも空乏層が広がるために、ゲート−ドレイン間容量を更に低減する効果がある。
【００４５】
前記ダミーゲート電極は、前記図９（ｅ）でゲート電極を加工する際に、ＪＦＥＴ領域と対向する領域の一部の、Ｐ型ポリシリコン１８とタングステンシリサイド膜１９を残すことで作製でき、前記実施の形態１のプロセスに新たなプロセスを追加することなく形成することができる。
【００４６】
（実施の形態６）
本発明の実施の形態６を図１８を用いて説明する。図１８は、本発明の実施の形態６のプレーナ型ＭＯＳＦＥＴの断面構造を示す。本実施の形態の特徴は、ＪＦＥＴ領域の一部にショットキー接合２０を設けている点である。ＪＦＥＴ領域の一部をショットキー接合２０にすることで、ショットキー接合２０からＪＦＥＴ領域内に空乏層が広がり、ゲート−ドレイン間容量を更に低減する効果がある。
【００４７】
また、ショットキー接合２０によるショットキーバリアダイオードが内蔵されるために、特にＤＣ／ＤＣコンバータのローサイドスイッチとして使用することで、デットタイム中のダイオードの導通損失や、リカバリー損失を低減できるという効果もある。
【００４８】
（実施の形態７）
本発明の実施の形態７を図１９を用いて説明する。図１９は、本発明の実施の形態７のプレーナ型ＭＯＳＦＥＴの断面構造を示す。本実施の形態の特徴は、Ｎ-エピタキシャル層２中にＰ型領域２１ａ，２１ｂを作製することにより、スーパージャンクション構造のプレーナ型ＭＯＳＦＥＴを提供していることである。スーパージャンクション構造を適用することで、ＭＯＳＦＥＴのオン抵抗を更に低減できるという効果がある。
【００４９】
前記Ｐ型領域２１ａ，２１ｂは、前記実施の形態１で示した製造方法で、図１１（ｌ）のコントエッチ・インプラの工程の際に、ホウ素を高エネルギーでイオン打ち込みすることで作製できる。なお、本実施の形態では、２回のイオン打ち込みによってＰ型領域２１ａ，２１ｂを形成する例を示しているが、１回のイオン打ち込みでも、更に多くのイオン打ち込みにより形成しても良い。
【００５０】
（実施の形態８）
本発明の実施の形態８を図２０を用いて説明する。図２０は、本発明の実施の形態８のプレーナ型ＭＯＳＦＥＴの断面構造を示す。本実施の形態の特徴は、Ｐ型チャネル層３の間に、Ｎ-エピタキシャル層２よりも高濃度なＮ型領域２２を設けている点である。高濃度層のＮ型領域２２を挿入することで、ＭＯＳＦＥＴのオン抵抗を更に低減することができる。
【００５１】
Ｎ型領域２２を挿入するという例は、前記特許文献１に記載の構造と同じだが、本実施の形態では、ゲート電極にＰ型ポリシリコン７のゲート電極を用いることにより、Ｎ型領域２２の不純物濃度を更に高めることができるという効果がある。すなわち、Ｐ型ポリシリコン７を用いることで、Ｎ型領域２２の表面が空乏化されるために、Ｎ型ポリシリコンを用いた場合に比べて、Ｎ型領域２２の不純物濃度を高くしても、Ｎ型領域２２を空乏化でき、耐圧が低下することが無い。Ｎ型領域２２は、ゲート絶縁膜６の形成前に、デバイス全面にイオン打ち込みすることで形成すればよい。
【００５２】
（実施の形態９）
本発明の実施の形態９を図２１〜図２３を用いて説明する。図２１は、本発明の実施の形態９のプレーナ型ＭＯＳＦＥＴの断面構造を示す。これまでの実施の形態では、ゲート電極にＰ型ポリシリコン７を用いることで、Ｐ型チャネル層３のパンチスルーを防止することを特徴にしていたが、本実施の形態では、ゲート電極にＮ型ポリシリコン１３を用いながら、Ｎ+ソース領域４内に浅いＮ型層１２を設け、Ｎ+ソース領域４を図２１のような２段構造にすることで、パンチスルーを防止することを特徴とする。
【００５３】
図２２は、各構造におけるドレイン−ソース間耐圧の計算結果を示す。Ｐ型ポリシリコン７を使う場合に比べればリーク電流は若干増えているが、ゲート電極にＮ型ポリシリコン１３を用いても、Ｎ+ソース領域４の構造を２段構造にすることで、パンチスルーが防止でき、シャープな耐圧曲線が得られている。
【００５４】
図２３は、従来のプレーナ型ＭＯＳＦＥＴと本実施の形態のプレーナ型ＭＯＳＦＥＴにおいて、ドレイン−ソース間に２０Ｖの電圧を印加した際の等電位線の２次元分布を示す。図２３（ａ）のように、従来の構造では、等電位線がＮ+ソース領域４まで拡がっているが、図２３（ｂ）のように、Ｎ+ソース領域４を２段構造にすることで、等電位線がＮ+ソース領域４には到達せず、パンチスルーが防止できていることがわかる。
【００５５】
本実施の形態の浅いＮ型層１２の製造方法としては、ＣＭＯＳプロセスで用いられているＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域の作製方法と同一のプロセスで作製することができる。本実施の形態のプレーナ型ＭＯＳＦＥＴにおいても、前記図８〜図１２の製造方法と同様に、ＣＭＯＳプロセスを転用して作製できるためにＬＤＤ領域を形成するのに問題は無い。
【００５６】
また、本実施の形態の構造については、実施の形態２で示すソース領域とボディーコンタクト領域とを交互に配置する例、実施の形態４で示すＪＦＥＴ領域に対向するゲート絶縁膜の一部が厚くなっている例、実施の形態５で示すダミーゲート電極の例、実施の形態６で示すショットキー接合の例、実施の形態７で示すスーパージャンクション構造の例も同様に適用できる。
【００５７】
（実施の形態１０）
本発明の実施の形態１０では、前述までで説明したプレーナ型ＭＯＳＦＥＴをＤＣ／ＤＣコンバータを含む電源装置の用途に適用し、さらにこの場合の効果について説明する。
【００５８】
本発明の実施の形態１０を図２４〜図２６を用いて説明する。図２４は、電源装置に含まれる非絶縁型のＤＣ／ＤＣコンバータの回路構成を示す。非絶縁型のＤＣ／ＤＣコンバータは、コントロールＩＣ３１、ドライバＩＣ３２、ハイサイドスイッチ３３、ローサイドスイッチ３４、平滑用インダクタＬ、平滑用コンデンサＣなどから構成され、ＣＰＵ／ＭＰＵに接続されている。
【００５９】
前述したように、ハイサイドスイッチ３３においては、スイッチング損失が主な損失であり、損失低減のためにはゲート−ドレイン間容量（Ｃｒｓｓ）の低減が重要である。また、ローサイドスイッチ３４においては、導通損失と共にセルフターンオンによる損失を低減することが重要であり、オン抵抗とＣｒｓｓ／Ｃｉｓｓを低減することが重要である。ここで、本発明のプレーナ型ＭＯＳＦＥＴは、セルサイズを小さくすることでオン抵抗を低減していると共に、プレーナ型構造であるためにＣｒｓｓの低減も実現している。
【００６０】
図２５は、従来のトレンチＭＯＳＦＥＴと本発明のプレーナ型ＭＯＳＦＥＴの帰還容量のドレイン電圧依存性の計算結果を示す。プレーナ型構造を用いることで、帰還容量が低減できていることがわかる。そのため、この構造をＤＣ／ＤＣコンバータのハイサイドスイッチ３３に用いると、スイッチング損失が低減できる。
【００６１】
図２６は、ＤＣ／ＤＣコンバータのローサイドスイッチに従来のトレンチＭＯＳＦＥＴと本発明のプレーナ型ＭＯＳＦＥＴを使用した際の、ローサイドスイッチのゲート電圧の計算結果を示す。図２６のように、従来のトレンチＭＯＳＦＥＴでは、ゲート電圧が１．５Ｖ程度まで持ち上がり、セルフターンオン現象が生じていることがわかる。一方、本発明のプレーナ型ＭＯＳＦＥＴを用いた場合は、Ｃｒｓｓ／Ｃｉｓｓが低減できているため、ゲート電圧が持ち上がることは無く、セルフターンオン現象は生じていない。そのため、本発明のプレーナ型ＭＯＳＦＥＴをローサイドスイッチ３４に用いるとセルフターンオン現象による損失が生じず、損失を低減することができる。
【００６２】
以上、本発明者によってなされた発明を、Ｎチャネル型プレーナ型ＭＯＳＦＥＴを中心に、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、チャネル層の浅接合化に関しては、Ｐチャネル型プレーナ型ＭＯＳＦＥＴや、トレンチ型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴにも適用できる。
【産業上の利用可能性】
【００６３】
本発明は、パワーＭＯＳＦＥＴに係わり、特に、耐圧１００Ｖ以下程度の低耐圧パワーＭＯＳＦＥＴにおいて、低オン抵抗かつ低帰還容量を実現するために好適な構造とその製造方法、さらに本パワーＭＯＳＦＥＴを用いた電源装置に適用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図２】本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの各寸法の一例を示す図である。
【図３】（ａ），（ｂ）は本発明の実施の形態１において、ゲート電極のポリシリコンの極性の違いによる、熱平衡状態でのゲート電極・ゲート絶縁膜・チャネル層のエネルギーバンドの違いを示す図である。
【図４】本発明の実施の形態１において、図１のＡ−Ａ’断面の不純物濃度分布及びＮ型ポリシリコン・Ｐ型ポリシリコンを用いた場合の、Ｖｄｓ＝０Ｖ時のホール濃度分布の計算結果を示す図である。
【図５】本発明の実施の形態１において、ゲート電極のポリシリコンの極性の違いによる、ドレイン−ソース間耐圧の計算結果を示す図である。
【図６】（ａ），（ｂ）は本発明の実施の形態１において、ゲート電極のポリシリコンの極性の違いによる、ドレイン−ソース間に２０Ｖの電圧を印加した際の等電位線の２次元分布を示す図である。
【図７】本発明の実施の形態１において、ＪＦＥＴ領域の長さと単位面積あたりのオン抵抗の計算結果を示す図である。
【図８】（ａ）〜（ｃ）は本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの製造方法を示す図である。
【図９】（ｄ）〜（ｆ）は本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの製造方法を示す図である。
【図１０】（ｇ）〜（ｉ）は本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの製造方法を示す図である。
【図１１】（ｊ）〜（ｌ）は本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの製造方法を示す図である。
【図１２】（ｍ），（ｎ）は本発明の実施の形態１のプレーナ型ＭＯＳＦＥＴの製造方法を示す図である。
【図１３】本発明の実施の形態２のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図１４】本発明の実施の形態３のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図１５】本発明の実施の形態４のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図１６】本発明の実施の形態４のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図１７】本発明の実施の形態５のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図１８】本発明の実施の形態６のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図１９】本発明の実施の形態７のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図２０】本発明の実施の形態８のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図２１】本発明の実施の形態９のプレーナ型ＭＯＳＦＥＴの断面構造を示す図である。
【図２２】本発明の実施の形態９において、各構造におけるドレイン−ソース間耐圧の計算結果を示す図である。
【図２３】（ａ），（ｂ）は本発明の実施の形態９において、従来のプレーナ型ＭＯＳＦＥＴと本実施の形態のプレーナ型ＭＯＳＦＥＴでの、ドレイン−ソース間に２０Ｖの電圧を印加した際の等電位線の２次元分布を示す図である。
【図２４】本発明の実施の形態１０の電源装置に含まれる非絶縁型のＤＣ／ＤＣコンバータの回路構成を示す図である。
【図２５】本発明の実施の形態１０において、従来のトレンチＭＯＳＦＥＴと本発明のプレーナ型ＭＯＳＦＥＴの帰還容量のドレイン電圧依存性の計算結果を示す図である。
【図２６】本発明の実施の形態１０において、従来のトレンチＭＯＳＦＥＴと本発明のプレーナ型ＭＯＳＦＥＴをＤＣ／ＤＣコンバータのローサイドスイッチに使用した際の、ローサイドスイッチのゲート電圧の計算結果を示す図である。
【符号の説明】
【００６５】
１…Ｎ+基板、２…Ｎ-エピタキシャル層、３…Ｐ型チャネル層、４…Ｎ+ソース領域、５…ボディーコンタクト領域、６…ゲート絶縁膜、７…Ｐ型ポリシリコン、８…タングステンシリサイド膜、９…絶縁膜、１０…ドレイン電極、１１…ソース電極、１２…浅いＮ型層、１３…Ｎ型ポリシリコン、１４…窒化酸化膜、１５…ＬＯＣＯＳ酸化膜、１６…ＳＴＩ酸化膜、１７，１７ａ〜１７ｃ…ホトレジスト、１８…Ｐ型ポリシリコン（ダミーゲート用）、１９…タングステンシリサイド膜（ダミーゲート用）、２０…ショットキー接合、２１ａ，２１ｂ…Ｐ型領域、２２…Ｎ型領域、３１…コントロールＩＣ、３２…ドライバＩＣ、３３…ハイサイドスイッチ、３４…ローサイドスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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