(57)【要約】【課題】縦積みのトランジスタ数を削減し、電源電圧を低減する。【解決手段】利得可変回路は、電源端子VDと出力端子OUTBとの間に接続された負荷抵抗２１と、電源端子VDと出力端子OUTとの間に接続された負荷抵抗２２と、出力端子OUTB,OUTと第１のノードとの間に接続され、相補的な第１及び第２の利得可変電圧の差に応じて出力端子OUTB,OUTの出力電圧の利得を変えるＦＥＴ３１，３２からなる第１の差動回路と、出力端子OUTB,OUTの出力電圧と第２のノードとの間に接続され、第１及び第２の利得可変電圧の差に応じて出力端子OUTB,OUTの出力電圧の利得を変えるＦＥＴ３３，３４からなる第２の差動回路と、第１及び第２のノードとグランドGNDとの間に接続され、相補的な第１及び第２の入力電圧の差に応じて出力端子OUTB,OUTの出力電圧を増幅するＦＥＴ３５，３６からなる増幅用ソース接地回路とにより構成されている。【選択図】図１
2007174029.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧ノードと第１の出力信号を出力する第１の出力端子との間に接続された第１の負荷手段と、
前記第１の電源電圧ノードと前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子との間に接続された第２の負荷手段と、
前記第１及び第２の出力端子と第１のノードとの間に接続され、相補的な第１及び第２の利得可変信号の差に応じて前記第１及び第２の出力信号の利得を変える第１の差動回路と、
前記第１及び第２の出力端子と第２のノードとの間に接続され、前記第１及び第２の利得可変信号の差に応じて前記第１及び第２の出力信号の利得を変える第２の差動回路と、
前記第１及び第２のノードと第２の電源電圧ノードとの間に接続され、相補的な第１及び第２の入力信号の差に応じて前記第１及び第２の出力信号を増幅する増幅回路と、
を有することを特徴とする利得可変回路。
【請求項２】
前記第１の差動回路は、
前記第１の出力端子と前記第１のノードとの間に接続され、前記第１の利得可変信号により導通状態が制御される第１のトランジスタと、
前記第２の出力端子と前記第１のノードとの間に接続され、前記第２の利得可変信号により導通状態が制御される第２のトランジスタとにより構成され、
前記第２の差動回路は、
前記第１の出力端子と前記第２のノードとの間に接続され、前記第２の利得可変信号により導通状態が制御される第３のトランジスタと、
前記第２の出力端子と前記第２のノードとの間に接続され、前記第１の利得可変信号により導通状態が制御される第４のトランジスタとにより構成されていることを特徴とする請求項１記載の利得可変回路。
【請求項３】
前記増幅回路は、
前記第１のノードと前記第２の電源電圧ノードとの間に接続され、前記第１の入力信号により導通状態が制御される第５のトランジスタと、
前記第２のノードと前記第２の電源電圧ノードとの間に接続され、前記第２の入力信号により導通状態が制御される第６のトランジスタとにより構成されていることを特徴とする請求項１又は２記載の利得可変回路。
【請求項４】
前記第１及び第２の負荷手段は、同一の抵抗値を有し、
前記第１、第２、第３及び第４のトランジスタは、同一のトランジスタ特性を有し、
前記第５及び第６のトランジスタは、同一のトランジスタ特性を有することを特徴とする請求項３記載の利得可変回路。
【請求項５】
請求項１〜４のいずれか１項に記載の利得可変回路と、
前記利得可変回路の前記第１及び第２の出力信号を差動増幅して相補的な第３及び第４の出力信号を出力する１段又は複数段の差動増幅回路と、
前記第３及び第４の出力信号の変動量を前記第１及び第２の利得可変信号として前記利得可変回路に帰還入力する帰還回路と、
を有することを特徴とする自動利得制御増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号に対して低電圧で動作可能な利得可変回路と、それを用いた自動利得制御増幅器（以下「ＡＧＣアンプ」という。）に関するものである。
【背景技術】
【０００２】
従来、利得可変回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【非特許文献１】M. Moller, H.-M. Rein and H. Wernz, “13 Gb/s Si-Bipolar AGC Amplifier IC with High Gain and Wide Dynamic Range for Optical-Fiber Receivers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL 29, No. 7, JULY 1994, p815-p822
【特許文献１】特開平９−１８３２９号公報
【０００４】
非特許文献１の第８１７頁の図２（ａ）には、バイポーラトランジスタで構成された利得可変回路の回路図が記載され、この利得可変回路を用いたＡＧＣアンプの回路図が、同文献１の第８１６頁の図１に記載されている。
【０００５】
又、特許文献１の図３には、非特許文献１の利得可変回路と同一の回路構成の電界効果トランジスタ（以下「ＦＥＴ」という。）を用いたギルバート型マルチプライヤ（２重平衡型差動増幅回路）の回路構成図が記載されている。このマルチプライヤは、２つのアナログ信号を取り入れてこれらの積に比例する出力信号を出力回路であり、利得可変回路とは用途が異なる。
【０００６】
図４は、従来の利得可変回路を示す回路図である。
この利得可変回路は、非特許文献１に記載されたバイポーラトランジスタで構成される利得可変回路を、説明の簡略化のためにＦＥＴで置き換えた回路である。
【０００７】
図４の利得可変回路は、正相信号入力端子IN、逆相信号入力端子INB、正相信号出力端子OUT、逆相信号出力端子OUTB、利得可変端子VGC1，VGC2、及び電源端子VDを有し、これらの端子間に、２つの負荷抵抗１，２と７つのＦＥＴ１１〜１７が接続されている。
【０００８】
負荷抵抗１，２の一方の端子は、電源端子VDに接続されている。負荷抵抗１の他方の端子とＦＥＴ１１，１３のドレインは、出力端子OUTBに接続され、負荷抵抗２の他方の端子とＦＥＴ１２，１４のドレインが、出力端子OUTに接続されている。ＦＥＴ１１，１４のゲートは、利得可変端子VGC1に接続され、ＦＥＴ１２，１３のゲートが利得可変端子VGC2に接続されている。ＦＥＴ１１，１２のソースは、ＦＥＴ１５のドレインに接続され、ＦＥＴ１３，１４のソースがＦＥＴ１６のドレインに接続されている。ＦＥＴ１５のゲートは、入力端子INに接続され、ＦＥＴ１６のゲートが入力端子INBに接続されている。ＦＥＴ１５，１６のソースは、ＦＥＴ１７のドレインに接続され、このＦＥＴ１７のゲート及びソースがグランドGNDに接続されている。
【０００９】
この利得可変回路は、ＦＥＴ１７により定電流源が構成され、ＦＥＴ１５及び１６により信号増幅用差動回路が構成され、ＦＥＴ１１〜１４により利得可変用差動回路が構成されている。
【００１０】
このような回路構成において、ＦＥＴ１５及び１６は同じ特性を持ち、各ＦＥＴ１１，１２，１３，１４も同じ特性を持つものとする。ここで、正相信号入力端子INに印加される入力信号電圧をvinとし、逆相信号入力端子INBに印加される入力信号電圧を-vinとし、利得可変端子VGC1及びVGC2に印加される利得可変電圧の差をvgcとする。ＦＥＴ１７のドレインに流れる定電流をiとし、負荷抵抗１及び２の抵抗値をrとし、ＦＥＴ１５及び１６の相互コンダクタンスのドレイン電流依存性をA1とし、各ＦＥＴ１１，１２，１３，１４の相互コンダクタンスのドレイン電流依存性をA2とする。
【００１１】
ＦＥＴ１５のドレイン電流I15は、
I15 = i・[1 + A1・{vin - (-vin)}/2)/2
= i・(1 + A1・vin)/2 ・・・・・・・・・・・・・・・・・・・・・・・(1)
となり、ＦＥＴ１６のドレイン電流I16は、
I16 = i・[1 + A1・{(-vin) - vin}/2)/2
= i・(1 - A1・vin)/2 ・・・・・・・・・・・・・・・・・・・・・・・(2)
となる。ＦＥＴ１１のドレイン電流I11は、
I11 = I15・(1 + A2・vgc/2)/2
= i・(1 + A1・vin)・(1 + A2・vgc/2)/4 ・・・・・・・・・・・・・・・(3)
となり、ＦＥＴ１２のドレイン電流I12は、
I12 = I15・(1 - A2・vgc/2)/2
= i・(1 + A1・vin)・(1 - A2・vgc/2)/4 ・・・・・・・・・・・・・・・(4)
となる。ＦＥＴ１３のドレイン電流I13は、
I13 = I16・(1 - A2・vgc/2)/2
= i・(1 - A1・vin)・(1 - A2・vgc/2)/4 ・・・・・・・・・・・・・・・(5)
となり、ＦＥＴ１４のドレイン電流I14は、
I14 = I16・(1 + A2・vgc/2)/2
= i・(1 - A1・vin)・(1 + A2・vgc/2)/4 ・・・・・・・・・・・・・・・(6)
となる。又、負荷抵抗１に流れる電流I1は、ＦＥＴ１１のドレイン電流I11とＦＥＴ１３のドレイン電流I13の和であり、その値は(3)式と(5)式より、
I1 = I11 + I13
= i・(1 + A1・A2・vin・vgc/2)/2 ・・・・・・・・・・・・・・・・・・(7)
となる。負荷抵抗２に流れる電流I2は、ＦＥＴ１２のドレイン電流I12とＦＥＴ１４のドレイン電流I14の和であり、その値は(4)式と(6)式より、
I2 = I12 + I14
= i・(1 - A1・A2・vin・vgc/2)/2 ・・・・・・・・・・・・・・・・・・(8)
となる。従って、正相信号出力端子OUTから出力される出力信号電圧voutのvgc=0の時からの変化分を△voutとすると、△voutは、
△vout = r・A1・A2・vin・vgc/4 ・・・・・・・・・・・・・・・・・・・・・(9)
となる。逆相信号出力端子OUTBから出力される出力信号電圧voutbのvgc=0の時からの変化分を△voutbとすると、△voutbは、
△voutb = - r・A1・A2・vin・vgc/4 ・・・・・・・・・・・・・・・・・・・(10)
となる。
【００１２】
このように、上記構成の回路は、利得可変端子VGC1及びVGC2に印加される電圧の差vgcにより利得が可変される利得可変回路として動作する。又、定電流源用のＦＥＴ１７が設けられているので、例えば、逆相信号入力端子INBに印加される入力信号電圧-vinを固定電圧にし、正相信号入力端子INに印加される入力信号電圧vinを可変電圧にしても、ＦＥＴ１５，１６からなる信号増幅用差動回路のシングルバランス変換機能が働いて安定した線形出力電圧が得られるという利点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の利得可変回路は、定電流源用のＦＥＴ１７、信号増幅用差動回路のＦＥＴ１５，１６及び利得可変用差動回路のＦＥＴ１１〜１４の縦積み３段と、負荷抵抗１，２とで構成されているため、素子数が多く、又、ＦＥＴが動作するために必要なドレイン−ソース間電圧をVdsとし、負荷抵抗１，２に掛かる電圧をVrとすると、必要とされる最小電源電圧Vminは、
Vmin = 3・Vds + Vr
となり、これよりも電源電圧を下げることが難しいという問題があった。
【００１４】
特に、利得可変回路は、ＡＧＣアンプ等の種々の集積回路を構成する際に使用されるが、前記の問題のため、集積回路に対する電源電圧の低減や構成素子数の削減を図る上で大きな障害になっており、これを解決することが困難であった。
【課題を解決するための手段】
【００１５】
本発明の利得可変回路では、第１の電源電圧ノードと第１の出力信号を出力する第１の出力端子との間に接続された第１の負荷手段と、前記第１の電源電圧ノードと前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子との間に接続された第２の負荷手段と、前記第１及び第２の出力端子と第１のノードとの間に接続され、相補的な第１及び第２の利得可変信号の差に応じて前記第１及び第２の出力信号の利得を変える第１の差動回路と、前記第１及び第２の出力端子と第２のノードとの間に接続され、前記第１及び第２の利得可変信号の差に応じて前記第１及び第２の出力信号の利得を変える第２の差動回路と、前記第１及び第２のノードと第２の電源電圧ノードとの間に接続され、相補的な第１及び第２の入力信号の差に応じて前記第１及び第２の出力信号を増幅する増幅回路とを有している。
【００１６】
本発明のＡＧＣアンプでは、前記利得可変回路と、前記利得可変回路の前記第１及び第２の出力信号を差動増幅して相補的な第３及び第４の出力信号を出力する１段又は複数段の差動増幅回路と、前記第３及び第４の出力信号の変動量を前記第１及び第２の利得可変信号として前記利得可変回路に帰還入力する帰還回路とを有している。
【発明の効果】
【００１７】
本発明の利得可変回路によれば、第１、第２の差動回路と増幅回路との縦積みの素子数を削減でき、これによって電源電圧を低減できる。
【００１８】
本発明のＡＧＣアンプによれば、前記利得可変回路を設けているので、ＡＧＣアンプ全体の電源電圧を低減できる。そのため、ＡＧＣアンプ全体の低電圧動作による低消費電力化が可能で、素子数の削減による回路の小型化が可能になる。
【発明を実施するための最良の形態】
【００１９】
可変利得回路は、第１の電源電圧ノードと第１の出力信号を出力する第１の出力端子との間に接続された第１の負荷抵抗と、前記第１の電源電圧ノードと前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子との間に接続された第２の負荷抵抗と、前記第１及び第２の出力端子と第１のノードとの間に接続され、相補的な第１及び第２の利得可変信号の差に応じて前記第１及び第２の出力信号の利得を変える第１の差動回路と、前記第１及び第２の出力端子と第２のノードとの間に接続され、前記第１及び第２の利得可変信号の差に応じて前記第１及び第２の出力信号の利得を変える第２の差動回路と、前記第１及び第２のノードと第２の電源電圧ノードとの間に接続され、相補的な第１及び第２の入力信号の差に応じて前記第１及び第２の出力信号を増幅する増幅回路とを有している。
【実施例１】
【００２０】
（実施例１の構成）
図１は、本発明の実施例１を示す利得可変回路の回路図である。
【００２１】
この利得可変回路は、正相信号入力端子IN、逆相信号入力端子INB、第２の出力端子（例えば、正相信号出力端子）OUT、第１の出力端子（例えば、逆相信号出力端子）OUTB、利得可変端子VGC1，VGC2、及び第１の電源電圧ノード（例えば、電源端子）VDを有し、これらの端子間に、第１、第２の負荷手段（例えば、負荷抵抗）２１，２２と、第１、第２のトランジスタ（例えば、ＦＥＴ）３１，３２からなる利得可変用の第１の差動回路と、第３、第４のトランジスタ（例えば、ＦＥＴ）３５，３６からなる利得可変用の第２の差動回路と、第５、第６のトランジスタ（例えば、ＦＥＴ）３５，３６からなる増幅回路（例えば、信号増幅用ソース接地回路）とが接続されている。本実施例１では、従来の信号増幅用差動回路に代えて、信号増幅用ソース接地回路を設けることにより、ＦＥＴの縦積み段数を２段にして素子数の削減と電源電圧の低減を実現している。
【００２２】
負荷抵抗２１，２２の一方の端子は電源端子VDに接続され、負荷抵抗２１の他方の端子が、ＦＥＴ３１，３３のドレイン及び出力端子OUTBに接続されている。負荷抵抗２２の他方の端子は、ＦＥＴ３２，３４のドレイン及び出力端子OUTに接続されている。ＦＥＴ３１，３４のゲートは、可変利得端子VGC1に接続され、ＦＥＴ３２，３３のゲートが、可変利得端子VGC2に接続されている。ＦＥＴ３１，３２のソース側の第１のノードは、ＦＥＴ３５のドレインに接続され、ＦＥＴ３３，３４のソース側の第２のノードが、ＦＥＴ３６のドレインに接続されている。ＦＥＴ３５のゲートは入力端子INに接続され、ＦＥＴ３６のゲートが入力端子INBに接続されている。ＦＥＴ３５，３６のソースは、第２の電源電圧ノード（グランドGND）に接続されている。
【００２３】
（実施例１の動作）
図１の回路構成において、ＦＥＴ３５及び３６は同じ特性を持ち、各ＦＥＴ３１，３２，３３，３４も同じ特性を持つものとする。ここで、正相信号入力端子INに印加される第１の入力信号（例えば、入力信号電圧）をvinとし、逆相信号入力端子INBに印加される第２の入力信号（例えば、入力信号電圧）を-vinとし、利得可変端子VGC1及びVGC2に印加される第１、第２の利得可変信号（例えば、利得可変電圧）vgc1,vgc2の差をvgcとする。vin＝-vin＝０の時のＦＥＴ３５及びT３６のドレイン電流をi/2とし、各負荷抵抗２１，２２の抵抗値をrとし、ＦＥＴ３５及び３６の相互コンダクタンスのドレイン電流依存性をA1とし、各ＦＥＴ３１，３２，３３，３４の相互コンダクタンスのドレイン電流依存性をA2とする。
【００２４】
ＦＥＴ３５のドレイン電流I35は、
I35 = i・(1 + A1・vin)/2 ・・・・・・・・・・・・・・・・・・・・・・・(11)
となり、ＦＥＴ３６のドレイン電流I36は、
I35 = i・{1 + A1・(-vin)}/2
= i・(1 - A1・vin)/2 ・・・・・・・・・・・・・・・・・・・・・・・(12)
となる。ＦＥＴ３１のドレイン電流I31は、
I31 = I35・(1 + A2・vgc/2)/2
= i・(1 + A1・vin)・(1 + A2・vgc/2)/4 ・・・・・・・・・・・・・・(13)
となり、ＦＥＴ３２のドレイン電流I32は、
I32 = I35・(1 - A2・vgc/2)/2
= i・(1 + A1・vin)・(1 - A2・vgc/2)/4 ・・・・・・・・・・・・・・(14)
となる。ＦＥＴ３３のドレイン電流I33は、
I33 = I36・(1 - A2・vgc/2)/2
= i・(1 - A1・vin)・(1 - A2・vgc/2)/4 ・・・・・・・・・・・・・・(15)
となり、ＦＥＴ３４のドレイン電流I34は、
I34 = I36・(1 + A2・vgc/2)/2
= i・(1 - A1・vin)・(1 + A2・vgc/2)/4 ・・・・・・・・・・・・・・(16)
となる。又、負荷抵抗２１に流れる電流I21は、ＦＥＴ３１のドレイン電流I31とＦＥＴ３３のドレイン電流I33の和であり、その値は(13)式と(15)式より、
I21 = I31 + I33
= i・(1 + A1・A2・vin・vgc/2)/2 ・・・・・・・・・・・・・・・・・(17)
となる。負荷抵抗２１に流れる電流I21は、ＦＥＴ３２のドレイン電流I32とＦＥＴ３４のドレイン電流I34の和であり、その値は(14)式と(16)式より、
I22 = I32 + I34
= i・(1 - A1・A2・vin・vgc/2)/2 ・・・・・・・・・・・・・・・・・(18)
となる。従って、正相信号出力端子OUTから出力される第２の出力信号（例えば、出力信号電圧）voutのvgc＝０の時からの変化分を△voutとすると、△voutは、
△vout = r・A1・A2・vin・vgc/4 ・・・・・・・・・・・・・・・・・・・・(19)
となり、逆相信号出力端子OUTBから出力される第１の出力信号（例えば、出力信号電圧）voutbのvgc＝０の時からの変化分を△voutbとすると、△voutbは、
△voutb = - r・A1・A2・vin・vgc/4 ・・・・・・・・・・・・・・・・・・・(20)
となる。
【００２５】
このように上記構成の回路は、利得可変端子VGC1及びVGC2に印加される電圧vgc1,vgc2の差vgcにより利得が可変される利得可変回路として動作する。
【００２６】
（実施例１の効果）
本実施例１によれば、信号増幅用ソース接地回路のＦＥＴ３５，３６及び利得可変用差動回路のＦＥＴ３１〜３４からなる縦積み２段と、負荷抵抗２１，２２とで構成されているため、従来に比べ素子数を１つ削減できるという効果がある。又、ＦＥＴが動作するために必要なドレイン−ソース間電圧をVdsとし、負荷抵抗２１，２２にかかる電圧をVrとすると、必要とされる最小電源電圧Vminは、
Vmin = 2・Vds + Vr
となり、従来の利得可変回路と比べ、ＦＥＴの１段分だけ電源電圧を下げることできるという効果がある。
【００２７】
なお、本実施例１では、信号増幅用にＦＥＴ３５，３６からなるソース接地回路を用いているので、例えば、逆相信号入力端子INBに印加される入力信号電圧-vinが固定電圧で、正相信号入力端子INに印加される入力信号電圧vinが可変電圧の場合は、信号増幅用ソース接地回路では、シングルバランス変換されないため、２入力信号が差動入力に制限される。しかし、通常、この種の利得可変回路には複数段のアンプが接続されるので、その差動入力の制限が問題となることは少なく、このような不利な点に比べて上記の効果の方が大きい。
【実施例２】
【００２８】
図２は、本発明の実施例２を示す利得可変回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２９】
実施例１の図１では正電源で動作する利得可変回路について説明したが、本実施例２では、負電源で使用するときの回路構成を示す。本実施例２の利得可変回路では、負荷抵抗２１，２２の一方の端子をグランドGNDに接続し、ＦＥＴ３５，３６のソースを負電源端子VSSに接続している。又、利得可変端子のVGC1とVGC2を相互に入れ替えている。このような回路構成にしても、実施例１とほぼ同様の作用効果が得られる。
【実施例３】
【００３０】
（実施例３の構成）
図３は、本発明の実施例３を示すＡＧＣアンプの回路図である。
本実施例３は、実施例１又は２の可変利得回路の応用例としてＡＧＣアンプを示すものである。このＡＧＣアンプ１００は、差動入力信号がブロッキングキャパシタ９８，９９を介して入力される正相信号入力端子IN及び逆相信号入力端子INBを有し、この入力端子IN,INBに、初段の実施例１又は２の可変利得回路１０１が接続され、この後段側に、複数段（例えば、４段）の固定利得の差動増幅回路１１１〜１１４が接続されている。最終段の差動増幅回路１１４内には、出力の振幅を検出するピーク検出回路が設けられ、このピーク検出回路の検出信号が抵抗１１５，１１６を介して端子PD1，PD2から出力される。ここで、差動増幅回路１１４の出力端子に接続された正相信号出力端子OUT及び逆相信号出力端子OUTBからブロッキングキャパシタ１１７，１１８を介して出力される第３及び第４の出力信号の差（例えば、差動出力振幅）と、端子PD1及びPD2から出力される検出信号の差分（PD1とPD2の差分）とは、比例関係にあるものとする。
【００３１】
端子PD1,PD2からは、抵抗１１５，１１６と積分容量１１９，１２０により積分値が出力される。この積分値は、帰還回路である例えば２段の演算増幅回路（以下「オペアンプ」という。）１３０，１４０により増幅される。オペアンプ１３０の入出力端子間には、帰還抵抗１３１が接続され、このオペアンプ１３０の出力信号と基準電圧Vthとが、入力抵抗１３２，１３３を介してオペアンプ１４０に与えられる。オペアンプ１４０の入出力端子間には、帰還容量１４１が接続され、このオペアンプ１４０の出力信号が、出力抵抗１４２を介して利得可変回路１０１の利得可変端子VGC1に帰還入力される。利得可変回路１０１の利得可変端子VGC2には、固定の一定電圧が印加されているものとする。
【００３２】
（実施例３の動作）
差動入力信号がブロックキングキャパシタ９８，９９を介して入力端子IN,INBに入力されると、この差動入力信号が回路利得（利得可変回路１０１の利得とこの後段の差動増幅回路１１１〜１１４の利得）分だけ増幅されて、差動出力信号が出力端子OUT,OUTBからブロックキングキャパシタ１１７，１１８を介して出力される。ここで、回路利得が一定値の場合には、差動入力信号の振幅が変化すると、差動出力信号の振幅も変化する。
【００３３】
ＡＧＣアンプ１００の場合には、差動入力信号が大きくなり、端子PD1とPD2から出力される差動出力振幅の検出値の差分が大きくなると、利得可変端子VGC1の電圧が増加され、利得可変回路１０１の利得を下げることにより、回路利得を減少させる。逆に差動出力振幅が小さい時には、利得可変端子VGC1の電圧が減少し、回路利得を上げるように動作する。このように差動入力振幅の変化に対し、差動出力振幅が一定となるように利得が変化する。
【００３４】
（実施例３の効果）
本実施例３のＡＧＣアンプ１００によれば、初段に実施例１又２の利得可変回路１０１を設けているので、電源端子VDに印加するＡＧＣアンプ全体の電源電圧を低減できる。そのため、ＡＧＣアンプ１００を集積回路等で形成した場合に、低電圧動作による低消費電力化が可能で、素子数の削減による回路の小型化が可能になる。
【００３５】
なお、本発明は、上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（１）〜（３）のようなものがある。
【００３６】
（１）  図１、図２では、ＦＥＴを用いて利得可変回路を構成しているが、バイポーラトランジスタ等の他のトランジスタを用いて構成しても、上記実施例とほぼ同様の作用効果が得られる。例えば、図１、図２の利得可変回路をバイポーラトランジスタで構成する場合は、ＦＥＴ３５，３６からなる信号増幅用ソース接地回路に代えて、エミッタ接地回路等を設ければ良い。
【００３７】
（２）  図１、図２の利得可変回路において、負荷抵抗２１，２２に代えて、負荷トランジスタ等を設けても良い。
【００３８】
（３）  図１、図２の利得可変回路は、図３のＡＧＣアンプ以外にも、種々の適用例（応用例）が可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示す利得可変回路の回路図である。
【図２】本発明の実施例２を示す利得可変回路の回路図である。
【図３】本発明の実施例３を示すＡＧＣアンプの回路図である。
【図４】従来の利得可変回路を示す回路図である。
【符号の説明】
【００４０】
２１，２２      負荷抵抗
３１〜３６      第１〜第６のＦＥＴ
１００      ＡＧＣアンプ
１０１      利得可変回路
１１１〜１１４      差動増幅回路
１３０，１４０      オペアンプ
【図１】
2007174029.tif 000003
【図２】
2007174029.tif 000004
【図３】
2007174029.tif 000005
【図４】
2007174029.tif 000006