(57)【要約】【課題】半導体素子の端子特性の試験時間を短縮するとともに、歩留まりの低下を防ぐ半導体試験方法を提供することを目的とする。【解決手段】ウェイトタイムの最適値設定が最初の試験対象ロットの特性に合わせて半導体試験装置に設定し（ｓｔ２）、全ロット共通で使用して再設定に要する時間を削減する。また、この最適なウェイトタイムを使用した試験で不良品を検知した場合に、十分なマージンを有するウェイトタイムを使用することで条件を緩和して再試験を行うことにより（ｓｔ１１）、異なる特性を有するロットの試験における歩留まりの低下を防ぐことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体素子について端子特性を試験する半導体試験方法において、
前記端子特性が安定して試験可能となるまでに必要な時間を、前記半導体素子の全試験対象の一部について測定し、最適値を第一のウェイトタイムとして決定するウェイトタイム決定工程と、
前記ウェイトタイム決定工程によって決定された第一のウェイトタイムを用い、各半導体素子の端子特性を順次に試験する試験工程と、
前記試験工程でフェイルした半導体素子について、前記第一のウェイトタイムより十分に長い所定の第二のウェイトタイムを用いて前記端子特性を再試験する再試験工程と、
前記再試験工程をパスした半導体素子の数を順次にカウントするカウント工程と、
前記カウント工程でのカウント数が所定値以上となった場合に、前記第一のウェイトタイムを再決定するように前記ウェイトタイム決定工程に移行させるカウント数判定工程とを含むことを特徴とする半導体試験方法。
【請求項２】
１ロットについて試験が終了して、新たなロットを試験する際に、直前のロット終了時に用いられていた前記第一のウェイトタイムを維持したまま、前記試験工程に移行させることを特徴とする請求項１記載の半導体試験方法。
【請求項３】
１ロットについて試験が終了して、新たなロットを試験する際に、前記カウント工程のカウント数をリセットすることを特徴とする請求項２記載の半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の端子特性の試験時間を短縮する半導体試験方法に関する。
【背景技術】
【０００２】
半導体素子の端子特性の試験を行う場合、試験対象の信号が安定してから測定を行うために、待ち時間であるウェイトタイムの設定を半導体試験装置に対して施す必要がある。半導体素子の端子特性の試験において、このウェイトタイムは試験に要する時間全体を大きく支配する。従来の試験方法においては、このウェイトタイムは、試験対象の半導体素子の特性ばらつきに対して十分なマージンを有する時間が用いられてきた。
【０００３】
そこで、特許文献１では、半導体素子の試験対象ロットごとに、試験に先立ち、所定数のサンプルを使用して、ウェイトタイムの加減算で調整を行うことで無駄なマージンを除いた最適なウェイトタイムを決定し、その後、この最適なウェイトタイムを当該ロットの試験で固定的に使用することにより、ロット単位での試験時間の短縮を実現している。ここで、半導体素子のロットは、例えば、同一の半導体ウェハから製造された半導体素子が同一のグループとして管理されているものである。
【特許文献１】特開平１０−９０３４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の方法では、試験対象ロットごとに最適なウェイトタイムを決定する一連の処理を実行する必要があり、この一連の処理に必要な時間が本来の測定時間に加算される。これは、ロットごとに異なる特性を有するものを試験する場合は有効と考えられるが、同じ特性を有する複数のロットを試験する場合はロットごとに最適なウェイトタイムを決定する処理が必要なために時間がかかってしまい効率が悪い。さらに、測定する対象物の個数が少なければ、なおさら効率は悪化する。
【０００５】
また、上記の問題を解決するために、仮に最初のロットで決定した最適なウェイトタイムを全試験対象ロットにおいて共通に用いて試験したとしても、異なる特性を有する他のロットの試験において本来は良品と判定されるべき半導体素子が不良と誤判定されてしまい、歩留まりに悪影響を与える可能性がある。
【０００６】
本発明は、上記問題を解決するためになされたもので、半導体素子の端子特性の試験時間を短縮するとともに、歩留まりの低下を防ぐ半導体試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
複数の半導体素子について端子特性を試験する半導体試験方法に、端子特性が安定して試験可能となるまでに必要な時間を、半導体素子の全試験対象の一部について測定し、最適値を第一のウェイトタイムとして決定するウェイトタイム決定工程と、ウェイトタイム決定工程によって決定された第一のウェイトタイムを用い、各半導体素子の端子特性を順次に試験する試験工程と、試験工程でフェイルした半導体素子について、第一のウェイトタイムより十分に長い所定の第二のウェイトタイムを用いて端子特性を再試験する再試験工程と、再試験工程をパスした半導体素子の数を順次にカウントするカウント工程と、カウント工程でのカウント数が所定値以上となった場合に、第一のウェイトタイムを再決定するようにウェイトタイム決定工程に移行させるカウント数判定工程とを含む。
【０００８】
上記の半導体試験工程において、１ロットについて試験が終了して、新たなロットを試験する際に、直前のロット終了時に用いられていた上記の第一のウェイトタイムを維持したまま、上記の試験工程に移行させるようにする。
【０００９】
上記の半導体試験工程において、１ロットについて試験が終了して、新たなロットを試験する際に、上記のカウント工程のカウント数をリセットするようにする。
【発明の効果】
【００１０】
上記第一のウェイトタイムの設定で全試験対象ロットを試験することにより、新規の試験対象ロットごとにウェイトタイムを設定する処理が不要となるので、全体の試験時間が大幅に削減可能となる。また、この第一のウェイトタイムの設定で試験をパスしなかった半導体素子について、第一のウェイトタイムよりも十分な長い時間を設定して再試験することで、設定されている第一のウェイトタイムに特性が合わない半導体素子が存在する場合でも歩留まりの低下を防ぐことができる。さらに、再試験にてパスした半導体素子の個数が所定個数以上になった場合に上記第一のウェイトタイムを再設定することにより、設定されたウェイトタイムが試験対象ロットの特性に適合しなくなったことで再試験の多発して全体の試験時間が長くなることを防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
図１に本発明における試験方法の概略をフローチャートとして示す。端子特性の試験は、複数の半導体素子が属するロットごとに行われ、全ロットの試験が終了すれば終了とする。ここで、半導体素子のロットは、前述したように、同一のグループとして管理される複数の半導体素子を示すものである。まず、最初の試験対象ロットから一部の半導体素子をサンプルとして選んで、これらを用いて、このロットの特性に合った最適なウェイトタイムを決定し、第一のウェイトタイムとして半導体試験装置に設定する（ｓｔ１、ｓｔ２）。
【００１２】
図３に最適なウェイトタイム（第一のウェイトタイム）の決定方法を示す。ここでは、例として前述した特許文献１で提案されている方法を示す。まず、半導体素子の特性ばらつきに対して十分に長いウェイトタイムを半導体試験装置に設定し（ｓｔ２１）、試験でフェイル（不合格）するまで、ウェイトタイムをラフに減算して、試験を行うことを繰り返す（ｓｔ２２〜２４）。次に、試験をパス（合格）するまで、ウェイトタイムを細かく加算して、試験を行うことを繰り返し（ｓｔ２５〜２７）、そのサンプルについての最適値を決定する。その後、サンプルを交換して（ｓｔ３０）、同じ工程を実行する（ｓｔ２１〜２８）。こうして決定された各サンプルの最適値の中から、例えば最大値を試験に用いる最適なウェイトタイム（第一のウェイトタイム）として決定する（ｓｔ２９）。
【００１３】
図２に、具体的に最適なウェイトタイムを示す。出力電圧値やリーク電流値等の信号が立ち上がってオーバーシュートやアンダーシュートが収束し、信号値が安定するまでにかかる最低時間が最適なウェイトタイムとなる。この第一のウェイトタイムを共通に用いて全試験対象ロットの試験を行うことで、ウェイトタイムの再調整の手間を省き、試験時間全体の短縮化をはかることができる。この値は最初の試験対象ロットとは異なる特性を有するロットを試験する時に適当でなくなる場合があるが、その場合は後述するように再設定を行うことになる。
【００１４】
次にｎを０にリセットしておく（ｓｔ３）。ここで、ｎは、第一のウェイトタイムを用いた試験でフェイルした後、後述する再試験をパスした半導体素子の数をカウントしたカウント数を表したもので、再試験後、順次にカウントされる（ｓｔ１３）。次にｎが所定値以上であるかのカウント数判定を行う（ｓｔ４）。なお、この所定値は、例えばロット母数の５％（仮にＫ個とする。）と設定する。そして、ｎ≧Ｋと判定された場合、前述した第一のウェイトタイムが試験中のロットの特性に適合しなくなったと判断して、その第一のウェイトタイムの決定に使った個体とは異なるサンプルで、試験対象ロットから選んだサンプルを使って、改めて最適なウェイトタイムの測定を行い（ｓｔ４、５）、新たな第一のウェイトタイムとして設定処理を行う（ｓｔ６）。その後、ｎを０にリセットする（ｓｔ７）。これにより、第一のウェイトタイムが試験対象ロットの特性のばらつきで適合しなくなっても、後述する再試験の多発により試験時間が増大することを防ぐことができる。
【００１５】
前述したカウント数判定において、ｎ≧Ｋでない時、第一のウェイトタイムを用いて半導体素子の端子特性の試験を行う（ｓｔ８）。この試験でフェイルした場合（ｓｔ９）、第一のウェイトタイムよりも長い所定の第二のウェイトタイムを半導体試験装置に設定して（ｓｔ１０）、当該半導体素子に対して再試験を実行する（ｓｔ１１）。ここで、第二のウェイトタイムとは、図２に示すように、最適なウェイトタイム（第一のウェイトタイム）に十分な時間をマージンとして加算したものである。従って、このウェイトタイムを使用して再試験することで、その半導体素子が本来的に良品である場合は再試験でパスと判定されるため、第一のウェイトタイムを使用することによる歩留まりの低下を防ぐことができる。
【００１６】
再試験をパスした場合（ｓｔ１２）は、上記のｎを１つ加算（カウント）して（ｓｔ１３）、再び第一のウェイトタイムを半導体試験装置に設定し（ｓｔ１４）、試験の終了判定を行う（ｓｔ１５、ｓｔ１６）。また、試験をパスと判定された場合も終了判定を行い（ｓｔ９、ｓｔ１５、ｓｔ１６）、また、再試験でフェイルと判定された場合も（ｓｔ１２）再び第一のウェイトタイムを半導体試験装置に設定した後（ｓｔ１４）、終了判定を行う（ｓｔ１５、ｓｔ１６）。
【００１７】
ロット内の全て半導体素子の試験が終了していなければ（ｓｔ１５）、他の半導体素子について最初から試験を行い、また、そうであっても、全ロットの試験が終了していなければ（ｓｔ１６）、ｎを０にリセットした上で（ｓｔ３）、第一のウェイトタイムの設定を維持したまま、新たなロットについて最初から試験を行う。
【００１８】
このように、ウェイトタイムの最適値（第一のウェイトタイム）を半導体試験装置に設定し、全試験対象ロットで共通設定として試験を行うことで、ロットごとにウェイトタイムを設定する処理が不要となるので、全体の試験時間が大幅に削減可能となる。また、この最適なウェイトタイムを使用した試験で不良品を検知した場合に、十分なマージンを有するウェイトタイム（第二のウェイトタイム）を使用して再試験を行うことにより、不良品と誤判定して歩留まりが低下することを防ぐことができる。さらに、再試験にてパスした半導体素子の数（ｎ）が所定値（Ｋ）以上になった場合に最適なウェイトタイムを再度設定することにより、この再試験の多発により全体の試験時間が長くなることを防ぐことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体試験方法を示すフローチャートである。
【図２】信号の立ち上がりと各ウェイトタイムの関係を示すグラフである。
【図３】最適なウェイトタイムの決定方法を示すフローチャートである。
【図１】
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【図２】
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【図３】
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