(57)【要約】【課題】  各メモリセルトランジスタのしきい値電圧のばらつきを抑えることができ、また、トンネル絶縁膜の厚みを所望の厚みに設定することができる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  半導体基板１０と、半導体基板１０の主表面上に、第１絶縁膜１０１を介して形成された複数のフローティングゲートＦＧと、フローティングゲートＦＧ間に位置する半導体基板１０の主表面に形成された凹部１０６と、凹部１０６の内表面上に形成された第２絶縁膜１０８を介して、凹部１０６内に形成されたアシストゲートＡＧと、フローティングゲートＦＧ上に第３絶縁膜１０２を介して、形成されたコントロールゲートＣＧとを備える。【選択図】        図２
2007059532.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に、第１絶縁膜を介して形成された複数のフローティングゲートと、
前記フローティングゲート間に位置する前記半導体基板の主表面に形成された凹部と、
前記凹部の内表面上に形成された第２絶縁膜を介して、前記凹部内に形成されたアシストゲートと、
前記フローティングゲート上に第３絶縁膜を介して、形成されたコントロールゲートと、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記アシストゲートの上面は、前記フローティングゲートの下面より下方に位置する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記アシストゲートと、前記フローティングゲートとの前記半導体基板の主表面に対して垂直な方向の距離は、
前記アシストゲートと、前記フローティングゲートとの前記半導体基板の主表面と平行な方向の距離よりも長い、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートの一方側に位置する前記半導体基板の主表面に形成された凹部と、
前記凹部内に第２絶縁膜を介して形成された第１アシストゲートと、
前記フローティングゲートの他方側に位置する前記半導体基板の主表面上に第３絶縁膜を介して形成された第２アシストゲートと、
前記フローティングゲート上に第４絶縁膜を介して形成されたコントロールゲートと、
を備えた不揮発性半導体記憶装置。
【請求項５】
複数の前記フローティングゲートを有し、該フローティングゲート間に前記第１アシストゲートが位置する前記フローティングゲート間の間隔は、前記フローティングゲート間に前記第２アシストゲートが位置する前記フローティングゲート間の間隔より、狭く形成された、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記フローティングゲートは、サイドウォール状に形成された、請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板の主表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜を介して、前記半導体基板の主表面上に第１導電膜を堆積する工程と、
前記第１導電膜にパターニングを施して、一方向に向けて延在する複数の導電膜パターンを形成する工程と、
前記導電膜パターン間に位置する前記半導体基板の主表面に凹部を形成する工程と、
前記凹部内に第２絶縁膜を介して、前記第２導電膜を堆積してアシストゲートを形成する工程と、
前記導電膜パターンをパターニングして、フローティングゲートを形成する工程と、
前記フローティングゲート上に第３絶縁膜を介して、コントロールゲートを形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項８】
前記導電膜パターンは、前記第１導電膜パターンと、第３導電膜との積層構造を含み、
前記凹部形成後に、前記第１導電膜パターン上に前記第３絶縁膜を堆積する工程と、
前記導電膜パターンと前記第３導電膜とをパターニングして、前記フローティングゲートを形成する工程とを含む、請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記半導体基板の主表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜を介して、前記半導体基板の主表面上に第１、第２および第３導電膜パターンを形成する工程と、
前記第１導電間パターンと第２導電間パターン間に位置する前記半導体基板の主表面上に凹部を形成する工程と、
前記凹部内に第２絶縁膜を介して、第１アシストゲートを形成する工程と、
前記第２導電間パターンと前記第３導電膜パターン間に位置する前記半導体基板の主表面上に第３絶縁膜を介して、第２アシストゲートを形成する工程と、
前記フローティングゲート上に第４絶縁膜を介して、コントロールゲートを形成する工程とを備えた不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第１、第２および第３導電膜パターンの形成工程は、前記第１導電膜パターンと前記第２導電膜パターン間の間隔が、前記第２導電膜パターンと前記第３導電膜パターン間に間隔よりも小さくなるように前記第１、第２および第３導電膜パターンを形成する工程を含む、請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
半導体基板の主表面上に第１絶縁膜を介して複数の第１アシストゲートを形成する工程と、
前記アシストゲートを覆うように第２絶縁膜を形成し、該第２絶縁膜にエッチングを施して、前記第１アシストゲートの側面上にサイドウォール状の第２絶縁膜を形成する工程と、
前記サイドウォール状の第２絶縁膜間に位置する前記半導体基板の主表面に凹部を形成する工程と、
前記サイドウォール状の第２絶縁膜にウエットエッチングを施して、該第２絶縁膜の膜厚を薄くすると共に、該第２絶縁膜に覆われていた前記半導体基板の主表面の一部を露出する工程と、
前記第２絶縁膜と前記第１アシストゲートとを覆うように、第３絶縁膜を介して第１導電膜を形成する工程と、
前記導電膜をエッチングすることにより、前記第２絶縁膜の側面上に導電膜パターンを形成すると共に、前記凹部内に第２アシストゲートを形成する工程と、
前記導電膜パターンにエッチングすることでフローティングゲートを形成する工程と、
前記フローティングゲート上に第４絶縁膜を介して、コントロールゲートを形成する工程とを備える不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記導電膜パターンの先端部を丸める工程をさらに備える、請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から不揮発性半導体記憶装置の小型化および微細化を図る方法が各種提案されている。たとえば、特開２００５−０８５９０３号公報には、半導体基板の主表面上に形成されたアシストゲートに電圧を印加することにより半導体基板の主表面に形成される反転層をビット線として用いることにより、微細化が図られたＡＧ−ＡＮＤ（Assist Gate-AND）型フラッシュメモリが記載されている。このＡＧ−ＡＮＤ型フラッシュメモリは、半導体基板の主表面上に形成されたアシストゲートと、アシストゲート間に位置する半導体基板の主表面上に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えている。
【０００３】
このようなＡＧ−ＡＮＤ型フラッシュメモリを製造するには、まず、半導体基板の主表面上に第１絶縁膜を形成し、この第１絶縁膜上にアシストゲートを形成する。そして、このアシストゲートを覆うように第２絶縁膜を形成し、この第２絶縁膜にドライエッチング施して、アシストゲートのサイドウォールを形成すると共に、このサイドウォール間に位置する半導体基板の主表面を露出する。しかる後に、露出した半導体基板の主表面上にトンネルゲート絶縁膜を形成し、このトンネルゲート絶縁膜上にフローティングゲートを形成する。
【特許文献１】特開２００５−０８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、微細化および小型化に伴い、アシストゲートの幅が短くなり、形成される反転層の幅も短くなる。このように反転層の幅が短くなることにより、ソースとして機能する反転層の電気的抵抗が高くなる。ソースとして機能する反転層の抵抗が高くなると、電源供給部からの距離によってソースとして機能する反転層内の電位が大きく変動する。
【０００５】
ここで、読出しの際において、読出し電流が生じるか否かは、ソースの電位に大きな影響を受けることが知られている。このため、選択されたメモリセルトランジスタの位置により、ソースとして機能する反転層内の電位が変動して、各メモリセルトランジスタのしきい値電圧にばらつきが生じるという問題があった。
【０００６】
さらに、上記従来のＡＧ−ＡＮＤ型フラッシュメモリの製造工程によれば、フローティングゲート下に位置する半導体基板の主表面は、ドライエッチングが施されており、湾曲面状とされ易いものとなっている。
【０００７】
このような湾曲面状とされた半導体基板の主表面上にトンネル絶縁膜を成長させると、成長過程において、トンネル絶縁膜内に応力が生じ、トンネル絶縁膜が所望の厚さに成長し難いという問題が生じる。
【０００８】
さらに、各フローティングゲート下に位置する半導体基板の主表面の形状にばらつきが生じて、各メモリセルトランジスタのしきい値電圧がばらつき易いという問題があった。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、各メモリセルトランジスタのしきい値電圧の変動が低減され、また、トンネル絶縁膜が所望の厚さとされた不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置は、１つ局面では、半導体基板と、半導体基板の主表面上に、第１絶縁膜を介して形成された複数のフローティングゲートと、フローティングゲート間に位置する半導体基板の主表面に形成された凹部と、凹部の内表面上に形成された第２絶縁膜を介して、凹部内に形成されたアシストゲートと、フローティングゲート上に第３絶縁膜を介して、形成されたコントロールゲートとを備える。本発明に係る不揮発性半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、フローティングゲートの一方側に位置する半導体基板の主表面に形成された凹部と、凹部内に第２絶縁膜を介して形成された第１アシストゲートと、フローティングゲートの他方側に位置する半導体基板の主表面上に第３絶縁膜を介して形成された第２アシストゲートと、フローティングゲート上に第４絶縁膜を介して形成されたコントロールゲートとを備える。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は、１つの局面では、半導体基板の主表面上に第１絶縁膜を形成する工程と、第１絶縁膜を介して、半導体基板の主表面上に第１導電膜を堆積する工程と、第１導電膜にパターニングを施して、一方向に向けて延在する複数の導電膜パターンを形成する工程と、導電膜パターン間に位置する半導体基板の主表面に凹部を形成する工程と、凹部内に第２絶縁膜を介して、第２導電膜を堆積してアシストゲートを形成する工程と、導電膜パターンをパターニングして、フローティングゲートを形成する工程と、フローティングゲート上に第３絶縁膜を介して、コントロールゲートを形成する工程とを備える。
【００１２】
本発明に係る不揮発性半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に第１絶縁膜を介して複数の第１アシストゲートを形成する工程と、アシストゲートを覆うように第２絶縁膜を形成し、該第２絶縁膜にエッチングを施して、第１アシストゲートの側面上にサイドウォール状の第２絶縁膜を形成する工程と、サイドウォール状の第２絶縁膜間に位置する半導体基板の主表面に凹部を形成する工程と、サイドウォール状の第２絶縁膜にウエットエッチングを施して、該第２絶縁膜の膜厚を薄くすると共に、該第２絶縁膜に覆われていた半導体基板の主表面の一部を露出する工程と、第２絶縁膜と第１アシストゲートとを覆うように、第３絶縁膜を介して第１導電膜を形成する工程と、導電膜をエッチングすることにより、第２絶縁膜の側面上に導電膜パターンを形成すると共に、凹部内に第２アシストゲートを形成する工程と、導電膜パターンにエッチングすることでフローティングゲートを形成する工程と、フローティングゲート上に第４絶縁膜を介して、コントロールゲートを形成する工程とを備える。
【発明の効果】
【００１３】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、各メモリセルトランジスタのしきい値電圧のばらつきを抑えることができ、また、トンネル絶縁膜の厚みを所望の厚みに設定することができる。
【発明を実施するための最良の形態】
【００１４】
図１から図５８を用いて、本発明の実施の形態について説明する。
（実施の形態１）
図１から図１５を用いて、本実施の形態１に係る不揮発性半導体記憶装置およびその製造方法について説明する。図１は、本実施の形態１に係る不揮発性半導体記憶装置１００の平面図である。この図１に示すように、不揮発性半導体記憶装置１００は、半導体基板１０の主表面上に間隔を隔てて形成された複数のアシストゲートＡＧと、このアシストゲートＡＧと交差するように形成された複数のコントロールゲートＣＧと、アシストゲートＡＧ間に位置すると共に、コントロールゲートＣＧ下に位置する半導体基板１０の主表面上に形成されたフローティングゲートＦＧとを備えている。
【００１５】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、不揮発性半導体記憶装置１００は、半導体基板１０の表面上に形成された絶縁膜１０１と、この絶縁膜１０１を介して、半導体基板１０の主表面上に形成された複数のフローティングゲートＦＧと、このフローティングゲートＦＧ間に位置する半導体基板１０の主表面に形成された複数の凹部１０６と、この凹部１０６内に形成されたアシストゲートＡＧと、絶縁膜１０２を介してフローティングゲートＦＧの上面上に形成されたコントロールゲートＣＧとを備えている。
【００１６】
半導体基板１０は、たとえばｐ型のシリコン（Ｓｉ）単結晶からなり、半導体基板１０の主表面上には、凹部１０６と、この凹部１０６間に位置する凸部１０７とが形成されている。そして、凸部１０７の上面上には、絶縁膜１０１を介して、フローティングゲートＦＧが形成されている。
【００１７】
凹部１０６は、半導体基板１０の主表面からたとえば、８０ｎｍ程度へこむように形成されている。凹部１０６の内表面上には、たとえば、酸化シリコンからなる絶縁膜１０８が、たとえば、５ｎｍ程度の厚さとなるように形成されている。アシストゲートＡＧは、たとえば、ポリシリコンからなり、絶縁膜１０８を介して、凹部１０６内に形成されている。アシストゲートＡＧは、凹部１０６の底部からたとえば、５０ｎｍ程度堆積されている。そして、アシストゲートＡＧの上面から半導体基板１０の主表面までの距離は、コントロールゲートＣＧとアシストゲートＡＧとの間の耐圧性を確保するために、たとえば、３０ｎｍ程度とされている。このアシストゲートＡＧの上面には、たとえば、酸化シリコンからなる絶縁膜１０９が形成されている。
【００１８】
フローティングゲートＦＧは、メモリセルＭＣのデータ用の電荷蓄積層であり、たとえば、低抵抗な多結晶シリコンから形成されている。フローティングゲートＦＧの半導体基板１０の主表面に対して垂直な方向の高さが、たとえば、１４０ｎｍ程度とされている。
【００１９】
フローティングゲートＦＧと、アシストゲートＡＧとの、半導体基板１０の主表面と平行な方向の距離は、絶縁膜１０３または絶縁膜１０８の膜厚程度とされており、たとえば、５ｎｍ程度とされている。
【００２０】
そして、フローティングゲートＦＧと、アシストゲートＡＧとの、半導体基板１０の主表面に対して垂直な方向の距離は、３０ｎｍ程度とされており、フローティングゲートＦＧと、アシストゲートＡＧと絶縁性が確保されている。
【００２１】
このように、本実施の形態１に係る不揮発性半導体記憶装置１００によれば、フローティングゲートＦＧとアシストゲートＡＧとを半導体基板１０の主表面と交差する方向に離間させることにより、フローティングゲートＦＧとアシストゲートＡＧとの間の絶縁性を確保する。そして、半導体基板１０の主表面と平行な方向の距離を、半導体基板１０の主表面と交差する方向の距離より小さくすることにより、不揮発性半導体記憶装置１００の縮小化を図ることとしている。
【００２２】
そして、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁性は、アシストゲートＡＧとフローティングゲートＦＧとの半導体基板１０の主表面と交差する方向、特に垂直な方向の距離に起因しており、また、不揮発性半導体記憶装置１００の微細化は、アシストゲートＡＧとフローティングゲートＦＧとの半導体基板１０の主表面と平行な方向の距離に起因するため、アシストゲートＡＧとフローティングゲートＦＧとの絶縁性を向上させたとしても、不揮発性半導体記憶装置１００の微細化を阻害することにならないものとなっている。
【００２３】
フローティングゲートＦＧ間には、たとえば、酸化シリコンからなる絶縁膜１１０が充填されている。絶縁膜１１０は、絶縁膜１０９を介して、アシストゲートＡＧ上に形成されており、半導体基板１０の主表面に対して垂直な方向の高さは、たとえば、３０ｎｍ以上程度とされている。この絶縁膜１１０により、アシストゲートＡＧとコントロールゲートＣＧとの間の絶縁耐圧を確保されている。
【００２４】
そして、絶縁膜１１０と、フローティングゲートＦＧとの間には、酸化シリコンからなる絶縁膜１０３が形されている。また、この絶縁膜１１０の上面上および、絶縁膜１１０より上方に位置するフローティングゲートＦＧの表面上には、所謂ＯＮＯ膜からなる絶縁膜１０２が形成されている。
【００２５】
コントロールゲートＣＧは、フローティングゲートＦＧのうち、絶縁膜１１０より上方に位置する部分を、絶縁膜１０２を介して、覆うように形成されている。このため、コントロールゲートＣＧとフローティングゲートＦＧとが対向する面積が確保され、コントロールゲートＣＧとフローティングゲートＦＧとの間のカップリング比を確保することができる。このため、書込み速度を向上させることができる。このコントロールゲートＣＧは、たとえば、低抵抗な多結晶シリコンからなる導電膜１１２ａと、導電膜１１２ａの上面上に形成され、高融点金属シリサイド等からなる導電膜１１２ｂとを備えている。
【００２６】
図３は、図１のＩＩＩ−ＩＩＩ線における断面図であり、コントロールゲート間における断面図である。この図３に示されるように、コントロールゲートＣＧ間に位置する半導体基板１０の主表面には、凹部１０６と、この凹部１０６内に形成されたアシストゲートＡＧと、凸部１０７とが形成されている。
【００２７】
上記のように構成された不揮発性半導体記憶装置１００の製造工程について、図４から図１２を用いて、説明する。図４は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。
【００２８】
この図４において、半導体基板１０のメモリ領域にたとえば、リン（Ｐ）を選択的に導入することで、ｎ型の埋込領域を形成した後、通常のイオン注入法等により半導体基板１０のメモリ領域および周辺回路領域に、たとえば、ホウ素（Ｂ）を選択的に導入することで、ｐ型のウエル領域を形成し、また、半導体基板１０の周辺回路領域にたとえば、リンを選択的に導入することでｎ型のウエル領域を形成する。
【００２９】
そして、半導体基板１０の主表面上に熱酸化処理または、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁膜１０１を形成する。この絶縁膜１０１の上面上に、不純物が導入されたポリシリコンまたはアモルファスシリコン等からなる導電膜１２０を堆積する。そして、この導電膜１２０の上面上に、ハードマスクであるシリコン窒化膜からなる絶縁膜１２１を堆積し、この絶縁膜１２１の上面上にＴＥＯＳ（Tetraethoxysilane）酸化膜からなる絶縁膜１２２を堆積する。その後、フォトレジスト法および異方性ドライエッチングにより、導電膜１２０、絶縁膜１２１および絶縁膜１２２にパターニングを施す。これにより、絶縁膜１１０を介して、導電膜１２０と絶縁膜１２１、１２２とからなる複数の導電膜パターン１２３が、半導体基板１０の主表面上に形成される。
【００３０】
図５は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図である。この図５に示されるように、導電膜パターン１２３間に位置する半導体基板１０の主表面上に形成された絶縁膜１１０を異方性ドライエッチングにより除去して、半導体基板１０の主表面を露出させる。
【００３１】
そして、露出した半導体基板１０の主表面に異方性ドライエッチングを施して、凹部１０６を形成する。この凹部１０６は、半導体基板１０の主表面から８０ｎｍ程度リセスするように形成する。なお、凹部１０６を形成する際に施された異方性ドライエッチングにより、凹部１０６の内表面上には、エッチングダメージが与えられている。
【００３２】
そこで、凹部１０６の内表面に与えられたエッチングダメージを除去するために、ウエットエッチングまたは、ドライエッチング等を後処理として施してもよい。このように、凹部１０６の表面に後処理を施すことにより、各凹部１０６の内表面の形状が均一化される。
【００３３】
図６は、不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図６に示されるように、ＨＦ（フッ化水素）等を用いて、ウエットエッチングを施して、自然酸化により凹部１０６の内表面上に形成される絶縁膜と、図５に示す絶縁膜１２２を除去する。その後、ランプアニールやＣＶＤ法により、凹部１０６の内表面上に絶縁膜１０８を形成する。この際、導電膜１２０および絶縁膜１２２の側面上に絶縁膜１０３が形成される。
【００３４】
図７は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図であり、図８は、第５工程を示す断面図である。この図７に示すように、凹部１０６内、導電膜１２０間および絶縁膜１２１間に、ポリシリコンからなる導電膜１２５を堆積する。
【００３５】
そして、図８に示すように、導電膜１２５に異方性ドライエッチングによるエッチバックを施し、凹部１０６内にアシストゲートＡＧを形成する。この際、アシストゲートＡＧの上面は、半導体基板１０の主表面から３０ｎｍ程度下方に位置するように形成する。
【００３６】
図９は、不揮発性半導体記憶装置１００の製造工程の第６工程を示す断面図であり、図１０は、第７工程を示す断面図である。この図９において、図７に示す導電膜１２５のエッチングにより、導電膜１２０の側面、絶縁膜１１０およびアシストゲートＡＧにはエッチングダメージが与えられている。このエッチングダメージ等を除去するために、酸化プロセスにより、導電膜１２０の側面、絶縁膜１１０およびアシストゲートＡＧを再度酸化する。この際、アシストゲートＡＧの上面上にも、酸化シリコンからなる絶縁膜１０９が形成される。そして、酸化シリコン等からなる絶縁膜１１０を、たとえば、高密度プラズマＣＶＤにより、絶縁膜１０９を介して、アシストゲートＡＧの上面上に堆積すると共に、フローティングゲートＦＧ間および絶縁膜１２１間に充填する。そして、図１０に示すように、シリコン窒化膜である絶縁膜１２１をストッパーとして、絶縁膜１１０にＣＭＰ（Chemical Mechanical Polishing）を施して、エッチバックを行なう。これにより、絶縁膜１２１と絶縁膜１１０との上面が平坦化される。
【００３７】
図１１は、不揮発性半導体記憶装置１００の製造工程の第８工程を示す断面図であり、図１２は、第９工程を示す断面図である。この図１１に示すように、酸化膜およびポリシリコンとの選択性が高いウエットエッチングまたは、ドライエッチングにより、図１０に示す絶縁膜１２１を除去する。これにより、絶縁膜１１０および絶縁膜１１０の側面上に形成された絶縁膜１０３が導電膜１２０より上方に突出する。そして、図１２に示すように、絶縁膜１１０およびこの絶縁膜１１０の側面上に形成された絶縁膜１０３に、ポリシリコンとの選択比の高いウエットエッチングまたはドライエッチングを施して、絶縁膜１１０および絶縁膜１０３の上面を導電膜１２０の上面より下方に位置させる。これにより、導電膜１２０の上端部側が、絶縁膜１１０および絶縁膜１０３の上面より上方に露出する。
【００３８】
そして、図１２および図２に示すように、導電膜１２０の上面上および絶縁膜１１０の上面上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる絶縁膜１０２を形成する。その後、この絶縁膜１０２の上面上に、導電膜１１２ａと導電膜１１２ｂを順次堆積する。そして、この導電膜１１２ａおよび導電膜１１２ｂにフォトレジスト法および異方性ドライエッチングを施して、コントロールゲートＣＧを形成する。そして、このコントロールゲートＣＧをマスクとして、コントロールゲートＣＧ間に位置する絶縁膜１０２、導電膜１２０に異方性ドライエッチングを施して、フローティングゲートＦＧを形成する。
【００３９】
このような不揮発性半導体記憶装置１００の製造方法によれば、フローティングゲートＦＧとなる導電膜パターン１２３を形成した後に、導電膜パターン１２３間に位置する半導体基板の主表面にアシストゲートＡＧを形成する。このため、フローティングゲートＦＧ下に位置する半導体基板１０の主表面は、不揮発性半導体記憶装置１００の製造工程が開始されてから終了するまでの間、絶縁膜１０１および導電膜１２０により覆われており、エッチングダメージを受けないものとなっている。このため、フローティングゲートＦＧ下に位置する半導体基板１０の主表面は、凹部等が形成され難く、平坦面状とされている。
【００４０】
このような平坦面状の半導体基板１０の主表面上に絶縁膜１０１を成長させる際には、絶縁膜１０１内に応力が生じ難く、絶縁膜１０１は、均一に成長し、絶縁膜１０１の膜厚は、略均一なものとなる。さらに、いずれのフローティングゲートＦＧにおいても、フローティングゲートＦＧ下に位置する半導体基板１０の主表面の形状は、平坦面とされており、各フローティングゲートＦＧごとに、フローティングゲートＦＧ下に位置する半導体基板１０の主表面の形状にばらつきが生じることを抑制されている。これにより、メモリセルＭＣごとにしきい値電圧がばらつくことを抑制することができる。
【００４１】
上記のように構成された不揮発性半導体記憶装置１００の書込み動作、読出し動作および消去動作について説明する。図１３は、不揮発性半導体記憶装置１００の書込み動作を示す断面図である。この図１３に示されるように、選択メモリセルＭＣが接続されるコントロールゲートＣＧに、たとえば、１５Ｖ程度の電圧を印加して、他の非選択のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。また、選択メモリセルＭＣのソース形成用のアシストゲートＡＧ１には、たとえば、１Ｖ程度の電圧を印加して、ドレイン形成用のアシストゲートＡＧ２には、たとえば、７Ｖ程度の電圧を印加する。なお、他の非選択のアシストゲートＡＧには、たとえば、０Ｖ程度の電圧を印加して、非選択のアシストゲートＡＧ下に反転層が形成されないようにすることにより、アイソレーションが行なわれる。なお、選択されたソース形成用のアシストゲートＡＧ１は、選択されたフローティングゲートＦＧに隣り合う半導体基板１０の主表面上に形成されている。そして、選択されたドレイン形成用のアシストゲートＡＧ２は、選択されたフローティングゲートＦＧに対して、ソース形成用のアシストゲートＡＧ１と反対側に位置する半導体基板１０の主表面上に形成されている。
【００４２】
このように、アシストゲートＡＧ１、ＡＧ２に電圧を印加すると、アシストゲートＡＧ１の周囲に位置する半導体基板１０内に反転層１３２ａ、１２３ｂが形成される。ここで、アシストゲートＡＧ１、ＡＧ２は、半導体基板１０内に埋め込まれているため、アシストゲートＡＧ１、ＡＧ２の底部および側面は、絶縁膜１０８を介して、半導体基板１０と対向する。このため、アシストゲートＡＧ１、ＡＧ２に電圧を印加すると、反転層１３２ａ、１２３ｂは、アシストゲートＡＧ１、ＡＧ２の底部および側面に沿って形成される。
【００４３】
ソース形成用のアシストゲートＡＧ１の周囲に形成された反転層１３２ａには、０Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲートＡＧ２の周囲に形成された反転層１３２ｂには、たとえば、４Ｖ程度の電圧が印加される。ここで、アシストゲートＡＧ１、ＡＧ２が半導体基板１０の主表面上に形成された場合においては、アシストゲートＡＧ１、ＡＧ２の底面のみが半導体基板１０と対向することとなり、形成される反転層１３２ａ、１２３ｂは、半導体基板１０のうち、アシストゲートＡＧ１、ＡＧ２下に位置する領域に形成される。
【００４４】
すなわち、本実施の形態１に係る不揮発性半導体記憶装置１００によれば、アシストゲートＡＧ１、ＡＧ２が半導体基板１０の主表面上に形成された場合よりも、形成される反転層１３２ａ、１２３ｂの断面積を広くすることができる。
【００４５】
このように、反転層１３２ａ、１２３ｂの断面積が大きいため、反転層１３２ａ、１２３ｂの抵抗が低減される。
【００４６】
反転層１３２ａ、１２３ｂの抵抗が低減されると、反転層１３２ａ、１２３ｂに電圧を印加する図示されない電源供給部からの距離による反転層１３２ａ、１２３ｂ内の電位の変動を小さく抑えることができる。
【００４７】
このように、電源供給部からの位置による反転層１３２ａ、１２３ｂ内の電位の変動が小さく抑制されているため、選択されたメモリセルＭＣの位置に係わらず、反転層１３２ａ、１２３ｂの電位を所望の電位に設定することができる。このように、反転層１３２ａ、１２３ｂの電位を所望の電圧に設定することができるので、選択されたフローティングゲートＦＧ内に所望の電荷を正確に蓄積することができ、正確な書込み動作を行なうことができる。さらに、ソース／ドレインとなる反転層１３２ａ、１２３ｂの電位を正確に設定することができるため、選択されたフローティングゲートＦＧに注入するホットエレクトロン量を正確に制御することができ、各フローティングゲートＦＧに多値のデータを正確に記憶させることができる。
【００４８】
さらに、反転層１３２ａ、１２３ｂは、アシストゲートＡＧの側面および底部に沿って形成されるため、アシストゲートＡＧの幅を狭く形成しても、反転層１３２ａ、１２３ｂの断面積を確保することができため、アシストゲートＡＧの幅を狭くすることにより、不揮発性半導体記憶装置１００の微細化および小型化を図ることができる。
【００４９】
図１４は、読出し動作を示す断面図である。この図１４に示されるように、選択されたメモリセルＭＣが接続されるコントロールゲートＣＧにたとえば、２Ｖ〜５Ｖ程度の電圧が印加され、他の非選択のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧が印加される。また、選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ１には、たとえば、５Ｖ程度の電圧を印加する。また、選択されたメモリセルＭＣのドレイン形成用のアシストゲートＡＧ２には、たとえば、５Ｖ程度の電圧が印加される。そして、非選択のアシストゲートＡＧには、たとえば、０Ｖ程度の電圧が印加される。
【００５０】
ソース形成用のアシスゲートＡＧ１の周囲に位置する半導体基板１０内に形成された反転層１３２ａには、たとえば、０Ｖ程度の電圧が印加される。
【００５１】
また、ドレイン形成用のアシストゲートＡＧ２の周囲に位置する半導体基板１０内に形成された反転層１３２ｂには、たとえば、１Ｖ程度の電圧が印加される。
【００５２】
この際、選択されたフローティングゲートＦＧ内の蓄積電荷の状態で、選択されたメモリセルＭＣのしきい電圧が変わるので、選択されたメモリセルＭＣでの、反転層１３２ａと反転層１３２ｂ間に流れる電流の状況で、選択されたメモリセルＭＣの情報を判断することができる。
【００５３】
ここで、アシストゲートＡＧは、フローティングゲートＦＧから離間しているため、フローティングゲートＦＧとアシストゲートＡＧとの間の絶縁性が確保されており、フローティングゲートＦＧ内の電子がアシストゲートＡＧ内に抜けることを抑制することができる。これにより、フローティングゲートＦＧ内に注入された電子が良好にフローティングゲートＦＧ内に保持される。
【００５４】
図１５は、不揮発性半導体記憶装置１００の消去動作を示す断面図である。この図１５に示すように、選択されたコントロールゲートＣＧに負電圧を印加すると共に、半導体基板１０には、正の電圧を印加する。このように電圧を印加することにより、フローティングゲートＦＧ内に蓄積された電荷は、フローティングゲートＦＧから半導体基板１０へのＦ−Ｎ（Fowlor Nordheim）トンネル放出される。このようにして、メモリセルＭＣのデータを一括消去する。
【００５５】
（実施の形態２）
図１６から図２４を用いて、上記実施の形態１の製造方法とは異なる不揮発性半導体記憶装置１００の他の製造方法について説明する。図１６は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。
【００５６】
この図１６に示されるように、半導体基板１０の主表面上に、絶縁膜１０１を形成し、この絶縁膜１０１の上面上に、不純物が導入されたポリシリコンまたはアモルファスシリコン等からなる導電膜１２０ａを、たとえば、３０ｎｍ〜５０ｎｍ程度堆積する。このように、導電膜１２０ａの半導体基板１０の主表面に垂直な方向の膜厚は、図２に示されるフローティングゲートＦＧの高さよりも低くされている。そして、この導電膜１２０ａの上面上に絶縁膜１２１および絶縁膜１２２を順次堆積する。
【００５７】
そして、フォトレジスト法および異方性ドライエッチングにより、導電膜１２０ａ、絶縁膜１２１、１２２にパターニングを施して、導電膜１２０ａと、絶縁膜１２１、１２２とからなる導電膜パターン１２３ａを形成する。
【００５８】
この導電膜パターン１２３ａ間の溝部１２３ｂのアスペクト比は、４．０〜５．０程度とされている。
【００５９】
図１７は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図である。この図１７に示されるように、導電膜パターン１２３ａ間に位置する半導体基板１０の主表面に凹部１０６を形成する。ここで、溝部１２３ｂのアスペクト比は、４．０〜５．０程度とされているため、凹部１０６の形成を容易に行なうことができ、凹部１０６を形成する際のエッチング速度にばらつきが生じることを抑制することができる。
【００６０】
図１８は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図１８において、図１７に示す絶縁膜１２２を除去した後、凹部１０６の内表面上に絶縁膜１０８を形成し、導電膜１２０および絶縁膜１２２の側面上に絶縁膜１０３を形成する。そして、導電膜１２５を凹部１０６内、導電膜１２０ａ間および絶縁膜１２１間に充填する。この際、溝部１２０ｃのアスペクト比が低減されているので、導電膜を充填する際に、導電膜１２５内にエアギャップが形成されることを抑制することができる。
【００６１】
図１９は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図である。この図１９において、導電膜１２５にエッチングを施してアシストゲートＡＧを形成する際に、溝部１２０ｃのアスペクト比が、４．０〜５．０程度とされているため、各溝部１２０ｃ内に充填された導電膜１２５のエッチングを容易に行なうことができる。すなわち、各溝部１２０ｃ内に充填された導電膜１２５のエッチング速度にばらつきが生じることを抑制することができ、凹部１０６内に形成される各アシストゲートＡＧの高さを略均一に形成することができる。
【００６２】
図２０は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図２０に示されるように、導電膜１２０の側面、絶縁膜１１０およびアシストゲートＡＧを再度酸化して、導電膜１２０の側面、絶縁膜１１０およびアシストゲートＡＧに与えられたエッチングダメージを除去する。そして、絶縁膜１１０をアシストゲートＡＧの上面上に堆積すると共に、導電膜１２０ａ間および絶縁膜１２１間に充填する。この際、溝部１２０ｃのアスペクト比は、４．０〜５．０程度とされており、また、溝部１２０ｃ内には、既にアシストゲートＡＧが形成されているため、絶縁膜１１０を充填する際に、絶縁膜１１０内にエアギャップが形成されることを抑制することができる。
【００６３】
図２１は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第６工程を示す断面図である。この図２１において、図２０に示す絶縁膜１１０にＣＭＰを施して、絶縁膜１１０と絶縁膜１２１の上面を平坦化し、さらに、導電膜１２０ａの上面側に形成された絶縁膜１２１および絶縁膜１０３を除去する。これにより、導電膜１２０ａの上面が露出する。そして、ウエットエッチングを施して、導電膜１２０ａの上面上に自然酸化により形成される絶縁膜を除去する。
【００６４】
図２２は、本実施の形態２に係る不揮発性半導体記憶装置１００の製造工程の第７工程を示す断面図であり、図２３は、第８工程を示す断面図であり、図２４は、第９工程を示す断面図である。この図２２に示されるように、図２１に示す導電膜１２０ａの上面上に、導電膜１２０ａと同一材料からなる導電膜を堆積する。そして、絶縁膜１１０間に充填され、絶縁膜１１０より上方にまで堆積された導電膜１２０ｂを形成する。その後、図２３に示すように、導電膜１２０ｂの半導体基板１０の主表面に対して垂直な方向の高さが、１４０ｎｍ程度となるように、導電膜１２０ｂにドライエッチングまたはＣＭＰを施す。そして、図２４に示すように、絶縁膜１１０の上面が導電膜１２０ｂの上面より下方に位置するように、絶縁膜１１０にエッチングを施す。なお、上記製造工程以外の工程は、上記実施の形態１と同様の工程を備えており、図２に示される不揮発性半導体記憶装置１００が製造される。
【００６５】
本実施の形態２に係る不揮発性半導体記憶装置１００の製造方法によれば、アシストゲートＡＧおよび絶縁膜１１０内にエアギャップが形成されることを抑制することができる。また、各凹部１０６の深さおよび各アシストゲートＡＧの高さの均一化を図ることができる。なお、本実施の形態２に係る不揮発性半導体記憶装置１００の製造方法は、上記実施の形態１に係る製造方法と同様の工程を備えるため、上記実施の形態１と同様の作用・効果を得ることができる。
【００６６】
（実施の形態３）
図２５から図４１を用いて、本実施の形態３に係る不揮発性半導体記憶装置３００およびその製造方法について説明する。図２５は、本実施の形態３に係る不揮発性半導体記憶装置３００の平面図である。
【００６７】
この図２５に示されるように、半導体基板１０の主表面上には、複数のフローティングゲートＦＧが形成されている。この図２５に示されるように、コントロールゲートＣＧが延在する方向に隣接するフローティングゲートＦＧ間の間隔が広くされたフローティングＦＧ間に形成されたアシストゲートＡＧと、フローティングゲートＦＧ間の間隔が狭くされたフローティングゲートＦＧ間に形成されたアシストゲートＡＧとが形成されている。
【００６８】
図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線における断面図である。この図２６に示されるように、不揮発性半導体記憶装置３００は、半導体基板１０の主表面上に形成された複数の凹部３０６と、この凹部３０６内に形成されたアシストゲートＡＧａと、凹部３０６間に位置する半導体基板１０の主表面上に絶縁膜３０１を介して形成されたアシストゲートＡＧｂと、このアシストゲートＡＧｂの両側面上に形成された絶縁膜３１１と、この絶縁膜３１１の側面上に形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に、絶縁膜３０２を介して形成されたコントロールゲートＣＧとを備えている。
【００６９】
半導体基板１０は、凹部３０６と、この凹部３０６間に形成された凸部３０７とを備えている。そして、凸部３０７の上面のうち、側辺部分には、絶縁膜３０１を介して、フローティングゲートＦＧが形成されており、中央部付近には、絶縁膜３０１を介してアシストゲートＡＧｂが形成されている。
【００７０】
アシストゲートＡＧｂの上面上には、絶縁膜３１２が形成されており、この絶縁膜３１２の上面と、絶縁膜３１１の上面とは、一致している。アシストゲートＡＧａの半導体基板１０の主表面と平行な方向の幅は、アシストゲートＡＧｂの半導体基板１０の主表面と平行な方向の幅よりも狭く形成されている。アシストゲートＡＧａの上面上には、絶縁膜３１０が形成されており、この絶縁膜３１０の上面は、絶縁膜３１２の上面と一致している。
【００７１】
フローティングゲートＦＧは、間隔を隔てて形成されている。そして、フローティングゲートＦＧ間の距離のうち、フローティングゲートＦＧ間にアシストゲートＡＧａが位置するフローティングゲートＦＧ間の間隔は、フローティングゲートＦＧ間にアシストゲートＡＧｂが位置するフローティングゲートＦＧ間の間隔よりも狭く形成されている。すなわち、埋め込まれたアシストゲートＡＧａにより形成される反転層の断面積の大きさが確保されるため、アシストゲートＡＧａの幅を小さくすることができ、微細化を図ることができる。フローティングゲートＦＧの上端部は、絶縁膜３１１および絶縁膜３１２より上方に突出するように形成されている。なお、フローティングゲートＦＧと絶縁膜３１１との間および、フローティングゲートＦＧと絶縁膜３１０との間には、絶縁膜３０３が形成されている。
【００７２】
コントロールゲートＣＧは、フローティングゲートＦＧのうち、絶縁膜３１１および絶縁膜３１２より上方に位置する部分を覆うように形成されている。
【００７３】
図２７は、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線における断面図であり、コントロールゲートＣＧ間における断面図である。この図２７に示されるように、凸部３０７の上面上にアシストゲートＡＧｂが形成されており、凹部３０６内には、アシストゲートＡＧａが形成されている。
【００７４】
上記のように構成された不揮発性半導体記憶装置３００は、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、半導体基板１０内に埋め込まれたアシストゲートＡＧａを備えている。このため、本実施の形態３に係る不揮発性半導体記憶装置３００も、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の作用・効果を得ることができる。
【００７５】
上記のように構成された不揮発性半導体記憶装置３００の製造方法について説明する。
図２８は、不揮発性半導体記憶装置３００の製造工程の第１工程を示す断面図である。この図２８に示されるように、酸化法のような熱酸化法またはＣＶＤ法により、半導体基板１０の主表面上に絶縁膜３０１を形成する。そして、この絶縁膜３０１の上面上に不純物が導入されたポリシリコンまたはアモルファスシリコンからなる導電膜３２０を堆積する。そして、この導電膜３２０の上面上に、窒化シリコン等からなる絶縁膜３２１と、ＴＥＯＳ酸化膜等からなる絶縁膜３２２を順次堆積する。その後、フォトレジスト法および異方性ドライエッチングにより、導電膜３２０と、絶縁膜３２１と、絶縁膜３２２にパターニングを施して、複数の導電膜パターン３１９を形成する。
【００７６】
各導電膜パターン３１９の配置は、導電膜パターン３１９同士の間隔が狭くなるように導電膜３１９パターンを近接させたところと、導電膜パターン３１９同士の間隔が広くなるように導電膜パターン３１９同士を離間させたところとがある。本実施の形態３においては、１つの導電膜パターン３１９と、一方の側面側に配置された他の導電膜パターン３１９との間隔は、１つの導電膜パターン３１９と他方の側面側に配置されたさらに他の導電膜パターン３１９との間隔より狭くまたは、広くなるよう、導電膜パターン３１９が形成されている。そして、半導体基板１０の主表面上には、近接する導電膜パターン３１９間に形成された溝部３１９ａと、離間した導電膜パターン３１９間に形成された溝部３１９ｂとが形成されている。すなわち、溝部３１９ｂの底部の半導体基板１０の主表面と平行な方向の幅は、溝部３１９ａの底部の幅より広くなっている。そして、溝部３１９ａと、溝部３１９ｂとは、半導体基板１０の主表面と平行な方向に交互に形成されている。
【００７７】
図２９は、不揮発性半導体記憶装置３００の製造工程の第２工程を示す断面図である。この図２９に示されるように、フォトレジスト法および異方性ドライエッチングにより、溝部３１９ｂ内にレジスト３２３を充填する。この際、溝部３１９ａの底部に位置する半導体基板１０の主表面は、外方に露出する。そして、露出した溝部３１９ａの底部に位置する半導体基板１０の主表面に異方性ドライエッチングを施して、溝部３１９ａの底部に凹部３０６を形成する。この凹部３０６の底部は、半導体基板１０の主表面から８０ｎｍ程度離間している。なお、半導体基板１０の主表面上に凹部３０６が形成されることにより、凹部３０６間に位置する半導体基板１０の主表面上に凸部３０７が形成される。
【００７８】
図３０は、不揮発性半導体記憶装置３００の製造工程の第３工程を示す断面図であり、図３１は、第４工程を示す断面図である。この図３０に示すように、図２９に示すレジスト３２３を除去する。その後、ランプアニールやＣＶＤ法により、凹部３０６の内表面上に絶縁膜３０８を形成する。この際、導電膜３２０および絶縁膜３２２の側面上に絶縁膜３０３が形成される。
【００７９】
なお、図２９に示すレジスト３２３を除去する前後に、凹部３０６の内表面に与えられたエッチングダメージを除去するために、凹部３０６の内表面にウエットエッチングや、ドライエッチングを施すのが好ましい。そして、不純物が導入された導電膜３２５を堆積する。そして、図３１に示すように、酸化シリコンと選択比の高い異方性ドライエッチングを施すことにより、導電膜３２５を凹部３０６の底部に残留させて、アシストゲートＡＧａを形成する。
【００８０】
図３２は、不揮発性半導体記憶装置３００の製造工程の第５工程を示す断面図であり、図３３は、第６工程を示す断面図である。図３２に示されるように、ＴＥＯＳ酸化膜等の酸化膜からなる絶縁膜３２６を堆積する。そして、図３３に示されるように、絶縁膜３２６に異方性ドライエッチングを施して、凸部３０７の上面の中央部に位置する半導体基板１０の主表面を露出すると共に、複数のスペーサ３１０Ａを形成する。このスペーサ３１０Ａは、凹部３０６の両隣に位置する半導体基板１０の主表面上に形成された導電膜３２０と、導電膜３２０上に形成された絶縁膜３２１とを覆うと共に、導電膜３２０間および導電膜３２０間に充填される。
【００８１】
図３４は、不揮発性半導体記憶装置３００の製造工程の第７工程を示す断面図であり、図３５は、第８工程を示す断面図である。図３４に示すように、熱処理酸化または、ＣＶＤ法により、スペーサ３１０Ａ間に位置する半導体基板１０の主表面上に絶縁膜３０１を形成する。そして、不純物が導入されたポリシリコンまたはアモルファスシリコン等からなる導電膜３２７を堆積する。そして、図３５に示すように、導電膜３２７に異方性ドライエッチングを施して、スペーサ３１０Ａ間に位置する。これにより、絶縁膜３０１を介して、スペーサ３１０Ａ間に位置する半導体基板１０の主表面上に、アシストゲートＡＧｂが形成される。
【００８２】
図３６は、不揮発性半導体記憶装置３００の製造工程の第９工程を示す断面図であり、図３７は、第１０工程を示す断面図である。この図３６に示されるように、高密度プラズマＣＶＤにより、アシストゲートＡＧｂの上面上およびスペーサ３１０Ａを覆うように、酸化シリコンからなる絶縁膜３１２を堆積する。そして、図３７に示すように、絶縁膜３２０をストッパとして、絶縁膜３１２およびスペーサ３１０ＡにＣＭＰ法等により、エッチバックを施す。これにより、アシストゲートＡＧａの上面上から、凹部３０６の両隣に位置する導電膜３２０間に亘って絶縁膜３１０が形成される。そして、導電膜３２０のアシストゲートＡＧｂ側の側面上には、絶縁膜３１１が形成される。
【００８３】
図３８は、不揮発性半導体記憶装置３００の製造工程の第１１工程を示す断面図である。この図３８に示されるように、まず、導電膜３２０の上面上に形成された絶縁膜３２１を、酸化シリコンおよびポリシリコンとの選択比の高いエッチングにより除去する。そして、ポリシリコンとの選択比の高い異方性ドライエッチングおよびＨＦ等を用いてウエットエッチングにより、絶縁膜３１０、３１１、３１２をエッチバックする。これにより、導電膜３２０の上端部側が外方に露出する。
【００８４】
そして、図２６および図３８において、導電膜３２０の上面上および絶縁膜３１０、３１１、３１２の上面上に、所謂ＯＮＯ膜からなる絶縁膜３０２を形成し、この絶縁膜３０２の上面上に導電膜３１２ａ、３１２ｂを堆積する。その後、これら導電膜３１２ａ、３１２ｂにパターニングを施して、コントロールゲートＣＧを形成する。この形成されたコントロールゲートＣＧをマスクとして、導電膜３２０にエッチングを施して、フローティングゲートＦＧを形成する。
【００８５】
このような不揮発性半導体記憶装置３００の製造方法によれば、上記実施の形態１と同様に、まず、フローティングゲートＦＧが形成される領域に、フローティングゲートＦＧとなる導電膜パターン３１９が形成される。このため、本実施の形態３に係る不揮発性半導体記憶装置３００の製造方法においても、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造方法と同様の作用・効果を得ることができる。
【００８６】
上記のように構成された不揮発性半導体記憶装置３００の書込み動作、読出し動作、および消去動作について説明する。図３９は、不揮発性半導体記憶装置３００の書込み動作を示す断面図である。この図３９に示されるように、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧにたとえば、１５Ｖ程度の電圧を印加して、他の非選択のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧を印加する。選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ１には、たとえば、１Ｖ程度の電圧を印加する。また、ドレイン形成用のアシストゲートＡＧ２には、たとえば、７Ｖ程度の電圧を印加する。さらに、選択されたドレイン形成用のアシストゲートＡＧ１と、ドレイン形成用のアシストゲートＡＧ２との間に位置する半導体基板１０の主表面上に形成されたアシストゲートＡＧ３には、１Ｖ程度の電圧を印加する。なお、非選択のアシストゲートＡＧには、たとえば、０Ｖ程度の電圧を印加して、非選択のアシストゲートＡＧの周囲に位置する半導体基板１０内に反転層が形成されないようにすることにより、アイソレーションが行なわれる。
【００８７】
そして、ソース形成用のアシストゲートＡＧ１の周囲に位置する半導体基板１０内には、ソースとして機能する反転層３３０ａが形成され、また、アシストゲートＡＧ２の周囲に位置する半導体基板１０内には、ドレインとして機能する反転層３３０ｂが形成される。この形成された反転層３３０ａには、たとえば、０Ｖ程度の電圧を印加すると共に、反転層３３０ｂには、４Ｖ程度の電圧を印加する。このように反転層３３０ａおよび反転層３３０ｂに電圧を印加することにより、反転層３３０ｂから反転層３３０ａに向けて書込み電流が流れ、選択されたフローティングゲートＦＧ内に電子が注入され、選択されたメモリセルＭＣに情報が書き込まれる。アシストゲートＡＧ３は、データの書込みに際して、ホットエレクトロンを効率的に生成し、低いチャネル電流で高速にデータを書き込むことを補助する機能を有するものである。
【００８８】
このように、本実施の形態３に係る不揮発性半導体記憶装置３００においては、半導体基板１０内に埋め込まれたアシストゲートＡＧａと、このアシストゲートＡＧａとの間に位置する半導体基板１０の主表面上に形成されたアシストゲートＡＧｂとを備えているため、いわゆるセルスルー方式により書込み動作を行なうことができる。このため、低いチャネル電流であっても、書込み速度の向上を図ることができる。
【００８９】
図４０は、読出し動作を示す断面図である。この図４０に示すように、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧにたとえば、２Ｖ〜５Ｖ程度の電圧を印加する。そして、ソース形成用のアシストゲートとして、半導体基板１０の主表面上に形成されたアシストゲートＡＧ３が選択され、このアシストゲートＡＧ３には、たとえば、５Ｖ程度の電圧が印加される。これにより、ソースとして機能する反転層３３０ｃが、アシストゲートＡＧ３下に位置する半導体基板１０の主表面上に形成され、この反転層３３０ｃには、たとえば、０Ｖ程度の電圧を印加する。
【００９０】
そして、ドレイン形成用のアシストゲートＡＧとしては、選択されたフローティングゲートＦＧに対して、ドレイン形成用のアシストゲートＡＧ３と反対側の半導体基板１０の主表面に形成されたアシストゲートＡＧ２が選択される。このドレイン形成用のアシストゲートＡＧ２には、たとえば、５Ｖ程度の電圧が印加される。これにより、アシストゲートＡＧ３の周囲に位置する半導体基板１０の主表面内には、アシストゲートＡＧ２に沿うように、反転層３３０ｂが形成され、形成された反転層３３０ｂには、たとえば、１Ｖ程度の電圧を印加する。この際、選択されたフローティングゲートＦＧ内に蓄積された電荷の状態で、選択されたメモリセルＭＣのしきい値電圧が変動するので、反転層３３０ｃと反転層３３０ｂとの間を流れる電流の状況で、選択されたメモリセルＭＣの情報を判断することができる。
【００９１】
図４１は、消去動作を示す断面図である。この図４１に示されるように、選択されたコントロールゲートＣＧに負電圧を印加すると共に、半導体基板１０には、正の電圧を印加する。このように電圧を印加することにより、フローティングゲートＦＧ内に蓄積された電荷は、半導体基板１０内に放出され、メモリセルＭＣのデータを一括消去する。
【００９２】
（実施の形態４）
図４２から図５８を用いて、本実施の形態４に係る不揮発性半導体記憶装置４００について説明する。図４２は、本実施の形態４に係る不揮発性半導体記憶装置４００の平面図である。この図４２に示されるように、不揮発性半導体記憶装置４００は、半導体基板１０の主表面上に間隔を隔てて形成された複数のアシストゲートＡＧａと、アシストゲートＡＧａ間に配置されたアシストゲートＡＧｂと、アシストゲートＡＧａとアシストゲートＡＧｂとの間に形成されたフローティングゲートＦＧと、アシストゲートＡＧａ、ＡＧｂと交差するように配置された複数のコントロールゲートＣＧとを備えている。
【００９３】
図４３は、図４２のＸＬＩＩＩ−ＸＬＩＩＩ線における断面図である。この図４２に示されるように、不揮発性半導体記憶装置４００は、半導体基板１０と、半導体基板１０の主表面上に絶縁膜４０８を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方側に位置する半導体基板１０の主表面に形成された凹部４０６と、凹部４０６内に絶縁膜４０８を介して形成されたアシストゲートＡＧａと、フローティングゲートＦＧの他方側に位置する半導体基板１０の主表面上に絶縁膜４０１を介して形成されたアシストゲートＡＧｂと、このフローティングゲートＦＧ上に絶縁膜４０２を介して形成されたコントロールゲートＣＧとを備えている。
【００９４】
アシストゲートＡＧｂの上面上には、窒化シリコンからなる絶縁膜４２１が形成されており、アシストゲートＡＧｂおよび絶縁膜４２１の側面上には、酸化シリコンからなる絶縁膜４０３が形成されている。
【００９５】
なお、絶縁膜４２１の上面と、絶縁膜４２６の上面とは、一致しており、絶縁膜４２１および絶縁膜４２６の上面は平坦面状とされている。
【００９６】
そして、絶縁膜４２６に対して、アシストゲートＡＧｂと反対側に位置する半導体基板１０の主表面上には、絶縁膜４０８を介してフローティングゲートＦＧが形成されている。
【００９７】
このフローティングゲートＦＧの上端部は、絶縁膜４２６および絶縁膜４２１の上面より上方に位置している。
【００９８】
フローティングゲートＦＧの上端部側においては、アシストゲートＡＧａ側の側面が、アシストゲートＡＧｂ側に向けて湾曲するように形成されている。すなわち、フローティングゲートＦＧは、絶縁膜４２６の側面上で、サイドウォール状に形成されている。そして、フローティングゲートＦＧの先端部は、平坦化され、丸められており、電界集中がフローティングゲートＦＧ内に発生することが抑制されている。
【００９９】
フローティングゲートＦＧに対して、絶縁膜４２６と反対側に位置する半導体基板１０の主表面には、アシストゲートＡＧａが凹部４０６内に形成されている。
【０１００】
なお、アシストゲートＡＧａが形成されたフローティングゲートＦＧ間の距離は、アシストゲートＡＧｂが形成されたフローティングゲートＦＧ間の距離よりも、狭く形成されている。そして、凹部４０６のうち、アシストゲートＡＧａより上方に位置する領域には、絶縁膜４１０が形成されている。絶縁膜４１０は、凹部４０６内および、凹部４０６と隣り合う半導体基板１０の主表面上に位置するフローティングゲートＦＧ間に充填されている。
【０１０１】
図４４は、図４２のＸＬＩＶ−ＸＬＩＶ線における断面図であり、コントロールゲートＣＧ間における断面図である。この図４４に示されるように、半導体基板１０の主表面上には、凹部４０６と、この凹部間に形成された凸部４０７とが形成されている。凸部４０７の上面上には、アシストゲートＡＧｂが形成されている。
【０１０２】
このように構成された不揮発性半導体記憶装置４００の製造工程について説明する。図４５は、不揮発性半導体記憶装置４００の製造工程の第１工程を示す断面図である。この図４５に示されるように、熱ＣＶＤ法等により、半導体基板１０の主表面上に絶縁膜４０１を形成する。そして、この絶縁膜４０１の上面上に、不純物が導入されたポリシリコンまたはアモルファスシリコンからなる導電膜を堆積する。そして、この導電膜上にＴＥＯＳ酸化膜からなる絶縁膜４２１と、窒化シリコンからなる絶縁膜４２２を堆積する。そして、これら、導電膜と、絶縁膜４２１と、絶縁膜４２２とにパターニングを施して、導電膜パターン４１９を形成する。なお、このようにパターニングを施すことにより、半導体基板１０の主表面上には、アシストゲートＡＧｂが形成される。
【０１０３】
図４６は、不揮発性半導体記憶装置４００の製造工程の第２工程を示す断面図であり、図４７は、第３工程を示す断面図である。この図４６に示されるように、ランプアニールまたは熱ＣＶＤにより、導電膜パターン４１９の側面上に絶縁膜４０３を形成する。そいて、図４７に示されるように、熱ＣＶＤまたはプラズマＣＶＤにより、絶縁膜４０３を介して、導電膜パターン４１９上に、酸化シリコン等からなる絶縁膜４２６を形成する。
【０１０４】
図４８は、不揮発性半導体記憶装置４００の製造工程の第４工程を示す断面図である。この図４８に示されるように、異方性ドライエッチングにより、この絶縁膜４２６にエッチバックを施して、絶縁膜４０３を介して、導電膜パターン４１９の側面上にサイドウォール状の絶縁膜４２６を形成する。なお、この際、サイドウォール状の絶縁膜４２６間の間隔は、たとえば、５５ｎｍ程度とされており、サイドウォール状の絶縁膜４２６の半導体基板１０の主表面に平行な方向の幅は、たとえば、７５ｎｍ程度とされている。
【０１０５】
図４９は、不揮発性半導体記憶装置４００の製造工程の第５工程を示す断面図であり、図５０は、第６工程を示す断面図である。この図４９に示されるように、酸化膜および窒化膜との選択比の高い異方性ドライエッチングを施して、サイドウォール状の絶縁膜４２６間に位置する半導体基板１０の主表面に凹部４０６を形成する。
【０１０６】
そして、図５０に示されるように、サイドウォール状の絶縁膜４２６にＨＦ等を用いたウエットエッチングを施す。これにより、絶縁膜４２６の半導体基板１０の主表面と平行な方向の幅が狭くなる。そして、サイドウォール状の絶縁膜４２６下に位置していた絶縁膜４０１も除去されて、サイドウォール状の絶縁膜４２６下に位置していた半導体基板１０の主表面の一部が露出する。なお、ウエットエッチングが施されたサイドウォール状の絶縁膜４２６の半導体基板１０の主表面と平行な方向の幅は、たとえば、３０ｎｍ程度とされている。
【０１０７】
図５１は、不揮発性半導体記憶装置４００の製造工程の第７工程を示す断面図であり、図５２は、第８工程を示す断面図である。この図５１に示されるように、上記第６工程において、たとえば、酸化窒化シリコン等からなる絶縁膜４０８を、露出した半導体基板１０の主表面上および、凹部４０６の内表面上に形成する。その後、不純物が導入されたポリシリコンまたはアモルファスシリコンからなる導電膜４２７を堆積する。そして、図５２に示すように、酸化シリコンおよび窒化シリコンとの選択比の高い異方性ドライエッチングを導電膜４２７に施して、サイドウォール状の絶縁膜４２６の側面上に、サイドウォール状の導電膜４２７が形成される。また、サイドウォール状の導電膜４２７が形成されると同時に、凹部４０６内にアシストゲートＡＧａが形成される。すなわち、フローティングゲートＦＧとなるサイドウォール状の導電膜４２７と、アシストゲートＡＧａとを同時に形成することができる。なお、サイドウォール状の導電膜４２６は、絶縁膜４０８を介して、半導体基板１０の主表面上に形成され、また、アシストゲートＡＧａは、絶縁膜４０８を介して、凹部４０６の内表面上に形成される。
【０１０８】
ここで、形成されるフローティングゲートＦＧの半導体基板１０の主表面と平行な方向の幅は、サイドウォール状の導電膜４２６の半導体基板１０の主表面と平行な幅であり、このサイドウォール状の導電膜４２７の幅は、第７工程において、堆積された導電膜４２７の厚さとなっている。すなわち、第７工程において、導電膜４２７の膜厚を調整することにより、形成されるフローティングゲートＦＧの厚さを調整することができ、形成されるフローティングゲートＦＧの幅を狭く形成することにより、不揮発性半導体記憶装置４００の微細化および小形化を図ることができる。
【０１０９】
このように、第１工程から第８工程においては、サイドウォール状の導電膜４２６下に位置する半導体基板１０の主表面は、第１工程において、絶縁膜４０１により覆われてから、第６工程で露出するまでの間、絶縁膜４０１により覆われている。さらに、第５工程においては、ウエットエッチングにより露出されているため、露出した半導体基板１０の主表面には、エッチングダメージが与えられていない状態となっている。そのため、サイドウォール状の導電膜４２６は、エッチングダメージが与えられていない半導体基板１０の主表面上に形成される。
【０１１０】
図５３は、不揮発性半導体記憶装置４００の製造工程の第９工程を示す断面図であり、図５４は、第１０工程を示す断面図である。この図５３に示されるように、熱ＣＶＤにより、サイドウォール状の導電膜４２７の表面上に絶縁膜４３０を形成する。そして、図５４に示されるように、たとえば、ＨＤＰ等からなる絶縁膜４１０を堆積する。
【０１１１】
図５５は、不揮発性半導体記憶装置４００の製造工程の第１１工程を示す断面図であり、図５６は、第１２工程を示す断面図である。この図５５に示されるように、絶縁膜４２２をストッパとして、酸化シリコンとの選択比が高いＣＭＰを絶縁膜４１０に施す。
【０１１２】
そして、図５６に示されるように、ＨＦ等を用いたウエットエッチングにより、絶縁膜４２６および絶縁膜４１０にエッチングを施す。
【０１１３】
図５７は、不揮発性半導体記憶装置４００の製造工程の第１３工程を示す断面図であり、図５８は、第１４工程を示す断面図である。この図５７に示されるように、酸化シリコンおよびポリシリコンとの選択比が高い異方性ドライエッチングを施して、図５６に示す絶縁膜４２２を除去する。
【０１１４】
そして、図５８に示すように、ポリシリコンとの選択比の高いウエットエッチングまたは異方性ドライエッチングにより、絶縁膜４２６、絶縁膜４１０および絶縁膜４２１をエッチングを施す。
【０１１５】
これより、サイドウォール状の導電膜４２７の上端部側が外方に露出する。なお、この第１４工程におけるエッチング量を調整することにより、その後形成されるコントロールゲートとフローティングゲートとのカップリング比と、コントロールゲートとアシストゲートＡＧａとの間の耐圧性を調整することができる。なお、アシストゲートＡＧａ上には、絶縁膜４１０を３０ｎｍ以上残留させることにより、アシストゲートＡＧａと、形成されるコントロールゲートとの間の耐圧性を確保する。また、このエッチングにより、サイドウォール状の導電膜４２７の上端部もエッチングされて、導電膜４２７の上端部が丸められる。
【０１１６】
そして、図５８および図４３に示されるように、絶縁膜４２１、絶縁膜４２６より上方に位置するサイドウォール状の導電膜４２７上に所謂ＯＮＯ膜からなる絶縁膜４０２を形成する。さらに、この絶縁膜４０２上に、低抵抗な多結晶シリコンからなる導電膜４３２ａと、この導電膜４３２ａの上面上に高融点金属シリサイド等からなる導電間４３２ｂとを順次堆積する。そして、これら導電膜４３２ａ、４３２ｂにパターニングを施して、コントロールゲートＣＧを形成し、このコントロールゲートＣＧをマスクとして、サイドウォール状の導電膜４２７にパターニングを施して、フローティングゲートＦＧを形成する。このように、して、図４３に示される不揮発性半導体記憶装置４００が製造される。
【０１１７】
このように構成された不揮発性半導体記憶装置４００は、書込み動作の際に、アシストゲートＡＧａがドレインまたはソース形成用のアシストゲートとして機能して、アシストゲートＡＧａの周囲に形成された反転層がソースまたはドレインとして機能する。
【０１１８】
すなわち、上記実施の形態３に係る不揮発性半導体記憶装置３００と同様にセルスルー方式により書込みを行なうことができる。さらに、読出し動作および消去動作についても、上記実施の形態３に係る不揮発性半導体記憶装置３００と同様に行なわれる。
【０１１９】
本実施の形態４に係る不揮発性半導体記憶装置４００によれば、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、エッチングダメージが与えられていない半導体基板１０の主表面上にフローティングゲートＦＧが形成されており、アシストゲートＡＧａが半導体基板１０内に埋め込まれているため、実施の形態１と同様の作用・効果を得ることができる。
【０１２０】
さらに、本実施の形態４に係る不揮発性半導体記憶装置４００は、上記実施の形態３に係る不揮発性半導体記憶装置３００と同様に、セルスルー方式により書込み動作を行なうことができるため、上記実施の形態３に係る不揮発性半導体記憶装置３００と同様の作用・効果を得ることができる。
【０１２１】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２２】
本発明は、不揮発性半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【０１２３】
【図１】実施の形態１に係る不揮発性半導体記憶装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図である。
【図４】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図５】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図６】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図７】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図９】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図１４】読出し動作を示す断面図である。
【図１５】消去動作を示す断面図である。
【図１６】実施の形態２に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１８】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図２１】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図２５】実施の形態３に係る不揮発性半導体記憶装置の平面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線における断面図である。
【図２７】図２５のＸＸＶＩＩ−ＸＸＶＩＩ線における断面図である。
【図２８】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図２９】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図３０】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図３１】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図３２】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図３３】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図３４】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図３５】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図３６】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図３７】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図３８】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図３９】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図４０】読出し動作を示す断面図である。
【図４１】消去動作を示す断面図である。
【図４２】実施の形態４に係る不揮発性半導体記憶装置の平面図である。
【図４３】図４２のＸＬＩＩＩ−ＸＬＩＩＩ線における断面図である。
【図４４】図４２のＸＬＩＶ−ＸＬＩＶ線における断面図である。
【図４５】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図４６】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図４７】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図４８】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図４９】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図５０】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図５１】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図５２】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図５３】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図５４】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図５５】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図５６】不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図５７】不揮発性半導体記憶装置の製造工程の第１３工程を示す断面図である。
【図５８】不揮発性半導体記憶装置の製造工程の第１４工程を示す断面図である。
【符号の説明】
【０１２４】
１００  不揮発性半導体記憶装置、１０６  凹部、１２３  導電膜パターン、１３２ａ  反転層、ＡＧ  アシストゲート、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート。
【図１】
2007059532.tif 000003
【図２】
2007059532.tif 000004
【図３】
2007059532.tif 000005
【図４】
2007059532.tif 000006
【図５】
2007059532.tif 000007
【図６】
2007059532.tif 000008
【図７】
2007059532.tif 000009
【図８】
2007059532.tif 000010
【図９】
2007059532.tif 000011
【図１０】
2007059532.tif 000012
【図１１】
2007059532.tif 000013
【図１２】
2007059532.tif 000014
【図１３】
2007059532.tif 000015
【図１４】
2007059532.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
2007059532.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2007059532.tif 000041
【図４０】
2007059532.tif 000042
【図４１】
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【図４２】
2007059532.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2007059532.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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