(57)【要約】【課題】除算回路を用いることなく、より自由度の高い平均化画素数の設定を可能とする。【解決手段】原稿からの反射光を電気信号に変換してアナログ画像信号を出力するＣＣＤ１４の出力をサンプルホールド回路１７でサンプル＆ホールドし、そのサンプル＆ホールド後の画像信号を増幅回路１８で増幅し、増幅後の画像信号をアナログデジタル変換回路１９でＡＤ変換し、ＡＤ変換語の画像データのオフセットレベルが任意のレベルとなるように画像信号のオフセットを黒レベル調整回路２０によって演算する読み取り信号処理装置において、前記黒レベル調整回路２０は、デジタル変換された画像データと予め設定された基準レベルとの差分を検出してオフセットレベルが一定レベルとなるようにフィードバックし、前記フィードバックに用いるオフセットレベル画像データの平均化演算を２のｎ乗以外の画素数において加算とビットシフトのみの演算で実行する。【選択図】図９
2007251229.tif 000002
【特許請求の範囲】
【請求項１】
原稿からの反射光を電気信号に変換してアナログ画像信号を出力する光電変換素子の出力をサンプル＆ホールドする手段と、
サンプル＆ホールド後の画像信号を増幅する手段と、
増幅後の画像信号をアナログデジタル変換して出力する手段と、
デジタル変換後の画像データのオフセットレベルが任意のレベルとなるように画像信号のオフセットを調整する手段と、
を備えた読み取り信号処理装置において、
前記オフセットを調整する手段は、デジタル変換された画像データと予め設定された基準レベルとの差分を検出してオフセットレベルが一定レベルとなるようにフィードバックし、前記フィードバックに用いるオフセットレベル画像データの平均化演算を２のｎ乗以外の画素数において加算とビットシフトのみの演算で実行することを特徴とする読み取り信号処理装置。
【請求項２】
前記各手段がＩＣ上に設定された信号処理回路からなることを特徴とする請求項１記載の信号処理装置。
【請求項３】
請求項１又は２に記載の読み取り信号処理装置を備えていることを特徴とする画像読み取り装置。
【請求項４】
請求項３記載の画像読み取り装置を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ画像信号のオフセット調整機能を有する信号処理装置、この信号処理装置を備えた画像読み取り装置、及びこの画像読み取り装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
従来から原稿等の画像情報を副走査方向にライン走査し、その画像情報を読取手段としての光電変換手段（ＣＣＤ）のセンサ面上に結像させ、該光電変換手段から得られる出力信号を利用して、該原稿等の画像情報を読み取るようにした画像読み取り装置が種々提案されている。
【０００３】
図８は従来から実施されているシートスルー読み取り機能を備えた画像読み取り装置の概略構成を示す図である。図８において、コンタクトガラス１上に原稿５が載置されると、ランプ７を点灯し、第１キャリッジ９及び第２キャリッジ１２をスキャナモータにより右方向に移動走査して原稿５を読み取るいわゆるフラットベッド方式の読み取り方式と、ランプ７を点灯し、第１キャリッジ９及び第２キャリッジ１２は停止した状態のまま、原稿搬送装置４によって搬送される原稿６を読み取るシートスルー方式の読み取り方式が選択可能である。
【０００４】
どちらの読み取り方式においても、原稿面照明用光源７により照明された原稿載置ガラス部１上の原稿５の原稿画像情報を、走査用の第１、第２、第３のミラー８，１０，１１を介して結像レンズ１３によりＣＣＤ（光電変換手段）１４のセンサ面上に結像させて原稿５の画像情報を読み取り、ＣＣＤ１４の出力信号をＡＤコンバータによりデジタルデータに変換することにより、原稿画像データをデジタル的に読み取っている。デジタルデータに変換された原稿画像情報は、例えば出力装置に送られてプリント出力として画像情報が出力される場合、記憶装置に送られ入力画像情報を記憶する場合等、種々のケースがあり、各々の画像読み取り装置の情報として使用されている。
【０００５】
このように原稿を走査して画像データを読み取る場合、原稿の読み取りに先立って図９に示すシートスルー読み取り部２と原稿載置ガラス部１との間にあるシェーディング補正用基準白板３の読み取りデータを走査して、シェーディング補正用データを生成しメモリに記憶しておき、そのシェーディング補正用データで原稿５又は６の画像データ読み取りながら正規化することで、該装置における光量分布ムラ、ＣＣＤの感度ムラ、そして出力変動等を補正し、原稿の画像情報を精度よく読み取っている。
【０００６】
また、シェーディング補正時に画像データレベルに付加されているオフセットを検出し画像データから減算する処理が行われる。一般的にＣＣＤの出力信号は３〜６Ｖ程度のオフセットを持っておりこのオフセット成分をキャンセルするために、ＣＣＤの出力信号を交流結合して後段のアナログ信号処理部に適したＤＣバイアスがかけられる（図１０参照）。このＤＣバイアスは、図１１に示すようにＣＣＤ出力のＯＰＢ部の画像信号領域（リセットノイズを除く）の一定期間にかけられ、このＤＣバイアス電圧が画像信号をサンプルホールドする基準電圧となる。さらに、サンプルホールド後、ＡＤ変換された画像データが一定のオフセットを持った出力データとなるようにサンプルホールド後のアナログ画像信号データに対して一定のオフセットが付加される。このオフセットの付加は、ノイズ成分を含んだ黒レベルを正確に検出して、シェーディング補正時にデジタル的に減算するために行うものである。
【０００７】
しかしながら、画像データ読み取り期間にＣＣＤのオフセットが変動した場合、ＡＤ変換後の出力画像データのオフセットレベルも変動し、異常画像となってしまう。
【０００８】
このため、デジタル変換された画像データのオフセットレベルと目標とするオフセットレベルの差分を検出し、その差分をキャンセルするように、サンプルホールド後の画像信号データに付加するアナログオフセット量を可変するフィードバックループを構成している（図９参照）。このフィードバックループにより、オフセット変動をキャンセルし画像データへの影響を低減している。
【０００９】
図９はこの処理を行う回路を示すブロック図である。同図において、ＣＣＤ１４の後段にはクランプ回路（Input Clamp)１５、加算回路１６、サンプルホールド回路（回路（CDS/SH）１７、増幅回路（PGA）１８、アナログデジタル変換回路（ADC）１９が設けられ、さらに、アナログデジタル変換回路１９の後段にフィードバック回路として黒レベル調整値演算回路２０及びデジタルアナログ変換回路（DAC）２１が設けられ、このデジタルアナログ変換回路２１の出力が加算回路１６でクランプ回路１５の出力に加算され、最後段のアナログデジタル変換回路１９から読み取りデータとして出力される。
【００１０】
なお、フィードバック回路はライン追従フィードバックあるいは画素追従フィードバックであり、黒レベル調整値演算回路２０には、別途補正係数、黒出力レベル目標値、及び黒レベル補正量演算期間が入力され、黒レベル調整値が演算される。
【００１１】
このように原稿読み取り中のオフセット変動へ対応するために黒レベルの出力データと出力目標データとの差分を検出して、ある一定の応答性を持たせて、オフセット調整手段（ＤＡＣ）へフィードバックを行い、黒レベルの出力データが一定のレベルとなるようにしている。そして、ノイズによる変動に追従しないように、応答性を適切に設定する。オフセットの変動が緩やかな場合には、適切な応答性の設定が容易であり、十分なオフセット調整を行うことが可能である。
【００１２】
この種の技術としては例えば特許文献１ないし３に記載の記述が公知である。このうち、特許文献１には、有効画素領域とＯＢ領域の黒レベル段差に起因する黒沈みを軽減するデジタルスチルカメラが開示されている。このカメラは、集光された光情報をＣＣＤで光電変換して増幅し、Ａ／Ｄ変換回路でデジタルコードに変換する。その際、ＯＢ領域の信号レベルをＯＢクランプ回路で零とし、オフセット量を加算し、また、ＯＢ領域の信号レベルを積算平均し、積算平均と同じ量を映像信号に対して加減算している。
【００１３】
また、特許文献２には、撮像信号を安定した基準レベルにクランプでき、良好な画像を得ることができる撮像装置が開示されている。ＣＣＤは、被写体からの撮像光を受光する有効撮像領域と、その周囲にある遮光されたオプティカル領域（ＯＢ領域）とを有し、垂直ＯＢ積算回路で、複数のブロックに分割された垂直ＯＢ領域の各ブロックの信号レベルを積算し、垂直ＯＢ積算回路の積算結果から、太陽が有効撮像領域の右端に位置すると判断すると、クランプ位置を左側垂直ＯＢ領域と決定し、その決定に基づいて、左側垂直ＯＢ領域に対応したクランプパルスをクランプパルス生成回路で生成し、そのクランプパルスに基づいて、撮像信号をクランプしている。
【００１４】
さらに、特許文献３には、撮像素子のオプティカル・ブラック（ＯＢ）信号の一部が正確な黒レベル信号とならなくても、有効画素部の黒レベルを正確に再生できる撮像装置が開示されている。この撮像装置は、撮影条件及び被写体に応じて黒レベルを算出する際に参照するオプティカル・ブラック領域を切り替え、ＯＢ領域に生じた異常信号を検知し、異常信号が発生しているＯＢ領域をデジタル・クランプのデジタル・クランプ・データとして使用しないようにしたものである。
【特許文献１】特開２００４−０８０１６８号公報
【特許文献２】特開２００４−２２２１８５号公報
【特許文献３】特開２００５−１７６１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述のように画像読み取り装置で原稿画像の読み取りを行うにあたって、シェーディング補正時の黒レベル減算に用いる黒レベルデータの生成を原稿読み取り動作開始前に実行している。原稿読み取り中のオフセット変動への対応は黒レベルの出力データと出力目標データとの差分を検出して、予め設定した一定の応答性を持たせてオフセット調整手段（ＤＡＣ）へフィードバックを行い黒レベルの出力データが一定のレベルとなるようにしている。このときの黒レベルの検出精度を上げるためには、より多くの黒レベル画像データを取得して平均化することが必要不可欠である。
【００１６】
しかしながら、ＣＣＤの有効画素の中で有効な黒レベル画像データを取得できる期間は限られている。より多くの画像データを取得して平均化するためには任意の画素数のデータの平均化処理を可能とする必要があり、平均化処理を可能とするには、加算回路と共に除算回路が必要である。また、除算回路を用いないで平均値を演算するには、データ数が２のｎ乗（ｎ：整数）である必要があり、自由度の高い設定を行うことは困難であった。
【００１７】
そこで、本発明が解決すべき課題は、このような不具合を解消し、除算回路を用いることなく、より自由度の高い平均化画素数の設定を可能とすることにある。
【課題を解決するための手段】
【００１８】
前記課題を解決するため、第１の手段は、原稿からの反射光を電気信号に変換してアナログ画像信号を出力する光電変換素子の出力をサンプル＆ホールドする手段と、サンプル＆ホールド後の画像信号を増幅する手段と、増幅後の画像信号をアナログデジタル変換して出力する手段と、デジタル変換後の画像データのオフセットレベルが任意のレベルとなるように画像信号のオフセットを調整する手段とを備えた読み取り信号処理装置において、前記オフセットを調整する手段は、デジタル変換された画像データと予め設定された基準レベルとの差分を検出してオフセットレベルが一定レベルとなるようにフィードバックし、前記フィードバックに用いるオフセットレベル画像データの平均化演算を２のｎ乗以外の画素数において加算とビットシフトのみの演算で実行することを特徴とする。
【００１９】
第２の手段は、第１の手段において、前記各手段がＩＣ上に設定された信号処理回路からなることを特徴とする。
【００２０】
第３の手段は、第１又は第２の手段に係る読み取り信号処理装置を画像読み取り装置が備えていることを特徴とする。
【００２１】
第４の手段は、第３の手段に係る画像読み取り装置を画像形成装置が備えていることを特徴とする。
【００２２】
なお、後述の実施形態では、光電変換素子はＣＣＤ１４に、サンプル＆ホールドする回路はサンプルホールド回路１７に、増幅する手段は増幅回路１８に、アナログデジタル変換して出力する手段はアナログデジタル変換回路１９に、オフセットを調整する手段は黒レベル調整値演算回路２０及びデジタルアナログ変換回路２１に、それぞれ対応する。
【発明の効果】
【００２３】
本発明によれば、デジタル変換された画像データと予め設定された基準レベルとの差分を検出してオフセットレベルが一定レベルとなるようにフィードバックし、フィードバックに用いるオフセットレベル画像データの平均化演算を２のｎ乗以外の画素数において加算とビットシフトのみの演算で実行するので、除算回路を用いることなく、より自由度の高い平均化画素数の設定が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照し、本発明の実施形態について説明する。なお、図８及び図９に示した従来例に係る画像読み取り装置自体は、本実施形態と同等なので、同等な各部には同一の参照符号を付し、重複する説明は省略する。
【００２５】
図１は、本発明の実施形態に係るオフセット検出装置の主要部である黒レベル調整値演算部２０の構成を示す機能ブロック図である。応答性の選択に関する部分以外の基本的な構成は、図９に示した従来の装置と同様である。図１において、画素平均部１は、規定区間の黒レベル値について１ラインで平均して黒レベル平均値を求める。減算部２は、黒レベル目標値から黒レベル平均値を減算する。補正量演算部３は、差分に基づいてオフセット補正量を求める。オフセット設定レジスタ４は、求めたオフセット調整値を保持するレジスタである。
【００２６】
図２及び図３を参照しながら、オフセットデータの取得方法を説明する。画像読み取り装置に対して、スキャン動作を実行する指示がなされると、ランプ７が点灯され、原稿の読み取り動作が開始される。図４に示すように原稿の読み取り動作に先立って、シェーディング補正時に画像データから減算する黒レベルのオフセットデータの取得が行われる。このオフセットデータとしては、図２に示すように、ＣＣＤ１４のＯＰＢ部（光学的遮光領域）のデータ（ＢＬＫＳＡＭＰＬＥ期間）が一般的に使用される。黒レベルのオフセットデータの取得が終了した後、Ｂｏｏｋスキャン動作の場合、第１キャリッジが基準白板２及び原稿５を移動走査しながら、画像データの読み取りが行われる。
【００２７】
基準白板を走査しているときに、図３に示すようにシェーディング補正に用いる白レベルデータが生成される。この白レベルデータと黒オフセットデータを用いて、原稿読み取り領域のシェーディング補正が実行される。シェーディング補正では、次のような演算が行われる。
【００２８】
Dsh（n）＝（ Dorg（n） − B ）／（ Dw（n） − B ）× 255
Dsh（n）  ：n画素目シェーディング補正後データ
Dorg（n） ：n画素目原稿データ
Dw（n）   ：n画素目基準白板読み取りデータ
B         ：黒レベル（OPB部）読み取りデータ
前記黒レベルオフセットデータの取得はスキャン動作開始前に実行され、原稿読み取り中にオフセットレベルが変動してしまうと画像に不具合が生じてしまう。このため、原稿読み取り中のオフセット変動への対応は、ＣＣＤ１４の１ラインのスキャン毎に黒レベル（ＯＰＢ部又は空転送部）の出力データと出力目標データとの差分を検出して、ある一定の応答性を持たせてオフセット調整手段（ＤＡＣ２１）へ１ライン毎にフィードバックを行い黒レベルの出力データが一定のレベルとなるようにしている（図９）。このようなオフセット追従方式は、ノイズによる不用意な追従を行わないようにするため、適切な（安定性を重視した）応答性の設定が不可欠である。
【００２９】
本実施形態では、図１に示すようにＯＢＣＬＰ期間の画像データのライン平均値（ＤｂＡＶＥ（ｍ））を画素平均部１で算出して目標レベル（ＢＬＡＣＫＴＡＲＧＥＴ）との差分を減算部２で検出し、補正量演算部３でその差分に一定の係数（１／Ａ）を乗算してフィードバックする調整量を演算している。その計算式を下記に示す。  
DAC（m＋1） ＝ DAC（m） ＋ （BLACKTARGET − DbAVE（m））×1／A
DAC（m＋1） ：DACへの次ラインフィードバック量
DAC（m）：現ラインでのDACへのフィードバック量
BLACKTARGET ：黒レベル目標レベル
DbAVE（m）：現ライン黒レベル読み取りレベル
1／A：補正係数
m：ライン
本実施形態では、このときの現ラインでの黒レベル読み取りレベルＤｂＡＶＥ（ｎ）の検出精度を上げるために、除算回路を用いることなくできるだけ自由度の高い平均化画素数の設定ができるようにしている。例えば平均化画素数の設定を２のｎ乗（ｎ：整数）とした場合、除算回路を用いることなく加算回路とビットシフトのみで平均値演算が可能であるが、平均化画素数を多くしたい場合には設定の自由度がかなり制限されてしまう。
【００３０】
＜平均化画素数が２のｎ乗の場合＞
平均化画素数 演算内容
4 pixels   AVE4  ＝Σ（0−3）／4 （2ビットシフト）
8 pixels   AVE8  ＝Σ（0−7）／8 （3ビットシフト）
16 pixels  AVE16 ＝Σ（0−15）／16 （4ビットシフト）
32 pixels  AVE32 ＝Σ（0−31）／32 （5ビットシフト）
64 pixels  AVE64 ＝Σ（0−63）／64 （6ビットシフト）
128 pixels  AVE128＝Σ（0−127）／128 （7ビットシフト）
256 pixels  AVE256＝Σ（0−255）／256 （8ビットシフト）
512 pixels  AVE512＝Σ（0−511）／512 （9ビットシフト）
そこで、本実施形態では、このような制約を低減し、除算回路を用いることなく、より自由度の高い平均化画素数設定を実現するために、以下のような演算アルゴリズムを実装している。
【００３１】
下記に３２画素単位で黒レベル検出を行う場合の演算アルゴリズムの一例を示す。このような演算アルゴリズムを実装することにより、図６に示すように加算回路のみで平均化処理を実行し、回路規模の低減を実現している。また、回路規模の低減によるコストダウンにも寄与している。本実施形態では３２画素単位の設定を可能としているが、１６画素単位など２のｎ乗単位で同様のアルゴリズムを組むことが可能である。
【００３２】
＜平均化画素数を３２画素単位で可変する場合＞
平均化画素数 演算内容
4 pixels   AVE4  ＝Σ（0−3）／4（2ビットシフト）
8 pixels   AVE8  ＝Σ（0−7）／8（3ビットシフト）
16 pixels   AVE16 ＝Σ（0−15）／16（4ビットシフト）
32 pixels   AVE32 ＝Σ（0−31）／32（5ビットシフト）
64 pixels   AVE64 ＝Σ（0−63）／64（6ビットシフト）
96 pixels   AVE96 ＝｛AVE64＋Σ（64−95）／32｝／2
128 pixels   AVE128＝Σ（0−127）／128（7ビットシフト）
160 pixels   AVE160＝｛AVE128＋Σ（128−159）／32｝／2
192 pixels   AVE192＝｛AVE128＋Σ（128−191）／64｝／2
224 pixels   AVE224＝｛AVE192＋Σ（192−223）／32｝／2
256 pixels   AVE256＝Σ（0−255）／256（8ビットシフト）
288 pixels   AVE288＝｛AVE256＋Σ（256−287）／32｝／2
320 pixels   AVE320＝｛AVE256＋Σ（256−319）／64｝／2
352 pixels   AVE352＝｛AVE320＋Σ（319−351）／32｝／2
384 pixels   AVE384＝｛AVE256＋Σ（256−383）／128｝／2
416 pixels   AVE416＝｛AVE384＋Σ（384−415）／32｝／2
448 pixels   AVE448＝｛AVE384＋Σ（384−447）／64｝／2
480 pixels   AVE480＝｛AVE448＋Σ（448−479）／32｝／2
512 pixels   AVE512＝Σ（0−511）／512（9ビットシフト）
．
．
．
ただし、Σ（ｎ−ｍ）：画素番号ｎ〜ｍのデータの総和。Ｄｎ＋Ｄ（ｎ＋１）＋・・・Ｄｍ
上記平均化画素数と演算内容とからフィードバックに用いるオフセットレベル画像データの平均化演算が２のｎ乗以外の画素数において加算とビットシフトのみの演算で実行されていることが分かる。
【００３３】
図５ないし図７は上記アルゴリズムを実現する回路の一例であり、図５はビットシフトを行うフリップフロップを使用した回路構成の一例を示す。図６は３２画素単位で平均化処理を実行する加算回路の回路構成を示し、図７は平均化処理を３２画素単位で行った後、任意の画素数の平均化データを選択するためのセレクタの回路構成を示している。
【００３４】
このように構成することにより、ＯＢＣＬＰ信号及び平均化画素数を指定するＡＶＥＰＩＸＥＬ設定に応じた平均化処理を３２画素単位で行い、任意の画素数の平均化データを選択することが可能となる。なお、図５ないし図７の回路構成は、前記アルゴリズムを実現するための回路の一例であり、他の回路構成でも実現することが可能である。
【００３５】
また、前記実施形態では、ＣＣＤ出力データの処理系統が１系統として記述を行っているが、例えばＣＣＤ出力が複数系統（ｅｘ．２〜４）で信号処理も複数系統の場合にはその系統毎に黒レベルの検出と補正を行うようにすればよい。
【００３６】
さらに、前記図１、図５、図６、図７を含む図９の回路をアナログ信号処理ＩＣに集約すし、１つのＡＳＩＣとして機能させることもできる。このようにＡＳＩＣとして機能させると、システムの簡素化を図ることができる。また、画像読み取り装置にこのようなＡＳＩＣを搭載し、あるいは画像形成装置に前記ＡＳＩＣを搭載した画像読み取り装置を設けることもできる。
【００３７】
以上のように本実施形態によれば、
１）黒レベル平均化回路の規模を低減しつつ、平均化に必要なオフセット演算画素数の設定自由度を向上させることができる。  
２）アナログ信号処理ＩＣに前記機能を有する回路を設定することによりでシステムの簡素化を図ることができる。  
３）アナログ信号処理ＩＣを画像読み取り装置に用いることで、画像読み取りの品質を向上させることができる。  
４）アナログ信号処理ＩＣを搭載した画像読み取り装置を画像形成装置に設けることにより高品質な画像形成が可能となる。  
等の効果を奏する。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る黒レベル調整値演算部の構成を示す機能ブロック図である。
【図２】本実施形態におけるオフセットデータの取得タイミングを示すタイミングチャートである。
【図３】本実施形態におけるシェーディング補正に用いる白レベルデータの生成タイミングを示すタイミングチャートである。
【図４】本実施形態における基準白板と原稿画像データの読み取りタイミングを示すタイミングチャートである。
【図５】本実施形態におけるビットシフトのための回路構成を示すブロック図である。
【図６】本実施形態における加算回路の回路構成を示すブロック図である。
【図７】本実施形態における平均化処理を３２画素単位で行った後、任意の画素数の平均化データを選択するためのセレクタの回路構成を示す図である。
【図８】従来から実施されているシートスルー読み取り機能を備えた画像読み取り装置の概略構成を示す図である。
【図９】本実施形態及び従来のオフセット調整手段の回路構成を示すブロック図である。
【図１０】従来のクランプ回路の動作説明図である。
【図１１】従来のクランプ動作のタイミングチャートである。
【符号の説明】
【００３９】
１  画素平均部
２  減算部
３  補正量演算部
４  オフセット設定レジスタ
１４  ＣＣＤ
１５  クランプ回路
１６  加算回路
１７  サンプルホールド回路
１８  増幅回路
１９  アナログデジタル変換回路
２０  黒レベル調整値演算回路
２１  デジタルアナログ変換回路
【図１】
2007251229.tif 000003
【図２】
2007251229.tif 000004
【図３】
2007251229.tif 000005
【図４】
2007251229.tif 000006
【図５】
2007251229.tif 000007
【図６】
2007251229.tif 000008
【図７】
2007251229.tif 000009
【図８】
2007251229.tif 000010
【図９】
2007251229.tif 000011
【図１０】
2007251229.tif 000012
【図１１】
2007251229.tif 000013