(57)【要約】【課題】光通信システムにおけるコーディング回路において、高いビットレートの信号のプリコーディングを安定に行うことである。【解決手段】コーディング回路３が、コーディング用のデータが並列且つ交互に２分割されたデータをそれぞれ有する第１の信号Ｓ５と第２の信号Ｓ６のうち、Ｓ６の周期を半ビット分遅らせた第３の信号Ｓ１３を出力するＤラッチ回路８と、Ｓ５及び第１のクロック信号Ｓ８を論理積演算して第４の信号Ｓ１５を出力するＡＮＤ回路１０と、Ｓ１３及びＳ８の反転信号を論理積演算して第５の信号Ｓ１６を出力するＡＮＤ回路１１と、Ｓ１５を入力し第６の信号Ｓ１７を出力、Ｓ１６を入力し第７の信号Ｓ１８を出力するＴフリップフロップ１２，１３と、Ｓ１７及びＳ１８を排他的論理和演算して第８の信号として出力するＸＯＲ回路２２と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
コーディング用のデータが並列且つ交互に２分割されたデータをそれぞれ有する第１及び第２の信号のうち、当該第２の信号の周期を半ビット分遅らせて信号を第３の信号として出力するデータ遅延手段と、
前記第１の信号及び前記第１の信号のビットレートと同じ周波数を持つ第１のクロック信号を論理積演算して第４の信号として出力する第１の演算手段と、
前記第３の信号及び前記第１のクロック信号の反転信号を論理積演算して第５の信号として出力する第２の演算手段と、
前記第４の信号のデータにおける立ち上がりのエッジを検出するごとに、出力するデータの論理値を反転して第６の信号として出力する第１の保持信号反転手段と、
前記第５の信号のデータにおける立ち上がりのエッジを検出するごとに、出力するデータの論理値を反転して第７の信号として出力する第２の保持信号反転手段と、
前記第６の信号及び前記第７の信号を排他的論理和演算して第８の信号として出力する排他的論理和演算手段と、
を備えることを特徴とするコーディング回路。
【請求項２】
前記第１のクロック信号の入力に同期して前記第１及び第２の信号を同期させる第１同期手段を備えることを特徴とする請求項１に記載のコーディング回路。
【請求項３】
所定量の遅延を前記第１のクロック信号に与え、前記第１のクロック信号と同じ周波数を持つ第２のクロック信号として出力する第１の遅延手段を備え、
前記第１の演算手段は前記第１の信号及び前記第２のクロック信号を論理積演算し、
前記第２の演算手段は前記第３の信号及び前記第２のクロック信号の反転信号を論理積演算することを特徴とする請求項１又は２に記載のコーディング回路。
【請求項４】
前記第２のクロック信号に対して２倍の周波数を有する第３のクロック信号を出力する周波数逓倍手段と、
前記第８の信号を前記第３のクロック信号に同期させて当該第８の信号のパルス幅を調整するパルス幅調整手段と、
を備えることを特徴とする請求項３に記載のコーディング回路。
【請求項５】
前記第８の信号に同期させる量の遅延を前記第３のクロック信号に与える第２の遅延手段を有することを特徴とする請求項４に記載のコーディング回路。
【請求項６】
請求項１から５のいずれか一項に記載のコーディング回路と、
前記第１の信号のデータが並列且つ交互に２分割されたデータをそれぞれ有する第９及び第１０の信号を切り替えて当該第９及び第１０の信号のデータを有し且つ当該第９及び第１０の信号の２倍のビットレートを有する前記第１の信号として出力する第１の切り替え手段と、
前記第２の信号のデータが並列且つ交互に２分割されたデータをそれぞれ有する第１１及び第１２の信号を切り替えて当該第１１及び第１２の信号のデータを有し且つ当該第１１及び第１２の信号の２倍のビットレートを有する前記第２の信号として出力する第２の切り替え手段と、
を備えることを特徴とするコーディング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差分位相シフトキーイング（ＤＰＳＫ）変調等の処理を行う際に適用して好適なコーディング回路及びコーディング装置に関する。
【背景技術】
【０００２】
近年、光通信のビットレートは高速化しており、４０Ｇｂ／ｓの信号を伝送する光通信システムの開発が進められている。光通信システムにおいて、送信機から受信機へ入力データを送信する際、さまざまな符号化技術が利用されている。符号化技術のひとつとしてＤＰＳＫ（differential phase shift keying）通信方式が知られている。
【０００３】
ＤＰＳＫ通信方式は、光に位相変調を行うことにより実現される。光の位相変調は、送信すべきデータ（０と１の列）に合わせて光の位相を変化させることにより行われる。以下、図４〜図５を参照して光の位相変調について説明する。また、図６〜８を参照して従来のコーディング回路を説明する。
【０００４】
図４に光の位相空間を示す。図４の縦軸は虚軸Ｉｍ（Imaginary part）、横軸は実軸Ｒｅ（Real part）を示す。ここで、光は正弦波を示す（１）式で表される。
光の正弦波の振幅＝Ａｓｉｎ（ωｔ+φ）・・・（１）
上記（１）式において、Ａは光の振幅の最大値、ωは角周波数、ｔは時間、φは位相を示している。上記（１）式の位相φは、図４で示す実軸上の０（ｒａｄ）かπ（ｒａｄ）の値となる。
【０００５】
ここで、送信すべきデータが０のとき位相はそのまま保持し、送信すべきデータが１のとき位相が変化する（位相が０からπまたはπから０へ変化する）変調規則とすると、ＤＰＳＫ通信方式を満たすことができる。つまり、ＤＰＳＫ通信方式は送信すべきデータを光の位相の変化で符号化するため、受信機側においては、受信された光の位相の変化からデータを判別することができる（上記変調規則を満たすとすると、受信機側では位相が変化したときはデータ１、位相が変化しない場合はデータ０と判別できる）。
【０００６】
次に、図５にＬｉＮｂＯ３変調器（ＬＮ変調器）による位相変調を行う構成を示す。ＬＮ変調器１９は光の位相変調を行うＬｉＮｂＯ３変調器である。光入力Ｓ２２はＬＮ変調器１９へ入力される光であり、光出力Ｓ２３はＬＮ変調器から出力される光である。制御信号Ｓ７はＬＮ変調器１９へ印加される信号であり、規格化された０または１の信号である。
【０００７】
図５に示すＬＮ変調器１９による動作を説明する。ＬＮ変調器１９は、ＤＰＳＫ通信システムにおける送信機に含まれる。ＤＰＳＫ通信システムは図示しない送信機、受信機、送信機と受信機の間の伝送媒体で構成される。送信機に含まれるレーザー等の光源から光キャリア信号（光入力Ｓ２２）が作成され、ＬＮ変調器１９へ入力される。このとき光入力Ｓ２２は位相が常に０（ｒａｄ）の光である。次いで、ＬＮ変調器１９に制御信号Ｓ７が印加される。そして、制御信号Ｓ７が０のとき位相が０（ｒａｄ）、制御信号Ｓ７が１のとき位相がπ（ｒａｄ）の光出力Ｓ２３が出力される。光出力Ｓ２３は、光増幅器を経て例えば光ファイバ等からなる光伝送媒体に提供される形へ変換される。伝送媒体により伝送された光は受信機側で受信される。
【０００８】
上記ＤＰＳＫ通信システムにおいて、光入力Ｓ２２は制御信号Ｓ７により光が位相変調される。したがって、ＤＰＳＫ変調規則（データ０のとき位相をそのまま保持し、データ１のとき位相をπだけ変化させる）を満たすための制御信号Ｓ７を得ることによりＤＰＳＫ通信方式を実現することができる。
【０００９】
図６に制御信号Ｓ７を得るための従来例のコーディング方式を示す。従来のコーディング回路２２はＡＮＤ回路２０、Ｔ−ＦＦ（Ｔフリップフロップ）２１で構成されている。
【００１０】
以下、コーディング後のビットレートが４０Ｇｂ／ｓとして説明する。入力信号Ｓ２４はＮＲＺ（Non Return to Zero）の元信号（４０Ｇｂ／ｓ）、入力信号Ｓ２５はクロック信号（４０ＧＨｚ）である。ＡＮＤ回路２０は論理積の演算回路、Ｔフリップフロップ２１はクロック信号が与えられるたびに出力が反転する１ビット前のフリップフロップである。コーディング回路２２はクロック信号に基づいて、入力信号と出力信号とを排他的論理和して出力する回路と等価である（例えば、特許文献１参照）。
【００１１】
次に図６に示す従来例のコーディング回路２２の動作を図６と図７で説明する。図６において、入力信号Ｓ２４，Ｓ２５がＡＮＤ回路２０へ入力される。ＡＮＤ回路２０により入力信号Ｓ２４とＳ２５の論理積が演算され、出力信号Ｓ２６が得られる。出力信号Ｓ２６はＴフリップフロップ２１へ入力され、制御信号Ｓ７が出力される。
【００１２】
図７は図６のタイミングチャート例を示している。図７に示すＳ２４，Ｓ２５，Ｓ２６，Ｓ７はそれぞれ図６に示す入力信号Ｓ２４，Ｓ２５、出力信号Ｓ２６、制御信号Ｓ７を示している。Ｓ２４のビット周期は２５ｐｓとする。図７に示すＳ２４はＮＲＺ信号であり、Ｓ２５はクロック信号である。Ｓ２６は図６におけるＡＮＤ回路２０の出力であり、ＮＲＺで１が発生する毎にアップエッジが１つ立つＲＺ（Return to Zero）信号となっている。図６に示すＴフリップフロップ２１がアップエッジでトグル動作を行うとすると、図７に示す制御信号Ｓ７を得ることができる。
【００１３】
図８は図６のコーディング回路２２が配置されるコーディング装置２００の構成を示している。図８に示すコーディング装置２００は、２：１ＭＵＸ（２：１マルチプレクサ）２３，２４，２５、コーディング回路２２で構成されている。
【００１４】
入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４は１０Ｇｂ／ｓのビットレートを有する信号である。２：１マルチプレクサ２３，２４，２５は入力信号を２倍のビットレートへ変換する。コーディング回路２２は図６に示す回路と同等である。
【００１５】
次に図８に示す構成を説明する。入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４は各ポートからこの順でシリアルの４０Ｇｂ／ｓに変換されるべき１０Ｇｂ／ｓの信号として入力される。この生起タイミングは同時である。これらの信号は、入力信号Ｓ１とＳ２、及び入力信号Ｓ３とＳ４のペアでそれぞれ２：１マルチプレクサ２３，２４へ入力され、２０Ｇｂ／ｓの出力信号Ｓ５，Ｓ６が得られる。出力信号Ｓ５，Ｓ６はさらに２：１マルチプレクサ２５へ入力され、４０Ｇｂ／ｓの出力信号Ｓ２４が得られる。出力信号Ｓ２４は図６における入力信号Ｓ２４と同等であり、図６に示すコーディング回路２２の動作により制御信号Ｓ７が得られる。
【特許文献１】特開２００２−６４５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記従来例において、ＤＰＳＫ通信方式で４０Ｇｂ／ｓの信号を伝送する場合には、入力信号Ｓ２４が４０Ｇｂ／ｓのＮＲＺ信号、入力信号Ｓ２５が４０ＧＨｚのクロック信号となり、このような高速信号を処理するＡＮＤ回路２０を構成することは困難である。また、出力信号Ｓ２６でトグル動作するＴフリップフロップ２１を構成することも回路動作速度的に実現が困難である。
【００１７】
本発明の課題は、光通信システムにおけるコーディング回路において、高いビットレートの信号のプリコーディングを安定に行うことである。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、請求項１に記載の発明のコーディング回路は、
コーディング用のデータが並列且つ交互に２分割されたデータをそれぞれ有する第１及び第２の信号のうち、当該第２の信号の周期を半ビット分遅らせて信号を第３の信号として出力するデータ遅延手段と、
前記第１の信号及び第１の信号のビットレートと同じ周波数を持つ第１のクロック信号を論理積演算して第４の信号として出力する第１の演算手段と、
前記第３の信号及び前記第１のクロック信号の反転信号を論理積演算して第５の信号として出力する第２の演算手段と、
前記第４の信号のデータにおける立ち上がりのエッジを検出するごとに、出力するデータの論理値を反転して第６の信号として出力する第１の保持信号反転手段と、
前記第５の信号のデータにおける立ち上がりのエッジを検出するごとに、出力するデータの論理値を反転して第７の信号として出力する第２の保持信号反転手段と、
前記第６の信号及び前記第７の信号を排他的論理和演算して第８の信号として出力する排他的論理和演算手段と、
を備えることを特徴とする。
【００１９】
請求項２に記載の発明は、請求項１に記載のコーディング回路において、
前記第１のクロック信号の入力に同期して前記第１及び第２の信号を同期させる同期手段を備えることを特徴とする。
【００２０】
請求項３に記載の発明は、請求項１又は２に記載のコーディング回路において、
所定量の遅延を前記第１のクロック信号に与え、前記第１のクロック信号と同じ周波数を持つ第２のクロック信号として出力する第１の遅延手段を備え、
前記第１の演算手段は前記第１の信号及び前記第２のクロック信号を論理積演算し、
前記第２の演算手段は前記第３の信号及び前記第２のクロック信号の反転信号を論理積演算することを特徴とする。
【００２１】
請求項４に記載の発明は、請求項３に記載のコーディング回路において、
前記第２のクロック信号に対して２倍の周波数を有する第３のクロック信号を出力する周波数逓倍手段と、
前記第８の信号を前記第３のクロック信号に同期させて当該第８の信号のパルス幅を調整するパルス幅調整手段と、
を備えることを特徴とする。
【００２２】
請求項５に記載の発明は、請求項４に記載のコーディング回路において、
前記第８の信号に同期させる量の遅延を前記第３のクロック信号に与える第２の遅延手段を有することを特徴とする。
【００２３】
請求項６に記載の発明のコーディング装置は、
請求項１から５のいずれか一項に記載のコーディング回路と、
前記第１の信号のデータが並列且つ交互に２分割されたデータをそれぞれ有する第９及び第１０の信号を切り替えて当該第９及び第１０の信号のデータを有し且つ当該第９及び第１０の信号の２倍のビットレートを有する前記第１の信号として出力する第１の切り替え手段と、
前記第２の信号のデータが並列且つ交互に２分割されたデータをそれぞれ有する第１１及び第１２の信号を切り替えて当該第１１及び第１２の信号のデータを有し且つ当該第１１及び第１２の信号の２倍のビットレートを有する前記第２の信号として出力する第２の切り替え手段と、
を備えることを特徴とする。
【発明の効果】
【００２４】
請求項１に記載の発明によれば、光通信システムにおけるコーディング回路において、処理可能な速度を有する第１、第２の信号にコーディングを行い、高速の第８の信号を出力することができ、高いビットレートの信号のプリコーディングを安定に行うことができる。
【００２５】
請求項２、３に記載の発明によれば、同期のとれた第１及び第２の信号で回路動作が可能となる。
【００２６】
請求項４、５に記載の発明によれば、均一なパルス幅を有し且つ第３のクロック信号と同期のとれた出力信号を得ることができる。
【００２７】
請求項６に記載の発明によれば、光通信システムにおけるコーディング装置において、低速の第９、第１０、第１１、第１２の信号にコーディングを行い、高速の第８の信号を出力することができ、高いビットレートの信号のプリコーディングを安定に行うことができる。
【発明を実施するための最良の形態】
【００２８】
以下、図１〜３を参照して本発明に係る実施の形態を説明する。図１は実施の形態のコーディング回路３が配置されるコーディング装置１００構成を示している。以後、従来例と同様にコーディング後のビットレートが４０Ｇｂ／ｓとして説明する。また、従来例と異なる部分を主として説明する。
【００２９】
図１に示すコーディング装置１００は第１の切り替え手段としての２：１マルチプレクサ１，第２の切り替え手段としての２：１マルチプレクサ２、実施の形態のコーディング回路３で構成される。図１に示す構成を説明する。第９の信号としての入力信号Ｓ１、第１０の信号としての入力信号Ｓ２、第１１の信号としての入力信号Ｓ３、第１２の信号としての入力信号Ｓ４が２：１マルチプレクサ１，２へ入力され、出力信号Ｓ５，Ｓ６を得るまでは図８と同様である。出力信号Ｓ５，Ｓ６はコーディング回路３へ入力され、コーディング回路３の出力より制御信号Ｓ７が得られる。また、コーディング回路３にはクロック信号Ｓ８が入力される。
【００３０】
図２は図１における実施の形態のコーディング回路構成を示している。コーディング回路３は、Ｄ−ｌａｔｃｈ（Ｄラッチ）回路４、Ｄラッチ回路６、Ｄラッチ回路５、Ｄラッチ回路７、データ遅延手段としてのＤラッチ回路８、第１の遅延手段としての遅延素子９、第１の演算手段としてのＡＮＤ回路１０、第２の演算手段としてのＡＮＤ回路１１、第１の保持信号反転手段としてのＴフリップフロップ１２、第２の保持信号反転手段としてのＴフリップフロップ１３、周波数逓倍手段としての周波数逓倍器１４、第２の遅延手段としての遅延素子１５、第３の演算手段としてのＸＯＲ回路１６、Ｄラッチ回路１７、Ｄラッチ回路１８で構成されている。
【００３１】
Ｄラッチ回路４，５，６，７，１７，１８は、それぞれに入力された信号の各データをクロック信号に同期させる。Ｄラッチ回路４，５，６，７，１７，１８のデータ端子Ｄには、それぞれに第１の信号としての入力信号Ｓ５、第２の信号としての入力信号Ｓ６、出力信号Ｓ９、出力信号Ｓ１０、出力信号Ｓ１９、出力信号Ｓ２２が入力される。また、Ｄラッチ回路４，５のクロック端子Ｃには第１のクロック信号としてのクロック信号Ｓ８が、Ｄラッチ回路６，７のクロック端子Ｃにはクロック信号Ｓ８の反転信号が、Ｄラッチ回路１７のクロック端子Ｃには第３のクロック信号としてのクロック信号Ｓ２１の反転信号が、Ｄラッチ回路１８のクロック端子Ｃにはクロック信号Ｓ２１が入力される。
【００３２】
Ｄラッチ回路８は、第３の信号としての出力信号Ｓ１３におけるデータの周期を出力信号Ｓ１２におけるデータの周期に対して半周期遅らせる。
【００３３】
ＸＯＲ回路１６は排他的論理和の演算回路である。遅延素子９，１５は信号を時間的に遅らせるための素子である。遅延素子９，１５は、例えば遅延線により構成される。遅延素子９の遅延量はＤラッチ回路６，８の遅延量に対応し、遅延素子１５の遅延量はＡＮＤ回路１０，１１、Ｔフリップフロップ１２，１３、ＸＯＲ回路１６の遅延量に対応する。周波数逓倍器１４はクロック信号Ｓ１４の周波数を２倍にする機能を有する。他の各部は従来例と同様の構成である。
【００３４】
図２に示す本発明に係るコーディング回路３の動作を図２と図３を用いて説明する。図２において、入力信号Ｓ５とクロック信号Ｓ８がＤラッチ回路４へ、入力信号Ｓ６とクロック信号Ｓ８がＤラッチ回路５へそれぞれ入力される。さらに、Ｄラッチ回路４から出力された出力信号Ｓ９とクロック信号Ｓ８の反転信号がＤラッチ回路６へ入力され、出力信号Ｓ１２が得られる。同様にＤラッチ回路５から出力された出力信号Ｓ１０とクロック信号Ｓ８の反転信号がＤラッチ回路７へ入力され、出力信号Ｓ１１が得られる。
【００３５】
ここで同期手段としてのＤラッチ回路４，６はＤ−ＦＦ（Ｄフリップフロップ）回路と等価である。同様にＤラッチ回路５，７もＤフリップフロップ回路と等価である。Ｄラッチ回路４，５，６，７により入力信号Ｓ５とＳ６を構成するデータが、クロック信号Ｓ８によって順次ラッチされる。つまり、Ｄラッチ回路４，５，６，７によりそれぞれ入力信号Ｓ５、Ｓ６を構成する各データがクロック信号Ｓ８に同期したものとされる。
【００３６】
Ｄラッチ回路８はＤラッチ回路７より出力される出力信号Ｓ１１とクロック信号Ｓ８が入力される。Ｄラッチ回路８により出力される出力信号Ｓ１３のデータ周期は、出力信号Ｓ１２のデータ周期より半周期分（２５ｐｓ）遅れる。
【００３７】
ここで、図３に示すコーディング回路３におけるタイミングチャートを説明する。図３に示すＳ２４は図７に示すＳ２４と同様である。Ｓ１２、Ｓ１３は図２に示す出力信号Ｓ１２、Ｓ１３を示したものである。上記の通り２０Ｇｂ／ｓの出力信号Ｓ１２とＳ１３は送信データとなる４０Ｇｂ／ｓの信号を図７の信号Ｓ２４と同じに仮定すると図３に示すＳ１２、Ｓ１３のようになる。つまり、Ｓ２４のビットデータを交互にＳ１２、Ｓ１３に配分し、Ｓ１３はＳ１２に対して半周期分（２５ｐｓ）だけ遅れたデータとなる。
【００３８】
図２に示すＡＮＤ回路１０は出力信号Ｓ１２と遅延素子９より遅延された第２のクロック信号としてのクロック信号Ｓ１４が入力され、論理積演算を行う。同様にＡＮＤ回路１１は出力信号Ｓ１３と遅延素子１５より遅延されたクロック信号Ｓ１４の反転信号が入力され、論理積演算を行う。ＡＮＤ回路１０，１１の演算により第４の信号としての出力信号Ｓ１５、第５の信号としての出力信号Ｓ１６が得られる。
【００３９】
図３のＳ１２、Ｓ１３、Ｓ１４は図２の出力信号Ｓ１２、Ｓ１３、クロック信号Ｓ１４を示す。図３に示すＳ１２とＳ１４、Ｓ１３とＳ１４の論理積の結果がＳ１５とＳ１６である。Ｓ１５とＳ１６は図３のＡＮＤ回路による演算結果である出力信号Ｓ１５とＳ１６を示したものである。
【００４０】
図２に示すＴフリップフロップ１２に上記ＡＮＤ回路１０の出力信号Ｓ１５が入力され、第６の信号としての出力信号Ｓ１７が出力される。同様にＴフリップフロップ１３に上記ＡＮＤ回路１１の出力信号Ｓ１６が入力され、第７の信号としての出力信号Ｓ１８が出力される。
【００４１】
図３のＳ１７、Ｓ１８は図２の出力信号Ｓ１７、Ｓ１８を示す。図３のＳ１７、Ｓ１８は図２に示すＴフリップフロップ１２、１３がアップエッジでトグル動作を行った結果を示したものである、ここで、Ｓ１７とＳ１８の初期状態を０と仮定した。
【００４２】
図２に示すＸＯＲ回路１６に上記Ｔフリップフロップ１２、１３の出力信号Ｓ１７、Ｓ１８が入力され、第８の信号としての出力信号Ｓ１９が出力される。
【００４３】
図３のＳ１９は図７の出力信号Ｓ１９を示す。図３のＳ１９は図２に示すＸＯＲ回路１６が出力信号Ｓ１７、Ｓ１８の排他的論理和の演算を行った結果を示したものである。
【００４４】
図２に示すＤラッチ回路１７，１８はＤラッチ回路４，５，６，７，８に対して２倍の速度で動作する。したがって、クロック信号Ｓ１４は周波数逓倍器１４によって、クロック信号Ｓ２０となる。クロック信号Ｓ２０はクロック信号Ｓ１４に対して周波数が２倍の信号である。その後、クロック信号Ｓ２０は遅延素子１５を介してクロック信号Ｓ２１となる。
【００４５】
Ｄラッチ回路１７に上記ＸＯＲ回路１６の出力信号Ｓ１９とクロック信号Ｓ２１の反転信号が入力される。同様にＤラッチ回路１８にＤラッチ回路１７の出力信号Ｓ２２とクロック信号Ｓ２１が入力される。そして、Ｄラッチ回路１８から制御信号Ｓ７が出力される。ここでＤラッチ回路１７，１８はパルス幅調整手段としてのＤフリップフロップ回路と等価である。Ｄラッチ回路１７，１８により制御信号Ｓ７のパルス幅がクロック信号Ｓ２１のパルス幅に対応させるように調整される。
【００４６】
図３のＳ７は図２に示すＤラッチ回路１８より出力された制御信号Ｓ７である。図３のＳ７はＳ１９と同じ論理となる。また、Ｓ７とＳ１９は図６で示すＳ７と同値である。したがって、本発明に係るコーディング回路３の出力信号Ｓ７は従来のコーディング回路２２の出力信号Ｓ７と同じ変換結果を得る。
【００４７】
なお、Ｔフリップフロップ１２，１３の初期状態がそれぞれ１の場合は、Ｓ１９及びＳ７は上記と同じ結果を得ることができる。また、Ｔフリップフロップ１２、Ｔフリップフロップ１３の初期状態がそれぞれ１と０、または０と１の場合は、出力の１と０が反転するが、ＤＰＳＫの変調規則は変化しない。
【００４８】
以上、本実施の形態によれば、コーディング回路３において、処理可能な２０Ｇｂ／ｓの入力信号Ｓ５，Ｓ６にコーディングを行い、４０Ｇｂ／ｓの高速信号Ｓ８を出力することができ、高いビットレートの信号のプリコーディングを安定に行うことができる。
【００４９】
また、Ｄラッチ回路４，５，６，７、遅延素子９により同期のとれた入力信号Ｓ５，Ｓ６で回路動作が可能となる。
【００５０】
また、Ｄラッチ回路１７，１８、周波数逓倍器１４、遅延素子１５により均一なパルス幅を有し且つクロック信号Ｓ２１と同期の取れた制御信号Ｓ７を得ることができる。
【００５１】
また、コーディング装置１００において、低速な１０Ｇｂ／ｓの入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４にコーディングを行い、４０Ｇｂ／ｓの高速信号Ｓ８を出力することができ、高いビットレートの信号のプリコーディングを安定に行うことができる。
【００５２】
また、上記実施の形態における遅延素子９，１５は、例えば能動素子のゲート遅延によっても実現可能である。
【００５３】
また、上記実施の形態におけるコーディング回路はＤＰＳＫ通信方式だけでなく、送信符号化技術のひとつであるDuobinary（デュオバイナリ）変換方式の一部としても使用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る実施の形態のコーディング回路３が配置されるコーディング装置１００を示した図である。
【図２】コーディング回路３を示した図である。
【図３】コーディング回路３のタイミングチャートを示した図である。
【図４】光の位相空間を示した図である。
【図５】ＬＮ変調器１９による位相変調を示した図である。
【図６】従来のコーディング回路２２を示した図である。
【図７】従来のコーディング回路２２のタイミングチャートを示した図である。
【図８】従来のコーディング回路２２が配置されるコーディング装置２００を示した図である。
【符号の説明】
【００５５】
１，２，７，８，９  ２：１マルチプレクサ
３，２２  コーディング回路
４，５，６，７，８，１７，１８  Ｄラッチ回路
９，１５  遅延素子
１０，１１，２０  ＡＮＤ回路
１２，１３，２１  Ｔフリップフロップ
１４  周波数逓倍器
１６  ＸＯＲ回路
１９  ＬＮ変調器
２２  従来のコーディング回路
１００，２００  コーディング装置
Ｓ７  制御信号（出力信号）
Ｓ２２  光入力
Ｓ２３  光出力
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ２４，Ｓ２５  入力信号
Ｓ５，Ｓ６  入力信号（出力信号）
Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１５，Ｓ１６，Ｓ１７，Ｓ１８，Ｓ１９，Ｓ２２，Ｓ２６  出力信号
Ｓ８，Ｓ１４，Ｓ２０，Ｓ２１  クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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