(57)【要約】  【課題】１つのマルチプレクサを蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用可能とし、チップ面積の縮小と動作歩留まりの向上を可能にした固体撮像装置を提供する。  【解決手段】２次元状に配列された複数の画素と、画素の蓄積電荷の読み出しを行うための信号を出力する水平および垂直走査回路と、垂直走査回路の出力信号に基づき各画素を構成する要素に制御信号を供給するマルチプレクサ回路とを備える。垂直走査回路４ａ〜４ｃ、５ａ〜５ｃの１走査段ごとに対応させて、画素の蓄積電荷読み出し用走査信号ＳＩＧと画素の蓄積電荷掃き捨て用走査信号ＥＳＩＧを時間分割してマルチプレクサ回路１０に伝達する走査信号時間分割回路１１を備え、１つのマルチプレクサ回路により、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号を時分割出力する。【選択図】図２
2007060137.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列された複数の画素と、前記画素の蓄積電荷の読み出しを行うための信号を出力する水平および垂直走査回路と、前記垂直走査回路の出力信号に基づき前記各画素を構成する要素に制御信号を供給するマルチプレクサ回路とを備えたＸＹアドレス型の固体撮像装置において、
前記垂直走査回路の１走査段ごとに対応させて、前記画素の蓄積電荷読み出し用走査信号と前記画素の蓄積電荷掃き捨て用走査信号を時間分割して、前記マルチプレクサ回路に伝達する走査信号時間分割回路を備え、
１つの前記マルチプレクサ回路により、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号を時分割出力するように構成されたことを特徴とする固体撮像装置。
【請求項２】
前記マルチプレクサ回路に供給される、前記複数の画素の配列における所定の行の画素を選択的に駆動するための行選択信号を、前記走査信号時間分割回路へ入力して、前記行選択信号に基づいて前記走査信号時間分割回路の時間分割動作を制御するように構成された請求項１に記載の固体撮像装置。
【請求項３】
前記画素の出力信号のノイズを除去するためのノイズキャンセラ回路を備え、前記ノイズキャンセラ回路のサンプルホールドパルスを前記走査信号時間分割回路へ入力して、前記サンプルホールドパルスに基づいて前記走査信号時間分割回路の時間分割動作を制御するように構成された請求項１に記載の固体撮像装置。
【請求項４】
前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および行選択トランジスタからなる４個のトランジスタを含んで構成され、
各画素の蓄積電荷読み出しを行うために、リセット信号、転送信号および行選択信号の３つの信号を前記マルチプレクサ回路から出力し、
各画素の蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記マルチプレクサ回路から出力する請求項１に記載の固体撮像装置。
【請求項５】
前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、および増幅トランジスタからなる３個のトランジスタを含んで構成され、
各画素の蓄積電荷読み出しおよび蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記マルチプレクサ回路から出力する請求項１に記載の固体撮像装置。
【請求項６】
すべての回路がＮ型ＭＯＳトランジスタとＮ型ＭＯＳ容量で構成されている請求項１から請求項５のいずれか１項に記載の固体撮像装置。
【請求項７】
請求項１から請求項６のいずれか１項に記載の固体撮像装置を備えて構成されたカメラ。
【請求項８】
請求項１から請求項６のいずれか１項に記載の固体撮像装置を備えて構成された撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２次元状に配列された複数の画素と、画素の蓄積電荷の読み出しを行うための水平および垂直走査回路とを備えたＸＹアドレス型の固体撮像装置に関する。特に、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号を、１つのマルチプレクサ回路により時分割出力させて、回路の小型化を可能にするための改良に関する。
【背景技術】
【０００２】
固体撮像装置の中で、ＭＯＳ型イメージセンサの回路については、図１１あるいは図１７に示す様な構成が知られている。
【０００３】
図１１において、画素部１に配列された各画素は、フォトダイオードＰＤ、転送トランジスタＴＲａ、リセットトランジスタＴＲｂ、増幅トランジスタＴＲｃ、および行選択トランジスタＴＲｄから構成される。各画素部１に対して、電荷読み出しマルチプレクサ回路２、電子シャッターマルチプレクサ回路３、垂直ライン走査回路４、および電子シャッター走査回路５から制御パルスが供給され、各画素１のフォトダイオードＰＤが発生する電荷の読み出しを制御する。読み出された電荷は、ノイズキャンセラ回路６により処理された後、水平ライン走査回路７の動作に基づいて出力アンプ８に供給される。タイミング発生回路９は、ソース電源電圧信号ＳＣＥＬ、ロードゲート信号ＬＧＣＥＬ、およびサンプルホールドパルスＳＨＮＣを生成し画素部１に供給するとともに、転送パルスＴＲＡＮ、リセットパルスＲＥＳＥＴ、電子シャッター時の転送パルスＥＴＲＡＮ、および電子シャッター時のリセットパルスＥＲＥＳＥＴ、および行選択信号ＶＳＥＬの生成タイミングを制御する。
【０００４】
垂直ライン走査回路４、電荷読み出しマルチプレクサ回路２などを介して、画素の蓄積電荷読み出し動作のために、リセットパルスＲＥＳＥＴがリセットトランジスタＴＲｂに、転送パルスＴＲＡＮが転送トランジスタＴＲａに、行選択信号ＶＳＥＬが行選択トランジスタＴＲｄに出力される。また、電子シャッター走査回路５、電子シャッターマルチプレクサ回路３などを介して、画素の蓄積電荷掃き捨て動作のために、電子シャッター時のリセットパルスＥＲＥＳＥＴがリセットトランジスタＴＲｂに、電子シャッター時の転送パルスＥＴＲＡＮが転送トランジスタＴＲａに出力される。
【０００５】
図１１の固体撮像装置の動作タイミングを図１２に示す。時刻Ｔ０に、ロードゲート信号ＬＧＣＥＬとして、所定の一定電圧を印加する。時刻Ｔ１に、行選択信号ＶＳＥＬとリセットパルスＲＥＳＥＴをＯＮし、フォトダイオードＰＤの電荷を掃き出す。時刻Ｔ２にリセットパルスＲＥＳＥＴをＯＦＦしたときに、画素信号の基準電位が出力され、画素信号ＶＯのリセットレベルクランプが行なわれる。時刻Ｔ３に転送パルスＴＲＡＮをＯＮしてフォトダイオードＰＤの蓄積電荷を転送し、時刻Ｔ４でＯＦＦしたときに、画素の蓄積電荷信号による電位が出力される。これらの電位の信号を、サンプルホールドパルスＳＨＮＣがＯＮの期間（時刻Ｔ１〜Ｔ５）に、図１１のノイズキャンセラ回路６に伝達する。
【０００６】
つぎに行選択信号ＶＳＥＬはＯＦＦのままで、時刻Ｔ７に、電子シャッター時のリセットパルスＥＲＥＳＥＴをＯＮし、時刻Ｔ８にＯＦＦし、時刻Ｔ９に転送パルスＥＴＲＡＮをＯＮし、時刻Ｔ１０にＯＦＦすることによって、画素の蓄積電荷信号を電源ＶＤＤ（図１１参照）に掃き捨てる。
【０００７】
このように、垂直ライン走査回路４と電荷読み出しマルチプレクサ回路２の組み合わせで、画素の蓄積電荷読み出し用の各信号を生成し、電子シャッター走査回路５と電子シャッターマルチプレクサ回路３の組み合わせで、画素の蓄積電荷掃き捨て用の各信号を生成している。
【０００８】
図１１のＭＯＳ型イメージセンサの回路動作について、詳しく説明する。図１３は、垂直ライン走査回路４あるいは電子シャッター走査回路５を構成するシフトレジスタの一例である。その動作タイミングを図１４に示す。時刻Ｔ０に第２走査パルスＶ２をＯＮし、時刻Ｔ１にＯＦＦする。これにより図１３の容量Ｃ０１は、トランジスタＴＲ０１、ＴＲ０２を介して、ＧＮＤ基準で電源ＶＤＤに充電される。時刻Ｔ２に第１走査パルスＶ１とシフトスタートパルスＳＴをＯＮする。容量Ｃ０１は昇圧されるため、シフトスタートパルスＳＴは、トランジスタＴＲ１の閾値電圧による減衰の影響を受けることなく容量Ｃ０２を充電する。時刻Ｔ３にシフトスタートパルスＳＴをＯＦＦした後、容量Ｃ０２が昇圧されるため、トランジスタＴＲ２の閾値電圧による減衰の影響を受けることなく第１走査パルスＶ１がＳＩＧ１パルスとして出力される。時刻Ｔ４に第１走査パルスＶ１がＯＦＦするまで、ＳＩＧ１パルスは出力される。なお、時刻Ｔ３に容量Ｃ０２が昇圧されるため、トランジスタＴＲ３の閾値電圧による減衰の影響を受けることなく、次段の容量Ｃ０３が電源ＶＤＤにより充電される。
【０００９】
時刻Ｔ５に第２走査パルスＶ２がＯＮすると、トランジスタＴＲ４の閾値電圧による減衰の影響を受けることなく、第２走査パルスＶ２がＳＩＧ２パルスとして出力される。ＳＩＧ２パルスは初段のトランジスタＴＲ０４に供給され、容量Ｃ０２が電荷が放電される。  以下、同様にしてシフトレジスタから、第１走査パルスＶ１および第２走査パルスＶ２に同期して、ＳＩＧパルスが順次出力されていく。
【００１０】
図１５は、図１１のＭＯＳ型イメージセンサ回路における、垂直ライン走査回路４および電子シャッター走査回路５を構成する各シフトレジスタ、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３を示す。シフトレジスタについては、垂直ライン走査回路４の各段の垂直シフトレジスタ４ａ〜４ｃ、および電子シャッター走査回路５の各段のシャッターシフトレジスタ５ａ〜５ｃが示されている。シフトレジスタの各段の出力は、トランジスタＴＲ５を介して、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３に供給される。
【００１１】
垂直シフトレジスタ４ａ〜４ｃ等により順次出力されるＳＩＧ１〜ＳＩＧ３パルス等と、電荷読み出しマルチプレクサ回路２との組み合わせにより、リセットパルスＲＥＳＥＴ、転送パルスＴＲＡＮ、および行選択信号ＶＳＥＬが生成されて画素へと伝達される。同様に、シャッターシフトレジスタ５ａ〜５ｃ等により順次出力されるＥＳＩＧ１〜ＥＳＩＧ３パルス等と電子シャッターマルチプレクサ回路３との組み合わせにより、リセットパルスＥＲＥＳＥＴと転送パルスＥＴＲＡＮが生成されて画素へと伝達される。
【００１２】
図１５の回路の動作タイミングを、図１６に示す。図１６（ａ）は、シフトレジスタの動作タイミング、（ｂ）は、マルチプレクサ回路の動作タイミングを示す。なお、（ａ）と（ｂ）には同一の時刻符号が記されているが、同一の時刻を意味するわけではない。（ｂ）に示された期間は、その最上段に示すＳＩＧ／ＥＳＩＧ波形が、（ａ）における１個のＳＩＧ／ＥＳＩＧパルスの期間に相当する。（ａ）において、ＶＳＴは、垂直シフトレジスタ４に入力される電荷読み出し用のシフトスタートパルス、ＳＨＴＳＴは、電子シャッター走査回路５に入力される電荷掃きだし用のスタートパルスである。（ｂ）において、ＶＤＲＶは、垂直ドライバパルスである。図１６（ａ）に示すシフトレジスタの動作タイミングは、図１４に示したものと同様であるので、説明は省略する。
【００１３】
マルチプレクサ回路の動作タイミングのうち、まず、垂直シフトレジスタ４ａ〜４ｃと電荷読み出しマルチプレクサ回路２の組み合わせの動作について説明する。時刻Ｔ０にＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ１０、Ｃ１１、Ｃ１２にＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ２にリセットパルスＲＥＳＥＴと行選択信号ＶＳＥＬがＯＮする。それにより、容量Ｃ１０と容量Ｃ１２は昇圧されるため、トランジスタＴＲ１０とトランジスタＴＲ１２の閾値電圧による減衰の影響を受けることなく、リセットパルスＲＥＳＥＴと行選択信号ＶＳＥＬが画素部へと伝達される。時刻Ｔ３にリセットパルスＲＥＳＥＴがＯＦＦした後、画素の信号の基準電位が出力される。時刻Ｔ４に転送パルスＴＲＡＮがＯＮすると、トランジスタＴＲ１１の閾値電圧による減衰の影響をうけることなく、転送パルスＴＲＡＮが画素部へと伝達される。時刻Ｔ５に転送パルスＴＲＡＮがＯＦＦした時点で、画素の蓄積電荷信号による電位が出力される。これら信号をサンプルホールドパルスＳＨＮＣがＯＮの期間（時刻Ｔ２からＴ６）に、図１１のノイズキャンセラ回路６に伝達する。これで一行目に配置された画素の蓄積信号の読み出し動作が完了する。他の行についても同様である。
【００１４】
次に、シャッターシフトレジスタ５ａ〜５ｃと電子シャッターマルチプレクサ回路３の組み合わせの動作について説明する。時刻Ｔ０にＥＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ１３、Ｃ１４にＥＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ８にリセットパルスＥＲＥＳＥＴがＯＮすると容量Ｃ１３は昇圧される。それにより、トランジスタＴＲ１３の閾値電圧による減衰の影響を受けることなく、リセットパルスＥＲＥＳＥＴが画素部へと伝達される。時刻Ｔ９にリセットパルスＥＲＥＳＥＴがＯＦＦした後、時刻Ｔ１０に転送パルスＥＴＲＡＮがＯＮすると、トランジスタＴＲ１４の閾値電圧による減衰の影響をうけることなく、転送パルスＥＴＲＡＮが画素部へと伝達される。これで、一行目に配置された画素の蓄積電荷信号の電源への掃き捨て動作は完了する。他の行についても同様である。
【００１５】
次に、従来のＭＯＳ型イメージセンサ回路の他の構成を、図１７を参照して説明する。この回路は、画素部１ａの各画素を構成するトランジスタが３個の場合であり、画素部１ａのドレイン線に電源ではなく、共通電源電圧パルスＶＤＤＣＥＬが供給される構成になっている。それにより、図１１における行選択信号ＶＳＥＬを用いることなく、画素の蓄積電荷読み出しが可能になっている。図１１と同一の構成要素については、同一の参照符号を付して、説明の繰り返しを省略する。
【００１６】
図１７のＭＯＳ型イメージセンサ回路の動作タイミングを図１８に示す。時刻Ｔ０に、共通電源電圧パルスＶＤＤＣＥＬ、ロードゲート信号ＬＧＣＥＬ、およびリセットパルスＲＥＳＥＴをＯＮする。リセットパルスＲＥＳＥＴをＯＦＦした時刻Ｔ１に、画素信号の基準電位が出力される。時刻Ｔ２に転送パルスＴＲＡＮをＯＮし、時刻Ｔ３にＯＦＦした時点で画素の蓄積電荷信号による電位が出力される。これらの電位の信号を、サンプルホールドパルスＳＨＮＣがＯＮの期間に、図１７のノイズキャンセラ回路６に伝達する。
【００１７】
つぎに時刻Ｔ４にロードゲート信号ＬＧＣＥＬをＯＦＦにするとともに、共通電源電圧パルスＶＤＤＣＥＬをＯＦＦにして、リセットパルスＲＥＳＥＴを時刻Ｔ５、Ｔ６にＯＮ、ＯＦＦし、行選択を非選択状態にする。この後、ロードゲート信号ＬＧＣＥＬはＯＦＦのままで、電子シャッター時のリセットパルスＥＲＥＳＥＴを時刻Ｔ７、Ｔ８にＯＮ、ＯＦＦし、時刻Ｔ９に転送パルスＥＴＲＡＮをＯＮ、ＯＦＦすることによって、画素の蓄積電荷信号を掃き捨てる。
【００１８】
このように、垂直ライン走査回路４と電荷読み出しマルチプレクサ回路２ａの組み合わせにより、画素の蓄積電荷読み出し用の各信号を生成し、電子シャッター走査回路５と電子シャッターマルチプレクサ回路３の組み合わせにより、画素の蓄積電荷掃き捨て用の各信号を生成している。
【００１９】
図１９は、図１７のＭＯＳ型イメージセンサ回路における、垂直ライン走査回路４および電子シャッター走査回路５を構成する各シフトレジスタ、電荷読み出しマルチプレクサ回路２ａ、および電子シャッターマルチプレクサ回路３を示す。図１５に示したシフトレジスタとマルチプレクサ回路と同様の要素については同一の参照符号を付して、説明の繰り返しを省略する。
【００２０】
垂直シフトレジスタ４ａ〜４ｃから順次出力されるＳＩＧ１〜３パルス等とマルチプレクサ回路２ａとの組み合わせにより、リセットパルスＲＥＳＥＴと転送パルスＴＲＡＮが画素へと伝達される。同様に、シャッターシフトレジスタ５ａ〜５ｃにより順次出力されるＥＳＩＧ１〜ＥＳＩＧ３パルス等と電子シャッターマルチプレクサ回路３との組み合わせにより、リセットパルスＥＲＥＳＥＴと転送パルスＥＴＲＡＮが画素へと伝達される。
【００２１】
図１９の回路の動作タイミングを、図２０に示す。図２０（ａ）は、シフトレジスタの動作タイミング、（ｂ）は、マルチプレクサ回路の動作タイミングを示す。図２０（ａ）のシフトレジスタの動作タイミングは、図１４に示したものと同様であり、説明の繰り返しを省略する。
【００２２】
図２０（ｂ）に示すマルチプレクサの動作タイミングのうち、まず、垂直シフトレジスタ４ａ〜４ｃと電荷読み出しマルチプレクサ回路２ａの組み合わせの動作について説明する。時刻Ｔ０にＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ２０、Ｃ２１にＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ２にリセットパルスＲＥＳＥＴと共通電源電圧パルスＶＤＤＣＥＬがＯＮすると、容量Ｃ２０は昇圧される。それにより、トランジスタＴＲ２０の閾値電圧による減衰の影響を受けることなく、リセットパルスＲＥＳＥＴが画素部へと伝達される。時刻Ｔ３にリセットパルスＲＥＳＥＴがＯＦＦした後、画素の信号の基準電位が出力される。時刻Ｔ４に転送パルスＴＲＡＮをＯＮすると、容量Ｃ２１は昇圧されるため、トランジスタＴＲ２１の閾値電圧による減衰の影響をうけることなく、転送パルスＴＲＡＮが画素部へと伝達される。時刻Ｔ５に転送パルスＴＲＡＮがＯＦＦした時点で、画素の蓄積電荷信号による電位が出力される。これらの電位の信号を、サンプルホールドパルスＳＨＮＣがＯＮの期間（時刻Ｔ２からＴ６）に、図１７のノイズキャンセラ回路６に伝達する。時刻Ｔ７に共通電源電圧パルスＶＤＤＣＥＬがＯＦＦ状態のときにリセットパルスＲＥＳＥＴをＯＮ、ＯＦＦすることで、当該行の選択動作を終了する。これで第一行に配置された画素の蓄積信号の読み出し動作は完了する。他の行についても同様である。
【００２３】
次にシャッターシフトレジスタ５ａ〜５ｃと電子シャッターマルチプレクサ回路３の組み合わせの動作について説明する。時刻Ｔ０にＥＳＩＧ１パルスと垂直ドライバパルスＶＤＲＶがＯＮし、容量Ｃ２２、Ｃ２３にＥＳＩＧ１パルスの電位が充電される。時刻Ｔ１に垂直ドライバパルスＶＤＲＶがＯＦＦした後、時刻Ｔ１０にリセットパルスＥＲＥＳＥＴがＯＮすると、容量Ｃ２２は昇圧される。それにより、トランジスタＴＲ２２の閾値電圧による減衰の影響を受けることなく、リセットパルスＥＲＥＳＥＴが画素部へと伝達される。時刻Ｔ１０にリセットパルスＥＲＥＳＥＴがＯＦＦした後、時刻Ｔ１１に転送パルスＥＴＲＡＮをＯＮすると、トランジスタＴＲ２３の閾値電圧による減衰の影響をうけることなく、転送パルスＥＴＲＡＮが画素部へと伝達される。時刻Ｔ１４に共通電源電圧パルスＶＤＤＣＥＬがＯＦＦ状態のときにリセットパルスＥＲＥＳＥＴをＯＮ、ＯＦＦすることで、当該行の選択動作を終了する。これで第一行に配置された画素の蓄積電荷信号の電源への掃き捨て動作は完了する。他の行についても同様である。
【特許文献１】特開２００３−４６８６４号公報、図５
【発明の開示】
【発明が解決しようとする課題】
【００２４】
従来の固体撮像装置は、上記のいずれの回路構成の場合においても、画素の蓄積電荷を読み出すためのマルチプレクサ回路と、蓄積電荷を掃き捨てるための電子シャッターマルチプレクサ回路の２つのマルチプレクサ回路が必要で、回路面積を多く必要とし、マルチプレクサ回路の動作不良による歩留まりの低下の原因にもなっていた。
【００２５】
本発明は、上記の問題点に鑑みてなされたものであり、１つのマルチプレクサを蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用可能とし、チップ面積の縮小と動作歩留まりの向上を可能にした固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記の目的を達成するため本発明に係る固体撮像装置は、２次元状に配列された複数の画素と、前記画素の蓄積電荷の読み出しを行うための信号を出力する水平および垂直走査回路と、前記垂直走査回路の出力信号に基づき前記各画素を構成する要素に制御信号を供給するマルチプレクサ回路とを備えたＸＹアドレス型であって、前記垂直走査回路の１走査段ごとに対応させて、前記画素の蓄積電荷読み出し用走査信号と前記画素の蓄積電荷掃き捨て用走査信号を時間分割して、前記マルチプレクサ回路に伝達する走査信号時間分割回路を備え、１つの前記マルチプレクサ回路により、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号を時分割出力するように構成される。
【発明の効果】
【００２７】
本発明によれば、走査信号時間分割回路の時間分割動作により、１つのマルチプレクサ回路を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用可能となり、チップ面積の縮小と、動作歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
本発明の固体撮像装置において、前記マルチプレクサ回路に供給される、前記複数の画素の配列における所定の行の画素を選択的に駆動するための行選択信号を、前記走査信号時間分割回路へ入力して、前記行選択信号に基づいて前記走査信号時間分割回路の時間分割動作を制御するように構成することができる。それにより、制御用パルスを新規に設けることなく、１つのマルチプレクサ回路を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用できる。
【００２９】
また、前記画素の出力信号のノイズを除去するためのノイズキャンセラ回路を備え、前記ノイズキャンセラ回路のサンプルホールドパルスを前記走査信号時間分割回路へ入力して、前記サンプルホールドパルスに基づいて前記走査信号時間分割回路の時間分割動作を制御するように構成することができる。それにより、制御用パルスを新規に設けることなく、１つのマルチプレクサ回路を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用できる。
【００３０】
また、前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および行選択トランジスタからなる４個のトランジスタを含んで構成され、各画素の蓄積電荷読み出しを行うために、リセット信号、転送信号および行選択信号の３つの信号を前記マルチプレクサ回路から出力し、各画素の蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記マルチプレクサ回路から出力する構成とすることができる。それにより、４個のトランジスタで構成された画素でも、マルチプレクサ回路を１つ設けるだけで電子シャッター動作を行うことができる。
【００３１】
あるいは、前記２次元状に配列された複数の画素は、各々の画素が、転送トランジスタ、リセットトランジスタ、および増幅トランジスタからなる３個のトランジスタを含んで構成され、各画素の蓄積電荷読み出しおよび蓄積電荷掃き捨てを行うために、リセット信号および転送信号を前記マルチプレクサ回路から出力する構成とすることができる。それにより、３個のトランジスタで構成された画素でも、マルチプレクサ回路を１つ設けるだけで電子シャッター動作を行うことができる。
【００３２】
また、すべての回路がＮ型ＭＯＳトランジスタとＮ型ＭＯＳ容量で構成されている構成とすることができる。それにより製造工程の短縮化がなされ、コストを低減することができる。
【００３３】
以上のいずれかの構成の固体撮像装置を備えたカメラ、あるいは、撮像システムを構成することができる。
【００３４】
以下、本発明の実施の形態について、図面を参照しながらより具体的に説明する。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１におけるＭＯＳ型イメージセンサ回路を示すブロック図である。この回路は、基本的な構成は図１１に示した従来例の回路と同様であり、図１１の回路との相違点は、電荷読み出しマルチプレクサ回路２と電子シャッターマルチプレクサ回路３を統合して、シャッター兼用マルチプレクサ回路１０が設けられていることである。すなわち、本実施の形態は、１つのマルチプレクサ回路を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用する構成としたことが特徴である。それにより、チップ面積を縮小し、２つのマルチプレクサ回路を搭載した場合の動作歩留まりの低下を抑止することができる。他の構成は、図１１に示した回路と同様であり、共通の要素には同一の参照番号を付して、説明の繰り返しを省略する。この回路の全体的な動作も、図１２に示したタイミングと同様であり、図示および説明の繰り返しを省略する。
【００３６】
図１のＭＯＳ型イメージセンサ回路を構成する、シャッター兼用マルチプレクサ回路１０、垂直ライン走査回路４、および電子シャッター走査回路５を含む具体的な構成を図２に示す。図２の回路は、垂直ライン走査回路４を構成する各段の垂直シフトレジスタ４ａ〜４ｃ、および電子シャッター走査回路５を構成する各段のシャッターシフトレジスタ５ａ〜５ｃ、走査信号時間分割回路１１、およびシャッター兼用マルチプレクサ回路１０から構成される。
【００３７】
シャッター兼用マルチプレクサ回路１０の構成は、図１５に示した従来例の電荷読み出しマルチプレクサ回路２と同様である。走査信号時間分割回路１１は、垂直シフトレジスタ４ａ〜４ｃとシャッター兼用マルチプレクサ回路１０の間に挿入されたスイッチＳＷ、およびシャッターシフトレジスタ５ａ〜５ｃとシャッター兼用マルチプレクサ回路１０の間に挿入されたスイッチＳＷＥからなる。
【００３８】
垂直シフトレジスタ４ａ〜４ｃおよびシャッターシフトレジスタ５ａ〜５ｃの各段毎の出力は、走査信号時間分割回路１１により、シャッター兼用マルチプレクサ回路１０の対応する各段に時分割により伝達される。従って、走査信号時間分割回路１１により、１つのシャッター兼用マルチプレクサ回路１０が、蓄積電荷読み出し用信号および蓄積電荷掃き捨て用信号の出力に兼用できるように構成されている。
【００３９】
図３を参照して、上記回路の動作を説明する。図３（ａ）は、垂直シフトレジスタ４ａ〜４ｃおよびシャッターシフトレジスタ５ａ〜５ｃの動作タイミング、図３（ｂ）は、シャッター兼用マルチプレクサ回路１０および走査信号時間分割回路１１の動作タイミングを示す。なお、（ａ）と（ｂ）には同一の時刻符号が記されているが、同一の時刻を意味するわけではない。（ｂ）に示されたＳＩＧ／ＳＩＧＳＷパルスの期間と、（ａ）における例えばＳＩＧ１／ＥＳＩＧ１パルスの期間が対応する。
【００４０】
図３（ａ）に示すシフトレジスタ動作のタイミングは、図１４を参照して説明した図１３の回路の動作と同様であり、説明の繰り返しを省略する。また、図３（ｂ）に示すシャッター兼用マルチプレクサ回路１０の動作のタイミングは、図１５および図１６を参照して説明した、電荷読み出しマルチプレクサ回路２、および電子シャッターマルチプレクサ回路３の動作と、実質的に同様である。走査信号時間分割回路１１の動作によって、以下のように動作が相違する。
【００４１】
すなわち、図１６に示した動作においては、時刻Ｔ０〜時刻Ｔ７に、電荷読み出しマルチプレクサ回路２の動作により蓄積電荷読み出し用信号が出力され、時刻Ｔ８〜時刻Ｔ１２に、電子シャッターマルチプレクサ回路３の動作により蓄積電荷掃き捨て用信号が出力されるのに対して、図３（ｂ）に示す動作では、いずれもシャッター兼用マルチプレクサ回路１０が、図１６に示した両マルチプレクサ回路２、３と同様に動作して、蓄積電荷読み出し用信号および蓄積電荷掃き捨て用信号を出力する。従って、詳細な動作の説明を繰り返すことは省略する。
【００４２】
シャッター兼用マルチプレクサ回路１０にそのような動作をさせるための、走査信号時間分割回路１１の動作について、図３（ｂ）を参照して説明する。
【００４３】
垂直シフトレジスタ４ａ〜４ｃまたはシャッターシフトレジスタ５ａ〜５ｃからの走査信号ＶＳＲに基づき、走査信号時間分割回路１１によって、ＳＩＧＳＷパルスがＯＮの期間に、画素の蓄積電荷読み出し用信号ＳＩＧをシャッター兼用マルチプレクサ回路１０に出力し、一方、ＥＳＩＧＳＷパルスがＯＮの期間に、蓄積電荷掃き捨て用信号ＥＳＩＧをシャッター兼用マルチプレクサ回路１０に出力する。
【００４４】
ＳＩＧパルスがＯＮの期間内の時刻Ｔ２〜時刻Ｔ７に、画素の蓄積電荷を読み出すためのリセット信号ＲＥＳＥＴ、転送信号ＴＲＡＮ、および行選択信号ＶＳＥＬの３つの信号をシャッター兼用マルチプレクサ回路１０から出力する。ＥＳＩＧパルスがＯＮの期間内の時刻Ｔ８〜時刻Ｔ１１に、画素の蓄積電荷を掃き捨てするためのリセット信号ＥＲＥＳＥＴ、および転送信号ＥＴＲＡＮをシャッター兼用マルチプレクサ回路１０から出力する。
【００４５】
以上のとおり、簡単な走査信号時間分割回路１１によって、１つのシャッター兼用マルチプレクサ回路１０を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用することができ、チップ面積の縮小と２つのマルチプレクサ搭載による動作歩留まりの低下を抑止することができる。
【００４６】
（実施の形態２）
本発明の実施の形態２におけるＭＯＳ型イメージセンサ回路の全体構成は、図１に示した実施の形態１の構成と同様である。本実施の形態は、走査信号時間分割回路の構成が実施の形態１とは相違する。図４に、本実施の形態における、垂直ライン走査回路４、電子シャッター走査回路５、シャッター兼用マルチプレクサ回路１０、および走査信号時間分割回路１２を含む具体的な構成を示す。
【００４７】
本実施の形態の走査信号時間分割回路１２は、実施の形態１における走査信号時間分割回路１１に対してインバータ１３を付加した構成を有し、ＳＩＧＳＷパルス、ＥＳＩＧＳＷパルスに代えて、ＶＳＥＬパルス、およびＶＳＥＬパルスをインバータ１３により反転させた信号を、スイッチＳＷ、スイッチＳＷＥに供給する。
【００４８】
垂直シフトレジスタ４ａ〜４ｃおよびシャッターシフトレジスタ５ａ〜５ｃの動作のタイミングは、図１４を参照して説明した図１３の回路の動作と同様であり、図示および説明の繰り返しを省略する。図５は、シャッター兼用マルチプレクサ回路１０および走査信号時間分割回路１２の動作タイミングを示す。シャッター兼用マルチプレクサ回路１０の動作は、図３（ｂ）に示した動作と同様であり、説明の繰り返しを省略する。
【００４９】
図５を参照して、走査信号時間分割回路１２の動作について説明する。垂直シフトレジスタ４ａ〜４ｃまたはシャッターシフトレジスタ５ａ〜５ｃからの走査信号ＶＳＲに基づき、走査信号時間分割回路１２によって、行選択信号ＶＳＥＬパルスがＯＮの期間に、画素の蓄積電荷読み出し用信号ＳＩＧをシャッター兼用マルチプレクサ回路１０に出力し、一方、ＶＳＥＬパルスの反転パルスがＯＮの期間に、蓄積電荷掃き捨て用信号ＥＳＩＧをシャッター兼用マルチプレクサ回路１０に出力する。
【００５０】
ＳＩＧパルスがＯＮの期間内の時刻Ｔ２〜時刻Ｔ７に、画素の蓄積電荷を読み出すためのリセット信号ＲＥＳＥＴ、転送信号ＴＲＡＮ、および行選択信号ＶＳＥＬの３つの信号をシャッター兼用マルチプレクサ回路１０から出力する。ＥＳＩＧパルスがＯＮの期間内の時刻Ｔ８〜時刻Ｔ１１に、画素の蓄積電荷を掃き捨てするためのリセット信号ＥＲＥＳＥＴ、および転送信号ＥＴＲＡＮをシャッター兼用マルチプレクサ回路１０から出力する。
【００５１】
以上のとおり、簡単な走査信号時間分割回路１２によって、１つのシャッター兼用マルチプレクサ回路１０を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用することができ、チップ面積の縮小と２つのマルチプレクサ搭載による動作歩留まりの低下を抑止することができる。
【００５２】
（実施の形態３）
本発明の実施の形態３におけるＭＯＳ型イメージセンサ回路の全体構成は、図１に示した実施の形態１の構成と同様である。本実施の形態は、走査信号時間分割回路の構成が実施の形態１とは相違する。図６に、本実施の形態における、垂直ライン走査回路４、電子シャッター走査回路５、シャッター兼用マルチプレクサ回路１０、および走査信号時間分割回路１４を含む具体的な構成を示す。
【００５３】
本実施の形態の走査信号時間分割回路１４は、実施の形態１における走査信号時間分割回路１１に対してインバータ１３を付加した構成を有し、ＳＩＧＳＷパルス、ＥＳＩＧＳＷパルスに代えて、ノイズキャンセラ回路６のサンプルホールドパルスＳＨＮＣ、およびサンプルホールドパルスＳＨＮＣをインバータ１３により反転させた信号を、スイッチＳＷ、スイッチＳＷＥにそれぞれ供給する。
【００５４】
垂直シフトレジスタ４ａ〜４ｃおよびシャッターシフトレジスタ５ａ〜５ｃの動作のタイミングは、図１４を参照して説明した図１３の回路の動作と同様であり、図示および説明の繰り返しを省略する。図７は、シャッター兼用マルチプレクサ回路１０および走査信号時間分割回路１４の動作タイミングを示す。シャッター兼用マルチプレクサ回路１０の動作は、図３（ｂ）に示した動作と同様であり、説明の繰り返しを省略する。
【００５５】
図７を参照して、走査信号時間分割回路１４の動作について説明する。垂直シフトレジスタ４ａ〜４ｃまたはシャッターシフトレジスタ５ａ〜５ｃからの走査信号ＶＳＲに基づき、走査信号時間分割回路１４によって、サンプルホールドパルスＳＨＮＣがＯＮの期間に、画素の蓄積電荷読み出し用信号ＳＩＧをシャッター兼用マルチプレクサ回路１０に出力し、一方、サンプルホールドパルスＳＨＮＣの反転パルスがＯＮの期間に、蓄積電荷掃き捨て用信号ＥＳＩＧをシャッター兼用マルチプレクサ回路１０に出力する。
【００５６】
ＳＩＧパルスがＯＮの期間内の時刻Ｔ２〜時刻Ｔ７に、画素の蓄積電荷を読み出すためのリセット信号ＲＥＳＥＴ、転送信号ＴＲＡＮ、および行選択信号ＶＳＥＬの３つの信号をシャッター兼用マルチプレクサ回路１０から出力する。ＥＳＩＧパルスがＯＮの期間内の時刻Ｔ８〜時刻Ｔ１１に、画素の蓄積電荷を掃き捨てするためのリセット信号ＥＲＥＳＥＴ、および転送信号ＥＴＲＡＮをシャッター兼用マルチプレクサ回路１０から出力する。
【００５７】
以上のとおり、簡単な走査信号時間分割回路１４によって、１つのシャッター兼用マルチプレクサ回路１０を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用することができ、チップ面積の縮小と２つのマルチプレクサ搭載による動作歩留まりの低下を抑止することができる。
【００５８】
（実施の形態４）
図８は、本発明の実施の形態４におけるＭＯＳ型イメージセンサ回路を示すブロック図である。この回路は、図１７に示した従来例、すなわち行選択信号ＶＳＥＬを用いない場合の構成に対して、図１に示した実施の形態１と同様の構成を適用したものである。従って、図１７の構成における電荷読み出しマルチプレクサ回路２ａと電子シャッターマルチプレクサ回路３を統合して、シャッター兼用マルチプレクサ回路１０ａが設けられ、さらに、走査信号時間分割回路１１が設けられている。他の基本的な構成は、図１７に示した回路と同様であり、図１８に示したような動作タイミングで駆動されるので、図示および説明の繰り返しを省略する。
【００５９】
図８のＭＯＳ型イメージセンサ回路を構成する、シャッター兼用マルチプレクサ回路１０ａ、垂直ライン走査回路４、および電子シャッター走査回路５を含む具体的な構成を図９に示す。図９の回路は、基本的には、図２に示した実施の形態１の構成と同様であるが、シャッター兼用マルチプレクサ回路１０ａの構成が相違する。シャッター兼用マルチプレクサ回路１０ａは、図１９に示した従来例の電荷読み出しマルチプレクサ回路２ａの構成に対応する。
【００６０】
図９の回路のシフトレジスタ動作のタイミングは、図３を参照して説明した実施の形態１の場合と同様であり、図示および説明の繰り返しを省略する。
【００６１】
図１０に、シャッター兼用マルチプレクサ回路１０ａおよび走査信号時間分割回路１１の動作タイミングを示す。シャッター兼用マルチプレクサ回路１０ａの動作のタイミングは、図２０を参照して説明した、電荷読み出しマルチプレクサ回路２ａおよび電子シャッターマルチプレクサ回路３の動作と、実質的に同様である。走査信号時間分割回路１１の動作によって、実施の形態１と同様、１つのシャッター兼用マルチプレクサ回路１０ａが、蓄積電荷読み出し用信号および蓄積電荷掃き捨て用信号を出力する。従って、詳細な動作の説明を繰り返すことは省略する。
【００６２】
シャッター兼用マルチプレクサ回路１０ａにそのような動作をさせるための、走査信号時間分割回路１１の動作は、図１０を参照して説明した実施の形態１の動作と同様である。
【００６３】
以上のとおり、簡単な走査信号時間分割回路１１によって、１つのシャッター兼用マルチプレクサ回路１０ａを、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用することができ、チップ面積の縮小と２つのマルチプレクサ搭載による動作歩留まりの低下を抑止することができる。
【産業上の利用可能性】
【００６４】
本発明によれば、１つのマルチプレクサ回路を、蓄積電荷読み出し用信号と蓄積電荷掃き捨て用信号の出力に兼用でき、チップ面積の縮小および動作歩留まりの向上が可能となるので、カメラ、撮像システム等に有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１におけるＭＯＳ型イメージセンサ回路を示すブロック図
【図２】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図３】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図４】本発明の実施の形態２におけるＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図５】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図６】本発明の実施の形態３におけるＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図７】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図８】本発明の実施の形態４におけるＭＯＳ型イメージセンサ回路を示すブロック図
【図９】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図１０】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図１１】従来例のＭＯＳ型イメージセンサ回路を示すブロック回路図
【図１２】同ＭＯＳ型イメージセンサ回路の動作タイミングを示す図
【図１３】同ＭＯＳ型イメージセンサを構成するシフトレジスタの具体的な構成を示す回路図
【図１４】同シフトレジスタの動作タイミングを示す図
【図１５】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図１６】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【図１７】他の従来例のＭＯＳ型イメージセンサ回路を示すブロック回路図
【図１８】同ＭＯＳ型イメージセンサ回路の動作タイミングを示す図
【図１９】同ＭＯＳ型イメージセンサ回路を構成するシフトレジスタとマルチプレクサ回路の具体的な構成を示す回路図
【図２０】同シフトレジスタとマルチプレクサ回路の動作タイミングを示す図
【符号の説明】
【００６６】
１、１ａ  画素部
２、２ａ  電荷読み出しマルチプレクサ回路
３  電子シャッターマルチプレクサ回路
４  垂直ライン走査回路
４ａ、４ｂ、４ｃ  垂直シフトレジスタ
５  電子シャッター走査回路
５ａ、５ｂ、５ｃ  シャッターシフトレジスタ
６  ノイズキャンセラ回路
７  水平ライン走査回路
８  出力アンプ
９  タイミング発生回路
１０、１０ａ  シャッター兼用マルチプレクサ回路
１１、１２、１４  走査信号時間分割回路
ＰＤ  フォトダイオード
ＴＲａ  転送トランジスタ
ＴＲｂ  リセットトランジスタ
ＴＲｃ  増幅トランジスタ
ＴＲｄ  行選択トランジスタ
ＴＲ  トランジスタ
Ｃ  容量
ＶＳＲ  シフトレジスタ出力信号
ＳＩＧ  画素蓄積信号読み出し用信号
ＥＳＩＧ  画素蓄積信号掃き出し用信号
ＶＳＴ  スタートパルス（画素蓄積電荷読み出し用）
ＳＨＴＳＴ  スタートパルス（画素蓄積電荷掃きだし用）
Ｖ１  第１走査パルス
Ｖ２  第２走査パルス
ＶＤＤ  電源電圧
ＶＤＤＣＥＬＬ  画素部共通電源線
ＬＧＣＥＬ  ロードゲートパルス（全画素共通）
ＴＲＡＮ  転送パルス（画素蓄積電荷読み出し用）
ＲＥＳＥＴ  リセットパルス（画素蓄積電荷読み出し用）
ＥＴＲＡＮ  転送パルス（画素蓄積電荷掃きだし用）
ＥＲＥＳＥＴ  リセットパルス（画素蓄積電荷掃きだし用）
ＳＨＮＣ  サンプルホールドパルス
ＶＯ    画素信号出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007060137.tif 000017
【図１６】
2007060137.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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