(57)【要約】【課題】オンダイターミネーションが動作する周波数に関係なく、遅延固定ループクロックと内部クロックとの間のクロックドメインエラーを解決し、所望のタイミングにオンダイターミネーション動作を行うことができるオンダイターミネーション制御方法及びそれに係る制御回路を提供する。【解決手段】外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。【選択図】図２
2007097183.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、
オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部と、
を備えたことを特徴とするオンダイターミネーション制御回路。
【請求項２】
外部リセット信号に応答し、前記遅延固定ループクロックのカウントを初期化させる第１リセット信号を出力し、一定の遅延時間後に前記外部クロックのカウントを初期化させる第２リセット信号を出力するリセット信号出力部をさらに備えたことを特徴とする請求項１に記載のオンダイターミネーション制御回路。
【請求項３】
前記リセット信号出力部が、前記外部リセット信号に応答して入力される電源電圧を前記遅延固定ループクロックと同期させて前記第１リセット信号として出力することを特徴とする請求項２に記載のオンダイターミネーション制御回路。
【請求項４】
前記リセット信号出力部が、前記第１リセット信号を一定時間遅延させた信号を外部クロックと同期させて前記第２リセット信号として出力することを特徴とする請求項２に記載のオンダイターミネーション制御回路。
【請求項５】
前記リセット信号出力部が、
前記外部リセット信号に応答し、入力される電源電圧を前記遅延固定ループクロックに同期化させて前記第１リセット信号として出力する遅延固定ループリセット信号生成手段と、
前記第１リセット信号を一定時間分遅延させて遅延リセット信号として出力する遅延レプリカモデル手段と、
前記遅延リセット信号を受信して前記外部クロックに同期化させて前記第２リセット信号として出力する外部リセット信号生成手段と、
を備えたことを特徴とする請求項２に記載のオンダイターミネーション制御回路。
【請求項６】
前記遅延固定ループリセット信号生成手段が、電源電圧をデータ入力、前記遅延固定ループクロックをクロック入力、前記外部リセット信号をリセット信号として受信し、前記第１リセット信号の論理レベルを決定する第１フリップフロップを備えたことを特徴とする請求項５に記載のオンダイターミネーション制御回路。
【請求項７】
前記遅延レプリカモデル手段が、前記遅延固定ループクロックから前記外部クロックまでの遅延時間をモデリングして一定の時間を設定することを特徴とする請求項５に記載のオンダイターミネーション制御回路。
【請求項８】
前記外部リセット信号生成手段が、前記遅延リセット信号をデータ入力、前記外部クロックをクロック受信して前記第２リセット信号の論理レベルを決定する第２フリップフロップを備えたことを特徴とする請求項５に記載のオンダイターミネーション制御回路。
【請求項９】
前記カウンタ部が、
前記第１リセット信号に応答してカウントを開始し、カウントされた値を遅延固定ループコードとして出力する遅延固定ループカウンタ手段と、
前記第２リセット信号に応答してカウントを開始し、カウントされた値を外部コードとして出力する外部カウンタ手段と、
を備えたことを特徴とする請求項２に記載のオンダイターミネーション制御回路。
【請求項１０】
前記比較制御部が、
前記オンダイターミネーション命令信号のエッジ変動を感知して第１感知信号及び第２感知信号を出力する命令信号感知手段と、
前記第１感知信号及び第２感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較し、第１比較信号及び第２比較信号を出力するコード比較手段と、
前記第１比較信号及び第２比較信号に応答してオンダイターミネーションイネーブル信号の論理レベルを決定するイネーブル信号出力手段と、
を備えたことを特徴とする請求項９に記載のオンダイターミネーション制御回路。
【請求項１１】
前記命令信号感知手段が、前記オンダイターミネーション命令信号の立ち上がりエッジを感知して第１感知信号をトグルすることを特徴とする請求項１０に記載のオンダイターミネーション制御回路。
【請求項１２】
前記命令信号感知手段が、前記オンダイターミネーション命令信号の立ち下がりエッジを感知して第２感知信号をトグルすることを特徴とする請求項１０に記載のオンダイターミネーション制御回路。
【請求項１３】
前記命令信号感知手段が、
前記オンダイターミネーション命令信号の立ち上がりエッジを感知して前記第１感知信号をトグルする立ち上がりエッジ感知手段と、
前記オンダイターミネーション命令信号の立ち下がりエッジを感知して前記第２感知信号をトグルする立ち下がりエッジ感知手段と、
を備えたことを特徴とする請求項１０に記載のオンダイターミネーション制御回路。
【請求項１４】
前記立ち上がりエッジ感知手段が、
前記オンダイターミネーション命令信号を一定時間遅延させて出力する第１遅延器と、
前記オンダイターミネーション命令信号と前記遅延手段の出力信号とをＮＡＮＤ演算を行って出力する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号を反転させて前記第１感知信号として出力する第１インバータと、
を備えたことを特徴とする請求項１３に記載のオンダイターミネーション制御回路。
【請求項１５】
前記第１遅延器が、前記オンダイターミネーション命令信号を受信して前記外部クロックの１クロック分遅延させて出力することを特徴とする請求項１４に記載のオンダイターミネーション制御回路。
【請求項１６】
前記第１遅延器が、直列接続された複数のインバータを備え、受信した前記オンダイターミネーション命令信号の反転された信号を出力することを特徴とする請求項１４に記載のオンダイターミネーション制御回路。
【請求項１７】
前記立ち下がりエッジ感知手段が、
前記オンダイターミネーション命令信号を反転させて出力する第２インバータと、
前記第２インバータの出力信号を一定時間遅延させて出力する第２遅延器と、
前記第２インバータの出力信号及び前記遅延手段の出力信号をＮＡＮＤ演算を行って出力する第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を反転させて前記第２感知信号として出力する第３インバータと、
を備えたことを特徴とする請求項１３に記載のオンダイターミネーション制御回路。
【請求項１８】
前記第２遅延器が、
前記受信した前記第２インバータの出力信号を受信して前記外部クロックの１クロック分遅延させて出力することを特徴とする請求項１７に記載のオンダイターミネーション制御回路。
【請求項１９】
前記第２遅延器が、
直列接続された複数のインバータを備え、受信した前記第２インバータ出力信号の反転された信号を出力することを特徴とする請求項１７に記載のオンダイターミネーション制御回路。
【請求項２０】
前記コード比較手段が、前記第１感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較して一致する場合、第１比較信号をトグルすることを特徴とする請求項１３に記載のオンダイターミネーション制御回路。
【請求項２１】
前記コード比較手段が、前記第２感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較して一致する場合、第２比較信号をトグルすることを特徴とする請求項１３に記載のオンダイターミネーション制御回路。
【請求項２２】
前記コード比較手段が、
前記第１感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較し、その結果に応じて第１比較信号のトグルを決定する第１比較手段と、
前記第２感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較し、その結果に応じて第２比較信号のトグルを決定する第２比較手段と、
を備えたことを特徴とする請求項１３に記載のオンダイターミネーション制御回路。
【請求項２３】
前記第１比較手段が、
前記第１感知信号に応答して前記外部コードを保存する第１保存器と、
前記第１保存手段に保存されたコードと前記遅延固定ループコードとを比較し、その値に応答して前記第１比較信号のトグルを決定する第１論理器と、
を備えたことを特徴とする請求項２２に記載のオンダイターミネーション制御回路。
【請求項２４】
前記第１保存器が、１ビットを保存することができる複数のレジスタを利用し、前記遅延固定ループコードを１ビットずつ保存することを特徴とする請求項２３に記載のオンダイターミネーション制御回路。
【請求項２５】
前記第１論理器が、
前記レジスタに保存された１つのビットデータ及び前記遅延固定ループコードで１つのビットデータを排他的ＯＲ演算を行って出力する複数の第１排他的ＯＲゲートと、
前記第１排他的ＯＲゲートの出力信号を全て受信してＮＡＮＤ演算を行って前記第１比較信号として出力する第３ＮＡＮＤゲートと、
を備えたことを特徴とする請求項２４に記載のオンダイターミネーション制御回路。
【請求項２６】
前記第２比較手段が、
前記第２感知信号に応答して前記外部コードを保存する第２保存器と、
前記第２保存手段に保存されたコードと前記遅延固定ループコードとを比較し、その値に応答して前記第２比較信号のトグルを決定する第２論理器と、
を備えたことを特徴とする請求項２２に記載のオンダイターミネーション制御回路。
【請求項２７】
前記第２保存器が、１ビットを保存することができる複数のレジスタを利用して前記外部コードを保存することを特徴とする請求項２６に記載のオンダイターミネーション制御回路。
【請求項２８】
前記第２論理器が、
前記レジスタに保存された１つのビットデータ及び前記遅延固定ループコードから１つのビットデータを排他的ＯＲ演算を行って出力する複数の第２排他的ＯＲゲートと、
前記第２排他的ＯＲゲートの出力信号を全て受信し、ＮＡＮＤ演算を行って前記第２比較信号として出力する第４ＮＡＮＤゲートと、
を備えたことを特徴とする請求項２７に記載のオンダイターミネーション制御回路。
【請求項２９】
前記イネーブル信号出力手段が、前記第１比較信号に応答して前記オンダイターミネーションイネーブル信号をロジック「ハイ」にアクティブにすることを特徴とする請求項２２に記載のオンダイターミネーション制御回路。
【請求項３０】
前記イネーブル信号出力手段が、前記第２比較信号に応答して前記オンダイターミネーションイネーブル信号をロジック「ロー」に非アクティブにすることを特徴とする請求項２２に記載のオンダイターミネーション制御回路。
【請求項３１】
前記イネーブル信号出力手段が、前記遅延固定ループクロックに同期されて前記オンダイターミネーションイネーブル信号の論理レベルを遷移させることを特徴とする請求項２２に記載のオンダイターミネーション制御回路。
【請求項３２】
前記イネーブル信号出力手段が、
前記第１比較信号のトグルに応答して電源電圧を前記オンダイターミネーションイネーブル信号として出力する立ち上がり器、
前記第２比較信号のトグルに応答して接地電圧を前記オンダイターミネーションイネーブル信号として出力する立ち下がり器と、
前記オンダイターミネーションイネーブル信号を前記遅延固定ループクロックに同期化させる同期化器と、
前記オンダイターミネーションイネーブル信号のフローティングを防止するラッチと、
を備えたことを特徴とする請求項２２に記載のオンダイターミネーション制御回路。
【請求項３３】
前記同期化器が、
前記遅延固定ループクロックを反転させて出力する第４インバータと、
前記第４インバータの出力信号をゲートで受信し、電源電圧と第１ノードとの間にドレイン−ソース経路を有する第１ＰＭＯＳトランジスタと、
前記遅延固定ループクロックをゲートで受信し、接地電圧と第２ノードとの間にドレイン−ソース経路を有する第１ＮＭＯＳトランジスタと、
を備えたことを特徴とする請求項３２に記載のオンダイターミネーション制御回路。
【請求項３４】
前記立ち上がり器が、
前記第１比較信号を反転させて出力する第５インバータと、
ゲートで受信した前記第５インバータの出力信号に応答してドレイン−ソース経路に接続された前記第１ノードと第３ノードとが接続することを制御する第２ＰＭＯＳトランジスタと、
を備えたことを特徴とする請求項３３に記載のオンダイターミネーション制御回路。
【請求項３５】
前記立ち下がり器は、ゲートで受信した前記第２比較信号に応答し、ドレイン−ソース経路に接続された前記第２ノード及び第３ノードが接続することを制御する第２ＮＭＯＳトランジスタを備えたことを特徴とする請求項３３に記載のオンダイターミネーション制御回路。
【請求項３６】
前記ラッチが、
第３ノードにかかる電圧を１入力として受信し、位相を反転させて出力する第６インバータ及び前記第６インバータの出力信号を反転して前記第６インバータの１入力として再び入力する第７インバータとからなるインバータラッチと、
前記第６インバータの出力信号を反転させて前記オンダイターミネーションイネーブル信号として出力する第８インバータと、
を備えたことを特徴とする請求項３３に記載のオンダイターミネーション制御回路。
【請求項３７】
外部リセット信号に応答して第１リセット信号をアクティブにし、一定の遅延時間後、第２リセット信号をアクティブにするリセットステップと、
前記第１リセット信号に応答して遅延固定ループクロックを設定された値からカウントする遅延固定ループカウントステップと、
前記第２リセット信号に応答して外部クロックを設定された値からカウントする外部カウントステップと、
オンダイターミネーション命令信号に応答して前記外部クロックをカウントした値と、前記遅延固定ループクロックをカウントした値とを比較し、その値に応じてオンダイターミネーションイネーブル信号の論理レベルを決定する比較出力ステップと、
を含むことを特徴とするオンダイターミネーション制御方法。
【請求項３８】
前記リセットステップが、前記第１リセット信号を前記遅延固定ループクロックから前記外部クロックまでの遅延時間をモデリングして決定された一定時間分を遅延させ、第２リセットとして出力することを特徴とする請求項３７に記載のオンダイターミネーション制御方法。
【請求項３９】
前記比較出力ステップが、前記オンダイターミネーション命令信号の論理レベルが遷移されるとき、前記外部クロックのカウント値をレジスタに保存し、レジスタに保存された値と遅延固定ループクロックのカウント値とを比較し、その値が同じとき、前記オンダイターミネーションイネーブル信号の論理レベルを遷移することを特徴とする請求項３７に記載のオンダイターミネーション制御方法。
【請求項４０】
前記比較出力ステップが、前記オンダイターミネーション命令信号の立ち上がりエッジにおいて、前記オンダイターミネーションイネーブル信号をロジック「ハイ」にアクティブにすることを特徴とする請求項３７に記載のオンダイターミネーション制御方法。
【請求項４１】
前記比較出力ステップが、前記オンダイターミネーション命令信号の立ち下がりエッジにおいて前記オンダイターミネーションイネーブル信号をロジック「ロー」に非アクティブにすることを特徴とする請求項３７に記載のオンダイターミネーション制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、半導体装置内のインピーダンスの制御のためのオンダイターミネーション（ｏｎ−ｄｉｅ  ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）又は、オンチップターミネーション（ｏｎ−ｃｈｉｐ  ｔｅｒｍｉｎａｔｉｏｎ：ＯＣＴ）が高周波動作する際に発生する遅延固定ループクロックと内部クロックとの間のクロックドメインエラーを解決する制御方法及びそれに係る制御回路に関する。
【背景技術】
【０００２】
ＣＰＵ、メモリ、及びゲートアレイ等のように集積回路チップとして実現される様々な半導体装置（ｄｅｖｉｃｅｓ）は、パソコン、サーバ、又は、ワークステーションのような様々な電気的製品（ｅｌｅｃｔｒｉｃａｌ  ｐｒｏｄｕｃｔｓ）内に設置される。ほとんどの場合、前記半導体装置は、外部から転送される各種の信号を入力パッドを介して受信する受信回路、及び内部の信号を出力パッドを介して外部に提供する出力回路を有する。
【０００３】
一方、電気的製品の動作速度が高速化されるにつれて、信号伝達にかかる遅延時間を最小化するため、前記半導体装置の間にインターフェースされる信号のスイングの幅は、次第に低減されつつある。しかし、信号のスイングの幅が低減されるほど、外部の雑音による影響は増加し、インターフェース端におけるインピーダンスミスマッチング（ｍｉｓｍａｔｃｈｉｎｇ、不整合）に応じる信号の反射もクリティカル（ｃｒｉｔｉｃａｌ）になる。前記インピーダンスミスマッチングは、外部の雑音や、電源電圧の変動、動作温度の変化、製造工程の変化等に起因して発生する。
【０００４】
インピーダンスミスマッチングが発生すると、データの高速伝送が難しくなり、半導体装置のデータ出力端から出力される出力データが歪む可能性がある。受信側の半導体装置が前記歪んだ出力信号を入力端で受信した場合、セットアップ／ホールドフェイル又は入力レベルの判断ミス等の問題が頻繁に引き起こされ得る。
【０００５】
したがって、動作速度の高速化が要求される受信側の半導体装置は、オンダイターミネーション又はオンチップターミネーションと呼ばれているインピーダンスマッチング回路を前記集積回路チップ内のパッドの周辺に採用することになる。
【０００６】
図１Ａは、低周波動作の際の従来のオンダイターミネーション制御方法を示すタイミング図である。また図１Ｂは、高周波動作の際の従来のオンダイターミネーション制御方法による問題を示すタイミング図である。図１Ａ及びＢに示すように、従来のオンダイターミネーションの具体的な制御方法は次の通りである。
【０００７】
まず、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）がアクティブになった後、外部クロック（ＥＸＴ＿ＣＬＫ）の最初の立ち上がりエッジ（ＴＯ）に応答し、遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）がアクティブになる。そして、前記遅延固定ループクロックに応答し、オンダイターミネーションイネーブル信号（ＯＤＴＥＮ）がロジック「ハイ（ｈｉｇｈ）」（論理ハイ）にアクティブになる。
【０００８】
続いて、次の外部クロックの２番目の立ち上がりエッジ（Ｔ１）に応答してオンダイターミネーションを動作させる。しかし、オンダイターミネーションイネーブル信号がアクティブになった後、実際にオンダイターミネーションが動作するためには、一定の遅延時間（ＤＬＬ  ｔｏ  ＯＤＴ  ｏｎ  Ｄｅｌａｙ  ｔｉｍｅ）が必要である。ここで、一定の遅延時間は、オンダイターミネーションイネーブル信号がアクティブになり、実際にオンダイターミネーションが動作するために必ず必要な時間である。したがって、一定の遅延時間は、外部クロックの周波数が変動しても、常に一定の遅延時間を必要とする。
【０００９】
図１Ａに示すように、従来のオンダイターミネーション制御方法においては、外部クロック（ＥＸＴ＿ＣＬＫ）低周波で動作するため、外部クロックの１クロックＴ０〜Ｔ１は、一定の遅延時間（ＤＬＬ  ｔｏ  ＯＤＴ  ｏｎ  Ｄｅｌａｙ  ｔｉｍｅ）より長い時間を有することになる。
【００１０】
よって、図１Ａに示すように、所望の時間Ｔ１、すなわちオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）がアクティブになり、再び外部クロックがトグル（ｔｏｇｇｌｅ）される瞬間に、正常にオンダイターミネーションを動作させることができる。
【特許文献１】特開２００５−２２８４５８
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１Ｂに示すように、外部クロック（ＥＸＴ＿ＣＬＫ）が高周波で動作する場合、外部クロックの１クロックＴ０〜Ｔ１は、一定の遅延時間（ＤＬＬ  ｔｏ  ＯＤＴ  ｏｎ  Ｄｅｌａｙ  ｔｉｍｅ）より短い時間を有することになる。よって、図１Ｂに示すように、所望の時間Ｔ１、すなわちオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）がアクティブになり、再び外部クロックがトグルされる瞬間に、オンダイターミネーションを動作させることができず、１クロックＴ２又はそれ以上のクロックでオンダイターミネーションが動作するという問題が発生し得る。即ち、所望の時間より遅い時間にオンダイターミネーションが動作することになる。
【００１２】
そこで、本発明は、上記の問題点を解決するためにオンダイターミネーションが動作する周波数に関係なく、遅延固定ループクロックと内部クロックとの間のクロックドメインエラーを解決し、所望のタイミングでオンダイターミネーションの動作を行うことができるオンダイターミネーション制御方法及びそれに係る制御回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記の技術的な課題を達成するために、本願は以下に示すオンダイターミネーション制御回路及びオンダイターミネーション制御方法の発明を提供する。
【００１４】
本願第１の発明は、外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部と、を備えたことを特徴とするオンダイターミネーション制御回路を提供するものである。
【００１５】
本願第２の発明は、外部リセット信号に応答し、前記遅延固定ループクロックのカウントを初期化させる第１リセット信号を出力し、一定の遅延時間後に前記外部クロックのカウントを初期化させる第２リセット信号を出力するリセット信号出力部と、をさらに備えたことを特徴とする前記第１の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００１６】
本願第３の発明は、前記リセット信号出力部が、前記外部リセット信号に応答して入力される電源電圧を前記遅延固定ループクロックと同期させて前記第１リセット信号として出力することを特徴とする前記第２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００１７】
本願第４の発明は、前記リセット信号出力部が、前記第１リセット信号を一定時間遅延させた信号を外部クロックと同期させて前記第２リセット信号として出力することを特徴とする前記第２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００１８】
本願第５の発明は、前記リセット信号出力部が、前記外部リセット信号に応答し、入力される電源電圧を前記遅延固定ループクロックに同期化させて前記第１リセット信号として出力する遅延固定ループリセット信号生成手段と、前記第１リセット信号を一定時間分遅延させて遅延リセット信号として出力する遅延レプリカモデル手段と、前記遅延リセット信号を受信して前記外部クロックに同期化させて前記第２リセット信号として出力する外部リセット信号生成手段と、を備えたことを特徴とする前記第２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００１９】
本願第６の発明は、前記遅延固定ループリセット信号生成手段が、電源電圧をデータ入力、前記遅延固定ループクロックをクロック入力、前記外部リセット信号をリセット信号として受信し、前記第１リセット信号の論理レベルを決定する第１フリップフロップを備えたことを特徴とする前記第５の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２０】
本願第７の発明は、前記遅延レプリカモデル手段が、前記遅延固定ループクロックから前記外部クロックまでの遅延時間をモデリングして一定の時間を設定することを特徴とする前記第５の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２１】
本願第８の発明は、前記外部リセット信号生成手段が、前記遅延リセット信号をデータ入力、前記外部クロックをクロック受信して前記第２リセット信号の論理レベルを決定する第２フリップフロップを備えたことを特徴とする前記第５の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２２】
本願第９の発明は、前記カウンタ部が、前記第１リセット信号に応答してカウントを開始し、カウントされた値を遅延固定ループコードとして出力する遅延固定ループカウンタ手段と、前記第２リセット信号に応答してカウントを開始し、カウントされた値を外部コードとして出力する外部カウンタ手段と、を備えたことを特徴とする前記第２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２３】
本願第１０の発明は、前記比較制御部が、前記オンダイターミネーション命令信号のエッジ変動を感知して第１感知信号及び第２感知信号を出力する命令信号感知手段と、前記第１感知信号及び第２感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較し、第１比較信号及び第２比較信号を出力するコード比較手段と、前記第１比較信号及び第２比較信号に応答してオンダイターミネーションイネーブル信号の論理レベルを決定するイネーブル信号出力手段と、を備えたことを特徴とする前記第９の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２４】
本願第１１の発明は、前記命令信号感知手段が、前記オンダイターミネーション命令信号の立ち上がりエッジを感知して第１感知信号をトグルすることを特徴とする前記第１０の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２５】
本願第１２の発明は、前記命令信号感知手段が、前記オンダイターミネーション命令信号の立ち下がりエッジを感知して第２感知信号をトグルすることを特徴とする前記第１０の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２６】
本願第１３の発明は、前記命令信号感知手段が、前記オンダイターミネーション命令信号の立ち上がりエッジを感知して前記第１感知信号をトグルする立ち上がりエッジ感知手段と、前記オンダイターミネーション命令信号の立ち下がりエッジを感知して前記第２感知信号をトグルする立ち下がりエッジ感知手段と、を備えたことを特徴とする前記第１０の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２７】
本願第１４の発明は、前記立ち上がりエッジ感知手段が、前記オンダイターミネーション命令信号を一定時間遅延させて出力する第１遅延器と、前記オンダイターミネーション命令信号と前記遅延手段の出力信号とをＮＡＮＤ演算を行って出力する第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を反転させて前記第１感知信号として出力する第１インバータと、を備えたことを特徴とする前記第１３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２８】
本願第１５の発明は、前記第１遅延器が、前記オンダイターミネーション命令信号を受信して前記外部クロックの１クロック分遅延させて出力することを特徴とする前記第１４の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００２９】
本願第１６の発明は、前記第１遅延器が、直列接続された複数のインバータを備え、受信した前記オンダイターミネーション命令信号の反転された信号を出力することを特徴とする前記第１４の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３０】
本願第１７の発明は、前記立ち下がりエッジ感知手段が、前記オンダイターミネーション命令信号を反転させて出力する第２インバータと、前記第２インバータの出力信号を一定時間遅延させて出力する第２遅延器と、前記第２インバータの出力信号及び前記遅延手段の出力信号をＮＡＮＤ演算を行って出力する第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号を反転させて前記第２感知信号として出力する第３インバータと、を備えたことを特徴とする前記第１３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３１】
本願第１８の発明は、前記第２遅延器が、前記受信した前記第２インバータの出力信号を受信して前記外部クロックの１クロック分遅延させて出力することを特徴とする前記第１７の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３２】
本願第１９の発明は、前記第２遅延器が、直列接続された複数のインバータを備え、受信した前記第２インバータ出力信号の反転された信号を出力することを特徴とする前記第１７の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３３】
本願第２０の発明は、前記コード比較手段が、前記第１感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較して一致する場合、第１比較信号をトグルすることを特徴とする前記第１３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３４】
本願第２１の発明は、前記コード比較手段が、前記第２感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較して一致する場合、第２比較信号をトグルすることを特徴とする前記第１３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３５】
本願第２２の発明は、前記コード比較手段が、前記第１感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較し、その結果に応じて第１比較信号のトグルを決定する第１比較手段と、前記第２感知信号に応答して前記外部コードと前記遅延固定ループコードとを比較し、その結果に応じて第２比較信号のトグルを決定する第２比較手段と、を備えたことを特徴とする前記第１３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３６】
本願第２３の発明は、前記第１比較手段が、前記第１感知信号に応答して前記外部コードを保存する第１保存器と、前記第１保存手段に保存されたコードと前記遅延固定ループコードとを比較し、その値に応答して前記第１比較信号のトグルを決定する第１論理器と、を備えたことを特徴とする前記第２２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３７】
本願第２４の発明は、前記第１保存器が、１ビットを保存することができる複数のレジスタを利用し、前記遅延固定ループコードを１ビットずつ保存することを特徴とする前記第２３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３８】
本願第２５の発明は、前記第１論理器が、前記レジスタに保存された１つのビットデータ及び前記遅延固定ループコードで１つのビットデータを排他的ＯＲ演算を行って出力する複数の第１排他的ＯＲゲートと、前記第１排他的ＯＲゲートの出力信号を全て受信してＮＡＮＤ演算を行って前記第１比較信号として出力する第３ＮＡＮＤゲートと、を備えたことを特徴とする前記第２４の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００３９】
本願第２６の発明は、前記第２比較手段が、前記第２感知信号に応答して前記外部コードを保存する第２保存器と、前記第２保存手段に保存されたコードと前記遅延固定ループコードとを比較し、その値に応答して前記第２比較信号のトグルを決定する第２論理器と、を備えたことを特徴とする前記第２２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４０】
本願第２７の発明は、前記第２保存器が、１ビットを保存することができる複数のレジスタを利用して前記外部コードを保存することを特徴とする前記第２６の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４１】
本願第２８の発明は、前記第２論理器が、前記レジスタに保存された１つのビットデータ及び前記遅延固定ループコードから１つのビットデータを排他的ＯＲ演算を行って出力する複数の第２排他的ＯＲゲートと、前記第２排他的ＯＲゲートの出力信号を全て受信し、ＮＡＮＤ演算を行って前記第２比較信号として出力する第４ＮＡＮＤゲートと、を備えたことを特徴とする前記第２７の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４２】
本願第２９の発明は、前記イネーブル信号出力手段が、前記第１比較信号に応答して前記オンダイターミネーションイネーブル信号をロジック「ハイ」（論理ハイ）にアクティブにすることを特徴とする前記第２２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４３】
本願第３０の発明は、前記イネーブル信号出力手段が、前記第２比較信号に応答して前記オンダイターミネーションイネーブル信号をロジック「ロー」（論理ロー）に非アクティブにすることを特徴とする前記第２２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４４】
本願第３１の発明は、前記イネーブル信号出力手段が、前記遅延固定ループクロックに同期されて前記オンダイターミネーションイネーブル信号の論理レベルを遷移させることを特徴とする前記第２２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４５】
本願第３２の発明は、前記イネーブル信号出力手段が、前記第１比較信号のトグルに応答して電源電圧を前記オンダイターミネーションイネーブル信号として出力する立ち上がり器、前記第２比較信号のトグルに応答して接地電圧を前記オンダイターミネーションイネーブル信号として出力する立ち下がり器と、前記オンダイターミネーションイネーブル信号を前記遅延固定ループクロックに同期化させる同期化器と、前記オンダイターミネーションイネーブル信号のフローティングを防止するラッチと、を備えたことを特徴とする前記第２２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４６】
本願第３３の発明は、前記同期化器が、前記遅延固定ループクロックを反転させて出力する第４インバータと、前記第４インバータの出力信号をゲートで受信し、電源電圧と第１ノードとの間にドレイン−ソース経路を有する第１ＰＭＯＳトランジスタと、前記遅延固定ループクロックをゲートで受信し、接地電圧と第２ノードとの間にドレイン−ソース経路を有する第１ＮＭＯＳトランジスタと、を備えたことを特徴とする前記第３２の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４７】
本願第３４の発明は、前記立ち上がり器が、前記第１比較信号を反転させて出力する第５インバータと、ゲートで受信した前記第５インバータの出力信号に応答してドレイン−ソース経路に接続された前記第１ノードと第３ノードとが接続することを制御する第２ＰＭＯＳトランジスタと、を備えたことを特徴とする前記第３３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４８】
本願第３５の発明は、前記立ち下がり器は、ゲートで受信した前記第２比較信号に応答し、ドレイン−ソース経路に接続された前記第２ノード及び第３ノードが接続することを制御する第２ＮＭＯＳトランジスタを備えたことを特徴とする前記第３３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００４９】
本願第３６の発明は、前記ラッチが、第３ノードにかかる電圧を１入力として受信し、位相を反転させて出力する第６インバータ及び前記第６インバータの出力信号を反転して前記第６インバータの１入力として再び入力する第７インバータとからなるインバータラッチと、前記第６インバータの出力信号を反転させて前記オンダイターミネーションイネーブル信号として出力する第８インバータと、を備えたことを特徴とする前記第３３の発明に記載のオンダイターミネーション制御回路を提供するものである。
【００５０】
本願第３７の発明は、外部リセット信号に応答して第１リセット信号をアクティブにし、一定の遅延時間後、第２リセット信号をアクティブにするリセットステップと、前記第１リセット信号に応答して遅延固定ループクロックを設定された値からカウントする遅延固定ループカウントステップと、前記第２リセット信号に応答して外部クロックを設定された値からカウントする外部カウントステップと、オンダイターミネーション命令信号に応答して前記外部クロックをカウントした値と、前記遅延固定ループクロックをカウントした値とを比較し、その値に応じてオンダイターミネーションイネーブル信号の論理レベルを決定する比較出力ステップと、を含むことを特徴とするオンダイターミネーション制御方法を提供するものである。
【００５１】
本願第３８の発明は、前記リセットステップが、前記第１リセット信号を前記遅延固定ループクロックから前記外部クロックまでの遅延時間をモデリングして決定された一定時間分を遅延させ、第２リセットとして出力することを特徴とする前記第３７の発明に記載のオンダイターミネーション制御方法を提供するものである。
【００５２】
本願第３９の発明は、前記比較出力ステップが、前記オンダイターミネーション命令信号の論理レベルが遷移されるとき、前記外部クロックのカウント値をレジスタに保存し、レジスタに保存された値と遅延固定ループクロックのカウント値とを比較し、その値が同じとき、前記オンダイターミネーションイネーブル信号の論理レベルを遷移することを特徴とする前記第３７の発明に記載のオンダイターミネーション制御方法を提供するものである。
【００５３】
本願第４０の発明は、前記比較出力ステップが、前記オンダイターミネーション命令信号の立ち上がりエッジにおいて、前記オンダイターミネーションイネーブル信号をロジック「ハイ」にアクティブにすることを特徴とする前記第３７の発明に記載のオンダイターミネーション制御方法を提供するものである。
【００５４】
本願第４１の発明は、前記比較出力ステップが、前記オンダイターミネーション命令信号の立ち下がりエッジにおいて前記オンダイターミネーションイネーブル信号をロジック「ロー」に非アクティブにすることを特徴とする前記第３７の発明に記載のオンダイターミネーション制御方法を提供するものである。
【発明の効果】
【００５５】
本発明によれば、外部クロック及び遅延固定ループクロックが高周波で動作する場合にも、外部クロック及び遅延固定ループクロックをカウントした値を利用して、オンダイターミネーションイネーブル信号をアクティブにするタイミングを決定するため、オンダイターミネーションイネーブル信号が所望しないタイミングでアクティブになることを防止できる。即ち、オンダイターミネーション命令信号がアクティブになった後、設計者の初期設定に応じてオンダイターミネーションイネーブル信号がアクティブになるタイミングを調節できる。
【発明を実施するための最良の形態】
【００５６】
本発明のオンダイターミネーション制御回路は、外部クロックと遅延固定ループクロックとの間に一定の遅延時間を決定し、その遅延時間分の間隔を有しながら外部クロック及び遅延固定ループクロックのクロックをそれぞれカウントすることによって、両クロックの位相関係を一定にする。そのためには、オンダイターミネーション命令信号とオンダイターミネーションイネーブル信号との間の位相関係を一定にする構造が必要である。
【００５７】
以下、添付した図面を参照しながら本発明の最も好ましい実施形態について説明する。
【００５８】
図２は、本発明の実施形態に係るオンダイターミネーション制御回路を示すブロックダイアグラムである。同図に示すように、本発明の実施形態に係るオンダイターミネーション制御回路は、外部クロック（ＥＸＴ＿ＣＬＫ）及び遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）を受信し、それぞれのクロックがトグルされる個数を設定した値からカウントする「カウンタ部」１０００と、外部リセット信号（ＲＥＳＥＴ）に応答して遅延固定ループクロックのカウントを初期化する第１リセット信号（Ｒ１）を出力し、一定の遅延時間後、外部クロックのカウントを初期化する第２リセット信号（Ｒ２）を出力する「リセット信号出力部」２０００、及びオンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）に応答して外部クロックカウント値と遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御するオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）を出力する「比較制御部」３０００を備える。
【００５９】
「カウンタ部」１０００は、第２リセット信号（Ｒ２）に応答して外部クロック（ＥＸＴ＿ＣＬＫ）のカウントを開始し、カウントした値を外部コード（ＥＸ＿ＣＯＤＥ）として出力する「外部カウンタ手段」１２００、及び第１リセット信号（Ｒ１）に応答して遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）のカウントを開始し、カウントした値を遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）として出力する「遅延固定ループカウンタ手段」１４００を備える。
【００６０】
「比較制御部」３０００は、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）のエッジ（ｅｄｇｅ）の変動を感知し、第１感知信号（Ｐ１）及び第２感知信号（Ｐ２）を出力する「命令信号感知手段」３２００と、前記第１感知信号及び第２感知信号に応答し、前記外部コードと遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）とを比較して第１比較信号（Ｃ１）及び第２比較信号（Ｃ２）を出力する「コード比較手段」３４００、及び第１比較信号及び第２比較信号に応答してオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）の論理レベルを決定する「イネーブル信号出力手段」３６００を備える。
【００６１】
図３は、図２に示すオンダイターミネーション制御回路のうち、「リセット信号出力部」２０００を詳しく示した回路図である。
【００６２】
「リセット信号出力部」２０００は、外部リセット信号に応答し、電源電圧（ＶＤＤ）を遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）に同期化させ、第１リセット信号（Ｒ１）を出力する「遅延固定ループリセット信号生成手段」２２００、第１リセット信号を、遅延固定ループクロックから外部クロック（ＥＸＴ＿ＣＬＫ）までの遅延時間をモデリングして決定された一定時間分を遅延させ、遅延リセット信号（ＥＮ）として出力する「遅延レプリカモデル手段」２４００、及び遅延リセット信号を外部クロックに同期化させ、第２リセット信号（Ｒ２）を出力する「外部リセット信号生成手段」２６００を備える。
【００６３】
「遅延固定ループリセット信号生成手段」２２００は、Ｄ−フリップフロップを備えるが、電源電圧ＶＤＤをデータ入力（Ｄ）、遅延固定ループクロックをクロック入力（ＣＬＫ）、外部リセット信号をリセット入力（ＲＳＴ）として受信し、第１リセット信号（Ｒ１）の論理レベルを決定して出力する。
【００６４】
「外部リセット信号生成手段」２６００は、Ｄ−フリップフロップを備えるが、遅延リセット信号（ＥＮ）をデータ入力、外部クロック（ＥＸＴ＿ＣＬＫ）のクロック入力として受信し、第２リセット信号（Ｒ２）の論理レベルを決定して出力する。
【００６５】
図４は、図２に示すオンダイターミネーション制御回路の「比較制御部」３０００の構成要素のうち、「命令信号感知手段」３２００を詳しく示した回路図である。
【００６６】
「命令信号感知手段」３２００は、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）の立ち上がりエッジ（Ｒｉｓｉｎｇ  Ｅｄｇｅ）を感知し、第１感知信号（Ｐ１）をトグルする「立ち上がりエッジ感知手段」３２２０及び反転されたオンダイターミネーション命令信号の立ち下がりエッジ（Ｆａｌｌｉｎｇ  Ｅｄｇｅ）を感知し、第２感知信号（Ｐ２）をトグルする「立ち下がりエッジ感知手段」３２４０を備えて構成される。
【００６７】
「立ち上がりエッジ感知手段」３２２０は、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）を、外部クロック（ＥＸＴ＿ＣＬＫ）の１クロック分遅延させて出力する「第１遅延器」３２２２、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）と第１遅延器３２２２の出力信号をＮＡＮＤ演算を行って出力する「第１ＮＡＮＤゲート」（ＮＡＮＤ１）、及び第１ＮＡＮＤゲートの出力信号を反転させて第１感知信号として出力する「第１インバータ」（ＩＮＶ１）を備える。
【００６８】
「立ち下がりエッジ感知手段」３２４０は、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）を反転させて出力する「第２インバータ」（ＩＮＶ２）と第２インバータの出力信号を外部クロックの１クロック分遅延させて出力する「第２遅延器」３２４２と、第２インバータの出力信号と第２遅延器３２４２との出力信号をＮＡＮＤ演算を行って出力させて「第２ＮＡＮＤゲート」（ＮＡＮＤ２）、及び第２ＮＡＮＤゲートの出力信号を反転して第２感知信号として出力する「第３インバータ」（ＩＮＶ３）を備える。
【００６９】
また、上述した「立ち上がりエッジ感知手段」３２２０の構成要素のうち、「第１遅延器」３２２２及び「第２遅延器」３２４２は、直列接続された複数のインバータを備え、受信した信号を反転させて出力する。
【００７０】
図５は、図２に示すオンダイターミネーション制御回路の「比較制御部」３０００の構成要素のうち、「コード比較手段」３４００を詳しく示した回路図である。
【００７１】
「コード比較手段」３４００は、第１感知信号（Ｐ１）に応答し、外部コード（ＥＸ＿ＣＯＤＥ）と遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）とを比較して、その結果に応じて第１比較信号（Ｃ１）のトグルを決定する「第１比較手段」３４２０、及び第２感知信号に応答し、外部コードと遅延固定ループコードとを比較して、その結果に応じて第２比較信号（Ｃ２）のトグルを決定する「第２比較手段」３４４０を備える。図５を参照して「コード比較手段」３４００の動作を具体的に説明すれば次の通りである。
【００７２】
第１に、「第１比較手段」３４２０は、上述した命令信号感知手段３２００から受信した第１感知信号（Ｐ１）のトグルに応答し、上述したカウンタ部１０００から受信した外部コード（ＥＸ＿ＣＯＤＥ）と遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）とを比較する動作を開始し、その値が一致する場合、第１比較信号（Ｃ１）をトグルする。
【００７３】
第２に、「第２比較手段」３４４０は、上述した命令信号感知手段３２００から受信した第２感知信号（Ｐ２）のトグルに応答し、上述したカウンタ部１０００から受信した外部コード（ＥＸ＿ＣＯＤＥ）と遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）とを比較する動作を開始し、その値が一致する場合、第２比較信号（Ｃ２）をトグルする。
【００７４】
即ち、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）の立ち上がりエッジにおいて、第１比較信号（Ｃ１）をトグルし、立ち下がりエッジにおいて第２比較信号（Ｃ２）をトグルする動作を行う。
【００７５】
さらに詳しくは、第１比較手段３４２０は、第１感知信号（Ｐ１）に応答して外部コード（ＥＸ＿ＣＯＤＥ）を保存する「第１保存器」３４２２、及び第１保存器３４２２に保存されたコードと遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）とを比較し、その値に応答して第１比較信号のトグルを決定する「第１論理器」３４２４を備える。
【００７６】
「第１保存器」３４２２は、１ビットを保存することができる複数のレジスタを利用して外部コード（ＥＸ＿ＣＯＤＥ）を順番通りにそれぞれ１ビットずつ保存する。
【００７７】
「第１論理器」３４２４は、複数のレジスタのうち、１つのレジスタに保存された１ビットのデータと遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）から１ビットデータとを順番通りに排他的ＯＲ演算を行って出力する複数の「第１排他的ＯＲゲート」と、複数の第１排他的ＯＲゲートの出力信号を全て一度に受信してＮＡＮＤ演算し、第１比較信号（Ｃ１）として出力する「第３ＮＡＮＤゲート」（ＮＡＮＤ３）とを備える。
【００７８】
また、第２比較手段３４４０は、第２感知信号（Ｐ２）に応答して外部コード（ＥＸ＿ＣＯＤＥ）を保存する「第２保存器」３４４２、及び第２保存器３４４２に保存されたコードと遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）とを比較し、その値に応答して第２比較信号（Ｃ２）のトグルを決定する「第２論理器」３４４４を備える。
【００７９】
「第２保存器」３４４２は、１ビットを保存することができる複数のレジスタを利用して外部コード（ＥＸ＿ＣＯＤＥ）を順番通りに１ビットずつそれぞれ保存する。
【００８０】
「第２論理器」３４４４は、複数のレジスタのうち、１つのレジスタに保存された１ビットのデータと遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）から１ビットのデータとを順番通りに排他的ＯＲ演算を行って出力する複数の「第２排他的ＯＲゲート」と複数の第２排他的ＯＲゲートの出力信号を全て一度に受信してＮＡＮＤ演算し、第２比較信号（Ｃ２）として出力する「第４ＮＡＮＤゲート」（ＮＡＮＤ４）とを備える。
【００８１】
前記コード比較部３４００の構成要素において、表現として用いられた「順番通りに１ビットずつ保存する」とは、二進数の体系に合せて、０、１、２、３、・・・、ｎ−１のように、順番通りに保存するという意味である。同様に、「複数」とは、外部コード（ＥＸ＿ＣＯＤＥ）及び遅延固定ループコード（ＤＬＬ＿ＣＯＤＥ）の二進コードの数であるｎ個の整数を意味する。
【００８２】
図６は、図２に示すオンダイターミネーション制御回路の「比較制御部」３０００の構成要素のうち、「イネーブル信号出力手段」３６００を詳しく示す回路図である。
【００８３】
「イネーブル信号出力手段」３６００は、オンダイターミネーションイネーブル信号（ＯＤＴＥＮ）を遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）に同期化させて出力する「同期化器」３６２０、第１比較信号（Ｃ１）に応答して電源電圧をオンダイターミネーションイネーブル信号として出力する「立ち上がり器」３６４０、第２比較信号（Ｃ２）に応答して接地電圧（ＶＳＳ）をオンダイターミネーションイネーブル信号として出力する「立ち下がり器」３６６０、及びオンダイターミネーションイネーブル信号のフローティング（ｆｌｏａｔｉｎｇ）を防止する「ラッチ」３６８０を備える。
【００８４】
「同期化器」３６２０は、遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）を反転させて出力する第４インバータ（ＩＮＶ４）、ゲートで第４インバータの出力信号を受信し、電源電圧と第１ノード（ＮＯＤＥ１）の間にソース−ドレイン経路を有する「第１ＰＭＯＳトランジスタ」（ＰＭ１）、及びゲートに遅延固定ループクロックを受信し、接地電圧と第２ノード（ＮＯＤＥ２）との間にソース−ドレイン経路を有する「第１ＮＭＯＳトランジスタ」（ＮＭ１）を備える。したがって、同期化部３６２０は、オンダイターミネーションイネーブル信号（ＯＤＴＥＮ）の論理レベルがロジック「ロー（ｌｏｗ）」からロジック「ハイ（ｈｉｇｈ）」へとアクティブになる場合には、第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタをターンオンさせ、また、ロジック「ハイ」からロジック「ロー」へと非アクティブになる場合には、第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタをターンオフさせる。
【００８５】
「立ち上がり器」３６４０は、第１比較信号（Ｃ１）を反転させて出力する「第５インバータ」（ＩＮＶ５）、及びゲートで第５インバータの出力信号を受信し、第１ノードと第３ノード（ＮＯＤＥ３）との間にソース−ドレイン経路を有する「第２ＰＭＯＳトランジスタ」（ＰＭ２）を備える。したがって、立ち上がり部３６４０は、第１比較信号のトグルに応答してオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）をロジック「ハイ」にアクティブにして出力する。
【００８６】
「立ち下がり器」３６６０は、ゲートで第２比較信号（Ｃ２）を受信し、第２ノードと第３ノードとの間にソース−ドレイン経路を有する「第２ＮＭＯＳトランジスタ」（ＮＭ２）を備える。したがって、立ち下がり部３６６０は、第２比較信号のトグルに応答してオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）をロジック「ロー」に非アクティブにして出力する。
【００８７】
「ラッチ」３６８０は、第３ノードにかかる電圧を１入力として受信し、位相を反転させて出力する「第６インバータ」（ＩＮＶ６）と、第６インバータの出力信号を反転して第６インバータの１入力として再び入力する「第７インバータ」（ＩＮＶ７）からなるインバータラッチ及び第６インバータの出力信号を反転させてオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）として出力する「第８インバータ」（ＩＮＶ８）を備える。
【００８８】
以上で示したように、オンダイターミネーションイネーブル信号（ＯＤＴＥＮ）は、第１比較信号（Ｃ１）がトグルするときにアクティブになり、第２比較信号（Ｃ２）がトグルするときに非アクティブになる。したがって、本発明の実施形態を適用すると、外部クロック（ＥＸＴ＿ＣＬＫ）と遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）が高周波で動作する場合にも、外部クロックと遅延固定ループクロックをカウントした値を利用してオンダイターミネーションイネーブル信号がアクティブになるタイミングを決定するため、オンダイターミネーションイネーブル信号が所望しないタイミングでアクティブになることを防止することができる。即ち、オンダイターミネーション命令信号がアクティブになった後、設計者の初期設定によってオンダイターミネーションイネーブル信号がアクティブになるタイミングを調節することができる。
【００８９】
図７は、本発明のオンダイターミネーション制御方法を示すタイミング図である。図７に示すように、本発明の実施形態に係るオンダイターミネーション制御方法は、外部リセット信号（ＲＥＳＥＴ）に応答して第１リセット信号（Ｒ１）をアクティブにし、一定の遅延時間後に、第２リセット信号（Ｒ２）をアクティブにするリセットステップ（ａ）と、第１リセット信号Ｒ１に応答して遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）を、設定された値０からカウントする遅延固定ループカウントステップ（ｂ）と、第２リセット信号（Ｒ２）に応答して外部クロック（ＥＸＴ＿ＣＬＫ）を、設定された値５からカウントする外部カウントステップ（ｃ）、及びオンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）に応答して外部クロックをカウントした値と遅延固定ループクロックをカウントした値とを比較して（ｄ）、その値に応じてオンダイターミネーションイネーブル信号（ＯＤＴＥＮ）の論理レベルを決定する（ｅ）比較出力ステップを含む。
【００９０】
本発明の実施形態に係るオンダイターミネーション制御方法のうち、リセットステップ（ａ）は、第１リセット信号を、遅延固定ループクロックから外部クロックまでの遅延時間をモデリングして決定された一定の時間（Ｒｅｐｌｉｃａ  Ｄｅｌａｙ）の分を遅延させて第２リセットとして出力する。
【００９１】
本発明の実施形態に係るオンダイターミネーション制御方法のうち、比較出力ステップ（ｄ、ｅ）は、オンダイターミネーション命令信号（ＯＤＴ＿ＣＭＤ）の論理レベルが遷移されるとき、外部クロック（ＥＸＴ＿ＣＬＫ）のカウント値をレジスタに保存し、レジスタに保存された値と遅延固定ループクロック（ＤＬＬ＿ＣＬＫ）のカウント値とを比較し、その値が同じとき、オンダイターミネーションイネーブル信号（ＯＤＴＥＮ）の論理レベルを遷移する。また、前記比較出力ステップ（ｄ、ｅ）において、オンダイターミネーションイネーブル信号の論理レベルを遷移するとき、オンダイターミネーション命令信号の立ち上がりエッジにおいて、オンダイターミネーションイネーブル信号をロジック「ハイ」にアクティブにする。同様に、前記比較出力ステップ（ｄ、ｅ）でオンダイターミネーションイネーブル信号の論理レベルを遷移するとき、オンダイターミネーション命令信号の立ち下がりエッジにおいて、オンダイターミネーションイネーブル信号をロジック「ロー」に非アクティブにする。
【００９２】
以上で示した本発明のオンダイターミネーション制御方法は、本発明の実施形態に係るオンダイターミネーション制御回路が動作する順番及び方法を説明したものであり、その効果は上記で説明したオンダイターミネーション制御回路と同じなのでここでは省略する。
【００９３】
なお、本発明は上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。例えば、前記実施形態において、例示した論理ゲート及びトランジスタは、入力された信号の極性によって、その位置及び種類が異なるように実現されるべきである。
【図面の簡単な説明】
【００９４】
【図１】Ａ：低周波動作の際の従来のオンダイターミネーションの制御方法を示すタイミング図Ｂ：高周波動作の際の従来のオンダイターミネーションの制御方法による問題点を示すタイミング図
【図２】本発明の実施形態に係るオンダイターミネーション制御回路を示すブロックダイアグラム
【図３】図２に示すオンダイターミネーション制御回路のリセット信号出力部の回路図
【図４】図２に示すオンダイターミネーション制御回路の命令信号感知手段の回路図
【図５】図２に示すオンダイターミネーション制御回路のコード比較手段の回路図
【図６】図２に示すオンダイターミネーション制御回路のイネーブル信号出力手段の回路図
【図７】本発明のオンダイターミネーション制御方法を示すタイミング図
【図１】
2007097183.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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