(57)【要約】【課題】電子ビーム描画装置における合わせ描画を行う場合に、実効的なスループットを向上でき、生産性を向上可能な電子ビーム描画方法を提供する。【解決手段】下地マークが形成された被処理基板上に塗布されたレジスト膜に、補正係数を用いてズレ計測用パターンを描画する工程（Ｓ１０４）と、下地マーク及びズレ計測用パターン上をそれぞれ荷電粒子線で走査し、下地マークの位置及びズレ計測用パターンの位置を算出する工程（Ｓ１０６）と、下地マークの位置及びズレ計測用パターンの位置に基づいて合わせズレ量を算出する工程（Ｓ１０７）と、合わせズレ量に基づいて補正係数を補正する工程（Ｓ１０９）と、補正係数を用いて描画を行う工程（Ｓ１１０）とを含む。【選択図】      図８
2007329267.tif 000002
【特許請求の範囲】
【請求項１】
下地マークが形成された被処理基板上に塗布されたレジスト膜に、荷電粒子線で描画する描画部と、
前記下地マーク、及び前記レジスト膜に、補正係数を用いて前記描画部で描画したズレ計測用パターン上をそれぞれ荷電粒子線で走査して、前記下地マークの位置及び前記ズレ計測用パターンの位置を算出する位置算出部と、
前記下地マークの位置及び前記ズレ計測用パターンの位置から合わせズレ量を算出するズレ量算出部と、
前記合わせズレ量に基づいて前記補正係数を補正する補正部
とを備えることを特徴とする荷電粒子線描画装置。
【請求項２】
下地マークが形成された被処理基板上に塗布されたレジスト膜に、補正係数を用いてズレ計測用パターンを描画する工程と、
前記下地マーク及び前記ズレ計測用パターン上をそれぞれ荷電粒子線で走査し、前記下地マークの位置及び前記ズレ計測用パターンの位置を算出する工程と、
前記下地マークの位置及び前記ズレ計測用パターンの位置に基づいて合わせズレ量を算出する工程と、
前記合わせズレ量に基づいて前記補正係数を補正する工程と、
前記補正係数を用いて描画を行う工程
とを含むことを特徴とする荷電粒子線描画方法。
【請求項３】
前記補正係数を用いて描画を行う工程が、前記ズレ計測用パターンを描画する工程の前、前記ズレ計測用パターンを描画する工程と同時、及び前記補正係数を補正する工程の後のいずれかにおいてなされることを特徴とする請求項２に記載の荷電粒子線描画方法。
【請求項４】
前記ズレ計測用パターンを描画する工程が、前記描画を行う工程における照射量よりも大きい照射量の荷電粒子線を用いること、又は前記描画を行う工程における荷電粒子線よりも低加速の荷電粒子線を用いることを特徴とする請求項２又は３に記載の荷電粒子線描画方法。
【請求項５】
前記荷電粒子線の走査が、
第１の描画条件を用いて前記ズレ計測用パターンを走査し、
第２の描画条件を用いて前記下地マークを走査する
ことを含むことを特徴とする請求項２〜４のいずれか１項に記載の荷電粒子線描画方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、荷電粒子線描画技術に関し、特に、荷電粒子線描画装置及び荷電粒子線描画方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程では、各層ごとの回路パターンを、被処理基板上の下地パターンとの位置合わせを行ないながら形成する（例えば、特許文献１参照。）。半導体集積回路の微細化に伴って、高い合わせ精度が要求されてきている。
【０００３】
従来の電子ビーム描画装置における位置合わせでは、被処理基板上に塗布されたレジスト膜に合わせズレ計測用のパターンを描画した後、現像したうえで、合わせズレ検査装置を用いて合わせズレ量を検査する方法が知られている。しかしながら、合わせズレ検査装置を用いた合わせズレ検査工程には時間がかかるため、実効的なスループットが低下し、生産性が低下する。電子ビーム描画以外のイオンビーム等の他の荷電粒子線描画装置についても、同様な問題がある。
【特許文献１】特開平９−８２６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、荷電粒子線描画装置における合わせ描画を行う場合に、実効的なスループットを向上でき、生産性を向上可能な荷電粒子線描画装置及び荷電粒子線描画方法を提供する。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、（イ）下地マークが形成された被処理基板上に塗布されたレジスト膜に、荷電粒子線で描画する描画部と、（ロ）下地マーク、及びレジスト膜に、補正係数を用いて描画部で描画したズレ計測用パターン上をそれぞれ荷電粒子線で走査して、下地マークの位置及びズレ計測用パターンの位置を算出する位置算出部と、（ハ）下地マークの位置及びズレ計測用パターンの位置から合わせズレ量を算出するズレ量算出部と、（ニ）合わせズレ量に基づいて補正係数を補正する補正部とを備える荷電粒子線描画装置が提供される。
【０００６】
本願発明の他の態様によれば、（イ）下地マークが形成された被処理基板上に塗布されたレジスト膜に、補正係数を用いてズレ計測用パターンを描画する工程と、（ロ）下地マーク及びズレ計測用パターン上をそれぞれ荷電粒子線で走査し、下地マークの位置及びズレ計測用パターンの位置を算出する工程と、（ハ）下地マークの位置及びズレ計測用パターンの位置に基づいて合わせズレ量を算出する工程と、（ニ）合わせズレ量に基づいて補正係数を補正する工程と、（ホ）補正係数を用いて描画を行う工程とを含む荷電粒子線描画方法が提供される。
【発明の効果】
【０００７】
本発明によれば、荷電粒子線描画装置における合わせ描画を行う場合に、実効的なスループットを向上でき、生産性を向上可能な荷電粒子線描画装置及び荷電粒子線描画方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
また、本発明の実施の形態において、「荷電粒子線」として電子ビームを一例に説明するが、荷電粒子線としてはイオンビームを採用しても良い。即ち、イオンビームについても電子ビームの場合と同様に以下の説明を適用することができる。
【００１０】
本発明の実施の形態に係る電子ビーム描画装置は、図１に示すように、中央演算処理装置（ＣＰＵ）１、描画部（電子光学系）２、描画制御部３、データ記憶装置４、入力装置５、出力装置６、主記憶装置７及びプログラム記憶装置８を備える。例えばＣＰＵ１、描画制御部３、データ記憶装置４、入力装置５、出力装置６、主記憶装置７及びプログラム記憶装置８は、バス９を介して互いに接続されている。
【００１１】
描画部２は、電子ビーム発生源（電子銃）１１、コンデンサレンズ１４、第１成形アパーチャマスク１５、第２成形アパーチャマスク（キャラクタプロジェクション（ＣＰ）アパーチャマスク）２０、ブランキングアパーチャマスク１６、ブランキング偏向器１７ａ，１７ｂ、投影レンズ１８、キャラクタプロジェクション（ＣＰ）選択偏向器１９ａ，１９ｂ，１９ｃ，１９ｄ、縮小レンズ２１、対物レンズ２３、対物偏向器２２ａ，２２ｂ、及び駆動機構１９を備える。また、図示を省略した試料室内には、被処理基板（ウェハ）２７を搭載するステージ２６、及び被処理基板２７からの２次電子又は反射電子等を検出信号として検出するファラデーカップ等の検出器２８が収容されている。
【００１２】
電子銃１１は、電子ビーム１０を発生し射出する。コンデンサレンズ１４は、電子ビーム１０の照明条件を調整する。第１成形アパーチャマスク１５及びＣＰアパーチャマスク２０は、電子ビーム１０を所望の形状に成形する。ブランキングアパーチャマスク１６は、電子ビーム１０を必要に応じてオン・オフする。ブランキング偏向器１７ａ，１７ｂは、電子ビーム１０をブランキングアパーチャマスク１６上へ偏向する。投影レンズ１８は、ＣＰアパーチャマスク２０上に像面を形成する。
【００１３】
ＣＰ選択偏向器１９ａ〜１９ｄは、ＣＰアパーチャマスク２０上の任意のＣＰ位置に電子ビーム１０を位置合わせし、ＣＰアパーチャマスク２０が有するＣＰアパーチャを選択することで第１成形アパーチャマスク１５及びＣＰアパーチャマスク２０の光学的な重なりの程度を制御し、電子ビーム１０を成形する。
【００１４】
対物偏向器２２ａ，２２ｂは、電子ビーム１０を偏向して被処理基板２７上を走査する。加速電圧が５ｋｅＶの場合、対物偏向器２２ａ，２２ｂの偏向領域の大きさは、例えば１．５ｍｍ、５０μｍである。
【００１５】
ＣＰ選択偏向器１９ａ〜１９ｄと対物偏向器２２ａ，２２ｂは精度良く、高速に電子ビーム１０を偏向するため、静電型の偏向器が用いられている。対物偏向器２２ａ，２２ｂは、スループットを低下させることなく且つ高精度に偏向するために、主偏向器及び副偏向器、並びに偏向収差を最小にするための複数の偏向電極を有する。縮小レンズ２１及び対物レンズ２３は、電子ビーム１０を被処理基板２７上に結像させる。
【００１６】
被処理基板２７としては、直接描画方式で半導体装置を製造する場合にはレジストを塗布したシリコン（Ｓｉ）等の半導体ウェハ等を、露光用マスクを作製する場合にはレジストを塗布したガラス基板等を用いることができる。なお、直接描画方式で液晶表示装置を製造する場合にはガラス基板等が、光記録媒体を製造する場合にはポリカーボネイト等の樹脂基板等が被処理基板２７として用いられても良い。勿論これらのガラス基板や樹脂基板の上には工程の進行に応じて種々の薄膜が形成されうる。
【００１７】
ステージ２６は、Ｘ方向及びＹ方向（水平方向）に移動可能である。レーザ測長計（干渉計）３０は、ステージ２６の位置を計測する。ステージ駆動部２９は、レーザ測長計３０により計測されたステージ２６の位置に基づいてステージ２６を駆動し移動可能である。
【００１８】
電子ビーム描画の際には、電子銃１１から発生した電子ビーム１０は、コンデンサレンズ１４により所望の電流密度に調整され、第１成形アパーチャマスク１５に均一に照射される。第１成形アパーチャマスク１５の矩形アパーチャを通過した電子ビーム１０は、投影レンズ１８により、ＣＰアパーチャマスク２０に結像される。第１成形アパーチャマスク１５及びＣＰアパーチャマスク２０の光学的重なりによる像は、縮小レンズ２１により所定の縮小率に縮小され、対物レンズ２３により被処理基板２７上に結像される。このとき、ビーム偏向回路３４により印加される偏向電圧に応じて対物偏向器２２ａ，２２ｂが電界を形成することにより電子ビーム１０が偏向される。また、被処理基板２７を移動する場合、被処理基板２７の不必要な部分が描画されないように、ブランキング偏向器１７ａ，１７ｂで電子ビーム１０をブランキングアパーチャマスク１６上へ偏向することで電子ビーム１０をオフにして、被処理基板２７の表面上に到達しないようにする。
【００１９】
描画制御部３は、レンズ制御回路３１、ブランキング偏向回路３２、キャラクタプロジェクション（ＣＰ）選択回路（方式選択回路）３３、ビーム偏向回路３４、検出信号処理回路３５、及びステージ制御回路３６を有する。レンズ制御回路３１は、コンデンサレンズ１４に電子ビーム１０の照明条件を調整させるための電圧を印加する。ブランキング偏向回路３２は、ブランキング偏向器１７ａ，１７ｂに電子ビーム１０を必要に応じてオン・オフさせるための偏向電圧を印加する。ＣＰ選択回路３３は、ＣＰ選択偏向器１９ａ〜１９ｄに、電子ビーム１０の重なりの程度を制御させるための電圧を印加する。ビーム偏向回路３４は、対物偏向器２２ａ，２２ｂに電子ビーム１０を偏向させるための偏向電圧を印加する。検出信号処理回路３５は、検出器２８により検出された２次電子等を信号に変換して検出信号をＣＰＵ１に伝達する。ステージ制御回路３６には、ステージ駆動部２９及びレーザ測長計３０がそれぞれ接続されている。ステージ制御回路３６は、レーザ測長計３０で計測されたステージ２６の座標位置を参照しながらステージ駆動部２９を駆動することにより、ステージ２６の位置を制御する。
【００２０】
次に、第１成形アパーチャマスク１５及びＣＰアパーチャマスク２０の一例を、図２を用いて説明する。第１成形アパーチャマスク１５には、矩形アパーチャ４０が設けられている。ＣＰアパーチャマスク２０上には、キャラクタプロジェクション（ＣＰ）方式で用いる繰り返し性の高い複数のＣＰ用開口部（キャラクタアパーチャ）４０ａ〜４０ｅ、及び可変成形ビーム（ＶＳＢ）方式で用いるＶＳＢ用開口部４０ｆが加工されている。キャラクタアパーチャ４０ａ〜４０ｅは、１枚のＣＰアパーチャマスク２０に複数レイヤー分作り込むことが可能であり、必要に応じて選択可能である。縮小レンズ２１及び対物レンズ２３等によるキャラクタアパーチャ４０ａ〜４０ｅ及びＶＳＢ用開口部４０ｆの縮小率は例えば１／５である。以下の説明では縮小率を１／５として説明する。
【００２１】
ＣＰ選択偏向器１９ａ〜１９ｄで電子ビーム１０を位置合わせし、電子ビーム１０を対象とするキャラクタアパーチャ（例えばキャラクタアパーチャ４０ａ）の形状に成形し、成形した電子ビーム（キャラクタビーム）１０を対物偏向器２２ａ，２２ｂによって被処理基板２７上の希望する位置に照射することにより、ＬＳＩパターンを高速に描画することができる。例えばキャラクタアパーチャ４０ｅは、第１成形アパーチャマスク１５の矩形アパーチャ４０との電子ビーム１０の重ね合わせにより、矩形や三角形の電子ビーム（キャラクタビーム）１０を形成する。
【００２２】
ＣＰアパーチャマスク２０には駆動機構１９が設けられている。駆動機構１９は、キャラクタアパーチャ４０ａ〜４０ｅ及びＶＳＢ用開口部４０ｆのそれぞれを選択的に描画するために、ＣＰアパーチャマスク２０を移動可能である。駆動機構１９としては、超音波ステージ駆動部、ピエゾ素子、電動ステージ駆動部、又は手動による駆動機構等を用いることができる。
【００２３】
次に、ＣＰ選択偏向器１９ａ〜１９ｄによる電子ビーム１０の制御方法を説明する。図１に示したＣＰ選択回路３３は、描画の際は、ＣＰＵ１から送られてきたビームサイズ、使用アパーチャ、ビーム位置、及びＶＳＢ／ＣＰフラグ等を含むショット情報から、ＶＳＢ方式とＣＰ方式のいずれの方式を選択するかのフラグ（ＶＳＢ／ＣＰフラグ）を判別し、使用するＣＰ選択偏向器１９ａ〜１９ｄを切り替える。
【００２４】
ＣＰ方式では、図３に示すように、ＣＰ選択回路３３は、例えば４段のＣＰ選択偏向器１９ａ〜１９ｄを選択する。ＣＰ選択偏向器１９ａは、光軸に沿って上流側からきた電子ビーム１０を所望のＣＰ位置方向に偏向する。偏向された電子ビーム１０はＣＰ選択偏向器１９ｂによってＣＰアパーチャマスク２０に対して垂直に振り戻される。この結果、電子ビーム１０は、ＣＰアパーチャマスク２０上にあるキャラクタアパーチャ４０ａ〜４０ｅに対して垂直に入射することになる。ＣＰアパーチャマスク２０のキャラクタアパーチャ４０ａ〜４０ｅを通過した電子ビーム１０は、ＣＰ選択偏向器１９ｃによって、光軸方向に振り戻され、さらにＣＰ選択偏向器１９ｄによって光軸を平行に振り戻される。結果として、ＣＰアパーチャマスク２０上のどのキャラクタアパーチャ４０ａ〜４０ｅを通った場合でも、電子ビーム１０は光軸上の同じ位置に振り戻され、光軸と平行な状態で下流の縮小レンズ２１や対物レンズ２３、対物偏向器２２ａ，２２ｂに入射することになる。即ち、ＣＰアパーチャマスク２０上のどのキャラクタアパーチャ４０ａ〜４０ｅを通った場合でも、ＣＰ選択偏向器１９ａ〜１９ｄによって、光軸上の同じ位置に電子ビーム１０を振り戻すことができる。このため、ＣＰアパーチャマスク２０上で大きく電子ビーム１０を偏向した場合でも、被処理基板２７上での位置ズレが少なく、高精度な描画を行うことができる。各偏向アンプの電圧は±４０Ｖであり、この場合の偏向幅は、キャラクタアパーチャ４０ａ〜４０ｅ上で１ｍｍである。
【００２５】
一方、ＶＳＢ方式では、図４に示すように、例えばＣＰ選択偏向器１９ａのみを使用する。ＶＳＢ方式の場合、使用するＶＳＢ用開口部４０ｆを光軸付近に配置すれば、偏向幅はＣＰ方式に比べ極端に少なくてすむ。ＶＳＢ方式で必要とされるビーム偏向幅はＶＳＢ用開口部４０ｆ上で１００μｍもあれば十分である。この場合、ＶＳＢ用開口部４０ｆ上の偏向幅が小さいので、ＣＰ方式のように、光軸上に電子ビーム１０を振り戻す必要はない。なお、ＣＰ選択偏向器１９ｃ，１９ｄにビームアライメント用の電圧を重畳させている場合には、ＣＰ選択偏向器１９ｃ，１９ｄの電圧を出力する。なお、位置決め用偏向器にビームアライメント用補正電圧を重畳する場合には、ＣＰ選択偏向器１９ｃ，１９ｄに重畳させる必要がない。以上説明したように、ＣＰ方式及びＶＳＢ方式を切り替えて、多数のキャラクタアパーチャ４０ａ〜４０ｅ及びＶＳＢ用開口部４０ｆを高精度に選択することができる。
【００２６】
本発明の実施の形態において、図５及び図６に示すように、被処理基板２７上には、下地マーク（位置合わせマーク）７０ａ〜７０ｄが形成されている。位置合わせマーク７０ａ〜７０ｄは、例えばチップ間のダイシングライン上に配置される。被処理基板２７及び位置合わせマーク７０ａ〜７０ｄ上には層間絶縁膜７２、被加工膜７３及びレジスト膜７４が配置されている。
【００２７】
図１に示したＣＰＵ１は、位置算出部１００、係数算出部１０１、ズレ量算出部１０２、及び補正部１０３を備える。位置算出部１００は、電子ビーム１０で位置合わせマーク７０ａ〜７０ｄ上、及び後述するズレ計測用パターン上を走査したときに検出器２８により検出された検出信号に基づいて、位置合わせマーク７０ａ〜７０ｄの位置及びズレ計測用パターンの位置をそれぞれ算出する。
【００２８】
係数算出部１０１は、位置算出部１００により算出された位置合わせマーク７０ａ〜７０ｄの位置に基づいて被処理基板２７上のチップ位置及び補正係数（歪係数）を算出する。歪係数は、例えば、２次多項式で表現することができる。なお、被処理基板２７上のチップ位置及び歪係数を算出する代わりに、被処理基板歪係数とチップ位置、及びチップ歪係数を算出しても良い。補正係数を算出する際には、統計処理を行うことにより、マーク検出誤差を低減することもできる。例えば、係数算出部１０１は、チップ位置に基づいて被処理基板２７上の歪を算出し、位置合わせマーク７０ａ〜７０ｄの位置から被処理基板２７の歪成分を減算し、他の位置合わせマークの位置情報からチップの歪を平均化処理することで、歪係数を算出する。
【００２９】
ズレ量算出部１０２は、位置算出部１００により算出された位置合わせマーク７０ａ〜７０ｄの位置及びズレ計測用パターンの位置と、レーザ測長系３０から読み出したマーク検出時のステージ２６の位置を加算し、合わせズレ量を計測する。被処理基板２７上での合わせズレ量を、ステージ座標系で表現しても良いし被処理基板２７上の位置合わせズレ量、及びチップの位置ズレで表現しても良い。
【００３０】
補正部１０３は、ズレ量算出部１０２により計測された合わせズレ量に基づいて補正係数を補正する。例えば、合わせズレ量のオフセット値である補正量を算出して、補正量を補正係数に加算して、補正係数を補正する。このとき、データ記憶装置４の係数記憶部４２に格納されている補正係数を補正しても良いし、補正量を別テーブルに保存して、描画時に描画制御部３内で補正量を補正係数に加算しても良い。
【００３１】
入力装置５としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置６としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。
【００３２】
主記憶装置７は、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置７としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００３３】
データ記憶装置４は、位置合わせマーク７０ａ〜７０ｄの位置やズレ計測用パターンの位置等を格納する位置記憶部４１、係数算出部１０１により算出された補正係数や補正部１０３により補正された補正係数を格納する係数記憶部４２、及びズレ量算出部１０２により計測された合わせズレ量を格納する合わせズレ量記憶部４３を備える。なお、描画に必要な全データはデータ記憶装置４に格納されているものとする。
【００３４】
図８のフローチャートに示す電子ビーム描画方法を説明する前に、図８のステップＳ１０１の位置合わせマーク検出方法を、図７のフローチャートを参照しながら説明する。
【００３５】
（イ）ステップＳ１０において、図５及び図６に示した位置合わせマーク７０ａ〜７０ｄの位置や形状等のマーク情報を設定する。ステップＳ１１において、マーク情報に基づいて、位置合わせマーク７０ａ〜７０ｄが光軸直下のビーム偏向可能な範囲（偏向領域）にくるように、ステージ２６を移動させる。
【００３６】
（ロ）ステップＳ１２において、電子ビーム１０で位置合わせマーク７０ａ〜７０ｄ上を走査する。ステップＳ１３において、検出器２８が、電子ビーム１０の走査に伴う反射電子又は２次電子等の検出信号を検出する。ステップＳ１４において、検出信号、及びレーザ測長系３０から読み出したマーク検出時のステージ２６の位置をデータ記憶装置４に格納する。
【００３７】
（ハ）ステップＳ１５において、検出信号に基づいて偏向領域内の位置合わせマーク７０ａ〜７０ｄの位置を検出する。更に、位置合わせマーク７０ａ〜７０ｄの位置とステージ２６の位置を加算して、被処理基板２７上の位置合わせマーク７０ａ〜７０ｄの位置を検出する。
【００３８】
（ニ）ステップＳ１６において、チップに対応する位置合わせマークが複数ある場合、すべての位置合わせマークの位置を検出したか判断する。すべての位置合わせマークの位置を検出した場合には処理を完了する。一方、チップに対応するすべての位置合わせマークの位置が検出されていない場合には、ステップＳ１１の手順に戻り、残りの位置合わせマークの位置を検出する。これにより、チップに対応するすべての位置合わせマークの位置を検出し、図８に示すステップＳ１０１の処理を終了する。
【００３９】
次に、本発明の実施の形態における位置合わせ方法を含む荷電粒子線描画方法を、図８のフローチャートを参照しながら説明する。
【００４０】
（イ）ステップＳ１０１において、図７に示すステップＳ１０〜Ｓ１６の手順の説明と同様に、被処理基板２７上のチップ毎の位置合わせマーク７０ａ〜７０ｄの位置（座標）を検出する。
【００４１】
（ロ）ステップＳ１０２において、すべてのチップに対応する位置合わせマークの位置を検出したか判断する。すべてのチップに対応する位置合わせマークの位置を検出した場合にはステップＳ１０３に進む。一方、位置合わせマークの位置を未検出のチップがある場合には、ステップＳ１０１の手順に戻り、残りのチップに対応する位置合わせマークの位置を検出する。これにより、すべてのチップに対応する位置合わせマークの位置を検出する。
【００４２】
（ハ）ステップＳ１０３において、係数算出部１０１が、位置合わせマーク７０ａ〜７０ｄの位置に基づいて、被処理基板２７上のチップ位置及び歪係数を補正係数として算出する。
【００４３】
（ニ）ステップＳ１０４において、位置合わせマーク７０ａ〜７０ｄの位置に基づいて、位置合わせマーク７０ａ〜７０ｄが光軸直下の偏向領域内にくるようにステージ２６を移動させる。描画部２が、係数算出部１０１により算出された補正係数を用いて、図９に示すように被処理基板２７上のレジスト膜７４に、位置合わせマーク７０ａ〜７０ｄの近傍にズレ計測用パターン７０を描画する。このとき、デバイス領域への通常の照射量（例えば、１μＣ／ｃｍ2）よりも多い照射量（例えば、通常の照射量の１０倍の１０μＣ／ｃｍ2）で、ズレ計測用パターン７０を描画する。照射量を更に増やす場合には、電子ビーム１０の走査機能を用いてズレ計測用パターン７０を描画しても良い。電子ビーム１０の走査範囲を小さくすれば、ズレ計測用パターン７０を描画することができる。例えば、２０μｍ2の位置合わせマーク７０ａ〜７０ｄ内に、１０μｍ2の電子ビーム１０を走査すれば、１０μｍ2のズレ計測用パターン７０を描画することができる。このとき、加速電圧としては、低加速領域（５ｋｅＶ以下）を用いている。このため、近接効果によって、走査によりズレ計測用パターン７０の形状がくずれることを防止することができる。
【００４４】
（ホ）図８のステップＳ１０５において、すべての位置合わせマークに対応するズレ計測用パターンが描画されたか判断する。すべての位置合わせマークに対応するズレ計測用パターンが描画された場合には、ステップＳ１０６に進む。すべての位置合わせマークに対応するズレ計測用パターンが描画されていない場合には、ステップＳ１０４の手順に戻り、残りの位置合わせマークに対応するズレ計測用パターンを描画する。
【００４５】
（ヘ）ステップＳ１０６において、光軸直下に位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０がくるようにステージ２６を移動させる。通常の描画時と異なるズレ計測用の描画条件（例えば、負電圧（リターディング電圧）を−３ｋＶ、入射エネルギーを２ｋＶ）に設定し、レジスト膜７４上の位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０を含む領域を電子ビーム１０で走査する。走査に伴う反射電子又は２次電子等の検出信号を検出する。位置算出部１００が、検出信号に基づいて、ズレ計測用パターン７０の位置及び位置合わせマーク７０ａ〜７０ｄの位置を算出する。
【００４６】
（ト）ステップＳ１０７において、ズレ量算出部１０２が、位置合わせマーク７０ａ〜７０ｄの位置と、マーク検出時のステージ２６の位置とを加算し、合わせズレ量を計測する。ステップＳ１０８において、すべてのチップに対応する合わせズレ量が計測されたか判定する。すべてのチップに対応する合わせズレ量が計測された場合には、ステップＳ１０９に進む。一方、すべてのチップに対応する合わせズレ量が計測されていない場合には、ステップＳ１０７の手順に戻り、未計測の合わせズレ量を計測する。
【００４７】
（チ）ステップＳ１０９において、補正部１０３が、ズレ量算出部１０２により計測された合わせズレ量を補正するための補正量を算出する。更に、補正部１０３が、補正量を用いて補正係数を補正する。ステップＳ１１０において、描画部２が、補正部１０３により補正された補正係数を用いて所望の描画処理を行う。描画処理が終了したら、処理を完了する。
【００４８】
ここで、比較例に係る位置合わせ方法を、図２０のフローチャートを参照しながら説明する。
【００４９】
（イ）ステップＳ１２１〜Ｓ１２３は、図８に示したステップＳ１０１〜Ｓ１０３の手順と実質的に同様であるので、重複した説明を省略する。
【００５０】
（ロ）ステップＳ１２４において、補正係数を用いて所望の描画処理を行う。この際、ズレ計測用パターンも描画する。描画終了後、ステップＳ１２５において、電子ビーム描画装置から被処理基板を取り出す。ステップＳ１２６において現像し、ズレ計測用パターンを形成する。
【００５１】
（ハ）ステップＳ１２７において、合わせズレ検査装置を用いて、ズレ計測用パターンに基づいて合わせズレ量を計測し、合否判定を行う。ステップＳ１２８において、合わせズレ量に基づいて補正量を算出する。ステップＳ１２９において、補正量に基づいて補正係数を補正する。以降の描画を行う際に、ステップＳ１２４の手順に対して、補正した補正係数をフィードバックして、補正した補正係数を用いて所望の描画を行う。
【００５２】
図２０に示した比較例に係る位置合わせ方法においては、被処理基板を外部に取り出して合わせズレ検査装置を用いて検査しているので、時間やコストがかかる。
【００５３】
これに対して、本発明の実施の形態によれば、電子ビーム描画装置内部でその場（insitu）計測により、合わせズレ量を計測することができる。この結果、合わせズレ検査装置による計測及び合わせズレ検査異常による描画リワークを行なうことが不要になり、低コストで描画を行うことができる。また、合わせズレ検査装置におけるレシピ作成時間や被処理基板搬送時間等の計測に伴う時間が不要となる。
【００５４】
更に、描画前に重ね合わせ検査を行ない、合わせズレ量を算出し補正することができるため、描画工程のリワークを描画前に防止することができ、実質的な描画スループットを向上させた描画が可能であり、描画前に合わせズレを補正した高精度の重ね合わせ描画を実現可能となる。
【００５５】
更に、ズレ計測用パターン７０を描画時の電子ビーム１０の照射量を、通常のデバイスパターンの描画時の電子ビーム１０の照射量よりも多くすることによって、明瞭なズレ計測用パターン７０の潜像を観察することが可能となり、重ね合わせ精度を向上可能となる。
【００５６】
図８に示した一連の手順は、図８と等価なアルゴリズムのプログラムにより、図１に示した電子ビーム描画装置を制御して実行出来る。このプログラムは、本発明の電子ビーム描画装置を構成するコンピュータシステムのプログラム記憶装置８に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を電子ビーム描画装置のプログラム記憶装置８に読み込ませることにより、本発明の一連の手順を実行することができる。
【００５７】
ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等のプログラムを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク等が「コンピュータ読取り可能な記録媒体」に含まれる。例えば、電子ビーム描画装置の本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを電子ビーム描画装置を構成するプログラム記憶装置８にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばＲＯＭや、磁気テープ装置を用いることもできる。さらに、インターネット等の通信ネットワークを介して、このプログラムをプログラム記憶装置８に格納することが可能である。
【００５８】
次に、図１に示した電子ビーム描画装置を用いた半導体装置（ＬＳＩ）の製造方法について、図１０のフローチャートを参照して説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５９】
（イ）ステップＳ１において、プロセスシミュレーション、リソグラフィシミュレーション、デバイスシミュレーション、及び回路シミュレーションが行われ、レイアウトデータ（設計データ）を生成する。ステップＳ２において、設計データに基づいて直接描画用の描画データを生成する。
【００６０】
（ロ）ステップＳ３ａにおけるフロントエンド工程（基板工程）では、ステップＳ３０における酸化工程、ステップＳ３１におけるレジスト塗布工程、ステップＳ３２における直接描画方式によるリソグラフィ工程、ステップＳ３３におけるイオン注入工程及びステップＳ３４における熱処理工程等が、更には図示を省略した化学気層成長（ＣＶＤ）工程やエッチング工程との組み合わせを含めて、所定の順番に沿って繰り返して実施されるが、図３１においてはフロントエンド工程の一部を例示的に示したいる。例示であるので、ステップＳ３４の熱処理工程を省略して、直ちにステップＳ３１のレジスト塗布工程に進んでも良く、エッチング工程の後にイオン注入されるような組み合わせも含むものである。例えばステップＳ３１においては、被処理基板（ウェハ）上に感光膜（レジスト膜）が塗布される。ステップＳ３２において、図１に示した電子ビーム描画装置を用いて、図８のステップＳ１０１〜Ｓ１１０に示す手順と同様に位置合わせを行い、直接描画方式で被処理基板上のレジスト膜に合わせ描画を行う。その後レジスト膜が現像されてエッチングマスクが作製される。ステップＳ３３においては、作製されたエッチングマスクを用いて被処理基板に対して選択的にイオン注入がされる。・・・・・一連の工程が終了すると、ステップＳ３５へ進む。なお、ステップＳ３２のフロントエンド工程の全リソグラフィ工程を直接描画方式で行う必要はない。例えば、ＭＯＳＦＥＴのゲート電極のエッチング用のエッチングマスク形成等の微細寸法が必要な工程のみに直接描画方式を採用しても良い。
【００６１】
（ニ）ステップＳ３ｂにおいて、基板表面に対して配線処理が施されるバックエンド工程（表面配線工程）が行われる。バックエンド工程では、ステップＳ３５における層間絶縁膜のＣＶＤ工程、ステップＳ３６における層間絶縁膜上へのレジスト塗布工程、ステップＳ３７における直接描画方式によるリソグラフィ工程、ステップＳ３８における層間絶縁膜中へのコンタクトホールやビアホールのエッチング工程、ステップＳ３９における金属堆積工程等が繰り返し実施される。図示を省略しているが、ステップＳ３９の金属堆積工程の後、更に他のリソグラフィ工程と、それに続くエッチング工程で金属膜がパターニングされる。ダマシン工程の場合であれば、ステップＳ３８のエッチング工程の後、リソグラフィ工程とそれに続くエッチング工程でダマシン溝が形成され、そのステップＳ３９の金属堆積工程が実施される。その後ＣＭＰ工程により金属膜がパターニングされる。ステップＳ３７のリソグラフィ工程においては、ステップＳ３２と同様に、図１に示した電子ビーム描画装置を用いて、図８のステップＳ１０１〜Ｓ１１０に示す手順と同様に、位置合わせを行い、直接描画方式で被処理基板上のレジスト膜に合わせ描画を行う。その後レジストを現像して、レジストからなるエッチングマスクが形成される。・・・・・一連の工程が終了して多層配線構造が完成し、ステップＳ３ｘに示した前工程が完了すれば、ステップＳ３ｙへ進む。なお、ステップＳのフロントエンド工程と同様、全リソグラフィ工程を直接描画方式で行う必要はなく、コンタクトホール開孔等の特定の工程のみに直接描画方式を採用しても良いが、全リソグラフィ工程に適用することを妨げるものでもない。
【００６２】
（ホ）ステップＳ３ｙにおいて、所定のチップサイズに分割され、パッケージング材料にマウントされ、チップ上の電極パッドとリードフレームのリードを接続等のパッケージ組み立ての工程が実施される。ステップＳ４において、半導体装置の検査を経て半導体装置が完成され、ステップＳ５において出荷される。
【００６３】
以上のように、本発明の実施の形態に係る半導体装置の製造方法によれば、ステップＳ３２，Ｓ３７におけるリソグラフィ工程において、電子ビーム描画装置内部で合わせズレ量をinsitu計測することができる。この結果、合わせズレ検査装置による計測及び合わせズレ検査異常による描画リワークを行なうことが不要になり、低コストで描画を行うことができる。また、合わせズレ検査装置におけるレシピ作成時間や被処理基板搬送時間等の計測に伴う時間が不要となる。更に、描画前に重ね合わせ検査を行ない、合わせズレ量を算出し補正することができるため、描画工程のリワークを描画前に防止することができ、実質的な描画スループットを向上させた描画が可能であり、描画前に合わせズレを補正した高精度の重ね合わせ描画を実現可能となる。この結果、低コストで半導体装置を生産可能となり、実効的な半導体製造のスループットを向上可能となる。
【００６４】
なお、図１に示した電子ビーム描画装置を、露光用マスクの作製に利用しても良い。その場合、ステップＳ１の設計工程で設計されたレイアウト等の表面パターンをもとにＣＡＤシステムを用いて、描画データが半導体チップの各層に対応して生成される。図１に示した電子ビーム描画装置（パターンジェネレータ）を用いて、図８に示したステップＳ１０１〜Ｓ１１０の手順で描画を行い、石英ガラス等のマスク基板上に各層の露光用マスクをそれぞれ作製し、マスクのセットが用意される。そして、ステップＳ３２，Ｓ３７等に例示したリソグラフィ工程においては、例えばステッパー等の描画装置を用いて、対応する層の露光用マスクのデバイスパターンが被処理基板上の感光膜に露光されパターニングされてイオン注入用マスクやエッチングマスク等が作製され、ステップＳ３ａに一部を例示したフロントエンド工程や、ステップＳ３ｂに一部を例示したバックエンド工程が実施される。また、前述したようにステッパー等による露光と直接描画方式との組み合わせでも良いことは勿論である。
【００６５】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る電子ビーム描画方法を、図１１のフローチャートを参照しながら説明する。
【００６６】
（イ）ステップＳ２０１において、図７に示すステップＳ１０〜Ｓ１６の手順の説明と同様に、被処理基板２７上のチップ毎の位置合わせマーク７０ａ〜７０ｄの位置（座標）を検出する。
【００６７】
（ロ）ステップＳ２０２において、すべてのチップに対応する位置合わせマークの位置を検出したか判断する。すべてのチップに対応する位置合わせマークの位置を検出した場合にはステップＳ２０３に進む。一方、位置合わせマークの位置を未検出のチップがある場合には、ステップＳ２０１の手順に戻り、残りのチップに対応する位置合わせマークの位置を検出する。これにより、すべてのチップに対応する位置合わせマークの位置を検出する。
【００６８】
（ハ）ステップＳ２０３において、係数算出部１０１が、位置合わせマーク７０ａ〜７０ｄの位置に基づいて、被処理基板２７上のチップ位置及び補正係数（歪係数）を算出する。
【００６９】
（ハ）ステップＳ２０４において、描画部２が、係数算出部１０１により算出された補正係数を用いて、所望の描画を行う。
【００７０】
（ニ）描画処理後、ステップＳ２０５において、図８に示したステップＳ１０４の手順と同様に、電子ビーム１０で走査してレジスト膜７４にズレ計測用パターン７０を描画する。
【００７１】
（ホ）ステップＳ２０６において、すべての位置合わせマークに対応するズレ計測用パターンが描画されたか判断する。すべての位置合わせマークに対応するズレ計測用パターンが描画された場合には、ステップＳ２０７に進む。すべての位置合わせマークに対応するズレ計測用パターンが描画されていない場合には、ステップＳ２０５の手順に戻り、残りの位置合わせマークに対応するズレ計測用パターンを描画する。
【００７２】
（ヘ）ステップＳ２０７において、図８に示したステップＳ１０７の手順と同様に、位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０を電子ビーム１０で走査する。走査に伴う反射電子又は２次電子等の検出信号を検出する。位置算出部１００が、検出信号に基づいて、ズレ計測用パターン７０の位置及び位置合わせマーク７０ａ〜７０ｄの位置を算出する。
【００７３】
（ト）ステップＳ２０８において、ズレ量算出部１０２が、位置合わせマーク７０ａ〜７０ｄの位置と、マーク検出時のステージ２６の位置とを加算し、合わせズレ量を計測する。ステップＳ２０９において、すべてのチップに対応する合わせズレ量が計測されたか判定する。すべてのチップに対応する合わせズレ量が計測された場合には、ステップＳ２１０に進む。一方、すべてのチップに対応する合わせズレ量が計測されていない場合には、ステップＳ２０７の手順に戻り、未計測の合わせズレ量を計測する。
【００７４】
（ハ）ステップＳ２１０において、補正部１０３が、合わせズレ量に基づいて補正量を算出し、ステップＳ２１１において補正量をデータ記憶装置４に格納する。次の被処理基板描画における位置合わせ段階で、データ記憶装置４に格納された補正量をフィードバックして、補正係数を補正する。
【００７５】
本発明の実施の形態の第１の変形例によれば、ステップＳ２０４における描画処理後に合わせズレを検査し、次の被処理基板に対する描画位置を補正することができる。この結果、合わせ精度が向上し、半導体製造における生産性を向上することができる。
【００７６】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る電子ビーム描画方法を、図１２のフローチャートを参照しながら説明する。
【００７７】
（イ）ステップＳ３０１において、図７に示すステップＳ１０〜Ｓ１６の手順の説明と同様に、被処理基板２７上のチップ毎の位置合わせマーク７０ａ〜７０ｄの位置（座標）を検出する。
【００７８】
（ロ）ステップＳ３０２において、すべてのチップに対応する位置合わせマークの位置を検出したか判断する。すべてのチップに対応する位置合わせマークの位置を検出した場合にはステップＳ３０３に進む。一方、位置合わせマークの位置を未検出のチップがある場合には、ステップＳ３０１の手順に戻り、残りのチップに対応する位置合わせマークの位置を検出する。これにより、すべてのチップに対応する位置合わせマークの位置を検出する。
【００７９】
（ハ）ステップＳ３０３において、係数算出部１０１が、位置合わせマーク７０ａ〜７０ｄの位置に基づいて、被処理基板２７上のチップ位置及び補正係数（歪係数）を算出する。
【００８０】
（ニ）ステップＳ３０４において、描画処理を開始し、補正係数を用いて所望の描画を行う。
【００８１】
（ホ）ステップＳ３０５において、描画処理中の時間に、図８に示したステップＳ１０４の手順と同様に、位置合わせマーク７０ａ〜７０ｄ近傍のレジスト膜７４にズレ計測用パターン７０を描画する。
【００８２】
（ヘ）ステップＳ３０６において、すべての位置合わせマークに対応するズレ計測用パターンが描画された場合には、ステップＳ３０７に進む。ズレ計測用パターン７０が描画されていない位置合わせマーク７０ａ〜７０ｄがある場合には、ステップＳ３０５の手順に戻り、未検出の位置合わせマークに対応するズレ計測用パターンを描画する。
【００８３】
（ニ）ステップＳ３０７において、所望の描画が終了したか判断する。所望の描画が終了したら、ステップＳ３０８において描画を終了し、処理を完了する。描画が途中であれば、ステップＳ３０９に進み、描画を一時停止する。
【００８４】
（ホ）ステップＳ３１０において、図８に示したステップＳ１０７の手順と同様に、位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０を電子ビーム１０で走査する。走査に伴う反射電子又は２次電子等の検出信号を検出する。位置算出部１００が、検出信号に基づいて、ズレ計測用パターン７０の位置及び位置合わせマーク７０ａ〜７０ｄの位置を算出する。
【００８５】
（ヘ）ステップＳ３１１において、ズレ量算出部１０２が、位置合わせマーク７０ａ〜７０ｄの位置と、マーク検出時のステージ２６の位置とを加算し、合わせズレ量を計測する。
【００８６】
（ト）ステップＳ３１２において、すべてのチップに対応する合わせズレ量が計測された場合には、ステップＳ３１３に進む。合わせズレ量が未計測のチップがある場合には、ステップＳ３１０の手順に戻り、未計測の合わせズレ量を計測する。
【００８７】
（チ）ステップＳ３１３において、補正部１０３が、合わせズレ量に基づいて補正量を算出し、ステップＳ３１４において補正量をデータ記憶装置４に格納する。更に、補正部１０３が、補正量を用いて補正係数を補正する。以降の被処理基板の描画において、補正した補正係数を、ステップＳ３０４の手順に対して、フィードバックする。そして、補正された補正係数を用いて、所望の描画を続行する。
【００８８】
本発明の実施の形態の第２の変形例によれば、描画処理中に合わせズレを検査し、以降の描画位置を補正することができる。この結果、合わせ精度が向上し、半導体製造における生産性を向上することができる。
【００８９】
（第３の変形例）
次に、本発明の実施の形態の第３の変形例に係る電子ビーム描画方法を、図１３のフローチャートを参照しながら説明する。
【００９０】
（イ）ステップＳ４０１〜Ｓ４０５の手順は、図８のステップＳ１０１〜Ｓ１０５を用いて説明した一連と同様であるので、重複した説明を省略する。
【００９１】
（ロ）ステップＳ４０６において、ズレ計測用パターン７０を光軸直下まで移動させる。第１の描画条件として、負電圧を−４ｋＶ、入射エネルギーを１ｋＶと設定し、電子ビーム１０によりズレ計測用パターン７０上を走査し、走査に伴う反射電子又は２次電子等の検出信号を取得する。位置算出部１００が、検出信号に基づいて、ズレ計測用パターン７０の位置を算出する。
【００９２】
（ニ）ステップＳ４０７において、第１の描画条件と異なる第２の描画条件として、負電圧を−２ｋＶ、入射エネルギーを３ｋＶと設定し、位置合わせマーク７０ａ〜７０ｄを電子ビーム１０により走査し、走査に伴う反射電子又は２次電子等の検出信号を取得する。位置算出部１００が、検出信号に基づいて、位置合わせマーク７０ａ〜７０ｄの位置を算出する。
【００９３】
（ホ）ステップＳ４０８において、ズレ量算出部１０２が、位置合わせマーク７０ａ〜７０ｄの位置とズレ計測用パターン７０の位置に基づいて合わせズレ量を計測する。ステップＳ４０９において、すべてのチップに対応する合わせズレ量が計測された場合には、ステップＳ４１０に進む。合わせズレ量が未計測のチップがある場合には、ステップＳ４０６の手順に戻り、未計測の合わせズレ量を計測する。
【００９４】
（ヘ）ステップＳ４１０及びＳ４１１の手順は、図８のステップＳ１０９及びＳ１１０を用いて説明した一連と同様であるので、重複した説明を省略する。
【００９５】
本発明の実施の形態の第３の変形例によれば、電子ビーム描画装置内部で合わせズレ量をinsitu計測することができる。この結果、合わせズレ検査装置による計測及び合わせズレ検査異常による描画リワークを行なうことが不要になり、低コストで描画を行うことができる。また、合わせズレ検査装置におけるレシピ作成時間や被処理基板２７搬送時間等の計測に伴う時間が不要となる。
【００９６】
更に、描画前に重ね合わせ検査を行ない、合わせズレ量を算出し補正することができるため、描画工程のリワークを描画前に防止することができ、実質的な描画スループットを向上させた描画が可能であり、描画前に合わせズレを補正した高精度の重ね合わせ描画を実現可能となる。
【００９７】
更に、位置合わせマーク７０ａ〜７０ｄとズレ計測用パターン７０を互いに異なる第１及び第２の描画条件でそれぞれ観察することにより、位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０が明瞭に区別して観察でき、合わせズレ量の算出精度を向上可能となる。この結果、半導体製造のスループットを向上可能となる。
【００９８】
なお、図１４に示すように、ステップＳ５０４における描画処理後に、ステップＳ５０７，Ｓ５０８において互いに異なる条件で位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０を走査しても良い。ステップＳ５０１〜Ｓ５０６、Ｓ５０９〜Ｓ５１３の手順は、図１１に示したステップＳ２０１〜Ｓ２０６、Ｓ２０８〜Ｓ２１３の手順と実質的に同様であるので、重複した説明を省略する。図１４に示した電子ビーム描画方法によれば、描画処理後に合わせズレを検査し、次の被処理基板に対する描画位置を補正することができるので、合わせ精度が向上し、半導体製造における生産性を向上することができる。
【００９９】
また、図１５に示すように、ステップＳ６０４において描画を開始した後、描画処理中に、ステップＳ６１０，Ｓ６１１において互いに異なる条件で位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０を走査しても良い。ステップＳ６０１〜Ｓ６０９、Ｓ６１２〜Ｓ６１６の手順は、図１２に示したステップＳ３０１〜Ｓ３０９、Ｓ３１１〜Ｓ３１６の手順と実質的に同様であるので、重複した説明を省略する。図１５に示した電子ビーム描画方法によれば、描画処理中に合わせズレを検査し、以降の描画位置を補正することができる。この結果、合わせ精度が向上し、半導体製造における生産性を向上することができる。
【０１００】
（第４の変形例）
本発明の実施の形態の第４の変形例に係る電子ビーム描画方法を、図１６のフローチャートを用いて説明する。
【０１０１】
（イ）ステップＳ７０１〜Ｓ７０５の手順は、図８のステップＳ１０１〜Ｓ１０５を用いて説明した一連と同様であるので、重複した説明を省略する。
【０１０２】
（ロ）ステップＳ７０６において、位置合わせマーク７０ａ〜７０ｄ及びズレ計測用パターン７０を光軸直下まで移動させる。負電圧を−３．８ｋＶ、入射エネルギーを１．２ｋＶとし、電子ビーム１０により、ズレ計測用パターン７０上を走査し、走査に伴う反射電子又は２次電子等の検出信号を取得する。このとき、各走査毎に画像を取得しておく。図９に示した位置合わせマーク７０ａからズレ計測用パターン７０及び位置合わせマーク７０ｂの方向に走査した場合、図１７に示すように、先にズレ計測用パターン７０の潜像Ｘが出現し、しばらくすると位置合わせマーク７０ａ〜７０ｄの像Ｙが出現する。このため、ステップＳ７０６において、ズレ計測用パターン７０が出現する第１の時間Ｔ１のみの画像データを処理して、ズレ計測用パターン７０の潜像を取得して、ズレ計測用パターン７０の位置を検出する。そして、ステップＳ７０７において、位置合わせマーク７０ａ〜７０ｄが出現する第２の時間Ｔ２のみの画像データを処理して、位置合わせマーク７０ａ〜７０ｄの２次電子像或いは反射電子像を取得して、位置合わせマーク７０ａ〜７０ｄの位置を検出する。
【０１０３】
（ハ）ステップＳ７０８〜Ｓ７１１の手順は、図８のステップＳ１０７〜Ｓ１１０を用いて説明した一連と同様であるので、重複した説明を省略する。
【０１０４】
本発明の実施の形態の第４の変形例によれば、電子ビーム描画装置内部で合わせズレ量をinsitu計測することができる。この結果、合わせズレ検査装置による計測及び合わせズレ検査異常による描画リワークを行なうことが不要になり、低コストで描画を行うことができる。また、合わせズレ検査装置におけるレシピ作成時間や被処理基板２７搬送時間等の計測に伴う時間が不要となる。
【０１０５】
また、描画前に重ね合わせ検査を行ない、合わせズレ量を算出し補正することができるため、描画工程のリワークを描画前に防止することができ、実質的な描画スループットを向上させた描画が可能であり、描画前に合わせズレを補正した高精度の重ね合わせ描画を実現可能となる。
【０１０６】
更に、位置合わせマーク７０ａ〜７０ｄとズレ計測用パターン７０をそれぞれ異なる時間（タイミング）Ｔ１，Ｔ２で観察している。同一描画条件で観察を行った場合、ズレ計測用パターン７０と位置合わせマーク７０ａ〜７０ｄが出現する時間（タイミング）Ｔ１，Ｔ２が異なるが、それぞれ最適な時間（タイミング）Ｔ１，Ｔ２で画像を取得することにより、それぞれの位置合わせマーク７０ａ〜７０ｄが明瞭に観察でき、合わせズレ量の算出精度を向上可能となる。この結果、半導体製造のスループットを向上可能となる。
【０１０７】
なお、図１８に示すように、ステップＳ８０４において所望の描画を行った後に、ステップＳ８０７，Ｓ８０８において、互いに異なる時間で、ズレ計測用パターン７０の潜像及び位置合わせマーク７０ａ〜７０ｄの２次電子像をそれぞれ検出しても良い。ステップＳ８０１〜Ｓ８０６、Ｓ８０９〜Ｓ８１３の手順は、図１１に示したステップＳ２０１〜Ｓ２０６、Ｓ２０８〜Ｓ２１３の手順と実質的に同様であるので、重複した説明を省略する。図１８に示した電子ビーム描画方法によれば、次の被処理基板に対する描画位置を補正することができる。この結果、合わせ精度が向上し、半導体製造における生産性を向上することができる。
【０１０８】
また、図１９に示すように、ステップＳ９０４に描画を開始し、描画処理中にのステップＳ９１０，Ｓ９１１において、互いに異なる時間で、ズレ計測用パターン７０の潜像及び位置合わせマーク７０ａ〜７０ｄの２次電子像をそれぞれ検出しても良い。ステップＳ９０１〜Ｓ９０９、Ｓ９１２〜Ｓ９１６の手順は、図１２に示したステップＳ３０１〜Ｓ３０９、Ｓ３１１〜Ｓ３１６の手順と実質的に同様であるので、重複した説明を省略する。図１９に示した電子ビーム描画方法によれば、描画処理中に合わせズレを検査し、以降の描画位置を補正することができる。この結果、合わせ精度が向上し、半導体製造における生産性を向上することができる。
【０１０９】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１０】
下地マーク７０ａ〜７０ｄとして、位置合わせマークを説明したが、下地マークとして、位置合わせマークを合わせズレ計測に再利用せずに、位置合わせマークとは異なる合わせズレ計測用のマーク（ズレ計測用マーク）を被処理基板２７上に形成して使用しても良い。また、下地マーク７０ａ〜７０ｄ及びズレ計測用パターン７０の配置位置や形状は特に限定されない。
【０１１１】
また、実施の形態では、半導体装置の製造方法について、例示したが、本発明は、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子の製造方法等の電子装置の製造方法に適用できることは、上記説明から容易に理解できるであろう。更には、上記実施の形態では、半導体装置の製造方法について、例示したが、本発明は、自動車の製造工程、化学薬品の製造工程、建築部材の製造工程法等の工業製品の製造方法に適用できることは、上記説明から容易に理解できるであろう。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施の形態に係る電子ビーム描画装置の一例を示すブロック図である。
【図２】本発明の実施の形態に係る電子ビーム描画装置の第１成形アパーチャマスク及びＣＰアパーチャマスクを説明するための概略図である。
【図３】本発明の実施の形態に係る電子ビーム描画装置を用いたＣＰ方式を説明するための概略図である。
【図４】本発明の実施の形態に係る電子ビーム描画装置を用いたＶＳＢ方式を説明するための概略図である。
【図５】本発明の実施の形態に係る位置合わせマーク検出方法の一例を説明するためのフローチャートである。
【図６】本発明の実施の形態に係る被処理基板の一例を示す平面図である。
【図７】本発明の実施の形態に係る被処理基板の一例を示す断面図である。
【図８】本発明の実施の形態に係る電子ビーム描画方法の一例を説明するためのフローチャートである。
【図９】本発明の実施の形態に係るズレ計測用パターンを描画したときの被処理基板の平面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するためのフローチャートである。
【図１１】本発明の実施の形態の第１の変形例に係る電子ビーム描画方法の一例を説明するためのフローチャートである。
【図１２】本発明の実施の形態の第２の変形例に係る電子ビーム描画方法の一例を説明するためのフローチャートである。
【図１３】本発明の実施の形態の第３の変形例に係る電子ビーム描画方法の一例を説明するためのフローチャートである。
【図１４】本発明の実施の形態の第３の変形例に係る電子ビーム描画方法の他の一例を説明するためのフローチャートである。
【図１５】本発明の実施の形態の第３の変形例に係る電子ビーム描画方法の更に他の一例を説明するためのフローチャートである。
【図１６】本発明の実施の形態の第４の変形例に係る電子ビーム描画方法の一例を説明するためのフローチャートである。
【図１７】本発明の実施の形態の第４の変形例に係る電子ビーム描画方法における位置合わせマーク及びズレ計測用パターンの像を示すグラフである。
【図１８】本発明の実施の形態の第４の変形例に係る電子ビーム描画方法の他の一例を説明するためのフローチャートである。
【図１９】本発明の実施の形態の第４の変形例に係る電子ビーム描画方法の更に他の一例を説明するためのフローチャートである。
【図２０】比較例に係る電子ビーム描画方法の一例を説明するためのフローチャートである。
【符号の説明】
【０１１３】
１…中央演算処理装置（ＣＰＵ）
２…描画部（電子光学系）
３…描画制御部
４…データ記憶装置
５…入力装置
６…出力装置
７…主記憶装置
８…プログラム記憶装置
９…バス
１０…電子ビーム
１１…電子銃
１４…コンデンサレンズ
１５…第１成形アパーチャマスク
１６…ブランキングアパーチャマスク
１７ａ，１７ｂ…ブランキング偏向器
１８…投影レンズ
１９…駆動機構
１９ａ〜１９ｄ…ＣＰ選択偏向器
２０…ＣＰアパーチャマスク
２１…縮小レンズ
２２ａ，２２ｂ…対物偏向器
２３…対物レンズ
２６…ステージ
２７…被処理基板（ウェハ）
２８…検出器
２９…ステージ駆動部
３０…レーザ測長計
３１…レンズ制御回路
３２…ブランキング偏向回路
３３…ＣＰ選択回路（方式選択回路）
３４…ビーム偏向回路
３５…検出信号処理回路
３６…ステージ制御回路
４０…矩形アパーチャ
４０ａ〜４０ｅ…キャラクタアパーチャ
４０ｆ…ＶＳＢ用開口部
４１…位置記憶部
４２…係数記憶部
４３…ズレ量記憶部
７０…ズレ計測用パターン
７０ａ〜７０ｄ…位置合わせマーク
７２…層間絶縁膜
７３…被加工膜
７４…レジスト膜７４
１００…位置算出部
１０１…係数算出部
１０２…ズレ量算出部
１０３…補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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