(57)【要約】【課題】  タイミング精度の悪化並びに回路面積及び消費電力の増大を招かずに、必要な長さの共通遅延設定スパンを確保することができるプログラマブル遅延発生装置の調整方法及び調整装置、並びに当該装置を備える半導体検査装置を提供する。【解決手段】  プログラマブル遅延発生装置に設けられる複数の遅延素子Ａ，Ｂ，Ｃを調整して遅延素子Ａ，Ｂ，Ｃの各々の遅延設定スパンの長さを所定の設定値Ｔ０に設定する。次に、設定可能な最短遅延時間である固定遅延時間と設定値Ｔ０に設定された遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を遅延素子Ａ，Ｂ，Ｃから選択する。そして、選択された遅延素子以外の遅延素子の最大遅延時間が、選択された遅延素子の最大遅延時間と等しくなるように、選択された遅延素子以外の遅延素子を調整する。【選択図】  図２
2007097078.tif 000002
【特許請求の範囲】
【請求項１】
信号の遅延時間を設定することができる範囲である遅延設定スパンを個別に可変可能な複数の遅延素子を備えるプログラマブル遅延発生装置の調整方法であって、
前記複数の遅延素子を調整して前記複数の遅延素子の各々の前記遅延設定スパンの長さを所定の長さに設定する第１調整ステップと、
設定可能な最短遅延時間である固定遅延時間と前記所定の長さに設定された前記遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を前記複数の遅延素子から選択する選択ステップと、
前記最大遅延時間が前記選択ステップで選択した遅延素子の前記最大遅延時間と等しくなるように、前記選択ステップで選択した遅延素子以外の遅延素子を調整する第２調整ステップと
を含むことを特徴とするプログラマブル遅延発生装置の調整方法。
【請求項２】
前記第２調整ステップは、前記選択ステップで選択した遅延素子以外の遅延素子の前記遅延設定スパンを伸ばすことで、前記選択ステップで選択した遅延素子以外の遅延素子の最大遅延時間を前記選択ステップで選択した遅延素子の最大遅延時間と等しくするステップであることを特徴とする請求項１記載のプログラマブル遅延発生装置の調整方法。
【請求項３】
信号の遅延時間を設定することができる範囲である遅延設定スパンを個別に可変可能な複数の遅延素子を備えるプログラマブル遅延発生装置の調整装置であって、
前記複数の遅延素子を調整して前記複数の遅延素子の各々の前記遅延設定スパンの長さを所定の長さに設定し、設定可能な最短遅延時間である固定遅延時間と前記所定の長さに設定された前記遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を前記複数の遅延素子から選択し、前記最大遅延時間が前記選択ステップで選択した遅延素子の前記最大遅延時間と等しくなるように、前記選択ステップで選択した遅延素子以外の遅延素子を調整する制御装置を備えることを特徴とするプログラマブル遅延発生装置の調整装置。
【請求項４】
前記制御装置は、前記遅延素子の実際の遅延時間を測定する計時装置を備えることを特徴とする請求項３記載のプログラマブル遅延発生装置の調整装置。
【請求項５】
前記制御装置は、前記遅延設定スパンが前記所定の長さに設定された前記複数の遅延素子の遅延時間を、前記遅延設定スパン内で設定可能な最長の遅延時間に設定し、
前記計時装置は、前記最長の遅延時間に設定された前記遅延素子の実際の遅延時間を計測することにより前記最大遅延時間を求める
ことを特徴とする請求項４記載のプログラマブル遅延発生装置の調整装置。
【請求項６】
被検査対象の検査を行う半導体検査装置において、
請求項３から請求項５の何れか一項に記載のプログラマブル遅延発生装置の調整装置を備え、前記調整装置で調整された前記プログラマブル遅延発生装置を介した信号を前記検査信号として前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴とする半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号間のタイミングずれの補正等のために信号を遅延させるプログラマブル遅延発生装置の調整方法及び調整装置、並びに当該装置を備える半導体検査装置に関する。
【背景技術】
【０００２】
半導体検査装置（いわゆるＩＣテスタ）は、被検査対象としての半導体デバイスに検査信号を印加するドライバ、及び、検査信号を半導体デバイスに印加したときに半導体デバイスから得られる信号を受信するコンパレータを備える。半導体デバイスに検査信号としてのパターンデータを印加して検査する場合には、半導体デバイスが備える複数のピンに上記ドライバを介してパターンデータを同時に印加し、また、複数のピンから出力される信号を上記コンパレータを介して受信することが殆どである。
【０００３】
一般的に、スキュー（skew）とは複数の伝送系において同一の信号を伝送する際に、その信号間に生ずる位相又は時間的な振幅の期待値からのずれをいう。半導体検査装置においては、上記スキューとして、パターンデータがドライバを通過する際にドライバを形成する素子の特性誤差及び回路誤差により生ずるドライバスキュー、及び、半導体デバイスから出力された信号がコンパレータを通過する際に生じるコンパレータスキュー等がある。上記のスキューを高分解能で補正するために、半導体検査装置は、プログラマブルディレイライン（プログラマブル遅延発生装置：タイミング・バーニアともいう）を備えている。
【０００４】
上記のプログラマブル遅延発生装置としては、ロジック回路の段数を可変することで遅延時間を調整するもの、連続的に電圧値が変化するランプ信号に対する閾値を可変して遅延時間を調整するもの（以下の特許文献１参照）、及び容量による電荷注入を利用したもの（以下の特許文献２参照）等がある。上記のドライバ等と同様に、プログラマブル遅延発生装置を構成する遅延素子にも製造ばらつきがあるため、プログラマブル遅延発生装置では各遅延素子の製造ばらつきを吸収するための調整が行われる。特に、プログラマブル遅延発生装置がＩＣ化されている場合には、製造ばらつきが大きいため調整が必須になる。従来は、プログラマブル遅延発生装置を構成する各遅延素子の遅延設定スパン（遅延時間を設定することができる範囲）が一定となるように調整を行っていた。
【０００５】
図３は、従来のプログラマブル遅延発生装置の調整方法を説明するための図である。尚、以下では、プログラマブル遅延発生装置に設けられた複数の遅延素子のうちの３つの遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを調整する方法を例に挙げて説明する。図３（ａ）〜（ｃ）に示す棒グラフの斜線を付した部分は遅延素子Ａ，Ｂ，Ｃ各々の固定遅延時間（最短遅延時間）を示している。つまり、遅延素子Ａ，Ｂ，Ｃの遅延時間を各々の固定遅延時間よりも短く設定することはできない。また、棒グラフの斜線を付していない残りの部分は遅延設定スパンを示している。つまり、遅延素子Ａ，Ｂ，Ｃの遅延時間は各々の遅延設定スパン内に設定することができる。
【０００６】
図３（ａ）は、調整前における各遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを示す図である。図３（ａ）に示す通り、調整前においては遅延素子Ａ，Ｂ，Ｃの遅延設定スパンはそれぞれ異なる長さに設定されているものとする。また、図３（ａ）から各遅延素子Ａ，Ｂ，Ｃの固定遅延時間にもばらつきがあることが分かる。図３（ｂ）は、遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを同一に調整した状態を示す図である。尚、この調整で遅延素子Ａ，Ｂ，Ｃに設定される遅延設定スパンの長さを設定値Ｔ０とする。
【０００７】
図３（ｂ）に示す通り、遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを調整することで遅延素子Ａ，Ｂ，Ｃ各々の遅延設定スパンを同一の設定値Ｔ０にすることができるものの、遅延素子Ａ，Ｂ，Ｃで共通して設定することができる遅延設定スパン（以下、共通遅延設定スパンという）ＳＰは、遅延素子Ａ，Ｂ，Ｃの各々で設定された設定値Ｔ０よりも固定遅延時間のばらつきΔＴ１分だけ短くなってしまう。
【０００８】
そこで、従来は、図３（ｃ）に示す通り、遅延設定スパンが同一となるよう調整された遅延素子Ａ，Ｂ，Ｃについて、更に各々の遅延設定スパンを伸ばすことにより、設定値Ｔ０以上の長さを有する共通遅延設定スパンＳＰを確保する調整が行われている。
【特許文献１】特許第２７２５４９５号明細書
【特許文献２】特許第３１３６８９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、一般的に遅延素子の遅延設定スパンを伸ばすと固定遅延時間も増加する。例えば、図３（ｂ）に示す通り、固定遅延時間がＴ２である遅延素子Ｂの遅延設定スパンを伸ばすと、図３（ｃ）に示す通り、固定遅延時間がＴ２′（Ｔ２′＞Ｔ２）に増加する。従って、遅延素子の遅延設定スパンを伸ばすと、図３（ｃ）に示す通り、遅延素子Ａ，Ｂ，Ｃの固定遅延時間のばらつきΔＴ１もΔＴ１′（ΔＴ１′＞ΔＴ１）に増大する。よって、上記の設定値Ｔ０以上の長さを有する共通遅延設定スパンＳＰを確保するためには、各遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを、固定遅延時間のばらつきΔＴ１の分よりも長く伸ばす必要がある。その結果として、全体の遅延時間が長くなってしまう。
【００１０】
ここで、各遅延素子で遅延させることができる時間は有限であるため、全体の遅延時間が余り長くなってしまうと、遅延素子によっては必要とする遅延時間を確保することができなくなるという問題がある。また、余り遅延時間を長くしてしまうと、動作速度の低下、ノイズ等によるタイミング精度の悪化という問題がある。ここで、遅延素子を直列に接続すれば遅延させることができる時間を伸ばせると考えられるが、回路面積の増大及び消費電力の増大を招いてしまう。
【００１１】
本発明は上記事情に鑑みてなされたものであり、タイミング精度の悪化並びに回路面積及び消費電力の増大を招かずに、必要な長さの共通遅延設定スパンを確保することができるプログラマブル遅延発生装置の調整方法及び調整装置、並びに当該装置を備える半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のプログラマブル遅延発生装置の調整方法は、信号の遅延時間を設定することができる範囲である遅延設定スパンを個別に可変可能な複数の遅延素子（１２ａ，１２ｂ，…，１２ｎ）を備えるプログラマブル遅延発生装置（１２）の調整方法であって、前記複数の遅延素子を調整して前記複数の遅延素子の各々の前記遅延設定スパンの長さを所定の長さに設定する第１調整ステップと、設定可能な最短遅延時間である固定遅延時間と前記所定の長さに設定された前記遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を前記複数の遅延素子から選択する選択ステップと、前記最大遅延時間が前記選択ステップで選択した遅延素子の前記最大遅延時間と等しくなるように、前記選択ステップで選択した遅延素子以外の遅延素子を調整する第２調整ステップとを含むことを特徴としている。
この発明によると、まず各遅延素子の遅延設定スパンの長さが同一の所定の長さに設定され、次いで固定遅延時間と所定の長さに設定された遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子が選択される。そして、選択された遅延素子以外の遅延素子の最大遅延時間が、選択された遅延素子の最大遅延時間と等しくなるよう調整される。
ここで、本発明のプログラマブル遅延発生装置の調整方法は、前記第２調整ステップが、前記選択ステップで選択した遅延素子以外の遅延素子の前記遅延設定スパンを伸ばすことで、前記選択ステップで選択した遅延素子以外の遅延素子の最大遅延時間を前記選択ステップで選択した遅延素子の最大遅延時間と等しくするステップであることが好適である。
上記課題を解決するために、本発明のプログラマブル遅延発生装置の調整装置は、信号の遅延時間を設定することができる範囲である遅延設定スパンを個別に可変可能な複数の遅延素子（１２ａ，１２ｂ，…，１２ｎ）を備えるプログラマブル遅延発生装置の調整装置であって、前記複数の遅延素子を調整して前記複数の遅延素子の各々の前記遅延設定スパンの長さを所定の長さに設定し、設定可能な最短遅延時間である固定遅延時間と前記所定の長さに設定された前記遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を前記複数の遅延素子から選択し、前記最大遅延時間が前記選択ステップで選択した遅延素子の前記最大遅延時間と等しくなるように、前記選択ステップで選択した遅延素子以外の遅延素子を調整する制御装置（１８）を備えることを特徴としている。
この発明によると、制御装置によって、まず各遅延素子の遅延設定スパンの長さが同一の所定の長さに設定され、次いで固定遅延時間と所定の長さに設定された遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子が選択される。そして、選択された遅延素子以外の遅延素子の最大遅延時間が、選択された遅延素子の最大遅延時間と等しくなるよう調整される。
また、本発明のプログラマブル遅延発生装置の調整装置は、前記制御装置が、前記遅延素子の実際の遅延時間を測定する計時装置を備えることを特徴としている。
また、本発明のプログラマブル遅延発生装置の調整装置は、前記制御装置が、前記遅延設定スパンが前記所定の長さに設定された前記複数の遅延素子の遅延時間を、前記遅延設定スパン内で設定可能な最長の遅延時間に設定し、前記計時装置は、前記最長の遅延時間に設定された前記遅延素子の実際の遅延時間を計測することにより前記最大遅延時間を求めることを特徴としている。
本発明の半導体検査装置は、被検査対象（２０）の検査を行う半導体検査装置（１０）において、上記の何れかに記載のプログラマブル遅延発生装置の調整装置を備え、前記調整装置で調整された前記プログラマブル遅延発生装置を介した信号を前記検査信号として前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴としている。
【発明の効果】
【００１３】
本発明によれば、プログラマブル遅延発生装置に設けられる遅延素子の全体の遅延時間をさほど長くせずに、所定の長さの共通遅延設定スパンを確保することができる。これにより、タイミング精度の悪化を招くことなく必要な長さの共通遅延設定スパンを確保することができるという効果がある。また、回路面積及び消費電力の増大を招くこともないという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の一実施形態によるプログラマブル遅延発生装置の調整方法及び調整装置並びに半導体検査装置について詳細に説明する。
【００１５】
〔半導体検査装置〕
図１は、本発明の一実施形態によるプログラマブル遅延発生装置の調整装置を備える本発明の一実施形態による半導体検査装置の構成を示すブロック図である。図１に示す通り、本実施形態の半導体検査装置１０は、パターン発生装置１１、プログラマブル遅延発生装置１２、ドライバ装置１３、マルチプレクサ１４、コンパレータ回路１５、判定回路１６、基準判定クロック発生回路１７、及び制御装置１８を含んで構成される。
【００１６】
パターン発生装置１１は、制御装置１８の制御の下で、被試験対象（ＤＵＴ（Device Under Test））としての半導体デバイス２０に印加する検査信号としてのパターンデータＰ１〜Ｐｎを発生する。プログラマブル遅延発生装置１２は、パターン発生装置１１で発生したパターンデータＰ１〜Ｐｎを個別に所定時間だけ遅延させる。このプログラマブル遅延発生装置１２は、複数の遅延素子１２ａ，１２ｂ，…，１２ｎを備えており、これら遅延素子１２ａ，１２ｂ，…，１２ｎの各々にパターン発生装置１１からのパターンデータＰ１〜Ｐｎがそれぞれ入力される。
【００１７】
遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延時間は、制御装置１８からの制御信号Ｃ１によって個別に設定される。また、遅延素子１２ａ，１２ｂ，…，１２ｎは遅延設定スパン（遅延時間を設定することができる範囲）が個別に可変可能であり、遅延素子１２ａ，１２ｂ，…，１２ｎ各々の遅延設定スパンは制御装置１８からの制御信号Ｃ２によって個別に設定される。ドライバ装置１３は、プログラマブル遅延発生装置１２から出力されたパターンデータＰ１〜Ｐｎを半導体デバイス２０のピン２０ａ〜２０ｎの各々に印加する。このドライバ装置１３には、遅延素子１２ａ，１２ｂ，…，１２ｎに対応してドライバ回路１３ａ，１３ｂ，…１３ｎが設けられている。
【００１８】
マルチプレクサ１４は、内部にスイッチを備えており、ピン２０ａ〜２０ｎに印加されるパターンデータＰ１〜Ｐｎの何れか１つを出力する。マルチプレクサ１４の内部に設けられたスイッチの切り替えは、制御装置１８により行われる。コンパレータ１５は、マルチプレクサ１４から出力される信号のレベルを所定の基準レベルと比較し、マルチプレクサ１４からの信号のレベルが所定の基準レベルを超えている場合にコンパレータ信号ＣＳを出力する。
【００１９】
判定回路１６は、コンパレータ回路１５から出力されるコンパレータ信号ＣＳと、基準判定クロック発生回路１７から出力される基準判定クロックＣＬＫとの時間的な前後関係を判定し、その判定結果を制御装置１８に出力する。具体的には、コンパレータ信号ＣＳが基準判定クロックＣＬＫよりも時間的に遅い場合には、判定結果として「ＰＡＳＳ」を制御装置１８に出力し、コンパレータ信号ＣＳが基準判定クロックＣＬＫより早い場合には、判定結果として「ＦＡＩＬ」を制御装置１８に出力する。
【００２０】
制御装置１８は、半導体検査装置１０の各部を制御して半導体検査装置１０の動作を統括的に制御する。具体的には、パターン発生装置１１を制御してパターンデータの出力を制御する。また、プログラマブル遅延発生装置１２に対して制御信号Ｃ１を出力し、プログラマブル遅延発生装置１２に設けられた遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延時間を設定する。更に、プログラマブル遅延発生装置１２に対して制御信号Ｃ２を出力し、プログラマブル遅延発生装置１２に設けられた遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延設定スパンを設定する。即ち、制御装置１８は、プログラマブル遅延発生装置１２の調整装置の一部をなす。更に、制御装置１８は、マルチプレクサ１４の内部に設けられたスイッチの切り替えを制御するとともに、基準判定クロック発生装置１７を制御して基準判定クロックＣＬＫの出力タイミングを制御する。
【００２１】
尚、半導体検査装置１０は、パターン発生装置１１からのパターンデータＰ１〜Ｐｎを半導体デバイス２０に印加し、半導体デバイス２０から出力される信号が予め定められた期待値と一致するか否かにより半導体デバイス２０の良否の判定を行うものである。図１においては、半導体デバイス２０からの信号に基づいて半導体デバイス２０の良否を判定する構成については図示を省略している。
【００２２】
次に、上記構成の半導体検査装置１０の動作について説明する。半導体検査装置１０は、出荷時又は定期的なメンテナンス時にプログラマブル遅延発生装置１２に設けられた遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延設定スパンの設定が行われ、定期的なメンテナンス時又は半導体デバイス２０の試験開始前に遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延時間の設定が行われる。以下の説明では、まず試験開始前等に行われる遅延時間の調整処理を説明し、続いてメンテナンス時等に行われる遅延設定スパンの調整処理を説明する。
【００２３】
〔遅延時間の調整処理〕
プログラマブル遅延発生装置１２に設けられた遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延時間を調整する処理は、半導体デバイス２０のピン毎に順次実行される。例えば、まずピン２０ａに対応する遅延素子１２ａの遅延時間が調整され、次にピン２０ｂに対応する遅延素子１２ｂの遅延時間が調整され、以下同様にピン２０ｎに対応する遅延素子１２ｎまで、全てのピンに対応する遅延素子の遅延時間が順次調整される。尚、プログラマブル遅延発生装置１２に設けられた遅延素子１２ａ，１２ｂ，…，１２ｎには予め所定の遅延設定スパンが設定されているものとして話を進める。遅延素子１２ａ，１２ｂ，…，１２ｎの遅延時間を調整する具体的な処理手順は以下の通りである。
【００２４】
まず、制御装置１８は、プログラマブル遅延発生装置１２に制御信号Ｃ１を出力して、調整対象であるピン２０ａに対応する遅延素子１２ａの遅延時間を設定する。このとき、制御装置１８は、遅延素子１２ａの遅延時間が予め遅延素子１２ａに設定された遅延設定スパン内に収まるよう遅延時間を設定する。次に、制御装置１８は、マルチプレクサ１４に制御信号を出力し、マルチプレクサ１４に入力されるパターンデータの内、ピン２０ａに印加されるパターンデータが出力されるようマルチプレクサ１４内のスイッチを切り替える。
【００２５】
以上の設定を終えると、制御装置１８からパターン発生装置１１に対して制御信号が出力され、パターン発生装置１１からパターンデータＰ１〜Ｐｎが同一タイミングで出力される。パターン発生装置１１から出力されたパターンデータＰ１〜Ｐｎは、プログラマブル遅延発生装置１２の遅延素子１２ａ，１２ｂ，…，１２ｎにそれぞれ入力される。遅延素子１２ａ，１２ｂ，…，１２ｎは、入力されたパターンデータＰ１〜Ｐｎを所定時間だけ遅延させる。尚、遅延素子１２ａは、パターンデータＰ１を、先に制御装置１８によって設定された遅延時間だけ遅延される。
【００２６】
遅延素子１２ａ，１２ｂ，…，１２ｎの各々で遅延されたパターンデータＰ１〜Ｐｎは、ドライバ装置１３のドライバ回路１３ａ，１３ｂ，…,１３ｎをそれぞれを介して半導体デバイス２０のピン２０ａ〜２０ｎにそれぞれ印加されるとともに、マルチプレクサ１４に入力される。このとき、マルチプレクサ１４は、ピン２０ａに印加されるパターンデータを出力するよう内部のスイッチが切り替えられているため、マルチプレクサ１４に入力されるパターンデータＰ１〜ＰｎのうちのパターンデータＰ１のみがコンパレータ回路１５に出力される。コンパレータ回路１５は、入力されたパターンデータＰ１のレベルを所定の基準レベルと比較し、入力されたパターンデータＰ１のレベルが所定の基準レベルを超えていれば判定回路１６にコンパレータ信号ＣＳを出力する。
【００２７】
判定回路１６は、コンパレータ回路１５から出力されたコンパレータ信号ＣＳと、制御装置１８の制御の下で基準判定クロック発生回路１７から出力される基準判定クロックＣＬＫとの時間的な前後関係を判定し、その判定結果を制御装置１８に出力する。即ち、コンパレータ信号ＣＳが基準判定クロックＣＬＫよりも時間的に遅い場合には、判定結果として「 ＰＡＳＳ」を制御装置１８へ出力し、コンパレータ信号ＣＳが基準判定クロックＣＬＫよりも時間的に早い場合には、判定結果として「ＦＡＩＬ」を制御装置１８へ出力する。
【００２８】
制御装置１８は、判定回路１６からの判定結果が「ＦＡＩＬ」である場合には、プログラマブル遅延発生装置１２に制御信号Ｃ１を出力して、調整対象であるピン２０ａに対応する遅延素子１２ａの遅延時間を予め設定された遅延設定スパン内で増加させる。これにより、遅延素子１２ａの遅延時間が長く設定される。以上の設定が終了すると、再度パターン発生装置１１からパターンデータＰ１〜Ｐｎが出力され、パターンデータＰ１が遅延素子１２ａに入力される。
【００２９】
遅延素子１２ａで遅延されたパターンデータＰ１は、ドライバ回路１３ａ及びマルチプレクサ１４を介してコンパレータ回路１５に入力される。コンパレータ回路１５は、入力されたパターンデータＰ１のレベルを所定の基準レベルと比較し、パターンデータＰ１のレベルが所定の基準レベルを超えた場合にはコンパレータ信号ＣＳを判定回路１６に出力する。判定回路１６は、再度コンパレータ信号ＣＳと基準判定クロックＣＬＫとの前後関係を判定する。以上の動作はコンパレータ信号ＣＳが基準判定クロックＣＬＫよりも時間的に遅くなって判定回路１６における判定結果が「ＰＡＳＳ」となるまで繰り返される。
【００３０】
コンパレータ信号ＣＳが、基準判定クロックＣＬＫよりも時間的に遅くなり、判定回路１６における判定結果が「ＰＡＳＳ」になると、制御装置１８は、その時点で遅延素子１２ａに設定していた遅延時間を、遅延素子１２ａの遅延時間として確定する。以下同様に、半導体デバイス２０の残りのピン２０ｂ〜２０ｎに対応する遅延素子１２ａ，１２ｂ，…，１２ｎの各々について遅延時間の調整を同様に行う。
【００３１】
〔遅延設定スパンの調整処理〕
図２は、本発明の一実施形態によるプログラマブル遅延発生装置の調整方法を説明するための図である。尚、以下では、プログラマブル遅延発生装置１２に設けられた遅延素子１２ａ，１２ｂ，…，１２ｎのうちの３つの遅延素子（例えば、遅延素子１２ａ，１２ｂ，１２ｃ）の遅延設定スパンを調整する方法を例に挙げて説明する。図２においては、図３との違いを明確化するため、これら３つの遅延素子をそれぞれＡ，Ｂ，Ｃとしている。
【００３２】
図２（ａ）〜（ｃ）に示す棒グラフの斜線を付した部分は遅延素子Ａ，Ｂ，Ｃ各々の固定遅延時間（最短遅延時間）を示している。つまり、遅延素子Ａ，Ｂ，Ｃの遅延時間を各々の固定遅延時間よりも短く設定することはできない。また、棒グラフの斜線を付していない残りの部分は遅延設定スパンを示している。つまり、遅延素子Ａ，Ｂ，Ｃの遅延時間は各々の遅延設定スパン内に設定することができる。
【００３３】
図２（ａ）は、調整前における各遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを示す図である。図２（ａ）に示す通り、調整前においては遅延素子Ａ，Ｂ，Ｃの遅延設定スパンはそれぞれ異なる長さに設定されているものとする。また、図２（ａ）から各遅延素子Ａ，Ｂ，Ｃの固定遅延時間にもばらつきがあることが分かる。
【００３４】
遅延素子１２ａ，１２ｂ，…，１２ｎの遅延設定スパンの調整処理が開始されると、まず制御装置１８からプログラマブル遅延発生装置１２に対して制御信号Ｃ２が出力され、この制御信号Ｃ２に基づいて遅延素子１２ａ，１２ｂ，…，１２ｎの遅延設定スパンの長さを同一に調整する処理が行われる（第１調整ステップ）。図２（ｂ）は、遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを同一に調整した状態を示す図である。尚、この調整で遅延素子Ａ，Ｂ，Ｃに設定される遅延設定スパンの長さを設定値Ｔ０とする。
【００３５】
図３（ｂ）に示す通り、本実施形態においても、遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを調整することで遅延素子Ａ，Ｂ，Ｃ各々の遅延設定スパンを同一の設定値Ｔ０にすることができるものの、遅延素子Ａ，Ｂ，Ｃで共通して設定することができる遅延設定スパン（以下、共通遅延設定スパンという）ＳＰは、遅延素子Ａ，Ｂ，Ｃの各々で設定された設定値Ｔ０よりも固定遅延時間のばらつきΔＴ１分だけ短くなってしまう。
【００３６】
次に、制御装置１８からプログラマブル遅延発生装置１２に対して制御信号Ｃ１が出力され、遅延素子１２ａ，１２ｂ，…，１２ｎの各々の遅延時間が上記の処理で設定した遅延設定スパン内で設定可能な最長の遅延時間に設定される。続いて、制御装置１８は、マルチプレクサ１４に制御信号を出力し、マルチプレクサ１４に入力されるパターンデータの内、ピン２０ａに印加されるパターンデータが出力されるようマルチプレクサ１４内のスイッチを切り替える。
【００３７】
以上の設定を終えると、制御装置１８はパターン発生装置１１に対して制御信号を出力し、パターン発生装置１１からパターンデータＰ１〜Ｐｎを同一タイミングで出力させる。そして、前述した遅延時間の調整処理と同様の処理を行って、遅延素子１２ａの固定遅延時間と遅延設定スパンの長さとの和である最大遅延時間を求める。ここで、前述した遅延時間の調整処理では、遅延素子１２ａ,１２ｂ，…，１２ｎで遅延されたパターンデータと基準判定クロック発生回路１７からの基準判定クロックＣＬＫとの時間的な前後関係を判断して遅延素子１２ａ,１２ｂ，…，１２ｎの各々の遅延時間を確定していた。
【００３８】
基準判定クロックＣＬＫのタイミングは制御装置１８によって制御されるため、制御装置１８が基準判定クロックＣＬＫのタイミングを制御することで、遅延素子１２ａ,１２ｂ，…，１２ｎの実際の遅延時間を測定することができる。この測定原理を利用して、制御装置１８は、基準判定クロックＣＬＫのタイミングを制御して遅延素子１２ａの最大遅延時間を求めている。即ち、制御装置１８は、遅延素子１２ａ,１２ｂ，…，１２ｎの実際の遅延時間を測定する計時装置を備えている。以下、制御装置１８は、マルチプレクサ１４の内部に設けられたスイッチを切り替えつつ同様の処理を行って遅延素子１２ｂ〜１２ｎの各々の最大遅延時間を求める。
【００３９】
遅延素子１２ａ,１２ｂ，…，１２ｎの最大遅延時間をそれそれぞれ求めると、制御装置１８は最大遅延時間が最大となる遅延素子を遅延素子１２ａ,１２ｂ，…，１２ｎから選択する（選択ステップ）。図２（ｂ）に示す例では、遅延素子Ａ，Ｂ，Ｃの内、遅延素子Ａの最大遅延時間が最大であるため、制御装置１８は遅延素子Ａ，Ｂ，Ｃから遅延素子Ａを選択する。
【００４０】
遅延素子の選択が終了すると、制御装置１８はプログラマブル遅延発生装置１２に制御信号Ｃ２を出力し、選択した遅延素子以外の遅延素子（例えば、遅延素子１２ｂ〜１２ｎ）の最大遅延時間が、選択した遅延素子（例えば、遅延素子１２ａ）の最大遅延時間と等しくなるよう選択した遅延素子以外の遅延素子を調整する。具体的には、選択した遅延素子以外の遅延素子の遅延設定スパンを伸ばして、各々の最大遅延時間を選択した遅延素子の最大遅延時間に等しくする（第２調整ステップ）。
【００４１】
図２（ｃ）は、本実施形態による調整方法を用いて調整された各遅延素子Ａ，Ｂ，Ｃの遅延設定スパンを示す図である。図２（ｃ）を参照すると、各遅延素子Ａ，Ｂ，Ｃの最大遅延時間は等しくなっていることが分かる。また、遅延素子Ａ，Ｂ，Ｃの全体の遅延時間をさほど長くせずに、設定値Ｔ０と等しい長さの共通遅延設定スパンＳＰを確保することができる。よって、タイミング精度の悪化を招くことなく必要な長さの共通遅延設定スパンを確保することができる。更に、本実施形態ではプログラマブル遅延発生装置１２の構成を変えることなく、制御装置１８による調整方法を変えることによって必要な長さの共通遅延設定スパンを確保しているため、回路面積及び消費電力の増大を招くこともない。
【００４２】
以上、本発明の一実施形態によるプログラマブル遅延発生装置の調整方法及び調整装置並びに半導体検査装置について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態ではドライバ装置１３で生ずるドライバスキューを調整するためのプログラマブル遅延発生装置１２を調整する場合を例に挙げて説明したが、半導体デバイス２０から出力される信号を受信するコンパレータで生ずるコンパレータスキューを調整するためのプログラマブル遅延発生装置を調整する場合にも本発明を適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態によるプログラマブル遅延発生装置の調整装置を備える本発明の一実施形態による半導体検査装置の構成を示すブロック図である。
【図２】本発明の一実施形態によるプログラマブル遅延発生装置の調整方法を説明するための図である。
【図３】従来のプログラマブル遅延発生装置の調整方法を説明するための図である。
【符号の説明】
【００４４】
１０                          半導体検査装置
１２                          プログラマブル遅延発生装置
１２ａ，１２ｂ，…，１２ｎ    遅延素子
１８                          制御装置
２０                          半導体デバイス（被検査対象）
【図１】
2007097078.tif 000003
【図２】
2007097078.tif 000004
【図３】
2007097078.tif 000005