(57)【要約】      （修正有）【課題】消費電力を低減し、また構成素子数も低減したセレクタ回路を提供する。【解決手段】  ３値のデータ信号がデータ入力端子ＤＩＮに入力し、制御入力端子ＳＩＮに２値の制御信号が入力し、該制御信号に応じて前記データ入力端子ＤＩＮとデータ出力端子ＤＯＵＴとの間が導通／不導通に制御されるセル回路１０１〜１１２と、３値の制御信号が制御入力端子ＴＩＮに入力することにより３個の制御出力端子の内の１個のみが能動になるセル制御回路２０１，２０２とを具備し、３個のセル回路を単位回路としてツリー状に複数段接続し、単位回路の３個のセル回路の制御入力端子ＳＩＮに共通のセル制御回路の３個の前記制御出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を接続し、セル制御回路の制御入力端子ＴＩＮに入力する３値の制御信号に応じて、入力端子ＩＮ１〜ＩＮ９に入力する３値のデータ信号の内の１つのデータ信号を選択して出力端子ＴＯＵＴに出力する。【選択図】  図１
2007060559.tif 000002
【特許請求の範囲】
【請求項１】
「＋１」，「０」，「−１」のいずれかの値をもつ３値の複数個のデータ信号の内の１つのデータ信号を選択して出力するセレクタ回路において、
「＋１」，「０」，「−１」のいずれかの値をもつ３値のデータ信号がデータ入力端子に入力し、第１の制御入力端子に「１」，「０」のいずれかの値をもつ２値の制御信号が入力し、該制御信号に応じて前記データ入力端子とデータ出力端子との間が導通／不導通に制御されるセル回路と、
「＋１」，「０」，「−１」のいずれかの値をもつ３値の制御信号が第２の制御入力端子に入力することにより３個の制御出力端子の内の１個のみが能動になるセル制御回路と、
を具備し、
３個の前記セル回路をその各データ出力端子をワイアード・オア接続して単位回路とし、該単位回路の３個のセル回路の前記データ入力端子に前記３値のデータ信号をそれぞれ入力し、前記単位回路の３個のセル回路の前記第１の制御入力端子に前記セル制御回路の３個の前記制御出力端子をそれぞれ接続したことを特徴とするセレクタ回路。
【請求項２】
請求項１に記載のセレクタ回路において、
前記単位回路のワイアード・オア接続された前記データ出力端子を別の前記単位回路の前記データ入力端子に接続することにより前記単位回路をツリー状に複数段接続し、且つ共通の段の単位回路の３個のセル回路の前記第１の制御入力端子に共通の前記セル制御回路の３個の前記制御出力端子を接続したことを特徴とするセレクタ回路。
【請求項３】
請求項１又は２に記載のセレクタ回路において、前記セル回路は、
前記第１の制御入力端子に入力する前記２値の制御信号「１」を電圧ＶＤＤ２とし、前記２値の制御信号「０」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ２）とし、
前記データ入力端子に入力する前記３値のデータ信号「＋１」を電圧ＶＤＤ２とし、前記３値のデータ信号「０」を電圧ＶＤＤ１とし、前記３値のデータ信号「−１」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）とし、
前記データ出力端子と前記電圧ＶＤＤ２の端子との間に直列接続された第１および第３のＰＭＯＳトランジスタと、前記データ出力端子と前記電圧ＶＤＤ０の端子との間に直列接続された第１および第３のＮＭＯＳトランジスタと、前記データ出力端子と前記電圧ＶＤＤ１の端子との間に接続された第２のＰＭＯＳトランジスタ、第２のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタと、電源電圧がＶＤＤ２とＶＤＤ０の第１のインバータと、電源電圧がＶＤＤ２とＶＤＤ１の第２のインバータと、電源電圧がＶＤＤ１とＶＤＤ０の第３のインバータと、を備え、
前記第１のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのゲートを第１のノードに接続すると共に前記データ入力端子を前記第２のインバータを経由して前記第１のノードに接続し、
前記第１のＮＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタのゲートを第２のノードに接続すると共に前記データ入力端子を前記第３のインバータを経由して前記第２のノードに接続し、
前記第１の制御入力端子を前記第１のインバータを経由して前記第３のＰＭＯＳトランジスタのゲートに接続すると共に前記第３および第４のＮＭＯＳトランジスタのゲートに直接接続してなる、
ことを特徴とするセレクタ回路。
【請求項４】
請求項１又は２に記載のセレクタ回路において、前記セル制御回路は、
前記第２の制御入力端子に入力する前記３値のデータ信号「＋１」を電圧ＶＤＤ２とし、前記３値のデータ信号「０」を電圧ＶＤＤ１とし、前記３値のデータ信号「−１」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）とし、
プリチャージ端子に入力する２値の制御信号「１」を電圧ＶＤＤ２とし、前記２値の制御信号「０」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ２）とし、
前記電圧ＶＤＤ２の端子と第３のノードとの間に接続された第４のＰＭＯＳトランジスタと、前記電圧ＶＤＤ０の端子と前記第３のノードとの間に直列接続された第５および第６のＮＭＯＳトランジスタと、前記第３のノードと前記第１の出力端子との間に接続された第１の転送ゲートと、
前記電圧ＶＤＤ２の端子と第４のノードとの間に直列接続された第５および第６のＰＭＯＳトランジスタと、前記電圧ＶＤＤ０の端子と前記第４のノードとの間に接続された第７のＮＭＯＳトランジスタと、前記第４のノードと前記第３の出力端子との間に第７のインバータを介して接続された第２の転送ゲートと、
前記第１および第３の出力端子が入力側に接続され、出力側が第２の出力端子に接続されたノア回路と、
前記電圧ＶＤＤ０又はＶＤＤ２のいずれかが印加するプリチャージ端子とを備え、
前記第２の制御入力端子が前記第５のＮＭＯＳトランジスタのゲートと前記第６のＰＭＯＳトランジスタのゲートに接続され、
前記プリチャージ端子が電圧ＶＤＤ０のとき、前記第４のＰＭＯＳトランジスタと前記第７のＮＭＯＳトランジスタが導通し、前記第６のＮＭＯＳトランジスタと前記第５のＰＭＯＳトランジスタが不導通となり、且つ前記第１および第２の転送ゲートが不導通となり、
前記プリチャージ端子が電圧ＶＤＤ２のとき、前記第４のＰＭＯＳトランジスタと前記第７のＮＭＯＳトランジスタが不導通となり、前記第６のＮＭＯＳトランジスタと前記第５のＰＭＯＳトランジスタが導通し、且つ前記第１および第２の転送ゲートが導通となるようにした、
ことを特徴とするセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３値のサインデジット数の複数個のデータ信号を入力し、その内から１個のデータ信号を選択して出力するセレクタ回路に関するものである。
【背景技術】
【０００２】
図５は従来の２値のバイナリ数を対象とするセレクタ回路を示すブロック図である。本例ではバイナリ数「１」、「０」からなる８個の入力信号ＢＩＮ１、ＢＩＮ２、・・・、ＢＩＮ８を入力し、そのうちの１個を選択して出力信号ＢＯＵＴとするものである。２値のバイナリ数「１」に対応する電圧ＶＤＤ２、「０」に対応する電圧ＶＤＤ０（ＶＤＤ２＞ＶＤＤ０）は、例えばＶＤＤ２＝１．８Ｖ、ＶＤＤ０＝０Ｖである。
【０００３】
従来のバイナリ数によるセレクタ回路には、「１」，「０」のバイナリ数による８個の入力信号ＢＩＮ１、ＢＩＮ２、・・・、ＢＩＮ８が入力される。図５のセレクタ回路は１４個のセル回路４０１〜４１４で構成され、それらの２個を１組としてその出力側がワイアード・オア接続されることにより単位回路が構成され、さらにその単位回路はツリー状に接続される。セル制御回路５０１〜５０３により、単位回路内の１個のセル回路はその入出力間が導通し、他の１個のセル回路は入出力間が非導通となり、これによりツリー状に接続された複数のセル回路で導通パスが形成される。この導通パスを経由して、８個の入力信号ＢＩＮ１、ＢＩＮ２、・・・、ＢＩＮ８の内の選択された１個の入力信号が、２値ドライバ回路６０１で増幅され、出力端子ＢＯＵＴに出力される。
【０００４】
図６は図５のセレクタ回路のセル回路４０１の構成を示す回路図である。他のセル回路４０２〜４１４も同じである。トランジスタＭＰ１１，ＭＰ１２が電源端子ＶＤＤ２とデータ出力端子ＤＯＵＴの間に直列に接続され、トランジスタＭＮ１１，ＭＮ１２が電源端子ＶＤＤ０とデータ出力端子ＤＯＵＴの間に直列に接続され、トランジスタＭＰ１２のゲートには制御端子ＳＩＮがインバータＩＮＶ１１を経由して接続され、トランジスタＭＮ１２のゲートには制御端子ＳＩＮが直接接続されている。また、トランジスタＭＰ１１，ＭＮ１１のゲートにはデータ入力端子ＤＩＮがインバータＩＮＶ１２を経由して接続されている。インバータＩＮＶ１１，ＩＮＶ１２の電源電圧は上記したＶＤＤ２，ＶＤＤ０である。
【０００５】
よって、制御端子ＳＩＮが「０」（＝ＶＤＤ０）の場合には、トランジスタＭＰ１２，ＭＮ１２が遮断して、データ出力端子ＤＯＵＴはハイインピーダンスとなり、データ通過を遮断する。一方、制御端子ＳＩＮが「１」（＝ＶＤＤ２）の場合には、トランジスタＭＰ１２，ＭＮ１２が導通するので、データ入力端子ＤＩＮに入力した２値データがインバータＩＮＶ１２で反転され、トランジスタＭＰ１１，ＭＮ１１で再度反転されて、データ出力端子ＤＯＵＴにそのまま出力される。このセル回路４０１〜４１４のそれぞれの構成素子数は８である。
【０００６】
このように、２値のバイナリ数を用いた従来のセレクタ回路では、例えば、セル制御回路５０１によりセル回路４０１，４０３，４０５，４０７が導通し、セル制御回路５０２によりセル回路４０９，４１１が導通し、セル制御回路５０３によりセル回路４１３が導通すると、入力端子ＢＩＮ１のデータ信号が出力端子ＢＯＵＴに出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このとき導通したセル回路は、斜線で示したように全セル回路の５０％である。このように、動作中は常時半分のセル回路が稼働することとなり、セレクタ回路全体の消費電力を低減することが困雑であった。また、ｒ段のツリー状（図５ではｒ＝４）に接続した場合、確保できるセレクタ回路の入力本数は、２r-1であり、入力数１本あたり「１」、「０」の２通りの情報数が表現できるので、入力情報数は２r-1×２である。
【０００８】
構成に必要なセル回路数は、
2007060559.tif 000003
で得られるので、構成トランジスタ数は８×（２r−２）となる。したがって、１つの入力情報あたりのトランジスタ数は、
2007060559.tif 000004
であるので、１つの入力情報あたりのオン・トランジスタ数は、その半分の、
2007060559.tif 000005
となり、大きい。
【０００９】
本発明の目的は、従来のバイナリ数を用いた場合に大きかった消費電力を低減し、また構成素子数も低減したセレクタ回路を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１にかかる発明は、「＋１」，「０」，「−１」のいずれかの値をもつ３値の複数個のデータ信号の内の１つのデータ信号を選択して出力するセレクタ回路において、「＋１」，「０」，「−１」のいずれかの値をもつ３値のデータ信号がデータ入力端子に入力し、第１の制御入力端子に「１」，「０」のいずれかの値をもつ２値の制御信号が入力し、該制御信号に応じて前記データ入力端子とデータ出力端子との間が導通／不導通に制御されるセル回路と、「＋１」，「０」，「−１」のいずれかの値をもつ３値の制御信号が第２の制御入力端子に入力することにより３個の制御出力端子の内の１個のみが能動になるセル制御回路と、を具備し、３個の前記セル回路をその各データ出力端子をワイアード・オア接続して単位回路とし、該単位回路の３個のセル回路の前記データ入力端子に前記３値のデータ信号をそれぞれ入力し、前記単位回路の３個のセル回路の前記第１の制御入力端子に前記セル制御回路の３個の前記制御出力端子をそれぞれ接続したことを特徴とする。
【００１１】
請求項２にかかる発明は、請求項１に記載のセレクタ回路において、前記単位回路のワイアード・オア接続された前記データ出力端子を別の前記単位回路の前記データ入力端子に接続することにより前記単位回路をツリー状に複数段接続し、且つ共通の段の単位回路の３個のセル回路の前記第１の制御入力端子に共通の前記セル制御回路の３個の前記制御出力端子を接続したことを特徴とする。
【００１２】
請求項３にかかる発明は、請求項１又は２に記載のセレクタ回路において、前記セル回路は、前記第１の制御入力端子に入力する前記２値の制御信号「１」を電圧ＶＤＤ２とし、前記２値の制御信号「０」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ２）とし、前記データ入力端子に入力する前記３値のデータ信号「＋１」を電圧ＶＤＤ２とし、前記３値のデータ信号「０」を電圧ＶＤＤ１とし、前記３値のデータ信号「−１」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）とし、前記データ出力端子と前記電圧ＶＤＤ２の端子との間に直列接続された第１および第３のＰＭＯＳトランジスタと、前記データ出力端子と前記電圧ＶＤＤ０の端子との間に直列接続された第１および第３のＮＭＯＳトランジスタと、前記データ出力端子と前記電圧ＶＤＤ１の端子との間に接続された第２のＰＭＯＳトランジスタ、第２のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタと、電源電圧がＶＤＤ２とＶＤＤ０の第１のインバータと、電源電圧がＶＤＤ２とＶＤＤ１の第２のインバータと、電源電圧がＶＤＤ１とＶＤＤ０の第３のインバータと、を備え、前記第１のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのゲートを第１のノードに接続すると共に前記データ入力端子を前記第２のインバータを経由して前記第１のノードに接続し、前記第１のＮＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタのゲートを第２のノードに接続すると共に前記データ入力端子を前記第３のインバータを経由して前記第２のノードに接続し、前記第１の制御入力端子を前記第１のインバータを経由して前記第３のＰＭＯＳトランジスタのゲートに接続すると共に前記第３および第４のＮＭＯＳトランジスタのゲートに直接接続してなる、ことを特徴とする。
【００１３】
請求項４にかかる発明は、請求項１又は２に記載のセレクタ回路において、前記セル制御回路は、前記第２の制御入力端子に入力する前記３値のデータ信号「＋１」を電圧ＶＤＤ２とし、前記３値のデータ信号「０」を電圧ＶＤＤ１とし、前記３値のデータ信号「−１」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）とし、プリチャージ端子に入力する２値の制御信号「１」を電圧ＶＤＤ２とし、前記２値の制御信号「０」を電圧ＶＤＤ０（ＶＤＤ０＜ＶＤＤ２）とし、前記電圧ＶＤＤ２の端子と第３のノードとの間に接続された第４のＰＭＯＳトランジスタと、前記電圧ＶＤＤ０の端子と前記第３のノードとの間に直列接続された第５および第６のＮＭＯＳトランジスタと、前記第３のノードと前記第１の出力端子との間に接続された第１の転送ゲートと、前記電圧ＶＤＤ２の端子と第４のノードとの間に直列接続された第５および第６のＰＭＯＳトランジスタと、前記電圧ＶＤＤ０の端子と前記第４のノードとの間に接続された第７のＮＭＯＳトランジスタと、前記第４のノードと前記第３の出力端子との間に第７のインバータを介して接続された第２の転送ゲートと、前記第１および第３の出力端子が入力側に接続され、出力側が第２の出力端子に接続されたノア回路と、前記電圧ＶＤＤ０又はＶＤＤ２のいずれかが印加するプリチャージ端子とを備え、前記第２の制御入力端子が前記第５のＮＭＯＳトランジスタのゲートと前記第６のＰＭＯＳトランジスタのゲートに接続され、前記プリチャージ端子が電圧ＶＤＤ０のとき、前記第４のＰＭＯＳトランジスタと前記第７のＮＭＯＳトランジスタが導通し、前記第６のＮＭＯＳトランジスタと前記第５のＰＭＯＳトランジスタが不導通となり、且つ前記第１および第２の転送ゲートが不導通となり、前記プリチャージ端子が電圧ＶＤＤ２のとき、前記第４のＰＭＯＳトランジスタと前記第７のＮＭＯＳトランジスタが不導通となり、前記第６のＮＭＯＳトランジスタと前記第５のＰＭＯＳトランジスタが導通し、且つ前記第１および第２の転送ゲートが導通となるようにした、ことを特徴とする。
【発明の効果】
【００１４】
本発明のセレクタ回路は、構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳ１のチップ面積、消費電力を増加させることがない。また、３値のデータを扱うにもかかわらず使用するトランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、鹿価な通常のプロセスで製造できる。またスタティックな動作電流を零にできるので消費電力が少なくて済む。
【発明を実施するための最良の形態】
【００１５】
本発明のセレクタ回路では、１つのしきい値を持つＭＯＳトランジスタを使用して、サインデジット数「＋１」，「０」，「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）の値をもつ複数の入力信号を入力し、そのうちの１個を選択して出力信号とするものである。ＶＤＤ１＝（ＶＤＤ２＋ＶＤＤ０）／２である。以下、詳しく鋭明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。
【実施例】
【００１６】
図１は１つの実施例のセレクタ回路の構成を示すブロック図である。３値のサインデジット数「＋１」，「０」，「−１」に対応する電源電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０は、例えばＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。本実施例のセレクタ回路には「＋１」，「０」，「−１」の３値のサインデジット数による９個の入力信号ＴＩＮ１、ＴＩＮ２、・・・・・、ＴＩＮ９が入力される。このセレクタ回路は１２個のセル回路１０１〜１１２で構成されるが、それらの３個を１組してその出力側がワイアード・オア接続されることにより単位回路が構成され、されにその単位回路はツリー状に接続される。セル制御回路２０１，２０２により単位回路内の１個のセル回路はその入出力間が導通し、他の残りの２個のセル回路はその入出力間が非導通となり、これによりツリー状に接続された複数のセル回路で導通パスが形成される。この導通パスを経由して、９個の入力信号ＴＩＮ１、ＴＩＮ２、・・・・・、ＴＩＮ９の内の選択された１個の入力信号が３値ドライバ回路３０１で増幅され、出力端子ＴＯＵＴに出力される。
【００１７】
図２は図１のセレクタ回路のセル回路１０１の構成例である。他のセル回路１０２〜１１２も同じである。トランジスタＭＰ１，ＭＰ３が電源端子ＶＤＤ２とデータ出力端子ＤＯＵＴの間に直列に接続され、トランジスタＭＮ１，ＭＮ３が電源端子ＶＤＤ０とデータ出力端子ＤＯＵＴの間に直列に接続され、トランジスタＭＰ３のゲートには制御入力端子ＳＩＮがインバータＩＮＶ１を経由して接続され、トランジスタＭＮ３のゲートには制御入力端子ＳＩＮが直接接続され、トランジスタＭＰ１，ＭＮ１のゲートはノードＮＤ１，ＮＤ２にそれぞれ接続されている。また、トランジスタＭＰ２，ＭＮ２，ＭＮ４が電源端子ＶＤＤ１とデータ出力端子ＤＯＵＴの間に直列接続され、トランジスタＭＮ２，ＭＰ２のゲートはノードＮＤ１，ＮＤ２にそれぞれ接続され、トランジスタＭＮ４のゲートは制御入力端子ＳＩＮに接続されている。さらに、ノードＮＤ１とデータ入力端子ＤＩＮとの間にはインバータＩＮＶ２が、ノードＮＤ２とデータ入力端子ＤＩＮとの間にはインバータＩＮＶ３がそれぞれ接続されている。インバータＩＮＶ１の電源電圧はＶＤＤ２，ＶＤＤ０（ＶＤＤ２＞ＶＤＤ０）、インバータＩＮＶ２の電源電圧はＶＤＤ２，ＶＤＤ１（ＶＤＤ２＞ＶＤＤ１）、インバータＩＮＶ３の電源電圧はＶＤＤ１，ＶＤＤ０（ＶＤＤ１＞ＶＤＤ０）である。
【００１８】
よって、制御入力端子ＳＩＮが「０」（＝ＶＤＤ０）の場合には、トランジスタＭＰ３，ＭＮ３，ＭＮ４が遮断して、データ出力端子ＤＯＵＴはハイインピーダンスとなり、データ通過を遮断する。一方、制御入力端子ＳＩＮが「１」（＝ＶＤＤ２）の場合には、トランジスタＭＰ３，ＭＮ３，ＭＮ４が導通する。
【００１９】
このとき、データ入力端子ＤＩＮに入力した３値データが「＋１」（＝ＶＤＤ２）のときは、ノードＮＤ１がＶＤＤ１、ノードＮＤ２がＶＤＤ０となるので、トランジスタＭＰ１が導通、ＭＮ１，ＭＮ２が不導通となり、データ出力端子ＤＯＵＴは「＋１」となる。トランジスタＭＰ２は導通するが回路に影響を与えいない。
【００２０】
また、データ入力端子ＤＩＮに入力した３値データが「０」（＝ＶＤＤ１）のときは、ノードＮＤ１がＶＤＤ２、ノードＮＤ２がＶＤＤ０となるので、トランジスタＭＰ２，ＭＮ２が導通、ＭＰ１，ＭＮ１が不導通となり、データ出力端子ＤＯＵＴは「０」となる。
【００２１】
さらに、データ入力端子ＤＩＮに入力した３値データが「−１」（＝ＶＤＤ０）のときは、ノードＮＤ１がＶＤＤ２、ノードＮＤ２がＶＤＤ１となるので、トランジスタＭＮ１が導通、ＭＰ１，ＭＰ２が不導通となり、データ出力端子ＤＯＵＴは「−１」となる。トランジスタＭＮ２は導通するが回路に影響を与えいない。
【００２２】
このように、セル回路１０１〜１１２は、制御入力端子ＳＩＮが「０」（＝ＶＤＤ０）の場合には、データ出力端子ＤＯＵＴはハイインピーダンスとなり、データ通過を遮断するが、制御入力端子ＳＩＮが「１」（＝ＶＤＤ２）になると、データ入力端子ＤＩＮに入力した３値データ「＋１」，「０」，「−１」をそのままデータ出力端子ＤＯＵＴに出力させる。このセル回路で必要なトランジスタ数は１３個である。
【００２３】
図３は図１のセレクタ回路のセル制御回路２０１の構成を示す回路図である。セル制御回路２０２も同じである。このセル制御回路２０１では、３値データ「＋１」，「０」，「−１」のセル制御信号を入力端子ＴＩＮに入力して、２値データ「１」，「０」で表される３ビットの制御信号を出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３に出力する。
【００２４】
図３において、ＩＮＶ４，ＩＮＶ５，ＩＮＶ６、ＩＮＶ７は電源電圧をＶＤＤ２，ＶＤＤ０とするインバータ、ＮＯＲも電源電圧をＶＤＤ２，ＶＤＤ０とするノア回路である。ノードＮＤ３と電源端子ＶＤＤ２との間にはトランジスタＭＰ４が接続され、ノードＮＤ３と電源端子ＶＤＤ０との間にはトランジスタＭＮ５，ＭＮ６が直列接続され、ノードＮＤ３とＮＤ５との間にはトランジスタＭＰ７，ＭＮ８からなる転送ゲートＧ１が接続されている。また、ノードＮＤ５と出力端子ＯＵＴ１の間にはインバータＩＮＶ５，ＩＮＶ６が接続されている。
【００２５】
また、ノードＮＤ４と電源端子ＶＤＤ２との間には、トランジスタＭＰ５，ＭＰ６が直列接続され、ノードＮＤ４と電源端子ＶＤＤ０との間にはトランジスタＭＮ７が接続され、ノードＮＤ４とＮＤ６との間にはトランジスタＭＰ８，ＭＮ９からなる転送ゲートＧ２が接続され、ノードＮＤ６と出力端子ＯＵＴ３との間にはインバータＩＮＶ７が接続されている。さらに、出力端子ＯＵＴ１，ＯＵＴ３は２入力ノア回路ＮＯＲの入力側に接続され、このノア回路ＮＯＲの出力側が出力端子ＯＵＴ２に接続されている。
【００２６】
そして、インバータＩＮＶ４の入力端子とトランジスタＭＰ４，ＭＮ６，ＭＮ８，ＭＮ９のゲートにはプリチャージ端子ＰＣＫが接続され、トランジスタＭＰ５，ＭＰ７，ＭＰ８、ＭＮ７のゲートにはインバータＩＮＶ４の出力端子が接続されている。さらに、トランジスタＭＮ５，ＭＰ６のゲートには入力端子ＴＩＮが接続されている。
【００２７】
さて、ノードＮＤ３については、プリチャージ信号ＰＣＫが「０」（＝ＶＤＤ０）のとき、トランジスタＭＰ４が導通し、ノードＮＤ３をＶＤＤ２の電圧レベルにプリチャージする。このとき、トランジスタＭＮ６は非導通になっており、ノードＮＤ３と電源端子ＶＤＤ０の間は遮断されている。また、転送ゲートＧ１を構成する上記第トランジスタＭＰ７，ＭＮ８はいずれも非導通である。
【００２８】
プリチャージ信号ＰＣＫが「１」（＝電圧ＶＤＤ２）に変化すると、トランジスタＭＰ４が非導通となり、トランジスタＭＮ６が導通する。このため、入力端子ＴＩＮが「０」（＝ＶＤＤ１）あるいは「＋１」（＝ＶＤＤ２）であれば、トランジスタＭＮ５が導通して、ノードＮＤ３を「０」（＝ＶＤＤ０）にする。もし、入力端子ＴＩＮが「−１」（＝ＶＤＤ０）であれば、トランジスタＭＮ５は非導通を継続し、ノードＮＤ３に直前にプリチャージされたＶＤＤ２の電圧レベルが保持される。
【００２９】
このプリチャージ信号ＰＣＫが「１」（＝ＶＤＤ２）のときは、転送ゲートＧ１は導通しており、ノードＮＤ３の信号レベルが、ノードＮＤ５、インバータＩＮＶ５、ノードＮＤ６を経由して、出力端子ＯＵＴ１にそのまま出力される。
【００３０】
したがって、出力端子ＯＵＴ１には、入力信号ＴＩＮが「−１」（＝ＶＤＤ０）のときのみ「１」（＝ＶＤＤ２）が出力され、それ以外の「＋１」，「０」の時は「０」（＝ＶＤＤ０）が出力される。
【００３１】
一方、ノードＮＤ４については、プリチャージ信号ＰＣＫが「０」（＝ＶＤＤ０）のとき、トランジスタＭＮ７が導通し、そのノードＮＤ４がＶＤＤ０の電圧レベルにプリチャージされる。このとき、トランジスタＭＰ６は非導通になっており、ノードＮＤ４と電源端子ＶＤＤ２の間は遮断されている。また、転送ゲートＧ２を構成するトランジスタＭＰ８，ＭＮ９はいずれも非導通である。
【００３２】
プリチャージ信号ＰＣＫが「１」（＝ＶＤＤ２）に変化すると、トランジスタＭＮ７が非導通となり、逆にトランジスタＭＰ５が導通する。このため、入力端子ＴＩＮが「０」（＝ＶＤＤ１）あるいは「−１」（＝ＶＤＤ０）であれば、トランジスタＭＰ６が導通して、ノードＮＤ４を「１」（＝ＶＤＤ２）にする。もし、入力端子ＴＩＮが「＋１」（＝ＶＤＤ２）であれば、トランジスタＭＰ６は非導通を継続し、ノードＮＤ４に直前にプリチャージされたＶＤＤ０の電圧レベルが保持される。
【００３３】
このプリチャージ信号ＰＣＫが「１」（＝ＶＤＤ２）のときは、転送ゲートＧ２は導通しており、ノードＮＤ４の信号がノードＮＤ６に現れ、これがインバータＩＮＶ７で反転されて出力端子ＯＵＴ３に出力する。
【００３４】
したがって、出力端子ＯＵＴ３には、入力端子ＴＩＮが「＋１」（＝ＶＤＤ２）のときのみ「１」（＝ＶＤＤ２）が出力され、それ以外の「−１」，「０」の時は「０」（＝ＶＤＤ０）が出力される。
【００３５】
また、出力端子ＯＵＴ３には、出力端子ＯＵＴ１，ＯＵＴ３の信号をノア回路ＮＯＲで処理した信号が現れるので、入力端子ＴＩＮが「０」（＝ＶＤＤ１）のときのみ「１」（＝ＶＤＤ２）が出力され、それ以外の「−１」、「＋１」のときは「０」（＝ＶＤＤ０）が出力される。以上の動作の真理値を図４に示した。
【００３６】
以上説明したように、本実施例の３値のサインデジット数を用いたセレクタ回路では、図１で斜線で示したセル回路が導通し、全体セル回路に占めるオン率（動作率）は約３３％と小さい。そのため、セレクタ回路全体の消費電力を低減することが可能である。また、ｒ段のツリー状（図６ではｒ＝３）に接続された場合、セレクタ回路の確保できる入力本数は３r-1であり、入力数１本あたり、「＋１」，「０」，「−１」の３通りの情報数が表現できるので、入力情報数は３r-1×３である。
【００３７】
構成に必要なセル回路数は、
2007060559.tif 000006
で得られるので、構成トランジスタ数は１３×（３r−３）／２となる。したがって、１つの入力情報あたりのトランジスタ数は、
2007060559.tif 000007
であるので、１つの入力情報あたりのオン・トランジスタ数は、その１／３の、
2007060559.tif 000008
となり、小さい。
【００３８】
本実施例のセレクタ回路は、図５に示した２値のバイナリ数を対象とするセレクタ回路の１つの入力情報あたりのトランジスタ数が８であるのに比較して６であり、約２５％減の小型化が可能である。また、前記の従来の２値のバイナリ数を対象とするセレクタ回路の１つの入力情報あたりのオン・トランジスタ数が４であるのに比較して２であり、５０％の消費電力化が可能である。以上の理論はセル制御回路を考慮していないが、セレクタ回路全体で大幅な小型化、低消費電力性の効果が期待できることに違いはない。
【図面の簡単な説明】
【００３９】
【図１】実施例のセレクタ回路の構成を示すブロック図である。
【図２】図１のセレクタ回路内のセル回路の構成を示す回路図である。
【図３】図１のセレクタ回路内のセル制御回路の構成を示す回路図である。
【図４】図３のセル制御回路の真理値の説明図である。
【図５】従来のセレクタ回路の構成を示すブロック図である。
【図６】図５のセレクタ回路内のセル回路の構成を示す回路図である。
【符号の説明】
【００４０】
１０１〜１１２：セル回路
２０１，２０２：セル制御回路
３０１：３値ドライバ
４０１〜４１４：セル回路
５０１〜５０３：セル制御回路
６０１：２値ドライバ
【図１】
2007060559.tif 000009
【図２】
2007060559.tif 000010
【図３】
2007060559.tif 000011
【図４】
2007060559.tif 000012
【図５】
2007060559.tif 000013
【図６】
2007060559.tif 000014