(57)【要約】【目的】端子数を増加させずにモードの切り替え信号を入力することのできる半導体集積回路を提供する。【構成】この発明は、通常動作に必要な端子のうち通常動作時の入力電圧範囲が電源電圧および接地電位との間に差がある端子を利用して、当該端子に電源電圧近くの電圧または接地電位近くの電圧を入力したときに半導体集積回路のモードの切り替えを行うようにすることにより、端子数を増加させることなくモードの切り替え信号を入力することのできる半導体集積回路を提供することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
それぞれ第１の基準電圧および該第１の電圧より低い第２の基準電圧が入力された第１の比較器および第２の比較器を有し、外部から入力される入力信号を前記第１の比較器と前記第２の比較器に入力して、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されると第１の動作モードに移行し、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されると第２の動作モードに移行するとともに、
前記入力信号を前記第１の比較器または第２の比較器とは異なる内部回路に入力することを特徴とする半導体集積回路。
【請求項２】
前記第１のモードがテストモードであり、前記第２のモードが通常動作モードであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のモードが通常動作モードであり、前記第２のモードがテストモードであることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記半導体集積回路が電源制御ＩＣであり、前記内部回路が前記入力信号と前記第１の基準電圧より低く前記第２の基準電圧より高い第３の基準電圧とを比較する誤差増幅器であることを特徴とする請求項２または３に記載の半導体集積回路。
【請求項５】
さらに前記第３の基準電圧より低く前記第２の基準電圧より高い第４の基準電圧と前記入力信号とを比較する第３の比較器および該第３の比較器の出力が入力されるタイマーラッチ回路を有し、前記第３の比較器により前記入力信号が前記第４の基準電圧より低いと判断される状態が所定時間続くと前記タイマーラッチ回路が前記半導体集積回路の主要動作を停止させることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記タイマーラッチ回路はＮビット（Ｎは正整数）のカウンタを有し、前記半導体集積回路が前記通常動作モードにあるときは前記カウンタをＮビットカウンタとして動作させ、前記半導体集積回路が前記テストモードにあるときは前記カウンタをＭビットカウンタ（ＭはＮより小さい正整数）として動作させることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
さらに発振回路を有し、該発振回路から出力される基準クロックをカウントして前記所定時間を判断し、前記半導体集積回路が前記テストモードにあるときは前記基準クロックの周波数を前記通常モードにおける周波数より高くすることを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
途中で前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されることなく、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと所定回数判断されると前記第１のモードに移行することを特徴とする請求項１ないし７のいずれかに記載の半導体集積回路。
【請求項９】
途中で前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されることなく、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと所定回数判断されると前記第２のモードに移行することを特徴とする請求項１ないし８のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子に通常の入力機能とモード切り替え機能の２つの機能を持たせて端子数を削減することのできる半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路（以下ＩＣと記す）の中には、試験時間短縮や不良検出率の向上を目的として、本来の機能を実行させる通常動作モードとは異なるテストモードをもつものがある。例えば、動作に長い時間を要する回路要素については、実動作時間で出荷テストを行おうとするとテスト時間が非現実的なものになったり、コストに悪影響を与えたりするため、テストモードにおいて当該回路要素の動作時間を短縮させることが行われる。このような実動作時間が長い回路要素をもつＩＣとしては、タイマーラッチ回路をもつ電源制御ＩＣがある（例えば、特許文献１参照）。
【０００３】
タイマーラッチ回路をもつ電源制御ＩＣおよび当該電源制御ＩＣを用いたスイッチング電源について、図４，５により説明を行う。図４は入力電圧ＶＤＤより出力電圧Ｖｏを生成して負荷Ｚに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣコンバータは電源制御ＩＣ（半導体集積回路）１，インダクタＬ，コンデンサＣｏおよび電圧設定用のフィードバック手段となる抵抗Ｒ１，Ｒ２を有している。また、電源制御ＩＣ１は、誤差増幅器ＥｒｒＡＭＰ，三角波Ｖｏｓｃを生成する発振器（発振回路）ＯＳＣ１，ＰＷＭコンパレータＰＷＭＣ、スイッチング素子であるＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＰＭ１（以下、ＰチャネルＭＯＳトランジスタＰＭ１と記す），同期整流方式の転流素子としてのＮチャネルＭＯＳＦＥＴ・ＮＭ１（以下、ＮチャネルＭＯＳトランジスタＮＭ１と記す），ＰＷＭコンパレータＰＷＭＣの出力に従いＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１を駆動するドライブ回路ＤＲＶ，基準電圧Ｖｒｅｆを生成する基準電圧源Ｖｒｅｆ，基準電圧ＶＬｏを生成する基準電圧源ＶＬｏ，コンパレータ（比較器）ＣＭＰＬｏ，タイマーラッチ回路２，入力端子ＦＢおよび出力端子ＯＵＴを有している。
【０００４】
誤差増幅器ＥｒｒＡＭＰの非反転入力端子には基準電圧Ｖｒｅｆが入力され、出力端子と反転入力端子の間には位相補償素子として抵抗Ｒ３およびコンデンサＣ１が接続されている。ＰＷＭコンパレータＰＷＭＣの非反転入力端子には誤差増幅器ＥｒｒＡＭＰの出力信号Ｖｅｒｒが入力され、反転入力端子には三角波Ｖｏｓｃが入力される。ＰＷＭコンパレータＰＷＭＣは誤差増幅器ＥｒｒＡＭＰの出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路ＤＲＶに出力するものである。ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１のドレインは互いに接続されるとともにインダクタＬの一端に接続されている。またＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１のソースにはそれぞれ入力電圧ＶＤＤおよび接地電位（ＧＮＤ）が接続されている。インダクタＬの他端は出力端子ＯＵＴに接続されている。出力端子ＯＵＴとＧＮＤの間にはコンデンサＣｏおよび抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位はフィードバック信号Ｖｆｂとして、入力端子ＦＢを介して誤差増幅器ＥｒｒＡＭＰの反転入力端子へ入力される。またＤＣ／ＤＣコンバータの負荷として、出力端子ＯＵＴに負荷Ｚが接続されている。
【０００５】
以下、簡単にこのＤＣ／ＤＣコンバータの動作を説明する。誤差増幅器ＥｒｒＡＭＰは基準電圧Ｖｒｅｆとフィードバック信号Ｖｆｂの差を増幅した誤差信号ＶｅｒｒをＰＷＭコンパレータＰＷＭＣに入力する。ＰＷＭコンパレータＰＷＭＣは誤差信号Ｖｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器ＥｒｒＡＭＰの出力により変化する方形波パルス（ＰＷＭ信号）をドライブ回路ＤＲＶを介してＰチャネルＭＯＳトランジスタＰＭ１のゲートに出力する。すなわち、（Ｖｒｅｆ−Ｖｆｂ）が大きい（小さい）ほど１周期内のＰチャネルＭＯＳトランジスタＰＭ１がオン（導通）する期間が長く（短く）なるような方形波パルスを生成し、インダクタＬに蓄積するエネルギを大きく（小さく）することにより出力電圧ＶＯを一定に保つ。ＮチャネルＭＯＳトランジスタＮＭ１のゲートにも同様に方形波パルスが出力される。基本的にはＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１のゲートに出力される方形波パルスは同相であるが、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１が同時にオンして貫通電流が流れることがないように、ドライブ回路ＤＲＶで両方オフの期間であるデッドタイムを設ける。ＤＣ／ＤＣコンバータの動作安定時では、誤差増幅器ＥｒｒＡＭＰの反転入力端子と非反転入力端子が仮想短絡することにより、出力電圧ＶｏはＶｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ１となる。
【０００６】
基準電圧源ＶＬｏ，コンパレータＣＭＰＬｏおよびタイマーラッチ回路２は、ＤＣ／ＤＣコンバータの出力ラインに短絡などの異常が発生して出力電圧Ｖｏが低下したときにＤＣ／ＤＣコンバータのスイッチング動作を停止させるためのものである。基準電圧ＶＬｏの値は基準電圧Ｖｒｅｆより小さく、通常動作ではフィードバック信号Ｖｆｂがここまで下がることのない値とする。フィードバック信号Ｖｆｂが基準電圧Ｖｒｅｆより小さくなると、コンパレータＣＭＰＬｏが出力をＬ（ロー）からＨ（ハイ）に反転させる。タイマーラッチ回路２はコンパレータＣＭＰＬｏの出力がＨである状態が所定時間継続すると、その出力信号ＬａｔｃｈをＨに反転させる。ドライブ回路ＤＲＶはタイマーラッチ回路２から入力される信号ＬａｔｃｈがＨになると、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１のゲートにＨレベルの信号を与え、ＰチャネルＭＯＳトランジスタＰＭ１をオフするとともにＮチャネルＭＯＳトランジスタＮＭ１をオンさせて、ＤＣ／ＤＣコンバータの主要動作であるスイッチング動作を安全サイドで停止させる。
【０００７】
ここで、タイマーラッチ回路によりコンパレータＣＭＰＬｏの出力のＨが所定時間継続すること確認するのは、ＤＣ／ＤＣコンバータの立ち上り時（起動時、当然フィードバック信号Ｖｆｂは低いものになっている）にはスイッチング動作を停止させないようにさせること、およびノイズによる誤動作を防止することが目的である。特に、ＤＣ／ＤＣコンバータの立ち上りを考えると前記の所定時間は１００ｍｓ以上に設定することもある。ＩＣのテスト、特に電源制御ＩＣにとって１００ｍｓという時間は非常に長いものであり、テストモードにおいてはこれを短縮することが求められる。
【０００８】
図５はタイマーラッチ回路２の構成例である。タイマーラッチ回路２は基準クロックを生成する発振器ＯＳＣ２（発振器ＯＳＣ１が発振器ＯＳＣ２を兼ねてもよい）から出力される基準クロックをカウントして所定時間を計測するＮビットのタイマー２１とタイマー２１の出力からＬａｔｃｈ信号を生成するラッチ回路２２より構成されている。タイマー２１はＮ段のＤフリップフロップＤＦＦからなり、各段のＤフリップフロップＤＦＦのＱＢ信号（フリップフロップの状態Ｑの反転を示す信号）は自身の入力端子に入力されるとともに次段のＤフリップフロップＤＦＦのクロック端子に入力されている。初段のＤフリップフロップＤＦＦのクロック端子には発振器ＯＳＣ２から出力される基準クロックが入力される。また、各ＤフリップフロップＤＦＦのリセット入力端子ＲＳＴ（ローアクティブ）にはコンパレータＣＭＰＬｏからの出力信号が入力されていて、コンパレータＣＭＰＬｏの出力がＬのときタイマー２１がリセットされて全てのＱ出力がＬになり、コンパレータＣＭＰＬｏの出力がＨになるとカウント動作を開始する。
【０００９】
ラッチ回路２２はノアゲートＮＯＲ１およびＲＳ型フリップフロップＲＳＦＦ１から構成され、ノアゲートＮＯＲ１の出力がフリップフロップＲＳＦＦ１のセット入力端子Ｓに入力されている。フリップフロップＲＳＦＦ１のリセット入力端子ＲＳＴ（ローアクティブ）にはコンパレータＣＭＰＬｏからの出力信号が入力されている。タイマー２１のＮ段目および（Ｎ−１）段目のＱＢ出力がラッチ回路２２のノアゲートＮＯＲ１に入力されている。ノアゲートＮＯＲ１は、タイマー２１のＮ段目および（Ｎ−１）段目のＱＢ出力が共にＬになると、すなわちタイマー２１のカウント値が２Ｎ−１＋２Ｎ−２になると（例えばＮ＝８なら、タイマー２１のカウント値が１９２になると）、その出力がＨとなりフリップフロップＲＳＦＦ１をセットしてその出力ＬａｔｃｈをＨにする。また、タイマー２１と同様に、コンパレータＣＭＰＬｏの出力がＬのときにフリップフロップＲＳＦＦ１がリセットされてその出力ＬａｔｃｈがＬになる。
【特許文献１】特開２００４−４０８５８号公報  （段落０００１−００２７、図１８−２８）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のタイマーラッチ回路の１００ｍｓといった実動作時間が長い回路のテストを行う場合、これをそのままテスト時間とすることはできないため、ＩＣをテストモードに移行させてその動作時間を短縮させる必要がある。そのためにはモードの切り替えを指示する信号を入力する端子が必要となるが、ＩＣは外形寸法の小型化が進む中、端子数の削減が進んでいて、通常動作に必要な最低限の端子しか設けることができなくなっていることが多い。デジタル信号パターンを入力できる入力端子を有するＩＣにおいては、特定のデジタル信号パターンを入力したときにモードを切り替えるよう設定できるが、電源制御ＩＣなどのようにそのような入力端子をもたないＩＣでは専用のモード切替用端子を新たに設けなければならないが、上述のように余剰端子がないことが多く、１つ上の大きさのパッケージに変更しなければならない、もしくはスペースや経済的な理由でそもそも端子の増加は許されないといった問題が生じてしまう。
【００１１】
本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、端子数を増加させずにモードの切り替え信号を入力することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
そこで、上記課題を解決するために、請求項１に係る発明は、それぞれ第１の基準電圧および該第１の電圧より低い第２の基準電圧が入力された第１の比較器および第２の比較器を有し、外部から入力される入力信号を前記第１の比較器と前記第２の比較器に入力して、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されると第１の動作モードに移行し、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されると第２の動作モードに移行するとともに、前記入力信号を前記第１の比較器または第２の比較器とは異なる内部回路に入力する半導体集積回路であることを特徴とする。
【００１３】
請求項２に係る発明は、請求項１に係る発明において、前記第１のモードがテストモードであり、前記第２のモードが通常動作モードであることを特徴とする。
【００１４】
請求項３に係る発明は、請求項１に係る発明において、前記第１のモードが通常動作モードであり、前記第２のモードがテストモードであることを特徴とする。
【００１５】
請求項４に係る発明は、請求項２または３に係る発明において、前記半導体集積回路が電源制御ＩＣであり、前記内部回路が前記入力信号と前記第１の基準電圧より低く前記第２の基準電圧より高い第３の基準電圧とを比較する誤差増幅器であることを特徴とする。
【００１６】
請求項５に係る発明は、請求項４において、さらに前記第３の基準電圧より低く前記第２の基準電圧より高い第４の基準電圧と前記入力信号とを比較する第３の比較器および該第３の比較器の出力が入力されるタイマーラッチ回路を有し、前記第３の比較器により前記入力信号が前記第４の基準電圧より低いと判断される状態が所定時間続くと前記タイマーラッチ回路が前記半導体集積回路の主要動作を停止させることを特徴とする。
【００１７】
請求項６に係る発明は、請求項５に係る発明において、前記タイマーラッチ回路はＮビット（Ｎは正整数）のカウンタを有し、前記半導体集積回路が前記通常動作モードにあるときは前記カウンタをＮビットカウンタとして動作させ、前記半導体集積回路が前記テストモードにあるときは前記カウンタをＭビットカウンタ（ＭはＮより小さい正整数）として動作させることを特徴とする。
【００１８】
請求項７に係る発明は、請求項５に係る発明において、さらに発振回路を有し、該発振回路から出力される基準クロックをカウントして前記所定時間を判断し、前記半導体集積回路が前記テストモードにあるときは前記基準クロックの周波数を前記通常モードにおける周波数より高くすることを特徴とする。
【００１９】
請求項８に係る発明は、請求項１ないし７のいずれかに係る発明において、途中で前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと判断されることなく、前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと所定回数判断されると前記第１のモードに移行することを特徴とする。
【００２０】
請求項９に係る発明は、請求項１ないし８のいずれかに係る発明において、途中で前記第１の比較器により前記入力信号が前記第１の基準電圧より高いと判断されることなく、前記第２の比較器により前記入力信号が前記第２の基準電圧より低いと所定回数判断されると前記第２のモードに移行することを特徴とする。
【発明の効果】
【００２１】
この発明は、通常動作に必要な端子のうち通常動作時の入力電圧範囲が電源電圧および接地電位との間に差がある端子を利用して、当該端子に電源電圧近くの電圧または接地電位近くの電圧を入力したときに半導体集積回路のモードの切り替えを行うようにすることにより、端子数を増加させることなくモードの切り替え信号を入力することのできる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を用いて本発明の半導体集積回路の実施の形態について説明する。
【００２３】
図１は、図４の電源制御ＩＣ１のフィードバック信号Ｖｆｂが入力される入力端子ＦＢを用いてモードの切り替えを行う電源制御ＩＣに関する本発明の実施例を示すものである。図１は入力端子ＦＢおよび図４に対し追加される回路のみを示すが、ＤＣ／ＤＣコンバータおよび電源制御ＩＣ１の他の構成は（後述のように、タイマーラッチ回路２のタイマー回路２１がタイマー回路２１ａに置き換えられること以外は）図４と同じである。
【００２４】
入力端子ＦＢは図４のものと同様に外部からＦＢ端子に入力される信号を誤差増幅器ＥｒｒＡＭＰに入力するための端子であるが、図１に示されるようにコンパレータＣＭＰ１の非反転入力端子およびコンパレータＣＭＰ２の反転入力端子にも接続されている。コンパレータＣＭＰ１の反転入力端子およびコンパレータＣＭＰ２の非反転入力端子にはそれぞれ基準電圧源Ｖ１，Ｖ２により生成された基準電圧Ｖ１，Ｖ２が入力されている。基準電圧Ｖ１，Ｖ２，ＶｒｅｆおよびＶＬｏの間には、Ｖ１＞Ｖｒｅｆ＞ＶＬｏ＞Ｖ２という関係がある。コンパレータＣＭＰ１の出力はＫ１ビットのカウンタ３の入力端子ＩＮにおよびＫ２ビットのカウンタ４のリセット端子ＲＥＳＥＴに入力されている（Ｋ１とＫ２は等しくてもよいし、異なっていてもよい）。また、コンパレータＣＭＰ２の出力はカウンタ４の入力端子ＩＮにおよびカウンタ３のリセット端子ＲＥＳＥＴに入力されている。カウンタ３，４はそれぞれ入力端子ＩＮに入力される信号に対するカウント動作を行うものであり、最上位ビットの値がその出力端子ＯＵＴから出力される。例えばＫ１＝２とすると、コンパレータＣＭＰ１の出力が２Ｋ１−１＝２回Ｈになると、すなわちＦＢ端子から伝えられる信号が基準電圧Ｖ１より２回高くなると、カウンタ３の出力ＯＵＴはＨとなる。カウンタ３，４の出力はそれぞれＲＳ型フリップフロップＲＳＦＦ２のセット入力端子Ｓおよびリセット入力端子Ｒに入力されている。ＲＳ型フリップフロップＲＳＦＦ２のＱ出力が信号ＭＯＤＥとなっていて、カウンタ３のＯＵＴ端子から出力される信号がＨになると信号ＭＯＤＥがＨとなり、カウンタ２のＯＵＴ端子から出力される信号がＨになると信号ＭＯＤＥがＬとなる。信号ＭＯＤＥのＨ／Ｌを試験モード／通常動作モードに対応させれば、電源制御ＩＣの試験を行う場合、ＦＢ端子に基準電圧Ｖ１を超える信号を連続して２Ｋ１−１回入力すれば試験モードにすることができ（連続せず、途中でＦＢ端子の電圧が基準電圧Ｖ２を下回るとカウンタ３がリセットされてしまう）、基準電圧Ｖ２を下回る信号を連続して２Ｋ２−１回入力すれば通常動作モードにすることができる（連続せず、途中でＦＢ端子の電圧が基準電圧Ｖ１を上回るとカウンタ４がリセットされてしまう）。なお、カウンタ３，４はＦＢ端子からの信号のオーバーシュート，アンダーシュートやノイズ等に起因する誤動作を防止するために設けられているものであり、誤動作を考えなくてよい場合はカウンタ３，４を省略してよい。なお信号ＭＯＤＥのＨ／Ｌは、通常動作モード／試験モードに対応させてもよい。
【００２５】
図２は、本発明の実施例において、図５に示す従来のタイマー回路２１に替えてタイマーラッチ回路に用いるタイマー回路２１ａおよび図５と同じノアゲートＮＯＲ１である。ノアゲートＮＯＲ１に関する図示しない接続は、図５と同じである。タイマー回路２１ａはタイマー回路２１に対し、最初の（Ｎ−Ｍ）段のＤフリップフロップＤＦＦと後段のＭ段のＤフリップフロップＤＦＦとの間にマルチプレクサＭＰＸが設けられている点が異なる。マルチプレクサＭＰＸは、端子ＳＥＬに入力される信号ＭＯＤＥがＬであるとＩＮ１に入力される信号、すなわち（Ｎ−Ｍ）段目のＤフリップフロップＤＦＦのＱＢ出力を出力端子ＯＵＴから出力し、信号ＭＯＤＥがＨであるとＩＮ２に入力される信号、すなわち基準クロックを出力する。すなわち、信号ＭＯＤＥがＬであるとタイマー２１ａはＮビットのカウンタとなり、信号ＭＯＤＥがＨであるとタイマー２１ａはＭビットのカウンタとなる。これにより、テストモードにおけるタイマー２１ａの動作時間、すなわちテスト時間を短縮することができる。
【００２６】
図２ではタイマー２１ａを構成するＤフリップフロップＤＦＦの段数を、信号ＭＯＤＥによりテストモードと通常動作モードで変えることによりテスト時間を短縮したが、タイマー２１ａの段数は固定にして、基準クロックの周波数を変えるようにしてもよい。すなわち、信号ＭＯＤＥがＨのとき（テストモード）の基準クロックの周波数をＬのとき（通常動作モード）の周波数より上げるようにしてもよい。テストモード時の周波数を上げることによってもテスト時間を短縮することができる。基準クロックの周波数を変更するには、例えば、発振器ＯＳＣ２を構成するコンデンサの容量もしくは個数や充放電電流を可変にすればよい。
【００２７】
なお、図１において、カウンタ４を省略する場合もしくはＫ２＝１の場合は、テストモードにおいて出力短絡検出機能をテストするときの端子ＦＢへの入力電圧は基準電圧Ｖｌｏより小さく、基準電圧Ｖ２より大きくしておく必要がある。このときの各基準電圧の関係を図３に示す。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態を説明するための回路図である。
【図２】本発明の実施の形態に用いるタイマー回路２１を説明するための回路図である。
【図３】各基準電圧の関係を示す図である。
【図４】スイッチング電源の構成例を示す回路ブロック図である。
【図５】従来のタイマーラッチの構成を示す回路図である。
【符号の説明】
【００２９】
１                                  電源制御ＩＣ
２                                  タイマーラッチ回路
２１，２１ａ                        タイマー回路
３，４                              カウンタ
Ｃｏ，Ｃ１                          コンデンサ
ＣＭＰ１，ＣＭＰ２，ＣＭＰＬｏ      コンパレータ
ＤＦＦ                              Ｄフリップフロップ
ＤＲＶ                              ドライブ回路
ＦＢ                                入力端子
Ｌ                                  インダクタ
ＭＰＸ                              マルチプレクサ
ＮＭ１                              ＮチャネルＭＯＳＦＥＴ
ＯＳＣ１，ＯＳＣ２                  発振器
ＯＵＴ                              出力端子
ＰＭ１                              ＰチャネルＭＯＳＦＥＴ
ＰＷＭＣ                            ＰＷＭコンパレータ
Ｒ１，Ｒ２，Ｒ３                    抵抗
ＲＳＦＦ１，ＲＳＦＦ２              ＲＳ型フリップフロップ
Ｖ１，Ｖ２，ＶＬｏ，Ｖｒｅｆ        基準電圧（源）
Ｖｆｂ                              フィードバック信号
Ｚ                                  負荷
【図１】
2007258294.tif 000003
【図２】
2007258294.tif 000004
【図３】
2007258294.tif 000005
【図４】
2007258294.tif 000006
【図５】
2007258294.tif 000007