(57)【要約】【課題】送信されるシリアルデータのフォーマット変更に対して、ハードウェア修正が少なくて済むデータ受信装置を提供する。【解決手段】シリアルデータをパラレルデータに変換して出力するシリアル・パラレル変換回路１９と、パラレルデータが入力される場合はデータ有効・無効判定信号の値をフラグビットとして付加し、フラグビット付パラレルデータが入力される場合はそのまま通過させることでフラグビット付パラレルデータを出力するフラグビット付加回路２０と、フラグビット付パラレルデータを取り込むパラレルデータラッチ回路２１と、パラレルデータラッチ回路２１からフラグビット付パラレルデータを取り込み、フラグビットの値に基づきデータを出力または破棄するデータ出力・破棄判定回路２２と、を備える。【選択図】図１
2007329670.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２、第３、第４及び第５の外部端子と、
前記第１の外部端子に接続され、データ転送要求信号を出力可能なリクエスト信号生成回路と、
前記第２及び第３の外部端子に接続され、クロック信号及びデータ・ワード境界判別信号が与えられて第１及び第２のデータ取り込みタイミング信号を生成し、出力するデータ取り込みタイミング生成回路と、
前記第４の外部端子に接続され、前記第１のデータ取り込みタイミング信号が与えられて、シリアルデータ信号を取り込みパラレルデータに変換して出力する、又は第１のフラグビットを含むシリアルデータ信号である第１のフラグビット付シリアルデータ信号を取り込み第１のフラグビット付パラレルデータに変換して出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路から前記パラレルデータが出力される場合は前記第５の外部端子を介してデータ有効・無効判定信号を与えられて第２のフラグビットとして付加し、第２のフラグビット付パラレルデータを出力し、前記第１のフラグビット付パラレルデータが出力される場合は前記第１のフラグビット付パラレルデータを出力するフラグビット付加回路と、
前記第２のデータ取り込みタイミング信号に基づいて前記第１又は第２のフラグビット付パラレルデータを取り込むパラレルデータラッチ回路と、
前記パラレルデータラッチ回路から前記第１又は第２のフラグビット付パラレルデータを取り込み、前記第１又は第２のフラグビットの値に基づき前記第１又は第２のフラグビット付パラレルデータを出力または破棄するデータ出力・破棄判定回路と、
を備えることを特徴とするデータ受信装置。
【請求項２】
第１、第２、第３、第４及び第５の外部端子と、
前記第１の外部端子に接続され、データ転送要求信号を出力可能なリクエスト信号生成回路と、
前記第２及び第３の外部端子に接続され、クロック信号及びデータ・ワード境界判別信号が与えられて第１及び第２のデータ取り込みタイミング信号を生成し、出力するデータ取り込みタイミング生成回路と、
前記第４の外部端子に接続され、前記第１のデータ取り込みタイミング信号が与えられて、シリアルデータ信号を取り込みパラレルデータに変換して出力する、又は第１のフラグビットを含むシリアルデータ信号である第１のフラグビット付シリアルデータ信号を取り込み第１のフラグビット付パラレルデータに変換して出力するシリアル・パラレル変換回路と、
セットされた情報に基づいて第１の制御信号を出力可能な第１のレジスタ回路と、
固定値を出力可能な固定値出力回路と前記第１の制御信号に基づいて複数の入力信号から１つの信号を選択し出力できる選択器とを有し、前記シリアル・パラレル変換回路から前記パラレルデータが出力される場合は前記選択器に前記固定値及び前記第５の外部端子を介してデータ有効・無効判定信号が与えられ、選択された値である第２のフラグビットを前記パラレルデータに付加し第２のフラグビット付パラレルデータを出力し、前記第１のフラグビット付パラレルデータが出力される場合は前記第１のフラグビット付パラレルデータを出力するフラグビット付加回路と、
前記第２のデータ取り込みタイミング信号に基づいて前記第１又は第２のフラグビット付パラレルデータを取り込むパラレルデータラッチ回路と、
セットされた情報に基づいて第２の制御信号を出力する第２のレジスタ回路と、
バッファ部、バッファデータキャンセルフラグ生成部及びデータ出力・破棄判定部を有し、前記パラレルデータラッチ回路から前記第１又は第２のフラグビット付パラレルデータを前記バッファ部に取り込み、前記バッファデータキャンセルフラグ生成部は前記第２の制御信号が与えられ前記第１又は第２のフラグビットに基づいてバッファデータキャンセルフラグをセットするか否か判定し、前記バッファデータキャンセルフラグがセットされた場合は前記データ出力・破棄判定部が前記第１又は第２のフラグビット付パラレルデータを破棄し、前記バッファデータキャンセルフラグがセットされない場合は前記データ出力・破棄判定部が前記第１又は第２のフラグビット付パラレルデータを出力するデータ出力・破棄判定回路と、
を備えることを特徴とするデータ受信装置。
【請求項３】
前記データ出力・破棄判定回路から出力される前記第１又は第２のフラグビット付パラレルデータが格納されるデータ格納メモリを更に備え、
前記第１又は第２のフラグビット付パラレルデータはダブルワード単位で前記データ格納メモリに格納されることを特徴とする請求項１または２に記載のデータ受信装置。
【請求項４】
前記シリアルデータ信号はＬチャネル信号とＲチャネル信号が交互に並んだオーディオシリアルデータ信号であり、前記データ・ワード境界判別信号が前記Ｌチャネル信号と前記Ｒチャネル信号とを識別するためのクロック信号であることを特徴とする請求項１乃至３のいずれかに記載のデータ受信装置。
【請求項５】
リクエスト信号生成回路、データ取り込みタイミング生成回路、シリアル・パラレル変換回路、フラグビット付加回路、パラレルデータラッチ回路、バッファ部とバッファデータキャンセルフラグ生成部とデータ出力・破棄判定部とを含むデータ出力・破棄判定回路、データ格納メモリ、第１、第２、第３、第４及び第５の外部端子を有するデータ受信装置を用いるデータ受信方法であって、
前記第２及び第３の外部端子を介して与えられたクロック信号及びデータ・ワード境界判別信号から前記データ取り込みタイミング生成回路により第１及び第２のデータ取り込みタイミング信号を生成して出力し、
前記リクエスト信号生成回路によりデータ転送要求信号を生成し、前記第１の外部端子を介して出力する場合は、前記第１のデータ取り込みタイミング信号が与えられる前記シリアル・パラレル変換回路により前記第４の外部端子を介してシリアルデータ信号を取り込み、パラレルデータに変換して、出力し、前記リクエスト信号生成回路によりデータ転送要求信号を生成しない場合は、前記第１のデータ取り込みタイミング信号が与えられる前記シリアル・パラレル変換回路により前記第４の外部端子を介して第１のフラグビットを含むシリアルデータ信号である第１のフラグビット付シリアルデータ信号を取り込み、第１のフラグビット付パラレルデータに変換して出力し、
前記シリアル・パラレル変換回路が前記パラレルデータを出力する場合は前記フラグビット付加回路により、前記第５の外部端子を介して与えられるデータ有効・無効判定信号の値を第２のフラグビットとして付加し、第２のフラグビット付パラレルデータを出力し、
前記第２のデータ取り込みタイミング信号が与えられる前記パラレルデータラッチ回路により前記第１又は第２のフラグビット付パラレルデータを取り込み、
前記データ出力・破棄判定回路により前記パラレルデータラッチ回路から前記第１または第２のフラグビット付パラレルデータを前記バッファ部に取り込み、前記バッファデータキャンセルフラグ生成部が前記第１または第２のフラグビットに基づいてバッファデータキャンセルフラグを前記第１または第２のフラグビット付パラレルデータにセットするか否か判定し、前記バッファデータキャンセルフラグをセットする場合は前記データ出力・破棄判定部により前記第１または第２のフラグビット付パラレルデータを破棄し、前記バッファデータキャンセルフラグをセットしない場合は前記データ出力・破棄判定部により前記第１または第２のフラグビット付パラレルデータを出力し、
前記データ格納メモリにより前記出力・破棄判定部から出力された前記第１または第２のフラグビット付きパラレルデータを格納する
ことを含むことを特徴とするデータ受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ受信装置およびデータ受信方法に関するものである。
【背景技術】
【０００２】
データ転送の手法はパラレルデータバスを用いたパラレル転送と、シリアルデータバスを用いたシリアル転送に大別される。パラレル転送は高速のデータ転送に向いているが、マイコンやＩＣ等のデバイスのピン数の増大につながる。ピン数の低減につながるシリアルデータ転送の一つに５線式シリアルインタフェースを用いたものがある。５線式を用いたデータ送信装置とデータ受信装置間のデータ転送についてオーディオデータを例に説明する。まず、データ受信装置がデータ送信装置へデータ要求信号を出力する。このデータ要求信号に基づきデータ送信装置はオーディオデータ（シリアルデータ）信号、有効・無効データ判定信号、クロック信号、データ・ワード境界判別クロック信号を出力する。データ受信装置はオーディオデータを装置内部に取り込み、パラレル形式に変換し、有効・無効データ判定信号のレベルからデータの有効・無効を判定し、ダブルワード単位で取り込み・破棄を行う。データのワード単位はデータ・ワード境界判別クロック信号から求まる。取り込み・破棄の処理が行われた後、データはデータ受信装置内部のデータ格納メモリに格納される。
【０００３】
また、シリアルデータ転送には３線式シリアルインタフェースを用いたものがある（例えば特許文献１参照）。３線式を用いたデータ転送では、データ送信装置からシリアルデータ信号、データ・ワード境界判別クロック信号、転送クロック信号が出力される。この場合、データの有効・無効を判定する情報はシリアルデータ信号に埋め込むといったデータフォーマットの変更をしてデータ処理を行う必要がある。
【０００４】
しかし、上記のような従来のシリアルデータ転送におけるデータ受信装置は、送信されるデータのフォーマット変更に対して柔軟に対応することが出来ず、データ送信装置の仕様変更の都度、データ受信装置のハードウェア修正が必要になるという問題を有していた。
【特許文献１】特開平８−２５１２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで本発明はデータ送信装置の仕様変更に伴うデータフォーマットの変更に対して柔軟に対応でき、ハードウェア修正を低減できるデータ受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によるデータ受信装置は、第１、第２、第３、第４及び第５の外部端子と、前記第１の外部端子に接続され、データ転送要求信号を出力可能なリクエスト信号生成回路と、前記第２及び第３の外部端子に接続され、クロック信号及びデータ・ワード境界判別信号が与えられて第１及び第２のデータ取り込みタイミング信号を生成し、出力するデータ取り込みタイミング生成回路と、前記第４の外部端子に接続され、前記第１のデータ取り込みタイミング信号が与えられて、シリアルデータ信号を取り込みパラレルデータに変換して出力する、又は第１のフラグビットを含むシリアルデータ信号である第１のフラグビット付シリアルデータ信号を取り込み第１のフラグビット付パラレルデータに変換して出力するシリアル・パラレル変換回路と、前記シリアル・パラレル変換回路から前記パラレルデータが出力される場合は前記第５の外部端子を介してデータ有効・無効判定信号を与えられて第２のフラグビットとして付加し、第２のフラグビット付パラレルデータを出力し、前記第１のフラグビット付パラレルデータが出力される場合は前記第１のフラグビット付パラレルデータを出力するフラグビット付加回路と、前記第２のデータ取り込みタイミング信号に基づいて前記第１又は第２のフラグビット付パラレルデータを取り込むパラレルデータラッチ回路と、前記パラレルデータラッチ回路から前記第１又は第２のフラグビット付パラレルデータを取り込み、前記第１又は第２のフラグビットの値に基づき前記第１又は第２のフラグビット付パラレルデータを出力または破棄するデータ出力・破棄判定回路と、を備えるものである。
【０００７】
また、本発明の一態様によるデータ受信装置は、第１、第２、第３、第４及び第５の外部端子と、前記第１の外部端子に接続され、データ転送要求信号を出力可能なリクエスト信号生成回路と、前記第２及び第３の外部端子に接続され、クロック信号及びデータ・ワード境界判別信号が与えられて第１及び第２のデータ取り込みタイミング信号を生成し、出力するデータ取り込みタイミング生成回路と、前記第４の外部端子に接続され、前記第１のデータ取り込みタイミング信号が与えられて、シリアルデータ信号を取り込みパラレルデータに変換して出力する、又は第１のフラグビットを含むシリアルデータ信号である第１のフラグビット付シリアルデータ信号を取り込み第１のフラグビット付パラレルデータに変換して出力するシリアル・パラレル変換回路と、セットされた情報に基づいて第１の制御信号を出力可能な第１のレジスタ回路と、固定値を出力可能な固定値出力回路と前記第１の制御信号に基づいて複数の入力信号から１つの信号を選択し出力できる選択器とを有し、前記シリアル・パラレル変換回路から前記パラレルデータが出力される場合は前記選択器に前記固定値及び前記第５の外部端子を介してデータ有効・無効判定信号が与えられ、選択された値である第２のフラグビットを前記パラレルデータに付加し第２のフラグビット付パラレルデータを出力し、前記第１のフラグビット付パラレルデータが出力される場合は前記第１のフラグビット付パラレルデータを出力するフラグビット付加回路と、前記第２のデータ取り込みタイミング信号に基づいて前記第１又は第２のフラグビット付パラレルデータを取り込むパラレルデータラッチ回路と、セットされた情報に基づいて第２の制御信号を出力する第２のレジスタ回路と、バッファ部、バッファデータキャンセルフラグ生成部及びデータ出力・破棄判定部を有し、前記パラレルデータラッチ回路から前記第１又は第２のフラグビット付パラレルデータを前記バッファ部に取り込み、前記バッファデータキャンセルフラグ生成部は前記第２の制御信号が与えられ前記第１又は第２のフラグビットに基づいてバッファデータキャンセルフラグをセットするか否か判定し、前記バッファデータキャンセルフラグがセットされた場合は前記データ出力・破棄判定部が前記第１又は第２のフラグビット付パラレルデータを破棄し、前記バッファデータキャンセルフラグがセットされない場合は前記データ出力・破棄判定部が前記第１又は第２のフラグビット付パラレルデータを出力するデータ出力・破棄判定回路と、を備えるものである。
【０００８】
本発明の一態様によるデータ受信方法は、リクエスト信号生成回路、データ取り込みタイミング生成回路、シリアル・パラレル変換回路、フラグビット付加回路、パラレルデータラッチ回路、バッファ部とバッファデータキャンセルフラグ生成部とデータ出力・破棄判定部とを含むデータ出力・破棄判定回路、データ格納メモリ、第１、第２、第３、第４及び第５の外部端子を有するデータ受信装置を用いるデータ受信方法であって、前記第２及び第３の外部端子を介して与えられたクロック信号及びデータ・ワード境界判別信号から前記データ取り込みタイミング生成回路により第１及び第２のデータ取り込みタイミング信号を生成して出力し、前記リクエスト信号生成回路によりデータ転送要求信号を生成し、前記第１の外部端子を介して出力する場合は、前記第１のデータ取り込みタイミング信号が与えられる前記シリアル・パラレル変換回路により前記第４の外部端子を介してシリアルデータ信号を取り込み、パラレルデータに変換して、出力し、前記リクエスト信号生成回路によりデータ転送要求信号を生成しない場合は、前記第１のデータ取り込みタイミング信号が与えられる前記シリアル・パラレル変換回路により前記第４の外部端子を介して第１のフラグビットを含むシリアルデータ信号である第１のフラグビット付シリアルデータ信号を取り込み、第１のフラグビット付パラレルデータに変換して出力し、前記シリアル・パラレル変換回路が前記パラレルデータを出力する場合は前記フラグビット付加回路により、前記第５の外部端子を介して与えられるデータ有効・無効判定信号の値を第２のフラグビットとして付加し、第２のフラグビット付パラレルデータを出力し、前記第２のデータ取り込みタイミング信号が与えられる前記パラレルデータラッチ回路により前記第１又は第２のフラグビット付パラレルデータを取り込み、前記データ出力・破棄判定回路により前記パラレルデータラッチ回路から前記第１または第２のフラグビット付パラレルデータを前記バッファ部に取り込み、前記バッファデータキャンセルフラグ生成部が前記第１または第２のフラグビットに基づいてバッファデータキャンセルフラグを前記第１または第２のフラグビット付パラレルデータにセットするか否か判定し、前記バッファデータキャンセルフラグをセットする場合は前記データ出力・破棄判定部により前記第１または第２のフラグビット付パラレルデータを破棄し、前記バッファデータキャンセルフラグをセットしない場合は前記データ出力・破棄判定部により前記第１または第２のフラグビット付パラレルデータを出力し、前記データ格納メモリにより前記出力・破棄判定部から出力された前記第１または第２のフラグビット付きパラレルデータを格納することを含むものである。
【発明の効果】
【０００９】
本発明によれば、データ送信装置の仕様変更に伴うデータフォーマットの変更に柔軟に対応でき、ハードウェア修正を削減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明にかかるデータ受信装置の実施の形態を図面に基づいて説明する。
【００１１】
図１に本発明の実施形態に係るデータ受信装置の概略構成を示す。データ受信装置１０は、データ転送要求信号を出力するリクエスト信号生成回路１７、データを取り込むためのタイミング信号を出力するデータ格納タイミング生成回路１８、シリアルデータをパラレルデータに変換するシリアル・パラレル変換回路１９、フラグビットを付加するフラグビット付加回路２０、フラグビットが付加されたパラレルデータを取り込むパラレルデータラッチ回路２１、データ出力・破棄判定回路２２、データ格納メモリ２３、内部レジスタ２４、２５、外部端子Ｔ１〜Ｔ５を備える。
【００１２】
まず、このデータ受信装置を用いた５線式インタフェースを介するデータ転送について説明する。データ受信装置１０、データ送信装置１１はデータ転送要求信号線１２、データ・ワード境界判別クロック信号線１３、クロック信号線１４、データ信号線１５、有効・無効データ判定信号線１６の５つの信号線からなるシリアルバスを介して接続される。
【００１３】
リクエスト信号生成回路１７は、データ受信装置１０がデータ受信可能な状態のときに外部端子Ｔ１、データ転送要求信号線１２を介してデータ送信装置１１へデータ転送要求信号を出力する。データ送信装置１１は、図２に示すように、データ転送要求信号が入力されるとデータ・ワード境界判別クロック信号、クロック信号、データ信号、有効・無効データ判定信号を出力する。
【００１４】
各信号はデータ・ワード境界判別クロック信号線１３及び外部端子Ｔ２、クロック信号線１４及び外部端子Ｔ３、データ信号線１５及び外部端子Ｔ４、有効・無効データ判定信号線１６及び外部端子Ｔ５を介してデータ受信装置１０に入力される。データ・ワード境界判別クロック信号はシリアルデータ１ワード毎に値が０から１へ、または１から０へ遷移する。送信されるデータ信号は、有効・無効データ判定信号の値が０のときが無効データ、１のときが有効データとなる。
【００１５】
データ受信装置１０内でのデータ信号の処理について図３を用いて説明する。データ格納タイミング生成回路１８にて生成されたタイミング信号に基づいて、データ送信装置１１から出力されたデータ信号（シリアルデータ）１ワード分２６がシリアル・パラレル変換回路１９に取り込まれ、パラレルデータ２７に変換される。パラレルデータ２７はフラグビット付加回路２０にてフラグビット２８が付加される。フラグビット２８の値は内部レジスタ２４の設定に応じて切替器（マルチプレクサ）３４により有効・無効データ判定信号の値または固定値出力回路３０の出力値のいずれかが選択される。例えば、内部レジスタ２４が０にセットされているときは固定値出力回路３０の出力値が選択され、１にセットされているときは有効・無効データ判定信号の値が選択されるようにする。本実施形態では固定値は０とする。内部レジスタ２４はユーザにより設定可能である。
【００１６】
フラグビット２８が付加されたパラレルデータ（フラグビット付パラレルデータ２９）は、データ格納タイミング生成回路１８にて生成されたタイミング信号に基づいて、パラレルデータラッチ回路２１に格納される。
【００１７】
フラグビット付パラレルデータ２９の処理について図４を用いて説明する。データ出力・破棄判定回路２２では、フラグビット付パラレルデータ２９がデータバッファ３１に取り込まれる。ここで、内部レジスタ２５がデータバッファ３１に取り込んだデータの有効・無効を判定するように設定されていて、かつフラグビット２８が無効データを示している（フラグビットの値が０）ときは、キャンセルフラグ生成回路３２においてバッファデータキャンセルフラグ３３が生成され、セットされる。内部レジスタ２５がデータバッファ３１に取り込んだデータの有効・無効を判定するように設定されていないとき、又はフラグビット２８が有効データを示している（フラグビットの値が１）ときは、バッファデータキャンセルフラグ３３は生成されない。
【００１８】
データ出力・破棄判定部３４によりバッファデータキャンセルフラグ３３がセットされているか否かが判定され、セットされていなければデータバッファ３１のデータはデータ格納メモリ２３へダブルワード単位で出力され、図５に示すような形式で格納される。バッファデータキャンセルフラグ３３がセットされていればデータバッファ３１のデータは破棄される。データの破棄は、データを出力せずに、データバッファのポインタ値を進めることで行う。データ出力またはデータ破棄が完了した後、バッファデータキャンセルフラグ３３がクリアされる。
【００１９】
内部レジスタ２５の設定は、例えば、１にセットされているときはデータバッファ３１に取り込んだデータの有効・無効を判定し、０にセットされているときは判定しないようにする。内部レジスタ２５が０にセットされている場合、バッファデータキャンセルフラグ３３が生成されることはないので、データバッファ３１に取り込んだデータ２９は破棄されることなく、データ格納メモリ２３へ出力されることになる。
【００２０】
次に上記実施形態によるデータ受信装置を用いた３線式シリアルインタフェースを介するデータ転送について説明する。データ受信装置の概略構成を図６に示す。データ受信装置１０、データ送信装置１１はデータ・ワード境界判別クロック信号線１３、クロック信号線１４、データ信号線１５の３つの信号線からなるシリアルバスを介して接続されている。外部端子Ｔ１、Ｔ５にはバスは接続されず、データ受信装置１０はリクエスト信号生成回路１７を備えているが、データ転送要求信号の生成、出力はしない。
【００２１】
データ送信装置１１は図７に示すようにワードデータ毎にフラグビットを付与してデータを出力する。このフラグビットはデータの有効・無効情報を有するものである。データ受信装置１０内でのデータ信号の処理について図８を用いて説明する。データ送信装置１１から出力されたデータ部４１およびフラグビット部４２を有するデータ信号（フラグビット付シリアルデータ）４０は、データ格納タイミング生成回路１８にて生成されたタイミング信号に基づいて、シリアル・パラレル変換回路１９に取り込まれ、フラグビット付パラレルデータ４３に変換される。フラグビット付パラレルデータ４３はフラグビット付加回路２０を通過し、データ格納タイミング生成回路１８にて生成されたタイミング信号に基づいて、パラレルデータラッチ回路２１に格納される。
【００２２】
フラグビット付パラレルデータ４３の処理について図９を用いて説明する。データ出力・破棄判定回路２２では、フラグビット付パラレルデータ４３がデータバッファ３１に取り込まれる。内部レジスタ２５がデータバッファ３１に取り込まれたデータ４３の有効・無効を判定するよう設定されていて、かつフラグビット４２が無効データを示しているときは、キャンセルフラグ生成回路３０においてバッファデータキャンセルフラグ３３が生成され、セットされる。内部レジスタ２５がデータバッファ３１に取り込んだデータの有効・無効を判定するように設定されていないとき、又はフラグビット４２が有効データを示しているときは、バッファデータキャンセルフラグ３３は生成されない。
【００２３】
データ出力・破棄判定部によりバッファデータキャンセルフラグ３３がセットされているか否かが判定され、セットされていればデータバッファ３１のデータは破棄される。バッファデータキャンセルフラグ３３がセットされていなければデータバッファ３１のデータはデータ格納メモリ２３へダブルワード単位で出力され、図５に示すような５線式シリアルインタフェースでのデータ転送の場合と同様の形式で格納される。データ出力またはデータ破棄が完了した後、バッファデータキャンセルフラグ３３がクリアされる。
【００２４】
５線式シリアルインタフェースを用いたデータ転送でのデータ受信装置と同様の構成のデータ受信装置を用い、シリアル・パラレル変換回路１９の出力するデータがフラグビット付加回路２０を通過するように設定することで、３線式シリアルインタフェースを介したデータ転送を行うことができる。
【００２５】
このように本発明の実施形態によるデータ受信装置は、データ送信装置の仕様変更や送信されるデータのフォーマット変更に対して、データ受信装置の大きなハードウェア修正を行わずに柔軟に対応できる。
【００２６】
上述した実施形態は一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態ではデータの有効・無効を判定はフラグビットのうち下位１ビットで行っていたが、２ビット以上にしてもよい。また、３線式シリアルインタフェースでのデータ転送を行う場合、図１０に示すように、シリアル・パラレル変換回路の出力データがフラグビット付加回路を通過することなく、パラレルデータラッチ回路に直接入力されるような構成にしてもよい。また、データ格納メモリへのデータ転送はダブルワード単位でなくてもよい。
【００２７】
上記実施形態によるデータ受信装置は、シリアル転送される様々なデータの受信に用いることができ、例えばオーディオデータの転送に使用できる。この場合、データ・ワード境界判別信号はＬチャンネル信号とＲチャンネル信号を識別するための信号となる。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態によるデータ受信装置の概略構成図である。
【図２】各信号の状態遷移の一例を示す図である。
【図３】同実施形態によるデータ受信装置の概略構成図である。
【図４】同実施形態によるデータ受信装置の概略構成図である。
【図５】同実施形態によるデータ格納形式を示す図である。
【図６】同実施形態によるデータ受信装置の概略構成図である。
【図７】各信号の状態遷移の一例を示す図である。
【図８】同実施形態によるデータ受信装置の概略構成図である。
【図９】同実施形態によるデータ受信装置の概略構成図である。
【図１０】変形例によるデータ受信装置の概略構成図である。
【符号の説明】
【００２９】
１０  データ受信装置
１１  データ送信装置
１２  データ転送要求信号線
１３  データ・ワード境界判別クロック信号線
１４  クロック信号線
１５  データ信号線
１６  データ転送開始信号線
１７  リクエスト信号生成回路
１８  データ格納タイミング生成回路
１９  シリアル・パラレル変換回路
２０  フラグビット付加回路
２１  パラレルデータラッチ回路
２２  データ出力・破棄判定回路
２３  データ格納メモリ
２４、２５  内部レジスタ
３０  キャンセルフラグ生成回路
３１  データバッファ
【図１】
2007329670.tif 000003
【図２】
2007329670.tif 000004
【図３】
2007329670.tif 000005
【図４】
2007329670.tif 000006
【図５】
2007329670.tif 000007
【図６】
2007329670.tif 000008
【図７】
2007329670.tif 000009
【図８】
2007329670.tif 000010
【図９】
2007329670.tif 000011
【図１０】
2007329670.tif 000012