(57)【要約】【課題】部品点数の増加を抑えつつ異常検出回路を確実に作動させ、モータの制御装置の小型化を図る。【解決手段】Ｕ相，Ｖ相およびＷ相のうちＵ相において、ドレイン端子が電源２０に接続されソース端子がＵ相コイルに接続されたＦＥＴＵＨと、ドレイン端子がＵ相コイルに接続されソース端子が接地されるＦＥＴＵＬと、各ＦＥＴのゲート端子に接続されて開閉制御するＩＣ１９ａと、一端がＦＥＴＵＨのソース端子とＦＥＴＵＬのドレイン端子との間に接続され、他端が電源２０に接続される第１のダイオード２１および第１のコンデンサ２２と、第１のダイオード２１に対応して第２のダイオード２３を介して異常検出回路１８とを設け、部品点数の増加を抑えつつ異常検出回路１８に高い制御電圧を印加して異常検出回路１８を確実に作動させるとともに、制御装置１４の小型化を図ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数相のコイルを備えたモータを制御するモータの制御装置であって、
それぞれ対応する相のコイルと電源との間に接続される電源側スイッチング素子と、
それぞれ対応する相のコイルと接地端子との間に接続される接地側スイッチング素子と、
各相の前記電源側スイッチング素子と各相の前記接地側スイッチング素子とを所定のタイミングで開閉制御する制御部と、
前記制御部から各相の前記電源側スイッチング素子へ印加される制御電圧を、第１のダイオードとコンデンサとで昇圧させるブートストラップ回路と、
第２のダイオードを介して前記ブートストラップ回路に接続され、前記ブートストラップ回路から供給される制御電圧により作動して前記モータの異常を検出する異常検出回路と、
を有することを特徴とするモータの制御装置。
【請求項２】
請求項１記載のモータの制御装置において、前記異常検出回路は前記モータを流れる電流値の変化から異常を検出することを特徴とするモータの制御装置。
【請求項３】
請求項１または２記載のモータの制御装置において、前記モータの起動時には、前記制御部は、各相の前記接地側スイッチング素子を同時に閉じることにより前記コンデンサを充電し、次いで、前記接地側スイッチング素子を同時に開くことにより前記コンデンサの充電電圧を取り込むとともに各相の前記電源側スイッチング素子を同時に閉じることにより前記コンデンサを再び充電し、当該充電電圧と前記制御部に取り込んだ充電電圧との加算電圧を、前記第２のダイオードを介して前記異常検出回路に印加することを特徴とするモータの制御装置。
【請求項４】
請求項１〜３のいずれか１項に記載のモータの制御装置において、前記モータはブラシレスモータであることを特徴とするモータの制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数相のコイルを備えたモータの制御装置に関する。
【背景技術】
【０００２】
一般的にモータの一種として存在するブラシレスモータは、ブラシ付きのモータに比べてブラシや整流子等の機械的な接触部分がないので、メンテナンスフリーであり、モータの長寿命化が図れる等、その長所が活かされて用途は拡大の一途にある。このようなブラシレスモータの制御装置としては、例えば、特許文献１に示される技術が開示されている。
【０００３】
この従来技術によれば、３相のブラシレスモータを制御するためのＵ相，Ｖ相およびＷ相の各相に対応して設けられた電源側スイッチング素子（電源側制御素子）に対する制御電圧を生成するために、Ｕ相，Ｖ相およびＷ相の各相に対応してブートストラップ回路を備えている。
【０００４】
一方、ブラシレスモータの異常を検出するために異常検出回路を備えたものがあり、この異常検出回路は、ブラシレスモータと電源との間に、ブラシレスモータを流れる電流を検出するシャント抵抗とオペアンプとを備えている。そして、オペアンプは電源電圧よりも高い制御電圧で駆動されるようになっており、当該オペアンプを駆動させる高い制御電圧を得るために、チャージポンプ回路を用いている。
【特許文献１】特開２００５−５１９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来技術によれば、電源電圧よりも高い制御電圧で駆動するオペアンプを備えた異常検出回路を確実に作動させるために、構成が複雑なチャージポンプ回路を用いているので、部品点数が増加したり、また、制御装置の小型化が困難であったりする等の問題があった。
【０００６】
本発明は、上記事情に鑑みてなされたものであって、その目的は、部品点数の増加を抑えつつ異常検出回路を確実に作動させることができ、制御装置の小型化を図ることができるモータの制御装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のモータの制御装置は、複数相のコイルを備えたモータを制御するモータの制御装置であって、それぞれ対応する相のコイルと電源との間に接続される電源側スイッチング素子と、それぞれ対応する相のコイルと接地端子との間に接続される接地側スイッチング素子と、各相の前記電源側スイッチング素子と各相の前記接地側スイッチング素子とを所定のタイミングで開閉制御する制御部と、前記制御部から各相の前記電源側スイッチング素子へ印加される制御電圧を、第１のダイオードとコンデンサとで昇圧させるブートストラップ回路と、第２のダイオードを介して前記ブートストラップ回路に接続され、前記ブートストラップ回路から供給される制御電圧により作動して前記モータの異常を検出する異常検出回路と、を有することを特徴とする。
【０００８】
本発明のモータの制御装置は、前記異常検出回路は前記モータを流れる電流値の変化から異常を検出することを特徴とする。
【０００９】
本発明のモータの制御装置は、前記モータの起動時には、前記制御部は、各相の前記接地側スイッチング素子を同時に閉じることにより前記コンデンサを充電し、次いで、前記接地側スイッチング素子を同時に開くことにより前記コンデンサの充電電圧を取り込むとともに各相の前記電源側スイッチング素子を同時に閉じることにより前記コンデンサを再び充電し、当該充電電圧と前記制御部に取り込んだ充電電圧との加算電圧を、前記第２のダイオードを介して前記異常検出回路に印加することを特徴とする。
【００１０】
本発明のモータの制御装置は、前記モータはブラシレスモータであることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、異常検出回路を、第２のダイオードを介してコンデンサに接続したので、第２のダイオードの追加のみでコンデンサから異常検出回路に向けて制御電圧を印加することができるので、部品点数の増加を抑えつつ、異常検出回路に制御電圧を印加して異常検出回路を確実に作動させることができる。また、第２のダイオードの追加のみで済むので制御装置の小型化を阻害することがない。
【００１２】
本発明によれば、異常検出回路を、モータを流れる電流値の変化からの異常を検出するようにしたので、モータを流れる電流値に応じてモータにおけるハーネスの断線や短絡等によるモータの故障判断を行うことができ、制御装置の信頼性を向上させることができる。
【００１３】
本発明によれば、モータの起動時に、高い制御電圧が得られるように、電源側スイッチング素子および接地側スイッチング素子を制御するので、安定した制御電圧を異常検出回路に印加することができる。
【００１４】
本発明によれば、モータとしてブラシレスモータを用いることもでき、この場合、機械的な接触部分を無くすことができ、モータの長寿命化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明における実施の形態を、図１ないし図６に基づいて詳細に説明する。なお、図１は本発明におけるモータの制御装置を示す回路図を、図２は図１の制御装置を構成する駆動回路図を、図３は図１の制御装置を構成するＦＥＴブリッジ回路図を、図４は図１の制御装置を構成するモータの異常を検出する異常検出回路図を、図５はモータの起動時に高い制御電圧を得るためのＦＥＴに対する開閉（ＯＦＦ／ＯＮ）制御のパターンを示す図を、図６はモータの論理信号を示すタイムチャート図を、それぞれ示している。
【００１６】
図１の破線に示すモータとしてのブラシレスモータ１０は、周方向にＮ極とＳ極とを等間隔で交互に、例えば４極有する回動自在のマグネットロータ１０ａと、このマグネットロータ１０ａを内部に非接触で収容するとともに、３相のコイルが設けられたステータ（図示せず）と、このステータを収容するとともに、マグネットロータ１０ａの回転角度を検出する位置検出器としてのホール素子１１を有するカバー（図示せず）とから構成されている。ここで、ホール素子１１は、各相に応じて３個設けられ、マグネットロータ１０ａと軸方向に対向するようにして周方向に沿って６０°間隔でカバーに設けられている。また、３相のコイルにおける各ハーネス１２とホール素子１１における各ハーネス１３とは、制御装置１４にそれぞれ接続されている。
【００１７】
図１ないし図４に示すように、制御装置１４はその内部に、ＣＰＵ１５、駆動回路１６、ＦＥＴブリッジ回路１７および異常検出回路１８が設けられている。
【００１８】
ＣＰＵ１５には、操作者が作動させる作動スイッチ等（図示せず）からの指令信号が入力されるようになっており、ＣＰＵ１５は、当該指令信号の入力に応じて所定の演算処理を実行し、ブラシレスモータ１０のＵ相コイル，Ｖ相コイルおよびＷ相コイルへの指示信号を交番出力するようになっている。また、ＣＰＵ１５には、ブラシレスモータ１０に設けられた３個のホール素子１１からのホール電流が各ハーネス１３を介して入力されるようになっており、ＣＰＵ１５は、当該ホール電流を検出することによってマグネットロータ１０ａの回転方向の磁極変化を検出し、これによりマグネットロータ１０ａの回転角度（回動位置）を検出するようになっている。さらに、ＣＰＵ１５には、ブラシレスモータ１０の異常を検出する異常検出回路１８が接続されており、当該異常検出回路１８からの電流信号に応じて、ＣＰＵ１５はブラシレスモータ１０が異常状態にあるか否かを判断するようになっている。
【００１９】
駆動回路１６には、ＦＥＴブリッジ回路１７に設けられた６個のＦＥＴに対してゲート電圧（制御電圧）を生成して印加するための８個のピンを備えた制御部（ＩＣ）１９ａ，１９ｂ，１９ｃが設けられている。これらのＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの１番ピンには、電源２０からの電源電圧（本実施の形態では１２Ｖ）が入力されるようになっており、２番ピンおよび３番ピンには、ＣＰＵ１５からの指示信号が入力されるようになっている。
【００２０】
また、電源２０と各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの８番ピンとの間には、電源２０側から８番ピンに向かってのみ電流を流す第１のダイオード２１が設けられ、８番ピンと６番ピンとの間には、第１のコンデンサ２２が設けられている。各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの８番ピンの下流側には第２のダイオード２３のアノードが接続され、当該第２のダイオード２３のカソード側には異常検出回路１８が接続されている。ここで、第１のダイオード２１と第１のコンデンサ２２とによって、本発明におけるブートストラップ回路を構成している。
【００２１】
各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの７番ピンには、ＦＥＴブリッジ回路１７に設けられた、ＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨのゲート端子が、抵抗２４を介して接続されている。７番ピンと６番ピンとの間には、抵抗２５とツェナーダイオード２６とが並列に設けられ、これらの抵抗２５とツェナーダイオード２６とによって、ブラシレスモータ１０におけるＵ相コイル，Ｖ相コイルおよびＷ相コイルに対して安定した電圧を印加できるようにしている。
【００２２】
各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの６番ピンには、その順に、ブラシレスモータ１０のＵ相コイル，Ｖ相コイルおよびＷ相コイルが接続され、また、ＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨの各ソース端子が接続され、さらに、ＦＥＴブリッジ回路１７に設けられた、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬのドレイン端子が接続されている。
【００２３】
各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの５番ピンには、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬの各ゲート端子が、抵抗２７を介して接続されている。この５番ピンと接地端子ＧＮＤとの間には、抵抗２５とツェナーダイオード２６とが並列に設けられ、これらの抵抗２５とツェナーダイオード２６とによって、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬに対して安定した電圧を印加できるようにしている。
【００２４】
各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの１番ピンと４番ピンとの間にはコンデンサ２８が設けられ、それぞれの４番ピンは、接地端子ＧＮＤに接続されている。
【００２５】
ＦＥＴブリッジ回路１７には、ゲート端子への制御電圧の負荷によって開閉（ＯＦＦ／ＯＮ）するスイッチング素子としての６個のＦＥＴ（ＦＥＴＵＨ，ＦＥＴＶＨ，ＦＥＴＷＨ，ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬ）が設けられている。ＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨによって本発明における電源側スイッチング素子を構成し、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬによって本発明における接地側スイッチング素子を構成している。ここで、ＦＥＴの末尾に付された符号は、例えば、ＵＨであれば、Ｕ相のＨＩＧＨ側（電源側）におけるＦＥＴであることを示し、ＷＬであれば、Ｗ相のＬＯＷ側（接地側）におけるＦＥＴであることを示している。
【００２６】
ＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨのドレイン端子には、異常検出回路１８を構成するシャント抵抗２９を介して電源２０が接続され、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬのソース端子は接地端子ＧＮＤに接続されている。これによって、ブラシレスモータ１０の一端側は電源２０に接続され、ブラシレスモータ１０の他端側は接地端子ＧＮＤに接続されることになる。
【００２７】
異常検出回路１８は、シャント抵抗２９と、電源電圧以上の制御電圧の印加で駆動される第１のオペアンプ３０と、第１のオペアンプ３０を駆動するための制御電圧が充電される第２のコンデンサ３１とから構成されている。
【００２８】
シャント抵抗２９の上流側の接続部は電源２０に接続され、下流側の接続部はＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨのドレイン端子に接続されている。第１のオペアンプ３０の一方の入力部（非反転入力部）は、シャント抵抗２９と電源２０との間に接続され、他方の入力部（反転入力部）はシャント抵抗２９とＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨのドレイン端子との間に接続されている。
【００２９】
第１のオペアンプ３０の非反転入力部とシャント抵抗２９との間には、抵抗３２とコンデンサ３３とが並列となるようにその一端側が接続され、抵抗３２およびコンデンサ３３の他端側は、接地端子ＧＮＤに接続されている。第１のオペアンプ３０の反転入力部とシャント抵抗２９との間には、抵抗３４とコンデンサ３５とが並行となるようにその一端側が接続され、抵抗３４およびコンデンサ３５の他端側は、第１のオペアンプ３０の出力部に接続されている。第１のオペアンプ３０の出力部には、抵抗３６の一端側が接続され、この抵抗３６の他端側は接地端子ＧＮＤに接続されている。
【００３０】
第１のオペアンプ３０および第２のコンデンサ３１には、駆動回路１６に設けられた第２のダイオード２３のカソードが接続されており、第２のコンデンサ３１には、駆動回路１６からの制御電圧が充電されるようになっている。そして、第２のコンデンサ３１に充電された充電電圧（制御電圧）が、第１のオペアンプ３０に向けて放電されるようになっている。
【００３１】
第１のオペアンプ３０の出力部には、２つの抵抗３７，３８を介して第２のオペアンプ３９の反転入力部に接続されている。第２のオペアンプ３９の反転入力部と抵抗３８との間には、コンデンサ４０の一端側が接続され、このコンデンサ４０の他端側は接地端子ＧＮＤに接続されている。２つの抵抗３７と３８との間には、抵抗４１およびコンデンサ４２を介して第２のオペアンプ３９の非反転入力部が接続され、抵抗４１とコンデンサ４２との間は、第２のオペアンプ３９の出力部に接続されている。そして、第２のオペアンプ３９の出力部は、ＣＰＵ１５に接続されるとともに、抵抗４３を介して接地端子ＧＮＤに接続されている。
【００３２】
このように、第１のオペアンプ３０の出力部は、第２のオペアンプ３９を介してＣＰＵ１５に接続されており、ＣＰＵ１５は、第１のオペアンプ３０からの出力信号に応じてブラシレスモータ１０の異常を検出するようになっている。第１のオペアンプ３０の出力信号は、シャント抵抗２９の下流側接続部から得られるブラシレスモータ１０に実際に流れる実電流値と、シャント抵抗２９の上流側接続部から得られる電源２０からブラシレスモータ１０へ通電される電流値（指令電流値）との比較によって得られるものである。そして、実電流値と指令電流値との差分電流値が、第１のオペアンプ３０に予め設定されたしきい値と比較した結果、しきい値に対して所定の値だけ乖離した場合に、ブラシレスモータ１０が異常であるとして、第１のオペアンプ３０から出力信号がＣＰＵ１５向けて出力される。
【００３３】
次に、以上のように構成された本実施の形態における作用について、図５および図６を参照しつつ説明する。なお、本実施の形態におけるブラシレスモータ１０は、車載用のブラシレスモータを想定しており、ブラシレスモータ１０は、バッテリの電源電圧１２Ｖによって駆動される。また、本実施の形態におけるブラシレスモータ１０は、スイッチング素子としてのＦＥＴを６個備えた、所謂、バイポーラ駆動の１２０°通電矩形波駆動方法を採用しており、Ｙ結線されたＵ相コイル，Ｖ相コイルおよびＷ相コイルに対して、いずれか２つのコイルに電流を流して駆動するようにしている。
【００３４】
まず、ブラシレスモータ１０の起動時においては、ＣＰＵ１５からの指令信号を各ＩＣ１９ａ，１９ｂ，１９ｃが受けると、各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの５番ピンから、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬにおけるそれぞれのゲート端子に、同時に制御電圧が印加される。すると、図５に示されるように、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬがＯＮ制御（閉制御）される。すなわち、Ｕ相コイルのＬＯＷ側ＦＥＴ，Ｖ相コイルのＬＯＷ側ＦＥＴおよびＷ相コイルのＬＯＷ側ＦＥＴがそれぞれ同時にＯＮ制御される。この接地側の３つのＦＥＴのＯＮ制御によって、Ｕ相コイル，Ｖ相コイルおよびＷ相コイルにそれぞれ対応して設けたブートストラップ回路を構成する第１のコンデンサ２２に、１２Ｖの電源電圧が充電される。
【００３５】
その後、ＣＰＵ１５から他の指令信号を各ＩＣ１９ａ，１９ｂ，１９ｃが受けると、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬのゲート端子に印加していた制御電圧の印加を停止し、これにより、各ＩＣ１９ａ，１９ｂ，１９ｃにおけるそれぞれの８番ピンから、第１のコンデンサ２２を介して各ＩＣ１９ａ，１９ｂ，１９ｃの内部に１２Ｖの充電電圧が取り込まれる。そして、図５に示すように、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬのゲート端子に印加していた制御電圧の印加の停止、すなわち、ＦＥＴＵＬ，ＦＥＴＶＬおよびＦＥＴＷＬのＯＦＦ制御（開制御）と同時に、ＦＥＴＵＨ，ＦＥＴＶＨおよびＦＥＴＷＨがＯＮ制御（閉制御）されて、第１のコンデンサ２２に再び１２Ｖの電源電圧が印加されて充電される。
【００３６】
そして、各ＩＣ１９ａ，１９ｂ，１９ｃに取り込んだ１２Ｖの充電電圧と、第１のコンデンサ２２に新たに充電された１２Ｖの充電電圧との加算電圧値２４Ｖ（制御電圧）が、第２のダイオード２３を介して、異常検出回路１８を構成する第２のコンデンサ３１に充電されて、当該第２のコンデンサ３１に充電された２４Ｖの制御電圧によって、第１のオペアンプ３０が確実に駆動される。この第１のオペアンプ３０の駆動によって、ブラシレスモータ１０の異常を検出する異常検出回路１８を確実に作動させることができるようになる。
【００３７】
ＣＰＵ１５からの指示信号によって、上述のようなブラシレスモータ１０の起動時における各ＩＣ１９ａ，１９ｂ，１９ｃの作動を終えた後、ブラシレスモータ１０の通常作動に移行する。ブラシレスモータ１０の通常動作に移行した後、制御装置１４は、ホール素子１１からのホール電流によるマグネットロータ１０ａの回転角度に応じたＣＰＵ１５からの指示信号によって、各ＩＣ１９ａ，１９ｂ，１９ｃを図６に示す論理信号に基づいて、６個のＦＥＴを所定のタイミングで開閉制御（ＯＦＦ／ＯＮ制御）する。なお、図６において斜線を施した部分が、各ＦＥＴにおいてＯＮ制御していることを示している。
【００３８】
ここで、例えば、マグネットロータ１０ａの回転角度が０°〜９０°の間にある場合、ＦＥＴＵＨ／ＦＥＴＵＬ、ＦＥＴＵＨ／ＦＥＴＷＬ、ＦＥＴＷＨ／ＦＥＴＷＬがそれぞれ交番にＯＮ制御され、すなわち、順次２つのコイルに電流を流すことによって、マグネットロータ１０ａの滑らかな回動特性を得られるようにしている。また、ブラシレスモータ１０の通常作動時、すなわち、ブラシレスモータ１０の回動時においても、６個の各ＦＥＴの高速な開閉制御、すなわち、各ＦＥＴのゲート端子に対する制御電圧の高速な印加によって、異常検出回路１８を構成する第２のコンデンサ３１に２４Ｖを充電することができる。これにより第１のオペアンプ３０を駆動してブラシレスモータ１０における異常の検出を継続して行うことができる。
【００３９】
そして、ブラシレスモータ１０の各相に対応したハーネス１２が断線したり短絡したりしてフェイルした場合、ブラシレスモータ１０を流れる実電流値が、電源２０から得られる指令電流値に対して大きく異なるようになり、実電流値と指令電流値との差分電流値が第１のオペアンプ３０のしきい値から乖離する。すると、第１のオペアンプ３０からＣＰＵ１５に向けて出力信号が出力され、ＣＰＵ１５は、この出力信号（失陥信号）の入力によって、ブラシレスモータ１０が故障であると判断する。なお、このように故障であると判断した場合において、操作者等に知らせるために、例えば、ＬＥＤ等を外部に設けて当該ＬＥＤを点滅させるようにしても良い。
【００４０】
以上のように構成した本実施の形態によれば、ブートストラップ回路を構成する第１のダイオード２１と第１のコンデンサ２２とを、第２のダイオード２３を介して異常検出回路１８に接続したので、第２のダイオード２３の追加のみでブートストラップ回路から異常検出回路１８に向けて高い制御電圧を印加することができる。したがって、部品点数の増加を抑えつつ、異常検出回路に高い制御電圧を印加して異常検出回路を確実に作動させることができる。また、第２のダイオード２３の追加のみで済むので制御装置１４の小型化を阻害することがない。さらに、ブラシレスモータ１０における各ハーネス１２の断線や短絡等によるブラシレスモータ１０の故障判断を、ブラシレスモータ１０の実電流値を検出して行うことができ、制御装置１４の信頼性を向上させることができる。
【００４１】
また、ブートストラップ回路を、第１のダイオード２１と第１のコンデンサ２２とによって構成して構造を簡素化したので、構造が複雑なチャージポンプ回路等を使用せずに済むので、制御装置１４を小型化できるとともに、コスト低減を図ることができる。
【００４２】
さらに、ブラシレスモータ１０の起動時においては、高い制御電圧が得られるように、接地側スイッチング素子および電源側スイッチング素子を制御するので、安定した高い制御電圧を異常検出回路１８に印加するとともに、それに引き続き、ブラシレスモータ１０を通常作動させることができる。
【００４３】
また、モータとしてブラシレスモータ１０を用いたので、機械的な接触部分を無くすことができ、メンテナンスフリーとしてモータの長寿命化を図ることができる。
【００４４】
なお、本発明は上述した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態においては、ＩＣ１９ａ，１９ｂ，１９ｃのそれぞれに接続されたブートストラップ回路において、それぞれ第２のダイオード２３を接続しているが、本発明はこれに限らず、図７の変形例に示すように、ＩＣ１９ａ，１９ｂ，１９ｃの少なくともどれかひとつ（図７においてはＶ相のみ）において第２のダイオード２３を接続する構造としても良い。なお、その際の制御電圧の印加パターンは、図８に示すように、第２のダイオードが接続された相（Ｖ相）のみにＯＮ／ＯＦＦ制御を行うようにすればよい。
【００４５】
また、上述した実施の形態においては、車載用駆動機器を駆動するブラシレスモータ１０を想定したものを示したが、本発明はこれに限らず、例えば、ＨＤＤ等のＩＴ機器におけるブラシレスモータにも適用できるものであり、その用途は問わないものである。さらに、上述した実施の形態においては、モータとしてブラシレスモータ１０を用いたものを示したが、本発明はこれに限らず、複数相のコイルを有するブラシ付きのモータに適用することもできる。
【００４６】
また、上述した実施の形態においては、ブラシレスモータ１０の故障判断を、ブラシレスモータ１０の実電流値を検出して行うものを示したが、本発明はこれに限らず、例えば、高い制御電圧で作動するモータの異常を検出する異常検出回路であれば、モータの電流値を検出するもの以外の異常検出回路にも適用できることは言うまでもない。
【図面の簡単な説明】
【００４７】
【図１】本発明におけるモータの制御装置を示す回路図である。
【図２】図１の制御装置を構成する駆動回路図である。
【図３】図１の制御装置を構成するＦＥＴブリッジ回路図である。
【図４】図１の制御装置を構成するモータの異常を検出する異常検出回路図である。
【図５】モータの起動時に高い制御電圧を得るためのＦＥＴに対する開閉（ＯＦＦ／ＯＮ）制御のパターンを示す図である。
【図６】モータの論理信号を示すタイムチャート図である。
【図７】本発明におけるモータの制御装置の変形例を示す回路図である。
【図８】図７に示す回路図におけるＦＥＴの開閉（ＯＦＦ／ＯＮ）制御のパターンを示す図である。
【符号の説明】
【００４８】
１０    ブラシレスモータ（モータ）
１０ａ  マグネットロータ
１４    制御装置
１５    ＣＰＵ
１６    駆動回路
１７    ＦＥＴブリッジ回路
１８    異常検出回路
１９ａ，１９ｂ，１９ｃ    ＩＣ（制御部）
２１    第１のダイオード（ブートストラップ回路）
２２    第１のコンデンサ（コンデンサ，ブートストラップ回路）
２３    第２のダイオード
Ｕ相    コイル
Ｖ相    コイル
Ｗ相    コイル
ＵＨ    ＦＥＴ（電源側スイッチング素子）
ＶＨ    ＦＥＴ（電源側スイッチング素子）
ＷＨ    ＦＥＴ（電源側スイッチング素子）
ＵＬ    ＦＥＴ（接地側スイッチング素子）
ＶＬ    ＦＥＴ（接地側スイッチング素子）
ＷＬ    ＦＥＴ（接地側スイッチング素子）
ＧＮＤ  接地端子
【図１】
2007097243.tif 000003
【図２】
2007097243.tif 000004
【図３】
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【図４】
2007097243.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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