(57)【要約】【課題】薄膜トランジスタアレイ基板の走査線の損傷防止および開口率を改善した薄膜トランジスタの製造方法の提供。【解決手段】走査線を基板上で形成する。パターン化された誘電体層とパターン化された半導体層を形成することにより、走査線の一部を覆う。パターン化された透明な導電層とパターン化された金属層を順番に形成することにより、データライン、ソース／ドレイン電極、ピクセル電極、エッチング保護層を画定する。エッチング保護層は、パターン化された誘電体層とパターン化された半導体層によって露出された走査線を覆い、走査線に電気的に接続される。不動態化層を形成し、ピクセル電極の上の不動態化層とピクセル電極のパターン化された金属層を除去して、パターン化された透明な導電層を露出する。エッチング保護層とデータラインの間の走査線の上のパターン化された半導体層は除去され、走査線の上にパターン化された誘電体層を露出する。【選択図】図８Ａ
2007193326.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の走査線をつくるステップと、
前記基板の上に順番にパターン化された誘電体層とパターン化された半導体層を形成することにより、走査線の一部を覆うステップと、
前記基板の上に、パターン化された透明な導電層とパターン化された金属層を順番に形成するステップを含み、前記パターン化された透明な導電層および前記パターン化された金属層は、複数のデータライン、複数のソース／ドレイン電極、複数のピクセル電極、複数のエッチング保護層を画定するために用いられ、前記エッチング保護層は、前記パターン化された誘電体層と前記パターン化された半導体層とによって露出する走査線を覆って、該走査線に電気的に並列に接続され、
前記基板の上に、不動態化層を形成するステップを含み、
前記ピクセル電極上の前記不動態化層とピクセル電極のパターン化された金属層を取り除くことにより、前記ピクセル電極の前記パターン化された透明な導電層を露出させるステップと、
エッチング保護層とデータラインの間で走査線の上にパターン化された半導体層を取り除くことにより、前記走査線の上でパターン化された誘電体層を露出させるステップと、
を含む薄膜トランジスタの製造方法。
【請求項２】
前記走査線をつくるステップは、複数の走査パッドを形成するステップを含み、前記走査線の各々のうちの一端は、前記走査パッドに電気的に接続され、
前記走査パッドの一部は、パターン化された誘電体層とパターン化された半導体層の形成の後、パターン化された誘電体層とパターン化された半導体層によって露出される、ことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記パターン化された透明な導電層と前記パターン化された金属層は、前記パターン化された誘電体層と前記パターン化された半導体層によって露出される走査パッドとを覆うことを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記走査パッド上のパターン化された金属層を除去することにより、前記走査パッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
【請求項５】
前記パターン化された透明な導電層と前記パターン化された金属層は、さらに複数のデータパッドを画定するのに用いられ、前記データラインの各々の一端は、前記データパッドのうちの１つに電気的に接続されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項６】
前記不動態化層は、前記データパッドを覆い、
前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記データパッド上のパターン化された金属層を除去することにより、前記データパッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記走査線をつくるステップは、複数の共通のパッドと前記複数の共通のパッドにそれぞれ電気的に接続される複数の共通の線とをつくるステップを含み、前記共通の線は、前記走査線に平行であり、前記共通のパッドと前記走査線は、前記基板の上に交互に配置されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項８】
前記共通の線の各々は、側部から延びている複数の枝を有し、前記ピクセル電極のパターン化された透明な導電層は、前記枝と部分的に重なることを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記パターン化された透明な導電層と前記パターン化された金属層を形成するステップは、前記ピクセル電極内部に、複数のスリットを形成することを含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触抵抗層を前記パターン化された半導体層の上に形成することを含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触金属層を前記パターン化された接触抵抗層の上に形成することを更に含むことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記走査線の各々は、複数のゲート領域を有することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記走査線をつくるステップは、前記走査線にそれぞれ電気的に接続している複数のゲートを形成することを含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記不動態化層を形成するステップの後、前記不動態化層を取り除くステップの前に、
前記不動態化層の上に不透明な材料層を形成するステップと、
前記不透明な材料層をパターン化して前記不透明な層を形成するステップと、
を更に含んでいることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項１５】
基板上に複数の走査線をつくるステップと、
前記基板の上に順番にパターン化された誘電体層とパターン化された半導体層を形成することにより、走査線を覆うステップと、
前記基板の上に、パターン化された透明な導電層とパターン化された金属層を順番に形成するステップを含み、前記パターン化された透明な導電層および前記パターン化された金属層は、複数のデータライン、複数のソース／ドレイン電極、複数のピクセル電極を画定するために用いられ、前記走査線上にある前記パターン化された半導体層の一部は、前記パターン化された透明導電層と前記パターン化された金属層とによって露出され、
前記基板の上に、不動態化層を形成するステップを含み、
前記ピクセル電極上の前記不動態化層とピクセル電極のパターン化された金属層を取り除くことにより、前記ピクセル電極の前記パターン化された透明な導電層を露出させるステップと、
前記パターン化された透明導電層および前記パターン化された金属層によって露出された走査線の上のパターン化された半導体層を取り除くことにより、前記走査線の上でパターン化された誘電体層を露出させるステップと、
を含む薄膜トランジスタの製造方法。
【請求項１６】
前記走査線をつくるステップは、複数の走査パッドを形成するステップを含み、前記走査線の各々のうちの一端は、前記走査パッドに電気的に接続され、
前記走査パッドの一部は、パターン化された誘電体層とパターン化された半導体層の形成の後、パターン化された誘電体層とパターン化された半導体層によって露出される、ことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記パターン化された透明な導電層と前記パターン化された金属層は、前記パターン化された誘電体層と前記パターン化された半導体層によって露出される走査パッドとを覆うことを特徴とする請求項１６に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記走査パッド上のパターン化された金属層を除去することにより、前記走査パッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項１６に記載の薄膜トランジスタの製造方法。
【請求項１９】
前記パターン化された透明な導電層と前記パターン化された金属層は、さらに複数のデータパッドを画定するのに用いられ、前記データラインの各々の一端は、前記データパッドのうちの１つに電気的に接続されることを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記不動態化層は、前記データパッドを覆い、
前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記データパッド上のパターン化された金属層を除去することにより、前記データパッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項１９の記載の薄膜トランジスタの製造方法。
【請求項２１】
前記走査線をつくるステップは、複数の共通のパッドと前記複数の共通のパッドにそれぞれ電気的に接続される複数の共通の線とをつくるステップを含み、前記共通の線は、前記走査線に平行であり、前記共通のパッドと前記走査線は、前記基板の上に交互に配置されることを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記共通の線の各々は、側部から延びている複数の枝を有し、前記ピクセル電極のパターン化された透明な導電層は、前記枝と部分的に重なることを特徴とする請求項２１に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記ピクセル電極は、前記走査線の一部を覆うことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触抵抗層を前記パターン化された半導体層の上に形成することを含むことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２５】
前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触抵抗層を前記パターン化された半導体層の上に形成することを含むことを特徴とする請求項２４に記載の薄膜トランジスタの製造方法。
【請求項２６】
前記ピクセル電極は、前記走査線のそれぞれは、複数のゲート領域を有することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２７】
前記走査線をつくるステップは、前記走査線にそれぞれ電気的に接続している複数のゲートを形成することを含むことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２８】
前記不動態化層を形成するステップの後、前記不動態化層を取り除くステップの前に、
前記不動態化層の上に不透明な材料層を形成するステップと、
前記不透明な材料層をパターン化して前記不透明な層を形成するステップと、
を更に含んでいることを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、稼動する要素のアレイ基板の製造方法に関し、特に、薄膜トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
ディスプレイ装置の需要と研究が進んできている。ＣＲＴ（陰極線管）ディスプレイは、表示品質に優れていることからディスプレイ装置の主流である。しかし、ディスプレイ装置の傾向として、軽く、コンパクトで、低い電力消費、低放射線を志向しているが、ＣＲＴディスプレイは必要条件を満たさない。したがって、ＴＦＴ−ＬＣＤ（薄膜トランジスタ−液晶ディスプレイ(Thin Film Transistor Liquid Crystal Display)）ディスプレイの役割は、現在重要となっている。
【０００３】
ＴＦＴ−ＬＣＤディスプレイは、ＬＣＤパネルとバックライトモジュールから作られる。ＬＣＤパネルは、その間ではさまれるＴＦＴアレイ基板、カラーフィカラーフィルタ晶層によってつくられる。バックライトモジュールは、表示用光源をＬＣＤパネルに提供する。
【０００４】
図１Ａ〜４Ａは、従来のＴＦＴアレイ基板と図の上面図を示す。図１Ｂ〜４Ｂは、図１Ａ〜４Ａの線Ｉ−Ｉ’に沿った断面図を示す。
【０００５】
図１Ａと１Ｂを参照すると、数千オングストロームの厚みがある第１の金属層が、基板１１０の上にスパッタリング処理によって形成される。走査線１２２、走査パッド１２４、共通の線１３２、共通のパッド１３４を形成するために、第１のマスクプロセスを第１の金属層の上で実行する。走査線１２２の各々の一端は、走査パッド１２４のうちの１つに電気的に接続している。そして、共通の線１３２の各々の一端は共通のパッド１３４のうちの１つに電気的に接続している。
【０００６】
図２Ａと２Ｂを参照すると、誘電体層、半導体層、接触抵抗層が、基板１１０の上に順番に形成される。それぞれ、誘電体層、半導体層と接触抵抗層はＳｉＮｘ、ａ−Ｓｉ（アモルファスシリコン）とｎ＋−Ｓｉでできている。接触金属層は、スパッタリングによって、接触抵抗層の上に形成される。形成された構造上で第２のマスクプロセスを実行し、パターン化された誘電体層１４２、パターン化された半導体層１４４、パターン化された接触抵抗層１４６、パターン化された接触金属層１４８を、順番に形成する。パターン化された誘電体層１４２、パターン化された半導体層１４４、パターン化された接触抵抗層１４６、パターン化された接触金属層１４８は、共通の線１３２と走査線１２２の一部を覆うことにより歩留まりを改善する。言い換えると、形成された構造を、完全にエッチングするかまたはオーバーエッチングすることにより、他の領域では、パターン化された誘電体層１４２、パターン化された半導体層１４４、パターン化された接触抵抗層１４６、パターン化された接触金属層１４８を除去する。したがって、露出した共通パッド１３４、走査パッド１２４、走査線の一部は、軽く損傷する（エッチングされる）場合があり、たとえば図２Ｂの領域Ａ１とＢ１のようになる。領域Ａ１のワイヤは露出し、走査線の一部は領域Ｂ１で露出する。
【０００７】
図３Ａと３Ｂを参照する。透明な導電層と第２の金属層は、基板１１０の上に順番に配列される。それから、第３のマスクプロセスを実行し、パターン化された透明な導電層１５２とパターン化された第２の金属層１５４を形成する。パターン化された透明な導電層１５２とパターン化された第２の金属層１５４を画定し、データライン１６２、データパッド１６４、ソース／ドレイン電極１７２とピクセル電極１７４を形成する。データライン１６２の各々のうちの１つは、データパッド１６４のうちの１つに、電気的に接続している。チャンネルエッチングでは、走査線１２２の一部が（たとえば、領域Ａ１とＢ１で）露出するので、走査線１２２の厚みは一部減少し、したがって、その抵抗はより高くなるか、もしくは破損する場合もある。歩留まりは、悪影響を受ける。
【０００８】
図４Ａと４Ｂを参照する。不動態化層１８２は、基板１１０の上に形成される。不動態化層１８２は、ＳｉＮｘでできている。第４のマスクプロセスを実行し、第１の開口部１２４ａ、第２の開口部１６４ａ、第３の開口部１３４ａを形成する。走査パッド１２４の上のパターン化された透明な導電層１５２は、第１の開口部１２４ａによって露出する。データパッド１６４の上のパターン化された透明な導電層１５２は、第２の開口部１６４ａによって露出する。共通のパッド１３４の上のパターン化された透明な導電層１５２は、第３の開口部１３４ａによって露出する。ピクセル電極１７４のパターン化された第２の金属層１５４は全て除去され、ピクセル電極１７４のパターン化された透明な導電層１５２を露出させる。以上によって、従来のＴＦＴアレイ基板は、ほとんど作られる。
【０００９】
４ラウンドのマスクプロセスを採用していることから、および歩留まり改善のために、予め定められた領域の外側にある、パターン化された誘電体層１４２、パターン化された半導体層１４４、パターン化された接触抵抗層１４６、パターン化された接触金属層１４８を、全て除去しなければならない。露出した共通パッド１３４と走査線１２２の一部（たとえば、図２Ａと２Ｂの領域Ａ１とＢ１）は、わずかに損傷させても良い。また、第３のマスクプロセスでは、露出した走査線１２２は、その厚みを減らすためにさらに損害させてもよく、（たとえば、図３Ａと３Ｂの領域Ａ１とＢ１で）破壊させる場合もある。
【００１０】
ピクセル電極１７４とデータライン１６４の間の距離を維持することにより、その間のショートを防ぐ。これにより、開口率を下げる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、走査線を損傷から防ぐＴＦＴアレイ基板を備えた薄膜トランジスタの製造方法の提供を目的とする。また、本発明は、開口率を改善するＴＦＴアレイ基板を備えた薄膜トランジスタの製造方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明は、ＴＦＴアレイ基板を備えた薄膜トランジスタの製造方法を提供する。この方法では、基板上に複数の走査線をつくる。基板の上に順番にパターン化された誘電体層とパターン化された半導体層を形成することにより、走査線の一部を覆う。基板の上に、パターン化された透明な導電層とパターン化された金属層を順番に形成する。パターン化された透明な導電層および前記パターン化された金属層は、複数のデータライン、複数のソース／ドレイン電極、複数のピクセル電極、複数のエッチング保護層を画定するために用いられる。エッチング保護層は、前記パターン化された誘電体層と前記パターン化された半導体層とによって露出する走査線を覆って、該走査線に電気的に並列に接続される。基板の上に、不動態化層を形成する。ピクセル電極上の前記不動態化層とピクセル電極のパターン化された金属層を取り除くことにより、前記ピクセル電極の前記パターン化された透明な導電層を露出させる。エッチング保護層とデータラインの間で走査線の上にパターン化された半導体層を取り除くことにより、前記走査線の上でパターン化された誘電体層を露出させる。
【００１３】
本発明の１つの実施形態では、走査線をつくるステップは、複数の走査パッドを形成することを含む。そして、走査線の各々の一端は、走査パッドのうちの１つに電気的に接続している。走査パッドの一部は、パターン化された誘電体層とパターン化された半導体層の形成の後、パターン化された誘電体層とパターン化された半導体層によって露出する。
【００１４】
本発明の１つの実施形態では、パターン化された透明な導電層とパターン化された金属層は、パターン化された誘電体層とパターン化された半導体層によって露出する走査パッドを覆う。
【００１５】
本発明の１つの実施形態では、ピクセル電極上の不動態化層とピクセル電極のパターン化された金属層を取り除くステップは、走査パッド上のパターン化された金属層を除去することにより、走査パッドの上にパターン化された透明な導電層を露出させることを含む。
【００１６】
本発明の１つの実施形態では、パターン化された透明な導電層とパターン化された金属層は、さらに複数のデータパッドを画定するのに用いられ、データラインの各々の一端は、データパッドのうちの１つに電気的に接続される。
【００１７】
本発明の１つの実施形態では、不動態化層を形成するステップでは、不動態化層は、前記データパッドを覆い、ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、データパッド上のパターン化された金属層を除去することにより、データパッドの上にパターン化された透明な導電層を露出させることを含む。
【００１８】
本発明の１つの実施形態では、走査線をつくるステップは、複数の共通のパッドと複数の共通のパッドにそれぞれ電気的に接続される複数の共通の線とをつくるステップを含み、共通の線は、走査線に平行であり、共通のパッドと走査線は、基板の上に交互に配置される。
【００１９】
本発明の１つの実施形態では、共通の線の各々は、側部から延びている複数の枝を有し、ピクセル電極のパターン化された透明な導電層は、枝と部分的に重なる。
【００２０】
本発明の１つの実施形態では、前記パターン化された透明な導電層と前記パターン化された金属層を形成するステップは、前記ピクセル電極内部に、複数のスリットを形成することを含む。
【００２１】
本発明の１つの実施形態では、パターン化された誘電体層とパターン化された半導体層を形成するステップは、パターン化された接触抵抗層をパターン化された半導体層の上に形成することを含む。
【００２２】
本発明の１つの実施形態では、パターン化された誘電体層とパターン化された半導体層を形成するステップは、パターン化された接触金属層をパターン化された接触抵抗層の上に形成することを更に含む。
【００２３】
本発明の１つの実施形態では、走査線の各々は、複数のゲート領域を含む。
【００２４】
本発明の１つの実施形態では、走査線をつくるステップは、走査線にそれぞれ電気的に接続している複数のゲートを形成することを含む。
【００２５】
本発明の１つの実施形態では、不動態化層を形成するステップの後、不動態化層を取り除くステップの前に、不動態化層の上に不透明な材料層を形成し、不透明な材料層をパターン化して不透明な層を形成する。
【００２６】
本発明は、ＴＦＴアレイ基板を備えた薄膜トランジスタの製造方法を提供する。この方法では、基板上に複数の走査線をつくる。基板の上に順番にパターン化された誘電体層とパターン化された半導体層を形成することにより、走査線を覆う。基板の上に、パターン化された透明な導電層とパターン化された金属層を順番に形成する。パターン化された透明な導電層および前記パターン化された金属層は、複数のデータライン、複数のソース／ドレイン電極、複数のピクセル電極を画定するために用いられる。走査線上にある前記パターン化された半導体層の一部は、前記パターン化された透明導電層とパターン化された金属層とによって露出される。基板の上に、不動態化層を形成する。ピクセル電極上の前記不動態化層とピクセル電極のパターン化された金属層を取り除くことにより、ピクセル電極のパターン化された透明な導電層を露出させる。パターン化された透明導電層およびパターン化された金属層によって露出された走査線の上のパターン化された半導体層を取り除くことにより、走査線の上でパターン化された誘電体層を露出させる。
【００２７】
本発明の１つの実施形態では、走査線をつくるステップは、複数の走査パッドを形成することを含む。そして、走査線の各々の一端は、走査パッドのうちの１つに電気的に接続している。走査パッドの一部は、パターン化された誘電体層とパターン化された半導体層の形成の後、パターン化された誘電体層とパターン化された半導体層によって露出する。
【００２８】
本発明の１つの実施形態では、パターン化された透明な導電層とパターン化された金属層は、パターン化された誘電体層とパターン化された半導体層によって露出する走査パッドを覆う。
【００２９】
本発明の１つの実施形態では、ピクセル電極上の不動態化層とピクセル電極のパターン化された金属層を取り除くステップは、走査パッド上のパターン化された金属層を除去することにより、走査パッドの上にパターン化された透明な導電層を露出させることを含む。
【００３０】
本発明の１つの実施形態では、パターン化された透明な導電層とパターン化された金属層は、さらに複数のデータパッドを画定するのに用いられ、データラインの各々の一端は、データパッドのうちの１つに電気的に接続される。
【００３１】
本発明の１つの実施形態では、不動態化層を形成するステップでは、不動態化層は、前記データパッドを覆い、ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、データパッド上のパターン化された金属層を除去することにより、データパッドの上にパターン化された透明な導電層を露出させることを含む。
【００３２】
本発明の１つの実施形態では、走査線をつくるステップは、複数の共通のパッドと複数の共通のパッドにそれぞれ電気的に接続される複数の共通の線とをつくるステップを含み、共通の線は、走査線に平行であり、共通のパッドと走査線は、基板の上に交互に配置される。
【００３３】
本発明の１つの実施形態では、共通の線の各々は、側部から延びている複数の枝を有し、ピクセル電極のパターン化された透明な導電層は、枝と部分的に重なる。
【００３４】
本発明の１つの実施形態では、前記パターン化された透明な導電層と前記パターン化された金属層を形成するステップは、前記ピクセル電極内部に、複数のスリットを形成することを含む。
【００３５】
本発明の１つの実施形態では、パターン化された誘電体層とパターン化された半導体層を形成するステップは、パターン化された接触抵抗層をパターン化された半導体層の上に形成することを含む。
【００３６】
本発明の１つの実施形態では、パターン化された誘電体層とパターン化された半導体層を形成するステップは、パターン化された接触金属層をパターン化された接触抵抗層の上に形成することを更に含む。
【００３７】
本発明の１つの実施形態では、走査線の各々は、複数のゲート領域を含む。
【００３８】
本発明の１つの実施形態では、走査線をつくるステップは、走査線にそれぞれ電気的に接続している複数のゲートを形成することを含む。
【００３９】
本発明の１つの実施形態では、不動態化層を形成するステップの後、不動態化層を取り除くステップの前に、不動態化層の上に不透明な材料層を形成し、不透明な材料層をパターン化して不透明な層を形成する。
【００４０】
この実施形態ではデータラインを形成する発明、半導体、接触抵抗層または金属層、またはその組合せを用い、露出した走査線を保護する。したがって、走査線への損傷は減る。枝を有する共通の線は、ＴＦＴアレイ基板の側部のためのシールド層として本実施形態に適用可能であり、開口率を上げる。他方、パターニングプロセスを、不透明な材料層、不動態化層とパターン化された金属層の上で実行することにより、ピクセル電極のパターン化された透明な導電層を露出し、後続のプロセスにおいて取り除かれない不透明な層を形成する。したがって、本実施形態で提供されるＴＦＴアレイ基板は、不透明な層を有するカラーフィルター基板で使うことができる、それにより、開口率は改善される。
【発明を実施するための最良の形態】
【００４１】
ここで、本発明にかかる本実施形態について詳細に参照する。そして、本発明の例は添付の図面の中で説明する。可能な限り、同一の参照番号を図面と説明で使用し、同一または同様の部分を参照する。
【００４２】
従来のＴＦＴアレイ基板を備えた薄膜トランジスタの製造方法では、第２のマスクプロセスの後、走査線の一部を露出する。露出した走査線は損傷を受け、その厚みは以下のマスクプロセスにおいて減らされる。更に好ましくないこととして、露出した走査線は破損する場合もある。この実施の形態では、露出した走査線は、データラインまたはその組合せをつくっている半導体層、接触抵抗層、透明な導電層、金属層によって保護されている。この実施形態では、開口率を改善するために、上述のまっすぐな共通の線を、Ｈ形の共通の線に置き換える。      
【００４３】
（第１の実施形態）
この実施の形態では、データラインを形成する半導体層、接触抵抗層、透明な導電層、金属層が、露出した走査線を保護するために使われる。第１の実施形態にかかる製造方法によって作られるＴＦＴアレイ基板は、Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ液晶ディスプレイ（ＴＮ−ＬＣＤ）に適している。蓄積コンデンサは共通の線の上とするが、第１の実施形態はこれに限らない。たとえば、蓄積コンデンサをゲートの上としてもよい。第１の実施形態において、ＴＦＴのゲートは走査線の上にある。第１の実施形態は、ＴＦＴのタイプまたは構成に限ったものではない。たとえば、ゲートと走査線は、同時に形成され、互いに結合する。
【００４４】
図５Ａ〜８Ａは、発明の第１の実施形態にかかるＴＦＴアレイ基板の上面図を示す。図５Ｂ〜８Ｂは、図５Ａ〜８Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。図５Ｃ〜８Ｃは、図５Ａ〜８Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【００４５】
図５Ａ、５Ｂ、５Ｃを参照すると、基板２１０が与えられる。基板２１０はたとえば、ガラス基板、クォーツ基板、または他の透明な材料でできている基板である。
【００４６】
数千オングストロームの厚みを持つ第１の金属層を、スパッタリング処理によって基板２１０の上で形成する。第１の金属層は、アルミニウム（Ａｌ）の一つの層、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロミウム（Ｃｒ）、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金、またはその窒化物としてもよい。あるいは、第１の金属層は、前述の一つの層の組合せを含んで構成される多重層としてもよい。第１のマスクプロセスを第１の金属層の上で実行し、走査線２２２、走査パッド２２４、共通の線２３２と共通のパッド２３４を形成する。走査線２２２の各々の一端は走査パッド２２４のうちの１つに電気的に接続し、共通の線２３２の各々の一端は共通のパッド２３４のうちの１つに電気的に接続している。共通の線と走査線は、基板２１０上に平行で交互に配置されている。共通の線２３２の各々は、端が外へ広がっている枝２３２ａを持つ。開口率を改善するために、ＴＦＴアレイ基板のシールド層として、共通の線２３２の枝２３２ａが使われる。枝２３２ａは共通の線２３２に選択的に設けられ、第２の実施形態の共通の線２３２は、第１の実施形態において適用可能である。
【００４７】
図６Ａ、６Ｂ、６Ｃを参照する。誘電体層と半導体層は、化学蒸着堆積（ＣＶＤ）過程によって、基板２１０の上に順番に形成される。誘電体層と半導体層はそれぞれ、ＳｉＮｘとａ−Ｓｉでできている。半導体層と他の層（たとえばピクセル電極）との接触抵抗を増やすために、接触抵抗層と接触金属層は、半導体層の上に順番に形成される。あるいは、接触抵抗層だけを半導体層の上に形成する。この実施の形態では、接触抵抗層と接触金属層は、選択的に設けられる。接触抵抗層は、ｎ＋-Ｓｉでできている。接触抵抗層は、ＣＶＤ過程によって形成される。接触金属層は、スパッタリング処理によって形成され、前述の一つの層の組合せを含むアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロミウム（Ｃｒ）、Ａｌ合金、Ｃｕ合金または多重層でできている一つの層を含む。
【００４８】
形成された構造上で第２のマスクプロセスを実行し、順番にパターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８を形成する。これらの層は、共通の線２３２と走査線２２２（たとえば領域Ａ２とＢ２にある層であり、領域Ａ２の内側のワイヤ）の一部を覆う。これらの層２４２〜２４８は、走査パッド２２４の一部と共通のパッド２３４の一部を露出させるための、複数の第１の開口部２２４ａと複数の第３の開口部２３４ａを有する。走査線２２２（たとえば領域Ｂ２の間の走査線２２２）の一部を露出させるために、他の領域の上にある、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８は、全て除去されなければならない。走査線２２２への損傷を減らすために、走査線２２２のための選択性が高いエッチングプロセスを適用する。
【００４９】
この実施の形態では、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８が、走査パッド２２４の一部と共通のパッド２３４の一部を覆う。あるいは、層２４２〜２４８は、走査パッド２２４と共通のパッド２３４を完全に露出させてもよい。
【００５０】
図７Ａ、７Ｂ、７Ｃを参照すると、透明な導電層と第２の金属層は、基板２１０の上に順番に配置される。パターン化された透明な導電層２５２とパターン化された第２の金属層２５４が、第３のマスク過程によって形成される。パターン化された透明な導電層２５２は、これに限定するものではないが例として次のものとすることができる。すなわち、インジウム酸化スズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＺＡＯ）、インジウムスズ酸化亜鉛（ＩＴＺＯ）、または他の透明な金属酸化物が挙げられる。パターン化された第２の金属層２５４は、単一の層の、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロミウム（Ｃｒ）、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金、前述の一つの層の組合せを含む多重層、のいずれかを含む。
【００５１】
パターン化された透明な導電層２５２とパターン化された第２の金属層２５４により、データライン２６２、データパッド２６４、ソース／ドレイン電極２７２、ピクセル電極２７４とエッチング保護層２７６を画定する。データライン２６２の一端は、データパッド２６４のうちの１つに電気的に接続している。エッチング保護層２７６は、パターン化された誘電体層２４２とパターン化された半導体層２４４によって露出する走査線２２２を、覆って電気的に結合する。ピクセル電極２７４は、共通の線２３２の枝２３２ａの一部と重なる。この実施の形態では、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、走査パッド２２４を覆う。走査パッド２２４は、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８によって露出される。あるいは、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、走査パッド２２４を覆わなくても良い。
【００５２】
エッチング保護層２７６は、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４を含むが、パターン化された誘電体層２４２とパターン化された半導体層２４４によって露出する走査線２２２を覆うので、エッチング保護層２７６は以下のエッチングプロセスにおいて走査線２２２を保護する。パターン化された透明な導電層２５２とパターン化された第２の金属層２５４はともに導電し、エッチング保護層２７６が走査線２２２に接触するので、エッチング保護層２７６は走査線２２２に電気的に並列に接続される。エッチング保護層２７６と走査線２２２の間で電気的に並列に接続されているので、走査線２２２の抵抗は、ＲＣ遅延を減らすために減らされる。
【００５３】
さらにまた、パターン化された接触金属層２４８、パターン化された接触抵抗層２４６、パターン化された半導体層２４４の一部は、パターン化された透明な導電層２５２とパターン化された金属層２５４によって露出する他の領域（たとえば、チャンネル領域、領域Ａ１と領域Ｂ１で）の中にあるが、さらに除去される。それによって、領域の中のパターン化された半導体層２４４の一部が露出される。
【００５４】
図８Ａ、８Ｂ、８Ｃを参照すると、不動態化層２８２は、基板２１０の上に形成される。不動態化層２８２は、ＳｉＮｘでできている。第４のマスクプロセスを実行し、ピクセル電極２７４上の不動態化層２８２とパターン化された第２の金属層２５４を除去することにより、ピクセル電極２７４のパターン化された透明な導電層２５２を露出させる。エッチング保護層２７６とデータライン２６２との間の、走査線２２２上のパターン化された半導体層２４４を除去し、（領域Ａ２とＢ２の）走査線２２２上にパターン化された誘電体層２４２を露出させる。データライン２６２の各々は相互に電気的に絶縁される。第１の実施形態にかかるＴＦＴアレイ基板はここで大方完了する。
【００５５】
第１の実施形態において、第２の開口部２６４ａを不動態化層２８２とパターン化された第２の金属層２５４に形成し、データパッド２６４の一部を露出させる。走査パッド２２４と共通のパッド２３４の上の、不動態化層２８２とパターン化された第２の金属層２５４は、全て除去される。
【００５６】
（第２の実施形態）
第１の実施形態と同様に、第２の実施形態において、半導体、接触抵抗層、透明な導電層、金属層を用いて、露出した走査線を保護する。第２の実施形態にかかる方法によって作られるＴＦＴアレイ基板は、Ｖｅｒｔｉｃａｌｌｙ＿Ａｌｉｇｎｍｅｎｔ＿ＬＣＤ（ＶＡ−ＬＣＤ）に適している。蓄積コンデンサは、共通の線上またはゲートの、どちらの上においてもよい。第２の実施形態においてＴＦＴのゲートは、走査線上にある。第２の実施形態は、これに限らない。たとえば、ゲートと走査線は、同時に形成して相互に電気的に接続される。
【００５７】
図９Ａ〜１２Ａは、本発明にかかる第２の実施形態のＴＦＴアレイ基板の上面図を示す。図９Ｂ〜１２Ｂは、図９Ａ〜１２Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【００５８】
図９Ａと９Ｂを参照すると、基板２１０が与えられる。走査線２２２、走査パッド２２４、共通の線２３２、共通のパッド２３４が、基板２１０の上に形成される。第２の実施形態と第１の実施形態の違いは、第２の実施形態の共通の線２３２が少しの枝も含まないという点である。しかし、第１の実施形態の枝２３２ａを有する共通の線２３２は、第２の実施形態においても適用される。
【００５９】
図１０Ａと１０Ｂを参照すると、第２の実施形態の第２のマスクプロセスは、第１の実施形態の場合と類似している。パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８は、基板２１０の上に順番に形成される。層２４２〜２４８は、共通の線２３２と走査線２２２（たとえば、ワイヤが領域Ａ２にある場合の、領域Ａ２とＢ２にある層）の一部を覆う。
【００６０】
図１１Ａと１１Ｂを参照すると、第２の実施形態の第３のマスクプロセスは、第１の実施形態の場合と類似し、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４を形成する。パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、データライン２６２、データパッド２６４、ソース／ドレイン電極２７２、ピクセル電極２７４、エッチング保護層２７６を画定する。違いは、スリット２７４ａがピクセル電極２７４にあり、スリット２７４ａは基板２１０の一部の表面を露出させる、という点である。
【００６１】
さらにまた、パターン化された接触金属層２４８、パターン化された接触抵抗層２４６、パターン化された半導体層２４４の一部は、パターン化された透明な導電層２５２とパターン化された金属層２５４によって露出される他の領域（たとえば、チャンネル領域、領域Ａ１と領域Ｂ１で）の中にあり、さらに除去される。それによって、領域の中のパターン化された半導体層２４４の一部が露出する。
【００６２】
図１２Ａと１２Ｂを参照すると、不動態化層２８２は、基板２１０の上に形成される。不動態化層２８２は、ＳｉＮｘでできている。第２の実施形態の第４のマスクプロセスは、第１の実施形態の場合と類似し、ある領域で不動態化層２８２とパターン化された第２の金属層２５４を除去することにより、ピクセル電極２７４のパターン化された透明な導電層２５２を露出させている。走査線２２２の一部の上のパターン化された半導体層２４４も除去し、領域Ａ２とＢ２で示すように、パターン化された誘電体層２４２を露出させる。ここで第２の実施形態にかかるＴＦＴアレイ基板は、ほとんど完了する。
【００６３】
（第３の実施形態）
第３の実施形態において、半導体層と接触抵抗層を使用し、露出した走査線を保護する。第３の実施形態にかかる方法によって作られるＴＦＴアレイ基板は、ＴＮ−ＬＣＤに適している。蓄積コンデンサは共通の線上にあるが、第３の実施形態はこの形に限らない。たとえば、蓄積コンデンサをゲートとしてもよい。第３の実施形態において、ＴＦＴのゲートは走査線上にある。第３の実施形態は、ＴＦＴのタイプまたは構成に限らない。たとえば、ゲートと走査線は同時に形成し、相互に結合される。
【００６４】
図１３Ａ〜１６Ａは、本発明にかかる第３の実施形態のＴＦＴアレイ基板の上面図を示す。図で１３Ｂ〜１６Ｂは、図１３Ａ〜１６Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。図１３Ｃ〜１６Ｃは、図１３Ａ〜１６Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【００６５】
図１３Ａ、１３Ｂ、１３Ｃを参照すると、第３の実施形態の第１のマスクプロセスは、第１の実施形態の場合と類似している。走査線２２２、走査パッド２２４、共通の線２３２と共通のパッド２３４は、基板２１０の上に形成される。第２の実施形態の直線タイプの共通の線２３２は、第３の実施形態にも適用できる。
【００６６】
図１４Ａ、１４Ｂ、１４Ｃを参照すると、第３の実施形態の第２のマスクプロセスは、第１の実施形態の場合と類似している。パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６とパターン化された接触金属層２４８は、基板２１０の上に順番に形成される。第１の実施形態と第３の実施形態の違いは、層２４２〜２４８が共通の線２３２と走査線２２２の全体を覆う点である。パターン化された接触抵抗層２４６とパターン化された接触金属層２４８の形成は、選択的に設けられる。
【００６７】
図１５Ａ、１５Ｂ、１５Ｃを参照すると、第３の実施形態の第３のマスクプロセスは、第１の実施形態の場合と類似し、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４を形成する。パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、データライン２６２、データパッド２６４、ソース／ドレイン電極２７２とピクセル電極２７４を画定する。第１の実施形態と第３の実施形態の違いは、エッチング保護層２７６は作られない点である。また、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、走査線２２２（たとえば領域Ａ２とＢ２）の上に、一部のパターン化された半導体層２４４を露出させる。
【００６８】
さらにまた、パターン化された接触金属層２４８、パターン化された接触抵抗層２４６、パターン化された半導体層２４４の一部は、パターン化された透明な導電層２５２とパターン化された金属層２５４によって露出する他の領域（たとえば、チャンネル領域、領域Ａ１と領域Ｂ１で）の中にあって、さらに除去される。それによって、領域の中のパターン化された半導体層２４４の一部は、露出する。
【００６９】
図１６Ａ、１６Ｂ、１６Ｃを参照すると、不動態化層２８２は、基板２１０の上に形成される。不動態化層２８２は、ＳｉＮｘでできている。第３の実施形態の第４のマスクプロセスは、第１の実施形態の場合と類似し、若干の領域で不動態化層２８２とパターン化された第２の金属層２５４を除去することにより、ピクセル電極２７４のパターン化された透明な導電層２５２を露出させる。領域Ａ２とＢ２で示すように、走査線２２２の一部の上のパターン化された半導体層２４４も、パターン化された誘電体層２４２を露出させるために除去される。第３の実施形態にかかるＴＦＴアレイ基板は、ほとんど完了する。
【００７０】
（第４の実施形態）
第４の実施形態において、半導体層と接触抵抗層が露出した走査線を保護するために使われ、開口率を上げるために、ピクセル電極は走査線上の半導体層を覆う。第４の実施形態によって作られるＴＦＴアレイ基板は、ＴＮ−ＬＣＤに適している。蓄積コンデンサは、共通の線上にある。第４の実施形態において、ＴＦＴのゲートは走査線上にある。第４の実施形態は、ＴＦＴのタイプまたは構成に限られない。たとえば、ゲートと走査線は、同時に形成され、互いに結合する。
【００７１】
図１７Ａ〜２０Ａは、本発明にかかる第４の実施形態のＴＦＴアレイ基板の上面図を示す。図で１７Ｂ〜２０Ｂは、図１７Ａ〜２０Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。図で１７Ｃ〜２０Ｃは、図１７Ａ〜２０Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【００７２】
図１７Ａ、１７Ｂ、１７Ｃを参照すると、第４の実施形態の第１のマスクプロセスは、第３の実施形態の場合と類似している。走査線２２２、走査パッド２２４、共通の線２３２と共通のパッド２３４は、基板２１０の上に形成される。第２の実施形態の直線タイプの共通の線２３２は、第４の実施形態にも適用できる。
【００７３】
図１８Ａ、１８Ｂ、１８Ｃを参照すると、第４の実施形態の第２のマスクプロセスは、第３の実施形態の場合と類似している。パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８は、基板２１０の上に順番に形成される。層２４２〜２４８は、共通の線２３２と走査線２２２の全体を覆う。
【００７４】
図１９Ａ、１９Ｂ、１９Ｃを参照すると、第４の実施形態の第３のマスクプロセスは、第３の実施形態の場合と類似し、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４を形成する。パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、データライン２６２、データパッド２６４、ソース／ドレイン電極２７２、ピクセル電極２７４を画定する。第４の実施形態と第３の実施形態の違いは、第４の実施形態のピクセル電極２７４が走査線２２２の一部を覆い（領域Ｃ１で示す）、ピクセル電極２７４が走査線２２２の上に多重層の上に積み重なる点である（たとえばパターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８）。また、ピクセル電極２７４が走査線２２２の一部を覆うので、開口率はさらに改善される。
【００７５】
さらにまた、パターン化された接触金属層２４８、パターン化された接触抵抗層２４６、パターン化された半導体層２４４の一部は、パターン化された透明な導電層２５２とパターン化された金属層２５４によって露出する他の領域（たとえば、チャンネル領域、領域Ａ１と領域Ｂ１で）の中にあり、さらに除去される。それによって、領域の中のパターン化された半導体層２４４の一部は、露出する。
【００７６】
図２０Ａ、２０Ｂ、２０Ｃを参照すると、不動態化層２８２は、基板２１０の上に形成される。不動態化層２８２は、ＳｉＮｘでできている。第４の実施形態の第４のマスクプロセスは、第３の実施形態の場合と類似するが、ある領域で不動態化層２８２とパターン化された第２の金属層２５４を除去することにより、ピクセル電極２７４のパターン化された透明な導電層２５２を露出させる点である。領域Ａ２とＢ２で示すように、走査線２２２の一部の上のパターン化された半導体層２４４も除去し、パターン化された誘電体層２４２を露出する。第４の実施形態にかかるＴＦＴアレイ基板は、ほぼ完了する。
【００７７】
（第５の実施形態）
第５の実施形態において、半導体層と接触抵抗層を使用して露出した走査線を保護し、開口率を上げるために、ピクセル電極は走査線上の半導体層を覆う。第５の実施形態にかかる方法によって作られるＴＦＴアレイ基板は、ＴＮ−ＬＣＤに適している。蓄積コンデンサはゲート上にある。第５の実施形態において、ＴＦＴのゲートは走査線上にある。第５の実施形態は、ＴＦＴのタイプまたは構成に限られない。たとえば、ゲートと走査線は、同時に形成され、互いに結合する。
【００７８】
図２１Ａ〜２４Ａは、本発明にかかる第５の実施形態のＴＦＴアレイ基板の上面図を示す。図で２１Ｂ〜２４Ｂは、図２１Ａ〜２４Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【００７９】
図２１Ａと２１Ｂを参照する。第５の実施形態の第１のマスクプロセスは、第４の実施形態の場合と類似している。走査線２２２と走査パッド２２４は基板２１０の上に形成される。しかし、第５の実施形態と第４の実施形態の違いは、第４の実施形態において形成される共通の線２３２と共通のパッド２３４が、第５の実施形態において形成されないという点である。
【００８０】
図２２Ａと２２Ｂを参照すると、第５の実施形態の第２のマスクプロセスは、第４の実施形態の場合と類似している。パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８は、基板２１０の上に順番に形成される。層２４２〜２４８は、走査線２２２の全体を覆う。
【００８１】
図２３Ａと２３Ｂを参照すると、第５の実施形態の第３のマスクプロセスは、第４の実施形態の場合と類似し、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４を形成する。パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、データライン２６２、データパッド２６４、ソース／ドレイン電極２７２とピクセル電極２７４を画定する。第４の実施形態と同様で、第５の実施形態のピクセル電極２７４は、走査線２２２の一部を覆い（領域Ｃ１で示す）、ピクセル電極２７４は走査線２２２上の多重層の上に積み重なる（たとえば、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８）。また、ピクセル電極２７４が走査線２２２の一部を覆うので、領域Ｃ１はゲートの上の蓄積コンデンサとして画定される。
【００８２】
さらにまた、パターン化された接触金属層２４８、パターン化された接触抵抗層２４６、パターン化された半導体層２４４の一部は、パターン化された透明な導電層２５２とパターン化された金属層２５４によって露出する他の領域（たとえば、チャンネル領域、領域Ａ１と領域Ｂ１で）の中にあり、さらに除去される。それによって、領域の中のパターン化された半導体層２４４の一部は露出する。
【００８３】
図２４Ａと２４Ｂを参照すると、不動態化層２８２は、基板２１０の上に形成される。不動態化層２８２は、ＳｉＮｘでできている。第５の実施形態の第４のマスクプロセスは、第４の実施形態の場合と類似し、ある領域で不動態化層２８２とパターン化された第２の金属層２５４を除去することで、ピクセル電極２７４のパターン化された透明な導電層２５２を露出させている。領域Ａ２とＢ２で示すように、走査線２２２の一部の上のパターン化された半導体層２４４も、パターン化された誘電体層２４２を露出させるために除去される。第５の実施形態にかかるＴＦＴアレイ基板はほとんど完了する。
第６の実施形態
【００８４】
この実施形態は、第１の実施形態と類似している。違いは、その間で、不透明な層がこの実施形態において不動態化層の上に形成される点である。それによって、開口率を改善するために、この実施形態によって提供されるＴＦＴアレイ基板を、不透明な層がないカラーフィルター基板とともに使用することができる。さらに、第６の実施形態にかかる製造方法によって作られるＴＦＴアレイ基板は、Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ液晶ディスプレイ（ＴＮ−ＬＣＤ）に適している。蓄積コンデンサは共通の線上にあるが、第６の実施形態はこれに限られない。たとえば、蓄積コンデンサをゲート上にあるとしてもよい。第６の実施形態において、ＴＦＴのゲートは走査線上にある。しかし、ＴＦＴのタイプまたは構成は、第６の実施形態に限らない。たとえばゲートと走査線は、同時に形成され、互いに電気的に接続している。
【００８５】
図２５Ａ〜２８Ａは、本発明にかかる第６の実施形態のＴＦＴアレイ基板を示す上面図である。図で２５Ｂ〜２８Ｂは、図２５Ａ〜２８Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。図で２５Ｃ〜２８Ｃは、図２５Ａ〜２８Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【００８６】
図２５Ａ、２５Ｂ、２５Ｃを参照すると、基板２１０が与えられる。基板２１０は、たとえば、他の透明な材料でできているガラス基板、クォーツ基板または基板である。
【００８７】
数千オングストロームの厚みを持つ第１の金属層は、スパッタリングによって、基板２１０の上で形成される。最初の金属は、アルミニウム（Ａｌ）の一つの層、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロミウム（Ｃｒ）、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金、またはその窒化物としてもよい。あるいは、第１の金属層は、前述の一つの層の組合せを含んだ多重層としてもよい。第１のマスクプロセスを第１の金属層上で実行し、走査線２２２、走査パッド２２４、共通の線２３２、共通のパッド２３４を形成する。走査線２２２の各々の一端は、走査パッド２２４のうちの１つに電気的に接続され、共通の線２３２の各々の一端は、共通のパッド２３４のうちの１つに電気的に接続される。共通の線２３２と走査線２２２は、平行で、基板２１０の上に交替に変位する。共通の線２３２の各々は、端が外へ広がっている枝２３２ａを持つ。開口率を改善するために、ＴＦＴアレイ基板のシールド層として、共通の線２３２の枝２３２ａが使われる。枝２３２ａは共通の線２３２に選択的に設けられ、他のタイプの共通の線２３２は、第６の実施形態において適用できる。
【００８８】
図２６Ａ、２６Ｂ、２６Ｃを参照すると、誘電体層と半導体層は、化学蒸着堆積（ＣＶＤ）過程によって、基板２１０の上に順番に形成される。それぞれ、誘電体層と半導体層はＳｉＮｘとａ−Ｓｉでできている。半導体層と他の層（たとえばピクセル電極）との接触抵抗を増やすために、接触抵抗層と接触金属層は、半導体層の上に順番に形成される。あるいは、接触抵抗層だけを、半導体層の上に形成する。この実施の形態では、接触抵抗層と接触金属層は、選択的に設けられる。接触抵抗層は、ｎ＋-Ｓｉでできている。接触抵抗層は、ＣＶＤによって形成される。接触金属層はスパッタリングによって形成され、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロミウム（Ｃｒ）、Ａｌ合金、Ｃｕ合金、または前述の単一層の組合せを含む多重層からなる一つの層を含む。
【００８９】
第２のマスクプロセスは、形成された構造上で実行され、順番にパターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８を形成する。これらの層は、共通の線２３２と走査線２２２（たとえば、領域Ａ１とＢ１にある線であり、領域Ａ１の内側の配線）の一部を覆う。これらの層２４２〜２４８は、走査パッド２２４の一部と共通のパッド２３４の一部を露出させるための、複数の第１の開口部２２４ａと複数の第３の開口部２３４ａを有する。他の領域の中にある、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８は、走査線２２２（たとえば領域Ｂ１の間の走査線１２２）の一部を露出させるために、全て除去されなければならない。走査線２２２への損傷を減らすために、選択性の高い走査線２２２のエッチングプロセスが適用される。
【００９０】
この実施の形態では、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８が、走査パッド２２４の一部と共通のパッド２３４の一部を覆う。あるいは、層２４２〜２４８が、走査パッド２２４と共通のパッド２３４を完全に露出させることもできる。
【００９１】
図２７Ａ、２７Ｂ、２７Ｃを参照すると、透明な導電層と第２の金属層が、基板２１０の上に順番に形成される。第３のマスクプロセスが実行され、ある領域で透明な導電層、第２の金属層、パターン化された接触抵抗層２４６とパターン化された接触金属層２４８を除去し、パターン化された透明な導電層２５２とパターン化された金属層２５４を形成する。パターン化された透明な導電層２５２は、例であって限定するものではないが、インジウム酸化スズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＺＡＯ）、インジウムスズ酸化亜鉛（ＩＴＺＯ）、または他の透明な金属酸化物が挙げられる。パターン化された金属層２５４は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロミウム（Ｃｒ）、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金、または前述の一つの層の組合せを含む多重層、からなる一つの層を含む。
【００９２】
より詳細には、パターン化された透明な導電層２５２とパターン化された第２の金属層２５４は、データライン２６２、データパッド２６４、ソース／ドレイン電極２７２、ピクセル電極２７４、エッチング保護層２７６を画定するのに用いられる。データライン２６２の各々の一端は、データパッド２６４のうちの１つに、電気的に接続している。エッチング保護層２７６は、パターン化された誘電体層２４２とパターン化された半導体層２４４によって露出する走査線２２２を、覆うとともに電気的に接続する。ピクセル電極２７４は、共通の線２３２の枝２３２ａの一部と重なる。この実施の形態では、パターン化された透明な導電層２５２とパターン化された金属層２５４は、パターン化された誘電体層２４２、パターン化された半導体層２４４、パターン化された接触抵抗層２４６、パターン化された接触金属層２４８によって露出する走査パッド２２４を覆う。あるいは、パターン化された透明な導電層２５２とパターン化された金属層２５４は、走査パッド２２４を覆わないこともできる。
【００９３】
エッチング保護層２７６は、パターン化された透明な導電層２５２とパターン化された金属層２５４を含むが、パターン化された誘電体層２４２とパターン化された半導体層２４４によって露出される走査線２２２を覆うので、エッチング保護層２７６は、以下のエッチングプロセスにおいて走査線２２２を保護する。パターン化された透明な導電層２５２とパターン化された金属層２５４はともに導電し、エッチング保護層２７６が走査線２２２で接触するので、エッチング保護層２７６は走査線２２２に電気的に並列接続される。すなわち、エッチング保護層２７６と走査線２２２の間で電気的に並列接続しているので、ＲＣ遅延を下げるために、走査線２２２の抵抗は減らされる。
【００９４】
さらにまた、パターン化された接触金属層２４８、パターン化された接触抵抗層２４６、パターン化された半導体層２４４の一部は、パターン化された透明な導電層２５２とパターン化された金属層２５４によって露出する他の領域（たとえば、チャンネル領域、領域Ａ１と領域Ｂ１で）の中にあり、さらに除去される。それによって、領域の中のパターン化された半導体層２４４の一部が露出する。
【００９５】
図２８Ａ、２８Ｂ、２８Ｃを参照すると、不動態化層２８２は、基板２１０の上に形成される。たとえば、不動態化層２８２は、ＳｉＮｘでできている。不透明な層２９２は、不動態化層２８２の上に形成される。より詳しくは、不透明な材料層（図示せず）は、不動態化層２８２の上につくられる。この実施形態において、不透明な材料層は黒い樹脂としたが、不透明な材料層を、もう一つの実施形態の金属とすることもできる。
【００９６】
それから、露出プロセスと発展プロセスは、不透明な材料層の上で実行され、不透明な層２９２を形成する。不透明な層２９２をマスクとして使用して、ピクセル電極２７４の上の不動態化層２８２とパターン化された金属層２５４を除去し、それによりピクセル電極２７４のパターン化された透明な導電層２５２を露出している。エッチング保護層２７６とデータライン２６２との間の、走査線２２２の上のパターン化された半導体層２４４は除去され、走査線２２２（領域Ａ１とＢ１で）の上にパターン化された誘電体層２４２を露出する。したがって、データライン２６２の各々は、互いから電気的に絶縁される。ここで、第６の実施形態にかかるＴＦＴアレイ基板は、ほとんど完了する。
【００９７】
第６の実施形態において、第２の開口部２６４ａは、データパッド２６４の一部を露出させるために、不動態化層２８２とパターン化された金属層２５４でつくられる。走査パッド２２４と共通のパッド２３４の上の、不動態化層２８２とパターン化された金属層２５４は全て除去され、パターン化された透明な導電層２５２を露出する。
【００９８】
第６の実施形態において、パターニングプロセスを、不透明な材料層、不動態化層とパターン化された金属層の上で実行することにより、ピクセル電極のパターン化された透明な導電層を露出し、以下のプロセスにおいて取り除かれない不透明な層を形成する。したがって、この実施形態によって提供されるＴＦＴアレイ基板を、不透明な層がないカラーフィルター基板で使うことができる、そのため、開口率は改善される。言い換えると、この実施形態によって提供されるＴＦＴアレイ基板とカラーフィルタ基板を採用すると想定した場合、不透明な層の製造方法を省略することができ、フォトマスクの数が減る。
【００９９】
第６の実施形態にかかる製造方法によって作られるＴＦＴアレイ基板は、Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ液晶ディスプレイ（ＴＮ−ＬＣＤ）に適している。パターン化された透明な導電層とパターン化された金属層を形成するプロセスの間に、複数のスリットがピクセル電極につくられると仮定した場合、ＴＦＴアレイ基板は同様に、Ｖｅｒｔｉｃａｌｌｙ  Ａｌｉｇｎｍｅｎｔ液晶ディスプレイ（ＶＡ−ＬＣＤ）に適用することができる。さらに、第６の実施形態は第１の実施形態の構造を用いて説明するが、他の実施形態によって提供されるものと同様に、不透明な層を形成することもできる。
【０１００】
上で示したように、発明にかかる製造方法には、少なくとも以下の利点がある。
【０１０１】
本発明では、データラインを形成する半導体層、接触抵抗層、透明な導電層、金属層を用いて、露出した走査線を保護する。データラインを形成する透明な導電層と金属層を使用して露出した走査線を保護するとき、データラインを形成する金属層を含むエッチング保護層が、走査線に電気的に並列に接続される。したがって、エッチング保護層でＲＣ遅延効果を下げるので、走査線への損傷は減り、走査線の抵抗値は下げられる。
【０１０２】
枝を有する共通の線は、ＴＦＴアレイ基板の側部のためのシールド層として、発明において適用可能であり開口率を上げるのに寄与する。
【０１０３】
本発明にかかる製造方法は、従来のプロセスに互換性を持つ。したがって、本発明についての追加のまたは専用の装置は不要となる。
【０１０４】
本発明では、不動態化層の上に形成される不透明な層を提供する。したがって、本実施形態で提供されるＴＦＴアレイ基板を、不透明な層がないカラーフィルター基板で用いることができ、それにより開口率を改善することができる。
【０１０５】
本発明の範囲および考え方から逸脱しない中で、様々な修正および変形を本発明の構造として考えることができることは、この技術をよく理解するものにとって明らかである。上述のように、添付の特許請求の範囲とその均等の範囲内において、本発明では、この発明の修正や変更を含めることを意図している。
【図面の簡単な説明】
【０１０６】
【図１Ａ】従来のＴＦＴアレイ基板の上面図を示す。
【図１Ｂ】図１Ａの線Ｉ−Ｉ’に沿った断面図を示す。
【図２Ａ】従来のＴＦＴアレイ基板の上面図を示す。
【図２Ｂ】図２Ａの線Ｉ−Ｉ’に沿った断面図を示す。
【図３Ａ】従来のＴＦＴアレイ基板の上面図を示す。
【図３Ｂ】図３Ａの線Ｉ−Ｉ’に沿った断面図を示す。
【図４Ａ】従来のＴＦＴアレイ基板の上面図を示す。
【図４Ｂ】図４Ａの線Ｉ−Ｉ’に沿った断面図を示す。
【図５Ａ】本発明にかかる第１の実施形態のＴＦＴアレイ基板の上面図を示す。
【図５Ｂ】図５Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図５Ｃ】図５Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図６Ａ】本発明にかかる第１の実施形態のＴＦＴアレイ基板の上面図を示す。
【図６Ｂ】図６Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図６Ｃ】図６Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図７Ａ】本発明にかかる第１の実施形態のＴＦＴアレイ基板の上面図を示す。
【図７Ｂ】図７Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図７Ｃ】図７Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図８Ａ】本発明にかかる第１の実施形態のＴＦＴアレイ基板の上面図を示す。
【図８Ｂ】図８Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図８Ｃ】図８Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図９Ａ】本発明にかかる第２の実施形態のＴＦＴアレイ基板の上面図を示す。
【図９Ｂ】図９Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１０Ａ】本発明にかかる第２の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１０Ｂ】図１０Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１１Ａ】本発明にかかる第２の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１１Ｂ】図１１Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１２Ａ】本発明にかかる第２の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１２Ｂ】図１２Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１３Ａ】本発明にかかる第３の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１３Ｂ】図１３Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１３Ｃ】図１３Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図１４Ａ】本発明にかかる第３の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１４Ｂ】図１４Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１４Ｃ】図１４Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図１５Ａ】本発明にかかる第３の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１５Ｂ】図１５Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１５Ｃ】図１５Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図１６Ａ】本発明にかかる第３の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１６Ｂ】図１６Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１６Ｃ】図１６Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図１７Ａ】本発明にかかる第４の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１７Ｂ】図１７Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１７Ｃ】図１７Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図１８Ａ】本発明にかかる第４の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１８Ｂ】図１８Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１８Ｃ】図１８Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図１９Ａ】本発明にかかる第４の実施形態のＴＦＴアレイ基板の上面図を示す。
【図１９Ｂ】図１９Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図１９Ｃ】図１９Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図２０Ａ】本発明にかかる第４の実施形態のＴＦＴアレイ基板の上面図を示す。
【図２０Ｂ】図２０Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２０Ｃ】図２０Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図２１Ａ】本発明にかかる第５の実施形態のＴＦＴアレイ基板の上面図を示す。
【図２１Ｂ】図２１Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２２Ａ】本発明にかかる第５の実施形態のＴＦＴアレイ基板の上面図を示す。
【図２２Ｂ】図２２Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２３Ａ】本発明にかかる第５の実施形態のＴＦＴアレイ基板の上面図を示す。
【図２３Ｂ】図２３Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２４Ａ】本発明にかかる第５の実施形態のＴＦＴアレイ基板の上面図を示す。
【図２４Ｂ】図２４Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２５Ａ】本発明にかかる第６の実施形態によるＴＦＴアレイ基板の上面図である。
【図２５Ｂ】図２５Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２５Ｃ】図２５Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図２６Ａ】本発明にかかる第６の実施形態によるＴＦＴアレイ基板の上面図である。
【図２６Ｂ】図２６Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２６Ｃ】図２６Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図２７Ａ】本発明にかかる第６の実施形態によるＴＦＴアレイ基板の上面図である。
【図２７Ｂ】図２７Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２７Ｃ】図２７Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【図２８Ａ】本発明にかかる第６の実施形態によるＴＦＴアレイ基板の上面図である。
【図２８Ｂ】図２８Ａの線ＩＩ−ＩＩ’に沿った断面図を示す。
【図２８Ｃ】図２８Ａの線ＩＩＩ−ＩＩＩ’に沿った断面図を示す。
【符号の説明】
【０１０７】
２１０  基板
２２２  走査線
２２４  走査パッド
２２４ａ  第１の開口部
２３２  共通の線
２３２ａ  枝
２３４  共通のパッド
２３４ａ  第３の開口部
２６２  データライン
２６４  データパッド
２６４ａ  第２の開口部
２７２  ソース／ドレイン電極
２７４  ピクセル電極
２７６  エッチング保護層
Ａ２  領域
Ｂ２  領域
【図１Ａ】
2007193326.tif 000003
【図１Ｂ】
2007193326.tif 000004
【図２Ａ】
2007193326.tif 000005
【図２Ｂ】
2007193326.tif 000006
【図３Ａ】
2007193326.tif 000007
【図３Ｂ】
2007193326.tif 000008
【図４Ａ】
2007193326.tif 000009
【図４Ｂ】
2007193326.tif 000010
【図５Ａ】
2007193326.tif 000011
【図５Ｂ】
2007193326.tif 000012
【図５Ｃ】
2007193326.tif 000013
【図６Ａ】
2007193326.tif 000014
【図６Ｂ】
2007193326.tif 000015
【図６Ｃ】
2007193326.tif 000016
【図７Ａ】
2007193326.tif 000017
【図７Ｂ】
2007193326.tif 000018
【図７Ｃ】
2007193326.tif 000019
【図８Ａ】
2007193326.tif 000020
【図８Ｂ】
2007193326.tif 000021
【図８Ｃ】
2007193326.tif 000022
【図９Ａ】
2007193326.tif 000023
【図９Ｂ】
2007193326.tif 000024
【図１０Ａ】
2007193326.tif 000025
【図１０Ｂ】
2007193326.tif 000026
【図１１Ａ】
2007193326.tif 000027
【図１１Ｂ】
2007193326.tif 000028
【図１２Ａ】
2007193326.tif 000029
【図１２Ｂ】
2007193326.tif 000030
【図１３Ａ】
2007193326.tif 000031
【図１３Ｂ】
2007193326.tif 000032
【図１３Ｃ】
2007193326.tif 000033
【図１４Ａ】
2007193326.tif 000034
【図１４Ｂ】
2007193326.tif 000035
【図１４Ｃ】
2007193326.tif 000036
【図１５Ａ】
2007193326.tif 000037
【図１５Ｂ】
2007193326.tif 000038
【図１５Ｃ】
2007193326.tif 000039
【図１６Ａ】
2007193326.tif 000040
【図１６Ｂ】
2007193326.tif 000041
【図１６Ｃ】
2007193326.tif 000042
【図１７Ａ】
2007193326.tif 000043
【図１７Ｂ】
2007193326.tif 000044
【図１７Ｃ】
2007193326.tif 000045
【図１８Ａ】
2007193326.tif 000046
【図１８Ｂ】
2007193326.tif 000047
【図１８Ｃ】
2007193326.tif 000048
【図１９Ａ】
2007193326.tif 000049
【図１９Ｂ】
2007193326.tif 000050
【図１９Ｃ】
2007193326.tif 000051
【図２０Ａ】
2007193326.tif 000052
【図２０Ｂ】
2007193326.tif 000053
【図２０Ｃ】
2007193326.tif 000054
【図２１Ａ】
2007193326.tif 000055
【図２１Ｂ】
2007193326.tif 000056
【図２２Ａ】
2007193326.tif 000057
【図２２Ｂ】
2007193326.tif 000058
【図２３Ａ】
2007193326.tif 000059
【図２３Ｂ】
2007193326.tif 000060
【図２４Ａ】
2007193326.tif 000061
【図２４Ｂ】
2007193326.tif 000062
【図２５Ａ】
2007193326.tif 000063
【図２５Ｂ】
2007193326.tif 000064
【図２５Ｃ】
2007193326.tif 000065
【図２６Ａ】
2007193326.tif 000066
【図２６Ｂ】
2007193326.tif 000067
【図２６Ｃ】
2007193326.tif 000068
【図２７Ａ】
2007193326.tif 000069
【図２７Ｂ】
2007193326.tif 000070
【図２７Ｃ】
2007193326.tif 000071
【図２８Ａ】
2007193326.tif 000072
【図２８Ｂ】
2007193326.tif 000073
【図２８Ｃ】
2007193326.tif 000074
【外国語明細書】
1. TITLE OF THE INVENTION
FABRICATION METHOD FOR THIN FILM TRANSISTOR ARRAY SUBSTRATE
2. DETAILED DESCRIPTION OF INVENTION
BACKGROUND OF THE INVENTION
Field of Invention
[0001] The present invention relates to a fabrication method for an active element array substrate, and more particularly, to a fabrication method for a thin film transistor array substrate.
Description of Related Art
[0002] The demands and researches on display apparatus are increasing.  The CRT (cathode ray tube) display is a mainstream in the display apparatus due to its great display quality.  However, the tendency on the display apparatus directs to light, compact, low power consumption and low radiation but the CRT displays do not meet the requirements.  Therefore, the TFT-LCD (Thin Film Transistor Liquid Crystal Display) displays play an important role now.
[0003] A TFT-LCD display is formed by a LCD panel and a backlight module.  The LCD panel is formed by a TFT array substrate, a color filter substrate and liquid crystal layers sandwiched therebetween.  The backlight module provides light sources for the LCD panel for display.
[0004] FIGs. 1A~4A show top views of a conventional TFT array substrate and FIGs. 1B~4B show cross-sectional views taken along the line I-I' in FIGs. 1A~4A.
[0005] Please refer to FIGs. 1A and 1B.  A first metal layer having a thickness with several thousand angstroms is formed on a substrate 110 by sputtering process.  A first mask process is performed on the first metal layer for forming scan lines 122, scan pads 124, common lines 132 and common pads 134.  One end of each of the scan lines 122 is electrically connected to one of the scan pads 124 and one end of each of the common lines 132 is electrically connected to one of the common pads 134.
[0006] Please refer to FIGs. 2A and 2B.  A dielectric layer, a semiconductor layer and an ohmic contact layer are sequentially formed over the substrate 110.  The dielectric layer, the semiconductor layer and the ohmic contact layer are made of SiNx, a-Si (amorphous silicon) and n+-Si, respectively.  A contact metal layer is formed over the ohmic contact layer by sputtering.  A second mask process is performed on the resulting structure for sequentially forming a patterned dielectric layer 142, a patterned semiconductor layer 144, a patterned ohmic contact layer 146 and a patterned contact metal layer 148.  For improving the yield, the patterned dielectric layer 142, the patterned semiconductor layer 144, the patterned ohmic contact layer 146 and the patterned contact metal layer 148 cover the common lines 132 and portions of the scan lines 122.  In other words, the resulting structure is completed-etched or over-etched for removing the patterned dielectric layer 142, the patterned semiconductor layer 144, the patterned ohmic contact layer 146 and the patterned contact metal layer 148 in other regions.  So, the exposed common pads 134, the scan pads 124 and the portions of the scan lines may be slighted damaged (etched), for example those in regions A1 and B1 of FIG. 2B.  Wirings in the region A1 are exposed and portions of the scan lines are exposed in the region B1.
[0007] Please refer to FIGs. 3A and 3B.  A transparent conductive layer and a second metal layer are sequentially disposed over the substrate 110.  Then, a third mask process is performed for forming a patterned transparent conductive layer 152 and a patterned second metal layer 154.  The patterned transparent conductive layer 152 and the patterned second metal layer 154 are defined to form data lines 162, data pads 164, source/drain electrodes 172 and pixel electrodes 174.  One of each of the data lines 162 is electrically connected to one of the data pads 164.  In channel etching, because portions of scan lines 122 are exposed (for example, in the region A1 and B1), the portions of the scan lines 122 have a reduced thickness and accordingly the resistance thereof is higher or they may be broken.  The yield is negatively affected.
[0008] Please refer to FIGs. 4A and 4B.  A passivation layer 182 is formed over the substrate 110.  The passivation layer 182 is made of SiNx.  A fourth mask process is performed for forming first openings 124a, second openings 164a and third openings 134a.  The patterned transparent conductive layer 152 over the scan pad 124 is exposed by the first opening 124a.  The patterned transparent conductive layer 152 over the data pads 164 is exposed by the second openings 164a.  The patterned transparent conductive layer 152 over the common pads 134 is exposed by the third openings 134a.  The patterned second metal layer 154 of the pixel electrodes 174 is totally removed for exposing the patterned transparent conductive layer 152 of the pixel electrodes 174.  By the above, the conventional TFT array substrate is almost made.
[0009] Because of the four-round mask processes and for improving the yield, the patterned dielectric layer 142, the patterned semiconductor layer 144, the patterned ohmic contact layer 146 and the patterned contact metal layer 148 outside predetermined regions have to be totally removed.  The exposed common pads 134 and the portions of the scan lines 122 (for example, in the regions A1 and B1 of FIGs. 2A and 2B) may be slightly damaged.  Besides, in the third mask process, the exposed scan lines 122 may be further damaged to reduce thickness thereof and may be broken.  (for example, in the regions A1 and B1 of FIGs. 3A and 3B).
[0010] The distances between the pixel electrodes 174 and the data lines 164 are kept for preventing short therebetween.  This reduces the aperture ratio.
SUMMARY OF THE INVENTION
[0011] The invention is to provide a fabrication method for a TFT array substrate for preventing the scan lines from being damaged.
[0012] The invention is to provide a fabrication method for a TFT array substrate for improving the aperture ratio.
[0013] The invention provides a fabrication method for a TFT array substrate.  In the method, a plurality of scan lines is formed on a substrate.  A patterned dielectric layer and a patterned semiconductor layer are sequentially formed over the substrate for covering portions of the scan lines.  A patterned transparent conductive layer and a patterned metal layer are sequentially formed over the substrate.  The patterned transparent conductive layer and the patterned metal layer are used for defining a plurality of data lines, a plurality of source/drain electrodes, a plurality of pixel electrodes and a plurality of etching protective layers.  The etching protective layers cover and are electrically coupled to the scan lines exposed by the patterned dielectric layer and the patterned semiconductive layer.  A passivation layer is formed over the substrate.  The passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes are removed for exposing the patterned transparent conductive layer of the pixel electrodes.  The patterned semiconductive layer over the scan lines between the etching protective layers and the data lines is removed for exposing the patterned dielectric layer on the scan lines.
[0014] In one embodiment of the present invention, the step of forming the scan lines includes forming a plurality of scan pads, one end of each of the scan lines being electrically connected to one of the scan pads.  Portions of the scan pads are exposed by the patterned dielectric layer and the patterned semiconductor layer after formation of the patterned dielectric layer and the patterned semiconductor layer.
[0015] In one embodiment of the present invention, the patterned transparent conductive layer and the patterned metal layer cover the scan pads exposed by the patterned dielectric layer and the patterned semiconductor layer.
[0016] In one embodiment of the present invention, the step of removing the passivation layer over the pixel electrodes includes removing the patterned metal layer over the scan pads for exposing the patterned transparent conductive layer over the scan pads.
[0017] In one embodiment of the present invention, in the step of forming the data lines, the patterned transparent conductive layer and the patterned metal layer are used to define a plurality of data pads, one end of each of the data lines electrically connected to one of the data pads.
[0018] In one embodiment of the present invention, in the step of forming the passivation layer, the passivation layer covers the data pads.  The step of removing the passivation layer over the pixel electrodes includes removing the patterned metal layer over the data pads for exposing the patterned transparent conductive layer over the data pads.
[0019] In one embodiment of the present invention, the step of forming the scan lines further includes forming a plurality of common pads and a plurality of common lines electrically connected to the common pads, the common lines being parallel to the scan lines respectively, and the common lines and the scan lines being alternately disposed over the substrate.
[0020] In one embodiment of the present invention, each of the common lines includes a plurality of branches extending from the sides thereof, and the patterned transparent conductive layer of the pixel electrodes are partially overlapped with the branches.
[0021] In one embodiment of the present invention, the step of forming the patterned transparent conductive layer and the patterned metal layer includes forming a plurality of slits insides the pixel electrodes.
[0022] In one embodiment of the present invention, the step of forming the patterned dielectric layer and the patterned semiconductive layer includes forming a patterned ohmic contact layer over the patterned semiconductive layer.
[0023] In one embodiment of the present invention, the step of forming the patterned dielectric layer and the patterned semiconductive layer further includes forming a patterned contact metal layer over the patterned ohmic contact layer.
[0024] In one embodiment of the present invention, each of the scan lines includes a plurality of gate regions.
[0025] In one embodiment of the present invention, the step of forming the scan lines further includes forming a plurality of gates electrically connected to the scan lines respectively.
[0026] In one embodiment of the present invention, after the passivation layer is formed and before a portion of the passivation layer is removed, an opaque material layer is formed thereon.  The opaque material layer is then patterned to form a opaque layer.
[0027] The invention provides another fabrication method for a TFT array substrate.  In the method, a plurality of scan lines is formed on a substrate.  A patterned dielectric layer and a patterned semiconductor layer are sequentially formed over the substrate for covering the scan lines.  A patterned transparent conductive layer and a patterned metal layer are sequentially formed over the substrate.  The patterned transparent conductive layer and the patterned metal layer are used for defining a plurality of data lines, a plurality of source/drain electrodes and a plurality of pixel electrodes.  A portion of the patterned semiconductor layer over the scan lines is exposed by the patterned transparent conductive layer and the patterned metal layer.  A passivation layer is formed over the substrate.  The passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes are removed for exposing the patterned transparent conductive layer of the pixel electrodes, and the portion of the patterned semiconductor layer over the scan lines exposed by the patterned transparent conductive layer and the patterned metal layer is removed for exposing the patterned dielectric layer over the scan lines.
[0028] In one embodiment of the present invention, the step of forming the scan lines includes forming a plurality of scan pads, one end of each of the scan lines electrically connected to one of the scan pads.  Portions of the scan pads are exposed by the patterned dielectric layer and the patterned semiconductive layer after formation of the patterned dielectric layer and the patterned semiconductive layer.
[0029] In one embodiment of the present invention, the patterned transparent conductive layer and the patterned metal layer cover the scan pads exposed by the patterned dielectric layer and the patterned semiconductor layer.
[0030] In one embodiment of the present invention, the step of removing the passivation layer over the pixel electrodes includes removing the patterned metal layer over the scan pads for exposing the patterned transparent conductive layer over the scan pads.
[0031] In one embodiment of the present invention, in the step of forming the data lines, the patterned transparent conductive layer and the patterned metal layer are used to define a plurality of data pads, one end of each of the data lines electrically connected to one of the data pads.
[0032] In one embodiment of the present invention, in the step of forming the passivation layer, the passivation layer covers the data pads.  The step of removing the passivation layer over the pixel electrodes includes removing the patterned metal layer over the data pads for exposing the patterned transparent conductive layer over the data pads.
[0033] In one embodiment of the present invention, the step of forming the scan lines includes forming a plurality of common pads and a plurality of common lines electrically connected to the common pads respectively, the common lines being parallel to the scan lines, and the common lines and the scan lines being alternately disposed over the substrate.
[0034] In one embodiment of the present invention, each of the common lines includes a plurality of branches extending from the sides thereof, and the patterned transparent conductive layer of the pixel electrodes are partially overlapped with the branches.
[0035] In one embodiment of the present invention, in the step of forming the patterned transparent conductive layer and the patterned metal layer, the pixel electrodes cover portions of the scan lines.
[0036] In one embodiment of the present invention, the step of forming the patterned dielectric layer and the patterned semiconductive layer includes forming a patterned ohmic contact layer over the patterned semiconductive layer.
[0037] In one embodiment of the present invention, the step of forming the patterned dielectric layer and the patterned semiconductive layer further includes forming a patterned contact metal layer over the patterned ohmic contact layer.
[0038] In one embodiment of the present invention, each of the scan lines includes a plurality of gate regions.
[0039] In one embodiment of the present invention, the step of forming the scan lines includes forming a plurality of gates electrically connected to the scan lines respectively.
[0040] In one embodiment of the present invention, after the passivation layer is formed and before a portion of the passivation layer is removed, an opaque material layer is formed thereon.  The opaque material layer is then patterned to form an opaque layer.
[0041] In the invention, the semiconductor, the ohmic contact layer or the metal layer forming the data lines, or combination thereof are used for protecting the exposed scan lines.  Therefore, the damage to the scan line is reduced.  The common line with the branches is applicable in the invention as the shield layer for the sides of the TFT array substrate for increasing the aperture ratio.  On the other hand, a patterning process is performed on the opaque material layer, the passivation layer, and the patterned metal layer to expose the patterned transparent conductive layer of the pixel electrodes and to form the opaque layer which is not removed in the successive processes.  Therefore, the TFT array substrate provided by the present invention can be used with the color filter substrate having no opaque layer, so that the aperture ratio is improved.
[0042] It is to be understood that both the foregoing general description and the following detailed description are exemplary, and are intended to provide further explanation of the invention as claimed.
DESCRIPTION OF THE EMBODIMENTS
[0043] The accompanying drawings are included to provide a further understanding of the invention, and are incorporated in and constitute a part of this specification.  The drawings illustrate embodiments of the invention and, together with the description, serve to explain the principles of the invention.
[0044] Reference will now be made in detail to the present embodiments of the invention, examples of which are illustrated in the accompanying drawings.  Wherever possible, the same reference numbers are used in the drawings and the description to refer to the same or like parts.
[0045] In the conventional fabrication method for the TFT array substrate, portions of the scan lines are exposed after the second mask process.  The exposed scan lines are damaged and the thickness thereof is reduced in the following mask processes.  Even worse, the exposed scan lines may be broken.  In the invention, the exposed scan lines are protected by semiconductor layers, ohmic contact layers, transparent conductive layers and metal layers forming the data lines or combination thereof.  In the invention, the prior straight common lines are replaced by H-shaped common lines for improving aperture ratio.
FIRST EMBODIMENT
[0046] In this embodiment, semiconductor layers, ohmic contact layers, transparent conductive layers and metal layers forming the data lines are used for protecting exposed scan lines.  The TFT array substrate made by the fabrication method according to the first embodiment is suitable for the Twisted Nematic Liquid Crystal Display (TN-LCD) display.  The storage capacitor is over the common lines but the first embodiment is not limited to this.  For example, the storage capacitor may be over the gates.  In the first embodiment, the gates of the TFTs are over the scan lines.  The first embodiment is not limited to types or configuration of the TFTs.  For example, the gates and the scan lines are concurrently formed and coupled to each other.
[0047] FIGs. 5A~8A show top views of a TFT array substrate according to the first embodiment of the invention.  FIGs. 5B~8B show cross-sectional views taken along the line II-II' in FIGs. 5A~8A.  FIGs. 5C~8C show cross-sectional views taken along the line III-III' in FIGs. 5A~8A.
[0048] Please refer to FIGs. 5A, 5B and 5C.  A substrate 210 is provided.  The substrate 210 is for example, a glass substrate, a quartz substrate or substrates made of other transparent materials.
[0049] A first metal layer with thickness of several thousand angstroms is formed on the substrate 210 by sputtering process.  The first metal layer may be a single layer of aluminum(Al), titanium (Ti), molybdenum (Mo), chromium (Cr), copper (Cu), Al alloy, Cu alloy or nitrides thereof.  Alternatively, the first metal layer may be a multi-layer made including combinations of the foregoing single layer.  A first mask process is performed on the first metal layer for forming scan lines 222, scan pads 224, common lines 232 and common pads 234.  One end of each of the scan lines 222 is electrically connected to one of the scan pads 224 and one end of each of the common lines 232 is electrically connected to one of the common pads 234.  The common lines and the scan lines are parallel and alternately disposed on the substrate 210.  Each of the common lines 232 has branches 232a extending outwards at edges.  The branches 232a of the common lines 232 are used as shield layers of the TFT array substrate for improving the aperture ratio.  The branch 232a is optional to the common line 232 and the common line 232 in the second embodiment is applicable in the first embodiment.
[0050] Please refer to FIGs. 6A, 6B and 6C.  A dielectric layer and a semiconductor layer are sequentially formed over the substrate 210 by a chemical vapor deposition (CVD) process.  The dielectric layer and the semiconductor layer are made of SiNx and a-Si, respectively.  For increasing ohmic contact between the semiconductor layer and other layers (for example, the pixel electrodes), an ohmic contact layer and a contact metal layer are sequentially formed over the semiconductor layer.  Alternatively, only an ohmic contact layer is formed over the semiconductor layer.  In this embodiment, the ohmic contact layer and the contact metal layer are optional.  The ohmic contact layer is made of n+-Si.  The ohmic contact layer is formed by CVD process.  The contact metal layer is formed by sputtering process and includes a single layer made of aluminum (Al), titanium (Ti), molybdenum (Mo), chromium (Cr), Al alloy, Cu alloy or a multi-layer including combinations of the foregoing single layer.
[0051] A second mask process is performed on the resulting structure for sequentially forming a patterned dielectric layer 242, a patterned semiconductor layer 244, a patterned ohmic contact layer 246 and a patterned contact metal layer 248.  These layers cover the common lines 232 and portions of the scan lines 222 (for example those in the regions A2 and B2, some wiring inside the region A2).  These layers 242~248 have multiple first openings 224a and multiple third openings 234a for exposing portions of the scan pads 224 and portions of the common pads 234.  The patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246 and the patterned contact metal layer 248 over other regions should be totally removed for exposing portions of the scan lines 222 (for example the scan lines 222 between the regions B2).  For reducing damages to the scan lines 222, an etching process with high selectivity for the scan lines 222 is applied.
[0052] In this embodiment, the patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246 and the patterned contact metal layer 248 cover portions of the scan pads 224 and portions of the common pads 234.  Alternatively, the layers 242~248 may entirely expose the scan pads 224 and the common pads 234.
[0053] Please refer to FIGs. 7A, 7B and 7C.  A transparent conductive layer and a second metal layer are sequentially disposed over the substrate 210.  A patterned transparent conductive layer 252 and a patterned second metal layer 254 are formed by a third mask process.  The patterned transparent conductive layer 252 is made of, for example but not limited to, indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide doped with aluminum (ZAO), indium tin zinc oxide (ITZO) or other transparent metal oxides.  The patterned second metal layer 254 includes a single layer made of aluminum (Al), titanium (Ti), molybdenum (Mo), chromium (Cr), copper (Cu), Al alloy, Cu alloy or a multi-layer including combinations of the foregoing single layer.
[0054] The patterned transparent conductive layer 252 and the patterned second metal layer 254 define data lines 262, data pads 264, source/drain electrodes 272, pixel electrodes 274 and etching protective layers 276.  One end of the data lines 262 is electrically connected to one of the data pads 264.  The etching protective layers 276 cover and are electrically couple to the scan lines 222 exposed by the patterned dielectric layers 242 and the patterned semiconductor layers 244.  The pixel electrodes 274 overlap with portions of the branches 232 of the common lines 232.  In this embodiment, the patterned transparent conductive layer 252 and the patterned second metal layer 254 cover the scan pads 224 exposed by the patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246 and the patterned contact metal layer 248.  Alternatively, the patterned transparent conductive layer 252 and the patterned second metal layer 254 may not cover the scan pads 224.
[0055] Because the etching protective layers 276, including the patterned transparent conductive layer 252 and the patterned second metal layer 254, cover the scan lines 222 exposed by the patterned dielectric layer 242 and the patterned semiconductor layer 244, the etching protective layers 276 protect the scan lines 222 in the following etching processes.  Because the patterned transparent conductive layer 252 and the patterned second metal layer 254 are both conductive and the etching protective layers 276 contact with the scan lines 222, the etching protective layers 276 are parallel electrically connected to the scan lines 222.  Due to the parallel electrically connecting between the etching protective layers 276 and the scan lines 222, the resistance of the scan lines 222 is reduced for reducing the RC delay.
[0056] Furthermore, the patterned contact metal layer 248, the patterned ohmic contact layer 246, and portions of the patterned semiconductor layer 244 in other regions (for example, in a channel region, the region A1, and the region B1) exposed by the patterned transparent conductive layer 252 and the patterned metal layer 254 are further removed.  Thereby, the portions of the patterned semiconductor layer 244 in the regions are exposed.
[0057] Please refer to FIGs. 8A, 8B and 8C, a passivation layer 282 is formed over the substrate 210.  The passivation layer 282 is made of SiNx.  A fourth mask process is performed for removing the passivation layer 282 and the patterned second metal layer 254 over the pixel electrodes 274 to expose the patterned transparent conductive layer 252 of the pixel electrodes 274.  The patterned semiconductor layer 244 over the scan lines 222 between the etching protective layers 276 and the data lines 262 is removed for exposing the patterned dielectric layer 242 over the scan lines 222 (in regions A2 and B2).  Each of the data lines 262 is electrically insulated from each other.  The TFT array substrate according to the first embodiment is almost completed.
[0058] In the first embodiment, second openings 264a are formed in the passivation layer 282 and the patterned second metal layer 254 for exposing portions of the data pads 264.  The passivation layer 282 and the patterned second metal layer 254 over the scan pads 224 and the common pads 234 are totally removed.
SECOND EMBODIMENT
[0059] Similar to the first embodiment, in the second embodiment, the semiconductor, the ohmic contact layer, the transparent conductive layer and the metal layer are used for protecting the exposed scan lines.  The TFT array substrate made by the method according to the second embodiment is suitable for a vertically alignment LCD (VA-LCD).  The storage capacitor may be on the common lines or on the gates.  The gates of the TFTs in the second embodiment are on the scan lines.  The second embodiment is not limited to this.  For example, the gates and the scan lines are concurrently formed and electrically connected to each other.
[0060] FIGs. 9A~12A show top views of a TFT array substrate according to the second embodiment of the invention.  FIGs. 9B~12B show cross-sectional views taken along the line II-II' in FIGs. 9A~12A.
[0061] Please refer to FIGs. 9A and 9B.  A substrate 210 is provided.  Scan lines 222, scan pads 224, common lines 232 and common pads 234 are formed over the substrate 210.  The difference between the second embodiment and the first embodiment relies on that the common lines 232 in the second embodiment do not include any branch.  But, the common lines 232 with the branches 232a in the first embodiment are still suitable in the second embodiment.
[0062] Please refer to FIGs. 10A and 10B.  The second mask process in the second embodiment is similar to that in the first embodiment.  A patterned dielectric layer 242, a patterned semiconductor layer 244, a patterned ohmic contact layer 246 and a patterned contact metal layer 248 are sequentially formed over the substrate 210.  The layers 242~248 cover the common lines 232 and portions of the scan lines 222 (for example, those in the regions A2 and B2, wherein there are some wires in the region A2).
[0063] Please refer to FIGs. 11A and 11B.  The third mask process in the second embodiment is also similar to that in the first embodiment, for forming a patterned transparent conductive layer 252 and a patterned second metal layer 254.  The patterned transparent conductive layer 252 and the patterned second metal layer 254 define data lines 262, data pads 264, source/drain electrodes 272, pixel electrodes 274 and etching protective layers 276.  The difference relies on that, there are slits 274a in the pixel electrodes 274 and the slits 274a expose a portion of the surface of the substrate 210.
[0064] Furthermore, the patterned contact metal layer 248, the patterned ohmic contact layer 246, and portions of the patterned semiconductor layer 244 in other regions (for example, in a channel region, the region A1, and the region B1) exposed by the patterned transparent conductive layer 252 and the patterned metal layer 254 are further removed.  Thereby, the portions of the patterned semiconductor layer 244 in the regions are exposed.
[0065] Please refer to FIGs. 12A and 12B, a passivation layer 282 is formed over the substrate 210.  The passivation layer 282 is made of SiNx.  The fourth mask process in the second embodiment is also similar to that in the first embodiment, for removing the passivation layer 282 and the patterned second metal layer 254 in some regions to expose the patterned transparent conductive layer 252 of the pixel electrodes 274.  The patterned semiconductor layer 244 over portions of the scan lines 222 is also removed for exposing the patterned dielectric layer 242, as shown in the regions A2 and B2.  The TFT array substrate according to the second embodiment is almost completed.
THIRD EMBODIMENT
[0066] In the third embodiment, the semiconductor layer and the ohmic contact layer are used for protecting the exposed scan line.  The TFT array substrate made by the method according to the third embodiment is suitable for TN-LCD. The storage capacitor is on the common lines and the third embodiment is not limited to this.  For example, the storage capacitor may be on the gates.  In the third embodiment, the gates of the TFTs are on the scan lines.  The third embodiment is not limited to types or configuration of the TFTs.  For example, the gates and the scan lines are concurrently formed and coupled to each other.
[0067] FIGs. 13A~16A show top views of a TFT array substrate according to the third embodiment of the invention.  FIGs. 13B~16B show cross-sectional views taken along the line II-II' in FIGs. 13A~16A.  FIGs. 13C~16C show cross-sectional views taken along the line III-III' in FIGs. 13A~16A.
[0068] Please refer to FIGs. 13A, 13B and 13C.  The first mask process in the third embodiment is similar to that in the first embodiment.  Scan lines 222, scan pads 224, common lines 232 and common pads 234 are formed over the substrate 210.  The straight-type common lines 232 in the second embodiment are suitable in the third embodiment.
[0069] Please refer to FIGs. 14A, 14B and 14C.  The second mask process in the third embodiment is similar to that in the first embodiment.  A patterned dielectric layer 242, a patterned semiconductor layer 244, a patterned ohmic contact layer 246 and a patterned contact metal layer 248 are sequentially formed over the substrate 210.  The difference between the first embodiment and the third embodiment relies on that, the layers 242~248 cover entire of the common lines 232 and the scan lines 222.  The formation of the patterned ohmic contact layer 246 and the patterned contact metal layer 248 is optional.
[0070] Please refer to FIGs. 15A, 15B and 15C.  The third mask process in the third embodiment is also similar to that in the first embodiment, for forming a patterned transparent conductive layer 252 and a patterned second metal layer 254.  The patterned transparent conductive layer 252 and the patterned second metal layer 254 define data lines 262, data pads 264, source/drain electrodes 272 and pixel electrodes 274.  The difference between the first embodiment and the third embodiment relies on that, no etching protective layers 276 are formed.  Besides, the patterned transparent conductive layer 252 and the patterned second metal layer 254 expose a portion of the patterned semiconductor layer 244 over the scan lines 222 (regions A2 and B2, for example).
[0071] Furthermore, the patterned contact metal layer 248, the patterned ohmic contact layer 246, and portions of the patterned semiconductor layer 244 in other regions (for example, in a channel region, the region A1, and the region B1) exposed by the patterned transparent conductive layer 252 and the patterned metal layer 254 are further removed.  Thereby, the portions of the patterned semiconductor layer 244 in the regions are exposed.
[0072] Please refer to FIGs. 16A, 16B and 16C, a passivation layer 282 is formed over the substrate 210.  The passivation layer 282 is made of SiNx.  The fourth mask process in the third embodiment is also similar to that in the first embodiment, for removing the passivation layer 282 and the patterned second metal layer 254 in some regions to expose the patterned transparent conductive layer 252 of the pixel electrodes 274.  The patterned semiconductor layer 244 over portions of the scan lines 222 is also removed for exposing the patterned dielectric layer 242, as shown in the regions A2 and B2.  The TFT array substrate according to the third embodiment is almost completed.
FOURTH EMBODIMENT
[0073] In the fourth embodiment, the semiconductor layer and the ohmic contact layer are used for protecting the exposed scan lines and the pixel electrodes cover the semiconductor layer over the scan lines for increasing the aperture ratio.  The TFT array substrate made by the fourth embodiment is suitable for TN-LCD. The storage capacitor is on the common lines.  In the fourth embodiment, the gates of the TFTs are on the scan lines.  The fourth embodiment is not limited to types or configuration of the TFTs.  For example, the gates and the scan lines are concurrently formed and coupled to each other.
[0074] FIGs. 17A~20A show top views of a TFT array substrate according to the fourth embodiment of the invention.  FIGs. 17B~20B show cross-sectional views taken along the line II-II' in FIGs. 17A~20A.  FIGs. 17C~20C show cross-sectional views taken along the line III-III' in FIGs. 17A~20A.
[0075] Please refer to FIGs. 17A, 17B and 17C.  The first mask process in the fourth embodiment is similar to that in the third embodiment.  Scan lines 222, scan pads 224, common lines 232 and common pads 234 are formed over the substrate 210.  The straight-type common lines 232 in the second embodiment are suitable in the fourth embodiment.
[0076] Please refer to FIGs. 18A, 18B and 18C.  The second mask process in the fourth embodiment is similar to that in the third embodiment.  A patterned dielectric layer 242, a patterned semiconductor layer 244, a patterned ohmic contact layer 246 and a patterned contact metal layer 248 are sequentially formed over the substrate 210.  The layers 242~248 cover entire of the common lines 232 and the scan lines 222.
[0077] Please refer to FIGs. 19A, 19B and 19C.  The third mask process in the fourth embodiment is also similar to that in the third embodiment, for forming a patterned transparent conductive layer 252 and a patterned second metal layer 254.  The patterned transparent conductive layer 252 and the patterned second metal layer 254 define data lines 262, data pads 264, source/drain electrodes 272 and pixel electrodes 274.  The difference between the fourth embodiment and the third embodiment relies on that, the pixel electrodes 274 in the fourth embodiment covers portions of the scan lines 222 (as shown in the region C1) and the pixel electrodes 274 are stacked over the multilayer over the scan lines 222 (for example, the patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246 and the patterned contact metal layer 248).  Besides, because the pixel electrodes 274 cover portions of the scan lines 222, the aperture ratio is further improved.
[0078] Furthermore, the patterned contact metal layer 248, the patterned ohmic contact layer 246, and portions of the patterned semiconductor layer 244 in other regions (for example, in a channel region, the region A1, and the region B1) exposed by the patterned transparent conductive layer 252 and the patterned metal layer 254 are further removed.  Thereby, the portions of the patterned semiconductor layer 244 in the regions are exposed.
[0079] Please refer to FIGs. 20A, 20B and 20C, a passivation layer 282 is formed over the substrate 210.  The passivation layer 282 is made of SiNx.  The fourth mask process in the fourth embodiment is also similar to that in the third embodiment, for removing the passivation layer 282 and the patterned second metal layer 254 in some regions to expose the patterned transparent conductive layer 252 of the pixel electrodes 274.  The patterned semiconductor layer 244 over portions of the scan lines 222 is also removed for exposing the patterned dielectric layer 242, as shown in the regions A2 and B2.  The TFT array substrate according to the fourth embodiment is almost completed.
FIFTH EMBODIMENT
[0080] In the fifth embodiment, the semiconductor layer and the ohmic contact layer are used for protecting the exposed scan lines and the pixel electrodes cover the semiconductor layer over the scan lines for increasing the aperture ratio.  The TFT array substrate made by the method according to the fifth embodiment is suitable for TN-LCD. The storage capacitor is on the gate.  In the fifth embodiment, the gates of the TFTs are on the scan lines.  The fifth embodiment is not limited to types or configuration of the TFTs.  For example, the gates and the scan lines are concurrently formed and coupled to each other.
[0081] FIGs. 21A~24A show top views of a TFT array substrate according to the fifth embodiment of the invention.  FIGs. 21B~24B show cross-sectional views taken along the line II-II' in FIGs. 21A~24A.
[0082] Please refer to FIGs. 21A and 21B.  The first mask process in the fifth embodiment is similar to that in the fourth embodiment.  Scan lines 222 and scan pads 224 are formed over the substrate 210.  However, the difference between the fifth embodiment and the fourth embodiment relies on that, the common lines 232 and the common pads 234 formed in the fourth embodiment are not formed in the fifth embodiment.
[0083] Please refer to FIGs. 22A and 22B.  The second mask process in the fifth embodiment is similar to that in the fourth embodiment.  A patterned dielectric layer 242, a patterned semiconductor layer 244, a patterned ohmic contact layer 246 and a patterned contact metal layer 248 are sequentially formed over the substrate 210.  The layers 242~248 cover entire of the scan lines 222.
[0084] Please refer to FIGs. 23A and 23B.  The third mask process in the fifth embodiment is also similar to that in the fourth embodiment, for forming a patterned transparent conductive layer 252 and a patterned second metal layer 254.  The patterned transparent conductive layer 252 and the patterned second metal layer 254 define data lines 262, data pads 264, source/drain electrodes 272 and pixel electrodes 274.  Similar to the fourth embodiment, the pixel electrodes 274 in the fifth embodiment covers portions of the scan lines 222 (as shown in the region C1) and the pixel electrodes 274 are stacked over the multilayer over the scan lines 222 (for example, the patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246 and the patterned contact metal layer 248).  Besides, because the pixel electrodes 274 cover portions of the scan lines 222, the region C1 is defined as the storage capacitor on the gate.
[0085] Furthermore, the patterned contact metal layer 248, the patterned ohmic contact layer 246, and portions of the patterned semiconductor layer 244 in other regions (for example, in a channel region, the region A1, and the region B1) exposed by the patterned transparent conductive layer 252 and the patterned metal layer 254 are further removed.  Thereby, the portions of the patterned semiconductor layer 244 in the regions are exposed.
[0086] Please refer to FIGs. 24A and 24B, a passivation layer 282 is formed over the substrate 210.  The passivation layer 282 is made of SiNx.  The fourth mask process in the fifth embodiment is also similar to that in the fourth embodiment, for removing the passivation layer 282 and the patterned second metal layer 254 in some regions to expose the patterned transparent conductive layer 252 of the pixel electrodes 274.  The patterned semiconductor layer 244 over portions of the scan lines 222 is also removed for exposing the patterned dielectric layer 242, as shown in the regions A2 and B2.  The TFT array substrate according to the fifth embodiment is almost completed.
SIXTH EMBODIMENT
[0087] The present embodiment is similar to the first embodiment.  The difference therebetween relies on that an opaque layer is formed over the passivation layer in the present embodiment.  Thereby, the TFT array substrate provided by the present embodiment can be used with the color filter substrate having no opaque layer, so as to improve the aperture ratio.  In addition, the TFT array substrate made by the fabrication method according to the sixth embodiment is suitable for the Twisted Nematic Liquid Crystal Display (TN-LCD) display.  The storage capacitor is on the common lines and the sixth embodiment is not limited to this.  For example, the storage capacitor may be on the gates.  In the sixth embodiment, the gates of the TFTs are on the scan lines.  However, types or configuration of the TFTs are not limited in the sixth embodiment.  For example, the gates and the scan lines are concurrently formed and electrically connected to each other.
[0088] FIGs. 25A~28A are top views illustrating the TFT array substrate according to the sixth embodiment of the invention.  FIGs. 25B~28B illustrate cross-sectional views taken along the line II-II' in FIGs. 25A~28A.  FIGs. 25C~28C illustrate cross-sectional views taken along the line III-III' in FIGs. 25A~28A.
[0089] Please refer to FIGs. 25A, 25B and 25C.  A substrate 210 is provided.  The substrate 210 is, for example, a glass substrate, a quartz substrate, or substrates made of other transparent materials.
[0090] A first metal layer with thickness of several thousand angstroms is formed on the substrate 210 by sputtering.  The first metal may be a single layer of aluminum (Al), titanium (Ti), molybdenum (Mo), chromium (Cr), copper (Cu), Al alloy, Cu alloy or nitrides thereof.  Alternatively, the first metal layer may be a multi-layer made including combinations of the foregoing single layer.  A first mask process is performed on the first metal layer for forming scan lines 222, scan pads 224, common lines 232, and common pads 234.  One end of each of the scan lines 222 is electrically connected to one of the scan pads 224 and one end of each of the common lines 232 is electrically connected to one of the common pads 234.  The common lines 232 and the scan lines 222 are parallel and alternately displaced over the substrate 210.  Each of the common lines 232 has branches 232a extending outwards at edges.  The branches 232a of the scan lines 232 are used as shield layers of the TFT array substrate for improving the aperture ratio.  The branch 232a is optional to the common line 232 and other types of the common line 232 are applicable in the sixth embodiment.
[0091] Please refer to FIGs. 26A, 26B and 26C. A dielectric layer and a semiconductor layer are sequentially formed over the substrate 210 by a chemical vapor deposition (CVD) process. The dielectric layer and the semiconductor layer are made of SiNx and a-Si, respectively.  For increasing ohmic contact between the semiconductor layer and other layers (for example, the pixel electrodes), an ohmic contact layer and a contact metal layer are sequentially formed over the semiconductor layer.  Alternatively, only an ohmic contact layer is formed over the semiconductor layer.  In this embodiment, the ohmic contact layer and the contact metal layer are optional.  The ohmic contact layer is made of n+-Si. The ohmic contact layer is formed by CVD.  The contact metal layer is formed by sputtering and includes a single layer made of aluminum (Al), titanium (Ti), molybdenum (Mo), chromium (Cr), Al alloy, Cu alloy or a multi-layer including combinations of the foregoing single layer.
[0092] A second mask process is performed on the resulting structure for sequentially forming a patterned dielectric layer 242, a patterned semiconductor layer 244, a patterned ohmic contact layer 246, and a patterned contact metal layer 248.  These layers cover the common lines 232 and portions of the scan lines 222 (for example, those in the regions A1 and B1, some wiring inside the region A1).  These layers 242~248 have multiple first openings 224a and multiple third openings 234a for exposing portions of the scan pads 224 and portions of the common pads 234.  The patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246, and the patterned contact metal layer 248 within other regions should be totally removed for exposing portions of the scan lines 222 (for example, the scan lines 122 between the regions B1).  For reducing damages to the scan lines 222, an etching process with high selectivity for the scan lines 222 is applied.
[0093] In this embodiment, the patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246, and the patterned contact metal layer 248 cover the portions of the scan pads 224 and the portions of the common pads 234.  Alternatively, the layers 242~248 may entirely expose the scan pads 224 and the common pads 234.
[0094] Please refer to FIGs. 27A, 27B, and 27C.  A transparent conductive layer and a second metal layer are sequentially formed over the substrate 210.  A third mask process is performed for removing the transparent conductive layer, the second metal layer, the patterned ohmic contact layer 246, and the patterned contact metal layer 248 in some regions to form a patterned transparent conductive layer 252 and a patterned metal layer 254.  The patterned transparent conductive layer 252 is made of, for example but not limited to, indium tin oxide (ITO), indium zinc oxide (IZO), Zinc oxide doped with aluminum (ZAO), indium tin zinc oxide (ITZO) or other transparent metal oxides.  The patterned metal layer 254 includes a single layer made of aluminum (Al), titanium (Ti), molybdenum (Mo), chromium (Cr), copper (Cu), Al alloy, Cu alloy or a multi-layer including combinations of the foregoing single layer.
[0095] In more details, the patterned transparent conductive layer 252 and the patterned second metal layer 254 are used to define data lines 262, data pads 264, source/drain electrodes 272, pixel electrodes 274, and etching protective layers 276.  One end of each of the data lines 262 is electrically connected to one of the data pads 264.  The etching protective layers 276 cover and are electrically connected to the scan lines 222 exposed by the patterned dielectric layers 242 and the patterned semiconductor layers 244.  The pixel electrodes 274 overlap with portions of the branches 232a of the common lines 232.  In this embodiment, the patterned transparent conductive layer 252 and the patterned metal layer 254 cover the scan pads 224 exposed by the patterned dielectric layer 242, the patterned semiconductor layer 244, the patterned ohmic contact layer 246, and the patterned contact metal layer 248.  Alternatively, the patterned transparent conductive layer 252 and the patterned metal layer 254 may not cover the scan pads 224.
[0096] Because the etching protective layers 276, including the patterned transparent conductive layer 252 and the patterned metal layer 254, cover the scan lines 222 uncovered by the patterned dielectric layer 242 and the patterned semiconductor layer 244, the etching protective layers 276 protect the scan lines 222 in the following etching processes.  Because the patterned transparent conductive layer 252 and the patterned metal layer 254 are both conductive and the etching protective layers 276 contact with the scan lines 222, the etching protective layers 276 are parallel electrically connected to the scan lines 222.  Namely, due to the parallel electrically connecting between the etching protective layers 276 and the scan lines 222, the resistance of the scan lines 222 is reduced for reducing the RC delay.
[0097] Furthermore, the patterned contact metal layer 248, the patterned ohmic contact layer 246, and portions of the patterned semiconductor layer 244 in other regions (for example, in a channel region, the region A1, and the region B1) exposed by the patterned transparent conductive layer 252 and the patterned metal layer 254 are further removed.  Thereby, the portions of the patterned semiconductor layer 244 in the regions are exposed.
[0098] Please refer to FIGs. 28A, 28B, and 28C.  A passivation layer 282 is formed over the substrate 210.  The passivation layer 282 is made of SiNx, for example.  An opaque layer 292 is formed over the passivation layer 282.  More specifically, an opaque material layer (not shown) is formed over the passivation layer 282.  In the present embodiment, the opaque material layer is black resin, while the opaque material layer may be metal in another embodiment.
[0099] An exposure process and a development process are then performed on the opaque material layer for forming the opaque layer 292.  The opaque layer 292A is used as a mask for removing the passivation layer 282 and the patterned metal layer 254 disposed over the pixel electrodes 274, so as to expose the patterned transparent conductive layer 252 of the pixel electrodes 274.  The patterned semiconductor layer 244 over the scan lines 222 between the etching protective layers 276 and the data lines 262 is removed for exposing the patterned dielectric layer 242 over the scan lines 222 (in regions A1 and B1).  Therefore, each of the data lines 262 is electrically insulated from each other.  Here, the TFT array substrate according to the sixth embodiment is almost completed.
[00100] In the sixth embodiment, second openings 264a are formed in the passivation layer 282 and the patterned metal layer 254 for exposing portions of the data pads 264.  The passivation layer 282 and the patterned metal layer 254 over the scan pads 224 and the common pads 234 are totally removed for exposing the patterned transparent conductive layer 252.
[00101] In the sixth embodiment, the patterning process is performed on the opaque material layer, the passivation layer, and the patterned metal layer to expose the patterned transparent conductive layer of the pixel electrodes and to form the opaque layer which is not removed in the following processes.  Therefore, the TFT array substrate provided by the present embodiment can be used with the color filter substrate having no opaque layer, so that the aperture ratio is improved.  In other words, given that the TFT array substrate and the color filter substrate provided by the present embodiment are adopted, the fabrication process of the opaque layer can be omitted, reducing the number of photomasks.
[00102] The TFT array substrate made by the fabrication method according to the sixth embodiment is suitable for the Twisted Nematic Liquid Crystal Display (TN-LCD) display.  Given that a plurality of slits is formed in the pixel electrodes during the process of forming the patterned transparent conductive layer and the patterned metal layer, the TFT array substrate can be applied to the Vertically Alignment Liquid Crystal Display (VA-LCD) as well.  Moreover, the sixth embodiment is illustrated by means of the structure in the first embodiment, while the opaque layer can also be formed in the same way as are provided by other embodiments.
[00103] As discussed above, the fabrication method according to the invention at least has the following advantages.
[00104] In the invention, the semiconductor, the ohmic contact layer, the transparent conductive layer and the metal layer forming the data lines are used for protecting the exposed scan lines.  When the transparent conductive layer and the metal layer forming the data lines are used for protecting the exposed scan lines, the etching protective layers including the metal layer forming the data lines is parallel electrically connected to the scan lines.  Therefore, the damage to the scan lines is reduced and the resistance value of the scan lines is lowered due to the etching protective layers, for reducing the RC delay effect.
[00105] The common lines with the branches are applicable in the invention as the shield layer for the sides of the TFT array substrate for increasing the aperture ratio.
[00106] The fabrication process in the invention is compatible to the conventional process.  So, no additional or dedicated device for the invention is required.
[00107] The present invention provides an opaque layer formed over the passivation layer.  Therefore, the TFT array substrate provided by the present invention can be used with the color filter substrate having no opaque layer, so as to improve the aperture ratio.
[00108] It will be apparent to those skilled in the art that various modifications and variations can be made to the structure of the present invention without departing from the scope or spirit of the invention.  In view of the foregoing descriptions, it is intended that the present invention covers modifications and variations of this invention if they fall within the scope of the following claims and their equivalents.
BRIEF DESCRIPTION OF THE DRAWINGS
FIGs. 1A~4A show top views of a conventional TFT array substrate.
FIGs. 1B~4B show cross-sectional views taken along the line I-I' in FIGs. 1A~4A.
FIGs. 5A~8A show top views of a TFT array substrate according to a first embodiment of the invention.
FIGs. 5B~8B show cross-sectional views taken along the line II-II' in FIGs. 5A~8A.
FIGs. 5C~8C show cross-sectional views taken along the line III-III' in FIGs. 5A~8A.
FIGs. 9A~12A show top views of a TFT array substrate according to a second embodiment of the invention.
FIGs. 9B~12B show cross-sectional views taken along the line II-II' in FIGs. 9A~12A.
FIGs. 13A~16A show top views of a TFT array substrate according to a third embodiment of the invention.
FIGs. 13B~16B show cross-sectional views taken along the line II-II' in FIGs. 13A~16A.
FIGs. 13C~16C show cross-sectional views taken along the line III-III' in FIGs. 13A~16A.
FIGs. 17A~20A show top views of a TFT array substrate according to a fourth embodiment of the invention.
FIGs. 17B~20B show cross-sectional views taken along the line II-II' in FIGs. 17A~20A.
FIGs. 17C~20C show cross-sectional views taken along the line III-III' in FIGs. 17A~20A.
FIGs. 21A~24A show top views of a TFT array substrate according to a fifth embodiment of the invention.
FIGs. 21B~24B show cross-sectional views taken along the line II-II' in FIGs. 21A~24A.
FIGs. 25A~28A are top views of a TFT array substrate according to a sixth embodiment of the invention.
FIGs. 25B~28B illustrate cross-sectional views taken along the line II-II' in FIGs. 25A~28A.
FIGs. 25C~28C illustrate cross-sectional views taken along the line III-III' in FIGs. 25A~28A.
Claims
1. A fabrication method for a thin film transistor (TFT) array substrate, the method comprising:
forming a plurality of scan lines on a substrate;
sequentially forming a patterned dielectric layer and a patterned semiconductor layer over the substrate for covering portions of the scan lines;
sequentially forming a patterned transparent conductive layer and a patterned metal layer over the substrate, the patterned transparent conductive layer and the patterned metal layer used for defining a plurality of data lines, a plurality of source/drain electrodes, a plurality of pixel electrodes and a plurality of etching protective layers, the etching protective layers covering and being parallel electrically connected to the scan lines exposed by the patterned dielectric layer and the patterned semiconductive layer;
forming a passivation layer over the substrate; and
removing the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes for exposing the patterned transparent conductive layer of the pixel electrodes, and removing the patterned semiconductive layer over the scan lines between the etching protective layers and the data lines for exposing the patterned dielectric layer over the scan lines.
2. The fabrication method of claim 1, wherein the step of forming the scan lines comprises:
forming a plurality of scan pads, one end of each of the scan lines electrically connected to one of the scan pads; and
a portion of the scan pads are exposed by the patterned dielectric layer and the patterned semiconductor layer after formation of the patterned dielectric layer and the patterned semiconductor layer.
3. The fabrication method of claim 2, wherein the patterned transparent conductive layer and the patterned metal layer cover the scan pads exposed by the patterned dielectric layer and the patterned semiconductor layer.
4. The fabrication method of claim 3, wherein the step of removing the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes includes removing the patterned metal layer over the scan pads for exposing the patterned transparent conductive layer over the scan pads.
5. The fabrication method of claim 1, wherein the patterned transparent conductive layer and the patterned metal layer are used to further define a plurality of data pads, one end of each of the data lines electrically connected to one of the data pads.
6. The fabrication method of claim 5, wherein the passivation layer covers the data pads; and
the step of removing the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes comprises removing the patterned metal layer over the data pads for exposing the patterned transparent conductive layer over the data pads.
7. The fabrication method of claim 1, wherein the step of forming the scan lines comprises:
forming a plurality of common pads and a plurality of common lines respectively electrically connected to the common pads, the common lines being parallel to the scan lines, and the common lines and the scan lines being alternately disposed over the substrate.
8. The fabrication method of claim 7, wherein each of the common lines has a plurality of branches extending from the sides thereof, and the patterned transparent conductive layer of the pixel electrodes are partially overlapped with the branches.
9. The fabrication method of claim 1, wherein the step of forming the patterned transparent conductive layer and the patterned metal layer comprises forming a plurality of slits insides the pixel electrodes.
10. The fabrication method of claim 1, wherein the step of forming the patterned dielectric layer and the patterned semiconductive layer comprises forming a patterned ohmic contact layer over the patterned semiconductive layer.
11. The fabrication method of claim 10, wherein the step of forming the patterned dielectric layer and the patterned semiconductive layer further comprises forming a patterned contact metal layer over the patterned ohmic contact layer.
12. The fabrication method of claim 1, wherein each of the scan lines has a plurality of gate regions.
13. The fabrication method of claim 1, wherein the step of forming the scan lines comprises forming a plurality of gates respectively electrically connected to the scan lines.
14.  The method of claim 1, further comprising the following steps after the step of forming the passivation layer and before the step of removing the same:
forming an opaque material layer over the passivation layer; and
patterning the opaque material layer for forming an opaque layer.
15. A fabrication method for a thin film transistor (TFT) array substrate, the method comprising: 
forming a plurality of scan lines on a substrate;
sequentially forming a patterned dielectric layer and a patterned semiconductor layer over the substrate for covering the scan lines;
sequentially forming a patterned transparent conductive layer and a patterned metal layer over the substrate, the patterned transparent conductive layer and the patterned metal layer used for defining a plurality of data lines, a plurality of source/drain electrodes and a plurality of pixel electrodes, a portion of the patterned semiconductor layer over the scan lines being exposed by the patterned transparent conductive layer and the patterned metal layer;
forming a passivation layer over the substrate; and
removing the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes for exposing the patterned transparent conductive layer of the pixel electrodes, and removing the portion of the patterned semiconductor layer over the scan lines exposed by the patterned transparent conductive layer and the patterned metal layer for exposing the patterned dielectric layer over the scan lines.
16. The fabrication method of claim 15, wherein the step of forming the scan lines comprises:
forming a plurality of scan pads, one end of each of the scan lines electrically connected to one of the scan pads; and
portions of the scan pads are exposed by the patterned dielectric layer and the patterned semiconductive layer after formation of the patterned dielectric layer and the patterned semiconductive layer.
17. The fabrication method of claim 16, wherein the patterned transparent conductive layer and the patterned metal layer cover the scan pads exposed by the patterned dielectric layer and the patterned semiconductor layer.
18. The fabrication method of claim 16, wherein the step of removing the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes comprises removing the patterned metal layer over the scan pads for exposing the patterned transparent conductive layer over the scan pads.
19. The fabrication method of claim 15, wherein the patterned transparent conductive layer and the patterned metal layer are used to further define a plurality of data pads, one end of each of the data lines electrically connected to one of the data pads.
20. The fabrication method of claim 19, wherein the passivation layer covers the data pads; and
the step of removing the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes comprises removing the patterned metal layer over the data pads for exposing the patterned transparent conductive layer over the data pads.
21. The fabrication method of claim 15, wherein the step of forming the scan lines comprises:
forming a plurality of common pads and a plurality of common lines electrically connected to the common pads respectively, the common lines being parallel to the scan lines, and the common lines and the scan lines being alternately disposed over the substrate.
22. The fabrication method of claim 21, wherein each of the common lines has a plurality of branches extending from the sides thereof, and the patterned transparent conductive layer of the pixel electrodes are partially overlapped with the branches.
23. The fabrication method of claim 15, wherein the pixel electrodes cover portions of the scan lines.
24. The fabrication method of claim 15, wherein the step of forming the patterned dielectric layer and the patterned semiconductive layer comprises forming a patterned ohmic contact layer over the patterned semiconductive layer.
25. The fabrication method of claim 24, wherein the step of forming the patterned dielectric layer and the patterned semiconductive layer further comprises forming a patterned contact metal layer over the patterned ohmic contact layer.
26. The fabrication method of claim 15, wherein each of the scan lines has a plurality of gate regions.
27. The fabrication method of claim 15, wherein the step of forming the scan lines comprises forming a plurality of gates respectively connected to the scan lines respectively.
28. The fabrication method of claim 15, further comprising the following steps after the step of forming the passivation layer and before the step of removing the same:
forming an opaque material layer over the passivation layer; and
patterning the opaque material layer for forming an opaque layer.
１．Abstract
Scan lines are formed on a substrate.  A patterned dielectric layer and a patterned semiconductor layer are formed to cover portions of the scan lines.  A patterned transparent conductive layer and a patterned metal layer are sequentially formed to define data lines, source/drain electrodes, pixel electrodes and etching protecting layers.  The etching protective layers cover the exposed scan lines exposed by the patterned dielectric layer and the patterned semiconductor layer, and are electrically connected to the scan lines.  A passivation layer is formed, and then the passivation layer over the pixel electrodes and the patterned metal layer of the pixel electrodes are removed to expose the patterned transparent conductive layer.  The patterned semiconductor layer over the scan lines between the etching protective layers and the data lines is removed to expose the patterned dielectric layer over the scan lines.
２．Representative Drawing
Fig.5
【図１ａ】
2007193326.tif 000075
【図１ｂ】
2007193326.tif 000076
【図２ａ】
2007193326.tif 000077
【図２ｂ】
2007193326.tif 000078
【図３ａ】
2007193326.tif 000079
【図３ｂ】
2007193326.tif 000080
【図４ａ】
2007193326.tif 000081
【図４ｂ】
2007193326.tif 000082
【図５ａ】
2007193326.tif 000083
【図５ｂ】
2007193326.tif 000084
【図５ｃ】
2007193326.tif 000085
【図６ａ】
2007193326.tif 000086
【図６ｂ】
2007193326.tif 000087
【図６ｃ】
2007193326.tif 000088
【図７ａ】
2007193326.tif 000089
【図７ｂ】
2007193326.tif 000090
【図７ｃ】
2007193326.tif 000091
【図８ａ】
2007193326.tif 000092
【図８ｂ】
2007193326.tif 000093
【図８ｃ】
2007193326.tif 000094
【図９ａ】
2007193326.tif 000095
【図９ｂ】
2007193326.tif 000096
【図１０ａ】
2007193326.tif 000097
【図１０ｂ】
2007193326.tif 000098
【図１１ａ】
2007193326.tif 000099
【図１１ｂ】
2007193326.tif 000100
【図１２ａ】
2007193326.tif 000101
【図１２ｂ】
2007193326.tif 000102
【図１３ａ】
2007193326.tif 000103
【図１３ｂ】
2007193326.tif 000104
【図１３ｃ】
2007193326.tif 000105
【図１４ａ】
2007193326.tif 000106
【図１４ｂ】
2007193326.tif 000107
【図１４ｃ】
2007193326.tif 000108
【図１５ａ】
2007193326.tif 000109
【図１５ｂ】
2007193326.tif 000110
【図１５ｃ】
2007193326.tif 000111
【図１６ａ】
2007193326.tif 000112
【図１６ｂ】
2007193326.tif 000113
【図１６ｃ】
2007193326.tif 000114
【図１７ａ】
2007193326.tif 000115
【図１７ｂ】
2007193326.tif 000116
【図１７ｃ】
2007193326.tif 000117
【図１８ａ】
2007193326.tif 000118
【図１８ｂ】
2007193326.tif 000119
【図１８ｃ】
2007193326.tif 000120
【図１９ａ】
2007193326.tif 000121
【図１９ｂ】
2007193326.tif 000122
【図１９ｃ】
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【図２０ａ】
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【図２０ｂ】
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【図２０ｃ】
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【図２１ａ】
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【図２１ｂ】
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【図２２ａ】
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【図２２ｂ】
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【図２３ａ】
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【図２３ｂ】
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【図２４ａ】
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【図２４ｂ】
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【図２５ａ】
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【図２５ｂ】
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【図２５ｃ】
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【図２６ａ】
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【図２６ｂ】
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【図２６ｃ】
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【図２７ａ】
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【図２７ｂ】
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【図２７ｃ】
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【図２８ａ】
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【図２８ｂ】
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【図２８ｃ】
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