(57)【要約】【課題】電力変換装置の高出力電力密度化設計に必要な高精度な半導体素子損失設計方法を提供する。【解決手段】本発明は、電力変換装置の仕様を決定し，この回路パラメータ値，使用する半導体素子，及び半導体素子の等価回路を決定し，半導体素子等価回路のパラメータ値を抽出する。半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータから，半導体素子損失を算出する。電力変換回路構成要素パラメータデータを考慮して，回路損失最適値の達成を判断し，達成されていなければ，回路寄生パラメータ値を再設定し，回路寄生パラメータデータを作成し，回路損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力し，最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する。【選択図】図１
2007325464.tif 000002
【特許請求の範囲】
【請求項１】
電気的仕様及び回路構成を含む電力変換装置の仕様を決定する工程と，
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する工程と，
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する工程と，
前記決定された半導体素子の等価回路を決定する工程と，
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する工程と，
前記回路パラメータ値を，半導体素子損失を算出するための入力データとして，回路寄生パラメータデータと回路基本パラメータデータに分ける工程と，
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し，半導体素子損失を算出する工程と，
予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを考慮して，回路損失最適値が達成されているかを判断する工程と，
回路損失最適値が達成されていなければ，回路寄生パラメータ値を再設定し，回路寄生パラメータデータを作成する工程と，
回路損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する工程と，
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する工程と，から成る電力変換装置の設計方法。
【請求項２】
請求項1に記載の電力変換装置の設計方法において，
IL：    電力変換装置の負荷電流
a：    電力変換装置の仕様で決まるスイッチング半導体素子の電流通流率
Ron：    半導体素子のオン抵抗
Esd：    スイッチング半導体素子の内部に蓄積される電荷の充放電によるエネルギー
Ediode：ダイオード素子の内部に蓄積される電荷の充放電によるエネルギー
ELs：    回路寄生インダクタンスに蓄積されるエネルギー
ECs：    回路寄生キャパシタンスに蓄積されるエネルギー
Eon-t：  ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t：  ターン・オフ時間で決定されるスイッチングエネルギー
fsw：    スイッチング周波数
Ploss：  スイッチング素子の導通損失とスイッチング損失の和
のとき，半導体素子損失モデル式を
Ploss = a・Ron・IL2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
として，半導体素子損失を算出する電力変換装置の設計方法。
【請求項３】
請求項２に記載の電力変換装置の設計方法において，半導体素子がユニポーラ素子の場合，
Coss：  スイッチング素子の出力容量
vDS：    スイッチング素子のドレインーソース間電圧
Cdiode：  ダイオード素子の接合容量
vdiode：  ダイオード素子のアノード−カソード間電圧
Vcc：    電力変換装置の入力直流電圧
のとき，
Esd，Ediodeを
【数１】
2007325464.tif 000022
【数２】
2007325464.tif 000023
として，半導体素子損失を算出する電力変換装置の設計方法。
【請求項４】
請求項２に記載の電力変換装置の設計方法において，半導体素子がバイポーラ素子の場合，
Qsd-v：  スイッチング素子に蓄積される電圧依存性を持つ電荷量
Qsd-i：  スイッチング素子に蓄積される電流依存性を持つ電荷量
vce：    スイッチング素子のコレクターエミッタ間電圧
isd：    スイッチング素子のコレクタ電流
Qdiode-v：ダイオード素子に蓄積される電圧依存性を持つ電荷量
Qdiode-i：ダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode：  ダイオード素子のアノード−カソード間電圧
idiode：  ダイオード素子のアノード電流
のとき，
Esd，Ediodeを
【数３】
2007325464.tif 000024
【数４】
2007325464.tif 000025
として，半導体素子損失を算出する電力変換装置の設計方法。
【請求項５】
請求項２に記載の電力変換装置の設計方法において，回路寄生インダクタンスの総和をLs，回路寄生キャパシタンスの総和をCsとして，
【数５】
2007325464.tif 000026
【数６】
2007325464.tif 000027
として，半導体素子損失を算出する電力変換装置の設計方法。
【請求項６】
請求項２に記載の電力変換装置の設計方法において，スイッチング半導体素子パラメータを
CGS：  ゲート−ソース間キャパシタンス
CGD：  ゲートードレイン間キャパシタンス
gm：    トランスコンダクタンス
Vth：  閾値電圧
rG：    ゲート内部抵抗
回路パラメータを
RG：    ゲート抵抗
RGex：  ゲート外付け抵抗
rGD：  ゲート回路の内部抵抗
Ls4：  スイッチング素子ソース側の主回路とゲート回路の共通配線の寄生インダクタンス
VGH：  ゲート−ソース間電圧の最大値
として，ゲート−ソース間電圧vGS，ドレイン電流iD，ドレイン−ソース間電圧vDSを
【数７】
2007325464.tif 000028
【数８】
2007325464.tif 000029
【数９】
2007325464.tif 000030
【数１０】
2007325464.tif 000031
【数１１】
2007325464.tif 000032
【数１２】
2007325464.tif 000033
【数１３】
2007325464.tif 000034
【数１４】
2007325464.tif 000035
【数１５】
2007325464.tif 000036
【数１６】
2007325464.tif 000037
として，Eon-t，Eoff-tを
【数１７】
2007325464.tif 000038
【数１８】
2007325464.tif 000039
として，半導体素子損失を算出する電力変換装置の設計方法。
【請求項７】
請求項１に記載の電力変換装置の設計方法において，半導体素子パラメータの値は，半導体素子パラメータ値を測定し，測定値を用いて決定する，電力変換装置の設計方法。
【請求項８】
請求項１に記載の電力変換装置の設計方法において，半導体素子パラメータの値は，半導体シミュレータで半導体素子パラメータを計算し，計算結果を用いて決定する，電力変換装置の設計方法。
【請求項９】
請求項１に記載の電力変換装置の設計方法において，回路寄生パラメータの値は，回路寄生パラメータ値を測定し，測定値を用いて決定する，電力変換装置の設計方法。
【請求項１０】
請求項１に記載の電力変換装置の設計方法において，回路寄生パラメータの値は，電磁界シミュレータで回路寄生パラメータ値を計算し，計算結果を用いて決定する，電力変換装置の設計方法。
【請求項１１】
請求項１に記載の電力変換装置の設計方法において，半導体素子の静電容量を半導体素子に印加される電圧の関数として数式化し，また，半導体素子のトランスコンダクタンスを半導体素子に流れる電流または，半導体素子のゲート-ソース間に印加される電圧の関数として数式化し，それらの数式を用いて半導体素子の損失を計算する，電力変換装置の設計方法。
【請求項１２】
請求項１に記載の電力変換装置の設計方法において，半導体素子の静電容量と半導体素子に印加される電圧の関係をデータテーブル化し，また，半導体素子のトランスコンダクタンスと半導体素子に流れる電流または，半導体素子のゲート-ソース間に印加される電圧の関係をデータテーブル化し，それらのデータテーブルを用いて半導体素子の損失を計算する，電力変換装置の設計方法。
【請求項１３】
請求項1に記載の電力変換装置の設計方法において，回路パラメータと半導体素子損失の関係を請求項３に記載の半導体素子損失最小化モデル式を用いて計算し，その計算結果を半導体素子損失設計データとしてデータベース化し，そのデータベースを用いて半導体素子の損失を計算する，電力変換装置の設計方法。
【請求項１４】
電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手段と，
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手段と，
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手段と，
前記決定された半導体素子の等価回路を決定する手段と，
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手段と，
前記回路パラメータ値を，半導体素子損失を算出するための入力データとして，回路寄生パラメータデータと回路基本パラメータデータに分ける手段と，
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し，半導体素子損失を算出する手段と，
予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを考慮して，回路損失最適値が達成されているかを判断する手段と，
回路損失最適値が達成されていなければ，回路寄生パラメータ値を再設定し，回路寄生パラメータデータを作成する手段と，
回路損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手段と，
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手段と，から成る電力変換装置の設計システム。
【請求項１５】
電気的仕様及び回路構成を含む電力変換装置の仕様を決定する手順と，
前記電気的仕様と回路構成を実現するための回路パラメータ値を決定する手順と，
決定された電気的仕様と回路構成を実現するために使用する半導体素子を決定する手順と，
前記決定された半導体素子の等価回路を決定する手順と，
前記決定された半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する手順と，
前記回路パラメータ値を，半導体素子損失を算出するための入力データとして，回路寄生パラメータデータと回路基本パラメータデータに分ける手順と，
半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し，半導体素子損失を算出する手順と，
予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを考慮して，回路損失最適値が達成されているかを判断する手順と，
回路損失最適値が達成されていなければ，回路寄生パラメータ値を再設定し，回路寄生パラメータデータを作成する手順と，
回路損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する手順と，
最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する手順と，から成る各手順を実行する電力変換装置の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置の設計方法及びシステム並びに設計プログラムに関し、特に、電力変換器の高出力電力密度化設計に必要な半導体素子損失設計方法に関する。
【背景技術】
【０００２】
電力変換装置の高電力密度化は，電力変換装置の体積を減少させることにより達成され，その方法は，（１）電力変換装置の損失を低減し，冷却装置体積を小型化する，（２）スイッチング周波数を上昇させ，LCフィルタなどの受動部品体積を小型化する，の2つが基本となる。
上記2つを同時に実現するためには，半導体素子のスイッチング時に発生するスイッチング損失を低減させる必要がある。そのためには，スイッチング時間を短くする，すなわち，スイッチング時の電圧変化率dv/dtおよび，電流変化率di/dtを高くする必要がある。
【０００３】
また，電力変換装置の必要機能を満たした上で，冷却装置および，受動部品の体積を理論限界値に達するまでの小型化設計を行うためには，それらを設計する際に必要となる半導体素子の損失を高精度に設計する必要がある。
電力変換器の主回路には，所定の回路動作を実現するために設けられた抵抗R，インダクタンスL，静電容量C，などの真性回路パラメータと，主回路を構成する配線構造を実現する上で必然的に発生する寄生インダクタンスLs，寄生キャパシタンスCsなどの外因性回路パラメータが存在する。スイッチング時には，寄生インダクタンスLsによる誘導電圧Ls・di/dt，寄生キャパシタンスCsによる変位電流Cs・dv/dtがスイッチング時の半導体素子に印加される電圧と流れる電流に影響を与える。その結果として，寄生インダクタンスと寄生キャパシタンスが半導体素子の損失に影響を及ぼす。
【０００４】
したがって，高電力密度電力変換器を設計するには，寄生インダクタンスと寄生キャパシタンスが半導体素子の損失に及ぼす影響を考慮した高精度な半導体素子設計手法が必要となる。
従来の半導体素子損失の設計方法として，回路シミュレータを用いて，半導体素子に印加される電圧と流れる電流を計算し，両者の積を時間積分して損失を算出する方法が知られている[非特許文献１参照]。
【非特許文献１】Z. Liang, B. Lu, J. D. van Wyk and F. C. Lee, IEEE trans. on Power Electronics, Vol. 20, No. 3(2005)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら，回路シミュレータでは，半導体素子は電圧源，電流源，インダクタ，キャパシタ，抵抗などの電気回路要素を用いて等価回路的に表現されているため，非線形性を有する半導体素子パラメータによって決定される半導体素子のスイッチング挙動および，半導体素子パラメータと回路の寄生インダクタンス，寄生キャパシタンスとの相互作用を完全にシミュレータ上で表現できない。したがって，半導体素子損失を高精度に定量的に設計することは困難である。
【０００６】
また，スイッチング時の電圧・電流の積の積分することにより損失を算出する方法では，損失の構成要素を半導体素子起因の物と回路寄生パラメータ起因の物に分離することはできないので，全損失における，回路寄生パラメータによる損失の割合を知ることはできないので，半導体素子損失を最小化する回路寄生パラメータ値を設計することは困難である。
本発明は、このような点に鑑みてなされたものであり、非線形性を有する半導体素子パラメータと配線構造に由来する寄生インダクタンスと寄生キャパシタンスが半導体素子損失へ与える影響を考慮した電力変換器の高出力電力密度化に必要な半導体素子の損失設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電力変換装置の設計方法及びシステム並びに設計プログラムは、電気的仕様及び回路構成を含む電力変換装置の仕様を決定し，この電気的仕様と回路構成を実現するための回路パラメータ値を決定し，電気的仕様と回路構成を実現するために使用する半導体素子を決定し，半導体素子の等価回路を決定し，半導体素子等価回路のパラメータ値を、半導体素子損失を算出するための入力データとして抽出する。回路パラメータ値を，半導体素子損失を算出するための入力データとして，回路寄生パラメータデータと回路基本パラメータデータに分け，半導体素子等価回路パラメータデータと回路寄生パラメータデータと回路基本パラメータを半導体素子損失モデルに抽入し，半導体素子損失を算出する。予め準備した制御パラメータデータやフィルタパラメータを含む電力変換回路構成要素パラメータデータを考慮して，回路損失最適値が達成されているかを判断し，回路損失最適値が達成されていなければ，回路寄生パラメータ値を再設定し，回路寄生パラメータデータを作成し，回路損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力し，最適化された半導体素子損失と回路寄生パラメータ値を用いて電力変換装置を設計する。
【０００８】
即ち、本発明では上記問題を解決するために，次のような手段を採用した。
第1の手段は，非線形性を有する半導体素子パラメータに蓄積される電荷によるエネルギーを理論式として表す。
第2の手段は，寄生インダクタンスと寄生キャパシタンスの蓄積エネルギーを理論式として表す。
第3の手段は，スイッチング波形を決定する半導体素子パラメータと回路パラメータを用いて，スイッチング時に発生するエネルギーを理論式として表す。
第4の手段は，上記3つのエネルギーの理論式を統合した半導体素子損失モデルを作成し，それを用いて半導体素子のスイッチング損失を設計する。
第5の手段は，導通損失は，半導体素子の抵抗と流れる電流および，電力変換装置の仕様で決まる定数を用いて算出する。
第6の手段は，上記の式を用いて半導体素子損失を算出するための数値計算プログラムを作成し，そのプログラムを用いて損失を算出する。
【発明の効果】
【０００９】
本発明によれば半導体素子の損失設計において、半導体素子の非線形パラメータが半導体素子損失へ与える影響と，スイッチング損失と寄生インダクタンスや寄生キャパシタンスが半導体素子損失へ与える影響を正確に考慮することができ，高精度に半導体素子損失を設計することができる。その結果、従来の半導体素子損失設計方法では実現できなかった次のような多くの効果が本発明を適用する事により実現できる。
【００１０】
（１）本発明によれば，半導体素子損失の構成要素において，半導体素子パラメータ起因の要素と回路寄生パラメータ起因の要素を分離できるので，両要素間の設計協調が可能になり，半導体素子の特性を最大限に活用できる半導体素子損失設計が可能になる。
（２）本発明によれば，電力変換装置の配線構造設計に伴い発生する回路寄生パラメータが半導体素子損失に与える影響を定量的に算出できるので，電力変換装置の高出力電力密度化に必要な構造設計と半導体素子損失との協調設計による電力変換装置の最適設計が可能になる。
（３）本発明によれば，半導体素子損失の最小値を設計できるので，冷却装置の最小体積化設計ができる。
（４）本発明によれば、研究開発段階の新型半導体素子を将来、実用化した際に使われる実際の電力変換装置に搭載した時の損失と，その損失値を用いて装置の仮想熱設計が正確に算出できるため、製品開発に伴う課題を事前に予測できる。したがって，回路、装置設計に伴う課題を半導体素子開発にフィードバックできるので、研究開発効率が向上する。
（５）また、本発明によれば，半導体素子損失の設計値を用いて，仮想熱設計が可能になるので、新型半導体素子の開発段階から、電力変換装置を実用化の過程で業務を分担する担当部署の責務が予測でき、開発期間の大幅な短縮と効率的な研究開発が可能になる。
以上のように本発明では従来の方法では実現が不可能だった多くの効果を得る事ができる。
【発明を実施するための最良の形態】
【００１１】
以下，本発明の実施形態を，図面を用いて説明する。
図１は，本発明に関わる半導体素子損失設計法を示すフローチャートである。図１の工程1で，電気的仕様，回路構成などの電力変換装置仕様を決定する。電力変換装置とは、直流から交流へ変換するインバータだけでなく、交流から直流へ変換するコンバータ，直流から直流へ変換するコンバータ，交流から交流へ変換するコンバータ等を含むものである。次に工程２で，工程１で決定した電力変換装置の仕様を実現するための回路パラメータ値を決定する。次に工程３で，工程２で決定した回路パラメータ値の，回路寄生パラメータデータを作成する。次に工程４で，工程２で決定した回路パラメータ値の，回路基本パラメータデータを作成する。
【００１２】
次に工程５で，工程１で決定した電力変換装置の仕様を実現するための半導体素子を決定する。次に工程６で，工程５で決定した半導体素子の等価回路を決定する。次に工程７で，工程６で決定した半導体素子等価回路のパラメータを抽出する。次に工程８で，工程７で抽出された半導体素子パラメータを半導体素子損失計算に使用する形式にデータ化する。次に工程９で，工程３で作成した回路寄生パラメータデータと，工程４で作成した回路基本パラメータデータと，工程８で作成した半導体素子パラメータデータを半導体素子損失モデルに抽入し，半導体素子損失を算出する。次に工程１２で，予め準備した，制御パラメータデータ１０と，フィルタパラメータデータ１１などの電力変換装置構成要素パラメータを考慮して，工程９で算出した半導体素子損失が最適値を達成しているかを判断する。半導体素子損失最適値が達成されていなければ，工程１３で回路寄生パラメータ値を再設定し，再設定値を回路寄生パラメータデータ３に抽入し，以降の工程を進める。
【００１３】
半導体素子損失最適値が達成されていれば，その時の半導体素子損失と回路寄生パラメータ値を設計データとして出力する１４。次に最適化された半導体素子損失と回路寄生パラメータの設計データを用いて，構造設計１５，放熱器設計１６，フィルタ設計１７などの電力変換装置を設計する。
【実施例１】
【００１４】
（半導体素子等価回路決定）
図２は，図１に示した，半導体素子等価回路決定６の一例として，MOSFETの等価回路を示す。MOSFETの等価回路は，ドレイン端子１，ソース端子２，ゲート端子３，ドリフト層抵抗４，チャネル抵抗５，ゲート抵抗６，ゲート−ドレイン間キャパシタンス７，ゲート−ソース間キャパシタンス８，ドレイン−ソース間キャパシタンス９から構成される。ゲート−ドレイン間キャパシタンス７，ゲート−ソース間キャパシタンス８，ドレイン−ソース間キャパシタンス９は，ドレイン端子１−ソース端子２間の電圧値によって変化する特性を有する。
【００１５】
図３は，図１に示した，半導体素子等価回路決定６の別の例として，IGBTの等価回路を示す。IGBTの等価回路は，コレクタ端子１，エミッタ端子２，ゲート端子３，ドリフト層抵抗４，チャネル抵抗５，ゲート抵抗６，ゲート−コレクタ間キャパシタンス７，ゲート−エミッタ間キャパシタンス８，コレクタ−エミッタ間キャパシタンス９，ドリフト層抵抗４−チャネル抵抗５間のキャパシタンス１０，コレクタ−エミッタ間の電流依存キャパシタンス１１から構成される。ゲート−コレクタ間キャパシタンス７，ゲート−エミッタ間キャパシタンス８，コレクタ−エミッタ間キャパシタンス９は，コレクタ端子１−エミッタ端子２間の電圧値によって変化する特性を有する。ドリフト層抵抗４−チャネル抵抗５間のキャパシタンス１０，コレクタ−エミッタ間の電流依存キャパシタンス１１は，コレクタ電流値によって変化する特性を有する。
【実施例２】
【００１６】
（半導体素子等価回路のパラメータ抽出）
図４は，図１に示した，半導体素子等価回路のパラメータ抽出７の一例として，半導体素子の等価回路のパラメータ抽出法を示すフローチャートである。図４の工程1で作業を開始し，工程２で，ゲート電圧閾値Vthを抽出する。次に工程３で，ゲート内部抵抗rGを抽出する。次に工程４で，トランスコンダクタンスgmとドレイン（IGBTの場合は，コレクタ）電流の関係を抽出する。次に工程５で，ゲート入力キャパシタンスCiss（=CGS+CGD，IGBTの場合はCgc+Cge）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係を抽出する。次に工程６で，ゲート−ドレイン間キャパシタンスCGD（IGBTの場合は，ゲート−コレクタ間キャパシタンスCGC）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係を抽出する。次に出力キャパシタンスCoss（=CGD+CDS，IGBTの場合はCgc+Cce）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係を抽出する。次に工程８で，半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は，工程１０へ進み，作業を終了する。IGBTの場合は，工程９で，電流依存キャパシタンスとコレクタ電流の関係を抽出する。次に工程１０で作業を終了する。なお，半導体素子パラメータの抽出法は，実測または，デバイスシミュレーションの結果を用いる。
【実施例３】
【００１７】
（半導体素子パラメータデータ作成）
図５は，図1に示した，半導体素子パラメータデータ作成８の一例として，近似式を用いたパラメータデータ作成法を示す。図５の工程１で作業を開始する。次に，トランスコンダクタンスgmとドレイン（IGBTの場合は，コレクタ）電流の関係データ２を用いて，工程３でgmとiDの関係を近似式で表す。次に，ゲート入力キャパシタンスCissとドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ４を用いて，工程５でCissとvDSの関係を近似式で表す。次に，ゲート−ドレイン間キャパシタンスCGD（IGBTの場合は，ゲート−コレクタ間キャパシタンスCGC）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ６を用いて，工程７でCGDとvDSの関係を近似式で表す。次に工程８で，半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は，工程１１へ進み，作業を終了する。IGBTの場合は，電流依存キャパシタンスとコレクタ電流の関係データ９を用いて，工程１０で電流依存キャパシタンスとコレクタ電流の関係を近似式で表す。次に，工程１１で作業を終了する。
【００１８】
図６は，図1に示した，半導体素子パラメータデータ作成８の別の例として，データテーブルを用いたパラメータデータ作成法を示す。図６の工程１で作業を開始する。次に，トランスコンダクタンスgmとドレイン（IGBTの場合は，コレクタ）電流の関係データ２を用いて，工程３でgmとiDの関係をデータテーブルで表す。次に，ゲート入力キャパシタンスCissとドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ４を用いて，工程５でCissとvDSの関係をデータテーブルで表す。次に，ゲート−ドレイン間キャパシタンスCGD（IGBTの場合は，ゲート−コレクタ間キャパシタンスCGC）とドレイン−ソース間電圧VDS（IGBTの場合は，コレクタ−エミッタ間電圧Vce）の関係データ６を用いて，工程７でCGDとvDSの関係をデータテーブルで表す。次に工程８で，半導体素子がMOSFETかIGBTのどちらかを判断する。MOSFETの場合は，工程１１へ進み，作業を終了する。IGBTの場合は，電流依存キャパシタンスとコレクタ電流の関係データ９を用いて，工程１０で電流依存キャパシタンスとコレクタ電流の関係をデータテーブルで表す。次に，工程１１で作業を終了する。
【実施例４】
【００１９】
（半導体素子損失モデルを用いた損失算出）
次に、図１に示した，半導体素子損失モデルを用いた損失算出９の具体例を説明する。図７は，MOSFETの損失モデル示すために，MOSFETを用いた電力変換装置として，非絶縁型降圧チョッパの等価回路を示す図である。この等価回路は，直流リンクキャパシタ１，ショットキーバリアダイオード２，MOSFET３，ゲートドライブ回路４，ゲート抵抗５，フィルタインダクタ６，フィルタキャパシタ７，負荷抵抗８，主回路高電圧側寄生インダクタンス９，ショットキーバリアダイオードとMOSFET間の寄生インダクタンス１０，主回路とゲート回路に共通の寄生インダクタンス１１，主回路グランド側寄生インダクタンス１２，ハイサイド側寄生キャパシタンス１３，ローサイド側寄生キャパシタンス１４から構成される。
【００２０】
図８は，MOSFETのターン・オン時のゲート−ソース間電圧１，ドレイン電流２，ドレイン−ソース間電圧３，ターン・オフ時のゲート−ソース間電圧４，ドレイン電流５，ドレイン−ソース間電圧６，ドレイン電流が流れ始める時刻(t1)7，ドレイン電流が負荷電流に到達する時刻（t2）8，ドレイン−ソース間電圧がMOSFETのオン電圧に達した時刻（t3）９，MOSFETのターン・オフが開始する時刻（t4）10，ドレイン−ソース間電圧が入力電圧に到達する時刻（t5）11，ドレイン電流がゼロに達した時刻（t6）12を示す。本半導体素子損失設計方法において半導体素子損失を算出するための，半導体素子損失モデルの一例を以下に示す。
Ploss = a・Ron・IL2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
ただし，
a：    電力変換装置の仕様で決まるMOSFETの電流通流率
Ron：  MOSFETのオン抵抗
IL：    電力変換装置の負荷電流
Esd：  MOSFETのCoss（=CGD+CDS）に蓄積される電荷の放電によるエネルギー
Ediode：ショットキーバリアダイオードのキャパシタンスに蓄積される電荷の充電によるエネルギー
ELs：  図８の回路寄生インダクタンス９，１０，１１，１２に蓄積されるエネルギーの総和
ECs：  図８の回路寄生キャパシタンス１３，１４に蓄積されるエネルギーの総和
Eon-t：ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t：ターン・オフ時間で決定されるスイッチングエネルギー
fsw：  スイッチング周波数
Ploss：スイッチング素子の導通損失とスイッチング損失の和
である。
【００２１】
図８のt1からt3の間に，MOSFETのドレイン−ソース間電圧vDSは，入力直流電圧Vccから0Vに変化する。この間に，MOSFETの出力キャパシタンスCossに充電されていた電荷は，MOSFETのチャネル抵抗（図２の５）を通って放電される。EsdはMOSFETの出力キャパシタンスに蓄積される電荷が放電する際に，MOSFETのチャネル抵抗で消費されるエネルギーであるので，出力キャパシタンスとドレイン−ソース間電圧の積，すなわち電荷量をドレイン−ソース電圧で積分することにより求めることができる。積分範囲は0Vからチョッパの入力直流電圧までである。したがって，Esdは以下の式で示される。
【数１】
2007325464.tif 000003
【００２２】
図８のt2からt3の間に，ショットキーバリアダイオードのアノード−カソード間電圧vdiodeは，0Vから入力直流電圧Vccに変化する。この間に，ショットキーバリアダイオードのキャパシタンスCdiodeはVccに充電される。充電電流はMOSFETのドリフト抵抗（図２の４）とチャネル抵抗（図２の５）を通って放電される。したがって，Ediodeはショットキーバリアダイオードのキャパシタンスとアノード−カソード間電圧の積，すなわち電荷量をアノード−カソード電圧で積分することにより求めることができる。積分範囲は0Vからチョッパの入力直流電圧Vccまでである。したがって，Ediodeは以下の式で示される。
【数２】
2007325464.tif 000004
【００２３】
図８のt5からt6の間に，MOSFETのドレイン電流５は，負荷電流ILから0Aに変化する。この間に，図７の回路寄生インダクタンス９，１０，１１，１２に蓄積されていたエネルギーが放電し，MOSFETの抵抗成分で消費される。したがって，ELsは，以下の式で求めることができる。
【数３】
2007325464.tif 000005
ただし，
Ls：  図７の回路寄生インダクタンス９，１０，１１，１２の総和
【００２４】
図８のt2からt3の間に，図７のハイサイド側寄生キャパシタンス１３は，Vccまで充電されるので，その充電エネルギーがMOSFETで消費される。また，図８のt4からt5の間に，図７のローサイド側寄生キャパシタンス１４は，Vccから0に変化するので，放電エネルギーがMOSFETで消費される。ECsは，図７の主回路ハイサイド側寄生キャパシタンス１３の充電エネルギーと，主回路ローサイド側寄生キャパシタンス１４の放電エネルギーの和であるので，以下の式で求めることができる。
【数４】
2007325464.tif 000006
ただし，
Cs：  図７の回路寄生キャパシタンス１３，１４の和
【００２５】
次に，ターン・オン時間で決定されるスイッチングエネルギーEon-tを算出する式を示す。図８のt1からt2の間において，ゲート−ソース間電圧vGS１は以下の式で表される。
【数５】
2007325464.tif 000007
【数６】
2007325464.tif 000008
【数７】
2007325464.tif 000009
【数８】
2007325464.tif 000010
【数９】
2007325464.tif 000011
【数１０】
2007325464.tif 000012
ただし，
VGH：  ゲート電圧の最大値
Vth：  閾値電圧
RG：  ゲート抵抗
gm：  トランスコンダクタンス
CGD：  ゲートードレイン間キャパシタンス
Ls：  主回路寄生インダクタンスの総和
CGS：  ゲート−ソース間キャパシタンス
Ls4：  主回路とゲート回路の共通配線の寄生インダクタンス（図８の１１）
rG：  MOSFETのゲート内部抵抗
RGex：  外付けゲート抵抗
rGD：  ゲート回路の内部抵抗
【００２６】
また，図８のドレイン電流２は，以下の式で表される。
【数１１】
2007325464.tif 000013
ただし，［数１１］中のvGSは，［数５］で表される。
【００２７】
図８のt2からt3の間において，ドレイン−ソース間電圧vDS３は以下の式で表される。
【数１２】
2007325464.tif 000014
ただし，V*は，t=t2の時のvDSの値である。
【００２８】
図８のt1からt3間における，ターン・オン時間で決定されるスイッチングエネルギーEon-tは，以下の式で表される。
【数１３】
2007325464.tif 000015
ただし，iDは［数１１］，vDSは［数１２］，ELsは［数１３］で表される。
【００２９】
次に，ターン・オフ時間で決定されるスイッチングエネルギーEoff-tを算出する式を示す。図８のt4からt5の間において，ドレイン−ソース間電圧vDS６は以下の式で表される。
【数１４】
2007325464.tif 000016
ただし，
Von：  MOSFETのオン電圧
【００３０】
図８のt5からt6の間において，ゲート−ソース間電圧vGS４は以下の式で表される。
【数１５】
2007325464.tif 000017
また，図８のt5からt6の間において，ドレイン電流２は，以下の式で表される。
【数１６】
2007325464.tif 000018
ただし，［数１６］中のvGSは，［数１５］で表される。
【００３１】
図８のt4からt5間における，ターン・オフ時間で決定されるスイッチングエネルギーEoff-tは，以下の式で表される。
【数１７】
2007325464.tif 000019
ただし，vDSは［数１４］，iDは［数１６］，ECsは［数４］，Esdは［数１］，Ediodeは［数２］で表される。
【実施例５】
【００３２】
（バイポーラ素子の半導体素子損失モデル）
次に、図１に示した，半導体素子損失モデルを用いた損失算出９の別の例として，半導体素子がバイポーラ素子，すなわち，スイッチング半導体素子がIGBT，ダイオード素子がPiNダイオードの場合の半導体素子損失モデルを示す。この場合の半導体素子損失モデルの一例を以下に示す。
Ploss = a・Von・IL2 + (Esd + Ediode + ELs + ECs + Eon-t + Eoff-t)・fsw
ただし，
a：    電力変換装置の仕様で決まるIGBTの電流通流率
Von：  IGBTのオン電圧
IL：  電力変換装置の負荷電流
Esd：  IGBTの内部に蓄積される電荷の放電によるエネルギー
Ediode：PiNダイオードの内部に蓄積される電荷の充電によるエネルギー
ELs：  図８の回路寄生インダクタンス９，１０，１１，１２に蓄積されるエネルギーの総和
ECs：  図８の回路寄生キャパシタンス１３，１４に蓄積されるエネルギーの総和
Eon-t：ターン・オン時間で決定されるスイッチングエネルギー
Eoff-t：ターン・オフ時間で決定されるスイッチングエネルギー
fsw：  スイッチング周波数
Ploss：IGBTの導通損失とスイッチング損失の和
である。
【００３３】
IGBTはオン状態のときに少数キャリアが内部に蓄積される。この電荷の蓄積量はIGBTのコレクタ電流に依存する。IGBTがターン・オフする時に，この電流依存性を有する蓄積電荷は放電され，これが原因となりスイッチング損失が発生する。また，MOSFETの場合と同様に，IGBTは電圧依存性を有するキャパシタンスが存在する。したがって，Esdは以下の式で示される。
【数１８】
2007325464.tif 000020
ただし，
Qsd-v：IGBTに蓄積される電圧依存性を持つ電荷量
Qsd-i：IGBTに蓄積される電流依存性を持つ電荷量
vce：  IGBTのコレクタ−エミッタ間電圧
isd：  IGBTのコレクタ電流
Vcc:    電力変換装置の入力電圧
IL：    負荷電流
【００３４】
PiNダイオードもIGBTと同様に，オン状態のときに少数キャリアが内部に蓄積される。この電荷の蓄積量はPiNダイオードのアノード電流に依存する。PiNがターン・オフする時に，この電流依存性を有する蓄積電荷は放電され，この放電電流がIGBTに流れ込みIGBTでスイッチング損失が発生する。また，ショットキーバリアダイオードの場合と同様に，PiNダイオードは電圧依存性を有するキャパシタンスが存在する。したがって，Ediodeは以下の式で示される。
【数１９】
2007325464.tif 000021
Qdiode-v：PiNダイオード素子に蓄積される電圧依存性を持つ電荷量
Qdiode-i：PiNダイオード素子に蓄積される電流依存性を持つ電荷量
vdiode：PiNダイオード素子のアノード−カソード間電圧
idiode：PiNダイオード素子のアノード電流
【図面の簡単な説明】
【００３５】
【図１】本発明における半導体素子損失設計法を示すフローチャート
【図２】半導体素子損失を算出する際に使用するバイポーラ素子の等価回路
【図３】半導体素子損失を算出する際に使用するユニポーラ素子の等価回路
【図４】スイッチング素子の等価回路のパラメータ抽出法を示すフローチャート
【図５】多項式近似式を用いたパラメータデータ作成法を示すフローチャート
【図６】データテーブルを用いたパラメータデータ作成法を示すフローチャート
【図７】非絶縁型降圧チョッパの等価回路
【図８】MOSFETのターン・オン時のゲート−ソース電圧，ドレイン電流および，ドレイン−ソース電圧波形
【図１】
2007325464.tif 000040
【図２】
2007325464.tif 000041
【図３】
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【図４】
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【図５】
2007325464.tif 000044
【図６】
2007325464.tif 000045
【図７】
2007325464.tif 000046
【図８】
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