(57)【要約】【課題】ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させるとともに、製造工程数を低減する。【解決手段】ＣＭＩＳＦＥＴを有する半導体装置を製造方法する際に、まず、シリコン膜と第１金属からなる第１金属膜を熱処理により反応させることで、金属シリサイドからなるｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂとｎチャネル型ＭＩＳＦＥＴのダミーゲート電極３２を形成する。それから、ゲート電極３１ｂを覆いかつダミーゲート電極３２を露出する絶縁膜３３を形成してから、第１金属の仕事関数よりも低い仕事関数を有する第２金属からなる金属膜３５を形成する。金属膜３５はダミーゲート電極３２に接するが、ゲート電極３１ｂとは、間に絶縁膜３３が介在して接しない。その後、熱処理によりダミーゲート電極３２と金属膜３５とを反応させてｎチャネル型ＭＩＳＦＥＴのゲート電極を形成する。【選択図】図１１
2007251030.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャネル型の第１ＭＩＳＦＥＴとｎチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、第１金属を構成元素とする金属シリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極および前記第２ＭＩＳＦＥＴのダミーゲート電極を形成する工程と、
（ｃ）前記ダミーゲート電極に接し、前記第１ゲート電極に接しないように、前記第１金属の仕事関数よりも低い仕事関数を有する第２金属からなる金属膜を形成する工程と、
（ｄ）熱処理により、前記ダミーゲート電極と前記金属膜とを反応させて、Ｓｉと前記第１金属と前記第２金属とを構成元素とする導電体膜からなる前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１ゲート電極は前記金属膜と反応しないことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程の前記熱処理は、６００℃以下の熱処理であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ２）前記ゲート絶縁膜上に、シリコンからなる前記第１ＭＩＳＦＥＴ用の第１ダミー電極と、シリコンからなる前記第２ＭＩＳＦＥＴ用の第２ダミー電極とを形成する工程と、
（ｂ３）前記第１ダミー電極および前記第２ダミー電極上に、前記第１金属からなる第１金属膜を形成する工程と、
（ｂ４）熱処理により、前記第１ダミー電極と前記第１金属膜とを反応させて前記第１ゲート電極を形成し、前記第２ダミー電極と前記第１金属膜とを反応させて前記ダミーゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｄ）工程の前記熱処理と前記（ｂ４）工程の前記熱処理は、それぞれ３００℃以上の熱処理であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１金属は、Ｎｉ、Ｐｔ、Ｒｕ、Ｉｒ、Ｐｄ、Ｃｏからなる群から選択された少なくとも１つであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第１金属は、Ｎｉであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記第２金属は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａからなる群から選択された少なくとも１つであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第２金属は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１ゲート電極を覆いかつ前記ダミーゲート電極を露出する第１材料膜を形成する工程と、
（ｃ２）前記（ｃ１）工程の後、前記第１ゲート電極および前記ダミーゲート電極上に前記金属膜を形成する工程と、
を有し、
前記（ｃ２）工程で形成された前記金属膜は、前記ダミーゲート電極と接触するが、前記第１ゲート電極とは、間に前記第１材料膜が介在して接触しないことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ１）工程では、前記半導体基板上に前記第１ゲート電極および前記ダミーゲート電極を覆うように前記第１材料膜を形成してから、前記第１材料膜をパターニングすることで、前記第１ゲート電極を覆いかつ前記ダミーゲート電極を露出する前記第１材料膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１材料膜は、前記（ｄ）工程の前記熱処理で、前記第１ゲート電極および前記金属膜と反応しないことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記半導体基板上に前記第１ゲート電極および前記ダミーゲート電極を覆うように前記金属膜を形成してから、前記金属膜をパターニングして前記第１ゲート電極上の前記金属膜を除去しかつ前記ダミーゲート電極上の前記金属膜を残すことで、前記ダミーゲート電極に接しかつ前記第１ゲート電極に接しない前記金属膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
ｐチャネル型の第１ＭＩＳＦＥＴとｎチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、シリコンからなる前記第１ＭＩＳＦＥＴ用の第１ダミー電極と、シリコンからなる前記第２ＭＩＳＦＥＴ用の第２ダミー電極とを形成する工程と、
（ｄ）前記第１ダミー電極および前記第２ダミー電極上に、第１金属からなる第１金属膜を形成する工程と、
（ｅ）熱処理により、前記第１ダミー電極と前記第１金属膜とを反応させて前記第１金属を構成元素とする金属シリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ダミー電極と前記第１金属膜とを反応させて前記第１金属を構成元素とする金属シリサイドからなる前記第２ＭＩＳＦＥＴのダミーゲート電極を形成する工程と、
（ｆ）前記ダミーゲート電極に接し、前記第１ゲート電極に接しないように、前記第１金属の仕事関数よりも低い仕事関数を有する第２金属からなる第２金属膜を形成する工程と、
（ｇ）熱処理により、前記ダミーゲート電極と前記第２金属膜とを反応させて前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第２金属は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１ゲート電極を覆いかつ前記ダミーゲート電極を露出する第１材料膜を形成する工程と、
（ｆ２）前記（ｆ１）工程の後、前記第１ゲート電極および前記ダミーゲート電極上に前記第２金属膜を形成する工程と、
を有し、
前記（ｆ２）工程で形成された前記第２金属膜は、前記ダミーゲート電極と接触するが、前記第１ゲート電極とは、間に前記第１材料膜が介在して接触しないことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板上に前記第１ゲート電極および前記ダミーゲート電極を覆うように前記第２金属膜を形成してから、前記第２金属膜をパターニングして前記第１ゲート電極上の前記第２金属膜を除去しかつ前記ダミーゲート電極上の前記第２金属膜を残すことで、前記ダミーゲート電極に接しかつ前記第１ゲート電極に接しない前記第２金属膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
ｐチャネル型の第１ＭＩＳＦＥＴと、
ｎチャネル型の第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴの第１ゲート電極は、Ｓｉと第１金属を構成元素とする金属シリサイド膜からなり、
前記第２ＭＩＳＦＥＴの第２ゲート電極は、Ｓｉと前記第１金属と前記第１金属の仕事関数よりも低い仕事関数を有する第２金属とを構成元素とする導電体膜からなることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第１金属はＮｉであり、
前記第２金属はＡｌであることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第２ゲート電極は、ニッケルシリサイドからなり、
前記第１ゲート電極は、ニッケルシリサイドにＡｌを導入した前記導電体膜からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の製造技術および半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００５】
米国特許第６５９９８３１ Ｂ１号明細書（特許文献１）には、ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術が記載されている。
【０００６】
また、特開２００４−１６５３４６号公報（特許文献２）には、デュアルゲート構造を有する半導体装置が、半導体基板と、この半導体基板上に形成され第１のゲート電極と第１の導電型のチャネル拡散領域とを有する第１トランジスタと、半導体基板上に形成され第２のゲート電極と第２の導電型のチャネル拡散領域とを有する第２トランジスタとを備え、第１または第２のゲート電極の少なくとも一方は、仕事関数調整メタルを含有する置換メタル材で構成され、前記仕事関数調整メタルを含有する置換メタル材は、対応するトランジスタが他方のトランジスタのしきい値電圧とほぼ対称なしきい値電圧で動作し得る仕事関数を有する技術が記載されている。
【特許文献１】米国特許第６５９９８３１ Ｂ１号明細書
【特許文献２】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のような問題があることを見出した。
【０００８】
ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を用いた場合、ポリシリコンからなるゲート電極中の空乏化の影響が生じ得るが、ゲート電極をニッケルシリサイドのような金属材料により形成することで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができる。このため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０００９】
しかしながら、ゲート電極材料としてニッケルシリサイドのような金属膜を使用する場合においても、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方で低しきい値電圧化を図って半導体装置の性能を向上することが望まれ、そのためには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数を制御することが必要になる。
【００１０】
ｐチャネル型ＭＩＳＦＥＴのゲート電極としてメタルリッチの金属シリサイドを用いれば、ｐチャネル型ＭＩＳＦＥＴのゲート電極に相応しい高い実効仕事関数を有するゲート電極を形成できる。一方、ｎチャネル型ＭＩＳＦＥＴのゲート電極に相応しい低い実効仕事関数を有する材料は、熱的安定性に乏しく、取り扱いが困難である。
【００１１】
ｎチャネル型ＭＩＳＦＥＴのゲート電極として、ポリシリコン膜を用いてゲートスタックを形成した後、Ａｌ（Ａｌ主体金属）とこのポリシリコン膜の置換技術によって、Ａｌ置換ゲート電極を形成することが考えられる。しかしながら、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴにそれぞれ個別にＡｌ置換ゲート電極と金属シリサイド系ゲート電極を形成すると、半導体装置の製造工程数が増加してしまう。例えば、まず、ｎチャネル型ＭＩＳＦＥＴ形成領域をキャップ絶縁膜で選択的に覆った状態にしてからｐチャネル型ＭＩＳＦＥＴ用のニッケルシリサイド系ゲート電極を形成し、その後、ｐチャネル型ＭＩＳＦＥ形成領域を他のキャップ絶縁膜で選択的に覆った状態にしてから、ｎチャネル型ＭＩＳＦＥＴ形成領域で、アルミニウム置換処理を行う必要がある。このため、半導体装置の製造工程数が増大し、半導体装置の製造コストの増加や製造歩留まりの低下を招いてしまう可能性がある。
【００１２】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１３】
本発明の他の目的は、半導体装置の製造工程数を低減できる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、第１金属を構成元素とする金属シリサイドからなるｐチャネル型の第１ＭＩＳＦＥＴの第１ゲート電極およびｎチャネル型の第２ＭＩＳＦＥＴのダミーゲート電極を形成してから、前記ダミーゲート電極に接しかつ前記第１ゲート電極に接しないように前記第１金属の仕事関数よりも低い仕事関数を有する第２金属からなる金属膜を形成し、その後、熱処理により前記ダミーゲート電極と前記金属膜とを反応させて前記第２ＭＩＳＦＥＴの第２ゲート電極を形成するものである。
【００１７】
また、本発明は、シリコン膜と第１金属からなる第１金属膜を熱処理により反応させることで、第１金属を構成元素とする金属シリサイドからなるｐチャネル型の第１ＭＩＳＦＥＴの第１ゲート電極およびｎチャネル型の第２ＭＩＳＦＥＴのダミーゲート電極を形成し、それから、前記ダミーゲート電極に接しかつ前記第１ゲート電極に接しないように前記第１金属の仕事関数よりも低い仕事関数を有する第２金属からなる第２金属膜を形成し、その後、熱処理により前記ダミーゲート電極と前記第２金属膜とを反応させて前記第２ＭＩＳＦＥＴの第２ゲート電極を形成するものである。
【００１８】
また、本発明は、ｐチャネル型のＭＩＳＦＥＴのゲート電極を、第１金属を構成元素とする金属シリサイド膜により形成し、ｎチャネル型のＭＩＳＦＥＴのゲート電極を、Ｓｉと前記第１金属と前記第１金属の仕事関数よりも低い仕事関数を有する第２金属とを構成元素とする導電体膜により形成したものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
半導体装置の性能を向上させることができる。
【００２１】
また、半導体装置の製造工程数を低減できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図１３は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
【００２５】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるｎチャネル型ＭＩＳＦＥＴ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成されるｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂとを有している。そして、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００２６】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂ）にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。
【００２７】
次に、図２に示されるように、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜（ゲート絶縁膜用の絶縁膜）５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜５が酸化シリコン膜の場合、膜厚は例えば２〜４ｎｍ程度にすることができる。また、ゲート絶縁膜５として、酸窒化シリコン膜を用いることもできる。また、ゲート絶縁膜５として、例えば、酸化ハフニウム（ＨｆＯ２）、ハフニウムアルミネ−ト（ＨｆＡｌＯｘ）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニア（酸化ジルコニウム）、ジルコニウムアルミネ−ト（ＺｒＡｌＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、酸化ランタン（Ｌａ２Ｏ３）、ランタンシリケート（ＬａＳｉＯｘ）などのいわゆるＨｉｇｈ−ｋ膜（高誘電率膜）などを用いることもできる。
【００２８】
次に、半導体基板１の主面上、すなわちゲート絶縁膜５上に、シリコン膜６を形成する。シリコン膜６は、例えば多結晶シリコン膜であり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜６の成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなくシリコン膜６を形成することができる。シリコン膜６の膜厚は、例えば２０〜５０ｎｍ程度にすることができる。また、シリコン膜６として、アモルファスシリコン（非晶質シリコン）膜を用いることも可能である。また、シリコン膜６は、不純物を導入していないノンドープ（アンドープ）のシリコン膜（ノンドープポリシリコン膜またはノンドープアモルファスシリコン膜）であることが、より好ましい。なお、本実施の形態では、ノンドープとは、不純物を意図的には導入（添加）しないことを言い、意図しない微量の不純物が含まれている場合も、ノンドープに含むものとする。
【００２９】
次に、シリコン膜６上に酸化シリコンなどからなる絶縁膜（ハードマスク層）７を形成する。絶縁膜７の膜厚は、例えば５０〜１００ｎｍ程度にすることができる。
【００３０】
次に、図３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコン膜６および絶縁膜７からなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされたシリコン膜６により、擬似的なゲート電極（ダミーゲート電極）であるダミー電極（ゲート電極、ダミーゲート電極）１１ａ，１１ｂが形成される。すなわち、ｐ型ウエル３の表面のゲート絶縁膜５上のシリコン膜６により、ｎチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極であるダミー電極１１ａ（第２ダミー電極）が形成され、ｎ型ウエル４の表面のゲート絶縁膜５上のシリコン膜６により、ｐチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極であるダミー電極１１ｂ（第１ダミー電極）が形成される。従って、ダミー電極１１ａ（第２ダミー電極）は、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのゲート電極形成予定領域に形成され、ダミー電極１１ｂ（第１ダミー電極）は、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのゲート電極形成予定領域に形成される。
【００３１】
このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜５上に、シリコン（シリコン膜６）からなるｎチャネル型ＭＩＳＦＥＴ用のダミー電極１１ａが形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜５上に、シリコン（シリコン膜６）からなるｐチャネル型ＭＩＳＦＥＴ用のダミー電極１１ｂが形成される。
【００３２】
ダミー電極１１ａ，１１ｂのうち、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂに形成されたダミー電極１１ｂは、後述するシリサイド化の工程（後述する金属膜２５との反応工程）を経て、ｐチャネル型ＭＩＳＦＥＴの金属ゲート電極（後述するゲート電極３１ｂ）となる。また、ダミー電極１１ａ，１１ｂのうち、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａに形成されたダミー電極１１ａは、後述するシリサイド化の工程（後述する金属膜２５との反応工程）および更なる金属膜（後述する金属膜３５）との反応工程を経て、ｎチャネル型ＭＩＳＦＥＴの金属ゲート電極（後述するゲート電極３１ａ）となる。これについては、後で詳述する。
【００３３】
次に、図４に示されるように、ｐ型ウエル３のダミー電極１１ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のダミー電極１１ａに整合して（一対の）ｎ−型半導体領域１２を形成する。また、ｎ型ウエル４のダミー電極１１ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のダミー電極１１ｂに整合して（一対の）ｐ−型半導体領域１３を形成する。これらのイオン注入工程では、ダミー電極１１ａ，１１ｂ上には絶縁膜７が存在し、この絶縁膜７がマスクとして機能するので、ダミー電極１１ａ，１１ｂへは不純物イオンは導入されない。また、ｎ−型半導体領域１２形成のためのイオン注入工程とｐ−型半導体領域１３形成のためのイオン注入工程は、どちらを先に行ってもよい。
【００３４】
次に、ダミー電極１１ａ，１１ｂの側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、半導体基板１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性エッチングすることによって形成することができる。
【００３５】
サイドウォール１４の形成後、ｐ型ウエル３のダミー電極１１ａおよびサイドウォール１４の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のダミー電極１１ａのサイドウォール１４に整合して（一対の）ｎ＋型半導体領域１５（ソース、ドレイン）を形成する。また、ｎ型ウエル４のダミー電極１１ｂおよびサイドウォール１４の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のダミー電極１１ｂのサイドウォール１４に整合して（一対の）ｐ＋型半導体領域１６（ソース、ドレイン）を形成する。これらのイオン注入工程では、ダミー電極１１ａ，１１ｂ上には絶縁膜７が存在し、この絶縁膜７がマスクとして機能するので、ダミー電極１１ａ，１１ｂへは不純物イオンは導入されない。また、ｎ＋型半導体領域１５形成のためのイオン注入工程とｐ＋型半導体領域１６形成のためのイオン注入工程は、どちらを先に行ってもよい。
【００３６】
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９５０℃程度のアニール処理を行うことで、ｎ−型半導体領域１２、ｐ−型半導体領域１３、ｎ＋型半導体領域１５およびｐ＋型半導体領域１６に導入された不純物を活性化することができる。シリコン膜６が成膜時にアモルファスシリコン膜であった場合には、このアニール処理などにより、アモルファスシリコン膜からなるシリコン膜６が多結晶シリコン膜になり得る。
【００３７】
また、ダミー電極１１ａ，１１ｂを構成するシリコン膜６が不純物を導入したシリコン膜の場合、特に、ダミー電極１１ｂを構成するシリコン膜６がＢ（ホウ素、ボロン）を導入したシリコン膜（例えばＢドープトポリシリコン膜）の場合、このアニール工程でＢ（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性がある。しかしながら、本実施の形態では、上記のように、ダミー電極１１ａ，１１ｂを構成するシリコン膜６として、不純物を導入していないノンドープのシリコン膜を用いることで、このアニール工程で、Ｂ（ホウ素）などの不純物がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。
【００３８】
上記アニール処理（活性化アニール）により、ｎ−型半導体領域１２、ｐ−型半導体領域１３、ｎ＋型半導体領域１５およびｐ＋型半導体領域１６に導入された不純物が活性化される。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１５およびｎ−型半導体領域１２により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１６およびｐ−型半導体領域１３により形成される。ｎ＋型半導体領域１５は、ｎ−型半導体領域１２よりも不純物濃度が高く、ｐ＋型半導体領域１６は、ｐ−型半導体領域１３よりも不純物濃度が高い。
【００３９】
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行って、ｎ＋型半導体領域１５およびｐ＋型半導体領域１６の表面を露出させる（この際、ダミー電極１１ａ，１１ｂ上の絶縁膜７は残存させ、ダミー電極１１ａ，１１ｂの表面は露出させない）。それから、図５に示されるように、ｎ＋型半導体領域１５およびｐ＋型半導体領域１６上を含む半導体基板１上に例えばコバルト（Ｃｏ）膜などの金属膜を堆積して熱処理することによって、ｎ＋型半導体領域１５およびｐ＋型半導体領域１６の表面に、それぞれコバルトシリサイドなどからなる金属シリサイド層（金属シリサイド膜）２１を形成する。これにより、ソース、ドレインの拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応の金属膜（コバルト膜）は除去する。この際、ダミー電極１１ａ，１１ｂ上には絶縁膜７が存在しているので、ダミー電極１１ａ，１１ｂの表面には金属シリサイド層は形成されない。ｎ＋型半導体領域１５およびｐ＋型半導体領域１６の表面に金属シリサイド層２１を形成することにより、拡散抵抗やコンタクト抵抗を低抵抗化することができるが、不要であれば金属シリサイド層２１の形成を省略することもできる。
【００４０】
次に、半導体基板１上に絶縁膜２２を形成する。すなわち、ダミー電極１１ａ，１１ｂを覆うように、半導体基板１上に絶縁膜２２を形成する。絶縁膜２２は、例えば酸化シリコン膜（例えばＴＥＯＳ（Tetraethoxysilane）酸化膜）からなる。絶縁膜２２の成膜工程が比較的高温の場合は、上記金属シリサイド層２１はコバルトシリサイド層であることが好ましいが、絶縁膜２２の成膜温度があまり高くない場合は、上記金属シリサイド層２１をニッケルシリサイド層とすることもできる。
【００４１】
次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる絶縁膜２２の上面の平坦化処理を行い、絶縁膜７の表面を露出させる。これにより、図５の構造が得られる。
【００４２】
次に、図６に示されるように、エッチングを行ってダミー電極１１ａ，１１ｂ上の絶縁膜７を除去し、ダミー電極１１ａ，１１ｂの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ダミー電極１１ａ，１１ｂ上の絶縁膜７を除去することができる。また、絶縁膜７の膜厚よりも絶縁膜２２の膜厚の方が厚いので、ダミー電極１１ａ，１１ｂ上の絶縁膜７をエッチングにより除去しても、絶縁膜２２は残存している。また、サイドウォール１４を絶縁膜７と異なる材料により形成することで、例えば、絶縁膜７を酸化シリコン膜により形成し、サイドウォール１４を窒化シリコン膜により形成することで、ダミー電極１１ａ，１１ｂ上の絶縁膜７をエッチングにより除去した際に、サイドウォール１４を残存させることができる。
【００４３】
次に、図７に示されるように、半導体基板１上に、第１金属からなる金属膜２５を形成する。すなわち、ダミー電極１１ａ，１１ｂの上面上を含む半導体基板１（絶縁膜２２）上に金属膜２５を形成する。金属膜２５は、例えばスパッタリング法などを用いて形成することができる。上記のように、ダミー電極１１ａ，１１ｂ上の絶縁膜７を除去してダミー電極１１ａ，１１ｂの表面を露出させた後に金属膜２５を形成しているので、ダミー電極１１ａ，１１ｂ上に金属膜２５が形成され、シリコン膜６からなるダミー電極１１ａ，１１ｂの上面は金属膜２５に接触している。
【００４４】
金属膜２５は、後述する金属膜３５を構成する金属よりも高い仕事関数を有する金属（第１金属）を主成分とする金属膜であり、例えばニッケル（Ｎｉ）を主成分とする金属膜、すなわちＮｉ（ニッケル）膜である。ニッケル（Ｎｉ）以外にも、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）などの貴金属や、Ｃｏ（コバルト）などを、金属膜２５の材料として用いることもできる。このような金属元素により金属膜２５を形成することで、後述するシリサイド化の反応を生じ易くし、また、形成されるシリサイド（後述する金属シリサイド膜２６ａ，２６ｂに対応）の仕事関数を高めることができる。
【００４５】
金属膜２５の形成後、図８に示されるように、熱処理を行うことにより、金属膜２５とダミー電極１１ａ，１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜（金属シリサイド層、導電体膜）２６ａ，２６ｂを形成する。すなわち、熱処理を行うことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのダミー電極１１ａを構成するシリコン膜６を金属膜２５と反応させて金属シリサイド膜２６ａ（ダミーゲート電極３２）を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのダミー電極１１ｂを構成するシリコン膜６を金属膜２５と反応させて金属シリサイド膜２６ｂ（ゲート電極３１ｂ）を形成する。この際の熱処理温度が、後述する熱処理温度Ｔ１に対応する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５とダミー電極１１ａ，１１ｂとを反応させて、金属シリサイド膜２６ａ，２６ｂを形成することができる。この際、ダミー電極１１ａ，１１ｂを構成するシリコン膜６の全部が金属膜２５と反応して金属シリサイド膜２６ａ，２６ｂになるようにする。その後、未反応の金属膜２５は除去する。例えば、ＳＰＭ処理（硫酸過水（Ｈ２ＳＯ４／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた処理）などにより、未反応の金属膜２５を除去することができる。これにより、図８の構造が得られる。
【００４６】
上記のように、金属膜２５（ここではＮｉ膜）とダミー電極１１ａ，１１ｂを構成するシリコン膜６とが反応することにより、ニッケルシリサイド（ＮｉｙＳｉｘ）などからなる金属シリサイド膜（ニッケルシリサイド膜）２６ａ，２６ｂが形成される。すなわち、金属シリサイド膜２６ａ，２６ｂは、共に、金属膜２５を構成する金属元素（第１金属、ここではＮｉ）とＳｉ（シリコン）とにより構成された金属シリサイド（ここではニッケルシリサイド）により構成されている。このため、この段階では、金属シリサイド膜２６ａと金属シリサイド膜２６ｂとは、実質的に同じ組成を有している。
【００４７】
金属シリサイド膜２６ａ，２６ｂのうち、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂに形成された金属シリサイド膜２６ｂ（すなわちダミー電極１１ｂと金属膜２５が反応して形成された金属シリサイド膜２６ｂ）は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂとなる。ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、（金属伝導を示す）金属シリサイド膜２６ｂ（ニッケルシリサイド膜）からなるので、金属ゲート電極（メタルゲート電極）である。また、金属シリサイド膜２６ａ，２６ｂのうち、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａに形成された金属シリサイド膜２６ａ（すなわちダミー電極１１ａと金属膜２５が反応して形成された金属シリサイド膜２６ａ）は、ｎチャネル型ＭＩＳＦＥＴ３０ａの擬似的なゲート電極であるダミーゲート電極３２となる。
【００４８】
このようにして、半導体基板１上に、ゲート絶縁膜５（用の絶縁膜）を介して、金属膜２５を構成していた第１金属（ここではＮｉ）を構成元素とする金属シリサイド（金属シリサイド膜２６ａ，２６ｂ）からなるｎチャネル型ＭＩＳＦＥＴのダミーゲート電極３２およびｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを形成することができる。
【００４９】
次に、図９に示されるように、半導体基板１の主面の全面上（絶縁膜２２および金属シリサイド膜２６ａ，２６ｂ上）に酸化シリコンなどからなる絶縁膜３３（第１材料膜）を形成（堆積）する。すなわち、半導体基板１上に金属シリサイド膜２６ａ，２６ｂ（ダミーゲート電極３２およびゲート電極３１ｂ）を覆うように絶縁膜３３（第１材料膜）を形成する。
【００５０】
次に、図１０に示されるように、絶縁膜３３をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂ（ゲート電極３１ｂ）を覆い、かつｎチャネル型ＭＩＳＦＥＴ形成領域１Ａ（ダミーゲート電極３２）を露出する絶縁膜３３（第１材料膜）を形成する。すなわち、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの絶縁膜３３（特にダミーゲート電極３２上の絶縁膜３３）を除去し、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜３３（特にゲート電極３１ｂ上の絶縁膜３３）を残すように、絶縁膜３３をパターニングすることで、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのゲート電極３１ｂを覆いかつｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのダミーゲート電極３２を露出する絶縁膜３３を形成する。これにより、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂである金属シリサイド膜２６ｂは絶縁膜３３で覆われるが、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのダミーゲート電極３２である金属シリサイド膜２６ａの上面は露出された状態となる。
【００５１】
次に、図１１に示されるように、半導体基板１上に、上記第１金属（金属膜２５を構成する金属）よりも低い仕事関数を有する第２金属からなる金属膜（Ａｌ膜）３５を形成する。すなわち、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの絶縁膜２２および金属シリサイド膜２６ａとｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜３３との上に金属膜（Ａｌ膜）３５を形成する。上記のように、ｐチャネル型ＭＩＳＦＥＴ３０ｂの金属シリサイド膜２６ｂ（ゲート電極３１ｂ）は絶縁膜３３で覆われるが、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａの上面が露出された状態で金属膜３５を形成するので、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａ（すなわちダミーゲート電極３２）の上面は金属膜３５に接触しているが、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂ（すなわちゲート電極３１ｂ）は金属膜３５に接触しない。金属膜３５は、例えばスパッタリング法などを用いて形成することができる。
【００５２】
このようにして、ｎチャネル型ＭＩＳＦＥＴのダミーゲート電極３２（金属シリサイド膜２６ａ）に接し、ｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂ（金属シリサイド膜２６ｂ）に接しないように、金属膜３５を形成することができる。
【００５３】
金属膜３５は、上記金属膜２５を構成する金属（すなわち第１金属）の仕事関数よりも低い仕事関数を有する金属（すなわち第２金属）からなる。すなわち、金属膜３５を構成する金属（すなわち第２金属）の仕事関数は、上記金属膜２５を構成する金属（すなわち第１金属）の仕事関数よりも低い。また、金属シリサイド膜２６ａ，２６ｂ（ダミーゲート電極３２およびゲート電極３１ｂ）は、第１金属からなる金属膜２５とシリコン膜６とを反応させることにより形成されているので、金属シリサイド膜２６ａ，２６ｂは、上記第１金属とＳｉ（シリコン）により構成された金属シリサイド（すなわち上記第１金属を構成元素とする金属シリサイド）からなる。このため、換言すれば、金属膜３５は、金属シリサイド膜２６ａ，２６ｂ（ダミーゲート電極３２およびゲート電極３１ｂ）の構成元素である第１金属の仕事関数よりも低い仕事関数を有する第２金属からなる。
【００５４】
金属膜３５は、例えば、アルミニウム（Ａｌ）を主成分とする金属膜、すなわちアルミニウム（Ａｌ）膜である。アルミニウム（Ａｌ）以外にも、Ｈｆ（ハフニウム）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属を金属膜３５の主成分として用いることもできる。
【００５５】
金属膜３５の形成後、図１２に示されるように、熱処理を行うことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａ（ダミーゲート電極３２）と金属膜３５とを反応させて、導電体膜３６を形成する。すなわち、熱処理により、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａのダミーゲート電極３２を構成する金属シリサイド膜２６ａを金属膜３５と反応させて、導電体膜３６を形成する。この際の熱処理温度が、後述する熱処理温度Ｔ２に対応する。例えば、窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａ（ダミーゲート電極３２）と金属膜３５とを反応させて、導電体膜３６を形成することができる。この熱処理の際には、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂ（ゲート電極３１ｂ）と金属膜３５は、間に絶縁膜３３が介在して接触していないので、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂのゲート電極３１ｂを構成する金属シリサイド膜２６ｂは金属膜３５と反応しない。また、この熱処理の際には、絶縁膜３３は、金属シリサイド膜２６ｂ（ゲート電極３１ｂ）および金属膜３５と反応しない。
【００５６】
その後、未反応の金属膜３５は除去する。例えば、エッチングおよび／またはＣＭＰ処理によって、未反応の金属膜３５を除去することができる。未反応の金属膜３５を除去するためのエッチング液としては、例えば金属膜３５がＡｌの場合、ＨＮＯ３／ＣＨ３ＣＯＯＨ／Ｈ３ＰＯ４混合水溶液などを用いることができる。また、未反応の金属膜３５の除去工程と同じ工程またはその後で、絶縁膜３３を除去する。これにより、図１２の構造が得られる。
【００５７】
なお、絶縁膜３３は、金属シリサイド膜２６ｂ（ゲート電極３１ｂ）と金属膜３５の間に介在して、熱処理時に両者の反応を防止するための膜である。このため、絶縁膜３３は、金属シリサイド膜２６ａ（ダミーゲート電極３２）と金属膜３５を反応させるための熱処理工程で、金属シリサイド膜２６ｂ（ゲート電極３１ｂ）および金属膜３５と反応しない材料膜であればよく、絶縁性は必須ではない。従って、絶縁膜３３として、絶縁膜の代わりに導電膜を用いることもできる。但し、絶縁膜３３の代わりに導電膜を用いた場合は、この導電膜は、未反応の金属膜３５を除去した後に、確実に除去する必要がある。もし、絶縁膜３３の代わりに用いた導電膜が残存すると、製造した半導体装置のゲート電極３１ｂ近傍に不要な導電膜が存在することになり、半導体装置の信頼性が低下する可能性がある。このため、本実施の形態のように、絶縁性を有する絶縁膜３３を用いることが、より好ましく、これにより、たとえ最終的に絶縁膜３３が残存したとしても、この絶縁膜３３が悪影響を及ぼすことはなく、製造された半導体装置の信頼性をより向上することができる。従って、絶縁膜３３が絶縁性を有する場合は、未反応の金属膜３５の除去工程の後、絶縁膜３３を除去せずに残存させたまま、後述する絶縁膜４１の形成工程を行うこともできる。
【００５８】
上記のように、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａ（ダミーゲート電極３２）が金属膜３５（ここではＡｌ膜）と反応することにより、金属シリサイド膜２６ａ中に金属膜３５を構成する第２金属（ここではアルミニウム（Ａｌ））が拡散し、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａ（ダミーゲート電極３２）は、上記第２金属（ここではＡｌ）を含有する導電体膜３６となる。金属シリサイド膜２６ａ（ダミーゲート電極３２）は、金属膜２５を構成する金属元素である第１金属（ここではＮｉ）とシリコン（Ｓｉ）とにより構成された金属シリサイドであったので、導電体膜３６は、Ｓｉ（シリコン）と、金属膜２５を構成する金属元素である第１金属（ここではＮｉ）と、金属膜３５を構成する金属元素である第２金属（ここではＡｌ）とにより構成された導電体膜であり、金属伝導を示す。導電体膜３６は、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとなる。ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、金属伝導を示す導電体膜３６からなるので、金属ゲート電極（メタルゲート電極）である。
【００５９】
このようにして、Ｓｉと第１金属（ここではＮｉ）と第２金属（ここではＡｌ）とを構成元素とする導電体膜３６からなるｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成することができる。
【００６０】
次に、図１３に示されるように、半導体基板１上に絶縁膜４１を形成する。すなわち、ゲート電極３１ａ，３１ｂを覆うように、半導体基板１上（絶縁膜２２上）に絶縁膜（層間絶縁膜）４１を形成する。絶縁膜４１は、例えば酸化シリコン膜（例えばＴＥＯＳ酸化膜）などからなる。それから、必要に応じてＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。
【００６１】
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１および絶縁膜２２をドライエッチングすることにより、ｎ＋型半導体領域１５（ソース、ドレイン）、ｐ＋型半導体領域１６（ソース、ドレイン）およびゲート電極３１ａ，３１ｂの上部などにコンタクトホール（開口部）４２を形成する。コンタクトホール４２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１５（の表面上の金属シリサイド層２１）の一部、ｐ＋型半導体領域１６（の表面上の金属シリサイド層２１）の一部またはゲート電極３１ａ，３１ｂの一部などが露出される。なお、図１１の断面図においては、ｎ＋型半導体領域１５（の表面上の金属シリサイド層２１）の一部とｐ＋型半導体領域１６（の表面上の金属シリサイド層２１）の一部とがコンタクトホール４２の底部で露出しているが、図示しない領域（断面）において、ゲート電極３１ａ，３１ｂ上にもコンタクトホール４２を形成し、ゲート電極３１ａ，３１ｂの一部をそのコンタクトホール４２の底部で露出することもできる。
【００６２】
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３は、例えば、コンタクトホール４２の内部を含む絶縁膜４１上にバリア膜（例えば窒化チタン膜）４３ａを形成した後、タングステン膜４３ｂをＣＶＤ法などによってバリア膜４３ａ上にコンタクトホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜４３ｂおよびバリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００６３】
次に、プラグ４３が埋め込まれた絶縁膜４１上に、配線（第１配線層）４４を形成する。例えば、チタン膜４４ａ、窒化チタン膜４４ｂ、アルミニウム膜４４ｃ、チタン膜４４ｄおよび窒化チタン膜４４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線４４を形成することができる。アルミニウム膜４４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線４４はプラグ４３を介して、ｎチャネル型ＭＩＳＦＥＴ３０ａのソースまたはドレイン用のｎ＋型半導体領域１５、ｐチャネル型ＭＩＳＦＥＴ３０ｂのソースまたはドレイン用のｐ＋型半導体領域１６、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａまたはｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂなどと電気的に接続される。配線４４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００６４】
上記のようにして製造された本実施の形態の半導体装置は、半導体基板１の主面に形成されたｎチャネル型ＭＩＳＦＥＴ３０ａおよびｐチャネル型ＭＩＳＦＥＴ３０ｂを備えたＣＭＩＳＦＥＴを有しており、それらＭＩＳＦＥＴ３０ａ，３０ｂのゲート電極３１ａ，３１ｂは、それぞれ金属シリサイド膜２６ｂと導電体膜３６からなる金属ゲート電極である。
【００６５】
ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）は、上記のように、金属膜２５（ここではＮｉ膜）とシリコン膜６（ダミー電極１１ｂ）とを反応させることにより形成されている。このため、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、金属膜２５を構成する第１金属（ここではＮｉ）とシリコン（Ｓｉ）とを構成元素とする金属シリサイド、ここではニッケルシリサイド（ＮｉｙＳｉｘ：ｘ＞０，ｙ＞０）からなる。また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）を構成する金属シリサイドの金属（第１金属）の比率（ここではニッケルシリサイドのニッケル（Ｎｉ）の比率）が、シリコン（Ｓｉ）の比率よりも大きい（すなわちＮｉｙＳｉｘにおいてｙ＞ｘとなる）ことが、より好ましい。
【００６６】
一方、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち導電体膜３６）は、上記のように、Ｎｉ膜（金属膜２５）とシリコン膜６（ダミー電極１１ａ）とを反応させて金属シリサイド膜２６ａを形成し、この金属シリサイド膜２６ａを更に金属膜３５（ここではＡｌ膜）と反応させることにより形成されている。このため、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち導電体膜３６）は、金属膜２５を構成する第１金属（ここではＮｉ）と、金属膜３５を構成する第２金属（ここではＡｌ）と、シリコン（Ｓｉ）とを構成元素とする導電体膜であり、例えばアルミニウム（Ａｌ）が導入または拡散された金属シリサイド膜（ここではニッケルシリサイド膜）である。換言すれば、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（導電体膜３６）は、第１金属（ここではＮｉ）からなる金属シリサイド（ここではニッケルシリサイド）に第２金属（ここではＡｌ）を導入または拡散させた導電体膜からなる。なお、上記第２金属（ここではＡｌ）は、上記第１金属（ここではＮｉ）よりも低い仕事関数を有している。
【００６７】
次に、本実施の形態の効果について、より詳細に説明する。
【００６８】
ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）は、第１金属（ここではＮｉ）を構成元素とする金属シリサイド、例えばニッケルシリサイド（ＮｉｙＳｉｘ）により構成されており、その仕事関数は、第１金属がＮｉで、ＮｉとＳｉの比がほぼ同じとき（すなわちＮｉｙＳｉｘにおいてほぼｙ＝ｘであるとき）には、約４．６５ｅＶである。第１金属（ここではＮｉ）の比率を大きくしていくと、金属シリサイド（ここではニッケルシリサイド（ＮｉｙＳｉｘ））の仕事関数は、徐々に増加し、第１金属がＮｉの場合で、例えば約４．８ｅＶとすることができる。このため、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）の仕事関数は、金属シリサイドを構成する第１金属の比率、例えばニッケルシリサイド（ＮｉｙＳｉｘ）を構成するニッケルの（Ｎｉ）の比率（ｙ／ｘ）を調整することで、約４．６５〜４．８ｅＶとすることができる。また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）を構成する金属シリサイドの第１金属の比率（ここではニッケルシリサイド（ＮｉｙＳｉｘ）のニッケル（Ｎｉ）の比率）は、例えば、金属膜２５（Ｎｉ膜）の堆積膜厚や、シリコン膜６と金属膜２５（Ｎｉ膜）とを反応させるときの熱処理温度などにより、制御することができる。また、上記第１金属がＰｔ（白金）の場合は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）の仕事関数は、プラチナシリサイド（ＰｔｙＳｉｘ）を構成するＰｔの比率（ｙ／ｘ）を調整することで、約４．９〜５．０ｅＶとすることができる。
【００６９】
一方、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、金属シリサイド膜２６ａ（ここではニッケルシリサイド膜、ＮｉｙＳｉｘ膜）を金属膜３５（アルミニウム膜）と反応させて形成した導電体膜３６により構成されている。このため、第１金属（ここではＮｉ）よりも低い仕事関数を有する第２金属（ここではＡｌ）が導入されている分、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを構成する導電体膜３６の仕事関数は、金属シリサイド膜２６ａ，２６ｂ（ここではニッケルシリサイド膜、ＮｉｙＳｉｘ膜）よりも低くなり、例えば４．２〜４．３ｅＶ程度となる。
【００７０】
すなわち、シリコン膜と、高い仕事関数を有する第１金属（ここではＮｉ）からなる金属膜２５とを反応させることにより金属シリサイド膜２６ａ，２６ｂを形成し、この金属シリサイド膜２６ｂによりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを形成することで、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を高くする。ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を高くすることにより、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）ができる。
【００７１】
そして、金属シリサイド膜２６ａと、（上記第１金属よりも）低い仕事関数を有する第２金属（ここではＡｌ）からなる金属膜３５とを反応させることにより導電体膜３６を形成し、この導電体膜３６によりｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成することで、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数を、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂよりも低くする。例えば、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（導電体膜３６）の仕事関数を、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（金属シリサイド膜２６ｂ）の仕事関数よりも、０．４ｅＶ程度低くすることができる。例えば、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（金属シリサイド膜２６ｂ）の仕事関数を４．６５ｅＶ程度とし、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（導電体膜３６）の仕事関数を、それよりも０．４ｅＶ程度低い値である４．２〜４．３ｅＶ程度とすることができる。ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数を高くすることにより、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧（の絶対値）を低下させること（低しきい値電圧化）ができる。
【００７２】
これにより、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になり、ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。
【００７３】
また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成する金属シリサイド膜２６ｂにおける金属（第１金属、ここではＮｉ）の比率をＳｉ（シリコン）よりも大きくすれば、より好ましく、それによって、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（金属シリサイド膜２６ｂ）の仕事関数を更に高めて約４．８ｅＶとすることができる。これにより、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（導電体膜３６）の仕事関数は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂよりも０．４ｅＶ程度低い値である４．４Ｖ程度とすることができるので、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂをより的確に形成でき、対称性に優れたＣＭＩＳＦＥＴを有する半導体装置を実現することができる。
【００７４】
また、本実施の形態とは異なり、ゲート絶縁膜５上にスパッタリング法などを用いて金属膜を直接形成する場合、ゲート絶縁膜５にダメージが与えられる可能性がある。それに対して、本実施の形態では、ゲート絶縁膜５上にＣＶＤ法などを用いてシリコン膜６を形成し、このシリコン膜６をその上に形成した金属膜２５と反応させて金属シリサイド膜２６ａ，２６ｂを形成し、更に金属シリサイド膜２６ａを金属膜３５と反応させて導電体膜３６を形成することで、金属ゲート電極としてのゲート電極３１ａ（導電体膜３６）およびゲート電極３１ｂ（金属シリサイド膜２６ｂ）を形成している。このため、ゲート絶縁膜５にダメージが与えられるのを防止することができる。
【００７５】
また、本実施の形態とは異なり、金属ゲート電極形成後にソース・ドレイン領域を形成した場合、ソース・ドレイン領域にイオン注入法で導入した不純物を活性化させるための高温のアニール（活性化アニール）工程によって、ゲート電極を構成している金属とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート絶縁膜さらにはシリコン基板へゲート電極の金属原子が拡散するなどして、ＭＩＳＦＥＴの電気的特性が劣化してしまう可能性がある。それに対して、本実施の形態では、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ−型半導体領域１２、ｐ−型半導体領域１３、ｎ＋型半導体領域１５およびｐ＋型半導体領域１６）に導入（イオン注入）した不純物を活性化させるためのアニール処理を行った後に、シリコン膜６（ダミー電極１１ａ，１１ｂ）をその上に形成した金属膜２５と反応させて金属シリサイド膜２６ａ，２６ｂを形成している。このため、不純物の活性化アニール工程でゲート電極とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート電極の金属原子がゲート絶縁膜やシリコン基板へ拡散したりするのを防止でき、ＭＩＳＦＥＴの電気的特性が劣化するのを防止することができる。
【００７６】
また、本実施の形態では、シリコン膜６からなるダミー電極１１ａ，１１ｂを形成した後、これを金属膜２５と反応させて金属シリサイド膜２６ａ，２６ｂを形成し、更に金属シリサイド膜２６ａを金属膜３５と反応させて導電体膜３６を形成することで、ゲート電極３１ａ（導電体膜３６）およびゲート電極３１ｂ（金属シリサイド膜２６ｂ）を形成している。このため、従来のポリシリコンゲート電極構造の半導体装置の製造ラインや製造装置を踏襲でき、容易かつ安価に金属ゲート電極構造の半導体装置を製造することができる。
【００７７】
また、本実施の形態では、金属シリサイド膜２６ａ，２６ｂを形成した後、金属シリサイド膜２６ａには接するが金属シリサイド膜２６には接しないように、金属膜３５を形成する。本実施の形態では、上記図１０のようにｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを覆い、かつｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを露出する絶縁膜３３を形成してから、図１１のように金属膜３５を形成することで、金属膜３５と金属シリサイド膜２６ｂとの間に絶縁膜３３を介在させ、それによって、金属膜３５が金属シリサイド膜２６ａには接するが金属シリサイド膜２６ｂには接しない状態としている。そして、熱処理を行うことによって互いに接触しているｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａ（ダミーゲート電極３２）と金属膜３５とを反応させて導電体膜３６を形成するが、ｐチャネル型ＭＩＳＦＥＴ３０ｂの金属シリサイド膜２６ｂ（ゲート電極）は、金属膜３５との間に絶縁膜３３が介在しているので金属膜３５とは反応しない。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａには、金属シリサイド膜２６ａを構成する第１金属（ここではＮｉ）よりも低い仕事関数を有する第２金属（ここではＡｌ）を導入し、それによって導電体膜３６を形成するが、ｐチャネル型ＭＩＳＦＥＴ３０ｂの金属シリサイド膜２６ｂは、金属シリサイド膜２６ｂを構成する第１金属（ここではＮｉ）以外の金属元素（ここではＡｌ）を導入しないようにする。
【００７８】
本実施の形態とは異なり、アルミニウム（Ａｌ）を導入したｎチャネル型ＭＩＳＦＥＴのゲート電極（ゲート電極３１ａに相当するもの）とニッケルシリサイドからなるｐチャネル型ＭＩＳＦＥＴのゲート電極（ゲート電極３１ｂに相当するもの）とを、それぞれ個別に形成することも考えられるが、半導体装置の製造工程数の増加を招いてしまう。例えば、まず、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａをキャップ絶縁膜で選択的に覆った状態にしてからｐチャネル型ＭＩＳＦＥＴ用のニッケルシリサイドからなるゲート電極（ゲート電極３１ｂに相当するもの）を形成し、その後、ｐチャネル型ＭＩＳＦＥ形成領域１Ｂを他のキャップ絶縁膜で選択的に覆った状態にしてから、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａで、ゲート電極のアルミニウム置換処理を行う必要がある。これは、半導体装置の製造工程数を増大させ、半導体装置の製造コストの増加や製造歩留まりの低下を招いてしまう。
【００７９】
それに対して、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａとｐチャネル型ＭＩＳＦＥ形成領域１Ｂの両方でダミー電極１１ａ，１１ｂを金属膜２５（Ｎｉ膜）と反応させて、同じ材料により構成された金属シリサイド膜２６ａ，２６ｂを形成するので、金属シリサイド膜２６ａ，２６ｂ形成前に、キャップ絶縁膜などでｎチャネル型ＭＩＳＦＥＴ形成領域１Ａだけを選択的に覆う必要がない。このため、半導体装置の製造工程数を低減できる。
【００８０】
そして、本実施の形態では、金属膜２６ａ，２６ｂの形成後、ｐチャネル型ＭＩＳＦＥ形成領域１Ｂを絶縁膜３３で選択的に覆った状態にしてから、金属膜３５（Ａｌ膜）を形成し、この金属膜３５とｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａを反応させて、低仕事関数の第２金属（ここではＡｌ）が導入されたｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成する。このため、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａには金属膜３５を構成する低仕事関数の第２金属（ここではＡｌ）が導入されるが、金属膜３５（Ａｌ膜）と反応しなかった金属シリサイド膜２６ｂにより形成されるｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂには、金属膜３５を構成する低仕事関数の第２金属（ここではＡｌ）が導入されない。これにより、高い仕事関数を有する金属シリサイド膜２６ｂ（ニッケルシリサイド膜）によりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを形成し、金属膜３５を構成する低仕事関数の金属元素である第２金属（ここではＡｌ）を導入することで低い仕事関数を有した導電体膜３６によりｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成できる。従って、半導体装置の製造工程数を抑制しながら、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方の低しきい値電圧化が可能になる。
【００８１】
このように、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａとｐチャネル型ＭＩＳＦＥ形成領域１Ｂの両方でダミー電極１１ａ，１１ｂを金属膜２５（Ｎｉ膜）と反応させて、金属シリサイド膜２６ａ，２６ｂを形成してから、金属シリサイド膜２６ａだけを金属膜３５（Ａｌ膜）と反応させることで、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを作り分ける。これにより、ＣＭＩＳＦＥＴを有する半導体装置の性能向上（ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方の低しきい値電圧化など）と製造コストの低減（製造工程数の低減）との両立が可能になる。
【００８２】
また、本実施の形態では、第１金属からなる金属膜２５とシリコン膜６とを反応させて形成した金属シリサイド膜２６ｂによりｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを形成するので、金属シリサイド膜２６ｂは、ｐチャネル型ＭＩＳＦＥＴのゲート電極に相応しい高い実効仕事関数を有する必要がある。このため、金属膜２５を構成する第１金属（すなわち金属シリサイド膜２６ｂの構成元素である第１金属）には、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｏ（コバルト）からなる群から選択された少なくとも１つを用いることが好ましく、Ｎｉ（ニッケル）またはＰｔ（白金）であればより好ましく、Ｎｉ（ニッケル）であれば、更に好ましい。
【００８３】
また、金属膜２５に、Ｎｉを主成分とする金属膜（Ｎｉ膜）を用いれば、比較的低い熱処理温度でのフルシリサイド化反応が可能になる。すなわち、シリコン膜６（ダミー電極１１ａ，１１ｂ）と金属膜２５とを反応させて金属シリサイド膜２６ａ，２６ｂを形成するための熱処理工程の熱処理温度を比較的低くすることができ、また、ダミー電極１１ａ，１１ｂを構成するシリコン膜６の全部を金属膜２５と反応させて金属シリサイド膜２６ａ，２６ｂを形成でき、ゲート絶縁膜５上に未反応のシリコン膜６が残存するのを防止できる。また、熱処理工程におけるゲート絶縁膜５と半導体基板１との反応やゲート絶縁膜５とシリコン膜６との反応を抑制または防止できる。従って、半導体装置の性能や信頼性をより向上することができる。
【００８４】
また、第１金属を構成元素とする金属シリサイド膜２６ａを第２金属からなる金属膜３５と反応させて形成した導電体膜３６によりｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成するので、第１金属と第２金属とＳｉとを構成元素とする導電体膜３６は、ｎチャネル型ＭＩＳＦＥＴのゲート電極に相応しい低い実効仕事関数（ｐチャネル型ＭＩＳＦＥＴのゲート電極よりも低い仕事関数）を有する必要がある。このため、金属膜３５を構成する金属元素である第２金属は、上記第１金属（すなわち金属膜２５を構成する金属元素であり、金属シリサイド膜２６ｂの構成元素である金属元素）よりも低い仕事関数を有する必要がある。このため、金属膜３５を構成する第２金属には、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）からなる群から選択された少なくとも１つを用いることが好ましく、Ａｌ（アルミニウム）であれば、より好ましい。金属膜３５が、アルミニウム（Ａｌ）を主成分とする金属膜、すなわちアルミニウム（Ａｌ）膜であれば、より好ましい理由は、次の通りである。
【００８５】
すなわち、金属シリサイド膜２６ａと金属膜３５を反応させるための熱処理温度Ｔ２が高い（例えば６００℃よりも高い）と、その熱処理の際に、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂ中にＮｉＳｉ２が生成され、それによって、金属シリサイド膜２６ｂから構成されるｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数が低下する可能性がある。これは、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値（の絶対値）を高めるように作用する。
【００８６】
それに対して、本実施の形態では、金属膜３５として、好ましくはアルミニウム（Ａｌ）膜を用いることで、金属シリサイド膜２６ａと金属膜３５を反応させて導電体膜３６を形成するための熱処理温度Ｔ２を低くすることができ、好ましくは６００℃以下（すなわちＴ２≦６００℃）とすることができる。これにより、金属シリサイド膜２６ａと金属膜３５を反応させるための熱処理の際に、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂ中の反応（ＮｉＳｉ２の生成）を抑制または防止でき、それによって、金属シリサイド膜２６ｂから構成されるｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数が低下するのを防止できる。従って、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値（の絶対値）をより的確に低下させることができ、ＣＭＩＳＦＥＴの低しきい値電圧化をより的確に実現できる。
【００８７】
また、金属シリサイド膜２６ａと金属膜３５を反応させるための熱処理温度Ｔ２は、ダミー電極１１ａ，１１ｂ（シリコン膜６）と金属膜２５を反応させるための熱処理温度Ｔ１よりも２００℃高い温度以下（すなわちＴ２≦Ｔ１＋２００℃）であることが好ましく、ダミー電極１１ａ，１１ｂ（シリコン膜６）と金属膜２５を反応させるための熱処理温度Ｔ１よりも１００℃高い温度以下（すなわちＴ２≦Ｔ１＋１００℃）であれば、より好ましい。これにより、熱処理温度Ｔ１の熱処理によって形成したｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂが、熱処理温度Ｔ２で行う金属シリサイド膜２６ａと金属膜３５を反応させるための熱処理の際に、更に反応してしまう（ＮｉＳｉ２が生成されてしまう）のを、より的確に抑制または防止できる。従って、金属シリサイド膜２６ｂから構成されるｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数が低下するのを防止して、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値（の絶対値）をより的確に低下させることができ、ＣＭＩＳＦＥＴの低しきい値電圧化をより的確に実現できる。
【００８８】
また、ダミー電極１１ａ，１１ｂ（シリコン膜６）と金属膜２５を反応させるための熱処理温度Ｔ１は、３００℃以上（Ｔ１≧３００℃）であることが好ましく、これにより、このダミー電極１１ａ，１１ｂの全てを金属膜２５と反応させて金属シリサイド膜２６ａ，２６ｂとすることができ、ダミー電極１１ａ，１１ｂを構成するシリコン膜６の一部が未反応のまま残存してしまうのを防止することができる。また、金属シリサイド膜２６ａと金属膜３５を反応させるための熱処理温度Ｔ２も、３００℃以上（Ｔ２≧３００℃）であることが好ましく、これにより、金属シリサイド膜２６ａと金属膜３５の反応を促進して、金属膜３５を構成する第２金属をゲート電極３１ａ（導電体膜３６）中に導入されやすくすることができる。
【００８９】
また、アルミニウム（Ａｌ）膜は、ニッケル（Ｎｉ）の単体膜（ニッケル膜）とは反応しやすいが、シリコン（Ｓｉ）単体の膜（シリコン膜）とは反応しにくく、アルミニウムシリサイドを形成しにくい。このため、本実施の形態とは異なり、シリコン膜上にアルミニウム膜を形成してから熱処理を行ってアルミニウムを導入したゲート電極（アルミニウムシリサイドゲート電極）を形成しようとしても、アルミニウムシリサイドゲート電極を形成しにくい。
【００９０】
それに対して、本実施の形態では、一旦、金属シリサイド膜２６ａ，２６ｂを形成してから、このうちの金属シリサイド膜２６ａを金属膜３５（Ａｌ膜）と反応させて、アルミニウムを導入して低仕事関数化したｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを形成している。シリコン膜とアルミニウム膜を反応させた場合に比べて、金属シリサイドとアルミニウムを反応させた場合の方が、特にニッケルを含有するニッケルシリサイドとアルミニウムを反応させた場合の方が、反応しやすい。このため、シリコン膜とアルミニウム膜を反応させた場合に比べて、金属膜３５（Ａｌ膜）と金属シリサイド膜２６ａを反応させた本実施の形態の方が、熱処理による反応が進行しやすく、アルミニウムを導入して低仕事関数化したｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａをより的確に形成することができる。
【００９１】
また、本実施の形態では、金属膜３５（Ａｌ膜）と反応しやすい金属シリサイド膜２６ａを形成してから、この金属シリサイド膜２６ａを金属膜３５（Ａｌ膜）と反応させている。このため、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの形成のための熱処理温度（金属シリサイド膜２６ａと金属膜３５を反応させるための熱処理温度）を低くすることができ、この熱処理中にｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成する金属シリサイド膜２６ｂ内の反応（ＮｉＳｉ２の生成反応）が進行してしまうのを抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値（の絶対値）をより的確に低下させることができ、ＣＭＩＳＦＥＴの低しきい値電圧化をより的確に実現できる。
【００９２】
また、本発明者は、本実施の形態のようにして形成したゲート電極３１ａの仕事関数（フラットバンド電圧）が、ゲート電極３１ｂの仕事関数（フラットバンド電圧）よりも低くなっていることを、次のような実験により確認した。
【００９３】
すなわち、ｐ型のシリコン単結晶からなる半導体基板（半導体基板１に相当）上に、シリコン酸化膜（ゲート絶縁膜５に相当）を形成してから、ポリシリコン膜（シリコン膜６に相当）およびＮｉ膜（金属膜２５に相当）を積層し、４００℃程度の熱処理を行ってポリシリコン膜とＮｉ膜を反応させてＮｉＳｉ電極（ニッケルシリサイドからなる電極、ゲート電極３１ａに相当）を形成し、第１のキャパシタ（ＭＯＳキャパシタ）を形成した。半導体基板、酸化シリコン膜およびＮｉＳｉ電極により、第１のキャパシタ（ＭＯＳキャパシタ）が形成される。その後、Ａｌ膜（金属膜３５に相当）を形成し、４００℃程度の熱処理を行ってＮｉＳｉ電極とＡｌ膜とを反応させてＡｌＮｉＳｉ電極（ニッケルシリサイドにＡｌを反応させることでＡｌを導入した電極、ゲート電極３１ａに相当）を形成し、第２のキャパシタ（ＭＯＳキャパシタ）を形成した。半導体基板、酸化シリコン膜およびＡｌＮｉＳｉ電極により、第２のキャパシタ（ＭＯＳキャパシタ）が形成される。図１４は、このようにして形成した第１および第２のキャパシタ（ＭＯＳキャパシタ）のＣ−Ｖ特性を示すグラフである。図１４のグラフの横軸は、第１および第２のキャパシタ（ＭＯＳキャパシタ）のＮｉＳｉ電極およびＡｌＮｉＳｉ電極に印加する電圧に対応し、図１４のグラフの縦軸は、第１および第２のキャパシタの容量に対応する。
【００９４】
図１４のグラフに示されるように、ＮｉＳｉ電極を形成した第１のキャパシタ（ＭＯＳキャパシタ）のＣ−Ｖ特性に対して、ＡｌＮｉＳｉ電極を形成した第２のキャパシタ（ＭＯＳキャパシタ）のＣ−Ｖ特性はシフトしている。このＣ−Ｖ特性の解析結果から、第１のキャパシタのＮｉＳｉ電極のフラットバンド電圧ＶＦＢ（約−０．３Ｖ）に比べて、第２のキャパシタのＡｌＮｉＳｉ電極のフラットバンド電圧ＶＦＢが約０．４Ｖ（０．４ｅＶ）低くなっている（すなわちＡｌＮｉＳｉ電極のフラットバンド電圧ＶＦＢが約−０．７Ｖとなっている）ことが確認された。これは、ＮｉＳｉ電極に比べて、ＡｌＮｉＳｉ電極の仕事関数が、Ａｌを導入したことにより低くなったためと考えられる。
【００９５】
第１のキャパシタのＮｉＳｉ電極は、本実施の形態のゲート電極３１ｂとほぼ同様に、シリコン膜（シリコン膜６に相当）とＮｉ膜（金属膜２５に相当）とを反応させて形成したものであり、ニッケルシリサイド（金属シリサイド膜２６ｂに相当）からなる。そして、第２のキャパシタのＡｌＮｉＳｉ電極は、本実施の形態のゲート電極３１ａとほぼ同様に、ニッケルシリサイド（金属シリサイド膜２６ａに相当）とＡｌ膜（金属膜３５に相当）を反応させて形成した導電体膜（導電体膜３６に相当）からなる。このため、第１のキャパシタのＮｉＳｉ電極のフラットバンド電圧に比べて、第２のキャパシタのＡｌＮｉＳｉ電極のフラットバンド電圧が約０．４ｅＶ低くなっていることは、本実施の形態のゲート電極３１ｂの仕事関数（フラットバンド電圧）に比べて、本実施の形態のゲート電極３１ａの仕事関数（フラットバンド電圧）が約０．４ｅＶ（０．４Ｖ）低くなることを示唆している。
【００９６】
従って、本実施の形態に従って形成したＣＭＩＳＦＥＴでは、ｎチャネルＭＩＳＦＥＴ３０ａのゲート電極３１ａのフラットバンド電圧をｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂのフラットバンド電圧に比べて、０．４Ｖ（０．４ｅＶ）程度低くすることができる。このため、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数を高くし、かつｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数を低くすることができ、ｐチャネル型ＭＩＳＦＥＴ３０ｂとｎチャネル型ＭＩＳＦＥＴ３０ａの両方の低しきい値電圧化が可能となる。また、対称性に優れたＣＭＩＳＦＥＴを実現することができる。
【００９７】
（実施の形態２）
図１５〜図１８は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図８までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図８に続く製造工程について説明する。
【００９８】
上記実施の形態１と同様にして図８の構造が得られた後、上記実施の形態１とは異なり、上記絶縁膜３３を形成することなく、図１５に示されるように、半導体基板１の主面の全面上（すなわち絶縁膜２２および金属シリサイド膜２６ａ，２６ｂ上）に上記金属膜３５と同じ材料からなる金属膜３５ａを同じ手法（例えばスパッタリング法）で形成する。すなわち、半導体基板１上に金属シリサイド膜２６ａ，２６ｂ（ダミーゲート電極３２およびゲート電極３１ｂ）を覆うように金属膜３５ａを形成する。
【００９９】
それから、図１６に示されるように、金属膜３５ａをフォトリソグラフィ法およびドライエッチング法を用いてパターニングして、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜３５ａ（特にゲート電極３１ｂ上の金属膜３５ａ）を除去し、かつｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜３５ａ（特にダミーゲート電極３２上の金属膜３５ａ）を残す。これにより、ゲート電極３１ｂ上の金属膜３５ａが除去され、かつダミーゲート電極３２上の金属膜３５ａが残され、それによって、ｎチャネル型ＭＩＳＦＥＴのダミーゲート電極３２に接しかつｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂに接しないように金属膜３５ａが形成される。このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａに選択的に金属膜３５ａを形成する。
【０１００】
金属膜３５ａは、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの絶縁膜２２および金属シリサイド膜２６ａ上に形成されるが、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂには形成されないのでｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａの上面は金属膜３５ａに接触しているが、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂ（ゲート電極３１ｂ）は金属膜３５ａに接触しない。金属膜３５ａは、上記実施の形態１の金属膜３５と同じ材料により形成され、上記実施の形態１と同様に上記第１金属よりも低い仕事関数を有する上記第２金属からなり、より好ましくは、アルミニウム（Ａｌ）からなる。金属膜３５ａに対して、アルミニウム（Ａｌ）以外の使用可能な材料についても、上記実施の形態１の金属膜３５と同様であるので、ここではその説明は省略する。
【０１０１】
金属膜３５ａの形成後、図１７に示されるように、上記実施の形態１と同様の熱処理を行うことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａと金属膜３５ａとを反応させて、導電体膜３６（すなわちゲート電極３１ａ）を形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａと金属膜３５ａとを反応させて、上記実施の形態１と同様の導電体膜３６を形成する。金属膜３５ａは、上記実施の形態１の金属膜３５と同様の材料により構成されているので、本実施の形態でも、熱処理による金属シリサイド膜２６ａと金属膜３５ａとの反応により、上記実施の形態１と同様の導電体膜３６（すなわちゲート電極３１ａ）が形成される。この熱処理の際には、ｐチャネル型ＭＩＳＦＥＴ３０ｂの金属シリサイド膜２６ｂ（ゲート電極３１ｂ）上には金属膜３５ａが形成されていないので、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｂ（ゲート電極３１ｂ）は金属膜３５ａと反応しない。
【０１０２】
その後、未反応の金属膜３５ａは除去する。例えば、金属膜３５ａがＡｌの場合、ＨＮＯ３／ＣＨ３ＣＯＯＨ／Ｈ３ＰＯ４混合水溶液などを用いた処理により、未反応の金属膜３５ａを除去することができる。これにより、図１７の構造が得られる。
【０１０３】
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図１８に示されるように、半導体基板１上に絶縁膜４１を形成し、ＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。それから、上記実施の形態１と同様にして、コンタクトホール４２、プラグ４３、配線４４などを形成する。
【０１０４】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。更に、本実施の形態では、図８のように金属シリサイド膜２６ａ，２６ｂを形成した後、金属膜３５ａの堆積工程、フォトリソグラフィ工程、金属膜３５ａのドライエッチング工程、および熱処理工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ａを金属膜３５ａと反応させてｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（導電体膜３６）を形成できるので、半導体装置の製造工程数をより低減することができる。
【０１０５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１０６】
本発明は、金属ゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】ＭＯＳキャパシタのＣ−Ｖ特性を示すグラフである。
【図１５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１０８】
１  半導体基板
１Ａ  ｎチャネル型ＭＩＳＦＥＴ形成領域
１Ｂ  ｐチャネル型ＭＩＳＦＥＴ形成領域
２  素子分離領域
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  シリコン膜
７  絶縁膜
１１ａ，１１ｂ  ダミー電極
１２  ｎ−型半導体領域
１３  ｐ−型半導体領域
１４  サイドウォール
１５  ｎ＋型半導体領域
１６  ｐ＋型半導体領域
２１  金属シリサイド層
２２  絶縁膜
２５  金属膜
２６ａ，２６ｂ  金属シリサイド膜
３０ａ  ｎチャネル型ＭＩＳＦＥＴ
３０ｂ  ｐチャネル型ＭＩＳＦＥＴ
３１ａ，３１ｂ  ゲート電極
３２  ダミーゲート電極
３３  絶縁膜
３５，３５ａ  金属膜
３６  導電体膜
４１  絶縁膜
４２  コンタクトホール
４３  プラグ
４３ａ  バリア膜
４３ｂ  タングステン膜
４４  配線
４４ａ  チタン膜
４４ｂ  窒化チタン膜
４４ｃ  アルミニウム膜
４４ｄ  チタン膜
４４ｅ  窒化チタン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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