(57)【要約】【課題】狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた携帯端末を提供する。【解決手段】  ２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。【選択図】図６
2007193237.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリクス状に配置された表示部と、
上記表示部の各画素を行単位で選択する垂直駆動回路と、
第１、第２、および第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
水平駆動回路は、
上記第１のデジタル画像データをサンプリングしてラッチする第１サンプリングラッチ回路と、第２のデジタル画像データをサンプリングしてラッチする第２サンプリングラッチ回路と、上記第１および第２サンプリングラッチ回路の各ラッチデータを再度ラッチする第１ラッチ回路と、を含む第１ラッチ系列と、
上記第３のデジタル画像データをサンプリングしてラッチする第３サンプリングラッチ回路を含む第２ラッチ系列と、
上記第１ラッチ系列および第２ラッチ系列にラッチされた第１、第２、および第３デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路（ＤＡＣ）と、
上記ＤＡＣによりアナログデータに変換された上記第１、第２、および第３のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む
表示装置。
【請求項２】
上記第１ラッチ系列は、上記第１ラッチ回路にラッチされたデータをラッチする第２ラッチ回路を有し、
上記第２ラッチ系列は、上記第３サンプリングラッチ回路にラッチされたデータを再度ラッチする第３ラッチ回路を有し、
上記第２ラッチ回路と上記第３ラッチ回路にラッチされた各デジタル画像データを選択的に上記ＤＡＣに出力する選択スイッチをさらに有する
請求項１記載の表示装置。
【請求項３】
上記水平駆動回路は、上記第１および第２のサンプリングラッチ回路は縦続接続され、
上記第２サンプリングラッチ回路の出力に対して縦続接続された第１ラッチ回路および第２ラッチ回路を含み、
上記第１および第２のサンプリングラッチ回路は、同一のサンプリングパルスで第１のデジタル画像データおよび第２のデジタル画像データを格納し、
上記第２サンプリングラッチ回路の第２のデジタル画像データを上記第１ラッチ回路を通して第２ラッチ回路に転送し、次に、第１のサンプリングラッチ回路の第１のデジタル画像データを第２サンプリングラッチ回路を通して上記第２ラッチ回路に転送する
請求項２記載の表示装置。
【請求項４】
上記水平駆動回路は、水平方向１ラインのデータを格納している間は上記第３のデジタル画像データの転送処理は行わない
請求項１記載の表示装置。
【請求項５】
上記水平駆動回路は、水平方向１ラインのデータを格納している間は上記第３のデジタル画像データの転送処理は行わない
請求項３記載の表示装置。
【請求項６】
上記第３のデジタル画像データは、３つのデジタル画像データのうち、波長帯域が中間にあるデータである
請求項１記載の表示装置。
【請求項７】
表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部の各画素を行単位で選択する垂直駆動回路と、
第１、第２、および第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
水平駆動回路は、
上記第１のデジタル画像データをサンプリングしてラッチする第１サンプリングラッチ回路と、第２のデジタル画像データをサンプリングしてラッチする第２サンプリングラッチ回路と、上記第１および第２サンプリングラッチ回路の各ラッチデータを再度ラッチする第１ラッチ回路と、を含む第１ラッチ系列と、
上記第３のデジタル画像データをサンプリングしてラッチする第３サンプリングラッチ回路を含む第２ラッチ系列と、
上記第１ラッチ系列および第２ラッチ系列にラッチされた第１、第２、および第３デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路（ＤＡＣ）と、
上記ＤＡＣによりアナログデータに変換された上記第１、第２、および第３のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む
携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。
【背景技術】
【０００２】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
近年、画素のスイッチング素子としてポリシリコンＴＦＴ（Thin Film Transistor:薄膜トランジスタ）用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【０００４】
図１は、従来の駆動回路一体型表示装置の概略構成を示す図である（たとえば、特許文献１参照）。
【０００５】
この液晶表示装置は、図１に示すように、透明絶縁基板、たとえばガラス基板１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２、図１において有効表示部２の上下に配置された一対の水平駆動回路（Ｈドライバ）３Ｕ，３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ）４、複数の基準電圧を発生する一つの基準電圧発生回路５、およびデータ処理回路６等が集積されている。
【０００６】
このように、図１の駆動回路一体型表示装置は、２つの水平駆動回路３Ｕ，３Ｄを有効画素部２の両サイド（図１では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
【０００７】
図２は、奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路３Ｕ，３Ｄの構成例を示すブロック図である。
【０００８】
図２に示すように、奇数ライン駆動用の水平駆動回路３Ｕと偶数ライン駆動用の水平駆動回路３Ｄは同様の構成を有している。
具体的には、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ（ＨＳＲ）群３ＨＳＲＵ，３ＨＳＲＤと、シフトレジスタ３１Ｕ，３１Ｄから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群３ＳＭＰＬＵ，３ＳＭＰＬＤと、サンプリングラッチ回路３２Ｕ，３２Ｄの各ラッチデータを線順次化する線順次化ラッチ回路群３ＬＴＣＵ、３ＬＴＣＤと、線順次化ラッチ回路３３Ｕ，３３Ｄで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）群３ＤＡＣＵ，３ＤＡＣＤと、を有する。
なお、通常、ＤＡＣ３４Ｕ，３４Ｄの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがＤＡＣ３４に入力される。
【０００９】
図２に示すように、図１の水平駆動回路３Ｕ，３Ｄは、駆動すべき奇数データラインおよび偶数データラインの１本ごとに、サンプリングラッチ回路３２、線順次化ラッチ回路３３、およびＤＡＣ３４が配置されている。
【特許文献１】特開２００２−１７５０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した図２の水平駆動回路においては、１本のデータ線に対して、１セットのサンプリングラッチ回路３２、線順次化ラッチ回路３３、およびＤＡＣ３４が必要になるため、レイアウト的に許容される横幅が少ない。このため狭ピッチ化が困難である。また、必要な回路数も多いため額縁が大きくなり、また消費電力が大きいという不利益がある。
図２の水平駆動回路の場合、シリアルパラレル化したＲ（赤）、Ｇ（緑）、Ｂ（青）データをサンプリングする３つのサンプリングラッチ回路を要するが、これでは狭ピッチ化、狭額縁化の要望に対応することは困難である。
これを克服するためにいわゆる縦方向にレイアウトを延ばすことも考えられるが、これでは急激にレイアウト面積が増大し、狭額縁化を実現することは困難である。
【００１１】
本発明は、狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた携帯端末を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の第１の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第１、第２、および第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、水平駆動回路は、上記第１のデジタル画像データをサンプリングしてラッチする第１サンプリングラッチ回路と、第２のデジタル画像データをサンプリングしてラッチする第２サンプリングラッチ回路と、上記第１および第２サンプリングラッチ回路の各ラッチデータを再度ラッチする第１ラッチ回路と、を含む第１ラッチ系列と、上記第３のデジタル画像データをサンプリングしてラッチする第３サンプリングラッチ回路を含む第２ラッチ系列と、上記第１ラッチ系列および第２ラッチ系列にラッチされた第１、第２、および第３デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１、第２、および第３のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む。
【００１３】
好適には、上記第１ラッチ系列は、上記第１ラッチ回路にラッチされたデータをラッチする第２ラッチ回路を有し、上記第２ラッチ系列は、上記第３サンプリングラッチ回路にラッチされたデータを再度ラッチする第３ラッチ回路を有し、上記第２ラッチ回路と上記第３ラッチ回路にラッチされた各デジタル画像データを選択的に上記ＤＡＣに出力する選択スイッチをさらに有する。
【００１４】
好適には、上記水平駆動回路は、上記第１および第２のサンプリングラッチ回路は縦続接続され、上記第２サンプリングラッチ回路の出力に対して縦続接続された第１ラッチ回路および第２ラッチ回路を含み、上記第１および第２のサンプリングラッチ回路は、同一のサンプリングパルスで第１のデジタル画像データおよび第２のデジタル画像データを格納し、上記第２サンプリングラッチ回路の第２のデジタル画像データを上記第１ラッチ回路を通して第２ラッチ回路に転送し、次に、第１のサンプリングラッチ回路の第１のデジタル画像データを第２サンプリングラッチ回路を通して上記第２ラッチ回路に転送する。
【００１５】
好適には、上記第３のデジタル画像データは、３つのデジタル画像データのうち、波長帯域が中間にあるデータである。
【００１６】
本発明の第２の観点は、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第１、第２、および第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、水平駆動回路は、上記第１のデジタル画像データをサンプリングしてラッチする第１サンプリングラッチ回路と、第２のデジタル画像データをサンプリングしてラッチする第２サンプリングラッチ回路と、上記第１および第２サンプリングラッチ回路の各ラッチデータを再度ラッチする第１ラッチ回路と、を含む第１ラッチ系列と、上記第３のデジタル画像データをサンプリングしてラッチする第３サンプリングラッチ回路を含む第２ラッチ系列と、上記第１ラッチ系列および第２ラッチ系列にラッチされた第１、第２、および第３デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１、第２、および第３のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む。
【発明の効果】
【００１７】
本発明によれば、狭額縁で高精細までに対応でき、低消費電力な駆動回路一体型表示装置を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００１９】
＜第１実施形態＞
図３および図４は、本発明の第１の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図３は本第１の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図４は本第１の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００２０】
この液晶表示装置１０は、図３に示すように、透明絶縁基板、たとえばガラス基板１１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１２、図３において有効表示部１２の上下に配置された一対の第１および第２の水平駆動回路（Ｈドライバ、ＨＤＲＶ）１３Ｕ，１３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ、ＶＤＲＶ）１４、データ処理回路（ＤＡＴＡＰＲＣ）１５、ＤＣ−ＤＣコンバータにより形成された電源回路（ＤＣ−ＤＣ）１６、インタフェース回路（Ｉ／Ｆ）１７、タイミングジェネレータ（ＴＧ）１８、および複数の駆動基準電圧を水平駆動回路１３Ｕ，１３Ｄ等を供給する基準電圧駆動回路（ＲＥＦＤＲＶ）１９等が集積されている。
また、ガラス基板１１の第２の水平駆動回路１３Ｄの配置位置の近傍の縁部にはデータ等の入力パッド２０が形成されている。
【００２１】
ガラス基板１１は、能動素子（たとえば、トランジスタ）を含む複数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコンＴＦＴプロセスにより形成されている。すなわち、この駆動回路一体型表示装置１０は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【００２２】
本実施形態の駆動回路一体型液晶表示装置１０は、２つの水平駆動回路１３Ｕ，１３Ｄを有効画素部２の両サイド（図３では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。
本実施形態においては、３つのデジタル画像データＲ，Ｇ，Ｂのうち、デジタルＲデータを第１デジタルデータ、デジタルＢデータを第２デジタルデータ、デジタルＧデータを第３デジタルデータとして説明する。
【００２３】
以下、本実施形態の液晶表示装置１０の各構成要素の構成並びに機能について順を追って説明する。
【００２４】
有効表示部１２は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１２は、水平駆動回路１３Ｕ，１３Ｄ、並びに垂直駆動回路１４に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
【００２５】
図５は、有効表示部１２の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図４において、表示部１２には、垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…と、データライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１２３が配置されている。
【００２６】
単位画素１２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００２７】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に接続され、ソース電極がデータライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１２４との間に接続されている。
共通ライン１２４には、ガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路２１により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００２８】
垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…の各一端は、図３に示す垂直駆動回路１４の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１４は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に与えることによって垂直走査を行う。
【００２９】
また、表示部１２において、たとえば、データライン…，１２２ｍ−１，１２２ｍ＋１，…の各一端が図３に示す第１の水平駆動回路１３Ｕの対応する列の各出力端に、各他端が図３に示す第２の水平駆動回路１３Ｄの対応する列の各出力端にそれぞれ接続される。
【００３０】
第１の水平駆動回路１３Ｕは、Ｒデータ、Ｂデータ、およびＧデータの３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に３回アナログデータへの変換処理を行い、３つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
第１の水平駆動回路１３Ｕは、このＲＧＢセレクタ方式の採用に伴い、第１および第２サンプリングラッチ回路にラッチされたＲデータとＢデータを時分割的に第１ラッチ回路、さらには第２ラッチ回路に転送し、このＲデータとＢデータのラッチ回路への時分割的な転送処理の間に第３サンプリングラッチ回路にラッチされたＧデータを第３ラッチ回路に転送し、第２ラッチ回路および第３ラッチ回路にラッチされるＲ，Ｂ，Ｇデータを１水平期間内で選択的出力してアナログデータに変換し、３つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路１３Ｕにおいては、ＲＧＢセレクタシステムを実現するために、２つのデジタルＲ，Ｂデータ用の第１ラッチ回路系列と、１つのデジタルＧデータ用の第２ラッチ回路系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路（ＤＡＣ）、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第２の水平駆動回路１３Ｄは、基本的には第１の水平駆動回路１３Ｕと同様の構成を有する。
【００３１】
図６は、本実施形態の第１の水平駆動回路１３Ｕと第２の水平駆動回路１３Ｄの基本的な構成例を示すブロック図である。以下では水平駆動回路１３として説明する。
なお、この水平駆動回路は、３つのデジタルデータに対応した基本的な構成を示しており、実際には、同様の構成が並列的に複数配列される。
【００３２】
水平駆動回路１３は、図６に示すように、シフトレジスタ（ＨＳＲ）群１３ＨＳＲ、サンプリングラッチ回路群１３ＳＭＰＬ、ラッチ出力選択スイッチ１３ＯＳＥＬ、デジタルアナログ変換回路１３ＤＡＣ、アナログバッファ１３ＡＢＵＦ、およびラインセレクタ１３ＬＳＥＬを有する。
【００３３】
シフトレジスタ群１３ＨＳＲＵは、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）をサンプリングラッチ回路群１２ＳＭＰＬに出力する複数のシフトレジスタ（ＨＳＲ）を有する。
【００３４】
サンプリングラッチ回路群１３ＳＭＰＬは、第１デジタルデータであるＲデータを順次サンプリングしてラッチする第１サンプリングラッチ回路１３１と、第２デジタルデータであるＢデータを順次サンプリングしてラッチし、また、第１サンプリングラッチ回路１３１にラッチされたＲデータを所定のタイミングでラッチする第２サンプリングラッチ回路１３２と、第３デジタルデータであるＧデータを順次サンプリングしてラッチする第３サンプリングラッチ回路１３３と、第２サンプリングラッチ回路１３２にラッチされたデジタルデータＲまたはＢデータをシリアルに転送するための第１ラッチ回路１３４と、第１ラッチ回路１３４にラッチされデジタルＲまたはＢデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第２ラッチ回路１３５と、第３サンプリングラッチ回路１３３にラッチされたデジタルＧデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第３ラッチ回路１３６と、を有する。
このような構成を有するサンプリングラッチ回路群１３ＳＭＰＬにおいて、第１サンプリングラッチ回路１３１、第２サンプリングラッチ回路１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５により第１ラッチ系列１３７が形成され、第３ランプリングラッチ回路１３３および第３ラッチ回路１３６により第２ラッチ系列１３８が形成されている。
【００３５】
本実施形態においては、データ処理回路１５から各水平駆動回路１３Ｕ，１３Ｄに入力されるデータは０−３Ｖ（２．９Ｖ）系のレベルで供給される。
そして、サンプリングラッチ回路群１３ＳＭＰＬの出力段である第２および第４ラッチ回路１３５，１３６のレベルシフト機能により、たとえば−２．３Ｖ〜４．８Ｖ系にレベルアップされる。
【００３６】
ラッチ出力選択スイッチ１３ＯＳＥＬは、サンプリングラッチ回路群１３ＳＭＰＬの出力を選択的に切り替えてデジタルアナログ回路１３ＤＡＣに出力する。
デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３回デジタルーアナログ変換を行う。すなわち、デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３つのデジタルＲ，Ｂ，Ｇデータをアナログデータに変換する。
アナログバッファ１３ＡＢＵＦは、デジタルアナログ変換回路１３ＤＡＣでアナログ信号に変換されたＲ，Ｂ，Ｇデータをバッファリングしてラインセレクタ１３ＬＥＳＬに出力する。
ラインセレクタ１３ＬＳＥＬは、一水平期間において３つのアナログＲ，Ｂ，Ｇデータを選択して、対応するデータラインＤＴＬ−Ｒ、ＤＴＬ−Ｂ、ＤＴＬ−Ｇに出力する。
【００３７】
ここで、水平駆動回路１３における動作について説明する。
【００３８】
水平駆動回路１３において、連続する画像データをサンプリングする際、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納する。
水平方向１ラインすべてのデータを第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータを第１ラッチ回路１３４に転送し、すぐに第２ラッチ回路１３５に転送し格納する。
次に、第１サンプリングラッチ回路１３１内のデータを第２サンプリングラッチ１３２に転送し、すぐに第１ラッチ回路１３４に転送し格納する。また同期間に第３サンプリングラッチ回路１３３内のデータを第３ラッチ回路１３６に転送する。
そして次の水平方向１ラインのデータを、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納していく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータを、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
その後、第１ラッチ回路１３４に格納されているデータを第２ラッチ回路１３５に転送し格納する。そのデータをラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
このサンプリングラッチ方式により、３つのデジタルデータをデジタルアナログ変換回路１３ＤＡＣに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第３デジタルデータは、水平方向１ラインのデータを格納している間転送作業を伴わないこと、ＲＧＢセレクタ駆動の場合はＢ（Blue）→Ｇ（Green）→Ｒ（Red）の順で書き込むことが、液晶のＶＴ特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりＧデータにすることにより、画質ばらつきに強くなる。
【００３９】
データ処理回路１５は、外部より入力されたパラレルのデジタルＲ，Ｇ，Ｂデータのレベルを０−３Ｖ（２．９Ｖ）系から６Ｖ系にシフトするレベルシフタ１５１、レベルシフトされたＲ，Ｇ，Ｂデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路１５２、パラレルデータを６Ｖ系から０−３Ｖ（２．９Ｖ）系にダウンシフトして奇数データ（ｏｄｄ−ｄａｔａ）を水平駆動回路１３Ｕに出力し、偶数データ（ｅｖｅｖ−ｄａｔａ）を水平駆動回路１３Ｄに出力するダウンコンバータ１５３を有する。
【００４０】
電源回路１６は、ＤＣ−ＤＣコンバータを含み、たとえば外部から液晶電圧ＶＤＤ１（たとえば２．９Ｖ）が供給され、この電圧をインタフェース回路１７から供給されるマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃに同期して、あるいは内蔵されている発振回路により、周波数の低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Ｈｓｙｎｃに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する。
また、電源回路１６は、内部パネル電圧として負電圧であるＶＳＳ２（たとえば−１．９Ｖ）、ＶＳＳ３（たとえば−３．８Ｖ）を生成してパネル内部の所定回路（インタフェース回路等）に供給する。
【００４１】
インタフェース回路１７は、外部から供給されるマスタクロッＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃのレベルをパネル内部ロジックレベル（たとえばＶＤＤ２レベル）までレベルシフトし、レベルシフト後のマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃをタイミングジェネレータ１８に供給し、また、水平同期信号Ｈｓｙｎｃを電源回路１６に供給する。
インタフェース回路１７は、電源回路１６がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックＭＣＫの電源回路１６への供給は行わないように構成可能である。あるいはインタフェース回路１７から電源回路１６へマスタクロックＭＣＫの供給ラインをそのままで、電源回路１６側でマスタクロックＭＣＫを昇圧に使用しないように構成することも可能である。
【００４２】
タイミングジェネレータ１８は、インタフェース回路１７により供給されたマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃに同期して、水平駆動回路１３Ｕ，１３Ｄのクロックとして用いられる水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）、垂直駆動回路１４のクロックとして用いられる垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を生成し、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）を水平駆動回路１３Ｕ，１３Ｄに供給し、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を垂直駆動回路１４に供給する。
【００４３】
次に、上記構成による動作を説明する。
【００４４】
外部より入力されたパラレルのデジタルデータは、ガラス基板１１上のデータ処理回路１５で位相調整や周波数を下げるためのパラレル変換が行われ、Ｒデータ、Ｂデータ、およびＧデータが第１および第２の水平駆動回路１３Ｕ，１３Ｄに出力される。
第１および第２の水平駆動回路１３Ｕ，１３Ｄでは、データ処理回路１５より入力されたデジタルＧデータが第３サンプリングラッチ回路１３３で１Ｈかけて順次サンプリングし保持される。その後、水平のブランキング期間に第３ラッチ回路１３６に転送される。
これと並行して、ＲデータとＢデータが別々に１Ｈかけてサンプリングされて第１および第２サンプリングラッチ回路１３１，１３２に保持され、次の水平ブランキング期間にそれぞれの第１ラッチ回路１３４に転送される。
水平方向１ラインすべてのデータが第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータが第１ラッチ回路１３４に転送され、すぐに第２ラッチ回路１３５に転送され格納される。
次に、第１サンプリングラッチ回路１３１内のデータが第２サンプリングラッチ１３２に転送され、すぐに第１ラッチ回路１３４に転送されて格納される。また同期間に第３サンプリングラッチ回路１３３内のデータが第３ラッチ回路１３６に転送される。
そして次の水平方向１ラインのデータが、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納されていく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータが、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
その後、第１ラッチ回路１３４に格納されているデータが第２ラッチ回路１３５に転送されて格納される。そのデータがラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
次の１Ｈ期間にデジタルアナログ変換回路１３ＤＡＣでアナログデータに変換されたＲ，Ｂ，Ｇデータがアナログバッファ１３ＡＢＵＦに保持され、１Ｈ期間が３分割された形態で各アナログＲ，Ｂ，Ｇデータが対応するデータラインに選択的に出力される。
なお、Ｇ、Ｒ、Ｂの処理の順番は切り替わっても実現可能である。
【００４５】
本実施形態によれば、第１デジタルデータ（Ｒ）および第２デジタルデータ（Ｂ）用のサンプリングラッチ回路１３１，１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５を縦続接続してシリアル転送する第１ラッチ系列１３７と、第３デジタルデータ用のサンプリングラッチ回路１３３および第３ラッチ回路１３６を縦続接続した第２ラッチ系列１３８とを有し、共用のデジタルアナログ（ＤＡ）変換回路１３ＤＡＣ、アナログバッファ回路１３ＡＢＵＦ、一水平期間（Ｈ）中に３つのアナログデータ（Ｒ，Ｂ，Ｇ）を選択的に対応するデータラインに出力するラインセレクタ１３ＬＳＥＬを有することから、以下の効果を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるＤＡ変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第１および第２デジタルデータ用と第３デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、１水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
【００４６】
＜第２実施形態＞
次に、第２の実施形態として、本発明に係る駆動回路一体型液晶表示装置における第１および第２の水平駆動回路のより好適な構成について説明する。
【００４７】
図７は、第２の実施形態に係る水平駆動回路の第１ラッチ系列の具体的な構成を示す回路図である。また、図８は、第２の実施形態に係る水平駆動回路の第２ラッチ系列の具体的な構成を示す回路図である。
【００４８】
図７において、図６の第１ラッチ系列１３７を符号２００で示し、第１ランプリングラッチ回路１３１を符号２１０、第２サンプリングラッチ回路１３２を符号２２０、第１ラッチ回路１３４を符号２３０、第２ラッチ回路１３５を符号２４０でそれぞれ示している。
また、図８において、図６の第２ラッチ系列１３８を符号３００で示し、第３サンプリングラッチ回路１３３を符号３１０、第３ラッチ回路１３６を符号３２０でそれぞれ示している。
【００４９】
図７の回路は、図示しないシフトレジスタからのサンプリングパルＳＰにより１つ目のデジタルＲデータをラッチする第１サンプリングラッチ回路２１０、同じサンプリングパルスＳＰで２つ目のデジタルＢデータをラッチする第２サンプリングラッチ回路２２０、そのあと一括にデジタルＲデータおよびＢデータを転送する第１ラッチ回路２３０、および転送されたデジタルデータのレベルシフトを行う第２ラッチ回路２４０により構成される。
図示しないシフトレジスタ、第１サンプリングラッチ回路２１０、第２サンプリングラッチ回路２２０、第１ラッチ回路２３０は、０−３Ｖ（２．９Ｖ）系の第１の電源電圧ＶＤＤ１（ＶＳＳ）で転送および保持動作を行い、第２ラッチ回路２４０は、たとえばー１２．３〜５．８Ｖ系の第２電源電圧ＶＨ１、ＶＬ１に変化して保持およびデータ出力動作を行う。
なお、第１ラッチと第２ラッチによりサンプリングラッチ回路群のＲ、Ｂデータ用出力回路が構成される。
【００５０】
第１サンプリングラッチ回路２１０は、ｎチャネルのトランジスタＮＴ２１１〜ＮＴ２１８、およびｐチャネルのトランジスタＰＴ２１１〜ＰＴ２１４を含んで構成されている。
トランジスタＮＴ２１１は、ゲートにサンプリングパルスが供給されるＲデータの入力転送ゲート２１１を構成している。
トランジスタＰＴ２１１とＮＴ２１２，ＰＴ２１２とＮＴ２１３で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２１２が構成されている。また、トランジスタＮＴ２１４は、ゲートにサンプリングパルスの反転信号ＸＳＰが供給されて、ラッチ２１２のイコライズ回路２１３を構成している。
トランジスタＰＴ２１３とＮＴ２１５によりＣＭＯＳインバータからなる出力バッファ２１４が構成されている。
トランジスタＰＴ２１４とＮＴ２１６によりＣＭＯＳインバータからなる出力バッファ２１５が構成されている。
そして、トランジスタＮＴ２１７は、ゲートに信号Ｏｅ１が供給されて、出力バッファ２１４の第２サンプリングラッチ回路２２０への出力転送ゲート２１６を構成し、トランジスタＮＴ２１８は、ゲートに信号Ｏｅ１が供給されて、出力バッファ２１５の第２サンプリングラッチ回路２２０への出力転送ゲート２１７を構成している。
【００５１】
第２サンプリングラッチ回路２２０は、ｎチャネルのトランジスタＮＴ２２１〜ＮＴ２２６、およびｐチャネルのトランジスタＰＴ２２１〜ＰＴ２２３を含んで構成されている。
トランジスタＮＴ２２１は、ゲートにサンプリングパルスが供給されるＢデータの入力転送ゲート２２１を構成している。
トランジスタＰＴ２２１とＮＴ２２２，ＰＴ２２２とＮＴ２２３で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２２２が構成されている。また、トランジスタＮＴ２２４は、ゲートにサンプリングパルスの反転信号ＸＳＰが供給されて、ラッチ２２２のイコライズ回路２２３を構成している。
トランジスタＰＴ２２３とＮＴ２２５によりＣＭＯＳインバータからなる出力バッファ２２４が構成されている。
そして、トランジスタＮＴ２２６は、ゲートに信号Ｏｅ２が供給されて、出力バッファ２２４の第１ラッチ回路２３０への出力転送ゲート２１６を構成している。
【００５２】
第１ラッチ回路２３０は、ｎチャネルのトランジスタＮＴ２３１〜ＮＴ２３５、およびｐチャネルのトランジスタＰＴ２３１〜ＰＴ２３３を含んで構成されている。
トランジスタＰＴ２３１とＮＴ２３１，ＰＴ２３２とＮＴ２３２で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２３１が構成されている。また、トランジスタＮＴ２３３は、ゲートに信号Ｏｅ３の反転信号ＸＯｅ３が供給されて、ラッチ２３１のイコライズ回路２３２を構成している。
トランジスタＰＴ２３３とＮＴ２３４によりＣＭＯＳインバータからなる出力バッファ２３３が構成されている。
そして、トランジスタＮＴ２３５は、ゲートに信号Ｏｅ３が供給されて、出力バッファ２３３の第２ラッチ回路２４０への出力転送ゲート２３４を構成している。
【００５３】
第２ラッチ回路２４０は、ｎチャネルのトランジスタＮＴ２４１〜ＮＴ２４４、およびｐチャネルのトランジスタＰＴ２４１〜ＰＴ２４４を含んで構成されている。
ランジスタＰＴ２４１とＮＴ２４１，ＰＴ２４２とＮＴ２４２で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２４１が構成されている。また、トランジスタＮＴ２４３はゲートに信号ＸＯｅ４が供給され、トランジスタＰＴ２４３はゲートに信号Ｏｅ４が供給されて、ラッチ２４１のイコライズ回路２４２を構成している。
トランジスタＰＴ２４４とＮＴ２４４によりＣＭＯＳインバータからなる出力バッファ２４３が構成されている。
この第２ラッチ回路２４０は、第２の電源電圧系である電圧ＶＨ１，ＶＬ１が供給されて動作する。
【００５４】
図７の回路においては、連続する画像データをサンプリングする際、第１サンプリングラッチ回路２１０にある画像データ（ＲデータまたはＢデータ）をCMOSラッチセル２１２に格納する。それと同時に第２サンプリングラッチ回路２２０に上と異なる画像データ（ＢデータまたはＲデータ）をCMOSラッチセル２２２に格納する。
水平方向１ラインすべてのデータを第１サンプリングラッチ回路２１０、第２サンプリングラッチ回路２２０に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路２２０内のCMOSラッチセル２２２のデータを第１ラッチ回路２３０に転送し、すぐに第２ラッチ回路２４０に格納する。このとき、第１ラッチ回路Ｐ２３０は保持しないようにCMOSラッチ２３１構造を解除する。
第２サンプリングラッチ回路２２０内のデータを第２ラッチ回路２３０に転送が終了したら、次に第１サンプリングラッチ回路２１０に格納しているデータを第２サンプリングラッチ回路２２０に転送し、すぐに第１ラッチ回路２３０に格納する。
次の水平方向１ラインのデータを第１サンプリングラッチ回路２１０、第２サンプリングラッチ回路２２０に格納する間に、第２ラッチ回路２４０に格納されている１つ目のデータを選択スイッチに出力する。１つ目のデータが選択スイッチに転送が終わると第１ラッチ回路２３０に格納されている２つ目のデータが選択スイッチに入力される。
【００５５】
このサンプリングラッチ方式により２つのデジタルデータを１つのサンプリングラッチ回路で動作させるためHdotピッチの小型化を実現できるものであり、これにより高解像度化が可能となる。
【００５６】
第３サンプリングラッチ回路３１０は、ｎチャネルのトランジスタＮＴ３１１〜ＮＴ３１６、およびｐチャネルのトランジスタＰＴ３１１〜ＰＴ３１３を含んで構成されている。
トランジスタＮＴ３１１は、ゲートにサンプリングパルスが供給されるＧデータの入力転送ゲート３１１を構成している。
トランジスタＰＴ３１１とＮＴ３１２，ＰＴ３１２とＮＴ３１３で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ３１２が構成されている。また、トランジスタＮＴ３１４は、ゲートにサンプリングパルスの反転信号ＸＳＰが供給されて、ラッチ３１２のイコライズ回路３１３を構成している。
トランジスタＰＴ３１３とＮＴ３１５によりＣＭＯＳインバータからなる出力バッファ３１４が構成されている。
そして、トランジスタＮＴ３１６は、ゲートに信号Ｏｅ５が供給されて、出力バッファ３１４の第３ラッチ回路３２０への出力転送ゲート３１５を構成している。
【００５７】
第３ラッチ回路３２０は、ｎチャネルのトランジスタＮＴ３２１〜ＮＴ３２４、およびｐチャネルのトランジスタＰＴ３２１〜ＰＴ３２４を含んで構成されている。
ランジスタＰＴ３２１とＮＴ３２１，ＰＴ３２２とＮＴ３２２で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ３２１が構成されている。また、トランジスタＮＴ３２３はゲートは信号ＸＯｅ６が供給され、トランジスタＰＴ３２３はゲートに信号Ｏｅ６が供給されて、ラッチ３２１のイコライズ回路３２２を構成している。
トランジスタＰＴ３２４とＮＴ３２４によりＣＭＯＳインバータからなる出力バッファ３２３が構成されている。
この第３ラッチ回路３２０は、第２の電源電圧系である電圧ＶＨ２，ＶＬ２が供給されて動作する。
【００５８】
図８の回路においては、連続する画像データをサンプリングする際、第３サンプリングラッチ回路３１０に画像データ（Ｇデータ）をサンプリングしてCMOSラッチセル３１２に格納する。
水平方向１ラインのデータを第３サンプリングラッチ回路３１０に格納が完了すると、水平方向ブランキング期間に第１サンプリングラッチ回路３１０内のCMOSラッチセル３１２のデータを第３ラッチ回路３２０に転送する。
次の水平方向１ラインのデータを第３サンプリングラッチ回路３１０に格納する間に、第３ラッチ回路３２０に格納されているデータを選択スイッチに出力する。
【００５９】
この回路構成により、既存の方式からデータをサンプリングに必要なサンプリングラッチ回路数が減少し、Hdotピッチの狭ピッチ化に寄与している。また、既存型のサンプリングラッチ回路から新方式のサンプリングラッチ回路に変えることにより低消費電力化を可能としている。
【００６０】
すなわち、既存の方式では水平駆動回路はHdot数×3(RGB)のサンプリングラッチ回路とDACとアナログバッファを必要、もしくはHdot数×2のサンプリングラッチ回路とDACとアナログバッファを必要なため，狭ピッチ化の実現に障害となっていた。
これに対して、本実施形態においては、１つのサンプリングラッチ回路群とラッチ出力選択スイッチとＤＡ変換回路とアナログバッファと３選択スイッチで、３つの画像データを処理するため、表示エリアの上(もしくは下)に配置すると２つのHdotピッチに１つの水平駆動回路を配置すればよい。このとき、もう１つの水平駆動回路は反対側に配置するため，高精細化・狭額縁化を実現できる。また、既存の回路よりも回路数を削減できるため消費電力を抑えることが可能である。
【００６１】
図９は、図３および図４の装置をＱＶＧＡにて実現するときの既存システムと本発明システムの上下方向額縁サイズと高精細化可能領域の関係を示す図である。
図９から分かるように、本発明システムは、既存システムに比較して、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
【００６２】
＜第３実施形態＞
図１０および図１１は、本発明の第３の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図１０は本第３の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図１１は本第３の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
【００６３】
本第３の実施形態が上述した第１および第２の実施形態と異なる点は、水平駆動回路を片側のみに配置して駆動回路一体型表示装置を実現したことにある。
この方式にするとHdot数の配置可能ピッチが半分になるため、図３および図４に比べて高精細化はできないが、水平駆動回路を配置しない辺の狭面積化を実現することが可能である。
【００６４】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００６５】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【００６６】
図１２は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。
【００６７】
本例に係る携帯電話機４００は、装置筐体４１０の前面側に、スピーカ部４２０、表示部４３０、操作部４４０、およびマイク部４５０が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部４３０にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００６８】
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部４３０として用いることにより、この液晶表示装置に搭載される各回路において、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
【図面の簡単な説明】
【００６９】
【図１】従来の駆動回路一体型表示装置の概略構成を示す図である。
【図２】奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路の構成例を示すブロック図である。
【図３】本発明の第１の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【図４】本発明の第１の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
【図５】液晶表示装置の有効表示部の構成例を示す回路図である。
【図６】本実施形態の第１および第２の水平駆動回路の基本的な構成例を示すブロック図である。
【図７】第２の実施形態に係る水平駆動回路の第１ラッチ系列の具体的な構成を示す回路図である。
【図８】第２の実施形態に係る水平駆動回路の第２ラッチ系列の具体的な構成を示す回路図である。
【図９】図３および図４の装置をＱＶＧＡにて実現するときの既存システムと本発明システムの上下方向額縁サイズと高精細化可能領域の関係を示す図である。
【図１０】本発明の第３の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【図１１】本発明の第３の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
【図１２】本発明の実施形態に係る携帯端末である携帯電話機の構成の概略を示す外観図である。
【符号の説明】
【００７０】
１０，１０Ａ・・・液晶表示装置、１１・・・ガラス基板、１２・・・有効表示部、１３・・・水平駆動回路、１３Ｕ・・・第１の水平駆動回路，１３Ｄ・・・第２の水平駆動回路、１３ＳＭＰＬ・・・サンプリングラッチ回路群、１３１・・・第１ランプリングラッチ回路、１３２・・・第２サンプリングラッチ回路、１３３・・・第３サンプリングラッチ回路、１３４・・・第１ラッチ回路、１３５・・・第２ラッチ回路、１３６・・・第３ラッチ回路、１３７・・・第１ラッチ系列、１３８・・・第２ラッチ系列。１３ＯＳＥＬ・・・ラッチ出力選択スイッチ、１３ＤＡＣ・・・デジタルアナログ変換回路、１３ＡＢＵＤ・・・アナログバッファ、１３ＬＳＥＬ・・・ラインセレクタ、１４・・・垂直駆動回路、１５・・・データ処理回路、１６・・・電源回路、１７・・・インタフェース回路、１８・・・タイミングジェネレータ。
【図１】
2007193237.tif 000003
【図２】
2007193237.tif 000004
【図３】
2007193237.tif 000005
【図４】
2007193237.tif 000006
【図５】
2007193237.tif 000007
【図６】
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【図７】
2007193237.tif 000009
【図８】
2007193237.tif 000010
【図９】
2007193237.tif 000011
【図１０】
2007193237.tif 000012
【図１１】
2007193237.tif 000013
【図１２】
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【手続補正書】
【提出日】平成18年2月28日(2006.2.28)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007193237.tif 000015
【図２】
2007193237.tif 000016
【図３】
2007193237.tif 000017
【図４】
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【図５】
2007193237.tif 000019
【図６】
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【図７】
2007193237.tif 000021
【図８】
2007193237.tif 000022
【図９】
2007193237.tif 000023
【図１０】
2007193237.tif 000024
【図１１】
2007193237.tif 000025
【図１２】
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