(57)【要約】【課題】ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）の設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供する。【解決手段】Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、バッファ層との界面のＧｅ濃度に応じたＧｅ濃度でバッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、フィンのゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、フィンにおけるゲート絶縁膜を介してゲート電極と対向したチャネル領域は、ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置とする。【選択図】図１
2007258485.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、前記バッファ層との界面のＧｅ濃度に応じたＧｅ濃度で前記バッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、
前記フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、
前記フィンの前記ゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、
前記フィンにおける前記ゲート絶縁膜を介して前記ゲート電極と対向したチャネル領域は、前記ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置。
【請求項２】
前記フィン、前記ゲート電極、前記ソース領域及びドレイン領域とを有して形成される半導体素子領域を他の半導体素子領域から分離する素子分離層をさらに有し、
前記素子分離層は、前記バッファ層を埋め込む位置まで形成されていることを特徴とする請求項１に記載のフィン構造のＦＥＴを有する半導体装置。
【請求項３】
少なくとも１つのｐ型の前記フィン構造のＦＥＴと、少なくとも１つのｎ型のフィン構造のＦＥＴとで構成され、
前記ｐ型の前記フィン構造のＦＥＴの前記Ｇｅ濃度は、前記ｎ型のフィン構造のＦＥＴのＧｅ濃度よりも高いことを特徴とする請求項１又は２に記載のフィン構造のＦＥＴを有する半導体装置。
【請求項４】
前記Ｓｉ半導体層上に、さらにプレーナ構造のＦＥＴが形成されたことを特徴とする前記請求項１乃至３のいずれか１に記載のＦＥＴを有する半導体装置。
【請求項５】
Ｓｉ半導体層上にＧｅ濃度を段階的に変化させて形成されたバッファ層と前記バッファ層の上にＧｅ濃度を略一定にして形成されたＳｉＧｅ層とを有する基板を所定の形状にエッチングしてフィンを形成する第１の工程と、
前記フィンのバッファ層とＳｉＧｅ層を酸化して酸化層を形成することにより、前記フィンのＧｅ濃度を高める第２の工程と、
前記酸化層をエッチングにより除去する第３の工程と、
前記酸化層がエッチング除去された前記フィンの側面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介してゲート電極を形成する第４の工程と、
前記ゲート電極の両側にソース領域及びドレイン領域を形成する第５の工程と、を含むフィン構造の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ＦｉｎＦＥＴ（Fin- Field Effect Transistor）のデバイス構造、及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリコン基板上に形成されるＬＳＩにおいて、そこに用いられる素子の微細化によって高性能化が達成されてきている。これは論理回路、またはＳＲＡＭなどの記憶装置に用いられるＭＯＳＦＥＴにおいて、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることで実現されている。現在３０ｎｍ以下の短チャネル領域においてカットオフ特性を改善するために、例えば、３次元構造ＭＩＳ型半導体装置の一種として、ＳＯＩ基板を用いてＳＯＩ層を短冊状に細く切り出して突起状領域を形成し（これをフィン（Ｆｉｎ）という）、それにゲート電極を立体交差させることで、切り出した突起状基板の上面及び側面をチャネルとするダブルゲート型Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ−ＳＯＩ  ＭＯＳＦＥＴが提案されている（例えば、特許文献１参照）。この形のＦＥＴを特にＦｉｎＦＥＴと呼んでいる。
【０００３】
一方、最近ではデバイス性能、特に電流駆動力を改善するためにＭＯＳＦＥＴのチャネル領域に対して高いキャリア移動度を得るための工夫がなされてきている。
【０００４】
従来の他の半導体装置として、例えば、シリコンに歪みを加えてサブバンド構造を変調し、キャリアの散乱確率と伝導の有効質量（conductivity  mass）を改善することで高いキャリア移動度を得ようとする歪みシリコン技術がある。これを実現する方法の一例として、ＳｉとＧｅの混晶層上にＳｉをエピタキシャル成長させ、両者の格子定数の違い（約４．８％）を利用してＳｉ層に引張り応力を与えて高性能ｎ型ＦＥＴを形成する。
【０００５】
また、ｐ型ＦＥＴにおいてはＧｅ自身をチャネルにすると高いホール移動度を持つのでこれもＣＭＯＳ高性能化に寄与できる。この場合、ＳｉＧｅ、もしくはｐｕｒｅ  Ｇｅに近い層を使う場合があるが、いずれにしても高濃度のＧｅ層を基板上に作りこむ必要がある。これにはＳＧＯＩ（Silicon Germanium on Insulator）基板のＳｉＧｅ領域を酸化してＧｅ濃縮するか、もしくはＳｉＧｅ上に高濃度ゲルマニウム層をエピタキシャル成長することで得られる（例えば、非特許文献１参照）。
【０００６】
しかし、非特許文献１によると、プレーナ（planar）型ＦＥＴは比較的簡単に形成できるが、Ｇｅチャネル、もしくはＳｉＧｅチャネルのＦｉｎＦＥＴを想定した場合には問題がある。例えば、従来のＳｉＧｅ／バッファ層  ＳｉＧｅ／Ｓｉ積層構造ウエハーに酸化によるＧｅ濃縮工程を行って高濃度ゲルマニウム層を形成するには、基板底部へのＧｅ拡散を抑制するために基板構造はＳＧＯＩ（Silicon Germanium on Insulator）基板に限定されてしまう。また縦方向への酸化によってＧｅ濃縮を行っているため、この場合Ｇｅ濃度の高い領域の厚さは当初のＳｉＧｅ膜の厚さよりも小さくなる。従って、ＦｉｎＦＥＴのＦｉｎ高さ、すなわち最大チャネル幅がそれで決まってしまうので、ＦｉｎＦＥＴの電流駆動力が必然的に制限されることになり、設計の自由度が失われる。
【０００７】
また、ＳｉＧｅ層上に高濃度ゲルマニウム層をエピタキシャル成長で形成する場合は、Ｓｉ基板上にバッファ層、緩和層を形成しておいてからＧｅ層をエピタキシャル成長させる必要があり、やはりＧｅ層の膜厚を大きく取れない。もしＧｅを厚く積めたとしてもフィンの根元に近い領域では圧縮応力がかかっているが、フィン上部では応力が弱くなり、チャネル中での応力が一様にならないという問題がある。
【特許文献１】特開２００５−１９９７０号公報
【非特許文献１】S. Takagi et al: IEDM Tech. Dig. pp. 57-61, (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）が大きくできて、設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、Ｓｉ半導体層上にＧｅ濃度が段階的に変化して形成されたバッファ層と、前記バッファ層との界面のＧｅ濃度に応じたＧｅ濃度で前記バッファ層上に形成されたＳｉＧｅ層とにより所定の高さで形成されたフィンと、前記フィンの側面にゲート絶縁膜を介して形成されたゲート電極と、前記フィンの前記ゲート電極の両側に形成されたソース領域及びドレイン領域とを有し、前記フィンにおける前記ゲート絶縁膜を介して前記ゲート電極と対向したチャネル領域は、前記ＳｉＧｅ層の領域内に形成されていることを特徴とするフィン構造のＦＥＴを有する半導体装置を提供する。
【００１０】
本発明の一態様によれば、Ｓｉ半導体層上にＧｅ濃度を段階的に変化させて形成されたバッファ層と前記バッファ層の上にＧｅ濃度を略一定にして形成されたＳｉＧｅ層とを有する基板を所定の形状にエッチングしてフィンを形成する第１の工程と、前記フィンのバッファ層とＳｉＧｅ層を酸化して酸化層を形成することにより、前記フィンのＧｅ濃度を高める第２の工程と、前記酸化層をエッチングにより除去する第３の工程と、前記酸化層がエッチング除去された前記フィンの側面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介してゲート電極を形成する第４の工程と、前記ゲート電極の両側にソース領域及びドレイン領域を形成する第５の工程と、を含むフィン構造の半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明の実施の態様によれば、ＳｉＧｅ層をＦｉｎＦＥＴのチャネル領域とし、ＦｉｎＦＥＴのチャネル幅（フィン高さ）が大きくできて、設計に自由度を有するフィン構造のＦＥＴを有する半導体装置、及び、その製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
（本発明の第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置であるｐ型ＦｉｎＦＥＴ（以下、ｐＦｉｎＦＥＴという）の構成を示す図である。
【００１３】
ｐＦｉｎＦＥＴは、所定の高さで形成されたフィン２０、ゲート電極３０、ソース領域４０、及び、ドレイン領域５０とを有して構成され、各素子は、素子分離膜６０で素子分離されている。
【００１４】
フィン２０は、Ｓｉ半導体層１０ｃ上にＧｅ濃度が段階的に変化して形成されたバッファ層１０ａとこのバッファ層１０ａ上にＧｅ濃度が略一定に形成されたＳｉＧｅ層１０ｂとにより形成された半導体基板１０上に、所定の厚さ及び所定の高さで形成されている。ＳｉＧｅ層１０ｂは、ｎ型不純物で所定の濃度に形成されている。また、フィン２０の厚さは、例えば、２０ｎｍ、フィンの高さは、５０ｎｍ〜１００ｎｍである。
【００１５】
フィン２０において、ゲート電極３０の下部には、ゲート絶縁膜３１を介して、ゲート電極３０と対向したチャネル領域３２がＳｉＧｅ層１０ｂの領域内に形成されている。
【００１６】
ソース領域４０、及び、ドレイン領域５０は、ゲート電極３０と対向したチャネル領域３２の両側に形成されている。ソース領域４０、及び、ドレイン領域５０は、ボロンＢ等のｐ型不純物がイオン注入されて所定の不純物濃度に形成されている。尚、以上のほかに、一般的に具備されているので図示は省略したが、ソース領域４０、及び、ドレイン領域５０へ電圧を印加するためのコンタクト部、電極部等がある。以下に、製造方法を説明しながら、上記半導体装置１を説明する。
【００１７】
（第１の実施の形態に係る半導体装置の製造方法）
図２（ａ）、（ｂ）、（ｃ）、（ｄ）、図３（ａ）、（ｂ）、（ｃ）、図４（ａ）、（ｂ）、（ｃ）、図５（ａ）、（ｂ）、（ｃ）、図６（ａ）、（ｂ）、（ｃ）は、本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【００１８】
（１ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ（Chemical Vapor Deposition）法により、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。ＳｉＧｅ層１０ｂを、ｎ型不純物で所定の濃度に形成する。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、一定であることが好ましい。上記のようにして形成された半導体基板１０において、ＳｉＧｅ層１０ｂの上にＳｉＮマスク１１を形成する（図２（ａ））。本実施の形態においては、ＳｉＮマスク１１が形成された半導体基板１０を予め準備しておくことにより、以下の工程から本実施の形態に係る製造方法を始めることができる。
【００１９】
（１ｂ）リソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥ（Reactive Ion Etching）によりフィン２０を形成する（図２（ｂ））。
【００２０】
（１ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層１０ｂを酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図２（ｃ））。
【００２１】
（１ｄ）ＳｉＮマスク１１をホットリン酸により、スリミングして酸化後のＳｉＧｅ層１０ｂとほぼ同じ厚さにする（図２（ｄ））。
【００２２】
（１ｅ）ＳｉＧｅ層１０ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図３（ａ））。
【００２３】
（１ｆ）各ＦｉｎＦＥＴの素子分離のため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を堆積、充填する（図３（ｂ））。
【００２４】
（１ｇ）素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする（図３（ｃ））。
【００２５】
（１ｈ）各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散されるので、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図４（ａ））。
【００２６】
（１ｉ）ゲートとなるポリシリコンを堆積させる工程である。ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる（図４（ｂ））。
【００２７】
（１ｊ）上記の工程後、平坦化する。ＣＭＰにより、ＳｉＮマスク１１の上端をストッパ位置として、ポリシリコン７０を平坦化処理する（図４（ｃ））。
【００２８】
（１ｋ）平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる（図５（ａ））。
【００２９】
（１ｌ）ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト１３をＳｉＮ膜１２上に形成する（図５（ｂ））。
【００３０】
（１ｍ）ＳｉＮ膜１２をＲＩＥ等によりエッチングする（図５（ｃ））。
【００３１】
（１ｎ）ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される（図６（ａ））。
【００３２】
（１ｏ）ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部（図示を省略）を各々形成する。ゲート側壁３４を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる（図６（ｂ））。
【００３３】
（１ｐ）ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。ここで、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を各々形成する（図６（ｃ））。
【００３４】
（１ｑ）上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成することにより、ｐＦｉｎＦＥＴが作製されることになる。
【００３５】
（第１の実施の形態の効果）
１．本発明の第１の実施の形態によれば、高濃度Ｇｅをエピタキシャル成長させてある程度の膜厚を形成してからＦｉｎＦＥＴを構成した場合よりもフィン高さを比較的大きく確保できる。そして、ＦｉｎＦＥＴにおいて、チャネル領域を高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルとできるので、キャリア移動度の向上に有利な効果を有する。
【００３６】
２．また、バッファ層を介してＳｉＧｅ層をエピタキシャル成長させてフィンを形成し、チャネル領域として転移密度の大きいバッファ層を使用しないので、結晶欠陥が少ないフィン構造のＦＥＴを形成しやすい。そして、フィン下部に不純物をイオン注入して、パンチスルーストッパを形成するので、接合リーク電流の増大を抑制する効果を有する。
【００３７】
３．また、Ｇｅ濃度はフィン表面が高く、中心部にかけて傾斜分布を持つような低温酸化を行うことにより、中心部のＳｉＧｅ部のＧｅ濃度を小さくすることができる。従って外側のフィン表面よりも内部の方が格子定数が小さいので、フィン表面のＧｅチャネルに対しては圧縮歪みが印加されることになり、キャリア移動度の向上に有利な効果を有する。
【００３８】
４．また、素子分離のために高価なＳＧＯＩ基板等を使用しないので、コスト低減にも効果を有する。
【００３９】
（本発明の第２の実施の形態）
第２の実施の形態は、第１の実施の形態において、基板底部へのＧｅ拡散を抑制するためにＳｉ半導体基板の替わりに、ＳＧＯＩ基板を使用してｐＦｉｎＦＥＴを構成したものである。以下においては、第１の実施の形態との相違点について、その製造工程を説明する。
【００４０】
（第２の実施の形態に係る半導体装置の製造方法）
図７（ａ）、（ｂ）は、本発明の第２の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【００４１】
（２ａ）Ｓｉ基板１００上に、埋め込み酸化膜であるＢＯＸ層１００ｄ、その上に形成されたＳｉ層１００ｃ、その上に形成されたバッファ層１００ａ、及び、その上にＧｅ濃度を略一定にして形成されたＳｉＧｅ層１００ｂを有するＳＧＯＩ基板を用意する。すなわち、ＢＯＸ層１００ｄ上のＳｉ層１００ｃには、Ｇｅ濃度を段階的に変化させてバッファ層１００ａが形成され、その上に、ＳｉＧｅ層１００ｂがＧｅ濃度を略一定にして形成されている。バッファ層１００ａは、ＢＯＸ層１００ｄからＳｉＧｅ層１００ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながら形成されている。ＳｉＧｅ層１００ｂは、ｎ型不純物で所定の濃度に形成されている。ＳｉＧｅ層１００ｂの上には、ＳｉＮマスク１１が形成されている（図７（ａ））。
（２ｂ）〜（２ｄ）の工程は、第１の実施の形態の（１ｂ）〜（１ｄ）の工程と同様である。
（２ｅ）ＳｉＧｅ層１００ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１００ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間のＢＯＸ層１００ｄの埋め込み酸化膜も、この工程により除去される。従って、エッチング量を時間の管理等により注意しながらこの工程を実施するのが好ましい（図７（ｂ））。以下の工程は、第１の実施の形態の（１ｉ）〜（１ｑ）と同様である。
【００４２】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態の効果に示した１及び３項の効果に加え、以下のような効果を有する。
【００４３】
ＳＧＯＩ基板を使用するので、基板底部へのＧｅ拡散を抑制でき、素子分離が容易になるという効果を有する。また、フィンの横方向からＧｅ濃縮を行うので、フィンの縦方向に関してＳｉＧｅ層のＧｅ濃度は均一に高濃度化され、Ｇｅ濃度の高い領域の厚さをＳｉＧｅ層の厚さ以上にできるという効果を有する。
【００４４】
（本発明の第３の実施の形態）
第３の実施の形態は、第１の実施の形態で示したｐＦｉｎＦＥＴと、ｎ型ＦｉｎＦＥＴ（以下、ｎＦｉｎＦＥＴという）を有し、１枚の半導体基板上に少なくとも１つのｐＦｉｎＦＥＴと少なくとも１つのｎＦｉｎＦＥＴとで構成された半導体装置である。以下に、製造方法を説明しながら、上記半導体装置を説明する。
【００４５】
図８（ａ）、（ｂ）、（ｃ）、図９（ａ）、（ｂ）、（ｃ）、図１０（ａ）、（ｂ）、（ｃ）、図１１（ａ）、（ｂ）は、本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。左側にｎＦｉｎＦＥＴ領域、右側にｐＦｉｎＦＥＴ領域の製造工程を示す。
【００４６】
（３ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ法により、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、一定であることが好ましい。ＳｉＧｅ層１０ｂは、ｐＦｉｎＦＥＴ領域ではｎ型不純物で所定の濃度に形成され、ｎＦｉｎＦＥＴ領域ではｐ型不純物で所定の濃度に形成されている。ＳｉＧｅ層１０ｂの上に、ＳｉＮマスク１１を形成する（図８（ａ））。
【００４７】
（３ｂ）まず、ｐＦｉｎＦＥＴ領域を形成するため、ｎＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｐＦｉｎＦＥＴの製造工程を進める。ｐＦｉｎＦＥＴ領域にリソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥによりフィン２０を形成する（図８（ｂ））。
【００４８】
（３ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層を酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図８（ｃ））。
【００４９】
（３ｄ）次に、ｎＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦｉｎＦＥＴ領域に、リソグラフィ技術とＲＩＥによりフィン２０を形成するため、ＳｉＮマスク１１を所定の形状にパターニングする（図９（ａ））。
【００５０】
（３ｅ）ｐＦｉｎＦＥＴ領域のレジストを剥離した後、ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域において、ＳｉＮマスク１１をホットリン酸により、スリミングして酸化後のＳｉＧｅ層１０ｂとほぼ同じ厚さにする（図９（ｂ））。
【００５１】
（３ｆ）次に、ｎＦｉｎＦＥＴ領域を形成するため、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｎＦｉｎＦＥＴの製造工程を進める。ｎＦｉｎＦＥＴ領域において、ＳｉＮマスク１１を基にＲＩＥによりフィン２０を形成する（図９（ｃ））。
【００５２】
（３ｇ）ｐＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域において、ＳｉＧｅ層１０ｂの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図１０（ａ））。
【００５３】
（３ｈ）ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域において、各ＦｉｎＦＥＴの素子分離を行うため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を堆積、充填する（図１０（ｂ））。
【００５４】
（３ｉ）素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする（図１０（ｃ））。
【００５５】
（３ｊ）ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。ボロンＢ又はインジウムＩｎ等のｐ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１１（ａ））。
【００５６】
（３ｋ）次に、ｎＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｐＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ又は砒素Ａｓ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン下部にもイオン注入され、フィン下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１１（ｂ））。
【００５７】
（３ｌ）以下の工程は、第１の実施の形態において示した（１ｉ）〜（１ｑ）、すなわち、図４（ｂ）〜図６（ｃ）の製造工程と共通である。レジスト剥離後、ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成した後に、ＭＯＣＶＤ法等によりポリシリコン７０をフィン２０を含む全体に堆積させる。上記の工程後、ＣＭＰにより、ＳｉＮマスク１１の上端をストッパ位置として、平坦化処理する。平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる。ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジストをＳｉＮ膜１２上に形成する。ＳｉＮ膜１２をＲＩＥ等によりエッチングした後、ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される。
【００５８】
ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を各々形成する。
【００５９】
ゲート側壁を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。そして、フィン２０の上面から垂直に、あるいは、傾斜させて、不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を各々形成する。
【００６０】
上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成するこにより、ｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴが作製されることになる。
【００６１】
尚、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部、ソース領域及びドレイン領域となる深い接合部の形成では、ｎＦｉｎＦＥＴの場合は、リンＰ等のｎ型不純物のイオン注入を行い、ｐＦｉｎＦＥＴの場合は、ボロンＢ等のｐ型不純物のイオン注入を行なう。
【００６２】
（第３の実施の形態の効果）
１．本発明の第３の実施の形態によれば、ｐＦｉｎＦＥＴにおいては、第１の実施の形態の効果と同様に、チャネル領域３２を高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルとできるので、キャリア移動度の向上に有利な効果を有する。また、ｎＦｉｎＦＥＴにおいては、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりも低濃度のＳｉＧｅチャネルが形成される。
２．上記のように、同一の基板上に、高濃度ＧｅのＳｉＧｅチャネルを有するｐＦｉｎＦＥＴと、低濃度ＧｅのＳｉＧｅチャネルを有するｎＦｉｎＦＥＴとが形成できるので、ＣＭＯＳ構成にする場合に特に効果を有する。
【００６３】
（本発明の第４の実施の形態）
本発明の第４の実施の形態は、第３の実施の形態において、Ｓｉ半導体基板上に成長させる結晶を、ｎＦｉｎＦＥＴとｐＦｉｎＦＥＴとで異ならせることにより、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりもさらに低濃度ＧｅのＳｉチャネルが形成されたｎＦｉｎＦＥＴを形成するものである。
【００６４】
図１２は、本発明の第４の実施の形態に係り、Ｓｉ半導体層１０ｃ上に、ｐＦｉｎＦＥＴ領域とｎＦｉｎＦＥＴ領域とで異なる層をエピタキシャル成長させた基板を示す図である。
【００６５】
ＣＶＤ法により、ｐＦｉｎＦＥＴを形成する領域には、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を一定にしてＳｉＧｅ層１０ｂを形成する。ＳｉＧｅ層１０ｂは、ｎ型不純物で所定の濃度に形成されている。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅ濃度を変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。
【００６６】
一方、ｎＦｉｎＦＥＴを形成する領域は、Ｓｉをエピタキシャル成長させたＳｉエピタキシャル層１０ｄとする。Ｓｉエピタキシャル層１０ｄは、ｐ型不純物で所定の濃度に形成されている。ｐＦｉｎＦＥＴ領域及びｎＦｉｎＦＥＴ領域へのエピタキシャル成長後に、全領域にＳｉＮマスク１１を形成する。
【００６７】
ｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造方法は、第３の実施の形態と同様であり、説明を省略する。
【００６８】
本発明の第４の実施の形態によれば、第３の実施の形態の効果に加え、ｐＦｉｎＦＥＴチャネル領域３２のＧｅ濃度よりもさらに低濃度ＧｅのＳｉチャネルが形成されたｎＦｉｎＦＥＴを形成できるので、ＣＭＯＳ構成にする場合に特に効果を有する。
【００６９】
（本発明の第５の実施の形態）
第５の実施の形態は、第１〜３の実施の形態で示したＦｉｎＦＥＴと、プレーナ型ＦＥＴを有する半導体装置である。以下に、製造方法を説明しながら、上記半導体装置を説明する。
【００７０】
図１３（ａ）、（ｂ）、（ｃ）、図１４（ａ）、（ｂ）、（ｃ）、図１５（ａ）、（ｂ）、（ｃ）、図１６（ａ）、（ｂ）、（ｃ）、図１７（ａ）、（ｂ）、（ｃ）、図１８は、本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。本説明では、ＦｉｎＦＥＴはｐＦｉｎＦＥＴ、及び、プレーナ型ＦＥＴはｎ型のプレーナ型ＦＥＴ（以下、ｎＦＥＴという）とする。各図においては、左側にｎＦＥＴ領域、右側にｐＦｉｎＦＥＴ領域の製造工程を示す。
【００７１】
（５ａ）Ｓｉ半導体層１０ｃ上に、ＣＶＤ法により、ｐＦｉｎＦＥＴを形成する領域には、Ｇｅ濃度を段階的に変化させてバッファ層１０ａを形成し、その上に、Ｇｅ濃度を所定の濃度にしてＳｉＧｅ層１０ｂを形成する。ＳｉＧｅ層１０ｂは、ｎ型不純物で所定の濃度に形成されている。バッファ層１０ａは、Ｓｉ半導体層１０ｃからＳｉＧｅ層１０ｂにかけてＧｅ濃度が高くなるようにＧｅを変化させて、格子不整合を緩和させながらエピタキシャル成長を行なう。尚、ＳｉＧｅ層１０ｂのＧｅ濃度は、バッファ層１０ａとの界面のＧｅ濃度に応じたＧｅ濃度にするのが好ましく、特に、バッファ層１０ａとの界面のＧｅ濃度に近似した濃度にするのが好ましい。また、ＳｉＧｅ層１０ｂのＧｅ濃度は、略一定であることが好ましい。
【００７２】
一方、ｎＦＥＴを形成する領域は、Ｓｉをエピタキシャル成長させたＳｉエピタキシャル層１０ｄとする。Ｓｉエピタキシャル層１０ｄは、ｐ型不純物で所定の濃度に形成されている。ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域へのエピタキシャル成長後に、全領域にＳｉＮマスク１１を形成する。図１３（ａ）参照。
【００７３】
（５ｂ）まず、ｐＦｉｎＦＥＴ領域を形成するため、ｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的にｐＦｉｎＦＥＴの製造工程を進める。ｐＦｉｎＦＥＴ領域にリソグラフィ技術によりＳｉＮマスク１１を所定の形状にパターニングし、これを基にＲＩＥによりフィン２０を形成する（図１３（ｂ））。
【００７４】
（５ｃ）ＳｉＧｅ層１０ｂ及びバッファ層１０ａを選択的に酸化してＧｅ濃縮を行ない、チャネル領域等となる部分のＧｅ濃度を高める。ＳｉＧｅ層１０ｂを酸化することにより、ＳｉＧｅ中のＳｉをＳｉＯ２中に取り込む。チャネル領域等となる部分は、高濃度ＧｅのＳｉＧｅチャネル、Ｇｅチャネル、あるいは、歪Ｇｅチャネルに形成される。これにより、ＳｉＧｅ層１０ｂ表面に形成されるＳｉＯ２酸化膜１２は厚くなると共に、ＳｉＧｅ層１０ｂは薄くなる。尚、ＳｉＧｅ層１０ｂはＧｅ濃度の勾配をその厚さ方向にほぼ対称に有する。また、各フィン２０の間の底部２０ａにもＳｉＯ２酸化膜１２が形成される（図１３（ｃ））。
【００７５】
（５ｄ）次に、ｎＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦＥＴ領域に、リソグラフィ技術とＲＩＥによりｎＦＥＴ素子領域８３を形成するため、ＳｉＮマスク１１を所定の形状にパターニングする（図１４（ａ））。
【００７６】
（５ｅ）ＳｉＮマスク１１により、ｎＦＥＴ素子領域８３の素子分離のためのトレンチ８１をＳｉ半導体層１０ｃに達するまでエッチングする（図１４（ｂ））。
【００７７】
（５ｆ）ｐＦｉｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域において、ＳｉＧｅ層１０ｂ及びバッファ層１０ａの表面のＳｉＯ２酸化膜１２を、フッ酸系のガスにより除去する。これにより、ＳｉＧｅ層１０ｂは薄くなり、所定のフィン厚さとなる。同様に、各フィン２０の間の底部２０ａのＳｉＯ２酸化膜１２も除去され、フィン２０の高さが所定の値に形成される。尚、バッファ層１０ａの一部も除去される（図１４（ｃ））。
【００７８】
（５ｇ）ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域において、ＳｉＮマスク１１をホットリン酸により、スリミングする。ｐＦｉｎＦＥＴ領域では、スリミングした後のＳｉＮマスク１１厚さは、ＳｉＯ２酸化膜１２が除去された後のＳｉＧｅ層１０ｂとほぼ同じ厚さとなる（図１５（ａ））。
【００７９】
（５ｈ）ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域において、各素子の素子分離を行うため、ＣＶＤ法により、ＳｉＯ２等の素子分離膜６０を各フィン２０の間及びトレンチ８１に堆積、充填する（図１５（ｂ））。
【００８０】
（５ｉ）素子分離膜６０をＳｉＮマスク１１をストッパとして、ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域の素子分離膜６０の高さが同一になるよう、エッチングする（図１５（ｃ））。
【００８１】
（５ｊ）次に、ｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、素子分離膜６０をエッチングにより所定の深さまでエッチバックする。所定の深さは、エッチバックによりバッファ層１０ａが露出するまではエッチングされず、バッファ層１０ａは素子分離膜６０に埋め込まれているようにする。次に、ｐＦｉｎＦＥＴ領域の各フィン２０の間の素子分離膜上面６０ａに、イオン注入を行う。リンＰ又は砒素Ａｓ等のｎ型不純物を上方から素子分離膜上面６０ａに向って図示Ａ方向に打ち込むと、フィン２０にはその頂部にＳｉＮマスク１１があるのでイオン注入されないが、素子分離膜上面６０ａにはイオン注入される。素子分離膜上面６０ａにイオン注入されると共に、不純物は横方向にも拡散され、フィン２０の下部にもイオン注入され、フィン２０の下部の不純物濃度が高くなり、パンチスルーストッパとなる（図１６（ａ））。
【００８２】
（５ｋ）ｎＦＥＴ領域のレジストを剥離後、ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、ｎＦＥＴ領域のＳｉＮマスク１１を剥離する（図１６（ｂ））。
【００８３】
（５ｌ）
ｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域に、各々、ゲート絶縁膜３１（ＳｉＯ２等）を熱酸化等により形成する（図１６（ｃ））。
【００８４】
（５ｍ）ゲートとなるポリシリコン７０を堆積させる工程である。ＭＯＣＶＤ法等によりポリシリコン７０をｐＦｉｎＦＥＴ領域及びｎＦＥＴ領域全体に堆積させる（図１７（ａ））。
【００８５】
（５ｎ）上記の工程後、平坦化する。ＣＭＰにより、ｐＦｉｎＦＥＴ領域のＳｉＮマスク１１の上端をストッパ位置として、ポリシリコン７０を平坦化処理する（図１７（ｂ））。
【００８６】
（５ｏ）平坦化されたポリシリコン７０及びＳｉＮマスク１１上に、第２のポリシリコン７１をＭＯＣＶＤ法等により堆積させる（図１７（ｃ））。
【００８７】
（５ｐ）
ｐＦｉｎＦＥＴ領域にレジスト（図示を省略）を施し、選択的に、ｎＦＥＴ領域のゲート電極８２を所定のパターンで形成する（図１８）。
【００８８】
（５ｑ）以下、ｐＦｉｎＦＥＴ領域の工程は、第１の実施の形態において示した（１ｌ）〜（１ｑ）、すなわち、図５（ｂ）〜図６（ｃ）の製造工程と共通である。すなわち、ｐＦｉｎＦＥＴ領域のレジスト剥離後、ｎＦＥＴ領域にレジスト（図示を省略）を施し、ＳｉＮ膜１２を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト１３をＳｉＮ膜１２上に形成する。ＳｉＮ膜１２をＲＩＥ等によりエッチングした後、ＳｉＮ膜１２をマスクとして、ＣＦ４等のフッ素系ガスを用いたＲＩＥによりエッチングを行う。これにより、フィン２０及びゲート３３の構造が形成される。ＳｉＮマスク１１及びＳｉＮ膜１２を剥離した後、フィン２０の上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を形成する。ゲート側壁３４を形成するため、ＳｉＯ２膜８０をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜８０をエッチバック除去して、ゲート側壁３４を形成する。ここで、フィン上面から垂直に、あるいは、傾斜させて、ボロンＢ等のｐ型不純物のイオン注入を行い、ゲート側壁３４をマスクエッジとして、ソース領域４０及びドレイン領域５０となる深い接合部を形成する。
【００８９】
（５ｒ）一方、ｎＦＥＴ領域では、上面からリンＰ等のｎ型不純物のイオン注入を行い、ソース領域とチャネル領域及びドレイン領域とチャネル領域との間の浅い接合部を形成する。次に、ゲート側壁を形成するため、ＳｉＯ２膜をＣＶＤ法等により、等方的に堆積させる。ＣＦ４等のフッ素系ガスを用いたＲＩＥによりＳｉＯ２膜をエッチバック除去して、ゲート側壁を形成する。上面から、リンＰ等のｎ型不純物のイオン注入を行い、ゲート側壁をマスクエッジとして、ソース領域及びドレイン領域となる深い接合部を形成する。
【００９０】
上記の工程後に、ゲート電極、ソース・ドレイン電極、コンタクト、配線等を公知技術による半導体製造プロセスを用いて形成することにより、ｐＦｉｎＦＥＴ及びｎＦＥＴが作製されることになる。
【００９１】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、第１〜４の実施の形態に示した効果に加え、同一基板上にＦｉｎＦＥＴとプレーナ型ＦＥＴとが形成され、各々を混載した半導体装置が可能となる。
【００９２】
ＦｉｎＦＥＴは、高集積化に寄与し、かつ、大電流化が可能となるが、周辺回路の構成にはプレーナ型ＦＥＴを必要とする場合があり、実際の集積半導体装置を構成する場合に有利な効果を有する。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係る半導体装置であるｐＦｉｎＦＥＴの構成を示す図である。
【図２】本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【図３】本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【図４】本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【図５】本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【図６】本発明の第１の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【図７】本発明の第２の実施の形態に係るｐ型ＦｉｎＦＥＴの製造工程を斜視図により順に示す図である。
【図８】本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。
【図９】本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。
【図１０】本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。
【図１１】本発明の第３の実施の形態に係るｎＦｉｎＦＥＴ及びｐＦｉｎＦＥＴの製造工程を断面図により順に示す図である。
【図１２】本発明の第４の実施の形態に係り、Ｓｉ半導体層１０ｃ上に、ｐＦｉｎＦＥＴ領域とｎＦｉｎＦＥＴ領域とで異なる層をエピタキシャル成長させた基板を示す図である。
【図１３】本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
【図１４】本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
【図１５】本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
【図１６】本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
【図１７】本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
【図１８】本発明の第５の実施の形態に係るＦｉｎＦＥＴ及びプレーナ型ＦＥＴの製造工程を断面図により順に示す図である。
【符号の説明】
【００９４】
１      半導体装置
１０    半導体基板
１０ａ  バッファ層
１０ｂ  ＳｉＧｅ層
１０ｃ  Ｓｉ半導体層
２０    フィン
３０    ゲート電極
３１    ゲート絶縁膜
３２    チャネル領域
４０    ソース領域
５０    ドレイン領域
【図１】
2007258485.tif 000003
【図２】
2007258485.tif 000004
【図３】
2007258485.tif 000005
【図４】
2007258485.tif 000006
【図５】
2007258485.tif 000007
【図６】
2007258485.tif 000008
【図７】
2007258485.tif 000009
【図８】
2007258485.tif 000010
【図９】
2007258485.tif 000011
【図１０】
2007258485.tif 000012
【図１１】
2007258485.tif 000013
【図１２】
2007258485.tif 000014
【図１３】
2007258485.tif 000015
【図１４】
2007258485.tif 000016
【図１５】
2007258485.tif 000017
【図１６】
2007258485.tif 000018
【図１７】
2007258485.tif 000019
【図１８】
2007258485.tif 000020
【手続補正書】
【提出日】平成18年4月21日(2006.4.21)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2007258485.tif 000021
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2007258485.tif 000022
【手続補正書】
【提出日】平成19年3月14日(2007.3.14)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2007258485.tif 000023
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2007258485.tif 000024
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2007258485.tif 000025