(57)【要約】      （修正有）【課題】ＣＭＯＳ論理ゲートの動作消費電力低減の為の小規模で、面積効率の良いフォーワードバイアス手段の提供。【解決手段】多数のｐＭＯＳＦＥＴが形成されているｎウェルと接地の間にｍ個のｐＭＯＳＦＥＴを配置すると、ｍ個のｐＭＯＳＦＥＴに電圧降下が発生し、ｎウェルの電位が接地より該電圧降下の分だけ高くなる。また、多数のｎＭＯＳＦＥＴが形成されているｐウェルと前期電源電圧の間にｎ個のｎＭＯＳＦＥＴを配置すると、ｎ個のｎＭＯＳＦＥＴに電圧降下が発生し、ｐウェルの電位が電源電圧より該電圧降下の分だけ低い電位となる。該多数のｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴにそれぞれフォーワードバイアスがかかる。該フォーワードバイアスがｐｎ接合の固有電位障壁より小さな値となるように、ｍとｎを設定する。【選択図】図１
2007251110.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路が動作状態にある時、該半導体回路の高速性能を維持し、動作時消費電力を低減し、該半導体回路が待機状態にある時、該半導体回路の待機時消費電力を低減するために、複数個の論理ゲート回路で構成された該半導体回路、該半導体回路のエヌ（ｎ）ウェル電位ＶＷｐを可変するために設けたｎウェル電位可変手段、該半導体回路のピー（ｐ）ウェル電位ＶＷｎを可変するために設けたｐウェル電位可変手段を備え、該半導体回路、該ｎウェル電位可変手段、該ｐウェル電位可変手段を金属・酸化膜・半導体の積層構造を持つモス形電界効果トランジスタ（ＭＯＳＦＥＴ）と静電容量で構成し、該半導体回路、該ｎウェル電位可変手段、該ｐウェル電位可変手段に高電位ＶＤＤと低電位ＶＳＳを供給し、該ｎウェル電位可変手段により生成され、該高電位ＶＤＤより低い高電位ＶＤ（ＶＤ＜ＶＤＤ）を動作状態にある該半導体回路の該ｎウェルに供給できるようにし、該ｐウェル電位可変手段により生成され、該低電位ＶＳＳより高い低電位ＶＳ（ＶＳ＞ＶＳＳ）を動作状態にある該半導体回路の該ｐウェルに供給できるようにし、該半導体回路を低消費電力化し、該ｎウェル電位可変手段を介して、該高電位ＶＤＤを待機状態にある該半導体回路の該ｎウェルに供給できるようにし、該ｐウェル電位可変手段を介して、該低電位ＶＳＳを待機状態にある該半導体回路の該ｐウェルに供給できるようにし、該半導体回路を低消費電力化することを特徴とする低消費電力半導体集積回路．
【請求項２】
前記半導体回路の前記ｎウェルへ前記ｎウェル電位ＶＷｐを供給するための前記ｎウェル電位可変手段は、立て積みされたｍ（＝１，２，Ｍ）個のピー（ｐ）形ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）、１個のｐＭＯＳＦＥＴスイッチ、１個のエヌ（ｎ）形ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）スイッチ、第１の静電容量を備え、該立て積みされた各ｐＭＯＳＦＥＴのソースと該各ｐＭＯＳＦＥＴの上側に隣接するｐＭＯＳＦＥＴのドレインを接続し、該立て積みされた該各ｐＭＯＳＦＥＴのゲートとドレインを接続し、該ｐＭＯＳＦＥＴスイッチのゲートと該ｎＭＯＳＦＥＴスイッチのゲートを第１の制御信号ＣＬが供給される配線で接続し、該ｐＭＯＳＦＥＴスイッチのドレインと該ｎＭＯＳＦＥＴスイッチのドレインと該ｎウェルを接続し、該ｐＭＯＳＦＥＴスイッチのソースへ該高電位ＶＤＤを供給し、該ｎＭＯＳＦＥＴスイッチのソースと該立て積みされたｍ（＝１，２，Ｍ）個のｐＭＯＳＦＥＴのうちの最上部のｐＭＯＳＦＥＴのソースおよび該第１の静電容量の一方の端子を接続し、該立て積みされたｍ（＝１，２，Ｍ）個のｐＭＯＳＦＥＴのうちの最下部のｐＭＯＳＦＥＴのドレインおよび該第１の静電容量の他方の端子へ該低電位ＶＳＳを供給し、該ｐＭＯＳＦＥＴスイッチのｎウェルおよび該立て積みされたｍ個のｐＭＯＳＦＥＴのｎウェルを該高電位ＶＤＤが供給される配線あるいは該半導体回路の該ｎウェルに接続し、該ｎＭＯＳＦＥＴスイッチのｐウェルを該低電位ＶＳＳが供給される配線あるいは該半導体回路のｐウェルに接続し、該半導体回路の前記ｐウェルへ前記ｐウェル電位ＶＷｎを供給するための前記ｐウェル電位可変手段は、立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴ、１個のｎＭＯＳＦＥＴスイッチ、１個のｐＭＯＳＦＥＴスイッチ、第２の静電容量を備え、該立て積みされた各ｎＭＯＳＦＥＴのソースと該各ｎＭＯＳＦＥＴの下側に隣接するｎＭＯＳＦＥＴのドレインを接続し、該立て積みされた該各ｎＭＯＳＦＥＴのゲートとドレインを接続し、該ｎＭＯＳＦＥＴスイッチのゲートと該ｐＭＯＳＦＥＴスイッチのゲートを第２の制御信号ＣＬＢが供給される配線で接続し、該ｎＭＯＳＦＥＴスイッチのドレインと該ｐＭＯＳＦＥＴスイッチのドレインと該ｐウェルを接続し、該ｎＭＯＳＦＥＴスイッチのソースおよび該第２の静電容量の他方の端子へ該低電位ＶＳＳを供給し、該ｐＭＯＳＦＥＴスイッチのソースと該立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴのうちの最下部のｎＭＯＳＦＥＴのソースおよび第２の静電容量の一方の端子を接続し、該立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴのうちの最上部のｎＭＯＳＦＥＴのドレインへ該高電位ＶＤＤを供給し、該ｎＭＯＳＦＥＴスイッチおよび該立て積みされたｎ個のｎＭＯＳＦＥＴのｐウェルを該低電位ＶＳＳが供給される配線あるいは該半導体回路の該ｐウェルに接続し、該ｐＭＯＳＦＥＴスイッチのｎウェルを該高電位ＶＤＤが供給される配線あるいは該半導体回路のｎウェルに接続して、該ｎウェル電位ＶＷｐ、該ｐウェル電位ＶＷｎを供給できるようにして、前記半導体回路を低消費電力化することを特徴とするｎウェル電位可変手段、ｐウェル電位可変手段．
【請求項３】
前記半導体回路が待機状態にある時、該半導体回路を構成する全てのｐＭＯＳＦＥＴの前記ｎウェル電位と該半導体回路を構成する全てのｐＭＯＳＦＥＴの前記ソース電位を等しくし、該半導体回路を構成する全てのｎＭＯＳＦＥＴの前記ｐウェル電位と該半導体回路を構成する全てのｎＭＯＳＦＥＴの前記ソース電位を等しくすることにより、該半導体回路の待機時消費電力を低減し、該半導体回路が動作状態にある時、該半導体回路を構成する全てのｐＭＯＳＦＥＴの該ｎウェル電位を、該半導体回路を構成する全てのｐＭＯＳＦＥＴの該ソース電位に対してフォーワードバイアスをかけ、該半導体回路を構成する全てのｎＭＯＳＦＥＴの該ｐウェル電位を該半導体回路を構成する全てのｎＭＯＳＦＥＴの該ソース電位に対してフォーワードバイアスをかけ、該半導体回路の動作時消費電力を低減するために、前記高電位ＶＤＤから前記ｎウェル電位可変手段の立て積みされたｍ（＝１，２，Ｍ）個のｐＭＯＳＦＥＴの電圧降下ＶｐＭＯＳを差し引いた電圧（ＶＤＤ−ＶｐＭＯＳ）がｐ形半導体とｎ形半導体の接合部（ｐｎ接合）の固有電位障壁ＶＢｉより小さな電圧となるように設定し、大きな順方向電流が流れるのを阻止できるよう、該立て積みｐＭＯＳＦＥＴの数を決定し、該高電位ＶＤＤから前記ｐウェル電位可変手段の立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴの電圧降下ＶｎＭＯＳを差し引いた電位（ＶＤＤ−ＶｎＭＯＳ）が該固有電位障壁ＶＢｉより小さな電圧となるように設定し、大きな順方向電流が流れるのを阻止できるよう、該立て積みｎＭＯＳＦＥＴの数を決定することを特徴とするｎウェル電位可変手段、ｐウェル電位可変手段．
【発明の詳細な説明】
【発明の詳細な説明】
【発明が属する技術分野】
【０００１】  本発明は、例えば、多数の半導体回路で構成されるマイクロプロセッサや多数の半導体回路で構成される半導体メモリの消費電力を削減するための回路であり、特に、前記半導体回路が動作状態にある時、該半導体回路の性能を損なうことなく、動作時消費電力を削減し、該半導体回路が待機状態にある時、該半導体回路の待機時消費電力を削減する、半導体集積回路に関する．
【ＣＭＯＳインバータの構成】
【０００２】  通常の論理回路は複数個の論理ゲートで構成される．論理ゲートは、例えば、図２に示す正のしきい値電圧（Ｖｔｎ）をもつｎタイプのエンハンスメント形ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）、図３に示す負のしきい値電圧（Ｖｔｐ）をもつｐタイプのエンハンスメント形ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）、から構成される相補モス形回路（ＣＭＯＳ回路）を主たる作動要素とする．該ｎＭＯＳＦＥＴのドレイン、ゲート、ソース、ウェルをそれぞれＤｎ、Ｇｎ、Ｓｎ、Ｗｎと記載し、これらの電位をそれぞれＶＤｎ、ＶＧｎ、ＶＳｎ、ＶＷｎとする．該ソースＳｎを基準としたＤｎ、Ｇｎ、Ｗｎの電位をそれぞれＶｄｓｎ、Ｖｇｓｎ、Ｖｗｓｎとする．同様に、該ｐＭＯＳＦＥＴのドレイン、ゲート、ソース、ウェルをそれぞれＤｐ、Ｇｐ、Ｓｐ、Ｗｐと記載し、これらの電位をそれぞれＶＤｐ、ＶＧｐ、ＶＳｐ、ＶＷｐとする．該ソースＳｐを基準としたＤｐ、Ｇｐ、Ｗｐの電位をそれぞれＶｄｓｐ、Ｖｇｓｐ、Ｖｗｓｐとする．
ＣＭＯＳインバータの回路図を図４に示す．該ＣＭＯＳインバータはｐＭＯＳＦＥＴ４１およびｎＭＯＳＦＥＴ４２で構成される．図４に示すＣＭＯＳインバータに対応するＣＭＯＳインバータの構造を図５に示す．該ＣＭＯＳインバータはｐＭＯＳＦＥＴ５１およびｎＭＯＳＦＥＴ５２で構成される．図５は、ｎウェル５３およびｐウェル５４がｐ形シリコン基板５５の中に形成されている例で、ドレイン電流が流れる方向に平行に切断した例である．該ｐＭＯＳＦＥＴ５１は該ｎウェル５３に、該ｎＭＯＳＦＥＴ５２は該ｐウェル５４に、それぞれ形成されている．他のＣＭＯＳ論理ゲートの構造も図５とほぼ同様である．
図６は２個のＣＭＯＳインバータ６１、６２が従続接続されたＣＭＯＳ論理回路の一例である．ＣＭＯＳインバータ６１は第１のｐＭＯＳＦＥＴ６１１および第１のｎＭＯＳＦＥＴ６１２が立て積みされた構成である．同様に、ＣＭＯＳインバータ６２は第２のｐＭＯＳＦＥＴ６２１および第２のｎＭＯＳＦＥＴ６２２が立て積みされた構成である．
該ｐＭＯＳＦＥＴ６１１、６２１のソース（Ｓｐ）およびｎウェル（Ｗｐ）は配線６３を介して高電位（ＶＤＤ）が供給され、該ｎＭＯＳＦＥＴ６１２、６２２のソース（Ｓｎ）およびｐウェル（Ｗｎ）は配線６４を介して低電位（ＶＳＳ）が供給される．ここでは、一例として、高電位（ＶＤＤ）を１Ｖ、低電位（ＶＳＳ）を０Ｖとし、通常低電位（ＶＳＳ）を基準電位としている．
一方、該ｐＭＯＳＦＥＴ６１１のゲート（Ｇｐ）および該ｎＭＯＳＦＥＴ６１２のゲート（Ｇｎ）へは共通の入力電圧（Ｖｉ１）が供給され、該ｐＭＯＳＦＥＴ６１１のドレイン（Ｄｐ）および該ｎＭＯＳＦＥＴ６１２のドレイン（Ｄｎ）から共通の出力電圧（Ｖｏ１）が出力される．また、該ｐＭＯＳＦＥＴ６２１のゲート（Ｇｐ）および該ｎＭＯＳＦＥＴ６２２のゲート（Ｇｎ）へは該出力電圧（Ｖｏ１）が供給され、該ｐＭＯＳＦＥＴ６２１のドレイン（Ｄｐ）および該ｎＭＯＳＦＥＴ６２２のドレイン（Ｄｎ）から共通の出力電圧（Ｖｏ２）が出力される．
該ｐＭＯＳＦＥＴ６１１のドレイン（Ｄｐ）および該ｎＭＯＳＦＥＴ６１２のドレイン（Ｄｎ）に共通に接続された静電容量６１３、該ｐＭＯＳＦＥＴ６２１のドレイン（Ｄｎ）および該ｎＭＯＳＦＥＴ６２２のドレイン（Ｄｎ）に共通に接続された静電容量６２３はそれぞれ該ＣＭＯＳインバータ６１、該ＣＭＯＳインバータ６２の負荷容量である．なお、該ＣＭＯＳインバータ６２の出力端子と該ＣＭＯＳインバータ６１の入力端子とを接続することにより、１ビットデータを保持する記憶セルが実現でき、スタチックランダムアクセスメモリ（ＳＲＡＭ）に利用される．
一般に、該ｐＭＯＳＦＥＴ６１１、６２１のソースと（Ｓｐ）とｎウェル（Ｗｐ）が互いに接続され、該ｎＭＯＳＦＥＴ６１２、６２２のソース（Ｓｎ）とｐウェル（Ｗｎ）が互いに接続された状態の時（図６）、ｐＭＯＳＦＥＴ６１１、６２１のしきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）と該ｎＭＯＳＦＥＴ６１２、６２２のしきい値電圧（Ｖｔｎ）は高電位（ＶＤＤ）と低電位（ＶＳＳ）の差（ＶＤＤ−ＶＳＳ）の約２０％程度に設定される．以下では（ＶＤＤ−ＶＳＳ）を電源電圧と呼ぶ．ここでは一例として、高電位ＶＤＤを１Ｖ、低電位ＶＳＳを０Ｖとしたので、該電源電圧（ＶＤＤ−ＶＳＳ）は高電位（ＶＤＤ）と等しく、該ｐＭＯＳＦＥＴ６１１、６２１の負のしきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）と該ｎＭＯＳＦＥＴ６１２、６２２の正のしきい値電圧（Ｖｔｎ）は約０．２Ｖ程度となる．
【ＣＭＯＳ回路の動作時消費電力を削減する技術】
【０００３】  各ＣＭＯＳ論理ゲートの動作時消費電力（ＰＡＴ）は、クロック周波数（ｆｃ）、電源電圧（ＶＤＤ−ＶＳＳ）の二乗｛（ＶＤＤ−ＶＳＳ）２｝、ＣＭＯＳ論理ゲートの負荷容量（Ｃ）、スイッチング確率（Ｓｐ）にそれぞれ比例する．従って、多数のＣＭＯＳ論理ゲートで構成されるＣＭＯＳ論理回路の動作時消費電力（ＰＡＴ）は各ＣＭＯＳ論理ゲートの該動作時消費電力（ｐＡＴ）の総和である．従って、性能を維持し、つまり、クロック周波数（ｆｃ）を一定に保ち、同時に該動作時消費電力（ＰＡＴ）を削減するためには、上記ファクタ（ＶＤＤ−ＶＳＳ、Ｃ、Ｓｐ）を削減する必要がある．特に該動作時消費電力（ＰＡＴ）を削減する有効な手段として、該電源電圧（ＶＤＤ−ＶＳＳ）を削減することが上げられる．
一方、クロック周波数（ｆｃ）は電源電圧（ＶＤＤ−ＶＳＳ）からしきい値電圧の２倍を差し引いた値にほぼ比例する．今、ｐＭＯＳＦＥＴのしきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）とｎＭＯＳＦＥＴのしきい値電圧（Ｖｔｎ）が等しいとすれば、クロック周波数（ｆｃ）は（ＶＤＤ−ＶＳＳ−２Ｖｔｎ）にほぼ比例する．従って、単に該電源電圧（ＶＤＤ−ＶＳＳ）のみを低減すると、該クロック周波数（ｆｃ）が低下してしまう．そこで、該（ＶＤＤ−ＶＳＳ−２Ｖｔｎ）を一定に保ちながら、該電源電圧（ＶＤＤ−ＶＳＳ）を削減するためには、｜Ｖｔｐ｜、Ｖｔｎも低減する必要がある．例えば、前述したように、ＶＤＤが１Ｖ、ＶＳＳが０Ｖ、｜Ｖｔｐ｜とＶｔｎが０．２Ｖの時、該（ＶＤＤ−ＶＳＳ−２Ｖｔｎ）は０．６Ｖとなる．｜Ｖｔｐ｜とＶｔｎを０．２Ｖのまま、ＶＤＤを０．８Ｖに削減すると、該（ＶＤＤ−ＶＳＳ−２Ｖｔｎ）は０．４Ｖとなり、ｆｃが低下する．一方、｜Ｖｔｐ｜とＶｔｎを０．１Ｖに低減すれば、ＶＤＤを０．８Ｖに低減しても、該（ＶＤＤ−ＶＳＳ−２Ｖｔｎ）は０．６Ｖに維持され、該クロック周波数（ｆｃ）は低下することなく、一定に維持される．つまり、該クロック周波数（ｆｃ）を維持しながら、該電源電圧（ＶＤＤ−ＶＳＳ）の二乗｛（ＶＤＤ−ＶＳＳ）２｝に比例して、該動作時消費電力（ＰＡＴ）が削減される．上述の例では、ＶＤＤが０．８ＶのＰＡＴは、ＶＤＤが１ＶのＰＡＴと比べ、約６４％に削減される．
【しきい値電圧の低減】
【０００４】  図２に示したｎＭＯＳＦＥＴのソース電位（ＶＳｎ）を基準とした該ｎＭＯＳＦＥＴのウェル（ｐウェル）の電位（ＶＷｎ）をバックゲートバイアス（Ｖｗｓｎ）と言う．該ｎＭＯＳＦＥＴのしきい値電圧（Ｖｔｎ）とｎＭＯＳＦＥＴの該バックゲートバイアス（Ｖｗｓｎ）との関係の一例を図７に示す．該バックゲートバイアス（Ｖｗｓｎ）をバックワード（負の方向）に増加すると、ｎＭＯＳＦＥＴの該しきい値電圧（Ｖｔｎ）は増加する．一方、バックゲートバイアス（Ｖｗｓｎ）をフォーワード（正の方向）に増加すると、ｎＭＯＳＦＥＴの該しきい値電圧（Ｖｔｎ）は減少する．
ｎＭＯＳＦＥＴのソース電位（ＶＳｎ）およびｐウェルの電位（ＶＷｎ）が０Ｖの時｛バックゲートバイアス（Ｖｗｓｎ）が０Ｖ｝、ｎＭＯＳＦＥＴの該しきい値電圧（Ｖｔｎ）をＶｔｎ０とする．ｎＭＯＳＦＥＴのソース電位（ＶＳｎ）が０Ｖ、ｐウェルの電位（ＶＷｎ）が正の時（フォーワードバイアス）、ｎＭＯＳＦＥＴの該しきい値電圧（ＶｔｎＬ）はＶｔｎ０より低くなる．一方、ｎＭＯＳＦＥＴのソース電位（ＶＳｎ）が０Ｖ、ｐウェルの電位（ＶＷｎ）が負の時（バックワードバイアス）、ｎＭＯＳＦＥＴの該しきい値電圧（ＶｔｎＨ）はＶｔｎ０より高くなる．
ｎＭＯＳＦＥＴのドレイン電流（Ｉｄｓｎ）とｎＭＯＳＦＥＴのゲート・ソース間の電圧（Ｖｇｓｎ）との関係の一例を図８に示す．８１はバックゲートバイアス（Ｖｗｓｎ）が０Ｖの時のドレイン電流（Ｉｄｓｎ）、８２および８３はそれぞれバックゲートバイアス（Ｖｗｓｎ）がフォーワード（正の方向）およびバックワード（負の方向）にかかった場合の該ドレイン電流（Ｉｄｓｎ）である．該バックゲートバイアス（Ｖｗｓｎ）が正から負へシフトすると、ドレイン電流（Ｉｄｓｎ）特性は右方向にシフトし、該しきい値電圧（Ｖｔｎ）が高くなる．
【０００５】  図３に示したｐＭＯＳＦＥＴのソース電位（ＶＳｐ）を基準としたｐＭＯＳＦＥＴのウェル（ｎウェル）の電位（ＶＷｐ）もバックゲートバイアス（Ｖｗｓｐ）と言う．該ｐＭＯＳＦＥＴのしきい値電圧（Ｖｔｐ）とｐＭＯＳＦＥＴの該バックゲートバイアス（Ｖｗｓｐ）との関係の一例を図９に示す．該バックゲートバイアス（Ｖｗｓｐ）をバックワード（正の方向）に増加するとｐＭＯＳＦＥＴの該しきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）は増加する．一方、該バックゲートバイアス（Ｖｗｓｐ）をフォーワード（負の方向）に増加すると、ｐＭＯＳＦＥＴの該しきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）は減少する．
該ｐＭＯＳＦＥＴのソース電位（ＶＳｐ）およびｎウェルの電位（ＶＷｐ）が０Ｖの時｛バックゲートバイアス（Ｖｗｓｐ）が０Ｖ｝、ｐＭＯＳＦＥＴの該しきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）を｜Ｖｔｐ０｜とする．ｐＭＯＳＦＥＴのソース電位（ＶＳｐ）が０Ｖ、ｎウェルの電位（ＶＷｐ）が負の時（フォーワードバイアス）、ｐＭＯＳＦＥＴの該しきい値電圧（ＶｔｐＬ）の絶対値（｜ＶｔｐＬ｜）は｜Ｖｔｐ０｜より低くなる．一方、ｐＭＯＳＦＥＴのソース電位（ＶＳｐ）が０Ｖ、ｎウェルの電位（ＶＷｐ）が正の時（バックワードバイアス）、ｐＭＯＳＦＥＴの該しきい値電圧（ＶｔｐＨ）の絶対値（｜ＶｔｐＨ｜）は｜Ｖｔｐ０｜より高くなる．
ｐＭＯＳＦＥＴのドレイン電流（Ｉｄｓｐ）とｐＭＯＳＦＥＴのゲート・ソース間の電圧（Ｖｇｓｐ）との関係を図１０に示す．１０１はバックゲートバイアス（Ｖｗｓｐ）が０Ｖの時のドレイン電流（Ｉｄｓｐ）、１０２および１０３はそれぞれバックゲートバイアス（Ｖｗｓｐ）がフォーワード（負の方向）およびバックワード（正の方向）にかかった場合のドレイン電流（Ｉｄｓｐ）である．該バックゲートバイアス（Ｖｗｓｐ）が負から正へシフトすると、ドレイン電流（Ｉｄｓｐ）特性は左方向にシフトし、該しきい値電圧（Ｖｔｐ）の絶対値（｜Ｖｔｐ｜）が大きくなる．
図７、図９に示すように、該バックゲートバイアス（Ｖｗｓ）をフォーワードにかけたままにすると、該しきい値電圧（｜Ｖｔｐ｜、Ｖｔｎ）は低い（あるいは、小さい）値のままであるため、図８、図９に示すように、待機時に大きなリーク電流｛Ｖｇｓが０Ｖで流れるドレイン電流（Ｉｄｓ）｝が流れ、ＣＭＯＳ論理回路の待機時消費電力（ＰＳＴ）が増加する．これを回避するためには、該バックゲートバイアス（Ｖｗｓ）を０Ｖに戻す必要がある．
【ボルテージフォロアを用いる従来の技術】
【０００６】  ｎウェル、ｐウェルにフォーワードバイアスを加える回路（以下、「フォーワードバイアス回路」と言う）として、例えば、Ｍ．Ｋｈｅｗｌｌａｈ，ｅｔ．ａｌ．，Ａ  ４．２ＧＨｚ  ０．３ｍｍ２２５６ｋｂＤｕａｌ  Ｖｃｃ  ＳＲＡＭ  Ｂｕｉｌｄｉｎｇ  Ｂｌｏｃｋ  ｉｎ  ６５ｎｍ  ｚｃｍｏｓ，３４．２，ｐｐ．６２４−６２５，Ｆｅｂ．２００６に記載されているボルテージフォロアを用いる技術がある．本技術を用いた実施例を図１１に示す．ＣＭＯＳインバータ１１０１、１１０２の構成は図６のＣＭＯＳインバータ６１、６２とほぼ同様である．但し、ｐＭＯＳＦＥＴ  １１１１、ｐＭＯＳＦＥＴ  １１１２のｎウェルは配線１１０３を介して、ボルテージフォロア１１０５より（負の）バックゲートバイアス（Ｖｗｓｐ）が供給され、ｎＭＯＳＦＥＴ１  １１２１、ｎＭＯＳＦＥＴ  １１２２のｐウェルは配線１１０４を介して、ボルテージフォロア  １１０６より（正の）バックゲートバイアス（Ｖｗｓｎ）が供給される．この結果、しきい値電圧（｜Ｖｔｐ｜、Ｖｔｎ）が減少する
【発明が解決しようとする課題】
【０００７】  上述した従来技術のボルテージフォロアは演算増幅器で構成できる．一般に、演算増幅器は差動増幅器、レベルシフタ、増幅段、出力バッファから構成されるので、回路規模が極めて大きい、面積オーバーヘッドが大きい、価格が高い、等の欠点がある．フォーワードバイアスが印可された状態にあるので、待機時消費電力（ＰＳＴ）が極めて大きい．また、上述の高電位ＶＤＤ、低電位ＶＳＳ以外に、新たな外部電源が２種類必要となる．さらに、動作時および待機時にホルテージフォロアそのものが消費する電力は極めて大きい、等の欠点がある．このため、マイクロプロセッサやメモリ回路への適用、ならびに実用化が極めて難しい．
本発明は上記の様々な欠点や課題を解決できるフォーワードバイアス回路技術を提供する．
【課題を解決するための手段】
【０００８】  本発明の半導体集積回路は、上記した従来技術の課題を解決するためになされたものであり、半導体回路が動作状態にある時、該半導体回路の高速性能を維持し、動作時消費電力を低減し、該半導体回路が待機状態にある時、該半導体回路の待機時消費電力を低減するために、複数個の論理ゲート回路で構成された該半導体回路、該半導体回路のエヌ（ｎ）ウェル電位ＶＷｐを可変するために設けたｎウェル電位可変手段、該半導体回路のピー（ｐ）ウェル電位ＶＷｎを可変するために設けたｐウェル電位可変手段を備え、該半導体回路、該ｎウェル電位可変手段、該ｐウェル電位可変手段を金属・酸化膜・半導体の積層構造を持つモス形電界効果トランジスタ（ＭＯＳＦＥＴ）と静電容量で構成し、該半導体回路、該ｎウェル電位可変手段、該ｐウェル電位可変手段に高電位ＶＤＤと低電位ＶＳＳを供給し、該ｎウェル電位可変手段により生成され、該高電位ＶＤＤより低い高電位ＶＤ（ＶＤ＜ＶＤＤ）を動作状態にある該半導体回路の該ｎウェルに供給できるようにし、該ｐウェル電位可変手段により生成され、該低電位ＶＳＳより高い低電位ＶＳ（ＶＳ＞ＶＳＳ）を動作状態にある該半導体回路の該ｐウェルに供給できるようにし、該半導体回路を低消費電力化し、該ｎウェル電位可変手段を介して、該高電位ＶＤＤを待機状態にある該半導体回路の該ｎウェルに供給できるようにし、該ｐウェル電位可変手段を介して、該低電位ＶＳＳを待機状態にある該半導体回路の該ｐウェルに供給できるようにし、該半導体回路を低消費電力化し、前記半導体回路の前記ｎウェルへ前記ｎウェル電位ＶＷｐを供給するための前記ｎウェル電位可変手段は、立て積みされたｍ（＝１，２，Ｍ）個のピー（ｐ）形ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）、１個のｐＭＯＳＦＥＴスイッチ、１個のエヌ（ｎ）形ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）スイッチ、第１の静電容量を備え、該立て積みされた各ｐＭＯＳＦＥＴのソースと該各ｐＭＯＳＦＥＴの上側に隣接するｐＭＯＳＦＥＴのドレインを接続し、該立て積みされた該各ｐＭＯＳＦＥＴのゲートとドレインを接続し、該ｐＭＯＳＦＥＴスイッチのゲートと該ｎＭＯＳＦＥＴスイッチのゲートを第１の制御信号ＣＬが供給される配線で接続し、該ｐＭＯＳＦＥＴスイッチのドレインと該ｎＭＯＳＦＥＴスイッチのドレインと該ｎウェルを接続し、該ｐＭＯＳＦＥＴスイッチのソースへ該高電位ＶＤＤを供給し、該ｎＭＯＳＦＥＴスイッチのソースと該立て積みされたｍ（＝１，２，Ｍ）個のｐＭＯＳＦＥＴのうちの最上部のｐＭＯＳＦＥＴのソースおよび該第１の静電容量の一方の端子を接続し、該立て積みされたｍ（＝１，２，Ｍ）個のｐＭＯＳＦＥＴのうちの最下部のｐＭＯＳＦＥＴのドレインおよび該第１の静電容量の他方の端子へ該低電位ＶＳＳを供給し、該ｐＭＯＳＦＥＴスイッチのｎウェルおよび該立て積みされたｍ個のｐＭＯＳＦＥＴのｎウェルを該高電位ＶＤＤが供給される配線あるいは該半導体回路の該ｎウェルに接続し、該ｎＭＯＳＦＥＴスイッチのｐウェルを該低電位ＶＳＳが供給される配線あるいは該半導体回路のｐウェルに接続し、該半導体回路の前記ｐウェルへ前記ｐウェル電位ＶＷｎを供給するための前記ｐウェル電位可変手段は、立て積みされたｎ���＝１，２，Ｎ）個のｎＭＯＳＦＥＴ、１個のｎＭＯＳＦＥＴスイッチ、１個のｐＭＯＳＦＥＴスイッチ、第２の静電容量を備え、該立て積みされた各ｎＭＯＳＦＥＴのソースと該各ｎＭＯＳＦＥＴの下側に隣接するｎＭＯＳＦＥＴのドレインを接続し、該立て積みされた該各ｎＭＯＳＦＥＴのゲートとドレインを接続し、該ｎＭＯＳＦＥＴスイッチのゲートと該ｐＭＯＳＦＥＴスイッチのゲートを第２の制御信号ＣＬＢが供給される配線で接続し、該ｎＭＯＳＦＥＴスイッチのドレインと該ｐＭＯＳＦＥＴスイッチのドレインと該ｐウェルを接続し、該ｎＭＯＳＦＥＴスイッチのソースおよび該第２の静電容量の他方の端子へ該低電位ＶＳＳを供給し、該ｐＭＯＳＦＥＴスイッチのソースと該立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴのうちの最下部のｎＭＯＳＦＥＴのソースおよび第２の静電容量の一方の端子を接続し、該立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴのうちの最上部のｎＭＯＳＦＥＴのドレインへ該高電位ＶＤＤを供給し、該ｎＭＯＳＦＥＴスイッチおよび該立て積みされたｎ個のｎＭＯＳＦＥＴのｐウェルを該低電位ＶＳＳが供給される配線あるいは該半導体回路の該ｐウェルに接続し、該ｐＭＯＳＦＥＴスイッチのｎウェルを該高電位ＶＤＤが供給される配線あるいは該半導体回路のｎウェルに接続して、該ｎウェル電位ＶＷｐ、該ｐウェル電位ＶＷｎを供給できるようにして、前記半導体回路を低消費電力化するｎウェル電位可変手段、ｐウェル電位可変手段を備え、前記半導体回路が待機状態にある時、該半導体回路を構成する全てのｐＭＯＳＦＥＴの前記ｎウェル電位と該半導体回路を構成する全てのｐＭＯＳＦＥＴの前記ソース電位を等しくし、該半導体回路を構成する全てのｎＭＯＳＦＥＴの前記ｐウェル電位と該半導体回路を構成する全てのｎＭＯＳＦＥＴの前記ソース電位を等しくすることにより、該半導体回路の待機時消費電力を低減し、該半導体回路が動作状態にある時、該半導体回路を構成する全てのｐＭＯＳＦＥＴの該ｎウェル電位を、該半導体回路を構成する全てのｐＭＯＳＦＥＴの該ソース電位に対してフォーワードバイアスをかけ、該半導体回路を構成する全てのｎＭＯＳＦＥＴの該ｐウェル電位を該半導体回路を構成する全てのｎＭＯＳＦＥＴの該ソース電位に対してフォーワードバイアスをかけ、該半導体回路の動作時消費電力を低減するために、前記高電位ＶＤＤから前記ｎウェル電位可変手段の立て積みされたｍ（＝１，２，Ｍ）個のｐＭＯＳＦＥＴの電圧降下ＶｐＭＯＳを差し引いた電圧（ＶＤＤ−ＶｐＭＯＳ）がｐ形半導体とｎ形半導体の接合部（ｐｎ接合）の固有電位障壁ＶＢｉより小さな電圧となるように設定し、大きな順方向電流が流れるのを阻止できるよう、該立て積みｐＭＯＳＦＥＴの数を決定し、該高電位ＶＤＤから前記ｐウェル電位可変手段の立て積みされたｎ（＝１，２，Ｎ）個のｎＭＯＳＦＥＴの電圧降下ＶｎＭＯＳを差し引いた電位（ＶＤＤ−ＶｎＭＯＳ）が該固有電位障壁ＶＢｉより小さな電圧となるように設定し、大きな順方向電流が流れるのを阻止できるよう、該立て積みｎＭＯＳＦＥＴの数を決定する半導体集積回路であるので、従来技術が持つ様々な欠点（大きな消費電力、大きな回路規模と面積オーバー���ッド、多数の外部電源が必要）を回避した上で、メモリや論理回路の動作時消費電力（ＰＡＴ）、待機時消費電力（ＰＳＴ）を低減し、動作時の高速性能を維持させた．
【実施例】
【０００９】  図１はｎウェル電位可変手段３、ｐウェル電位可変手段４、半導体回路２を主たる構成部分としている半導体集積回路１の実施例である．該半導体回路２はマイクロプロセッサやＤＳＰのデータパスあるいは前記マイクロプロセッサやメモリ回路を構成する加算回路、減算回路、乗算回路、除算回路、ＡＬＵ、メモリセルアレイ、デコーダー、他、あるいは前記各種半導体回路を制御する制御回路、等である．該ｎウェル電位可変手段３は該半導体回路２のｎウェル電位を可変するための回路、該ｐウェル電位可変手段４は該半導体回路２のＰウェル電位を可変するための回路である．【００１０】  該半導体回路２として、ここでは、第１のＣＭＯＳインバータ１１および第２のＣＭＯＳインバータ１２から構成される回路を用いる．該第１のＣＭＯＳインバータ１１は第１のｐＭＯＳＦＥＴ１１１および第１のｎＭＯＳＦＥＴ１１２で構成され、該第２のＣＭＯＳインバータ１２は第２のｐＭＯＳＦＥＴ１２１および第２のｎＭＯＳＦＥＴ１２２で構成される．
該ｐＭＯＳＦＥＴ１１１、１２１が形成されているｎウェル（Ｗｐ）へは、配線１４を介して、該ｎウェル電位可変手段３よりｎウェル電位（ＶＷｐ）が供給される．該ｎＭＯＳＦＥＴ１１２、１２２のｐウェル（Ｗｎ）へは、配線１３を介して、該ｐウェル電位可変手段４よりｐウェル電位（ＶＷｎ）が供給される．該ｐＭＯＳＦＥＴ１１１、１２１のソース（Ｓｐ）は配線１５を介して高電位（ＶＤＤ）が供給され、該ｎＭＯＳＦＥＴ１１２、１２２のソース（Ｓｎ）は配線１６を介して低電位（ＶＳＳ）が供給される．ここでは、前述したように、一例として、高電位（ＶＤＤ）を１Ｖ、低電位（ＶＳＳ）を０Ｖとし、通常低電位（ＶＳＳ）を基凖電位としている．【００１１】  一方、該ｐＭＯＳＦＥＴ１１１のゲート（Ｇｐ）と該ｎＭＯＳＦＥＴ１１２のゲート（Ｇｎ）は互いに接続され、入力信号Ｖｉ１が供給され、該ｐＭＯＳＦＥＴ１１１のドレインと該ｎＭＯＳＦＥＴ１１２のドレインも互いに接続され、出力電圧Ｖｏ１が得られるようになっている．また、該ｐＭＯＳＦＥＴ１２１のゲート（Ｇｐ）と該ｎＭＯＳＦＥＴ１２２のゲート（Ｇｎ）は互いに接続され、該出力信号Ｖｏ１が供給され、該ｐＭＯＳＦＥＴ１２１のドレイン（Ｄｐ）と該ｎＭＯＳＦＥＴ１２２のドレイン（Ｄｎ）も互いに接続され、出力電圧Ｖｏ２が得られるようになっている．該ｐＭＯＳＦＥＴ１１１のドレイン（Ｄｐ）と該ｎＭＯＳＦＥＴ１１２のドレイン（Ｄｎ）に共通に接続された静電容量１１３、ｐＭＯＳＦＥＴ１２１のドレイン（Ｄｐ）とｎＭＯＳＦＥＴ１２２のドレイン（Ｄｎ）に共通に接続された静電容量１２３は負荷容量である．【００１２】  該ｎウェル電位可変手段３は前記半導体回路２のｎウェルへｎウェル電位（ＶＷｐ）を供給するための回路で、ｐＭＯＳＦＥＴスイッチ１３０１、ｎＭＯＳＦＥＴスイッチ１３０２、ｍ（＝１，２，Ｍ）個の立て積みｐＭＯＳＦＥＴ１３０３、１３０４、１３０５および静電容量１３０６で構成される．該ｐＭＯＳＦＥＴスイッチ１３０１のゲート（Ｇｐ）および該ｎＭＯＳＦＥＴスイッチ１３０２のゲート（Ｇｎ）へは制御線１３０６を介して制御信号（ＣＬ）が供給される．一方、該ｐＭＯＳＦＥＴスイッチ１３０１のドレイン（Ｄｐ）および該ｎＭＯＳＦＥＴスイッチ１３０２のドレイン（Ｄｎ）は該配線１４に接続されている．また、該ｐＭＯＳＦＥＴスイッチ１３０１のソースへは高電位（ＶＤＤ）が、該ｐＭＯＳＦＥＴ１３０３のドレイン（Ｄｐ）へは低電位（ＶＳＳ）が供給されている．
該ｐウェル電位可変手段４は前記半導体回路２のｐウェルへｐウェル電位（ＶＷｎ）を供給するための回路で、ｐＭＯＳＦＥＴスイッチ１４０１、ｎＭＯＳＦＥＴスイッチ１４０２、ｎ（＝１，２，Ｎ）個の立て積みｎＭＯＳＦＥＴ１４０３、１４０４、１４０５および静電容量１４０６で構成される．ｐＭＯＳＦＥＴスイッチ１４０１のゲート（Ｇｐ）およびｎＭＯＳＦＥＴスイッチ１４０２のゲート（Ｇｎ）へは制御線１４０６を介して制御信号（ＣＬＢ）が供給される．一方、該ｎＭＯＳＦＥＴスイッチ１４０１のドレイン（Ｄｎ）および該ｎＭＯＳＦＥＴスイッチ１４０２のドレイン（Ｄｎ）は配線１３に接続されている．また、該ｎＭＯＳＦＥＴスイッチ１４０２のソース（Ｓｎ）へは低電位（ＶＳＳ）が、該ｎＭＯＳＦＥＴ１４０３のドレイン（Ｄｎ）へは高電位（ＶＤＤ）が供給されている．
【動機時】
【００１３】  前記半導体回路２が動作状態の時、制御信号（ＣＬＢ）が低電位（ＶＳＳ）となるので、該ｐウェル電位可変手段４のｐＭＯＳＦＥＴ１４０１が導通し（閉じ）、ｎＭＯＳＦＥＴ１４０２は非導通となる（開く）．従って、該半導体回路２のｐウェルへはｐＭＯＳＦＥＴ１４０１を介して、高電位（ＶＤＤ＝１Ｖ）から立て積みｎＭＯＳＦＥＴ１４０３、１４０４、１４０５の各電位降下の和（ＶｎＭＯＳ）だけ差し引いた（低い）電位が供給される．つまり、該ｐウェル電位（ＶＷｎ）は（ＶＤＤ−ＶｎＭＯＳ）となり、該半導体回路２のｎＭＯＳＦＥＴはフォーワードバイアスされる．
同様に、前記半導体回路２が動作状態の時、制御信号ＣＬが高電位（ＶＤＤ）となるので、該ｎウェル電位可変手段３のｎＭＯＳＦＥＴ１３０２が導通し（閉じ）、ｐＭＯＳＦＥＴ１３０１は非導通となる（開く）．従って、該半導体回路２のｎウェルへはｎＭＯＳＦＥＴ１３０２を介して、低電位（ＶＳＳ＝０Ｖ）より該ｐＭＯＳＦＥＴ１３０３、１３０４、１３０５の各電位降下の和（ＶｐＭＯＳ）だけ高い電位が供給される．つまり、該ｎウェル電位（ＶＷｐ）は（ＶｐＭＯＳ＋Ｖｓｓ＝ＶｐＭＯＳ）となり、該半導体回路２のｐＭＯＳＦＥＴはフォーワードバイアスされる．この結果、本発明の半導体集積回路１の動作時消費電力（ＰＡＴ）が減少する．
上記の状態で、該ｎＭＯＳＦＥＴのソースと該ｐウェルとの間のｐｎ接合、該ｐＭＯＳＦＥＴのソースと該ｎウェルとの間のｐｎ接合はフォーワードバイアスされている．該ｐｎ接合が非導通の状態を維持するために、前記ｐウェルのフォーワードバイアス（Ｖｗｓｎ）、前記ｎウェルのフォーワードバイアス（Ｖｗｓｐ）をｐｎ接合の固有電位障壁（ＶＢｉ）以下の値に維持する（該ＶＢｉはおおよそ０．６Ｖである）．従って、前記立て積みｎＭＯＳＦＥＴ数（ｎ）、前記立て積みｐＭＯＳＦＥＴ数（ｍ）は該条件を満足する値とする．
【待機時】
【００１４】  図１の本実施例では、前記半導体回路２が待機すると、制御信号（ＣＬＢ）が高電位（ＶＤＤ）となり、制御信号（ＣＬ）が低電位（ＶＳＳ）となる．前記ｐウェル電位可変手段４のｎＭＯＳＦＥＴ１４０２が導通し（閉じ）、ｐＭＯＳＦＥＴ１４０１が非導通となる（開く）．従って、該半導体回路２のｐウェルへはｎＭＯＳＦＥＴ１４０２を介して、低電位（ＶＳＳ）（＝０Ｖ）が供給され、フォーワードバイアスが解除される．同様に、前記ｎウェル電位可変手段３のｐＭＯＳＦＥＴ１３０１が導通し（閉じ）、ｎＭＯＳＦＥＴ１３０２が非導通となる（開く）．従って、該半導体回路２のｎウェルへはｐＭＯＳＦＥＴ１３０１を介して、高電位（ＶＤＤ）（＝１Ｖ）が供給され、フォーワードバイアスが解除される．従って、図８、図１０に示すように、しきい値電圧（｜Ｖｔｐ｜、Ｖｔｎ）が増加し、リーク電流が減少する．この結果、本発明の半導体集積回路１の待機時消費電力（ＰＳＴ）が減少する．
【発明の効果】
【００１５】  本発明の構成によれば、前記ｎウェル電位可変手段、前記ｐウェル電位可変手段を設けることにより、動作速度を維持したまま、飛躍的な動作消費電力（ＰＡＴ）、待機時消費電力（ＰＳＴ）の低減という所期の目的が達成できる．
９０−ｎｍ、ＣＭＯＳ技術を用い、従来形１ＫビットＳＲＡＭと本発明の低電力半導体集積回路を用いた１ＫビットＳＲＡＭを開発した．ＶＤＤ＝１Ｖ、ＶＳＳ＝０Ｖの時、従来形１ＫビットＳＲＡＭの動作時消費電力（ＰＡＴ）は３５６マイクロワット、待機時消費電力（ＰＳＴ）は５．６６マイクロワット、読みだしアクセス時間は２２６ｐ秒であった．一方、ＶＤＤ＝０．９Ｖ、ＶＳＳ＝０Ｖの時、本発明の技術を用いた１ＫビットＳＲＡＭの動作時消費電力（ＰＡＴ）は２８９マイクロワット、待機時消費電力（ＰＳＴ）は４．１４マイクロワット、読みだしアクセス時間は２２５ｐ秒であった．本発明の技術を用いた１ＫビットＳＲＡＭは、従来形の高速性能を維持したまま、従来形１ＫビットＳＲＡＭと比べ、動作時消費電力（ＰＡＴ）は２０％、待機時消費電力（ＰＳＴ）は２７％、削減された．
【図面の簡単な説明】
【００１６】
【図１】  本発明の実施例にかかわる半導体論理回路の構成を示す模式図である．
【図２】  ｎＭＯＳＦＥＴの記号とバックゲートバイアスの定義である．
【図３】  ｐＭＯＳＦＥＴの記号とバックゲートバイアスの定義である．
【図４】  ＣＭＯＳインバータの構成図である．
【図５】  ドレイン電流が流れる方向に平行なＣＭＯＳインバータの断面図である．
【図６】  従来例の構成例を示すブロック図である．
【図７】  ｎＭＯＳＦＥＴのしきい値電圧とバックゲートバイアスの関係の一例である．
【図８】  ｎＭＯＳＦＥＴのドレイン電流とゲート・ソース間電圧との関係の一例である．
【図９】  ｐＭＯＳＦＥＴのしきい値電圧とバックゲートバイアスの関係の一例である．
【図１０】  ｐＭＯＳＦＥＴのトレイン電流とゲート・ソース間電圧との関係の一例である．
【図１１】  従来例の回路構成例を示すブロック図である．
【符号の説明】
１  半導体集積回路
２  半導体回路
３  ｎウェル電位可変手段
４  ｐウェル電位可変手段
１１、１２  ＣＭＯＳインバータ
１１１、１２１  １３０１、１３０３、１３０４、１３０５、１４０１  ｐＭＯＳＦＥＴ
１１２、１２２、１４０２、１４０３、１４０４、１４０５、１３０２  ｎＭＯＳＦＥＴ
１３０６、１４０６  静電容量
１３、１４、１５、１６  配線
１３０６、１４０６  制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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