(57)【要約】【課題】電流増幅率ｈFEやコレクタ・エミッタ間の耐圧を、他の半導体素子に影響を与えずに、容易に調整することができる半導体装置及びその製造方法を提供する。【解決手段】本半導体装置は、第1の導電型不純物を含む半導体基板と、半導体基板上に形成された第2の導電型不純物を含む第1の半導体領域と、第1の半導体領域上に、周囲を第１の導電型不純物を含む第2の半導体領域で囲むように形成された、第2の導電型不純物を含む第3の半導体領域と、第2の半導体領域直下の第1の半導体領域内に形成された、第1の半導体領域より高濃度の第2の導電型不純物を含む埋込半導体領域と、第2の半導体領域及び第1の半導体領域の接合部に形成された、第1の半導体領域より高濃度の第2の導電型不純物を含む介挿半導体層とを有し、第3の半導体領域をエミッタとし、第2の半導体領域をベースとし、埋込半導体領域をコレクタとするバーティカル型バイポーラトランジスタである。【選択図】図１
2007329317.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型不純物を含む半導体基板と、
該半導体基板上部に形成された第２の導電型不純物を含む第１の半導体領域と、
該第１の半導体領域上面に、周囲を第１の導電型不純物を含む第２の半導体領域によって囲むように形成された、第２の導電型不純物を含む第３の半導体領域と、
前記第２の半導体領域の直下の第１の半導体領域内に形成された、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む埋め込み半導体領域と、
前記第２の半導体領域及び第１の半導体領域の接合部分に形成された、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む介挿半導体層と
を有し、
前記第３の半導体領域をエミッタとし、第２の半導体領域をベースとし、埋め込み半導体領域をコレクタとするバーティカル型バイポーラトランジスタであることを特徴とする半導体装置。
【請求項２】
前記介挿半導体層が平面視において前記第２の半導体領域の側面より内側の底部に重なる領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の導電型不純物を含む半導体基板上部に、第２の導電型不純物を含む第１の半導体領域を形成する工程と、
該第１の半導体領域内部に、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む埋め込み半導体領域を形成する工程と、
該第１の半導体層上面、かつ前記埋め込み半導体領域上部に、第１の導電型不純物を含む第２の半導体領域を形成する工程と、
前記第２の半導体領域内部に、該第２の半導体領域に囲まれる形状にて、第２の導電型不純物を含む第３の半導体領域を形成する工程と、
前記第２の半導体領域及び第１の半導体領域の接合部分に、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む介挿半導体層を形成する工程と
を有する、
前記第３の半導体領域をエミッタとし、第２の半導体領域をベースとし、埋め込み半導体領域をコレクタとするバーティカル型バイポーラトランジスタを製造することを特徴とする半導体装置の製造方法。
【請求項４】
前記介挿半導体層を形成する工程において、介挿半導体層が平面視において前記第２の半導体領域の側面より内側の底部に重なる領域に形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ集積回路や高耐圧が必要なドライバなどに用いられるバーティカル型のバイポーラトランジスタの構造及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、アナログ集積回路などには、バーティカル型のバイポーラトランジスタが用いられる（例えば、特許文献１参照）。ここで、例えば、図３はバーティカル型のＮＰＮバイポーラトランジスタの断面構造を示す概念図である。
この従来のバーティカル型バイポーラトランジスタは、Ｐ型半導体基板１の表面に、Ｎ型半導体領域２をエピタキシャル成長させ、このＮ型半導体領域２及びＰ型半導体基板３内に拡散によってＮ型埋め込み層３を形成し、Ｎ型半導体領域２の表面にＰ型半導体領域４を拡散により形成し、このＰ型半導体領域４内部に、同様に拡散によりＮ型半導体領域５を形成して構成されている。
【０００３】
また、Ｎ型半導体領域２内に外部のコレクタ電極と上記Ｎ型埋め込み層３とを電気的に接続するＮ型半導体領域６を拡散により形成し、Ｐ型半導体基板１を外部電極に電気的に接続するＰ型半導体領域７を拡散により形成する。
ここで、Ｎ型半導体領域２及びＮ型埋め込み層３は、バーティカル型バイポーラトランジスタのコレクタ領域として機能する。また、Ｎ型半導体領域６は、コレクタ領域を表面のコレクタ電極に引き出す引き出し領域として機能する。また、Ｐ型半導体領域４及びＮ型半導体領域５各々は、バーティカル型バイポーラトランジスタにおいて、それぞれベース領域，エミッタ領域として機能する。さらに、Ｐ型半導体領域７は、Ｎ型半導体領域２との界面にＰＮ接合を形成して、隣接する他のバイポーラトランジスタとの間における素子分離領域として機能する。
【０００４】
上記Ｎ型半導体領域６上面のコンタクト領域６２に、このＮ型半導体領域６に対して、コレクタ電圧を印加するコレクタ電極６０が形成されている。また、Ｐ型半導体領域４上面のコンタクト領域４２に、このＰ型半導体領域４に対して、ベース電圧を印加するベース電極４０が形成されている。Ｎ型半導体領域５上面のコンタクト領域５２に、このＮ型半導体領域５に対して、エミッタ電圧を印加するエミッタ電極５０が形成されている。さらに、Ｐ型半導体領域７上面のコンタクト領域７２に、このＰ型半導体領域７を介してＰ型半導体基板１に対し、基板電圧（接地（グランド）電圧）を印加するグランド電極７０が形成されている。
【０００５】
また、図１のバーティカル型バイポーラトランジスタにおいて、グランド電極７０にフィールドプレート７１が接続され、エミッタ電極５０にフィールドプレート５１が接続されている。
フィールドプレート７１は、多結晶シリコン膜により形成され、平面視において、Ｐ型半導体領域７の外周縁側からＮ型半導体領域２の上面まで延伸しており、Ｐ型半導体領域７及びＮ型半導体領域２の接合部両側の上面を、所定の幅にて絶縁膜を介して被覆している。すなわち、フィールドプレート７１は、Ｐ型半導体領域７及びＮ型半導体領域２の接合部に沿って、Ｐ型半導体領域７及びＮ型半導体領域２各々における上記接合部の近傍領域の上面を覆うように、所定の幅を有して環状に形成されている。
【０００６】
一方、フィールドプレート５１は、フィールドプレート７１と同様に多結晶シリコン膜により形成され、平面視において、Ｐ型半導体領域４の外周縁側からＮ型半導体領域２の上面まで延伸しており、Ｐ型半導体領域４及びＮ型半導体領域２の接合部両側の上面を、所定の幅にて絶縁膜を介して被覆している。すなわち、フィールドプレート５１は、Ｐ型半導体領域４及びＮ型半導体領域２の接合部に沿って、Ｐ型半導体領域４及びＮ型半導体領域２各々における上記接合部の近傍領域の上面を覆うように、所定の幅を有して環状に形成されている。
【０００７】
また、フィールドプレート５１は、平面視において、Ｎ型半導体領域５の外周縁側からＰ型半導体領域４の上面まで延伸しており、Ｎ型半導体領域５及びＰ型半導体領域４の接合部両側の上面を、所定の幅にて絶縁膜を介して被覆している。すなわち、フィールドプレート５１は、Ｎ型半導体領域５及びＰ型半導体領域４の接合部に沿って、Ｎ型半導体領域５及びＰ型半導体領域４各々における上記接合部の近傍領域の上面を覆うように、所定の幅を有して環状に形成されている。
【０００８】
上記フィールドプレート７１及び５１は、バイポーラトランジスタが形成されているチップを封止している樹脂封止体を介して、外部から絶縁膜２０に侵入するイオンを捕獲等をする。これにより、フィールドプレート７１及び５１各々の直下にある半導体領域の表面に対する上記イオンの影響を抑制し、半導体領域の表面を安定化させて、バーティカル型バイポーラトランジスタの耐圧を向上させる。
すなわち、絶縁膜２０に侵入したイオンが、この絶縁膜２０と半導体領域との界面近傍に移動することにより、このイオンの電荷による電界により、例えば、Ｐ型半導体領域４とＮ型半導体領域２との界面から生成されてＮ型半導体領域２内に延伸する空乏層の広がり幅が変動することとなる。この空乏層幅の変動により、Ｐ型半導体領域４の外縁部の耐圧等が変動することとなる。
【０００９】
しかしながら、上述したように、フィールドプレート７１及び５１を形成することにより、これらフィールドプレート７１及び５１によりイオンが捕獲されるか、またはフィールドプレート７１及び５１各々を介して、それぞれグランド電極７０，エミッタ電極５０から放電され、絶縁膜２０における各半導体領域の接続部近傍でのイオンの移動を抑制し、空乏層の幅の変動を防止することができる。
【特許文献１】特開昭５１−６０４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来のバーティカル型バイポーラトランジスタの構造において、バイポーラトランジスタの電流増幅率ｈFEやコレクタ領域（Ｎ型埋め込み層３）とエミッタ領域（Ｎ型半導体領域５）との間の耐圧を、所望の値とするため、すなわちバイポーラトランジスタのスペックに対応させる際、ベース領域を構成するＰ型半導体領域４やエミッタ領域を構成するＮ型半導体領域５の不純物濃度を調整したり、エミッタ領域を構成するＮ型半導体領域５の平面視におけるサイズを調整する必要がある。
【００１１】
しかしながら、アナログ集積回路などに使用される場合、バーティカル型バイポーラトランジスタは、一般的に、アナログ集積回路における他の半導体素子の半導体領域と同一のプロセス工程で形成されることが多いため、上述したように、Ｎ型半導体領域５の不純物濃度などを変化させると、他の半導体素子の特性を変えてしまう欠点を有している。この欠点は、上述したＮＰＮバイポーラトランジスタのみでなく、導電型が逆のＰＮＰバイポーラトランジスタにおいても同様である。
本発明は、このような事情に鑑みてなされたもので、電流増幅率ｈFEやコレクタ・エミッタ間の耐圧を、他の半導体素子に影響を与えずに、容易に調整することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１の導電型不純物を含む半導体基板と、該半導体基板上部に形成された第２の導電型不純物を含む第１の半導体領域（例えば、実施形態におけるＮ型半導体領域２）と、該第１の半導体領域上面に、周囲を第１の導電型不純物を含む第２の半導体領域（例えば、実施形態におけるＰ型半導体領域４）によって囲むように形成された、第２の導電型不純物を含む第３の半導体領域（例えば、実施形態におけるＮ型半導体領域５）と、前記第２の半導体領域の直下の第１の半導体領域内に形成された、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む埋め込み半導体領域と、前記第２の半導体領域及び第１の半導体領域の接合部分に形成された、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む介挿半導体層（例えば、実施形態におけるＮ型半導体領域８）とを有し、前記第３の半導体領域をエミッタとし、第２の半導体領域をベースとし、埋め込み半導体領域をコレクタとするバーティカル型バイポーラトランジスタであることを特徴とする。
【００１３】
本発明の半導体装置は、前記介挿半導体層が平面視において前記第２の半導体領域の側面より内側の底部に重なる領域に形成されていることを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、第１の導電型不純物を含む半導体基板上部に、第２の導電型不純物を含む第１の半導体領域を形成する工程と、該第１の半導体領域内部に、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む埋め込み半導体領域を形成する工程と、該第１の半導体層上面、かつ前記埋め込み半導体領域上部に、第１の導電型不純物を含む第２の半導体領域を形成する工程と、前記第２の半導体領域内部に、該第２の半導体領域に囲まれる形状にて、第２の導電型不純物を含む第３の半導体領域を形成する工程と、前記第２の半導体領域及び第１の半導体領域の接合部分に、前記第１の半導体領域より高い濃度の第２の導電型不純物を含む介挿半導体層を形成する工程とを有する、前記第３の半導体領域をエミッタとし、第２の半導体領域をベースとし、埋め込み半導体領域をコレクタとするバーティカル型バイポーラトランジスタを製造することを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、前記介挿半導体層を形成する工程において、介挿半導体層が平面視において前記第２の半導体領域の側面より内側の底部に重なる領域に形成されることを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、第２の半導体領域（Ｐ型半導体領域４）と第１の半導体領域（Ｎ型半導体領域２）との接合部分（界面部）に、第１の半導体領域の不純物濃度よりも高い不純物濃度を有する介挿半導体層（Ｎ型半導体層８）が形成されているので、この半導体層の不純物濃度を調整することにより、バイポーラトランジスタの電流増幅率ｈＦＥを制御することができる。この結果、バイポーラトランジスタの電流増幅率ｈＦＥを制御するために、第１の半導体領域等の不純物濃度やサイズを調整する必要がないので、他の半導体素子に対して影響を与えることなくまた、バイポーラトランジスタのコレクタ・エミッタ間の耐圧の変動（耐圧の低下）等を起こすこともない。
【００１７】
また、本発明によれば、上記半導体層を、平面視にて、第２の半導体領域（拡散層）の側面部領域より内側において、第２の半導体領域の底部に重なる位置に形成することにより、第２の半導体領域の側面部におけるコレクタ・エミッタ間の耐圧を低下させること無しに、バイポーラトランジスタの電流増幅率ｈFEを制御させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の一実施形態による半導体装置の構造を示す概念図である。本実施形態においては、バーティカル型のＮＰＮバイポーラトランジスタを例にとり説明する。
図１（ａ）は半導体装置の断面構造を示し、図１（ｂ）は半導体装置の平面構造を示しており、図１（ａ）は図１（ｂ）の線Ａ−Ａにおける線視断面図である。ここで、図１（ｂ）においては、図１（ａ）の各電極（ベース電極４０，エミッタ電極５０，コレクタ電極６０，グランド電極７０）を省略して記載してある。
従来の構造と異なる部分は、Ｎ型半導体領域８がＰ型半導体領域４とＮ型半導体領域２との界面の接合部に形成されている点である。このため、本実施形態において、図３の従来例と同様な構成については同一の符号を付し、説明を省略する。
【００１９】
上述したように、本実施形態のバーティカル型ＮＰＮバイポーラトランジスタは、図１に示すように、Ｐ型半導体領域４を形成する拡散層の底部（下面）に隣接して、Ｎ型半導体領域８が形成されている。すなわち、このＮ型半導体領域８は、Ｐ型半導体領域４とＮ型半導体領域２の接合部におけるＰ型半導体領域４を形成する拡散層の底部４Ｂの部分に形成されている。言い換えると、Ｎ型半導体領域８は、Ｐ型半導体領域４及びＮ型半導体領域２間に介挿された位置に形成されている。ここで、Ｎ型半導体領域８はＮ型半導体領域２に比較して不純物濃度が高く設定されており、例えば、Ｎ型半導体領域２が１×１０１５ｃｍ−３としたとき、Ｎ型半導体領域８が１×１０１６ｃｍ−３に設定されている。
【００２０】
また、図１（ａ）に示すように、Ｐ型半導体領域４は、形成する拡散層の底部４Ｂがほぼ平坦となっており、底部４Ｂの端部４ＴからＮ型半導体領域２の上面に向かって、拡散層の深さに対応した曲率を有して延伸する側面部４Ｈを有している。この底部４Ｂはほぼ長方形の平面形状を有しており、側面部４Ｈはこの底部４Ｂの外周縁に沿って円環状に形成されている。Ｎ型半導体領域５は、拡散層であり、外周面がＰ型半導体領域４に囲まれ、ＰＮ接合を形成している。
【００２１】
そして、Ｎ型半導体領域８は、平面視において、上記Ｐ型半導体領域４の側面部４Ｈよりも内側に配置され、Ｐ型半導体領域４の底部４Ｂと重なるように形成されている。
このＮ型半導体領域８も、拡散層にて形成されており、Ｐ型半導体領域４と同様に、ほぼ平坦な底部８Ｂを有し、この底部８Ｂの端部８ＴからＰ型半導体領域４の底部４Ｂに向かって、拡散層の深さに対応した曲率を有して延伸する側面部８Ｈを有している。この底部８Ｂはほぼ長方形の平面形状を有しており、側面部８Ｈはこの底部８Ｂの外周縁に沿って円環状に形成されている。なお、底部４Ｂと底部８Ｂの平面形状をほぼ円形にすることも可能である。
【００２２】
上述したように、Ｎ型半導体領域８の外周８Ｅ（上面８Ｕの最外周）は、平面視において、Ｐ型半導体領域４の底部４Ｂの端部４Ｔよりも、図２に示すように、底部４Ｂの内側方向にΔｄずれた位置となるよう、Ｐ型半導体領域４の外周を内側方向にΔｄだけ縮小した形状として形成され、その上面８Ｕは、Ｐ型半導体領域４の底部４Ｂと隣接して（ＰＮ結合を生成するよう）形成されている。図２（ａ）は図１におけるＰ型半導体領域４及びＮ型半導体領域８の平面視における位置関係を詳細に示す概念図であり、図２（ｂ）はＰ型半導体領域４及びＮ型半導体領域８の断面における位置関係を示す概念図である。
すなわち、Ｎ型半導体領域８の上面８Ｕは、Ｐ型半導体領域４の底部４Ｂにおける平面形状となっている部分との間にてＰＮ接合を形成し、電界の集中するＰ型半導体領域４における側面部４Ｈ及びこの側面部４Ｈの端部４Ｔ等の曲率を有する形状の部分との間にて、ＰＮ接合を形成しない位置に形成されている。
【００２３】
上述した構成により、図１に示すバーティカル型バイポーラトランジスタにおいて、Ｐ型半導体領域４の側面部４ＨとＮ型半導体領域２との界面に第１のＰＮ接合（すなわち、第１のベース・コレクタ間接合）が形成され、また、Ｐ型半導体領域４の底部４ＢとＮ型半導体領域８の上面８Ｕとの界面に第２のＰＮ接合（すなわち、第２のベース・コレクタ間接合）が形成されることになる。
上記第１のＰＮ接合は曲率（Ｐ型半導体領域４の側面部４Ｈの曲率）を有する湾曲形状に形成され、第２のＰＮ接合はほぼ平面形状（平坦面状）に形成される。
【００２４】
上述の構成において、Ｎ型半導体領域８は、すでに述べているように、Ｎ型半導体領域２に比較して不純物濃度が高く設定されている。このため、第１のＰＮ接合からＮ型半導体領域２内部を延伸する第１の空乏層は、第２のＰＮ接合からＮ型半導体領域８を介してＮ型半導体領域２及びＰ型半導体領域４に向かって伸びる第２の空乏層に比較して、Ｎ型半導体領域２及びＰ型半導体領域４内に幅が広く延伸する（電界が緩和される）こととなる。
【００２５】
すなわち、Ｎ型半導体領域８を、平面視においてＰ型半導体領域４の底部４Ｂ内にのみ形成し、最も耐圧が低下する電界集中を起こす端部４Ｔ近傍の不純物濃度を増加させないようにしている。できれば、端部Ｔから底部４Ｂの中心方向に所定の距離Δｄを離して、第２のＰＮ接合部を形成するようにする。
この結果、電界集中が発生し易い曲率部（端部４Ｔ部分）を有する第１のＰＮ接合近傍における電界集中が、第１の空乏層により良好に緩和され、比較的高いコレクタ・エミッタ間の耐圧が安定して得られることとなる。
【００２６】
また、コレクタ電流は、Ｎ型半導体領域２（コレクタ）から、Ｎ型半導体領域８の底部８Ｂ及びＰ型半導体領域４Ｂ（ベース）を介し、Ｎ型半導体領域５（エミッタ）へ流れることとなる。これにより、図１のバーティカル型バイポーラトランジスタにおいて、電流増幅率ｈFEは、Ｎ型半導体領域８の不純物濃度をコントロール（調整）することにより、第２の接合部における空乏層の延伸を抑制し、空乏層内の電界強度を上げることにより、ベース領域からコレクタ領域へドリフトにより空乏層内を移動する少数キャリアである自由電子の数を増加させることが可能となり、電流増幅率ｈFEを任意に制御することができ、必要な電流増幅率ｈFEのスペックに対応した値に設定することができる。
【００２７】
したがって、図１のバーティカル型バイポーラトランジスタは、電流増幅率ｈFEと、コレクタ・エミッタ間耐圧の双方を所望する値に設定することが可能である。
電流増幅率ｈFEの向上のみを実現しようとする場合、Ｎ型半導体領域８をＰ型半導体領域４の外周面全面とＰＮ接合を形成しても良い。すなわち、第１の接合部も第２の接合部と同様に、空乏層の延伸を抑制するよう、側壁部４ＨにもＮ型半導体領域８を形成するようにしても良い。
【００２８】
しかしながら、この側壁部４Ｈに、Ｎ型半導体領域８を形成すると、すでに述べたように、コレクタ・エミッタ間の耐圧が低下してしまう。
したがって、できれば、Ｎ型半導体領域８は、平面視において、端部４Ｔと重ならずに、底部４Ｂの領域のみと重なる位置に形成する。言い換えると、Ｎ型半導体領域８は、平面視において、底部４Ｂにおける端部４Ｔより内側の位置、すなわち底部４Ｂの中心方向に、端部４Ｔからずれた位置に形成する。これにより、本実施形態においては、Ｎ型半導体領域８の不純物濃度を調整することにより、バーティカル型バイポーラトランジスタのコレクタ・エミッタ間電圧を低下させることなく、電流増幅率ｈFEを任意に調整することができる。
【００２９】
また、図１に示すバーティカル型バイポーラトランジスタは、側面部４Ｈに対して、Ｎ型半導体領域８を形成していないため、図３の従来例と同様なフィールドプレート５１を形成した場合、コレクタ・エミッタ間の耐圧の低下を抑制することができる。
ここで、図１に示すように、フィールドプレート５１を形成することにより、すでに述べたように、絶縁膜２０に侵入したイオンによるコレクタ・エミッタ間の耐圧の変動を抑制することができる。
しかしながら、フィールドプレート５１の影響により、第１のＰＮ接合（側壁部４Ｈ部分におけるＮ型半導体領域２とＰ型半導体領域４との接合部）における耐圧は、Ｐ型半導体領域４と、フィールドプレート５１との間にて電界が決定されるため、フィールドプレート５１が無い場合に比較して低下し易くなる。
【００３０】
したがって、上述したように、Ｎ型半導体領域８を、端部４Ｔを含めて、側壁部４Ｈに隣接して形成させないことにより、フィールドプレート５１を配置したことによる、コレクタ・エミッタ間の耐圧の低下を抑制することができる。
また、Ｎ型半導体領域２の不純物濃度を、従来に比較して若干低めに設定することにより、フィールドプレート５１を配設することによる、コレクタ・エミッタ間の耐圧の低下を、より抑制することができる。
【００３１】
ここで、図３に示す従来例であれば、フィールドプレート５１に起因するコレクタ・エミッタ間の耐圧の低下を、抑制するため、Ｎ型半導体領域２の濃度を低下させることで、コレクタ抵抗が増加して、電流増幅率ｈFEが低下する。
しかしながら、本実施形態においては、Ｎ型半導体領域８が、Ｐ型半導体領域４の底部４Ｂに隣接して形成されているため、第２のＰＮ接合部における電流量が増加するため、Ｎ型半導体領域２の不純物濃度の低下が、大きく電流増幅率ｈFEの低下に影響することがなくなり、従来例と同様の電流増幅率ｈFEにて、フィールドプレート５１に起因するコレクタ・エミッタ間の耐圧を、従来例に比較して向上させることができる。
【００３２】
次に、図１を参照して、本実施形態のバーティカル型バイポーラトランジスタの製造方法を説明する。
まず、シリコンに対しＰ型不純物（例えば硼素）がスペックに対応した濃度によってドーピングされている（プロセスの設計値に対応した不純物濃度の）Ｐ型の半導体基板１を用意する。
次に、上記Ｐ型半導体基板１の上面に、熱酸化法などにより、例えば、ＳｉＯ2からなる絶縁膜を、所定の厚さにて形成する。
【００３３】
次に、上記絶縁膜上面にレジストを塗布し、素子分離領域を形成するフォトマスクを用いて、フォトリソグラフィによりＰ型半導体領域７を形成する部分のレジストを除去し、除去されないレジストパターンをエッチングマスクとして、絶縁膜を異方性エッチング等によりエッチングし、Ｐ型半導体領域１の表面を露出させる。
そして、上記レジストパターンを除去した後、形成された絶縁膜パターンを不純物拡散のマスクとして、絶縁膜パターンにおける開口部、すなわちＰ型半導体基板１の露出された表面から、Ｐ型不純物（例えば、硼素）を、熱拡散させ、素子分離領域としてのＰ型半導体領域７の下部領域を形成する。
【００３４】
次に、上記絶縁膜をエッチングし、熱酸化法などにより、例えば、ＳｉＯ2からなる新たな絶縁膜を所定の厚さにて形成し、この絶縁膜の上にレジストを塗布し、埋め込み領域を形成するフォトマスクを用いて、フォトリソグラフィによりＮ型埋め込み領域３を形成する部分のレジストを除去し、形成されたレジストパターンをエッチングマスクとして、このレジストパターンにおける開口部の絶縁膜をエッチングし、Ｐ型半導体基板１の表面を露出させる。
そして、上記レジストパターンを除去した後、加工された絶縁膜パターンを不純物拡散のマスクとして、絶縁膜パターンの開口部、すなわちＰ型半導体基板１の露出された表面から、Ｎ型不純物（例えば、砒素や燐など）を熱拡散し、Ｎ型埋め込み領域３の下側領域を形成する。
【００３５】
次に、上記絶縁膜パターンをエッチングして除去し、Ｐ型半導体基板１、Ｐ型半導体領域７の下側領域およびＮ型埋め込み領域３の下側領域の表面を露出させた後、周知のエピタキシャル成長法によって、これらの半導体領域の上にエピタキシャル成長層としてのＮ型半導体領域２を形成する。
Ｎ型半導体領域２をエピタキシャル成長するときの加熱によって、Ｐ型半導体領域７の下側領域に含まれていたＰ型不純物と、Ｎ型埋め込み領域３の下側領域に含まれていたＮ型不純物がＮ型半導体領域２内に上方拡散し、Ｐ型半導体領域７の中間領域とＮ型埋め込み領域３の上側領域が形成される。
【００３６】
次に、Ｎ型半導体領域２の上面に、熱酸化法などにより、例えば、ＳｉＯ2からなる絶縁膜を、所定の厚さにて形成する。
次に、上記絶縁膜上面にレジストを形成し、素子分離領域を形成するフォトマスクを用いて、フォトリソグラフィによりＰ型半導体領域７を形成する部分のレジストを除去し、形成されたレジストパターンをエッチングマスクとして、上記絶縁膜をエッチングして、Ｎ型半導体領域２の表面を露出させる。
そして、上記レジストを除去した後、加工した絶縁膜を不純物拡散マスクとして、絶縁膜の開口部、すなわちＮ型半導体基板２の露出された表面から、Ｐ型不純物（例えば、硼素）を熱拡散し、素子分離領域としてのＰ型半導体領域７の上側領域を形成する。この上側領域は、上記Ｐ型半導体領域７の下側領域および中間領域と連続し、これにより、図１に示すような素子分離領域としてのＰ型半導体領域７が形成される。
【００３７】
次に、上記絶縁膜パターンをエッチングして除去し、熱酸化法などにより、新たな絶縁膜を所定の厚さにて形成し、この絶縁膜の上に新たなレジストを塗布し、Ｎ型半導体領域８の形成領域のフォトマスクを用い、フォトリソグラフィによりＮ型半導体領域８を形成する部分のレジストを除去し、このレジストパターンをエッチングマスクとして、絶縁膜をエッチングして、絶縁膜パターンを形成し、Ｎ型半導体領域８を形成する部分のＮ型半導体領域２の表面を露出させる。
そして、上記レジストを除去した後、形成された絶縁膜パターンを不純物拡散のマスクとして、絶縁膜パターンの開口部、すなわちＮ型半導体領域２の露出された表面から、Ｎ型不純物（例えば、砒素や燐など）を熱拡散し、上記Ｎ型埋め込み領域３の上部に、Ｎ型半導体領域８を形成するためのＮ型不純物領域を形成する。
【００３８】
次に、上記絶縁膜パターンをエッチングして除去し、熱酸化法などにより、例えば、ＳｉＯ2からなる新たな絶縁膜を所定の厚さにて形成し、この絶縁膜の上に新たなレジストを塗布し、Ｐ型半導体領域４の形成領域のフォトマスクを用い、フォトリソグラフィによりＰ型半導体領域４を形成する部分のレジストを除去し、形成されたレジストパターンをエッチングマスクとして、上記絶縁膜をエッチングして、上記Ｎ型半導体領域８を形成するためのＮ型不純物拡散領域の表面と、これを包囲するＮ型半導体領域２の表面とを露出させる。
そして、上記レジストパターンを除去した後、形成された絶縁膜パターンを不純物拡散のマスクとして、絶縁膜パターンの開口部、すなわちＮ型半導体領域２と上記Ｎ型半導体領域８を形成するためのＮ型不純物拡散領域の露出された表面から、Ｐ型不純物（例えば、硼素）を熱拡散し、Ｐ型半導体領域４を形成する。
【００３９】
ここで、Ｐ型半導体領域４は上記Ｎ型半導体領域８を形成するためのＮ型不純物拡散領域に比較して、素子形成面（図１及び２では上部の面）からの深さが浅く形成するため、Ｐ型半導体領域４の底部４Ｂの下部にＮ型不純物拡散領域を残存させる。このＰ型半導体領域４の底部４Ｂの下部に残存したＮ型不純物拡散領域によって、Ｎ型半導体領域８が形成される。
Ｎ型半導体領域８は、平面視において、Ｐ型半導体領域４の端部４Ｔ及び側壁部４Ｈに対して、Ｎ型半導体領域８が重ならないように、Ｎ型半導体領域８の外周８Ｅが、Ｐ型半導体領域４の端部４Ｔに対してΔｄだけ内側となるように形成される。
【００４０】
次に、上記絶縁膜パターンをエッチングして除去し、熱酸化法などにより、例えば、ＳｉＯ2からなる新たな絶縁膜を所定の厚さにて形成し、この絶縁膜の上に新たなレジストを塗布し、Ｎ型半導体領域５の形成領域のフォトマスクを用い、フォトリソグラフィによりＮ型半導体領域５を形成する部分のレジストを除去し、このレジストパターンをエッチングマスクとして、絶縁膜をエッチングして、Ｐ型半導体領域４の表面を露出させる。
そして、上記レジストパターンを除去した後、形成された絶縁膜パターンを不純物拡散のマスクとして、絶縁膜の開口部、すなわちＰ型半導体領域４の露出された表面から、Ｎ型不純物（例えば、砒素や隣など）を熱拡散し、Ｎ型半導体領域５を形成する。
【００４１】
次に、レジスト及び絶縁膜を除去し、新たにＣＶＤ等により、上記素子形成面に所定の厚さの絶縁膜２Ａ（例えば、ＳiＯ2）を形成する。
この絶縁膜２Ａ上面にポリシリコン層を形成し、さらにこのポリシリコン層上面にレジストを形成して、フィールドプレート５１及び５２のパターンを形成するフォトマスクにより、フォトリソグラフィを行い、このパターン形成部分のみのレジストパターンを残し、他のレジストを除去する。
そして、このレジストパターンをマスクとし、異方性エッチングによりポリシリコン層のエッチングを行い、フィールドプレート５１及び７１のパターンを形成する。
【００４２】
次に、上記レジストを除去し、絶縁膜２Ａ上面に、この絶縁膜２Ａと同様の材料にて絶縁膜２Ｂを、ＣＶＤ等により形成し、上記絶縁膜２Ａ及び絶縁膜２Ｂにより、絶縁膜２が形成される。この絶縁膜２Ｂ上面にレジストを塗布する。
そして、Ｎ型半導体領域６、Ｎ型半導体領域５、Ｐ型半導体領域７、Ｐ型半導体領域４、フィールドプレート５１及びフィールドプレート７１各々のコンタクト領域６２，５２，７２，４２，５３及び７３に対するコンタクトホールを形成用のフォトマスクを用い、フォトリソグラフィを行い、コンタクトホールを形成する部分のレジストを除去し、コンタクトホールを形成する部分の絶縁膜２上面を露出させる。
【００４３】
そして、パターンニングされたレジストをマスクとして、絶縁膜２を異方性エッチングによりエッチングし、コンタクトホールを形成し、コンタクト領域６２，５２，７２，４２，５３及び７３を露出させる。
次に、上記レジストを除去し、電極材料（例えば、アルミニウム、高融点金属やそのシリサイドまたは多結晶シリコン）層をＣＶＤまたはスパッタリングにて形成し、配線パターン形成のフォトマスクを用い、フォトリソグラフィを行い、電極配線を形成する部分のレジストパターンのみを残し、他のレジストを除去する。
パターンニングされたレジストパターンをマスクとして、電極材料層を異方性エッチングによりエッチングし、ベース電極４０，エミッタ電極５０，コレクタ電極６０及びグランド電極７０を形成する。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態の半導体装置の構成を示す概念図である。
【図２】図１におけるＰ型半導体領域４及びＮ型半導体領域８との位置関係を示す概念図である。
【図３】従来の半導体装置の断面構造を示す概念図である。
【符号の説明】
【００４５】
１…半導体基板
２，５，６，８…Ｎ型半導体領域
３…Ｎ型埋め込み領域
４，７…Ｐ型半導体領域
２０…絶縁膜
４０…ベース電極
４２，５２，６２…コンタクト領域
５０…エミッタ電極
５１，７１…フィールドプレート
６０…コレクタ電極
７０…グランド電極
【図１】
2007329317.tif 000003
【図２】
2007329317.tif 000004
【図３】
2007329317.tif 000005