(57)【要約】【課題】テストパターンの入力数をより少なくして検査効率を向上させる構成を、より簡単に且つテスト用のデータ設定に制約を設けることなく実現できるアドレスデコーダの検査回路を提供する。【解決手段】３ビットアドレスデコーダの検査回路３１を、複数のアドレスデコーダ４〜１１の一部に対して、アドレス信号Ａ２〜Ａ０の負論理信号Ａ２Ｎ〜Ａ０Ｎと、テスト時に負論理信号Ａ２Ｎ〜Ａ０Ｎとは独立に設定される負論理信号Ｔ＿Ａ２Ｎ〜Ｔ＿Ａ０Ｎとを選択して出力するためのマルチプレクサ３２〜３４を備えて構成し、テスト時には、マルチプレクサ３２〜３４を介して負論理信号Ｔ＿Ａ２Ｎ〜Ｔ＿Ａ０Ｎを独立に与えて、１回に与えるアドレスパターンで４重選択を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダの機能を検査する回路において、
前記複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時に前記負論理信号とは独立に設定される負論理信号とを選択して出力するためのマルチプレクサを備えることを特徴とするアドレスデコーダの検査回路。
【請求項２】
前記独立に設定される負論理信号を書き込んで前記マルチプレクサに出力するためのレジスタを備えることを特徴とする請求項１記載のアドレスデコーダの検査回路。
【請求項３】
請求項１又は２記載の検査回路を使用してアドレスデコーダの機能を検査する方法であって、
前記アドレスデコーダがＮＯＲ型として構成されている場合、
直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に独立に設定される負論理信号の全てを負論理信号群とすると、
前記正論理信号群及び前記負論理信号群の内何れか１ビットだけを「１」にセットして多重選択を行う多重選択ステップを実行した後、
前記１ビットを「１」にセットしなかった方の信号群の内何れか１ビットだけを「１」にセットして全てが非選択になることを確認する全非選択ステップを実行し、
その後は、前記多重選択ステップと前記全非選択ステップとを交互に実行し、全非選択ステップにおいては「１」をセットするビットを順次変化させて、前記信号群の全てのビットについて当該ステップを実行すると、
次は、前記多重選択ステップにおいて何れか１ビットを「１」にセットする信号群と、前記全非選択ステップにおいて何れか１ビットを「１」にセットする信号群とを互いに入れ替えて、前記多重選択ステップと前記全非選択ステップとを同様に実行することを特徴とするアドレスデコーダの検査方法。
【請求項４】
請求項１又は２記載の検査回路を使用してアドレスデコーダの機能を検査する方法であって、
前記アドレスデコーダがＮＡＮＤ型として構成されている場合、
直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に独立に設定される負論理信号の全てを負論理信号群とすると、
前記正論理信号群及び前記負論理信号群の内何れか１ビットだけを「０」にセットして多重選択を行う多重選択ステップを実行した後、
前記１ビットを「０」にセットしなかった方の信号群の内何れか１ビットだけを「０」にセットして全てが非選択になることを確認する全非選択ステップを実行し、
その後は、前記多重選択ステップと前記全非選択ステップとを交互に実行し、全非選択ステップにおいては「０」をセットするビットを順次変化させて、前記信号群の全てのビットについて当該ステップを実行すると、
次は、前記多重選択ステップにおいて何れか１ビットを「０」にセットする信号群と、前記全非選択ステップにおいて何れか１ビットを「０」にセットする信号群とを互いに入れ替えて、前記多重選択ステップと前記全非選択ステップとを同様に実行することを特徴とするアドレスデコーダの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダの機能を検査する回路、及びその検査回路を用いて機能検査を行う方法に関する。
【背景技術】
【０００２】
ＲＯＭなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない。そのため、不良の発生パターンを考慮したアドレス，データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクＲＯＭ等では、各ＲＯＭの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
【０００３】
例えば、図４（ａ）に示すように、３ビットのＮＯＲ型アドレスデコーダであれば、入力アドレスＡ２〜Ａ０とそれらがＮＯＴゲート１〜３において反転された負論理信号Ａ２Ｎ〜Ａ０Ｎとが、８個の３入力ＮＯＲゲートで構成されるアドレスデコーダ４〜１１（ＮＯＲ０００〜ＮＯＲ１１１）の入力端子に適宜接続されている。そして、各アドレスデコーダ４〜１１は、図４（ｂ）に示すように、３つのｎチャネル型ＭＯＳトランジスタ１２〜１４（ｎ２〜ｎ０）と３つのｐチャネル型ＭＯＳトランジスタ１５〜１７（ｐ２〜ｐ０）との組み合わせによって構成されている。
【０００４】
例えば、デコーダ４（ＮＯＲ０００）について、ＭＯＳトランジスタ１２〜１４の機能をテストする場合には、以下のようにアドレスのテストパターンを入力する。
（１）アドレス［Ａ２：Ａ０］＝［０００］
デコーダ４を選択する。
（２）アドレス［Ａ２：Ａ０］＝［００１］
デコーダ５を選択し、デコーダ４が非選択となることでＭＯＳトランジスタ１４がＯＮしたことを確認する。
（３）アドレス［Ａ２：Ａ０］＝［０００］
デコーダ４を選択する。
（４）アドレス［Ａ２：Ａ０］＝［０１０］
デコーダ６を選択し、デコーダ４が非選択となることでＭＯＳトランジスタ１３がＯＮしたことを確認する。
【０００５】
（５）アドレス［Ａ２：Ａ０］＝［０００］
デコーダ４を選択する。
（６）アドレス［Ａ２：Ａ０］＝［１００］
デコーダ８を選択し、デコーダ４が非選択となることでＭＯＳトランジスタ１２がＯＮしたことを確認する。
というように、全てのｎＭＯＳトランジスタ１２〜１４について機能確認を行うために、６通りのテストパターンを入力する必要があった（図４（ｃ）参照）。従って、８つのデコーダ４〜１１の全てに対して同様にテストを行うと、６×８＝４８通りのテストパターンを与える必要がある。
【０００６】
このような問題を解決する従来技術の１つとして、特許文献１に開示されている技術がある。この技術は、図５（ａ）に示すように、４つのｎチャネル型ＭＯＳトランジスタ１８，１２〜１４と４つのｐチャネル型ＭＯＳトランジスタ１９，１５〜１７との組み合わせによりデコーダ２０として構成される４入力ＮＯＲゲートに対し、電源Ｖccとデコード信号出力線２１（Ｏｉ，ｉ＝１〜１６）との間にテスト用のｐチャネル型ＭＯＳトランジスタ２２（高オン抵抗）を接続し、トランジスタ２２のゲートにテスト用の信号Ｔ１を与えることでデコーダ２０のテストを行うようにしたものである。
【０００７】
例えば、デコーダ２０がアドレス［Ａ３：Ａ０］＝［００００］に対応するデコーダであるとすると、テスト用のトランジスタ２２をオンにすれば、ｐチャネル型ＭＯＳトランジスタ１９，１５〜１７は、高オン抵抗のトランジスタ２２によってバイパスされた状態となる。そして、４ビットの入力アドレスＡ３〜Ａ０が全てロウレベルであり４つのトランジスタ１８，１２〜１４が全てオフであればデコード信号出力線２１はハイレベルとなり、それらの内何れか１つがオンすればデコード信号出力線２１のレベルはロウになるはずである。
【０００８】
従って、例えばトランジスタ１３にオープン故障があるとすると、アドレス［Ａ３：Ａ０］＝［０１００］を与えた場合にもデコード信号出力線２１はハイレベルとなって多重選択が発生する（図５（ｂ）参照）。即ち、特許文献１によれば、４ビットのアドレスを順次インクリメントする単純なテストパターンを与えることで、デコーダ２０のテストを行なうことが可能となる。
【特許文献１】特開平６−１８６２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１では、一連のテストパターンを与えている途中で多重選択が行われた場合に、４つのトランジスタ１８，１２〜１４の何れかにオープン故障があることが検出される。従って、オープン故障を検出するには、（１）デコーダ２０を含む複数のＮＯＲゲートの出力レベルを直接モニタするための構成、若しくは、（２）多重選択されたことを判別するため、メモリデータの出力値を変化させる必要がある。
そして（１）の場合は、メモリに付随する検査用の回路構成が複雑になりすぎるという問題がある。また、（２）の場合は、例えば図５（ｂ）のケースでは、アドレス［Ａ３：Ａ０］＝［００００］で出力されるメモリデータとアドレス［Ａ３：Ａ０］＝［０１００］で出力されるメモリデータとが異なるように設定しなければならず、テスト用のデータ設定に手間を要するという問題がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、テストパターンの入力数をより少なくして検査効率を向上させる構成を、より簡単に且つテスト用のデータ設定に制約を設けることなく実現できるアドレスデコーダの検査回路、及びその検査回路を用いて行うアドレスデコーダの検査方法を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載のアドレスデコーダの検査回路によれば、複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時に前記負論理信号とは独立に設定される負論理信号とを選択して出力するためのマルチプレクサを備える。即ち、ｎ（ｎは２以上の自然数）ビットアドレスをデコードするための複数のアドレスデコーダの一部には、通常のデコード動作を行なうためにアドレス信号の負論理信号が与えられている。従って、検査時には、マルチプレクサを介して検査用の負論理信号を独立に与えるようにすれば、１回に与えるアドレスパターンで多重選択を行うことが可能となる。また、全てのデコーダを非選択とすることも可能となるので、それらの選択パターンを組み合わせることで検査をより短時間で行うことができる。
【００１２】
請求項２記載のアドレスデコーダの検査回路によれば、独立に設定される負論理信号を書き込んでマルチプレクサに出力するためのレジスタを備えるので、検査用の負論理信号を与えるために外部端子を増やす必要がなくなる。
【００１３】
請求項３記載のアドレスデコーダの検査方法によれば、アドレスデコーダがＮＯＲ型で構成されている場合、多重選択ステップにおいて、正論理信号群及び負論理信号群の内何れか１ビットだけを「１」にセットして多重選択を行う。即ち、通常のデコード動作においては、負論理信号群は正論理信号群の反転として与えられることで、正論理信号群で選択されたもの以外のデコーダを非選択にしている。従って、それらの内何れか１ビットだけを「１」にセットするパターンを与えると、ｎビットアドレスの場合は２ｎ−１個のデコーダを多重選択することができる。
【００１４】
また、全非選択ステップでは、多重選択ステップにおいて１ビットを「１」にセットしたパターンはそのままにすると共に、前記１ビットを「１」にセットしなかった方の信号群の内何れか１ビットだけを「１」にセットすれば、その「１」にセットされたビットに対応する、デコーダを構成する素子が正常であればその出力状態が変化することで多重選択状態が解消される。この場合、全てのデコーダが非選択の状態となる。そして、多重選択ステップと全非選択ステップとを交互に繰り返し、後者のステップで「１」にセットするビットを順次変化させれば、各ビットに対応する素子の機能を検査することができる。
【００１５】
次は、多重選択ステップにおいて何れか１ビットを「１」にセットする信号群と、全非選択ステップにおいて何れか１ビットを「１」にセットする信号群とを互いに入れ替えて、多重選択ステップと全非選択ステップとを同様に実行する。すると、今度は残りのデコーダの全てが多重選択されて、同様に各ビットに対応する素子の機能を検査することができる。即ち、上記の手順によれば、複数のデコーダを多重選択した後に必ず全てのデコーダを非選択状態にすることで検査を行うので、メモリに対して予め検査用のデータを夫々異なる値で設定する必要がなくなる。
【００１６】
請求項４記載のアドレスデコーダの検査方法によれば、アドレスデコーダがＮＡＮＤ型で構成されている場合に、請求項３における多重選択ステップと全非選択ステップとでセットするビットの論理を反転させて何れか１ビットだけを「０」にセットすれば、ＮＡＮＤ型のデコーダについても全く同様に検査を行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を、ＲＯＭなどのメモリにおいてメモリセルを選択する、ＮＯＲ型の３ビットアドレスデコーダに適用した場合の一実施例について図１乃至図３を参照して説明する。尚、図４と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図１は、本発明のアドレスデコーダの検査回路の構成を示すものである。検査回路３１は、図４に示すメモリのアドレスデコーダ部において、ＮＯＴゲート１〜３の出力端子と、入力アドレスの負論理信号Ａ２Ｎ〜Ａ０Ｎを与える信号線との間に、マルチプレクサ（ＭＰＸ）３２〜３４を挿入している。
【００１８】
そして、マルチプレクサ３２〜３４の他方の入力端子には、テスト用のアドレス信号を与えるためのレジスタ３５の出力端子Ｔ＿Ａ２Ｎ，Ｔ＿Ａ１Ｎ，Ｔ＿Ａ０Ｎが夫々接続されている。レジスタ３５に対しては、メモリに対してテストモードを設定する信号ＴＥＳＴがアクティブとなっている場合に書き込みが可能となっている。また、マルチプレクサ３２〜３４は、信号ＴＥＳＴがインアクティブである場合はＮＯＴゲート１〜３の出力端子側を選択し、信号ＴＥＳＴがアクティブである場合はレジスタ３５側を選択するようになっている。尚、信号ＴＥＳＴの設定は、外部端子のレベルをハイ，ロウの何れかに設定するか、若しくは内部のモード設定レジスタに対する書き込みによって行うようにする。
【００１９】
次に、本実施例の作用について図２及び図３も参照して説明する。本実施例では、３ビットアドレスを８個のデコーダ４〜１１によってデコードする場合に、レジスタ３５に対してテスト用の負論理信号Ｔ＿Ａ２Ｎ，Ｔ＿Ａ１Ｎ，Ｔ＿Ａ０Ｎを書き込み、図３に示すようにテスト用のアドレスパターンを与えることで、グランド側に接続されるＮチャネルＭＯＳトランジスタ（素子）１２〜１４のオープン故障をテストする。
【００２０】
先ず、（１）アドレス［Ａ２：Ａ０］（正論理信号群）＝［０００］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］（負論理信号群）＝［００１］を与えることで、デコーダ４，６，８，１０に対応するＮＯＲ［０００，０１０，１００，１１０］を４重選択する（多重選択ステップ）。即ち、３ビットアドレスをデコードする場合、各アドレス線Ａ２〜Ａ０，Ａ２Ｎ〜Ａ０Ｎは、８個のデコーダ４〜１１の内、夫々何れか４個のデコーダの入力端子に接続されている。そして、通常のデコード動作であれば、負論理信号Ａ２Ｎ〜Ａ０Ｎは、入力アドレスＡ２〜Ａ０の反転パターンになることで１つのデコーダだけが選択される。即ち、アドレス［Ａ２：Ａ０］＝［０００］であれば、ＮＯＴゲート１〜３により自動的に［Ａ２Ｎ：Ａ０Ｎ］＝［１１１］となる。
【００２１】
本実施例の検査回路３１では、マルチプレクサ３２〜３４並びにレジスタ３５を備えたことによって、デコーダ４〜１１のテスト時に、負論理信号Ａ２Ｎ〜Ａ０Ｎは入力アドレスＡ２〜Ａ０とは完全に独立して設定可能となっている。そこで、アドレス［Ａ２：Ａ０］＝［０００］に対して［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［００１］を与えると、Ｔ＿Ａ２Ｎ，Ｔ＿Ａ１Ｎのビットが［００］となる結果、デコーダの４重選択が行われることになる。
【００２２】
図２（ａ）は、上記の説明を図示したものであり、各デコーダＮＯＲ０００〜ＮＯＲ１１１において、Ａ２〜Ａ０，Ａ２Ｎ〜Ａ０Ｎのうち、太枠で囲まれた部分のアドレス信号が「０」になっている場合に夫々が選択されることを示している。そして、アドレス［Ａ２：Ａ０］＝［０００］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［００１］を与えた場合は、デコーダＮＯＲ［０００，０１０，１００，１１０］が４重に選択されることが判る。
【００２３】
図３のアドレスパターン（１）で４重選択を行うと、次のアドレスパターン（２）では、アドレス［Ａ２：Ａ０］＝［００１］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［００１］とすることで、全てのデコーダＮＯＲ０００〜ＮＯＲ１１１を非選択状態（全非選択状態）とする（全非選択ステップ）。この時、全非選択状態になれば、４重選択されたデコーダＮＯＲ［０００，０１０，１００，１１０］において、夫々アドレスＡ０に対応するＮチャネルＭＯＳトランジスタ１４が正常にＯＮしたことを示す（図２（ｂ）参照）。
【００２４】
以下、アドレスパターン（３）では（１）と同様の４重選択を行い、続くアドレスパターン（４）ではアドレス［Ａ２：Ａ０］＝［０１０］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［００１］とすることで全非選択状態にする。この時、全非選択状態になれば、４重選択された上記デコーダにおいて、夫々アドレスＡ１に対応するＮチャネルＭＯＳトランジスタ１３が正常にＯＮしたことを示す。
そして、アドレスパターン（５）ではやはり（１）と同様の４重選択を行い、続くアドレスパターン（６）ではアドレス［Ａ２：Ａ０］＝［１００］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［００１］とすることで全非選択状態にする。この時、全非選択状態になれば、４重選択された上記デコーダにおいて、夫々アドレスＡ２に対応するＮチャネルＭＯＳトランジスタ１２が正常にＯＮしたことを示す。
【００２５】
以上で、４重選択されたデコーダＮＯＲ［０００，０１０，１００，１１０］についてのテストは終了する。そして、続く後半のアドレスパターン（７）〜（１２）では、上記のアドレスパターン（１）〜（６）を、アドレス［Ａ２：Ａ０］＝［１００］側のパターンと［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］側のパターンとを入れ替えて行う。
【００２６】
即ち、アドレスパターン（７），（９），（１１）において［Ａ２：Ａ０］＝［００１］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［０００］とした場合、通常のデコード動作で［Ａ２Ｎ：Ａ０Ｎ］＝［０００］となる場合は、［Ａ２：Ａ０］＝［１１１］となっているはずであるから、ＮＯＲ［１１１］だけが選択されるパターンである。それに対して、［Ａ２：Ａ０］＝［００１］とすれば上位２ビットが反転する結果、アドレスパターン（１）〜（６）では選択されなかった残りのデコーダ５，７，９，１１に対応するＮＯＲ［００１，０１１，１０１，１１１］が４重選択される。
【００２７】
そして、全非選択状態とするアドレスパターン（８），（１０），（１２）においては、テスト用の負論理信号［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］側を、順次１ビットずつ「１」にすることで、４重選択されたデコーダＮＯＲ［００１，０１１，１０１，１１１］を構成するアドレスＡ０，Ａ１，Ａ２に対応するＮチャネルＭＯＳトランジスタ１４，１３，１２が、夫々正常にＯＮしたか否かを確認できる。
【００２８】
尚、以上の手順において、トランジスタ１４〜１２の機能が正常であるか否かは、全非選択状態になるか否かで判定される。そして、全非選択状態の場合にビット線がプリチャージされてハイレベルを示すとすれば、多重選択が行われた場合、選択された何れか１つのデータ値がロウレベルであれば、ビット線はロウレベルを示す。従って、多重選択が行われることによる出力データ値の衝突については問題とならない。
そして、メモリに出力させるデータとしては、少なくとも全非選択状態か否かが判別可能なデータであれば良い。例えば、全非選択状態のデータがオール「１」、１６進数で「ＦＦＦ・・・」であるとするならば、それに対して少なくとも１ビットだけ異なるパターンのデータが出力されれば、全非選択状態にならなかったことが判る。従って、全てのメモリデータのパターンが同一であったとしても何等問題はない。
【００２９】
また、３ビットアドレスにおいて４重選択を行うためのアドレスパターンは、図３に示すものに限らず、アドレス［Ａ２：Ａ０］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］の６ビットの内何れか１つのビットだけを「１」にするパターンであれば良い。それに対して、残りのデコーダを４重選択させるためには、上記のように１ビットを「１」にセットしたのがアドレス［Ａ２：Ａ０］側であった場合は、それと同じパターンを負論理信号側［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］に設定し、アドレス［Ａ２：Ａ０］側は全て「０」にする。即ち、前半の４重選択パターン（１），（３），（５）を
［Ａ２：Ａ０］＝［０００］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［０１０］
とした場合、後半の４重選択パターン（７），（９），（１１）は
［Ａ２：Ａ０］＝［０１０］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［０００］
とすれば良い。
【００３０】
また、前半の４重選択パターン（１），（３），（５）を
［Ａ２：Ａ０］＝［１００］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［０００］
とした場合、後半の４重選択パターン（７），（９），（１１）は
［Ａ２：Ａ０］＝［０００］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［１００］
とすれば良い。そして、この場合、前半の全非選択パターン（２），（４），（６）と、後半の全非選択パターン（８），（１０），（１２）とは、図３に示す［Ａ２：Ａ０］側と［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］側のパターンを入れ替えて行うことになる。
【００３１】
以上のようにしてデコーダ４〜１１の機能テストを行なう結果、３ビットアドレスのデコーダの場合、必要なアドレスパターンは１２通りとなり、従来の４８通りに比較すれば極めて少ないパターンでテストを行なうことが可能となっている。
【００３２】
以上のように本実施例によれば、３ビットアドレスデコーダの検査回路３１を、複数のアドレスデコーダ４〜１１の一部に対して、アドレス信号Ａ２〜Ａ０の負論理信号Ａ２Ｎ〜Ａ０Ｎと、テスト時に負論理信号Ａ２Ｎ〜Ａ０Ｎとは独立に設定される負論理信号Ｔ＿Ａ２Ｎ〜Ｔ＿Ａ０Ｎとを選択して出力するためのマルチプレクサ３２〜３４を備えて構成した。
従って、テスト時には、マルチプレクサ３２〜３４を介して負論理信号Ｔ＿Ａ２Ｎ〜Ｔ＿Ａ０Ｎを独立に与えることができ、１回に与えるアドレスパターンで４重選択を行うことが可能となる。また、全てのデコーダ４〜１１を非選択とすることも可能となるので、それらの選択パターンを組み合わせることでデコーダ４〜１１の機能テストをより短時間で行うことができる。
また、検査回路３１は、独立に設定されるテスト用の負論理信号Ｔ＿Ａ２Ｎ〜Ｔ＿Ａ０Ｎを書き込むためのレジスタ３５を備えるので、負論理信号Ｔ＿Ａ２Ｎ〜Ｔ＿Ａ０Ｎを与えるためメモリＩＣに外部端子を増やす必要がなくなる。
【００３３】
そして、アドレスデコーダ４〜１１がＮＯＲ型で構成されている場合、前半の多重選択ステップにおいて、アドレス信号［Ａ２：Ａ０］とテスト用負論理信号［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］との内、後者の１ビットだけを「１」にセットしてデコーダ４，６，８，１０を４重選択し、全非選択ステップでは、加えて前者の１ビットを「１」にセットすることで、その「１」にセットされたビットに対応する、デコーダ４，６，８，１０を構成するグランド側のトランジスタ１２〜１４が正常であれば、その出力状態が変化することで多重選択状態が解消される。従って、多重選択ステップと全非選択ステップとを交互に繰り返し、後者のステップで「１」にセットするビットを順次変化させれば、各ビットに対応するトランジスタ１２〜１４の機能を検査することができる。
【００３４】
それから、後半の多重選択ステップと、全非選択ステップとは、前半におけるパターンの前者と後者とを入れ替えて同様に実行すれば、今度は残りのデコーダ５，７，９，１１が４重選択されて、同様に各ビットに対応するトランジスタ１２〜１４の機能をテストすることができる。即ち、上記の手順によれば、何れか１つのデコーダを選択した後に必ず全てのデコーダを非選択状態にすることで検査を行うので、メモリに対して予め検査用のデータを夫々異なる値で設定する必要がなくなる。
【００３５】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
上記実施例は、ＮＯＲ型のアドレスデコーダに適用したが、ＮＡＮＤ型のアドレスデコーダにも適用することができる。この場合、多重選択ステップと全非選択ステップとでセットするビットの論理を上記実施例とは反転させて、何れか１ビットだけを「０」にセットすれば、全く同様に検査を行うことができる。例えば、多重選択ステップのアドレスパターンは、
［Ａ２：Ａ０］＝［１１１］，［Ｔ＿Ａ２Ｎ：Ｔ＿Ａ０Ｎ］＝［１１０］
とすれば良い。
外部端子を設けるのにパッケージなどの制約がない場合には、レジスタ３５を設けることなく、テスト用の負論理信号を外部より直接与えるようにしても良い。
３ビットアドレスのデコーダに限ることなく、４ビット以上のアドレスデコーダに適用できることは言うまでもない。即ち、ｎビットアドレスのデコーダの場合、多重選択ステップでは、２ｎ−１個のデコーダを多重選択して同様に検査を行うことができる。
【図面の簡単な説明】
【００３６】
【図１】本発明をＮＯＲ型の３ビットアドレスデコーダに適用した場合の一実施例であり、検査回路の構成を示す図
【図２】デコーダの４重選択が行われる作用を説明する図
【図３】テスト用のアドレスパターンを示す図
【図４】（ａ）は従来のアドレスデコーダの構成を示す図、（ｂ）は各デコーダを構成しているＮＯＲゲートの構成を示す図、（ｃ）は従来のデコーダのテストパターンを示す図
【図５】（ａ）は特許文献１に開示されている構成を示す図、（ｂ）は特許文献１におけるデコーダのテストパターンを示す図
【符号の説明】
【００３７】
図面中、４〜１１はアドレスデコーダ、１２〜１４はｎチャネル型ＭＯＳトランジスタ（素子）、３１は検査回路、３２〜３４はマルチプレクサ、３５はレジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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