(57)【要約】【課題】従来の半導体装置における静電容量素子の耐圧破壊保護は、保護素子を静電容量素子に並列に設けていた。この保護素子は印加する過大電圧の両極性ごとに２つの素子が必要だった。【解決手段】本発明の半導体装置は、静電容量素子の片側電極に保護素子として動作するための電極を近接配置している。静電容量素子に正の過大電圧が印加する場合は、パンチスルー動作して低電圧にクランプするという第1の動作モ−ドで過大電圧から保護し、負の過大電圧が印加する場合は、保護素子として動作するための電極と半導体基板とが順方向動作して低電圧にクランプするという第２の導通モードで過大電圧から保護する。つまり、静電容量素子に保護能力を有し、両極性の過大電圧に対処できるものとした。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板または該半導体基板の上部に設ける第１の電極と、該第１の電極と平面的に重なる第２の電極と、前記第１の電極と前記第２の電極との間に設ける誘電体とを有する静電容量素子を備える半導体装置であって、
前記第１の電極と離間して前記第２の電極と電気的に接続する前記半導体基板に設ける第３の電極と、
前記第１の電極および前記第３の電極と離間して前記半導体基板に設ける第４の電極とを有し、
前記静電容量素子に対して耐圧破壊に至る過大電圧が印加すると、該過大電圧の極性に応じて前記第３の電極と前記第１の電極とが電気的に導通する第１の導通モードと、前記第４の電極と前記第３の電極とが電気的に導通する第２の導通モードとのどちらかの導通モードによって前記過大電圧を前記第1の電極と前記第２の電極との間で耐圧破壊が生じない電圧にクランプすることを特徴とする半導体装置。
【請求項２】
前記第１の電極および前記第３の電極は、前記半導体基板と反対導電型の拡散領域であり、
前記第４の電極は、前記半導体基板と同一導電型の拡散領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記過大電圧の極性が前記半導体基板を基準として正のとき前記第１の導通モードとなり、
前記過大電圧の極性が前記半導体基板を基準として負のとき前記第２の導通モードとなることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電容量素子を有する半導体装置に関し、特に静電容量素子に過大電圧が印加しても耐圧破壊されないような保護機能を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に設けられる静電容量素子は、半導体基板上に絶縁膜と導電性材料からなる導電膜とを積層構造化して構成する場合が多い。その構造は、対向する半導体基板と導電膜とを平行電極とするものや、平行電極の上部及び下部電極ともに導電性膜で形成するものが知られているが、平行電極間には絶縁膜を設け、この絶縁膜を誘電体としている。
【０００３】
このような構造の静電容量素子において、その静電容量値は、平行電極間に設ける絶縁膜などの誘電体の誘電率、平行電極間距離、平行電極の面積で決定されるが、同一の誘電体を使用するならば、その誘電体の膜厚はより薄い方が大きな静電容量値となる。
【０００４】
近年の半導体装置は、半導体素子の微細化に伴って高集積化が望まれている。半導体装置に設ける静電容量素子もより大きな静電容量値が望まれているが、そのために必要な素子面積は、より小さくする方が望まれている。
静電容量値の大きさを得ようとする場合、静電容量を積層構造化して構成する場合、積層する膜を多くすることには半導体の製造プロセス上、限界があるため、平行電極の面積を拡大することになる。
【０００５】
しかしながら、平行電極の面積が大きくなれば、耐圧低下につながる膜の欠陥を含む確率も当然大きくなる。このような状況においては、半導体装置を駆動する使用電圧での耐圧は充分ではあるが、数倍以上の過渡的な電圧が平行電極間に印加されると耐圧破壊する確率も増加してしまう。
このような過大電圧は、例えば、静電気などによる不測の放電現象が原因である場合が多く、このような放電現象は日常的に起きる可能性がある。このため、半導体装置には、この半導体装置を構成する素子を耐圧破壊から保護するための保護回路や保護素子が設けられている。
そして、静電容量素子を耐圧破壊から保護する保護回路も広く提案されている（例えば、特許文献１参照。）。
【０００６】
特許文献１に示す従来技術は、静電容量素子の過大電圧保護用としてツェナーダイオードを並列に設ける技術である。図を用いて説明する。図９，図１０は、特許文献１に示した従来技術を説明するための回路図である。図において、１１は半導体導体基板内に構成された静電容量素子、１２はツェナーダイオード、１３はバイポーラトランジスタである。
ツェナーダイオード１２やバイポーラトランジスタ１３は、静電容量素子１１と並列に接続されている。バイポーラトランジスタ１３は、ベースとコレクタとを接続し、ダイオードと同等の扱いができるような接続となっている。
ツェナーダイオード１２あるいはバイポーラトランジスタ１３を静電容量素子１１の近接に配置し、半導体基板内の同一領域に設けることにより、それぞれ独立した領域に設ける場合より小さく配置することができるという特徴がある。
【０００７】
【特許文献１】特開２００４−２６６０３６号公報（第４−５頁、第３−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に示した従来技術は、静電容量素子に印加する過大電圧からこの静電容量素子を保護するときは、ツェナーダイオード１２やバイポーラトランジスタ１３がブレイクダウンして電流を流し、過大電圧をクランプするが、このときのツェナーダイオード１２やバイポーラトランジスタ１３としての電流を流せる能力である電流容量は、ツェナーダイオード１２やバイポーラトランジスタ１３のＰＮ接合の面積とこの接合を構成する拡散層の不純物濃度とで決まる。
【０００９】
半導体装置を構成する半導体基板に選択的に不純物を導入してＰＮ接合を構成するのであるが、導入する不純物濃度には限界があるから、実用的に大きな電流容量を得ようとするとＰＮ接合の面積を大きくする必要がある。
したがって、保護素子としての保護能力を向上しようとすると、保護すべき静電容量素子とは異なる部分の面積をより多く必要とし、半導体装置内での占有面積を拡大してしまうという問題があった。これは近年、より微細化する要求が強い半導体装置には大きな問題となっている。
【００１０】
本発明の半導体装置は、上記課題を解決し、静電容量素子として高い破壊耐圧を有しながら、その占有面積をできるだけ小さくすることができる構造を提供するものであって、詳しくは、静電容量素子を形成する領域の下部電極を過大電圧印加時の電流路として用い、静電容量素子自体に過大電圧保護動作を行わせる構造を有するものである。
これにより、保護素子挿入による占有面積を拡大することなく、大きな電流耐量を確保した過大電圧保護構造を有する半導体装置を提供するものである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明の半導体装置は、次のような構造を採用する。
【００１２】
半導体基板または半導体基板の上部に設ける第１の電極と、第１の電極と平面的に重なる第２の電極と、第１の電極と第２の電極との間に設ける誘電体とを有する静電容量素子を備える半導体装置であって、
第１の電極と離間して第２の電極と電気的に接続する半導体基板に設ける第３の電極と、
第１の電極および第３の電極と離間して半導体基板に設ける第４の電極とを有し、
静電容量素子に対して耐圧破壊に至る過大電圧が印加すると、過大電圧の極性に応じて第３の電極と第１の電極とが電気的に導通する第１の導通モードと、第４の電極と第３の電極とが電気的に導通する第２の導通モードとのどちらかの導通モードによって過大電圧を第1の電極と第２の電極との間で耐圧破壊が生じない電圧にクランプすることを特徴とする。
【００１３】
第１の電極および第３の電極は、半導体基板と反対導電型の拡散領域であり、
第４の電極は、半導体基板と同一導電型の拡散領域であることを特徴とする。
【００１４】
過大電圧の極性が半導体基板を基準として正のとき第１の導通モードとなり、
過大電圧の極性が半導体基板を基準として負のとき第２の導通モードとなることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置は、静電容量素子に保護能力を持たせるものである。静電容量素子の片側電極にパンチスルー動作用の拡散層を近接配置し、静電容量素子の電極をパンチスルー動作時の電流経路にするという特徴を有するものである。
このような構成とすることにより、半導体装置内の静電容量素子は、パンチスルー電圧
以上の過大電圧が印加しても静電容量素子を耐圧破壊から保護し、過大電圧から生じる瞬時の大電流を静電容量素子の電極を経て流すことができる。別途保護素子用の領域を設ける必要がないので、保護素子が占有する面積を拡大せず、保護能力の大きな半導体装置を構成することができる。
また、本発明の半導体装置の静電容量素子は、その構造から、静電容量素子に正負どちらかの極性の過大電圧が印加されても、双方に対する保護動作を可能としているため、印加する過大電圧の極性によらず高い保護能力を有することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の半導体装置を実施するための最良の形態の半導体装置の構造を説明する。
【実施例１】
【００１７】
［全体構成：図１，図２］
図１は、本発明の半導体装置の第１の実施形態の構造を説明する平面図を模式的に示すものである。図２は、図１に示す平面図においてＡ−Ａ’断面での断面図を模式的に示すものである。
図１，図２において、７０１は半導体基板、７０２は第２の電極、７０３は第１の電極、７０４は第３の電極、７０５は第４の電極、７０６は第１の金属配線、７１６は第２の金属配線、７０７〜７０９はコンタクトホール、７１０は誘電体である。７１１は素子分離層、７１２は絶縁膜である。なお、半導体基板７０１は、図１では省略している。
【００１８】
半導体基板７０１はＰ型ウェル領域、第１の電極７０３と第３の電極７０４とはＮ型拡散層、第２の電極７０２はポリシリコン層、第４の電極７０５はＰ型拡散層、誘電体７１０はシリコン酸化膜、素子分離層７１１はフィールド酸化膜、絶縁膜７１２は層間絶縁膜として説明する。
図２において、半導体基板７０１には記号「ＰＷＥＬＬ」を表記し、第１の電極７０３と第３の電極７０４とには記号「Ｎ＋」を表記し、第４の電極７０５には記号「Ｐ＋」を表記している。
【００１９】
半導体基板７０１に第１の電極７０３を設け、これと離間して同じく半導体基板７０１に第３の電極７０４と第４の電極７０５とを設けている。第１の電極７０３の上部には、誘電体７１０を介して第２の電極７０２が設けてある。
【００２０】
第１の電極７０３と第３の電極７０４と第４の電極７０５とは、素子分離層７１１で分離されており、これら電極の上部には絶縁膜７１２が設けてある。この絶縁膜７１２にはコンタクトホール７０７〜７０９が開口しており、第１の金属配線７０６および第２の金属配線７１６と接続するようになっている。
【００２１】
図２においては、素子分離層７１１と誘電体７１０とが一体に形成しているように記載している。これは、双方ともに酸化膜を想定した例であるからであって、もちろん、これらは離間して設けてもかまわない。
【００２２】
第２の電極７０２と第３の電極７０４とはコンタクトホール７０７を介して第１の金属配線７０６で接続しており、互いが電気的に導通している。
第１の電極７０３と第４の電極７０５とはコンタクトホール７０８，７０９を介して第２の金属配線７１６で接続しており、互いが電気的に導通している。
【００２３】
第１の電極７０３と第２の電極７０２とは、誘電体７１０を挟んで静電容量素子を構成しているが、第２の電極７０２、第３の電極７０４と電気的に導通している。同様に、第
１の電極７０３と第４の電極７０５とは、電気的に導通している。
第３の電極７０４は、半導体基板７０１と反対導電型であるから、これらでＰＮ接合を構成する。このＰＮ接合は、保護ダイオードとして作用するものであって、本発明の静電容量素子は、それ自体に保護機能を備えているのである。
半導体基板７０１と第４の電極７０５とは同一導電型であるから、これらは電気的に導通している。
このような構成とすることによって、静電容量素子とこの静電容量素子を保護する保護ダイオードとが一体に構成することができる。
【００２４】
半導体装置は、通常動作に必要な動作電圧が決められている。例えば、３．３Ｖや５．０Ｖである。近年の半導体素子の微細化に伴って低消費電力化が望まれているため、１．５Ｖを下回る場合もある。
第１の電極７０３と第２の電極７０２とは平行電極を構成しており、挟まれている誘電体７１０に電荷を蓄積する静電容量素子として動作するが、その平行電極に印加する電圧は、上述のごとく動作電圧そのものか、それよりも低い電圧である。
半導体装置に予期せぬ高い電圧が印加する場合があることはすでに説明した。例えば、静電気などによる放電現象が原因である。静電気による放電は、ときに１０００Ｖを超える場合もある。
【００２５】
本発明の半導体装置は、このように半導体装置の動作電圧を遥かに超えるような過大な電圧が静電容量素子に印加した場合であっても、その極性に応じて、静電容量素子自体が第１の導通モードまたは第２の導通モードで動作し、半導体装置を耐圧破壊から保護するのである。これらのモードについては後述する。
【００２６】
［動作の説明：図３，図４］
次に本発明の半導体装置の動作を説明する。図３，図４は、図２に示す断面図を説明しやすいように書き直したものである。図３は、本発明の半導体装置に動作電圧を遥かに超える正の過大電圧が印加した場合の図であって、第１の導通モードを説明するものである。図中の黒矢印は、この第１の導通モードにおける電流経路を示している。
図４は、同様に負の過大電圧が印加した場合の図であって、第２の導通モードを説明するものである。図中の白抜矢印は、この第２の導通モードにおける電流経路を示している。双方の図において、第1の金属配線７０６と第２の金属配線７１６とは、信号線として記載している。なお、同一の構成要素には同一の番号を付与している。
【００２７】
まず、第1の導通モードを説明する。図３に示すように、第２の電極７０２に半導体基板７０１を基準として正の過大電圧が印加すると、第２の電極７０２と第３の電極７０４とは第１の金属配線７０６を介して電気的に導通しているから、第３の電極７０４と半導体基板７０１とで構成するＰＮ接合には、逆方向の電界が印加する。このため、このＰＮ接合には空乏層が広がり、第１の電極７０３と第３の電極７０４とはパンチスルーして繋がり同電位となる。
【００２８】
第１の電極７０３と第２の電極７０２とは平行電極を構成しているが、このパンチスルーによって、これらの電極間の電位差は急激に無くなり同電位となる。つまり、電位差がほとんど無いような極めて低い電圧でクランプされるのである。これにより、第１の電極７０３，第２の電極７０２，誘電体７１０は耐圧破壊されないのである。これが第１の導通モードである。
【００２９】
第１の電極７０３は第４の電極７０５と第２の金属配線７１６を介して電気的に導通している。第４の電極７０５をグランドラインなどに接続しておけば、このパンチスルー電流は、すぐさまグランドラインに流れ込むことができる。すなわち、より短時間で第１の
電極７０３と第２の電極７０２とを同電位にすることができる。
【００３０】
このパンチスルー電流は、第１の電極７０３の拡散層の抵抗成分を通じて流れるから、パンチスルー電流の電流耐量は、その抵抗成分で決めることができる。この抵抗成分は、第１の電極７０３の拡散層の深さや幅、または不純物濃度で決まるから、自由に設定することができる。パンチスルー電流の経路となる第１の電極７０３の抵抗値を制御し、半導体装置内に発生する抵抗損を小さくすれば、この静電容量素子や周辺の回路素子の加熱を抑えることができ、温度上昇による素子特性の熱変動や熱破壊も避けられる。もちろん、このような抵抗値の制御は、長い過大電圧時間にも耐えうる静電容量素子も得ることが可能となる。
【００３１】
また、パンチスルー電流が流れても、半導体基板７０１には過剰な電流が流れ込まないので、半導体基板７０１の電位の変動がない。このため、半導体基板７０１が変動することによる他の回路素子の誤動作も発生することはない。
【００３２】
もちろん、パンチスルー電流の電流耐量だけではなく、正確にパンチスルーを起こさせることも重要である。図３に示すように、正の過大電圧が印加するときは、半導体基板７０１と第３の電極７０４とがブレイクダウンを起こしてしまうと、このＰＮ接合間でのクランプ電圧は比較的高いブレイクダウン電圧にクランプされてしまうため好ましくない。
したがって、より低い電圧でクランプするために、第１の電極７０３と第３の電極７０４とがブレイクダウンではなくパンチスルーを起こすようにする必要がある。そのためには、第１の電極７０３や第３の電極７０４を構成する拡散層の深さや幅、不純物濃度、また互いの距離を適するものにして制御すればよい。このような半導体素子の設計手法はすでに知られているので説明は省略する。
【００３３】
次に、第２の導通モードを説明する。図４に示すように、第２の電極７０２に半導体基板７０１を基準として負の過大電圧が印加すると、第２の電極７０２と第３の電極７０４とは第１の金属配線７０６を介して電気的に導通しているから、第３の電極７０４と半導体基板７０１とで構成するＰＮ接合には、順方向の電界が印加する。このため、半導体基板７０１を通じて順方向電流が流れ、第２の電極７０２の電位はすぐさま低下する。つまり、電位差がほとんど無いような極めて低い電圧でクランプされるのである。これにより、第１の電極７０３，第２の電極７０２、誘電体７１０は耐圧破壊されないのである。これが第２の導通モードである。
【００３４】
第４の電極７０５をグランドラインなどに接続しておけば、グランドラインから半導体基板７０１を通じて順方向電流を流すことができる。すなわち、より安定して第２の電極７０２の電位を下げることができる。
【００３５】
知られているように、ＰＮ接合のブレイクダウンによる通電は、アノードまたはカソードとなる領域に過剰なキャリアを発生させる。第３の電極７０４と半導体基板７０１とがブレイクダウンすると、半導体基板７０１に過剰なキャリアを発生させ、そのキャリアも加速される。このため、半導体基板７０１の電位の変動は大きくなってしまう。しかし、上述のように、グランドラインから半導体基板７０１を通じて順方向電流を流すのであれば、その電流が半導体基板７０１に過剰にキャリアを発生させることはなく、半導体基板７０１の電位の変動は非常に小さいのである。このため、他の回路素子の誤動作も発生することはない。
また、電流は半導体基板７０１の抵抗成分を通じて流れるから、この順方向電流の電流耐量は、その抵抗成分で決めることができる。この抵抗成分は、半導体基板７０１の不純物濃度などで決まるから、自由に設定することができる。
【実施例２】
【００３６】
図５は、本発明の半導体装置の第２の実施形態の構造を説明する平面図を模式的に示すものである。図６は、同様に図５に示す平面図においてＢ−Ｂ’断面での断面図を模式的に示すものである。すでに説明した同一の構成には同一の番号を付与している。
【００３７】
図５，図６に示す例では、ポリシリコン層で構成する第２の電極７０２を省略し、第１の金属配線７０６を延長することで、これを第２の電極７０２の代わりにしたものである。誘電体として機能する部分は、シリコン酸化膜の誘電体７１０と層間絶縁膜の絶縁膜７１２となる。したがって、静電容量を決めるには、これらの膜厚や材質を選択すればよい。
【００３８】
このような構成とすることによって、第1の電極７０３と第２の電極７０２とで構成する平行電極間も絶縁膜７１２の膜厚分だけ離れるから、静電容量素子として静電容量は低下するが、過大な電圧に対する耐圧破壊の耐量は向上するのである。
【実施例３】
【００３９】
図７は、本発明の半導体装置の第３の実施形態の構造を説明する平面図を模式的に示すものである。図８は、同様に図７に示す平面図においてＣ−Ｃ’断面での断面図を模式的に示すものである。
図７，図８において、７１３は第５の電極、７１４は第３の金属配線、７１７はコンタクトホール、７２０は絶縁層である。すでに説明した同一の構成には同一の番号を付与している。
【００４０】
図７，図８に示す例では、第１の電極７０３は、半導体基板７０１には設けず、半導体基板７０１上に絶縁層７２０を介してポリシリコン層で構成している。この第１の電極７０３の上部には第２の電極７０２を設け、それらの間に誘電体７１０を設けている。
この第１の電極７０３は、絶縁膜７１２に開口したコンタクトホール７１７を介して第３の金属配線７１４を用いて半導体基板７０１に設ける第５の電極７１３と電気的に接続している。
第２の電極７０２は、絶縁膜７１２に開口したコンタクトホール７０７を介して第３の電極７０４と接続している。第５の電極７１３と第３の電極７０４とは離間して設けている。
【００４１】
まず、第1の導通モードを説明する。第２の電極７０２に半導体基板７０１を基準として正の過大電圧が印加すると、第２の電極７０２と第３の電極７０４とは、電気的に導通しているから第３の電極７０４と半導体基板７０１とで構成するＰＮ接合には、逆方向の電界が印加する。このため、このＰＮ接合には空乏層が広がり、第５の電極７１３と第３の電極７０４とはパンチスルーして繋がり同電位となる。第５の電極７１３は、第３の金属配線７１４を介して第１の電極７０３に接続しているから、このパンチスルーによって、第１の電極７０３と第２の電極７０２との間の電位差は急激に無くなり同電位となる。これが第１の導通モードである。
【００４２】
第１の電極７０３は第４の電極７０５と第２の金属配線７１６を介して電気的に導通している。第４の電極７０５をグランドラインなどに接続しておけば、このパンチスルー電流は、ポリシリコン層で構成している第１の電極７０３を通り、グランドラインに流れ込むことができる。
【００４３】
つぎに、第２の導通モードを説明する。第２の電極７０２に半導体基板７０１を基準として負の過大電圧が印加すると、第２の電極７０２と第３の電極７０４とは電気的に導通しているから、第３の電極７０４と半導体基板７０１とで構成するＰＮ接合には、順方向
の電界が印加する。このため、半導体基板７０１を通じて順方向電流が流れ、第２の電極７０２の電位はすぐさま低下する。これが第２の導通モードである。
【００４４】
第４の電極７０５をグランドラインなどに接続しておけば、グランドラインから半導体基板７０１を通じて順方向電流を流すことができるから、より安定して第２の電極７０２の電位を下げることができる。
【００４５】
図７，図８に示す本発明の半導体装置の第３の実施形態においては、半導体基板７０１に第１の電極７０３がないため、第２の導通モードにおいてはその他の実施形態と変わらないが、第１の導通モードにおいてその通電経路が異なる。
本発明の半導体装置の第３の実施形態においては、静電容量素子を半導体基板７０１の上部に設けているため、半導体基板の上部に薄膜を形成して半導体素子を構成する場合に適している。
【産業上の利用可能性】
【００４６】
本発明の半導体装置は、静電容量素子に過大電圧に対して保護動作する保護素子構造を備えている。このため、予期せずに静電気などによる過大電圧が印加しやすい可搬型電子機器用の半導体装置に好適である。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体装置の第１の実施形態の構造を説明する平面図である。
【図２】本発明の半導体装置の第１の実施形態の構造を説明する断面図である。
【図３】本発明の半導体装置の第１の実施形態の動作を説明する断面図である。
【図４】本発明の半導体装置の第１の実施形態の動作を説明する断面図である。
【図５】本発明の半導体装置の第２の実施形態の構造を説明する平面図である。
【図６】本発明の半導体装置の第２の実施形態の構造を説明する断面図である。
【図７】本発明の半導体装置の第３の実施形態の構造を説明する平面図である。
【図８】本発明の半導体装置の第３の実施形態の構造を説明する断面図である。
【図９】従来技術を説明するための第１の回路図である。
【図１０】従来技術を説明するための第２の回路図である。
【符号の説明】
【００４８】
７０１  半導体基板
７０２  第２の電極
７０３  第１の電極
７０４  第３の電極
７０５  第４の電極
７０６  第１の金属配線
７１６  第２の金属配線
７０７〜７０９  コンタクトホール
７１０  誘電体
７１１  素子分離層
７１２  絶縁膜
７１３  第５の電極
７１４  第３の金属配線層
【図１】
2007258346.tif 000003
【図２】
2007258346.tif 000004
【図３】
2007258346.tif 000005
【図４】
2007258346.tif 000006
【図５】
2007258346.tif 000007
【図６】
2007258346.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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