(57)【要約】      （修正有）【課題】  半導体層及び埋め込み酸化膜の薄膜化が容易に実現可能なＳＯＩ基板の形成方法及びその基板を用いたＮＡＮＤ型等の不揮発性半導体記憶装置の製造方法を提供する。【解決手段】  シリコンを含む半導体からなる基板１上に、基板１よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層を形成する工程と、中間層上に、中間層より中間層エッチャントによるエッチング速度が小さい材料からなる半導体層３を形成する工程と、中間層エッチャントを用いて中間層を基板１及び半導体層３に対して選択エッチングすることにより基板１と半導体層３の間に空隙を形成する工程と、空隙側の基板１及び半導体層３を熱酸化することにより基板１と半導体層３の間に埋め込み酸化膜４ｘ，４ｙを埋め込む工程とを含む。【選択図】      図１
2007329268.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む半導体からなる基板上に、前記基板よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層を形成する工程と、
前記中間層上に、前記中間層より前記中間層エッチャントによるエッチング速度が小さい材料からなる半導体層を形成する工程と、
前記中間層エッチャントを用いて前記中間層を前記基板及び前記半導体層に対して選択エッチングすることにより前記基板と前記半導体層の間に空隙を形成する工程と、
前記空隙側の前記基板及び前記半導体層を熱酸化することにより前記基板と前記半導体層の間に埋め込み酸化膜を埋め込む工程
とを含むことを特徴とするＳＯＩ基板の形成方法。
【請求項２】
シリコンを含む半導体からなる基板上に、前記基板より熱酸化速度が大きい中間層を形成する工程と、
前記中間層上に、前記中間層より熱酸化速度が小さい半導体層を形成する工程と、
前記中間層を前記基板及び前記半導体層に対して選択的に熱酸化して前記基板と前記半導体層の間に埋め込み酸化膜を埋め込む工程
とを含むことを特徴とするＳＯＩ基板の形成方法。
【請求項３】
前記中間層を形成する工程と、前記半導体層を形成する工程との間に、前記中間層の一部を選択的に除去して前記基板の表面の一部を露出させる工程を更に含み、
前記半導体層を形成する工程は、前記基板の露出した表面上及び前記中間層上に前記半導体層を形成することを特徴とする請求項１又は２に記載のＳＯＩ基板の形成方法。
【請求項４】
前記中間層を形成する工程は、前記基板上に前記中間層をエピタキシャル成長させ、
前記半導体層を形成する工程は、前記中間層上に前記半導体層をエピタキシャル成長させる
ことを特徴とする請求項１〜３のいずれか１項に記載のＳＯＩ基板の形成方法。
【請求項５】
前記中間層は、シリコン、シリコンゲルマニウム及びシリコンカーバイドのいずれかの材料から選ばれることを特徴とする請求項１〜４のいずれか１項に記載のＳＯＩ基板の形成方法。
【請求項６】
前記中間層は、シリサイド及び多孔質半導体のいずれかからなることを特徴とする請求項１〜４のいずれか１項に記載のＳＯＩ基板の形成方法。
【請求項７】
シリコンを含む半導体からなる基板上に、前記基板よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層を形成する工程と、
前記中間層上に、前記中間層より前記中間層エッチャントによるエッチング速度が小さい材料からなる半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極を堆積する工程と、
前記浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体層を貫通し、列方向に延伸する第１の溝部を形成する工程と、
前記中間層エッチャントを用いて前記中間層を前記基板及び前記半導体層に対して選択エッチングすることにより前記基板と前記半導体層の間に空隙を形成する工程と、
前記空隙側の前記基板及び前記半導体層を熱酸化することにより前記基板と前記半導体層の間に埋め込み酸化膜を埋め込む工程と、
前記浮遊ゲート電極上に、電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に、制御ゲート電極を堆積する工程と、
前記制御ゲート電極、前記電極間絶縁膜及び前記浮遊ゲート電極を貫通して行方向に延伸する第２の溝部を形成する工程と、
前記第２の溝部の下方に位置する前記半導体層にソース領域及びドレイン領域をそれぞれ形成する工程
とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
シリコンを含む半導体からなる基板上に、前記基板より熱酸化速度が大きい中間層を形成する工程と、
前記中間層上に、前記中間層より熱酸化速度が小さい半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極を堆積する工程と、
前記浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体層を貫通し、列方向に延伸する第１の溝部を形成する工程と、
前記中間層を前記基板及び前記半導体層に対して選択的に熱酸化して前記基板と前記半導体層の間に埋め込み酸化膜を埋め込む工程と、
前記浮遊ゲート電極上に、電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に、制御ゲート電極を堆積する工程と、
前記制御ゲート電極、前記電極間絶縁膜及び前記浮遊ゲート電極を貫通して行方向に延伸する第２の溝部を形成する工程と、
前記第２の溝部の下方に位置する前記半導体層にソース領域及びドレイン領域をそれぞれ形成する工程
とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）技術に関し、特にＳＯＩ基板の形成方法及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ基板とは，半導体基板と半導体層（ＳＯＩ層）の間に埋め込み酸化膜（ＢＯＸ酸化膜）を埋め込んだ構造の基板である。例えば、半導体基板及び半導体層のそれぞれはシリコン（Ｓｉ）、埋め込み酸化膜は酸化ケイ素（ＳｉＯ2）からなる。ＳＯＩ基板は、その半導体層上に形成したトランジスタの寄生容量を減らせるので，トランジスタの動作速度向上と消費電力削減に効果がある。例えば、ＳＯＩ基板を使う場合には、通常のＳｉ基板を使う場合と比べて，動作速度は２０％〜３０％の向上，消費電力は５０％以上の低減が期待できる。
【０００３】
埋め込み酸化膜の厚さは容量(キャパシタ)に直接関係し、同じ誘電率の材料の場合、厚さが厚いほど容量が小さくなる。従来のＳＯＩ基板の用途であるロジック回路やＣＭＯＳ回路では、基板容量が小さいほど高速化に寄与したので、埋め込み酸化膜は厚くて構わなかった。一方、ＳＯＩ基板を適用した不揮発性半導体記憶装置においては、読み出し動作時に、誤読み出しを防止するために、基板側からバイアスを印加してオフ特性を向上させるバックゲート制御を行う。バックゲート制御を考慮すると、基板側から印加されたバイアスをチャネル側に効率よく伝える必要があるので、埋め込み絶縁膜の容量が大きいほうが有利であり、埋め込み酸化膜の厚さを薄く形成することが望ましい。
【０００４】
また、書き込み動作時に、書き込みを行うＮＡＮＤ列に隣接する非書き込みのＮＡＮＤ列への誤書き込みを防止するために、非書き込みＮＡＮＤ列の基板の電位を上げておき、相対的な電位差を小さくするセルフブースト動作が行われる。セルフブースト動作に主眼をおくと、制御ゲートに印加したバイアスをチャネル領域に効率よく伝えるためには、埋め込み絶縁膜の容量が小さいほうが有利であり、埋め込み酸化膜の厚さを厚くすることが望ましい。
【０００５】
バックゲート及びセルフブーストの比率は設計事項であるが、埋め込み酸化膜の厚さに自由度があると、設計の自由度を増すことができるので、埋め込み酸化膜が薄膜化できることが望まれる。
【０００６】
また、Ｓｉ基板を適用した不揮発性半導体記憶装置において、チャネル領域がｎ型の場合を例にとると、読み出し動作時には、浮遊ゲート電極に電荷（電子）が蓄積されている状態で、その電荷(電子)の反発力により、半導体層に形成したｎ型のチャネル領域の電子を追い出し、チャネル領域を完全空乏化させる。半導体層が厚いと完全空乏化が困難になるので、半導体層の薄膜化が要請される。
【０００７】
ＳＯＩ基板の形成方法として、張り合わせ合わせによる方法や、酸素イオン（Ｏ＋）をＳｉ半導体基板に打ち込むサイモックス（ＳＩＭＯＸ）法などが知られている（例えば、特許文献１参照。）。しかし、張り合わせによる方法やＳＩＭＯＸ法を用いてＳＯＩ基板を形成する場合、数ｎｍ〜数十ｎｍ程度の厚さの薄い半導体層及び埋め込み酸化膜を形成することは困難であった。
【特許文献１】特開２００６−７３９３９公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体層及び埋め込み酸化膜の薄膜化が容易に実現可能なＳＯＩ基板の形成方法及び不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、（イ）シリコンを含む半導体からなる基板上に、基板よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層を形成する工程と、（ロ）中間層上に、中間層より中間層エッチャントによるエッチング速度が小さい材料からなる半導体層を形成する工程と、（ハ）中間層エッチャントを用いて中間層を基板及び半導体層に対して選択エッチングすることにより基板と半導体層の間に空隙を形成する工程と、（ニ）空隙側の基板及び半導体層を熱酸化することにより基板と半導体層の間に埋め込み酸化膜を埋め込む工程とを含むＳＯＩ基板の形成方法が提供される。
【００１０】
本願発明の他の態様によれば、（イ）シリコンを含む半導体からなる基板上に、基板より熱酸化速度が大きい中間層を形成する工程と、（ロ）中間層上に、中間層より熱酸化速度が小さい半導体層を形成する工程と、（ハ）中間層を基板及び半導体層に対して選択的に熱酸化して基板と半導体層の間に埋め込み酸化膜を埋め込む工程とを含むＳＯＩ基板の形成方法が提供される。
【００１１】
本願発明の更に他の態様によれば、（イ）シリコンを含む半導体からなる基板上に、基板よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層を形成する工程と、（ロ）中間層上に、中間層より中間層エッチャントによるエッチング速度が小さい材料からなる半導体層を形成する工程と、（ハ）半導体層上にゲート絶縁膜を堆積する工程と、（ニ）ゲート絶縁膜上に浮遊ゲート電極を堆積する工程と、（ホ）浮遊ゲート電極、ゲート絶縁膜及び半導体層を貫通し、列方向に延伸する第１の溝部を形成する工程と、（ヘ）中間層エッチャントを用いて中間層を基板及び半導体層に対して選択エッチングすることにより基板と半導体層の間に空隙を形成する工程と、（ト）空隙側の基板及び半導体層を熱酸化することにより基板と半導体層の間に埋め込み酸化膜を埋め込む工程と、（チ）浮遊ゲート電極上に、電極間絶縁膜を形成する工程と、（リ）電極間絶縁膜上に、制御ゲート電極を堆積する工程と、（ヌ）制御ゲート電極、電極間絶縁膜及び浮遊ゲート電極を貫通して行方向に延伸する第２の溝部を形成する工程と、（ル）第２の溝部の下方に位置する半導体層にソース領域及びドレイン領域をそれぞれ形成する工程とを含む不揮発性半導体記憶装置の製造方法が提供される。
【００１２】
本願発明の更に他の態様によれば、（イ）シリコンを含む半導体からなる基板上に、基板より熱酸化速度が大きい中間層を形成する工程と、（ロ）中間層上に、中間層より熱酸化速度が小さい半導体層を形成する工程と、（ハ）半導体層上にゲート絶縁膜を堆積する工程と、（ニ）ゲート絶縁膜上に浮遊ゲート電極を堆積する工程と、（ホ）浮遊ゲート電極、ゲート絶縁膜及び半導体層を貫通し、列方向に延伸する第１の溝部を形成する工程と、（ヘ）中間層を基板及び半導体層に対して選択的に熱酸化して基板と半導体層の間に埋め込み酸化膜を埋め込む工程と、（ト）浮遊ゲート電極上に、電極間絶縁膜を形成する工程と、（チ）電極間絶縁膜上に、制御ゲート電極を堆積する工程と、（リ）制御ゲート電極、電極間絶縁膜及び浮遊ゲート電極を貫通して行方向に延伸する第２の溝部を形成する工程と、（ヌ）第２の溝部の下方に位置する半導体層にソース領域及びドレイン領域をそれぞれ形成する工程とを含む不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、半導体層及び埋め込み酸化膜の薄膜化が容易に実現可能なＳＯＩ基板の形成方法及び不揮発性半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
また、以下に示す第１〜第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態に係るＳＯＩ基板は、図１に示すように、Ｓｉを含む半導体からなる基板（半導体基板）１と、基板１上に配置された埋め込み酸化膜（ＢＯＸ酸化膜）４ｘ，４ｙと、埋め込み酸化膜４ｘ，４ｙ上に配置された半導体層（ＳＯＩ層）３を備える。基板１は、例えばＳｉ基板である。埋め込み酸化膜４ｘ，４ｙは、例えばシリコン酸化膜（ＳｉＯ2膜）である。半導体層３の材料としては、Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、又はシリコンカーバイド（３Ｃ−ＳｉＣ）等が使用可能である。
【００１７】
次に、本発明の第１の実施の形態に係るＳＯＩ基板の形成方法の一例を、図１〜図４を用いて説明する。
【００１８】
（イ）図２に示すように、Ｓｉを含む半導体からなる基板（半導体基板）１上に、基板１よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層２を、３０〜４０ｎｍ程度で固相エピタキシャル成長させる。固相エピタキシャル成長させる際には、化学気相成長（ＣＶＤ）法等により、基板１上にアモルファスシリコン（ａ−Ｓｉ）等の非晶質半導体層を成膜し、熱処理により非晶質半導体層を単結晶化して、中間層２を形成する。この結果、基板１の結晶性（結晶情報）が中間層２に引き継がれる。中間層２の材料としては、Ｓｉ、ＳｉＧｅ、３Ｃ−ＳｉＣ、シリサイド、又は多孔質半導体等が使用可能である。シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）又はニッケルシリサイド（ＮｉＳｉ2）等がＳｉとの結晶ミスマッチが少ないので好適である。また、多孔質半導体としては、多孔質Ｓｉ（ポーラスＳｉ）又は多孔質ＳｉＣ（ポーラスＳｉＣ）等が挙げられ、フッ酸（ＨＦ）を用いた陽極化成処理によりそれぞれ形成できる。
【００１９】
（ロ）次に、図３に示すように、中間層２上に、中間層２より中間層エッチャントによるエッチング速度が小さい材料からなる半導体層３を、３０〜４０ｎｍ程度で固相エピタキシャル成長させる。固相エピタキシャル成長させる際には、ＣＶＤ法等により、中間層２上に非晶質半導体層を成膜し、熱処理により非晶質半導体層を単結晶化して、半導体層３を形成する。この結果、中間層２の結晶性が半導体層３に引き継がれる。したがって、中間層２及び半導体層３は基板１の結晶性を引き継いだ層となる。
【００２０】
（ハ）次に、中間層エッチャントを基板１の端面から供給して、中間層２を基板１及び半導体層３に対して選択エッチングする。中間層エッチャントとしては、中間層２が基板１及び半導体層３に対してエッチング選択比が得られるものを適宜使用すれば良い。例えば、中間層２がＳｉＧｅの場合には、例えば過酸化水素水を用いて中間層２を溶解する。また、中間層２がシリサイドの場合には、例えばＨＦ系の水溶液を用いて中間層２を溶解する。中間層２がＣｏＳｉ2の場合には、ＨＦ系の水溶液の他に、熱塩酸や濃アルカリ水溶液を用いても良い。中間層２が、Ｓｉ、３Ｃ−ＳｉＣ、若しくは多孔質半導体の場合には、例えばフッ硝酸を用いて中間層２を溶解する。この結果、図４に示すように、基板１と半導体層３の間に空隙２ｘが形成される。このとき、半導体層３は、図示を省略したチャック等の冶具により保持していれば良い。なお、エッチング選択比が大きい中間層エッチャントを用いるために、図示を省略した非エッチング領域（周辺領域）がある場合、保護膜（マスク膜）で保護したうえでエッチングしても良い。
【００２１】
（ニ）次に、基板１と半導体層３からなる試料を酸化炉に導入した後、例えば１×１０-2［Ｐａ］以下の真空に引き、窒素(Ｎ2）ガス又はアルゴン（Ａｒ)ガス等の不活性ガスを流して酸化炉内雰囲気を置換する。その後、酸化炉内の温度を６００〜１１５０℃まで上昇させて、空隙２ｘ内に酸化性のガスを導入し、基板１及び半導体層３の空隙２ｘ側の表面を熱酸化する。酸化性のガスとしては、純粋な酸素（Ｏ2）ガスを導入するほか、水素（Ｈ2）とＯ2の混合ガス、又はＨ2とＯ2の混合ガスを予め燃焼させたガス等を導入しても良い。この結果、図１に示すように、基板１と半導体層３の間に埋め込み酸化膜４ｘ，４ｙが埋め込まれる。なお、図示を省略した非酸化領域（周辺領域）がある場合、耐酸化性の保護膜（マスク膜）で保護したうえで酸化しても良い。
【００２２】
本発明の第１の実施の形態に係るＳＯＩ基板の形成方法によれば、中間層２及び半導体層３のそれぞれを成膜により形成するので、膜厚を容易に制御することができる。このため、数ｎｍ〜数十ｎｍ程度の薄い埋め込み酸化膜４ｘ，４ｙ、及び数ｎｍ〜数十ｎｍの薄い半導体層３を形成可能となる。
【００２３】
ここで、比較例に係るＳＯＩ基板の形成方法を説明する。図５に示すように、ＣＶＤ法等により基板１上に埋め込み酸化膜２ａを成膜し、埋め込み酸化膜２ａ上にレジスト膜２１を塗布する。フォトリソグラフィ技術を用いて、レジスト膜２１をパターニングする。パターニングしたレジスト膜２１をマスクとして用いた反応性イオンエッチング（ＲＩＥ）法等により、埋め込み酸化膜２ａの一部を除去する。この結果、図６に示すように、基板１の表面２１ａ，２１ｂの一部が露出される。図７に示すように、埋め込み酸化膜２ａ及び基板１の露出した表面２１ａ，２１ｂ上に非晶質半導体層３ａを成膜する。引き続き、基板１の露出した表面２１ａ，２１ｂを種結晶に見立て、半導体層３を固相エピタキシャル成長させる。この際、半導体層３を、図８に示すように垂直方向にエピタキシャル成長させた後に、図９に示すように水平方向にエピタキシャル成長させる。この結果、図１０に示すように擬似的なＳＯＩ基板が形成される。
【００２４】
比較例において、水平方向の半導体層３の成長時間が垂直方向に比して遅いので、垂直方向のみに成長させる場合よりも成長時間が長くなってしまう。半導体層３を効率よく固相エピタキシャル成長させるためには、埋め込み酸化膜２ａの一部を選択的に除去して、ひとつの基板１あたりに、種結晶に相当する基板１の露出する表面２１ａ，２１ｂを複数箇所に設ける必要がある。この場合には、複数箇所の基板１の露出する表面２１ａ，２１ｂから固相エピタキシャル成長が始まり、埋め込み絶縁膜２ａ上を水平方向に単結晶化する際、水平方向の結晶成長領域が小面積で済む。しかし、各々の成長面の接合部３ｂでは結晶のミスマッチ（ミスフィット）が起こり、欠陥として残存し、部分的に多結晶の集合体になる。この欠陥部にトランジスタのゲートが跨った場合は、オフ特性の劣化及び、キャリアの散乱によるオン抵抗の増加を招く場合がある。
【００２５】
これに対して、本発明の第１の実施の形態に係るＳＯＩ基板の形成方法によれば、中間層２の全表面から垂直方向に半導体層３を成長させる。このため、比較例のように水平方向に半導体層３を成長させる場合に比して、成長時間を短縮可能となる。更に、比較例のような水平方向の固相エピタキシャル成長による接合部３ｂのミスマッチが起きないので、比較例に比して大面積の高品質な結晶を容易に得ることができる。
【００２６】
（第１の変形例）
本発明の第１の実施の形態の第１の変形例として、基板１上に中間層２及び半導体層３を形成する際の種々の例を説明する。
【００２７】
本発明の第１の実施の形態においては、中間層２となる非晶質半導体層及び半導体層３となる非晶質半導体層を個別に単結晶化したが、中間層２となる非晶質半導体層及び半導体層３となる非晶質半導体層を同時に単結晶化しても良い。即ち、基板１上に中間層２となる非晶質半導体層を成膜し、半導体層３となる非晶質半導体層を成膜した後に、熱処理により、中間層２となる非晶質半導体層及び半導体層３となる非晶質半導体層を一括して単結晶化しても良い。
【００２８】
また、本発明の第１の実施の形態においては、中間層２を固相エピタキシャル成長させる例を説明したが、中間層２は、固相エピタキシャル成長、液相エピタキシャル成長及び気相エピタキシャル成長のいずれかで形成すれば良い。
【００２９】
例えば、中間層２を液相エピタキシャル成長させる場合には、基板１上に非晶質半導体層を成膜し、熱処理により非晶質半導体層を融解し冷却することで、中間層２を形成する。この結果、基板１の結晶性が中間層２に引き継がれる。液相エピタキシャル成長させる中間層２としては、例えば、Ｓｉやシリサイドが挙げられる。
【００３０】
或いは、中間層２を気相エピタキシャル成長させる場合には、基板１上に中間層２の原料ガスを導入し、基板１上に中間層２を成膜する。この結果、基板１の結晶性が中間層２に引き継がれる。気相エピタキシャル成長させる中間層２としては、例えば、Ｓｉ、ＳｉＧｅ、又はＳｉＣ等が挙げられる。
【００３１】
また、中間層２としては、ホモエピタキシャル成長で基板１と同一の結晶を成長させても、ヘテロエピタキシャル成長で基板１と異なる結晶を成長させても良い。更に、中間層２は、基板１と導電型が異なっても良く、基板１と不純物密度が異なっても良い。例えば、中間層２のエッチング速度を基板１及び半導体層３より大きくするために、基板１及び半導体層３よりも高不純物密度に形成しても良い。
【００３２】
また、本発明の第１の実施の形態においては、半導体層３を固相エピタキシャル成長させる例を説明したが、半導体層３は、固相エピタキシャル成長、液相エピタキシャル成長及び気相エピタキシャル成長のいずれかで形成すれば良い。例えば、半導体層３を液相エピタキシャル成長させる場合には、非晶質半導体層を成膜し、熱処理により非晶質半導体層を融解し冷却することで、半導体層３を形成する。この結果、中間層２の結晶性が半導体層３に引き継がれる。
【００３３】
或いは、半導体層３を気相エピタキシャル成長させる場合には、中間層２上に半導体層３の原料ガスを導入し、基板１上に中間層２を成膜する。この結果、中間層２の結晶性が半導体層３に引き継がれる。
【００３４】
また、半導体層３としては、ホモエピタキシャル成長で中間層２と同一の結晶を成長させても、ヘテロエピタキシャル成長で中間層２と異なる結晶を成長させても良い。更に、半導体層３は、中間層２と導電型が異なっても良く、中間層２と不純物密度が異なっても良い。
【００３５】
本発明の第１の実施の形態の第１の変形例によれば、本発明の第１の実施の形態に係るＳＯＩ基板の形成方法は一例であり、変形例を含めて種々の製造方法により実現可能である。
【００３６】
（第２の変形例）
本発明の第１の実施の形態の第２の変形例として、部分ＳＯＩ基板の形成方法を説明する。
【００３７】
（イ）先に、図２に示したのと同様に、基板１上に、基板１よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層２を、３０〜４０ｎｍ程度で固相エピタキシャル成長させる。図１１に示すように中間層２上にレジスト膜２２を塗布し、フォトリソグラフィ技術を用いてレジスト膜２２をパターニングする。図１２に示すように、パターニングされたレジスト膜２２をマスクとして用いて、ＲＩＥ法等により、中間層２の一部を選択的に除去する。残存したレジスト膜２２は、レジストリムーバ等を用いて除去される。この結果、基板１の表面２２ａ，２２ｂの一部が露出される。
【００３８】
（ロ）次に、図１３に示すように、基板１及び中間層２上に、中間層２より中間層エッチャントによるエッチング速度が小さい材料からなる半導体層３を、３０〜４０ｎｍ程度で固相エピタキシャル成長させる。固相エピタキシャル成長では、基板１の露出した表面２２ａ，２２ｂの上及び中間層２上に非晶質半導体層を成膜し、熱処理により半導体層３を単結晶化する。このとき、基板１の表面２２ａ，２２ｂ及び中間層２全面から垂直方向にエピタキシャル成長させる。
【００３９】
（ハ）次に、中間層エッチャントを基板１の端面から供給して、中間層２を、基板１及び半導体層３に対して選択エッチングする。この結果、図１４に示すように、基板１と半導体層３の間に空隙２ｘが形成される。
【００４０】
（ニ）次に、酸化性のガスを基板１の端面から空隙２ｘ内に導入し、基板１の表面２２ａ，２２ｂ及び半導体層３を熱酸化する。この結果、図１５に示すように、基板１と半導体層３の間に埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄが埋め込まれる。
【００４１】
本発明の第１の実施の形態の第２の変形例によれば、部分ＳＯＩ基板を形成する際に、中間層２及び半導体層３のそれぞれを成膜により形成するので、膜厚を容易に制御することができる。このため、数ｎｍ〜数十ｎｍ程度の埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄ上に、数ｎｍ〜数十ｎｍの半導体層３を形成可能となる。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態に係るＳＯＩ基板は、図１６に示すように、Ｓｉを含む半導体からなる基板（半導体基板）１と、基板１上に配置された埋め込み酸化膜（ＢＯＸ酸化膜）４と、埋め込み酸化膜４上に配置された半導体層（ＳＯＩ層）３３を備える。基板１は、例えばＳｉ基板である。埋め込み酸化膜４は、例えばＳｉＯ2膜である。半導体層３３の材料としては、Ｓｉ、ＳｉＧｅ、又は３Ｃ−ＳｉＣ等が使用可能である。
【００４３】
本発明の第２の実施の形態に係るＳＯＩ基板の形成方法を、図１６〜図１８を用いて説明する。
【００４４】
（イ）図１７に示すように、基板１上に、基板１よりも熱酸化速度が大きい中間層３２をエピタキシャル成長させる。中間層３２としては、ポーラスＳｉ又はポーラスＳｉＣ等の多孔質半導体等が使用可能である。
【００４５】
（ロ）次に、図１８に示すように、中間層３２上に、中間層３２よりも熱酸化速度が小さい半導体層３３をエピタキシャル成長させる。
【００４６】
（ハ）次に、基板１、中間層３２及び半導体層３３からなる試料を酸化炉に導入した後、例えば１×１０-2［Ｐａ］以下の真空に引き、Ｎ2ガス又はＡｒガス等の不活性ガスを流して、酸化炉内雰囲気を置換する。その後、酸化炉内の温度を６００〜１１５０℃まで上昇させて、Ｏ2ガス、Ｈ2とＯ2の混合ガス、又はＨ2とＯ2の混合ガスを予め燃焼させたガス等の酸化性のガスを流して、中間層３２自体を、基板１及び半導体層３３に対して選択的に熱酸化する。この結果、図１６に示すように、基板１と半導体層３３の間に埋め込み酸化膜４が埋め込まれる。
【００４７】
本発明の第２の実施の形態によれば、本発明の第１の実施の形態と同様に、中間層３２及び半導体層３３のそれぞれを成膜により形成するので、膜厚を容易に制御することができる。このため、数ｎｍ〜数十ｎｍ程度の埋め込み酸化膜４上に、数ｎｍ〜数十ｎｍの半導体層３を形成可能となる。
【００４８】
更に、本発明の第２の実施の形態によれば、本発明の第１の実施の形態と異なり、中間層３２自体を熱酸化して埋め込み酸化膜４を形成する。このため、図４に示したような中間層２を選択的に除去するエッチング工程が不要となり、時間とコストを削減可能となる。
【００４９】
なお、本発明の第１の実施の形態の第２の変形例において図１４に示すように中間層２を除去して、部分ＳＯＩ基板を形成する例を説明したが、部分ＳＯＩ基板を形成する場合でも、本発明の第２の実施の形態で説明したように、中間層自体を選択的に酸化して埋め込み酸化膜を形成しても良い。
【００５０】
（第３の実施の形態）
本発明の第３の実施の形態として、ＳＯＩ基板を不揮発性半導体記憶装置に適用した一例を説明する。本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図１９に示すように、例えばｍ×ｎ（ｍ，ｎは整数）個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnがマトリクス状に配置されたＮＡＮＤ型フラッシュＥＥＰＲＯＭである。図１９において、セルアレイの列方向に沿って、上から順に、ソース線コンタクトプラグ１８に接続されたソース線ＳＬ、選択ゲートトランジスタＳＴＳ1の選択ゲート電極が接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれの制御ゲート電極が接続されたワード線ＷＬ1〜ＷＬn、選択ゲートトランジスタＳＴＤ1の選択ゲート電極が接続された選択ゲート線ＳＧＤが配列している。行方向には、それぞれビット線コンタクトプラグ１７に接続され、列方向に延伸するビット線ＢＬ1，ＢＬ2，・・・・・ＢＬmが順にｍ本配列されている。
【００５１】
図１９に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図を図２０に示す。Ｓｉを含む半導体からなる基板（半導体基板）１と、基板１上に配置された埋め込み酸化膜（ＢＯＸ酸化膜）４ａ，４ｂ，４ｃ，４ｄと、半導体基板１の一部及び埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄ上に配置された半導体層（ＳＯＩ層）３を備える。
【００５２】
図２０において、ｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1nが列方向に順に隣接して配置されている。メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、浮遊ゲート電極１３と制御ゲート電極１５が積層されたスタックゲート構造である。例えば、メモリセルトランジスタＭＴ11は、半導体層３に配置された対向するｎ+型のソース及びドレイン領域４２１，４２２と、ソース及びドレイン領域４２１，４２２に挟まれたｎ-型のチャネル領域４１１と、チャネル領域４１１上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ12は、半導体層３に配置された対向するｎ+型のソース及びドレイン領域４２２，４２３と、ソース及びドレイン領域４２２，４２３に挟まれたｎ-型のチャネル領域４１２と、チャネル領域４１２上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備える。・・・・・メモリセルトランジスタＭＴ1nは、半導体層３に配置された対向するｎ+型のソース及びドレイン領域４２ｎ，４２（ｎ＋１）と、ソース及びドレイン領域４２ｎ，４２（ｎ＋１）に挟まれたｎ-型のチャネル領域４１ｎと、チャネル領域４１ｎ上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備える。
【００５３】
チャネル領域４１１〜４１ｎのそれぞれの上には、ゲート絶縁膜（トンネル酸化膜）１２を介して浮遊ゲート電極１３がそれぞれ配置され、浮遊ゲート電極１３上には電極間絶縁膜１４を介して制御ゲート電極１５がそれぞれ配置される。
【００５４】
メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ11〜ＭＴ1nと、ソース及びドレイン領域４２１〜４２（ｎ＋１）を互いに共有する。「互いに共有する」とは、隣接するメモリセルトランジスタＭＴ11〜ＭＴ1n間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、一つのメモリセルトランジスタＭＴ11のドレイン領域４２２が、隣接する他のメモリセルトランジスタＭＴ12のソース領域４２２となる。ソース領域４２１〜４２ｎ、チャネル領域４１１〜４１ｎ及びドレイン領域４２２〜４２（ｎ＋１）は、逐次一の列方向に延伸し、他の列方向のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するように複数本平行配列される。
【００５５】
メモリセルトランジスタＭＴ11〜ＭＴ1nは、デプレッション型又はエンハンスメント型のＭＩＳトランジスタである。「ＭＩＳトランジスタ」とは、ゲート電圧によるチャネル電流の制御を、ゲート電極とチャネル間に配置された絶縁膜（ゲート絶縁膜）を介して行う電界効果型トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）と定義される。ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2膜）が用いられる場合には、金属・酸化物・半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。
【００５６】
メモリセルトランジスタＭＴ11〜ＭＴ1nがデプレッション型となるかエンハンスメント型となるかは、熱平衡状態におけるチャネル領域４１１〜４１ｎの空乏層の伸びで決まる。熱平衡状態においてチャネル領域４１１〜４１ｎが完全空乏化しない場合、即ち部分空乏化したり、全く空乏化せずにチャネル導通部分が残る場合はデプレッション型となる。他方、熱平衡状態においてチャネル領域４１１〜４１ｎが完全空乏化する場合は、エンハンスメント型となる。熱平衡状態でチャネル領域４１１〜４１ｎが完全空乏化するか、チャネル導通部分が残るかは、チャネル領域４１１〜４１ｎの不純物密度及び厚さにより決定され、適宜調整可能である。
【００５７】
メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の両端には、それぞれ隣接して２つの選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が配置されている。選択ゲートトランジスタＳＴＳ1は、列方向の単位配列の一端に位置するメモリセルトランジスタＭＴ11のソース領域４２１と共通領域となるｎ+型のドレイン領域４２１と、ドレイン領域４２１に隣接して配置されたｐ型のチャネル領域４２と、チャネル領域４２に隣接して配置されたｎ+型のソース領域４３と、チャネル領域４２上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ａ，１５ａとを備えるエンハンスメント型ＭＩＳトランジスタである。ドレイン領域４２１、チャネル領域４２及びソース領域４３は半導体層３に設けられる。選択ゲートトランジスタＳＴＳ1に隣接して、ソース領域４３上にソース線コンタクトプラグ１８が配置されている。
【００５８】
一方、選択ゲートトランジスタＳＴＤ1は、列方向の単位配列の他端に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）と共通領域となるｎ+型のソース領域４２（ｎ＋１）と、ソース領域４２（ｎ＋１）に隣接して配置されたｐ型のチャネル領域４４と、チャネル領域４４に隣接して配置されたｎ+型のドレイン領域４５と、チャネル領域４４上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ｂ，１５ｂとを備えるエンハンスメント型ＭＩＳトランジスタである。ソース領域４２（ｎ＋１）、チャネル領域４４及びドレイン領域４５は半導体層３に設けられる。選択ゲートトランジスタＳＴＤ1に隣接して、ドレイン領域４５上にビット線コンタクトプラグ１７が配置されている。
【００５９】
図１９に示した行方向に沿ったＢ−Ｂ切断面で見た場合の断面図を図２１に示す。図２１において、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21のそれぞれの浮遊ゲート電極１３及びチャネル領域４１間には素子分離絶縁膜６が埋め込まれている。即ち、素子分離絶縁膜６により、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21は互いに完全に素子分離される。なお、図示を省略しているが、複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnからなるセルアレイの外側に半導体層３上に配置されたセルアレイの周辺回路を更に備えることは勿論である。
【００６０】
本発明の第３の実施の形態に係るＳＯＩ基板の形成方法を含む不揮発性半導体記憶装置の製造方法を説明する。ここで、図１９のＡ−Ａ方向の切断面で見た列方向の工程断面図を図２２（ａ），図２３（ａ），・・・・・，図４３（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図２２（ｂ），図２３（ｂ），・・・・・，図４３（ｂ）に示す。
【００６１】
（イ）図２２（ａ）及び図２２（ｂ）に示すように、Ｓｉを含むｐ型の半導体からなる基板（半導体基板）１を用意し、基板１上に、ＳｉＧｅ等の中間層２をエピタキシャル成長させる。
【００６２】
（ロ）次に、中間層２上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、中間層２の一部を選択的に除去する。エッチング後にレジスト膜を除去する。この結果、図２３（ａ）及び図２３（ｂ）に示すように、基板１の表面２３ａ，２３ｂの一部が露出する。
【００６３】
（ハ）次に、図２４（ａ）及び図２４（ｂ）に示すように、基板１の露出した表面２３ａ，２３ｂの上及び中間層２上にＳｉ等のｎ型の半導体層３をエピタキシャル層を成長させる。
【００６４】
（ニ）次に、半導体層３上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、図２５（ａ）及び図２５（ｂ）に示すように、パターニングされたレジスト膜２０をマスクとして用いて11Ｂ+等のｐ型不純物をイオン注入する。残存したレジスト膜２０はレジストリムーバ等を用いて除去される。なお、セルアレイの他の周辺回路を形成する領域にも、必要であればレジスト膜を塗布してパターニングしたうえで適宜イオン注入が行われる。その後熱処理を行い、図２６（ａ）及び図２６（ｂ）に示すように、半導体層３に注入された不純物イオンを活性化する。この結果、選択ゲートトランジスタ形成領域にｐ-型の不純物拡散層４０ａ，４０ｂが形成される。
【００６５】
（ホ）次に、図２７（ａ）及び図２７（ｂ）に示すように、熱酸化法によりＳｉＯ2膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。次に、ゲート絶縁膜１２の上に減圧ＣＶＤ（ＲＰＣＶＤ）法により浮遊ゲート電極となる燐ドープのポリシリコン等の第１導電層（浮遊ゲート電極）１３を１０ｎｍ〜２００ｎｍ程度堆積する。次にＣＶＤ法によりＳｉ3Ｎ4膜等のマスク膜５を５０ｎｍ〜２００ｎｍ程度堆積する。
【００６６】
（ヘ）次に、マスク膜５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、マスク膜５の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜５をマスクにして、ＲＩＥ法等により第１導電層１３、ゲート絶縁膜１２及び半導体層３の一部を列方向に選択的に除去する。この結果、図２８（ａ）及び図２８（ｂ）に示すように、第１導電層１３、ゲート絶縁膜１２及び半導体層３を貫通し、列方向に延伸する第１の溝部７が形成される。
【００６７】
（ト）次に、図２９（ａ）及び図２９（ｂ）に示すように、ＳｉＮ膜等のマスク膜１１を成膜する。ＲＩＥ等のドライエッチングにより、マスク膜１１の一部を選択的に除去する。この結果、図３０（ａ）及び図３０（ｂ）に示すように、第１導電層１３、ゲート絶縁膜１２及び半導体層３の側壁に側壁絶縁膜１１ａが形成され、中間層２の表面の一部が露出する。
【００６８】
（チ）次に、側壁絶縁膜１１ａに挟まれた窓部の底部に露出した中間層２に対して中間層エッチャントを供給し、ウェットエッチング等により、中間層２を選択的に除去する。この結果、図３１（ａ）及び図３１（ｂ）に示すように、基板１と半導体層３の間には空隙２ｘが形成される。次に、熱酸化法を用いて、基板１及び半導体層３を酸化して、膨張させ、空隙２ｘ内を充填する。この際、第１導電層１３は、マスク膜５及び側壁絶縁膜１１ａで保護されているので、酸化されない。この結果、図３２（ａ）及び図３２（ｂ）に示すように、基板１と半導体層３の間に埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄが埋め込まれる。その後、図３３（ａ）及び図３３（ｂ）に示すように、マスク膜５及び側壁絶縁膜１１ａを除去し、埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄの一部を選択的に除去する。
【００６９】
（リ）次に、図３４（ａ）及び図３４（ｂ）に示すように、ＣＶＤ法等により第１の溝部７に素子分離絶縁膜６を２００ｎｍ〜１５００ｎｍ程度埋め込む。そして、図３５（ａ）及び図３５（ｂ）に示すように、化学的機械的研磨（ＣＭＰ）法により素子分離絶縁膜６を平坦化する。このとき、素子分離絶縁膜６の上面がゲート絶縁膜１２より高い位置にある。この結果、行方向のメモリセルトランジスタＭＴ11，ＭＴ21は、互いに完全に素子分離される。
【００７０】
（ヌ）次に、図３６（ａ）及び図３６（ｂ）に示すように、ＣＶＤ法等により、第１導電層１３の上面及び素子分離絶縁膜６の上面に電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜２３を塗布し、リソグラフィ技術を用いてレジスト膜２３をパターニングする。引き続き、図３７（ａ）及び図３７（ｂ）に示すように、パターニングされたレジスト膜２３をマスクとして用いて、ＲＩＥ等により電極間絶縁膜１４の一部に開口部８ａ，８ｂを形成する。その後、図３８（ａ）及び図３８（ｂ）に示すように、ＣＶＤ法により電極間絶縁膜１４上に燐ドープの制御ゲート電極となるポリシリコン等の第２導電層（制御ゲート電極）１５を１０ｎｍ〜２００ｎｍ程度堆積する。
【００７１】
（ル）第２導電層１５上にレジスト膜２４を塗布し、リソグラフィ技術を用いてレジスト膜２４をパターニングする。引き続き、図３９（ａ）及び図３９（ｂ）に示すように、パターニングされたレジスト膜２４をマスクとして用いて、ＲＩＥにより行方向に第２導電層１５、電極間絶縁膜１４、及び第１導電層１３の一部をゲート絶縁膜１２に達するまで行方向に選択的に除去する。この結果、第２導電層１５、電極間絶縁膜１４、及び第１導電層１３を貫通する第２の溝部９が形成され、制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３及びゲート絶縁膜１２からなるゲート構造の配列が形成される。選択ゲートトランジスタ形成領域には、選択ゲート電極１３ｂ，１５ｂが形成される。その後、レジストリムーバ等を用いてレジスト膜２４を除去する。
【００７２】
（ヲ）次に、図４０（ａ）及び図４０（ｂ）に示すように、第２導電層１５をマスクとして、ゲート絶縁膜１２を介して自己整合的に31Ｐ+又は75Ａｓ+をイオン注入する。その後熱処理を行い、第１導電層１３及び第２導電層１５のｎ型不純物イオンが活性化して、浮遊ゲート電極１３及び制御ゲート電極１５が形成される。更に、半導体層３内のｐ型不純物イオン及びｎ型不純物イオンが活性化して、図４１（ａ）及び図４１（ｂ）に示すように、第２の溝部９の下方に位置する半導体層３にｎ+型の不純物拡散層（ソース及びドレイン領域）４２１〜４２（ｎ＋１）が形成され、第１導電層１３直下の半導体層３にｎ-型のチャネル領域４１１〜４１ｎとなり、デプレッション型又はエンハンスメント型のメモリセルトランジスタＭＴ11〜ＭＴ1nが形成される。なお、デプレッション型及びエンハンスメント型のうち所望のメモリセルトランジスタＭＴ11〜ＭＴ1nとなるよう、チャネル領域４１１〜４１ｎの不純物密度及び厚さを適宜調整しておけば良い。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。
【００７３】
（ワ）同時に、選択ゲート電極１３ａ，１５ａが形成される。更に、半導体層３にｐ型の不純物拡散層（チャネル領域）４２、ｎ+型の不純物拡散層（ソース領域）４３が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＳ1が形成される。他方、半導体層３にｎ+型のドレイン領域４５、及びドレイン領域４５とソース領域４２（ｎ＋１）に挟まれたｐ-型のチャネル領域４４が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＤ1も形成される。
【００７４】
（カ）次に、図４２（ａ）及び図４２（ｂ）に示すように、ＣＶＤ法等により層間絶縁膜２７を堆積し、層間絶縁膜２７上にレジスト膜２８を塗布する。リソグラフィ技術を用いてレジスト膜２８をパターニングする。パターニングされたレジスト膜２８をマスクとしてＲＩＥ法等により、図４３（ａ）及び図４３（ｂ）に示すように、層間絶縁膜２７をそれぞれ貫通し、ソース領域４３及びドレイン領域４５にそれぞれ達する開口部（コンタクトホール）２９ａ，２９ｂを形成する。その後、ＣＶＤ法等により金属膜を開口部２９ａ，２９ｂに埋め込んで、図２０に示したソース線コンタクトプラグ１８及びビット線コンタクトプラグ１７をソース領域４３及びドレイン領域４５にそれぞれ接続されるようにそれぞれ形成する。その後、所定の配線や絶縁膜等が形成・堆積される。
【００７５】
本発明の第３の実施の形態に係るＳＯＩ基板を適用した不揮発性半導体記憶装置の製造方法によれば、本発明の第１及び第２の実施の形態と同様に、中間層２及び半導体層３のそれぞれを成膜により形成するので、膜厚を容易に制御することができる。このため、数ｎｍ〜数十ｎｍ程度の埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄ上に、数ｎｍ〜数十ｎｍの半導体層３を形成可能となる。
【００７６】
したがって、埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄを薄膜化できるので、埋め込み酸化膜４ａ，４ｂ，４ｃ，４ｄの厚さの自由度が大きくなり、バックゲート及びセルフブースとの比率を決定する際、設計の自由度を増すことができる。
【００７７】
また、半導体層３を薄膜化できるので、読み出し動作時において、浮遊ゲート電極１３に蓄積された電荷によりチャネル領域４１１〜４１ｎを容易に完全空乏化することができ、オフ特性を向上することができる。
【００７８】
なお、本発明の第３の実施の形態において、ＳＯＩ基板を適用した不揮発性半導体記憶装置の製造方法において、図３１（ａ）及び図３１（ｂ）において中間層２を除去する工程を説明したが、本発明の第２の実施の形態で説明したように、基板１及び半導体層３に対して熱酸化速度の大きい中間層を成膜し、中間層自体を選択的に酸化して埋め込み酸化膜を形成しても良い。
【００７９】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８０】
既に述べた本発明の第３の実施の形態の説明においては、ＳＯＩ基板の形成方法をＮＡＮＤ型フラッシュメモリの製造方法に適用する例を説明したが、ＳＯＩ基板の形成方法は、ＮＡＮＤ型フラッシュメモリ以外のＡＮＤ型のフラッシュメモリやＤＩＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置の製造方法にも同様に適用可能である。更に、薄膜トランジスタ（ＴＦＴ）や、ＤＲＡＭやＳＲＡＭ等の種々の半導体記憶装置の製造方法にも適用しても良い。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施の形態に係るＳＯＩ基板の一例を示す断面図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ基板の形成方法の一例を説明するための工程断面図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ基板の形成方法の一例を説明するための図２に引き続く工程断面図である。
【図４】本発明の第１の実施の形態に係るＳＯＩ基板の形成方法の一例を説明するための図３に引き続く工程断面図である。
【図５】比較例に係るＳＯＩ基板の形成方法の一例を説明するための工程断面図である。
【図６】比較例に係るＳＯＩ基板の形成方法の一例を説明するための図５に引き続く工程断面図である。
【図７】比較例に係るＳＯＩ基板の形成方法の一例を説明するための図６に引き続く工程断面図である。
【図８】比較例に係るＳＯＩ基板の形成方法の一例を説明するための図７に引き続く工程断面図である。
【図９】比較例に係るＳＯＩ基板の形成方法の一例を説明するための図８に引き続く工程断面図である。
【図１０】比較例に係るＳＯＩ基板の形成方法の一例を説明するための図９に引き続く工程断面図である。
【図１１】本発明の第１の実施の形態の第２の変形例に係るＳＯＩ基板の形成方法の一例を説明するための工程断面図である。
【図１２】本発明の第１の実施の形態の第２の変形例に係るＳＯＩ基板の形成方法の一例を説明するための図１１に引き続く工程断面図である。
【図１３】本発明の第１の実施の形態の第２の変形例に係るＳＯＩ基板の形成方法の一例を説明するための図１２に引き続く工程断面図である。
【図１４】本発明の第１の実施の形態の第２の変形例に係るＳＯＩ基板の形成方法の一例を説明するための図１３に引き続く工程断面図である。
【図１５】本発明の第１の実施の形態の第２の変形例に係るＳＯＩ基板の形成方法の一例を説明するための図１４に引き続く工程断面図である。
【図１６】本発明の第２の実施の形態に係るＳＯＩ基板の一例を示す断面図である。
【図１７】本発明の第２の実施の形態に係るＳＯＩ基板の形成方法の一例を説明するための工程断面図である。
【図１８】本発明の第２の実施の形態に係るＳＯＩ基板の形成方法の一例を説明するための図１７に引き続く工程断面図である。
【図１９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の一例を示す平面図である。
【図２０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の一例を示す列方向の断面図である。
【図２１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の一例を示す行方向の断面図である。
【図２２】図２２（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の列方向の工程断面図である。図２２（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の行方向の工程断面図である。
【図２３】図２３（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ａ）に引き続く列方向の工程断面図である。図２３（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ｂ）に引き続く行方向の工程断面図である。
【図２４】図２４（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ａ）に引き続く列方向の工程断面図である。図２４（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ｂ）に引き続く行方向の工程断面図である。
【図２５】図２５（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ｂ）に引き続く行方向の工程断面図である。
【図２６】図２６（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ｂ）に引き続く行方向の工程断面図である。
【図２７】図２７（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ａ）に引き続く列方向の工程断面図である。図２７（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ｂ）に引き続く行方向の工程断面図である。
【図２８】図２８（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ａ）に引き続く列方向の工程断面図である。図２８（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ｂ）に引き続く行方向の工程断面図である。
【図２９】図２９（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ａ）に引き続く列方向の工程断面図である。図２９（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ｂ）に引き続く行方向の工程断面図である。
【図３０】図３０（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ａ）に引き続く列方向の工程断面図である。図３０（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ｂ）に引き続く行方向の工程断面図である。
【図３１】図３１（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ａ）に引き続く列方向の工程断面図である。図３１（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ｂ）に引き続く行方向の工程断面図である。
【図３２】図３２（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ａ）に引き続く列方向の工程断面図である。図３２（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ｂ）に引き続く行方向の工程断面図である。
【図３３】図３３（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ａ）に引き続く列方向の工程断面図である。図３３（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ｂ）に引き続く行方向の工程断面図である。
【図３４】図３４（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ａ）に引き続く列方向の工程断面図である。図３４（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ｂ）に引き続く行方向の工程断面図である。
【図３５】図３５（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ａ）に引き続く列方向の工程断面図である。図３５（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ｂ）に引き続く行方向の工程断面図である。
【図３６】図３６（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３５（ａ）に引き続く列方向の工程断面図である。図３６（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３５（ｂ）に引き続く行方向の工程断面図である。
【図３７】図３７（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３６（ａ）に引き続く列方向の工程断面図である。図３７（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３６（ｂ）に引き続く行方向の工程断面図である。
【図３８】図３８（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３７（ａ）に引き続く列方向の工程断面図である。図３８（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３７（ｂ）に引き続く行方向の工程断面図である。
【図３９】図３９（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３８（ａ）に引き続く列方向の工程断面図である。図３９（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３８（ｂ）に引き続く行方向の工程断面図である。
【図４０】図４０（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３９（ａ）に引き続く列方向の工程断面図である。図４０（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３９（ｂ）に引き続く行方向の工程断面図である。
【図４１】図４１（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４０（ａ）に引き続く列方向の工程断面図である。図４１（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４０（ｂ）に引き続く行方向の工程断面図である。
【図４２】図４２（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４１（ａ）に引き続く列方向の工程断面図である。図４２（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４１（ｂ）に引き続く行方向の工程断面図である。
【図４３】図４３（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４２（ａ）に引き続く列方向の工程断面図である。図４３（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４２（ｂ）に引き続く行方向の工程断面図である。
【符号の説明】
【００８３】
１…基板（半導体基板）
２，３２…中間層
２ｘ…空隙
３ａ…非晶質半導体層
３，３３…半導体層
３ｂ…接合部
２ａ，４，４ｘ，４ｙ，４ａ，４ｂ，４ｃ，４ｄ…埋め込み酸化膜（ＢＯＸ酸化膜）
５，１１…マスク膜
６…素子分離絶縁膜
７…溝部
８ａ，８ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２９ａ，２９ｂ…開口部
１１ａ…側壁絶縁膜
１２…ゲート絶縁膜
１３…浮遊ゲート電極（第１導電層）
１３ａ，１３ｂ，１５ａ，１５ｂ…選択ゲート電極
１４…電極間絶縁膜
１５…制御ゲート電極（第２導電層）
１７…ビット線コンタクトプラグ
１８…ソース線コンタクトプラグ
２０，２１，２２，２３，２４，２８…レジスト膜
２７…層間絶縁膜
４０ａ，４０ｂ…不純物拡散層
４１１〜４１ｎ…チャネル領域
４２１〜４２（ｎ＋１）…ソース領域及びドレイン領域
【図１】
2007329268.tif 000003
【図２】
2007329268.tif 000004
【図３】
2007329268.tif 000005
【図４】
2007329268.tif 000006
【図５】
2007329268.tif 000007
【図６】
2007329268.tif 000008
【図７】
2007329268.tif 000009
【図８】
2007329268.tif 000010
【図９】
2007329268.tif 000011
【図１０】
2007329268.tif 000012
【図１１】
2007329268.tif 000013
【図１２】
2007329268.tif 000014
【図１３】
2007329268.tif 000015
【図１４】
2007329268.tif 000016
【図１５】
2007329268.tif 000017
【図１６】
2007329268.tif 000018
【図１７】
2007329268.tif 000019
【図１８】
2007329268.tif 000020
【図１９】
2007329268.tif 000021
【図２０】
2007329268.tif 000022
【図２１】
2007329268.tif 000023
【図２２】
2007329268.tif 000024
【図２３】
2007329268.tif 000025
【図２４】
2007329268.tif 000026
【図２５】
2007329268.tif 000027
【図２６】
2007329268.tif 000028
【図２７】
2007329268.tif 000029
【図２８】
2007329268.tif 000030
【図２９】
2007329268.tif 000031
【図３０】
2007329268.tif 000032
【図３１】
2007329268.tif 000033
【図３２】
2007329268.tif 000034
【図３３】
2007329268.tif 000035
【図３４】
2007329268.tif 000036
【図３５】
2007329268.tif 000037
【図３６】
2007329268.tif 000038
【図３７】
2007329268.tif 000039
【図３８】
2007329268.tif 000040
【図３９】
2007329268.tif 000041
【図４０】
2007329268.tif 000042
【図４１】
2007329268.tif 000043
【図４２】
2007329268.tif 000044
【図４３】
2007329268.tif 000045