(57)【要約】      （修正有）【課題】ワード線方向の微細化が可能なＭＯＮＯＳ型不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。【解決手段】不揮発性半導体記憶装置のメモリセルアレイは、半導体基板１内に設けられた拡散層ビット線５と、半導体基板１および拡散層ビット線５上に設けられた電荷トラップ層３と、電荷トラップ層３上に設けられた下部ゲート電極３１と、下部ゲート電極３１上に設けられたゲート電極６と、拡散層ビット線の上方に設けられた金属ビット線１１と、拡散層ビット線５と金属ビット線１１とを接続するコンタクトプラグ１０とを備えている。コンタクトプラグ１０は、ゲート電極６と同一の材料から構成され、拡散層ビット線５上に自己整合的に形成される。【選択図】図２
2007329254.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内、または前記半導体基板に形成されたウェル内に、列方向に延伸して形成された複数の拡散層ビット線と、
前記半導体基板上における前記複数の拡散層ビット線間の上に形成された電荷トラップ層と、
前記電荷トラップ層上に形成された第１のゲート電極と、
前記第１のゲート電極上を覆うように行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成された第２のゲート電極と、
前記複数の拡散層ビット線上において、行方向に隣接する前記第１のゲート電極間を埋め込むように形成されたビット線上絶縁膜と、
前記複数の拡散層ビット線の各々の上の所定領域において、前記電荷トラップ層および前記第１のゲート電極を貫通して形成された複数のコンタクトプラグと、
前記各拡散層ビット線の上方に形成され、前記コンタクトプラグを介して前記各拡散層ビット線と電気的に接続する金属ビット線とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コンタクトプラグと前記第２のゲート電極とは、互いに同一の材料で構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記コンタクトプラグと前記第２のゲート電極とは、多結晶シリコンからなることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記コンタクトプラグは、上部にシリサイド層を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記トラップ層は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に積層された多層構造を有していることを特徴とする請求項１〜４のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の拡散層ビット線は前記ウェル内に形成されており、前記ウェルは第１導電型の不純物を含んでおり、前記ウェルのうち、前記各拡散層ビット線の両側に接する部分に含まれる第１導電型の不純物の濃度は、他の部分よりも高くなっていることを特徴とする請求項１〜５のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記コンタクトプラグ間の行方向における距離および前記コンタクトプラグと前記コンタクトプラグに隣接する一方の前記第２のゲート電極との距離とが、互いに隣接する前記第２のゲート電極間の距離とそれぞれ等しいことを特徴とする請求項１〜６のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記コンタクトプラグが、前記各拡散層ビット線上に自己整合的に形成されたものであることを特徴とする請求項１〜７のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板と、
前記半導体基板内、または前記半導体基板に形成されたウェル内に、列方向に延伸して形成された複数の拡散層ビット線と、
前記半導体基板上における前記複数の拡散層ビット線間の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
前記複数の拡散層ビット線上において、行方向に隣接する前記浮遊ゲート電極間を埋め込むように形成されたビット線上絶縁膜と、
前記浮遊ゲート電極および前記ビット線上絶縁膜の上に形成された電極間絶縁膜と、
前記電極間絶縁膜上を覆うように行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成されたゲート電極と、
前記複数の拡散層ビット線の各々の上の所定領域において、前記トンネル絶縁膜、前記浮遊ゲート電極、前記電極間絶縁膜を貫通して形成された複数のコンタクトプラグと、
前記各拡散層ビット線の上方に形成され、前記コンタクトプラグを介して前記各拡散層ビット線と電気的に接続する金属ビット線とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記コンタクトプラグと前記ゲート電極とは、互いに同一の材料で構成されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記コンタクトプラグと前記ゲート電極とは、多結晶シリコンからなることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記コンタクトプラグは、上部にシリサイド層を有することを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記複数の拡散層ビット線は前記ウェル内に形成されており、前記ウェルは第１導電型の不純物を含んでおり、前記ウェルのうち、前記各拡散層ビット線の両側に接する部分に含まれる第１導電型の不純物の濃度は、他の部分よりも高くなっていることを特徴とする請求項９〜１２のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１４】
前記コンタクトプラグ間の行方向における距離および前記コンタクトプラグと前記コンタクトプラグに隣接する一方の前記ゲート電極との距離とが、互いに隣接する前記ゲート電極の距離間とそれぞれ等しいことを特徴とする請求項９〜１３のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１５】
前記コンタクトプラグが、前記各拡散層ビット線上に自己整合的に形成されたものであることを特徴とする請求項９〜１４のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１６】
半導体基板上、もしくは前記半導体基板に形成された第１導電型の不純物を含むウェル上に、電荷トラップ層と第１のゲート電極形成膜とを順次形成する工程（ａ）と、
前記第１のゲート電極形成膜上に、列方向に延伸する溝が設けられた第１のマスクを形成する工程（ｂ）と、
前記第１のマスクを用いて、前記電荷トラップ層および前記第１のゲート電極形成膜の一部を除去することにより、列方向に延伸する開口部を形成する工程（ｃ）と、
前記開口部から第２導電型の不純物を注入し、前記ウェル内に拡散層ビット線を形成する工程（ｄ）と、
前記開口部に、ビット線上絶縁膜を埋め込む工程（ｅ）と、
前記第１のマスクを除去した後、前記第１のゲート電極形成膜上に、行方向に延伸する溝が形成された第２のマスクを形成する工程（ｆ）と、
前記第２のマスクを用いて前記ビット線上絶縁膜を選択的に除去し、前記拡散層ビット線を露出させる工程（ｇ）と、
前記第２のマスクを除去した後、前記第１のゲート電極形成膜、前記ビット線上絶縁膜、および前記拡散層ビット線の上に第２のゲート電極形成膜を形成する工程（ｈ）と、
前記第２のゲート電極形成膜上に、列方向に延伸する溝が形成された第３のマスクを形成する工程（ｉ）と、
前記第３のマスクを用いて前記電荷トラップ層、前記第１のゲート電極形成膜、および前記第２のゲート電極形成膜を選択的に除去し、第１のゲート電極、前記第１のゲート電極に接続される第２のゲート電極を形成するとともに、前記拡散層ビット線に接続され、前記第２のゲート電極と同一の材料からなるコンタクトプラグを自己整合的に形成する工程（ｊ）と、
前記コンタクトプラグの上方に、前記コンタクトプラグに接続される金属ビット線を形成する工程（ｋ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記コンタクトプラグと前記第２のゲート電極とは、多結晶シリコンからなることを特徴とする請求項１６に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記工程（ｊ）の後に、前記コンタクトプラグの上部をシリサイド化する工程をさらに備えていることを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記工程（ｇ）の後に、露出した前記拡散層ビット線部分に、第１導電型の不純物を注入する工程をさらに備えていることを特徴とする請求項１６〜１８のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
半導体基板上、もしくは前記半導体基板に形成された第１導電型の不純物を含むウェル上に、トンネル絶縁膜と浮遊ゲート電極形成膜とを順次形成する工程（ａ）と、
前記浮遊ゲート電極形成膜上に、列方向に延伸する溝が設けられた第１のマスクを形成する工程（ｂ）と、
前記第１のマスクを用いて、前記トンネル絶縁膜および前記浮遊ゲート電極形成膜の一部を除去することにより、列方向に延伸する開口部を形成する工程（ｃ）と、
前記開口部から第２導電型の不純物を注入し、前記ウェル内に拡散層ビット線を形成する工程（ｄ）と、
前記開口部に、ビット線上絶縁膜を埋め込む工程（ｅ）と、
前記第１のマスクを除去した後、前記ビット線上絶縁膜および前記浮遊ゲート電極形成膜の上に、電極間絶縁膜を形成する工程（ｆ）と、
前記電極間絶縁膜上に、行方向に延伸する溝が形成された第２のマスクを形成する工程（ｇ）と、
前記第２のマスクを用いて前記電極間絶縁膜および前記ビット線上絶縁膜を選択的に除去し、前記拡散層ビット線を露出させる工程（ｈ）と、
前記第２のマスクを除去した後、前記電極間絶縁膜および前記拡散層ビット線の上にゲート電極形成膜を形成する工程（ｉ）と、
前記ゲート電極形成膜上に、列方向に延伸する溝が形成された第３のマスクを形成する工程（ｊ）と、
前記第３のマスクを用いて、前記トンネル絶縁膜、前記浮遊ゲート電極形成膜、および前記ゲート電極形成膜を選択的に除去し、浮遊ゲート電極およびゲート電極を形成するとともに、前記拡散層ビット線に接続され、前記ゲート電極と同一の材料からなるコンタクトプラグを自己整合的に形成する工程（ｋ）と、
前記コンタクトプラグの上方に、前記コンタクトプラグに接続される金属ビット線を形成する工程（ｌ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記コンタクトプラグと前記ゲート電極とは、多結晶シリコンからなることを特徴とする請求項２０に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記工程（ｋ）の後に、前記コンタクトプラグの上部をシリサイド化する工程をさらに備えていることを特徴とする請求項２１に記載の不揮発性半導体記憶装置の製造方法。
【請求項２３】
前記工程（ｈ）の後に、露出した前記拡散層ビット線部分に、第１導電型の不純物を注入する工程をさらに備えていることを特徴とする請求項２０〜２２のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、機器の高度化に伴い、機器に搭載される不揮発性半導体記憶装置の高集積化が求められている。このような要望に応えるため、ドレイン領域とソース領域の２箇所にそれぞれ電荷を蓄積することにより、一つのセルで２ビットのデータを記憶することのできる局所トラップ型ＭＯＮＯＳメモリが着目されている。
【０００３】
以下、図面を参照しながら、従来の局所トラップ型ＭＯＮＯＳメモリの構造、および製造方法について説明する（特許文献１参照）。
【０００４】
図１９は、従来の局所トラップ型ＭＯＮＯＳメモリにおけるメモリセルアレイの一部を示す上面図である。図２０（ａ）〜（ｄ）は、図１９に示すXXａ−XXａ線、XXｂ−XXｂ線、XXｃ−XXｃ線、およびXXｄ−XXｄ線における断面図である。なお、図１９の上面図では、図を見やすくするため、層間絶縁膜１０９および金属ビット線１１１は省略して示す。
【０００５】
図２０（ａ）〜（ｄ）に示すように、従来のメモリセルアレイは、半導体基板１０１と、半導体基板１０１上に設けられたＰ型ウェル１０２と、Ｐ型ウェル１０２に埋め込まれた拡散層ビット線１０５と、拡散層ビット線１０５およびＰ型ウェル１０２の上に設けられた電荷トラップ層１０３と、電荷トラップ層１０３上に設けられたゲート電極１０６と、電荷トラップ層１０３およびゲート電極１０６上に設けられた層間絶縁膜１０９と、層間絶縁膜１０９上に設けられた金属ビット線１１１と、拡散層ビット線１０５に接続されるコンタクトプラグ１１０とを備えている。ここで、金属ビット線１１１は、拡散層ビット線１０５の配線抵抗値を低減するために、複数箇所で拡散層ビット線１０５に接続される。
【０００６】
また、図１９に示すように、従来のメモリセルアレイにおいて、複数のゲート電極１０６は行方向に延びている。複数の拡散層ビット線１０５は列方向に延び、複数のゲート電極１０６とそれぞれ立体的に交差する。ここで、ゲート電極１０６は、ワード線を構成している。また、拡散層ビット線１０５とゲート電極１０６が平面的に見て重なる部分では、拡散層ビット線１０５がゲート電極１０６の下方に配置されており、従来の局所トラップ型ＭＯＮＯＳメモリは埋め込みビット線構造となっている。
【０００７】
次に、図２０（ｂ）を用いて、従来のメモリセルアレイに設けられたコンタクトプラグ１１０について説明する。
【０００８】
図２０（ｂ）に示すように、コンタクトプラグ１１０は、拡散層ビット線１０５上に、電荷トラップ層１０３および層間絶縁膜１０９とを貫通して形成され、金属ビット線１１１と接続されている。このように、拡散層ビット線１０５と金属ビット線１１１は、拡散層ビット線１０５上の数箇所において、コンタクトプラグ１１０により電気的に接続されている。
【０００９】
次いで、図２０（ｃ）および図２０（ｄ）を用いて、従来のメモリセルアレイをさらに詳しく説明する。
【００１０】
図２０（ｃ）に示すように、従来のメモリセルアレイは、電荷トラップ層１０３の上および各ゲート電極１０６の側壁上に設けられたサイドウォール膜１０８をさらに備えている。サイドウォール膜１０８、ゲート電極１０６、および電荷トラップ層１０３の上には層間絶縁膜１０９が形成されている。
【００１１】
図２０（ｃ）、（ｄ）において、隣接するゲート電極１０６間はそれぞれのゲート電極１０６のサイドウォール膜１０８によって埋め込まれた状態を一例として示している。
【００１２】
また、図２０（ｄ）に示すように、コンタクトプラグ１１０が形成されている領域では、拡散層ビット線１０５上に電荷トラップ層１０３が無く、コンタクトプラグ１１０と拡散層ビット線１０５とが直接接続されている。ゲート電極１０６、サイドウォール膜１０８、および電荷トラップ層１０３の上には層間絶縁膜１０９が設けられ、コンタクトプラグ１１０および層間絶縁膜１０９の上に、金属ビット線１１１が設けられている。
【００１３】
続いて、図２１を用いて、従来の局所トラップ型ＭＯＮＯＳメモリの製造方法について説明する。図２１（ａ）〜（ｄ）は、図１９に示すXXａ−XXａ線、XXｃ−XXｃ線、XXｃ−XXｃ線、およびXXｄ−XXｄ線における従来のＭＯＮＯＳメモリの製造工程を示す断面図である。
【００１４】
まず、図２１（ａ）に示すように、半導体基板１０１上にＰ型ウェル１０２を形成し、Ｐ型ウェル１０２上に電荷トラップ層１０３を形成する。次に、ビット線マスク１０４を用いて、Ｐ型ウェル１０２上の所定の領域に拡散層ビット線１０５をイオン注入法により形成する。
【００１５】
次に、図２１（ｂ）に示すように、ビット線マスク１０４を除去し、電荷トラップ層１０３上にゲート電極形成膜を堆積させた後、ゲートマスク１０７を用いてゲート電極形成膜を選択的にエッチング除去することで、ゲート電極１０６を形成する。
【００１６】
続いて、図２１（ｃ）に示すように、ゲートマスク１０７を除去し、電荷トラップ層１０３およびゲート電極１０６上に絶縁膜を堆積させる。次いで、全面異方性エッチングによってゲート電極１０６の上面が露出するまでの絶縁膜を除去することにより、サイドウォール膜１０８を形成する。このとき、後に形成されるコンタクトプラグ１１０に対向するゲート電極の１０６の側壁上では、該側壁を覆うようにサイドウォール膜１０８が形成されるが、ゲート電極１０６同士が隣接して設けられる領域では、ゲート電極１０６間にサイドウォール膜１０８が埋め込まれた状態となる。その後、ゲート電極１０６、サイドウォール膜１０８、および電荷トラップ層１０３の上に層間絶縁膜１０９を形成する。
【００１７】
さらに、図２１（ｄ）に示すように、拡散層ビット線１０５上に、電荷トラップ層１０
３と層間絶縁膜１０９とを貫通させて開口部を設け、該開口部にコンタクトプラグ１１０を形成する。その後、層間絶縁膜１０９およびコンタクトプラグ１１０上に金属ビット線１１１を形成する。これにより、拡散層ビット線１０５と金属ビット線１１１は、コンタクトプラグ１１０により電気的に接続される。その後、多層配線形成工程、表面保護膜形成工程を経て、従来の局所トラップ型ＭＯＮＯＳメモリにおけるメモリセルを製造することができる。
【特許文献１】米国特許６６４５８０１
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記の従来技術では、リソグラフィー技術を用いて拡散層ビット線上にコンタクトプラグを形成しているため、マスク合わせのずれを考慮してマージンを含む設計を行う必要がある。そのため、拡散層ビット線間のワード線方向における間隔を縮めることが難しく、不揮発性半導体記憶装置の微細化が困難であった。
【００１９】
本発明は、上記課題に鑑みてなされたものであり、ワード線方向の微細化が可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するため、本発明の第１の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板内、または前記半導体基板に形成されたウェル内に、列方向に延伸して形成された複数の拡散層ビット線と、前記半導体基板上における前記複数の拡散層ビット線間の上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された第１のゲート電極と、前記第１のゲート電極上を覆うように行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成された第２のゲート電極と、前記複数の拡散層ビット線上において、行方向に隣接する前記第１のゲート電極間を埋め込むように形成されたビット線上絶縁膜と、前記複数の拡散層ビット線の各々の上の所定領域において、前記電荷トラップ層および前記第１のゲート電極を貫通して形成された複数のコンタクトプラグと、前記各拡散層ビット線の上方に形成され、前記コンタクトプラグを介して前記各拡散層ビット線と電気的に接続する金属ビット線とを備えている。
【００２１】
これにより、拡散層ビット線に接続されるコンタクトプラグを自己整合的に形成することが可能となるため、コンタクトプラグを形成する際にマスク合わせのためのマージンをとる必要がなくなり、不揮発性半導体記憶装置のワード線方向における微細化を実現することができる。
【００２２】
さらに、本発明の第１の不揮発性半導体記憶装置においては、拡散層ビット線をＮ型とし、ウェルをＰ型とすることにより、隣接する拡散層ビット線間にシリコン酸化膜などの絶縁体を設けなくても、両拡散層ビット線同士を電気的に分離することができる。このため、絶縁膜を形成する工程を別途設けることなく、互いに隣接する拡散層ビット線間の分離特性を維持することができる。
【００２３】
なお、前記コンタクトプラグと前記第２のゲート電極とは、互いに同一の材料で構成されていることが好ましく、多結晶シリコンから構成されていることがより好ましい。この場合、前記コンタクトプラグは、上部にシリサイド層を有することが好ましい。これにより、コンタクトプラグ上でのシリサイド化が可能となるため、低抵抗なコンタクトを得ることができる。その結果、メモリセルの特性において、読み出し電流が多くなる、書き込み時のコンタクト抵抗による電圧降下量が小さくなるなどの効果が得られ、高性能な不揮発性半導体記憶装置を実現することができる。
【００２４】
また、前記トラップ層は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に積層された多層構造を有していることが好ましい。
【００２５】
なお、前記複数の拡散層ビット線は前記ウェル内に形成されており、前記ウェルは第１導電型の不純物を含んでおり、前記ウェルのうち、前記各拡散層ビット線の両側に接する部分に含まれる第１導電型の不純物の濃度は、他の部分よりも高くなっていることが好ましい。これにより、互いに隣接する拡散層ビット線間の分離特性を向上させることができる。
【００２６】
また、前記コンタクトプラグ間の行方向における距離および前記コンタクトプラグと前記コンタクトプラグに隣接する一方の前記第２のゲート電極との距離とが、互いに隣接する前記第２のゲート電極間の距離とそれぞれ等しいことが好ましい。これは、電極間埋込み膜の埋め込み特性が上記の各距離に依存するため、電極間埋込み膜が埋め込まれる領域の距離を等しくすることにより、ボイドの発生を抑制するなど、電極間埋込み膜の埋め込み特性を安定させることができるからである。
【００２７】
また、本発明の第２の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板内、または前記半導体基板に形成されたウェル内に、列方向に延伸して形成された複数の拡散層ビット線と、前記半導体基板上における前記複数の拡散層ビット線間の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記複数の拡散層ビット線上において、行方向に隣接する前記浮遊ゲート電極間を埋め込むように形成されたビット線上絶縁膜と、前記浮遊ゲート電極および前記ビット線上絶縁膜の上に形成された電極間絶縁膜と、前記電極間絶縁膜上を覆うように行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成されたゲート電極と、前記複数の拡散層ビット線の各々の上の所定領域において、前記トンネル絶縁膜、前記浮遊ゲート電極、前記電極間絶縁膜を貫通して形成された複数のコンタクトプラグと、前記各拡散層ビット線の上方に形成され、前記コンタクトプラグを介して前記各拡散層ビット線と電気的に接続する金属ビット線とを備えている。
【００２８】
これにより、コンタクトプラグを拡散層ビット線上に自己整合的に形成することが可能となるため、不揮発性半導体記憶装置のワード線方向における微細化を実現することができる。
【００２９】
また、本発明の第１の不揮発性半導体記憶装置の製造方法は、半導体基板上、もしくは前記半導体基板に形成された第１導電型の不純物を含むウェル上に、電荷トラップ層と第１のゲート電極形成膜とを順次形成する工程（ａ）と、前記第１のゲート電極形成膜上に、列方向に延伸する溝が設けられた第１のマスクを形成する工程（ｂ）と、前記第１のマスクを用いて、前記電荷トラップ層および前記第１のゲート電極形成膜の一部を除去することにより、列方向に延伸する開口部を形成する工程（ｃ）と、前記開口部から第２導電型の不純物を注入し、前記ウェル内に拡散層ビット線を形成する工程（ｄ）と、前記開口部に、ビット線上絶縁膜を埋め込む工程（ｅ）と、前記第１のマスクを除去した後、前記第１のゲート電極形成膜上に、行方向に延伸する溝が形成された第２のマスクを形成する工程（ｆ）と、前記第２のマスクを用いて前記ビット線上絶縁膜を選択的に除去し、前記拡散層ビット線を露出させる工程（ｇ）と、前記第２のマスクを除去した後、前記第１のゲート電極形成膜、前記ビット線上絶縁膜、および前記拡散層ビット線の上に第２のゲート電極形成膜を形成する工程（ｈ）と、前記第２のゲート電極形成膜上に、列方向に延伸する溝が形成された第３のマスクを形成する工程（ｉ）と、前記第３のマスクを用いて前記電荷トラップ層、前記第１のゲート電極形成膜、および前記第２のゲート電極形成膜を選択的に除去し、第１のゲート電極、前記第１のゲート電極に接続される第２のゲート電極を形成するとともに、前記拡散層ビット線に接続され、前記第２のゲート電極と同一の材料からなるコンタクトプラグを自己整合的に形成する工程（ｊ）と、前記コンタクトプラグの上方に、前記コンタクトプラグに接続される金属ビット線を形成する工程（ｋ）とを備えている。
【００３０】
この方法によれば、拡散層ビット線を形成するための第１のマスクをコンタクトプラグの形成に利用しているので、拡散層ビット線上にコンタクトプラグを自己整合的に形成することができる。そのため、従来のように、コンタクトプラグを形成するためのマスク合わせを行う必要がなく、従来の工程よりも比較的容易にコンタクトプラグを形成することができる。さらに、マスク合わせのずれを考慮する必要がないため、ワード線方向における拡散層ビット線間の間隔を縮めることができ、メモリセルアレイのサイズを縮小することができる。したがって、ワード線方向に微細化された不揮発性半導体記憶装置を製造することができる。
【００３１】
なお、前記コンタクトプラグと前記第２のゲート電極とは、多結晶シリコンからなることが好ましい。この場合、前記工程（ｊ）の後に、前記コンタクトプラグの上部をシリサイド化する工程をさらに備えていてもよい。これにより、コンタクトの低抵抗化を行うことができるため、高速で動作可能な不揮発性半導体記憶装置を製造することができる。
【００３２】
また、前記工程（ｇ）の後に、露出した前記拡散層ビット線部分に、第１導電型の不純物を注入する工程をさらに備えていてもよい。これにより、互いに隣接する拡散層ビット線間の分離特性を向上させることができる。
【００３３】
また、本発明の第２の不揮発性半導体記憶装置の製造方法は、半導体基板上、もしくは前記半導体基板に形成された第１導電型の不純物を含むウェル上に、トンネル絶縁膜と浮遊ゲート電極形成膜とを順次形成する工程（ａ）と、前記浮遊ゲート電極形成膜上に、列方向に延伸する溝が設けられた第１のマスクを形成する工程（ｂ）と、前記第１のマスクを用いて、前記トンネル絶縁膜および前記浮遊ゲート電極形成膜の一部を除去することにより、列方向に延伸する開口部を形成する工程（ｃ）と、前記開口部から第２導電型の不純物を注入し、前記ウェル内に拡散層ビット線を形成する工程（ｄ）と、前記開口部に、ビット線上絶縁膜を埋め込む工程（ｅ）と、前記第１のマスクを除去した後、前記ビット線上絶縁膜および前記浮遊ゲート電極形成膜の上に、電極間絶縁膜を形成する工程（ｆ）と、前記電極間絶縁膜上に、行方向に延伸する溝が形成された第２のマスクを形成する工程（ｇ）と、前記第２のマスクを用いて前記ビット線上絶縁膜を選択的に除去し、前記拡散層ビット線を露出させる工程（ｈ）と、前記第２のマスクを除去した後、前記電極間絶縁膜および前記拡散層ビット線の上にゲート電極形成膜を形成する工程（ｉ）と、前記ゲート電極形成膜上に、列方向に延伸する溝が形成された第３のマスクを形成する工程（ｊ）と、前記第３のマスクを用いて、前記トンネル絶縁膜、前記浮遊ゲート電極形成膜、および前記ゲート電極形成膜を選択的に除去し、浮遊ゲート電極およびゲート電極を形成するとともに、前記拡散層ビット線に接続され、前記ゲート電極と同一の材料からなるコンタクトプラグを自己整合的に形成する工程（ｋ）と、前記コンタクトプラグの上方に、前記コンタクトプラグに接続される金属ビット線を形成する工程（ｌ）とを備えている。
【００３４】
この方法によれば、第１の製造方法と同様に、拡散層ビット線上にコンタクトプラグを自己整合的に形成することができ、ワード線方向に微細化された不揮発性半導体記憶装置を製造することが可能となる。
【発明の効果】
【００３５】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、コンタクトプラグを拡散層ビット線上に自己整合的に形成することができるため、マスク合わせのずれを考慮して設計する必要がなく、ワード線方向における拡散層ビット線間の間隔を縮めることができる。したがって、不揮発性半導体記憶装置のワード線方向における微細化が可能となる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置とその製造方法について、図面を参照しながら説明する。ここでは、第１の実施形態として、ＭＯＮＯＳ型不揮発性半導体記憶装置とその製造方法を説明する。なお、本明細書において、ワード線方向とは、ワード線が延びている方向、ビット線方向とは、ビット線が延びている方向を意味している。
【００３７】
−ＭＯＮＯＳ型不揮発性半導体記憶装置の構成−
図１は、本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置におけるメモリセルアレイを示す上面図である。また、図２（ａ）〜（ｄ）は、図１に示すIIａ−IIａ線、IIｂ−IIｂ線、IIｃ−IIｃ線、IIｄ−IIｄ線における断面図である。図１の上面図では、図を見やすくするため、層間絶縁膜９および金属ビット線１１は省略して示す。
【００３８】
図２（ａ）〜（ｄ）に示すように、本実施形態のメモリセルアレイは、半導体基板１と、半導体基板１に設けられたＰ型ウェル２と、Ｐ型ウェル２に埋め込まれた拡散層ビット線５と、拡散層ビット線５およびＰ型ウェル２の上に設けられた電荷トラップ層３と、電荷トラップ層３上に設けられ、例えば多結晶シリコンからなる下部ゲート電極３１と、拡散層ビット線５上の一部に設けられ、電荷トラップ層３および下部ゲート電極３１とが除去された領域に形成されたビット線上絶縁膜３２と、下部ゲート電極３１およびビット線上絶縁膜３２上に設けられ、例えば多結晶シリコンからなるゲート電極６と、ゲート電極６上に設けられた層間絶縁膜９と、層間絶縁膜９上に設けられた金属ビット線１１と、拡散層ビット線５と金属ビット線１１とを接続するコンタクトプラグ１０とを備えている。ここで、金属ビット線１１は、拡散層ビット線５の配線抵抗値を低減するために、複数箇所で拡散層ビット線５に接続される。
【００３９】
なお、電荷トラップ層３は、例えば下から順に酸化膜層と、窒化膜層と、酸化膜層とを有している。ＭＯＮＯＳ型不揮発性半導体記憶装置では、絶縁膜である窒化膜中に電荷を保持させることにより、情報を記憶させ、不揮発性メモリとして機能させることができる。
【００４０】
また、図１に示すように、本実施形態のメモリセルアレイにおいて、複数のゲート電極６は行方向に延びている。複数の拡散層ビット線５は列方向に延び、複数のゲート電極６とそれぞれ立体的に交差する。ここで、ゲート電極６および下部ゲート電極３１は、ワード線を構成している。平面的に見た場合、拡散層ビット線５とゲート電極６とが重なる領域を除いて、下部ゲート電極３１はゲート電極６と重なるように形成されている。金属ビット線１１および拡散層ビット線５は、各メモリセルから読み出された信号を転送するビット線として機能する。本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置では、拡散層ビット線５がゲート電極６よりも下方に配置された埋め込みビット線構造が採られている。なお、本実施形態のメモリセルアレイでは、図１に示す構造が行方向および列方向とに繰り返されている。
【００４１】
次に、図２（ｂ）を用いて、本実施形態のメモリセルアレイに設けられたコンタクトプラグ１０について説明する。
【００４２】
図２（ｂ）に示すように、コンタクトプラグ１０は、ゲート電極６と同一の材料からなるビット線コンタクトプラグ１０ｂと上層コンタクトプラグ１０ａとから構成されている。ビット線コンタクトプラグ１０ｂは、電荷トラップ層３および下部ゲート電極３１を貫通して形成されている。電荷トラップ層３のうち下部ゲート電極３１、ビット線コンタクトプラグ１０ｂ、およびビット線上絶縁膜３２（図２（ｄ）参照）が形成されていない部分の上には、電極間埋め込み膜３４が設けられており、電極間埋め込み膜３４およびビット線コンタクトプラグ１０ｂ上には、上述の層間絶縁膜９が設けられている。さらに、ビット線コンタクトプラグ１０ｂ上には、層間絶縁膜９を貫通して、例えば金属からなる上層コンタクトプラグ１０ａが設けられており、上層コンタクトプラグ１０ａ上に金属ビット線１１が配置されている。
【００４３】
本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の特徴は、拡散層ビット線５上にゲート電極６と同一の材料で構成されるビット線コンタクトプラグ１０ｂを備えていることにある。これにより、ビット線コンタクトプラグ１０ｂを拡散層ビット線５上に自己整合的に形成することが可能となっており、後述するようにワード線方向の微細化が可能となる。
【００４４】
さらに、本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置においては、互いに隣接する拡散層ビット線５同士は、拡散層ビット線５に対して逆導電型の拡散層であるＰ型ウェル２により分離されている。すなわち、少なくとも主要なセルアレイ部分においては、シリコン酸化膜などの絶縁体による分離を用いていない。このため、絶縁膜を形成する工程を別途設けることなく、互いに隣接する拡散層ビット線５同士の分離特性を維持することができる。
【００４５】
なお、Ｐ型ウェルのうち、ビット線コンタクトプラグ形成領域における互いに隣接する拡散層ビット線５間の領域に、拡散層ビット線５と逆導電型のイオン不純物をイオン注入法により注入してもよい。これにより、互いに隣接する拡散層ビット線５間の分離特性を向上させることができる。このとき、イオン不純物が注入された領域の内、拡散層ビット線５の両側に接する部分を領域Ａ、Ａ以外の部分を領域Ｂとすると、領域Ａにおける不純物濃度が領域Ｂにおける不純物濃度よりも高くなっていることが好ましい。これにより、互いに隣接する拡散層ビット線５間の分離特性をさらに向上させることができる。
【００４６】
また、本実施形態のゲート電極６およびビット線コンタクトプラグ１０ｂは、該ゲート電極６と該ビット線コンタクトプラグ１０ｂとを同時に形成できるため、多結晶シリコンからなることが好ましい。さらに、ビット線コンタクトプラグ１０ｂは、上部にシリサイド層が形成されていることが好ましい。これにより、従来技術では拡散層ビット線１０５上のコンタクトプラグ１１０をシリサイド化できないために高抵抗となるおそれがあるが、本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置においては、拡散層ビット線５に接続されるビット線コンタクトプラグ１０ｂ上でのシリサイド化が可能なため、低抵抗なコンタクトを得ることができる。その結果、メモリセルの特性において、読み出し電流が多くなる、書き込み時のビット線コンタクト抵抗による電圧降下量が小さくなるなどの効果が得られ、高性能なＭＯＮＯＳ型不揮発性半導体記憶装置を実現することができる。
【００４７】
なお、ワード線方向におけるビット線コンタクトプラグ１０ｂ間の距離、およびビット線コンタクトプラグ１０ｂと該ビット線コンタクトプラグ１０ｂに隣接する一方のゲート電極６との距離は、それぞれ互いに隣接するゲート電極６間の距離と等しいことが望ましい。これは、電極間埋込み膜３４の埋め込み特性が上記の各距離に依存するため、電極間埋込み膜３４が埋め込まれる領域の距離を等しくすることにより、ボイドの発生を抑制するなど、電極間埋込み膜３４の埋め込み特性を安定させることができるからである。ただし、上記の各距離は、製造時にずれが生じる場合もあるため、必ずしも厳密に等しくなっていなくてもよい。
【００４８】
また、本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置では、下層に設けられたビット線コンタクトプラグ１０ｂと上層に設けられた上層コンタクトプラグ１０ａから構成される積層構造のコンタクトプラグ１０を例に挙げて説明したが、これに限定されるものではなく、例えば、上層コンタクトプラグ１０ａがなく、ビット線コンタクトプラグ１０ｂが金属ビット線１１に直接接続される構造を用いてもよい。
【００４９】
また、本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置では、半導体基板にＰ型ウェルが形成された構造を例に挙げたが、これに限定されるものではなく、半導体基板にＮ型ウェルが形成された構造を用いてもよい。さらにはウェルが形成されていなくても構わない。
【００５０】
なお、いずれのタイプのＭＯＮＯＳ型不揮発性半導体記憶装置においても、本実施形態の配線、プラグ構造を適用することができる。
【００５１】
−ＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法−
次に、図３〜図９を用いて、本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を説明する。図３〜図９は、本実施形態の製造方法における工程（１）〜工程（７）を示す上面図および断面図である。
【００５２】
最初に、図３を用いて本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（１）を説明する。図３は、図１に示すIIｂ−IIｂ線における断面図である。図３に示す工程（１）では、半導体基板１にＰ型ウェル２を形成し、Ｐ型ウェル２上に電荷トラップ層３を形成する。次に、ＣＶＤ法などにより、電荷トラップ層３上に多結晶シリコンなどの導電体からなる下部ゲート電極形成膜３１ａを形成する。さらに、ビット線マスク４を用いて、下部ゲート電極形成膜３１ａおよび電荷トラップ層３をストライプ状にエッチング除去して開口部を設ける。その後、Ｐ型ウェル２上の該開口部領域に拡散層ビット線５をイオン注入法により形成する。
【００５３】
次に、図４（ａ）は、本実施形態の製造方法における工程（２）を示す上面図であり、図４（ｂ）は、図４（ａ）に示すIVｂ−IVｂ線における断面図である。なお、図４（ａ）におけるIVｂ−IVｂ線は、図１におけるIIｂ−IIｂ線と同じ位置を示している。図４（ａ）、（ｂ）に示す工程（２）では、ビット線マスク４を除去した後、ビット線上絶縁膜３２をＣＶＤ法などにより下部ゲート電極形成膜３１ａ上に堆積させる。その後、下部ゲート電極形成膜３１ａが露出するまでエッチングを行い、拡散層ビット線５上の電荷トラップ層３および下部ゲート電極形成膜３１ａが形成されていない領域に、ビット線上絶縁膜３２を埋め込む。
【００５４】
次に、図５（ａ）は、本実施形態の製造方法における工程（３）を示す上面図であり、図５（ｂ）は、図５（ａ）に示すVｂ−Vｂ線における断面図である。なお、図５（ａ）、（ｂ）におけるVｂ−Vｂ線は、図１におけるIIｂ−IIｂ線と同じ位置を示している。図５に示す工程（３）では、ビット線上絶縁膜除去マスク３３を用いて、工程（２）で形成されたビット線上絶縁膜３２のうち、コンタクトプラグ１０を形成するための領域に設けられた部分を選択的に除去する。
【００５５】
続いて、図６（ａ）、（ｂ）は、それぞれ図１に示すIIｂ−IIｂ線、IIａ−IIａ線における本実施形態の製造方法の工程（４）を示す断面図である。図６（ａ）、（ｂ）に示す工程（４）では、ビット線上絶縁膜除去マスク３３を除去した後、拡散層ビット線５の露出部分および下部ゲート電極形成膜３１ａの上に、例えば多結晶シリコンからなるゲート電極形成膜６ａを堆積させる。ここで、図６（ｂ）に示すように、工程（２）においてビット線上絶縁膜３２が除去されなかった領域では、ゲート電極形成膜６ａは下部ゲート電極形成膜３１ａおよびビット線上絶縁膜３２の上に形成されている。
【００５６】
次に、図７（ａ）は、本実施形態の製造方法の工程（５）を示す上面図である。図７（ｂ）、（ｃ）は、それぞれ図７（ａ）に示すVIIｂ−VIIｂ線、VIIｃ−VIIｃ線における断面図である。なお、図７（ａ）におけるVIIｂ−VIIｂ線、VIIｃ−VIIｃ線は、図１におけるIIｂ−IIｂ線、IIｃ−IIｃ線とそれぞれ同じ位置を示している。図７（ａ）〜（ｃ）に示す工程（５）では、ゲートマスク７を用いて、ゲート電極形成膜６ａおよび下部ゲート電極形成膜３１ａを選択的にエッチングし、例えば多結晶シリコンからなるゲート電極６および下部ゲート電極３１を形成する。ここで、ビット線コンタクトプラグ１０ｂは、ゲート電極６と同時に形成される。
【００５７】
さらに、図８（ａ）、（ｂ）は、それぞれ図７（ａ）に示すVIIｂ−VIIｂ線、VIIｃ−VIIｃ線における本実施形態の製造方法の工程（６）を示す断面図である。図８（ａ）、（ｂ）に示す工程（６）では、ゲートマスク７を除去した後、基板の全面上に電極間埋込み膜３４を堆積させる。次に、エッチバック法により電荷トラップ層３上の下部ゲート電極３１、ゲート電極６、およびビット線コンタクトプラグ１０ｂが形成されていない領域に電極間埋め込み膜３４を埋め込む。
【００５８】
最後に、図９（ａ）は、本実施形態の製造方法における工程（７）を示す上面図である。図９（ｂ）、（ｃ）は、それぞれ図９（ａ）に示すIXｂ−IXｂ線、IXｃ−IXｃ線における断面図である。なお、図９（ａ）におけるIXｂ−IXｂ線、IXｄ−IXｄ線は、図１におけるIIｂ−IIｂ線、IIｄ−IIｄ線とそれぞれ同じ位置を示している。図９（ａ）〜（ｃ）に示す工程（７）では基板の全面上に層間絶縁膜９を堆積する。次に、層間絶縁膜９に開口部を設け、該開口部に例えば金属からなる上層コンタクトプラグ１０ａを埋め込む。さらに、層間絶縁膜９および上層コンタクトプラグ１０ａの上に金属ビット線１１を形成する。これにより、拡散層ビット線５と金属ビット線１１とは、ビット線コンタクトプラグ１０ｂおよび上層コンタクトプラグ１０ａを介して電気的に接続される。
【００５９】
以降、多層配線形成工程、表面保護膜形成工程を経て、図２に示すメモリセルを備えた本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置を製造することができる。
【００６０】
なお、本実施形態の工程（２）において、下部ゲート電極形成膜３１ａおよび電荷トラップ層３に形成された溝にビット線上絶縁膜３２を埋め込む際にはエッチバック法を用いたが、ＣＭＰ法を用いてもよい。ＣＭＰ法を用いた場合、下部ゲート電極形成膜３１ａ上にシリコン酸化膜およびシリコン窒化膜を堆積させ、ビット線マスク４を用いて、シリコン窒化膜、シリコン酸化膜、下部ゲート電極形成膜３１ａ、および電荷トラップ層３を順次エッチング除去する。次に、ビット線マスク４を除去した後、ビット線上絶縁膜３２を堆積させ、ＣＭＰ法により平坦化すればよい。その後、シリコン窒化膜およびシリコン酸化膜を除去すればよい。
【００６１】
なお、本実施形態の工程（３）におけるビット線上絶縁膜３２を選択的に除去する工程では、露出した拡散層ビット線５部分に、拡散層ビット線５と逆導電型の不純物を注入してもよい。これにより、互いに隣接する拡散層ビット線５間の分離特性を向上させることができる。
【００６２】
また、本実施形態の工程（５）は、ゲート電極６およびビット線コンタクトプラグ１０ｂを形成した後、該ゲート電極６および該ビット線コンタクトプラグ１０ｂの上部をシリサイド化するサリサイド工程をさらに含んでいてもよい。これにより、コンタクトの低抵抗化を行うことができるため、高速で動作可能なＭＯＮＯＳ型不揮発性半導体記憶装置を製造することができる。
【００６３】
以上のように、本実施形態の製造方法によれば、拡散層ビット線５に接続されるビット線コンタクトプラグ１０ｂを拡散層ビット線５と自己整合的に形成することができる。そのため、従来のように、ビット線コンタクトを形成するためのマスク合わせを行う必要がなく、従来の工程よりも比較的容易にコンタクトプラグ１０を形成することができる。さらに、マスク合わせのずれを考慮する必要がないため、ワード線方向における拡散層ビット線５間の間隔を縮めることができ、メモリセルアレイのサイズを従来のＭＯＮＯＳ型不揮発性半導体記憶装置の約８０％に縮小することができる。したがって、本発明のＭＯＮＯＳ型不揮発性半導体記憶装置では、ワード線方向の微細化が可能となる。
【００６４】
以下、上述の約８０％の縮小について詳細に説明する。
【００６５】
本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置において、最小加工寸法をＦとすると、拡散層ビット線５の幅をＦ、ワード線方向に隣接する拡散層ビット線５間距離（いわゆるゲート長）を１.５Ｆ程度に設定することができる。したがって、ワード線方向のセルサイズは約２.５Ｆとなる。
【００６６】
ところが、従来のリソグラフィ技術を用いたＭＯＮＯＳ型不揮発性半導体記憶装置の場合、拡散層ビット線５とコンタクトプラグ１０とのマスク合わせのずれを０.３Ｆとすると、拡散層ビット線５の幅は１.６Ｆ、ワード線方向に隣接する拡散層ビット線５間距離（いわゆるゲート長）は１.５Ｆ程度となる。その結果、ワード線方向のセルサイズは約３.１Ｆとなる。
【００６７】
このように、従来技術のワード線方向のセルサイズは３.１Ｆ、本実施形態のワード線方向のセルサイズは約２.５Ｆとなる。したがって、本発明のＭＯＮＯＳ型不揮発性半導体記憶装置は、従来の不揮発性半導体記憶装置に比べ、ワード線方向のサイズを約８０％縮小することができる。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置とその製造方法について、図面を参照しながら説明する。ここでは、第２の実施形態として、浮遊ゲート型不揮発性半導体記憶装置とその製造方法を説明する。
【００６９】
−浮遊ゲート型不揮発性半導体記憶装置の構成−
図１０は、本実施形態の浮遊ゲート型不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す上面図である。また、図１１（ａ）〜（ｄ）は、図１０に示すXIａ−XIａ線、XIｂ−XIｂ線、XIｃ−XIｃ線、XIｄ−XIｄ線線における断面図である。図１０の上面図では、図を見やすくするため、層間絶縁膜９および金属ビット線１１は省略して示す。
【００７０】
図１１（ａ）〜（ｄ）に示すように、本実施形態のメモリセルアレイは、半導体基板１と、半導体基板１に設けられたＰ型ウェル２と、Ｐ型ウェル２に埋め込まれた拡散層ビット線５と、拡散層ビット線５およびＰ型ウェル２の上に設けられたトンネル絶縁膜４１と、トンネル絶縁膜４１上に設けられ、例えば多結晶シリコンからなる浮遊ゲート電極４２と、拡散層ビット線５上の一部に設けられ、トンネル絶縁膜４１および浮遊ゲート電極４２とが除去された領域に形成されたビット線上絶縁膜３２と、浮遊ゲート電極４２およびビット線上絶縁膜３２上に設けられた電極間絶縁膜４３と、電極間絶縁膜４３上に設けられ、例えば多結晶シリコンからなるゲート電極６と、ゲート電極６上に設けられた層間絶縁膜９と、層間絶縁膜９上に設けられた金属ビット線１１と、拡散層ビット線５と金属ビット線１１とを接続するコンタクトプラグ１０とを備えている。ここで、金属ビット線１１は、拡散層ビット線５の配線抵抗値を低減するために、複数箇所で拡散層ビット線５に接続される。
【００７１】
なお、浮遊ゲート電極４２はトンネル絶縁膜４１と電極間絶縁膜４３の間に形成され、電気的にどこにも接続されていない。このため、浮遊ゲート電極４２を挟む拡散層ビット線５の一方とゲート電極６との間に高電圧を印加することによって、浮遊ゲート中に電荷が注入され、浮遊ゲート電極４２中で長時間電荷が安定に保持されることで、本実施形態の浮遊ゲート型不揮発性半導体記憶装置を不揮発性メモリとして機能させることができる。
【００７２】
また、図１０に示すように、本実施形態のメモリセルアレイにおいて、複数のゲート電極６は行方向に延びている。複数の拡散層ビット線５は列方向に延び、複数のゲート電極６とそれぞれ立体的に交差する。ここで、ゲート電極６は、ワード線を構成している。金属ビット線１１および拡散層ビット線５は、各メモリセルから読み出された信号を転送するビット線として機能する。本実施形態の浮遊ゲート型不揮発性半導体記憶装置では、拡散層ビット線５がゲート電極６よりも下方に配置されており、埋め込みビット線構造となっている。なお、本実施形態のメモリセルアレイでは、図１０に示す構造が行方向および列方向とに繰り返されている。
【００７３】
次に、図１１（ｂ）を用いて、本実施形態のメモリセルアレイに設けられたコンタクトプラグ１０について説明する。
【００７４】
図１１（ｂ）に示すように、コンタクトプラグ１０は、ゲート電極６と同一の材料からなるビット線コンタクトプラグ１０ｂと上層コンタクトプラグ１０ａとから構成されている。ビット線コンタクトプラグ１０ｂは、トンネル絶縁膜４１、浮遊ゲート電極４２、および電極間絶縁膜４３を貫通して形成されている。トンネル絶縁膜４１のうち浮遊ゲート電極４２、ビット線コンタクトプラグ１０ｂ、およびビット線上絶縁膜３２（図１１（ｄ）参照）が形成されていない部分の上には、電極間埋め込み膜３４が設けられており、電極間埋め込み膜３４およびビット線コンタクトプラグ１０ｂ上には、上述の層間絶縁膜９が設けられている。さらに、ビット線コンタクトプラグ１０ｂ上に層間絶縁膜９を貫通して、例えば金属からなる上層コンタクトプラグ１０ａが設けられており、上層コンタクトプラグ１０ａ上に金属ビット線１１が配置されている。
【００７５】
本実施形態の浮遊ゲート型不揮発性半導体記憶装置の特徴は、第１の実施形態と同様に、拡散層ビット線５上にゲート電極６と同一の材料で構成されるビット線コンタクトプラグ１０ｂを備えていることにある。これにより、ビット線コンタクトプラグ１０ｂは、拡散層ビット線５上に自己整合的に形成することが可能となっており、後述するようにワード線方向の微細化が可能になる。
【００７６】
さらに、本実施形態の浮遊ゲート型不揮発性半導体記憶装置においては、互いに隣接する拡散層ビット線５同士は、拡散層ビット線５に対して逆導電型の拡散層であるＰ型ウェル２により分離されている。すなわち、少なくとも主要なセルアレイ部分においては、シリコン酸化膜などの絶縁体による分離を用いていない。このため、絶縁膜を形成する工程を別途設けることなく、互いに隣接する拡散層ビット線５の分離特性を維持することができる。
【００７７】
なお、Ｐ型ウェルのうち、ビット線コンタクトプラグ形成領域における互いに隣接する拡散層ビット線５間の領域に、拡散層ビット線５と逆導電型のイオン不純物をイオン注入法により注入してもよい。これにより、互いに隣接する拡散層ビット線５間の分離特性を向上させることができる。このとき、イオン不純物が注入された領域の内、拡散層ビット線５の両側に接する部分を領域Ａ、Ａ以外の部分を領域Ｂとすると、領域Ａにおける不純物濃度が領域Ｂにおける不純物濃度よりも高くなっていることが好ましい。これにより、拡散層ビット線５間の分離特性をさらに向上させることができる。
【００７８】
また、本実施形態の浮遊ゲート型不揮発性半導体記憶装置では、ゲート電極６とビット線コンタクトプラグ１０ｂとが同一の材料で構成されているので同時に形成することできる。さらに、ゲート電極６およびビット線コンタクトプラグ１０ｂが多結晶シリコンで構成されていれば、容易に製造することができるので好ましい。この場合、ビット線コンタクトプラグ１０ｂは、上部にシリサイド層が形成されていることが好ましい。これにより、拡散層ビット線５に接続されるビット線コンタクトプラグ１０ｂ上でのシリサイド化が可能となるため、低抵抗なコンタクトを得ることができる。その結果、メモリセルの特性において、読み出し電流が多くなる、書き込み時のビット線コンタクト抵抗による電圧降下量が小さくなるなどの効果が得られ、高性能な浮遊ゲート型不揮発性半導体記憶装置を実現することができる。
【００７９】
なお、ワード線方向におけるビット線コンタクトプラグ１０ｂ間の距離、およびビット線コンタクトプラグ１０ｂと該ビット線コンタクトプラグ１０ｂに隣接する一方のゲート電極６との距離は、それぞれ隣接するゲート電極６の間距離と等しいことが望ましい。これは、電極間埋込み膜３４の埋め込み特性が上記の各距離に依存するため、電極間埋込み膜３４が埋め込まれる領域の距離を等しくすることにより、ボイドの発生を抑制するなど、電極間埋込み膜３４の埋め込み特性を安定させることができるからである。ただし、上記の各距離は、製造時にずれが生じる場合もあるため、必ずしも厳密に等しくなっていなくてもよい。
【００８０】
また、本実施形態の浮遊ゲート型不揮発性半導体記憶装置では、下層に設けられたビット線コンタクトプラグ１０ｂと上層に設けられた上層コンタクトプラグ１０ａから構成される積層構造のコンタクトプラグ１０を例に挙げて説明したが、これに限定されるものではなく、例えば、上層コンタクトプラグ１０ａがなく、ビット線コンタクトプラグ１０ｂが金属ビット線１１に直接接続される構造を用いてもよい。
【００８１】
また、本実施形態の浮遊ゲート型不揮発性半導体記憶装置では、半導体基板にＰ型ウェルが形成された構造を例に挙げたが、これに限定されるものではなく、半導体基板にＮ型ウェルが形成された構造を用いてもよい。さらにはウェルが形成されていなくても構わない。
【００８２】
なお、いずれのタイプの浮遊ゲート型不揮発性半導体記憶装置においても、本実施形態の配線、プラグ構造を適用することができる。
【００８３】
−浮遊ゲート型不揮発性半導体記憶装置の製造方法−
次に、図１２〜図１８を用いて、本実施形態の浮遊ゲート型不揮発性半導体記憶装置の製造方法を説明する。図１２〜図１８は、本実施形態の製造方法における工程（１）〜工程（７）を示す上面図および断面図である。
【００８４】
最初に、図１２を用いて本実施形態の浮遊ゲート型不揮発性半導体記憶装置における工程（１）を説明する。図１２は、図１０に示すXIｂ−XIｂ線における断面図である。図１２に示す工程（１）では、半導体基板１にＰ型ウェル２を形成し、Ｐ型ウェル２上にトンネル絶縁膜４１を形成する。次に、ＣＶＤ法などにより、トンネル絶縁膜４１上に多結晶シリコンからなどの導電体からなる浮遊ゲート電極形成膜４２ａを形成する。さらに、ビット線マスク４を用いて、浮遊ゲート電極形成膜４２ａおよびトンネル絶縁膜４１をストライプ状にエッチング除去して開口部を設ける。その後、Ｐ型ウェル２上の該開口部領域に拡散層ビット線５をイオン注入法により形成する。
【００８５】
次に、図１３（ａ）は、本実施形態の製造方法における工程（２）を示す上面図であり、図１３（ｂ）は、図１３（ａ）に示すXIIIｂ−XIIIｂ線における断面図である。なお、図１３（ａ）におけるXIIIｂ−XIIIｂ線は、図１０におけるXIｂ−XIｂ線と同じ位置を示している。図１３（ａ）、（ｂ）に示す工程（２）では、ビット線マスク４を除去した後、ビット線上絶縁膜３２をＣＶＤ法などにより浮遊ゲート電極形成膜４２ａ上に堆積させる。その後、浮遊ゲート電極形成膜４２ａが露出するまでエッチングを行い、拡散層ビット線５上のトンネル絶縁膜４１および浮遊ゲート電極形成膜４２ａが形成されていない領域に、ビット線上絶縁膜３２を埋め込む。さらに、浮遊ゲート電極形成膜４２ａおよびビット線上絶縁膜３２上に、電極間絶縁膜４３を形成する。
【００８６】
次に、図１４（ａ）は、本実施形態の製造方法における工程（３）を示す上面図であり、図１４（ｂ）は、図１４（ａ）に示すXIVｂ−XIVｂ線における断面図である。なお、図１４（ａ）におけるXIVｂ−XIVｂ線は、図１０におけるXIｂ−XIｂ線と同じ位置を示している。図１４（ａ）、（ｂ）に示す工程（３）では、ビット線上絶縁膜除去マスク３３を用いて、工程（２）で形成されたビット線上絶縁膜３２および電極間絶縁膜４３のうち、コンタクトプラグ１０を形成するための領域の部分をそれぞれ選択的に除去する。
【００８７】
続いて、図１５（ａ）は、それぞれ図１０に示すXIｂ−XIｂ線、XIａ−XIａ線における本実施形態の製造方法の工程（４）を示す断面図である。図１５に示す工程（４）では、ビット線上絶縁膜除去マスク３３を除去した後、拡散層ビット線５の露出部分および電極間絶縁膜４３の上に、例えば多結晶シリコンからなるゲート電極形成膜６ａを堆積させる。
【００８８】
次に、図１６（ａ）は、本実施形態の製造方法の工程（５）を示す上面図である。図１６（ｂ）、（ｃ）は、それぞれ図１６（ａ）に示すXVIｂ−XVIｂ線、XVIｃ−XVIｃ線における断面図である。なお、図１６（ａ）におけるXVIｂ−XVIｂ線、XVIｃ−XVIｃ線は、図１０におけるXIｂ−XIｂ線、XIｃ−XIｃ線とそれぞれ同じ位置を示している。図１６（ａ）〜（ｃ）に示す工程（５）では、ゲートマスク７を用いて、ゲート電極形成膜６ａ、電極間絶縁膜４３、および浮遊ゲート電極形成膜４２ａを選択的にエッチングし、例えば多結晶シリコンからなるゲート電極６および浮遊ゲート電極４２を形成する。ここで、ビット線コンタクトプラグ１０ｂは、ゲート電極６と同時に形成される。
【００８９】
さらに、図１７（ａ）、（ｂ）は、それぞれ図１０に示すXIｂ−XIｂ線、XIｃ−XIｃ線における本実施形態の製造方法の工程（６）を示す断面図である。図１７（ａ）、（ｂ）に示す工程（６）では、ゲートマスク７を除去した後、基板の全面上に電極間埋込み膜３４を堆積させる。次に、エッチバック法によりトンネル絶縁膜４１上の浮遊ゲート電極４２、電極間絶縁膜４３、ゲート電極６、およびビット線コンタクトプラグ１０ｂが形成されていない領域に電極間埋め込み膜３４を埋め込む。
【００９０】
最後に、図１８（ａ）は、本実施形態の製造方法における工程（７）を示す上面図である。図１８（ｂ）、（ｃ）は、それぞれ図１８（ａ）に示すXVIIIｂ−XVIIIｂ線、XVIIIｃ−XVIIIｃ線における断面図である。なお、図１８（ａ）におけるXVIIIｂ−XVIIIｂ線、XVIIIｃ−XVIIIｃ線は、図１０におけるXIｂ−XIｂ線、XIｄ−XIｄ線とそれぞれ同じ位置を示している。図１８（ａ）〜（ｃ）に示す工程（７）では基板の全面上に層間絶縁膜９を堆積する。次に、層間絶縁膜９に開口部を設け、該開口部に例えば金属からなる上層コンタクトプラグ１０ａを埋め込む。さらに、層間絶縁膜９および上層コンタクトプラグ１０ａの上に金属ビット線１１を形成する。これにより、拡散層ビット線５と金属ビット線１１とは、ビット線コンタクトプラグ１０ｂおよび上層コンタクトプラグ１０ａを介して電気的に接続される。
【００９１】
以降、多層配線形成工程、表面保護膜形成工程を経て、図１１に示すメモリセルを備えた本実施形態の浮遊ゲート型不揮発性半導体記憶装置を製造することができる。
【００９２】
なお、本実施形態の工程（２）において浮遊ゲート電極形成膜４２ａおよびトンネル絶縁膜４１に形成された溝にビット線上絶縁膜３２を埋め込む際には、エッチバック法を用いたが、ＣＭＰ法を用いてもよい。
【００９３】
なお、本実施形態の工程（３）におけるビット線上絶縁膜３２を選択的に除去する工程では、露出した拡散層ビット線５部分に、拡散層ビット線５と逆導電型の不純物を注入してもよい。これにより、互いに隣接する拡散層ビット線５間の分離特性を向上させることができる。
【００９４】
また、本実施形態の工程（５）は、ゲート電極６およびビット線コンタクトプラグ１０ｂをした後、ゲート電極６および該ビット線コンタクトプラグ１０ｂの上部をシリサイド化するサリサイド工程をさらに含んでいてもよい。これにより、コンタクトの低抵抗化を行うことができるため、高速で動作可能な浮遊ゲート型不揮発性半導体記憶装置を製造することができる。
【００９５】
以上のように、本実施形態の製造方法によれば、拡散層ビット線５を形成するためのビット線マスク４をビット線コンタクトプラグ１０ｂの形成に利用しているので、拡散層ビット線５に接続されるビット線コンタクトプラグ１０ｂを拡散層ビット線５と自己整合的に形成することができる。そのため、従来のように、ビット線コンタクトを形成するためのマスク合わせを行う必要がなく、従来の工程よりも比較的容易にコンタクトプラグ１０を形成することができる。さらに、マスク合わせのずれを考慮する必要がないため、ワード線方向における拡散層ビット線５間の間隔を縮めることができ、メモリセルアレイのサイズを従来の不揮発性半導体記憶装置の約８０％に縮小することができる。したがって、本発明の浮遊ゲート型不揮発性半導体記憶装置では、ワード線方向の微細化が可能となる。
【００９６】
なお、８０％の縮小についての詳細な説明は、第１の実施形態と同様であるため、本実施形態では省略する。
【産業上の利用可能性】
【００９７】
本発明の不揮発性半導体記憶装置およびその製造方法は、例えば埋め込みビット線を備えた微細な不揮発性半導体記憶装置の実現に有用である。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置におけるメモリセルアレイを示す上面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の構造を示す断面図である。
【図３】第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（１）を示す断面図である。
【図４】（ａ）、（ｂ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（２）を示す断面図である。
【図５】（ａ）、（ｂ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（３）を示す上面図および断面図である。
【図６】（ａ）、（ｂ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（４）を示す断面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（５）を示す上面図および断面図である。
【図８】（ａ）、（ｂ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（６）を示す断面図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における工程（７）を示す上面図および断面図である。
【図１０】本発明の第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置におけるメモリセルアレイを示す上面図である。
【図１１】（ａ）〜（ｄ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の構造を示す断面図である。
【図１２】第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（１）を示す断面図である。
【図１３】（ａ）、（ｂ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（２）を示す上面図および断面図である。
【図１４】（ａ）、（ｂ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（３）を示す上面図および断面図である。
【図１５】（ａ）、（ｂ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（４）を示す断面図である。
【図１６】（ａ）〜（ｃ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（５）を示す上面図および断面図である。
【図１７】（ａ）、（ｂ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（６）を示す断面図である。
【図１８】（ａ）〜（ｃ）は、第２の実施形態に係る浮遊ゲート型不揮発性半導体記憶装置の製造方法における工程（７）を示す上面図および断面図である。
【図１９】従来の局所トラップ型ＭＯＮＯＳメモリにおけるメモリセルアレイを示す上面図である。
【図２０】（ａ）〜（ｄ）は、従来の局所トラップ型ＭＯＮＯＳメモリにおけるメモリセルアレイを示す断面図である。
【図２１】（ａ）〜（ｄ）は、従来の局所トラップ型ＭＯＮＯＳメモリの製造ほうほうを示す断面図である。
【符号の説明】
【００９９】
１      半導体基板
２      Ｐ型ウェル
３      電荷トラップ層
４      ビット線マスク
５      拡散層ビット線
６      ゲート電極
６ａ    ゲート電極形成膜
７      ゲートマスク
９      層間絶縁膜
１０      コンタクトプラグ
１０ａ    上層コンタクトプラグ
１０ｂ    ビット線コンタクトプラグ
１１      金属ビット線
３１      下部ゲート電極
３１ａ    下部ゲート電極形成膜
３２      ビット線上絶縁膜
３３      ビット線上絶縁膜除去マスク
３４      電極間埋め込み膜
４１      トンネル絶縁膜
４２      浮遊ゲート電極
４２ａ    浮遊ゲート電極形成膜
４３      電極間絶縁膜
１０１    半導体基板
１０２    Ｐ型ウェル
１０３    電荷トラップ層
１０４    ビット線マスク
１０５    拡散層ビット線
１０６    ゲート電極
１０７    ゲートマスク
１０８    サイドウォール膜
１０９    層間絶縁膜
１１０    コンタクトプラグ
１１１    金属ビット線
【図１】
2007329254.tif 000003
【図２】
2007329254.tif 000004
【図３】
2007329254.tif 000005
【図４】
2007329254.tif 000006
【図５】
2007329254.tif 000007
【図６】
2007329254.tif 000008
【図７】
2007329254.tif 000009
【図８】
2007329254.tif 000010
【図９】
2007329254.tif 000011
【図１０】
2007329254.tif 000012
【図１１】
2007329254.tif 000013
【図１２】
2007329254.tif 000014
【図１３】
2007329254.tif 000015
【図１４】
2007329254.tif 000016
【図１５】
2007329254.tif 000017
【図１６】
2007329254.tif 000018
【図１７】
2007329254.tif 000019
【図１８】
2007329254.tif 000020
【図１９】
2007329254.tif 000021
【図２０】
2007329254.tif 000022
【図２１】
2007329254.tif 000023