(57)【要約】【課題】パワーＭＯＳトランジスタ部分のＯＮ抵抗が低く、かつ表層チャンネルＭＯＳトランジスタ部分の処理速度が速いパワーＩＣデバイス及びその製造方法を提供する。【解決手段】チップ２ａの表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であり、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０は、チップ２ａの表面から垂直に穿孔されたトレンチ３と、トレンチ３内のゲート領域１１と、トレンチ３の横壁部分の反転チャンネル領域１２と、チップ２ａの表面層に設けられたソース領域１４と、チップ２ａの裏面層に設けられたドレイン領域１３とを有する。表層チャンネルＭＯＳトランジスタ２０は、反転チャンネル電流の方向が前記シリコン＜１１０＞結晶方向から−８°以上＋８°以下の方向となるように配設された反転チャンネル領域２２を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
表層チャンネルＭＯＳトランジスタとＰチャンネル型トレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて、
前記チップ表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であり、
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタは、
前記チップの表面から垂直に穿孔されることによって、その横壁の少なくとも１面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位となるように形成されたトレンチと、
前記トレンチ内に形成されたゲート領域と、
前記トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域とを有し、
前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域を、シリコン＜１１０＞結晶方向から−８°以上＋８°以下の方向に流れる一方、
前記表層チャンネルＭＯＳトランジスタは、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とするパワーＩＣデバイス。
【請求項２】
前記表層チャンネルＭＯＳトランジスタが、Ｐ型表層チャンネルＭＯＳトランジスタであり、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向から−８°以上＋８°以下である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とする請求項１に記載のパワーＩＣデバイス。
【請求項３】
前記表層チャンネルＭＯＳトランジスタが、Ｎ型表層チャンネルＭＯＳトランジスタであり、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１００＞結晶方向から−８°以上＋８°以下である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とする請求項１に記載のパワーＩＣデバイス。
【請求項４】
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタは、トレンチの横壁の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位と平行となるように並設された複数のトレンチを有していることを特徴とする請求項１から３のいずれか一項に記載のパワーＩＣデバイス。
【請求項５】
表層チャンネルＭＯＳトランジスタとＰチャンネル型のトレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて、
前記チップ表面は、シリコン（１１０）結晶面であり、
前記Ｐチャンネル型のトレンチパワーＭＯＳトランジスタは、
前記チップの表面から垂直に穿孔されることによって、その横壁の少なくとも１面がシリコン（１１０）結晶面となるように形成されたトレンチと、
前記トレンチ内に形成されたゲート領域と、
前記トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域とを有し、
前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向に流れる一方、
前記表層チャンネルＭＯＳトランジスタは、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とするパワーＩＣデバイス。
【請求項６】
前記表層チャンネルＭＯＳトランジスタが、Ｐ型表層チャンネルＭＯＳトランジスタであり、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とする請求項５に記載のパワーＩＣデバイス。
【請求項７】
前記表層チャンネルＭＯＳトランジスタが、Ｎ型表層チャンネルＭＯＳトランジスタであり、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１００＞結晶方向である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とする請求項５に記載のパワーＩＣデバイス。
【請求項８】
前記Ｐチャンネル型のトレンチパワーＭＯＳトランジスタは、トレンチの横壁がシリコン（１１０）結晶面と平行となるように並設された複数のトレンチを有していることを特徴とする請求項５から７のいずれか一項に記載のパワーＩＣデバイス。
【請求項９】
前記表層チャンネルＭＯＳトランジスタは、Ｐ型表層チャンネルＭＯＳトランジスタとＮ型表層チャンネルＭＯＳトランジスタとが一対として形成された表層チャンネルＣＭＯＳトランジスタであることを特徴とする請求項１又は５に記載のパワーＩＣデバイス。
【請求項１０】
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタは、
トレンチ内壁面に第一層と第二層とからなるゲート絶縁膜を有し、
前記第一層は、Ａｒラジカル雰囲気下又はＫｒラジカル雰囲気下でトレンチ内部をプラズマ酸化することによって形成された層であり、
前記第二層は、前記第一層の上にＣＶＤ酸化によって積層された層であることを特徴とする請求項１から９のいずれか一項に記載のパワーＩＣデバイス。
【請求項１１】
前記ゲート絶縁膜の第一層は、５〜８ｎｍの厚みを有する一方、
前記ゲート絶縁膜の第二層は、３０〜１００ｎｍの厚みを有することを特徴とする請求項１０に記載のパワーＩＣデバイス。
【請求項１２】
前記表層チャンネルＭＯＳトランジスタが、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタの制御用として形成されていることを特徴とする請求項１から１１のいずれか一項に記載のパワーＩＣデバイス。
【請求項１３】
表層チャンネルＭＯＳトランジスタとＰチャンネル型トレンチパワーＭＯＳトランジスタとが同一チップに形成されるパワーＩＣデバイスの製造方法において、
シリコンウエハ表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であるシリコンウエハを用いるとともに、
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタの製造では、
前記シリコンウエハ表面を垂直に穿孔して、その横壁の少なくとも１面の面方位が、シリコン（１１０）結晶面−８°以上＋８°以下の面方位となるようにトレンチを形成する工程と、
前記トレンチ内にゲート領域を形成する工程と、
前記トレンチの横壁部分にトレンチパワーＭＯＳトランジスタ反転チャンネル領域を形成する工程と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるシリコンウエハの表面層に、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域を形成する工程と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるシリコンウエハの裏面層にドレイン領域を形成して、前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向−８°以上＋８°以下の方向に流れるようにする工程とを含む一方、
前記表層チャンネルＭＯＳトランジスタの製造では、
反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とするパワーＩＣデバイスの製造方法。
【請求項１４】
前記表層チャンネルＭＯＳトランジスタが、Ｐ型表層チャンネルＭＯＳトランジスタであり、
前記表層チャンネルＭＯＳトランジスタの製造では、
反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向−８°以上＋８°以下である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とする請求項１３に記載のパワーＩＣデバイスの製造方法。
【請求項１５】
前記表層チャンネルＭＯＳトランジスタが、Ｎ型表層チャンネルＭＯＳトランジスタであり、
前記表層チャンネルＭＯＳトランジスタの製造では、
反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１００＞結晶方向−８°以上＋８°以下である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とする請求項１３に記載のパワーＩＣデバイスの製造方法。
【請求項１６】
表層チャンネルＭＯＳトランジスタとＰチャンネル型トレンチパワーＭＯＳトランジスタとが同一チップに形成されるパワーＩＣデバイスの製造方法において、
シリコンウエハ表面が、シリコン（１１０）結晶面であるシリコンウエハを用いるとともに、
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタの製造では、
前記シリコンウエハ表面を垂直に穿孔して、その横壁の少なくとも１面がシリコン（１１０）結晶面となるようにトレンチを形成する工程と、
前記トレンチ内にゲート領域を形成する工程と、
前記トレンチの横壁部分にトレンチパワーＭＯＳトランジスタ反転チャンネル領域を形成する工程と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるシリコンウエハの表面層に、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域を形成する工程と、
前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるシリコンウエハの裏面層にドレイン領域を形成して、前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向に流れるようにする工程とを含む一方、
前記表層チャンネルＭＯＳトランジスタの製造では、
反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とするパワーＩＣデバイスの製造方法。
【請求項１７】
前記表層チャンネルＭＯＳトランジスタが、Ｐ型表層チャンネルＭＯＳトランジスタであり、
前記表層チャンネルＭＯＳトランジスタの製造では、
反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とする請求項１６に記載のパワーＩＣデバイスの製造方法。
【請求項１８】
前記表層チャンネルＭＯＳトランジスタが、Ｎ型表層チャンネルＭＯＳトランジスタであり、
前記表層チャンネルＭＯＳトランジスタの製造では、
反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１００＞結晶方向である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とする請求項１６に記載のパワーＩＣデバイスの製造方法。
【請求項１９】
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタのゲート絶縁膜の製造では、
Ａｒラジカル雰囲気下又はＫｒラジカル雰囲気下でトレンチ内部をプラズマ酸化して第一層を形成する第一層形成工程と、
前記第一層の上にＣＶＤ酸化して第二層を形成する第二層形成工程とを含むことを特徴とする請求項１３又は１６に記載のパワーＩＣデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐチャンネル型トレンチパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタと表層チャンネルＭＯＳ（Metal Oxide Semiconductor）トランジスタとを有するパワーＩＣ（Integrated Circuit）デバイスに関するものである。
【０００２】
詳しくは、電源供給、電源変換を行うための、高電圧、高電流でのスイッチング、又は、リレーとしての負荷スイッチングなどに主に用いられるＰチャンネル型トレンチパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタと、例えばその制御用として用いられる表層チャンネルＭＯＳトランジスタとが、同一チップ内に形成されるパワーＩＣデバイス及びその製造方法に関するものである。
【０００３】
ここで、表層チャンネルＭＯＳトランジスタとは、チャンネル電流が、チップ表面と平行な方向に流れるＭＯＳトランジスタを意味する。
【背景技術】
【０００４】
パワーＩＣ（Integrated Circuit：半導体集積回路）デバイスは、パワー管理及びパワー制御を行うために、高電流及び高電圧の取扱いが可能なパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタとその制御回路との集積によって進歩してきた。
【０００５】
前記パワーＩＣデバイスに要求される特性として、低い製造コスト、低いＯＮ抵抗及び早い処理速度がある。ここで、この低いＯＮ抵抗は、パワーＩＣデバイスがハイドライブサーキットなどに用いられる場合、ＯＮ時に極めて低い電圧降下のみが許容されるが、この低い電圧降下を実現するために必要とされるものである。
【０００６】
そこで、特許文献１には、図１０に示すように、パワーＭＯＳトランジスタとしてのＤＭＯＳ（Double Diffused Metal Oxide Semiconductor：二重分散ＭＯＳ）トランジスタと、その制御回路として用いられる表層チャンネルＭＯＳトランジスタとが集積されたパワーＩＣデバイス構造が開示されている。この表層チャンネルＭＯＳトランジスタは、ＭＯＳトランジスタ製造についての汎用的な技術によって形成されるものである。すなわち、チップの表層にウエル、ソース及びドレイン、ゲート絶縁膜、並びにゲートが順に積層されて形成される表層チャンネルＭＯＳトランジスタ構造を有している。
【０００７】
ここで、前記要求特性の一つである低製造コストを満足するためには、パワーＩＣデバイスのパワーＭＯＳトランジスタとしてＰチャンネル型パワーＭＯＳトランジスタを用いる必要がある。これは、Ｎチャンネル型パワーＭＯＳトランジスタでは、接続時に電源電圧より高いゲート電圧を供給するためのオーバードライブ回路（ゲート昇圧回路）が必要となるに対して、一方のＰチャンネル型パワーＭＯＳトランジスタでは、ゲート昇圧回路は不要であることによる。
【特許文献１】米国特許第４７９５７１６号明細書（１９８９年１月３日特許）
【特許文献２】特開２００４−３５６１１４号公報（平成１６年１２月１６日公開）
【特許文献３】特開２００４−２００６７２号公報（平成１６年７月１５日公開）
【非特許文献１】佐藤など(K.Sato et al.)、”水酸化カリウムによってエッチングされた単結晶シリコン表面の粗さ”("Roughening of single-crystal silicon surface etched by KOH water solution")、センサーとアクチュエイター  エイ  物理(Sensors and Actuators,A PHYSICAL)、英国、米国、エルセビア(ELSEVIER)、1999年、第73巻、p.122-130
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のパワーＩＣデバイス及びその製造方法では、Ｐチャンネル型パワーＭＯＳトランジスタを用いることによって低製造コストを実現することはできるが、他の要求特性である低いＯＮ抵抗が得られず、かつ表層チャンネルＭＯＳトランジスタ部分では処理速度が遅いという問題点を有している。
【０００９】
Ｐチャンネル型パワーＭＯＳトランジスタで低いＯＮ抵抗が得られないのは以下の理由による。
【００１０】
市場に流通しているのは、シリコン（１００）結晶面を表面に有するシリコンウエハである。このシリコンウエハを用いて、Ｐチャンネル型パワーＭＯＳトランジスタを形成した場合、一般的にそのチャンネル電流の流れる方向は、シリコン＜１００＞結晶方向となる。そして、Ｐチャンネル型パワーＭＯＳトランジスタでは、そのチャンネル電流がシリコン＜１００＞結晶方向に流れる場合には高い移動度が得られず、ＯＮ抵抗が高くなるというものである。
【００１１】
この現象は、Ｐチャンネル型パワーＭＯＳトランジスタとしてのＰチャンネル型トレンチパワーＭＯＳトランジスタであっても同様である。
【００１２】
すなわち、シリコン（１００）結晶面を表面に有するシリコンウエハにトレンチを垂直に穿孔して設けたトレンチパワーＭＯＳトランジスタでは、シリコンウエハの上層部分のソースからシリコンウエハの下層部分のドレインにチャンネル電流が流れる。この方向は、前記同様、シリコン＜１００＞結晶方向であるので、高い移動度が得られず、ＯＮ抵抗が高くなるというものである。
【００１３】
一方、パワーＩＣデバイスの表層チャンネルＭＯＳトランジスタ部分おいて、その処理速度が低いのは以下の理由による。
【００１４】
すなわち、表層チャンネルＭＯＳトランジスタは、前記のとおりＭＯＳトランジスタ製造についての汎用的な技術によって形成されるため、表層チャンネルＭＯＳトランジスタが前記シリコンウエハの（１００）結晶面に形成された場合には、Ｐ型表層チャンネルＭＯＳトランジスタの反転チャンネル電流は、シリコン＜１００＞結晶方向に流れるのが一般的である。したがって、Ｐチャンネル領域のホールの移動度が低くなり、よって処理速度が遅くなるというものである。
【００１５】
そして、処理速度の遅い表層チャンネルＭＯＳトランジスタがロジック回路などを構成する場合、パワーＩＣデバイス全体としても低速となる。
【００１６】
この問題に対して、特許文献２及び特許文献３には、単独のＭＯＳトランジスタについて、その移動度を高める手法が開示されている。しかし、一つのチップ上に機能の異なるＭＯＳトランジスタが集積される場合に、各々ＭＯＳトランジスタの移動度を同時に向上させるものではない。すなわち、パワーＭＯＳトランジスタと表層チャンネルＭＯＳトランジスタとが集積される場合に、パワーＭＯＳトランジスタと表層チャンネルＭＯＳトランジスタとの移動度を同時に高めることはできなかった。
【００１７】
本発明は、前記の問題に鑑みてなされたものであり、その目的は、パワーＭＯＳトランジスタのＯＮ抵抗が低く、かつ表層チャンネルＭＯＳトランジスタの処理速度が速いパワーＩＣデバイス及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明のパワーＩＣデバイスは、前記課題を解決するために、表層チャンネルＭＯＳトランジスタとＰチャンネル型トレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて、前記チップ表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であり、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタは、前記チップの表面から垂直に穿孔されることによって、その横壁の少なくとも１面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位となるように形成されたトレンチと、前記トレンチ内に形成されたゲート領域と、前記トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域とを有し、前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域を、シリコン＜１１０＞結晶方向から−８°以上＋８°以下の方向に流れる一方、前記表層チャンネルＭＯＳトランジスタは、反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有することを特徴とする。
【００１９】
また、本発明のパワーＩＣデバイスの製造方法は、前記課題を解決するために、表層チャンネルＭＯＳトランジスタとＰチャンネル型トレンチパワーＭＯＳトランジスタとが同一チップに形成されるパワーＩＣデバイスの製造方法において、シリコンウエハ表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であるシリコンウエハを用いるとともに、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタの製造では、前記シリコンウエハ表面を垂直に穿孔して、その横壁の少なくとも１面の面方位が、シリコン（１１０）結晶面−８°以上＋８°以下の面方位となるようにトレンチを形成する工程と、前記トレンチ内にゲート領域を形成する工程と、前記トレンチの横壁部分にトレンチパワーＭＯＳトランジスタ反転チャンネル領域を形成する工程と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるシリコンウエハの表面層に、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域を形成する工程と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるシリコンウエハの裏面層にドレイン領域を形成して、前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向−８°以上＋８°以下の方向に流れるようにする工程とを含む一方、前記表層チャンネルＭＯＳトランジスタの製造では、反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とする。
【００２０】
ここで、シリコン（１１０）結晶面とは、ｚ軸に平行な面であって、かつｘ軸と１で、ｙ軸と１で交わる面を意味する。そして、シリコン（１１０）結晶面には、前記面と等価な面も含む。なお、後述するシリコン（１００）結晶面とは、シリコン結晶軸（ｘ軸、ｙ軸、ｚ軸）について、ｘ軸とｙ軸とに平行な面、及び、それに等価な面（ｙ軸とｚ軸とに平行な面及びｚ軸とｘ軸とに平行な面）を意味する。
【００２１】
また、シリコン＜１１０＞結晶方向とは、前記シリコン（１１０）結晶面及びこのシリコン（１１０）結晶面と等価な面の法線方向を意味する。シリコン＜１００＞結晶方向とは、前記シリコン（１００）結晶面及びこのシリコン（１００）結晶面と等価な面の法線方向を意味する。図２（ａ）及び図２（ｂ）に結晶面と結晶方向との関係を示す。
【００２２】
また、面方位がシリコン（１１０）結晶面から−８°以上＋８°以下の面とは、面の法線と、シリコン（１１０）結晶面の法線とのなす角が８°以下である面を意味する。
【００２３】
また、シリコン＜１１０＞結晶方向から−８°以上＋８°以下の方向とは、シリコン＜１１０＞結晶方向とのなす角が８°以下である方向を意味する。
【００２４】
前記の発明によれば、Ｐチャンネル型トレンチパワーＭＯＳトランジスタの反転チャンネル領域に流れる電流が、シリコン＜１１０＞結晶方向±８°の範囲内で流れるのでパワーＭＯＳトランジスタ部分のＯＮ抵抗が低くなる。
【００２５】
詳しくは、本発明のパワーＩＣデバイスでは、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ反転チャンネル領域がトレンチの横壁部分に設けられている（縦型反転チャンネル領域）。そして、ソース領域とドレイン領域とは、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域を挟んで、各々シリコンウエハの上層部と下層部とに形成されている。したがって、反転チャンネル領域に誘起されて流れる電流は、シリコンウエハの厚み方向に流れる。
【００２６】
ここで、本発明のＰチャンネル型トレンチパワーＭＯＳトランジスタは、シリコン（１１０）結晶面±８°の範囲内の面を表面に有するシリコンウエハに形成されているので、シリコンウエハの厚み方向は、シリコン＜１１０＞結晶方向±８°となる。
【００２７】
したがって、反転チャンネル領域に流れる電流の方向は、シリコン＜１１０＞結晶方向±８°の範囲内となる。
【００２８】
そして、このシリコン＜１１０＞結晶方向は、図３に示すように、シリコン＜１００＞結晶方向である場合に比べて、移動度が高い方向である。
【００２９】
したがって、Ｐチャンネル型トレンチパワーＭＯＳトランジスタのＯＮ抵抗を低減することができる。具体的には、３０％から４０％の低減が可能となる。
【００３０】
なお、本発明で、結晶面及び結晶方向に、±８°の範囲を設けたのは、次の理由による。
【００３１】
ＭＯＳトランジスタにおける移動度は、反転チャンネル領域が形成されたシリコン表面の粗さに対する依存性が大きく、表面の粗さが小さいほど、その移動度は大きくなる。
【００３２】
そして、シリコン表面の粗さは、ＭＯＳトランジスタ製造工程におけるアルカリエッチングなどによって生じるが、その粗さの大きさは、非特許文献１に示すように、シリコン結晶面によって異なる。
【００３３】
具体的には、シリコン（１１０）結晶面では、粗さはそれほど大きくないが、面がシリコン（１１０）結晶面から傾くのにしたがって、粗さが大きくなる。
【００３４】
そこで、本発明では、望ましい移動度を得るために、シリコン表面の粗さが大きくならない範囲として、前記±８°の範囲を設定した。
【００３５】
一方、表層チャンネルＭＯＳトランジスタは、その反転チャンネル電流が前記チップの表面部分を、前記チップの表面と平行な方向に流れるように配設されているので、反転チャンネル電流の流れる方向を、シリコン結晶方向の任意の方向に設定することができる。すなわち、表層チャンネルＭＯＳトランジスタを形成する方位を、前記チップ表面で回転させることによって、反転チャンネル電流の流れる方向を０°から３６０°まで、任意の方位角に設定することができる。
【００３６】
したがって、形成する表層チャンネルＭＯＳトランジスタに適した、反転チャンネル電流の流れる方向を実現できるので、処理速度の速い表層チャンネルＭＯＳトランジスタを得ることができる。
【００３７】
よって、パワーＭＯＳトランジスタのＯＮ抵抗が低く、かつ表層チャンネルＭＯＳトランジスタの処理速度が速いパワーＩＣデバイス及びその製造方法を得ることができる。
【００３８】
また、本発明のパワーＩＣデバイスは、前記課題を解決するために、表層チャンネルＭＯＳトランジスタとＰチャンネル型のトレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて、前記チップ表面は、シリコン（１１０）結晶面であり、前記Ｐチャンネル型のトレンチパワーＭＯＳトランジスタは、前記チップの表面から垂直に穿孔されることによって、その横壁の少なくとも１面がシリコン（１１０）結晶面となるように形成されたトレンチと、前記トレンチ内に形成されたゲート領域と、前記トレンチの横壁部分に形成されたトレンチパワーＭＯＳトランジスタ反転チャンネル領域と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域とを有し、前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向に流れる一方、前記表層チャンネルＭＯＳトランジスタは、反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有していることを特徴とする。
【００３９】
また、本発明のパワーＩＣデバイスの製造方法は、前記課題を解決するために、表層チャンネルＭＯＳトランジスタとＰチャンネル型トレンチパワーＭＯＳトランジスタとが同一チップに形成されるパワーＩＣデバイスの製造方法において、シリコンウエハ表面が、シリコン（１１０）結晶面であるシリコンウエハを用いるとともに、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタの製造では、前記シリコンウエハ表面を垂直に穿孔して、その横壁の少なくとも１面がシリコン（１１０）結晶面となるようにトレンチを形成する工程と、前記トレンチ内にゲート領域を形成する工程と、前記トレンチの横壁部分にトレンチパワーＭＯＳトランジスタ反転チャンネル領域を形成する工程と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の上層におけるシリコンウエハの表面層に、前記ゲート領域とはゲート絶縁膜によって絶縁されたソース領域を形成する工程と、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域の下層におけるシリコンウエハの裏面層にドレイン領域を形成して、前記ソース領域から前記ドレイン領域に流れる電流が、前記トレンチパワーＭＯＳトランジスタ反転チャンネル領域をシリコン＜１１０＞結晶方向に流れるようにする工程とを含む一方、前記表層チャンネルＭＯＳトランジスタの製造では、反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することを特徴とする。
【００４０】
前記の発明によれば、パワーＩＣデバイスが形成される前記チップ表面が、シリコン（１１０）結晶面であるので、前記パワーＩＣデバイスのＯＮ抵抗をより低くすることが可能である。これは、ホールの移動度が、シリコン＜１１０＞結晶方向において、最も高くなるためである。
【００４１】
また、本発明のパワーＩＣデバイスでは、前記表層チャンネルＭＯＳトランジスタは、Ｐ型表層チャンネルＭＯＳトランジスタであり、反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向から−８°以上＋８°以下である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有することが好ましい。
【００４２】
また、本発明のパワーＩＣデバイスの製造方法では、前記表層チャンネルＭＯＳトランジスタは、Ｐ型表層チャンネルＭＯＳトランジスタであり、前記表層チャンネルＭＯＳトランジスタの製造では、反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向−８°以上＋８°以下である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することが好ましい。
【００４３】
これによって、Ｐ型表層チャンネルＭＯＳトランジスタにおいて、反転チャンネル領域を流れる電流が、シリコン＜１１０＞結晶方向±８°の方向に流れるので、Ｐ型表層チャンネルＭＯＳトランジスタの移動度が高くなり、処理速度が速くなる。
【００４４】
例えば、図５（ａ）に、Ｐ型表層チャンネルＭＯＳトランジスタ（Ｐチャンネル型ＭＯＳトランジスタ）のドレイン電流（反転チャンネル領域を流れる電流）強度について、シリコン結晶方向との関係を示す。図５（ａ）に示すように、ドレイン電流は、シリコン＜１００＞結晶方向に比べ、シリコン＜１１０＞結晶方向の方が流れやすい。これは、Ｐ型表層チャンネルＭＯＳトランジスタにおいて、ドレイン電流の流れる方向をシリコン＜１１０＞結晶方向にすることによって、処理速度が向上することを示すものである。
【００４５】
よって、Ｐチャンネル型トレンチパワーＭＯＳトランジスタのＯＮ抵抗を低減したままで、その論理回路などをつかさどる表層チャンネルＭＯＳトランジスタの高速化をも同時に達成することができる。
【００４６】
また、本発明のパワーＩＣデバイスでは、前記表層チャンネルＭＯＳトランジスタは、Ｐ型表層チャンネルＭＯＳトランジスタであり、反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有することが好ましい。
【００４７】
また、本発明のパワーＩＣデバイスの製造方法では、前記表層チャンネルＭＯＳトランジスタは、Ｐ型表層チャンネルＭＯＳトランジスタであり、前記表層チャンネルＭＯＳトランジスタの製造では、反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することが好ましい。
【００４８】
これによって、反転チャンネル領域を流れる電流がシリコン＜１１０＞結晶方向である場合には、前記Ｐ型表層チャンネルＭＯＳトランジスタのホールの移動度がより大きくなり、ＯＮ抵抗をより低くすることができる。
【００４９】
また、本発明のパワーＩＣデバイスでは、前記表層チャンネルＭＯＳトランジスタは、Ｎ型表層チャンネルＭＯＳトランジスタであり、反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１００＞結晶方向から−８°以上＋８°以下である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有することが好ましい。
【００５０】
また、本発明のパワーＩＣデバイスの製造方法では、前記表層チャンネルＭＯＳトランジスタは、Ｎ型表層チャンネルＭＯＳトランジスタであり、前記表層チャンネルＭＯＳトランジスタの製造では、反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１００＞結晶方向−８°以上＋８°以下である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することが好ましい。
【００５１】
これによって、Ｎ型表層チャンネルＭＯＳトランジスタにおいて、反転チャンネル領域を流れる電流が、シリコン＜１００＞結晶方向±８°の方向に流れるように形成されているので、Ｎ型表層チャンネルＭＯＳトランジスタの移動度が高くなり、処理速度が速くなる。
【００５２】
例えば、図５（ｂ）に、Ｎ型表層チャンネルＭＯＳトランジスタ（Ｎチャンネル型ＭＯＳトランジスタ）のドレイン電流（反転チャンネル領域を流れる電流）強度について、シリコン結晶方向との関係を示す。図５（ｂ）に示すように、ドレイン電流は、シリコン＜１１０＞結晶方向に比べ、シリコン＜１００＞結晶方向の方が流れやすい。これは、Ｎ型表層チャンネルＭＯＳトランジスタにおいて、ドレイン電流の流れる方向をシリコン＜１００＞結晶方向にすることによって、処理速度が向上することを示すものである。
【００５３】
よって、Ｐチャンネル型トレンチパワーＭＯＳトランジスタのＯＮ抵抗を低減したままで、その論理回路などをつかさどる表層チャンネルＭＯＳトランジスタの高速化をも同時に達成することができる。
【００５４】
また、本発明のパワーＩＣデバイスでは、前記表層チャンネルＭＯＳトランジスタは、Ｎ型表層チャンネルＭＯＳトランジスタであり、反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向であり、かつシリコン＜１００＞結晶方向である方向に流れるように配設された表層チャンネルＭＯＳトランジスタ反転チャンネル領域を有することが好ましい。
【００５５】
また、本発明のパワーＩＣデバイスの製造方法では、前記表層チャンネルＭＯＳトランジスタは、Ｎ型表層チャンネルＭＯＳトランジスタであり、前記表層チャンネルＭＯＳトランジスタの製造では、反転チャンネル電流の方向が、前記シリコンウエハの表面と平行な方向であり、かつシリコン＜１００＞結晶方向である方向となるように表層チャンネルＭＯＳトランジスタ反転チャンネル領域を配設する工程を有することが好ましい。
【００５６】
これによって、反転チャンネル領域を流れる電流がシリコン＜１１０＞結晶方向である場合には、前記Ｎ型表層チャンネルＭＯＳトランジスタの電子の移動度がより大きくなり、ＯＮ抵抗をより低くすることができる。
【００５７】
また、本発明のパワーＩＣデバイスでは、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタは、トレンチの横壁の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位と平行となるように並設された複数のトレンチを有することが好ましい。
【００５８】
さらには、本発明のパワーＩＣデバイスでは、前記Ｐチャンネル型のトレンチパワーＭＯＳトランジスタは、トレンチの横壁がシリコン（１１０）結晶面と平行となるように並設された複数のトレンチを有することがより好ましい。
【００５９】
これによって、パワーＩＣデバイスを高集積化して高密度化するという要求と、ドレイン領域を流れる電流を確保するという要求とを両立させることができる。
【００６０】
また、本発明のパワーＩＣデバイスでは、前記表層チャンネルＭＯＳトランジスタは、Ｐ型表層チャンネルＭＯＳトランジスタとＮ型表層チャンネルＭＯＳトランジスタとが一対として形成された表層チャンネルＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタであることが好ましい。
【００６１】
これによって、表層チャンネルＭＯＳトランジスタの高集積化、及び、製造プロセスの簡素化を図ることができる。
【００６２】
また、本発明のパワーＩＣデバイスでは、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタは、トレンチ内壁面に第一層と第二層とからなるゲート絶縁膜を有し、前記第一層は、Ａｒラジカル雰囲気下又はＫｒラジカル雰囲気下でトレンチ内部をプラズマ酸化することによって形成された層であり、前記第二層は、前記第一層の上にＣＶＤ酸化によって積層された層であることが好ましい。
【００６３】
また、本発明のパワーＩＣデバイスでの製造方法では、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタのゲート絶縁膜の製造では、Ａｒラジカル雰囲気下又はＫｒラジカル雰囲気下でトレンチ内部をプラズマ酸化して第一層を形成する第一層形成工程と、前記第一層の上にＣＶＤ酸化して第二層を形成する第二層形成工程とを含むことが好ましい。
【００６４】
これによって、本発明のパワーＩＣデバイスは、大電流を取り扱うことが可能となる。      
【００６５】
詳しくは、Ｐチャンネル型トレンチパワーＭＯＳトランジスタのゲート絶縁膜を、前記の異なる二工程によって形成することによって、容易にゲート絶縁膜の膜厚を厚くすることができる。これは、ＣＶＤ酸化による第二層の形成は、プラズマ酸化による第一層の形成に比べて容易に厚膜化を図ることができることによる。
【００６６】
したがって、絶縁破壊などが生じ難くなるので、例えば５０Ａ程度の大電流を扱うことができる。
【００６７】
また、トレンチ内壁のシリコン（１１０）結晶面にゲート絶縁膜を形成する場合においては、前記ゲート絶縁膜の形成手法はさらに有効である。
【００６８】
すなわち、トレンチの形成によって、トレンチ内壁として生じたシリコン（１１０）結晶面は、その表面形状が粗くなり易い。そこで、従来の手法で前記トレンチ内壁を酸化してゲート絶縁膜を形成した場合には、そのゲート絶縁膜の破壊限界が低くなる。これは、形成されるゲート絶縁膜の厚みが薄いため、ゲート絶縁膜の下地としてのシリコン（１１０）結晶面の凹凸を十分に覆うことができないことによる。具体的には、形成されたゲート絶縁膜のなかで膜厚の小さい部分が生じ、その部分を破壊点としてゲート絶縁膜の破壊限界が低くなるということによる。
【００６９】
これに対して、本発明のパワーＩＣデバイスでは、Ｐチャンネル型トレンチパワーＭＯＳトランジスタのゲート絶縁膜を、プラズマ酸化及びそれに続くＣＶＤ酸化によって行うので、ゲート絶縁膜の膜厚を十分厚くすることができる。したがって、トレンチ内壁のシリコン（１１０）結晶面においても絶縁破壊が起こりにくくなり、その結果、大電流を扱うことができる。
【００７０】
また、本発明のパワーＩＣデバイスは、前記ゲート絶縁膜の第一層は、５〜８ｎｍの厚みを有する一方、前記ゲート絶縁膜の第二層は、３０〜１００ｎｍの厚みを有することが好ましい。
【００７１】
これによって、大電流の取扱い可能なゲート絶縁膜を、より効果的に形成することができる。
【００７２】
また、本発明のパワーＩＣデバイスは、前記表層チャンネルＭＯＳトランジスタが、前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタの制御用として形成されていることが好ましい。
【００７３】
これによって、表層チャンネルＭＯＳトランジスタがＰチャンネル型トレンチパワーＭＯＳトランジスタの制御用として同一チップに形成されているので、一つのチップのみで、Ｐチャンネル型トレンチパワーＭＯＳトランジスタの安全な作動を確保することができる。
【発明の効果】
【００７４】
チップの表面はシリコン（１１０）結晶面上に形成されており、表層チャンネルＭＯＳトランジスタ反転チャンネル領域及びＰチャンネル型トレンチパワーＭＯＳトランジスタ反転チャンネル領域は、各反転チャンネル領域に流れる電流がシリコン＜１１０＞結晶方向に流れるように設けられている。
【００７５】
本発明のパワーＩＣデバイス及びその製造方法では、以上のように、前記チップ表面の面方位が、シリコン（１１０）結晶面から−８°以上＋８°以下の面方位であり、
前記表層チャンネルＭＯＳトランジスタは、
反転チャンネル電流が、前記チップの表面部分を、前記チップの表面と平行な方向に流れるように配設されている。
【００７６】
それゆえ、パワーＭＯＳトランジスタのＯＮ抵抗が低く、かつ表層チャンネルＭＯＳトランジスタの処理速度が速いパワーＩＣデバイス及びその製造方法を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００７７】
本発明の一実施形態について図１ないし図９に基づいて説明すれば、以下の通りである。
【００７８】
本実施の形態のパワーＩＣ（Integrated Circuit：半導体集積回路）デバイス１は、図１に示すように、Ｐチャンネル型トレンチパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ１０と表層チャンネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ２０としてのＣＭＯＳトランジスタとが同一チップ２ａに形成されている。
【００７９】
前記Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０は、チップ２ａの表面層の一部に形成された直方体形状のトレンチ３に形成されている。詳しくは、このトレンチ３は、その横壁のうちの２面がシリコンウエハ２の（１１０）結晶面となるように形成されている。また、このトレンチ３は、一つのＰチャンネル型トレンチパワーＭＯＳトランジスタ１０に対して、４個形成されている。そして、この４個のトレンチ３はシリコンウエハ２の＜１００＞結晶方向に、ほぼ平行にかつ近接して形成されている。
【００８０】
さらに、このトレンチ３の内部を埋めるようにゲート領域１１が形成されている。また、前記トレンチ３の横壁部分には反転チャンネル領域１２が形成されている。
【００８１】
さらに、前記チップ２ａの裏面層には、ドレイン電極１３ａが形成されている一方、チップ２ａの表面層における、前記ゲート領域１１及び反転チャンネル領域１２の上層の表面層にソース領域１４が形成されている。
【００８２】
また、前記反転チャンネル領域１２となるＮウエル（ＮＷ）１５の下層領域には、前記ドレイン電極１３ａに至るまでドレイン領域１３が形成されている。
【００８３】
そして、これらの構造によって、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０のチャンネル電流は、前記反転チャンネル領域１２を、シリコンウエハ２の厚み方向に流れる。
【００８４】
一方、前記表層チャンネルＭＯＳトランジスタ２０としてのＣＭＯＳトランジスタは、前記チップ２ａの表面層のトレンチ３のない表面層に形成されている。この表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）は、従来の構造を有している。具体的には、前記チップ２ａの表面層に、表面層とほぼ平行となるように反転チャンネル領域２２が形成されている。そして、前記反転チャンネル領域２２の両端部には、ドレイン領域２３とソース領域２４とが形成されている。また、前記反転チャンネル領域２２の上層には、ゲート電極２１ａが形成されている。
【００８５】
次に、前記構成のパワーＩＣデバイス１の製造方法について、図６（ａ）（ｂ）（ｃ）、図７（ａ）（ｂ）（ｃ）、及び図８（ａ）（ｂ）（ｃ）（ｄ）に基づいて説明する。
【００８６】
また、本実施の形態のＰチャンネル型トレンチパワーＭＯＳトランジスタ１０及び表層チャンネルＭＯＳトランジスタ２０としてのＣＭＯＳトランジスタの形成には、従来のＩＣ製造工程を適宜用いることができる。
【００８７】
本実施の形態のパワーＩＣデバイス１は、（１１０）結晶面を表面として有するシリコンウエハ２を基材として形成する。
【００８８】
まず、図６（ａ）に示すように、シリコンウエハ２にＰ型の導電性を与えるために、ホウ素をドープする。そのとき、前記シリコンウエハ２に、厚み方向でキャリア濃度の異なる２つの層、すなわち、ベース層２ｂとその上層であるトップ層２ｃとが形成されるようにドープする。
【００８９】
具体的には、前記ベース層２ｂには、抵抗率が例えば０．００５から０．０１Ω・ｃｍとなるようにドープする。
【００９０】
一方、前記トップ層２ｃには、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０に要求される電気特性によって決定される抵抗率（Ｐｅｐｉ）と厚み（Ｘｅｐｉ）とを有するようにドープする。具体的には、例えば、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０に要求される破壊電圧が８０Ｖの場合には、前記トップ層２ｃには抵抗率が５Ω・ｃｍになるように、かつ深さが１０〜１５μｍになるようにドープする。なお、本構成のトップ層２ｃは、エピタキシャルな導電層として形成されている。
【００９１】
次に、シリコンウエハ２のエピタキシャルなトップ層２ｃの表面の熱酸化を行い、引き続いて、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）用の高電圧Ｎウエル（High Voltage Nwell：ＨＮＷ）２５を形成する。具体的には、この高電圧Ｎウエル２５は、深さがが５〜８μｍとなるようにリンをドープすることによって形成する。
【００９２】
次に、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）用のＰウエル（ＰＷ：Pwell）２６を形成する。具体的には、このＰウエル２６は、前記高電圧Ｎウエル２５の領域内に、深さが１．５〜３μｍで、ドープ濃度がおよそ１〜３×１０１７ａｔ／ｃｍ３となるようにホウ素をドープすることによって形成する。
【００９３】
次に、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０用のＮウエル（ＮＷ）１５を形成する。具体的には、シリコンウエハ２の表面層の中で、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０が形成される領域であるＴＡ（Trench Power MOS Transistor Area）領域３０のみが開口したマスキング３１を施した後、リンをドープする。詳細には、このドープは、深さが１．５〜３μｍで、ドープ濃度がおよそ０．５〜２×１０１７ａｔ／ｃｍ３となるようにドープする。
【００９４】
そして、前記高電圧Ｎウエル２５、Ｐウエル２６及びＮウエル１５をドープによって形成した後、１０５０℃での熱処理によるドライブインを行い、最終的なドープ領域を形成する。
【００９５】
次に、パッド酸化膜１７を、厚みがおよそ３０ｎｍ以下となるように形成し、続いて、図示しない窒化膜を、厚みがおよそ１２０ｎｍ以下となるように形成する。
【００９６】
そして、前記ＴＡ領域３０のみ開口していたマスキング３１を除去し、シリコンウエハ２の全表面を露出させる。すなわち、シリコンウエハ２表面のなかで、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０及び表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）が形成される領域であるアクティブエリアの全表面を開口する。
【００９７】
引き続いて、選択酸化膜（Local Oxidation of Silicon：ＬＯＣＯＳ）３２を形成する。具体的には、この選択酸化膜３２は、その厚みがおよそ３００ｎｍ〜６００ｎｍとなるように形成し、これによって、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）の素子分離を図る。なお、この選択酸化膜３２の形成は、公知の手法で行うことが可能である。
【００９８】
この選択酸化膜３２の形成後、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）のゲート絶縁膜２７を形成する。具体的には、シリコンウエハ２の熱酸化によって、駆動電圧によって決定される厚みである例えば１４〜２０ｎｍの厚みに形成する。
【００９９】
次に、図６（ｂ）に示すように、前記ＴＡ領域３０が開口された後、ＣＶＤ（Chemical Vapor Deposition）酸化を行い、約３００ｎｍの厚みのＣＶＤ酸化層３４を形成する。      
【０１００】
続いて、公知のフォトエッチング技術を用いて、前記ＣＶＤ酸化層３４にトレンチパターンを形成する。ここで、トレンチパターンとは、トレンチ３が形成される部位を、シリコンウエハ２表面に輪郭付けたものである。
【０１０１】
そして、このトレンチパターンをマスクとしてエッチングを行ってトレンチ３を形成する。
【０１０２】
この時、一つのＰチャンネル型トレンチパワーＭＯＳトランジスタ１０に対して、トレンチ３の個数が４個となるように形成する。
【０１０３】
また、トレンチ３の各々の形態が、およそ直方体形状であって、かつシリコンウエハ２表面からシリコンウエハ２の厚み方向に対して掘り込まれた形態、すなわちシリコンウエハ２の表面から垂直に穿孔された形態となるように形成する。ここで、各々のトレンチ３の幅が、０．３〜１μｍとなるようにする。
【０１０４】
さらに、各々のトレンチ３の方向が、＜１００＞結晶方向に沿った方向となうように形成する。したがって、前記４個のトレンチ３は、＜１００＞結晶方向の平行線状に形成されることになる。
【０１０５】
また、トレンチ３が＜１００＞結晶方向に沿った方向に形成される結果として、トレンチ３の横壁はシリコンウエハ２の（１１０）結晶面となる。ここで、トレンチ３の横壁とは、トレンチ３を形成する内壁であって、シリコンウエハ２の厚み方向とおよそ平行な面を有する内壁を指す。
【０１０６】
前記トレンチ３をエッチングによって形成した後に、表層のＣＶＤ酸化層３４を取り除く。そして、トレンチ３の横壁の表面粗さを低減することを目的として、ウエット環境下、１０５０℃で、２００ｎｍの厚みまで前記トレンチ３の内表面の熱酸化を行い、その後にこの熱酸化した層を除去する。
【０１０７】
次に、図６（ｃ）に示すように、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０のゲート絶縁膜１６を形成するために、トレンチ３の内表面を酸化する。ここで、このゲート絶縁膜１６の厚みは、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０に要求される電圧条件及び電気特性の仕様によって決定される。例えば、８０Ｖの耐電圧が要求される場合には、ゲート絶縁膜１６の厚みは４０〜８０μｍとされる。
【０１０８】
前記内表面の酸化は、具体的には、二段階の酸化、すなわち、シリコン熱酸化とＣＶＤ酸化との併用によって行う。これは、トレンチ３の横壁の表面粗さが大きいという問題点を補うためである。具体的には、まず、第一段階の酸化として、アルゴン、若しくは、クリプトンラジカル雰囲気下で、厚みが５ｎｍから８ｎｍとなるように、トレンチ内部表面をプラズマ酸化して、ゲート絶縁膜１６の第一層を形成する。次に、第二段階の酸化として、厚みが３０ｎｍから１００ｎｍとなるようにＣＶＤ酸化を行い、ゲート絶縁膜１６の第二層を形成する。
【０１０９】
次に、図７（ａ）に示すように、前記トレンチ３の内部に、ゲート領域１１を形成する。具体的には、前記ゲート絶縁膜１６が形成されたトレンチ３に、ポリシリコン３７を充填し、続いて、Ｎ型の導電性を発現させるために、ＰＯＣｌ３によるドープを行うことによってゲート領域１１を形成する。
【０１１０】
次いで、トレンチ３の上面からはみ出した前記ポリシリコン３７を除去することによって、トレンチ３の上端面を平坦化する。この平坦化は、例えば、エッチバック、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）などの公知手法によって行うことができる。
【０１１１】
次に、図７（ｂ）に示すように、平坦化された前記ゲート領域１１の上層部を絶縁する。具体的には、前記ゲート領域１１に充填されているポリシリコンの上層部を酸化することによってポリシリコン選択酸化膜３８を形成し、それによって前記ゲート領域１１を絶縁する。
【０１１２】
次に、図７（ｃ）に示すように、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０のソース領域１４を形成する。具体的には、前記ゲート領域１１及びＰチャンネル型トレンチパワーＭＯＳトランジスタ１０のＮウエル１５の上層部のみが開口するようなマスキング３９を形成した後、前記Ｎウエル１５のみに選択的にホウ素をドープすることによって形成する。このときのドープ濃度は、例えば、２×１０１５ｉｏｎｓ／ｃｍ２とする。
【０１１３】
次に、図８（ａ）に示すように、ＴＡ領域３０以外のシリコンウエハ２の表面層を覆っていたマスキング３９を除去する。
【０１１４】
続いて、シリコンウエハ２の全面にポリシリコン層４０を形成する。このポリシリコン層４０は、以下のパターニング工程などを経て、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）のゲート電極２１ａとなる。具体的には、まず、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）用のゲート電極２１ａを形成する前段階としてのドープを行う。すなわち、前記ポリシリコン層４０にリンをドープし、Ｎ型半導体層を形成する。
【０１１５】
次に、図８（ｂ）に示すように、前記ポリシリコン層４０をフォトエッチングによってパターニングし、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）のゲート電極２１ａを形成する。
【０１１６】
これ以降、パワーＩＣデバイス１完成までの工程は、公知の汎用的な手法で行うことができる。すなわち、図８（ｃ）に示すように、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）のソース領域２４及びドレイン領域２３を形成するために、必要に応じマスキング４４を施した後、選択的にドープする。そして、このドープを、Ｎ＋及びＰ＋について行うことによって、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）及びＰチャンネル型トレンチパワーＭＯＳトランジスタ１０を形成する。
【０１１７】
次に、図８（ｄ）に示すように、公知の金属相互接続４５などの汎用技術を用いて、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０のソース電極１４ａ、並びに表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）のドレイン電極２３ａ及びソース電極２４ａなどの金属電極４６を形成する。そして、その他の工程を経て、パワーＩＣデバイス１を完成させる。
【０１１８】
次に、前記パワーＩＣデバイス１における表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）とＰチャンネル型トレンチパワーＭＯＳトランジスタ１０との関係について説明する。
【０１１９】
本実施の形態のパワーＩＣデバイス１では、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０と同一チップ２ａに表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）とが形成されている。
【０１２０】
ここで、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）が行うＰチャンネル型トレンチパワーＭＯＳトランジスタ１０の制御の内容は、特には限定されないが、例えば、電流制御、電圧制御及び温度制御などがある。
【０１２１】
また、図９（ａ）は、本実施の形態のパワーＩＣデバイス１を用いたハイドライブ回路を示すブロック図である。このハイドライブ回路は、Ｐチャンネル型パワーＭＯＳトランジスタ５０と、このＰチャンネル型パワーＭＯＳトランジスタ５０を介して接続されたＶｄｄと負荷とを有する。さらに、このＰチャンネル型パワーＭＯＳトランジスタ５０には、その制御のための制御ブロックが接続されている。
【０１２２】
ここで、本実施の形態のハイドライブサーキットでは、図９（ｂ）に示すＮチャンネル型パワーＭＯＳトランジスタ５１を用いたハイドライブサーキットと異なり、Ｐチャンネル型パワーＭＯＳトランジスタ５０と制御ブロックとの間にゲート昇圧回路５２が配置されていない。これは、本実施の形態のパワーＩＣデバイス１では、パワーＭＯＳトランジスタとしてＰチャンネル型パワーＭＯＳトランジスタ５０を用いたことによってゲート昇圧回路５２が不要となったためである。
【０１２３】
このように、本実施の形態のパワーＩＣデバイス１は、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０の反転チャンネル領域１２に流れる電流の方向がシリコン＜１１０＞結晶方向であり、さらに表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）の反転チャンネル領域２２に流れる電流の方向も前記チップの表面と平行な方向であり、かつシリコン＜１１０＞結晶方向となるように形成されている。
【０１２４】
したがって、パワーＭＯＳトランジスタ部分のＯＮ抵抗が低く、かつ表層チャンネルＭＯＳトランジスタ部分の処理速度、特に、ＣＭＯＳトランジスタにおけるＰ型ＭＯＳトランジスタ部分の処理速度が速いパワーＩＣデバイス１及びその製造方法を提供することができる。
【０１２５】
より詳しくは、本実施の形態のパワーＩＣデバイス１では、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０の反転チャンネル領域２２がトレンチ３の横壁近傍部分に設けられている（縦型反転チャンネル領域）。そして、ソース領域１４とドレイン領域１３は、前記反転チャンネル領域１２を挟んで、各々シリコンウエハ２の上層部と下層部とに形成されている。したがって、反転チャンネル領域１２に誘起されて流れる電流は、シリコンウエハ２の厚み方向に流れる。一方、本実施の形態のパワーＩＣデバイス１は、シリコン（１１０）結晶面を表面に有するシリコンウエハ２に形成されているので、シリコンウエハ２の厚み方向は、シリコン＜１１０＞結晶方向となる。よって、反転チャンネル領域１２に流れる電流の方向は、シリコン＜１１０＞結晶方向となる。その結果、チャンネル電流の方向がシリコン＜１００＞結晶方向である場合に比べて、移動度が高くなり、ＯＮ抵抗を３０％から４０％抑制することができる。
【０１２６】
さらに、本実施の形態の表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）の反転チャンネル領域２２は、その反転チャンネル領域２２を流れる電流がシリコン＜１１０＞結晶方向に流れるように形成されている。したがって前記の通り、特にＰ型ＭＯＳトランジスタ部分のホールの移動度が高くなり、処理速度が速くなる。
【０１２７】
以上の結果より、本実施の形態のパワーＩＣデバイス１では、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０のＯＮ抵抗を低減できると同時に、その論理回路をつかさどる表層チャンネルＭＯＳトランジスタ２０の高速化をも同時に達成することができる。
【０１２８】
また、本実施の形態のパワーＩＣデバイス１では、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０は、シリコン＜１００＞結晶方向の奥行きを有して並設された複数のトレンチ３を有しているので、パワーＩＣデバイス１の高集積化とドレイン領域２３を流れる電流の確保とを両立させることができる。
【０１２９】
また、本実施の形態のパワーＩＣデバイス１では、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０は、トレンチ３内壁面に第一層と第二層とからなるゲート絶縁膜１６を有し、前記第一層は、Ａｒラジカル雰囲気下又はＫｒラジカル雰囲気下でトレンチ内部をプラズマ酸化することによって形成された層であり、前記第二層は、前記第一層の上にＣＶＤ酸化によって積層された層である。したがって、トレンチ３内壁のシリコン（１１０）結晶面にゲート絶縁膜１６が形成される場合であっても、絶縁破壊が起こりにくく、大電流を扱うことができる。
【０１３０】
また、本実施の形態のパワーＩＣデバイス１では、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０のゲート絶縁膜１６の第一層は、５〜８ｎｍの厚みを有する一方、前記ゲート絶縁膜の第二層は、３０〜１００ｎｍの厚みを有している。したがって、大電流の取扱い可能なゲート絶縁膜１６を、より効果的に形成することができる。
【０１３１】
また、本実施の形態のパワーＩＣデバイス１は、表層チャンネルＭＯＳトランジスタ２０（ＣＭＯＳトランジスタ）が、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０の制御用として形成されている。したがって、一つのチップ２ａのみで、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０の安全な作動を確保することができる。
【０１３２】
なお、本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１３３】
例えば、前記実施の形態においては、トレンチ３の個数を４個としたが、これに限定されることなく、１個又は４個以外の複数個とすることも可能である。トレンチ３の個数を少なくすると、パワーＩＣデバイス１を高密度化することが可能となり、一方、トレンチ３の個数を多くすると、ドレイン領域１３を流れる電流を多くすることが可能となる。そこで、パワーＩＣデバイス１を高密度化する点とドレイン領域１３を流れる電流を確保する点とを両立させるという観点から、２個から１０個が好ましい。さらには、製造工程が容易になり、製造コストが低くなるとの観点から、２個から５個がより好ましい。
【０１３４】
また、前記実施の形態においては、ゲート絶縁膜１６を、プラズマ酸化とＣＶＤ酸化とによって形成しているが、これに限定されることはなく、例えばプラズマ酸化のみで形成することも可能である。
【０１３５】
さらに、Ｐチャンネル型トレンチパワーＭＯＳトランジスタ１０と同一チップ２ａ内に形成される表層チャンネルＭＯＳトランジスタ２０以外のトランジスタ（パワートランジスタ以外）に付いては、特に限定するものではない。本発明のパワーＩＣデバイス１は、（１１０）結晶面を表面に有するシリコンウエハ２に形成されている。したがって、シリコンウエハ表面に形成されたＮチャンネル型ＭＯＳトランジスタは、（１００）結晶面を表面に有するシリコンウエハに形成された場合と比較して、移動度が低下する可能性がある。そこで、目的に応じて適宜、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタとの割合を変更するなどして設計変更をすることが可能である。
【０１３６】
また、上記実施の形態では、表層チャンネルＭＯＳトランジスタ２０としてのＣＭＯＳトランジスタにおける、Ｐ型部分とＮ型部分とでの反転チャンネル電流の流れる方向は、互いに平行な方向であった。しかし、表層チャンネルＭＯＳトランジスタ２０としてのＣＭＯＳトランジスタにおける、Ｐ型部分とＮ型部分との反転チャンネル電流の流れる方向は、上記実施の形態に記載した平行な方向に限られず、例えば、互いに直交した方向などとすることもできる。
【０１３７】
また、本発明の表層チャンネルＭＯＳトランジスタは、上記ＣＭＯＳトランジスタに限定されず、例えば、Ｐ型表層チャンネルＭＯＳトランジスタ単独や、Ｎ型表層チャンネルＭＯＳトランジスタ単独、又は、それらの組合せとしてもよい。
【０１３８】
そして、上記のように、例えばＣＭＯＳトランジスタにおいて、Ｐ型部分とＮ型部分との反転チャンネル電流の流れる方向を異ならせる場合や、表層チャンネルＭＯＳトランジスタを、ＣＭＯＳトランジスタとしてではなく、例えばＰ型表層チャンネルＭＯＳトランジスタ単独や、Ｎ型表層チャンネルＭＯＳトランジスタ単独などとする場合には、その各々の反転チャンネル電流の方向を下記のようにすることが好ましい。
【０１３９】
すなわち、Ｐ型における反転チャンネル電流の流れる方向は、シリコン＜１１０＞結晶方向から−８°以上＋８°以下である方向が好ましく、一方Ｎ型における反転チャンネル電流の流れる方向は、シリコン＜１００＞結晶方向から−８°以上＋８°以下である方向が好ましい。
【０１４０】
さらには、Ｐ型における反転チャンネル電流の流れる方向は、シリコン＜１１０＞結晶方向であることがより好ましく、一方Ｎ型における反転チャンネル電流の流れる方向は、シリコン＜１００＞結晶方向であることがより好ましい。
【産業上の利用可能性】
【０１４１】
本発明は、移動度が高くかつ耐高電圧及び耐高電圧特性を有するＰチャンネル型トレンチパワーＭＯＳトランジスタ１０と表層チャンネルＭＯＳトランジスタ２０とを低コストで提供するものである。すなわち、高電流及び高電圧の取扱いが可能なパワーＩＣデバイス１を提供するものである。したがって、高電圧、高電流でのスイッチングが必要な回路などに適用できる。
【図面の簡単な説明】
【０１４２】
【図１】本発明におけるパワーＩＣデバイスの構成を示す要部斜視図である。
【図２】（ａ）は、シリコンウエハの結晶方向を示す平面図であり、（ｂ）は、シリコンウエハの結晶方向を示す一部斜視図である。
【図３】前記パワーＩＣデバイスが形成されるシリコンウエハのシリコン（１００）結晶面及びシリコン（１１０）結晶面でのホール移動度を示すグラフである。
【図４】前記シリコンウエハ上のＰチャンネル型トレンチパワーＭＯＳトランジスタ及び表層チャンネルＭＯＳトランジスタの方向を示す斜視図である。
【図５】（ａ）は、Ｐチャンネル型ＭＯＳトランジスタにおいて、チャンネル方向とドレイン電流との関係を示す図であり、（ｂ）は、Ｎチャンネル型ＭＯＳトランジスタにおいて、チャンネル方向とドレイン電流との関係を示す図である。
【図６】（ａ）〜（ｃ）は、前記パワーＩＣデバイスの製造工程を示す要部断面図である。
【図７】（ａ）〜（ｃ）は、前記パワーＩＣデバイスの製造工程を示すものであり、図６（ｃ）の続きの工程を示す要部断面図である。
【図８】（ａ）〜（ｄ）は、前記パワーＩＣデバイスの製造工程を示すものであり、図７（ｃ）の続きの工程を示す要部断面図である。
【図９】（ａ）はパワーＭＯＳトランジスタが、Ｐチャンネル型である場合の各パワーＩＣデバイスの回路を示すブロック図であり、（ｂ）はパワーＭＯＳトランジスタがＮチャンネル型である場合の各パワーＩＣデバイスの回路を示すブロック図である。
【図１０】従来のＩＣデバイスを示す要部断面図である。
【符号の説明】
【０１４３】
１    パワーＩＣデバイス
２    シリコンウエハ
２ａ  チップ
２ｂ  ベース層
２ｃ  トップ層
３    トレンチ
３ａ  トレンチの横壁
３ｂ  トレンチの横壁
１０    Ｐチャンネル型トレンチパワーＭＯＳトランジスタ
１１    ゲート領域
１２    反転チャンネル領域（トレンチパワーＭＯＳトランジスタ反転チャンネル領域）
１３    ドレイン領域
１３ａ  ドレイン電極
１４    ソース領域
１４ａ  ソース電極
１５    Ｎウエル
１６    ゲート絶縁膜
１７    パッド酸化膜
２０    表層チャンネルＭＯＳトランジスタ
２１ａ  ゲート電極
２２    反転チャンネル領域（表層チャンネルＭＯＳトランジスタ反転チャンネル領域）
２３    ドレイン領域
２３ａ  ドレイン電極
２４    ソース領域
２４ａ  ソース電極
２５    高電圧Ｎウエル
２６    Ｐウエル
２７    ゲート絶縁膜
３０    ＴＡ領域
３２    選択酸化膜
３４    ＣＶＤ酸化層
３７    ポリシリコン
３８    ポリシリコン選択酸化膜
３９    マスキング
４０    ポリシリコン層
４３    マスキング
４４    マスキング
４６    金属電極
５０    Ｐチャンネル型パワーＭＯＳトランジスタ
５１    Ｎチャンネル型パワーＭＯＳトランジスタ
５２    ゲート昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007329239.tif 000009
【図８】
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【図９】
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【図１０】
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