(57)【要約】【課題】  製造が容易で、製造時間の短縮および製造歩留まりの向上を図ることができる積層コンデンサの製造方法を提供すること。【解決手段】  レーザ加工を行うことなく、各層４ａ，４ｂ毎に、好ましくは印刷法により形成される部分的な柱状パターン１６ａ，１８ａ，１６ｂ，１６ｂを積層方向に接続することにより、スルーホール電極１６，１８を形成する。【選択図】        図５
2007059708.tif 000002
【特許請求の範囲】
【請求項１】
支持体上で、誘電体ペーストを用いて、第１部分的スルーホールが形成された第１誘電体パターン層を形成する工程と、
導電性ペーストを用いて、前記第１部分的スルーホールに対応する位置に、第１部分的柱状電極を形成する工程と、
前記第１部分的柱状電極が形成された前記第１誘電体パターン層の上で、導電性ペーストの印刷を行い、前記第１誘電体パターン層の上に、第１絶縁孔パターンを有する第１内部電極パターン層を形成する工程と、
誘電体ペーストを用いて、前記第１部分的スルーホールに接続することになる第２部分的スルーホールが形成された第２誘電体パターン層を、前記第１内部電極パターン層の上に形成する工程と、
導電性ペーストを用いて、前記第２部分的スルーホールに対応する位置に、第２部分的柱状電極を形成する工程と、
前記第２部分的柱状電極が形成された前記第２誘電体パターン層の上で、導電性ペーストの印刷を行い、前記第２誘電体パターン層の上に、第２絶縁孔パターンを有する第２内部電極パターン層を形成する工程と、を有し、
前記第１部分的柱状電極と前記第２部分的柱状電極とが、積層方向に接続されて、スルーホール電極となることを特徴とする積層コンデンサの製造方法。
【請求項２】
第１誘電体パターン層を形成する前に、前記第１部分的柱状電極を形成し、
第２誘電体パターン層を形成する前に、前記第２部分的柱状電極を形成する請求項１に記載の積層コンデンサの製造方法。
【請求項３】
前記第１部分的柱状電極を形成する工程と、前記第１内部電極パターン層を形成する工程とを同時に行うと共に、
前記第２部分的柱状電極を形成する工程と、前記第２内部電極パターン層を形成する工程とを同時に行う請求項１または２に記載の積層コンデンサの製造方法。
【請求項４】
前記第１誘電体パターン層を形成する工程から、前記第２内部電極パターン層を形成する工程までの一連の工程を繰り返し行い、前記支持体の上に、複数の誘電体パターン層が積層された第１積層体を形成し、前記第１積層体を、前記支持体から引き剥がす請求項１〜３のいずれかに記載の積層コンデンサの製造方法。
【請求項５】
複数の前記１積層体を積み重ねて第２積層体を形成し、前記第２積層体における積層方向の片面あるいは両面に、前記部分的柱状電極に接続される外部電極を、行列状に形成する請求項４に記載の積層コンデンサの製造方法。
【請求項６】
前記第１絶縁孔パターンと第２絶縁孔パターンとは、相互に相補的なパターンであり、
前記第１絶縁孔パターンを通る前記スルーホール電極と、前記第２絶縁孔パターンを通る前記スルーホール電極とが、平面において相互に隣接する前記外部電極に対して接続され、
隣接する前記外部電極の相互は、異なる極性の電圧が印加されるようになっている請求項５に記載の積層コンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スルーホールを有する積層コンデンサの製造方法に係り、さらに詳しくは、製造が容易で、製造時間の短縮および製造歩留まりの向上を図ることができる積層コンデンサの製造方法に関する。
【背景技術】
【０００２】
近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上および高集積化によって、動作周波数が高くなると共に消費電流が著しく増加している。そして、これに伴い、消費電力の低減化によって動作電圧が減少する傾向にある。したがって、ＣＰＵへの電力供給用の電源においては、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電圧変動を電源の許容値内に抑えることが非常に困難になっている。
【０００３】
このため、平滑用コンデンサとしての積層コンデンサが、電源に接続される形でＣＰＵの周辺に配置され、電源の安定化対策に頻繁に使用されるようになっている。つまり、高速で過渡的な電流の変動時に素早い充放電によって、この積層コンデンサからＣＰＵに電流を供給して、電源の電圧変動を抑えるようにしている。
【０００４】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、電流変動はより高速且つ大きなものとなり、平滑用コンデンサとしての積層コンデンサ自身が有している等価直列インダクタンス（ＥＳＬ）が相対的に大きくなっている。その結果として、この等価直列インダクタンスを含む総合インダクタンスが電源の電圧変動に大きく影響するようになっている。
【０００５】
そこで、低ＥＳＬ化を図るための従来の積層コンデンサの構造として、例えば下記の特許文献１に開示されたものが知られている。すなわち、この特許文献１では、直方体状に形成された積層コンデンサの４側面にそれぞれ端子電極を複数ずつ設けることにより、低ＥＳＬ化を図った構造が開示されている。
【０００６】
また、下記の特許文献２に示すように、積層コンデンサの上下表面の少なくとも何れかの表面に、島状に隔離された形の外部電極を配置すると共に、この外部電極を柱状のスルーホール電極によって内部電極層に接続した構造の積層コンデンサが開発されている。
【０００７】
しかしながら、上記の特許文献１のように、端子電極を４側面にそれぞれ複数ずつ設けてＣＰＵの周辺に接続するような形の積層コンデンサでは、充分に低ＥＳＬ化が図れず、総合インダクタンスを低減するには限界があった。
【０００８】
一方、特許文献２のように、島状の外部電極を有する構造の積層コンデンサでは、総合インダクタンスが小さくなるのに伴い、ＣＰＵの高速化に対応可能になる。しかしながら、この特許文献２に示すような積層コンデンサを製造する場合には、誘電体層となるセラミックグリーンシートを積層した後に、レーザビームによりスルーホールを形成し、そのスルーホールに導電性ペーストを充填することにより、スルーホール電極を形成している。
【０００９】
このため、この従来の方法では、レーザ加工によりスルーホールを形成する工程を必要とし、製造が煩雑であり、製造歩留まりが悪く、製造コストが増大するいと言う課題を有している。
【特許文献１】特開２００１−２８４１７０号公報
【特許文献２】特開２００４−１６５６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、このような実状に鑑みてなされ、製造が容易で、製造時間の短縮および製造歩留まりの向上を図ることができる積層コンデンサの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る積層コンデンサの製造方法は、
支持体上で、誘電体ペーストを用いて、第１部分的スルーホールが形成された第１誘電体パターン層を形成する工程と、
導電性ペーストを用いて、前記第１部分的スルーホールに対応する位置に、第１部分的柱状電極を形成する工程と、
前記第１部分的柱状電極が形成された前記第１誘電体パターン層の上で、導電性ペーストの印刷を行い、前記第１誘電体パターン層の上に、第１絶縁孔パターンを有する第１内部電極パターン層を形成する工程と、
誘電体ペーストを用いて、前記第１部分的スルーホールに接続することになる第２部分的スルーホールが形成された第２誘電体パターン層を、前記第１内部電極パターン層の上に形成する工程と、
導電性ペーストを用いて、前記第２部分的スルーホールに対応する位置に、第２部分的柱状電極を形成する工程と、
前記第２部分的柱状電極が形成された前記第２誘電体パターン層の上で、導電性ペーストの印刷を行い、前記第２誘電体パターン層の上に、第２絶縁孔パターンを有する第２内部電極パターン層を形成する工程と、を有し、
前記第１部分的柱状電極と前記第２部分的柱状電極とが、積層方向に接続されて、スルーホール電極となることを特徴とする。
【００１２】
本発明に係る積層コンデンサの製造方法では、レーザ加工を行うことなく、各層毎に、好ましくは印刷法により形成される部分的な柱状パターンを積層方向に接続することにより、スルーホール電極を形成する。このため、レーザ加工の工程を削減することができ、製造が容易となり、製造時間の短縮および製造歩留まりの向上を図ることができる。
【００１３】
好ましくは、第１誘電体パターン層を形成した後に、前記第１部分的柱状電極を形成し、第２誘電体パターン層を形成した後に、前記第２部分的柱状電極を形成する。ただし、本発明では、第１誘電体パターン層を形成する前に、前記第１部分的柱状電極を形成し、第２誘電体パターン層を形成する前に、前記第２部分的柱状電極を形成しても良い。
【００１４】
本発明では、前記第１部分的柱状電極を形成する工程と、前記第１内部電極パターン層を形成する工程とは、別々に行っても良いが、同時に行うことが好ましい。また、本発明では、前記第２部分的柱状電極を形成する工程と、前記第２内部電極パターン層を形成する工程とは、別々に行っても良いが、同時に行うことが好ましい。さらに製造工数を削減でき、製造に要する時間を短縮できるからである。
【００１５】
好ましくは、前記第１誘電体パターン層を形成する工程から、前記第２内部電極パターン層を形成する工程までの一連の工程を繰り返し行い、前記支持体の上に、複数の誘電体パターン層が積層された第１積層体を形成し、前記第１積層体を、前記支持体から引き剥がす。このように、一連の工程を繰り返し行うことで、誘電体パターン層の積層数が多くなり、積層方向に細長いスルーホール電極を、効率的に形成することができる。
【００１６】
また、好ましくは、複数の前記１積層体を積み重ねて第２積層体を形成する。複数の前記１積層体を積み重ねることで、誘電体パターン層の積層数がさらに多くなり、積層方向にさらに細長いスルーホール電極を、効率的に形成することができる。
【００１７】
好ましくは、前記第２積層体における積層方向の片面あるいは両面に、前記部分的柱状電極に接続される外部電極を、行列状に形成する。
【００１８】
好ましくは、前記第１絶縁孔パターンと第２絶縁孔パターンとは、相互に相補的なパターンであり、
前記第１絶縁孔パターンを通る前記スルーホール電極と、前記第２絶縁孔パターンを通る前記スルーホール電極とが、平面において相互に隣接する前記外部電極に対して接続され、
隣接する前記外部電極の相互は、異なる極性の電圧が印加されるようになっている。このように構成することで、積層コンデンサのＥＳＬを、さらに低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層コンデンサの斜視図、
図２は図１に示す積層コンデンサの使用状態を示す一部断面図、
図３は図１に示す積層コンデンサの断面図、
図４は図１に示す積層コンデンサの分解断面図、
図５（Ａ）〜図５（Ｆ）は図１に示す積層コンデンサの製造過程を示す断面図、
図６（Ａ）〜図６（Ｆ）は図５（Ａ）〜図５（Ｆ）に対応する要部斜視図、
図７（Ａ）〜図７（Ｆ）は本発明の他の実施形態に係る積層コンデンサの製造過程を示す断面図、
図８（Ａ）〜図８（Ｆ）は図７（Ａ）〜図７（Ｆ）に対応する要部斜視図である。
積層コンデンサ
【００２０】
図１〜図４に示すように、本発明の一実施形態に係る積層コンデンサ２は、素子本体１０を有し、素子本体１０における誘電体層４の積層方向（Ｚ軸方向）における第１端面１０ａおよび第２端面１０ｂの双方に、第１外部端子１２および第２外部端子１４が行列状に配列してある。
【００２１】
素子本体１０の内部では、第１内部電極層６および第２内部電極層８が、誘電体層４を介して交互に積層してある。素子本体１０は、直方体形状であり、誘電体層４となるセラミックグリーンシートを、内部電極層６および８となる電極ペースト層と共に、複数枚積層したものを焼成することで得られる。製造方法については、後で詳細に説明する。
【００２２】
本実施形態では、図１に示す素子本体１０の縦横寸法Ｌ１、Ｌ２は、例えばそれぞれ１０ｍｍとされており、また、高さ寸法Ｈは、例えば０．８５ｍｍとされている。素子本体１０内では、図３および図４に示すように、所定の高さ（Ｚ軸方向）位置で、平面状に形成された第１内部電極層６が配置されている。
【００２３】
第１内部電極層６の上方には、誘電体層４を介して、第１内部電極層６と同様に平面状に形成された第２内部電極層８が形成してある。第２内部電極層８の上方には、誘電体層４を介して、第１内部電極層６が形成してある。このように第１内部電極層６および第２内部電極層８が、素子本体２の内部で、交互に、誘電体層４を介して多数積層してある。
【００２４】
素子本体１０における誘電体層４の積層方向（Ｚ軸方向）の両端には、外装用誘電体層５が積層してあり、その外側に、第１外部電極１２および第２外部電極１４が配置してある。
【００２５】
第１内部電極層６および第２内部電極層８の中心は、素子本体１０におけるＸＹ平面の中心とほぼ同位置に配置されており、また、内部電極層６および内部電極層８の縦横寸法は、対応する誘電体素体１２の辺の長さより若干小さくされている。このため、これら内部電極層６および内部電極層８の周辺部は、素子本体１２の側面１０ｃから露出しない構造となっている。
【００２６】
図３および図４に示すように、これら内部電極層６，８と直交するように交差して延びる方向（Ｚ軸方向）に、円柱状の第１スルーホール電極１６および第２スルーホール電極１８が、それぞれ第１外部電極１２および第２外部電極１４に接続するように具備してある。第１外部電極１２および第２外部電極１４は、図１に示すように、Ｘ軸およびＹ軸方向に行列状に配置してあり、これらの外部電極１２および１４は、Ｘ軸およびＹ軸方向で相互に隣り合うように配置してある。
【００２７】
素子本体１０における誘電体層４および５には、図３および図４に示すように、図１に示す外部電極１２および１４の数に対応するスルーホールが形成され、その内部に第１および第２スルーホール電極１６および１８が形成される。図３および図４に示すように、第１スルーホール電極１６は、素子本体１０の内部をＺ軸方向に貫通して、素子本体１０における両端面に形成してある第１外部電極１２相互と、素子本体１０内の複数の第１内部電極層６とを接続する。
【００２８】
また、第２スルーホール電極１８は、素子本体１０の内部をＺ軸方向に貫通して、素子本体１０における両端面に形成してある第２外部電極１４相互と、素子本体１０内の複数の第２内部電極層８とを接続する。第２スルーホール電極１８が、各第１内部電極層６と短絡することを防止するために、第１内部電極層６には、第２スルーホール電極１８との電気的接続を避ける第１絶縁孔パターン２０が形成してある。第１絶縁孔パターン２０の内部には、第２スルーホール電極１８の一部となる第１孤立パターン２１が形成してある。
【００２９】
同様に、第１スルーホール電極１６が、各第２内部電極層８と短絡することを防止するために、第２内部電極層８には、第１スルーホール電極１６との電気的接続を避ける第２絶縁孔パターン２２が形成してある。第２絶縁孔パターン２２の内部には、第１スルーホール電極１６の一部となる第２孤立パターン２３が形成してある。
【００３０】
第１および第２スルーホール電極１６，１８のそれぞれの外径は、特に限定されないが、例えば１５０〜２００μｍの範囲で決定される。
【００３１】
本実施形態に係る積層コンデンサ２では、第１外部電極１２および第２外部電極１４が、第１端面１０ａおよび第２端面１０ｂにおいて、島状に配置してあるので、低ＥＳＬ化が図られ、総合インダクタンスが小さくなる。そのため、ＣＰＵの高速化に対応可能になり、特にＣＰＵ用の電源の電圧変動を小さくし得る。すなわち、本実施形態に係る積層コンデンサ２は、ＣＰＵの高速化に対応が可能な平滑用コンデンサとして好ましく用いることが可能になる。
【００３２】
具体的には、本実施形態に係る積層コンデンサ２は、例えば図２に示すように、多層基板５０の上に実装される。本実施形態に係る積層コンデンサ２では、素子本体１０の第２端面１０ｂのみでなく、第１端面１０ａにも、外部端子１２および１４が形成してある。そのため、この積層コンデンサ２の上に、直接にＣＰＵを実装することも可能であり、さらに、総合インダクタンスが小さくなる。
【００３３】
また、本実施形態では、第１外部電極１２と第２外部電極１４とは、第１端面１０ａおよび第２端面１０ｂにおいて、相互に隣り合うように、行列状に配置されるので、第１外部電極１２と第２外部電極１４とに相互に逆向きに流れる高周波電流が発生し、磁界を互いに打ち消し合い、さらに低ＥＳＬ化を図ることができる。
積層コンデンサの製造方法
【００３４】
次に、図１〜図４に示す積層コンデンサの製造方法について説明する。
まず、図５（Ａ）および図６（Ａ）に示すように、支持体としてのキャリアシート３０の上に、誘電体ペーストを用いて印刷（好ましくはスクリーン印刷）を行い、第１部分的スルーホール３２が形成された第１誘電体パターン層４ａを形成する。キャリアシート３０としては、例えばＰＥＴフィルムが用いられる。第１誘電体パターン層４ａは、焼成後に図３および図４に示す誘電体層４または５となる部分である。誘電体ペーストとしては、特に限定されないが、たとえばチタン酸バリウムなどの誘電体粒子をバインダ樹脂および溶剤などを含む有機ビヒクルに分散させてペースト状にしたものである。
【００３５】
なお、第１誘電体パターン層４ａは、ドクターブレード法により形成されたグリーンシートに所定パターンで第１部分的スルーホール３２を形成することにより形成しても良い。
【００３６】
次に、図５（Ｂ）および図６（Ｂ）に示すように、スクリーン印刷などの印刷法により、第１誘電体パターン層４ａに形成してある第１部分的スルーホール３２内に、導電性ペーストを埋め込み、第１部分的柱状電極１６ａ，１８ａを形成する。第１部分的柱状電極１６ａ，１８ａは、焼成後に、図３および図４に示すスルーホール電極１６または１８の一部となる。導電性ペーストとしては、特に限定されないが、ニッケル粒子などの導電性粒子を、バインダ樹脂および溶剤などを含む有機ビヒクルに分散させてペースト状にしたものである。
【００３７】
次に、図５（Ｃ）および図６（Ｃ）に示すように、導電性ペーストを用いたスクリーン印刷などの印刷法により、第１部分的柱状電極１６ａ，１８ａが形成された第１誘電体パターン層４ａの上に、第１絶縁孔パターン２０および第１孤立パターン２１を有する第１内部電極パターン層６ａを形成する。第１内部電極パターン層６ａは、焼成後に、図３および図４に示す第１内部電極層６となる。
【００３８】
次に、図５（Ｄ）および図６（Ｄ）に示すように、第１内部電極パターン層６ａが形成された第１誘電体パターン層４ａの上に、第１誘電体パターン層４ａと同様にして、第２部分的スルーホール３４が形成された第２誘電体パターン層４ｂを形成する。
【００３９】
次に、図５（Ｅ）および図６（Ｅ）に示すように、第１部分的柱状電極１６ａ，１８ａと同様にして、第２誘電体パターン層４ｂに形成してある第２部分的スルーホール３４内に、導電性ペーストを埋め込み、第２部分的柱状電極１６ｂ，１８ｂを形成する。
【００４０】
次に、図５（Ｆ）および図６（Ｆ）に示すように、第１内部電極パターン層６ａと同様にして、第２部分的柱状電極１６ｂ，１８ｂが形成された第２誘電体パターン層４ｂの上に、第２絶縁孔パターン２２および第２孤立パターン２３を有する第２内部電極パターン層８ａを形成する。第２内部電極パターン層８ａは、焼成後に、図３および図４に示す第２内部電極層８となる。
【００４１】
その後は、図５（Ａ）および図６（Ａ）から図５（Ｆ）および図６（Ｆ）までの工程を繰り返し行うことで、キャリアシート３０の上に、複数の誘電体パターン層４ａおよび４ｂが、電極パターン層６ａまたは６ｂを介して積層された第１積層体を形成する。その後、この第１積層体を、前記支持体から引き剥がし、複数の第１積層体同士を積み重ねて第２積層体とする。その後、第２積層体における積層方向の両端面に、図３および図４に示す外装用誘電体層５となる誘電体パターン層を積層する。図３および図４に示す外装用誘電体層５となる誘電体パターン層は、誘電体パターン層４ａおよび４ｂと同様にして形成され、同様に、部分的柱状電極を有する。
【００４２】
部分的柱状電極１６ａ，１６ｂは、誘電体パターン層４ａおよび４ｂの積層方向に貫通して接続され、第１内部電極パターン層６ａのみに接続され、絶縁パターン層２２により、第２内部電極パターン層８ａには接続されない。部分的柱状電極１６ａ，１６ｂは、積層方向に接続されて、焼成後に、図３に示す第１スルーホール電極１６となる。
【００４３】
また、部分的柱状電極１８ａ，１８ｂは、誘電体パターン層４ａおよび４ｂの積層方向に貫通して接続され、第２内部電極パターン層８ａのみに接続され、絶縁パターン層２０により、第１内部電極パターン層６ａには接続されない。部分的柱状電極１８ａ，１８ｂは、積層方向に接続されて、焼成後に、図３に示す第２スルーホール電極１８となる。
【００４４】
図３および図４に示す第１外部電極１２および第２外部電極１４は、素子本体１０の焼成前に、導電性ペーストを用いたスクリーン印刷法などの印刷法により、それぞれ第１スルーホール電極１６および第２スルーホール電極１８と接続するように形成する。あるいは、第１外部電極１２および第２外部電極１４は、素子本体１０の焼成後に形成しても良い。
【００４５】
素子本体１０の焼成前には、脱バインダ処理を行うことが好ましい。脱バインダ条件および焼成条件は、誘電体ペーストおよび導電性ペーストの組成などに応じて決定される。
【００４６】
本実施形態に係る積層コンデンサ２の製造方法では、レーザ加工を行うことなく、各層毎に、印刷法により形成される部分的な柱状パターンを積層方向に接続することにより、スルーホール電極１６および１８を形成する。このため、レーザ加工の工程を削減することができ、製造が容易となり、製造時間の短縮および製造歩留まりの向上を図ることができる。
【００４７】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、図７（Ａ）〜図７（Ｄ）および図８（Ａ）〜図８（Ｄ）に示すように、第１部分的柱状電極１６ａ，１８ａを形成する工程と、第１内部電極パターン層６ａおよび孤立パターン２１を形成する工程とは、一回のスクリーン印刷などで、同時に行っても良い。また。第２部分的柱状電極１６ｂ，１８ｂを形成する工程と、第２内部電極パターン層８ａおよび孤立パターン２３を形成する工程とは、一回のスクリーン印刷などで、同時に行っても良い。この場合には、製造工数を削減でき、製造に要する時間を短縮できるからである。
【００４８】
また、上述した実施形態では、第１誘電体パターン層４ａを形成した後に、第１部分的柱状電極１６ａ，１８ａを形成しているが、本発明では、第１部分的柱状電極１６ａ，１８ａを形成した後に、第１誘電体パターン層４ａを形成しても良い。同様に、第２部分的柱状電極１６ｂ，１８ｂを形成した後に、第２誘電体パターン層４ｂを形成しても良い。
【００４９】
さらに、本発明では、外部電極１２，１４の形成個数は、特に限定されず、行列状に８×８で合計６４などでも良い。同様に、スルーホール電極１６および１８の形成個数や配置などは、特に限定されない。
【００５０】
さらにまた、上述した実施形態では、素子本体１０における誘電体層４の積層方向（Ｚ軸方向）における第１端面１０ａおよび第２端面１０ｂの双方に、外部端子１２および１４が行列状に配列してあるが、本発明では、そのいずれかの端面のみに外部端子１２および１４を行列状に配置してあっても良い。
【図面の簡単な説明】
【００５１】
【図１】図１は本発明の一実施形態に係る積層コンデンサの斜視図である。
【図２】図２は図１に示す積層コンデンサの使用状態を示す一部断面図である。
【図３】図３は図１に示す積層コンデンサの断面図である。
【図４】図４は図１に示す積層コンデンサの分解断面図である。
【図５】図５（Ａ）〜図５（Ｆ）は図１に示す積層コンデンサの製造過程を示す断面図である。
【図６】図６（Ａ）〜図６（Ｆ）は図１に示す積層コンデンサの製造過程を示す要部斜視図である。
【図７】図７（Ａ）〜図７（Ｆ）は本発明の他の実施形態に係る積層コンデンサの製造過程を示す断面図である。
【図８】図８（Ａ）〜図８（Ｆ）は図７（Ａ）〜図７（Ｆ）に対応する要部斜視図である。
【符号の説明】
【００５２】
２…  積層コンデンサ
４…  誘電体層
４ａ…  第１誘電体パターン層
４ｂ…  第２誘電体パターン層
６…  第１内部電極層
６ａ…  第１内部電極パターン層
８…  第２内部電極層
８ａ…  第２内部電極パターン層
１０…  素子本体
１０ａ…  第１端面
１０ｂ…  第２端面
１０ｃ…  側面
１２…  第１外部電極
１４…  第２外部電極
１６…  第１スルーホール電極
１６ａ…  第１部分的柱状電極
１６ｂ…  第２部分的柱状電極
１８…  第２スルーホール電極
１８ａ…  第１部分的柱状電極
１８ｂ…  第２部分的柱状電極
２０…  第１絶縁孔パターン
２１…  第１孤立パターン
２２…  第２絶縁孔パターン
２３…  第２孤立パターン
３０…  キャリアシート（支持体）
３２…  第１部分的スルーホール
３４…  第２部分的スルーホール
【図１】
2007059708.tif 000003
【図２】
2007059708.tif 000004
【図３】
2007059708.tif 000005
【図４】
2007059708.tif 000006
【図５】
2007059708.tif 000007
【図６】
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【図７】
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【図８】
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