(57)【要約】【課題】内部のＥＳＤに対する破壊耐圧を更に向上することができる半導体集積回路装置を提供する。【解決手段】出力回路１４は、各１個のｐＭＯＳトランジスタ３１及びｎＭＯＳトランジスタ３２からなるトランジスタ対３３を複数有し、複数のトランジスタ対３３は、信号電極１５及び信号線１６の間に接続されＣＭＯＳインバータを構成する少なくとも１つのトランジスタ対３３からなる第１トランジスタ群３４と、ＣＭＯＳインバータを非構成とする残りのトランジスタ対３３からなる第２トランジスタ群３５とにグループ分けされている。第２トランジスタ群３５の各トランジスタ対３３は、ｐＭＯＳトランジスタ３１のソース、ゲート及びドレインがプラス側電源線２７に接続され、ｎＭＯＳトランジスタ３２のソース、ゲート及びドレインがマイナス側電源線２９に接続されている。【選択図】図２
2007329324.tif 000002
【特許請求の範囲】
【請求項１】
プラス側電源電極に接続されたプラス側電源線と、マイナス側電源電極に接続されたマイナス側電源線と、外部回路との間で信号の入力又は出力の少なくともいずれか一方を行うための信号電極に入出力回路を介して接続された信号線と、前記信号電極から侵入した電荷を該電荷の極性に応じて前記プラス側電源電極又は前記マイナス側電源電極へ選択的に放電する保護回路とを備え、前記入出力回路は、各１個のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタからなるトランジスタ対を複数有してなる半導体集積回路装置において、
前記複数のトランジスタ対は、前記信号電極及び前記信号線の間に接続されＣＭＯＳ（Complementary MOS ）インバータを構成する少なくとも１つの前記トランジスタ対からなる第１トランジスタ群と、ＣＭＯＳインバータを非構成とする残りの前記トランジスタ対からなる第２トランジスタ群とにグループ分けされており、
前記第２トランジスタ群の各トランジスタ対は、
ソース、ゲート及びドレインが前記プラス側電源線又は前記マイナス側電源線に接続されてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第１トランジスタ群の各トランジスタ対は、
前記ｐチャネルＭＯＳトランジスタのソースが前記プラス側電源線に接続され、前記ｎチャネルＭＯＳトランジスタのソースが前記マイナス側電源線に接続され、前記ｐチャネルＭＯＳトランジスタ及び前記ｎチャネルＭＯＳトランジスタの両ゲートが前記ＣＭＯＳインバータの入力端子を構成するとともに、前記ｐチャネルＭＯＳトランジスタ及び前記ｎチャネルＭＯＳトランジスタの両ドレインが前記ＣＭＯＳインバータの出力端子を構成することを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２に記載の半導体集積回路装置において、
前記保護回路は、
前記プラス側電源電極にソース及びゲートが接続され、前記信号電極にドレインが接続されたｐチャネルＭＯＳトランジスタと、
前記マイナス側電源電極にソース及びゲートが接続され、前記信号電極にドレインが接続されたｎチャネルＭＯＳトランジスタとを有してなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置に組み込まれる、外部回路との間で信号の入力及び出力のいずれか一方を行う入出力回路として、その駆動能力を調整し得るようにＣＭＯＳ（Complementary MOS ）インバータの個数を電極・配線パターニングの修正のみで変更可能なものが知られている。この場合、外部回路の特性に応じてＣＭＯＳインバータの個数を変更することで、入出力回路の駆動能力を簡易な設計変更で調整することが可能となる。
【０００３】
すなわち、図３に出力回路として例示したように、半導体集積回路装置は、プラス側電源ＶＤＤと接続されるプラス側電源電極８１に接続されたプラス側電源線８２を備えるとともに、マイナス側電源ＧＮＤと接続されるマイナス側電源電極８３に接続されたマイナス側電源線８４を備え、更に外部回路に対し信号を出力するための信号電極８５に出力回路８６を介して接続された信号線８７を備える。なお、半導体集積回路装置内部（内部回路）は、これらプラス側電源線８２、マイナス側電源線８４及び信号線８７に接続されている。
【０００４】
また、半導体集積回路装置は、信号電極８５から侵入した、人体又は物体に蓄積された電荷を該電荷の極性に応じてプラス側電源電極８１及びマイナス側電源電極８３から選択的に放電する保護回路８８を備える。この保護回路８８は、上述の電荷が半導体集積回路装置内部で瞬時に放電される、いわゆるＥＳＤ（Electrostatic Discharge:静電気放電）によって装置内部が破壊されることを抑制するためのものである。従って、この保護回路８８により、半導体集積回路装置内部のＥＳＤに対する破壊耐圧の向上が図られている。
【０００５】
前記出力回路８６は、各１個のｐＭＯＳ（ｐチャネルＭＯＳ）トランジスタ９１及びｎＭＯＳ（ｎチャネルＭＯＳ）トランジスタ９２からなるトランジスタ対９３を複数有してなるとともに、これら複数のトランジスタ対９３は、信号電極８５及び信号線８７の間に接続されＣＭＯＳインバータを構成する少なくとも１つのトランジスタ対９３からなる第１トランジスタ群９４と、ＣＭＯＳインバータを構成することなく放置された残りのトランジスタ対９３からなる第２トランジスタ群９５とに大きくグループ分けされている。
【０００６】
つまり、第１トランジスタ群９４の各トランジスタ対９３のｐＭＯＳトランジスタ９１及びｎＭＯＳトランジスタ９２は、それらのソースがそれぞれプラス側電源線８２及びマイナス側電源線８４に接続される態様でこれらプラス側電源線８２及びマイナス側電源線８４間に直列接続されている。そして、ｐＭＯＳトランジスタ９１及びｎＭＯＳトランジスタ９２は、これらのゲートにてＣＭＯＳインバータの入力端子を構成して、信号線８７に接続されるとともに、これらのドレインにてＣＭＯＳインバータの出力端子を構成して、信号電極８５に接続される。つまり、信号線８７は、第１トランジスタ群９４の各トランジスタ対９３の入力端子に共通して接続され、第１トランジスタ群９４の各トランジスタ対９３の出力端子は共通して信号電極８５に接続されている。
【０００７】
一方、第２トランジスタ群９５の各トランジスタ対９３のｐＭＯＳトランジスタ９１及びｎＭＯＳトランジスタ９２は、そのソース、ゲート及びドレインがそれぞれ開放されたままとなっている。これら第２トランジスタ群９５のトランジスタ対９３が出力回路８６の駆動能力に影響しないことはいうまでもない。
【０００８】
このように、出力回路８６の複数のトランジスタ対９３のうち、第１トランジスタ群９４のトランジスタ対９３の個数を適宜変更することで、出力回路８６の駆動能力が調整される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、半導体集積回路装置内部のＥＳＤに対する破壊耐圧の更なる向上が求められている。
【００１０】
本発明の目的は、内部のＥＳＤに対する破壊耐圧を更に向上することができる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記問題点を解決するために、請求項１に記載の発明は、プラス側電源電極に接続されたプラス側電源線と、マイナス側電源電極に接続されたマイナス側電源線と、外部回路との間で信号の入力又は出力の少なくともいずれか一方を行うための信号電極に入出力回路を介して接続された信号線と、前記信号電極から侵入した電荷を該電荷の極性に応じて前記プラス側電源電極又は前記マイナス側電源電極へ選択的に放電する保護回路とを備え、前記入出力回路は、各１個のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタからなるトランジスタ対を複数有してなる半導体集積回路装置において、前記複数のトランジスタ対は、前記信号電極及び前記信号線の間に接続されＣＭＯＳ（Complementary MOS ）インバータを構成する少なくとも１つの前記トランジスタ対からなる第１トランジスタ群と、ＣＭＯＳインバータを非構成とする残りの前記トランジスタ対からなる第２トランジスタ群とにグループ分けされており、前記第２トランジスタ群の各トランジスタ対は、ソース、ゲート及びドレインが前記プラス側電源線又は前記マイナス側電源線に接続されてなることを要旨とする。
【００１２】
請求項２に記載の発明は、請求項１に記載の半導体集積回路装置において、前記第１トランジスタ群の各トランジスタ対は、前記ｐチャネルＭＯＳトランジスタのソースが前記プラス側電源線に接続され、前記ｎチャネルＭＯＳトランジスタのソースが前記マイナス側電源線に接続され、前記ｐチャネルＭＯＳトランジスタ及び前記ｎチャネルＭＯＳトランジスタの両ゲートが前記ＣＭＯＳインバータの入力端子を構成するとともに、前記ｐチャネルＭＯＳトランジスタ及び前記ｎチャネルＭＯＳトランジスタの両ドレインが前記ＣＭＯＳインバータの出力端子を構成することを要旨とする。
【００１３】
請求項３に記載の発明は、請求項１又は２に記載の半導体集積回路装置において、前記保護回路は、前記プラス側電源電極にソース及びゲートが接続され、前記信号電極にドレインが接続されたｐチャネルＭＯＳトランジスタと、前記マイナス側電源電極にソース及びゲートが接続され、前記信号電極にドレインが接続されたｎチャネルＭＯＳトランジスタとを有してなることを要旨とする。
【００１４】
上記各構成によれば、前記第２トランジスタ群の各トランジスタ対は、ソース、ゲート及びドレインが前記プラス側電源線又は前記マイナス側電源線に接続される。従って、前記プラス側電源線又は前記マイナス側電源線に第２トランジスタ群の各トランジスタ対が接続されることで、該プラス側電源線又は該マイナス側電源線に対する寄生容量が増加される。このように、第２トランジスタ群の各トランジスタ対、即ちＣＭＯＳインバータを構成しない余剰のトランジスタ対を利用してプラス側電源線又はマイナス側電源線に対する寄生容量を増加させたことで、前記保護回路により前記信号電極から侵入した電荷を前記プラス側電源電極又は前記マイナス側電源電極へ放電する際に、該電荷の一部が前記プラス側電源線又は前記マイナス側電源線を通じて半導体集積回路装置内部に侵入すること
を抑制でき、該半導体集積回路装置内部のＥＳＤに対する破壊耐圧を向上させることができる。
【発明の効果】
【００１５】
請求項１乃至３に記載の発明では、内部のＥＳＤに対する破壊耐圧を更に向上することができる半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した一実施形態を図面に従って説明する。
【００１７】
図１は、本実施形態に係る半導体集積回路装置を模式的に示すブロック図である。同図に示したように、この半導体集積回路装置は、外部回路からの信号を入力するための信号電極１１に接続された入力回路１２と、該入力回路１２に入力された信号に基づき各種処理を実行する内部回路１３と、該内部回路１３の処理により生成された信号が入力される出力回路１４とを備えて構成される。そして、前記出力回路１４は、外部回路に信号を出力するための信号電極１５に接続されている。
【００１８】
なお、半導体集積回路装置は、プラス側電源ＶＤＤと接続されるプラス側電源電極２１に接続されたプラス側電源線２２を備えるとともに、マイナス側電源ＧＮＤと接続されるマイナス側電源電極２３に接続されたマイナス側電源線２４を備え、前記入力回路１２は、これらプラス側電源線２２及びマイナス側電源線２４を通じて給電されている。また、半導体集積回路装置は、プラス側電源ＶＤＤと接続されるプラス側電源電極２６に接続されたプラス側電源線２７を備えるとともに、マイナス側電源ＧＮＤと接続されるマイナス側電源電極２８に接続されたマイナス側電源線２９を備え、前記出力回路１４は、これらプラス側電源線２７及びマイナス側電源線２９を通じて給電されている。
【００１９】
図２は、前記出力回路１４及びその周辺構造を示す回路図である。同図に示したように、半導体集積回路装置は、前記信号電極１５に出力回路１４を介して接続された信号線１６を備える。なお、半導体集積回路装置内部（内部回路１３）は、前記プラス側電源線２７、マイナス側電源線２９及び信号線１６に接続されている。
【００２０】
また、半導体集積回路装置は、信号電極１５から侵入した電荷を該電荷の極性に応じてプラス側電源電極２６及びマイナス側電源電極２８から選択的に放電する保護回路１７を備える。すなわち、この保護回路１７は、前記プラス側電源電極２６にソース及びゲートが接続され、前記信号電極１５にドレインが接続されたｐＭＯＳトランジスタ１８を有するとともに、前記マイナス側電源電極２８にソース及びゲートが接続され、前記信号電極１５にドレインが接続されたｎＭＯＳトランジスタ１９を有し、該保護回路１７により、半導体集積回路装置内部のＥＳＤに対する破壊耐圧の向上が図られている。
【００２１】
前記出力回路１４は、各１個のｐＭＯＳトランジスタ３１及びｎＭＯＳトランジスタ３２からなるトランジスタ対３３を複数有してなるとともに、これら複数のトランジスタ対３３は、前記信号電極１５及び信号線１６の間に接続されＣＭＯＳインバータを構成する少なくとも１つのトランジスタ対３３からなる第１トランジスタ群３４と、ＣＭＯＳインバータを構成することなく放置された残りのトランジスタ対３３からなる第２トランジスタ群３５とに大きくグループ分けされている。
【００２２】
つまり、第１トランジスタ群３４の各トランジスタ対３３のｐＭＯＳトランジスタ３１及びｎＭＯＳトランジスタ３２は、それらのソースがそれぞれプラス側電源線２７及びマイナス側電源線２９に接続される態様でこれらプラス側電源線２７及びマイナス側電源線２９間に直列接続されている。そして、ｐＭＯＳトランジスタ３１及びｎＭＯＳトランジ
スタ３２は、これらのゲートにてＣＭＯＳインバータの入力端子Ｔ１を構成して、信号線１６に接続されるとともに、これらのドレインにてＣＭＯＳインバータの出力端子Ｔ２を構成して、信号電極１５に接続される。つまり、信号線１６は、第１トランジスタ群３４の各トランジスタ対３３の入力端子Ｔ１に共通して接続され、第１トランジスタ群３４の各トランジスタ対３３の出力端子Ｔ２は共通して信号電極１５に接続されている。
【００２３】
従って、出力回路１４の駆動能力は、該出力回路１４の複数のトランジスタ対３３のうち、第１トランジスタ群３４のトランジスタ対３３の個数を適宜変更することで調整される。
【００２４】
一方、第２トランジスタ群３５の各トランジスタ対３３は、ｐＭＯＳトランジスタ３１のソース、ゲート及びドレインが前記プラス側電源線２７に接続されている。従って、前記プラス側電源線２７に第２トランジスタ群３５のｐＭＯＳトランジスタ３１が接続されることで、該プラス側電源線２７に対する寄生容量が増加される。また、第２トランジスタ群３５の各トランジスタ対３３は、ｎＭＯＳトランジスタ３２のソース、ゲート及びドレインが前記マイナス側電源線２９に接続されている。従って、前記マイナス側電源線２９に第２トランジスタ群３５のｎＭＯＳトランジスタ３２が接続されることで、該マイナス側電源線２９に対する寄生容量が増加される。これら第２トランジスタ群３５のトランジスタ対３３が出力回路１４の駆動能力に影響しないことはいうまでもない。
【００２５】
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
【００２６】
（１）本実施形態では、第２トランジスタ群３５の各トランジスタ対３３は、そのｐＭＯＳトランジスタ３１のソース、ゲート及びドレインが前記プラス側電源線２７に接続される。従って、前記プラス側電源線２７に第２トランジスタ群３５のｐＭＯＳトランジスタ３１が接続されることで、該プラス側電源線２７に対する寄生容量が増加される。一方、前記第２トランジスタ群３５の各トランジスタ対３３は、そのｎＭＯＳトランジスタ３２のソース、ゲート及びドレインが前記マイナス側電源線２９に接続される。従って、前記マイナス側電源線２９に第２トランジスタ群３５のｎＭＯＳトランジスタ３２が接続されることで、該マイナス側電源線２９に対する寄生容量が増加される。このように、第２トランジスタ群３５の各トランジスタ対３３、即ちＣＭＯＳインバータを構成しない余剰のトランジスタ対３３を利用してプラス側電源線２７及びマイナス側電源線２９に対する各寄生容量を増加させたことで、前記信号電極１５から侵入した電荷を前記保護回路１７により前記プラス側電源電極２６又は前記マイナス側電源電極２８へ放電する際に、該電荷の一部が前記プラス側電源線２７又は前記マイナス側電源線２９を通じて半導体集積回路装置内部（内部回路１３）に侵入することを抑制できる。そして、前記信号電極１５から侵入した電荷によるプラス側電源線２７又はマイナス側電源線２９の電位変動を抑制でき、該半導体集積回路装置内部のＥＳＤに対する破壊耐圧を向上させることができる。
【００２７】
（２）なお、ｐＭＯＳトランジスタ３１のソース、ゲート及びドレインをマイナス側電源線２９に接続し、ｎＭＯＳトランジスタ３２のソース、ゲート及びドレインをプラス側電源線２７に接続するようにしてもよい。
【００２８】
（３）本実施形態では、前記保護回路１７を、ｐＭＯＳトランジスタ１８及びｎＭＯＳトランジスタ１９からなる、いわゆるパンチスルートランジスタとしているが、これに限らない。信号電極１５からプラス側電源線２７へ順方向に接続されたダイオードや、マイナス側電源線２９から信号電極１５へ順方向に接続されたダイオードでもよい。要するに、信号電極１５から侵入した電荷をプラス側電源電極２６又はマイナス側電源電極２８へ放電する構成であればよい。
【００２９】
（４）本実施形態では、出力回路１４の駆動能力は、該出力回路１４の有する複数のトランジスタ対３３の前記第１及び第２トランジスタ群３４，３５へのグループ分けを変更するといった、簡易な設計変更で比較的容易に調整することが可能となる。具体的には、各トランジスタ対３３のグループ分けは、配線に係るメタル層作成用マスクの変更によって前記第１及び第２トランジスタ群３４，３５の間で容易に変更することができる。
【００３０】
（５）本実施形態では、基本的に、従来の半導体集積回路装置（出力回路８６）の回路規模を変えることなく、該半導体集積回路装置内部のＥＳＤに対する破壊耐圧を向上させることができる。
【００３１】
なお、上記実施形態は以下のように変更してもよい。
【００３２】
・前記実施形態において、第１トランジスタ群３４のトランジスタ対３３の個数及び第２トランジスタ群３５のトランジスタ対３３の個数は、それぞれ少なくとも１つであればいくつであってもよい。要は、第１トランジスタ群３４のトランジスタ対３３の個数が、出力回路１４に必要な駆動能力を確保し得るように設定されていればよい。
【００３３】
・本発明は、半導体集積回路装置の入力回路１２に適用してもよいし、入出力回路（Ｉ／Ｏ回路）に適用してもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態を模式的に示すブロック図。
【図２】同実施形態を示す回路図。
【図３】従来形態を示す回路図。
【符号の説明】
【００３５】
Ｔ１…入力端子、Ｔ２…出力端子、１１，１５…信号電極、１２…入出力回路としての入力回路、１３…内部回路、１４…入出力回路としての出力回路、１６…信号線、１７…保護回路、２１，２６…プラス側電源電極、２２，２７…プラス側電源線、２３，２８…マイナス側電源電極、２４，２９…マイナス側電源線、３１…ｐＭＯＳトランジスタ、３２…ｎＭＯＳトランジスタ、３３…トランジスタ対、３４…第１トランジスタ群、３５…第２トランジスタ群。
【図１】
2007329324.tif 000003
【図２】
2007329324.tif 000004
【図３】
2007329324.tif 000005