(57)【要約】      （修正有）【課題】１対の入力信号の同相成分に比べ、電圧レベル差が少さい場合でも、これを感知して論理レベルに応じて出力できる差動増幅装置を提供すること。【解決手段】本発明の差動増幅装置は、第１（ＩＮ）及び第２入力信号（ＩＮＢ）が有する電圧レベルの差を感知及び増幅して、第１（ＯＵＴ）及び第２出力信号（ＯＵＴＢ）として出力するための増幅手段と、前記第１出力信号を第１フィードバック信号（ＯＵＴ＿ＦＤ）として、前記第２出力信号を第２フィードバック信号（ＯＵＴＢ＿ＦＤ）として受けて、前記第１フィードバック信号と前記第２フィードバック信号との電圧レベルの差を増幅するためのフィードバック手段（ＮＭ９，１０、ＭＮ１５，１６）とを備える。【選択図】図５
2007097131.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２入力信号が有する電圧レベルの差を感知及び増幅して、第１及び第２出力信号として出力するための増幅手段と、
前記第１出力信号を第１フィードバック信号として、前記第２出力信号を第２フィードバック信号として受けて、前記第１フィードバック信号と前記第２フィードバック信号との電圧レベルの差を増幅するためのフィードバック手段と
を備えたことを特徴とする差動増幅装置。
【請求項２】
前記増幅手段は、
前記第１及び第２入力信号の電圧差に応じて、第１及び第２出力ノードの電圧レベルを調節するための入力部と、
前記入力部と前記フィードバック手段に応じた電流を前記入力部とフィードバック手段に供給するためのローディング部と、
前記駆動信号に応答して前記入力部、前記ローディング部、及び前記フィードバック手段にバイアス電流を供給するためのバイアス供給部とを備え、
前記第１出力ノードに載せられた電圧が前記第２出力信号として出力され、前記第２出力ノードに載せられた電圧が前記第１出力信号として出力されることを特徴とする請求項１に記載の差動増幅装置。
【請求項３】
前記フィードバック手段は、前記第１及び第２フィードバック信号の電圧レベルの差に応じて、前記第１及び第２出力ノードの電圧レベルを調節することを特徴とする請求項２に記載の差動増幅装置。
【請求項４】
前記入力部は、
前記ローディング部と前記バイアス供給部との間に接続され、それぞれのゲートに前記第１及び第２入力信号を受信する第１及び第２ＮＭＯＳトランジスタからなる第１入力部と、
前記ローディング部と前記バイアス供給部との間に接続され、それぞれのゲートに前記第１及び第２入力信号を受信する第３及び第４ＮＭＯＳトランジスタから  なる第２入力部と
を備えたことを特徴とする請求項３に記載の差動増幅装置。
【請求項５】
前記ローディング部は、
前記第１入力部と電源電圧端との間に接続された第１及び第２ＰＭＯＳトランジスタから構成された第１ローディング部と、
前記第２入力部と前記電源電圧端との間に接続された第３及び第４ＰＭＯＳトランジスタから構成された第２ローディング部と
を備えたことを特徴とする請求項４に記載の差動増幅装置。
【請求項６】
前記第１ＰＭＯＳトランジスタは、前記第１出力ノードを介して前記第１ＮＭＯＳトランジスタと接続され、ゲートに前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの第１共通ノードに載せられた電圧を受信することを特徴とする請求項５に記載の差動増幅装置。
【請求項７】
前記第２ＰＭＯＳトランジスタは、前記第２ＮＭＯＳトランジスタと接続され、ゲートに前記第１共通ノードに載せられた電圧を受信することを特徴とする請求項６に記載の差動増幅装置。
【請求項８】
前記第３ＰＭＯＳトランジスタは、第３ＮＭＯＳトランジスタと接続され、ゲートに前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタの第２共通ノードに載せられた電圧を受信することを特徴とする請求項７に記載の差動増幅装置。
【請求項９】
前記第４トランジスタは、前記第２出力ノードを介して前記第４ＮＭＯＳトランジスタと接続され、ゲートに前記第２共通ノードに載せられた電圧を受信することを特徴とする請求項８に記載の差動増幅装置。
【請求項１０】
前記バイアス供給部は、前記入力部と接地電圧端との間に接続され、それぞれのゲートに前記駆動信号を受信する複数のＮＭＯＳトランジスタから構成されたことを特徴とする請求項９に記載の差動増幅装置。
【請求項１１】
前記フィードバック手段は、
前記第１フィードバック信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端ドレイン・ソース端が接続されている第５ＮＭＯＳトランジスタと、
前記第２フィードバック信号をゲート入力とし、前記第２ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第６ＮＭＯＳトランジスタと、
前記第１フィードバック信号をゲート入力とし、前記第３ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第７ＮＭＯＳトランジスタと、
前記第２フィードバック信号をゲート入力とし、前記第４ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第８ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１０に記載の差動増幅装置。
【請求項１２】
駆動信号に応答して第１及び第２入力信号及び第１及び第２フィードバック信号を受けて、第２出力信号を出力する第１フィードバック増幅手段と、
前記駆動信号に応答して前記第１及び第２入力信号及び第１及び第２フィードバック信号を受けて、前記第１出力信号を出力するための第２フィードバック増幅手段と、
前記駆動信号に応答して第１及び第２出力ノードの電圧レベルを初期化するための初期化手段とを備え、
前記第１出力信号である前記第１フィードバック信号は、前記第２出力ノードを介して出力され、前記第２出力信号である前記第２フィードバック信号は、前記第１出力ノードを介して出力されることを特徴とする差動増幅装置。
【請求項１３】
前記第１フィードバック増幅手段は、
前記第１及び第２入力信号が有する電圧レベルの差を感知及び増幅して、前記第２出力信号として出力するための増幅部と、
前記第１及び第２フィードバック信号が有する電圧レベルの差を増幅するためのフィードバック部と
を備えたことを特徴とする請求項１２に記載の差動増幅装置。
【請求項１４】
前記増幅部は、
前記第１及び第２入力信号の電圧差に応じて、第１出力ノードの電圧レベルを調節するための入力部と、
前記入力部と前記フィードバック部に応じた電流を前記入力部と前記フィードバック部に供給するためのローディング部と、
前記駆動信号に応答して前記入力部、前記ローディング部、及び前記フィードバック手段にバイアス電流を供給するためのバイアス供給部と
を備えたことを特徴とする請求項１３に記載の差動増幅装置。
【請求項１５】
前記フィードバック部は、前記第１及び第２フィードバック信号の電圧レベルの差に応じて前記第１出力ノードの電圧レベルを調節することを特徴とする請求項１４に記載の差動増幅装置。
【請求項１６】
前記入力部は、
前記第１出力ノードと前記バイアス供給部との間に接続され、ゲートに第１入力信号を受信する第１ＮＭＯＳトランジスタと、
前記ローディング部と前記バイアス供給部との間に接続され、ゲートに第２入力信号を受信する第２ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１５に記載の差動増幅装置。
【請求項１７】
前記ローディング部は、
前記第２ＮＭＯＳトランジスタと接続され、ゲートに前記第２ＮＭＯＳトランジスタとの共通ノードに載せられた電圧を受信する第１ＰＭＯＳトランジスタと、
前記第１出力ノードを介して前記第１ＮＭＯＳトランジスタと接続され、ゲートに前記共通ノードに載せられた電圧を受信する第２ＰＭＯＳトランジスタと
を備えたことを特徴とする請求項１６に記載の差動増幅装置。
【請求項１８】
前記バイアス供給部は、
前記第１ＮＭＯＳトランジスタと接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第３ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタと前記接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第４ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１７に記載の差動増幅装置。
【請求項１９】
前記フィードバック部は、
前記第１フィードバック信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第５ＮＭＯＳトランジスタと、
前記第２フィードバック信号をゲート入力とし、前記第２ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第６ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１８に記載の差動増幅装置。
【請求項２０】
前記第２フィードバック増幅手段は、
前記第１及び第２入力信号が有する電圧レベルの差を感知及び増幅して、前記第１出力信号として出力するための増幅部と、
前記第１及び第２フィードバック信号が有する電圧レベルの差を増幅するためのフィードバック部と
を備えたことを特徴とする請求項１９に記載の差動増幅装置。
【請求項２１】
前記増幅部は、
前記第１及び第２入力信号の電圧差に応じて、前記第２出力ノードの電圧レベルを調節するための入力部と、
前記入力部と前記フィードバック部に応じた電流を前記入力部と前記フィードバック部に供給するためのローディング部と、
前記駆動信号に応答して前記入力部、前記ローディング部、及び前記フィードバック手段にバイアス電流を供給するためのバイアス供給部と
を備えたことを特徴とする請求項２０に記載の差動増幅装置。
【請求項２２】
前記フィードバック部は、前記第１及び第２フィードバック信号の電圧レベルの差に応じて前記２出力ノードの電圧レベルを調節することを特徴とする請求項２１に記載の差動増幅装置。
【請求項２３】
前記入力部は、
前記ローディング部と前記バイアス供給部との間に接続され、ゲートに第１入力信号を受信する第１ＮＭＯＳトランジスタと、
前記第２出力ノードと前記バイアス供給部との間に接続され、ゲートに第２入力信号を受信する第２ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項２２に記載の差動増幅装置。
【請求項２４】
前記ローディング部は、
前記第１ＮＭＯＳトランジスタと接続され、ゲートに前記第１ＮＭＯＳトランジスタとの共通ノードに載せられた電圧を受信する第１ＰＭＯＳトランジスタと、
前記第２出力ノードを介して前記第２ＮＭＯＳトランジスタと接続され、ゲートに前記共通ノードに載せられた電圧を受信する第２ＰＭＯＳトランジスタと
を備えたことを特徴とする請求項２３に記載の差動増幅装置。
【請求項２５】
前記バイアス供給部は、
前記第１ＮＭＯＳトランジスタと接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第３ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタと前記接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第４ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項２４に記載の差動増幅装置。
【請求項２６】
前記フィードバック部は、
前記第１フィードバック信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレインソース端が接続されている第５ＮＭＯＳトランジスタと、
前記第２フィードバック信号をゲート入力とし、前記第２ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第６ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項２５に記載の差動増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、差動増幅装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ回路においては、電圧を比較するために差動増幅器が広く用いられているが、このような差動増幅器は２つの入力端電圧の差のみを増幅し、２つの端子に共通して入力される電圧は出力に影響を与えられない。
【０００３】
そのため、電気的環境が同じ１対の信号線を差動増幅器の入力として用いれば、信号線に共通して誘起される電気的ノイズは出力に何ら影響も与えられず、差動信号のみを増幅することができる。
【０００４】
図１は、従来技術に係る差動増幅器のブロック構成図であり、図１に示すように、従来技術に係る差動増幅器は、第１及び第２入力信号ＩＮ，ＩＮＢの電圧差を増幅して、第１及び第２出力信号ＯＵＴ，ＯＵＴＢとして出力する。
【０００５】
図２は、図１の内部回路図であり、駆動信号ＥＮに応答して第１及び第２入力信号ＩＮ，ＩＮＢの電圧差を増幅して第２出力信号ＯＵＴＢを出力するための第１増幅部１０と、駆動信号ＥＮに応答して第１及び第２入力信号ＩＮ、ＩＮＢを受けて第１出力信号ＯＵＴを出力するための第２増幅部２０と、駆動信号ＥＮの非活性化に応答して第１及び第２出力信号ＯＵＴ，ＯＵＴＢのレベルを安定的に維持して出力するための初期化部３０とを備える。
【０００６】
そして、第１増幅部１０は、駆動信号ＥＮをゲート入力とし、互いに並列接続され、ソース端が接地電源ＶＳＳに接続された第１及び第２ＮＭＯＳトランジスタＮＭ１，ＮＭ２と、第１及び第２入力信号ＩＮ，ＩＮＢをそれぞれのゲート入力とし、第１及び第２ＮＭＯＳトランジスタＮＭ１とＮＭ２に共通して接続されたドレイン端にそれぞれのソース端が接続された第３及び第４ＮＭＯＳトランジスタＮＭ３，ＮＭ４と、第４ＮＭＯＳトランジスタＮＭ４のドレイン端にかかる電圧をそれぞれのゲート電圧として受け、電源電圧ＶＤＤと第３及び第４ＮＭＯＳトランジスタのドレイン端の間にそれぞれソース・ドレインが接続された第１及び第２ＰＭＯＳトランジスタＰＭ１，ＰＭ２と、第３ＮＭＯＳトランジスタＮＭ３のドレイン端と第１ＰＭＯＳトランジスタＰＭ１のドレイン端の接続ノードにかかる電圧を第２出力信号ＯＵＴＢとして出力する。
【０００７】
また、第２増幅部２０は、第１増幅部１０とほぼ同様の回路で具現され、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタのゲートに第２入力信号ＩＮＢを受信するＮＭＯＳトランジスタの接続ノードに対応する第２増幅部２０内のノードにかかる電圧を第１出力信号ＯＵＴとして出力する。
【０００８】
前述したように、差動増幅器は、カレントミラーで具現された第１及び第２増幅部１０，２０を備え、第１及び第２入力信号ＩＮ，ＩＮＢの電圧差を増幅して出力する。すなわち、第１及び第２入力信号ＩＮ，ＩＮＢを入力部１４のＮＭＯＳトランジスタＮＭ３，ＮＭ４のゲート入力として受けるので、これによりＮＭＯＳトランジスタＮＭ３、ＮＭ４のターンオン抵抗が調節される。したがって、入力部１２の調節された抵抗値により出力信号ＯＵＴ、ＯＵＴＢの電圧レベルは入力信号の論理レベルに対応され、増幅された値に出力される。一方、従来技術に係る差動増幅器は、２つの入力信号が有する電圧レベルの差を増幅して出力するため、入力信号のレベル差が少ない場合には、出力信号のレベルが論理レベルで判別されない領域の値を有し、データがフェイルしてしまうという問題が生じる。
【０００９】
図３は、図１に示す差動増幅器の動作タイミングチャートである。同図に示すように、２つの入力信号ＩＮ，ＩＮＢの電圧レベルの差は１０ｍＶである。駆動信号ＥＮが論理レベルハイに活性化されれば、差動増幅器は２つの出力信号ＯＵＴ，ＯＵＴＢの差を３３０ｍＶに増幅して出力する。このような場合、出力信号の論理レベルが安定的に判別されないという恐れが生じる。
【特許文献１】特開２００１−１４４５５９
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、入力信号の電圧レベルの差が少ない場合でもこれを感知して論理レベルに応じて出力できる差動増幅装置を提供することにある。
【課題を解決するための手段】
【００１１】
そこで、上記の目的を達成するための本発明は、第一の発明としては、第１及び第２入力信号が有する電圧レベルの差を感知及び増幅して、第１及び第２出力信号として出力するための増幅手段と、前記第１出力信号を第１フィードバック信号として、前記第２出力信号を第２フィードバック信号として受けて、前記第１フィードバック信号と前記第２フィードバック信号との電圧レベルの差を増幅するためのフィードバック手段とを備えたことを特徴とする差動増幅装置を提供する。
【００１２】
第二の発明としては、前記増幅手段は、前記第１及び第２入力信号の電圧差に応じて、第１及び第２出力ノードの電圧レベルを調節するための入力部と、前記入力部と前記フィードバック手段に応じた電流を前記入力部とフィードバック手段に供給するためのローディング部と、前記駆動信号に応答して前記入力部、前記ローディング部、及び前記フィードバック手段にバイアス電流を供給するためのバイアス供給部とを備え、前記第１出力ノードに載せられた電圧が前記第２出力信号として出力され、前記第２出力ノードに載せられた電圧が前記第１出力信号として出力されることを特徴とする差動増幅装置を提供する。
【００１３】
第三の発明としては、前記フィードバック手段は、前記第１及び第２フィードバック信号の電圧レベルの差に応じて、前記第１及び第２出力ノードの電圧レベルを調節することを特徴とする差動増幅装置を提供する。
【００１４】
第四の発明としては、前記入力部は、前記ローディング部と前記バイアス供給部との間に接続され、それぞれのゲートに前記第１及び第２入力信号を受信する第１及び第２ＮＭＯＳトランジスタからなる第１入力部と、前記ローディング部と前記バイアス供給部との間に接続され、それぞれのゲートに前記第１及び第２入力信号を受信する第３及び第４ＮＭＯＳトランジスタからなる第２入力部とを備えたことを特徴とする差動増幅装置を提供する。
【００１５】
第五の発明としては、前記ローディング部は、前記第１入力部と電源電圧端との間に接続された第１及び第２ＰＭＯＳトランジスタから構成された第１ローディング部と、前記第２入力部と前記電源電圧端との間に接続された第３及び第４ＰＭＯＳトランジスタから構成された第２ローディング部とを備えたことを特徴とする差動増幅装置提供する。
【００１６】
第六の発明としては、前記第１ＰＭＯＳトランジスタは、前記第１出力ノードを介して前記第１ＮＭＯＳトランジスタと接続され、ゲートに前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの第１共通ノードに載せられた電圧を受信することを特徴とする差動増幅装置提供する。
【００１７】
第七の発明としては、前記第２ＰＭＯＳトランジスタは、前記第２ＮＭＯＳトランジスタと接続され、ゲートに前記第１共通ノードに載せられた電圧を受信することを特徴とする差動増幅装を置提供する。
【００１８】
第八の発明としては、前記第３ＰＭＯＳトランジスタは、第３ＮＭＯＳトランジスタと接続され、ゲートに前記第３ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタの第２共通ノードに載せられた電圧を受信することを特徴とする差動増幅装置を提供する。
【００１９】
第九の発明としては、前記第４ＰＭＯＳトランジスタは、前記第２出力ノードを介して前記第４ＮＭＯＳトランジスタと接続され、ゲートに前記第２共通ノードに載せられた電圧を受信することを特徴とする差動増幅装置を提供する。
【００２０】
第十の発明としては、前記バイアス供給部は、前記入力部と接地電圧端との間に接続され、それぞれのゲートに前記駆動信号を受信する複数のＮＭＯＳトランジスタから構成されたことを特徴とする差動増幅装置を提供する。
【００２１】
第十一の発明としては、前記フィードバック手段は、前記第１フィードバック信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端ドレイン・ソース端が接続されている第５ＮＭＯＳトランジスタと、前記第２フィードバック信号をゲート入力とし、前記第２ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第６ＮＭＯＳトランジスタと、前記第１フィードバック信号をゲート入力とし、前記第３ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第７ＮＭＯＳトランジスタと、前記第２フィードバック信号をゲート入力とし、前記第４ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第８ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００２２】
第十二の発明としては、駆動信号に応答して第１及び第２入力信号及び第１及び第２フィードバック信号を受けて、第２出力信号を出力する第１フィードバック増幅手段と、前記駆動信号に応答して前記第１及び第２入力信号及び第１及び第２フィードバック信号を受けて、前記第１出力信号を出力するための第２フィードバック増幅手段と、前記駆動信号に応答して第１及び第２出力ノードの電圧レベルを初期化するための初期化手段とを備え、前記第１出力信号である前記第１フィードバック信号は、前記第２出力ノードを介して出力され、前記第２出力信号である前記第２フィードバック信号は、前記第１出力ノードを介して出力されることを特徴とする差動増幅装置を提供する。
【００２３】
第十三の発明としては、前記第１フィードバック増幅手段は、前記第１及び第２入力信号が有する電圧レベルの差を感知及び増幅して、前記第２出力信号として出力するための増幅部と、前記第１及び第２フィードバック信号が有する電圧レベルの差を増幅するためのフィードバック部とを備えたことを特徴とする差動増幅装置を提供する。
【００２４】
第十四の発明としては、前記増幅部は、前記第１及び第２入力信号の電圧差に応じて、第１出力ノードの電圧レベルを調節するための入力部と、前記入力部と前記フィードバック部に応じた電流を前記入力部と前記フィードバック部に供給するためのローディング部と、前記駆動信号に応答して前記入力部、前記ローディング部、及び前記フィードバック手段にバイアス電流を供給するためのバイアス供給部とを備えたことを特徴とする差動増幅装置を提供する。
【００２５】
第十五の発明としては、前記フィードバック部は、前記第１及び第２フィードバック信号の電圧レベルの差に応じて前記第１出力ノードの電圧レベルを調節することを特徴とする差動増幅装置を提供する。
【００２６】
第十六の発明としては、前記入力部は、前記第１出力ノードと前記バイアス供給部との間に接続され、ゲートに第１入力信号を受信する第１ＮＭＯＳトランジスタと、前記ローディング部と前記バイアス供給部との間に接続され、ゲートに第２入力信号を受信する第２ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００２７】
第十七の発明としては、前記ローディング部は、前記第２ＮＭＯＳトランジスタと接続され、ゲートに前記第２ＮＭＯＳトランジスタとの共通ノードに載せられた電圧を受信する第１ＰＭＯＳトランジスタと、前記第１出力ノードを介して前記第１ＮＭＯＳトランジスタと接続され、ゲートに前記共通ノードに載せられた電圧を受信する第２ＰＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００２８】
第十八の発明としては、前記バイアス供給部は、前記第１ＮＭＯＳトランジスタと接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第３ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと前記接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第４ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００２９】
第十九の発明としては、前記フィードバック部は、前記第１フィードバック信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第５ＮＭＯＳトランジスタと、前記第２フィードバック信号をゲート入力とし、前記第２ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第６ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００３０】
第二十の発明としては、前記第２フィードバック増幅手段は、前記第１及び第２入力信号が有する電圧レベルの差を感知及び増幅して、前記第１出力信号として出力するための増幅部と、前記第１及び第２フィードバック信号が有する電圧レベルの差を増幅するためのフィードバック部とを備えたことを特徴とする差動増幅装置を提供する。
【００３１】
第二十一の発明としては、前記増幅部は、前記第１及び第２入力信号の電圧差に応じて、前記第２出力ノードの電圧レベルを調節するための入力部と、前記入力部と前記フィードバック部に応じた電流を前記入力部と前記フィードバック部に供給するためのローディング部と、前記駆動信号に応答して前記入力部、前記ローディング部、及び前記フィードバック手段にバイアス電流を供給するためのバイアス供給部とを備えたことを特徴とする差動増幅装置を提供する。
【００３２】
第二十二の発明としては、前記フィードバック部は、前記第１及び第２フィードバック信号の電圧レベルの差に応じて前記２出力ノードの電圧レベルを調節することを特徴とする差動増幅装置を提供する。
【００３３】
第二十三の発明としては、前記入力部は、前記ローディング部と前記バイアス供給部との間に接続され、ゲートに第１入力信号を受信する第１ＮＭＯＳトランジスタと、前記第２出力ノードと前記バイアス供給部との間に接続され、ゲートに第２入力信号を受信する第２ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００３４】
第二十四の発明としては、前記ローディング部は、前記第１ＮＭＯＳトランジスタと接続され、ゲートに前記第１ＮＭＯＳトランジスタとの共通ノードに載せられた電圧を受信する第１ＰＭＯＳトランジスタと、前記第２出力ノードを介して前記第２ＮＭＯＳトランジスタと接続され、ゲートに前記共通ノードに載せられた電圧を受信する第２ＰＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００３５】
第二十五の発明としては、前記バイアス供給部は、前記第１ＮＭＯＳトランジスタと接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第３ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと前記接地電圧端との間に接続され、ゲートに前記駆動信号を受信する第４ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【００３６】
第二十六の発明としては、前記フィードバック部は、前記第１フィードバック信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレインソース端が接続されている第５ＮＭＯＳトランジスタと、前記第２フィードバック信号をゲート入力とし、前記第２ＮＭＯＳトランジスタのドレイン・ソース端に自分のドレイン・ソース端が接続されている第６ＮＭＯＳトランジスタとを備えたことを特徴とする差動増幅装置を提供する。
【発明の効果】
【００３７】
本発明によれば、出力信号をフィードバック入力されて出力信号を再び増幅させることによって、従来の入力信号のレベル差が少ないことから発生するデータフェイルを防止できるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【００３９】
図４は、本発明に係るフィードバック差動増幅器のブロック構成図である。同図に示すように、本発明に係るフィードバック差動増幅器は、第１及び第２入力信号ＩＮ，ＩＮＢが有する電圧レベルの差を感知及び増幅して、第１及び第２出力信号ＯＵＴ、ＯＵＴＢとして出力し、第１及び第２出力信号ＯＵＴ，ＯＵＴＢをフィードバック信号ＯＵＴ_ＦＤ，ＯＵＴＢ_ＦＤとして受けて、第１及び第２出力信号ＯＵＴ，ＯＵＴＢのレベルを補正して出力する。
【００４０】
図５は、図４に示す本発明に係る差動増幅器の内部回路図である。同図に示すように、差動増幅器を説明すれば、差動増幅器は駆動信号ＥＮに応答して第１及び第２入力信号ＩＮ，ＩＮＢを受け第２出力信号ＯＵＴＢを出力し、第１及び第２出力信号ＯＵＴ，ＯＵＴＢをフィードバック信号ＯＵＴ_ＦＤ、ＯＵＴＢ_ＦＤとして受け、第２出力信号ＯＵＴＢのレベルを調整して出力する第１増幅部１００と、駆動信号ＥＮに応答して第１及び第２入力信号ＩＮ、ＩＮＢを受け第１出力信号ＯＵＴを出力し、第１及び第２フィードバック信号ＯＵＴ_ＦＤ、ＯＵＴＢ_ＦＤを受け第１出力信号ＯＵＴのレベルを調整して出力するための第２増幅部２００と、駆動信号ＥＮに応答して第１及び第２出力信号ＯＵＴ、ＯＵＴＢのレベルを安定的に維持して出力するための初期化部３００とを備える。
【００４１】
第１増幅部１００は、駆動信号ＥＮに応答して駆動電流を供給するためのバイアス供給部１２０と、バイアス供給部に直列接続されて第１及び第２入力信号ＩＮ，ＩＮＢの電圧差に応じて第２出力信号ＯＵＴＢのレベルを調節するための入力部１４０と、入力部に並列接続されて第１及び第２フィードバック信号ＯＵＴ_ＦＤ、ＯＵＴＢ_ＦＤの電圧差に応じて第２出力信号ＯＵＴＢのレベルを調節するためのフィードバック部１６０と、入力部１４０及びフィードバック部１６０により決定される電流を入力部１４０及びフィードバック部１６０に提供するためのローディング部１８０とを備える。
【００４２】
詳説すれば、第１増幅部１００は、駆動信号ＥＮをゲート入力とし、互いに並列接続され、ソース端が接地電源ＶＳＳに共通して接続された第１及び第２ＮＭＯＳトランジスタＮＭ５，ＮＭ６と、第１及び第２入力信号ＩＮ，ＩＮＢをそれぞれのゲート入力とし、第１及び第２ＮＭＯＳトランジスタＮＭ５，ＮＭ６の共通して接続されたドレイン端にそれぞれのソース端が接続された第３及び第４ＮＭＯＳトランジスタＮＭ７，ＮＭ８と、第１フィードバック信号ＯＵＴ_ＦＤをゲート入力とし、第３ＮＭＯＳトランジスタＮＭ７のドレイン・ソース端に自分のドレイン・ソース端が接続された第５ＮＭＯＳトランジスタＮＭ９と、第２フィードバック信号ＯＵＴＢ_ＦＤをゲート入力とし、第４ＮＭＯＳトランジスタＮＭ８のドレイン・ソース端に自分のドレイン・ソース端が接続された第６ＮＭＯＳトランジスタＮＭ１０と、第４ＮＭＯＳトランジスタＮＭ８のドレイン端にかかる電圧をそれぞれのゲート電圧として受け、電源電圧ＶＤＤと第３及び第４ＮＭＯＳトランジスタＮＭ７，ＮＭ８のドレイン端にそれぞれのドレイン端が接続された第１及び第２ＰＭＯＳトランジスタＰＭ３，ＰＭ４と、第３ＮＭＯＳトランジスタＮＭ７のドレイン端と第１ＰＭＯＳトランジスタＰＭ１のドレイン端の接続ノードにかかる電圧を第２出力信号ＯＵＴＢとして出力する。
【００４３】
また、第２増幅部２００は、第１増幅部１００とほぼ同一な回路で具現され、第４ＮＭＯＳトランジスタＮＭ８のドレイン端と第２ＰＭＯＳトランジスタＰＭ４のドレイン端の接続ノードに対応するノードにかかる電圧を第１出力信号ＯＵＴとして出力する点のみ異なっている。
【００４４】
このように、前述した本発明に係る差動増幅器は、出力信号ＯＵＴ，ＯＵＴＢをフィードバック信号ＯＵＴ_ＦＤ，ＯＵＴＢ_ＦＤとして受信して、入力部１４０の抵抗値を調節して入力部１４０の電流量を調節することで、出力信号ＯＵＴ，ＯＵＴＢが再び増幅されるようにするためのフィードバック部１６０を備える。
【００４５】
以下、第１増幅部２２０を例に、フィードバック部１６０をさらに備えて第２出力信号ＯＵＴＢが再び増幅される過程について説明する。
【００４６】
まず、第１入力信号ＩＮは、第２入力信号ＩＮＢよりも高い電圧レベルを有すると仮定する。その後、駆動信号ＥＮが論理レベル「Ｈ」に活性化されれば、バイアス部２２０が活性化されて、バイアス電流を供給する。したがって、入力部１４０内の第１入力信号ＩＮをゲート入力として有する第３ＮＭＯＳトランジスタＮＭ７が、第２入力信号ＩＮＢをゲート入力とする第４ＮＭＯＳトランジスタＮＭ８に比べてより多くターンオンされるので、第２出力信号ＯＵＴＢは、第１出力信号ＯＵＴよりも低い電圧レベルを有する。
このような過程で、第１及び第２出力信号ＯＵＴ、ＯＵＴＢは、第１及び第２増幅部２００、３００により増幅されて出力されるので、第１出力信号ＯＵＴは、第１入力信号ＩＮよりも高い電圧レベルを有し、第２出力信号ＯＵＴＢは、第２入力信号ＩＮＢよりも低い電圧レベルを有する。
【００４７】
したがって、第１出力信号ＯＵＴを第１フィードバック信号ＯＵＴ_ＦＤとして受ける第５ＮＭＯＳトランジスタＮＭ９は、第３ＮＭＯＳトランジスタＮＭ７よりも少ないターンオン抵抗を有するので、第３及び第５ＮＭＯＳトランジスタＮＭ７、ＮＭ９の並列抵抗値はより小さくなり、第２出力信号ＯＵＴＢのレベルはより小さくなる。
【００４８】
前述したような過程により、第２出力信号ＯＵＴＢのレベルは接地電圧ＶＳＳレベルまで、第１出力信号ＯＵＴは電源電圧ＶＤＤのレベルまで増幅されて出力される。
【００４９】
したがって、本発明に係る差動増幅器は、従来とは異なり、出力信号をフィードバック入力されて入力部の抵抗値を調節するフィードバック部をさらに備えることで、第１及び第２入力信号のレベル差が少ない場合でもフィードバック信号を通じて出力信号のレベルを調整して出力することができる。そのため、従来入力信号のレベル差が少なくて出力信号のレベルが論理レベルを判別できないレベルを有することから、データがフェイルする現象を防止できる。
【００５０】
図６は、図４に示す差動増幅器の動作タイミングチャートである。同図に示すように、第１及び第２入力信号ＩＮ，ＩＮＢが１０ｍＶの電圧レベルの差を持って入力され、駆動信号ＥＮが論理レベル「Ｈ」に活性化される時、図示のように、本発明に係る差動増幅器は、第１及び第２出力信号ＯＵＴ，ＯＵＴＢを１.３Ｖの電圧レベルの差を有するようにして出力させる。
【００５１】
図６に示すように、本発明に係る差動増幅器は、従来とは異なり、第１及び第２入力信号が少ない電圧レベルの差を有しても、フィードバック部を介して出力信号を再び増幅させるので、従来よりも大きいレベル差のレベルを出力する。なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５２】
【図１】従来技術に係る差動増幅器のブロック構成図である。
【図２】図１に示す差動増幅器の内部回路図である。
【図３】図１に示す差動増幅器の動作タイミングチャートである。
【図４】本発明に係る差動増幅器のブロック構成図である。
【図５】図４に示す差動増幅器の内部回路図である。
【図６】図４に示す差動増幅器の動作タイミングチャートである。
【符号の説明】
【００５３】
１００，２００      増幅部
１２０      バイアス部
１４０      入力部
１６０      フィードバック部
１８０      ローディング部
【図１】
2007097131.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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