(57)【要約】【課題】キャパシタ及びその製造方法に関し、半導体装置の配線層形成工程を適用して作製した配線層の上方或いは配線層間に希土類イオン、或いは、アルカリ土類元素を添加して分極特性を安定化したＰＺＴを主成分とする誘電体膜の形成を可能にしようとする。【解決手段】基板２上に形成され下部電極６と誘電体膜７と上部電極８とが積層された構成のキャパシタであって、下部電極６と誘電体膜７との間にはチタン膜が介在し、且つ、誘電体膜７がイットリウム又はスカンジウムを含む希土類イオン、或いは、アルカリ土類金属を含むものであることを特徴とするキャパシタ。【選択図】        図１
2007251052.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され下部電極と誘電体膜と上部電極とが積層された構成のキャパシタであって、
前記下部電極と前記誘電体膜との間にはチタン膜が介在し、且つ、前記誘電体膜がイットリウム又はスカンジウムを含む希土類イオン、或いは、アルカリ土類金属を含むものであること
を特徴とするキャパシタ。
【請求項２】
パターニングされた金属膜と層間絶縁膜とから成る1 層以上の配線層をもつ半導体基板に於ける前記配線層間にイットリウム又はスカンジウムを含む希土類イオン、或いは、アルカリ土類金属が添加された誘電体膜を構成要素として形成されてなること
を特徴とするキャパシタ。
【請求項３】
誘電体膜の主成分がＰＺＴ、或いは、チタン酸バリウムの何れかであること
を特徴とする請求項１或いは請求項２記載のキャパシタ。
【請求項４】
請求項１或いは請求項２記載のキャパシタを製造する工程に於いて、水熱法を適用することに依って誘電体膜を成膜する工程
が含まれてなることを特徴とするキャパシタの製造方法。
【請求項５】
請求項１或いは請求項２記載のキャパシタを製造する工程に於いて、誘電体膜の下部電極としてパターニングされたチタン膜上に選択成長法を適用して誘電体膜が成膜される工程
が含まれてなることを特徴とするキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（ＬＳＩ）に於ける多層配線層上或いは多層配線層内に形成するのに好適なキャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置では、スイッチングによる電源電圧の変動を抑制する為、デカップリングキャパシタを用いているのであるが、半導体装置の高周波数駆動化に伴い、配線長による伝送遅延が問題となりつつある。
【０００３】
その伝送遅延を抑制する為には、配線長を短くすることが有効なのであるが、現在、デカップリングキャパシタは例えばロジック用半導体装置などとは別チップの形でパッケージ中の多層配線基板上に配設されている。
【０００４】
キャパシタの配線長を最も短くすることができるのは、半導体装置に於ける多層配線層上、或いは、多層配線層内に作製する構成である。
【０００５】
然しながら、多層配線層上や多層配線層内にキャパシタを作製するには種々と問題があり、例えば、通常の気相・固相成膜プロセスを適用し、比誘電率が大きいペロブスカイト型酸化物誘電体膜を結晶化するには、６００℃以上の高温酸素雰囲気下での加熱が必要となるが、このような温度及び雰囲気では配線層の金属が酸化して絶縁化するので、断線などの問題を生じる。
【０００６】
また、６００℃以下の温度では、誘電体膜は結晶化することができないので、高い誘電率をもつ誘電体膜を配線層上或いは配線層内に形成することは不可能である。
【０００７】
アモルファス膜、或いは、ポリマー膜を誘電体膜として形成することはできるが、結晶膜であれば比誘電率３００以上となるのに対し、例えばアモルファス膜になると２０以下になってしまうから、配線間などの限られた面積内で大容量のキャパシタを形成することはできない。
【０００８】
現在のＰＺＴやチタン酸バリウムを主成分とする誘電体膜では、比誘電率を向上させる為、ランタン等の希土類イオン、或いは、ストロンチウム等のアルカリ土類金属を添加している。然しながら、通常の成膜プロセスでは、これらの元素を添加すると誘電体膜の結晶化温度は更に上昇する。
【０００９】
そこで、６００℃以下の温度で結晶化された誘電体膜を成膜することができれば、例えば、配線層と配線層との間に誘電体膜を形成することも可能になり、キャパシタは半導体装置内の回路に殆ど直付けすることが可能になるから配線長は究極的に短くすることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明では、希土類イオンあるいはアルカリ土類元素が添加されて分極特性が安定化されるなど良好な特性を有する誘電体膜からなるキャパシタを半導体装置の配線層上や配線層内に形成することを可能にしようとする。
【課題を解決するための手段】
【００１１】
本発明に依るキャパシタ並びにその製造方法に於いては、基板上に形成され下部電極と誘電体膜と上部電極とが積層された構成のキャパシタであって、前記下部電極と前記誘電体膜との間にはチタン膜が介在し、且つ、前記誘電体膜がイットリウム又はスカンジウムを含む希土類イオン、或いは、アルカリ土類金属を含むものであることが基本になっている。
【発明の効果】
【００１２】
前記手段を採ることに依り、半導体装置に於ける配線層上、或いは、配線層内に良好な特性をもつ誘電体膜を配線を劣化させることなく形成することができる為、配線長を著しく短くすることができる。また、誘電体膜はパターニングしたチタン膜上に選択成長させることができるので、その場合は、誘電体膜のパターニング工程が不要となり、半導体装置を安価に製造することができる。
【発明を実施するための最良の形態】
【００１３】
本発明では、誘電体膜を配線層に於ける絶縁膜上に形成する方法として、水熱法を利用することが基本になっている。水熱法を利用した場合、１６０℃の低温で希土類イオンあるいはアルカリ土類イオンをドープした誘電体膜を成長させることができる。
【００１４】
図１は本発明を実施して作製したキャパシタをもつ半導体装置の一例を表す要部切断側面図であり、図に於いて、１は配線付きＬＳＩ部、２はシリコン基板、３はゲートで代表されるＭＯＳトランジスタ、ＷＬはＭＯＳトランジスタのゲートと接続されたワード線、ＢＬはＭＯＳトランジスタのソースと接続されたビット線、４は絶縁膜、５はキャパシタ部、６は白金膜（ＬＳＩ部側）並びにチタン膜（表面側）からなる下部電極、７はＰＺＴからなる誘電体膜、８は白金からなる上部電極、９は下部電極６からの引出し配線、１０は上部電極８からの引出し配線をそれぞれ示している。
【００１５】
この半導体装置に於いては、誘電体膜７を水熱法を適用して低温で形成しているので、各配線が劣化することはない。
【００１６】
図２は水熱法を実施して誘電体膜を成膜する装置の概略を表す要部切断側面図であり、２１は一種の圧力容器である反応容器、２２は配線付きＬＳＩ部が既に形成されたシリコンウェーハ、２３は例えば２Ｎの水酸化カリウム水溶液をそれぞれ示している。
【００１７】
水熱法を実施する場合、誘電体膜７は下部電極５を構成するチタン膜上に選択的に成膜される特性があるので、絶縁膜上に予めパターニングされた下部電極６を形成しておくことで、チタンが存在するパターン上にのみ誘電体膜７を選択的に形成することが可能である。
【００１８】
下部電極６としては、誘電体膜７を形成する水熱条件下で耐性をもつ白金族の金属であることが好ましい。水熱法に依る誘電体膜７の形成プロセスに於いては、他の薄膜形成プロセスと比較して初期核の生成数が少なく、従って、膜を構成する粒の粒径は大きくなるので、他の薄膜形成プロセスでは形成が難しい２００ｎｍ以上の粒径を有する結晶性の良い膜を得ることができる。
【００１９】
不純物をドープしないＰＺＴ膜やチタン酸バリウム膜を誘電体膜として用いることもできるが、大きな比誘電率を得るためには、希土類イオン、或いは、アルカリ土類イオンをドープした誘電体膜を用いるのが好ましい。誘電体膜への不純物ドープは、水熱処理を行なう溶液に溶かし込む量を選択することで制御され、そして、希土類イオンは酸化物、アルカリ土類金属は水酸化物の形で水溶液に溶かしこむことができる。
【実施例１】
【００２０】
（１）
ＣＶＤ法を適用することに依り、配線付きＬＳＩ部１が作り込まれたシリコン基板２２の裏面及び側周に保護膜として絶縁膜を形成する。
【００２１】
（２）
通常のリソグラフィ技術に於けるレジストプロセスを適用することに依り、配線層を形成したシリコン基板２に於ける最表面の層間絶縁膜にキャパシタのパターンをもつレジスト膜を形成する。
【００２２】
（３）
スパッタリング法を適用することに依り、厚さ１００ｎｍの白金膜を形成し、次いで、白金膜上に厚さ１μｍのチタン膜を形成する。尚、チタン膜の膜厚は１μｍとしたが、水熱処理中に溶出する場合もあるので、水熱処理条件の如何に依って、最適の膜厚に調整する必要がある。
【００２３】
（５）
工程（２）で形成したレジスト膜の溶解剥離を行なうリフトオフ法を適用することに依って、チタン膜及び白金膜のパターニングを行なって下部電極６を形成する。
【００２４】
（６）
２Ｎの水酸化カリウム水溶液に鉛原料として酢酸鉛、チタン原料として酸化チタン、ジルコニウム原料としてジルコニウムブトキシドをそれぞれ添加して攪拌し、できるだけ溶かし込むようにする。
【００２５】
（７）
図２について説明した水熱処理法を実施する装置の反応容器２１内にシリコンウェーハ２２及び前記調整した水溶液を導入し、装置全体を恒温槽（図示せず）中にセットして温度を１６０℃、時間を５時間として加熱することで水熱処理を行なう。
【００２６】
この水熱処理に依って、厚さ５００ｎｍのＰＺＴからなる誘電体膜７が成長されるのであるが、その成長は前記パターニングされたチタン膜が存在する箇所のみである。
【００２７】
（８）
水熱処理後、シリコンウェーハ２２を純水で良く洗浄してから取り出し、リソグラフィ技術に於けるレジストプロセスを適用することに依り、ＰＺＴからなる誘電体膜７上の上部電極形成予定部分に開口をもつレジスト膜を形成する。
【００２８】
（９）
電子ビーム蒸着法を適用することに依って前記開口を有するレジスト膜上に厚さ３００ｎｍの白金膜を形成し、次いで、前記レジスト膜を溶解剥離するリフトオフ法を実施し、前記白金膜のパターニングを行なって上部電極８を形成し、個別のキャパシタとする。
【００２９】
（１０）
ＣＶＤ法を適用することに依り、各キャパシタを埋めるＳｉＯ2 からなる絶縁膜を形成し、次いで、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を適用することに依り、表面を平坦化する。
【００３０】
（１０）
平坦化された絶縁膜の表面にレジストを塗布し、リソグラフィ技術に依るパターニングを行なって、電極コンタクト用開口形成予定部分に開口をもつマスクを形成し、次いで、ドライエッチング法を適用することに依り、前記マスクを用いて前記絶縁膜に電極コンタクト用開口を形成する。
【００３１】
（１１）
電子ビーム蒸着法を適用することに依って、例えばアルミニウム膜を形成し、次いで、リソグラフィ技術を適用することに依って、そのアルミニウム膜のパターニングを行なって配線８及び９を形成してキャパシタをもつ半導体装置を完成する。
【実施例２】
【００３２】
図３は本発明に依って作製したキャパシタをもつ半導体装置の他の例を説明する為の要部切断側面図であり、図に於いて、１１は配線層、１２は層間絶縁膜、１３は配線、１４は絶縁膜、１５は配線をそれぞれ示している。図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３３】
実施例２の半導体装置は、実施例１で説明した半導体装置の表面に更に配線層１１を形成したものであり、このような構成にしても、キャパシタ部５がダメージを受けたり、或いは、諸配線がダメージを受けたりすることは、製造プロセスの前後は勿論のこと、プロセス中に於いても皆無である。
【００３４】
実施例２はキャパシタを搭載したインターポーザに実施した例であって、これを作製するプロセスの概略は、貫通ビアホールを設けたセラミック基板、或いは、シリコン基板上に感光性ポリイミド膜を形成しパターニングしてから導電体配線を形成する。このプロセスを所要回数繰り返すことで多層化して多層配線基板とし、その周囲には絶縁膜からなる保護膜を形成する。
【００３５】
キャパシタを形成する予定部分の絶縁膜表面にレジストを塗布し、リソグラフィ技術に依ってパターニングを行なってマスクを形成した後、前記絶縁膜のエッチングを行なって開口を形成する。
【００３６】
実施例１と同様のプロセスを適用して下部電極を形成した後、実施例１と同条件で水熱法を適用し、強誘電体膜、例えば、ＰＺＴからなる誘電体膜を形成し、実施例１と同様なプロセスを適用して上部電極を形成してキャパシタを完成し、実施例１と同様なプロセスを適用してキャパシタを絶縁膜で覆ってから平坦化する。
【００３７】
前記基板の上下両面にレジストを塗布し、そのパターニングをしてからエッチングを行なって、接続電極形成予定部分に開口を形成し、電子ビーム蒸着法を適用することに依って、例えば、密着層としてクロム膜を、次いで、金膜を成膜し、リフトオフ法を適用して金膜のパターニングを行なう。
【００３８】
はんだボール等を用いる技法を適用し、前記基板の一方の面をＬＳＩ素子と、他方の面を多層基板に接続することで、キャパシタを搭載したインターポーザが得られる。
【図面の簡単な説明】
【００３９】
【図１】本発明に依って作製した半導体装置の一例を表す要部切断側面図である。
【図２】水熱法を実施して強誘電体膜を成膜する装置を表す要部切断側面図である。
【図３】本発明に依って作製した半導体装置の他の例を表す要部切断側面図である。
【符号の説明】
【００４０】
１  配線付きＬＳＩ部
２  シリコン基板
３  ゲートで代表されるＭＯＳトランジスタ
４  絶縁膜
５  キャパシタ部
６  下部電極
７  ＰＺＴからなる誘電体膜
８  白金からなる上部電極
９  誘電体膜７からの引出し配線
１０  上部電極８からの引出し配線
１１  配線層
１２  層間絶縁膜
１３  配線
１４  絶縁膜
１５  配線
ＷＬ  ＭＯＳトランジスタのゲートと接続されたワード線
ＢＬ  ＭＯＳトランジスタのソースと接続されたビット線
２１  反応容器
２２  配線付きＬＳＩ部が既に形成されたシリコンウェーハ
２３  水酸化カリウム水溶液
【図１】
2007251052.tif 000003
【図２】
2007251052.tif 000004
【図３】
2007251052.tif 000005