(57)【要約】【課題】微細化に対応することができると共に、画質劣化を抑制することができるＣＭＯＳ型固体撮像素子及びその製造方法を提供する。【解決手段】Ｎ型シリコン基板１にトレンチ加工が施されて設けられた溝部に、ホウ素を含んだアモルファスシリコンが埋め込まれて形成された素子分離層２を備えるＣＭＯＳ型固体撮像素子であって、素子分離層には負電圧が印加される様に構成する。【選択図】図１
2007329336.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体にトレンチ加工が施されて設けられた溝部に、導電性材料が埋め込まれて形成された素子分離層を備える固体撮像素子であって、
前記素子分離層には所定の電圧が印加されている
固体撮像素子。
【請求項２】
前記導電性材料はＰ型不純物を含む
請求項１に記載の固体撮像素子。
【請求項３】
前記所定の電圧は負電圧である
請求項１に記載の固体撮像素子。
【請求項４】
半導体基体にトレンチ加工を施して溝部を形成する工程と、
該溝部に導電性材料を埋め込むことにより素子分離層を形成する工程と、
該素子分離層により分離された領域にセンサ部を形成する工程と、
前記素子分離層に所定の電圧を印加する配線層を形成する工程とを備える
ことを特徴とする固体撮像素子の製造方法。
【請求項５】
前記導電性材料はＰ型不純物を含む
ことを特徴とする請求項４に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその製造方法に関する。詳しくは、半導体基体の深い位置までセンサ部が形成された構造の固体撮像素子及びその製造方法に係るものである。
【背景技術】
【０００２】
近年、固体撮像素子を用いた製品の小型化、軽量化、低消費電力化に関する要求に伴って、信号処理用素子に設けていた処理回路も固体撮像素子の受光部周辺に形成し、１つの固体撮像素子で全ての処理を可能とし、信号処理用素子を不要とすることが行われている。
【０００３】
こうした固体撮像素子としては、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子が小型化、軽量化、低コスト化、更に低消費電力化に有利であることが知られており、ＣＭＯＳ型構造を有する光電変換素子を形成した受光部の周辺に所要の回路からなる周辺回路を設けることにより１つの固体撮像素子を形成している。
【０００４】
また、ＭＯＳプロセスの微細化技術の進展に伴い、光電変換素子の微細化、多画素化が容易に実現できることと、周辺回路の高集積化も可能となり、ＣＭＯＳ型固体撮像素子としては益々小型化、多画素化及び高機能化が進んでいる。
【０００５】
例えば、最近の微細化技術の一例として、光電変換素子の分離にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術が用いられており、素子分離能力を確保しながら素子分離部の面積を縮小し、受光部面積を確保することで、セルサイズの縮小にも関わらず、撮像特性を維持しつつ多画素化やチップ面積の縮小が既に実用化されている。
【０００６】
ところで、昨今の技術動向では感度を向上させる目的で、センサ部となるＮ型の領域を表面から数μｍまで形成する技術が適用されており、これに伴い、オーバーフローバリア領域となる不純物領域を形成する際に、具体的には、例えばＰ型不純物をイオン注入する際に、高エネルギーのイオン注入技術を採用している。
【０００７】
更に、上記したセンサ部やオーバーフローバリア領域を深い位置に形成した場合には、画素分離のためのチャネルストップ領域についても深い位置に形成する必要がある。即ち、センサ部で光電変換した電子が隣接画素に漏れ込む、いわゆる「ブルーミング」や「混色」の発生を抑制する目的で、チャネルストップ領域についても深い位置に形成する必要がある。
【０００８】
その一方で、上記のＳＴＩ技術は、数百ｎｍ程度の深さでの分離を行なう技術であるため、シリコン基板表面側の素子分離には適しているが、数μｍの深さの素子分離についてはＳＴＩ技術のみでは充分とは言えないために、不純物を注入してチャネルストップ領域を形成することにより素子分離を行っている。
【０００９】
以下、図面を参酌しながら、ＳＴＩ技術を適用した従来のＣＭＯＳ型固体撮像素子の製造方法について説明する。
従来のＣＭＯＳ型固体撮像素子の製造方法では、先ず、Ｎ型シリコン基板１０１に例えばシリコン窒化膜１０２をシリコン基板表面の全面を被覆する様に減圧ＣＶＤ法により成膜し、次いで汎用のフォトリソグラフィー技術とエッチング技術によって素子分離を行なうためのトレンチ（溝部）１０４を形成する。（図４（ａ）参照。）
【００１０】
次に、トレンチ内を例えばＣＶＤ酸化膜などの絶縁膜１０５で埋め込みを行って（図４（ｂ）参照。）、次いでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によりシリコン基板全面を研磨し、その後、シリコン窒化膜を例えばリン酸などで選択的に除去することによって、図４（ｃ）で示す様な素子分離層１０６を得ることができる。
【００１１】
続いて、素子分離層を囲む様に、Ｐ型の不純物を汎用のフォトリソグラフィー技術及びイオン注入技術により選択的に注入することでチャネルストップ領域１０７を形成する。また、汎用のフォトリソグラフィー技術及びイオン注入技術により選択的にイオン注入を行なうことでオーバーフローバリア領域１０９を形成する。
【００１２】
その後、撮像素子の受光領域となる部分にＮ型の不純物を汎用のフォトリソグラフィー技術とイオン注入技術により選択的に注入してセンサ部である受光領域１０８を形成することで、図４（ｄ）で示す様なＣＭＯＳ型固体撮像素子を得ることができる。
【００１３】
上記の様にＳＴＩ技術を適用することで、素子分離層が形成されたＣＭＯＳ型固体撮像素子を得ることができるのであるが、上述した様に、ＳＴＩ技術による分離深さは数百ｎｍ程度であり、感度を向上させるためにセンサ部となるＮ型の領域を表面から数μｍまで形成した場合には、チャネルストップ領域についてもセンサ部と同様に深い位置に形成しなければならない。こうした要求に対して、従来のＣＭＯＳ型固体撮像素子の製造方法では上記の通り、汎用のリソグラフィー技術を用いてフォトレジストマスクを形成し、汎用のイオン注入技術によりチャネルストップ領域を形成していたのであるが、汎用のリソグラフィー技術を用いてフォトレジストマスクを形成し、汎用のイオン注入技術によりチャネルストップ領域を表面から数μｍの位置まで形成しようとすると、フォトレジストマスクを膜厚化する必要が生じ、微細化に対応するのが難しくなってきている。
【００１４】
即ち、より深い領域にチャネルストップ領域を形成する場合には、高エネルギーのイオン注入を行なうこととなるのであるが、高エネルギーのイオン注入をフォトレジストマスクを用いて行なう場合には、現状ではフォトレジストマスクの厚さが数μｍ程度必要となるため、チャネルストップ領域の幅は１．０μｍ弱程度に微細化することがほぼ限界となっている。従って、チャネルストップ領域の幅の更なる微細化（例えばチャネルストップ領域の幅を０．５μｍ以下とすること）に対応することが困難になってきており、固体撮像素子の微細化に追従できなくなってきているのである。
【００１５】
そこで最近では、トレンチ加工した溝内に絶縁物を埋め込み、物理的に画素領域を分離する方法が提案されている（例えば、特許文献１参照。）。
【００１６】
【特許文献１】特開２００２−５７３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、トレンチ加工した溝内に絶縁物を埋め込むことによって形成された素子分離層では、エッチングによってトレンチ内壁や底面に界面準位が多く発生し、再生画像の画質劣化（白点欠陥や暗電流などによるいわゆる出力値の浮き）が発生しやすくなってしまう。
【００１８】
本発明は以上の点に鑑みて創案されたものであって、微細化に対応することができると共に、画質劣化を抑制することができる固体撮像素子及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１９】
上記の目的を達成するために、本発明に係る固体撮像素子は、半導体基体にトレンチ加工が施されて設けられた溝部に、導電性材料が埋め込まれて形成された素子分離層を備える固体撮像素子であって、前記素子分離層には所定の電圧が印加されている。
【００２０】
ここで、素子分離層に所定の電圧が印加されたことによって、白点欠陥や暗電流の要因となる電子を素子分離層で固定することができるために、画質劣化を抑制することができる。また、溝部に埋め込まれた導電性材料にＰ型不純物が含まれている場合には、結晶欠陥を有する素子分離層の界面に空乏層が達することを抑制し、白点や暗電流の発生を抑制することができる。なお、素子分離層に負電圧を印加した場合には、より効果的に電子を固定することができる。
【００２１】
また、上記の目的を達成するために、本発明に係る固体撮像素子の製造方法は、半導体基体にトレンチ加工を施して溝部を形成する工程と、該溝部に導電性材料を埋め込むことにより素子分離層を形成する工程と、該素子分離層により分離された領域にセンサ部を形成する工程と、前記素子分離層に所定の電圧を印加する配線層を形成する工程とを備える。
【００２２】
ここで、素子分離層に所定の電圧を印加する配線層を形成することによって、配線層を介して素子分離層に所定の電圧を印加することができ、白点欠陥や暗電流の要因となる電子を素子分離層で固定することができるために、画質劣化を抑制することができる。また、溝部に埋め込まれた導電性材料にＰ型不純物が含まれている場合には、結晶欠陥を有する素子分離層の界面に空乏層が達することを抑制し、白点や暗電流の発生を抑制することができる。なお、素子分離層に負電圧を印加した場合には、より効果的に電子を固定することができる。
【発明の効果】
【００２３】
上記した本発明の固体撮像素子及びその製造方法では、半導体基体にトレンチ加工を行って素子分離層を形成することにより物理的に画素領域を分離する技術を適用したとしても、白点欠陥や暗電流などによるいわゆる出力値の浮きを抑制することができ、微細化に対応することができると共に、画質劣化を抑制することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した固体撮像素子の一例であるＣＭＯＳ型固体撮像素子における素子分離層を説明するための模式的な断面図であり、ここで示すＣＭＯＳ型固体撮像素子では、Ｎ型シリコン基板１にトレンチ加工が施されて設けられた溝部にＢ（ホウ素）を含んだアモルファスシリコンが埋め込まれて素子分離層２が形成されている。また、素子分離層により分離された領域に受光領域３が形成されると共に、Ｎ型シリコン基板の内部深くにはオーバーフローバリア領域４が形成されている。また、素子分離層には配線層５が接続されており、素子分離層に負電圧を印加することができる様に構成されている。
なお、ここで示すＮ型シリコン基板とは半導体基体の一例であり、アモルファスシリコンとは導電性材料の一例であり、ホウ素はＰ型不純物の一例である。
【００２５】
ここで、本実施例では溝部にホウ素を含んだアモルファスシリコンが埋め込まれて素子分離層が形成された場合を例に挙げて説明を行っているが、溝部に埋め込む材料は導電性材料であれば充分であり、必ずしもＰ型不純物（本実施例ではホウ素）を含んでいる必要は無い。即ち、素子分離層に所定の電圧を印加することで電子を固定し、画質劣化を抑制すべく溝部を埋め込む材料は導電性材料である必要があるものの、溝部を埋め込む導電性材料が必ずしもＰ型不純物を含む必要は無い。但し、溝部を埋め込む導電性材料にＰ型不純物が含まれている場合には、結晶欠陥を有する素子分離層の界面に空乏層が達することを抑制し、白点や暗電流の発生を抑制することができ、より一層の画質劣化の抑制が実現すると考えられるために、Ｐ型不純物を含む導電性材料で溝部を埋め込む方が好ましい。
【００２６】
以下、上記の様に構成されたＣＭＯＳ型固体撮像素子の製造方法について説明する。即ち、本発明を適用した固体撮像素子の製造方法の一例であるＣＭＯＳ型固体撮像素子の製造方法について説明する。
本発明を適用したＣＭＯＳ型固体撮像素子の製造方法では、先ず、Ｎ型シリコン基板１上に例えば熱酸化膜１０をシリコン基板表面の全面を被覆する様に成膜し、次いで汎用のフォトリソグラフィー技術及びエッチング技術によって素子分離を行なうためのトレンチ（溝部）１１を形成する。（図２（ａ）参照。）
【００２７】
次に、トレンチ内を例えばＢ（ホウ素）を含んだアモルファスシリコン１２で埋め込みを行い、次いで汎用のエッチング技術による全面エッチバック法により、Ｎ型シリコン基板全面に成膜されたアモルファスシリコンを除去する。その後、ウェットエッチング等で熱酸化膜を除去することによって、図２（ｂ）で示す様なトレンチ加工による素子分離層２を形成することができる。ここで、アモルファスシリコンは全面エッチバックされるために、トレンチ上部は凹型の形状となる。
【００２８】
続いて、Ｎ型シリコン基板上に例えばＣＶＤ酸化膜１３などをＮ型シリコン基板表面の全面を被覆する様に成膜し（図２（ｃ）参照。）、次いで汎用のフォトリソグラフィー技術とエッチング技術によって素子分離層となるトレンチと以下の工程で形成されるゲート電極とを分離するバッファー膜１４を成膜する（図３（ｄ）参照。）。
【００２９】
その後、フォトレジスト１５を除去し、オーバーフローバリア領域及び撮像素子の受光領域となる部分にＮ型の不純物をそれぞれ汎用のフォトリソグラフィー技術及びイオン注入技術により選択的に注入することで、オーバーフローバリア領域４及び受光領域３を形成する（図３（ｅ）参照。）。
【００３０】
更に、バッファー膜上にゲート電極１６を形成した後に、配線層を形成するための層間絶縁膜１７を成膜し、ＣＭＰ技術によって平坦化処理を施す（図３（ｆ）参照。）。次いで、ゲート電極及び素子分離層と配線層を接続するための接続孔を形成し、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、タングステン等で接続孔を埋め込み、更にＣＭＰ技術で平坦化した後に、通常の配線層、配線層間膜を随時形成することで、所望のＣＭＯＳ型固体撮像素子を得ることができる（図１参照。）。
【００３１】
本発明を適用したＣＭＯＳ型固体撮像素子では、アモルファスシリコンでトレンチ加工による素子分離層を形成すると共に、素子分離層にＣＭＯＳ型固体撮像素子内部または外部から供給される負電圧を印加しているために、界面準位や白点欠陥や暗電流の要因となる電子をトレンチ加工による素子分離層で固定することができ、白点欠陥などの画質劣化を防止することができる。
【００３２】
また、トレンチ内に埋め込みを行なうアモルファスシリコンは低圧で成膜するために、より深いトレンチであっても容易に埋め込みを行なうことができ、更に深いトレンチ加工による素子分離層にも充分に対応することが可能であり、隣接画素同士の電子の漏れ込みを充分に抑制することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明を適用した固体撮像素子の一例であるＣＭＯＳ型固体撮像素子における素子分離層を説明するための模式的な断面図である。
【図２】本発明を適用した固体撮像素子の製造方法の一例であるＣＭＯＳ型固体撮像素子の製造方法を説明するための模式的な断面図（１）である。
【図３】本発明を適用した固体撮像素子の製造方法の一例であるＣＭＯＳ型固体撮像素子の製造方法を説明するための模式的な断面図（２）である。
【図４】従来のＣＭＯＳ型固体撮像素子の製造方法を説明するための模式的な断面図である。
【符号の説明】
【００３４】
１    Ｎ型シリコン基板
２    素子分離層
３    受光領域
４    オーバーフローバリア領域
５    配線層
１０    熱参加膜
１１    トレンチ（溝部）
１２    アモルファスシリコン
１３    ＣＶＤ酸化膜
１４    バッファー膜
１５    フォトレジスト
１６    ゲート電極
１７    層間絶縁膜
【図１】
2007329336.tif 000003
【図２】
2007329336.tif 000004
【図３】
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【図４】
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