(57)【要約】【課題】イメージセンサー用アナログフロントエンドの内部の各回路を新たに回路開発することなく、アナログフロントエンドの動作の高速化を実現する。【解決手段】アナログフロントエンド２００内のアナログ・デジタル変換部２５０の内部には、第１のマルチプレクサ２０３と、４個のアナログ・デジタル変換器２０４〜２０７と、第２のマルチプレクサ２０８とが備えられる。第１のマルチプレクサ２０３は、イメージセンサー２２０から供給されたアナログ信号を４個のアナログ・デジタル変換器２０４〜２０７の何れか１つに各信号別に分配する。そして、４個のアナログ・デジタル変換器２０４〜２０７では、各々、供給されたアナログ信号をデジタル信号に変換する。変換されたデジタル信号は第２のマルチプレクサ２０８によって、その出力の切り替えが行われる。【選択図】図２
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【特許請求の範囲】
【請求項１】
イメージセンサーから出力されたアナログ信号を受け、この信号から画素信号を抽出する相関２重サンプリング回路と、
前記相関２重サンプリング回路から出力された画素信号を増幅する可変利得増幅器と、
前記可変利得増幅器で増幅された画素信号をデジタル信号に変換するアナログ・デジタル変換部とを備えたイメージセンサー用アナログフロントエンドにおいて、
前記アナログ・デジタル変換部には、
４個のアナログ・デジタル変換器と、
前記可変利得増幅器で増幅された画素信号を順次前記４個のアナログ・デジタル変換器の何れか１つに分配する第１のマルチプレクサと、
前記４個のアナログ・デジタル変換器からのデジタル画素信号の何れか１つを選択して出力する第２のマルチプレクサとを備える
ことを特徴とするイメージセンサー用アナログフロントエンド。
【請求項２】
前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、
前記第１のマルチプレクサは、前記可変利得増幅器からの画素信号を色信号別に前記４個のアナログ・デジタル変換器に分配すると共に、
前記４個のアナログ・デジタル変換器では、各々、個別に同一色の画素信号のアナログ・デジタル変換処理を行う
ことを特徴とするイメージセンサー用アナログフロントエンド。
【請求項３】
前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、
前記４個のアナログ・デジタル変換器は、アナログ・デジタル変換処理に用いるリファレンス電圧を発生する１個のリファレンス回路を共用している
ことを特徴とするイメージセンサー用アナログフロントエンド。
【請求項４】
前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、
前記４個のアナログ・デジタル変換器は、アナログ・デジタル変換処理に用いるバイアス電圧を発生する１個のバイアス回路を共用している
ことを特徴とするイメージセンサー用アナログフロントエンド。
【請求項５】
前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、
前記４個のアナログ・デジタル変換器は、パイプライン方式アナログ・デジタル変換器の一部を用いて構成され、
前記パイプライン方式アナログ・デジタル変換器は、前記４個のアナログ・デジタル変換器と、前記第２のマルチプレクサの後段に配置された１個の他のアナログ・デジタル変換器とにより構成され、
前記４個のアナログ・デジタル変換器は、各々、前記第１のマルチプレクサから受けたアナログ画素信号のうち所定ビット目以上の上位ビットについて、アナログ・デジタル変換処理を行い、
前記他のアナログ・デジタル変換器は、前記第２のマルチプレクサで選択された画素信号の前記所定ビット目未満の下位ビットについて、アナログ・デジタル変換処理を行う
ことを特徴とするイメージセンサー用アナログフロントエンド。
【請求項６】
前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、
前記イメージセンサーは、画素配列のＸ方向とＹ方向とのアドレスを指定することによって１画素の色信号を読み出すことが可能なＸ−Ｙアドレス方式のイメージセンサーであって、
Ｘ方向の２画素分及びＹ方向の２画素分のアドレスを個々に指定して、Ｇ１、Ｒ、Ｂ、Ｇ２の４画素の色信号を１組として周期的に読み出す
ことを特徴とするイメージセンサー用アナログフロントエンド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサー用アナログフロントエンドに関し、特に、イメージセンサーからのアナログ信号についてアナログ・デジタル変換処理を行うアナログ・デジタル変換部の回路構成に関するものである。
【背景技術】
【０００２】
従来、イメージセンサー用アナログフロントエンドとして、例えば特許文献１や特許文献２に記載されるものがある。このものは、その内部に、相関２重サンプリング回路と、利得増幅器と、アナログ・デジタル変換器とを備え、イメージセンサーによって得られたアナログ信号を前記相関２重サンプリング回路において画素信号を抽出した後、前記利得増幅器において画素信号を増幅し、この増幅された画素信号を前記アナログ・デジタル変換器においてデジタル信号に変換する技術である。
【０００３】
また、アナログ・デジタル変換処理の高速化を行う従来技術として、例えば特許文献３に記載されるように、アナログ信号の入力からデジタル信号への変換までの一連の処理を行う回路群（具体的には、プリアンプ、ローパスフィルタ、メインアンプ、サンプルホールド回路、アナログ・デジタル変換器及びラッチから成る回路群）を複数組設けたアナログ・デジタル変換装置が知られている。
【特許文献１】特開２００２−５７９４５号公報
【特許文献２】特開２００１−３６３５８号公報
【特許文献３】特開２００２−９４３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、近年では、デジタルスチルカメラや携帯電話用カメラは、その普及が著しい。また、こうしたカメラに要求されるのは、高画素、高画質、低消費電力の３つの要素である。イメージセンサー用アナログフロントエンドはイメージセンサーの高画素化に伴い、動作速度の高速化が要求されている。また、イメージセンサーの画質向上、デジタルカメラの性能向上に伴い、アナログ・デジタル変換処理のビット数も１０ビット〜１４ビットと高分解能が要求されている。
【０００５】
そこで、特許文献１や特許文献２のアナログフロントエンドにおいて、これに備えるアナログ・デジタル変換器の高速化を図るように、前記特許文献３の技術を採用することが考えられるが、この特許文献３の装置では、アナログ信号の入力からデジタル信号への変換までの一連の処理を行う回路群を複数組設けたことによって、消費電力が増大すると共に、回路面積が増大するため、その消費電力と回路面積とを考えると、この回路構成をイメージセンサー用アナログフロントエンドに流用することは困難である。
【０００６】
一方、消費電力が少なく且つ回路面積の増大も少ないアナログ・デジタル変換器を開発することは可能であるが、仮に開発できたとしても、高速なアナログ・デジタル変換器の開発には新規の回路開発が必要であり、市場の要求する開発スピードに追いつくことはできない。
【０００７】
本発明は、前記の課題に着目してなされたものであり、その目的は、高速なアナログ・デジタル変換器を用いずとも高速化と高分解能化とを両立し、且つ消費電力の増加を抑えたイメージセンサー用アナログフロントエンドを提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明では、イメージセンサー用アナログフロントエンドにおいて、その内部にアナログ・デジタル変換器を複数個設け、アナログ画素信号をこの複数個のアナログ・デジタル変換器に分配してデジタル画素信号に変換する構成を採用する。
【０００９】
具体的に、請求項１に記載のイメージセンサー用アナログフロントエンドは、イメージセンサーから出力されたアナログ信号を受け、この信号から画素信号を抽出する相関２重サンプリング回路と、前記相関２重サンプリング回路から出力された画素信号を増幅する可変利得増幅器と、前記可変利得増幅器で増幅された画素信号をデジタル信号に変換するアナログ・デジタル変換部とを備えたイメージセンサー用アナログフロントエンドにおいて、前記アナログ・デジタル変換部には、４個のアナログ・デジタル変換器と、前記可変利得増幅器で増幅された画素信号を順次前記４個のアナログ・デジタル変換器の何れか１つに分配する第１のマルチプレクサと、前記４個のアナログ・デジタル変換器からのデジタル画素信号の何れか１つを選択して出力する第２のマルチプレクサとを備えることを特徴とする。
【００１０】
請求項２記載の発明は、前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、前記第１のマルチプレクサは、前記可変利得増幅器からの画素信号を色信号別に前記４個のアナログ・デジタル変換器に分配すると共に、前記４個のアナログ・デジタル変換器では、各々、個別に同一色の画素信号のアナログ・デジタル変換処理を行うことを特徴とする。
【００１１】
請求項３記載の発明は、前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、前記４個のアナログ・デジタル変換器は、アナログ・デジタル変換処理に用いるリファレンス電圧を発生する１個のリファレンス回路を共用していることを特徴とする。
【００１２】
請求項４記載の発明は、前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、前記４個のアナログ・デジタル変換器は、アナログ・デジタル変換処理に用いるバイアス電圧を発生する１個のバイアス回路を共用していることを特徴とする。
【００１３】
請求項５記載の発明は、前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、前記４個のアナログ・デジタル変換器は、パイプライン方式アナログ・デジタル変換器の一部を用いて構成され、前記パイプライン方式アナログ・デジタル変換器は、前記４個のアナログ・デジタル変換器と、前記第２のマルチプレクサの後段に配置された１個の他のアナログ・デジタル変換器とにより構成され、前記４個のアナログ・デジタル変換器は、各々、前記第１のマルチプレクサから受けたアナログ画素信号のうち所定ビット目以上の上位ビットについて、アナログ・デジタル変換処理を行い、前記他のアナログ・デジタル変換器は、前記第２のマルチプレクサで選択された画素信号の前記所定ビット目未満の下位ビットについて、アナログ・デジタル変換処理を行うことを特徴とする。
【００１４】
請求項６記載の発明は、前記請求項１に記載のイメージセンサー用アナログフロントエンドにおいて、前記イメージセンサーは、画素配列のＸ方向とＹ方向とのアドレスを指定することによって１画素の色信号を読み出すことが可能なＸ−Ｙアドレス方式のイメージセンサーであって、Ｘ方向の２画素分及びＹ方向の２画素分のアドレスを個々に指定して、Ｇ１、Ｒ、Ｂ、Ｇ２の４画素の色信号を１組として周期的に読み出すことを特徴とする。
【００１５】
以上により、請求項１〜６記載の発明では、アナログ画素信号を複数個のアナログ・デジタル変換器の何れか１個に分配してデジタル画素信号に変換するので、アナログ・デジタル変換処理が並列に実行される。
【００１６】
特に、請求項３又は４記載の発明では、リファレンス回路又はバイアス回路を複数個のアナログ・デジタル変換器で共用しているので、アナログフロントエンド内に両回路を複数個設置するエリアを設けることが不要である。
【発明の効果】
【００１７】
以上説明したように、請求項１〜６記載の発明のイメージセンサー用アナログフロントエンドによれば、複数個のアナログ・デジタル変換器を設けたことによって、アナログ画素信号からデジタル画素信号への変換処理が並列に実行されるので、アナログ・デジタル変換部、及びアナログフロントエンドの動作の高速化が可能である。
【００１８】
特に、請求項３又は４記載の発明のイメージセンサー用アナログフロントエンドによれば、リファレンス回路又はバイアス回路をアナログフロントエンド内に複数個配置するエリアを設ける必要がないので、アナログフロントエンドの回路面積の増大を抑制することが可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態のイメージセンサー用アナログフロントエンドを図面に基づいて説明する。
【００２０】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態のアナログフロントエンドの回路構成のブロック図を示す。
【００２１】
図１及び図２において、２００はアナログフロントエンドであって、その内部には、イメージセンサー２２０からのアナログ信号のノイズを除去する相関２重サンプリング回路（ＣＤＳ）２０１と、ＣＤＳ２０１からのアナログ信号の利得を変化させて信号を増幅する可変利得増幅器（ＧＣＡ）２０２と、ＧＣＡ２０２からのアナログ信号をデジタル信号に変換するアナログ・デジタル変換部２５０とが備えられる。また、前記アナログフロントエンド２００の外部には、アナログ・デジタル変換部２５０で変換されたデジタル信号を処理するデジタル信号処理回路２１０が備えられている。
【００２２】
前記イメージセンサー２２０から出力されたアナログ信号は、基本的には、前記ＣＤＳ２０１と前記ＧＣＡ２０２とを介して前記アナログ・デジタル変換部２５０に供給されてアナログ信号からデジタル信号に変換され、そのデジタル信号は前記デジタル信号処理回路２１０に供給される。
【００２３】
図２に示すように、本実施形態の特徴として、前記アナログ・デジタル変換部２５０の内部には、４個の高分解能なアナログ・デジタル変換器（ＡＤＣ）２０４、２０５、２０６、２０７と、第１のマルチプレクサ２０３と、第２のマルチプレクサ２０８とが設けられている。前記第１のマルチプレクサ２０３は、前記アナログ・デジタル変換部２５０の前段に位置し、前記ＧＣＡ２０２において増幅されたアナログ信号を、後段に位置する前記４個のＡＤＣ２０４〜２０７の何れか１つを選択して分配する。前記４個のＡＤＣ２０４〜２０７では、各々に分配されたアナログ信号のアナログ・デジタル変換処理が行われ、アナログ信号がデジタル信号に変換される。前記４個のＡＤＣ２０４〜２０７から出力されるデジタル信号は、前記アナログ・デジタル変換部２５０の後段に位置する第２のマルチプレクサ２０８によって出力の切り替えが行われ、前記ＧＣＡ２０２から前記第１のマルチプレクサ２０３への入力信号と同じ順番でデジタル信号が出力される。
【００２４】
次に、本実施形態のイメージセンサー用アナログフロントエンドの動作を説明する。ここでは、原色フィルタを用いたイメージセンサーから出力されたアナログ信号をデジタル信号に変換する場合を例示して説明する。
【００２５】
図３は、原色フィルタを用いたイメージセンサーの画素配列を示したベイヤー配列図である。同図は、画素数が水平（Ｘ）方向にＭ列、垂直（Ｙ）方向にＮ行のベイヤー配列を示している。本実施形態でのイメージセンサーは原色フィルタを用いており、ベイヤー配列の画素の色信号は半数が緑フィルタ（Ｇ１、Ｇ２）によって占められ、残りの半数が赤フィルタ（Ｒ）と青フィルタ（Ｂ）に割り振られている。そして、Ｘ方向において、Ｇ１とＲとが交互に配置され若しくはＢとＧ２とが交互に配置されると共に、Ｙ方向においては、Ｇ１とＢとが交互に配置され若しくはＲとＧ２とが交互に配置されている。
【００２６】
図４は一般的なイメージセンサーにおける色信号の読み出しの模式図である。一般的なイメージセンサーでは、同図に示すように、まず、Ｙ方向の１行目においてＸ方向の１番目（Ｘ、Ｙ）＝（１、１）から順にＸ方向に色信号が読み出され、Ｘ方向のＭ番目（Ｘ、Ｙ）＝（Ｍ、１）の色信号を読み出した後は、Ｙ方向の２行目においてＸ方向の１番目からＭ番目まで順に読み出される。この手順をＹ方向にＮ行目のＸ方向にＭ番目の画素（Ｘ、Ｙ）＝（Ｍ、Ｎ）の色信号を読み出すまで繰り返して行い、イメージセンサー２２０からアナログフロントエンド２００に色信号が供給される。
【００２７】
本実施形態では、図４に示した一般的なイメージセンサーではなく、Ｘ−Ｙアドレス方式のイメージセンサー（後述）を用いることによって、ＡＤＣ１個当たりの動作速度を抑える。
【００２８】
図５は、本発明の実施形態で用いるイメージセンサーにおける色信号の読み出しの模式図である。同図は、ベイヤー配列のＸ方向とＹ方向とのアドレスを指定することによって１画素の色信号を読み出すことが可能なＸ−Ｙアドレス方式のイメージセンサーでの色信号の読み出しを模式的に示している。同図に示すように、Ｘ方向の２画素分及びＹ方向の２画素分のアドレスを個々に指定してＧ１、Ｒ、Ｂ、Ｇ２の４個の色信号を読み出してアナログフロントエンド２００にアナログ信号を入力する。まず、Ｙ方向の１行目及び２行目においてＸ方向の１番目及び２番目の画素、すなわち（Ｘ、Ｙ）＝（１、１）、（２、１）、（１、２）、（２、２）の４個の色信号を読み出し、その次にはＸ方向の３番目及び４番目の画素（Ｘ、Ｙ）＝（３、１）、（４、１）、（３、２）、（４、２）の色信号を読み出す。Ｙ方向の１行目及び２行目におけるＸ方向のＭ番目の画素（Ｘ、Ｙ）＝（Ｍ、１）、（Ｍ、２）の色信号を読み出した後は、Ｙ方向の３行目及び４行目においてＸ方向の３番目及び４番目の画素（Ｘ、Ｙ）＝（１、３）、（２、３）、（１、４）、（２、４）の色信号を読み出す。この手順をＹ方向のＮ行目におけるＸ方向のＭ番目の画素（Ｘ、Ｙ）＝（Ｍ、Ｎ）の色信号を読み出すまで繰り返して行う。このように、本発明の実施形態では、Ｇ１、Ｒ、Ｂ、Ｇ２の４個の色信号を１個のブロックとして、このブロックを順次読み出して、アナログフロントエンド２００にアナログ信号を供給する。
【００２９】
そして、図２において、上記イメージセンサー２２０から出力されるアナログ信号のブロックは、画素（Ｘ、Ｙ）＝（Ｍ、Ｎ）の色信号の読み出しを終了するまで一定の順序、例えば（Ｇ１、Ｒ、Ｂ、Ｇ２）という順序を保持してアナログフロントエンド２００に供給される。アナログフロントエンド２００に入力されたアナログ信号は、ＣＤＳ２０１においてノイズが除去され、ＧＣＡ２０２において、そのアナログ信号の利得が変化されてアナログ信号の増幅が行われる。そして、増幅されたアナログ信号は第１のマルチプレクサ２０３に供給される。
【００３０】
図６は、前記第１のマルチプレクサの動作タイミングを示す図である。
【００３１】
第１のマルチプレクサ２０３は、前記の各ＡＤＣ２０４〜２０７のサンプルホールドのスイッチであって、同図の“Ｌ（低電圧）”期間には入力信号のサンプリングが行われ、立ち上がり時には入力信号のサンプルホールドが行われ、サンプルホールドしたアナログ信号のアナログ・デジタル変換処理が開始される。同図に示すタイミングで制御することにより、入力信号を色信号別に、例えば、一方の緑色の色信号Ｇ１はＡＤＣ２０４、他方の緑色の色信号Ｇ２はＡＤＣ２０５、赤色の色信号ＲはＡＤＣ２０６、青色の色信号ＢはＡＤＣ２０７に分配される。ここで、各色信号が分配されるＡＤＣを常に固定し、各ＡＤＣには常に同じ色の色信号を供給する。
【００３２】
前記４個のＡＤＣ２０４〜２０７の後段に配置される第２のマルチプレクサ２０８では、前記の各ＡＤＣ２０４〜２０７においてアナログ・デジタル変換処理が行われたデジタル信号の出力が切り替えられる。例えば、イメージセンサー２２０から供給されたアナログ信号が（Ｇ１、Ｒ、Ｇ２、Ｂ）の色信号の順番に前記アナログフロントエンド２００に入力された場合、前記の各ＡＤＣ２０４〜２０７において色信号別にアナログ・デジタル変換処理がされた各デジタル信号は、前記アナログフロントエンド２００への入力と同じ順番、すなわち（Ｇ１、Ｒ、Ｇ２、Ｂ）の順番で出力され、アナログフロントエンド２００の外部のデジタル信号処理回路２１０に出力される。
【００３３】
したがって、本実施形態では、アナログフロントエンド２００の内部に４個のアナログ・デジタル変換器（ＡＤＣ）２０４〜２０７を備え、イメージセンサー２２０からアナログフロントエンド２００に供給されたアナログ信号を、色信号別に前記４個のＡＤＣ２０４〜２０７に分配し、各々、ＡＤＣ２０４〜２０７において個別にアナログ信号をデジタル信号に変換することとなる。よって、アナログフロントエンド２００の内部でのアナログ・デジタル変換処理が４個のＡＤＣ２０４〜２０７において同時並列に実行されることとなり、アナログ信号からデジタル信号への変換時間は短縮されるので、アナログフロントエンド２００の動作の高速化が行われる。ここで、各ＡＤＣ２０４〜２０７の動作速度は、ＡＤＣが１個の場合の１／４に抑えることが可能である。また、前記４個のＡＤＣ２０４〜２０７に高分解能なＡＤＣを用いているので、高速化且つ高分解能化の実現が可能となる。
【００３４】
（第２の実施形態）
図７は、本発明の第２の実施形態のアナログフロントエンドの全体構成のブロック図を示す。
【００３５】
同図に示したアナログフロントエンドが第１の実施形態の図２のアナログフロントエンドと異なる点は、アナログ・デジタル変換部２５０内において、４個のアナログ・デジタル変換器（Ｈ−ＡＤＣ）６０４、６０５、６０６、６０７は、パイプライン方式アナログ・デジタル変換器の一部を用いて構成され、前記パイプライン方式アナログ・デジタル変換器は、前記４個のＨ−ＡＤＣ６０４〜６０７と、第２のマルチプレクサ２０８の後段に配置された１個の他のアナログ・デジタル変換器（Ｌ−ＡＤＣ）６０９とにより構成されている点である。また、アナログ・デジタル変換処理に用いるリファレンス電圧を発生する１個のリファレンス回路６３０、及びバイアス電圧を発生する１個のバイアス回路６４０が前記４個のＨ−ＡＤＣ６０４〜６０７で共用されている。ここで、各Ｈ−ＡＤＣ６０４〜６０７がバッファを介してリファレンス電圧を受ける構成とすることによって、アナログ・デジタル変換処理の信頼性が向上する。その他の構成は図２と同様であるので、その説明は省略する。
【００３６】
本実施形態では、このパイプライン方式アナログ・デジタル変換器を用いることによって、前記４個のＨ−ＡＤＣ６０４〜６０７において所定ビット目（例えば７ビット目）以上の上位ビットのアナログ・デジタル変換処理を行い、前記Ｌ−ＡＤＣ６０９において所定ビット目未満の下位ビットのアナログ・デジタル変換処理を行う。
【００３７】
図８は、１０ビットパイプライン方式アナログ・デジタル変換器の概略構成図を示す。同図は、上位ビットの変換処理を行う４個のＨ−ＡＤＣのうち１個のＨ−ＡＤＣのみを図示したパイプライン方式アナログ・デジタル変換器の概略構成図を示しており、Ｈ−ＡＤＣにおいて上位７ビットの変換処理を行い、このＨ−ＡＤＣの後段に配置された第２のマルチプレクサ２０８（図８では図示せず）を経て、フラッシュ型のＬ−ＡＤＣにおいて下位３ビットを一度にデジタル信号に変換する。上位７ビットのデジタル変換を行うＨ−ＡＤＣでは、各ビットごとに順次アナログ・デジタル変換処理を行う単位変換回路ｕ１〜ｕ７が７個直列に接続されている。上位７ビット目までは、単位変換回路ｕ１、ｕ２、ｕ３、…、ｕ７の順に、各単位変換回路ｕ１〜ｕ７において１ビットずつアナログ・デジタル変換処理を行う。各単位変換回路内において、ＡＤＣの出力によってＤＡＣの出力電圧が変化するが、元の入力信号の電圧と前記ＤＡＣの出力電圧との差分を例えば２倍して後段に出力する。１ビットずつ上位から順番にアナログ・デジタル変換処理を行うので、それぞれのビットでの出力結果には時間のズレが発生するが、それらをデコードロジックでタイミング調節を行って整列させて１０ビットのアナログ・デジタル変換出力を得る。
【００３８】
本実施形態では上位ビットのアナログ・デジタル変換処理を行うＨ−ＡＤＣ６０４〜６０７に各ビットごとに順次アナログ・デジタル変換処理を行う単位変換回路ｕ１〜ｕ７を用いると共に、下位ビットのアナログ・デジタル変換処理を行うＬ−ＡＤＣ６０９にフラッシュ型のＡＤＣを用いて下位ビットを一度に変換することによって、前記第１の実施形態よりもアナログフロントエンドの回路面積の増大及び消費電力の増大を抑制することが可能となる。
【００３９】
また、Ｈ−ＡＤＣ６０４〜６０７に接続されるリファレンス回路６３０及びバイアス回路６４０を各々、個別に設けずに済み、４個のＡＤＣを設けたことによる面積の拡大を抑制することができる。
【００４０】
更に、各Ｈ−ＡＤＣ６０４〜６０７は、１個のリファレンス回路６３０に共通に接続されることにより、各Ｈ−ＡＤＣ６０４〜６０７は同じリファレンス電圧を供給されるので、リファレンス電圧のばらつきによるアナログ・デジタル変換処理の変換誤差を低減することができる。
【００４１】
尚、本実施形態では、パイプライン方式のアナログ・デジタル変換器を用いたが、上位ビットと下位ビットとでアナログ・デジタル変換処理を行う回路の分離が可能なアナログ・デジタル変換器を用いてもよいのは勿論である。その際、上位ビット用のアナログ・デジタル変換器及び下位ビット用のアナログ・デジタル変換器のどちらを並列化するかについては、アナログフロントエンドの動作速度や回路面積等に応じて適宜決定する。
【００４２】
また、前記第１の実施形態及び第２の実施形態において、アナログ・デジタル変換器を４個用いることによって、各々のアナログ・デジタル変換器内の回路の特性の相違や、アナログ・デジタル変換処理が異なる信号経路を介して行われることによって、アナログ・デジタル変換の特性がばらつくこともわずかながら予想されるが、本発明の第１及び第２の実施形態では、アナログ・デジタル変換処理を行うアナログ・デジタル変換器を色信号別に固定したので、同じ色の色信号同士でのばらつきの抑制が期待できる。また、デジタル信号処理回路２１０ではホワイトバランスを取るために各色信号にデジタルゲインアップ処理を行っているので、異なる色信号同士でアナログ・デジタル変換処理にばらつきが生じた場合でも、デジタル信号処理で影響を軽減することが可能である。
【００４３】
更に、以上の説明では、ベイヤー配列を用いたイメージセンサーのみについて説明したが、本発明では、Ｘ−Ｙアドレス方式のイメージセンサーであれば、色フィルターの無い白黒のイメージセンサー又は補色配列のイメージセンサー等であっても良いのは勿論である。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明は、アナログフロントエンドの内部のアナログ・デジタル変換器を新たに回路開発することなく、アナログフロントエンドの動作速度の高速化ができるので、特に高速かつ高分解能な処理が要求されるイメージセンサー用のアナログフロントエンド等として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態のアナログフロントエンドにおける全体構成を示すブロック図である。
【図２】同アナログフロントエンドの詳細な構成を示すブロック図である。
【図３】原色フィルタを用いたイメージセンサーの画素配列を示すベイヤー配列図である。
【図４】一般的なイメージセンサーにおける色信号の読み出しの模式図である。
【図５】本発明の実施形態でのイメージセンサーにおける色信号の読み出しの模式図である。
【図６】本発明の第１の実施形態のアナログフロントエンドにおける第１のマルチプレクサの動作タイミングを示す図である。
【図７】本発明の第２の実施形態のアナログフロントエンドにおける全体構成を示すブロック図である。
【図８】同アナログフロントエンドにおけるパイプライン型アナログ・デジタル変換器の概略構成図である。
【符号の説明】
【００４６】
２００          アナログフロントエンド
２０１          相関２重サンプリング回路（ＣＤＳ）
２０２          可変利得増幅器（ＧＣＡ）
２０３          第１のマルチプレクサ
２０４〜２０７  アナログ・デジタル変換器（ＡＤＣ）
２０８          第２のマルチプレクサ
２１０          デジタル信号処理回路
２２０          イメージセンサー
２５０          アナログ・デジタル変換部
６０４〜６０７  上位ビット用アナログ・デジタル変換器（Ｈ−ＡＤＣ）
６０９          下位ビット用アナログ・デジタル変換器（Ｌ−ＡＤＣ）
６３０          リファレンス回路
６４０          バイアス回路
ｕ１〜ｕ７      単位変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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