(57)【要約】【課題】メモリセル面積が小さく信頼性の高いマスクＲＯＭを短ＴＡＴで製造できる技術を提供する。【解決手段】ｎ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｎ型ゲート電極１０Ｎを備えるｎチャネル型のＭＩＳＦＥＴＱＬと、ｐ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｐ型ゲート電極１０Ｐを備えるｎチャネル型のＭＩＳＦＥＴＱＨとからメモリセルを形成する。ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐには、さらにｎ型の導電型を有する不純物が導入し、ｎチャネル型のＭＩＳＦＥＴＱＬのしきい値電圧をｎチャネル型のＭＩＳＦＥＴＱＨのしきい値電圧より相対的に低くする。【選択図】図１１
2007258224.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１ゲート電極を有する第１チャネル型の複数の第１ＭＩＳＦＥＴと、
第２導電型の第２ゲート電極を有する第１チャネル型の複数の第２ＭＩＳＦＥＴとを有し、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、マスクＲＯＭのメモリセルを形成することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記メモリセルには、前記第１ゲート電極と前記第２ゲート電極との仕事関数差によって情報が記憶されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴより相対的にしきい値電圧が低いことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１ゲート電極および前記第２ゲート電極の表面には、第１導電型の第１不純物が導入されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記第１ゲート電極には、第１導電型の第２不純物および第２導電型の第３不純物が導入され、
前記第１ゲート電極中において、前記第２不純物の導入量は前記第３不純物の導入量より多いことを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第１ゲート電極および前記第２ゲート電極の表面には、さらに第１導電型の第１不純物が導入されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項９】
第１仕事関数を備えた第１金属膜、第１金属化合物またはそれらの第１積層膜から形成された第１ゲート電極を有する第１チャネル型の第１ＭＩＳＦＥＴと、
第２仕事関数を備えた第２金属膜、第２金属化合物またはそれらの第２積層膜から形成された第１ゲート電極を有する第１チャネル型の第２ＭＩＳＦＥＴとを有し、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、マスクＲＯＭのメモリセルを形成し、
前記メモリセルには、前記第１ゲート電極と前記第２ゲート電極との仕事関数差によって情報が記憶されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴより相対的にしきい値電圧が低いことを特徴とする半導体集積回路装置。
【請求項１１】
請求項９記載の半導体集積回路装置において、
前記第１金属膜、前記第１金属化合物またはそれらの前記第１積層膜は、ＴａＮ膜、Ａｌ膜、ＴａＳｉＮ膜、もしくは、Ｐ、ＡｓまたはＳｂを含むＮｉＳｉ膜を主成分とし、
前記第２金属膜、前記第２金属化合物またはそれらの前記第２積層膜は、Ｒｕ膜、ＷＮ膜、ＮｉＳｉ膜、ＰｔＳｉ膜、もしくは、Ｂ、ＡｌまたはＰｔを含むＮｉＳｉ膜を主成分とすることを特徴とする半導体集積回路装置。
【請求項１２】
半導体基板の第１領域および第２領域にそれぞれメモリ部および周辺回路部を有する半導体集積回路装置の製造方法であって、
（ａ）前記第１領域および前記第２領域に、第１導電型の第１導電性膜および第２導電型の第２導電性膜を形成する工程、
（ｂ）前記第１導電性膜および前記第２導電性膜をパターニングし、前記第１領域に第１導電型の第１ゲート電極および第２導電型の第２ゲート電極を形成し、前記第２領域に第１導電型の第３ゲート電極および第２導電型の第４ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の表面を含む前記半導体基板の表面に選択的に第１導電型の第１不純物を導入して第１導電型の第１半導体領域を形成し、前記第１領域に前記第１ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第１ＭＩＳＦＥＴと、前記第２ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第２ＭＩＳＦＥＴとを形成し、前記第２領域に前記第３ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第３ＭＩＳＦＥＴを形成する工程、
（ｄ）前記第４ゲート電極の表面を含む前記半導体基板の表面に選択的に第２導電型の第４不純物を導入して第２導電型の第２半導体領域を形成し、前記第２領域に前記第４ゲート電極を備え前記第２半導体領域をソース・ドレインとする第２チャネル型の複数の第４ＭＩＳＦＥＴを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、
前記（ａ）工程では、前記半導体基板上にシリコン膜を形成した後、前記シリコン膜に選択的に第１導電型の第２不純物および第２導電型の第３不純物を導入することで前記第１導電性膜および前記第２導電性膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１２記載の半導体集積回路装置の製造方法において、
前記（ａ）工程では、前記半導体基板上に第２導電型の第３不純物が導入されたシリコン膜を形成した後、前記シリコン膜に選択的に第１導電型の第２不純物を導入することで前記第１導電性膜および前記第２導電性膜を形成し、
前記第１導電性膜中において、前記第２不純物の導入量は前記第３不純物の導入量より多いことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１２記載の半導体集積回路装置の製造方法において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記複数の第１ＭＩＳＦＥＴ、前記複数の第２ＭＩＳＦＥＴおよび前記複数の第３ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記複数の第４ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１２記載の半導体集積回路装置の製造方法において、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、マスクＲＯＭのメモリセルを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
半導体基板の第１領域および第２領域にそれぞれメモリ部および周辺回路部を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に第１仕事関数を備えた第１金属膜、第１金属化合物またはそれらの第１積層膜を形成した後、前記第１金属膜、前記第１金属化合物またはそれらの前記第１積層膜を選択的に残すようにパターニングして、前記第１領域に第１ゲート電極を形成し、前記第２領域に第３ゲート電極を形成する工程、
（ｂ）前記半導体基板上に第２仕事関数を備えた第２金属膜、第２金属化合物またはそれらの第２積層膜を形成した後、前記第２金属膜、前記第２金属化合物またはそれらの前記第２積層膜を選択的に残すようにパターニングして、前記第１領域に第２ゲート電極を形成し、前記第２領域に第４ゲート電極を形成する工程、
（ｃ）前記半導体基板の表面に選択的に第１導電型の第１不純物を導入して第１導電型の第１半導体領域を形成し、前記第１領域に前記第１ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第１ＭＩＳＦＥＴと、前記第２ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第２ＭＩＳＦＥＴとを形成し、前記第２領域に前記第３ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第３ＭＩＳＦＥＴを形成する工程、
（ｄ）前記半導体基板の表面に選択的に第２導電型の第４不純物を導入して第２導電型の第２半導体領域を形成し、前記第２領域に前記第４ゲート電極を備え前記第２半導体領域をソース・ドレインとする第２チャネル型の複数の第４ＭＩＳＦＥＴを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型であり、
前記複数の第１ＭＩＳＦＥＴ、前記複数の第２ＭＩＳＦＥＴおよび前記複数の第３ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記複数の第４ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１７記載の半導体集積回路装置の製造方法において、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、マスクＲＯＭのメモリセルを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１７記載の半導体集積回路装置の製造方法において、
前記第１金属膜、前記第１金属化合物またはそれらの前記第１積層膜は、窒化タンタルを主成分とし、
前記第２金属膜、前記第２金属化合物またはそれらの前記第２積層膜は、ルテニウムを主成分とすることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、マスクＲＯＭ（Read Only Memory）を有する半導体集積回路装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平８−１２５０３６号公報（特許文献１）には、ゲート電極中の不純物濃度を相違させるか、もしくは不純物の極性を相違させることにより、仕事関数の違いをビット情報に利用したマスクＲＯＭおよびその製造方法が開示されている。
【特許文献１】特開平８−１２５０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
マスクＲＯＭは、ＭＯＳトランジスタをメモリセルとして用い、製造時に回路上にデータがパターンとして書き込まれたＲＯＭであり、製造の段階でデータが記録され、後から書き換えることはできない構造となっている。つまり、書き込み用回路等が不要なので、メモリセルの小型化、高集積度および低製造コストを可能とする構造となっている。そのためマスクＲＯＭは、家庭用ゲーム機のプログラムカセットや大量生産される家電製品など、あらかじめ需要が大量に見込める用途で広く使われている。
【０００４】
マスクＲＯＭにおけるデータの書き込みは、
（ａ）メモリセルとなるＭＯＳトランジスタが形成される活性領域（ウエル）に予め選択的にしきい値電圧調整用のイオンを注入しておくことにより、そのＭＯＳトランジスタのチャネル電流を制御する手段、
（ｂ）メモリセルとなるＭＯＳトランジスタのゲート電極およびソース・ドレインの形成後において、そのＭＯＳトランジスタのゲート電極下の活性領域（ウエル）に選択的にしきい値電圧調整用のイオン注入を行うことにより、そのＭＯＳトランジスタのチャネル電流を制御する手段、
（ｃ）メモリセルとなるＭＯＳトランジスタのソース・ドレインである半導体領域に対してコンタクトホールを形成するか否かによって導通を制御する手段、
等によって行われる。
【０００５】
上記（ａ）の手段を用いた場合には、しきい値電圧のばらつきを小さくでき、メモリセルの面積を小さくできるといった利点がある。その一方で、ＲＯＭパターン（書き込みデータ）の変更時には、活性領域（ウエル）へのイオン注入用のマスクの変更が必要となり、マスクＲＯＭの製造工程の初期の工程が変更となることから、その後の工程にも影響が及び、マスクＲＯＭ製造のＴＡＴ（Turn Around Time）が延びてしまう課題がある。また、活性領域（ウエル）へのしきい値電圧調整用のイオン注入のための専用のマスクが必要となることから、製造コストの増大を招いてしまう課題もある。
【０００６】
上記（ｂ）の手段を用いた場合には、上記（ａ）の手段を用いた場合に比べるとＲＯＭパターンの変更時におけるマスクＲＯＭ製造のＴＡＴは短縮できる。しかしながら、しきい値電圧調整用のイオン注入はゲート電極を介して行われることから、しきい値電圧のばらつきが大きくなってしまう課題がある。また、（ａ）の手段と同様に、活性領域（ウエル）へのしきい値電圧調整用のイオン注入のための専用のマスクが必要となることから、製造コストの増大を招いてしまう課題もある。
【０００７】
上記（ａ）および（ｂ）の手段を用いた場合には、複数ビットのデータを形成するＭＯＳトランジスタにおいてソース配線を共通化してメモリセル面積を小さくできる一方で、上記（ｃ）の手段を用いた場合には、１ビットのデータに対してソース配線およびドレイン配線がそれぞれ１つずつ必要となり、メモリセル面積が大きくなってしまう課題がある。
【０００８】
本発明の目的は、短ＴＡＴでメモリセル面積の小さいマスクＲＯＭを製造できる技術を提供することにある。
【０００９】
また、本発明の他の目的は、信頼性の高いマスクＲＯＭを製造できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明による半導体集積回路装置は、
第１導電型の第１ゲート電極を有する第１チャネル型の複数の第１ＭＩＳＦＥＴと、
第２導電型の第２ゲート電極を有する第１チャネル型の複数の第２ＭＩＳＦＥＴとを有し、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、マスクＲＯＭのメモリセルを形成するものである。
【００１３】
（２）また、本発明による半導体集積回路装置は、
第１仕事関数を備えた第１金属膜、第１金属化合物またはそれらの第１積層膜から形成された第１ゲート電極を有する第１チャネル型の第１ＭＩＳＦＥＴと、
第２仕事関数を備えた第２金属膜、第２金属化合物またはそれらの第２積層膜から形成された第１ゲート電極を有する第１チャネル型の第２ＭＩＳＦＥＴとを有し、
前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴは、マスクＲＯＭのメモリセルを形成し、
前記メモリセルには、前記第１ゲート電極と前記第２ゲート電極との仕事関数差によって情報が記憶されているものである。
【００１４】
（３）また、本発明による半導体集積回路装置の製造方法は、半導体基板の第１領域および第２領域にそれぞれメモリ部および周辺回路部を有する半導体集積回路装置の製造方法であって、
（ａ）前記第１領域および前記第２領域に、第１導電型の第１導電性膜および第２導電型の第２導電性膜を形成する工程、
（ｂ）前記第１導電性膜および前記第２導電性膜をパターニングし、前記第１領域に第１導電型の第１ゲート電極および第２導電型の第２ゲート電極を形成し、前記第２領域に第１導電型の第３ゲート電極および第２導電型の第４ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極の表面を含む前記半導体基板の表面に選択的に第１導電型の第１不純物を導入して第１導電型の第１半導体領域を形成し、前記第１領域に前記第１ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第１ＭＩＳＦＥＴと、前記第２ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第２ＭＩＳＦＥＴとを形成し、前記第２領域に前記第３ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第３ＭＩＳＦＥＴを形成する工程、
（ｄ）前記第４ゲート電極の表面を含む前記半導体基板の表面に選択的に第２導電型の第４不純物を導入して第２導電型の第２半導体領域を形成し、前記第２領域に前記第４ゲート電極を備え前記第２半導体領域をソース・ドレインとする第２チャネル型の複数の第４ＭＩＳＦＥＴを形成する工程、
を含むものである。
【００１５】
（４）また、本発明による半導体集積回路装置の製造方法は、半導体基板の第１領域および第２領域にそれぞれメモリ部および周辺回路部を有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に第１仕事関数を備えた第１金属膜、第１金属化合物またはそれらの第１積層膜を形成した後、前記第１金属膜、前記第１金属化合物またはそれらの前記第１積層膜を選択的に残すようにパターニングして、前記第１領域に第１ゲート電極を形成し、前記第２領域に第３ゲート電極を形成する工程、
（ｂ）前記半導体基板上に第２仕事関数を備えた第２金属膜、第２金属化合物またはそれらの第２積層膜を形成した後、前記第２金属膜、前記第２金属化合物またはそれらの前記第２積層膜を選択的に残すようにパターニングして、前記第１領域に第２ゲート電極を形成し、前記第２領域に第４ゲート電極を形成する工程、
（ｃ）前記半導体基板の表面に選択的に第１導電型の第１不純物を導入して第１導電型の第１半導体領域を形成し、前記第１領域に前記第１ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第１ＭＩＳＦＥＴと、前記第２ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第２ＭＩＳＦＥＴとを形成し、前記第２領域に前記第３ゲート電極を備え前記第１半導体領域をソース・ドレインとする第１チャネル型の複数の第３ＭＩＳＦＥＴを形成する工程、
（ｄ）前記半導体基板の表面に選択的に第２導電型の第４不純物を導入して第２導電型の第２半導体領域を形成し、前記第２領域に前記第４ゲート電極を備え前記第２半導体領域をソース・ドレインとする第２チャネル型の複数の第４ＭＩＳＦＥＴを形成する工程、
を含むものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
メモリセル面積が小さく信頼性の高いマスクＲＯＭを短ＴＡＴで製造できる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２３】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、マスクＲＯＭを有するものである。図１はこのマスクＲＯＭの回路構成の一部を示す要部回路図であり、図２は図１の回路構成に対応したデータマップを示す説明図である。
【００２７】
図１および図２に示すように、本実施の形態１のマスクＲＯＭは、相対的にしきい値電圧の高いＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＨと相対的にしきい値電圧の低いＭＩＳＦＥＴＱＬとからメモリセルが形成されている。ＭＩＳＦＥＴＱＨ、ＱＬのゲートはワード線ＷＬ１〜ＷＬ８のいずれかと電気的に接続されており、ドレインはデータ線ＤＬ１〜ＤＬ８のいずれかと電気的に接続されており、ソースは共通配線によって互いに電気的に接続され、基準電位（接地電位）に電気的に接続されている。このように、しきい値電圧の異なるＭＩＳＦＥＴＱＨ、ＱＬからメモリセルが形成されていることから、任意のＭＩＳＦＥＴＱＨが選択された場合には、そのＭＩＳＦＥＴＱＨには電流が流れない（オンとならない）ことから“０”が読み出されることになり、任意のＭＩＳＦＥＴＱＬが選択された場合には、そのＭＩＳＦＥＴＱＬには電流が流れる（オンとなる）ことから“１”が読み出されることになる。
【００２８】
次に、本実施の形態１のマスクＲＯＭを有する半導体集積回路装置の製造工程について図３〜図１７を用いて説明する。これら図３〜図１７のうち、図３、図５、図６、図８および図１３には、マスクＲＯＭのメモリセルが形成される領域（第１領域）の一部の平面を示してあり、それら以外の図には、メモリセルが形成される領域（メモリセル領域）の要部断面および周辺回路（周辺回路領域）が形成される領域（第２領域）の要部断面を示してある。周辺回路には、行デコーダ回路、列デコーダ回路および入出力制御回路等が含まれる。
【００２９】
まず、図３および図４に示すように、半導体基板（以下、単に基板と記す）１の主面（素子形成面）に素子分離部２を形成する。この素子分離部２は、たとえば以下のようにして形成することができる。まず、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１の主面をエッチングし溝部を形成する。次に、基板１を約１０００℃で熱酸化することによって、溝部の内壁に薄い酸化シリコン膜（図示は省略）を形成する。この酸化シリコン膜は、溝部の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝部の内部に埋め込まれる酸化シリコン膜と基板１との界面に生じるストレスを緩和するために形成するものである。続いて、溝部の内部を含む基板１上に絶縁膜としてたとえばＣＶＤ（Chemical Vapor deposition）法で酸化シリコン膜３を堆積する。次いで、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜３を研磨し、溝部内に酸化シリコン膜３を残すことによって、素子分離部２を形成する。
【００３０】
次に、基板１にｎ型（第１導電型）の導電型を有する不純物（たとえばＰ（リン））およびｐ型（第２導電型）の導電型を有する不純物（たとえばＢ（ホウ素））を選択的にイオン打ち込みした後、基板１に熱処理を施すことによってその不純物を拡散させ、基板１にｎ型ウエル４およびｐ型ウエル５を形成する。この時、基板１には、ｎ型ウエル４およびｐ型ウエル５の主表面である活性領域が形成される。
【００３１】
次に、図５〜図７に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｎ型ウエル４およびｐ型ウエル５）の表面をウェット洗浄した後、基板１に熱処理を施すことによってｎ型ウエル４およびｐ型ウエル５のそれぞれの表面に清浄なゲート絶縁膜７を形成する。
【００３２】
続いて、たとえばＣＶＤ法にて基板１上に導電膜として膜厚１００ｎｍ程度の低抵抗の多結晶シリコン膜８を堆積する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、その多結晶シリコン膜８にｎ型の導電型を有する不純物（たとえばＰまたはＡｓ（ヒ素））を選択的に導入し、ｎ型多結晶シリコン膜（第１導電性膜）８Ｎを形成する。なお、図５中において、ハッチングを付して示した領域がそのｎ型の導電型を有する不純物が導入された領域（ｎ型多結晶シリコン膜８Ｎが形成された領域）である。続いて、新たにフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、多結晶シリコン膜８にｐ型の導電型を有する不純物（たとえばＢ）を選択的に導入し、ｐ型多結晶シリコン膜（第２導電性膜）８Ｐを形成する。なお、図６中において、ハッチングを付して示した領域がそのｐ型の導電型を有する不純物が導入された領域（ｐ型多結晶シリコン膜８Ｐが形成された領域）である。これらｎ型多結晶シリコン膜８Ｎを形成する工程およびｐ型多結晶シリコン膜８Ｐを形成する工程は、どちらが先であってもよい。
【００３３】
次いで、ｎ型多結晶シリコン膜８Ｎおよびｐ型多結晶シリコン膜８Ｐ上に酸化シリコン膜９を堆積する。
【００３４】
次に、図８および図９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型多結晶シリコン膜８Ｎおよびｐ型多結晶シリコン膜８Ｐをエッチングすることにより、ｎ型多結晶シリコン膜８Ｎからなるｎ型ゲート電極（第１ゲート電極、第３ゲート電極）１０Ｎおよびｐ型多結晶シリコン膜８Ｐからなるｐ型ゲート電極（第２ゲート電極、第４ゲート電極）１０Ｐを形成する。なお、図８中においてｎ型ゲート電極１０Ｎはハッチングを付して示してある。
【００３５】
次に、図１０に示すように、メモリセル領域および周辺回路領域のｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐの両側のｐ型ウエル５にｎ型の導電型を有する不純物（たとえばＡｓまたはＰ）を導入して低濃度のｎ−型半導体領域１１を形成する。続いて、周辺回路領域のｐ型ゲート電極１０Ｐの両側のｎ型ウエル４にｐ型の導電型を有する不純物（たとえばＢ）を導入して低濃度のｐ−型半導体領域１２を形成する。なお、ｎ−型半導体領域１１およびｐ−型半導体領域１２は、どちらを先に形成してもよい。これらｎ−型半導体領域１１およびｐ−型半導体領域１２を形成することにより、ＬＤＤ（Lightly Doped Drain）構造を形成することができる。
【００３６】
次に、図１１に示すように、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）法によって異方的にエッチングすることによって、ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐ側壁にサイドウォールスペーサ１３を形成する。この時、ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐ上の酸化シリコン膜９は、エッチングにより除去される。
【００３７】
続いて、ｐ型ウエル５にｎ型の導電型を有する不純物（たとえばＡｓまたはＰ）を導入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインとなる高濃度のｎ＋型半導体領域（第１半導体領域）１４を形成する。この時、ｎチャネル型ＭＩＳＦＥＴのゲート電極となるｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐにもその不純物（第１不純物）は導入され、それぞれにｎ型シリコン層１５が形成される。
【００３８】
続いて、ｎ型ウエル４にｐ型の導電型を有する不純物（第４不純物（たとえばＢ））を導入することによって、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインとなる高濃度のｐ＋型半導体領域（第２半導体領域）１６を形成する。この時、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるｐ型ゲート電極１０Ｐにもその不純物は導入され、ｐ型シリコン層１７が形成される。
【００３９】
ここまでの工程により、周辺回路領域においては、ｎ型ゲート電極１０Ｎを備え、ｎ＋型半導体領域１４をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴ（第３ＭＩＳＦＥＴ）Ｑｎと、ｐ型ゲート電極１０Ｐを備え、ｐ＋型半導体領域１６をソース、ドレインとするｐチャネル型ＭＩＳＦＥＴ（第４ＭＩＳＦＥＴ）Ｑｐとを形成することができる。また、メモリセル領域においては、ｎ型ゲート電極１０Ｎを備え、ｎ＋型半導体領域１４をソース、ドレインとするｎチャネル型（第１チャネル型）のＭＩＳＦＥＴＱＬ（第１ＭＩＳＦＥＴ）と、ｐ型ゲート電極１０Ｐを備え、ｎ＋型半導体領域１４をソース、ドレインとするｎチャネル型のＭＩＳＦＥＴＱＨ（第２ＭＩＳＦＥＴ）とを形成することができる。これらＭＩＳＦＥＴＱＬ、ＱＨは、図１および図２を用いて前述した本実施の形態１のマスクＲＯＭのメモリセルを形成するものである。
【００４０】
上記のように形成した本実施の形態１のＭＩＳＦＥＴＱＬ、ＱＨは、周辺回路領域におけるｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する工程に別途工程（マスクＲＯＭ専用の工程）を加えることなく形成することができる。それにより、本実施の形態１のマスクＲＯＭを有する半導体集積回路装置の製造のＴＡＴを短縮化することが可能となる。また、ＭＩＳＦＥＴＱＬ、ＱＨを形成するための専用のマスクが不要であるので、製造コストを低減することができる。
【００４１】
また、上記のように形成した本実施の形態１のＭＩＳＦＥＴＱＬ、ＱＨによれば、ＭＩＳＦＥＴＱＬ、ＱＨのしきい値電圧はｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐの仕事関数によって決定される。そのため、ゲート電極下のウエルにしきい値電圧調整用のイオン注入を行う手段に比べて、複数のＭＩＳＦＥＴＱＬ、ＱＨ間におけるしきい値電圧のばらつきを抑制することができる。すなわち、本実施の形態１によれば、制御性の良好なマスクＲＯＭを製造することができる。
【００４２】
また、ゲート電極下のウエルにしきい値電圧調整用のイオン注入を行う手段の場合には、ゲート絶縁膜７越しにイオン注入を行うことになり、ゲート絶縁膜７の信頼性を低下、ＭＩＳＦＥＴＱＬ、ＱＨの接合リーク電流の増加、および基板１（ｐ型ウエル５）の結晶欠陥等の不具合発生の虞がある。一方、本実施の形態１によれば、しきい値電圧調整用のイオン注入はｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐに対して行うことから、そのような不具合を防ぐことができる。
【００４３】
また、上記のように形成した本実施の形態１のＭＩＳＦＥＴＱＬ、ＱＨによれば、しきい値電圧調整用のイオン注入はｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐに対して行い、ｎ＋型半導体領域１４の形成時のマスク（フォトレジスト膜）およびｐ＋型半導体領域１６の形成時のマスク（フォトレジスト膜）をそのまま用いることができる。それにより、しきい値電圧調整用のイオン注入時のエネルギーを小さくできるので、その際に用いるフォトレジスト膜の膜厚を薄くできる。また、小さいエネルギーでしきい値電圧調整用のイオン注入を行うので、メモリセルパターンの最小加工寸法を小さくすることが可能となる。その結果、本実施の形態１のマスクＲＯＭのメモリセル面積を小型化することができる。また、メモリセル面積を小型化できることから、本実施の形態１の半導体集積回路装置の製造コストを低減することができる。
【００４４】
次に、図１２に示すように、基板１の表面を洗浄した後、基板１上に、スパッタリング法によりＣｏ（コバルト）膜およびＴｉ（チタン）膜を順次堆積する。次いで、基板１に熱処理を施し、ｎ＋型半導体領域１４、ｐ＋型半導体領域１６、ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐ上に、シリサイド層としてＣｏＳｉ２層１８を形成する。本実施の形態１においては、このようなＣｏＳｉ２層１８を形成する手段を例示するが、ＣｏＳｉ２層１８を形成する代わりに、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｔｉ（チタン）またはＴａ（タンタル）などを用いて、ＮｉＳｉｘ層、ＷＳｉｘ層、ＭｏＳｉｘ層、ＴｉＳｉｘ層、ＴａＳｉｘ層などの高融点金属シリサイド層を形成してもよい。
【００４５】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、基板１に熱処理を施し、ＣｏＳｉ２層１８を低抵抗化する。
【００４６】
次に、図１３および図１４に示すように、たとえばＣＶＤ法で基板１上に膜厚５０ｎｍ程度の窒化シリコン膜１９を堆積する。なお、窒化シリコン膜１９は、後述するコンタクトホールの形成時のエッチングストッパー層としての役割を果たす。
【００４７】
続いて、窒化シリコン膜１９の上部に層間絶縁膜としてたとえばＰＳＧ膜２０を塗布し、熱処理を行い、平坦化する。次いで、このＰＳＧ膜２０上にプラズマＣＶＤ法により酸化シリコン膜２１を堆積する。また、ＰＳＧ膜２０の堆積を省略し、酸化シリコン膜２１を窒化シリコン膜１９の上部に堆積した後、酸化シリコン膜２１の表面をＣＭＰ法で研磨してその表面を平坦化する手段を用いてもよい。次いで、酸化シリコン膜２１上に、たとえばＣＶＤ法で窒化シリコン膜（図示は省略）を堆積する。
【００４８】
次に、フォトレジスト膜をマスクとしたエッチングにより、上記窒化シリコン膜をパターニングする。続いて、そのフォトレジスト膜を除去した後、残った窒化シリコン膜をマスクとして酸化シリコン膜２１およびＰＳＧ膜２０を順次エッチングすることにより開孔部を形成する。次いで、酸化シリコン膜２１上の窒化シリコン膜およびその開孔部の底部に現れた窒化シリコン膜１９をエッチングすることにより、ｎ＋型半導体領域１４、ｐ＋型半導体領域１６、ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐ上にコンタクトホール２５を形成する。なお、ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐに達するコンタクトホール２５は、図１３および図１４に図示されない領域において形成される。
【００４９】
次に、たとえばスパッタリング法により、コンタクトホール２５の内部を含む酸化シリコン膜２１上にバリア膜としてたとえば膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、５００〜７００℃で１分間熱処理を施す。次いで、ＣＶＤ法により酸化シリコン膜２１およびバリア膜上に導電膜としてたとえばＷ膜を堆積し、そのＷ膜でコンタクトホール２５を埋め込む。次いで、エッチバック法もしくはＣＭＰ法によって酸化シリコン膜２１上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去し、コンタクトホール２５内にＷ膜、ＴｉＮ膜およびＴｉ膜を残す。これにより、コンタクトホール２５内にＴｉＮ膜およびＴｉ膜をバリア膜としＷ膜を主導電層とするプラグ２６を形成する。
【００５０】
次に、図１５に示すように、たとえばスパッタリング法によって酸化シリコン膜２１およびプラグ２６上にＷ膜を堆積する。続いて、フォトレジスト膜をマスクとしたドライエッチングによってそのＷ膜をパターニングし、配線２７を形成する。
【００５１】
次に、図１６に示すように、基板１上に酸化シリコン膜を堆積することによって層間絶縁膜２８を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜２８をエッチングし、配線２７に達するコンタクトホール２９を形成する。
【００５２】
続いて、たとえばスパッタリング法によってコンタクトホール２９内を含む層間絶縁膜２８上にバリア膜としてたとえば膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、約５００〜７００℃で１分間熱処理を施す。次いで、たとえばＣＶＤ法によりバリア膜および層間絶縁膜２８上に導電膜としてたとえばＷ膜を堆積し、そのＷ膜によってコンタクトホール２９を埋め込む。その後、層間絶縁膜２８上のＴｉ膜、ＴｉＮ膜およびＷ膜を除去し、そのＴｉ膜、ＴｉＮ膜およびＷ膜をコンタクトホール２９内に残すことによって、コンタクトホール２９内にそれぞれプラグ３０を形成する。
【００５３】
次に、層間絶縁膜２８上に導電膜としてＴｉ膜、Ａｌ（アルミニウム）膜および窒化チタン膜を順次下層より堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＴｉ膜、Ａｌ膜および窒化チタン膜をエッチングすることにより、配線３１を形成する。
【００５４】
その後、図１７に示すように、上記層間絶縁膜２８、コンタクトホール２９、プラグ３０および配線３１を形成した工程と同様の工程を経ることによって、層間絶縁膜３２、コンタクトホール３３、プラグ３４および配線３５を形成し、さらに配線３５上にたとえば酸化シリコン膜３６を堆積して本実施の形態１の半導体集積回路装置を製造する。必要に応じて、層間絶縁膜２８、コンタクトホール２９、プラグ３０および配線３１を形成した工程と同様の工程を繰り返すことによって、さらに多層に配線層を形成してもよい。
【００５５】
（実施の形態２）
次に、本実施の形態２について説明する。
【００５６】
本実施の形態２のマスクＲＯＭを有する半導体集積回路装置の製造工程は、前記実施の形態１において図５〜図７を用いて説明したゲート絶縁膜７を堆積する工程までは、前記実施の形態１と同様である。
【００５７】
その後、図１８に示すように、たとえばＣＶＤ法にて基板１上に導電膜として膜厚１００ｎｍ程度のｐ型の導電型を有する不純物（第３不純物）がドープされたｐ型多結晶シリコン膜８Ｐを堆積する。
【００５８】
次に、図１９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、そのｐ型多結晶シリコン膜８Ｐにｎ型の導電型を有する不純物（第２不純物（たとえばＰまたはＡｓ））を選択的に導入し、ｎ型多結晶シリコン膜８Ｎを形成する。この時、ｎ型多結晶シリコン膜８Ｎ中におけるｎ型の導電型を有する不純物およびｐ型の導電型を有する不純物の濃度の割合は、たとえば８：４程度でｎ型の導電型を有する不純物が多くなるようにする。また、ｎ型の導電型を有する不純物が導入された領域（ｎ型多結晶シリコン膜８Ｎが形成された領域）は、前記実施の形態１と同様である（図５参照）。
【００５９】
このようにしてｐ型多結晶シリコン膜８Ｐおよびｎ型多結晶シリコン膜８Ｎを形成することにより、前記実施の形態１におけるｐ型多結晶シリコン膜８Ｐを形成するための多結晶シリコン膜８への不純物導入工程（図５〜図７参照）を省略することができる。すなわち、本実施の形態２によれば、前記実施の形態１に比べてさらにマスクＲＯＭを有する半導体集積回路装置の製造のＴＡＴを短縮化することが可能となる。また、ｐ型多結晶シリコン膜８Ｐを形成するための専用のマスクが不要であるので、前記実施の形態１に比べて製造コストを低減することができる。
【００６０】
その後、前記実施の形態１において説明した酸化シリコン膜９を成膜する工程以降の工程（図７〜図１７）を経ることによって本実施の形態２の半導体集積回路装置を製造する。
【００６１】
上記の本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。
【００６２】
（実施の形態３）
次に、本実施の形態３について説明する。
【００６３】
本実施の形態３のマスクＲＯＭを有する半導体集積回路装置の製造工程は、前記実施の形態１において図１〜図４を用いて説明した工程までは、前記実施の形態１と同様である。
【００６４】
その後、図２０に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｎ型ウエル４およびｐ型ウエル５）の表面をウェット洗浄した後、ＡＬＤ法によって基板１上に高誘電率膜であるＨｆＯ２膜（比誘電率２５程度）を堆積することにより、ｎ型ウエル４およびｐ型ウエル５のそれぞれの表面に清浄なゲート絶縁膜７Ｈを形成する。なお、ゲート絶縁膜７Ｈとなる高誘電率膜としては、ＨｆＯ２膜以外にも、酸化アルミニウム（アルミナ；Ａｌ２Ｏ３）膜（比誘電率１０程度）、ＨｆＡｌＯｘ膜（比誘電率２０程度）またはＨｆＡｌＯｘ（Ｎ）膜（比誘電率２０程度）などや、これら高誘電率膜による積層膜をＡＬＤ法にて成膜して用いてもよい。
【００６５】
次に、たとえば基板１上にＴａＮ（窒化タンタル）膜（第１金属膜、第１金属化合物またはそれらの第１積層膜）を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、そのＴａＮ膜をパターニングし、ゲート電極１０Ｔを形成する。続いて、たとえば基板１上にＲｕ（ルテニウム）膜（第２金属膜、第２金属化合物またはそれらの第２積層膜）を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、そのＲｕ膜をパターニングし、ゲート電極１０Ｒを形成する。その後、前記実施の形態１において図１０および図１１を用いて説明した工程により、周辺回路領域においては、ゲート電極１０Ｔを備え、ｎ＋型半導体領域１４をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴＱｎと、ゲート電極１０Ｒを備え、ｐ＋型半導体領域１６をソース、ドレインとするｐチャネル型ＭＩＳＦＥＴＱｐとを形成することができる。また、メモリセル領域においては、ゲート電極１０Ｔを備え、ｎ＋型半導体領域１４をソース、ドレインとするｎチャネル型のＭＩＳＦＥＴＱＬと、ゲート電極１０Ｒを備え、ｎ＋型半導体領域１４をソース、ドレインとするｎチャネル型のＭＩＳＦＥＴＱＨとを形成することができる。これらＭＩＳＦＥＴＱＬ、ＱＨは、前記実施の形態１において図１および図２を用いて説明したマスクＲＯＭのメモリセルを形成するものである。
【００６６】
また、上記のように形成した本実施の形態１のＭＩＳＦＥＴＱＬ、ＱＨによれば、ＭＩＳＦＥＴＱＬ、ＱＨのしきい値電圧は、ゲート電極１０Ｔの仕事関数（第１仕事関数）およびゲート電極１０Ｒの仕事関数（第２仕事関数）によって決定される。そのため、ゲート電極下のウエルにしきい値電圧調整用のイオン注入を行う手段に比べて、複数のＭＩＳＦＥＴＱＬ、ＱＨ間におけるしきい値電圧のばらつきを抑制することができる。すなわち、本実施の形態３によれば、制御性の良好なマスクＲＯＭを製造することができる。
【００６７】
本実施の形態３では、相対的にしきい値電圧の低いＭＩＳＦＥＴＱＬのゲート電極１０Ｔおよび相対的にしきい値電圧の低いＭＩＳＦＥＴＱＨのゲート電極１０Ｒは、それぞれＴａＮ膜およびＲｕ膜から形成する場合について説明したが、他の材料を用いて形成することもできる。
【００６８】
ＭＩＳＦＥＴＱＬのゲート電極１０Ｔを構成する第１金属膜または金属化合物としては、例えば、ＴａＮ膜、Ａｌ膜、ＴａＳｉＮ膜、もしくは、Ｐ、ＡｓまたはＳｂを含むＮｉＳｉ膜等が挙げられ、ＭＩＳＦＥＴＱＨのゲート電極１０Ｒを構成する第２金属膜または金属化合物としては、ＷＮ膜、ＮｉＳｉ膜、ＰｔＳｉ膜、もしくは、Ｂ、ＡｌまたはＰｔを含むＮｉＳｉ膜等が挙げられる。
【００６９】
また、第１金属化合物としてＮｉｘＳｉ膜を使用し、第２金属化合物としてＮｉｙＳｉ膜を使用することも可能である。この場合、ｘとｙの数値は異なる数値であり、ＮｉｘＳｉ膜とＮｉｙＳｉ膜は異なる構成の膜である。たとえば、第１金属化合物としてＮｉＳｉ膜を使用し、第２金属化合物としてＮｉ３Ｓｉ膜を使用する場合が挙げられる。
【００７０】
また、これらの第１金属膜または金属化合物を積層して使用し、これらの第２金属膜または金属化合物を積層して使用することも可能である。
【００７１】
これらの材料は、ゲート電極１０Ｔの所望の仕事関数およびゲート電極１０Ｒの所望の仕事関数によって適宜組み合わせて使用することが可能であり、上述の効果と同様の効果を得ることができる。
【００７２】
その後、前記実施の形態１において図１２〜図１７を用いて説明した工程を経ることによって本実施の形態３の半導体集積回路装置を製造する。
【００７３】
上記の本実施の形態３によっても前記実施の形態１と同様の効果を得ることができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７５】
本発明の半導体集積回路装置およびの製造方法は、たとえばマスクＲＯＭを有する半導体集積回路装置およびその製造工程に適用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１である半導体集積回路装置が有するマスクＲＯＭの回路構成の一部を示す要部回路図である。
【図２】図１に示したマスクＲＯＭの回路構成に対応したデータマップを示す説明図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部平面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図７】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図９】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図１４】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態３である半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
【００７７】
１  基板
２  素子分離部
３  酸化シリコン膜
４  ｎ型ウエル
５  ｐ型ウエル
７、７Ｈ  ゲート絶縁膜
８  多結晶シリコン膜
８Ｎ  ｎ型多結晶シリコン膜（第１導電性膜）
８Ｐ  ｐ型多結晶シリコン膜（第２導電性膜）
９  酸化シリコン膜
１０Ｎ  ｎ型ゲート電極（第１ゲート電極、第３ゲート電極）
１０Ｐ  ｐ型ゲート電極（第２ゲート電極、第４ゲート電極）
１０Ｒ  ゲート電極
１０Ｔ  ゲート電極
１１  ｎ−型半導体領域
１２  ｐ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域（第１半導体領域）
１５  ｎ型シリコン層
１６  ｐ＋型半導体領域（第２半導体領域）
１７  ｐ型シリコン層
１８  ＣｏＳｉ２層
１９  窒化シリコン膜
２０  ＰＳＧ膜
２１  酸化シリコン膜
２５  コンタクトホール
２６  プラグ
２７  配線
２８  層間絶縁膜
２９  コンタクトホール
３０  プラグ
３１  配線
３２  層間絶縁膜
３３  コンタクトホール
３４  プラグ
３５  配線
３６  酸化シリコン膜
ＤＬ１〜ＤＬ８  データ線
ＱＨ  ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）
ＱＬ  ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ（第３ＭＩＳＦＥＴ）
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ（第４ＭＩＳＦＥＴ）
ＷＬ１〜ＷＬ８  ワード線
【図１】
2007258224.tif 000003
【図２】
2007258224.tif 000004
【図３】
2007258224.tif 000005
【図４】
2007258224.tif 000006
【図５】
2007258224.tif 000007
【図６】
2007258224.tif 000008
【図７】
2007258224.tif 000009
【図８】
2007258224.tif 000010
【図９】
2007258224.tif 000011
【図１０】
2007258224.tif 000012
【図１１】
2007258224.tif 000013
【図１２】
2007258224.tif 000014
【図１３】
2007258224.tif 000015
【図１４】
2007258224.tif 000016
【図１５】
2007258224.tif 000017
【図１６】
2007258224.tif 000018
【図１７】
2007258224.tif 000019
【図１８】
2007258224.tif 000020
【図１９】
2007258224.tif 000021
【図２０】
2007258224.tif 000022