(57)【要約】      （修正有）【課題】実質的に温度変化に無関係なパワー・オン・リセット信号を生成する方法及び装置を提供すること。【解決手段】リセット回路は、電圧生成器、第１の抵抗素子、電流生成器及びコンパレータを備える。電圧生成器は負の温度係数を有する第１の電圧信号を生成する。第１の抵抗素子は供給電圧と第２の電圧信号との間に結合される。電流生成器は第２の電圧信号に結合され、且つ、オフセット電流と正の温度係数を有する基準電流とをシンクするように構成される。コンパレータは、第１の電圧信号と第２の電圧信号とを比較してリセット信号を生成するように構成される。本発明は更に、パワー・オン・リセット信号を生成する方法又は装置を含む半導体デバイス、半導体ウェーハ及び電子システムを含む。【選択図】図３
2007060544.tif 000002
【特許請求の範囲】
【請求項１】
供給電圧と第１の電圧信号との間に動作可能に結合された第１の抵抗素子と、
前記第１の電圧信号に動作可能に結合された電流生成器であって、オフセット電流と正の温度係数を有する基準電流とをシンクするように構成された電流生成器と、
負の温度係数を有する第２の電圧信号を生成するように構成された電圧生成器と、
前記第１の電圧信号と前記第２の電圧信号とを比較して、リセット信号を生成するように構成されたコンパレータと、
を備えるリセット回路。
【請求項２】
前記電圧生成器が、
前記供給電圧と前記第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号と接地との間に順バイアス方向に動作可能に結合された第２のＰ−Ｎ接合素子と、
を備える、請求項１に記載のリセット回路。
【請求項３】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項２に記載のリセット回路。
【請求項４】
前記電流生成器が、
前記第１の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第１の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順バイアス方向に前記第３の抵抗素子と直列に動作可能に結合された第１のＰ−Ｎ接合素子と、
を備える、請求項１に記載のリセット回路。
【請求項５】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項４に記載のリセット回路。
【請求項６】
前記コンパレータが差動増幅器を含む、請求項１に記載のリセット回路。
【請求項７】
第１の入力と、第２の入力と、リセット信号として構成された比較結果とを有するコンパレータと、
供給電圧と前記第１の入力との間に動作可能に結合された第１の抵抗素子と、
前記第１の入力に動作可能に結合された第３の抵抗素子と、
前記第３の抵抗素子と接地との間に順バイアス方向に前記第３の抵抗素子と直列に動作可能に結合された第１のＰ−Ｎ接合素子と、
前記第１の入力と接地との間に動作可能に結合された第４の抵抗素子と、
前記供給電圧と前記第２の入力との間に動作可能に結合された第２の抵抗素子と、
前記第２の入力と接地との間に順バイアス方向に動作可能に結合された第２のＰ−Ｎ接合素子と、
を備えるリセット回路。
【請求項８】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項７に記載のリセット回路。
【請求項９】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項７に記載のリセット回路。
【請求項１０】
前記コンパレータが差動増幅器を含む、請求項７に記載のリセット回路。
【請求項１１】
第１の入力と、第２の入力と、リセット信号として構成された比較結果とを有するコンパレータと、
中間ノードと前記第１の入力との間に動作可能に結合された第１の抵抗素子と、
前記中間ノードと前記第２の入力との間に動作可能に結合された第２の抵抗素子と、
前記第１の入力に動作可能に結合された第３の抵抗素子と、
前記第３の抵抗素子と接地との間に順バイアス方向に前記第３の抵抗素子と直列に動作可能に結合された第１のＰ−Ｎ接合素子と、
前記第１の入力と接地との間に動作可能に結合された第４の抵抗素子と、
前記中間ノードと供給電圧との間に動作可能に結合された第５の抵抗素子と、
前記第２の入力と接地との間に順バイアス方向に動作可能に結合された第２のＰ−Ｎ接合素子と、
を備えるリセット回路。
【請求項１２】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項１１に記載のリセット回路。
【請求項１３】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項１１に記載のリセット回路。
【請求項１４】
前記コンパレータが差動増幅器を含む、請求項１１に記載のリセット回路。
【請求項１５】
少なくとも１つのリセット回路を含む半導体デバイスであって、前記リセット回路が、
供給電圧と第１の電圧信号との間に動作可能に結合された第１の抵抗素子と、
前記第１の電圧信号に動作可能に結合された電流生成器であって、オフセット電流と正の温度係数を有する基準電流とをシンクするように構成された電流生成器と、
負の温度係数を有する第２の電圧信号を生成するように構成された電圧生成器と、
前記第１の電圧信号と前記第２の電圧信号とを比較してリセット信号を生成するように構成されたコンパレータと、
を備える半導体デバイス。
【請求項１６】
前記電流生成器が、
前記第１の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第１の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順バイアス方向に前記第３の抵抗素子と直列に動作可能に結合された第１のＰ−Ｎ接合素子と、
を備える、請求項１５に記載の半導体デバイス。
【請求項１７】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項１６に記載の半導体デバイス。
【請求項１８】
前記電圧生成器が、
前記供給電圧と前記第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号と接地との間に順バイアス方向に動作可能に結合された第２のＰ−Ｎ接合素子と、
を備える、請求項１５に記載の半導体デバイス。
【請求項１９】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項１８に記載の半導体デバイス。
【請求項２０】
前記コンパレータが差動増幅器を含む、請求項１５に記載の半導体デバイス。
【請求項２１】
少なくとも１つのリセット回路を備える少なくとも１つの半導体デバイスを含む半導体ウェーハであって、
前記リセット回路が、
供給電圧と第１の電圧信号との間に動作可能に結合された第１の抵抗素子と、
前記第１の電圧信号に動作可能に結合された電流生成器であって、オフセット電流と正の温度係数を有する基準電流とをシンクするように構成された電流生成器と、
負の温度係数を有する第２の電圧信号を生成するように構成された電圧生成器と、
前記第１の電圧信号と前記第２の電圧信号とを比較してリセット信号を生成するように構成されたコンパレータと、
を備える半導体ウェーハ。
【請求項２２】
前記電圧生成器が、
前記供給電圧と前記第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号と接地との間に順バイアス方向に動作可能に結合された第２のＰ−Ｎ接合素子と、
を備える、請求項２１に記載の半導体ウェーハ。
【請求項２３】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項２２に記載の半導体ウェーハ。
【請求項２４】
前記電流生成器が、
前記第１の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第１の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順バイアス方向に前記第３の抵抗素子と直列に動作可能に結合された第１のＰ−Ｎ接合素子と、
を備える、請求項２１に記載の半導体ウェーハ。
【請求項２５】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項２４に記載の半導体ウェーハ。
【請求項２６】
前記コンパレータが差動増幅器を含む、請求項２１に記載の半導体ウェーハ。
【請求項２７】
少なくとも１つの入力デバイスと、
少なくとも１つの出力デバイスと、
プロセッサと、
少なくとも１つのリセット回路を有する少なくとも１つの半導体メモリを含むメモリ・デバイスを備える電子システムであって、
前記リセット回路が、
供給電圧と第１の電圧信号との間に動作可能に結合された第１の抵抗素子と、
前記第１の電圧信号に動作可能に結合された電流生成器であって、オフセット電流と正の温度係数を有する基準電流とをシンクするように構成された電流生成器と、
負の温度係数を有する第２の電圧信号を生成するように構成された電圧生成器と、
前記第１の電圧信号と前記第２の電圧信号とを比較してリセット信号を生成するように構成されたコンパレータと、
を備える電子システム。
【請求項２８】
前記電圧生成器が、
前記供給電圧と前記第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号と接地との間に順バイアス方向に動作可能に結合された第２のＰ−Ｎ接合素子と、
を備える、請求項２７に記載の電子システム。
【請求項２９】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項２８に記載の電子システム。
【請求項３０】
前記電流生成器が、
前記第１の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第１の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順バイアス方向に前記第３の抵抗素子と直列に動作可能に結合された第１のＰ−Ｎ接合素子と、
を備える、請求項２７に記載の電子システム。
【請求項３１】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなる群から選択されたデバイスを含む、請求項３０に記載の電子システム。
【請求項３２】
前記コンパレータが差動増幅器を含む、請求項２７に記載の電子システム。
【請求項３３】
オフセット電流と正の温度係数を有する基準電流とを生成するステップと、
供給電圧と前記基準電流との間に動作可能に結合された第１の抵抗素子を介して前記基準電流を導くことにより、前記供給電圧からの電圧降下として第１の電圧信号を生成するステップと、
負の温度係数を有する第２の電圧信号を生成するステップと、
前記第１の電圧信号と前記第２の電圧信号とを比較してリセット信号を生成するステップと、
を含む方法。
【請求項３４】
前記基準電流を生成するステップが、
第３の抵抗素子を介して前記第１の電圧信号を送るステップと、
第４の抵抗素子と順バイアスされた第１のＰ−Ｎ接合素子との直列結合を介して前記第１の電圧信号を送るステップと、
を含む、請求項３３に記載の方法。
【請求項３５】
前記第２の電圧信号を生成するステップが、第２のＰ−Ｎ接合素子における電圧降下を生成するステップを含む、請求項３３に記載の方法。
【請求項３６】
比較するステップが、更に、
差動増幅器の第１の入力に前記第１の電圧信号を印加するステップと、
前記差動増幅器の第２の入力に前記第２の電圧信号を印加するステップと、
前記差動増幅器の出力として前記リセット信号を生成するステップと、
を含む、請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー・オン・リセット回路に関する。より詳細には、本発明は、プロセス変動全体にわたって堅固であり、バンド・ギャップ電圧よりも大きな供給電圧において生じる、温度係数が小さいパワー・オン・リセット信号を生成する回路及び方法に関する。
【背景技術】
【０００２】
電子システム及びこれらのシステムの集積回路は、電力が印加されたことを示すとともに該電力が許容可能な閾値よりも大きなレベルで安定であることを示す堅固で安定な信号を必要とする。
【０００３】
電源には雑音がのることがあるため、起動期間及び遮断期間におけるリセット手順は複雑である。このような電源では、供給電圧が立ち上がるときに、存在する公称電圧の上下で重大な障害が生じることがある。例えば、（しばしば、ＶＣＣ又はＶＤＤと称される）供給電圧が立ち上がるとき、この電圧は、所望の供給電圧レベルまで上昇する。ゼロ・ボルトと所望の供給電圧との間の或る電圧ポイントで、電源に取り付けられた回路が正常に動作し得る許容可能な閾値に達する。しかし、立ち上がり期間において、この許容可能な閾値に達した後、この供給電圧は許容可能な閾値未満に下がる障害を起こすことがあり、それによって、電力遮断シーケンスをトリガし、論理回路で誤った機能が行われ、又はアナログ回路で誤った機能が行われる。
【０００４】
パワー・オン・リセット信号を生成する技術は数多く存在する。抵抗を直列で使用する従来の簡単な分圧回路から電圧基準を生成することができる。遺憾ながら、得られた基準電圧は供給電圧の１次関数であって、潜在的に障害が再発する可能性があるため、パワー・オン・リセット手順に関して望ましくない結果が生じることがある。さらに、抵抗型分圧器は温度に依存することがあり、そのため、温度に応じて異なる電圧レベルのパワー・オン・リセット信号が生成される。したがって、分圧器は、実質的に温度に依存しないことが求められるときには適切な解決策にならない。
【０００５】
バンド・ギャップ基準は極めて柔軟であり、実質的に電圧源に無関係で実質的に温度に依存しない基準電圧を生成することができる。従来のバンド・ギャップ基準回路は、供給電圧がシリコンのバンド・ギャップ（すなわち、約１．２５ボルト）を越える点においてパワー・オン・リセット信号を生成する。
【０００６】
図１に、従来のバンド・ギャップ基準型ＰＯＲ（パワー・オン・リセット）回路１０の回路図を示す。このバンド・ギャップ基準型の回路は、コンパレータ１５、２つのダイオード接続バイポーラ・トランジスタ２８、３８、及び抵抗２２、３２、３６を備える。これらのバイポーラ・トランジスタ２８、３８は、バイポーラ・トランジスタ２８が、相対サイズ１のＰ−Ｎ接合面積を有し、バイポーラ・トランジスタ３８が、バイポーラ・トランジスタ２８のサイズのＮ倍のＰ−Ｎ接合面積を有するような相対サイズの接合面積で構成される。
【０００７】
一般に、バンド・ギャップ基準は、サイズは異なるがエミッタ電流は同じである２つのダイオードは異なる電流密度を有し、その結果、Ｐ−Ｎ接合部において僅かに異なる電圧降下が生じるという原理から得られるものである。更に、Ｐ−Ｎ接合部は負の温度係数を有し、Ｐ−Ｎ接合部における電圧降下の変化は温度の変化に反比例する。すなわち、温度が上昇すると、Ｐ−Ｎ接合部における電圧降下は減少する。例えば、シリコンでは、Ｐ−Ｎ接合部における電圧降下は、約−２．２ｍＶ／℃の割合で温度の変化に反比例する。
【０００８】
そのため、抵抗２２、３２の値が同じ回路では、第１のバイポーラ・トランジスタ２８における電圧降下は、第２のバイポーラ・トランジスタ３８における電圧降下と抵抗３６における電圧降下を合成したものに等しい。その結果、抵抗３６における電圧降下は、第１のトランジスタ２８における電圧降下と第２のトランジスタ３８における電圧降下の差を表す。一般に、この差はΔＶｂｅと称され、２つのバイポーラ・トランジスタ２８、３８間の電圧降下の差を表すことを示す。また、ΔＶｂｅは絶対温度に比例する（ＰＴＡＴ）電圧とも称される。これは、この電圧が、第１のバイポーラ・トランジスタ２８の負の温度係数と実質的に逆である正の温度係数によって、温度変化に比例して増減するからである。そのため、出力信号１８は実質的に温度に依存しない。
【０００９】
抵抗２２、３２、３６の抵抗値及びバイポーラ・トランジスタ２８、３８のＰ−Ｎ接合部の相対サイズは、供給電圧が実質的に温度に無関係にバンド・ギャップ電圧を越えたときにパワー・オン・リセット信号１８がアサートされるように選択し得る。しかし、システムによっては、供給電圧には依然として約１．２５ボルトのかなりの雑音がのっていることがあり、また、このシステムの回路は、信頼できる動作が可能になる前に、より大きな供給電圧を必要とすることがある。
【００１０】
より大きな供給電圧でＰＯＲ信号を生成するために、他の回路が提案されている。図２のパワー・オン・リセット回路は図１の回路に類似のものであり、コンパレータ１５’、２つのダイオード接続バイポーラ・トランジスタ２８’、３８’及び抵抗２２’、３２’、３６’を備える。ただし、図２の実施の形態は、バンド・ギャップ基準とＶＣＣ５０’との間に追加の抵抗５２を含む。この構成により、ＶＣＣ５０’とバンド・ギャップ電圧基準との間に分圧器が形成され、それによって、パワー・オン・リセット信号がアサートされる全体的ＶＣＣレベルが上昇する。ただし、図２の回路は、追加の抵抗５２を流れる電流の正の温度係数のために温度に依存する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
実質的に温度に無関係であり、バンド・ギャップ電圧よりも大きい供給電圧でパワー・オン・リセット信号を生成し得るパワー・オン・リセット信号生成器の必要性が存在する。
【課題を解決するための手段】
【００１２】
本発明は、いくつかの実施の形態において、実質的に温度に無関係であってバンド・ギャップ電圧よりも大きな供給電圧でリセット信号を生成する方法及び装置を含む。
本発明の一つの実施の形態においては、リセット回路は、電圧生成器、第１の抵抗素子、電流生成器及びコンパレータを備える。第１の抵抗素子は、供給電圧と第１の電圧信号との間に動作可能に結合される。電流生成器は第１の電圧信号に動作可能に結合され、且つ、オフセット電流と正の温度係数を有する基準電流とをシンクするように構成される。電圧生成器は、負の温度係数を有する第２の電圧信号を生成するように構成される。コンパレータは第１の電圧信号と第２の電圧信号とを比較してリセット信号を生成するように構成される。
【００１３】
本発明の別の実施の形態は、第１の入力と、第２の入力と、リセット信号として構成された比較結果とを有するコンパレータを含むリセット回路を備える。このリセット回路は、供給電圧と第１の入力との間に動作可能に結合された第１の抵抗素子を更に含む。同様に、第２の抵抗素子は供給電圧と第２の入力との間に動作可能に結合される。第１の入力から、第４の抵抗素子は、第３の抵抗素子と第１のＰ−Ｎ接合素子との直列結合と並列に動作可能に結合され、第１のＰ−Ｎ接合素子は第３の抵抗素子と接地との間に順バイアス方向に構成される。第２のＰ−Ｎ接合素子は第２の入力と接地との間に順バイアス方向に動作可能に結合される。
【００１４】
本発明の別の実施の形態は、本明細書で説明する本発明の実施の形態に係る少なくとも１つのリセット回路を備える半導体デバイスを含む。
本発明の別の実施の形態は、半導体ウェーハ上に作製された少なくとも１つの半導体デバイスを含み、少なくとも１つの半導体デバイスは、本明細書で説明する本発明の実施の形態に係る少なくとも１つのリセット回路を含む。
【００１５】
本発明に係る更に別の実施の形態は、少なくとも１つの入力デバイス、少なくとも１つの出力デバイス、少なくとも１つのプロセッサ、及び、少なくとも１つのメモリ・デバイスを備える電子システムを含む。少なくとも１つのメモリ・デバイスは、本明細書で説明する本発明の実施の形態に係る少なくとも１つのリセット回路を備える。
【００１６】
本発明の別の実施の形態はリセット信号を生成する方法を含む。この方法は、オフセット電流と正の温度係数を有する基準電流とを生成するステップを含む。この方法は更に、供給電圧と基準電流との間に動作可能に結合された第１の抵抗素子を介して基準電流を導くことによって、供給電圧からの電圧降下としての第１の電圧信号を生成するステップを含む。この方法は更に、負の温度係数を有する第２の電圧信号を生成するステップと、第１の電圧信号と第２の電圧信号とを比較してリセット信号を生成するステップとを含む。
【発明を実施するための最良の形態】
【００１７】
本発明は、いくつかの実施の形態において、実質的に温度に無関係であり、実質的に供給電圧に無関係であり、バンド・ギャップ電圧よりも大きな電圧出力のパワー・オン・リセット信号を生成する方法及び装置を含む。
【００１８】
この説明での幾つかの回路はダイオード接続トランジスタとして知られている周知の回路構成を含み得る。ダイオード接続トランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタのゲートとドレインとの間が接続されるとき、又は、バイポーラ・トランジスタのベースとコレクタとの間が接続されるときに形成される。例えば、図１に示す回路においては、バイポーラ・トランジスタ２８、３８はダイオード構成で接続される。このように接続されると、このトランジスタはＰ−Ｎ接合ダイオードと同様の電圧−電流特性で動作する。
【００１９】
従来、シリコンのバンド・ギャップ電圧に対応する電圧基準は、バイポーラ接合トランジスタのベース・エミッタ間の電圧（Ｖｂｅ）を使用して定義されてきた。しかし、バイポーラ・トランジスタの代わりに、従来のダイオード又はダイオード構成で接続されたＣＭＯＳデバイスなどの、Ｐ−Ｎ接合を形成する任意のデバイスを使用し得る。バンド・ギャップ電圧は、本発明の様々な実施の形態における様々なデバイスから得ることができるが、バンド・ギャップ電圧を生成するのに使用される適切なデバイスは、一般に、ダイオード、Ｐ−Ｎ接合素子、ダイオード接続ＣＭＯＳトランジスタ、及び、ダイオード接続バイポーラ・トランジスタを指す。更に、これらのデバイスのいずれかによって生じる電圧降下を、従来からのＶｂｅという術語を用いることをも意味することがある。
【００２０】
図３は、温度変化に実質的に無関係であり、供給電圧１０５がバンド・ギャップ電圧よりも所定の大きさだけ大きくなったときにアサートされるリセット信号１３０が生成される理論を示すためのリセット回路１００の回路図を示している。（オフセットを伴う正の温度係数の電流Ｉｐｔｃｏとしても示されている）電流生成器１６０は、正の温度係数を有する電流、つまり温度が上昇すると増加する電流を生成する。この電流は、以下でより詳細に説明するオフセット電流又はベース・レベル電流を含む。第１の抵抗素子Ｒ１は供給電圧１０５と電流生成器１６０との間に電圧降下を生じ、その結果として、オフセット電圧と正の温度係数を有する第１の電圧信号１１０とが生じる。（Ｖｎｅｇとしても示されている）電圧生成器１５０は負の温度係数を有する第２の電圧、つまり温度が上昇すると減少する電圧を生成する。第１の電圧信号１１０はコンパレータ１４０の第１の入力１４１に動作可能に結合され、第２の電圧信号１２０はコンパレータ１４０の第２の入力１４２に動作可能に結合される。リセット信号１３０はコンパレータ１４０の出力によって生成される。
【００２１】
図４は、温度変化に実質的に無関係であり、供給電圧１０５がバンド・ギャップ電圧を所定の大きさだけ越えたときにアサートされるリセット信号１３０が生成される理論を示すためのリセット回路１００の回路図を示す。図４の実施の形態においては、Ｉｐｔｃｏを生成する電流生成器１６０は、抵抗素子Ｒ４と、絶対温度に比例する電流Ｉｐｔａｔを生成するように構成された電流生成器１６２とを備える。第１の抵抗素子Ｒ１は、供給電圧１０５と電圧生成器１６０との間に電圧降下を生じ、その結果として、オフセット電圧と正の温度係数を有する第１の電圧信号１１０とが生じる。図３の実施の形態の場合と同様に、電圧生成器１５０は負の温度係数を有する第２の電圧、つまり温度が上昇すると減少する電圧を生成する。第１の電圧信号１１０はコンパレータ１４０の第１の入力１４１に動作可能に結合され、第２の電圧信号１２０はコンパレータ１４０の第２の入力１４２に動作可能に結合される。リセット信号１３０はコンパレータ１４０の出力によって生成される。
【００２２】
図５Ａは、電圧生成器１５０及び電流生成器１６０の例示的な実施の形態による本発明の実施の形態を示す。リセット回路１００は、コンパレータ１４０、電圧生成器１５０、電流生成器１６０及び第１の抵抗素子Ｒ１を備える。電流生成器１６０は、第１のＰ−Ｎ接合素子Ｄ１、第３の抵抗素子Ｒ３及び第４の抵抗素子Ｒ４を備える。電圧生成器１５０は第２のＰ−Ｎ接合素子Ｄ２及び第２の抵抗素子Ｒ２を備える。
【００２３】
抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は、抵抗値が相対的に一定になるように、回路用の様々な要素や接続を使用して形成することができる。意図される抵抗の実施の形態は、例えば、個別抵抗、抵抗素子としての或る長さのＮ＋ドープ領域、抵抗素子としての或る長さのＰ＋ドープ領域、抵抗素子としての或る長さのポリシリコン、飽和領域で動作するように接続されたｎチャネル・トランジスタ、及び、飽和領域で動作するように接続されたｐチャネル・トランジスタである。コンパレータは、所望の範囲のアナログ電圧を比較するのに適した任意のコンパレータ、例えば差動増幅器であってよい。
【００２４】
第１のＰ−Ｎ接合素子Ｄ１及び第２のＰ−Ｎ接合素子Ｄ２は、第２のＰ−Ｎ接合素子Ｄ２が相対サイズ１の接合面積を有し、第１のＰ−Ｎ接合素子Ｄ１が第２のＰ−Ｎ接合素子Ｄ２のサイズのＮ倍の接合面積を有するような相対サイズの接合面積を持つよう構成される。先に述べたように、サイズは異なるがエミッタ電流は同じである２つのダイオードは、異なる電流密度を有することになるので、その結果としてＰ−Ｎ接合部において僅かに異なる電圧降下を生じる。同様に、電流密度が異なると、異なる電圧降下を生じるので、２つのダイオードが同じサイズを持つ（すなわち、Ｎ＝１）ように選択され、２つのダイオードを異なる電流が流れるよう回路設計することもできる。
【００２５】
また、Ｐ−Ｎ接合部は負の温度係数を有し、Ｐ−Ｎ接合部における電圧降下の変化は温度の変化に反比例する。換言すると、温度が上昇するにつれ、Ｐ−Ｎ接合部における電圧降下は減少する。例えば、シリコンでは、Ｖｂｅは約−２．２ｍＶ／℃で温度の変化に反比例する。そのため、電流密度に差があると、第１のＰ−Ｎ接合素子Ｄ１において、第２のＰ−Ｎ接合素子Ｄ２に対して僅かに異なる電圧降下が生じる。
【００２６】
図５Ａの回路を解析すると、当業者には理解されるように、ダイオードにおける電圧は近似的に下記のように表し得ることがわかる。
【００２７】
【数１】
2007060544.tif 000003
ただし、ｋはボルツマン定数であって約１．３８０６×１０−２３ジュール／°Ｋに等しく、ｑは電子の電荷であって約１．６０２×１０−１９クーロンに等しく、Ｔは°Ｋで表した絶対温度であり、Ｉはダイオードを流れる順方向電流であり、Ｉｓはダイオードの逆飽和電流を表し、ＡはＰ−Ｎ接合部の面積である。ｋＴ／ｑの項は熱電圧（ＶＴ）と証されることが多い。そのため、３００°Ｋの室温では、ＶＴは約２６ｍＶに等しい。
【００２８】
実質的な温度独立性を得るためのパラメータは、ＶＣＣではなくリセット信号１３０が第１の抵抗素子Ｒ１及び第２の抵抗素子Ｒ２に対する電流源としてフィードバックされるフィードバック回路として回路を想定することによって定義される。このフィードバック・モデルにおいては、コンパレータ１４０は第１の電圧信号１１０の電圧及び第２の電圧信号１２０の電圧を実質的に同じ電圧へ移行させるように動作する。つまり、
【００２９】
【数２】
2007060544.tif 000004
となる。
【００３０】
ＶＲ３は、第２のＰ−Ｎ接合素子Ｄ２の電圧降下と第１のＰ−Ｎ接合素子Ｄ１の電圧降下との差を表すので、ΔＶｂｅとも呼ばれる。ダイオードの式に代入すると、ΔＶｂｅは
【００３１】
【数３】
2007060544.tif 000005
と表すことができる。
【００３２】
抵抗素子Ｒ１、Ｒ２を同じ抵抗値になるように選択すると、定常状態では、第１の電圧信号１１０は第２の電圧信号１２０の電圧と実質的に等しくなり、（基準電流とも呼ばれる）第１の電流Ｉ１は第２の電流Ｉ２に実質的に等しくなる。これらの条件下では、式２は、
【００３３】
【数４】
2007060544.tif 000006
と記述し得る。ただし、Ｎは第１のＰ−Ｎ接合素子Ｄ１と第２のＰ−Ｎ接合素子Ｄ２とのＰ−Ｎ接合面積の比に等しい。
【００３４】
このフィードバック・モデルにおいては、リセット信号１３０の電圧は、第２の抵抗素子Ｒ２における電圧降下と第２のＰ−Ｎ接合素子Ｄ２における電圧降下との和になり、
【００３５】
【数５】
2007060544.tif 000007
と記述し得る。
【００３６】
更に、第１の電流Ｉ１は、（第１の部分とも呼ばれる）副電流Ｉ１ａと（第２の部分とも呼ばれる）副電流Ｉ１ｂの和に等しく、式
【００３７】
【数６】
2007060544.tif 000008
で表される。ここで、Ｖ１は第１の電圧信号１１０の電圧を示す。しかし、定常状態でのフィードバックによりＶ１はＶｂｅ２に等しいので、式６は、
【００３８】
【数７】
2007060544.tif 000009
と記述し得る。
【００３９】
したがって、第１の抵抗素子Ｒ１における電圧降下は、
【００４０】
【数８】
2007060544.tif 000010
となる。
【００４１】
定常状態では、ＶＲ２はＶＲ１に等しい。その結果、式５のＶｏｕｔは、
【００４２】
【数９】
2007060544.tif 000011
と記述し得る。
【００４３】
この式から、温度変化に対するリセット信号１３０の電圧の変化が実質的にほぼゼロである、すなわち
【００４４】
【数１０】
2007060544.tif 000012
である実質的な温度独立性を維持しながら、約１．２５Ｖのバンド・ギャップ電圧よりも大きいリセット信号１３０の電圧を満足するパラメータの組を定義することができる。
【００４５】
例えば、Ｒ１＝Ｒ２＝２４０ｋΩ、Ｒ３＝１５ｋΩ、Ｒ４＝４００ｋΩ、Ｎ＝８の場合、約２．２ＶのＶｏｕｔを得ることができる。
これに対して、図１の先行技術の回路を解析すると、電流Ｉ２について
【００４６】
【数１１】
2007060544.tif 000013
として表される式を得ることができる。したがって、抵抗素子２２における電圧降下は、
【００４７】
【数１２】
2007060544.tif 000014
となる。そのため、定常状態においては、またＶ２２はＶ３２に等しいから、図１のＶｏｕｔは、
【００４８】
【数１３】
2007060544.tif 000015
と記述し得る。
【００４９】
換言すると、図１の先行技術による回路に対するＶｏｕｔは、
【００５０】
Ｖｏｕｔ＝Ｖｂｅ１＋Ａ＊Ｖｂｅ
と記述され、一方、本発明の実施の形態においては、Ｖｏｕｔは、
【００５１】
Ｖｏｕｔ＝Ｖｂｅ１＋Ｂ＊ΔＶｂｅ＋Ｃ＊Ｖｂｅ１
と記述される。
【００５２】
電流Ｉ１は図６のようにグラフで表すことができる。電流Ｉ１は副電流Ｉ１ａと副電流Ｉ１ｂとの和として示される。副電流Ｉ１ａは、式７のΔＶｂｅ項に起因して、絶対温度に比例する（すなわち、ＰＴＡＴである）ことがわかる。同様に、副電流Ｉ１ｂは、式７のＶｂｅ２項に起因して、温度変化に反比例する。その結果、（図３及び図４に示す）電流生成器１６０が、基準電流Ｉ１のＩ１ａの部分から正の温度係数を有する基準電流Ｉ１（すなわちＩｐｔｃｏ）をどのように生成し、基準電流Ｉ１のＩ１ｂの部分から追加のオフセット電流をどのように生成するかがわかる。
【００５３】
上記の考察は、リセット回路１００が実質的に温度に対して独立したリセット信号１３０を生成するように選択される動作パラメータを定義するのにフィードバックを使用した。しかし、図３及び図４に示す実際の実施の形態においては、フィードバックは使用されていない。フィードバックを行わない場合のパラメータは供給電圧１０５を定義し、この供給電圧においてリセット信号１３０に遷移が行われる。
【００５４】
図５Ｂは、バンド・ギャップ電圧よりも大きい供給電圧でリセット信号を生成する、本発明の別の実施の形態の回路図である。この実施の形態は、供給電圧１０５に直結するのではなく、抵抗Ｒ１、Ｒ２が抵抗Ｒ５に結合され、抵抗Ｒ５が供給電圧１０５に結合されるという点を除き、図５Ａの実施の形態と同じである。この構成は、供給電圧１０５とコンパレータ１４０の入力との間に分圧器を形成する。そのため、実質的な温度独立性を維持しながら、パワー・オン・リセット信号がアサートされる全体的な供給電圧１０５を高めることができる。
【００５５】
フィードバックを行うことなく、リセット回路１００の動作を、様々な温度において、供給電圧１０５に対するパワー・オン・リセット電圧として検査することができる。図７は、ｘ軸方向の供給電圧１０５に対する、ｙ軸方向の第１の電圧信号１１０及び第２の電圧信号１２０のシミュレーションを示している。線１１０Ｌ、１１０Ｒ、１１０Ｈはそれぞれ、低温、室温及び高温での第１の電圧信号１１０の電圧を示す。同様に、線１２０Ｌ、１２０Ｒ、１２０Ｈはそれぞれ、低温、室温及び高温での第２の電圧信号１２０の電圧を示す。
【００５６】
動作において、供給電圧１０５は、印加されると、ゼロから意図したＶＣＣレベルまで立ち上がる。供給電圧１０５が上昇するにつれ、第１の電圧信号１１０及び第２の電圧信号１２０の電圧レベルも上昇する。しかし、これらの電圧信号は互いに異なる速度で上昇する。第２の電圧信号１２０は、供給電圧１０５の上昇に対して電圧が急激に上昇する従来のダイオード曲線で上昇し、次いで、供給電圧１０５が第２のＰ−Ｎ接合素子Ｄ２における電圧降下を越えた後、実質的に平坦になる。一方、第１の電圧信号１１０は、オフセット電流と正の温度係数の電流とを有する電流生成器１６０を含む。その結果、第１の電圧信号１１０は、供給電圧１０５の上昇につれて最初は低速で上昇するが、それほど平坦にはならない。電圧変化のこのような差の結果、コンパレータ１４０は、第１の電圧信号１１０が第２の電圧信号１２０よりも大きくなり、リセット信号１３０がアサートされる遷移点まで供給電圧１０５が上昇するときに低電圧を生成する。
【００５７】
高温における信号を参照すると、供給電圧１０５が低いところでは、第１の電圧信号１１０Ｈは第２の電圧信号１２０Ｈよりも低い電圧で開始することがわかる。約２．２Ｖの供給電圧１０５において第１の電圧信号１１０Ｈは第２の電圧信号１２０Ｈと交差し、以後、第２の電圧信号１２０Ｈよりも大きくなる。この遷移点１８０Ｈにおいて、リセット信号１３０はネゲート状態からアサート状態に切り換わり、有効で実質的に安定な供給電圧１０５が存在することを示す。
【００５８】
室温における信号を参照すると、供給電圧１０５が低いところでは、第１の電圧信号１１０Ｒは第２の電圧信号１２０Ｒよりも低い電圧で開始することがわかる。約２．２Ｖの供給電圧１０５において第１の電圧信号１１０Ｒは第２の電圧信号１２０Ｒと交差し、以後、第２の電圧信号１２０Ｒよりも大きくなる。この遷移点１８０Ｒで、リセット信号１３０はネゲート状態からアサート状態に切り換わり、有効で実質的に安定な供給電圧１０５が存在することを示す。
【００５９】
低温における信号を参照すると、供給電圧１０５が低いところでは、第１の電圧信号１１０Ｌは第２の電圧信号１２０Ｌよりも低い電圧で開始することがわかる。約２．２Ｖの供給電圧１０５において第１の電圧信号１１０Ｌは第２の電圧信号１２０Ｌと交差し、以後、第２の電圧信号１２０Ｌよりも大きくなる。この遷移点１８０Ｌで、リセット信号１３０はネゲート状態からアサート状態に切り換わり、有効で実質的に安定な供給電圧１０５が存在することを示す。
【００６０】
遷移点１８０Ｌ、１８０Ｒ、１８０Ｈは、異なる温度に対して異なる電圧で（第１の電圧信号１１０及び第２の電圧信号１２０に対して）生じるが、理解されるように、これらの遷移点１８０Ｌ、１８０Ｒ、１８０Ｈはすべて、ほぼ同じ供給電圧１０５において生じる。そのため、リセット信号１３０がアサートされる点は、実質的に温度から独立しており、Ｐ−Ｎ接合素子の面積の比に対するパラメータの組と抵抗素子に対する抵抗値とを適切に選択することによって、バンド・ギャップ電圧よりも大きい所望の電圧に設定することができる。
【００６１】
半導体メモリに関連して主に記述した本発明の実施の形態は、多くの半導体デバイスに適用可能である。例を挙げると、パワー・オン・リセット信号がバンド・ギャップ電圧よりも大きい供給電圧のところで生じることを必要とする任意の半導体デバイスは本発明を利用することができる。
【００６２】
図８に示すように、本発明に係る半導体ウェーハ４００は複数の半導体デバイス２００を含み、各半導体デバイス２００には、本明細書で説明したリセット回路又はリセット方法の少なくとも１つの実施の形態が組み込まれている。当然のことながら、理解されるように、半導体デバイス２００は、例えば、ＳＯＩ（シリコン・オン・インシュレータ）基板、ＳＯＧ（シリコン・オン・グラス）基板、ＳＯＳ（シリコン・オン・サファイア）基板など、シリコン・ウェーハ以外の基板上に製作し得る。
【００６３】
図９に示すように、本発明に係る電子システム５００は、入力デバイス５１０、出力デバイス５２０、プロセッサ５３０及びメモリ・デバイス５４０を備える。メモリ・デバイス５４０は、ＤＲＡＭデバイスに、本明細書で説明したリセット回路又はリセット方法の少なくとも１つの実施の形態を組み込んだ少なくとも１つの半導体メモリ２００’を備える。理解されるように、半導体メモリ２００’は、例えばＳＲＡＭ（スタティックＲＡＭ）デバイス及びフラッシュ・メモリ・デバイスを含む、ＤＲＡＭ以外の様々なデバイスを含み得る。
【００６４】
本明細書では、好ましい実施の形態に関して本発明を説明してきたが、当業者は認識し、理解するように、本発明はそれに限定されるものではない。むしろ、特許請求するように、本発明の範囲から逸脱することなく、これらの好ましい実施の形態に多くの追加、削除及び改変を加えることができる。更に、一つの実施の形態の特徴は、別の実施の形態の特徴と組み合わせることができ、これらは依然として本発明者らが企図する本発明の範囲に含まれる。
【図面の簡単な説明】
【００６５】
【図１】従来のパワー・オン・リセット回路の回路図である。
【図２】従来の別のパワー・オン・リセット回路の回路図である。
【図３】バンド・ギャップ電圧よりも大きい供給電圧においてリセット信号を生成する、本発明の実施の形態の回路図である。
【図４】バンド・ギャップ電圧よりも大きい供給電圧においてリセット信号を生成する、本発明の別の実施の形態の回路図である。
【図５Ａ】バンド・ギャップ電圧よりも大きい供給電圧においてリセット信号を生成する、本発明の別の実施の形態の回路図である。
【図５Ｂ】バンド・ギャップ電圧よりも大きい供給電圧においてリセット信号を生成する、本発明の別の実施の形態の回路図である。
【図６】図５Ａの実施の形態による様々な電流のグラフ表示である。
【図７】図５Ａの実施の形態による様々な電圧信号に対するシミュレーション結果のグラフ表示である。
【図８】本発明に係るリセット回路を含む複数の半導体デバイスを有する半導体ウェーハである。
【図９】本発明に係るリセット回路を含む複数の半導体メモリを示すコンピューティング・システムである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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