(57)【要約】【課題】電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供する。【解決手段】半導体基板の主面上に形成された多結晶シリコン膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を濃淡の位相モード像で表した後、位相モード像を画像処理して多結晶シリコン膜のシリコン結晶粒１３の大きさを算出する。得られたシリコン結晶粒１３の大きさから、多結晶シリコン膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価する。【選択図】図７
2007329381.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に多結晶シリコン膜を形成する工程と、
（ｂ）原子間力顕微鏡を用いて前記多結晶シリコン膜の表面をプローブ走査し、入力信号と出力信号との位相遅延を測定する工程と、
（ｃ）前記位相遅延を位相モード像で表し、前記位相モード像を画像処理して前記多結晶シリコン膜のシリコン結晶粒の大きさを得る工程と、
（ｄ）前記シリコン結晶粒の大きさから、前記多結晶シリコン膜を加工して形成されるパターンのライン端ラフネスまたはライン幅ラフネスを評価する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の主面上に多結晶シリコン膜を形成する工程と、
（ｂ）原子間力顕微鏡を用いて前記多結晶シリコン膜の表面をプローブ走査し、入力信号と出力信号との位相遅延を測定する工程と、
（ｃ）前記位相遅延を位相モード像で表し、前記位相モード像を画像処理して前記多結晶シリコン膜のシリコン結晶粒の大きさを得る工程と、
（ｄ）前記シリコン結晶粒の大きさから、前記多結晶シリコン膜を加工して形成されるパターンのライン端ラフネスまたはライン幅ラフネスを評価する工程とを含む半導体装置の製造方法であって、
前記（ｃ）工程で得られた前記多結晶シリコン膜のシリコン結晶粒の大きさに対して、前記原子間力顕微鏡とは異なる方法から求めた補正係数を加えた数値処理が行われることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の主面上に多結晶シリコン膜を形成する工程と、
（ｂ）原子間力顕微鏡を用いて前記多結晶シリコン膜の表面をプローブ走査し、入力信号と出力信号との位相遅延を測定する工程と、
（ｃ）前記位相遅延を位相モード像で表し、前記位相モード像を画像処理して前記多結晶シリコン膜のシリコン結晶粒の大きさを得る工程と、
（ｄ）前記シリコン結晶粒の大きさから、前記多結晶シリコン膜を加工して形成されるパターンのライン端ラフネスまたはライン幅ラフネスを評価する工程とを含む半導体装置の製造方法であって、
前記（ｂ）工程において、前記半導体基板の法線方向からプローブを走査させることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の主面上に多結晶シリコン膜を形成する工程と、
（ｂ）原子間力顕微鏡を用いて前記多結晶シリコン膜の表面をプローブ走査し、入力信号と出力信号との位相遅延を測定する工程と、
（ｃ）前記位相遅延を位相モード像で表し、前記位相モード像を画像処理して前記多結晶シリコン膜のシリコン結晶粒の大きさを得る工程と、
（ｄ）前記シリコン結晶粒の大きさから、前記多結晶シリコン膜を加工して形成されるパターンのライン端ラフネスまたはライン幅ラフネスを評価する工程とを含む半導体装置の製造方法であって、
前記（ｂ）工程において、前記半導体基板を傾斜させることにより前記半導体基板の法線方向から任意の角度を有してプローブを走査させることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、前記角度は１０〜４０度であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電界効果トランジスタのゲート電極を構成する多結晶シリコン膜の検査工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、多結晶膜のグレインの画像を２値化して表示し、その画像に加えた複数の直線とグレインの境界線との交点を目視による修正を加えて確定し、直線上の各交点間の距離を求め、この距離をグレインの粒径とみなしてメディアン径および形状係数を演算するグレインサイズの測定方法が特開平６−１６７３１２号公報（特許文献１参照）に開示されている。
【０００３】
また、ＣＤ−ＳＥＭ（Critical-Dimension Scanning Electron Microscope）を用いてラインパターン上のライン端のラフネスあるいはライン幅のラフネスを計測する際、長い領域のエッジ情報を密に拾うことにより、正確な計測を実現することのできる技術が日立評論（非特許文献１参照）に記述されている。
【特許文献１】特開平６−１６７３１２号公報（段落［００１４］〜［００１６］）
【非特許文献１】山口敦子、中垣亮、川田洋揮、「６５ｎｍプロセスノードに対応するＣＤ−ＳＥＭ技術」、日立評論、２００４年７月、Ｖｏｌ．８６、Ｎｏ．７、ｐ．４７１−４７６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の高集積化が進み、すでに加工寸法はナノメータ（ｎｍ）の領域に入っている。例えば９０ｎｍ技術を用いる電界効果トランジスタでは、そのゲート電極のゲート長は５０ｎｍ以下となっており、さらに６５ｎｍ技術を用いる電界効果トランジスタでは、そのゲート電極のゲート長は２５ｎｍ以下となることが予想されている。このため、ゲート電極の加工精度が電界効果トランジスタの性能に大きな影響を与えることとなり（例えばリーク電流の増加によるしきい値電圧の低下等）、ゲート電極を形成するリソグラフィ工程からエッチング工程において高精度な加工技術および高精度な評価技術が必要とされる。
【０００５】
一方、ゲート電極を多結晶シリコン膜で構成した場合、ゲート電極の形状が微小なシリコンの結晶粒の影響を受けて、数ｎｍ〜数十ｎｍ程度のライン端ラフネス（Line Edge Roughness）またはライン幅ラフネス（Line Width Roughness）が生じることがある。そこで、ゲート電極の製造過程では、例えばＣＤ−ＳＥＭを用いたゲート長の測定または透過型電子顕微鏡を用いたシリコン結晶粒の観察による品質検査を行っている。しかし、ＣＤ−ＳＥＭは他のラフネスとの分離やシリコン結晶粒の観察ができない、また透過型電子顕微鏡は破壊検査であり、試料作成や評価に多大な時間を要するなどの課題を有している。さらに、これら評価手法は、基本的にゲート電極を形成した後の評価となるため、事前に多結晶シリコン膜のシリコン結晶粒の予見を行うことは不可能である。
【０００６】
本発明の目的は、電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の半導体装置の製造方法は、半導体基板の主面上に形成された結晶質の膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を画像処理して結晶質の膜の結晶粒の大きさを算出し、得られた結晶粒の大きさから、結晶質の膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価するものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
電界効果トランジスタを形成するゲート電極のライン端ラフネスまたはライン端ラフネスへ及ぼすシリコン結晶粒の影響を非破壊でかつ簡便に評価することができる。
【発明を実施するための最良の形態】
【００１２】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、本実施の形態で用いる図面においては、図面を見易くするためにハッチングを付す。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００１４】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
本発明の実施の形態１によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１〜図２０を用いて説明する。図１〜図５、図１１および図１４〜図２０はＣＭＯＳデバイスの要部断面図、図６はゲート電極の製造工程の一例を示すフロー図、図７は原子間力顕微鏡を用いる位相モード測定の原理を説明する模式図、図８は原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜のシリコン結晶粒の位相モード像、図９（ａ）および（ｂ）はそれぞれ透過型電子顕微鏡を用いた測定により得られた多結晶シリコン膜のシリコン結晶粒の観察像、図１０は原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜の結晶粒径と透視型電子顕微鏡を用いた測定により得られた多結晶シリコン膜の結晶粒径との関係を示すグラフ図、図１２はゲート電極のライン端ラフネスおよびライン幅ラフネスの発生機構を説明するＭＩＳの模式平面図、図１３はゲート電極のライン端ラフネスおよびライン幅ラフネスの影響を説明するＭＩＳの模式断面図である。
【００１６】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ１０ｎｍ程度の酸化シリコン膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ１００ｎｍ程度の窒化シリコン膜３を堆積する。続いてレジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００ｎｍ程度の溝４ａを形成する。
【００１７】
次に、図２に示すように、熱リン酸を用いたウェットエッチングにより窒化シリコン膜３を除去した後、溝４ａの内部を含む半導体基板１の主面上にＣＶＤ法により絶縁膜４ｂを堆積する。続いて絶縁膜４ｂをＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝４ａの内部に絶縁膜４ｂを残すことにより素子分離４を形成する。続いて半導体基板１を温度１０００℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｂを焼き締める。
【００１８】
次に、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｎＭＩＳ形成領域にｐ型ウェル５を形成するためのｐ型不純物、例えばボロン（Ｂ）をイオン注入する。同様に、ｎＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｐＭＩＳ形成領域にｎ型ウェル６を形成するためのｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。続いて半導体基板１に熱処理を施した後、ｐ型不純物およびｎ型不純物を活性化させる。次に、例えばフッ酸水溶液を用いたウェットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍ程度のゲート絶縁膜７を半導体基板１の表面（ｐ型ウェル５およびｎ型ウェル６のそれぞれの表面）に形成する。
【００１９】
次に、ｎＭＩＳおよびｐＭＩＳのゲート電極の形成方法について図６に示すフロー図に従い詳細に説明する。まず、図３に示すように、ゲート絶縁膜７上に、例えば厚さ１６０ｎｍ程度のアモルファスシリコン膜８をＣＶＤ法により堆積する。なお、ここでは不純物を添加していないアモルファスシリコン膜を例示したが、これに限定されるものではなく、例えば多結晶シリコン膜を用いることもできる。続いてｐＭＩＳ形成領域をレジストパターン９ａにより覆い、半導体基板１のｎＭＩＳ形成領域のアモルファスシリコン膜８にｎ型不純物、例えばリンをイオン注入する。イオン注入条件は、例えばドーズ量６×１０１５ｃｍ−２、エネルギー１０ｋｅＶである。同様に、図４に示すように、ｎＭＩＳ形成領域をレジストパターン９ｂにより覆い、半導体基板１のｐＭＩＳ形成領域のアモルファスシリコン膜８にｐ型不純物、例えばボロンをイオン注入する。イオン注入条件は、例えばドーズ量２×１０１５ｃｍ−２、エネルギー３ｋｅＶである。
【００２０】
次に、図５に示すように、半導体基板１に、例えば９００℃、１５秒程度の熱処理を施して、アモルファスシリコン膜８に導入したｎ型不純物およびｐ型不純物を活性化させ、さらにｎＭＩＳ形成領域のアモルファスシリコン膜８をｎ型の多結晶シリコン膜１０ｎｓに、ｐＭＩＳ形成領域のアモルファスシリコン膜８をｐ型の多結晶シリコン膜１０ｐｓに変える。
【００２１】
次に、原子間力顕微鏡を用いた位相モード測定により多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の検査を行う（図６の工程Ｐ１）。
【００２２】
図７に示すように、原子間力顕微鏡を用いた位相モード測定は、ＡＣモード測定においてプローブ（探針）１１に与える入力信号と試料表面（本実施の形態１では多結晶シリコン膜１０ｐｓ，１０ｎｓの表面）１２からの出力信号との位相遅延を濃淡の位相モード像で表現する測定であり、プローブ１１と試料表面１２の粘着性や硬度等との相互作用が反映される。よって、試料表面１２のラフネス測定または３次元形状計測（本発明の実施の形態２において述べる）を行うことが可能となる。
【００２３】
シリコン結晶粒１３の一部が、試料表面１２から突出した形状となっている場合、多結晶シリコン膜１０ｐｓ，１０ｎｓに対して原子間力顕微鏡を用いた位相モード測定を行うと、入力信号と出力信号との位相差はシリコン結晶粒１３に対して小さく、シリコン結晶粒１３が成長していない試料表面１２に対して大きく表れる。従って、両者の位相差の違いを、例えば色の濃淡を用いた位相モード像で表し、その位相モード像を画像処理することによってシリコン結晶粒１３の大きさを評価することができる。さらに、ゲート電極に加工した後のシリコン結晶粒１３によるライン端ラフネスまたはライン幅ラフネスを予見することが可能となる。
【００２４】
図８は、原子間力顕微鏡を用いた位相モード測定により得られたゲート電極に加工した後の多結晶シリコン膜の位相モード像である。測定には、先端径が２〜３ｎｍの高密度カーボン製プローブを用い、試料には、イオン注入によりリンが添加され、さらに熱処理が施された多結晶シリコン膜を用いた。図８中、ゲート電極に明部で示された部分がシリコン結晶粒であり、平均的なシリコン結晶粒の大きさは７０〜１３０ｎｍであることがわかる。この測定は、ゲート電極に加工する前の多結晶シリコン膜においても全く同様の評価ができるので、ゲート電極に加工する前にシリコン結晶粒の成長に伴うライン端ラフネスまたはライン幅ラフネスを予想することができる。
【００２５】
図９（ａ）および（ｂ）は、透過型電子顕微鏡を用いた測定により得られたゲート電極に加工した後の多結晶シリコン膜の観察像である。図９（ａ）および（ｂ）からゲート電極に４０〜１００ｎｍに成長したシリコン結晶粒を確認することができる。平均した数値として３０ｎｍ程度の差異はあるものの、原子間力顕微鏡を用いた位相モード測定と透過型電子顕微鏡を用いた測定とにおいてシリコン結晶粒の成長傾向に一致が見られる。また、図９（ｂ）からは、シリコン結晶粒１４がゲート電極の側壁の形状に影響を与え、ライン端ラフネスの増加の要因となっていることがわかる。すなわち、透過型電子顕微鏡を用いた測定とほぼ同等のシリコン結晶粒の評価が、原子間力顕微鏡を用いた位相モード測定により非破壊でかつ簡便に行うことができる。
【００２６】
原子間力顕微鏡を用いた位相モード測定と透過型電子顕微鏡を用いた測定から得られる結晶粒径の値には差が見られる。いずれの値を採用するかは測定者が任意に定めれば良いが、現状の技術水準では、透過型電子顕微鏡による測定値の方が真値に近いと考えられる。従って、位相モード測定による測定値は、透過型電子顕微鏡による測定値により較正することでより正確な評価が可能である。また、原子間力顕微鏡を用いた位相モード測定による結晶粒径の測定値は、使用するプローブの先端径に依存して変動する。従って、位相モード測定により結晶粒径を測定するに当たっては、プローブに固有の係数を事前に調査し、測定値を補正することで実際のシリコン結晶粒の大きさに近い値を得ることが可能である。すなわち、位相モード測定により得られる結晶粒径の補正係数は、使用するプローブの種類に応じて変わることになる。
【００２７】
図１０は、原子間力顕微鏡を用いた位相モード測定により得られた結晶粒径（シリコン結晶粒の大きさ）と透過型電子顕微鏡を用いた測定により得られた結晶粒径（シリコン結晶粒の大きさ）との対応を示すグラフ図である。図１０中に示されるデータのうち、●（符号１５）が高密度カーボン製プローブ、×（符号１６）がシリコン製プローブを用いて測定されたデータに対応する。先端径が２〜３ｎｍの高密度カーボン製プローブと先端径が６〜８ｎｍのシリコン製プローブとでは測定値の分布が異なり、それぞれ固有の補正係数を有することが分かる。
【００２８】
そこで、次に、上記図６の工程Ｐ１で原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさと透過型電子顕微鏡を用いた測定により得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさの対応関係から補正係数を求める（図６の工程Ｐ２）。例えば、図１０に示されるデータを適当な関数でフィッティングすることにより、位相モード測定により得られる結晶粒径の補正係数を得ることができる。
【００２９】
次に、原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさに上記補正係数を考慮した数値処理を行い、より実際に近い多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさを算出する（図６の工程Ｐ３）。
【００３０】
以上の説明においては、高密度カーボン製プローブおよびシリコン製プローブによる測定結果について説明したが、プローブ材料としてＣＮＴ（カーボンナノチューブ）を使用することも可能である。ＣＮＴプローブは、高密度カーボン製プローブやシリコン製プローブと比較して、プローブ径が２０〜８０ｎｍ、長さが３００〜８００ｎｍとアスペクト比が大きい。従って、高密度カーボン製プローブとシリコン製プローブでは、プローブ側壁が当たり正確な測定ができないような高アスペクト形状のパターン（例えばゲート電極パターン等）の評価に適している。
【００３１】
次に、上記図６の工程Ｐ３で原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさのデータから、そのシリコン結晶粒の大きさがゲート電極のライン端ラフネスまたはライン幅ラフネスへ及ぼす影響を考慮して、ゲート電極の加工工程への進行の可否が判断される（図６の工程Ｐ４）。
【００３２】
ここでゲート電極の加工工程への進行が不可（Ｎｏ）と判断された場合は、ＣＭＯＳデバイスの製造を中止する（図６の工程Ｐ５）か、多結晶シリコン膜１０ｐｓ，１０ｎｓを除去した後に再度製造を継続する（図６の工程Ｐ６）かが判断される（図６の工程７）。再度製造を継続する場合には、上記図６の工程Ｐ３で得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさのデータから、アモルファスシリコン膜の成膜条件、イオン注入条件および熱処理条件等の変更が適宜行われて、これら条件が上記図６の工程Ｐ１に戻される。一方、ゲート電極の加工工程への進行が可（Ｙｅｓ）と判断された場合は、上記図６の工程Ｐ３で原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさのデータを元に、ドライエッチング条件の変更またはライン端ラフネスまたはライン幅ラフネスを低減するためのプロセス追加（図６の工程Ｐ８）等が適宜行われる（図６の工程９）。その後、多結晶シリコン膜１０ｐｓ，１０ｎｓが成膜された半導体基板１をゲート電極の加工工程（図６の工程Ｐ１０）へ進める。さらに、ＣＤ−ＳＥＭ等のその他の検査装置を用いて得られたライン端ラフネスまたはライン幅ラフネスの計測データ等を応用してもよく、より正確な多結晶シリコン膜１０ｐｓ，１０ｎｓのドライエッチング条件等を求めることができる。
【００３３】
このように、多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の検査に原子間力顕微鏡を用い、さらに図６を用いて説明した上記フィードバック概念を応用することにより、多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の大きさがゲート電極に加工した後のライン端ラフネスまたはライン幅ラフネスへ及ぼす影響を非破壊でかつ簡便に、ゲート電極に加工する前に知ることが可能となる。従って、その評価結果を多結晶シリコン膜１０ｐｓ，１０ｎｓの成膜工程、リソグラフィ工程、ドライエッチング工程等へフィードバックすることにより、ゲート電極の加工工程における製造歩留まりを向上させることができて、例えば９０ｎｍ技術を用いるＣＭＯＳデバイスでは、ゲート電極の加工工程における製造歩留まりを２〜３％程度向上させることができる。
【００３４】
次に、図１１に示すように、多結晶シリコン膜１０ｐｓ，１０ｎｓが成膜された半導体基板１をゲート電極の加工工程へ進めた後、多結晶シリコン膜１０ｐｓ，１０ｎｓの評価結果をフィードバックすることにより多結晶シリコン膜１０ｎｓ，１０ｎｐを加工してゲート電極を形成する。ここでは、レジストパターンをマスクとしたドライエッチングによりｎ型の多結晶シリコン膜１０ｎｓを加工し、ｎＭＩＳ形成領域にｎ型の多結晶シリコン膜１０ｎｓで構成されるゲート長５０ｎｍ程度のゲート電極１０ｎを形成する。同時に、レジストパターンをマスクとしたドライエッチングによりｐ型の多結晶シリコン膜１０ｐｓを加工し、ｐＭＩＳ形成領域にｐ型の多結晶シリコン膜１０ｐｓで構成されるゲート長５０ｎｍ程度のゲート電極１０ｐを形成する。
【００３５】
前述したように、図１２に示すように、多結晶シリコン膜１０ｎｓ，１０ｐｓに４０〜１００ｎｍ程度の大きさのシリコン結晶粒が成長すると、ゲート電極１０の端部の形状がシリコン結晶粒の影響を受けて、数ｎｍ〜数十ｎｍ程度のライン端ラフネス１７およびライン幅ラフネス１８が生じる。ゲート電極１０に生じたライン端ラフネス１７またはライン幅ラフネス１８は、ＣＭＯＳデバイスの性能に大きく影響を及ぼすゲート長を変動させる。例えばライン幅ラフネス１８が短いと、局所的にゲート長が短くなるショートチャネル効果を引き起こすことによってリーク電流ＬＣが増加して、しきい値電圧が下がる。逆に図１３に示すような、シリコン結晶粒１９によりライン幅ラフネス１８が長くなると、ゲート長の揺らぎを引き起こすことによってデバイス性能のばらつきの原因となる。しかしながら、本実施の形態１では、事前に得られた多結晶シリコン膜１０ｐｓ，１０ｎｓのシリコン結晶粒の評価結果を多結晶シリコン膜１０ｐｓ，１０ｎｓの成膜工程、リソグラフィ工程、ドライエッチング工程等へフィードバックすることができるので、ライン端ラフネス１７またはライン幅ラフネス１８に起因する問題を回避することができる。
【００３６】
次に、図１４に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１０ｎをマスクとして半導体基板１のｎＭＩＳ形成領域にｎ型不純物、例えばリンまたはヒ素をイオン注入し、ｎＭＩＳの相対的に低濃度なソース・ドレイン拡張領域２１を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１０ｐをマスクとして半導体基板１のｐＭＩＳ形成領域にｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入し、ｐＭＩＳの相対的に低濃度なソース・ドレイン拡張領域２２を形成する。上記ソース・ドレイン拡張領域２１，２２の深さは、例えば３０ｎｍ程度である。
【００３７】
次に、図１５に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜２３をＣＶＤ法により堆積した後、さらに酸化シリコン膜２３上に窒化シリコン膜２４をＣＶＤ法により堆積する。
【００３８】
次に、図１６に示すように、窒化シリコン膜２４膜をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極１０ｎおよびｐＭＩＳのゲート電極１０ｐのそれぞれの側壁にサイドウォール２５を形成する。
【００３９】
次に、図１７に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１０ｎおよびサイドウォール２５をマスクとしてｐ型ウェル５にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳの相対的に高濃度なソース・ドレイン拡散領域２６を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１０ｐおよびサイドウォール２５をマスクとしてｎ型ウェル６にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳの相対的に高濃度なソース・ドレイン拡散領域２７を形成する。上記ソース・ドレイン拡散領域２６，２７の深さは、例えば５０ｎｍ程度である。
【００４０】
次に、サリサイド技術によりｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域２６の表面およびｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域２７の表面に低抵抗のニッケルシリサイド層２８を形成する。なお、ここではニッケルシリサイド層を例示したが、他のシリサイド層、例えばチタンシリサイド層またはコバルトシリサイド層等を形成してもよい。
【００４１】
次に、図１８に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜２９ａを形成する。続いて第１絶縁膜２９ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜２９ｂを形成し、第１および第２絶縁膜２９ａ，２９ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜２９ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜２９ａの表面に凹凸形状が形成されていても、第２絶縁膜２９ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
【００４２】
次に、レジストパターンをマスクとして第１および第２絶縁膜２９ａ，２９ｂをエッチングし、ｎＭＩＳおよびｐＭＩＳのニッケルシリサイド層２８に達する接続孔３０を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜３１を形成する。バリアメタル膜３１は、例えばチタン膜、窒化チタン膜等である。さらにバリアメタル膜３１上に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって接続孔３０の内部に金属膜を埋め込みプラグ３２を形成する。
【００４３】
次に、半導体基板１の主面上にストッパ絶縁膜３３および配線形成用の絶縁膜３４を順次形成する。ストッパ絶縁膜３３は絶縁膜３４への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜３３は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜３４は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。
【００４４】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜３３および絶縁膜３４の所定の領域に配線溝３５を形成した後、半導体基板１の主面上にバリアメタル膜３６を形成する。バリアメタル膜３６は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３６上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝３５の内部を埋め込む。続いて配線溝３５以外の領域の銅めっき膜、シード層およびバリアメタル膜３６をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。
【００４５】
次に、デュアルダマシン法により第２層目の配線を形成する。まず、図１９に示すように、半導体基板１の主面上にキャップ絶縁膜３７、層間絶縁膜３８および配線形成用のストッパ絶縁膜３９を順次形成する。キャップ絶縁膜３７および絶縁膜３８には、後に説明するように接続孔が形成される。キャップ絶縁膜３７は、絶縁膜３８に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜３７は第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。絶縁膜３８は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜３９は、絶縁膜３８および後にストッパ絶縁膜３９の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。
【００４６】
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜３９を加工した後、ストッパ絶縁膜３９上に配線形成用の絶縁膜４０を形成する。絶縁膜４０は、例えばＴＥＯＳ膜とすることができる。
【００４７】
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜４０を加工する。この際、ストッパ絶縁膜３９がエッチングストッパとして機能する。続いてストッパ絶縁膜３９および配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３８を加工する。この際、キャップ絶縁膜３７がエッチングストッパとして機能する。続いてストッパ絶縁膜３９および露出したキャップ絶縁膜３７をドライエッチングにより除去することにより、キャップ絶縁膜３７および絶縁膜３８に接続孔４１が形成され、ストッパ絶縁膜３９および絶縁膜４０に配線溝４２が形成される。
【００４８】
次に、接続孔４１および配線溝４２の内部を含む半導体基板１の主面上にバリアメタル膜４３を形成する。バリアメタル膜４３は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜４３上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔４１および配線溝４２の内部を埋め込む。続いて接続孔４１および配線溝４２以外の領域の銅めっき膜、シード層およびバリアメタル膜４３をＣＭＰ法により除去して、第２層目の配線Ｍ２を形成する。
【００４９】
その後、図２０に示すように、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線を形成する。図２０では、第３層目から第６層目の配線Ｍ３，Ｍ４，５Ｍ５，Ｍ６を形成したＣＭＯＳデバイスを例示している。続いて第６層目の配線Ｍ６上に窒化シリコン膜４４を形成し、窒化シリコン膜４４上に酸化シリコン膜４５を形成する。これら窒化シリコン膜４４および酸化シリコン膜４５は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
【００５０】
次に、窒化シリコン膜４４および酸化シリコン膜４５をレジストパターンをマスクとしたエッチングにより加工して、第６層目の配線Ｍ６の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線Ｍ６上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極４６を形成し、バンプ下地電極４６上に金または半田等からなるバンプ電極４７を形成することにより、本実施の形態１であるＣＭＯＳデバイスが略完成する。なお、このバンプ電極４７は外部接続用電極となる。この後、半導体ウエハから半導体チップに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
【００５１】
なお、本実施の形態１では、プレーナ型のＣＭＯＳデバイスのゲート電極に適用した場合について説明したが、これに限定されるものではない。
【００５２】
例えばフィン構造をもつＭＩＳにも適用することができる。図２１に本実施の形態１によるフィン構造をもつＭＩＳの要部斜視図を示す。フィン構造をもつＭＩＳは、多結晶シリコン膜からなるゲート電極Ｇが、薄膜状に形成された単結晶シリコンからなるフィンＳＵＢを跨いで形成されており、フィンＳＵＢの側面をチャネルとし、ソースＳからドレインＤへドレイン電流が流れる、フィンＳＵＢが両側からゲート電極により挟まれたダブルゲート構造となっている点に特徴を有する。フィンＳＵＢの幅および高さは、例えば１５ｎｍおよび５０ｎｍであり、ゲート電極Ｇのゲート長（Ｌｇ）は１０ｎｍである。従って、多結晶シリコン膜のシリコン結晶粒の影響を受けて、ゲート電極Ｇに生じるライン端ラフネスまたはライン幅ラフネスは、フィン構造を持つＭＩＳの性能に大きく影響を及ぼすゲート長を変動させる。しかしながら、前述したプレーナ型のＣＭＯＳと同様、本実施の形態１によれば、事前に得られた多結晶シリコン膜のシリコン結晶粒の評価結果を多結晶シリコン膜の成膜工程、リソグラフィ工程、ドライエッチング工程等へフィードバックすることができるので、ライン端ラフネスまたはライン幅ラフネスに起因する問題を回避することができる。
【００５３】
このように、本実施の形態１によれば、事前に、多結晶シリコン膜をゲート電極に加工した後のライン端ラフネスまたはライン幅ラフネスへ及ぼす多結晶シリコン膜のシリコン結晶粒の影響を非破壊でかつ簡便に評価することが可能となる。これにより、その評価結果を多結晶シリコン膜の成膜工程、リソグラフィ工程、ドライエッチング工程等へフィードバックすることにより、ゲート電極の加工工程における製造歩留まりを向上させることができる。
【００５４】
（実施の形態２）
本発明の実施の形態２による原子間力顕微鏡を用いたゲート電極の形状の検査方法を図２２および図２３を用いて説明する。図２２（ａ）および（ｂ）は、それぞれ本実施の形態２による原子間力顕微鏡を用いた平面位相モード測定および傾斜位相モード測定の原理を説明する模式図、図２３（ａ）および（ｂ）は、それぞれ本実施の形態２による原子間力顕微鏡を用いた位相モード測定で得られたゲート電極の２次元形状位相モード像および３次元形状位相モード像である。
【００５５】
前述した実施の形態１と本実施の形態２とが相違する点は、平面状態に置かれた測定試料を測定するか、あるいは傾斜状態に置かれた測定試料を測定するかであり、本実施の形態２では、測定試料を任意の角度に傾斜させて、ゲート電極の側壁方向の測定に適したプローブを用いることにより、ゲート電極の側壁に突出した多結晶シリコン膜のシリコン結晶粒の大きさを測定する。
【００５６】
図２２（ａ）に示すように、原子間力顕微鏡を用いた平面位相モード測定では、ゲート電極５１の側壁とプローブ５２の側壁とが近接すると微細な測定ができないことから、プローブ５２の先端形状の制約によりゲート電極５１の側壁部分の正確な評価が難しい。しかし、図２２（ｂ）に示すように、測定試料５３を任意の角度に傾斜させることによってゲート電極５１の一方の側壁の測定が可能となり、ゲート電極５１の端部の裾から頂上にかけての明瞭な評価を行うことができる。測定試料５３の傾斜の角度θは、例えば１０〜４０度が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、また１５〜３０度等の２０度を中心値とする範囲が最も好適と考えられる。さらに、プローブ５２は、側壁方向の側壁に適した細い先端径、例えば２〜３ｎｍの先端径を有する高密度カーボンプローブ等の高アスペクトプローブを使用するのが望ましい。
【００５７】
図２３（ａ）は、測定試料を傾斜させて原子間力顕微鏡を用いた位相モード測定により得られたゲート電極の２次元形状位相モード像であり、図２３（ｂ）は同図（ａ）に示したゲート電極の２次元形状位相モード像を３次元処理した３次元形状位相モード像である。測定試料の傾斜角度は２０度であり、プローブには２〜３ｎｍの先端径を有する高密度カーボンプローブを用いた。傾斜測定することにより、ゲート電極の側壁部分に突出した１００ｎｍ程度の大きさのシリコン結晶粒を確認することができる。
【００５８】
このように、本実施の形態２によれば、平面位相モード評価に加えて傾斜位相モード評価を行うことにより、ゲート電極の内部の成長したシリコン結晶粒を確認することができ、さらにライン端ラフネスまたはライン幅ラフネスへ及ぼす多結晶シリコン膜のシリコン結晶粒の影響を非破壊でかつ簡便に確認することが可能となる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６０】
本発明の半導体装置の製造方法は、多結晶シリコン膜を有する半導体製品の品質管理に適用することが可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１によるＣＭＯＳデバイスの製造工程を示す要部断面図である。
【図２】図１に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図６】本発明の実施の形態１によるＣＭＯＳデバイスのゲート電極の製造工程の一例を示すフロー図である。
【図７】本発明の実施の形態１による原子間力顕微鏡を用いる位相モード測定の原理を説明する模式図である。
【図８】本発明の実施の形態１による原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜のシリコン結晶粒の位相モード像である。
【図９】（ａ）および（ｂ）は、それぞれ本発明の実施の形態１による透過型電子顕微鏡を用いた測定により得られた多結晶シリコン膜のシリコン結晶粒の観察像である。
【図１０】本発明の実施の形態１による原子間力顕微鏡を用いた位相モード測定により得られた多結晶シリコン膜の結晶粒径と透視型電子顕微鏡を用いた測定により得られた多結晶シリコン膜の結晶粒径との関係を示すグラフ図である。
【図１１】図５に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態１によるゲート電極のライン端ラフネスおよびライン幅ラフネスの発生機構を説明するＭＩＳの模式平面図である。
【図１３】本発明の実施の形態１によるゲート電極のライン端ラフネスおよびライン幅ラフネスの影響を説明するＭＩＳの模式断面図である。
【図１４】図１１に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１５】図１４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１６】図１５に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１７】図１６に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１８】図１７に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１９】図１８に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図２０】図１９に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図２１】本発明の実施の形態１によるフィン構造を持つＭＩＳの要部斜視図である。
【図２２】（ａ）および（ｂ）は、それぞれ本発明の実施の形態２による原子間力顕微鏡を用いた平面位相モード測定および傾斜位相モード測定の原理を測定する模式図である。
【図２３】（ａ）および（ｂ）は、それぞれ本発明の実施の形態２による原子間力顕微鏡を用いた位相モード測定により得られたゲート電極の２次元形状位相モード像および３次元形状位相モード像である。
【符号の説明】
【００６２】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離
４ａ  溝
４ｂ  絶縁膜
５  ｐ型ウェル
６  ｎ型ウェル
７  ゲート絶縁膜
８  アモルファスシリコン膜
９ａ，９ｂ  レジストパターン
１０，１０ｎ，１０ｐ  ゲート電極
１０ｎｓ，１０ｐｓ  多結晶シリコン膜
１１  プローブ
１２  試料表面
１３，１４  シリコン結晶粒
１５  高密度カーボン製プローブ
１６  シリコン製プローブ
１７  ライン端ラフネス
１８  ライン幅ラフネス
１９  シリコン結晶粒
２１，２２  ソース・ドレイン拡張領域
２３  酸化シリコン膜
２４  窒化シリコン膜
２５  サイドウォール
２６，２７  ソース・ドレイン拡散領域
２８  ニッケルシリサイド層
２９ａ  第１絶縁膜
２９ｂ  第２絶縁膜
３０  接続孔
３１  バリアメタル膜
３２  プラグ
３３  ストッパ絶縁膜
３４  絶縁膜
３５  配線溝
３６  バリアメタル膜
３７  キャップ絶縁膜
３８  絶縁膜
３９  ストッパ絶縁膜
４０  絶縁膜
４１  接続孔
４２  配線溝
４３  バリアメタル膜
４４  窒化シリコン膜
４５  酸化シリコン膜
４６  バンプ下地電極
４７  バンプ電極
５１  ゲート電極
５２  プローブ
５３  測定試料
５４  シリコン結晶粒
Ｄ  ドレイン
Ｇ  ゲート電極
ＬＣ  リーク電流
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６  配線
Ｓ  ソース
ＳＵＢ  フィン
【図１】
2007329381.tif 000003
【図２】
2007329381.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007329381.tif 000009
【図１０】
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【図１１】
2007329381.tif 000011
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007329381.tif 000019
【図２０】
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【図２１】
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【図２２】
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【図８】
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【図９】
2007329381.tif 000024
【図２３】
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