(57)【要約】【課題】非晶質シリコン層を有する薄膜トランジスタの電界効果移動度を向上させると共に生産性を低下させない薄膜半導体装置、該薄膜半導体装置の製造方法、及び電界効果移動度を向上させて応答速度を改良した液晶表示装置を提供する。【解決手段】ガラス基板２上に、ゲート電極３と、ゲート絶縁膜４と、非晶質シリコン層５と、ソース電極７と、ドレイン電極８とを有する薄膜半導体装置１を製造する際、前記非晶質シリコン層５を、形成速度が最も遅い第一非晶質シリコン層５１と、形成速度が第一非晶質シリコン層５１よりも速い第二非晶質シリコン層５２と、形成速度が最も速い第三非晶質シリコン層５３とをプラズマＣＶＤにより順次形成して薄膜半導体装置１とし、この薄膜半導体装置１を画素のスイッチング素子としてマトリックス状に配置して液晶表示装置を構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなることを特徴とする薄膜半導体装置。
【請求項２】
ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とからなることを特徴とする請求項1記載の薄膜半導体装置。
【請求項３】
絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置の製造において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とを順次形成することを特徴とする薄膜半導体装置の製造方法。
【請求項４】
ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とからなることを特徴とする請求項３記載の薄膜半導体装置の製造方法。
【請求項５】
絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置をスイッチング素子としてマトリックス状に配置した液晶表示装置において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなることを特徴とする液晶表示装置。
【請求項６】
ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とからなることを特徴とする請求項５記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等のスイッチング素子に用いられ、電界効果移動度を向上させた薄膜半導体装置、該薄膜半導体装置の製造方法、及び前記薄膜半導体装置を用いた応答速度の速い液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置の一つとして、アクティブマトリックス型液晶パネルは、液晶層が透明電極で挟まれてなる画素がマトリックス状に配置され、各画素毎にアクティブ素子となるスイッチング半導体素子が設けられていて、アクティブ素子により各画素の液晶層を制御するように構成されている。
【０００３】
スイッチング半導体素子は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ:以下、ＴＦＴと称する）が用いられる。ＴＦＴをアクティブ素子に用いたアクティブマトリックス型のカラーＴＦＴ液晶パネルは、鮮明な画像が得られ、解像度に優れていることから、大型で高解像度のカラーテレビジョン等のディスプレイ装置に広く用いられている。
【０００４】
カラーＴＦＴ液晶パネルは、例えば、ガラス基板の表面に、ゲート電極、半導体層、ソース電極、ドレイン電極等を形成したＴＦＴや、蓄積容量等を形成したＴＦＴアレイ基板と、ガラス基板の表面にカラーフィルターを形成したカラーフィルター基板とをシール剤を用いて貼り合わせ、これらの基板間に液晶を注入し、注入口を封止剤で閉じて形成されている。
【０００５】
ＴＦＴの半導体層としては、ガラス基板上に３００〜４００℃といった比較的低温で大面積に形成可能であることから、非晶質シリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）が広く用いられている。カラーＴＦＴ液晶パネルに用いられるＴＦＴとして、逆スタガ型ＴＦＴが公知である（例えば、特許文献１参照）。
【０００６】
逆スタガ型ＴＦＴの構造の一例として、チャネルエッチ型のＴＦＴの構造を図３に示す。チャネルエッチ型のＴＦＴ１０１は、ガラス基板１０２の表面に、ゲート電極１０３、ゲート絶縁層１０４、非晶質シリコン層（ａ−Ｓｉ層）１０５、ｎ型非晶質シリコン層（ｎ＋ａ−Ｓｉ層）１０６、ドレイン電極１０７、ソース電極１０８等が設けられて構成される。
【０００７】
チャネルエッチ型のＴＦＴ１０１を製造するには、例えば、先ずゲート電極１０３をスパッタリング等で成膜した後、パターニングして所定の形状に形成し、次いで、その上にプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮＸ）等のゲート絶縁層１０４、ａ−Ｓｉ層１０５、ｎ＋ａ−Ｓｉ層１０６の３層を順次形成し、島状にパターニングした後、この上に金属のソース・ドレイン電極を成膜し、チャネル１０９をドライエッチングする。
【０００８】
近年、液晶表示装置の更なる大型化等により、液晶パネルの高速応答性が要求されている。液晶パネルの高速応答性を改良するには、ＴＦＴの電界効果移動度を上げる必要がある。例えば電界効果移動度を向上させる方法として、上記特許文献では、非晶質シリコン層にエキシマレーザを照射して非晶質シリコンを多結晶シリコン（ｐｏｌｙ−Ｓｉ）に変換している。
【０００９】
【特許文献１】特開平５−６３１９６号公報（段落０００２、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記特許文献１に記載されている、エキシマレーザの照射等によりａ−Ｓｉ層をｐｏｌｙ−Ｓｉ層に変換する方法は、ＴＦＴの電界効果移動度が向上するものの、製造工程にレーザ照射工程や前処理工程等の手間の掛かる工程が必要であるという問題がある。更に、上記の工程は時間が掛かる工程であり、生産性が低下するという問題がある。特に、液晶パネルが大型化した場合には、生産性の低下が顕著になってしまう。
【００１１】
また、ａ−Ｓｉ層の非晶質シリコンを多結晶化せずにＴＦＴの電界効果移動度を向上させるには、ａ−Ｓｉ層の平滑性を向上させることが効果的であることが知られている。ａ−Ｓｉ層の平滑性を向上させる為には、プラズマＣＶＤの堆積速度を遅くして、ゆっくりとａ−Ｓｉ層を形成すれば良い。しかしながら、プラズマＣＶＤの堆積速度を遅くすると、ＴＦＴ製造の際の生産性を大きく低下させてしまう。
【００１２】
そこで本発明が解決しようとする課題は、ａ−Ｓｉ層を有するＴＦＴの電界効果移動度を向上させると共に、生産性を低下させない薄膜半導体装置を提供すること、該薄膜半導体装置の製造方法を提供すること、及び電界効果移動度を向上させて応答速度を改良した液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、本発明の薄膜半導体装置は、絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるものである。
【００１４】
また上記薄膜半導体装置において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成することができる。
【００１５】
本発明の薄膜半導体装置の製造方法は、絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置の製造において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とを順次形成するものである。
【００１６】
また上記薄膜半導体装置の製造方法において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成することができる。
【００１７】
本発明の液晶表示装置は、絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置をスイッチング素子としてマトリックス状に配置した液晶表示装置において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるものである。
【００１８】
上記液晶表示装置において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成することができる。
【発明の効果】
【００１９】
本発明の薄膜半導体装置は、非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるから、第一非晶質シリコン層がゆっくり形成されることで表面の平滑性が向上して、半導体装置の電界効果移動度を向上させることができる。更に、第二非晶質シリコン層は第一非晶質シリコン層よりも速い形成速度で形成されるから、非晶質シリコン層全体の形成時間が長くならず、薄膜半導体装置の生産性を低下させない。
【００２０】
本発明の薄膜半導体装置において、ゲート絶縁層が第一ゲート絶縁層と第二ゲート絶縁層とから構成した場合、第二ゲート絶縁層は第一ゲート絶縁層よりも形成速度が遅く形成されるため、非晶質シリコン層と接触する第二ゲート絶縁層の平滑性が向上して、半導体装置の電界効果移動度を向上させることができる。そして第一ゲート絶縁層は第二ゲート絶縁層よりも速い速度で形成されるから、ゲート絶縁層全体の形成時間を短縮して、薄膜半導体装置の生産性を向上させることができる。
【００２１】
本発明の薄膜半導体装置の製造方法によれば、上記の本発明の薄膜半導体装置を確実に製造することができる。
【００２２】
本発明の薄膜半導体装置の製造方法において、ゲート絶縁層が第一ゲート絶縁層と第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成した場合、上記の第一ゲート絶縁層と第二ゲート絶縁層を有する薄膜半導体装置を確実に製造することができる
【００２３】
本発明の液晶表示装置によれば、スイッチング素子としてマトリックス状に配置されている薄膜半導体装置の非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるものであるから、半導体装置の電界効果移動度を向上させて、液晶表示装置の応答速度を向上させることができる。更に上記半導体装置は、生産性を犠牲にすることなく電界効果移動度を向上させることができるから、液晶表示装置の生産性を低下させない。
【００２４】
本発明の液晶表示装置において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成した場合、生産性を低下させずに、更に応答速度を向上せしめることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図面を用いて詳細に説明する。図１は本発明の薄膜半導体の第一実施例であり、逆スタガ型のチャネルエッチ型の薄膜トランジスタ（ＴＦＴ）を示す断面図である。図１に示すＴＦＴ１は、絶縁性の基板としてのガラス基板２と、ガラス基板２の上に設けられたゲート電極３と、ゲート電極３の上に設けられたゲート絶縁層４と、ゲート電極の上に設けられた非晶質シリコン層５と、非晶質シリコン層（以下、ａ−Ｓｉ層と称する）５の上に設けられたオーミックコンタクト層としてのｎ型非晶質シリコン層（以下、ｎ＋ａ−Ｓｉ層と称する）６と、ｎ＋ａ−Ｓｉ層６の上に設けられたソース電極７と、ドレイン電極８とから構成されている。
【００２６】
図１に示すＴＦＴにおいてａ−Ｓｉ層５は、形成速度が最も遅い第一非晶質シリコン層（以下、第一ａ−Ｓｉ層と称する）５１と、形成速度が第一ａ−Ｓｉ層５１よりも速い第二非晶質シリコン層（以下、第二ａ−Ｓｉ層と称する）５２と、形成速度が最も速い第三非晶質シリコン層（以下、第三ａ−Ｓｉ層と称する）５３とが順次積層されて三層構造に形成されている。またゲート絶縁層４は、第一ゲート絶縁層４１と、第一ゲート絶縁層４１よりも形成速度が遅い第二ゲート絶縁層４２が順次積層されて二層構造に形成されている。
【００２７】
以下、図１に示す逆スタガ型のＴＦＴの製造方法について説明する。先ず、ガラス基板２の上に、スパッタリング法を用いて、クローム（Ｃｒ）、モリブテン（Ｍｏ）・タンタル（Ｔａ）合金、アルミニウム（Ａｌ）等の導電性膜を設けた後、エッチング法等により所定の形状にパターニングしてゲート電極３を形成する。なお図示しないが、ゲート電極３は、ゲート配線に電気的に接続されている。
【００２８】
次に、ガラス基板２のゲート電極３の上に、プラズマ放電中の気体反応を利用した化学蒸着法であるプラズマＣＶＤ法を用いて、ゲート絶縁層４（第一ゲート絶縁層４１、第二ゲート絶縁層４２）、ａ−Ｓｉ層５（第一ａ−Ｓｉ層５１、第二ａ−Ｓｉ層５２、第三ａ−Ｓｉ層５３）、ｎ＋ａ−Ｓｉ層６を、同じチャンバー内で連続して形成する。
【００２９】
ゲート絶縁層４は、酸化ケイ素（ＳｉＯ２）、窒化シリコン（ＳｉＮＸ）等の絶縁膜が用いられる。ゲート絶縁層の形成は、例えば、第一ゲート絶縁層４１を堆積時間が９０〜１００秒で厚さ３０００〜３７００Åに堆積した後、第一ゲート絶縁層４１の上に第二ゲート絶縁層４２を堆積時間が３０秒で厚さ４００〜６００Åに堆積して、堆積速度を変えて形成する。
【００３０】
なお、本発明では、ゲート絶縁層を一層のみから構成しても良い。また、第一ゲート絶縁層４１と第二ゲート絶縁層４２は同じ材料であっても異なる材料であっても、いずれでも良い。
【００３１】
第二ゲート絶縁層４２は、その上に積層される非晶質シリコン層５の平滑性に直接影響するために、表面平滑性を良好に形成する。具体的な第二ゲート絶縁層の表面平滑性は、表面粗さが３ｎｍ以下であるのが好ましい。第二ゲート絶縁層の表面粗さが、３ｎｍを超えると、ＴＦＴの電界効果移動度が低下する虞がある。なお表面粗さとは、凹凸の最高と最低の差となる最大高さのことである
【００３２】
また、第二ゲート絶縁層４２の下層に位置する第一ゲート絶縁層４１も、第二ゲート絶縁層４２の平滑性に大きく影響を与えるために、表面平滑性が良好であることが好ましい。第一ゲート絶縁層４１の表面粗さは、第二ゲート絶縁層４２の表面粗さと同様に、３ｎｍ以下であるのが好ましい。第一ゲート絶縁層４１の表面粗さが３ｎｍを超えると、ＴＦＴの電界効果移動度が低下する虞がある。
【００３３】
第二ゲート絶縁層４２は、第一ゲート絶縁層４１よりも堆積速度を遅くして、ゆっくり堆積して平滑性の良好な膜を形成している。これに対し下層の第一ゲート絶縁層４１は、第二ゲート絶縁層４２よりも比較的堆積速度を速めて形成している。このように構成することで、ゲート絶縁層４の上に形成されるａ−Ｓｉ層５の平滑性を確保すると共に、ゲート絶縁層４全体の形成速度を短縮して、ＴＦＴの生産性を向上させることができる。
【００３４】
ゲート絶縁層４の堆積速度は、後述するａ−Ｓｉ層の堆積速度の説明と同様に、プラズマＣＶＤの圧力、パワー、電極間隔などを変えることで、変化させることができる。またゲート絶縁層４を形成するの際のプラズマＣＶＤの具体的な条件は、既知のこの種の半導体装置における絶縁層の製造条件を適宜利用すれば良い。
【００３５】
ゲート絶縁層４を形成したならば、同じチャンバー内で第一ａ−Ｓｉ層５１、第二ａ−Ｓｉ層５２、第三ａ−Ｓｉ層５３を堆積速度を変えて順次形成する。例えば第一ａ−Ｓｉ層５１は、堆積速度が１．６Å／ｓｅｃで約３０秒間放電を行い、厚さ５０Åに形成し、第二ａ−Ｓｉ層５２は、堆積速度が８Å／ｓｅｃで約３０秒間放電を行い厚さ２５０Åに形成し、第三ａ−Ｓｉ層５３は、堆積速度が５２Å／ｓｅｃで約２０〜４０秒間放電し、厚さ１０００〜２０５０Åに形成した。ａ−Ｓｉ層５全体の形成時間は８０〜１００秒である。
【００３６】
真性半導体として機能する非晶質シリコン層は、第一ａ−Ｓｉ層５１と第二ａ−Ｓｉ層５２との２層であり、トランジスタの基本的な動作特性は、この２層の特性に依存する。従って、ＴＦＴの電界効果移動度を改良するには、この２層の平坦度が特に重要である。特にゲート絶縁層４(第二ゲート絶縁層４２）と接する第一ａ−Ｓｉ層５１は、堆積速度を超低速度で行って、最もゆっくりと堆積させる。また、その上の第二ａ−Ｓｉ層５２は、平滑性よりも形成速度を確保するために、前記第一ａ−Ｓｉ層５１よりも堆積速度を速い低速度で行って堆積させる。
【００３７】
第一ａ−Ｓｉ層５１と第二ａ−Ｓｉ層５２の厚さは、半導体として作動するのに必要な厚さとして、合計で３００Å以上あれば良い。第一ａ−Ｓｉ層５１は、５０Å以上〜１５０Å以下の範囲に形成するのが好ましい。一般にプラズマＣＶＤにおいて低パワー放電では最低放電時間が１０〜１５秒以上必要である。これに対し、第一ａ−Ｓｉ層５１を５０Å未満に形成しようとすると、放電時間が最低放電時間以下になってしまい、安定した膜形成が困難になる虞がある。また第一ａ−Ｓｉ層５１が１５０Åを超えても、電界効果移動度は、ほとんど向上せず、生産性が低下するだけである。
【００３８】
第二ａ−Ｓｉ層５２の厚さは、上記第一ａ−Ｓｉ層５１の厚さと合わせて３００Åとなるように、上記第一ａ−Ｓｉ層５１の厚さに応じて決めることができる。
【００３９】
第三ａ−Ｓｉ層５３は、ドライエッチングによりエッチングされる膜厚を見込んで形成されるものであり、ＴＦＴのトランジスタ特性には直接影響しないので、速い堆積速度で形成する。すなわち、チャネルエッチ型のＴＦＴにおいて、ドライエッチングによってチャネルを形成する際、チャネル上部に位置するｎ＋ａ−Ｓｉ層６のドライエッチングを行うと、その下層のａ−Ｓｉ層５はエッチング耐性を持たないことから、ｎ＋ａ−Ｓｉ層６と共にエッチングされる。第三ａ−Ｓｉ層５３は７００Å以上の厚みがあれば良い。
【００４０】
なおプラズマＣＶＤ法によりａ−Ｓｉ層５（５１，５２、５３）を堆積形成する際、堆積速度を調節するには、圧力、放電のパワー、及び電極間隔等を変化させることで堆積速度を変化させることができる。例えば放電パワーを超低パワー、低パワー、及び高パワーの３段階に変化せることで、堆積速度を超低速、低速、及び高速の３段階に変えて、超低速デポレート層（第一ａ−Ｓｉ層５１）、低速デポレート層（第二ａ−Ｓｉ層５２）、及び高速デポレート層（第三ａ−Ｓｉ層５３）といった形成速度の異なる３層構造のａ−Ｓｉ層を形成することができる。
【００４１】
第一ａ−Ｓｉ層５１は、均一性が高く安定した低パワープラズマを用いて形成するのが好ましい。図２に示すように、パッシェンの法則（Ｐａｓｃｈｅｎ’ｓ  ｌａｗ）によれば、放電開始電圧Ｖｓは、圧力ｐと電極間隔ｄの積ｐｄにより決まり、極小値Ｖｓｍを持つ。図２に示す放電開始電圧Ｖｓが、極小値Ｖｓｍ付近となる圧力で、低いパワーのプラズマを利用すれば、安定した均一性の高いａ−Ｓｉ層を形成することができる。
【００４２】
ａ−Ｓｉ層５を形成した後、ａ−Ｓｉ層５の上にｎ＋ａ−Ｓｉ層６を成膜する。例えばｎ＋ａ−Ｓｉ層６は３００Åに形成する。次いで、ＴＦＴを形成させる部分のａ−Ｓｉ層５及びｎ＋ａ−Ｓｉ層６を島状に加工する。その後、この島状のａ−Ｓｉ層５の上側にアルミニウム、モリブデン等の金属を用いてスパッタリング法等により、ソース電極７、ドレイン電極８となる導電性膜を成膜し、パターニングして、ソース電極７、ドレイン電極８を形成する。そしてチャネル９の上部にあたるｎ＋ａ−Ｓｉ層６をドライエッチングにより除去して、チャネル９を形成する。
【００４３】
なお図示しないが、最後にＴＦＴ保護の為の透明で且つ絶縁性の保護膜を形成し、ＴＦＴ１が得られる。またソース電極７はソース線に電気的に接続され、ドレイン電極８は、表示電極に電気的に接続されている。
【００４４】
以上のように形成した図１に示す第一実施例のＴＦＴの電界効果移動度を測定したところ、０．４９〜０．５２ｃｍ２／Ｖ・秒であった。
【００４５】
比較のため、第一実施例の第一ａ−Ｓｉ層を設けずに、堆積速度を５Å／ｓｅｃとして厚さ３００Åに形成した第二ａ−Ｓｉ層と、堆積速度を５２Å／ｓｅｃとして厚さ２０５０Åに形成した第三ａ−Ｓｉ層から構成してプラズマＣＶＤによるａ−Ｓｉ層全体の形成時間は同じ９０秒とし、それ以外は上記の第一実施例のＴＦＴと同様に形成したＴＦＴの電界効果移動度を測定した。その結果、電界効果移動度が０．３８ｃｍ２／Ｖ・秒であり、本発明の構成による電界効果移動度向上の効果を確認できた。
【００４６】
本発明の液晶表示装置は、上記の薄膜半導体装置をスイッチング素子としてマトリックス状に配置したものである。例えばガラス基板の表面に、上記ＴＦＴや、蓄積容量等を形成してなるＴＦＴアレイ基板と、ガラス基板の表面にカラーフィルターを形成したカラーフィルター基板とをシール剤を用いて貼り合わせ、これらの基板間に液晶を注入し、注入口を封止剤で閉じて形成した液晶パネルを構成することができる。
【００４７】
本発明の液晶表示装置において、上記のスイッチング素子として用いられる薄膜半導体装置以外の構成は、既知のこの種の液晶表示装置の構成を利用することができるので、その説明は省略する。例えば上記の薄膜半導体装置をスイッチング素子としてマトリックス状に配置した液晶パネルに、偏光板等の光学部品が積層され、各種の駆動回路や、バックライト装置などが組み込まれて、液晶表示装置が構成される。
【００４８】
このように形成された本発明の液晶表示装置は、既知の液晶表示装置と比較して、ａ−Ｓｉ層５がそれぞれ形成速度の異なる第一ａ−Ｓｉ層５１、第二ａ−Ｓｉ層５２、及び第三ａ−Ｓｉ層５３から構成されているので、ＴＦＴの電界効果移動度が向上し、応答速度を向上せしめて表示特性の優れた液晶表示装置が得られ、該液晶表示装置の生産性を低下させずに効率よく製造することができる。このような本発明の液晶表示装置は、大型テレビジョン等の液晶パネルに最適に用いることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の薄膜半導体装置の一実施例を示す断面図である。
【図２】パッシェンの法則を説明するためのグラフである。
【図３】従来の薄膜半導体装置を示す断面図である。
【符号の説明】
【００５０】
１  薄膜半導体装置（ＴＦＴ）
２  ガラス基板
３  ゲート電極
４  ゲート絶縁層
４１  第一ゲート絶縁層
４２  第二ゲート絶縁層
５  非晶質シリコン層（ａ−Ｓｉ層）
５１  第一非晶質シリコン層（第一ａ−Ｓｉ層）
５２  第二非晶質シリコン層（第二ａ−Ｓｉ層）
５３  第三非晶質シリコン層（第三ａ−Ｓｉ層）
６  ｎ型非晶質シリコン層（ｎ＋ａ−Ｓｉ層）
７  ソース電極
８  ドレイン電極
９  チャネル
【図１】
2007059560.tif 000003
【図２】
2007059560.tif 000004
【図３】
2007059560.tif 000005