(57)【要約】【課題】チップサイズの増大を抑制しながらも、ＭＯＳデバイスの駆動電圧を超える入力電圧が入力されても当該ＭＯＳデバイスの正常動作を可能にし得るＭＯＳデバイスの保護回路を提供する。【解決手段】保護回路１０では、グランドレベルシフト回路１０ａにより入力電圧Ｖinの入力最小電圧よりも低くバッテリ電圧ＶＢの電位にほぼ等しく駆動電圧Ｖddの電位を設定可能な仮想グランドＶgndを、駆動電圧ＶddのグランドＧndとする。これにより入力最大電圧がバッテリ電圧ＶＢのアースＥに対する駆動電圧Ｖddを超えてバッテリ電圧ＶＢ以下の入力電圧ＶinがＣＭＯＳ回路５０のＣＭＯＳデバイスに入力されても、入力電圧ＶinをＣＭＯＳデバイスの入力許容電圧幅内で入力できる。したがって高耐圧のＣＭＯＳデバイスを用いることなく、ＣＭＯＳデバイスの正常動作を可能にし、チップサイズの増大を抑制しながらも、ＣＭＯＳデバイスを正常に動作させられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
供給電圧よりも低い駆動電圧で動作するＭＯＳデバイスを保護する保護回路であって、前記ＭＯＳデバイスの入力電圧で、前記ＭＯＳデバイスの入力許容電圧幅よりも狭い入力変動幅でその最大電圧が前記供給電圧の基準電位に対する前記駆動電圧を超えて前記供給電圧以下で入力される入力電圧から、前記ＭＯＳデバイスを保護するＭＯＳデバイスの保護回路において、
前記入力電圧の最小電圧よりも低く、かつ、前記供給電圧の電位にほぼ等しく前記駆動電圧の電位を設定可能な仮想基準電位を、前記駆動電圧の基準電位とする仮想基準電位設定手段を備えることを特徴とするＭＯＳデバイスの保護回路。
【請求項２】
供給電圧よりも低い駆動電圧で動作するＭＯＳデバイスを保護する保護回路であって、前記ＭＯＳデバイスの入力電圧で、前記ＭＯＳデバイスの入力許容電圧幅よりも狭い入力変動幅でその最大電圧が前記供給電圧の基準電位に対する前記駆動電圧を超えて前記供給電圧以下で入力される入力電圧から、前記ＭＯＳデバイスを保護するＭＯＳデバイスの保護回路において、
前記入力電圧の最小電圧よりも低く、かつ、前記入力変動幅に含まれない範囲で、前記供給電圧の基準電位よりも高い仮想基準電位を、前記駆動電圧の基準電位として設定する仮想基準電位設定手段と、
前記入力電圧の最高電圧よりも高く、かつ、前記入力変動幅に含まれない範囲で、前記供給電圧よりも低い仮想駆動電位を、前記仮想基準電位に対する前記駆動電圧の電位として設定する仮想駆動電位設定手段と、
を備えることを特徴とするＭＯＳデバイスの保護回路。
【請求項３】
前記仮想基準電位と前記供給電圧の基準電位との間に介在するノイズ除去手段を備えることを特徴とする請求項１または２記載のＭＯＳデバイスの保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、供給電圧よりも低い駆動電圧で動作するＭＯＳデバイスを保護するＭＯＳデバイスの保護回路に関するものである。
【背景技術】
【０００２】
ＭＯＳデバイスを保護する回路として、例えば下記特許文献１に開示される「電圧レベルシフト回路」がある。この従来技術は、入力側に高耐圧のｎＭＯＳＦＥＴを使用するとともに、保護すべきｐＭＯＳＦＥＴのゲートに耐圧以上の電圧がかからないように、このｎＭＯＳＦＥＴの電流値を設定する。これにより、ｐＭＯＳＦＥＴのゲート耐圧以上の電圧を用いることが可能なレベルシフト回路を実現している。
【特許文献１】特開平９−１８３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示される従来技術によると、入力側のｎＭＯＳＦＥＴには高耐圧のものを使用するため、当該ＭＯＳデバイスが実装される半導体回路基板の面積、つまりチップサイズが大きくなり、製造コストの増大を招くという問題がある。
【０００４】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、チップサイズの増大を抑制しながらも、ＭＯＳデバイスの駆動電圧を超える入力電圧が入力されても当該ＭＯＳデバイスの正常動作を可能にし得るＭＯＳデバイスの保護回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、特許請求の範囲に記載の請求項１のＭＯＳデバイスの保護回路では、供給電圧よりも低い駆動電圧で動作するＭＯＳデバイスを保護する保護回路であって、前記ＭＯＳデバイスの入力電圧で、前記ＭＯＳデバイスの入力許容電圧幅よりも狭い入力変動幅でその最大電圧が前記供給電圧の基準電位に対する前記駆動電圧を超えて前記供給電圧以下で入力される入力電圧から、前記ＭＯＳデバイスを保護するＭＯＳデバイスの保護回路において、前記入力電圧の最小電圧よりも低く、かつ、前記供給電圧の電位にほぼ等しく前記駆動電圧の電位を設定可能な仮想基準電位を、前記駆動電圧の基準電位とする仮想基準電位設定手段を備えることを技術的特徴とする。
【０００６】
特許請求の範囲に記載の請求項２のＭＯＳデバイスの保護回路では、供給電圧よりも低い駆動電圧で動作するＭＯＳデバイスを保護する保護回路であって、前記ＭＯＳデバイスの入力電圧で、前記ＭＯＳデバイスの入力許容電圧幅よりも狭い入力変動幅でその最大電圧が前記供給電圧の基準電位に対する前記駆動電圧を超えて前記供給電圧以下で入力される入力電圧から、前記ＭＯＳデバイスを保護するＭＯＳデバイスの保護回路において、前記入力電圧の最小電圧よりも低く、かつ、前記入力変動幅に含まれない範囲で、前記供給電圧の基準電位よりも高い仮想基準電位を、前記駆動電圧の基準電位として設定する仮想基準電位設定手段と、前記入力電圧の最高電圧よりも高く、かつ、前記入力変動幅に含まれない範囲で、前記供給電圧よりも低い仮想駆動電位を、前記仮想基準電位に対する前記駆動電圧の電位として設定する仮想駆動電位設定手段と、を備えることを技術的特徴とする。
【０００７】
特許請求の範囲に記載の請求項３のＭＯＳデバイスの保護回路では、請求項１または２記載のＭＯＳデバイスの保護回路において、前記仮想基準電位と前記供給電圧の基準電位との間に介在するノイズ除去手段を備えることを技術的特徴とする。
【発明の効果】
【０００８】
請求項１の発明では、仮想基準電位設定手段により、入力電圧の最小電圧よりも低く、かつ、供給電圧の電位にほぼ等しく駆動電圧の電位を設定可能な仮想基準電位を、駆動電圧の基準電位とする。これにより、駆動電圧の電位が供給電圧の電位にほぼ等しく設定されるとともに、駆動電圧の基準電位が入力電圧の最小電圧よりも低く設定されるので、最大電圧が供給電圧の基準電位に対する駆動電圧を超えて供給電圧以下の入力電圧がＭＯＳデバイスに入力されても、このような入力電圧を当該ＭＯＳデバイスの入力許容電圧幅内で入力することが可能となる。したがって、高耐圧のＭＯＳデバイスを用いることなく、ＭＯＳデバイスの駆動電圧を超える入力電圧が入力されても当該ＭＯＳデバイスの正常動作を可能にし、チップサイズの増大を抑制しながらも、このような入力電圧に対するＭＯＳデバイスを正常に動作させることができる。
【０００９】
請求項２の発明では、仮想基準電位設定手段により、入力電圧の最小電圧よりも低く、かつ、入力変動幅に含まれない範囲で、供給電圧の基準電位よりも高い仮想基準電位を駆動電圧の基準電位として設定し、仮想駆動電位設定手段により、入力電圧の最高電圧よりも高く、かつ、入力変動幅に含まれない範囲で、供給電圧よりも低い仮想駆動電位を、仮想基準電位に対する駆動電圧の電位として設定する。これにより、駆動電圧の基準電位として、供給電圧の基準電位よりも高い仮想基準電位が設定され、駆動電圧の電位として、供給電圧よりも低い仮想駆動電位が設定されるので、最大電圧が供給電圧の基準電位に対する駆動電圧を超えて供給電圧以下の入力電圧がＭＯＳデバイスに入力されても、このような入力電圧を当該ＭＯＳデバイスの入力許容電圧幅内で入力することが可能となる。また、駆動電圧の電位として、供給電圧よりも低い仮想駆動電位が設定されるので、仮想基準電位に対する仮想駆動電位を当該ＭＯＳデバイスの駆動電圧として任意に設定することができる。したがって、高耐圧のＭＯＳデバイスを用いることなく、ＭＯＳデバイスの駆動電圧を超える入力電圧が入力されても当該ＭＯＳデバイスの正常動作を可能にし、チップサイズの増大を抑制しながらも、このような入力電圧に対するＭＯＳデバイスを正常に動作させることができる。
【００１０】
請求項３の発明では、仮想基準電位と供給電圧の基準電位との間に介在するノイズ除去手段を備える。これにより、仮想基準電位設定手段によって供給電圧の基準電位とは異なる電位に仮想基準電位が設定され、当該仮想基準電位にノイズが乗りやすくなっても、ノイズ除去手段によりノイズを除去することが可能となる。したがって、ＭＯＳデバイスを安定して動作させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明のＭＯＳデバイスの保護回路（以下、単に「保護回路」という）を、車載用ＥＣＵ（Electronic Control Uint；電子制御ユニット）に実装されるＣＭＯＳアナログスイッチ回路のＣＭＯＳデバイスの保護に適用した各実施形態について図１〜図５を参照して説明する。
【００１２】
なお、以下説明する各実施形態において、「アース」とは、接地または大地あるいはこれらに相当する概念でバッテリ電圧ＶＢの基準電位となるものを意味し、また「グランド」とは、駆動電圧Ｖddの基準電位で、アースよりも電位が高いものを意味する。例えば、車両に搭載されるＥＣＵの場合、車体がアースに相当し、ＥＣＵの筐体がグランドに相当する。
【００１３】
[第１実施形態]
まず、第１実施形態では、図１および図２に基づいてグランドレベルシフト回路１０ａおよびノイズ除去回路１０ｂから構成される保護回路１０を説明する。なお、図１には、本第１実施形態に係る保護回路１０の構成例が示されており、図２には、ＣＭＯＳ回路５０に対する電圧関係として、ＣＭＯＳ回路５０により保護しない場合の例（図２(A) ）、ＣＭＯＳ回路５０により保護する場合の例（図２(B) ）が、それぞれ示されている。
【００１４】
図１に示すように、第１実施形態に係る保護回路１０は、ＥＣＵに実装されるＣＭＯＳ回路５０のＣＭＯＳデバイスを保護するもので、ＣＭＯＳ回路５０のグランドＧndの電位だけを、グランドレベルシフト回路１０ａによりバッテリ電圧ＶＢ（プラス電位）側にシフトさせる構成を採ることで、アースライン１２およびバッテリ電源ライン１６から供給を受けるバッテリ電圧ＶＢよりも低い駆動電圧Ｖddで動作するＣＭＯＳデバイスを保護するものである。
【００１５】
即ち、グランドレベルシフト回路１０ａは、バッテリ電圧ＶＢに接続されるバッテリ電源ライン１６とその基準電位であるアースＥに接続されるアースライン１２との間に直列に接続される抵抗Ｒ11，Ｒ12と、エミッタがＣＭＯＳ回路５０のグランドＧndに接続されるグランドライン１４に、またコレクタがアースライン１２に、それぞれ接続されるとともに、抵抗Ｒ11と抵抗Ｒ12との接続点がベースに接続されるＰＮＰ型のトランジスタＱ11と、により構成されている。
【００１６】
これにより、抵抗Ｒ11，Ｒ12による分圧Ｖα（＝ＶＢ×Ｒ12／（Ｒ11＋Ｒ12））がトランジスタＱ11のベース電圧となるため、エミッタ−コレクタ間の電圧ＶＣＥはこの分圧Ｖαに０．７Ｖ（順方向電圧Ｖｆ分）を加えた電圧になる。例えば、ＣＭＯＳ回路５０のグランドＧndの電位をアースＥに対して＋５Ｖシフトさせたい場合には、トランジスタＱ11のベース電圧を４．３Ｖ（＝５Ｖ−０．７Ｖ）に設定する。
【００１７】
例えば、図２(A) に示すように、アースライン１２（アースＥ）に対して約＋１４Ｖの電位に設定されるバッテリ電圧ＶＢがバッテリ電源ライン１６からＣＭＯＳ回路５０に供給される一方で、当該ＣＭＯＳ回路５０の動作電圧が例えば直流５Ｖ±２Ｖで、入力電圧Ｖinの許容電圧幅（以下「入力許容電圧幅」という）も同様に設定されているときには、通常、バッテリ電圧ＶＢの＋１４Ｖを＋５Ｖ（最大７Ｖ）に降圧してＣＭＯＳ回路５０に駆動電圧Ｖdd（＝７．０Ｖ）として供給する。
【００１８】
しかし、例えば同図に示すように、ＣＭＯＳ回路５０に入力される入力電圧Ｖinがアースライン１２（アースＥ）に対して＋１１Ｖの電位を中心に±２．５Ｖの入力電圧変動幅Ｖｗで入力される場合には、当該ＣＭＯＳ回路５０の駆動電圧Ｖdd（最大７．０Ｖ）を超えて入力電圧Ｖinが入力されることになる。このため、このような入力電圧ＶinがＣＭＯＳ回路５０に入力される場合には、当該ＣＭＯＳ回路５０を構成するＣＭＯＳデバイスに予定外の極性で電圧が印加されたり、逆方向に電流が流れるため、ＣＭＯＳデバイスの破損を招き得る。また、入力電圧Ｖinの中心電圧がＣＭＯＳ回路５０の駆動電圧Ｖddを超えていない場合でも、その入力最大電圧Ｖin-maxが駆動電圧Ｖddを超えるときには、同様に、ＣＭＯＳデバイスの破損を招き得る。なお、図２(A) に示す入力電圧Ｖinの例では、その入力最小電圧Ｖin-minでもＣＭＯＳ回路５０の駆動電圧Ｖddを超えている。
【００１９】
そこで、例えば、図２(B) に示すように、グランドレベルシフト回路１０ａによりグランドライン１４（グランドＧnd）の電位をアースライン１２（アースＥ）に対してプラス側に７Ｖシフトさせる。即ち、当該ＣＭＯＳ回路５０を駆動する駆動電圧Ｖddの基準電位であるグランドＧndを仮想グランドＶgnd としてアースＥから＋７Ｖ上昇させることによって駆動電圧Ｖddがそのままにバッテリ電圧ＶＢに等しく設定される。このため、入力電圧ＶinがアースＥに対して＋１１Ｖの電位を中心に±２．５Ｖの入力電圧変動幅Ｖｗで入力される場合であっても、当該ＣＭＯＳ回路５０は、仮想グランドＶgnd に対して＋４Ｖの電位を中心に±２．５Ｖの入力電圧変動幅Ｖｗで入力されるものとしてこのような入力電圧Ｖinを電気的に処理することが可能となる。
【００２０】
具体的には、仮想グランドＶgnd の電位から０．７Ｖ減じた電位が、抵抗Ｒ11，Ｒ12による分圧Ｖαとなるようにこれらの抵抗値を設定する。例えば、アースＥに対するバッテリ電圧ＶＢが１４Ｖで、アースＥに対して＋７Ｖシフトするように仮想グランドＶgnd に設定する場合には、６．３Ｖ（＝７Ｖ−０．７Ｖ）がトランジスタＱ11のベースに印加されるように、抵抗Ｒ11および抵抗Ｒ12の値をそれぞれ設定する。例えば、抵抗Ｒ11が１０ｋΩに設定されている場合、抵抗Ｒ12を８．２Ωに設定する。
【００２１】
これにより、抵抗Ｒ11，Ｒ12による分圧Ｖα（＝ＶＢ×Ｒ12／（Ｒ11＋Ｒ12））は、１４Ｖ×８．２ｋΩ／（１０ｋΩ＋８．２ｋΩ）＝６．３Ｖになるため、これに順方向電圧Ｖｆ分（０．７Ｖ）を加えた７．０ＶがアースＥに対する仮想グランドＶgnd の電位に設定されることから、ＣＭＯＳ回路５０に供給される駆動電圧Ｖddはこの仮想グランドＶgnd （Ｇnd）を基準電位とした電圧となる。
【００２２】
このようにＣＭＯＳ回路５０に供給される駆動電圧Ｖddの基準電位としての仮想グランドＶgnd をアースＥの電位と異なる電位に設定すると、仮想グランドＶgnd の高周波インピーダンスが高くなるため、その分、当該仮想グランドＶgnd にノイズが乗りやすくなり当該仮想グランドＶgnd 経由でＣＭＯＳ回路５０に外来ノイズが侵入しやすくなる。このため、本第１実施形態に係る保護回路１０では、仮想グランドＶgnd とアースＥとの間にノイズ除去回路１０ｂを介在させることによってこのような外来ノイズを除去している。
【００２３】
具体的には、グランドライン１４（仮想グランドＶgnd ）とアースライン１２（アースＥ）との間に、１０００ｐＦ〜０．０１μＦ程度のコンデンサＣ21を介在させることによって、当該グランドライン１４の高周波インピーダンスが低下することから、侵入した外来ノイズをアースライン１２側に逃がすことが可能となる。なお、ここでは外来ノイズの周波数成分が数ＭHz以上であることを想定してコンデンサＣ21を１０００ｐＦ〜０．０１μＦ程度に設定したが、このようなコンデンサＣ21の静電容量は除去するノイズの周波数成分によって適宜選択される。
【００２４】
なお、本第１実施形態では、ＣＭＯＳ回路５０として、ＣＭＯＳアナログスイッチ回路を想定しているため、その入力端子としてＶinが、また出力端子としてＶout がそれぞれ図１の回路図に記載されている。
【００２５】
このように本第１実施形態に係る保護回路１０によると、グランドレベルシフト回路１０ａにより、入力電圧Ｖinの入力最小電圧Ｖin-minよりも低く、かつ、バッテリ電圧ＶＢの電位にほぼ等しく駆動電圧Ｖddの電位を設定可能な仮想グランドＶgndを、駆動電圧ＶddのグランドＧndとする。
【００２６】
これにより、駆動電圧Ｖddの電位がバッテリ電圧ＶＢの電位にほぼ等しく設定されるとともに、駆動電圧ＶddのグランドＧndが入力電圧Ｖinの入力最小電圧Ｖin-minよりも低く設定されるので、入力最大電圧Ｖin-maxがバッテリ電圧ＶＢのアースＥに対する駆動電圧Ｖddを超えてバッテリ電圧ＶＢ以下の入力電圧ＶinがＣＭＯＳ回路５０のＣＭＯＳデバイスに入力されても、このような入力電圧Ｖinを当該ＣＭＯＳデバイスの入力許容電圧幅内で入力することが可能となる。したがって、高耐圧のＣＭＯＳデバイスを用いることなく、ＣＭＯＳデバイスの駆動電圧Ｖddを超える入力電圧Ｖinが入力されても当該ＣＭＯＳデバイスの正常動作を可能にするので、チップサイズの増大を抑制しながらも、このような入力電圧Ｖinに対するＣＭＯＳデバイスを正常に動作させることができる。
【００２７】
また、本第１実施形態に係る保護回路１０では、仮想グランドＶgndとアースＥとの間に介在するノイズ除去回路１０ｂを備えるので、グランドレベルシフト回路１０ａによりバッテリ電圧ＶＢのアースＥとは異なる電位に仮想グランドＶgndが設定され、当該仮想グランドＶgndにノイズが乗りやすくなっても、ノイズ除去回路１０ｂによりノイズを除去することが可能となる。したがって、ＣＭＯＳデバイスを安定して動作させることができる。
【００２８】
[第２実施形態]
次に、第２実施形態では、前述した第１実施形態の保護回路１０に仮想Ｖdd設定回路１０ｃを追加したもの、即ち、グランドレベルシフト回路１０ａ’、ノイズ除去回路１０ｂおよび仮想Ｖdd設定回路１０ｃから構成される保護回路１０’を、図３〜図５に基づいて説明する。なお、図３には、本第２実施形態に係る保護回路１０’の構成例が示されており、また図４には、本第２実施形態に係る保護回路１０’の改変例として保護回路１０”が示されている。さらに図５には、ＣＭＯＳ回路５０に対する電圧関係として、ＣＭＯＳ回路５０により保護しない場合の例（図５(A) ）、ＣＭＯＳ回路５０により保護する場合の例（図５(B) ）が、それぞれ示されている。
【００２９】
なお、本第２実施形態の保護回路１０’は、前述した保護回路１０に対して仮想Ｖdd設定回路１０ｃが追加されている点が異なるので、実質的に同一の構成部分については同一符号を付してそれらの説明を省略する。
【００３０】
図３に示すように、第２実施形態に係る保護回路１０’は、ＣＭＯＳ回路５０のグランドＧndの電位をグランドレベルシフト回路１０ａによりバッテリ電圧ＶＢ（プラス電位）側にシフトさせるとともに、ＣＭＯＳ回路５０の駆動電圧Ｖddの電位を仮想Ｖdd設定回路１０ｃによりアースＥ（マイナス電位）側にシフトさせる構成を採る。これにより、アースライン１２およびバッテリ電源ライン１６から供給を受けるバッテリ電圧ＶＢよりも低い駆動電圧Ｖddで動作するＣＭＯＳデバイスの保護を可能にしている。
【００３１】
即ち、仮想Ｖdd設定回路１０ｃは、バッテリ電源ライン１６とアースライン１２との間に直列に接続される、定電流源ＣＣ31、ダイオードＤ31，Ｄ32、ツェナーダイオードＺＤ33と、エミッタがＣＭＯＳ回路５０の駆動電圧Ｖddに接続される駆動電源ライン１８に、またコレクタがバッテリ電源ライン１６に、それぞれ接続されるとともに、定電流源ＣＣ31とダイオードＤ31との接続点がベースに接続されるＮＰＮ型のトランジスタＱ31と、により構成されている。
【００３２】
ダイオードＤ31，Ｄ32は、バッテリ電源ライン１６からアースライン１２に向かって順方向電流が流れるように、アノードをバッテリ電源ライン１６側に、カソードをアースライン１２側に向けて接続されており、またこれとは逆にツェナーダイオードＺＤ33はバッテリ電源ライン１６からアースライン１２に向かって逆方向電流が流れるように、アノードをアースライン１２側に、カソードをバッテリ電源ライン１６側に向けて接続されている。また、定電流源ＣＣ31は、このように直列に接続されたダイオードＤ31，Ｄ32、ツェナーダイオードＺＤ33に所定電流を流すことで、ツェナーダイオードＺＤ33によるツェナー電圧ＶｚにダイオードＤ31，Ｄ32による１．４Ｖ（＝０．７Ｖ（順方向電圧Ｖｆ分）×２）を加えた電圧ＶβがトランジスタＱ31のベース電圧として発生可能にしている。
【００３３】
これにより、トランジスタＱ31のベース電圧は、ツェナー電圧Ｖｚ＋２Ｖｆに設定されることから、例えば、ツェナーダイオードＺＤ33のツェナー電圧Ｖｚを７．５Ｖに設定すると、トランジスタＱ31のベース電圧Ｖβは、８．９Ｖ（＝７．５Ｖ＋２×０．７Ｖ）となって、駆動電源ライン１８、つまり仮想駆動電圧Ｖvddは８．２Ｖ（＝８．９Ｖ−０．７Ｖ）に設定される。
【００３４】
これに対し、このように設定される仮想駆動電圧Ｖvddの駆動電源ライン１８とその基準電位であるアースＥのアースライン１２との間に、第１実施形態で説明したグランドレベルシフト回路１０ａを介在させる。ここでは、バッテリ電源ライン１６（バッテリ電圧ＶＢ）とアースライン１２（アースＥ）との間ではなく、駆動電源ライン１８（仮想駆動電圧Ｖvdd）とアースライン１２（アースＥ）との間に介在させているので、グランドレベルシフト回路１０ａ’とする。
【００３５】
これにより、抵抗Ｒ11，Ｒ12による分圧Ｖα（＝Ｖvdd×Ｒ12／（Ｒ11＋Ｒ12））がトランジスタＱ11のベース電圧となるため、エミッタ−コレクタ間の電圧ＶＣＥはこの分圧ＶαにＶｆ（０．７Ｖ）を加えた電圧になる。前述の例では、仮想駆動電圧Ｖvddを８．２Ｖに設定しているので、ＣＭＯＳ回路５０の動作電圧が第１実施形態の場合と同様に、例えば直流５Ｖ±２Ｖで、入力電圧Ｖinの入力許容電圧幅も同様に設定されているときには、グランドライン１４、つまり仮想グランドＶgndが１．２Ｖ（＝８．２Ｖ−７．０Ｖ）に設定され、トランジスタＱ11のベース電圧Ｖαが０．５Ｖ（＝１．２Ｖ−０．７Ｖ）になるように、仮想駆動電圧Ｖvddの８．２Ｖを抵抗Ｒ11，Ｒ12により分圧する。例えば、抵抗Ｒ11が１０ｋΩに設定されている場合には、抵抗Ｒ12を６５０Ωに設定する。
【００３６】
これにより、抵抗Ｒ11，Ｒ12による分圧Ｖα（＝Ｖvdd×Ｒ12／（Ｒ11＋Ｒ12））は、８．２Ｖ×６５０Ω／（１０ｋΩ＋６５０Ω）＝０．５Ｖになるため、これに順方向電圧Ｖｆ分（０．７Ｖ）を加えた１．２Ｖ（＝０．５Ｖ＋０．７Ｖ）がアースＥに対する仮想グランドＶgnd の電位に設定される。したがって、仮想グランドＶgndは、アースＥに対して＋１．２Ｖに設定され、また仮想駆動電圧Ｖvddは、アースＥに対して＋８．２Ｖで仮想グランドＶgndに対して＋７．０Ｖに設定される。
【００３７】
このように設定された仮想駆動電圧Ｖvddを駆動電源ライン１８に、また仮想グランドＶgndをグランドライン１４に、それぞれ供給することによって、例えば、図５(A) に示すように、アースライン１２（アースＥ）に対して約＋１４Ｖの電位に設定されるバッテリ電圧ＶＢがバッテリ電源ライン１６からＣＭＯＳ回路５０に供給されるとともに、入力電圧Ｖinが、アースライン１２に対して＋５Ｖの電位を中心に±２．５Ｖの入力電圧変動幅Ｖｗで入力される場合においても、図５(B) に示すように、当該ＣＭＯＳ回路５０は、アースライン１２（アースＥ）に対して＋１．２Ｖに設定される仮想グランドＶgndを基準に＋７．０Ｖの仮想駆動電圧Ｖvdd（駆動電圧Ｖdd＝８．２Ｖ）で駆動される。このため、入力電圧ＶinがアースＥに対して＋５Ｖの電位を中心に±２．５Ｖの入力電圧変動幅Ｖｗで入力される場合であっても、当該ＣＭＯＳ回路５０は、仮想グランドＶgnd に対して＋３．８Ｖの電位を中心に±２．５Ｖの入力電圧変動幅Ｖｗで入力されるものとしてこのような入力電圧Ｖinを電気的に処理することが可能となる。
【００３８】
なお、図３に示すグランドレベルシフト回路１０ａ’では、ランジスタＱ11のベース電圧を抵抗Ｒ11，Ｒ12による分圧Ｖαにより設定したが、例えば、図４に示すように、当該ベース電圧をバンドギャップ電圧源ＢＧ11により設定可能にしたグランドレベルシフト回路１０ａ”を用いても良い。これにより、抵抗分圧によるものよりも、高精度で温度に対する電圧変動を抑制して安定性の高いベース電圧を設定することができるため、仮想グランドＶgndの安定化を図ることが可能となる。また、前述した第１実施形態の保護回路１０を構成するグランドレベルシフト回路１０ａをこのようなグランドレベルシフト回路１０ａ”に代えて構成しても良い。
【００３９】
このように本第２実施形態に係る保護回路１０’によると、グランドレベルシフト回路１０ａ’（１０ａ”）により、入力電圧Ｖinの入力最小電圧Ｖin-minよりも低く、かつ、入力電圧変動幅Ｖｗに含まれない範囲で、バッテリ電圧ＶＢのアースＥよりも高い仮想グランドＶgndを駆動電圧ＶddのグランドＧndとして設定し、仮想Ｖdd設定回路１０ｃにより、入力電圧Ｖinの入力最大電圧Ｖin-maxよりも高く、かつ、入力電圧変動幅Ｖｗに含まれない範囲で、バッテリ電圧ＶＢよりも低い仮想駆動電圧Ｖvddを、仮想グランドＶgndに対する駆動電圧Ｖddの電位として設定する。
【００４０】
これにより、駆動電圧ＶddのグランドＧndとして、バッテリ電圧ＶＢのアースＥよりも高い仮想グランドＶgndが設定され、駆動電圧Ｖddの電位として、バッテリ電圧ＶＢよりも低い仮想駆動電圧Ｖvddが設定されるので、入力最大電圧Ｖin-maxがバッテリ電圧ＶＢのアースＥに対する駆動電圧Ｖddを超えてバッテリ電圧ＶＢ以下の入力電圧ＶinがＣＭＯＳデバイスに入力されても、このような入力電圧Ｖinを当該ＣＭＯＳデバイスの入力許容電圧幅内で入力することが可能となる。また、駆動電圧Ｖddの電位として、バッテリ電圧ＶＢよりも低い仮想駆動電圧Ｖvddが設定されるので、仮想グランドＶgndに対する仮想駆動電圧Ｖvddを当該ＣＭＯＳデバイスの駆動電圧Ｖddとして任意に設定することができる。したがって、高耐圧のＣＭＯＳデバイスを用いることなく、ＣＭＯＳデバイスの駆動電圧Ｖddを超える入力電圧Ｖinが入力されても当該ＣＭＯＳデバイスの正常動作を可能にし、チップサイズの増大を抑制しながらも、このような入力電圧Ｖinに対するＣＭＯＳデバイスを正常に動作させることができる。
【００４１】
また、本第２実施形態に係る保護回路１０’（１０”）では、仮想グランドＶgndとアースＥとの間に介在するノイズ除去回路１０ｂを備えるので、グランドレベルシフト回路１０ａによってバッテリ電圧ＶＢのアースＥとは異なる電位に仮想グランドＶgndが設定され、当該仮想グランドＶgndにノイズが乗りやすくなっても、ノイズ除去回路１０ｂによりノイズを除去することが可能となる。したがって、ＣＭＯＳデバイスを安定して動作させることができる。
【００４２】
なお、以上説明した各実施形態では、ＭＯＳデバイスの例として、ＣＭＯＳ回路５０を構成するＣＭＯＳデバイスを例示して説明したが、本発明の保護回路により保護可能なデバイスは、これに限れることはなく、Ｐチャネル型のＭＯＳデバイスやＮチャネル型のＭＯＳデバイス等であっても上述と同様に保護することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係る保護回路の構成例を示す回路図である。
【図２】ＣＭＯＳ回路に対する電圧関係を示す説明図で、図２(A) は図１に示す保護回路を構成しない場合の例、図２(B) は図１に示す保護回路を構成した場合の例、をそれぞれ示す。
【図３】本発明の第２実施形態に係る保護回路の構成例を示す回路図である。
【図４】図３に示す保護回路の改変例の構成を示す回路図である。
【図５】ＣＭＯＳ回路に対する電圧関係を示す説明図で、図５(A) は図３に示す保護回路を構成しない場合の例、図５(B) は図３に示す保護回路を構成した場合の例、をそれぞれ示す。
【符号の説明】
【００４４】
１０…保護回路（ＭＯＳデバイスの保護回路）
１０ａ、１０ａ’、１０ａ”…グランドレベルシフト回路（仮想基準電位設定手段）
１０ｂ…ノイズ除去回路（ノイズ除去手段）
１０ｃ…仮想Ｖdd設定回路（仮想駆動電位設定手段）
１２…アースライン
１４…グランドライン
１６…バッテリ電源ライン
１８…駆動電源ライン
５０…ＣＭＯＳ回路（ＭＯＳデバイス）
ＢＧ11…バンドギャップ電圧源（仮想基準電位設定手段）
Ｃ21…コンデンサ（ノイズ除去手段）
ＣＣ31…定電流源（仮想駆動電位設定手段）
Ｄ31、Ｄ32…ダイオード（仮想駆動電位設定手段）
Ｅ…アース（供給電圧の基準電位）
Ｇnd…グランドＧnd（駆動電圧の基準電位）
Ｑ11…トランジスタ（仮想基準電位設定手段）
Ｑ31…トランジスタ（仮想駆動電位設定手段）
Ｒ11、Ｒ12…抵抗（仮想基準電位設定手段）
ＶＢ…バッテリ電圧（供給電圧）
Ｖin…入力電圧
Ｖin-max…入力最大電圧（最大電圧）
Ｖin-min…入力最小電圧（最小電圧）
Ｖgnd…仮想グランド（仮想基準電位）
Ｖvdd…仮想駆動電圧（仮想駆動電位）
Ｖｗ…入力電圧変動幅（入力変動幅）
Ｖdd…駆動電圧（駆動電圧）
Ｖα…分圧
ＺＤ33…ツェナーダイオード（仮想駆動電位設定手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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