(57)【要約】【課題】トランジスタの閾値電圧のばらつきを小さくすることができる半導体装置の製造方法を提供する。【解決手段】面方位が（１００）であるシリコンウェハ１に対して、シリコンウェハ１に対して垂直な軸から７°傾けた方向であり、かつシリコンウェハ１の中心を回転軸とした場合にノッチ又はオリフラの中心から２７°回転させた方向から、注入深さが０．５〜１μｍとなるように不純物イオンを注入することにより、素子領域にウェル１０を形成する。ウェル１０を形成するときのイオン注入角度を適切な範囲に設定しているため、注入された不純物の濃度分布のばらつきが抑制される。このため、熱拡散後のウェル１０における不純物の濃度分布もばらつきが抑制され、トランジスタの閾値電圧のばらつきが抑制される。【選択図】図１
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【特許請求の範囲】
【請求項１】
面方位が（１００）であるシリコンウェハに対して、該シリコンウェハの表面に対して垂直な軸から７°傾けた方向であり、かつ前記シリコンウェハの中心を回転軸とした場合にノッチ又はオリフラの中心から２７°回転させた方向から、注入深さが０．５〜１μｍとなるように不純物イオンを注入することにより、素子領域にウェルを形成する工程と、
前記素子領域に位置する前記シリコンウェハにゲート絶縁膜を形成する工程と、
前記シリコンウェハを熱処理することにより、前記ウェルの不純物を熱拡散する工程と、
前記素子領域に、前記ゲート絶縁膜を用いたトランジスタを形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を形成する工程において、前記ゲート絶縁膜の厚さを１０ｎｍ以上にする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウェルを形成する工程において、前記不純物イオンはリンイオンであり、該不純物の注入エネルギーを３００〜６００ＫｅＶにする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ウェルを形成する工程において、前記不純物イオンはボロンイオンであり、該不純物の注入エネルギーを１００〜４００ＫｅＶにする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記ウェルを形成する工程において、前記不純物イオンを９０°間隔で４方向から注入する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記ウェルを形成する工程と、前記ゲート絶縁膜を形成する工程の間に、前記シリコンウェハに素子分離膜を形成することにより、前記素子領域を他の領域から分離する工程を具備する請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の製造方法に関する。特に本発明は、トランジスタの閾値電圧のばらつきを小さくすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコンウェハの素子領域にトランジスタを形成する場合、まず、素子領域に位置するシリコンウェハにはウェルが形成される。ウェルは、シリコンウェハ１に不純物イオンをある程度深く（例えば０．５〜１μｍ）注入する。その後、素子領域にゲート絶縁膜、ゲート電極、低濃度不純物領域、サイドウォール、並びにソース及びドレインとなる不純物領域を、この順に形成する（例えば特許文献１参照）。なお、ウェルに注入された不純物を熱拡散する工程は、例えばゲート絶縁膜を形成した後、ゲート電極を形成する前に行われる。
【特許文献１】特開２０００−０７７６６１号公報（図６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したウェル形成工程において、不純物イオンを注入する角度を適切な値に調節しない場合、ウェルの不純物の濃度分布にばらつきが生じてしまい、その結果、同一のシリコンウェハにおいてもトランジスタの閾値電圧（Ｖｔｈ）に大きなばらつきが生じてしまう。この傾向は、トランジスタの動作電圧が高い場合すなわちゲート絶縁膜が厚い場合に、特に顕著になる。
【０００４】
本発明は上記のような事情を考慮してなされたものであり、その目的は、トランジスタの閾値電圧のばらつきを小さくすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、面方位が（１００）であるシリコンウェハに対して、該シリコンウェハの表面に対して垂直な軸から７°傾けた方向であり、かつ前記シリコンウェハの中心を回転軸とした場合にノッチ又はオリフラの中心から２７°回転させた方向から、注入深さが０．５〜１μｍとなるように不純物イオンを注入することにより、素子領域にウェルを形成する工程と、
前記素子領域に位置する前記シリコンウェハにゲート絶縁膜を形成する工程と、
前記シリコンウェハを熱処理することにより、前記ウェルの不純物を熱拡散する工程と、
前記素子領域に、前記ゲート絶縁膜を用いたトランジスタを形成する工程とを具備する。
【０００６】
この半導体装置の製造方法によれば、前記ウェルを形成するときのイオン注入角度を適切な範囲に設定しているため、注入された不純物の濃度分布の面内ばらつきが抑制される。このため、熱拡散後の前記ウェルにおける不純物の濃度分布もばらつきが抑制され、前記トランジスタの閾値電圧のばらつきが抑制される。前記ゲート絶縁膜の厚さが１０ｎｍ以上の場合、この効果は特に顕著になる。
【０００７】
前記ウェルを形成する工程において、前記不純物イオンはＰ＋＋である場合、該不純物の注入エネルギーは３００〜６００ＫｅＶであるのが好ましい。また、前記不純物イオンがＢ＋である場合、該不純物の注入エネルギーは１００〜４００ＫｅＶであるのが好ましい。
前記ウェルを形成する工程において、前記不純物イオンを９０°間隔で４方向から注入してもよい。
前記ウェルを形成する工程と、前記ゲート絶縁膜を形成する工程の間に、前記シリコンウェハに素子分離膜を形成することにより、前記素子領域を他の領域から分離する工程を具備してもよい。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、シリコンウェハにトランジスタを形成する方法であるが、トランジスタのウェルを形成するときのイオン注入角度を適切な値に調節することにより、不純物の濃度分布のばらつきを抑制し、その結果、トランジスタの閾値電圧のばらつきを抑制するものである。
【０００９】
まず、図１（Ａ）に示すように、面方位が（１００）のシリコンウェハ１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコンウェハ１上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとしてシリコンウェハ１に第１導電型の不純物イオンを注入する。
【００１０】
図２に示すように、この不純物イオン注入工程におけるイオン注入は、ｚ軸方向（シリコンウェハ１に対して垂直な軸の方向）においてはｚ軸から７°傾けた方向（チルト角度が７°）であり、ｘｙ面（シリコンウェハ１の面に対して平行な面）においては、シリコンウェハ１の中心を回転軸としてノッチ又はオリフラの中心に対して２７°回転させた方向を始点として９０°間隔で４方向から行う。なお、ノッチ又はオリフラが示す面方位は
【００１１】
【数１】
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である。イオン注入エネルギーは、不純物イオンがリンイオン（例えばＰ++）の場合は３００〜６００ｅＶ、ボロンイオン（Ｂ+）の場合は１００〜４００ｅＶで行う。
【００１２】
また、このイオン注入工程は、例えば２回に分けて行う。第１回目のイオン注入は相対的に高い注入エネルギー（例えば不純物イオンがＰ++の場合は５５０ｅＶ、Ｂ+の場合は３５０ｅＶ）で行い、第２回目のイオン注入は相対的に低い注入エネルギー（例えば不純物イオンがリンイオン（例えばＰ++）の場合は３５０ｅＶ、ボロンイオン（Ｂ+）の場合は１５０ｅＶ）で行う。
【００１３】
これにより、シリコンウェハ１の素子領域にはウェル１０が形成される。また、イオン注入角度を上記のように設定しているため、注入された不純物の濃度分布のばらつきが抑制される。次いでレジストパターン５０をマスクとしてシリコンウェハ１に第２導電型の不純物イオンを注入し、チャネルドープを行う。
【００１４】
その後、図１（Ｂ）に示すようにレジストパターン５０を除去する。次いで、シリコンウェハ１に素子分離膜２をトレンチアイソレーション法により埋め込む。なお、素子分離膜２はＬＯＣＯＳ酸化法により形成されても良い。
【００１５】
次いで、シリコンウェハ１を熱酸化する。これにより、素子領域に位置するシリコンウェハ１にはゲート絶縁膜３が形成される。このとき、トランジスタの動作電圧が例えば５．５Ｖ以上であるとき、ゲート絶縁膜３の厚さを１０ｎｍ以上にする。
【００１６】
次いで、シリコンウェハ１を熱拡散処理する。これにより、ウェル１０の不純物は活性化し、かつ熱拡散する。このときの熱処理は、例えば窒素雰囲気下で２時間ほど行われる。熱処理温度は、不純物がＰの場合は１０３０〜１１００℃、Ｂの場合は１０２０〜１０７０℃であるのが好ましい。上記したように、注入された不純物の濃度分布のばらつきが抑制されているため、熱拡散後のウェル１０における不純物の濃度分布もばらつきが抑制される。
なお、この熱処理において、素子分離膜２を形成したことによりシリコンウェハ１に加わる応力、及びゲート絶縁膜３を形成したことによりシリコンウェハ１に加わる応力それぞれが緩和される。
【００１７】
次いで、図１（Ｃ）に示すように、ゲート絶縁膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３上にはゲート電極４が形成される。ゲート電極の幅は、例えば０．１３μｍ以下である。次いで、ゲート電極４及び素子分離膜２をマスクとしてシリコンウェハ１に不純物を導入する。これにより、シリコンウェハ１には低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４を含む全面上に、酸化シリコン膜等の絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５が形成される。次いで、サイドウォール５、ゲート電極４、及び素子分離膜２をマスクとしてシリコンウェハ１に不純物を導入する、これにより、シリコンウェハ１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
【００１８】
以上、本発明の実施形態によれば、ウェル１０を形成するときのイオン注入角度を適切な範囲に設定しているため、注入された不純物の濃度分布のばらつきが抑制される。このため、熱拡散後のウェル１０における不純物の濃度分布もばらつきが抑制され、トランジスタの閾値電圧のばらつきが抑制される。この効果は、ゲート絶縁膜３の厚さが１０ｎｍ以上のときに特に顕著になり、例えばイオン注入角度が、ｚ軸方向（シリコンウェハ１に対して垂直な軸の方向）においてはｚ軸から７°傾けた方向（チルト角度が７°）であり、ｘｙ面（シリコンウェハ１の面に対して平行な面）においてはシリコンウェハ１の中心を回転軸としてノッチ又はオリフラの中心を始点とした場合と比較して、半分以下（例えば１．５％以下）になる。
【００１９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る半導体装置の製造方法を説明する為の断面図。
【図２】イオン注入の方向を説明する為の図。
【符号の説明】
【００２１】
１…シリコンウェハ、２…素子分離膜、３…ゲート絶縁膜、４…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、１０…ウェル、５０…レジストパターン
【図１】
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【図２】
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