(57)【要約】【課題】  Ｔ字型電極を有する半導体装置において、隣接ゲート間の素子容量を低減させる。【解決手段】  半導体基板１の上に活性層２が設けられ、その表面にリセス溝３が形成されている。リセス溝３の底面上に、Ｔ字型のAl電極４が設けられている。Al電極４の支持部分に接触するように、ライナー膜として、第１絶縁膜５が設けられている。この膜として、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる低誘電率膜を用いるようにした。  上記構造とすることにより、隣接するゲート間の素子容量を低減させ、ばらつきを抑えることができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上に設けられ、断面形状がＴ字型であるＴ字型電極と、
前記Ｔ字型電極の支持部分に接触し、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第１絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１絶縁膜の上で前記Ｔ字型電極を覆うように、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第２絶縁膜が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２絶縁膜の上に、比誘電率が２．５〜３．５の有機系高分子材料からなる第３絶縁膜が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３絶縁膜の上に、触媒化学気相成長法により形成した第４絶縁膜が設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層の上に、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第１絶縁膜を形成する工程と、
前記第１絶縁膜を選択的にエッチングして、前記第１絶縁膜の開口部を形成する工程と、
前記開口部の底面に露出した前記化合物半導体層の表面を等方性エッチングして、溝を形成する工程と、
前記溝の底面上に、Ｔ字型の断面形状を有し、支持部分が前記第１絶縁膜に接触するＴ字型電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記Ｔ字型電極を形成する工程の後に、前記Ｔ字型電極を覆うように、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第２絶縁膜を形成する工程を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
基板上に化合物半導体層を形成する工程と、
前記化合物半導体層の表面に溝を形成する工程と、
前記溝の外側で、前記化合物半導体層の上に、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第１絶縁膜を形成する工程と、
前記溝の側面に、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる側壁絶縁膜を形成する工程と、
前記溝の底面上に、Ｔ字型の断面形状を有し、支持部分が前記側壁絶縁膜に接触するＴ字型電極を形成する工程と、
前記第１絶縁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１絶縁膜を除去する工程の後に、前記Ｔ字型電極を覆うように、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第２絶縁膜を形成する工程を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜を形成する工程の後に、前記第２絶縁膜の上に、比誘電率が２．５〜３．５の有機系高分子材料からなる第３絶縁膜を形成する工程を行うことを特徴とする請求項６又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第３絶縁膜を形成する工程の後に、前記第３絶縁膜の上に、触媒化学気相成長法を用いて第４絶縁膜を形成する工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、Ｔ字型の電極構造を有する化合物半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
低雑音性、高利得性を有し、ミリ波帯に対応するトランジスタとして、高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）が用いられている。このようなトランジスタでは、ゲート長を短くすると高性能化を図ることができる。しかし、ゲート長を短くすると、ゲート断面積が小さくなり、ゲート抵抗が上昇する。この抵抗上昇分を補うため、断面形状をＴ字型としたＴ型ゲート電極が広く用いられている（例えば、特許文献１参照）。
【０００３】
ここで、上述したＴ字型ゲート電極の形成方法として、Ｔ字型のアルミニウム（Al）電極の形成方法の例を説明する。
まず、半導体基板上に、エピタキシャル成長法等により、活性層を形成する。次に、活性層の上に、シリコン窒化膜からなるスペーサー膜を形成する。次に、スペーサー膜の上に、金（Au）からなるソース電極、ドレイン電極を形成する。次に、全面に、電子ビーム用レジスト膜、リソグラフィ用レジスト膜を順次積層する。次に、ソース電極とドレイン電極との間の位置で、リソグラフィ用レジスト膜を露光、現像して、開口パターンを形成する。次に、この開口パターンの内側の位置で、電子ビーム用レジスト膜に電子ビームを照射する。次に、このレジスト膜を露光、現像して、開口パターンを形成する。この結果、ソース電極とドレイン電極との間に、断面形状がＴ字型となるレジスト開口パターンが形成される。
次に、上記レジスト開口パターンをマスクとして、スペーサー膜を選択的にドライエッチングして、スペーサー膜の開口部を形成する。次に、上記開口部をマスクとして活性層の表面をウェットエッチングし、リセス溝を形成する。次に、上記開口部からスペーサー膜を後退させるように、スペーサー膜のサイドエッチングを行う。次に、全面にAlを蒸着する。次に、リフトオフ法により不要なAl、レジスト膜を除去する。この結果、リセス溝の底面上に、Ｔ字型のAl電極が形成される。
【０００４】
次に、上記Al電極を覆うように、シリコン窒化膜からなるパッシベーション膜を形成する。次に、ソース電極、ドレイン電極の上に、Au配線を形成する。次に、Au配線の上に、エアブリッジ配線を形成する。次に、半導体基板の裏面を研削し、ワイヤボンディング等のアセンブリ工程を行う。次に、半導体基板の全面をモールド樹脂等で覆う。
【０００５】
【特許文献１】特開平５−３３５３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した方法により形成された半導体装置は、スペーサー膜として、シリコン窒化膜が用いられている。シリコン窒化膜は比誘電率が大きい（４程度）ため、隣接する電極間の素子容量が大きくなる。
また、上記形成方法において、スペーサー膜の開口部を形成する際には、ドライエッチングが行われる。このとき、半導体基板の表面に、プラズマ等によるダメージが与えられ、半導体基板の表面が酸化されることがある。そうすると、デバイス特性のばらつきが大きくなる。
【０００７】
本発明は上記課題を解決するためになされたもので、半導体基板上にＴ字型電極を形成する半導体装置において、隣接する電極間の素子容量を小さくした構造を得ることを目的とする。
また、上記半導体装置の製造方法において、半導体基板の表面に与えられるダメージを低減し、デバイス特性のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、基板上に設けられ、断面形状がＴ字型であるＴ字型電極と、前記Ｔ字型電極の支持部分に接触し、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第１絶縁膜とを有することを特徴とする。
【０００９】
また、本発明に係る半導体装置の製造方法は、基板上に化合物半導体層を形成する工程と、前記化合物半導体層の上に、多孔質系の有機膜、または有機系の高分子材料、またはボラジン系の高分子材料からなる第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的にエッチングして、前記第１絶縁膜の開口部を形成する工程と、前記開口部の底面に露出した前記化合物半導体層の表面を等方性エッチングして、溝を形成する工程と、前記溝の底面上に、Ｔ字型の断面形状を有し、支持部分が前記第１絶縁膜に接触するＴ字型電極を形成する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１０】
本発明によれば、半導体基板上にＴ字型電極を形成する半導体装置において、隣接する電極間の素子容量を小さくした構造を得ることができる。また、上記半導体装置の製造方法において、半導体基板の表面に与えられるダメージを低減し、デバイス特性のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１２】
実施の形態１．
本実施の形態に係る半導体装置の断面構造を図１に示す。
この半導体装置は、GaAsなどの化合物半導体基板（以下、単に「基板」という）上に形成されている。基板１の上に、活性層２が設けられている。活性層２の表面には、リセス溝３が設けられている。リセス溝３の底面上に、断面形状がＴ字型のアルミニウム（Al）電極（以下、「Al電極」という）４が設けられている。Al電極４のＴ字型の支持部分に接触するように、第１絶縁膜５が設けられている。
この膜は、比誘電率が２程度の低誘電率膜である。例えば、ポーラス（多孔質）系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等が用いられている。上記低誘電率膜を用いることにより、Al電極４と、これに隣接するAl電極（図示しない）との間の素子容量（以下、「電極間容量」という）を低減させ、ばらつきを抑えることができる。
【００１３】
第１絶縁膜５の上で、Al電極４を覆うように、第２絶縁膜６が設けられている。この膜は、第１絶縁膜５と同様、比誘電率が２程度の低誘電率膜であり、ポーラス系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等が用いられている。上記低誘電率膜を用いることにより、電極間容量を低減させ、ばらつきを抑えることができる。また、シリコン酸化膜を用いた場合と比較して、Al電極４の耐湿性を向上させることができる。
【００１４】
活性層２の上で、第１絶縁膜５および第２絶縁膜６の左側に、ソース電極７ａが設けられている。その上面は、第１絶縁膜５の上面と第２絶縁膜６の上面との間に位置している。ソース電極７ａの上に、第１配線８ａが設けられている。活性層２の上で、第１絶縁膜５および第２絶縁膜６の右側に、ドレイン電極７ｂが設けられている。その上面は、第１絶縁膜５の上面と第２絶縁膜６の上面との間に位置している。ドレイン電極７ｂの上に、第１配線８ｂが設けられている。第２絶縁膜６の上面と、第１配線８ａ、８ｂの上面とは、ほぼ同じ高さとなっている。
【００１５】
第１配線８ａ、８ｂの上に、それぞれ第２配線（エアブリッジ配線）９ａ、９ｂが設けられている。第２絶縁膜６の上に、第２配線９ａ、９ｂを覆うように、第３絶縁膜１０が設けられている。その上に、第４絶縁膜１１が設けられている。第３絶縁膜１０、第４絶縁膜１１は、電極パッド部およびスクライブライン（図示しない）以外の箇所を覆うように形成されている。
【００１６】
上述した第３絶縁膜１０としては、比誘電率（εｒ）が２．５〜３．５程度の有機系高分子材料、例えば、ポリイミド等の膜が用いられている。この膜は、従来技術で用いられていたモールド樹脂（比誘電率４程度）と比較すると、比誘電率が小さい膜である。従って、第２配線９ａ−９ｂ間の素子容量（以下、「配線間容量」という）を低減させ、ばらつきを抑えることができる。
また、第４絶縁膜１１としては、触媒化学気相成長（Catalytic Chemical Vapor Deposition；以下、「Cat-CVD」という）法により形成したシリコン酸化膜が用いられている。Cat-CVD法により形成された膜は、緻密で化学耐性に優れ、表面保護膜として優れた性質を有している。このため、表面めっき配線（図示しない）のスクラッチによる外観不良を、効果的に抑制することができる。
【００１７】
次に、図１に示した半導体装置の製造方法について説明する。
まず、図２に示すように、基板１の上に、エピタキシャル成長法等により活性層２を形成する。これは、GaAs等を含む化合物半導体層である。次に、リフトオフ法等を用いて、活性層２の上に、金（Au）からなるソース電極、ドレイン電極（図示しない）を形成する。次に、これらの電極と離間した位置で、活性層２の上に、第１絶縁膜５（ライナー膜）を１０〜１００ｎｍ程度の膜厚で形成する。この膜は、比誘電率が２程度の低誘電率膜である。例えば、ポーラス（多孔質）系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等の膜を用いる。
次に、第１絶縁膜５の上に、電子ビーム用レジスト膜１２を１００〜２００ｎｍ程度の膜厚で形成する。その上に、フォトレジスト膜１３を５００〜２０００ｎｍ程度の膜厚で形成する。次に、フォトマスク１４を用いてリソグラフィを行い、フォトレジスト膜１３を露光する。
【００１８】
次に、図２に示したフォトレジスト膜１３を現像する。この結果、図３に示すように、第１溝パターン１５が形成される。その底面には、電子ビーム用レジスト膜１２が露出している。次に、露出した電子ビーム用レジスト膜１２の表面に、選択的に電子ビームを照射し、現像する。この結果、第１溝パターン１５の底面に、第２溝パターン１６が形成される。第２溝パターン１６の底面には、第１絶縁膜５が露出している。
【００１９】
次に、図３に示した第２溝パターン１６をマスクとして、第１絶縁膜５を選択的にエッチングする。この結果、図４に示すように、第１絶縁膜５の開口部１６ａが形成される。その底面には、活性層２が露出している。
上述したように、第１絶縁膜５（ライナー膜）として、ポーラス（多孔質）系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等を形成した。これらの膜をドライエッチングする場合、シリコン窒化膜をエッチングする場合と比較して、エッチング時間を短くすることができる。このため、ライナー膜としてシリコン窒化膜を用いた場合よりも、オーバーエッチング時間を短くすることができる。これにより、基板１の表面に与えられるプラズマダメージを低減し、基板１表面の酸化を抑え、デバイス特性のばらつきを抑制することができる。
【００２０】
次に、開口部１６ａの底面に露出した活性層２の表面をウェットエッチングする。この結果、図５に示すように、活性層２の表面が等方的にエッチングされ、リセス溝３が形成される。このとき、リセス溝３の幅は、開口部１６ａの幅よりも大きくなっている。つまり、リセス溝３の上に、第１絶縁膜５の端部が突き出した状態となっている。
また、スペーサー膜としてシリコン窒化膜を用いた場合は、電極間容量を低減させるために、シリコン窒化膜をサイドエッチングする必要があった。しかし、本実施の形態では、上述した低誘電率膜を用いているため、スペーサー膜をサイドエッチングする必要がない。これにより、電子ビーム用レジスト膜１２の浮き上がりによるゲート長ばらつきを抑制することができる。
【００２１】
次に、図５に示した第１溝パターン１５、開口部１６ａ、リセス溝３の内部に、アルミニウム膜を蒸着する。このとき、リセス溝３の開口部１６ａよりも外側の部分には、アルミニウム膜は形成されない。次に、図５に示した電子ビーム用レジスト膜１２およびフォトレジスト膜１３を除去する。すると、第１溝パターン１５の外部に形成されたアルミニウム膜がリフトオフされる。この結果、図６に示すように、Ｔ字型の断面形状を有するAl電極４が形成される。このとき、Al電極４の支持部分は、第１絶縁膜５に接触している。
【００２２】
次に、図６に示したAl電極４、第１絶縁膜５の上に、全面に第２絶縁膜を５００〜１０００ｎｍ程度の膜厚で形成する。この膜としては、第１絶縁膜５と同様に、ポーラス（多孔質）系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等を用いる。
この結果、図７に示すように、Al電極４、ソース電極７ａ、ドレイン電極７ｂを覆うように、第２絶縁膜６が形成される。（これ以降の工程については、ソース電極７ａ、ドレイン電極７ｂを含めて図示する）
【００２３】
次に、図８に示すように、第２絶縁膜６の上に、フォトレジスト膜１７を２０００〜３２００ｎｍ程度の膜厚で形成する。次に、フォトマスク１８をマスクとしてリソグラフィを行い、フォトレジスト膜１７を露光する。次に、フォトレジスト膜１７を現像して、レジストパターン（図示しない）を形成する。これをマスクとして、第２絶縁膜６を選択的にエッチングして、ソース電極７ａ、ドレイン電極７ｂの表面を露出させる。次に、全面にAuを蒸着する。次に、リフトオフ法により、不要なAuおよびレジストパターンを除去する。この結果、図９に示すように、ソース電極７ａの上に第１配線８ａが形成され、ドレイン電極７ｂの上に第１配線８ｂが形成される。
【００２４】
次に、図９に示した第１配線８ａ、８ｂ、第２絶縁膜６の上に、Au供給層を形成する。その上に、リソグラフィによりレジストパターンを形成する。その上に、Au層をめっきにより形成する。次に、上記レジストパターンを、アッシングまたは有機溶剤等により除去する。さらに、不要なAu層をミリングにより除去する。この結果、第１配線８ａ、８ｂの上に、それぞれ第２配線（エアブリッジ配線）が形成される。次に、第２絶縁膜６の上に、第２配線を覆うように、全面に第３絶縁膜を形成する。この膜は、比誘電率（εｒ）が２．５〜３．５程度となるポリイミド膜等の有機系高分子材料である。次に、第３絶縁膜の上に、第４絶縁膜を形成する。例えば、Cat-CVD法により、シリコン酸化膜を形成する。次に、第３絶縁膜、第４絶縁膜の上にレジストパターンを形成する。これをマスクとして第３絶縁膜、第４絶縁膜を選択的にエッチングし、パッド部、スクライブライン部以外の部分を除去する。この結果、図１に示した構造を得ることができる。
【００２５】
上述したように、第３絶縁膜１０として、比誘電率（εｒ）が２．５〜３．５程度となるポリイミド膜等の有機系高分子材料を形成するようにした。これにより、モールド樹脂（比誘電率４程度）を用いた場合と比較して、配線間容量を低減させ、ばらつきを抑えることができる。
また、第４絶縁膜１１として、Cat-CVD法によりシリコン酸化膜を形成するようにした。これにより、表面めっき配線（図示しない）を形成する際に、スクラッチによる外観不良を抑制することができる。
【００２６】
実施の形態２．
本実施の形態に係る半導体装置の断面構造を図１０に示す。本実施の形態では、実施の形態１と異なる点を中心に説明する。
活性層２の表面には、リセス溝３が設けられている。リセス溝３の側面に、側壁絶縁膜２５が設けられている。この膜は、比誘電率が２程度の低誘電率膜である。例えば、ポーラス系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等が用いられている。
リセス溝３の底面上に、WSi膜１９、Au膜２０からなるゲート電極２１が設けられている。ゲート電極２１はＴ字型形状で、上部に窪みを有している。ゲート電極２１を覆うように、第２絶縁膜６が設けられている。
ゲート電極２１の支持部分は、側壁絶縁膜２５および第１絶縁膜５と接触している。また、ゲート電極２１を覆うように、第２絶縁膜６が形成されている。第１絶縁膜５、第２絶縁膜６は、実施の形態１と同様に、比誘電率が２程度の低誘電率膜である。例えば、ポーラス系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等が用いられている。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００２７】
上記構造とすることにより、ゲート電極２１と、これに隣接するゲート電極（図示しない）との間の素子容量（以下、「電極間容量」という）を低減させ、ばらつきを抑えることができる。また、ゲート電極２１の耐湿性を向上させることができる。
【００２８】
次に、図１０に示した半導体装置の製造方法について説明する。
まず、図１１に示すように、基板１の上に、エピタキシャル成長法等により活性層２を形成する。その表面を選択的にエッチングして、リセス溝３を形成する。
【００２９】
次に、図１２に示すように、全面に第１絶縁膜５を１００〜４００ｎｍ程度の膜厚で形成する。この膜としては、ポーラス系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等を用いる。次に、第１絶縁膜５の上に、フォトレジスト膜２２を５００〜１２００ｎｍ程度の膜厚で形成する。次に、フォトマスク２３をマスクとしてリソグラフィを行い、フォトレジスト膜２２を露光する。
【００３０】
次に、図１２に示したフォトレジスト膜２２を現像して、レジストパターンを形成する。次に、これをマスクとして、リセス溝３の上の第１絶縁膜５をエッチングする。この結果、図１３に示すように、ホールパターン２４が形成される。この後、図示しないが、フォトレジスト膜２２を除去する。
【００３１】
次に、図１４に示すように、全面に、側壁絶縁膜２５を１００〜４００ｎｍ程度の膜厚で形成する。この膜としては、ポーラス系の有機膜、有機系の高分子材料、ボラジン系の高分子材料等を用いる。
【００３２】
次に、図１４に示した側壁絶縁膜２５を全面エッチバックする。この結果、図１５に示すように、リセス溝３の側面に、側壁絶縁膜２５が残存する。
【００３３】
次に、図１６に示すように、全面にWSi膜１９、Au膜２０をスパッタ等により形成する。次に、Au膜２０の上に、フォトレジスト膜２６を１０００〜２４００ｎｍ程度の膜厚で形成する。次に、Au膜２０の上に、フォトレジスト膜２６を形成する。次に、フォトマスク２７をマスクとしてリソグラフィを行い、フォトレジスト膜２６を露光する。
【００３４】
次に、図１６に示したフォトレジスト膜２６を現像して、レジストパターン（図示しない）を形成する。これをマスクとしてAu膜２０、WSi膜１９を選択的にエッチングして、Ｔ字型のゲート電極を形成する。次に、フォトレジスト膜２６を有機溶剤により除去する。次に、ウェットエッチングにより、第１絶縁膜５を除去する。このとき、リセス溝３の側面には、側壁絶縁膜２５が残存している。
この結果、図１７に示すように、リセス溝３の底面上に、断面形状がＴ字型のゲート電極２１が形成される。これは、WSi膜１９、Au膜２０からなっている。ゲート電極２１の支持部分は、側壁絶縁膜２５に接触している。このような構造としたことにより、電極間容量を低減させ、ばらつきを抑えることができる。
【００３５】
この後、図１７に示したゲート電極２１を覆うように、実施の形態１と同様にして、第２絶縁膜を形成する。次に、実施の形態１と同様にして、ソース電極、ドレイン電極の上に、それぞれ第１配線を形成する。次に、第２配線、第３絶縁膜、第４絶縁膜を、実施の形態１と同様にして形成する。
この結果、図１０に示した構造を得ることができる。
【００３６】
このとき、第３絶縁膜１０として、ポリイミド膜等の有機系高分子材料が用いるようにした。これにより、実施の形態１と同様に、配線間容量を低減させ、ばらつきを抑制することができる。
また、第４絶縁膜１１として、Cat-CVD法によりシリコン酸化膜を形成するようにした。これにより、実施の形態１と同様に、表面めっき配線（図示しない）を形成する際に、スクラッチによる外観不良を抑制することができる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１に係る半導体装置を示す図。
【図２】実施の形態１に係る半導体装置の製造方法を示す図。
【図３】実施の形態１に係る半導体装置の製造方法を示す図。
【図４】実施の形態１に係る半導体装置の製造方法を示す図。
【図５】実施の形態１に係る半導体装置の製造方法を示す図。
【図６】実施の形態１に係る半導体装置の製造方法を示す図。
【図７】実施の形態１に係る半導体装置の製造方法を示す図。
【図８】実施の形態１に係る半導体装置の製造方法を示す図。
【図９】実施の形態１に係る半導体装置の製造方法を示す図。
【図１０】実施の形態２に係る半導体装置を示す図。
【図１１】実施の形態２に係る半導体装置の製造方法を示す図。
【図１２】実施の形態２に係る半導体装置の製造方法を示す図。
【図１３】実施の形態２に係る半導体装置の製造方法を示す図。
【図１４】実施の形態２に係る半導体装置の製造方法を示す図。
【図１５】実施の形態２に係る半導体装置の製造方法を示す図。
【図１６】実施の形態２に係る半導体装置の製造方法を示す図。
【図１７】実施の形態２に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３８】
１  半導体基板、２  活性層、３  リセス溝、４  Al電極、５  第１絶縁膜、６  第２絶縁膜、７ａ  ソース電極、７ｂ  ドレイン電極、８ａ、８ｂ  第１配線、９ａ、９ｂ  第２配線、１０  第３絶縁膜、１１  第４絶縁膜、１９  ＷＳｉ膜、２０  Ａｕ膜、２１  ゲート電極、２５  側壁絶縁膜。
【図１】
2007059613.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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