(57)【要約】【課題】ＳＲＡＭの動作には、書き込みと読み出しがあり、この動作を行っているときにはメモリ全体の一部だけが動作し、他の部分は値を保持しているだけである。この値を保持する期間に消費される電流を低くすることによって、低消費電力化を図った半導体装置を提供することを課題とする。【解決手段】値を書き込む期間又は読み出す期間と比べて、保持する期間における駆動電圧を低くする半導体装置である。このような半導体装置は、ワード線が接続されたＯＲと、ＯＲに接続されたインバーター回路と、ＯＲ及びインバーター回路に接続されたトランジスタと、を有する電源制御回路を有する。【選択図】図１
2007059043.tif 000002
【特許請求の範囲】
【請求項１】
電源制御回路とメモリセルとを有し、
前記電源制御回路は、
第１のワード線及び第２のワード線と、
前記第１のワード線又は前記第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子を有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、
前記出力端子に入力端子が接続された第１のインバーター回路と、
前記回路及び前記第１のインバーター回路に電気的に接続され、前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段と、を有し、
前記メモリセルは、第２のインバーター回路を有し、前記第１のワード線及び前記第２のワード線に接続される
ことを特徴とする半導体装置。
【請求項２】
電源制御回路とメモリセルとを有し、
前記電源制御回路は、
第１のワード線及び第２のワード線と、
前記第１のワード線又は前記第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、
前記回路の前記出力端子に入力端子が接続された第１のインバーター回路と、
前記回路及び前記第１のインバーター回路に電気的に接続され、前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段と、を有し、
前記メモリセルは、グランド線及び電源線に接続された第２のインバーター回路を有し、前記第１のワード線及び前記第２のワード線に接続される
ことを特徴とする半導体装置。
【請求項３】
電源制御回路とメモリセルとを有し、
前記電源制御回路は、
第１のワード線及び第２のワード線と、
前記第１のワード線又は前記第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子を有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、
前記出力端子に入力端子が接続された第１のインバーター回路と、
前記回路及び前記第１のインバーター回路に電気的に接続され、前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段と、を有し、
前記メモリセルは、
前記第１のワード線及び前記第２のワード線に接続され、
グランド線及び電源線に接続された第２のインバーター回路と、
前記第２のインバーター回路に電気的に接続されたトランジスタと、を有し、
前記トランジスタのゲート電極は前記第１のワード線と接続する
ことを特徴とする半導体装置。
【請求項４】
電源制御回路とメモリセルとを有し、
前記電源制御回路は、
第１のワード線及び第２のワード線と、
前記第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、
前記出力端子に入力端子が接続された第１のインバーター回路と、
前記回路及び前記第１のインバーター回路に電気的に接続され、前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段と、を有し、
前記メモリセルは、
前記第１のワード線及び前記第２のワード線に接続され、
グランド線及び電源線に接続された第２のインバーター回路と、
前記第２のインバーター回路に接続された第１乃至第３のトランジスタと、を有し、
前記第１のトランジスタのゲート電極は第１のワード線と接続され、前記第２及び第３のトランジスタの一方の電極はデータ線と接続され、前記第２及び第３のトランジスタのゲート電極は第２のワード線と接続される
ことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記データ線は、前記トランジスタのソース電極及びドレイン電極と同一層から設けられることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段は、２つのトランジスタでなることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
２つの入力端子と一つの出力端子を有し、いずれか一方の入力端子にハイレベルが入力されるとハイレベルが出力され、両方の入力端子にロウレベルが入力されるとロウレベルが出力される前記回路は、
ＯＲ回路、ＮＯＲ回路とインバーター回路とからなる回路、２つのインバーター回路とＮＡＮＤ回路とからなる回路のいずれかからなることを特徴とする半導体装置。
【請求項８】
請求項３乃至５のいずれか一において、
前記トランジスタは絶縁基板上に形成された薄膜トランジスタからなることを特徴とする半導体装置。
【請求項９】
請求項３又は４のいずれか一において、
前記第１のワード線及び前記電源線は、前記トランジスタのゲート電極と同じ材料からなることを特徴とする半導体装置。
【請求項１０】
第１のワード線及び第２のワード線に接続され、第１のインバーター回路を有するメモリセルと、
前記第１のワード線及び前記第２のワード線と、前記第１のワード線又は前記第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、前記出力端子に入力端子が接続された第２のインバーター回路と、前記第２のインバーター回路の出力端子にゲート電極が接続された第１のトランジスタと、前記回路の出力端子に接続された第２のトランジスタと、前記第１及び第２のトランジスタに接続された電源線と、を有する電源制御回路と、
を有し、
前記メモリセルに値を書き込む期間では、前記第１のワード線がハイレベルとなり、前記第２のワード線がロウレベルとなり、前記第１のトランジスタがオンとなり、前記電源線に第１の電圧が与えられ、
前記メモリセルに書き込まれた値を保持する期間では、前記第１のワード線及び前記第２のワード線がロウレベルとなり、前記第２のトランジスタがオンとなり、前記電源線には前記第１の電圧より低い第２の電圧が与えられる
ことを特徴とする半導体装置の駆動方法。
【請求項１１】
グランド線及び電源線に接続された第１のインバーター回路を有し、第１のワード線及び第２のワード線に接続されたメモリセルと、
前記第１のワード線及び前記第２のワード線と、前記第１のワード線又は前記第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、前記出力端子に入力端子が接続された第２のインバーター回路と、前記回路及び前記第２のインバーター回路に接続され、前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段と、を有する電源制御回路と、を有し、
前記メモリセルに値を書き込む期間では、前記第１のワード線がハイレベルとなり、前記第２のワード線がロウレベルとなり、前記第１のトランジスタがオンとなり、前記電源線に第１の電圧が与えられ、
前記メモリセルに書き込まれた値を保持する期間では、前記第１のワード線及び前記第２のワード線がロウレベルとなり、前記第２のトランジスタがオンとなり、前記電源線には前記第１の電圧より低い第２の電圧が与えられる
ことを特徴とする半導体装置の駆動方法。
【請求項１２】
第１のワード線及び第２のワード線に接続され、第１のインバーター回路を有するメモリセルと、
前記第１のワード線及び前記第２のワード線と、前記第１のワード線又は前記第２のワード線にぞれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、前記出力端子に入力端子が接続された第２のインバーター回路と、前記第２のインバーター回路の出力端子にゲート電極が接続された第１のトランジスタと、前記回路の出力端子に接続された第２のトランジスタと、前記第１及び第２のトランジスタに接続された電源線と、を有する電源制御回路と、を有し、
前記メモリセルに値を書き込む期間では、前記第１のワード線がハイレベルとなり、前記第２のワード線がロウレベルとなり、前記第１のトランジスタがオンとなり、前記第１のトランジスタに接続された電源線に第１の電圧が与えられ、
前記メモリセルに書き込まれた値を保持する期間では、前記第１のワード線及び前記第２のワード線がロウレベルとなり、前記第２のトランジスタがオンとなり、前記電源線には前記第１の電圧より低い電圧が与えられ、
前記メモリセルに書き込まれた値を読み出す期間では、前記第１のワード線がロウレベルとなり、前記第２のワード線がハイレベルとなり、前記第１のトランジスタがオンとなり、前記第１のトランジスタに接続された電源線に第１の電圧が与えられることを特徴とする半導体装置の駆動方法。
【請求項１３】
グランド線及び電源線に接続された第１のインバーター回路を有し、第１のワード線及び第２のワード線に接続されたメモリセルと、
前記第１のワード線及び第２のワード線と、前記第１のワード線又は前記第２のワード線にぞれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の前記入力端子にハイレベルが入力されると前記出力端子にハイレベルが出力され、両方の前記入力端子にロウレベルが入力されると前記出力端子にロウレベルが出力される回路と、前記前記出力端子に入力端子が接続された第２のインバーター回路と、前記回路及び前記第２のインバーター回路に接続され、前記メモリセルに第１の電圧又は前記第１の電圧より低い第２の電圧を供給する手段と、を有する電源制御回路と、を有し、
前記メモリセルに値を書き込む期間では、前記第１のワード線がハイレベルとなり、前記第２のワード線がロウレベルとなり、前記第１のトランジスタがオンとなり、前記第１のトランジスタに接続された電源線に第１の電圧が与えられ、
前記メモリセルに書き込まれた値を保持する期間では、前記第１のワード線及び前記第２のワード線がロウレベルとなり、前記第２のトランジスタがオンとなり、前記電源線には前記第１の電圧より低い電圧が与えられ、
前記メモリセルに書き込まれた値を読み出す期間では、前記第１のワード線がロウレベルとなり、前記第２のワード線がハイレベルとなり、前記第１のトランジスタがオンとなり、前記第１のトランジスタに接続された電源線に第１の電圧が与えられることを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子を有する半導体装置及び半導体装置の駆動方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）製造技術の発展による配線の微細化に伴い、リーク電流の問題が顕著になってきている。リーク電流により、ＬＳＩの発熱や消費電力の増大などの問題が発生してしまう。特に携帯電話や、ノート型のパーソナルコンピュータなどのモバイル機器では消費電力の問題はその連続動作時間に直結し、大きな問題となっている。そのためＬＳＩの低消費電力化に関しては、様々な技術が提案されている。
【０００３】
例えばＬＳＩの動作には、その性能を最大限に必要とするときとそうでないときがある。ＬＳＩの動作速度をそれほど必要としないときには、クロックの周波数を下げて動作させる技術がある。その他にも、同様に動作速度を最大限に必要としないときに、基板バイアスをシフトさせ閾値を制御することによってリーク電流を低減させる技術がある。
【０００４】
また最近のＬＳＩでは内部に、キャッシュなどの非常に大容量のメモリが存在しＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成されることが多い。ＳＲＡＭはインバーター回路同士をつなぐことによって値を保持する。一度、値を保持すると電気的な状態は変化しないが、インバーター回路につながる電源線から、グランド線にリーク電流が流れてしまう。
【０００５】
消費電力を低減されたＳＲＡＭの構成として、ＳＲＡＭの行デコーダの各ワード線で選択されるメモリセル群の電源ラインと、電圧供給源側の電源ラインとの間に、スイッチングＭＯＳトランジスタを設け、ワード線の選択信号で、スイッチングＭＯＳトランジスタを開閉するものがある（特許文献１参照）。
【特許文献１】特開平１０−１０６２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＲＡＭの動作には、書き込みと読み出しがあり、この動作を行っているときにはメモリ全体の一部だけが動作し、他の部分は値を保持しているだけである。書き込み、読み出し時には既定の電圧を必要とするが、値を保持するだけであれば既定の電圧は必要とせず、また電源電圧を下げることによりオフ電流を低減することが出来る。
【０００７】
特許文献１に記載のＳＲＡＭでは、アドレスの電源を変化させ、電源をカットする構成が記載されている。しかし、電源をカットすると、ＳＲＡＭに適用されるトランジスタのオフ電流によって電気がグランド線に流れてしまい、値を保持することが難しいと考えられる。
【０００８】
そこで本発明は、ＬＳＩ動作時に、特許文献１とは異なる方法によってメモリ内で電源の供給方法を制御し、トランジスタのリーク電流を低減することによってＬＳＩの消費電力を抑制することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を鑑み本発明は、値を書き込む期間又は読み出す期間と比べて、保持する期間における駆動電圧を低くすることを特徴とする。すなわち、本発明に係るメモリセルに値を書き込む期間では、メモリセルの電源線に第１の電圧が与えられ、書き込まれた値を保持する期間では、メモリセルの電源線には第１の電圧より低い第２の電圧が与えられることを特徴とする駆動方法である。
【００１０】
以下に本発明の具体的な構成を示す。
【００１１】
本発明の一形態は、電源線に接続されたインバーター回路を有するメモリセルを有し、前記メモリセルに値を書き込む期間には、第１の電圧が前記電源線に供給され、前記メモリセルに書き込まれた値を保持する期間には、前記第１の電圧より低い第２の電圧が前記電源線に供給され、前記メモリセルに書き込まれた値を読み出す期間には、前記第１の電圧が前記電源線に供給される半導体装置である。
【００１２】
本発明の別形態は、電源制御回路とメモリセルとを有し、前記電源制御回路は、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨ（ハイ）レベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷ（ロウ）レベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続された第１のインバーター回路と、回路及び第１のインバーター回路に電気的に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段と、を有し、前記メモリセルは、第２のインバーター回路を有し、第１のワード線及び第２のワード線に接続される半導体装置である。
【００１３】
本発明の別形態は、電源制御回路とメモリセルとを有し、前記電源制御回路は、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続された第１のインバーター回路と、回路及び第１のインバーター回路に電気的に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段と、を有し、前記メモリセルは、グランド線及び電源線に接続された第２のインバーター回路を有し、第１のワード線及び第２のワード線に接続される半導体装置である。
【００１４】
本発明の別形態は、電源制御回路とメモリセルとを有し、前記電源制御回路は、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続された第１のインバーター回路と、回路及び第１のインバーター回路に電気的に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段と、を有し、前記メモリセルは、グランド線及び電源線に接続された第２のインバーター回路と、第２のインバーター回路に接続されたトランジスタとを有し、トランジスタのゲート電極に接続された第１のワード線と、第１のワード線及び第２のワード線に接続される半導体装置である。
【００１５】
本発明の別形態は、電源制御回路とメモリセルとを有し、前記電源制御回路は、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続された第１のインバーター回路と、回路及び第１のインバーター回路に電気的に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段と、を有し、前記メモリセルは、グランド線及び電源線に接続された第２のインバーター回路と、第２のインバーター回路に接続された第１乃至第３のトランジスタと、第１のトランジスタのゲート電極に接続された第１のワード線と、第２及び第３のトランジスタの一方の電極に接続されたデータ線と、を有し、第２及び第３のトランジスタのゲート電極に接続された第２のワード線と、第１のワード線及び第２のワード線に接続される半導体装置である。
【００１６】
本発明において、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段は、２つのトランジスタからなる。
【００１７】
本発明において、２つの入力端子と一つの出力端子を有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されるとＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されるとＬＯＷレベルが出力される回路は、ＯＲ回路、ＮＯＲ回路とインバーター回路とからなる回路、２つのインバーター回路とＮＡＮＤ回路とからなる。
【００１８】
本発明において、ワード線及び電源線は、薄膜トランジスタのゲート電極と同一層から設けられることができる。
【００１９】
本発明において、データ線は、薄膜トランジスタのソース電極及びドレイン電極と同じ材料で作製することができる。
【００２０】
本発明の別形態は、第１のワード線及び第２のワード線に接続された、第１のインバーター回路を有するメモリセルと、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続された第２のインバーター回路と、第２のインバーター回路の出力端子にゲート電極が接続された第１のトランジスタと、回路の出力端子に接続された第２のトランジスタと、第１及び第２のトランジスタに接続された電源線と、を有する電源制御回路と、を有し、メモリセルに値を書き込む期間では、第１のワード線がＨＩＧＨレベルとなり、第２のワード線がＬＯＷレベルとなり、第１のトランジスタがオンとなり、電源線に第１の電圧が与えられ、メモリセルに書き込まれた値を保持する期間では、第１のワード線及び第２のワード線がＬＯＷレベルとなり、第２のトランジスタがオンとなり、電源線には第１の電圧より低い第２の電圧が与えられる半導体装置の駆動方法である。
【００２１】
本発明の別形態は、グランド線及び電源線に接続された第１のインバーター回路を有し、第１のワード線及び第２のワード線に接続されたメモリセルと、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続されたインバーター回路と、回路及びインバーター回路に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段と、を有する電源制御回路と、を有し、メモリセルに値を書き込む期間では、第１のワード線がＨＩＧＨレベルとなり、第２のワード線がＬＯＷレベルとなり、第１のトランジスタがオンとなり、電源線に第１の電圧が与えられ、メモリセルに書き込まれた値を保持する期間では、第１のワード線及び第２のワード線がＬＯＷレベルとなり、第２のトランジスタがオンとなり、電源線には第１の電圧より低い第２の電圧が与えられる半導体装置の駆動方法である。
【００２２】
本発明の別形態は、第１のワード線及び第２のワード線に接続された、インバーター回路を有するメモリセルと、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線に接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続されたインバーター回路と、インバーター回路の出力端子にゲート電極が接続された第１のトランジスタと、回路の出力端子に接続された第２のトランジスタと、第１及び第２のトランジスタに接続された電源線と、を有する電源制御回路と、を有し、メモリセルに値を書き込む期間では、第１のワード線がＨＩＧＨレベルとなり、第２のワード線がＬＯＷレベルとなり、第１のトランジスタがオンとなり、第１のトランジスタに接続された電源線に第１の電圧が与えられ、メモリセルに書き込まれた値を保持する期間では、第１のワード線及び第２のワード線がＬＯＷレベルとなり、第２のトランジスタがオンとなり、電源線には第１の電圧より低い電圧が与えられ、前記メモリセルに書き込まれた値を読み出す期間では、前記第１のワード線がロウレベルとなり、前記第２のワード線がハイレベルとなり、前記第１のトランジスタがオンとなり、前記第１のトランジスタに接続された電源線に第１の電圧が与えられる半導体装置の駆動方法である。
【００２３】
本発明の別形態は、グランド線及び電源線に接続されたインバーター回路を有し、第１のワード線及び第２のワード線に接続されたメモリセルと、第１のワード線及び第２のワード線と、第１のワード線又は第２のワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されると出力端子にＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されると出力端子にＬＯＷレベルが出力される回路と、出力端子に入力端子が接続されたインバーター回路と、回路及びインバーター回路に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段と、を有する電源制御回路と、を有し、メモリセルに値を書き込む期間では、第１のワード線がＨＩＧＨレベルとなり、第２のワード線がＬＯＷレベルとなり、第１のトランジスタがオンとなり、第１のトランジスタに接続された電源線に第１の電圧が与えられ、メモリセルに値を保持する期間では、第１のワード線及び第２のワード線がＬＯＷレベルとなり、第２のトランジスタがオンとなり、電源線には第１の電圧より低い電圧が与えられ、前記メモリセルに書き込まれた値を読み出す期間では、前記第１のワード線がロウレベルとなり、前記第２のワード線がハイレベルとなり、前記第１のトランジスタがオンとなり、前記第１のトランジスタに接続された電源線に第１の電圧が与えられる半導体装置の駆動方法である。
【発明の効果】
【００２４】
本発明によって、メモリを備えた半導体装置の低消費電力化を図ることができる。特にＬＳＩの機能が複雑化するのに伴い、ＬＳＩに必要とされるメモリの容量も大きくなり、さらにチップ内でメモリの占める面積の割合も大きくなってきている。メモリの容量が大きくなればなる程、既定の電圧を必要とするメモリセルのＳＲＡＭ全体に対しての比率は小さくなることから、本発明の効果は大きくなる。
【発明を実施するための最良の形態】
【００２５】
本発明に係る半導体装置は、メモリセルを複数個配列したメモリセルアレイと、書き込み及び読み出しを行うビット線を制御する読み出し回路と、ワード線を制御するアドレスデコーダを有している。さらに、アドレスデコーダとメモリセルアレイとの間には、電源制御回路が設けられている。電源制御回路は、アドレスデコーダからワード線へ信号を出力する際に、その信号に同期してメモリセルアレイに延びメモリセルに接続する電源線を制御する。このとき電源線には所定の電源電圧が印加される。
【００２６】
メモリセルは、インバーター回路が直列に接続されて構成されている。具体的には、二つのインバーター回路が、一方のインバーター回路の出力端子が他方のインバーター回路の入力端子に接続され、一方のインバーター回路の入力端子が他方のインバーターの出力端子に接続されている。すなわち、スタティックＲＡＭを構成している。
【００２７】
電源制御回路は、少なくとも２本のワード線と、該ワード線にそれぞれ接続された２つの入力端子と一つの出力端子とを有し、いずれか一方の入力端子にＨＩＧＨレベルが入力されるとＨＩＧＨレベルが出力され、両方の入力端子にＬＯＷレベルが入力されるとＬＯＷレベルが出力される回路と、回路に接続されたインバーター回路と、回路及びインバーター回路に接続され、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段とを有する。メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段として、直列に接続された２つのトランジスタを適用することができる。メモリセルに値を書き込む又は読み込むときには、第１の電圧を供給し、値を保存するときには第２の電圧を供給する。その結果、値を書き込む期間又は読み出す期間と比べて、保持する期間における駆動電圧を低くすることができ、メモリセルの低消費電力化を図ることができる。
【００２８】
このようなメモリアレイはＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）若しくはマイクロプロセッサＭＰＵ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）のキャッシュメモリとして用いることができる。ＣＰＵやＭＰＵに適用することによって、ＣＰＵやＭＰＵの低消費電力化を達成することができる。
【００２９】
以下に、本発明の実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、以下に示す実施例の記載内容に限定して解釈されるものではない。なお、実施例を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
また以下に示す実施例における電圧値は一例であり、本発明はこの値に限定されるものではない。
【００３１】
（実施例１）
本実施例では、本発明のＳＲＡＭメモリの構成について説明する。また本発明のＳＲＡＭメモリのような半導体素子を有する装置を半導体装置と呼ぶこともできる。
【００３２】
図１に本発明のＳＲＡＭメモリ構成の一例を示す。メモリ１０３はバイトアドレス方式のメモリで、アドレスが０から６３まであり、横方向に８ビットのメモリセルが並び、縦にアドレス０からアドレス６３までの６４ラインを有する構成を有する。
【００３３】
メモリセル１０４は、１ビットの値を保持することができ、メモリセルアレイ１０２はメモリセル１０４を８ビット×６４ライン有する。
【００３４】
書き込み、読み出し回路１０１はメモリの外部からのデータをメモリセルアレイ１０２に書き込む処理と、メモリセルアレイ１０２からのデータを読み出してメモリの外部にデータを送信する処理を行う。
【００３５】
アドレスデコーダ１０５はメモリの外部からの６ビットのアドレスを６４本のワード線に復号する。
【００３６】
アドレスデコーダ１０５はワード線ＷＲ０〜ＷＲ６３、ＷＷ０〜ＷＷ６３へ信号を出力し、これが電源制御回路１０６へ入力され、メモリセルアレイ１０２の電源線Ｖ０〜Ｖ６３を制御する。電源線には所定の電源電圧が印加される。
【００３７】
ワード線ＷＲ０〜ＷＲ６３、ＷＷ０〜ＷＷ６３はアドレスデコーダ１０５からの出力信号によって、それぞれ、読み出し用と書き込み用のワード線として機能することができる。すなわち書き込み時には、ＷＷ０〜ＷＷ６３の一つが高電位側の状態（以下、「ＨＩＧＨレベル」と記す）となり、読み出し時にはＷＲ０〜ＷＲ６３の一つがＨＩＧＨレベルとなる。例えばアドレスが００で読み出しの場合は、ＷＲ０のみがＨＩＧＨレベルになり、アドレスが６３で書き込みの場合はＷＷ６３のみがＨＩＧＨレベルとなる。
【００３８】
ＢＲ０〜ＢＲ７、ＢＷ０〜ＢＷ７はそれぞれ読み出し用と書き込み用のビット線である。読み出し時にはアドレスによって選択された８ビットのメモリセルの値がＢＲ０〜ＢＲ７に入力され、書き込み時には外部からのデータがＢＷ０〜ＢＷ７に入力される。
【００３９】
このようなＳＲＡＭメモリによって、８ビット×６４＝５１２ビット分の情報を記憶することができる。
【００４０】
次にメモリセル１０４の構成例を示す。なお本実施例では、読み出し期間及び書き込み期間において電源電圧として５Ｖ、保持する期間において電源電圧として３Ｖを供給する場合について説明するが、これの値に限定されるものではない。
【００４１】
図２に示すメモリセル１０４は、書き込み時のデータ線２０１、２０２、データ線２０３、書き込み時のワード線２０４、電源線２０５、グランド線２０６、読み出し時のワード線２０７、Ｎチャネル型トランジスタ２０８、２０９、２１０、２１２、ノード２１１、インバーター回路２１３を有する。
【００４２】
インバーター回路２１３は、２つのインバーター回路２１３ａ、２１３ｂを有し、互いに入力端子と出力端子がそれぞれ接続される。インバーター回路２１３が有するインバーター回路２１３ａ、２１３ｂの一方の電極は電源線２０５に接続され、他方の電極はグランド線２０６に接続される。トランジスタ２０８のゲート電極及びトランジスタ２０９のゲート電極は、ワード線２０４に接続される。トランジスタ２０８の一方の電極はデータ線２０１に接続され、他方の電極はインバーター回路２１３内の一つのインバーター回路２１３ａの出力端子に接続される。トランジスタ２０９のゲート電極は、ワード線２０４に接続され、一方の電極はデータ線２０２に接続され、他方の電極はインバーター回路２１３内の一つのインバーター回路２１３ｂの出力端子に接続される。トランジスタ２１２のゲート電極は、ノード２１１に接続され、一方の電極はグランド線２０６に接続され、他方の電極はトランジスタ２１０の一方の電極に接続される。トランジスタ２１０のゲート電極は、ワード線２０７に接続され、他方の電極はデータ線２０３に接続される。
【００４３】
書き込み時のデータ線２０１には書き込み値である正転の値が、書き込み時のデータ線２０２には反転の値が入力される。読み出し時のデータ線２０３には、読み出し時以外ではメモリセルが１を保持している場合は正転の値の書き込みが行われ、０を保持している場合は反転の値の書き込みが行われ、読み出し回路１０１によって５Ｖにプリチャージされる。
【００４４】
書き込み時、ワード線２０４が５Ｖであり、トランジスタ２０８、２０９がオンになることにより、メモリセルに値を書き込むことができる。
【００４５】
読み出し時、ワード線２０７がＨＩＧＨレベルであり、トランジスタ２１０がオンになる。メモリセルの値が０の場合、ノード２１１の電圧が５Ｖでありトランジスタ２１２がオンになり、プリチャージされたデータ線２０３はトランジスタ２１０、２１２により電圧が０Ｖとなる。メモリセルの値が１の場合、データ線２０３はトランジスタ２１２がオンにならない事から、プリチャージされた５Ｖのまま保持される。
【００４６】
このようにメモリセルは書き込み時、読み出し時には装置全体の電源電圧と同じ電圧を必要とするが、書き込み、読み出し以外であって、書き込まれた値を保持する期間は、インバーター回路のみがＬＳＩのシステムから電気的に切り離された状態で値を保持している。すなわち、値を保持する期間は、メモリセルの外部との信号のやりとりがなくインバーター回路２１３内の２個のインバーター回路が動作すればよい。メモリセルに値が一度書き込まれると、インバーター回路２１３の４個のトランジスタのうち、オン状態のトランジスタが２個、オフ状態のトランジスタが２個になるが、電源線２０５からグランド線２０６に流れるメモリセルのリーク電流の大きさはこの２つのオフ状態のトランジスタによって決定される。従来のメモリセルでは値を保持する期間も５Ｖの電圧が供給されていたが、本発明により保持する期間は３Ｖの電圧が供給される。オフ状態のトランジスタのリーク電流は電源電圧を低くすることにより小さくなる。その結果、メモリ素子の低消費電力化を図ることができる。このような動作を行うために電源制御回路１０６を設ける。
【００４７】
次に、電源制御回路１０６の構成例及びその動作について示す。図３に示すように電源制御回路１０６は、ＯＲ３２０、インバーター回路３２１、Ｐチャネル型トランジスタ３０１、３０２、ワード線ＷＲ０〜ＷＲ６３、ＷＷ０〜ＷＷ６３を有する。ＯＲ３２０の変わりに、ＮＯＲとインバーター回路、又は２つのインバーター回路とＮＡＮＤを用いることもできる。すなわち、２つの入力端子と一つの出力端子を有し、いずれか一方の入力端子に高電位側の信号が入力されるとＨＩＧＨレベルが出力され、両方の入力端子に低電位側の信号（以下、「ＬＯＷレベル」と記す）が入力されるとＬＯＷレベルが出力される機能を奏する回路であればよい。なお、ここで、２つの入力端子はそれぞれワード線ＷＲ０又はＷＷ０と接続されており、出力端子はインバーター回路の入力端子と接続されている。
【００４８】
ＯＲ３２０の入力端子にはワード線ＷＲ０〜ＷＲ６３、ＷＷ０〜ＷＷ６３が接続され、出力端子にはトランジスタ３０１のゲート電極及びインバーター回路３２１の入力端子が接続される。インバーター回路３２１の出力端子にはトランジスタ３０２のゲート電極が接続される。トランジスタ３０１の一方の電極と、トランジスタ３０２の一方の電極とは接続され、さらに電源線Ｖ０に接続される。
【００４９】
このような電源制御回路１０６はアドレスデコーダ１０５のワード線からの出力を入力とし、それぞれのラインのワード線ＷＲとＷＷをＯＲの入力端子とし、ＯＲの出力によって、該当するアドレスが読み出しか書き込み時には電源電圧５Ｖをラインに供給し、それ以外の時には３Ｖを供給する。例えばアドレス００の読み出し時には、ＷＲ０が１になりノード３１１がＬＯＷレベルになりノード３１０がＨＩＧＨレベルになるため、トランジスタ３０２がオンになり電源線Ｖ０には５Ｖが供給される。他のアドレスの電源電圧は、３Ｖに接続されるトランジスタ３０１がオンになり、３Ｖが電源線Ｖ１〜Ｖ６３に供給されることになる。つまり、例えば、メモリセルに値を書き込む期間では、ワード線ＷＲ０がＨＩＧＨレベルとなり、ワード線ＷＷ０がＬＯＷレベルとなり、トランジスタ３０２がオンとなり、トランジスタ３０２に接続された電源線に第１の電圧が与えられる。そして、メモリセルに書き込まれた値を保持する期間では、ワード線ＷＲ０及びワード線ＷＷ０がＬＯＷレベルとなり、トランジスタ３０１がオンとなり、電源線には前記第１の電圧より低い電圧が与えられる。そして、メモリセルに書き込まれた値を読み出す期間では、ワード線ＷＲ０がＬＯＷレベルとなり、ワード線ＷＷ０がＨＩＧＨレベルとなり、トランジスタ３０２がオンとなり、トランジスタ３０２に接続された電源線に第１の電圧が与えられる。ここで、トランジスタ３０１、３０２は、メモリセルに第１の電圧又は第１の電圧より低い第２の電圧を供給する手段に相当する。
【００５０】
このように本発明を用いることにより保持する期間は３Ｖの電圧が供給されるため、保持する期間も５Ｖの電圧が供給されていた従来のメモリセルと比べてメモリ素子の低消費電力化を図ることができる。つまり、本発明により、書き込み又は読み出しを行う期間に電源線に供給される電圧に比べて、値を保持する期間に電源線に供給される電圧を低くすることが可能となるため、メモリセルの低消費電力化を図ることができる。
【００５１】
（実施例２）
本実施例では、実施例１の場合における本発明のＳＲＡＭメモリの動作を、タイミングチャートを用いて説明する。
【００５２】
本発明のＳＲＡＭメモリのタイミングチャートを図４に示す。本発明のＳＲＡＭの信号は、書き込み期間を示すための信号：ＷＥ  （ｗｒｉｔｅ  ｅｎａｂｌｅ），  読み出し期間を示すための信号：ＲＥ  （ｒｅａｄ  ｅｎａｂｌｅ），  書き込み期間にＳＲＡＭに書き込むデータバスの信号：ＷＤＡＴＡ  （ｗｒｉｔｅ  ｄａｔｅ），  読み出し期間にＳＲＡＭのデータが読み出されるデータバスの信号：ＲＤＡＴＡ  （ｒｅａｄ  ｄａｔａ），  書き込み又は読み出しを行うアドレスバスの信号：ＡＤＤＲ  （ｒｅａｄ  ｏｒ  ｗｒｉｔｅ  ａｄｄｒｅｓｓ），  電源線Ｖ０〜Ｖ６３へ入力される信号を有する。ＷＥは１の時にメモリが書き込み期間であると判断し外部からの書き込みデータをアドレスのラインに書き込む動作を行い、０の時には書き込みの動作はしない。
【００５３】
ＷＥはＳＲＡＭに値を書き込む時にＨＩＧＨレベルになり、それ以外ではＬＯＷレベルになる。ＲＥはＳＲＡＭから値を読み出す時にＨＩＧＨレベルになり、それ以外ではＬＯＷレベルになる。またＲＥは図２のデータ線２０３をプリチャージするタイミングに用いることができ、読み出し時以外のタイミングで書き込み、読み出し回路１０１によってデータ線２０３がプリチャージされる。
【００５４】
ＷＤＡＴＡは８ビットのバスで、書き込み時にＳＲＡＭに書き込まれる値が入力される。ＲＤＡＴＡは８ビットのバスで、読み出し時にＳＲＡＭから読み出された値が入力される。ＡＤＤＲは６ビットのバスで、書き込み、又は読み出しするアドレスが入力される。入力されたアドレスは、デコーダ１０５によって６４ビットの読み出しワード線、書き込みワード線に復号される。電源線Ｖ０〜Ｖ６３として示すパルス信号は、それぞれアドレス０〜アドレス６３に供給される電源電圧である。
【００５５】
期間４０１はＷＥがＨＩＧＨレベルになりＳＲＡＭに書き込みを行う期間であり、期間４０２はＲＥがＨＩＧＨレベルになり読み出しを行う期間である。
【００５６】
期間４０３は、ＡＤＤＲバスに入力されたアドレス００にＷＤＡＴＡバスに入力されたデータ００を書き込む動作を行う。このとき、アドレス００に供給される電源線Ｖ０の電圧は５Ｖになり、それ以外のアドレスの電源線Ｖ１〜Ｖ６３の電圧は３Ｖとなる。同様に期間４０４はアドレス０１にデータを書き込む期間であり、アドレス０１のメモリセルに供給される電源線Ｖ１にのみ５Ｖが供給され、他の電源線Ｖ０、Ｖ２〜Ｖ６３には３Ｖが供給される。期間４０５、期間４０６も同様にそれぞれアドレス６２、アドレス６３の電源線Ｖ６２、Ｖ６３にのみ５Ｖが供給され、他のアドレスには３Ｖが供給される。
【００５７】
期間４０７は、ＡＤＤＲバスに入力されたアドレス００からデータが読み出されＲＤＡＴＡバスにその値００が入力される。このとき、アドレス００のメモリセルの電源線Ｖ０には５Ｖが供給され、それ以外のアドレスの電源電圧Ｖ１〜Ｖ６３は３Ｖが供給される。
【００５８】
期間４０８は、ＳＲＡＭの読み出しのデータバスＲＤＡＴＡをＨＩＧＨレベルにプリチャージする期間である。実施例１で示したＳＲＡＭの構成の場合、ＳＲＡＭのメモリセルがデータバスをＨＩＧＨレベルとすることが出来ないため、ＲＥをＬＯＷレベルにして書き込み、読み出し回路１０１によってプリチャージする必要がある。よって読み出し期間４０２ではあるアドレスから値を読み出し、次に違うアドレスのデータを読み出す場合、ＲＥがＬＯＷレベルの期間が必要となる。このようにＷＥがＬＯＷレベルで、かつＲＥもＬＯＷレベルの期間では、ＳＲＡＭのメモリセルに供給されるすべての電源線Ｖ０〜Ｖ６３に３Ｖが供給される。この期間は、書き込まれた値を保持する期間となる。
【００５９】
このような本発明により値を保持する期間は３Ｖの電圧が供給され、メモリセルでは値を保持する期間も５Ｖの電圧が供給されていた従来と比べてメモリ素子の低消費電力化を図ることができる。
【００６０】
（実施例３）
実施例１で示した電源制御回路１０６の構成の場合、ＳＲＡＭメモリから書き込み又は読み出しを行うのと同じタイミングでその動作に必要な電源が供給される。しかし、この形態だと電源の供給が間に合わず、ＳＲＡＭメモリの動作速度が遅くなる事が予想される。そこで本実施例では、必要なタイミングよりも前のタイミングで電源電圧を供給するＳＲＡＭメモリの構成を示す。
【００６１】
本実施例のＳＲＡＭメモリの構成を図５に示す。
【００６２】
本実施例のＳＲＡＭメモリの構成では、アドレスがデータバス等に対して１つ前のタイミングで入力される。アドレスデコーダ５０１はアドレスの入力を復号する。復号された書き込みと読み出しのワード線を電源制御回路５０２が受信する。
【００６３】
本実施例のＳＲＡＭメモリにおける電源制御回路５０２の構成を図６に示す。
【００６４】
電源制御回路５０２は、読み出しのワード線ＷＷＰ０〜ＷＷＰ６３、書き込みのワード線ＷＲＰ０〜ＷＲＰ６３、４入力を有するＯＲ６０２、インバーター回路６０３、Ｐチャネル型トランジスタ６０４、６０５、フリップフロップ６０７を有する。
【００６５】
フリップフロップ６０７にはクロックが入力され、それぞれの出力端子と、ＯＲ６０２の入力端子が接続される。ＯＲ６０２の出力端子は、インバーター回路６０３の入力端子及びトランジスタ６０４のゲート電極に接続される。インバーター回路６０３の出力端子は、トランジスタ６０５のゲート電極に接続される。トランジスタ６０４の一方の電極と、トランジスタ６０５の一方の電極は接続され、電源線Ｖ０と接続される。
【００６６】
このような電源制御回路５０２は、デコーダ５０１から信号入力された読み出しのワード線ＷＷＰ０〜ＷＷＰ６３、書き込みのワード線ＷＲＰ０〜ＷＲＰ６３を、その内部のフリップフロップ６０７を通し１クロック遅らせて書き込みのワード線ＷＷ０〜ＷＷ６３、読み出しのワード線ＷＲ０〜ＷＲ６３を信号出力する。
【００６７】
ＷＷＰ０又はＷＲＰ０がＨＩＧＨレベルになった場合、ノード６０１がＨＩＧＨレベルになりアドレス００の電源線Ｖ０には５Ｖが供給される。又、ＷＷＰ０、ＷＲＰ０はフリップフロップを通りＷＷ０、ＷＲ０となり、ＷＷＰ０又はＷＲＰ０がＨＩＧＨレベルの場合、１クロック後のタイミングでＷＷ０、ＷＲ０がＨＩＧＨレベルになりノード６０１がＨＩＧＨレベルになりアドレス００の電源線Ｖ０には５Ｖが供給される。このようにして、読み出し、書き込みを行う１クロック前のタイミングから５Ｖの電源を供給することが可能となる。その結果、電源の供給が間に合わず、ＳＲＡＭメモリの動作速度が遅くなることがない。
【００６８】
（実施例４）
本実施例では、電源制御回路５０２のタイミングチャートを図７に示す。
【００６９】
期間７０１は書き込みを行う期間であり、期間７０２は読み出しを行う期間である。期間７０３では、アドレスバスＡＤＤＲに００が入力され電源線Ｖ０に５Ｖが供給され、電源線Ｖ０以外の電源線には３Ｖが供給される。期間７０３において、電源制御回路内でＷＷＰ０はフリップフロップを通り、期間７０４で書き込みのワード線ＷＷ０がＨＩＧＨレベルとなり、ＷＤＡＴＡバスの値００が書き込まれる。またＷＷ０がＨＩＧＨレベルとなることにより、電源線Ｖ０には引き続き５Ｖが供給される。また７０４の期間でアドレスバスＡＤＤＲに０１が入力されＶ１に５Ｖが供給される。
【００７０】
期間７０５では、電源線Ｖ０に３Ｖが供給され、Ｖ１には引き続き５Ｖが供給される。又アドレス０１にＷＤＡＴＡバスの値０１が書き込まれる。
【００７１】
期間７０８では、ＲＤＡＴＡが書き込み、読み出し回路によってプリチャージされると共に、アドレス００の電源線Ｖ０に５Ｖが供給され始める。期間７０９でも電源線Ｖ０には引き続き５Ｖが供給され、ＲＤＡＴＡバスにはアドレス００の値００が入力される。期間７１０では、アドレス０１の電源電圧Ｖ１に５Ｖが供給され始める。期間７１１でもＶ１には５Ｖが供給され、ＲＤＡＴＡバスにはアドレス０１の値０１が入力される。
【００７２】
（実施例５）
本実施例では、本発明のメモリセルの上面図及びその断面図の構成例について説明する。なお、本実施例ではトランジスタに薄膜トランジスタ（ＴＦＴ）を用いる。
【００７３】
図８には、図２の回路図に対応するメモリセルの上面図を示す。メモリセル１０４は、書き込み時のデータ線２０１、２０２、データ線２０３、書き込み時のワード線２０４、電源線２０５、グランド線２０６、読み出し時のワード線２０７、Ｎチャネル型ＴＦＴ２０８、２０９、２１０、２１２、ノード２１１、インバーター回路２１３を有する。そしてＮチャネル型ＴＦＴ２０８、２０９は同一の半導体層からなり、Ｎチャネル型ＴＦＴ２１０、２１２は同一の半導体層からなり、インバーター回路２１３が有するＰチャネル型ＴＦＴは同一の半導体層からなる。Ｎチャネル型ＴＦＴ２１０、２１２はチャネル幅が広く成るように設けられている。読み出し線２０３には大きな容量がつくため、これを既定の動作速度で０Ｖに落とすためには、チャネル幅の広いトランジスタを設けるとよい。またインバーター回路２１３内のＰチャネル型ＴＦＴは、Ｎチャネル型ＴＦＴよりもチャネル幅が広くなるように設けられている。これはＰチャネル型ＴＦＴの移動度を高くするためである。
【００７４】
これら半導体層上にはゲート電極及びゲート配線が設けられている。Ｎチャネル型ＴＦＴ２１０、２１２が直列となるように設けられており、一方のゲート電極はノード２１１となり、他方のゲート電極はワード線２０７となる。インバーター回路２１３内のＮチャネル型ＴＦＴのゲート電極と、Ｐチャネル型ＴＦＴのゲート電極は接続されるため、同一ゲート電極となる。
【００７５】
ゲート電極及び半導体層上に、ソース電極、ドレイン電極及び配線が設けられている。ソース電極、ドレイン電極及び配線の線幅は、ゲート電極及びゲート配線の線幅より広く設けられている。ワード線２０４と、電源線２０５は、インバーター回路２１３を介して配置される。ソース電極、ドレイン電極及び配線と、半導体層又はゲート配線等とを接続するため、これらの間に設けられる絶縁層にコンタクトホール（四角で示す）が設けられている。コンタクトホールの数を増やす又はその面積を広くすることにより、接触不良を低減することができる。
【００７６】
ソース電極、ドレイン電極及び配線上に、配線が設けられている。配線は、グランド線２０６、ワード線２０７となり、ソース電極、ドレイン電極及び配線の線幅より広くなるように設けられている。線幅の広いグランド線２０６、ワード線２０７によって、電圧降下を抑えることができる。配線と、ゲート配線又配線とを接続するため、これらの間に設けられる絶縁層にコンタクトホール（四角で示す）が設けられている。
【００７７】
次に、図８におけるＡ−Ｂ間の断面図を参照しながら、メモリセルの作製工程について説明する。
【００７８】
図９（Ａ）には、絶縁表面を有する基板（絶縁基板）８０１を用意する。絶縁基板とは、ガラス基板、石英基板、プラスチック基板等が挙げられる。また、これら基板において、その裏面を研磨する等の手法によって薄くすることができる。さらに、金属元素等の導電性基板や、シリコン等の半導体性基板上に絶縁性を有する材料を用いて層を形成した基板を用いることも可能である。メモリセルを、例えばプラスチック基板に形成することにより、柔軟性が高く、軽量で薄型な装置を作製することができる。
【００７９】
絶縁基板８０１上に下地層８０２を形成する。下地層８０２は、酸化珪素、窒化珪素、または酸化窒化珪素等の絶縁性を有する材料を用い、単層構造または積層構造で形成することができる。本実施例では、下地層８０２として２層構造を用いる場合を説明する。下地層８０２の一層目として、膜厚１０ｎｍ以上２００ｎｍ以下（好ましくは５０ｎｍ以上１００ｎｍ以下）の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマＣＶＤ法を用い、ＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２を反応ガスとして形成することができる。次いで下地層８０２の２層目として、膜厚５０ｎｍ以上２００ｎｍ以下（好ましくは１００ｎｍ以上１５０ｎｍ以下）の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマＣＶＤ法を用い、ＳｉＨ４及びＮ２Ｏを反応ガスとして形成することができる。
【００８０】
下地層８０２上に半導体層を形成する。半導体層は、珪素を有する材料から形成することができる。半導体層の状態は、非晶質状態、結晶状態、微結晶状態のいずれとすることもできる。結晶状態を有すると、ＴＦＴの移動度を高めることができ好ましい。
【００８１】
結晶状態の半導体層を形成するには、非晶質半導体層に対して加熱処理を行う手法がある。加熱処理には、レーザ照射、加熱炉、ランプ照射等が挙げられ、これらのいずれか一又は複数を用いることができる。
【００８２】
レーザ照射には、連続発振型のレーザビーム（ＣＷレーザ）やパルス発振型のレーザビーム（パルスレーザ）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波と、当該基本波の第２高調波から第４高調波といった高調波のレーザビームのいずれかを照射することで、粒径の大きな結晶を有するシリコン層を得ることができる。高調波には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。レーザ照射におけるエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００８３】
なお、基本波のＣＷレーザと高調波のＣＷレーザとを照射するようにしてもよいし、基本波のＣＷレーザと高調波のパルスレーザとを照射するようにしてもよい。複数のレーザ光を照射することにより、広範囲のエネルギー領域を補うことができる。
【００８４】
また、パルスレーザであって、非晶質状態を有するシリコン層がレーザによって溶融してから固化するまでに、次のパルスのレーザを照射できるような発振周波数でレーザを発振させるレーザビームを用いることもできる。このような周波数でレーザを発振させることで、走査方向に向かって連続的に成長した結晶粒を有するシリコン層を得ることができる。このようなレーザの発振周波数は１０ＭＨｚ以上であり、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い。
【００８５】
加熱処理として加熱炉を用いる場合には、非晶質状態を有する半導体層を４００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を４００〜５５０℃の範囲で多段階に設定するとよい。最初の４００℃程度の低温加熱工程により、非晶質状態を有する半導体層に含まれる水素等が出てくるため、結晶化の際に層表面が荒れるのを低減することができる。
【００８６】
上記加熱処理の工程において、半導体層の結晶化を促進させる金属、例えばニッケル（Ｎｉ）を添加する。例えば、非晶質状態を有する珪素層上にニッケルを含む溶液を塗布し、加熱処理を行うことができる。このように金属を用いて加熱処理を行うことで、加熱温度を低減することができ、さらに、結晶粒界の連続した多結晶珪素層を得ることができる。ここで結晶化を促進するための金属としてはＮｉの他に、鉄（Ｆｅ）、ルチニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｕ）等を用いることもできる。
【００８７】
結晶化を促進させる金属はメモリセル等の汚染源となるため、半導体層を結晶化した後に、金属を除去するゲッタリング工程を行うことが望ましい。ゲッタリング工程では、半導体層を結晶化した後、半導体層上にゲッタリングシンクとなる層を形成し、加熱することで金属をゲッタリングシンクへ移動させる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、多結晶珪素層上にアルゴン等の不活性元素が添加された多結晶半導体層を形成し、これをゲッタリングシンクとして用いることができる。ゲッタリングシンクに不活性元素を添加することによって、ひずみを生じさせ、より効率的に金属を捕獲することができる。また新たにゲッタリングシンクを形成することなく、ＴＦＴの半導体層の一部にリン等の元素を添加することによって、金属を捕獲することもできる。
【００８８】
このように形成された半導体層を、所定の形状に加工し、島状の半導体層８０３を形成する。加工手段には、フォトリソグラフィ法によって形成されたマスクを用いて、エッチングする。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。
【００８９】
半導体層８０３を覆うようにゲート絶縁層８０４として機能する絶縁層を形成する。ゲート絶縁層８０４は、下地層８０２と同様の材料、方法により形成することができる。
【００９０】
図９（Ｂ）に示すように、ゲート絶縁層８０４上にゲート電極及びゲート配線として機能する導電層を形成する。導電層はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を有する合金膜を用いることができる。導電層は、単層構造又は積層構造とすることができ、積層構造として窒化タンタルとタングステンの積層構造を適用することができる。導電層を所定の形状に加工し、積層構造を有するゲート電極８０６、ゲート配線８１３を形成することができる。加工手段には、フォトリソグラフィ法によって形成されたマスクを用いて、エッチングする。エッチングには、ウェットエッチング法又はドライエッチング法を適用することができる。
【００９１】
ゲート電極８０６の側面には、サイドウォール８０７と呼ばれる絶縁物を形成する。サイドウォール８０７は、下地層８０２と同様の材料、方法により形成することができる。またサイドウォール８０７の端部をテーパ形状にするためには、等方性エッチングを用いればよい。サイドウォールにより、ゲート長が狭くなるにつれて生じる短チャネル効果を防止することができる。短チャネル効果はＮチャネル型ＴＦＴに顕著であるため、少なくともＮチャネル型ＴＦＴのゲート電極側面に設けるとよい。またゲート配線にも、同様にサイドウォールを形成してもかまわない。
【００９２】
この状態で、ゲート電極８０６及びサイドウォール８０７を用いて、半導体層８０３に不純物元素を添加する。Ｎチャネル型ＴＦＴとする場合、不純物元素はリン（Ｐ）を用い、Ｐチャネル型ＴＦＴとする場合、不純物元素はボロン（Ｂ）を用いることができる。不純物元素が添加されると半導体層８０３に不純物領域が形成される。不純物領域には、高濃度不純物領域８０８、８１０、及びサイドウォール８０７下方の低濃度不純物領域８０９、８１１が形成される。
【００９３】
不純物添加後、必要に応じて加熱処理を行い、不純物元素の活性化及び半導体層の表面改善を図ることができる。加熱処理には、結晶化と同様な手法を用いることができる。
【００９４】
図９（Ｃ）に示すように、半導体層やゲート電極を覆って、層間膜として機能する絶縁層８１５、８１６を形成する。層間膜は、単層構造又は積層構造とすることができ、本実施例では積層構造を示す。層間膜には、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、シリコン（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。無機材料を用いると不純物元素の侵入を防止することができ、有機材料を用いると平坦性を高めることができる。そのため、本実施例では、絶縁層８１５に無機材料を用い、絶縁層８１６に有機材料を用いる。
【００９５】
図９（Ｄ）に示すように、絶縁層８１６、８１５を貫通するコンタクトホールを形成し、コンタクトホールを充填するように配線８１８を形成する。配線８１８は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を有する合金膜を用いることができる。配線８１８は、単層構造又は積層構造を用いることができ、例えば第１層にタングステン、窒化タングステン等を用い、第２層にアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）、アルミニウムとチタンの合金（Ａｌ−Ｔｉ）を用い、第３層に窒化チタン膜、チタン膜等を順次積層した構造を適用することができる。配線８１８の加工には、フォトリソグラフィ法で形成されたマスクを用いた、エッチング法がある。エッチング法には、ウェットエッチング法又はドライエッチング法を適用することができる。配線８１８は、半導体層８０３では不純物領域に接続し、このような配線をソース電極、ドレイン電極と呼ぶことができる。
【００９６】
このようにしてＰチャネル型ＴＦＴ８２０、Ｎチャネル型ＴＦＴ８２１を形成することができる。なおＮチャネル型ＴＦＴ８２１は、それぞれトランジスタ２１０、２１２に相当し、配線８１８の一部はデータ線２０１、ワード線２０７に相当する。
【００９７】
このようにして本発明のメモリセルは絶縁基板上のＴＦＴを用いて形成することができる。勿論本発明のメモリセルはこれに限定されるものではなく、シリコンウェハを用いたトランジスタによっても形成することができる。但し、絶縁基板上に形成することによって安価なメモリセル、さらにはこれを有する装置を提供することができる。
【００９８】
（実施例６）
本発明のＳＲＡＭは、ＣＰＵに適用することができる。本実施例では、本発明のＳＲＡＭを搭載したＣＰＵの構成について説明する。ＣＰＵの簡単な構成を図１０に示す。
【００９９】
ＣＰＵは、Ｄ＄ブロック（データキャッシュ）９０１、Ｉ＄ブロック（インストラクションキャッシュ）９０２、ＤＵブロック（データユニット）９０３、ＡＬＵブロック（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ，算術論理演算回路）９０４、ＰＣブロック（プログラムカウンター）９０５、ＩＯ（ＩｎＯｕｔ）ブロック９０６を有する。
【０１００】
Ｄ＄９０１は最近アクセスされたアドレスのデータを一時的に保持しそのアドレスのデータに高速でアクセス出来るようにする機能を有するものである。Ｉ＄９０２は最近アクセスされたアドレスの命令を一時的に保持しそのアドレスの命令に高速でアクセス出来るようにする機能を有するものである。ＤＵ９０３はストア又はロード命令が実行された時、Ｄ＄にアクセスするか、ＩＯにアクセスするかを決定する機能を有するものである。
ＡＬＵ９０４は算術論理演算回路であり、四則演算、比較演算、論理演算などを行う機能を有するものである。ＰＣ９０５は、現在実行中の命令のアドレスを保持し、その実行終了後、次の命令をフェッチする機能を有する。又、次の命令をフェッチする時にＩ＄にアクセスするか、ＩＯにアクセスするかを決定する機能を有するものである。ＩＯ９０６はＤＵ、ＰＣからのアクセスを受け外部とデータの送受信を行う機能を有するものである。以下にそれぞれの関係を説明する。
【０１０１】
ＰＣ９０５が命令をフェッチする時に、はじめにＩ＄９０２にアクセスし、Ｉ＄９０２に該当するアドレスの命令がない場合にＩＯ９０６にアクセスする。これによって得られた命令はＩ＄９０２に格納すると共に実行を行う。実行すべき命令が算術論理演算の場合はＡＬＵ９０４が演算を行う。実行すべき命令がストア又はロード命令の場合は、ＤＵ９０３が演算を行う。この際、ＤＵ９０３はまずＤ＄９０１にアクセスし、該当するアドレスのデータがＤ＄９０１にない場合にＩＯ９０６にアクセスする。
【０１０２】
このようなＣＰＵにおいて、本発明のＳＲＡＭは、Ｄ＄９０１とＩ＄９０２、ＡＬＵ９０４の内部に存在するＧＰＲに適用することができる。その結果、低消費電力化を達成したＣＰＵを提供することができる。
【０１０３】
（実施例７）
本発明のＳＲＡＭを実装しうる半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の具体例を図１１に示す。
【０１０４】
図１１（Ａ）は携帯情報端末（所謂ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）であり、本体２００１、表示部２００２、操作キー２００３、モデム２００４等を含み、本体２００１が有するメモリ素子として本発明のＳＲＡＭメモリが設けられている。本発明のＳＲＡＭメモリにより、携帯情報端末の低コスト化を図ることができる。
【０１０５】
図１１（Ｂ）は携帯電話機であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５、外部接続ポート２１０６、アンテナ２１０７等を含み、本体２１０１が有するメモリ素子として本発明のＳＲＡＭメモリが設けられている。本発明のＳＲＡＭメモリにより、携帯電話機の低コスト化を図ることができる。
【０１０６】
図１１（Ｃ）は電子カードであり、本体２２０１、表示部２２０２、接続端子２２０３等を含み、本体２２０１が有するメモリ素子として本発明のＳＲＡＭメモリが設けられている。本発明のＳＲＡＭメモリにより、電子カードの低コスト化を図ることができる。なお、図１１（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を持ち合わせた電子カードにも、本発明のＳＲＡＭメモリを用いることができる。
【０１０７】
図１１（Ｄ）は電子ブックであり、本体２３０１、表示部２３０２、操作キー２３０３等を含み、本体２３０１が有するメモリ素子として本発明のＳＲＡＭメモリが設けられている。また電子ブックには、モデムが本体２３０１に内蔵されていてもよい。本発明のＳＲＡＭメモリにより、電子ブックの低コスト化を図ることができる。
【０１０８】
図１１（Ｅ）はコンピュータであり、本体２４０１、表示部２４０２、キーボード２４０３、タッチパッド２４０４、外部接続ポート２４０５、電源プラグ２４０６等を含み、本体２４０１が有するメモリ素子として本発明のＳＲＡＭメモリが設けられている。本発明のＳＲＡＭメモリにより、コンピュータの低コスト化を図ることができる。
【０１０９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に用いることが可能である。なお、本実施例の半導体装置は、実施の形態、実施例に示したいずれの構成及びその作製方法とも組み合わせて実施することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明のＳＲＡＭメモリ構成を示した図である
【図２】本発明のメモリセルの構成を示した回路図である
【図３】本発明の電源制御回路の構成を示した回路図である
【図４】本発明のＳＲＡＭメモリのタイミングチャートである
【図５】本発明のＳＲＡＭメモリ構成を示した図である
【図６】本発明の電源制御回路の構成を示した回路図である
【図７】本発明の電源制御回路のタイミングチャートである
【図８】本発明のメモリセルに対応する上面図である
【図９】本発明のメモリセルに対応する断面図である
【図１０】本発明のＳＲＡＭメモリを搭載しうるＣＰＵを示したブロック図である
【図１１】本発明の電子機器を示した図である
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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