(57)【要約】【課題】  消費電流を増加させることなく電流出力能力を高める。【解決手段】  入出力端子４、５間にオペアンプ６をボルテージフォロアの形態で接続する。オペアンプ６の出力段は、電源線２、３間に出力端子６ｃを挟んで定電流回路として動作するトランジスタと出力トランジスタとが直列に接続されている。差動増幅回路１２は、入力電圧Ｖinと出力電圧Ｖoutとの差電圧を増幅し、出力回路１７は差動増幅回路１２の出力電圧Ｖａに応じた電流を出力する。Ｖin＞Ｖoutとなる状態で出力回路１７が出力電流Ｉｏを出力し、オペアンプ６の電流出力能力の不足を補う。【選択図】  図１
2007060007.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力した電圧に応じた電圧を出力端子から出力する増幅回路において、
第１の電源線と第２の電源線との間に定電流回路と出力トランジスタとが順に直列に接続された出力段を有し、前記入力端子と前記出力端子との間にボルテージフォロアの形態で接続されたオペアンプと、
前記入力端子の電圧と前記出力端子の電圧とを差動増幅する差動増幅回路と、
前記第１の電源線と前記出力端子との間に設けられ、前記差動増幅回路の出力電圧に応じた電流を出力する出力回路とを備えて構成されていることを特徴とする増幅回路。
【請求項２】
前記出力回路は、前記差動増幅回路の出力電圧を電流に変換する電圧−電流変換回路と、前記第１の電源線と前記出力端子との間に接続され前記変換された電流に応じた電流を出力する出力トランジスタとから構成されていることを特徴とする請求項１記載の増幅回路。
【請求項３】
前記差動増幅回路は、フォールデッド・カスコード接続の形態を備えて構成されていることを特徴とする請求項１または２記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子から入力した電圧に応じた電圧を出力端子から出力する増幅回路に関する。
【背景技術】
【０００２】
オペアンプの出力段には、定電流回路と出力トランジスタとが電源線間に直列接続された構成（Ａ級出力段）が用いられている。近年、回路動作に用いる電源電圧が低電圧化しており、出力電圧をRail-to-Railで出力可能な上記構成が多用されている。この構成において、例えば出力段の定電流回路が高電位側の電源線に接続され、出力トランジスタが低電位側の電源線に接続されている場合、オペアンプは出力トランジスタにより大きな出力電流を流し込むことができる。しかしながら、オペアンプが電流を流し出す場合には、定電流回路が供給する定電流を超えて電流を出力することができず、電流シンク能力に比べて電流ソース能力が不足する。その結果、オペアンプの出力に負荷例えば多数のＡ／Ｄコンバータが接続されると、その入力容量によりＡ／Ｄコンバータの入力電圧波形に鈍りが生じる。
【０００３】
これに対しては、特許文献１に記載されたスルーレート増加装置を適用できる。このうち特許文献１の図２に示されたものは、第１、第２の電源線と出力端子との各間にそれぞれ第１、第２のトランジスタが接続されており、出力目標電圧と出力端子の電圧を第１、第２のオペアンプに入力し、これら第１、第２のオペアンプの出力電圧によりそれぞれ上記第１、第２のトランジスタを駆動するようになっている。
【０００４】
また、特許文献１の図３に示されたものは、ボルテージフォロアのオペアンプに加え、ゲート同士およびソース同士が接続された２つのトランジスタが電源線間に直列に接続されており、信号の入力端子、出力端子がそれぞれ上記ゲート、ソースに接続されている。
【特許文献１】特開２０００−７２７００号公報（図２、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の図２に示されたスルーレート増加装置は、出力目標電圧を生成するオペアンプの他に第１、第２のオペアンプが必要になり、特許文献１にも記載されているように回路規模および消費電流が大きくなる。また、特許文献１の図３に示されたスルーレート増加装置は、入力端子の電圧と出力端子の電圧との差がトランジスタのしきい値電圧以上にならないと動作しないという問題がある。さらに、これらのスルーレート増加装置を設けることなく、オペアンプの出力段における定電流回路の出力電流を増やすことも考えられるが、これでは定常状態において無駄に流れる電流が増大してしまう。
【０００６】
本発明は上記事情に鑑みてなされたもので、その目的は、消費電流を増加させることなく電流出力能力を高めた増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した手段によれば、入力端子と出力端子との間にボルテージフォロアの形態でオペアンプが接続されているので、オペアンプは、入力端子から入力した電圧に応じた電圧を出力端子から出力するように動作する。出力端子の電圧が第２の電源線の電位に向かって変化する時には、オペアンプの出力段を構成する出力トランジスタが電流を出力するので、オペアンプ単体で十分な電流出力能力（負荷駆動能力）を持つ。この場合、第１の電源線と出力端子との間に設けられた出力回路は電流遮断状態（または電流が制限された状態）となる。
【０００８】
一方、出力端子の電圧が第１の電源線の電位に向かって変化する時には、オペアンプの出力段を構成する定電流回路からの電流が出力されるので、オペアンプ単体では十分な電流出力能力がない。この場合には、出力回路が差動増幅回路の出力電圧に応じた電流を出力するので、オペアンプの電流出力能力が補われ、増幅回路全体として十分な負荷駆動能力を持つ。
【０００９】
本手段によれば、従来のRail-to-Rail出力が可能なオペアンプをそのまま使用でき、電流出力能力が不足する電源側（定電流回路の接続側）への駆動に対してのみ出力回路を設けて電流出力能力を強化しているので、両電源側に対し出力回路を備えた構成に比べて増幅回路全体の回路規模が小さくなる。
【００１０】
出力回路を備えたことにより、オペアンプの出力段における定電流回路の出力電流を従来のオペアンプよりも低減可能であるため、Ａ級動作による無駄な電流を低減できる。また、出力回路は、入力端子の電圧と出力端子の電圧との差電圧に応じた電流を出力するので、無負荷時あるいは容量性負荷が接続された電圧整定時には出力回路に流れる電流は極めて小さくなる（場合によっては流れない）。従って、増幅回路全体の消費電流を従来のオペアンプと同等あるいはそれ以下に低減することができる。
【００１１】
請求項２に記載した手段によれば、出力回路は、第１の電源線と出力端子との間に出力トランジスタを備え、差動増幅回路の出力電圧を電圧−電流変換回路により電流に変換し、その変換した電流に応じた電流（例えば変換した電流を増幅した電流）を出力トランジスタにより出力する。このように出力回路を電流源の構成とすることにより、容量性負荷を高速に駆動（充放電）することができる。
【００１２】
請求項３に記載した手段によれば、差動増幅回路はフォールデッド・カスコード接続の形態を備えているので電圧増幅率が高く、高速な負荷駆動を実現できる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図４を参照しながら説明する。
図１は、ＢｉＣＭＯＳプロセスにより製造された半導体集積回路装置内の増幅回路の構成を示している。電源線２、３から電源電圧Ｖcc（例えば５Ｖ）の供給を受けて動作し、端子４（入力端子に相当）に入力される電圧Ｖinを増幅して該入力電圧Ｖinに等しい電圧Ｖoutを端子５（出力端子に相当）から出力するようになっている。
【００１４】
端子４と５との間には、オペアンプ６がボルテージフォロアの形態に接続されている。このオペアンプ６は、図２に示すようにRail-to-Railの出力段７を有する一般的な構成を備えている。すなわち、オペアンプ６を構成するトランジスタＱ１〜Ｑ１２、抵抗Ｒ１、コンデンサＣ１および定電流回路８〜１０のうち、トランジスタＱ１〜Ｑ５により差動増幅回路１１が構成されており、電源線２、３間に出力端子６ｃを挟んで直列接続されたトランジスタＱ１１、Ｑ１２により上記出力段７が構成されている。ここで、トランジスタＱ１１は、トランジスタＱ８とともにカレントミラー回路を構成しており、電流Ｉｍを流す定電流回路として動作する。また、トランジスタＱ１１、Ｑ１２が接続される電源線２、３は、それぞれ本発明でいう第１の電源線、第２の電源線に相当する。
【００１５】
図１において、差動増幅回路１２は、端子４の入力電圧Ｖinと端子５の出力電圧Ｖoutとを差動増幅して出力するものである。トランジスタＱ１３とＱ１４のソースは共通に接続されており、電源線２と上記ソースとの間には定電流回路１３が接続されている。また、トランジスタＱ１３、Ｑ１４の各ドレインと電源線３との間にはそれぞれ抵抗Ｒ２、Ｒ３が接続されている。増幅器１４は、これら抵抗Ｒ２、Ｒ３の端子間電圧を入力して増幅するもので、図３に示すようにトランジスタＱ１５、Ｑ１６および定電流回路１５、１６によるフォールデッド・カスコード接続の形態に構成されている。この構成により、差動増幅回路１２は、電圧増幅率が高く且つ高速動作が可能となっている。
【００１６】
電源線２と端子５との間には、上記差動増幅回路１２の出力電圧Ｖａを入力として動作する出力回路１７が設けられている。すなわち、上記増幅器１４の出力ノードはトランジスタＱ１７のゲートに接続されており、そのトランジスタＱ１７のソースは抵抗Ｒ４を介して電源線３に接続されている。これらトランジスタＱ１７と抵抗Ｒ４により電圧−電流変換回路１８が構成されている。
【００１７】
さらに、電源線２とトランジスタＱ１７のドレインとの間、電源線２と端子５との間には、それぞれトランジスタＱ１８、Ｑ１９が接続されている。これらトランジスタＱ１８、Ｑ１９は所定のミラー比を持つカレントミラー回路を構成しており、トランジスタＱ１９は本発明でいう出力トランジスタに相当する。なお、図１では、端子４に信号源１９が接続され、端子５に容量性の負荷２０（例えばＡ／Ｄコンバータ）が接続された状態を示している。
【００１８】
次に、増幅回路１の動作について図４も参照しながら説明する。
この増幅回路１では、ボルテージフォロアの形態に接続されたオペアンプ６と、差動増幅回路１２および出力回路１７が、ともに出力電圧Ｖoutを入力電圧Ｖinに等しくするように制御している。オペアンプ６において、出力段７のハイサイド側（電源線２側）に定電流回路（トランジスタＱ１１）が配置され、ロウサイド側（電源線３側）に出力トランジスタＱ１２が配置されている。このため、オペアンプ６は、トランジスタＱ１２により十分な電流を流し込む（シンクする）ことはできるが、トランジスタＱ１１に流れる定電流Ｉｍ（一例として数十μＡ）を超える電流を流し出すことはできない。そこで、電源線２と端子５との間にトランジスタＱ１９が接続された出力回路１７を設け、オペアンプ６により不足する電流の流し出しを強化している。
【００１９】
図４は、入力電圧ＶinがＶ１からＶ２にステップ的に変化し、その後Ｖ２からＶ１にステップ的に変化した場合の各部の波形を示している。波形は上から順に（ａ）入力電圧Ｖin、（ｂ）出力電圧Ｖout、（ｃ）差動増幅回路１２の出力電圧Ｖａ、（ｄ）増幅回路１の出力電流Ｉｏを示している。なお、出力電圧Ｖoutの波形に示した二点差線は、ボルテージフォロアの形態を持つオペアンプ６のみが設けられている（差動増幅回路１２と出力回路１７が存在しない）と仮定した場合の波形である。また、出力電流Ｉｏは、流し出しの向きを正として表している。
【００２０】
増幅回路１に接続された負荷２０は容量性であるため、入力電圧Ｖinと出力電圧Ｖoutとが等しい整定状態（時刻ｔ１以前）では出力電流Ｉｏは非常に小さくなる。この時の出力電流Ｉｏは、オペアンプ６のトランジスタＱ１１または出力回路１７のトランジスタＱ１９から出力されるが、Ｉｏ＞Ｉｍの場合には出力電流Ｉｏの一部が出力回路１７から出力される。このため、出力回路１７は電流の流れない遮断状態とはならず、差動増幅回路１２の出力電圧Ｖａは、トランジスタＱ１７のしきい値電圧Ｖth(Q17)に抵抗Ｒ４の電圧降下を加えた値となっている。
【００２１】
時刻ｔ１において入力電圧ＶinがＶ１からＶ２にステップ的に変化すると、オペアンプ６および差動増幅回路１２の動作遅れに起因する若干の遅れ時間を経た後、時刻ｔ２付近から出力電圧Ｖoutが増加を開始する。この時、Ｖin＞Ｖoutであるため、オペアンプ６においてはトランジスタＱ１２がオフ状態となり、オペアンプ６は上述した定電流Ｉｍを出力する。
【００２２】
一方、Ｖin＞Ｖoutになると差動増幅回路１２の出力電圧Ｖａが上昇し、（Ｖａ−ＶDS(Q17)）／Ｒ４の電流がトランジスタＱ１７、Ｑ１８に流れる。この電流は、カレントミラー回路で増幅されてトランジスタＱ１９を介して端子５から出力される。この出力電流は上記オペアンプ６の出力電流Ｉｍよりもはるかに大きく、容量性の負荷２０はこの出力回路１７から出力される電流によって急速に充電される。従って、出力電圧Ｖoutの立ち上がり時のスルーレートは、図４（ｂ）に二点差線で示したオペアンプ単独のものよりも非常に大きくなる。
【００２３】
時刻ｔ３において出力電圧ＶoutがＶ２にほぼ整定すると、入力電圧Ｖinと出力電圧Ｖoutとの電圧差が小さくなり、差動増幅回路１２の出力電圧Ｖａひいては出力回路１７（増幅回路１）の出力電流Ｉｏも小さくなる。その後の時刻ｔ４までの期間における動作は、上述した時刻ｔ１以前の動作と同様となる。
【００２４】
時刻ｔ４において入力電圧ＶinがＶ２からＶ１にステップ的に変化すると、オペアンプ６および差動増幅回路１２の動作遅れに起因する若干の遅れ時間を経た後、時刻ｔ５付近から出力電圧Ｖoutが減少を開始する。この時、Ｖin＜Ｖoutであるため、オペアンプ６においてはトランジスタＱ１２が十分なオン状態となり負荷２０から電流を流し込む。一方、差動増幅回路１２の出力電圧Ｖａは下降するので、出力回路１７のトランジスタＱ１７〜Ｑ１９は電流遮断状態になる。従って、容量性の負荷２０は、オペアンプ６の出力電流（シンク電流）によって急速に放電され、出力電圧Ｖoutは急速に立ち下がる。時刻ｔ６において出力電圧ＶoutがＶ１にほぼ整定すると、入力電圧Ｖinと出力電圧Ｖoutとの電圧差が小さくなり、差動増幅回路１２の出力電圧ＶａがトランジスタＱ１７のしきい値電圧Ｖth(Q17)にまで上昇する。
【００２５】
以上説明したように、本実施形態の増幅回路１は、ボルテージフォロアの形態に接続されたオペアンプ６に加え、入力電圧Ｖinと出力電圧Ｖoutを入力して差動増幅する差動増幅回路１２と、この差動増幅回路１２の出力電圧Ｖａに応じた電流を出力する出力回路１７を備えている。これにより、オペアンプ６の電流出力能力が不足する電流流し出しの場合でも出力回路１７から電流が出力される。その結果、増幅回路１は、出力電流の向きにかかわらず高い電流出力能力を備え、出力電圧Ｖoutの変化方向によらず高いスルーレートを実現できる。
【００２６】
増幅回路１は、従来のRail-to-Rail出力が可能な汎用的なオペアンプ６をそのまま使用し、電流出力能力が不足する電源線２側への駆動に対してのみ出力回路１７を設けて電流出力能力を強化しているので、両電源側に対し出力回路を備えたものに比べて回路規模（レイアウトサイズ）が小さくなる。また、出力回路１７の出力トランジスタＱ１９はＰチャネル型であって、そのドレインが出力端子５に接続されているので、出力電圧Ｖoutがほぼ電源電圧Ｖccに等しくなるまで高い電流出力能力が維持される。
【００２７】
出力回路１７を設けたことにより、オペアンプ６の出力段７におけるトランジスタＱ１１の出力電流Ｉｍを従来のオペアンプよりも低減できるので、この出力段７のＡ級動作による無駄な消費電流を低減できる。また、出力回路１７は、入力電圧Ｖinと出力電圧Ｖoutとの差電圧に応じた電流を出力するので、無負荷時あるいは容量性の負荷２０が接続された電圧整定時（図４では時刻ｔ１以前、時刻ｔ３からｔ４の期間、時刻ｔ６以降）には出力回路１７に流れる電流は極めて小さくなる。従って、増幅回路１全体の消費電流を、従来のオペアンプよりも低減することができる。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態について図５および図６を参照しながら説明する。
図５は、本発明の第２の実施形態に係る増幅回路の構成を示しており、図１と同一部分には同一符号を付している。この増幅回路２１は、図１に示す増幅回路１に対しオペアンプ２２の出力段の構成が異なっており、それに伴って差動増幅回路２３と出力回路２４の構成が異なる。
【００２９】
オペアンプ２２の出力段２５は、図６に示すように電源線２、３間に出力端子２２ｃを挟んで出力トランジスタＱ２０と定電流回路として動作するトランジスタＱ２１とが直列に接続されている。本実施形態の場合、トランジスタＱ２０、Ｑ２１が接続される電源線２、３がそれぞれ本発明でいう第２の電源線、第１の電源線に相当する。オペアンプ２２は、トランジスタＱ２０により十分な電流を流し出すことができるが、トランジスタＱ２１に流れる定電流Ｉｍを超える電流を流し込むことはできない。
【００３０】
差動増幅回路２３のトランジスタＱ２２とＱ２３のソースは共通に接続されており、該ソースと電源線３との間には定電流回路２６が接続されている。また、電源線２とトランジスタＱ２２、Ｑ２３のドレインとの間にはそれぞれ抵抗Ｒ５、Ｒ６が接続されている。増幅器２７は、これら抵抗Ｒ５、Ｒ６の端子間電圧を入力して増幅するもので、フォールデッド・カスコード接続の形態に構成されている。
【００３１】
出力回路２４において、増幅器２７の出力ノードはトランジスタＱ２４のゲートに接続されており、そのトランジスタＱ２４のソースは抵抗Ｒ７を介して電源線２に接続されている。これらトランジスタＱ２４と抵抗Ｒ７により電圧−電流変換回路２８が構成されている。トランジスタＱ２４のドレインと電源線３との間、端子５と電源線３との間には、それぞれトランジスタＱ２５、Ｑ２６が接続されている。これらトランジスタＱ２５、Ｑ２６は所定のミラー比を持つカレントミラー回路を構成しており、トランジスタＱ２６は本発明でいう出力トランジスタに相当する。
【００３２】
この増幅回路２１は、第１の実施形態で説明した増幅回路１とは逆に、Ｖin＜Ｖoutとなる状態で出力回路２４が出力電流Ｉｏを流し込み、オペアンプ２２の電流出力能力の不足を補う。一方、Ｖin＞Ｖoutとなる状態では、オペアンプ２２のトランジスタＱ２０が十分なオン状態となり負荷２０に対し電流を流し出す。この時には、出力回路２４のトランジスタＱ２４〜Ｑ２６は電流遮断状態になる。
【００３３】
以上説明したように、本実施形態の増幅回路２１によれば、オペアンプ２２の電流出力能力が不足する電流流し込みの場合でも出力回路２４が電流を流し込むので、増幅回路２１は、出力電流の向きにかかわらず高い電流出力能力を備え、出力電圧Ｖoutの変化方向によらず高いスルーレートを実現できる。その他、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。
【００３４】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
抵抗Ｒ２、Ｒ３、Ｒ５、Ｒ６に替えて定電流回路を用いてもよい。また、増幅器１４、２７は、フォールデッド・カスコード接続とは異なる回路形態に構成してもよい。
各トランジスタは、バイポーラトランジスタ、ＭＯＳＦＥＴの何れであってもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態を示す増幅回路の構成図
【図２】オペアンプの構成図
【図３】増幅器の構成図
【図４】入力電圧がステップ的に変化する場合の各部の電圧および電流の波形図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】オペアンプの出力段の構成図
【符号の説明】
【００３６】
１、２１は増幅回路、２は電源線（第１の電源線／第２の電源線）、３は電源線（第２の電源線／第１の電源線）、４は端子（入力端子）、５は端子（出力端子）、６、２２はオペアンプ、７、２５は出力段、１２、２３は差動増幅回路、１７、２４は出力回路、１８、２８は電圧−電流変換回路、Ｑ１１、Ｑ２１はトランジスタ（定電流回路）、Ｑ１２、Ｑ２０はトランジスタ（オペアンプの出力トランジスタ）、Ｑ１９、Ｑ２６はトランジスタ（出力回路の出力トランジスタ）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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