(57)【要約】【課題】従来に比べて半導体装置の製造に要する時間の短縮を図ることのできる半導体装置の製造方法等を提供する。【解決手段】処理チャンバー内で、まず、ビアホール用ハードマスク１０５をマスクとして、絶縁層１０３をプラズマエッチングしてビアホール１１０を形成する。次に、アッシングにより残ったビアホール用レジストマスク１０５を除去する。次に、有機材を有する保護膜１１１の堆積を行い、ビアホール１１０内の保護膜１１１を残し他の部分の保護膜１１１をアッシングにより除去する。次にトレンチ用ハードマスク１０４をマスクとしてプラズマエッチングでトレンチ１１２を形成し、この後アッシングでビアホール１１０内に残った保護膜１１１を除去する。【選択図】図１
2007059666.tif 000002
【特許請求の範囲】
【請求項１】
デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法であって、
絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、
前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、
前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、
前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜を形成する保護膜形成工程と、
前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、
前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程を行った後、当該処理チャンバー内から前記半導体基板を搬出する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする半導体装置の製造方法。
【請求項３】
デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法であって、
絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、
前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、
前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、
前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜を形成する保護膜形成工程と、
前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、
残った前記保護膜をアッシングにより除去する保護膜除去工程と、
前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程、前記保護膜除去工程を行った後、当該処理チャンバー内から前記半導体基板を搬出する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程と、前記保護膜除去工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４いずれか１項記載の半導体装置の製造方法であって、
前記保護膜形成工程は、前記保護膜を堆積させる工程と、前記ビアホール内以外の部位に堆積した前記保護膜をアッシングにより除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５いずれか１項記載の半導体装置の製造方法であって、
前記保護膜を、ＣｘＦｙガス、又は、ＣｘＨｙＦｚガスを用いて堆積させることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６いずれか１項記載の半導体装置の製造方法であって、
前記処理チャンバーには、上部電極と、当該上部電極と対向する下部電極とが設けられ、これらの上部電極と下部電極には、夫々高周波が印加可能とされていることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板を収容する処理チャンバーと、
前記処理チャンバー内に処理ガスを供給する処理ガス供給手段と、
前記処理ガス供給手段から供給された前記処理ガスをプラズマ化して前記半導体基板をプラズマ処理するプラズマ生成手段と、
前記処理チャンバー内で請求項１から請求項７いずれか１項記載の半導体装置の製造方法が行われるように制御する制御部と
を備えたことを特徴とする半導体装置の製造装置。
【請求項９】
コンピュータ上で動作し、実行時に、請求項１から請求項７いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とする制御プログラム。
【請求項１０】
コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、
前記制御プログラムは、実行時に請求項１から請求項７いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とするコンピュータ記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体に関する。
【背景技術】
【０００２】
近年、半導体装置の製造工程においては、半導体基板にビアホールとトレンチを形成しておき、これらに銅等の金属を埋め込んで、ビアコンタクトと配線とを同時に形成するデュアルダマシンプロセスが用いられるようになっている。
【０００３】
上記のようなデュアルダマシンプロセスとしては、例えば、以下のような工程によりビアコンタクトと配線とを形成する方法が知られている（例えば、特許文献１参照。）。この方法では、まずビア用のレジストマスクを介してエッチング等により、絶縁膜をエッチングし、ビアホールを形成する。次に、アッシング等により、残ったレジストマスクを除去する。次に、ＣＶＤ等によりビアホール底部の下地層の保護のための保護膜を形成する。次に、コーターによるフォトレジストの塗布、露光装置による露光、現像装置による現像工程等によりトレンチ用のレジストマスクを形成する。次に、トレンチ用のレジストマスクを介してエッチングにより配線用のトレンチを形成する。そして、アッシング及びエッチング等により、残ったレジストマスク及び保護膜等を除去する。
【０００４】
以上の工程により、ビアホールとトレンチを形成し、次にめっき装置等により銅等の金属をこれらのビアホールとトレンチに埋め込み、ＣＭＰ等によって表面を研磨してトレンチ部分以外の表面の金属を除去して、ビアコンタクトと配線とを形成する。
【特許文献１】特開２００４−１１１９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した従来の技術では、デュアルダマシンプロセスを実施するための多数の工程を、エッチング装置やＣＶＤ装置或いはアッシング装置を使用して行う必要がある。また、これらの工程間において、半導体ウエハの洗浄が必要になる場合があり、製造工程に時間がかかるという問題があった。
【０００６】
本発明は、上記課題を解決するためになされたもので、従来に比べて半導体装置の製造に要する時間の短縮を図ることのできる半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１の半導体装置の製造方法は、デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法であって、絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜を形成する保護膜形成工程と、前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程を行った後、当該処理チャンバー内から前記半導体基板を搬出する工程とを具備したことを特徴とする。
【０００８】
請求項２の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする。
【０００９】
請求項３の半導体装置の製造方法は、デュアルダマシン構造を有する半導体装置を製造する半導体装置の製造方法であって、絶縁膜上にトレンチ用マスクと、ビアホール用レジストマスクが積層して形成された半導体基板を処理チャンバーに収容する工程と、前記ビアホール用レジストマスクを介して前記絶縁膜をエッチングし、ビアホールを形成するビアホール形成工程と、前記ビアホール用レジストマスクをアッシングにより除去するレジストマスク除去工程と、前記絶縁膜の下層に位置し、ビアホール底部となる下地膜を保護するための有機材を有する保護膜を形成する保護膜形成工程と、前記トレンチ用マスクを介して前記絶縁膜をエッチングし、トレンチを形成するトレンチ形成工程と、残った前記保護膜をアッシングにより除去する保護膜除去工程と、前記処理チャンバー内で、前記ビアホール形成工程、前記レジストマスク除去工程、前記保護膜形成工程、前記トレンチ形成工程、前記保護膜除去工程を行った後、当該処理チャンバー内から前記半導体基板を搬出する工程とを具備したことを特徴とする。
【００１０】
請求項４の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法であって、前記ビアホール形成工程と、前記レジストマスク除去工程と、前記保護膜形成工程と、前記トレンチ形成工程と、前記保護膜除去工程とを、同一の前記処理チャンバー内で一連の処理として行うことを特徴とする。
【００１１】
請求項５の半導体装置の製造方法は、請求項１〜４いずれか１項記載の半導体装置の製造方法であって、前記保護膜形成工程は、前記保護膜を堆積させる工程と、前記ビアホール内以外の部位に堆積した前記保護膜をアッシングにより除去する工程とを有することを特徴とする。
【００１２】
請求項６の半導体装置の製造方法は、請求項１〜５いずれか１項記載の半導体装置の製造方法であって、前記保護膜を、ＣｘＦｙガス、又は、ＣｘＨｙＦｚガスを用いて堆積させることを特徴とする。
【００１３】
請求項７の半導体装置の製造方法は、請求項１〜６いずれか１項記載の半導体装置の製造方法であって、前記処理チャンバーには、上部電極と、当該上部電極と対向する下部電極とが設けられ、これらの上部電極と下部電極には、夫々高周波が印加可能とされていることを特徴とする。
【００１４】
請求項８の半導体装置の製造装置は、半導体基板を収容する処理チャンバーと、前記処理チャンバー内に処理ガスを供給する処理ガス供給手段と、前記処理ガス供給手段から供給された前記処理ガスをプラズマ化して前記半導体基板をプラズマ処理するプラズマ生成手段と、前記処理チャンバー内で請求項１から請求項７いずれか１項記載の半導体装置の製造方法が行われるように制御する制御部とを備えたことを特徴とする。
【００１５】
請求項９の制御プログラムは、コンピュータ上で動作し、実行時に、請求項１から請求項７いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とする。
【００１６】
請求項１０のコンピュータ記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、前記制御プログラムは、実行時に請求項１から請求項７いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、従来に比べて半導体装置の製造に要する時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係る半導体装置の製造方法における半導体ウエハ（半導体基板）Ｗの断面構成を拡大して示すものであり、図２は、本実施形態に係る半導体製造装置としてのプラズマ処理装置の構成を示すものである。まず、図２を参照してプラズマ処理装置の構成について説明する。
【００１９】
プラズマ処理装置１は、電極板が上下平行に対向し、プラズマ形成用電源が接続された容量結合型平行平板エッチング装置として構成されている。
【００２０】
プラズマ処理装置１は、例えば表面が陽極酸化処理されたアルミニウム等からなり円筒形状に成形された処理チャンバー（処理容器）２を有しており、この処理チャンバー２は接地されている。処理チャンバー２内の底部にはセラミックなどの絶縁板３を介して、被処理物、例えば半導体ウエハＷを載置するための略円柱状のサセプタ支持台４が設けられている。さらに、このサセプタ支持台４の上には、下部電極を構成するサセプタ５が設けられている。このサセプタ５には、ハイパスフィルター（ＨＰＦ）６が接続されている。
【００２１】
サセプタ支持台４の内部には、冷媒室７が設けられており、この冷媒室７には、冷媒が冷媒導入管８を介して導入されて循環し、その冷熱がサセプタ５を介して半導体ウエハＷに対して伝熱され、これにより半導体ウエハＷが所望の温度に制御される。
【００２２】
サセプタ５は、その上側中央部が凸状の円板状に成形され、その上に半導体ウエハＷと略同形の静電チャック１１が設けられている。静電チャック１１は、絶縁材の間に電極１２を配置して構成されている。そして、電極１２に接続された直流電源１３から例えば１．５ｋＶの直流電圧が印加されることにより、例えばクーロン力によって半導体ウエハＷを静電吸着する。
【００２３】
絶縁板３、サセプタ支持台４、サセプタ５、静電チャック１１には、半導体ウエハＷの裏面に、伝熱媒体（例えばＨｅガス等）を供給するためのガス通路１４が形成されており、この伝熱媒体を介してサセプタ５の冷熱が半導体ウエハＷに伝達され半導体ウエハＷが所定の温度に維持されるようになっている。
【００２４】
サセプタ５の上端周縁部には、静電チャック１１上に載置された半導体ウエハＷを囲むように、環状のフォーカスリング１５が配置されている。このフォーカスリング１５は、例えば、シリコンなどの導電性材料から構成されており、エッチングの均一性を向上させる作用を有する。
【００２５】
サセプタ５の上方には、このサセプタ５と平行に対向して上部電極２１が設けられている。この上部電極２１は、絶縁材２２を介して、処理チャンバー２の上部に支持されており、サセプタ５との対向面を構成し、多数の吐出孔２３を有する、例えば、表面に陽極酸化処理（アルマイト処理）されたアルミニウムに石英カバーを設けて構成された電極板２４と、この電極板２４を支持する導電性材料からなる電極支持体２５とによって構成されている。サセプタ５と上部電極２１とは、その間隔を変更可能とされている。
【００２６】
上部電極２１における電極支持体２５の中央にはガス導入口２６が設けられ、このガス導入口２６には、ガス供給管２７が接続されている。さらにこのガス供給管２７には、バルブ２８、並びにマスフローコントローラ２９を介して、処理ガス供給源３０が接続されている。処理ガス供給源３０から、プラズマ処理のための処理ガス、例えば、エッチングのための処理ガス、アッシングのための処理ガス、保護膜堆積のための処理ガス等が供給される。
【００２７】
処理チャンバー２の底部には排気管３１が接続されており、この排気管３１には排気装置３５が接続されている。排気装置３５はターボ分子ポンプなどの真空ポンプを備えており、処理チャンバー２内を所定の減圧雰囲気、例えば１Ｐａ以下の所定の圧力まで真空引き可能なように構成されている。また、処理チャンバー２の側壁にはゲートバルブ３２が設けられており、このゲートバルブ３２を開にした状態で半導体ウエハＷが隣接するロードロック室  （図示せず）との間で搬送されるようになっている。
【００２８】
上部電極２１には、第１の高周波電源４０が接続されており、その給電線には整合器４１が介挿されている。また、上部電極２１にはローパスフィルター（ＬＰＦ）４２が接続されている。この第１の高周波電源４０は、５０〜１５０ＭＨｚの範囲の周波数を有している。このように高い周波数を印加することにより処理チャンバー２内に好ましい解離状態でかつ高密度のプラズマを形成することができる。
【００２９】
下部電極としてのサセプタ５には、第２の高周波電源５０が接続されており、その給電線には整合器５１が介挿されている。この第２の高周波電源５０は、第１の高周波電源４０より低い周波数の範囲を有しており、このような範囲の周波数を印加することにより、被処理体である半導体ウエハＷに対してダメージを与えることなく適切なイオン作用を与えることができる。第２の高周波電源５０の周波数は１〜２０ＭＨｚの範囲が好ましい。
【００３０】
上記構成のプラズマ処理装置１は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備えプラズマ処理装置１の各部を制御するプロセスコントローラ６１と、ユーザインタフェース６２と、記憶部６３とが設けられている。
【００３１】
ユーザインタフェース６２は、工程管理者がプラズマ処理装置１を管理するためにコマンドの入力操作を行うキーボードや、プラズマ処理装置１の稼働状況を可視化して表示するディスプレイ等から構成されている。
【００３２】
記憶部６３には、プラズマ処理装置１で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインタフェース６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、プラズマ処理装置１での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
【００３３】
上記構成のプラズマ処理装置１によって、半導体ウエハＷに、デュアルダマシン構造のためのビアホール及びトレンチを形成する場合、まず、半導体ウエハＷは、ゲートバルブ３２が開放された後、図示しないロードロック室から処理チャンバー２内へと搬入され、静電チャック１１上に載置される。そして、高圧直流電源１３から直流電圧が印加されることによって、半導体ウエハＷが静電チャック１１上に静電吸着される。次いで、ゲートバルブ３２が閉じられ、排気装置３５によって、処理チャンバー２内が所定の真空度まで真空引きされる。
【００３４】
その後、バルブ２８が開放されて、処理ガス供給源３０から所定の処理ガスが、マスフローコントローラ２９によってその流量が調整されつつ、処理ガス供給管２７、ガス導入口２６を通って上部電極２１の中空部へと導入され、さらに電極板２４の吐出孔２３を通って、図２の矢印に示すように、半導体ウエハＷに対して均一に吐出される。
【００３５】
そして、処理チャンバー２内の圧力が、所定の圧力に維持される。その後、第１の高周波電源４０から所定の周波数の高周波電力が上部電極２１に印加される。これにより、上部電極２１と下部電極としてのサセプタ５との間に高周波電界が生じ、処理ガスが解離してプラズマ化する。
【００３６】
他方、第２の高周波電源５０から、上記の第１の高周波電源４０より低い周波数の高周波電力が下部電極であるサセプタ５に印加される。これにより、プラズマ中のイオンがサセプタ５側へ引き込まれ、イオンアシストによりエッチングの異方性が高められる。このサセプタ５への高周波電力の供給は、例えば、保護膜の堆積工程等において、イオンの引き込み効果が必要とされない場合は、低減されるか行われない。
【００３７】
そして、後述する一連の所定の処理が終了すると、高周波電力の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、半導体ウエハＷが処理チャンバー２内から搬出される。
【００３８】
次に、図１を参照して、本実施形態に係るデュアルダマシン構造を有する半導体装置の製造方法について説明する。図１（ａ）に示すように、被処理物としての半導体ウエハＷの表面には、下側から順に、銅等の金属（導体）からなる第２下地層１０１、ＳｉＣＮ等からなる第１下地層１０２、ＳｉＯＣ等からなる絶縁層１０３が形成されている。そして、絶縁層１０３の上には、ＴｉＮ等からなるトレンチ用ハードマスク１０４と、フォトレジストからなるビアホール用レジストマスク１０５が積層して形成されている。半導体ウエハＷは、この状態でプラズマ処理装置１の処理チャンバー２内に搬入される。
【００３９】
処理チャンバー２内では、まず、ビアホール用レジストマスク１０５をマスクとして、絶縁層１０３をプラズマエッチングしてビアホール１１０を形成し、図１（ｂ）に示す状態とする。このプラズマエッチングには、絶縁層１０３（例えばＳｉＯＣ）をプラズマエッチング可能な公知のプラズマエッチング用の各種ガス、例えばフッ素系ガス等を使用することができる。
【００４０】
次に、図１（ｂ）に示す状態から、アッシング行い、残ったビアホール用レジストマスク１０５を除去し、図１（ｃ）に示す状態とする。このアッシングには、酸素ガス若しくは酸素とアルゴンの混合ガス等を使用することができる。
【００４１】
次に、ビアホール１１０の底部の第１下地層１０２を保護するための有機材を有する保護膜１１１の堆積を行って、図１（ｄ）に示す状態とし、この後、アッシングを行って、ビアホール１１０内の保護膜１１１を残し、他の部分の保護膜１１１を除去して図１（ｅ）の状態とする。これらの保護膜１１１の堆積工程と不要部分の除去工程によって保護膜１１１の形成工程が構成されている。保護膜１１１の堆積には、各種の堆積性を有するガスを使用することができ、例えば、ＣｘＦｙガス、ＣｘＨｙＦｚガス等（ｘ，ｙ，ｚは正の整数とする。）を用いることができる。具体的には、例えば、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ３Ｆ６、Ｃ４Ｆ６、Ｃ５Ｆ８、ＣＨ４、Ｃ２Ｈ４、Ｃ２Ｈ２、ＣＨＦ３、Ｃ２Ｆ５、Ｃ３Ｆ７、ＣＨ２Ｆ２、ＣＨ３Ｆ等のガス及びこれらのガスと他のガスとの混合ガスを使用することができる。また、保護膜１１１のアッシングには、酸素ガス若しくは酸素とアルゴンの混合ガス等を使用することができる。
【００４２】
次に、トレンチ用ハードマスク１０４をマスクとして、プラズマエッチングを行い、トレンチ１１２を形成して図１（ｆ）の状態とする。この時、保護膜１１１によって、ビアホール１１０の底部の第１下地層１０２がエッチングされないように保護される。この後、アッシングを行って、ビアホール１１０内に残った保護膜１１１を除去して図１（ｇ）に示す状態とする。このプラズマエッチングには、絶縁層１０３（例えばＳｉＯＣ）をプラズマエッチング可能な公知のプラズマエッチング用の各種ガス、例えばフッ素系ガス等を使用することができる。また、保護膜１１１のアッシングには、酸素ガス若しくは酸素とアルゴンの混合ガス等を使用することができる。
【００４３】
処理チャンバー２内において、上記の一連の工程を実施して、半導体ウエハＷにビアホール１１０とトレンチ１１２を形成した後、処理チャンバー２内から半導体ウエハＷを搬出する。そして、この後、めっき工程、ＣＭＰ工程等を実施して、ビアホール１１０及びトレンチ１１２内に銅等の導体を埋め込み、ビアコンタクトと配線とを形成する。なお、最後の残った保護膜１１１の除去は、半導体ウエハＷを処理チャンバー２から搬出した後、他の工程により行っても良い。
【００４４】
上記のように、本実施の形態では、半導体ウエハＷを処理チャンバー２内に収容した状態で、上記の一連の工程を実施することにより、ビアホール１１０及びトレンチ１１２を形成することができる。したがって、各工程を異なった装置に搬送して別々に行っている従来に比べて、半導体装置の製造に要する時間を大幅に短縮することができる。
【００４５】
実施例として、図２に示したプラズマ処理装置１を使用し、図１に示した構造の半導体ウエハＷ（フォトレジスト＝１００ｎｍ、ＴｉＮ＝５０ｎｍ、ＳｉＯＣ＝４００ｎｍ、ＳｉＣＮ＝５０ｎｍ）に、上記した工程を、以下に示すようなレシピにより実施した。      
【００４６】
なお、以下に示される実施例の処理レシピは、制御部６０の記憶部６３から読み出されて、プロセスコントローラ６１に取り込まれ、プロセスコントローラ６１がプラズマ処理装置１の各部を制御プログラムに基づいて制御することにより、読み出された処理レシピ通りのエッチング工程が実行される。
【００４７】
（ビアホールエッチング）
処理ガス：Ｃ4 Ｆ8 ／Ｎ2／Ａｒ＝６／１８０／５００ｓｃｃｍ、圧力５．３３Ｐａ（４０ｍTorr）、電力（上部／下部）＝８００／１７００Ｗ。このビアホールエッチング工程におけるエッチングレートは、２５０ｎｍ／ｍｉｎ、選択比（ＳｉＯＣエッチングレート／ＳｉＣＮエッチングレート）は、１０であった。
【００４８】
（ビアホール用レジストマスクのアッシング）
処理ガス：Ｏ2 ＝５００ｓｃｃｍ、圧力２．０Ｐａ（１５ｍTorr）、電力（上部／下部）＝３００／４００Ｗ。このレジストマスクのアッシング工程におけるアッシングレートは、５００ｎｍ／ｍｉｎであった。
【００４９】
（保護膜の堆積）
処理ガス：Ｃ4 Ｆ8 ／Ａｒ＝２０／３００ｓｃｃｍ、圧力２６．６Ｐａ（２００ｍTorr）、電力（上部／下部）＝１０００／０Ｗ。この保護膜の堆積工程における保護膜の堆積速度は、２００ｎｍ／ｍｉｎであった。
【００５０】
（保護膜のアッシング）
処理ガス：Ｏ2 ＝５００ｓｃｃｍ、圧力２．０Ｐａ（１５ｍTorr）、電力（上部／下部）＝３００／４００Ｗ。この保護膜のアッシング工程における保護膜のアッシングレートは、５００ｎｍ／ｍｉｎであった
【００５１】
（トレンチエッチング）
処理ガス：ＣＦ4 ／Ａｒ／Ｏ2＝１２０／１５０／６ｓｃｃｍ、圧力１０．６６Ｐａ（８０ｍTorr）、電力（上部／下部）＝３００／２００Ｗ。このトレンチエッチング工程におけるエッチングレートは、２５０ｎｍ／ｍｉｎ、選択比（ＳｉＯＣエッチングレート／ＳｉＣＮエッチングレート）は、３であった。
【００５２】
（残った保護膜のアッシング）
処理ガス：Ｏ2 ＝５００ｓｃｃｍ、圧力２．０Ｐａ（１５ｍTorr）、電力（上部／下部）＝３００／４００Ｗ。この残った保護膜のアッシング工程における保護膜のアッシングレートは、５００ｎｍ／ｍｉｎであった。
【００５３】
次に、トレンチ用ハードマスクと、ビアホール用レジストマスクを形成した半導体ウエハＷの製造方法について、図３を参照して説明する。まず、図３（ａ）に示すように、予め、下側から順に、銅等の金属（導体）からなる第２下地層１０１、ＳｉＣＮ等からなる第１下地層１０２、ＳｉＯＣ等からなる絶縁層１０３が形成されている半導体ウエハＷの表面に、ＴｉＮ等のハードマスク材１２０をＣＶＤ等によって形成して図３（ｂ）の状態とする。
【００５４】
次に、図３（ｃ）に示すように、ハードマスク材１２０の表面にフォトレジスト１２１を塗布し、この後、露光現像して図３（ｄ）に示すようにレジストマスク１２２を形成する。
【００５５】
次に、レジストマスク１２２をマスクとしてハードマスク材１２０をエッチングして、図３（ｅ）に示すように、トレンチ用ハードマスク１０４を形成し、この後、残ったレジストマスク１２２をアッシングにより除去して図３（ｆ）に示す状態とする。
【００５６】
次に、図３（ｇ）に示すように、表面にフォトレジスト１２３を塗布し、この後、露光現像して図３（ｈ）に示すようにビアホール用レジストマスク１０５を形成する。以上のような工程によって、トレンチ用ハードマスク１０４とビアホール用レジストマスク１０５とが形成された半導体ウエハＷを製造することができる。そして、前述したとおり、この状態の半導体ウエハＷが、処理チャンバー２内に搬入される。
【００５７】
以上説明したとおり、本実施形態によれば、従来に比べて半導体装置の製造に要する時間の短縮を図ることができる。なお、本発明は上記の実施形態に限定されるものではなく、各種の変形が可能である。例えば、プラズマ処理装置は、図２に示した平行平板型の上下部高周波印加型に限らず、各種のプラズマ処理装置を使用することができる。また、使用する半導体基板についても、図１に示した構造のものと実質的に同様な構造を有するものであれば、例えばハードマスクの材質や絶縁層の材質等は例示したものに限られず、各種のものを使用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態のエッチング方法に係る半導体ウエハの断面構成を示す図。
【図２】本発明の実施形態に係るエッチング装置の概略構成を示す図。
【図３】トレンチ用マスクとビア用マスクを有する半導体ウエハの製造方法を示す図。
【符号の説明】
【００５９】
１０１……第２下地層（銅）、１０２……第１下地層（ＳｉＣＮ）、１０３……絶縁層（ＳｉＯＣ）、１０４……トレンチ用ハードマスク（ＴｉＮ）、１０５……ビアホール用レジストマスク、１１０……ビアホール、１１１……保護膜、１１２……トレンチ。
【図１】
2007059666.tif 000003
【図２】
2007059666.tif 000004
【図３】
2007059666.tif 000005