(57)【要約】【課題】  高誘電率ゲート絶縁膜と半導体基板との間に良質の界面層を形成することができ、ゲート絶縁膜に高誘電体材料を用いたことによるメリットを十分に生かす。【解決手段】  高誘電率ゲート絶縁膜を用いたＭＩＳ型半導体装置の製造方法において、第１導電型の半導体基板１０上にゲート絶縁膜１３とすべき高誘電体膜１３ａを形成する工程と、基板１０を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、基板１０と誘電体膜１３ａとの間に界面層１３ｂを形成する工程と、界面層１３ｂを形成した後に、誘電体膜１３ａ上にゲート電極１４とすべき導電体膜を形成する工程と、導電体膜をゲートパターンに加工することによりゲート電極１４を形成する工程と、ゲート電極１４をマスクに基板１０に第２導電型不純物をドープすることにより、ソース・ドレイン領域１８，１９を形成する工程とを含む。【選択図】      図１
2007251066.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上にゲート絶縁膜とすべき高誘電体膜を形成する工程と、
前記基板を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、前記基板と誘電体膜との間に界面層を形成する工程と、
前記界面層を形成した後に、前記誘電体膜上にゲート電極とすべき導電体膜を形成する工程と、
前記導電体膜をゲートパターンに加工することによりゲート電極を形成する工程と、
前記ゲート電極をマスクに前記基板に第２導電型不純物をドープすることにより、ソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板上にゲート絶縁膜とすべき高誘電体膜を形成する工程と、
前記誘電体膜上にゲート電極とすべき導電体膜を形成する工程と、
前記導電体膜をゲートパターンに加工することによりゲート電極を形成する工程と、
前記ゲート電極が形成された基板を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、前記基板と誘電体膜との間に界面層を形成する工程と、
前記界面層を形成した後に、前記ゲート電極をマスクに前記基板に第２導電型不純物をドープすることにより、ソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板上にゲート絶縁膜とすべき高誘電体膜を形成する工程と、
前記誘電体膜上にゲート電極とすべき導電体膜を形成する工程と、
前記導電体膜をゲートパターンに加工することによりゲート電極を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜が形成された基板を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、前記基板と誘電体膜との間に界面層を形成する工程と、
前記界面層を形成した後に、前記ゲート電極及び側壁絶縁膜をマスクに前記基板に第２導電型不純物をドープすることにより、ソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記基板を水素ガス及び酸素ガスが含まれる雰囲気中で熱処理する際に、前記基板を９００℃以上に加熱することを特徴とする請求項１〜３の何れかに記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板と、この基板上に高誘電体からなるゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで前記基板の表面に形成された第２導電型のソース・ドレイン領域とを備えた半導体装置であって、
前記ゲート電極とゲート絶縁膜との界面からゲート絶縁膜の膜厚方向に０．５ｎｍ以上離れた領域、且つ前記基板とゲート絶縁膜との界面からゲート絶縁膜の膜厚方向に０．３ｎｍ以上離れた領域で、前記ゲート絶縁膜中の酸素濃度の膜厚方向位置に対する微分値が０以上となる点が存在するように、前記ゲート絶縁膜中の酸素濃度プロファイルが制御されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する半導体装置の製造方法に係わり、特にゲート絶縁膜部分の改良をはかった半導体装置の製造方法に関する。また、この方法によって作製された半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scaled-integrated Circuit）の高性能化・高速化のために、ＭＯＳトランジスタの微細化が進んでいる。これに伴って、トランジスタのゲート絶縁膜も急速に薄膜化している。従来から使用されてきたシリコン酸化膜（ＳｉＯ2 ）では、ゲートリーク電流が膨大な大きさになってしまうために、ＳｉＯ2 に代わるゲート絶縁膜が強く要求されている。このような技術的な流れの中で、ＳｉＯ2 よりも誘電率が高い高誘電率材料をゲート絶縁膜に用い、物理膜厚を厚くすることによって、ゲートリーク電流を低減させることが試みられている。
【０００３】
上記のような高誘電体膜（いわゆる High-k 膜）を形成する際の大きな問題は、通常の手法で高誘電体膜を形成した場合に、高誘電体膜とＳｉ基板との界面に膜質が悪く誘電率の低い界面層が形成されてしまうことである。高誘電体膜を使用する大きな目的は、誘電率が高いというメリットを享受することであるので、低誘電率の界面層が形成されることは、ＳｉＯ2 に換算したゲート絶縁膜厚（ＥＯＴ）を小さくできない、という致命的な欠点である。また、通常の製造プロセスにおいては、シリコン基板上に界面層を形成した後に、この膜の上に高誘電率ゲート絶縁膜を形成する方法が採用される。この場合、界面層がゲート絶縁膜形成工程のプロセスダメージを受けてしまい、トランジスタ製造工程において、ゲート絶縁膜が劣化してしまう、という深刻な問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来、ゲート絶縁膜として高誘電体膜を形成した場合には、高誘電体膜とシリコン基板との界面に誘電率の低い界面層が必然的に形成されるために、高誘電体膜を使用する大きな目的である高誘電率というメリットを充分に享受することができない。また、移動度の劣化を抑制するために、薄いＳｉＯ2 を予め形成した後に、高誘電体膜を堆積することが一般的に行われているが、形成された薄いＳｉＯ2 は、後続の高誘電体膜形成や不純物の活性化熱処理などのプロセスダメージを直接受けるために、薄い界面ＳｉＯ2 層を安定に形成することは極めて困難であった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高誘電体膜からなるゲート絶縁膜と半導体基板との間に良質の界面層を形成することができ、ゲート絶縁膜に高誘電体材料を用いたことによるメリットを十分に生かすことのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、半導体装置の製造方法であって、第１導電型の半導体基板上にゲート絶縁膜とすべき高誘電体膜を形成する工程と、前記基板を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、前記基板と誘電体膜との間に界面層を形成する工程と、前記界面層を形成した後に、前記誘電体膜上にゲート電極とすべき導電体膜を形成する工程と、前記導電体膜をゲートパターンに加工することによりゲート電極を形成する工程と、前記ゲート電極をマスクに前記基板に第２導電型不純物をドープすることにより、ソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【０００８】
また、本発明の別の一態様は、半導体装置の製造方法であって、第１導電型の半導体基板上にゲート絶縁膜とすべき高誘電体膜を形成する工程と、前記誘電体膜上にゲート電極とすべき導電体膜を形成する工程と、前記導電体膜をゲートパターンに加工することによりゲート電極を形成する工程と、前記ゲート電極が形成された基板を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、前記基板と誘電体膜との間に界面層を形成する工程と、前記界面層を形成した後に、前記ゲート電極をマスクに前記基板に第２導電型不純物をドープすることにより、ソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【０００９】
また、本発明の別の一態様は、半導体装置の製造方法であって、第１導電型の半導体基板上にゲート絶縁膜とすべき高誘電体膜を形成する工程と、前記誘電体膜上にゲート電極とすべき導電体膜を形成する工程と、前記導電体膜をゲートパターンに加工することによりゲート電極を形成する工程と、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記ゲート電極及び側壁絶縁膜が形成された基板を、水素ガス及び酸素ガスが含まれる雰囲気中で熱処理することにより、前記基板と誘電体膜との間に界面層を形成する工程と、前記界面層を形成した後に、前記ゲート電極及び側壁絶縁膜をマスクに前記基板に第２導電型不純物をドープすることにより、ソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様は、第１導電型の半導体基板と、この基板上に高誘電体からなるゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで前記基板の表面に形成された第２導電型のソース・ドレイン領域とを備えた半導体装置であって、前記ゲート電極とゲート絶縁膜との界面からゲート絶縁膜の膜厚方向に０．５ｎｍ以上離れた領域、且つ前記基板とゲート絶縁膜との界面からゲート絶縁膜の膜厚方向に０．３ｎｍ以上離れた領域で、前記ゲート絶縁膜中の酸素濃度の膜厚方向位置に対する微分値が０以上となる点が存在するように、前記ゲート絶縁膜中の酸素濃度プロファイルが制御されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ゲート絶縁膜としての高誘電体膜の形成後に、ゲート絶縁膜と半導体基板との界面に積極的に酸素原子を供給することによって、ゲート電極形成プロセスのダメージを導入することなく、ゲート絶縁膜と半導体基板との間に良質の界面層を形成することができる。これにより、移動度劣化を抑制し得る界面準位密度が小さい良質なゲート絶縁膜を実現することができ、ゲート絶縁膜に高誘電率材料を用いたことによるメリットを十分に生かすことが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＩＳ型半導体装置の概略構成を示す断面図である。
【００１４】
面方位（１００）のｐ型シリコン基板１０の表面に、素子形成領域を囲むように深さ０．６μｍ程度の素子分離領域１１，１２が形成されている。素子形成領域上にゲート絶縁膜として、例えば厚さ０．３〜１ｎｍの界面層１３ｂ、さらにこの上に高誘電率ゲート絶縁膜１３ａが堆積されている。界面層１３ｂは、高誘電率ゲート絶縁膜１３ａを堆積した後に、シリコン基板１０の表面をＨ2 ガスとＯ2 ガスを含有する雰囲気に晒し、熱処理することによって形成されている。
【００１５】
高誘電率ゲート絶縁膜１３ａ上に、ゲート電極１４として厚さ８０ｎｍのニッケルシリサイド膜が形成されている。ゲート電極１４の両側部に、シリコン窒化膜などからなる側壁絶縁膜１７が形成されている。側壁絶縁膜１７の下部の基板表面には、ソース・ドレインエクステンション層（ｎ- 層）１５，１６が形成されている。その外側の基板表面には、ソース・ドレイン拡散層（ｎ+ 層）１８，１９が形成されている。ソース・ドレイン拡散層１８，１９の表面には、チタンシリサイド膜（図示せず）が形成されている。
【００１６】
ゲート電極１４及び側壁絶縁膜１７を形成した基板上の全面に、層間絶縁膜としてシリコン酸化膜２０が形成されている。層間絶縁膜２０には、ゲート電極１４及びソース・ドレイン拡散層１８，１９に対応する位置にコンタクトホールが形成されている。そして、これらのコンタクトホールを介してゲート電極１４及びソース・ドレイン拡散層１８，１９にそれぞれ接続するように、アルミニウム電極２１，２２，２３が形成されている。
【００１７】
次に、本実施形態のＭＩＳ型半導体装置の製造工程を、図２を参照して説明する。
【００１８】
まず、図２（ａ）に示すように、例えば面方位（１００）のｐ型シリコン基板１０を用意し、このｐ型シリコン基板１０の表面に通常のＳＴＩ（Shallow Trench Isolation）法によって、深さ０．６μｍ程度の素子分離領域１１，１２を形成する。続いて、例えば濃度１％の希フッ酸処理を行った後、例えばＮＨ3 ガスを用いたＬＬ−Ｄ＆Ａ（Layer by Layer Deposition and Annealing）法によって、ハフニウム原子，酸素原子，及び窒素原子を含有する高誘電率ゲート絶縁膜１３ａを堆積する。
【００１９】
次いで、図２（ｂ）に示すように、高誘電率ゲート絶縁膜１３ａが形成された基板を、例えば１０００℃の温度で圧力１０Ｔｏｒｒにおいて、Ｈ2 ガスとＯ2 ガスを含む雰囲気に５秒間だけ晒し、高誘電率ゲート縁膜１３ａとシリコン基板１０との間に、界面層１３ｂを形成する。ここで、上記の熱処理時の条件としては、温度は８００〜１１００℃、圧力は０．２〜２００Ｔｏｒｒ、時間は１〜１０秒間が望ましい。
【００２０】
次いで、図２（ｃ）に示すように、ゲート絶縁膜１３ａの上にゲート電極１４として、例えば厚さ５０ｎｍのアモルファスシリコン膜と厚さ３０ｎｍのニッケル膜を堆積し、例えば４００〜７００℃で１０秒〜１時間、窒素ガス雰囲気に晒してニッケルシリサイド膜を形成する。続いて、図示しないレジストマスクを用い、反応性イオンエッチング法によりゲート電極としてのニッケルシリサイド膜とゲート絶縁膜１３ａ及び界面層１３ｂを連続的にエッチングする。これにより、ゲート電極１４を形成する。続いて、ゲート電極１４をマスクに用い、Ａｓイオンを、例えば加速電圧１〜１０ｋｅＶでドーズ量１×１０14ｃｍ-2の条件でイオン注入し、第１の不純物拡散層領域（ソース・ドレインエクステンション層）１５，１６を形成する。
【００２１】
次いで、図２（ｄ）に示すように、ゲート電極１４の側部に側壁絶縁膜１７を形成する。具体的には、前記レジストマスクを除去した後、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、例えば厚さ１０ｎｍのシリコン窒化膜を堆積する。その後、シリコン窒化膜をエッチバックすることにより、ゲートの側部のみにシリコン窒化膜を残す。
【００２２】
次いで、ゲート電極１４及び側壁絶縁膜１７をマスクに用い、例えば加速電圧５〜３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でＡｓイオンをシリコン基板１０の表面にイオン注入し、第２の拡散層領域（ソース・ドレイン拡散層）１８，１９を形成する。その後、窒素雰囲気中で例えば温度７５０〜１０５０℃、１秒〜１００分間の熱処理を行い、第１及び第２の不純物拡散層領域１５，１６，１８，１９中の不純物を活性化させる。
【００２３】
これ以降は、全面に層間絶縁膜２０として、例えば厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積した後、異方性ドライエッチングにより層間絶縁膜２０にコンタクトホールを開口する。その後、シリコンと銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングしてＡｌ電極２１，２２，２３を形成する。最後に、例えば水素を１０％含む窒素雰囲気で、４５０℃で１５分間熱処理する。これによって、前記図１に示すようなｎチャネルＭＩＳＦＥＴが完成することになる。
【００２４】
図３（ａ）に、本実施形態の方法により界面層１３ｂを形成した場合の断面ＴＥＭ写真を示す。高誘電率ゲート絶縁膜１３ａとしての窒素添加のハフニウム酸化膜を堆積した後に、１０００℃でＨ2 ガスとＯ2 ガスの混合ガスに晒して界面層１３ｂを形成したものである。このときの圧力は Ｔｏｒｒ、時間は 秒とした。また、比較のために図３（ｂ）に、予め約１ｎｍのＳｉＯ2 を形成した後に、窒素添加のハフニウム酸化膜を堆積して１０００℃のアニールを加えた場合の断面ＴＥＭ写真を示す。
【００２５】
図３（ａ）では、窒素添加ハフニウム酸化膜とシリコン基板との界面には、膜厚が均一な界面層が形成されているのが分かる。一方、窒素添加ハフニウム酸化膜の形成前に界面ＳｉＯ2 を形成した図３（ｂ）では、ゲート電極であるニッケルシリサイド膜とシリコン基板とが短絡してしまっている箇所（図中の○印）が多く観測される。さらに、窒素添加ハフニウム酸化膜とシリコン基板との界面は、図３（ａ）と比較して、凹凸の程度が大きくなってしまっているのが明瞭に観察される。このように本実施形態によれば、窒素添加ハフニウム酸化膜とシリコン基板との界面に、ピンホール等のない安定な界面層を形成することが可能となる。
【００２６】
ここで、界面層を形成するための熱処理時の条件としては、温度条件が重要であり、８００〜１１００℃の範囲で上記の効果が得られた。また、圧力条件はあまり重要ではなく、０．２〜２００Ｔｏｒｒ程度であればよい。さらに、界面層の膜厚は短時間で飽和してしまうため、処理時間は１〜１０秒間程度で十分である。
【００２７】
また、本実施形態による安定な界面層によって、良好なトランジスタ特性を実現することができる。図４には、界面層を形成するためにＨ2 ガスとＯ2 ガスの混合ガスに晒す温度を変えた場合の、ｎＭＩＳＦＥＴにおける、界面準位密度Ｄｉｔ、トランジスタのＳファクタ、及びシリコン酸化膜換算膜厚（ＥＯＴ）の変化を示す。Ｈ2 ガスとＯ2 ガスの混合ガスに晒す温度を高温にするほど、ＤｉｔとＳファクタが明瞭に改善されていることが分かる。特に、温度が９００℃以上ではＤｉｔが０．７以下、Ｓファクタが８０以下となっているのが分かる。
【００２８】
図５は、Ｈ2 ガスとＯ2 ガスの混合ガスに晒す温度を変えた場合の、ｎＭＩＳＦＥＴにおける、電子移動度の実効電界依存性を示す。特に高電界領域において、高温でＨ2 ガスとＯ2 ガスの混合ガスに晒した場合ほど、電子移動度が改善されていることが分かる。
【００２９】
以上の結果から、高誘電率ゲート絶縁膜１３ａを形成した後に、高温においてＨ2 ガスとＯ2 ガスの混合ガスに晒して界面層１３ｂを形成することによって、高性能のトランジスタを実現できることが分かる。
【００３０】
図６（ａ）に、本実施形態方法により形成されたゲート絶縁膜（高誘電率ゲート絶縁膜１３ａと界面層１３ｂの両方を含む）における酸素濃度のプロファイルを示す。本実施形態では、ゲート絶縁膜中の酸素濃度が深さ方向に単調に減少するのではなく、ある深さ位置で持ち上がっている。これは、Ｈ2 ガスとＯ2 ガスの混合ガスでの熱処理により、絶縁膜中に積極的に酸素を導入するが、酸素がある深さ以上には入っていかない現象のためである。そしてこれは、従来方法では、絶縁膜表面から基板側に酸素が単調に減少しているのと比べると明らかに異なるプロファイルである。
【００３１】
図６（ｂ）に、図６（ａ）の微分値を示す。ゲート絶縁膜の膜厚方向のある深さ位置で微分値が０以上となっている。このような現象は従来方法ではあり得ないものであり、この絶縁膜中の酸素濃度のプロファイルから、ゲート絶縁膜が本実施形態方法によって作製された構造であるか否かが確認できる。
【００３２】
本発明者らの実験によれば、先のようにして製造されたＭＩＳＦＥＴにおいては、ゲート絶縁膜（高誘電率ゲート絶縁膜１３ａと界面層１３ｂの両方を含む）中の基板から一定以上離れた領域で、且つゲート電極からも一定以上離れた領域で上記の微分値が０以上となるのが確認された。より詳しく調べたところ、加熱処理時の条件を変えても、ゲート電極との界面から０．５ｎｍ以上離れた領域、且つ基板との界面から０．３ｎｍ以上離れた領域に、ゲート絶縁膜中の酸素濃度の膜厚方向位置に対する微分値が０以上となる点が存在するのが確認された。
【００３３】
逆に言えば、ゲート電極との界面から０．５ｎｍ以上離れた領域、且つ基板との界面から０．３ｎｍ以上離れた領域に、ゲート絶縁膜中の酸素濃度の膜厚方向位置に対する微分値が０以上となる点が存在するようにゲート絶縁膜中の濃度プロファイルが制御できていれば、本実施形態と同様の界面層が形成されるとも言えることになる。
【００３４】
このように本実施形態によれば、高誘電率ゲート絶縁膜１３ａの形成後に、Ｈ2 ガスとＯ2 ガスを混合した雰囲気に高温で晒して、ゲート絶縁膜１３ａとシリコン基板１０との界面に酸素原子を供給することによって、ゲート電極形成プロセスのダメージを導入することなく、ゲート絶縁膜１３ａとＳｉ基板１０との間に安定なＳｉＯ2 層からなる良質の界面層１３ｂを形成することができる。これによって、移動度の劣化を抑制し、界面準位密度を低減させた、高性能なＭＩＳＦＥＴを実現することが可能となる。
【００３５】
なお、本実施形態では、ゲート電極１４を形成する前に熱処理により界面層１３ｂを形成したが、ゲート電極１４の形成後に界面層１３ｂを形成しても、上記と同様の効果が得られるのが確認されている。
【００３６】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わるＭＩＳ型半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付している。
【００３７】
面方位（１００）のｐ型シリコン基板１０の表面に、素子形成領域を囲むように深さ０．６μｍ程度の素子分離領域１１，１２が形成されている。素子形成領域上にゲート絶縁膜として、例えば厚さ０．３〜１ｎｍの界面層１３ｂ、さらにこの上に高誘電率ゲート絶縁膜１３ａが堆積されている。界面層１３ｂは、後述のゲート側壁絶縁膜の形成後に、シリコン基板１０の表面をＨ2 ガスとＯ2 ガスを含有する雰囲気に晒し、熱処理することによって形成されている。
【００３８】
高誘電率ゲート絶縁膜１３ａ上に、ゲート電極１４として厚さ８０ｎｍのニッケルシリサイド膜が形成され、ゲート電極１４の両側部に、シリコン窒化膜などからなる側壁絶縁膜１７が形成されている。側壁絶縁膜１７の下部の基板表面には、ソース・ドレインエクステンション層１５，１６が形成され、その外側の基板表面にはソース・ドレイン拡散層１８，１９が形成されている。ソース・ドレイン拡散層１８，１９の表面には、チタンシリサイド膜（図示せず）が形成されている。
【００３９】
ゲート電極１４及び側壁絶縁膜１７を形成した基板上の全面に、層間絶縁膜としてシリコン酸化膜２０が形成されている。層間絶縁膜２０には、ゲート電極１４及びソース・ドレイン拡散層１８，１９に対応する位置にコンタクトホールが形成されている。そして、これらのコンタクトホールを介してゲート電極１４及びソース・ドレイン拡散層１８，１９にそれぞれ接続するように、アルミニウム電極２１，２２，２３が形成されている。
【００４０】
次に、本実施形態の半導体装置の製造方法を、図８を参照して説明する。
【００４１】
まず、先の第１の実施形態と同様に、図８（ａ）に示すように、例えば面方位（１００）のｐ型シリコン基板１０を用意し、このｐ型シリコン基板１０の表面に通常のＳＴＩ法によって深さ０．６μｍ程度の素子分離領域１１，１２を形成する。続いて、例えば濃度１％の希フッ酸処理を行った後、例えばＮＨ3 ガスを用いたＬＬ−Ｄ＆Ａ法によって、ハフニウム原子，酸素原子，及び窒素原子を含有する高誘電率ゲート絶縁膜１３ａを堆積する。
【００４２】
次いで、ゲート絶縁膜１３ａの上にゲート電極１４として、例えば厚さ５０ｎｍのアモルファスシリコン膜と厚さ３０ｎｍのニッケル膜を堆積し、例えば４００〜７００℃で１０秒〜１時間、窒素ガス雰囲気に晒してニッケルシリサイド膜を形成する。続いて、レジストマスク２５を用い、反応性イオンエッチング法によりニッケルシリサイド膜のみをエッチングし、ゲート電極１４を形成する。
【００４３】
次いで、レジストマスク２５を除去した後、図８（ｂ）に示すように、例えば８００〜１１００℃の温度で、圧力０．２〜２００Ｔｏｒｒにおいて、１〜１０秒間、Ｈ2 ガスとＯ2 を含む雰囲気に晒し、ゲート絶縁膜１３ａとシリコン基板１０との間に、界面層１３ｂを形成する。
【００４４】
次いで、図８（ｃ）に示すように、ゲート電極１４をマスクに用い、Ａｓイオンを、例えば加速電圧１〜１０ｋｅＶでドーズ量１×１０14ｃｍ-2の条件でイオン注入し、第１の拡散層領域（ソース・ドレインエクステンション層）１５，１６を形成する。
【００４５】
次いで、図８（ｄ）に示すように、ゲート電極１４の側壁部に、例えば厚さ１０ｎｍのシリコン窒化膜からなる側壁絶縁膜１７を形成する。具体的には、ＬＰ−ＣＶＤ法を用いて基板上の全面に、例えば厚さ１０ｎｍのシリコン窒化膜を堆積した後、シリコン窒化膜をエッチバックすることにより、ゲート側部のみにシリコン窒化膜を残す。なお、このエッチバック時にゲート絶縁膜１３ａ及び界面層１３ｂを除去しても良いし、側壁絶縁膜１７の形成後に、側壁絶縁膜１７をマスクにゲート絶縁膜１３ａ及び界面層１３ｂを選択的に除去しても良い。
【００４６】
続いて、ゲート電極１４及び側壁絶縁膜１７をマスクに、Ａｓイオンを、例えば加速電圧５〜３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入し、第２の拡散層領域（ソース・ドレイン拡散層）１８，１９を形成する。その後、窒素雰囲気中で例えば温度７５０〜１０５０℃、１秒〜１００分間の熱処理を行い、第２の拡散層領域１８，１９中の不純物を活性化させる。
【００４７】
これ以降は、全面に層間絶縁膜２０として、例えば厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積した後、異方性ドライエッチングにより層間絶縁膜２０にコンタクトホールを開口する。その後、シリコンと銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングしてＡｌ電極２１，２２，２３を形成する。最後に、水素を１０％含む窒素雰囲気で、例えば４５０℃で１５分間熱処理する。これにより、前記図７に示すｎチャネルＭＩＳＦＥＴが完成することになる。
【００４８】
このように本実施形態によれば、高誘電率ゲート絶縁膜１３ａの形成後で、更にゲート電極１４及び側壁絶縁膜１７の形成後に、Ｈ2 ガスとＯ2 ガスを混合した雰囲気に高温で晒し、ゲート絶縁膜１３ａとシリコン基板１０との界面に酸素原子を供給することによって、ゲート電極形成プロセスのダメージを導入することなく、ゲート絶縁膜１３ａとシリコン基板１０との間に安定なＳｉＯ2 層からなる良質の界面層１３ｂを形成することができる。従って、先の第１の実施形態と同様の効果が得られる。
【００４９】
また、本実施形態では、ソース・ドレインエクステンション層１５，１６上に界面層１３ｂ及び高誘電率ゲート絶縁膜１３ａが残り、ゲート加工の際にソース・ドレインエクステンション層１５，１６の表面層がエッチングダメージを受けない。これは、極めて浅いソース・ドレインエクステンション層１５，１６にとっては有効な効果である。
【００５０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００５１】
実施形態においては、ゲート絶縁膜として、ハフニウム原子，酸素原子，及び窒素原子を含有するゲート絶縁膜を例に挙げて説明しているが、必ずしもこれに限定されるものではなく、ハフニウム原子の代わりに、ランタン原子，イットリウム原子，ガドリニウム原子，或いはセシウム原子を用いてもよい。また、Ｈ2 ガスとＯ2 ガスのみの雰囲気に限らず、これにＮ2 ガスを加えた雰囲気で熱処理して、界面層を形成することも可能である。さらに、高誘電率ゲート絶縁膜に窒素原子を含有しない場合にも、同様の効果を得ることができる。
【００５２】
また、実施形態ではｎチャネルＭＩＳＦＥＴを例に取り説明したが、ｐチャネルＭＩＳＦＥＴに適用できるのも勿論のことである。さらに、界面層を形成する際の温度，圧力，処理時間等の条件は、仕様に応じて適宜変更可能である。また、基板は必ずしもシリコンに限るものではなく、各種の半導体基板を用いることが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施可能である。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態に係わるＭＩＳ型半導体装置の概略構成を示す断面図。
【図２】第１の実施形態に係わるＭＩＳ型半導体装置の製造工程を示す断面図。
【図３】本実施形態により界面層を形成した場合と、従来方法により界面層を形成した場合の、ゲート電極部の結晶構造を示す断面ＴＥＭ写真。
【図４】処理温度を変えた場合の、ｎＭＩＳＦＥＴにおける界面準位密度Ｄｉｔ、トランジスタのＳファクタ、及びシリコン酸化膜換算膜厚（ＥＯＴ）の変化を示す図。
【図５】処理温度を変えた場合の、ｎＭＩＳＦＥＴにおける電子移動度の実効電界依存性を示す図。
【図６】ゲート絶縁膜における酸素濃度のプロファイル及びその微分値を示す図。
【図７】第２の実施形態に係わるＭＩＳ型半導体装置の概略構成を示す断面図。
【図８】第２の実施形態に係わるＭＩＳ型半導体装置の製造工程を示す断面図。
【符号の説明】
【００５４】
１０…ｐ型シリコン基板
１１，１２…素子分離領域
１３ａ…高誘電率ゲート絶縁膜
１３ｂ…界面層
１４…ゲート電極
１５，１６…ソース・ドレインエクステンション層
１７…側壁絶縁膜
１８，１９…ソース・ドレイン拡散層
２０…層間絶縁膜
２１，２２，２３…アルミニウム電極
２５…レジストマスク
【図１】
2007251066.tif 000003
【図２】
2007251066.tif 000004
【図３】
2007251066.tif 000005
【図４】
2007251066.tif 000006
【図５】
2007251066.tif 000007
【図６】
2007251066.tif 000008
【図７】
2007251066.tif 000009
【図８】
2007251066.tif 000010