(57)【要約】【課題】  活性領域の分離に素子分離膜を使用して、駆動回路に使用される半導体チップの微細化を図り、コストを低減する。【解決手段】  半導体チップが、低耐圧部領域と、高耐圧部領域とに分離され、前記低耐圧部領域と前記高耐圧部領域とは、共に、酸化膜から成る素子分離膜と、素子分離膜で分離された活性領域とを有する表示装置の製造方法であって、半導体基板を選択的に酸化して、半導体の前記低耐圧部領域および前記高耐圧部領域の両方の主面に活性領域を分離する酸化膜を形成した後、当該酸化膜上にシリコン膜を形成し、半導体基板を酸化して低耐圧部領域および高耐圧部領域の活性領域上にゲート酸化膜を形成するとともに、酸化膜上のシリコン膜を酸化し低耐圧部領域および高耐圧部領域の素子分離膜を形成し、低耐圧部領域をエッチングして、低耐圧部領域の活性領域上のゲート酸化膜を除去し、低耐圧部領域の主面を酸化して、低耐圧部領域の活性領域上にゲート酸化膜を形成する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、半導体チップを有し、
前記半導体チップは、酸化膜から成る素子分離膜と、
前記素子分離膜で分離された活性領域とを有し、
前記活性領域に形成されるゲート電極のゲート長（Ｌｇ）が、Ｌｇ＜０．３５μｍを満足することを特徴とする表示装置。
【請求項２】
前記素子分離膜の長さ（Ｌｃ）が、Ｌｃ＜０．４μｍを満足することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記素子分離膜の膜厚（ｄｃ）が、ｄｃ＜０．４μｍを満足することを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記素子分離膜の膜厚（ｄｃ）が、０．３５μｍ＜ｄｃ＜０．４μｍを満足することを特徴とする請求項３に記載の表示装置。
【請求項５】
前記半導体チップは、低耐圧部領域と高耐圧部領域とに分離され、
前記素子分離膜は、前記低耐圧部領域に形成される素子分離膜であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、半導体チップを有し、
前記半導体チップは、酸化膜から成る素子分離膜を有し、
前記素子分離膜は、第１の酸化膜と、前記第１酸化膜上に形成される第２の酸化膜で構成されることを特徴とする表示装置。
【請求項７】
前記第１の酸化膜は、シリコン酸化膜であり、
前記第２の酸化膜は、ポリシリコン酸化膜であることを特徴とする請求項６に記載の表示装置。
【請求項８】
複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、半導体チップを有し、
前記半導体チップは、酸化膜から成る素子分離膜を有し、
前記素子分離膜は、第１素子分離膜と、
前記第１素子分離膜とは膜厚が異なる第２素子分離膜とを有することを特徴とする表示装置。
【請求項９】
複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、半導体チップを有し、
前記半導体チップは、酸化膜から成る素子分離膜と、
前記素子分離膜で分離された活性領域とを有する表示装置の製造方法であって、
前記半導体チップの半導体基板の主面を選択的に酸化して、半導体基板の主面に前記活性領域を分離する酸化膜を形成する工程１と、
前記工程１で形成された酸化膜上に、シリコン膜を形成する工程２と、
前記半導体基板の主面を酸化して、活性領域上にゲート酸化膜を形成するとともに、前記酸化膜上のシリコン膜を酸化し前記素子分離膜を形成する工程３とを有することを特徴とする表示装置の製造方法。
【請求項１０】
複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、半導体チップを有し、
前記半導体チップは、低耐圧部領域と高耐圧部領域とに分離され、
前記低耐圧部領域と前記高耐圧部領域とは、共に、酸化膜から成る素子分離膜と、前記素子分離膜で分離された活性領域とを有する表示装置の製造方法であって、
前記半導体チップの半導体基板の主面を選択的に酸化して、前記半導体の前記低耐圧部領域および前記高耐圧部領域の両方の主面に前記活性領域を分離する酸化膜を形成する工程１と、
前記工程１で形成された酸化膜上に、シリコン膜を形成する工程２と、
前記半導体基板の主面を酸化して、前記低耐圧部領域および前記高耐圧部領域の活性領域上にゲート酸化膜を形成するとともに、前記酸化膜上のシリコン膜を酸化し前記低耐圧部領域および前記高耐圧部領域の素子分離膜を形成する工程３と、
前記低耐圧部領域をエッチングして、前記低耐圧部領域の活性領域上のゲート酸化膜を除去する工程４と、
前記半導体基板の前記低耐圧部領域の主面を酸化して、前記低耐圧部領域の活性領域上にゲート酸化膜を形成する工程５とを有することを特徴とする表示装置の製造方法。
【請求項１１】
前記工程２において、前記工程１で形成された酸化膜上に、ポリシリコン膜を形成することを特徴とする請求項９または請求項１０に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に係り、特に、素子分離膜として酸化膜を使用して微細化を図る際に有効な技術に関する。
【背景技術】
【０００２】
一般に、半導体プロセスにおいて、〜０．３５μｍプロセスまでは、活性領域の分離に、図５に示すＬＯＣＯＳ（Local Oxidation of Silicon）技術で作成された素子分離膜（ＬＯＣ）が採用されている。（下記、特許文献１参照）この素子分離膜（ＬＯＣ）は、ＳｉＮ膜を利用し、熱酸化のみで形成が可能である。
また、０．３５μｍ以降の微細プロセスには、図６に示すＳＴＩ（Shallow Trench Isolation）構造が採用されている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開平９−８２６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、液晶表示装置などの表示装置において、低コスト化が要求されている。この低コスト化を図る上で、表示装置のドライバに使用される半導体チップの微細化（面積縮小）を図ることが有効である。
半導体チップの微細化を図るためには、活性領域の分離に、ＳＴＩ構造を採用すればよいが、形成工程が複雑化する、あるいは、シリコン（Ｓｉ）基板のエッチング、ホト工程追加、ＣＭＰ必須等により、製造コストが上昇し、コストが増大することになる。
そのため、低コスト化を図り、半導体チップの微細化を図るためには、活性領域の分離に、ＬＯＣＯＳ技術で作成された素子分離膜（ＬＯＣ）を採用する必要がある。
しかしながら、微細プロセスに、素子分離膜（ＬＯＣ）を採用した場合、図５に示すように、（Ａ）隣接する拡散層間でリークが発生する、（Ｂ）素子分離膜（ＬＯＣ）−コンタクトホール（Ｖｉａ）との余裕がバーズビーク（bird's beak）によりなくなる、という問題点がある。
前述の（Ａ）の問題点を解決するために、素子分離膜（ＬＯＣ）の膜厚を厚くすると、隣接する拡散層間でのリークは抑制されるが、バーズビークの伸びが大きくなり、コンタクトホール（Ｖｉａ）との余裕がなくなり、製造マージンが低下するという問題点があった。
また、前述の（Ｂ）の問題点を解決するために、素子分離膜（ＬＯＣ）の膜厚を薄くすると、隣接する拡散層間でのリークが増大し、寄生ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）が低下するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、活性領域の分離に素子分離膜を使用して、駆動回路に使用される半導体チップの微細化を図り、コストを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）本発明の表示装置は、複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、半導体チップを有し、前記半導体チップは、酸化膜から成る素子分離膜と、前記素子分離膜で分離された活性領域とを有し、前記活性領域に形成されるゲート電極のゲート長（Ｌｇ）が、Ｌｇ＜０．３５μｍを満足する。また、前記素子分離膜の長さ（Ｌｃ）が、Ｌｃ＜０．４μｍを満足し、さらに、前記素子分離膜の膜厚（ｄｃ）が、ｄｃ＜０．４μｍを、より好ましくは、０．３５μｍ＜ｄｃ＜０．４μｍを満足する。
（２）また、本発明では、前記半導体チップは、低耐圧部領域と、高耐圧部領域とに分離され、前記素子分離膜は、前記低耐圧部領域に形成される素子分離膜である。
（３）本発明の表示装置は、複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、半導体チップを有し、前記半導体チップは、酸化膜から成る素子分離膜を有し、前記素子分離膜は、第１の酸化膜と、前記第１酸化膜上に形成される第２の酸化膜で構成される。
（４）また、本発明では、前記第１の酸化膜は、シリコン酸化膜であり、前記第２の酸化膜は、ポリシリコン酸化膜である。
（５）また、本発明は、複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、半導体チップを有し、前記半導体チップは、酸化膜から成る素子分離膜を有し、前記素子分離膜は、第１素子分離膜と、前記第１素子分離膜とは膜厚が異なる第２素子分離膜とを有する。
【０００６】
（６）また、本発明は、複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、半導体チップを有し、前記半導体チップは、酸化膜から成る素子分離膜と、前記素子分離膜で分離された活性領域とを有する表示装置の製造方法であって、前記半導体チップの半導体基板の主面を選択的に酸化して、半導体基板の主面に前記活性領域を分離する酸化膜を形成する工程１と、前記工程１で形成された酸化膜上に、シリコン膜を形成する工程２と、前記半導体基板の主面を酸化して、活性領域上にゲート酸化膜を形成するとともに、前記酸化膜上のシリコン膜を酸化し前記素子分離膜を形成する工程３とを有する。
（７）また、本発明は、複数の画素を有する表示パネルと、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、半導体チップを有し、前記半導体チップは、低耐圧部領域と、高耐圧部領域とに分離され、前記低耐圧部領域と前記高耐圧部領域とは、共に、酸化膜から成る素子分離膜と、前記素子分離膜で分離された活性領域とを有する表示装置の製造方法であって、前記半導体チップの半導体基板の主面を選択的に酸化して、前記半導体の前記低耐圧部領域および前記高耐圧部領域の両方の主面に前記活性領域を分離する酸化膜を形成する工程１と、前記工程１で形成された酸化膜上に、シリコン膜を形成する工程２と、前記半導体基板の主面を酸化して、前記低耐圧部領域および前記高耐圧部領域の活性領域上にゲート酸化膜を形成するとともに、前記酸化膜上のシリコン膜を酸化し前記低耐圧部領域および前記高耐圧部領域の素子分離膜を形成する工程３と、前記低耐圧部領域をエッチングして、前記低耐圧部領域の活性領域上のゲート酸化膜を除去する工程４と、前記半導体基板の前記低耐圧部領域の主面を酸化して、前記低耐圧部領域の活性領域上にゲート酸化膜を形成する工程５とを有する。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、活性領域の分離に素子分離膜を使用して、駆動回路に使用される半導体チップの微細化を図り、コストを低減することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を液晶表示モジュールに適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の液晶表示モジュールを示す図であり、同図（ａ）は正面図、同図（ｂ）は側面図である。なお、本実施例の液晶表示モジュールは、携帯電話機などのディスプレイに使用される中小型の液晶表示モジュールである。
本実施例の液晶表示モジュールは、画素電極（ＩＴＯ１）、薄膜トランジスタ（ＴＦＴ）等が設けられたガラス基板１と、カラーフィルタ等が形成されるガラス基板２とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に上偏光板３と、下偏光板４とを貼り付けて構成される。
また、ガラス基板１上には、ＬＣＤドライバ（ＤＲＶ）が搭載される。なお、図１において、ＦＰＣはフレキシブル配線基板、ＡＣＦは異方性導電フィルムである。
また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
【０００９】
図２は、本実施例の液晶表示モジュールの概略構成を示すブロック図である。
ＬＣＤドライバ（ＤＲＶ）は、コントローラ回路１００と、液晶パネル（ＰＮＬ）の映像線（Ｓ）を駆動するソースドライバ１３０と、液晶パネル（ＰＮＬ）の走査線（Ｇ）を駆動するゲートドライバ１４０と、液晶パネル（ＰＮＬ）に画像を表示するために必要な電源電圧（例えば、液晶パネル（ＰＮＬ）の共通電極（ＩＴＯ２）に供給する共通電圧（Ｖｃｏｍ））などを生成する液晶駆動電源発生回路１２０と、メモリ回路（以下、ＲＡＭという）１５０とを有する。
液晶パネル（ＰＮＬ）には、複数の走査線（またはゲート線）（Ｇ1〜Ｇ320）と、映像線（またはドレイン線）（Ｓ1〜Ｓ720）とが各々並列して設けられる。
走査線（Ｇ）と映像線（Ｓ）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極（ＩＴＯ１）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
液晶を挟み、各画素電極（ＩＴＯ１）に対向するように、共通電極（対向電極、または、コモン電極ともいう）（ＩＴＯ２）が設けられる。そのため、各画素電極（ＩＴＯ１）と共通電極（ＩＴＯ２）との間には液晶容量（ＬＣ）が形成される。
【００１０】
本実施例のＬＣＤドライバ（ＤＲＶ）は、１個の半導体チップで構成される。なお、一部の回路を分割し、本実施例のＬＣＤドライバ（ＤＲＶ）を複数個の半導体チップで構成してもよい。
前述した半導体チップは、駆動電圧が、２．５Ｖ〜５ＶのＭＯＳトランジスタが形成される低耐圧部領域と、駆動電圧が、１０Ｖ〜３０ＶのＭＯＳトランジスタが形成される高耐圧部領域とが混在している。
以下、本実施例のＬＣＤドライバ（ＤＲＶ）に使用される半導体チップの製造方法について説明する。
始めに、図３（ａ）に示すように、従来と同様の製造方法により、ｐ型半導体基板（Ｐ−ｓｕｂ）の主面上に、低耐圧部領域のＮウェル（ＮＷ）と、高耐圧部領域のＮウェル（ＮＩＳＯ）と、熱酸化膜から成る素子分離膜（ＬＯＣ）とを形成する。
従来のものでは、素子分離膜（ＬＯＣ）の初期膜厚（図４に示すｄｃ）が、４５０ｎｍであったが、本実施例では、微細化するために、バーズビークの伸びを抑制する目的で、素子分離膜（ＬＯＣ）の初期膜厚を、３５０〜４００ｎｍ程度に薄膜化する。
次に、図３（ｂ）に示すように、例えば、ＣＶＤ法により、ポリシリコン膜（i-poly-Si）を堆積する。
なお、ポリシリコン膜（i-poly-Si）の膜厚は、後述する高耐圧ゲート酸化膜の酸化条件で決定されるが、このポリシリコン膜（i-poly-Si）の膜厚は、例えば、〜３０ｎｍ程度である。
【００１１】
次に、図３（ｃ）に示すように、ホト・エッチングにより、素子分離膜（ＬＯＣ）上のポリシリコン膜（i-poly-Si）を除いて、素子分離膜（ＬＯＣ）上以外のポリシリコン膜（i-poly-Si）を除去する。
次に、図３（ｄ）に示すように、熱酸化により、ゲート酸化膜を形成する。また、素子分離膜（ＬＯＣ）上のポリシリコン膜（i-poly-Si）を全て酸化膜に変換する。この工程において、ゲート酸化膜の膜厚は、高耐圧部領域の高耐圧ゲート酸化膜の膜厚とされる。
なお、高耐圧部領域の高耐圧ゲート酸化膜の膜厚は、製品の電圧仕様等で決定され、変更はできないので、製品仕様で決まる酸化条件で、素子分離膜（ＬＯＣ）上のポリシリコン膜（i-poly-Si）を全て酸化することができるように、ポリシリコン膜（i-poly-Si）の膜厚設定を行う必要がある。
次に、図３（ｅ）に示すように、高耐圧部領域をレジストで覆ってから、低耐圧部領域をウエットエッチ（フッ酸系）でエッチングし、低耐圧部領域の活性領域上のゲート酸化膜を除去した後、低耐圧部領域の主面を酸化して、低耐圧部領域の活性領域上にゲート酸化膜を形成する。
この工程で、低耐圧部領域の素子分離膜（ＬＯＣ）もエッチングされるので、低耐圧部領域の素子分離膜（ＬＯＣ）の膜厚が、高耐圧部領域の素子分離膜（ＬＯＣ）よりも薄くなってしまう。
したがって、本実施例では、半導体チップは、第１素子分離膜（低耐圧部領域の素子分離膜（ＬＯＣ））と、第１素子分離膜とは膜厚が異なる第２素子分離膜（高耐圧部領域の素子分離膜（ＬＯＣ））とを有することになる。さらに、高耐圧部領域の素子分離膜（ＬＯＣ）は、シリコン酸化膜と、ポリシリコン酸化膜の２層構造となる。
その後、例えば、ＣＶＤ法により、ゲート電極膜（d-poly-Si）を堆積する。
次に、図３（ｆ）に示すように、ホト・エッチングにより、ゲート電極１０を形成する。そして、従来と同様の方法で、ドレイン電極と、ソース電極を形成する。
なお、図３は、本発明の特徴を強調するために、各部の寸法は、実際の寸法とは異なっている。
【００１２】
従来のＬＣＤドライバ（ＤＲＶ）に使用される半導体チップでは、微細化（面積縮小）のために、低耐圧部領域の素子分離膜（ＬＯＣ）の長さ（図４のＬｃ）は短くしたい。
しかしながら、素子分離膜（ＬＯＣ）の長さ（図４のＬｃ）を短くすると、隣接する拡散層間でリークが発生するため、素子分離膜（ＬＯＣ）の膜厚を厚くする必要があるが、素子分離膜（ＬＯＣ）の膜厚を厚くすると、バーズビークの伸びが問題となる。
また、前述の図３（ｅ）の工程において、高耐圧部領域をレジストで覆ってから、低耐圧部領域をウエット・エッチでエッチングして、例えば、初期膜厚が、高耐圧ゲート酸化膜の２０〜８０ｎｍであるゲート酸化膜を、所定の厚さまで除去しているが、この工程で、素子分離膜（ＬＯＣ）もエッチングされ、素子分離膜（ＬＯＣ）の膜厚が、初期膜厚よりも薄くなってしまう。
また、従来のＬＣＤドライバ（ＤＲＶ）に使用される半導体チップでは、高耐圧部領域の寄生ＭＯＳトランジスタの対策のために、素子分離膜（ＬＯＣ）の膜厚を厚くしたいが、バーズビークの伸びが問題となり、低耐圧部領域の微細化が達成できなくなるので適用できない。
そのため、従来のＬＣＤドライバ（ＤＲＶ）に使用される半導体チップでは、活性領域の分離にＳＴＩ構造を採用せざるを得なかった。
【００１３】
しかしながら、本実施例では、図３（ｂ）と、図３（ｃ）の工程が追加となるが、素子分離膜（ＬＯＣ）の初期膜厚を現行より薄くすることができるので、バーズビークの伸びを抑え、それにより、微細プロセスによるコンタクトホールとの余裕を確保することができる。
そして、素子分離膜（ＬＯＣ）の膜厚を薄くしたことによる、隣接する拡散層間でのリークは、素子分離膜（ＬＯＣ）上にポリシリコン膜（i-poly-Si）を堆積し、後続の酸化工程で酸化膜に変換し、素子分離膜（ＬＯＣ）の最終膜厚を厚くすることで防止できる。
あるいは、前述の図３（ｅ）の工程における素子分離膜（ＬＯＣ）のエッチングは、素子分離膜（ＬＯＣ）上にポリシリコン膜（i-poly-Si）を堆積し、後続の酸化工程で酸化膜に変換し、当該酸化膜に変換されたポリシリコン膜（i-poly-Si）のみがエッチングされるようにすることにより、素子分離膜（ＬＯＣ）の初期膜厚を確保することができる。
さらに、高耐圧部領域でも、素子分離膜（ＬＯＣ）の初期膜厚を薄膜化し、バーズビークの伸びを抑え、そして、寄生ＭＯＳトランジスタの対策については、素子分離膜（ＬＯＣ）上のポリシリコン膜（i-poly-Si）を全て酸化膜に変換して、素子分離膜（ＬＯＣ）の最終膜厚を厚くすることで対処することができる。
【００１４】
本実施例の製造方法により製造された半導体チップでは、図４に示す各部の代表的な寸法は下記（１）式の通りである。
０．２５μｍ≦Ｌｇ＜０．３５μｍ
Ｌｃ＜０．４μｍ
ｄｃ＜０．４μｍ（より好ましくは、０．３５μｍ＜ｄｃ＜０．４μｍ）
・・・・・・・・・・・    （１）
但し、Ｌｇは、低耐圧部領域の活性領域に形成されるゲート電極のゲート長、Ｌｃは、低耐圧部領域の素子分離膜（ＬＯＣ）の長さ、ｄｃは、低耐圧部領域の素子分離膜（ＬＯＣ）の膜厚である。
なお、低耐圧部領域の素子分離膜（ＬＯＣ）と、高耐圧部領域の素子分離膜（ＬＯＣ）との膜厚の差は、ほぼ、高耐圧部領域の高耐圧ゲート酸化膜の膜厚程度であり、例えば、前述したように、高耐圧部領域の高耐圧ゲート酸化膜の膜厚が、２０〜８０ｎｍであれば、低耐圧部領域の素子分離膜（ＬＯＣ）と、高耐圧部領域の素子分離膜（ＬＯＣ）との膜厚の差も、２０〜８０ｎｍとなる。
【００１５】
以上説明したように、本実施例では、プロセスの微細化に対して、コストアップとなるＳＴＩ構造を採用することなく、従釆からのＬＯＣＯＳ技術による素子分離が可能となるので、製造マージン及び歩留低下を引き起こすことがない。
そのため、本実施例では、ウェハ製作費を増大させずに、プロセスの微細化が可能となり、歩留も従釆と同等を確保できるので、ウェハ当たりのチップ取得数（良品数）が増大し、チップ単価を低減することができる。
したがって、液晶表示モジュールのコストを低減することが可能となる。
なお、前述の説明では、同一チップ内に、低耐圧部領域と、高耐圧部領域とが混在する半導体チップに、本発明を適用した実施例について説明したが、本発明は、低耐圧部領域のみの半導体チップにも適用可能であることは言うまでもない。
また、前述の説明では、低コスト要求が強い、中小形パネルのＬＣＤドライバに使用され、同一チップ内に、低耐圧部領域と、高耐圧部領域とが混在する半導体チップに、本発明を適用した実施例について説明したが、本発明はこれに限定されるものではなく、低コスト要求が強い、大型ＴＶ用のＬＣＤドライバに使用される半導体チップに、あるいは、有機ＥＬ等の表示装置用のドライバにも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１６】
【図１】本発明の液晶表示モジュールを示す図である。
【図２】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図３】本発明の実施例のＬＣＤドライバ（ＤＲＶ）に使用される半導体チップの製造方法を説明するための図である。
【図４】本発明の実施例の製造方法により製造された半導体チップの各部の代表的な寸法は説明するための図である。
【図５】ＬＯＣＯＳ（Local Oxidation of Silicon）技術で作成された素子分離膜（ＬＯＣ）を説明するための図である。
【図６】ＳＴＩ（Shallow Trench Isolation）構造を説明するための図である。
【符号の説明】
【００１７】
１，２  ガラス基板
３，４  偏光板
１０  ゲート電極
１００  コントローラ回路
１２０  液晶駆動電源発生回路
１３０  ソースドライバ
１４０  ゲートドライバ
１５０  メモリ回路
ＰＮＬ  液晶パネル
Ｓ  映像線（またはドレイン線）
Ｇ  走査線（またはゲート線）
ＴＦＴ  薄膜トランジスタ
ＩＴＯ１  画素電極
ＩＴＯ２  共通電極（対向電極、または、コモン電極）
ＬＣ  液晶容量
ＤＲＶ  ＬＣＤドライバ
ＦＰＣ  フレキシブル配線基板
ＡＣＦ  異方性導電フィルム
ＬＯＣ  素子分離膜（酸化膜）
Ｖｉａ  コンタクトホール
Ｐ−ｓｕｂ  ｐ型半導体基板
ＮＷ  低耐圧部領域のＮウェル
ＮＩＳＯ  高耐圧部領域のＮウェル
i-poly-Si  ポリシリコン膜
d-poly-Si  ゲート電極膜
【図１】
2007059663.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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