(57)【要約】【課題】ボイドが限定された一対のフィンを有する不揮発性メモリ素子及びその製造方法を提供する。【解決手段】胴体及び胴体からそれぞれ突出した一対のフィンを備える半導体基板と、一対のフィンの間にボイドを限定するように、一対のフィンの上端部分を連結するブリッジ絶縁膜と、ボイドの反対側に一対のフィンの外側面の一部表面を覆い、ブリッジ絶縁膜上を横切って伸張し、半導体基板と絶縁された制御ゲート電極と、制御ゲート電極と一対のフィンとの間にそれぞれ介在されたゲート絶縁膜と、ゲート絶縁膜と制御ゲート電極との間にそれぞれ介在されたストレージノード膜とを備える不揮発性メモリ素子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
胴体及び前記胴体からそれぞれ突出した一対のフィンを備える半導体基板と、
前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結するブリッジ絶縁膜と、
前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁された制御ゲート電極と、
前記制御ゲート電極と前記一対のフィンとの間にそれぞれ介在されたゲート絶縁膜と、
前記ゲート絶縁膜と前記制御ゲート電極との間にそれぞれ介在されたストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ブリッジ絶縁膜は、前記一対のフィン上のスペーサ絶縁膜及び前記スペーサ絶縁膜を連結するキャッピング膜を備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆い、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記ボイドの反対側の前記一対のフィンの外側面の下端部分を覆い、前記制御ゲート電極と前記胴体との間に介在された素子分離膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記ゲート絶縁膜は、前記一対のフィンの外側面及び上面上に形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記一対のフィンのそれぞれの前記制御ゲート電極の両側部分にそれぞれ形成されたソース領域及びドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記半導体基板は、バルク半導体基板をエッチングして形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
胴体及び前記胴体からそれぞれ突出して互いに対向して離隔された一対のフィンを備える半導体基板と、
前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を非電気的に連結するブリッジ絶縁膜と、
前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁され、互いに離隔された複数の制御ゲート電極と、
前記複数の制御ゲート電極のそれぞれ及び前記一対のフィンの間にそれぞれ介在された一対のゲート絶縁膜と、
前記複数の制御ゲート電極のそれぞれと前記一対のゲート絶縁膜との間にそれぞれ介在された一対のストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１０】
前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記ブリッジ絶縁膜は、前記一対のフィン上のスペーサ絶縁膜と前記スペーサ絶縁膜を連結するキャッピング膜とを備えることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆い、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１３】
半導体基板をエッチングして、胴体及び前記胴体からそれぞれ突出した一対のフィンを限定する段階と、
前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結するブリッジ絶縁膜を形成する段階と、
前記ボイドの反対側の前記一対のフィンの外側面の一部分を覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜を覆うストレージノード膜を形成する段階と、
前記ストレージノード膜を覆い、前記ブリッジ絶縁膜上を横切って伸張する制御ゲート電極を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１４】
前記ブリッジ絶縁膜は、前記ボイド内の前記一対のフィン及び前記胴体上にさらに形成され、前記ボイドは、前記ブリッジ絶縁膜の内部に限定されたことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記ブリッジ絶縁膜の形成は、プラズマ強化化学気相蒸着法を利用することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆い、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されたことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記胴体及び前記一対のフィンを限定する段階は、
前記半導体基板内に一対の第１トレンチを形成する段階と、
前記第１トレンチを埋め込み、前記半導体基板上に突出した素子分離膜を形成する段階と、
前記素子分離膜の突出した側壁にスペーサ絶縁膜を形成する段階と、
前記スペーサ絶縁膜から露出された前記半導体基板をエッチングして、前記胴体上に突出した一対のフィンを限定する段階と、を含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記一対のフィンを限定する段階後、前記スペーサ絶縁膜の間を連結し、前記一対のフィンの間に前記ボイドを限定するキャッピング膜を形成する段階をさらに含み、
前記ブリッジ絶縁膜は、前記スペーサ絶縁膜及びキャッピング膜を備えることを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記キャッピング膜の形成後、前記素子分離膜を所定深さほどエッチングして、前記一対のフィンの外側面の一部分を露出する段階をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特に、フィン型チャンネル領域を備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積がだんだん小さくなっていっても、高容量のデータ処理が必要となる。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を速くし、集積度を高めるための方法が研究されている。例えば、Ｆｉｎ−ＦＥＴを利用して集積度を高めた半導体素子は、チャンネル面積を広めて動作速度を速め、同時にフィンの幅を縮小して集積度を高めることができる。さらに、シリコン・オン・絶縁体（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板を利用したＦｉｎ−ＦＥＴは、短チャンネル効果をさらに改善させうると期待されている。
【０００３】
例えば、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄらによる特許文献１は、Ｆｉｎ−ＦＥＴ及びフィンメモリセルについて開示している。他の例として、Ｂｉｎ  Ｙｕらによる特許文献２は、ＳＯＩ基板を利用したＦｉｎ−ＦＥＴについて開示している。
【０００４】
しかし、ＳＯＩ基板は、高価であるという短所があって、バルク半導体基板を利用してＳＯＩ基板と類似した特性を有するＦｉｎ−ＦＥＴまたはフィンメモリセルを形成しようとする試みが行なわれている。しかし、この場合にも、半導体素子の集積度がさらに高くなるにつれて、フィン間の間隔が一層近くなり、その結果、近接したフィン間で読み取り動作の障害が発生する可能性がある。さらに、ＳＯＩ基板を利用する場合にも、絶縁体の誘電特性程度によって短チャンネル効果、例えばＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）が問題となりうる。
【特許文献１】米国特許第６，６６４，５８２号明細書
【特許文献２】米国特許第６，８７６，０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、前記問題点を克服するためのものであって、読み取り動作の障害を減らし、短チャンネル効果を改善させうる不揮発性メモリ素子を提供するところにある。
【０００６】
本発明が解決しようとする他の技術的課題は、読み取り動作の障害を減らし、短チャンネル効果を改善させうる不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一形態によれば、半導体基板、ブリッジ絶縁膜、制御ゲート電極、ゲート絶縁膜、及びストレージノード膜を備える不揮発性メモリ素子が提供される。前記半導体基板は、胴体及び前記胴体からそれぞれ突出した一対のフィンを備える。前記ブリッジ絶縁膜は、前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結する。前記制御ゲート電極は、前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁される。前記ゲート絶縁膜は、前記制御ゲート電極と前記一対のフィンとの間にそれぞれ介在される。前記ストレージノード膜は、前記ゲート絶縁膜と前記制御ゲート電極との間にそれぞれ介在される。
【０００８】
本発明の一側面によれば、前記ブリッジ絶縁膜は、前記一対のフィンの上端を横切って伸張し、前記ボイドは、前記ブリッジ絶縁膜と前記一対のフィンとの間に限定されうる。さらに、前記ブリッジ絶縁膜は、前記一対のフィンの間の上端部分を覆って形成されてもよい。
【０００９】
本発明の他の側面によれば、前記不揮発性メモリ素子は、前記ボイドの反対側の前記一対のフィンの外側面の下端部分を覆い、前記制御ゲート電極と前記胴体との間に介在された素子分離膜をさらに備えてもよい。
【００１０】
前記技術的課題を達成するための本発明の他の形態による不揮発性メモリ素子は、胴体及び前記胴体からそれぞれ突出した一対のフィンを備える半導体基板を備える。ブリッジ絶縁膜は、前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を非電気的に連結する。複数の制御ゲート電極は、前記ボイドの反対側の前記一対のフィンの外側面の少なくとも一部表面を覆い、前記ブリッジ絶縁膜上を横切って伸張し、前記半導体基板と絶縁され、互いに離隔される。一対のゲート絶縁膜は、前記複数の制御ゲート電極のそれぞれと前記一対のフィンとの間にそれぞれ介在される。一対のストレージノード膜は、前記複数の制御ゲート電極のそれぞれと前記一対のゲート絶縁膜との間にそれぞれ介在される。
【００１１】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板をエッチングして、胴体及び前記胴体からそれぞれ突出した一対のフィンを限定する。前記一対のフィンの間にボイドを限定するように、前記一対のフィンの上端部分を連結するブリッジ絶縁膜を形成する。前記ボイドの反対側の前記一対のフィンの外側面の一部分を覆う一対のゲート絶縁膜を形成する。前記ゲート絶縁膜を覆うストレージノード膜を形成する。そして、前記ストレージノード膜を覆い、前記ブリッジ絶縁膜上を横切って伸張する制御ゲート電極を形成する。
【発明の効果】
【００１２】
本発明による不揮発性メモリ素子は、ＳＯＶ−類似構造（ＳＯＶ：Ｓｉｌｉｃｏｎ−Ｏｎ−Ｖｏｉｄ）を有し、改善された短チャンネル効果を有する。例えば、オフ電流及び接合漏れ電流が減少し、オン電流が増加し、ＤＩＢＬ値が低くなりうる。それにもかかわらず、胴体に電圧を印加することによって、フィンにボディーバイアスを印加できるという長所は維持される。
【００１３】
また、本発明による不揮発性メモリ素子は、従来のＳＯＩ構造より読み取り動作の障害を減らすことができて、高い読み取り信頼性を有することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、異なる多様な形態に具現される。本実施の形態は、単に、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上そのサイズが誇張されている。
【００１５】
図１は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図２は、図１の不揮発性メモリ素子のＩ−Ｉ’で切り取った断面図であり、図３は、図１の不揮発性メモリ素子のＩＩ−ＩＩ’で切り取った断面図である。本発明の一実施形態による不揮発性メモリ素子は、単位セル構造を例示して示す。例えば、このような単位セル構造は、フラッシュメモリまたはＳＯＮＯＳメモリに利用されうる。さらに、このような単位セル構造は、ＮＡＮＤセルアレイ構造またはＮＯＲセルアレイ構造を形成できる。
【００１６】
図１ないし図３を参照すれば、不揮発性メモリ素子は、半導体基板１１０、ブリッジ絶縁膜１１５、ゲート絶縁膜１２５ａ、１２５ｂ、ストレージノード膜１３０ａ、１３０ｂ、及び制御ゲート電極１４０を備える。さらに、選択的に、不揮発性メモリ素子は、素子絶縁膜１２０をさらに備えてもよい。以下で不揮発性メモリ素子の構造をさらに具体的に説明する。
【００１７】
半導体基板１１０は、胴体１０２と胴体１０２から突出した一対のフィン１０５ａ、１０５ｂとを備える。さらに具体的には、フィン１０５ａ、１０５ｂは、Ｘ１方向に沿って互いに対向して離隔され、Ｘ２方向に沿って伸張されうる。但し、図１に示すように、３つの直交する軸の方向を、それぞれ、Ｘ１方向、Ｘ２方向、Ｘ３方向とする（図４及び６についても同様）。例えば、半導体基板１１０は、バルク半導体ウェーハ、例えばバルクシリコンウェーハ、バルクシリコン−ゲルマニウムウェーハをエッチングして形成されうる。すなわち、フィン１０５ａ、１０５ｂは、胴体１０２と同じ物質で形成されうる。
【００１８】
ブリッジ絶縁膜１１５は、フィン１０５ａ、１０５ｂの間にボイド１１７を限定するように、フィン１０５ａ、１０５ｂの上端部分を非電気的に連結する。さらに具体的には、ブリッジ絶縁膜１１５は、フィン１０５ａ、１０５ｂの上端を横切って伸張する。これにより、ボイド１１７は、フィン１０５ａ、１０５ｂとブリッジ絶縁膜１１５との間に限定されうる。本発明の実施形態において、ボイド１１７は、空気で満たされている空き空間のことをいう。例えば、ブリッジ絶縁膜１１５は、シリコン酸化膜またはシリコン窒化膜を備えうる。
【００１９】
制御ゲート電極１４０は、ボイド１１７の反対側のフィン１０５ａ、１０５ｂの外側面の少なくとも一部表面を覆い、ブリッジ絶縁膜１１５上を横切って伸張する。制御ゲート電極１４０は、半導体基板１１０と絶縁される。例えば、制御ゲート電極１４０は、素子分離膜１２０によって露出されたフィン１０５ａ、１０５ｂの上端部分を覆うように形成されうる。素子分離膜１２０は、シリコン酸化膜またはシリコン窒化膜を備えることができる。
【００２０】
制御ゲート電極１４０は、ゲート絶縁膜１２５ａ、１２５ｂまたはストレージノード膜１３０ａ、１３０ｂによってフィン１０５ａ、１０５ｂと電気的に絶縁され、素子分離膜１２０によって胴体１０２と電気的に絶縁されうる。例えば、制御ゲート電極１４０は、ポリシリコン、金属、金属シリサイドまたはこれらの複合膜を備えうる。
【００２１】
ゲート絶縁膜１２５ａ、１２５ｂは、制御ゲート電極１４０とフィン１０５ａ、１０５ｂとの間にそれぞれ介在されうる。例えば、ゲート絶縁膜１２５ａ、１２５ｂは、ボイド１１７の反対側のフィン１０５ａ、１０５ｂの外側面の上端部分上にそれぞれ形成されうる。ゲート絶縁膜１２５ａ、１２５ｂは、電荷のトンネルリング通路となるという点で、トンネルリング絶縁膜と呼ばれることもある。例えば、ゲート絶縁膜１２５ａ、１２５ｂは、シリコン酸化膜、シリコン窒化膜または高誘電率膜から形成されるか、またはそれらの複合膜から形成されうる。
【００２２】
ストレージノード膜１３０ａ、１３０ｂは、ゲート絶縁膜１２５ａ、１２５ｂと制御ゲート電極１４０との間にそれぞれ介在される。例えば、ストレージノード膜１３０ａ、１３０ｂは、フィン１０５ａ、１０５ｂの外側面の上端部分の側壁に形成されうる。ストレージノード膜１３０ａ、１３０ｂは、電荷の保存層として用いられる。
【００２３】
例えば、ストレージノード膜１３０ａ、１３０ｂは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属のドット、シリコンまたは金属のナノクリスタルまたはシリコン窒化膜を備えうる。ポリシリコンまたはシリコンゲルマニウムから形成されたストレージノード膜１３０ａ、１３０ｂは、フローティングゲートとして利用されうる。シリコンまたは金属のドット、シリコンまたは金属のナノクリスタルまたはシリコン窒化膜から形成されたストレージノード膜１３０ａ、１３０ｂは、局部的な電荷トラップ層として利用されうる。局部的な電荷トラップ層として利用されるストレージノード膜１３０ａ、１３０ｂは、ブリッジ絶縁膜１１５上で互いに連結されうる。
【００２４】
ソース領域１４５及びドレイン領域１５０は、フィン１０５ａ、１０５ｂそれぞれの制御ゲート電極１４０の両側部分に形成されうる。ソース領域１４５及びドレイン領域１５０は、形式上の区分に過ぎず、入れ替わって呼ばれてもよい。ソース領域１４５及びドレイン領域１５０は、胴体１０２または残りのフィン１０５ａ、１０５ｂ領域にダイオード接合される。例えば、ソース領域１４５及びドレイン領域１５０がｎ型不純物でドーピングされている場合、残りのフィン１０５ａ、１０５ｂ部分または胴体１０２は、ｐ型不純物でドーピングされうる。
【００２５】
不揮発性メモリ素子は、制御ゲート電極１４０とストレージノード膜１３０ａ、１３０ｂとの間にブロッキング絶縁膜（図示せず）をさらに備えることができる。特に、ストレージノード膜１３０ａ、１３０ｂがポリシリコンまたはシリコンゲルマニウムのような導電性物質から形成された場合には、ブロッキング絶縁膜が必要である。例えば、ブロッキング絶縁膜は、シリコン酸化膜またはシリコン窒化膜を備えうる。
【００２６】
以下では、本発明の実施形態による不揮発性メモリ素子の動作特性を説明する。
【００２７】
前述の不揮発性メモリ素子において、ソース領域１４５及びドレイン領域１５０の周辺のフィン１０５ａ、１０５ｂ部分に形成される空乏領域（ｄｅｐｌｅｔｉｏｎ  ｒｅｇｉｏｎ）は制限されうる。特に、フィン１０５ａ、１０５ｂの幅が薄いほど、空乏領域はさらに制限される。さらに具体的には、空乏領域は、フィン１０５ａ、１０５ｂの幅方向、すなわち、Ｘ１方向にはボイド１１７の存在によってさらに制限されるが、ただし、Ｘ３方向に沿ってのみ形成されうる。しかし、フィン１０５ａ、１０５ｂの幅が狭くなれば、Ｘ３方向に沿って形成された空乏領域の影響は、相当に縮少される。ここで、ボイド１１７は、どの絶縁膜よりも低い誘電定数を有するということに留意しなければならない。
【００２８】
すなわち、ソース領域１４５とドレイン領域１５０との間のフィン１０５ａ、１０５ｂ部分（チャンネル領域と呼ばれることもある）の電位及び空乏は、ボイド１１７によって大きく影響を受ける。このようなフィン１０５ａ、１０５ｂ及びボイド１１７の配置構造は、従来のＳＯＩ構造と比較して、むしろ、シリコン・オン・ボイド（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｖｏｉｄ：ＳＯＶ）構造と類似した構造と呼ばれうる。
【００２９】
ただし、本発明の実施形態による構造は、従来の平面形トランジスタ構造で採用されたＳＯＶ構造とは差別化され、その意味でＳＯＶ類似（ＳＯＶ−ｌｉｋｅ）構造と呼ばれうる。すなわち、従来のＳＯＶ構造は、垂直方向、すなわち、Ｘ３方向に配列されるが、本発明の実施形態によるＳＯＶ類似構造は、水平方向、すなわち、Ｘ１方向に配列される。また、本発明の実施形態によるＳＯＶ類似構造において、フィン１０５ａ、１０５ｂは、従来のＳＯＶ構造とは違って、胴体１０２から完全にフローティングされない。
【００３０】
このようなＳＯＶ構造またはＳＯＶ類似構造は、空乏領域の拡張によって発生しうる短チャンネル効果の改善に寄与できる。例えば、オフ電流及び接合漏れ電流が減少し、ＤＩＢＬ効果が改善されうる。それにもかかわらず、胴体１０２に電圧を印加することによって、フィン１０５ａ、１０５ｂにボディーバイアスを印加できる長所は維持される。
【００３１】
図５は、ＳＯＩ構造及びＳＯＶ構造の電気的な特性を比較して示す図である。図５において、ＳＯＶ構造は、平面形トランジスタ構造で採用された実験結果であって、間接的に本発明の実施形態によるＳＯＶ類似構造の長所を示す。図５の結果は、論文、Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．２０（２００５），１１５−１１９頁をさらに参照できる。
【００３２】
図５を参照すれば、ＳＯＩ構造に比べて、ＳＯＶ構造が低いオフ電流値及び高いオン電流値を有するということが分かる。また、挿入グラフから分かるように、ＳＯＶ構造は、ＳＯＩ構造に比べて低いＤＩＢＬ値を有するということが分かる。このような改善された効果は、ボイドが、絶縁体に比べて低い誘電率を有するためであると解釈できる。したがって、このような結果から、ＳＯＶ類似構造を有する本発明の実施形態による不揮発性メモリ素子は、改善された短チャンネル効果、すなわち低いオフ電流、高いオン電流及び低いＤＩＢＬ値を有すると期待される。
【００３３】
本発明の実施形態による不揮発性メモリ素子において、フィン１０５ａ、１０５ｂは、ビットラインの一部として利用され、制御ゲート電極１４０は、ワードラインの一部として利用され、ストレージノード１３０ａ、１３０ｂは、電荷保存層として利用されうる。フィン１０５ａ、１０５ｂが近接して配置された場合、ストレージノード膜１３０ａ、１３０ｂに保存された電荷は、読み取り障害を起こしうる。例えば、左側のストレージノード膜１３０ａに保存された電荷は、右側のフィン１２５ｂの電位を変化させることによって、右側のストレージノード膜１３０ｂの状態を読むに当たって障害を与えうる。その反対の場合も同様である。
【００３４】
しかし、ボイド１１７、すなわち、空気はどの絶縁体より低い誘電率を有するため、このような読み取り障害問題が緩和されうる。すなわち、ＳＯＶ構造またはＳＯＶ類似構造は、従来のＳＯＩ構造より読み取り動作の信頼性を高めることができる。
【００３５】
図４は、本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。図４の不揮発性メモリ素子は、前述の図１に示す不揮発性メモリ素子の構造を少し変形したものである。したがって、図４の不揮発性メモリ素子は、前述の図１ないし図３に示す不揮発性メモリ素子の説明を参照でき、重複される部分についての説明は省略する。両実施形態において、同じ参照符号は同じ構成要素を示す。
【００３６】
図４を参照すれば、ブリッジ絶縁膜１１５’は、フィン１０５ａ、１０５ｂの上端部分の間を覆うように形成される。これにより、ボイド１１７’は、ブリッジ絶縁膜１１５’の下及びフィン１０５ａ、１０５ｂの間に限定されうる。例えば、非常に狭い間隔を有するフィン１０５ａ、１０５ｂの間に段差被覆性（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）の悪い物質膜蒸着法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）を利用して、フィン１０５ａ、１０５ｂの上端部分のみを連結するブリッジ絶縁膜１１５’が形成されうる。
【００３７】
フィン１０５ａ、１０５ｂの上面がブリッジ絶縁膜１１５’から露出されることによって、ゲート絶縁膜１２５ａ’、１２５ｂ’は、ボイド１１７’の反対側、すなわち、フィン１０５ａ、１０５ｂの外側面の上方部分だけでなく、フィン１０５ａ、１０５ｂの上端部分まで伸張して形成されうる。
【００３８】
本発明の他の実施形態による不揮発性メモリ素子は、前述の一実施形態による不揮発性メモリ素子の特徴を共有できる。
【００３９】
図６は、本発明のさらに他の実施形態による不揮発性メモリ素子を示す斜視図である。図６の不揮発性メモリ素子は、複数個の図１の不揮発性メモリ素子をＮＡＮＤ構造で連結したものである。したがって、両実施形態において、重複される部分についての説明は省略し、同じ参照符号は、同じ構成要素を示す。
【００４０】
図６を参照すれば、複数の制御ゲート電極１４０は、ボイド１１７の反対側、すなわち、フィン１０５ａ、１０５ｂの外側面の上端部分上を覆い、ブリッジ絶縁膜１１５上を横切ってそれぞれ伸張し、互いに離隔される。ゲート絶縁膜１２５ａ、１２５ｂは、制御ゲート電極１４０のそれぞれとフィン１０５ａ、１０５ｂとの間にそれぞれ介在される。ストレージノード膜１３０ａ、１３０ｂは、制御ゲート電極１４０のそれぞれとゲート絶縁膜１２５ａ、１２５ｂとの間にそれぞれ介在される。
【００４１】
このようなＮＡＮＤ構造において、ソース領域（図３の１４５参照）及びドレイン領域（図３の１５０参照）は、フィン１０５ａ、１０５ｂのそれぞれの制御ゲート電極１４０間の部分に交互に形成されうる。ソース領域（図３の１４５参照）及びドレイン領域（図３の１５０参照）は、入れ替わって呼ばれることもある。
【００４２】
図６において、制御ゲート電極１４０の数は、例示的なものであり、本発明の範囲は、このような数に制限されない。さらに、図６には、一対のフィン１０５ａ、１０５ｂが示されているが、複数対のフィン（図示せず）が列状にさらに配置されてもよい。この場合、異なる対のフィンの同じ行に配置された制御ゲート電極は、互いに連結される。
【００４３】
図６には、図１の不揮発性メモリ素子がＮＡＮＤ構造で配置されているが、その代わりに、図４の不揮発性メモリ素子がＮＡＮＤ構造で配置されてもよいということは明らかである。
【００４４】
図７ないし図１３には、本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法が提供される。
【００４５】
図７を参照すれば、半導体基板１１０内に少なくとも一対の第１トレンチ１５３を形成する。例えば、半導体基板１１０上にハードマスク膜１５１を形成する。次いで、ハードマスク膜１５１をエッチングマスクとして半導体基板１１０の露出された部分をエッチングして、第１トレンチ１５３を形成できる。例えば、ハードマスク膜１５１は、窒化膜及び／または酸化膜を備えうる。
【００４６】
図８を参照すれば、少なくとも第１トレンチ１５３を埋め込む素子分離膜１２０ａを形成する。例えば、第１トレンチ１５３を十分に埋め込むように、素子分離膜１２０ａを形成し、ハードマスク膜１５１が露出されるまで素子分離膜１２０ａを平坦化する。これにより、素子分離膜１２０ａは、第１トレンチ１５３を埋め込み、半導体基板１１０上に突出する。
【００４７】
図９を参照すれば、ハードマスク膜１５１を除去し、半導体基板１１０上に突出した素子分離膜１２０ａの側壁にスペーサ絶縁膜１５５を形成する。スペーサ絶縁膜１５５は、その間に半導体基板１１０の一部分を露出するように、その幅を制御する。例えば、スペーサ絶縁膜１５５は、所定の絶縁膜を蒸着した後、これを異方性エッチングすることによって形成できる。例えば、スペーサ絶縁膜１５５は、窒化膜を備えてもよく、さらに窒化膜の下部に酸化膜をさらに備えてもよい。
【００４８】
図１０を参照すれば、スペーサ絶縁膜１５５をエッチングマスクとして、スペーサ絶縁膜１５５から露出された半導体基板１１０をエッチングして、第２トレンチ１６０を形成する。これにより、半導体基板１１０の胴体１０２上に突出した一対のフィン１０５ａ、１０５ｂが限定される。第１及び第２トレンチ１５３、１６０は、同じ深さまたは異なる深さを有しうる。
【００４９】
図１１を参照すれば、スペーサ絶縁膜１５５を連結する非導電性キャッピング膜１５７を形成して、フィン１０５ａ、１０５ｂの間にボイド１１７ａを限定する。段差被覆性が悪い蒸着技術を用いてキャッピング膜１５７を形成することによって、キャッピング膜１５７は、フィン１０５ａ、１０５ｂの間を満たさず、スペーサ絶縁膜１５５を連結するように形成できる。
【００５０】
例えば、キャッピング膜１５７は、シリコン窒化膜を含み、プラズマ強化化学気相蒸着（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）法を利用して形成しうる。この場合、キャッピング膜１５７は、スペーサ絶縁膜１５５上で厚く成長し、フィン１０５ａ、１０５ｂの底及び側壁上には、成長しないか、または薄く成長しうる。したがって、キャッピング膜１５７は、フィン１０５ａ、１０５ｂの間を埋め込む前にスペーサ絶縁膜１５５を連結できる。この場合、キャッピング膜１５７は、第２トレンチ１６０の縦横比に応じてフィン１０５ａ、１０５ｂの上端部分まで連結できる。
【００５１】
キャッピング膜１５７が、フィン１０５ａ、１０５ｂの底及び側壁にも薄く成長した場合、ボイド１１７ａは、キャッピング膜１５７の内部に限定される。しかし、第２トレンチ１６０の縦横比が大きい場合に、キャッピング膜１５７は、フィン１０５ａ、１０５ｂの側壁にはほとんど成長しないこともある。この場合、ボイド１１７ａは、フィン１０５ａ、１０５ｂとキャッピング膜１５７との間またはフィン１０５ａ、１０５ｂ、スペーサ絶縁膜１５５とキャッピング膜１５７との間に限定されうる。
【００５２】
図１２を参照すれば、選択的にキャッピング膜１５７を平坦化して、ブリッジ絶縁膜１１５ａを限定する。例えば、平坦化は、エッチバックまたは化学機械的研磨（ＣＭＰ）法を利用して行える。ブリッジ絶縁膜１１５ａは、スペーサ絶縁膜１５５及びキャッピング膜１５７を備える。したがって、ボイド１１７ａは、ブリッジ絶縁膜１１５ａとフィン１０５ａ、１０５ｂとの間に限定される。
【００５３】
図１３を参照すれば、フィン１０５ａ、１０５ｂの一部分、例えば上端部分を露出するように素子分離膜１２０を形成する。例えば、半導体基板１１０上に突出した素子分離膜１２０ａを所定深さほどエッチングすることによって、素子分離膜１２０を形成できる。
【００５４】
次いで、ボイド１１７ａの反対側のフィン１０５ａ、１０５ｂの一部分上にゲート絶縁膜１２５ａ、１２５ｂを形成する。例えば、ゲート絶縁膜１２５ａ、１２５ｂは、熱酸化法または化学気相蒸着法を利用して素子分離膜１２０から露出されたフィン１０５ａ、１０５ｂの上端部分上に形成されうる。化学気相蒸着法を利用した場合、ゲート絶縁膜１２５ａ、１２５ｂは、ブリッジ絶縁膜１１５ａ上で互いに連結されるように形成されうる。
【００５５】
次いで、ゲート絶縁膜１２５ａ、１２５ｂを覆うように、ストレージノード膜１３０ａ、１３０ｂを形成する。例えば、ストレージノード膜１３０ａ、１３０ｂは、ゲート絶縁膜１２５ａ、１２５ｂを覆い、互いに離隔されるようにスペーサ形態で形成される。他の例として、ストレージノード膜１３０ａ、１３０ｂは、ゲート絶縁膜１２５ａ、１２５ｂを覆い、ブリッジ絶縁膜１１５ａ上で互いに連結されるように形成される。
【００５６】
次いで、ストレージノード膜１３０ａ、１３０ｂを覆い、ブリッジ絶縁膜１１５ａ上を横切って伸張する制御ゲート電極１４０を形成する。選択的に、制御ゲート電極１４０を形成する前に、ストレージノード膜１３０ａ、１３０ｂを覆うように、ブロッキング絶縁膜（図示せず）をさらに形成してもよい。制御ゲート電極１４０及び半導体基板１１０の胴体１０２は、素子分離膜１２０によって絶縁されうる。
【００５７】
したがって、この実施形態によれば、ＳＯＶ構造の不揮発性メモリ素子を、一般的な製造段階を利用して経済的に製造することができる。
【００５８】
この実施形態の不揮発性メモリ素子において、ブリッジ絶縁膜１１５ａは、図１ないし図３の不揮発性メモリ素子のブリッジ絶縁膜１１５に対応しうる。したがって、この実施形態の不揮発性メモリ素子の動作特性は、図１ないし図３の説明を参照できる。
【００５９】
さらに、この実施形態の不揮発性メモリ素子の製造方法は、図６のＮＡＮＤ構造に容易に適用できるということは明らかである。
【００６０】
この実施形態の変形された例において、フィン１０５ａ、１０５ｂは、図９及び図１０のスペーサ絶縁膜１５５を利用せずとも形成できる。例えば、図７及び図８において、第１及び第２トレンチ１５３、１６０を一般的なフォトリソグラフィ及びエッチング技術を利用して一度にまたは順次に形成することによって、胴体１０２上に突出したフィン１０５ａ、１０５ｂを限定することが可能である。この場合、図１１ないし図１３において、ブリッジ絶縁膜１１５ａは、スペーサ絶縁膜１５５なしにキャッピング膜１５７だけでボイド１１７ａを限定できる。この場合、ブリッジ絶縁膜１１５ａは、図４の構造に対応しうる。
【００６１】
本発明の特定の実施の形態に関する以上の説明は、例示及び説明を目的として提供された。前記実施の形態に限定されず、本発明の技術的思想内で当業者によって前記実施の形態を組合わせて実施するなど様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６２】
本発明は、メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図２】図１の不揮発性メモリ素子のＩ−Ｉ’で切り取った断面図である。
【図３】図１の不揮発性メモリ素子のＩＩ−ＩＩ’で切り取った断面図である。
【図４】本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図５】ＳＯＩ構造及びＳＯＶ構造の電気的な特性を示すグラフである。
【図６】本発明のさらに他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図７】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【図８】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【図９】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【図１０】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【図１１】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【図１２】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【図１３】本発明のさらに他の実施形態による不揮発性メモリ素子及びその製造方法を示す斜視図である。
【符号の説明】
【００６４】
１０２  胴体
１０５ａ、１０５ｂ  フィン
１１０  半導体基板
１１５、１１５’、１１５ａ  ブリッジ絶縁膜
１１７、１１７’、１１７ａ  ボイド
１２０  素子絶縁膜
１２０ａ  素子分離膜
１２５ａ、１２５ｂ、１２５ａ’、１２５ｂ’  ゲート絶縁膜
１３０ａ、１３０ｂ  ストレージノード膜
１４０  制御ゲート電極
１４５  ソース領域
１５０  ドレイン領域
１５１  ハードマスク膜
１５３、１６０  第１および第２トレンチ
１５５  スペーサ絶縁膜
１５７  キャッピング膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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