(57)【要約】【課題】１ポートＳＲＡＭや、読出しおよび書込みの動作が同時に行なわれる２ポートＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、スタティックノイズマージンの改善と書き込みレベルの改善とを同時に実現できるようにする。【解決手段】マトリクス状に配置されたワード線およびビット線と、前記ワード線とビット線との交差点に配置された複数のメモリセル１１０とを有する半導体記憶装置において、同一のビット線上に配置されたメモリセル１１０に供給されるローデータ保持電源の電位を制御するビット線プリチャージ回路１２０を設ける。そして、書き込み動作時に、ビット線プリチャージ回路１２０によって、選択されたビット線に対応したメモリセルのローデータ保持電源の電位を、非選択のビット線に対応したメモリセルのローデータ保持電源よりも高い電位に制御する。【選択図】図１
2007193928.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルと、
同一の前記ビット線上に配置されたメモリセルに供給されるローデータ保持電源の電位を制御するローデータ保持電源制御回路とを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記ローデータ保持電源制御回路は、書き込み動作時に、選択されたビット線に対応したメモリセルのローデータ保持電源の電位を、非選択のビット線に対応したメモリセルのローデータ保持電源よりも高い電位に制御するように構成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記ハイデータ保持用トランジスタに供給される電位は、読み出しおよび書き込み動作時には、選択されたワード線の電位よりも高い電位であることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置であって、
前記プリチャージ回路は、前記ビット線を電源電位にプリチャージした場合よりも、前記ビット線から前記メモリセルに流れ込む電流が少なくなるように、前記ビット線をプリチャージするプリチャージ回路をさらに備えていることを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置であって、
前記ビット線のプリチャージ電位と選択されたワード線の電位との差は、前記メモリセルを構成するトランジスタの閾値電圧以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置であって、
前記メモリセルは、さらに、第１のリード用トランジスタと第２のリード用トランジスタとを備え、
前記ビット線には、読み出し用ビット線と書き込み用ビット線とが有り、
前記ワード線には、読み出し用ワード線と書き込み用ワード線とが有り、
前記第１のリード用トランジスタは、ゲート端子が前記メモリセルのデータ記憶ノードの１つに接続されるとともに、ソース端子に前記メモリセルのローデータ保持電源またはハイデータ保持電源の電位が供給され、
前記第２のリード用トランジスタは、ゲート端子が読み出し用ワード線と接続され、ソース端子が読み出し用ビット線と接続され、ドレイン端子が前記第１のリード用トランジスタのドレイン端子と接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子は、互いに異なるローデータ保持電源に接続されていることを特徴とする半導体記憶装置。
【請求項７】
請求項５の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子と、前記第１のリード用トランジスタのソース端子とは、互いに異なるローデータ保持電源に接続されていることを特徴とする半導体記憶装置。
【請求項８】
請求項６、および請求項７のうちの何れか１項の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子に接続されたそれぞれのローデータ保持電源は、入力データに応じて、互いに異なる電位に制御されることを特徴とする半導体記憶装置。
【請求項９】
請求項５の半導体記憶装置であって、
前記第２のリード用トランジスタのゲート端子に接続された読み出し用ワード線の電位は、選択時には、書き込み用ワード線の電位よりも高い電位であることを特徴とする半導体記憶装置。
【請求項１０】
請求項５の半導体記憶装置であって、
前記メモリセルは、さらにアクセス用トランジスタを備えるとともに、１本の書き込み用ビット線に接続されたものであり、
前記アクセス用トランジスタは、ソース端子が前記データ記憶ノードに接続され、ゲート端子が書き込み用ワード線に接続され、ドレイン端子が書き込み用ビット線に接続されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０の半導体記憶装置であって、
前記第１のリード用トランジスタのゲート端子は、前記メモリセルのデータ記憶ノードのうち、前記アクセス用トランジスタのソース端子に接続されたデータ記憶ノードとは異なるデータ記憶ノードに接続されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路におけるそれぞれのローデータ保持用トランジスタのソース端子は、互いに異なるローデータ保持電源に接続されたものであり、
前記アクセス用トランジスタに接続されたデータ記憶ノードと対応するインバータ回路におけるローデータ保持用トランジスタのソース端子の電位は、書き込み動作時には、書き込み用ビット線からの書込みデータがハイレベルの場合に、他方のインバータ回路におけるローデータ保持用トランジスタのソース端子の電位よりも高い電位に制御されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項５の半導体記憶装置であって、さらに、
ソース端子が前記データ記憶ノードに接続され、ゲート端子が書き込み用ワード線に接続され、ドレイン端子が書き込み用ビット線に接続されたアクセス用トランジスタと、
前記アクセス用トランジスタを書込みポートとして制御し、前記第２のリード用トランジスタを読み出しポートとして制御して、複数のメモリセルに、同時にそれぞれ読み出し動作または書き込み動作を行う制御回路と、
を備えていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１０の半導体記憶装置であって、
前記第１のリード用トランジスタと第２のリード用トランジスタとを構成する拡散層は直線状に形成され、前記インバータ回路を構成するトランジスタの拡散層に対して平行に配置されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項５の半導体記憶装置であって、
前記第１および第２のリード用トランジスタの閾値は、前記メモリセルに用いられるトランジスタ以外のロジック回路のトランジスタと同じであることを特徴とする半導体記憶装置。
【請求項１６】
請求項５の半導体記憶装置であって、
前記読み出し用ビット線に接続されるとともに、ソース電位が前記メモリセルを構成する他のロジック回路の電源、および接地電位よりも高い電位が供給されたアンプをさらに備えていることを特徴とする半導体記憶装置。
【請求項１７】
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記ワード線の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも高いことを特徴とする半導体記憶装置。
【請求項１８】
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記２つのインバータ回路に供給されるハイデータ保持電源の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも低いことを特徴とする半導体記憶装置。
【請求項１９】
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
書込み動作時に前記２つのインバータ回路に供給されるローデータ保持電源の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも高いことを特徴とする半導体記憶装置。
【請求項２０】
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルと、
同一の前記ビット線上に配置されたメモリセルに供給されるローデータ保持電源の電位を制御するローデータ保持電源制御回路とを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
選択されたビット線に対応した前記メモリセルのローデータ保持電源の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも高い電位が供給されることを特徴とする半導体記憶装置。
【請求項２１】
請求項２０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタと、ハイデータ保持用トランジスタとを備えたものであり、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子は、互いに異なるローデータ保持電源に接続され、
書込み動作時に、前記互いに異なるローデータ保持電源に供給される電位は、前記所定の温度よりも低温のときの方が、高温のときよりも高い電位が供給されることを特徴とする半導体記憶装置。
【請求項２２】
請求項１の半導体記憶装置であって、
前記選択されたビット線に対応したメモリセルのローデータ保持電源の電位は、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときの方が、低電圧で動作しているときよりも低いことを特徴とする半導体記憶装置。
【請求項２３】
請求項２２の半導体記憶装置であって、
前記所定の電圧よりも高電圧で動作しているときは、前記選択されたビット線に対応したメモリセルのローデータ保持電源の電位は、前記非選択のビット線に対応したメモリセルのローデータ保持電源の電位と同一であることを特徴とする半導体記憶装置。
【請求項２４】
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記２つのインバータ回路に供給されるハイデータ保持電源の電位は、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときの方が、低電圧で動作しているときよりも低いことを特徴とする半導体記憶装置。
【請求項２５】
請求項２４の半導体記憶装置であって、
前記所定の電圧よりも高電圧で動作しているときは、ハイデータ保持電源の電位は、前記ワード線の電位と同一であることを特徴とする半導体記憶装置。
【請求項２６】
請求項９の半導体記憶装置であって、
前記読み出し用ワード線に供給される電位は、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときの方が、低電圧で動作しているときよりも低いことを特徴とする半導体記憶装置。
【請求項２７】
請求項２６の半導体記憶装置であって、
前記読み出し用ワード線に供給される電位は、前記メモリセル以外のロジック回路の電源電位と同じであることを特徴とする半導体記憶装置。
【請求項２８】
請求項５の半導体記憶装置であって、
前記第１および第２のリード用トランジスタの閾値は、前記メモリセルを構成する他のトランジスタの閾値よりも低いことを特徴とする半導体記憶装置。
【請求項２９】
請求項５の半導体記憶装置であって、
前記第２のリード用トランジスタのゲート端子に接続された読み出し用ワード線の電位は、選択時には、前記メモリセルのハイデータ保持電源と同じ電位であることを特徴とする半導体記憶装置。
【請求項３０】
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記メモリセルは、ライト用アクセストランジスタを備え、
前記ライト用アクセストランジスタの電流駆動能力は、前記２つのインバータ回路を構成するローデータ保持用トランジスタの電流駆動能力よりも大きいことを特徴とする半導体記憶装置。
【請求項３１】
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記メモリセルは、ライト用アクセストランジスタを備え、
前記ライト用アクセストランジスタの閾値は、前記２つのインバータ回路を構成するローデータ保持用トランジスタの閾値よりも低いことを特徴とする半導体記憶装置。
【請求項３２】
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記第１および第２のリード用トランジスタの閾値と、前記２つのインバータ回路を構成するローデータ保持用トランジスタのうち、前記第１および第２のリード用トランジスタにレイアウト上隣接した方のローデータ保持用トランジスタの閾値は、他方のローデータ保持用トランジスタの閾値よりも低いことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ型メモリセルを備えた半導体記憶装置に関するものであり、特にメモリセルのローデータ保持電源、ハイデータ保持電源、およびビット線プリチャージ電源の制御技術に関するものである。
【背景技術】
【０００２】
近年、プロセスの微細化に伴い、半導体集積回路の省面積化や電源電圧の低電圧化が急速に進んでいる。その弊害として、例えば、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルを備えた半導体記憶装置では、メモリセルを構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化によって、安定したメモリセルの特性を持たせることが非常に困難になってきている。そして、その結果として、スタティックノイズマージン（ＳＮＭ）や書き込み特性の劣化に起因する半導体記憶装置の歩留まり低下が問題になっている。
【０００３】
図１５は、ＣＭＯＳトランジスタで構成された一般的なフリップフロップ型の１ポートＳＲＡＭメモリセルである。図１５において、ＱＮ１〜ＱＮ２はドライブトランジスタ、ＱＮ３〜ＱＮ４はアクセストランジスタ、ＱＰ１〜ＱＰ２はロードトランジスタ、ＷＬはワード線、ＢＬ、ＢＬＸはビット線、ＶＤＤは電源である。
【０００４】
ロードトランジスタＱＰ１とドライブトランジスタＱＮ１とでインバータが構成され、またロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでインバータが構成されている。そして、それぞれのインバータの入出力端子がクロスカップルに接続されることによって、フリップフロップが構成されている。ここで、各インバータの出力端子をデータ記憶ノードと呼ぶ。また、ロードトランジスタＱＰ１〜ＱＰ２のソースに供給される電源をハイデータ保持電源と呼ぶ。
【０００５】
また、アクセストランジスタＱＮ３とＱＮ４のゲート端子は、何れも同じワード線ＷＬに接続されている。また、アクセストランジスタＱＮ３のドレイン端子は、ビット線ＢＬに接続され、アクセストランジスタＱＮ４のドレイン端子は、ビット線ＢＬＸに接続されている。また、アクセストランジスタＱＮ３とＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。
【０００６】
図１５のＳＲＡＭメモリセルへのデータの書き込みは、ワード線ＷＬをＬｏｗレベル（Ｌレベル）からＨｉｇｈレベル（Ｈレベル）にした状態（活性状態）で、予めＨレベルにプリチャージされたビット線ＢＬ、ＢＬＸのうちの一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。
【０００７】
ＳＲＡＭのメモリセル特性には、一般に書き込みレベルと、スタティックノイズマージンがある。
【０００８】
書き込みレベルは、メモリセルへの書き込み電圧を示すものである。ＳＲＡＭメモリセルへのデータの書き込み動作は、メモリセルを構成するフリップフロップの状態を反転させることによって行われる（但し、書き込みデータと同一のデータが、予めメモリセルに記憶してある場合には、フリップフロップの状態は反転しない。）。このとき、メモリセルのフリップフロップの状態を反転することができるビット線の臨界電位を書き込みレベルという。
【０００９】
例えば、書き込みレベルが低いと、書き込み動作時に、ビット線ノイズ等による誤書き込みに対するマージン（スタティックノイズマージン）が大きくなるが、その反面、ビット線の電位が十分低いレベルにならないと、フリップフロップを反転させることができないので、書き込みにかかる時間が長くなってしまう。逆に、書き込みレベルが高いと、書き込みにかかる時間は速くなるが、誤書き込みに対するマージン（スタティックノイズマージン）が小さくなる。
【００１０】
一方、書き込みレベルが低いということは、読み出し動作時に、ビット線ノイズ等により、メモリセルを構成するフリップフロップの状態が反転しにくい、つまり、スタティックノイズマージンが大きくなることを意味している。また、書き込みレベルが高いということは、読み出し動作時に、メモリセルを構成するフリップフロップの状態が反転しやすい、つまり、スタティックノイズマージンが小さくなることを意味している。
【００１１】
以上のように、書き込みレベルと、スタティックノイズマージンは、一方の特性を満足しようとすると、他方の特性マージンが少なくなってしまうといった、相反する特性を持っているのである。
【００１２】
これに対しては、少なくとも一方だけの特性でも改善しようとする提案がなされている。例えば、書き込みレベルだけを解決するために、書き込み動作時にメモリセルのハイデータ保持電源の電圧を低く制御して、書き込みレベルを改善するように構成された半導体記憶装置が知られている（例えば特許文献１を参照）。
【００１３】
一方ＳＲＡＭは、一度のアクセスで、読出しおよび書込みの両方の動作を行うことができるいわゆる２ポートＳＲＡＭとして構成することができる。図１６は、一般的な２ポートＳＲＡＭの構成を示す図である。この２ポートＳＲＡＭは、図１５のＳＲＡＭ（１ポートＳＲＡＭ）と同様のフリップフロップを有し、さらに、フリップフロップのデータ記憶ノードに接続される一対のアクセストランジスタＱＮ１０〜ＱＮ１１と、アクセストランジスタＱＮ１０〜ＱＮ１１を制御するためのワード線ＷＬ２、および一対のビット線ＢＬ２、ＢＬ２Ｘとが追加されて構成されている（例えば非特許文献１を参照）。２ポートＳＲＡＭもフリップフロップ自体は、１ポートＳＲＡＭと同様の構成であるので、読出しおよび書込み動作に対して、上記１ポートＳＲＡＭと同様の特性を持っている。
【特許文献１】特開昭５５−６４６８６号公報
【非特許文献１】２００４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．５０８−５０９
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記のようにメモリセルのハイデータ保持電源電圧を制御する半導体記憶装置では、書き込みレベルは改善するものの、メモリセルのハイデータ保持電源電圧を書き込み時に低く制御すると、逆にスタティックノイズマージンは劣化する。
【００１５】
通常、スタティックノイズマージンを良くするためには、ワード線を活性化した際の電位を、メモリセルのハイデータ保持電源電位よりも低くする必要がある。
【００１６】
しかし、ワード線の電位を低くすると、逆に書き込みレベルの劣化が問題になるので、メモリセルのハイデータ保持電源電圧を書き込み時に下げて、書き込みレベルを改善したとしても、ワード線の電位を低くするとその効果が消えてしまう。
【００１７】
また、通常、半導体記憶装置は、選択カラム、非選択カラム、選択ワード線、非選択ワード線からなるマトリックス構造になっているため、選択カラムと選択ワード線のクロスポイントだけに選択的にワード線電位を高くしたり，低くしたりすることはできない。
【００１８】
したがって、書き込み動作を行うためにワード線を選択すると、同一ワード線上に存在する非選択カラムのメモリセルでは、スタティックノイズマージンを劣化させたくない（書き込まれてはならない）にもかかわらず、残念ながら劣化してしまう。
【００１９】
さらに、２ポートＳＲＡＭの場合、１ポートＳＲＡＭで生じる上記課題の他に、以下の課題が生じる。
【００２０】
通常、１ポートＳＲＡＭでは、一度のアクセスでは、一対のビット線に接続された一つの入出力回路から、選択された一つのメモリセルに対して、読出し、および書込みのいずれか一方の動作が行なわれる。これに対して、２ポートＳＲＡＭでは、２対のビット線に接続された異なる入出力回路から、同時に２つのメモリセルに、読出し、または、書込みの動作を行うことができる。すなわち、同時に２つのメモリセルにアクセスするために、選択ワード線、選択カラム線が最大２本ずつ存在する。これにより、同一選択ワード線上の異なる選択カラム線で選択された２つのメモリセルに対し、読出しおよび書込みの異なる動作が同時に生じたり、また、同一選択カラム線上で、異なる選択ワード線で選択された２つのメモリセルに対し、同様に読出しおよび書込みの異なる動作が同時に生じたりすることが可能になる。
【００２１】
このため、従来のように、ワード線方向のワード線レベル制御や、カラム方向のハイデータ保持電源の制御によって、読出しのマージン（スタティックノイズマージン）のみや、書込みのマージン（ライトレベル）を改善したのでは、２ポートＳＲＡＭのように、同一選択線上のメモリセルに対する読出しおよび書込みの動作が同時に行なわれる半導体記憶装置に対応ができないという問題点がある。
【００２２】
本発明は、上記の問題に着目してなされたものであり、１ポートＳＲＡＭや、読出しおよび書込みの動作が同時に行なわれる２ポートＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、スタティックノイズマージンの改善と書き込みレベルの改善とを同時に実現できる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００２３】
前記の課題を解決するため、請求項１の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルと、
同一の前記ビット線上に配置されたメモリセルに供給されるローデータ保持電源の電位を制御するローデータ保持電源制御回路とを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記ローデータ保持電源制御回路は、書き込み動作時に、選択されたビット線に対応したメモリセルのローデータ保持電源の電位を、非選択のビット線に対応したメモリセルのローデータ保持電源よりも高い電位に制御するように構成されていることを特徴とする。
【００２４】
また、請求項２の発明は、
請求項１の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記ハイデータ保持用トランジスタに供給される電位は、読み出しおよび書き込み動作時には、選択されたワード線の電位よりも高い電位であることを特徴とする。
【００２５】
また、請求項３の発明は、
請求項１の半導体記憶装置であって、
前記プリチャージ回路は、前記ビット線を電源電位にプリチャージした場合よりも、前記ビット線から前記メモリセルに流れ込む電流が少なくなるように、前記ビット線をプリチャージするプリチャージ回路をさらに備えていることを特徴とする。
【００２６】
また、請求項４の発明は、
請求項３の半導体記憶装置であって、
前記ビット線のプリチャージ電位と選択されたワード線の電位との差は、前記メモリセルを構成するトランジスタの閾値電圧以下であることを特徴とする。
【００２７】
また、請求項５の発明は、
請求項１の半導体記憶装置であって、
前記メモリセルは、さらに、第１のリード用トランジスタと第２のリード用トランジスタとを備え、
前記ビット線には、読み出し用ビット線と書き込み用ビット線とが有り、
前記ワード線には、読み出し用ワード線と書き込み用ワード線とが有り、
前記第１のリード用トランジスタは、ゲート端子が前記メモリセルのデータ記憶ノードの１つに接続されるとともに、ソース端子に前記メモリセルのローデータ保持電源またはハイデータ保持電源の電位が供給され、
前記第２のリード用トランジスタは、ゲート端子が読み出し用ワード線と接続され、ソース端子が読み出し用ビット線と接続され、ドレイン端子が前記第１のリード用トランジスタのドレイン端子と接続されていることを特徴とする。
【００２８】
また、請求項６の発明は、
請求項５の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子は、互いに異なるローデータ保持電源に接続されていることを特徴とする。
【００２９】
また、請求項７の発明は、
請求項５の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子と、前記第１のリード用トランジスタのソース端子とは、互いに異なるローデータ保持電源に接続されていることを特徴とする。
【００３０】
また、請求項８の発明は、
請求項６、および請求項７のうちの何れか１項の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子に接続されたそれぞれのローデータ保持電源は、入力データに応じて、互いに異なる電位に制御されることを特徴とする。
【００３１】
また、請求項９の発明は、
請求項５の半導体記憶装置であって、
前記第２のリード用トランジスタのゲート端子に接続された読み出し用ワード線の電位は、選択時には、書き込み用ワード線の電位よりも高い電位であることを特徴とする。
【００３２】
また、請求項１０の発明は、
請求項５の半導体記憶装置であって、
前記メモリセルは、さらにアクセス用トランジスタを備えるとともに、１本の書き込み用ビット線に接続されたものであり、
前記アクセス用トランジスタは、ソース端子が前記データ記憶ノードに接続され、ゲート端子が書き込み用ワード線に接続され、ドレイン端子が書き込み用ビット線に接続されていることを特徴とする。
【００３３】
また、請求項１１の発明は、
請求項１０の半導体記憶装置であって、
前記第１のリード用トランジスタのゲート端子は、前記メモリセルのデータ記憶ノードのうち、前記アクセス用トランジスタのソース端子に接続されたデータ記憶ノードとは異なるデータ記憶ノードに接続されていることを特徴とする。
【００３４】
また、請求項１２の発明は、
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路におけるそれぞれのローデータ保持用トランジスタのソース端子は、互いに異なるローデータ保持電源に接続されたものであり、
前記アクセス用トランジスタに接続されたデータ記憶ノードと対応するインバータ回路におけるローデータ保持用トランジスタのソース端子の電位は、書き込み動作時には、書き込み用ビット線からの書込みデータがハイレベルの場合に、他方のインバータ回路におけるローデータ保持用トランジスタのソース端子の電位よりも高い電位に制御されていることを特徴とする。
【００３５】
また、請求項１３の発明は、
請求項５の半導体記憶装置であって、さらに、
ソース端子が前記データ記憶ノードに接続され、ゲート端子が書き込み用ワード線に接続され、ドレイン端子が書き込み用ビット線に接続されたアクセス用トランジスタと、
前記アクセス用トランジスタを書込みポートとして制御し、前記第２のリード用トランジスタを読み出しポートとして制御して、複数のメモリセルに、同時にそれぞれ読み出し動作または書き込み動作を行う制御回路と、
を備えていることを特徴とする。
【００３６】
また、請求項１４の発明は、
請求項１０の半導体記憶装置であって、
前記第１のリード用トランジスタと第２のリード用トランジスタとを構成する拡散層は直線状に形成され、前記インバータ回路を構成するトランジスタの拡散層に対して平行に配置されていることを特徴とする。
【００３７】
また、請求項１５の発明は、
請求項５の半導体記憶装置であって、
前記第１および第２のリード用トランジスタの閾値は、前記メモリセルに用いられるトランジスタ以外のロジック回路のトランジスタと同じであることを特徴とする。
【００３８】
また、請求項１６の発明は、
請求項５の半導体記憶装置であって、
前記読み出し用ビット線に接続されるとともに、ソース電位が前記メモリセルを構成する他のロジック回路の電源、および接地電位よりも高い電位が供給されたアンプをさらに備えていることを特徴とする。
【００３９】
また、請求項１７の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記ワード線の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも高いことを特徴とする。
【００４０】
また、請求項１８の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記２つのインバータ回路に供給されるハイデータ保持電源の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも低いことを特徴とする。
【００４１】
また、請求項１９の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
書込み動作時に前記２つのインバータ回路に供給されるローデータ保持電源の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも高いことを特徴とする。
【００４２】
また、請求項２０の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルと、
同一の前記ビット線上に配置されたメモリセルに供給されるローデータ保持電源の電位を制御するローデータ保持電源制御回路とを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
選択されたビット線に対応した前記メモリセルのローデータ保持電源の電位は、動作可能な温度範囲内で定められた所定の温度よりも低温のときの方が、高温のときよりも高い電位が供給されることを特徴とする。
【００４３】
また、請求項２１の発明は、
請求項２０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタと、ハイデータ保持用トランジスタとを備えたものであり、
前記２つのインバータ回路のそれぞれのローデータ保持用トランジスタのソース端子は、互いに異なるローデータ保持電源に接続され、
書込み動作時に、前記互いに異なるローデータ保持電源に供給される電位は、前記所定の温度よりも低温のときの方が、高温のときよりも高い電位が供給されることを特徴とする。
【００４４】
また、請求項２２の発明は、
請求項１の半導体記憶装置であって、
前記選択されたビット線に対応したメモリセルのローデータ保持電源の電位は、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときの方が、低電圧で動作しているときよりも低いことを特徴とする。
【００４５】
また、請求項２３の発明は、
請求項２２の半導体記憶装置であって、
前記所定の電圧よりも高電圧で動作しているときは、前記選択されたビット線に対応したメモリセルのローデータ保持電源の電位は、前記非選択のビット線に対応したメモリセルのローデータ保持電源の電位と同一であることを特徴とする。
【００４６】
また、請求項２４の発明は、
マトリクス状に配置されたワード線およびビット線と、
前記ワード線とビット線との交差点に配置された複数のメモリセルとを備え、
前記複数のメモリセルのそれぞれは、ハイデータとローデータを対で保持する、クロスカップル接続された２つのインバータ回路を有し、
前記２つのインバータ回路に供給されるハイデータ保持電源の電位は、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときの方が、低電圧で動作しているときよりも低いことを特徴とする。
【００４７】
また、請求項２５の発明は、
請求項２４の半導体記憶装置であって、
前記所定の電圧よりも高電圧で動作しているときは、ハイデータ保持電源の電位は、前記ワード線の電位と同一であることを特徴とする。
【００４８】
また、請求項２６の発明は、
請求項９の半導体記憶装置であって、
前記読み出し用ワード線に供給される電位は、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときの方が、低電圧で動作しているときよりも低いことを特徴とする。
【００４９】
また、請求項２７の発明は、
請求項２６の半導体記憶装置であって、
前記読み出し用ワード線に供給される電位は、前記メモリセル以外のロジック回路の電源電位と同じであることを特徴とする。
【００５０】
また、請求項２８の発明は、
請求項５の半導体記憶装置であって、
前記第１および第２のリード用トランジスタの閾値は、前記メモリセルを構成する他のトランジスタの閾値よりも低いことを特徴とする。
【００５１】
また、請求項２９の発明は、
請求項５の半導体記憶装置であって、
前記第２のリード用トランジスタのゲート端子に接続された読み出し用ワード線の電位は、選択時には、前記メモリセルのハイデータ保持電源と同じ電位であることを特徴とする。
【００５２】
また、請求項３０の発明は、
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記メモリセルは、ライト用アクセストランジスタを備え、
前記ライト用アクセストランジスタの電流駆動能力は、前記２つのインバータ回路を構成するローデータ保持用トランジスタの電流駆動能力よりも大きいことを特徴とする。
【００５３】
また、請求項３１の発明は、
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記メモリセルは、ライト用アクセストランジスタを備え、
前記ライト用アクセストランジスタの閾値は、前記２つのインバータ回路を構成するローデータ保持用トランジスタの閾値よりも低いことを特徴とする。
【００５４】
また、請求項３２の発明は、
請求項１０の半導体記憶装置であって、
前記２つのインバータ回路のそれぞれは、直列に接続されたローデータ保持用トランジスタとハイデータ保持用トランジスタとを備えたものであり、
前記第１および第２のリード用トランジスタの閾値と、前記２つのインバータ回路を構成するローデータ保持用トランジスタのうち、前記第１および第２のリード用トランジスタにレイアウト上隣接した方のローデータ保持用トランジスタの閾値は、他方のローデータ保持用トランジスタの閾値よりも低いことを特徴とする。
【００５５】
すなわち、本発明に係る半導体記憶装置は、スタティックノイズマージンを改善するために、以下の手段を講じたものである。
（１）選択されたワード線上の非選択のカラムに対しては、ハイデータ保持電源の電位とローデータ保持電源の電位との電位差を、電源電位以上のレベルに保持しつつ、ワード線が接続されるアクセス用トランジスタのゲート・ソース間の電位差を、メモリセルにおいてインバータ回路を構成するドライブトランジスタのゲート・ソース間の電位差よりも低く抑える。
（２）ワード線が選択される際に、メモリセルへの注入電流が減少するように、ビット線のプリチャージレベルを下げる。
【００５６】
また、ライトレベルを改善する手段としては、ハイデータ保持電源の電位ではなく、ローデータ保持電源の電位を制御する。
【００５７】
一方、２ポートＳＲＡＭにおいて、互いに異なるメモリセルに対するリード、ライト同時動作時に、スタティックノイズマージンとライトレベルの双方の改善を両立するために、上記の手段の他に、メモリセルのデータ記憶を行なうフリップフロップのローデータ保持電源と、リード用のビット線ドライバ（リード用トランジスタ）の接地電源を分離して、ライト動作が行なわれるメモリセルを含むカラムのローデータ保持電源を、リード用ビット線ドライバの接地電源よりも高くするという手段を講じた。
【００５８】
また、本発明に係る半導体記憶装置は、温度や電源電位の影響でスタティックノイズマージンが悪化するのを防止するために、以下の手段を講じたものである。
【００５９】
まず、メモリセルのスタティックノイズマージンを確保するために、動作可能な温度範囲内で定められた所定の温度よりも低温時には、高温時よりも、メモリセルのハイデータ保持電源ＶＤＤＭの電位を下げるという手段を講じた。これは、さらにメモリセルへ書込み易くなる。
【００６０】
また、動作可能な電圧範囲内で定められた所定の電圧よりも高電圧で動作しているときは、低電源電圧時よりも、メモリセルのハイデータ保持電源ＶＤＤＭの電位を下げるという手段を講じた。これによりメモリセルの読出し、書き込みの両マージンを確保できるうえ、さらに、メモリセルにおける消費電力を低減でき、またメモリセルトランジスタのゲート−ソース間電位を下げて、トランジスタ絶縁膜にかかる電界を緩和し、信頼性を向上させることができる。
【発明の効果】
【００６１】
本発明によれば、１ポートＳＲＡＭや、読出しおよび書込みの動作が同時に行なわれる２ポートＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、スタティックノイズマージンの改善と書き込みレベルの改善とを両立することが可能になる。それゆえ、安定したメモリセル特性を持った半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００６２】
以下、本発明の実施形態について図面を参照しながら説明する。
【００６３】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。なお、説明を簡単にするため、図１では読み出し系の回路は省略してある。
【００６４】
半導体記憶装置１００は、図１に示すように、メモリセル１１０、ビット線プリチャージ回路１２０、ＡＮＤ回路１３１〜１３２、ローデータ保持電源制御回路１４０、およびトランジスタＱＮ５〜ＱＮ６（Ｎ型ＭＯＳトランジスタ）をそれぞれ複数備えて構成されている。
【００６５】
また、同図において、ＷＬ１〜２はロウ方向に配線されたワード線である。ワード線ＷＬ１〜２は、選択時に電源電位ＶＤＤに接続され、非選択時に接地電源に接続される。
【００６６】
ＢＬ１〜２、およびＢＬＸ１〜２はカラム方向に配線されたビット線である。ＢＬ１とＢＬＸ１とはビット線対を構成し、またＢＬ２とＢＬＸ２とはビット線対を構成している。ビット線対（ＢＬ１、ＢＬＸ１から成るビット線対とＢＬ２、ＢＬＸ２から成るビット線対）の一方のビット線は、トランジスタＱＮ５のドレイン端子が接続され、他方のビット線は、トランジスタＱＮ６のドレイン端子が接続されている。
【００６７】
ＰＣＧは、ロウ方向に配線された信号線で伝送される信号であり、ビット線プリチャージ回路１２０を制御するための信号（プリチャージ制御信号ＰＣＧと呼ぶ）である。このプリチャージ制御信号ＰＣＧは、ワード線が非活性状態（Ｌｏｗレベル、以下Ｌレベルと略記）の場合にＬレベルとなり、何れかのワード線が活性状態（Ｈｉｇｈレベル、以下Ｈレベルと略記）の場合にＨレベルとなる。
【００６８】
また、ＡＤ０〜１はカラムアドレス信号であり、ＤＩＮ、ＤＩＮＸは互いの相補の関係である入力データであり、ＷＥＮは書き込みイネーブル制御信号である。また、ＶＤＤは電源、ＶＤＤＸはビット線プリチャージ回路１２０用の電源である。なお、ＶＤＤＸは、電源ＶＤＤよりも数１００ｍＶ（例えば３００ｍＶ）低い電位の電源である。
【００６９】
メモリセル１１０は、ワード線（ＷＬ１〜ＷＬ２）とビット線対との交点に１つずつ配置されている。このようにマトリクス状に配置されたメモリセル１１０により、情報を記憶するメモリアレイ部が構成されている。
【００７０】
メモリセル１１０は、具体的には図２に示すように、ロードトランジスタＱＰ１〜ＱＰ２、ドライブトランジスタＱＮ１〜ＱＮ２、およびアクセストランジスタＱＮ３〜ＱＮ４を備えている。なお、図２において、ＢＬとＢＬＸとはビット線であり、これらによりビット線対が構成されている。
【００７１】
メモリセル１１０においては、ロードトランジスタＱＰ１とドライブトランジスタＱＮ１とでインバータが構成され、またロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでインバータが構成されている。これらのインバータの入出力端子が相互に接続されることによって、フリップフロップが構成されている。これにより、各インバータの出力端子にハイデータとローデータ（データ０と１、ただし順不動）を保持することが可能になる。なお、各インバータの出力端子をデータ記憶ノードと呼ぶ。また、ドライブトランジスタＱＮ１・ＱＮ２は、ローデータ保持用トランジスタとも呼び、ロードトランジスタＱＰ１・ＱＰ２は、ハイデータ保持用トランジスタとも呼ぶことにする。
【００７２】
また、アクセストランジスタＱＮ３とＱＮ４のゲート端子は、何れも同じワード線（ＷＬ１またはＷＬ２）に接続されている。また、アクセストランジスタＱＮ３のドレイン端子は、ビット線対の一方のビット線に接続され、アクセストランジスタＱＮ４のドレイン端子は、他方のビット線に接続されている。また、アクセストランジスタＱＮ３〜ＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。また、インバータを構成するドライブトランジスタＱＮ１とＱＮ２のソース端子は、電源ＶＳＳＭ１またはＶＳＳＭ２に接続されている。ここで、ＶＳＳＭ１〜２をメモリセルローデータ保持電源と呼ぶ。
【００７３】
一方、ロードトランジスタＱＰ１〜ＱＰ２のソース端子は、何れも電源ＶＤＤＭに接続されている。ここで、ＶＤＤＭをメモリセルハイデータ保持電源と呼ぶ。
【００７４】
メモリセルハイデータ保持電源ＶＤＤＭの電位は、選択ワード線の電位に対して、アクセストランジスタＱＮ３〜ＱＮ４の閾値電圧値以上の差が生じないように設定する。これにより、例えば、何れかワード線が選択された際に、メモリセルが保持するハイデータを劣化させないようにでき、また消費電力も削減することができる。本実施形態では、具体的には、メモリセルハイデータ保持電源ＶＤＤＭは、電源ＶＤＤの電位よりも０．１Ｖ高い電源である。
【００７５】
ビット線プリチャージ回路１２０は、具体的には、プリチャージトランジスタＱＰ３〜ＱＰ４、およびイコライズトランジスタＱＰ５を備えて構成され、プリチャージ制御信号ＰＣＧの信号線とビット線対との交点に１つずつ配置されている。なお、ビット線プリチャージ回路１２０における各トランジスタは、Ｐ型ＭＯＳトランジスタである。
【００７６】
ビット線プリチャージ回路１２０の各トランジスタのゲート端子には、プリチャージ制御信号ＰＣＧが入力されている。また、プリチャージトランジスタＱＰ３〜ＱＰ４は、ソース端子が電源ＶＤＤＸに接続され、ドレイン端子がイコライズトランジスタＱＰ５のソース端子とドレイン端子にそれぞれ接続されている。また、プリチャージトランジスタＱＰ３ドレイン端子は、ビット線対の一方のビット線に接続され、プリチャージトランジスタＱＰ４のドレイン端子は、他方のビット線に接続されている。
【００７７】
ビット線プリチャージ回路１２０は、上記の構成により、プリチャージ制御信号ＰＣＧがＬレベルの場合には、接続されたビット線をＶＤＤＸレベルにプリチャージし、プリチャージ制御信号ＰＣＧがＨレベルの場合には、ビット線プリチャージ回路１２０を構成する全てのＰ型ＭＯＳトランジスタ（ＱＰ３〜ＱＰ５）がオフになり、ビット線に影響を与えない状態（ハイインピーダンス状態）となる。
【００７８】
ＡＮＤ回路１３１〜１３２は、各カラムに設けられている。ＡＮＤ回路１３１は、一方の入力端子にＤＩＮＸが入力され、他方の入力端子にカラムアドレス信号（ＡＤ０またはＡＤ１）が入力され、出力はトランジスタＱＮ５のゲート端子に接続されている。ＡＮＤ回路１３２は、一方の入力端子にＤＩＮが入力され、他方の入力端子にカラムアドレス信号（ＡＤ０またはＡＤ１）が入力され、出力はトランジスタＱＮ６のゲート端子に接続されている。ＡＮＤ回路１３１〜１３２およびトランジスタＱＮ５〜ＱＮ６により、書き込みデータに応じ、選択カラムにおけるビット線対のうちの一方のビット線の電位が、Ｌレベルに制御される。
【００７９】
ローデータ保持電源制御回路１４０は、各カラムに１つずつ配置され、同一ビット線上に配置されたメモリセル１１０にメモリセルローデータ保持電源ＶＳＳＭ１（または、ＶＳＳＭ２）を供給するようになっている。具体的にローデータ保持電源制御回路１４０は、ＮＡＮＤ回路１４１、ＮＯＴ回路１４２、Ｐ型ＭＯＳトランジスタＱＰ６、およびＮ型ＭＯＳトランジスタＱＮ７〜ＱＮ８を備えて構成されている。
【００８０】
ＮＡＮＤ回路１４１は、一方の入力端子に書き込みイネーブル制御信号ＷＥＮが入力され、他方の入力端子にカラムアドレス信号（ＡＤ０またはＡＤ１）が入力されている。これによりＮＡＮＤ回路１４１は、選択カラムにおいては、カラムアドレス信号が活性状態（Ｈレベル）、かつ書き込みイネーブル制御信号ＷＥＮがＨレベルの場合（すなわち選択カラムに対して書き込みが行われる場合）にのみ出力がＬレベルになり、その他の場合は出力がＨレベルになる。
【００８１】
ＮＯＴ回路１４２は、ＮＡＮＤ回路１４１の出力を反転させるようになっている。
【００８２】
Ｐ型ＭＯＳトランジスタＱＰ６は、ゲート端子にＮＡＮＤ回路１４１の出力が入力され、ソース端子が電源ＶＤＤに接続されている。
【００８３】
Ｎ型ＭＯＳトランジスタＱＮ７は、ゲート端子がＮＯＴ回路１４２の出力に接続され、ソース端子が接地されている。
【００８４】
Ｎ型ＭＯＳトランジスタＱＮ８は、ゲート端子がＮＡＮＤ回路１４１の出力に接続され、ソース端子が接地されている。また、Ｎ型ＭＯＳトランジスタＱＮ８のドレイン端子は、Ｎ型ＭＯＳトランジスタＱＮ７のドレイン端子に接続されるとともに、Ｎ型ＭＯＳトランジスタＱＮ７・ＱＮ８のドレイン端子同士の接続ノードからメモリセルローデータ保持電源（ＶＳＳＭ１またはＶＳＳＭ２）として出力するようになっている。
【００８５】
上記の構成によりローデータ保持電源制御回路１４０では、選択カラムに対する書き込み動作時に、選択カラムにおけるＮＡＮＤ回路１４１の出力がアクティブになり、Ｐ型ＭＯＳトランジスタＱＰ６のドレイン端子とＮ型ＭＯＳトランジスタＱＮ７のドレイン端子の接続ノードに、書き込み動作時のメモリセルローデータ保持電源ＶＳＳＭ１（またはＶＳＳＭ２）として、０．１〜０．３Ｖを出力する。また、カラムが非選択のとき、または読み出し動作時には、ＶＳＳＭ１（またはＶＳＳＭ２）は、Ｎ型ＭＯＳトランジスタＱＮ７により、接地電位に接続される。
【００８６】
上記の半導体記憶装置１００で、読み出し動作が行われる場合について説明する。
【００８７】
読み出し動作が行われる前に、プリチャージ制御信号ＰＣＧがＬレベルとなる。これにより、ビット線プリチャージ回路１２０は、ＶＤＤレベルよりも低いＶＤＤＸレベルに、ビット線をプリチャージする。続いて、読み出し動作が行われるときには、何れかのワード線が活性状態（Ｈレベル）になり、さらにプリチャージ制御信号ＰＣＧがＨレベルとなり、ビット線は、ＶＤＤレベルよりも低いＶＤＤＸレベルに、設定される。
【００８８】
また、選択カラムでは、メモリセルローデータ保持電源の電位はＶＳＳＭ＝β＝０Ｖである。また、メモリセルハイデータ保持電源の電位はＶＤＤＭ＝ＶＤＤ＋α＝ＶＤＤ＋０．１Ｖである。したがって、アクセストランジスタＱＮ３、またはＱＮ４のゲート・ソース間電位差（ＶＤＤ−β）＝（ＶＤＤ−０Ｖ）よりも、ドライブトランジスタＱＮ１またはＱＮ２のゲート・ソース間電位差｛（ＶＤＤ＋α）−β｝＝ＶＤＤ＋０．１Ｖが大きくなる。
【００８９】
これにより、ドライブトランジスタの電流能力をアクセストランジスタの電流能力よりも大きくすることができる。すなわち、ワード線が選択されたメモリセルにおいては、ビット線ＢＬ１（またはＢＬ２）またはＢＬＸ１（またはＢＬＸ２）からの、メモリセルロー電源への電流注入に対しても、メモリセルロー電源の電位を保持するドライブトランジスタ（ＱＮ１またはＱＮ２）の電流能力が大きいため、メモリセルのスタティックノイズマージンを高めることができる。
【００９０】
これは、非選択メモリセルでも同様であり、選択ワード線上の非選択カラムに位置するメモリセルのスタティックノイズマージンも同様に高めることができる。
【００９１】
さらに、ビット線ＢＬ１（またはＢＬ２）またはＢＬＸ１（またはＢＬＸ２）のプリチャージレベルは、電源電位ＶＤＤよりも低い電位であるＶＤＤＸなので、ビット線からメモリセルのロー側のデータ記憶ノードに注入する電流が緩和され、２重の効果でスタティックノイズマージンを拡大できる。
【００９２】
さらに、ビット線ＢＬ１（またはＢＬ２）またはＢＬＸ１（またはＢＬＸ２）のプリチャージレベルと、選択ワード線ＷＬ１（またはＷＬ２）のレベル（ＷＬ＝ＶＤＤ）の差を、メモリセルを構成するアクセストランジスタＱＮ３をＱＮ４のしきい値（約０．３Ｖ）より小さい値（ＷＬ−ＶＢＬ＝０．２Ｖ）に設定することで、メモリセルのハイデータ保持側のノードからビット線ＢＬ１（またはＢＬ２）またはＢＬＸ１（またはＢＬＸ２）へのリークを抑えることができる。
【００９３】
次に、書き込み動作が行われる場合には、何れかのワード線が活性状態（Ｈレベル）になり、さらにプリチャージ制御信号ＰＣＧがＨレベルとなる。これにより、ビット線プリチャージ回路１２０は、ＶＤＤレベルよりも低いＶＤＤＸレベルにビット線をプリチャージする。
【００９４】
また、ローデータ保持電源制御回路１４０によって、選択カラムのメモリセルのローデータ保持電源の電位はＶＳＳＭ＝β＝０．１〜０．３Ｖに制御される。これにより、メモリセルの反転レベルを高めることができ、容易に書き込み動作が行える。
【００９５】
図３は、半導体記憶装置１００で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す表である。選択カラム、選択ワード線、非選択カラム、非選択ワード線、読み出し動作時、書き込み動作時でそれぞれ区別して表にまとめてある。同図からわかるように、半導体記憶装置１００の特徴は次の通りである。
（１）書き込み動作時には、選択カラムのメモリセルローデータ保持電源ＶＳＳＭの電位（＝β）が０．１〜０．３Ｖであり、非選択カラム、および読み出し動作時にβは、０Ｖであること。
（２）選択、非選択に関わらず、メモリセルハイデータ保持電源ＶＤＤＭの電位（＝ＶＤＤ＋α）が、ワード線選択に使用される電源の電位（ＷＬ＝ＶＤＤ＝１．０Ｖ）よりも高い１．１Ｖであること。
（３）ビット線プリチャージ電源ＶＤＤＸの電位（＝ＶＢＬ／ＶＢＬＸ＝０．８Ｖ）が、従来ＳＲＡＭでビット線プリチャージに用いられている電源ＶＤＤの電位（＝１．０Ｖ）よりも低いこと。
【００９６】
半導体記憶装置１００におけるスタティックノイズマージンの改善については、シミュレーションで効果を確認した。例えば、６５ｎｍＣＭＯＳプロセスのメモリセルにおいては、電源電圧ＶＤＤ＝１．０Ｖの条件で、メモリセルハイデータ保持電源ＶＤＤＭの電位をＶＤＤ＋０．１Ｖ、メモリセルローデータ保持電源ＶＳＳＭの電位をＧＮＤ＋０．３Ｖとし、さらにビット線プリチャージレベルＶＢＬ、およびＶＢＬＸを０．８Ｖとした場合に、スタティックノイズマージンが、従来比の約２倍になったことを確認した。
【００９７】
また、メモリセルローデータ保持電源が上記と同条件で、ライトレベルについても７０％向上していることを確認した。
【００９８】
以上のように、本実施形態によれば、書き込み動作時における選択セルのライトレベル拡大により、書き込みが容易になるとともに、選択ＷＬ上の非選択カラムに位置する非選択メモリセルのスタティックノイズマージン拡大により、データ破壊の回避が可能になる。また、選択カラム上の非選択メモリセルはワード線が非選択であり、スタティックノイズマージンに影響はない。
【００９９】
また、読出し動作時においても、選択メモリセルおよび、選択ＷＬ上の非選択カラムに位置する非選択メモリセルのスタティックノイズマージンを拡大できる。
【０１００】
《発明の実施形態２》
実施形態２では、２つのポートを持つ２ポートＳＲＡＭや、それ以上のアクセスポートを持つマルチポートＳＲＡＭへの応用例を説明する。
【０１０１】
これらの半導体記憶装置も基本的にはハイとローの保持データを対で記憶するためのインバータのクロスカップルからなる。したがって、実施形態１でのメモリセルローデータ保持電源等の制御技術を共通に使うことができる。
【０１０２】
図４は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。なお、以下に説明する各実施形態において、前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【０１０３】
半導体記憶装置２００は、半導体記憶装置１００におけるメモリセル１１０に代えてメモリセル２１０、さらにローデータ保持電源制御回路１４０に代えてローデータ保持電源制御回路２２０を備えて構成されている。なお、半導体記憶装置１００と同様に、半導体記憶装置２００には、ビット線プリチャージ回路１２０、ＡＮＤ回路１３１〜１３２、およびトランジスタＱＮ５〜ＱＮ６が必要であるが同図では記載を省略している。
【０１０４】
メモリセル２１０は、図５に示すように、メモリセル１１０と比べ、Ｎ型ＭＯＳトランジスタＱＮ２０〜ＱＮ２１（リード用トランジスタ）をさらに備えている点、ドライブトランジスタＱＮ１〜ＱＮ２にそれぞれ別個のメモリセルローデータ保持電源（ＶＳＳＭ、およびＶＳＳＭＸ）が供給されている点が異なっている。
【０１０５】
Ｎ型ＭＯＳトランジスタＱＮ２０は、同図に示すように、ゲート端子がメモリセルのデータ記憶ノードの一つに接続され、ソース端子がメモリセルのローデータ保持電源から分離されたロー側電源ＶＳＳＲ（具体的には独立した接地線）に接続され、ドレイン端子はＮ型ＭＯＳトランジスタＱＮ２１のドレイン端子に接続されている。また、Ｎ型ＭＯＳトランジスタＱＮ２１は、ゲート端子が読出しワード線（ＲＷＬ）に接続され、ソース端子が読出しビット線（ＲＢＬ）に接続されている。
【０１０６】
また、Ｎ型ＭＯＳトランジスタＱＮ２０、ＱＮ２１のしきい値は、メモリセルを構成する他のトランジスタ（ＱＮ１〜ＱＮ４、ＱＰ１、およびＱＰ２）のしきい値の絶対値よりも低く、メモリセル以外のロジックトランジスタと同じしきい値のトランジスタを用いている。
【０１０７】
ローデータ保持電源制御回路２２０は、各カラムに２個配置されて、それぞれの出力は、メモリセルローデータ保持データ電源ＶＳＳＭ１（またはＶＳＳＭ２）、およびＶＳＳＭＸ１（またはＶＳＳＭＸ２）として出力されている。具体的にローデータ保持電源制御回路２２０は、ローデータ保持電源制御回路１４０のＮＡＮＤ回路１４１に代えて、３入力のＮＡＮＤ回路であるＮＡＮＤ回路２２１を備えて構成されている。
【０１０８】
ＮＡＮＤ回路２２１には、書き込みイネーブル制御信号ＷＥＮ、カラムアドレス信号（ＡＤ０またはＡＤ１）、および入力データ（相補のデータ信号であるＤＩＮ、またはＤＩＮＸ）が入力されている。
【０１０９】
また、半導体記憶装置２００では、ライトビット線（ＷＢＬ１〜２）、ライトワード線（ＷＷＬ１〜２）、リードビット線（ＲＢＬ１〜２）、リードワード線（ＲＷＬ１〜２）を備え、メモリセル２１０と図４に示すように接続されている。
【０１１０】
例えば、リードビット線（ＲＢＬ〜２）は、カラム毎にメモリセル２１０のＮ型ＭＯＳトランジスタＱＮ２１のドレインに接続されている。また、リードワード線（ＲＷＬ１〜２）は、Ｎ型ＭＯＳトランジスタＱＮ２１のゲートを選択するようになっている。
【０１１１】
すなわち、半導体記憶装置２００では、読み出し書き込み制御回路（図示せず）によって、書き込み用ビット線が書き込み用ポート、また読み出し用ビット線が書き込み用ポートとして、それぞれが制御されることによって、読み出し動作と書き込み動作を同時に行なうことができる。
【０１１２】
上記の半導体記憶装置２００では、ローデータ保持電源制御回路２２０により、書き込み動作時に、選択カラムにおいてハイデータを書き込む側のメモリセルローデータ保持電源（ＶＳＳＭまたはＶＳＳＭＸ）が選択されて、非選択カラムよりも高い電位にされる（図６を参照）。これにより、ハイデータを書き込む側のインバータのスイッチング電位が高くなる。したがって、メモリセルへの書込みが容易になり、ライトレベルが拡大される。
【０１１３】
すなわち、本実施形態では、メモリセルローデータ保持電源ＶＳＳＭ、ＶＳＳＭＸが、読み出し用の接地電源ＶＳＳＲと分離されているので、同一カラムまたは、同一ワード線上の異なるメモリセルに、読み出しまたは書き込み動作が行なわれても、読出し電流の劣化が無しに、ライトレベルも高くすることができる。
【０１１４】
なお、半導体記憶装置２００は、ローデータ保持電源制御回路２２０を単一にして、メモリセルローデータ保持電源ＶＳＳＭ、およびＶＳＳＭＸを統合し、カラム毎に電位の制御を行なってもよい。これにより、ローデータ保持電源制御回路２２０が２つあるものよりも、データの書込みやすさは若干劣る場合があるが、回路を簡略化することが可能になる。
【０１１５】
また、選択セルへの書込み時には、電源ＶＷＬ（図示せず）に接続された、選択リードワード線ＲＷＬ１（またはＲＷＬ２）の電位を、例えば、ＶＤＤＭに供給されるレベルを用いて、ライトワード線ＷＷＬ１、２の選択時の電位ＶＤＤよりも高い電位に保持することによって、Ｎ型ＭＯＳトランジスタＱＮ２０〜ＱＮ２１を介したセル電流を増加することができる。これにより、高速に読み出しを行なうことが可能になる。
【０１１６】
また、図５に示す如く、Ｎ型ＭＯＳトランジスタＱＮ２０、２１のしきい値を、メモリセルを構成する他のトランジスタのしきい値の絶対値よりも低く設定することにより、メモリセル読み出し動作時の、セル電流を大きくすることができ、高速に読出しを行なうことができる。
【０１１７】
さらに、通常ＳＲＡＭのメモリセルは、スタティックノイズマージンを高めるために、トランジスタのしきい値を、メモリセル以外のロジックトランジスタのしきい値より高く設定するが、本実施形態においては、Ｎ型ＭＯＳトランジスタＱＮ２０、２１のしきい値を、ロジックトランジスタと同じしきい値とすることにより、専用のイオン注入マスクを用いず、ロジックトランジスタ用の注入マスクを使用することができ、プロセスコストを低減することができる。
【０１１８】
《発明の実施形態３》
図７は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。同図に示すように、半導体記憶装置３００は、半導体記憶装置２００のメモリセル２１０をメモリセル３１０に置き換え、さらにインバータ３２０が追加されて構成されている。
【０１１９】
メモリセル３１０は、具体的には、図８に示すように、メモリセル２１０からアクセストランジスタＱＮ４を取り除き、アクセストランジスタＱＮ３にのみライト用ビット線が接続されている。すなわち、半導体記憶装置３００は、半導体記憶装置２００と比べ、ライト用ビット線が１本少ない。
【０１２０】
図８において、アクセストランジスタＱＮ３の電流駆動能力は、ドライブトランジスタＱＮ１、ＱＮ２に対して大きくなるように設定する。設定方法としては、アクセストランジスタＱＮ３のしきい値を、ドライブトランジスタＱＮ１、ＱＮ２より低く設定してもよい。または、アクセストランジスタＱＮ３のトランジスタ幅を大きくしても良いし、同トランジスタ長を短くしてもよい。
【０１２１】
インバータ３２０は、リードビット線（ＲＢＬ〜２）の読出し用のアンプとして用いるインバータである。インバータ３２０には、リードビット線（ＲＢＬ〜２）のプリチャージ電圧ＶＤＤよりも高いＶＤＤＭと、接地電位よりも高いＶＳＳＭが接続されている。すなわち、これにより、電源ＶＤＤと接地電位を供給した場合よりもインバータのスイッチング電位が高くなる。
【０１２２】
また、図７において、ＲＥＮは読出し制御信号であり、読出し時にインバータ３２０に接続されたローデータ保持電源制御回路２２０が動作する。また、ＶＳＳＭに接続されたローデータ保持電源制御回路２２０は、書込み時に動作する。
【０１２３】
本実施形態においても、前記実施形態１、２と同様に、スタティックノイズマージン、ライトレベル、２ポート動作による同時リード・ライトアクセスの動作マージンが拡大できる。しかも、ライト用ビット線が１本なので、半導体記憶装置２００と比べ、セル面積を小さくすることが可能になる。また、同一カラム上の接地線、および電源線の間隔を大きくできるので、線間ノイズ干渉を抑えることも可能になる。
【０１２４】
また、本実施形態においては、ライト用ビット線ＷＢＬが一本であることにより、同ビット線を二本用いた場合と比べて、メモリセルへのＨｉｇｈ電位の書込みが、し難くなるが、アクセストランジスタＱＮ３（ライト用のアクセストランジスタ）の電流駆動能力を大きく設定することにより、ライト用ビット線ＷＢＬから、メモリセルへのＨｉｇｈ電位の書込みを容易にするという効果がある。
【０１２５】
また、インバータ３２０のスイッチング電位が高くなるので、読み出し動作時にＶＤＤレベルにプリチャージされたリードビット線ＲＢＬの電位降下を早く検出して、読み出しを早く行なうことが可能になる。
【０１２６】
なお、半導体記憶装置３００では、ドライブトランジスタＱＮ１のＶＳＳＭのみが制御され、ＶＳＳＭＸ、ＶＳＳＲは接地線に接続されているが、ＶＳＳＭ、ＶＳＳＭＸ、およびＶＳＳＲのそれぞれを個別に制御するようにしてもよい。
【０１２７】
また、Ｎ型ＭＯＳトランジスタＱＮ２０のゲート端子は、メモリセル内のフリップフロップ回路のどちらの記憶ノードに接続してもよい。
【０１２８】
《発明の実施形態４》
実施形態４では、メモリセルの半導体チップ上でのレイアウト例を説明する。
【０１２９】
図９は、実施形態３に示したメモリセル３１０の半導体チップ上でのレイアウト例である。図９において、４１０は拡散層、４２０はゲート配線、４３０はコンタクトである。メモリセル４００の領域中、４５０、４５１はＰ型ウェル領域、４５２はＮ型ウェル領域であり、それぞれの領域において、ドライブトランジスタＱＮ１〜３（Ｎ型トランジスタ）、Ｎ型ＭＯＳトランジスタＱＮ２０〜２１、ロードトランジスタＱＰ１、２（Ｐ型トランジスタ）が形成されている。なお、この半導体チップでは、実際にはコンタクト４３０に接続される上層金属配線層が存在するが、本実施形態は、拡散層４１０、ゲート配線４２０の形状に特徴があるので、図９には図示していない。
【０１３０】
図９に示すように、拡散層４１０とゲート配線４２０とは、縦横方向に直線状に配置されている。このような配置では、各トランジスタに屈折や凹凸が少なく、微細加工に適している。すなわち、各トランジスタを効率的にレイアウトすることが可能になる。
【０１３１】
また、拡散層４１０とゲート配線４２０とを、縦横方向に直線状に配置することによって、Ｎ型ＭＯＳトランジスタＱＮ２０〜ＱＮ２１（リード用トランジスタ）と、メモリセル本体を構成するトランジスタ（ロードトランジスタＱＰ１〜ＱＰ２、ドライブトランジスタＱＮ１〜ＱＮ２、およびアクセストランジスタＱＮ３〜ＱＮ４）とを分離したレイアウトが可能になる。これにより、リード用トランジスタのサイズを、メモリセル本体を構成するトランジスタよりも大きくすることが可能になる。すなわち、リード用トランジスタのサイズが大きいと読み出し電流を大きくできるので、読み出し速度を速めることが可能になる。
【０１３２】
さらに、メモリセル本体を構成するトランジスタと、読み出し用のビット線とが分離されていることにより、ノイズに対するマージンが大きくなる。すなわち、メモリセル本体のノイズマージンを大きくするには、メモリセル本体を構成するトランジスタの閾値電圧を周辺ロジック回路他のトランジスタ（図示せず）よりも高くするという手段が考えられるが、本実施形態では、閾値電圧を高くしなくても、ノイズに対するマージンが大きいので、メモリセル本体を構成するトランジスタの閾値電圧を他のトランジスタと同じ、もしくはより低くすることができる。
【０１３３】
１つの半導体チップ上に互いに閾値電圧の異なるトランジスタが存在すると、製造には複数の閾値設定用イオン注入マスクが必要になる。本実施形態では、上記のように、メモリセル本体を構成するトランジスタの閾値電圧を他のトランジスタと同じにできるので、マスクの種類を減らすことができ、それゆえ製造コストの削減が可能になる。
【０１３４】
また、Ｎ型ＭＯＳトランジスタＱＮ２０〜ＱＮ２１（リード用トランジスタ）のしきい値を、メモリセルを構成する他のトランジスタよりも低くし、例えば、ＳＲＡＭ以外のロジックトランジスタのしきい値と同じにすることにより、リード用ビット線を駆動するセル電流を大きくすることができ、また、ロジックトランジスタと同じイオン注入マスクを用いることで製造コストを低減することができる。
さらに、図９に示すＰウェル領域上のＮ型ＭＯＳトランジスタＱＮ２０、ＱＮ２１、およびドライブトランジスタＱＮ２（Ｎ型トランジスタ）のしきい値を、ＳＲＡＭ以外のロジックトランジスタのしきい値と同じに設定すれば、ドライブトランジスタＱＮ２のしきい値を低くでき、メモリセルへのＨｉｇｈレベル書込みが容易になる。
【０１３５】
《発明の実施形態５》
図１０は、本発明の実施形態５に係る半導体記憶装置５００の構成の一例を示すブロック図である。半導体記憶装置５００は、同図に示すように、ＬＳＩチップ５０１と電源回路５０２を備えている。
【０１３６】
ＬＳＩチップ５０１は、複数のＳＲＡＭ（この例ではＳＲＡＭ５１０〜５１１）と、温度検知回路５２０を備えている。
【０１３７】
ＳＲＡＭ５１０〜５１１としては、実施形態１〜３で示した半導体記憶装置１００、２００、および３００の何れの半導体記憶装置でも用いることができる。メモリセルの行列の構成に制限はないが、本実施形態では、一例として半導体記憶装置２００の変形例であるＳＲＡＭ５１０を用いている。図１１にＳＲＡＭ５１０の内部構成を示す。ＳＲＡＭ５１０は、半導体記憶装置２００のローデータ保持電源制御回路２２０をローデータ保持電源制御回路５３０に置き換えて構成されている。
【０１３８】
ローデータ保持電源制御回路５３０は、ＮＯＴ回路１４２、ＮＡＮＤ回路２２１、Ｎ型ＭＯＳトランジスタＱＮ７、およびＮ型ＭＯＳトランジスタＱＮ５０を備えている。ローデータ保持電源制御回路５３０において、ＮＡＮＤ回路２２１の出力は、ＮＯＴ回路１４２を介して、Ｎ型ＭＯＳトランジスタＱＮ５０のゲートに接続されている。Ｎ型ＭＯＳトランジスタＱＮ５０のソースは、電源ＶＳＳＡ（後述）に接続され、ドレインは、ローデータ保持電源配線ＶＳＳＭまたはＶＳＳＭＸに接続されている。これにより、ローデータ保持電源制御回路５３０は、書き込み動作時に、選択カラムにおいてハイデータを書き込む側のメモリセルローデータ保持電源（ＶＳＳＭまたはＶＳＳＭＸ）にＶＳＳＡの電位を供給する。
【０１３９】
温度検知回路５２０は、ＬＳＩチップ５０１上のＳＲＡＭ５１０〜５１１の付近に配置され、複数のＳＲＡＭ５１０〜５１１の動作温度を検出し、検出した温度に応じた信号を出力するようになっている。詳しくは、温度検知回路５２０は、検出したＳＲＡＭ５１０〜５１１の動作温度が、所定の温度以下になると、低温検出信号ＬＴをＨｉｇｈレベルに設定して出力し、所定の温度よりも高くなると低温検出信号ＬＴをＬｏｗレベルに設定して出力する。ここで、所定の温度とは、ＳＲＡＭ５１０〜５１１の動作温度条件（動作可能な温度）の上限と下限の間の温度である。例えば、ＳＲＡＭ５１０〜５１１の動作温度の上限が１２５℃、下限が−４０℃、また所定の温度が２７℃である場合には、温度検知回路５２０は、２７℃で低温検出信号ＬＴを切り替える。具体的に温度検知回路５２０としては、例えば、１９９３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，  ｐｐ．４３−４４に記載されている温度検知回路を用いることができる。
【０１４０】
電源回路５０２は、図示せざる電源供給源から供給を受けて、温度検知回路５２０が出力した低温検出信号ＬＴに応じた電圧で、ＳＲＡＭ５１０〜５１１用（ＳＲＡＭ用）に電源ＶＤＤＭ、ＶＤＤ、ＶＳＳＡを供給するようになっている。具体的には図１２に示すように、低温検出信号ＬＴがＨｉｇｈレベルの場合は、電源ＶＤＤＭ、ＶＤＤ、ＶＳＳＡとしてそれぞれ１．０Ｖ、１．１Ｖ、０．３Ｖの電源電位を供給し、Ｌｏｗレベルの場合には、それぞれ１．１Ｖ、１．０Ｖ、０．２Ｖを供給する。ＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡは、それぞれ、ＳＲＡＭ５１０〜５１１のメモリセルのハイデータ保持電源ＶＤＤＭ、ワード線ＷＷＬとＲＷＬの図示せざるドライバ用電源、およびメモリセルのローデータ保持電源ＶＳＳＭ、ＶＳＳＭＸとして供給する。
【０１４１】
半導体記憶装置５００が動作し、温度検知回路５２０が例えばＳＲＡＭ５１０〜５１１周辺の温度が所定の温度（この例では２７℃）よりも高いことを検出すると、低温検出信号ＬＴはＬｏｗレベルとなる。これにより、電源回路５０２は図１２に示すように、ＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡとして、それぞれ１．１Ｖ、１．０Ｖ、０．２Ｖを供給する。
【０１４２】
ＳＲＡＭ５１０の各動作は、実施形態２の半導体記憶装置２００と同様であるが、ローデータ保持電源制御回路５３０により、書き込み動作時に、選択カラムにおいてハイデータを書き込む側のメモリセルローデータ保持電源（ＶＳＳＭまたはＶＳＳＭＸ）にＶＳＳＡの電位が供給される。
【０１４３】
ここで、温度検知回路５２０が、ＳＲＡＭ５１０〜５１１周辺の温度が２７℃よりも低いことを検出すると、低温検出信号ＬＴはＨｉｇｈレベルとなる。これにより、電源回路５０２は図１２に示すように、ＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡの電位を切り換えて、それぞれ１．０Ｖ、１．１Ｖ、０．３Ｖを供給する。この結果、ＳＲＡＭ５１０〜５１１におけるメモリセルハイデータ保持電源ＶＤＤＭの電位は、高温時（前記の所定の温度よりも高温のとき）に比べて低くなり、選択ライトワード線ＷＷＬと選択リードワード線ＲＷＬの電位は、高温時に比べて高くなり、また、メモリセルのローデータ保持電源ＶＳＳＡの電位は、高温時に比べて高くなる。
【０１４４】
上記のように構成された半導体記憶装置５００では、以下の実用的効果を得ることができる。
【０１４５】
一般的に、１ポートＳＲＡＭや２ポートＳＲＡＭなどのメモリセルに用いられている、２つのインバータのクロスカップル構成からなるフリップフロップのスタティックノイズマージンは、温度が下がるにつれて増加する。これは、低温時にトランジスタのしきい値が増加するためである。逆に、ライトレベルの値は温度が下がるにつれて低下し、メモリセルへの書込みを行い難くなる。
【０１４６】
したがって、実施形態５の半導体記憶装置５００のように、所定の温度よりも低温時には、高温時よりも、メモリセルのハイデータ保持電源ＶＤＤＭの電位を下げることにより、メモリセルのスタティックノイズマージンを確保しながら、メモリセルへ書込み易くなる。
【０１４７】
また、低温時には、高温時よりも、選択されたワード線ＷＷＬの電位ＶＤＤを上げることにより、同様にメモリセルのスタティックノイズマージンを確保しながら、メモリセルへ書込み易くなる。
【０１４８】
さらに、低温時には、高温時よりも、メモリセルのローデータ保持電源ＶＳＳＭまたはＶＳＳＭＸの電位を上げることにより、さらに、メモリセルのスタティックノイズマージンを確保しながら、メモリセルのスイッチングレベルを高くして、書込み易くなる。
【０１４９】
なお、実施形態５においては、メモリセルのローデータ保持電源を、カラム毎にＶＳＳＭ、およびＶＳＳＭＸに分割したが、両者をまとめて同時に同電位を与えても、効果の差はあるが同様に書込み易くなり、しかも、ローデータ保持電源制御回路の数を半減できて、回路面積を小さくすることができる。
【０１５０】
さらには、ローデータ保持電源制御回路を経ずに、常時ＶＳＳＡレベルを与えても、効果の差はあるが同様に書込み易くなり、しかも、ローデータ保持電源制御回路を省略できて、回路面積を小さくすることができる。
【０１５１】
《発明の実施形態６》
図１３は、本発明の実施形態６に係る半導体記憶装置６００の構成の一例を示すブロック図である。半導体記憶装置６００は、同図に示すように、ＬＳＩチップ６０１、電源回路６０２、および電源電位検知回路６０３を備えている。
【０１５２】
ＬＳＩチップ６０１は、複数のＳＲＡＭ（この例ではＳＲＡＭ５１０〜５１１）を備えている。
【０１５３】
電源回路６０２は、図示せざる電源供給源から供給を受けて、電源電位検知回路６０３から入力された高電圧検出信号ＨＶ（後述）に応じた電源電位で、ＳＲＡＭ用に電源ＶＤＤＭ、ＶＤＤ、ＶＳＳＡを供給するようになっている。具体的には高電圧検出信号ＨＶがＨｉｇｈレベルの場合は、図１４の下表に示すように、ＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡとして、それぞれ１．３Ｖ、１．３Ｖ、０．０Ｖを供給し、Ｌｏｗレベルの場合は、図１４の上表に示すように、それぞれ１．１Ｖ、１．０Ｖ、０．２Ｖを供給する。ＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡは、半導体記憶装置５００と同様に、それぞれＳＲＡＭ５１０〜５１１のメモリセルのハイデータ保持電源ＶＤＤＭ、ワード線ＷＷＬとＲＷＬの図示せざるドライバ用電源、およびメモリセルのローデータ保持電源ＶＳＳＭ、ＶＳＳＭＸとして供給する。
【０１５４】
電源電位検知回路６０３は、図示せざる電源供給減から電源回路６０２に供給されるＳＲＡＭ用電源Ｖｄｄｚの電位を検出し、検出した電位に応じた信号（高電圧検出信号ＨＶ）を出力するようになっている。詳しくは、電源電位検知回路６０３は、検出した電源Ｖｄｄｚの電位が所定の電位以上になると、高電圧検出信号ＨＶをＨｉｇｈレベルに設定して出力し、所定の電位よりも低くなると高電圧検出信号ＨＶをＬｏｗレベルに設定して出力する。ここで、所定の電位とは、ＳＲＡＭ５１０〜５１１の電源電圧動作条件（動作可能な電源電圧）の上限と下限の間の電位である。例えば、上限の電位が１．５Ｖ、下限の電位が０．８Ｖ、また所定の電位が１．２Ｖである場合には、電源電位検知回路６０３は、１．２Ｖで高電圧検出信号ＨＶを切り替える。
【０１５５】
半導体記憶装置６００が動作し、電源電位検知回路６０３が、電源Ｖｄｄｚの値が１．２Ｖよりも低い電位、例えばＶｄｄｚ＝１．０Ｖであることを検出すると、高電圧検出信号ＨＶはＬｏｗレベルとなる。それにより、電源回路６０２は、ＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡに、切り替えて、図１４の上表に示すように、それぞれ１．１Ｖ、１．０Ｖ、０．２Ｖを供給する。ＳＲＡＭ内部への電源供給方法は、実施形態５の例と同様である。
【０１５６】
また、電源電位検知回路６０３が、電源Ｖｄｄｚの値が１．２Ｖよりも高い電位、例えばＶｄｄｚ＝１．３Ｖであることを検出すると、高電圧検出信号ＨＶはＨｉｇｈレベルとなる。それにより、電源回路６０２はＳＲＡＭ用電源ＶＤＤＭ、ＶＤＤ、およびＶＳＳＡの電位を切り換えて、図１４の下表に示すように、それぞれ１．３Ｖ、１．３Ｖ、０．０Ｖを供給する
したがって、Ｖｄｄｚが１．２Ｖよりも高い場合には、メモリセルハイデータ保持電源ＶＤＤＭの電位は、Ｖｄｄｚ＋０．１ＶからＶｄｄｚへと低くなり、また、同様に、選択リードワード線ＲＷＬの電位は、Ｖｄｄｚ＋０．１ＶからＶｄｄｚへと低くなり、さらに、メモリセルのローデータ保持電源ＶＳＳＡの電位は、０．２Ｖから０．０Ｖへと低くなる。
【０１５７】
上記のように構成された半導体記憶装置６００では、以下の実用的効果を得ることができる。
【０１５８】
一般的に、１ポートＳＲＡＭや２ポートＳＲＡＭなどのメモリセルに用いられている、２つのインバータのクロスカップル構成からなるフリップフロップのスタティックノイズマージン、およびライトレベルによって表される書込みマージンは、電源電圧が高くなるにつれて、両方とも増加する。すなわち、高電源電圧時は、低電源電圧時に比べて、読出し易く、かつ書込み易い。
【０１５９】
したがって、メモリセルのスタティックノイズマージン、および書込みマージンを拡大するための電源供給制御では、所定の電位よりも高電源電圧時には制御度合いを緩めることが可能である。これにより、高電圧時の過度の高電位供給によるトランジスタ信頼性の劣化を防ぎ、電力増大を防ぐことができる。
【０１６０】
具体的には、実施形態６の構成のように、低電源電圧時よりも、高電源電圧時にメモリセルのハイデータ保持電源ＶＤＤＭの電位を下げることにより、メモリセルの読出し、書き込みの両マージンを保ちながら、メモリセルにおける消費電力を低減でき、またメモリセルトランジスタのゲート−ソース間電位を下げて、トランジスタ絶縁膜にかかる電界を緩和し、信頼性を向上させることができる。
【０１６１】
また、低電源電圧時よりも、高電源電圧時に、選択されたリードワード線ＲＷＬの電位を下げることにより、メモリセルの読出し、書き込みの両マージンを保ちながら、ワード線が負荷を駆動する際の消費電力を低減でき、メモリセルのアクセストランジスタのゲート絶縁膜にかかる電界を緩和して信頼性を向上させることができる。
【０１６２】
さらに、低電源電圧時よりも、高電源電圧時に、メモリセルのローデータ保持電源ＶＳＳＭ、ＶＳＳＭＸの電位を下げることにより、メモリセルの読出し、書き込みの両マージンを保ちながら、選択カラムにおける、ＶＳＳＭ、ＶＳＳＭＸ駆動に伴う消費電力を低減することができる。
【０１６３】
また、実施形態６のように、高電源電圧時に、メモリセルのハイデータ保持電源ＶＤＤＭの電位を下げて、選択ワード線用電源ＶＤＤと同じ電源を用いることで、供給電源数を低減して回路構成を簡略化できる。
【０１６４】
また、高電源電圧時に、選択ワード線用電源ＶＤＤを、ＳＲＡＭ以外のロジック電源と共用すれば、同様に回路構成を簡略化できる。
【０１６５】
さらに、高電源電圧時に、選択カラムのメモリセルのローデータ保持電源ＶＳＳＭ、ＶＳＳＭＸの電位を非選択カラムのメモリセルのローデータ保持電源に使用する接地電位（０Ｖ）と共用すれば、同様に回路構成を簡略化できる。
【０１６６】
なお、上記の実施形態１〜６で示した構成（図１、図４、図７、図１０〜図１２、図１３〜図１４に示した構成）に、各電位の設定条件を種々組み合わせて適用するなど、上記の各構成要素は論理的に可能な範囲で種々組み合わせてもよい。
【産業上の利用可能性】
【０１６７】
本発明に係る半導体記憶装置は、１ポートＳＲＡＭや、読出しおよび書込みの動作が同時に行なわれる２ポートＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、スタティックノイズマージンの改善と書き込みレベルの改善とを両立することが可能になり、安定したメモリセル特性を持った半導体記憶装置を実現できるという効果を有し、フリップフロップ型メモリセルを備えた半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１６８】
【図１】実施形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】１ポートのメモリセルの構成例を示す図である。
【図３】実施形態１に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す図である。
【図４】実施形態２に係る半導体記憶装置の構成を示すブロック図である。
【図５】２ポートのメモリセルの構成例を示す図である。
【図６】実施形態２に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す図である。
【図７】実施形態３に係る半導体記憶装置の構成を示すブロック図である。
【図８】２ポートのメモリセルの他の構成例を示す図である。
【図９】実施形態３に示した２ポートのメモリセルの半導体チップ上でのレイアウト例を示す図である。
【図１０】実施形態５に係る半導体記憶装置の構成を示すブロック図である。
【図１１】実施形態５に係る半導体記憶装置の内、ＳＲＡＭの内部構成を示すブロック図である。
【図１２】実施形態５に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す図である。
【図１３】実施形態６に係る半導体記憶装置の構成を示すブロック図である。
【図１４】実施形態６に係る半導体記憶装置で読み出し動作や書き込み動作が行われた場合における各端子の電位を示す図である。
【図１５】一般的なフリップフロップ型の１ポートＳＲＡＭメモリセルの構成を示す図である。
【図１６】一般的な２ポートＳＲＡＭの構成を示す図である。
【符号の説明】
【０１６９】
１００      半導体記憶装置
１１０      メモリセル
１２０      ビット線プリチャージ回路
１３１〜１３２    ＡＮＤ回路
１４０      ローデータ保持電源制御回路
１４１      ＮＡＮＤ回路
１４２      ＮＯＴ回路
２００      半導体記憶装置
２１０      メモリセル
２２０      ローデータ保持電源制御回路
２２１      ＮＡＮＤ回路
３００      半導体記憶装置
３１０      メモリセル
３２０      インバータ
４００      メモリセル
４１０      拡散層
４２０      ゲート配線
４３０      コンタクト
４５０、４５１      Ｐ型ウェル領域
４５２      Ｎ型ウェル領域
５００      半導体記憶装置
５０１      ＬＳＩチップ
５０２      電源回路
５１０〜５１１    ＳＲＡＭ
５２０      温度検知回路
５３０      ローデータ保持電源制御回路
６００      半導体記憶装置
６０１      ＬＳＩチップ
６０２      電源回路
６０３      電源電位検知回路
【図１】
2007193928.tif 000003
【図２】
2007193928.tif 000004
【図３】
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【図４】
2007193928.tif 000006
【図５】
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【図６】
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【図７】
2007193928.tif 000009
【図８】
2007193928.tif 000010
【図９】
2007193928.tif 000011
【図１０】
2007193928.tif 000012
【図１１】
2007193928.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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