(57)【要約】【課題】液晶表示装置のＴＦＴ基板を製造する際に、ホトマスクの枚数を減らして、製造プロセスを簡略化する。【解決手段】ガラス基板上に、第１のホトマスクを用いて、ゲート配線ＧＬと共通電極ＣＯＭを形成する。次に、第２のホトマスクを用いて、ドレイン配線ＤＬと画素電極ＰＸを形成する。最後に、第３のホトマスクを用いて、ゲート配線端子ＧＴとドレイン配線端子ＤＴを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のゲート配線と、このゲート配線と交差する複数のドレイン配線と、ドレイン配線とゲート配線との交差部に配置された画素電極と、画素電極とドレイン配線との間に形成された薄膜トランジスタと、画素電極と共に電界を形成する共通電極とからなるＴＦＴ基板を有する液晶表示装置において、
前記ゲート配線と共通電極は、第１のホトマスクで形成され、
前記ドレイン配線と画素電極は、少なくともアモルファスシリコンが積層されて、第２のホトマスクで形成され、
前記ゲート配線とドレイン配線の端子部は、少なくとも保護膜で覆われて、第３のホトマスクで形成されることを特徴とする液晶表示装置。
【請求項２】
複数のゲート配線と、このゲート配線と交差する複数のドレイン配線と、ドレイン配線とゲート配線との交差部に配置された画素電極と、画素電極とドレイン配線との間に形成された薄膜トランジスタと、画素電極の下層に形成された蓄積容量電極とからなるＴＦＴ基板を有する液晶表示装置において、
前記ゲート配線と蓄積容量電極は、第１のホトマスクで形成され、
前記ドレイン配線と画素電極は、少なくともアモルファスシリコンが積層されて、第２のホトマスクで形成され、
前記ゲート配線とドレイン配線の端子部は、少なくとも保護膜で覆われて、第３のホトマスクで形成されることを特徴とする液晶表示装置。
【請求項３】
前記ゲート配線は、ＩＴＯとＭｏ／Ａｌ／Ｍｏが積層され、前記ドレイン配線は、アモルファスシリコンとｎ＋が積層されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
複数のゲート配線と、このゲート配線と交差する複数のドレイン配線と、ドレイン配線とゲート配線との交差部に配置された画素電極と、画素電極とドレイン配線との間に形成された薄膜トランジスタと、画素電極と共に電界を形成する共通電極とからなるＴＦＴ基板を有する液晶表示装置の製造方法において、
前記ゲート配線と共通電極は、第１のホトマスクで形成され、前記ドレイン配線と画素電極は、第２のホトマスクで形成され、前記ゲート配線とドレイン配線の端子部は、第３のホトマスクで形成されることを特徴とする液晶表示装置の製造方法。
【請求項５】
複数のゲート配線と、このゲート配線と交差する複数のドレイン配線と、ドレイン配線とゲート配線との交差部に配置された画素電極と、画素電極とドレイン配線との間に形成された薄膜トランジスタと、画素電極の下層に形成された蓄積容量電極とからなるＴＦＴ基板を有する液晶表示装置の製造方法において、
前記ゲート配線と蓄積容量電極は、第１のホトマスクで形成され、前記ドレイン配線と画素電極は、第２のホトマスクで形成され、前記ゲート配線とドレイン配線の端子部は、第３のホトマスクで形成されることを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３つのホトマスクを用いて製造したＴＦＴ基板を有する液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＴＦＴ基板は、７つのホトマスクを用いて製造されていたが、下記特許文献１には、５つのホトマスクを用いてＴＦＴ基板を製造することが記載されている。また、最近では、４つのホトマスクを用いてＴＦＴ基板を製造することが開発されつつある。
【特許文献１】特開２００１−２０１７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＴＦＴ基板の製造においては、製品となる液晶表示装置のコストを下げるために、ホトマスクの枚数を減らして、製造プロセスを簡略化する必要がある。
【課題を解決するための手段】
【０００４】
本発明は、液晶表示装置のＴＦＴ基板を３つのホトマスクを用いて製造することを特徴とする。
【発明の効果】
【０００５】
ホトマスクの枚数を３枚とすることで、製造プロセスが簡略化され、スループットが向上し、製品の信頼性も向上する。
【発明を実施するための最良の形態】
【０００６】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【０００７】
図１は、ＩＰＳ方式（横電界方式）による半透過型ＴＦＴ基板の製造工程図であって、図の左側に平面図を示し、右側に断面図を示す。
【０００８】
図１において、透明絶縁基板（ガラス基板）上に、複数のゲート配線ＧＬと、このゲート配線ＧＬと交差する複数のドレイン配線ＤＬとを形成し、その交差部に画素電極ＰＸをマトリクス状に配置する。画素電極ＰＸとドレイン配線ＤＬとの間には、薄膜トランジスタＴＦＴを形成する。薄膜トランジスタＴＦＴは、ゲート配線ＧＬに印加される走査信号によりオンオフするスイッチング動作を行い、オン時に、ドレイン配線ＤＬからの画像信号を画素電極ＰＸに印加する。この画素電極ＰＸと共通電極ＣＯＭとで、画像信号に応じた横電界が形成される。
【０００９】
このように、ガラス基板上に薄膜トランジスタＴＦＴを形成したＴＦＴ基板に対向して、カラーフィルタを形成したカラーフィルタ基板が配置される。ＴＦＴ基板とカラーフィルタ基板との間に液晶を封入した液晶表示装置に、画像信号に応じた横電界が液晶に印加されることで、画像が表示される。
【００１０】
図１（ａ）において、ガラス基板上に、共通電極ＣＯＭとなるＩＴＯ(Indium Tin Oxide)とゲート配線ＧＬとなるＭｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏ（モリブデン）を順次連続積層し、その積層上にレジストを塗布する。ゲート配線ＧＬの配線抵抗を低くするために、配線抵抗の低いＡｌ材料が有効である。
【００１１】
このレジストを、断面Ａ−Ａ’，Ｂ−Ｂ’に示すように、第１のホトマスクを用いたグレートーン露光（この場合、２値露光）により、２水準のレジスト膜厚とする。この第１のホトマスクを用いて、不要なＭｏ／Ａｌ／ＭｏとＩＴＯを一括除去して、共通電極ＣＯＭとゲート配線ＧＬを形成する。
【００１２】
次に、ライトアッシングにより、共通電極ＣＯＭとなるＩＴＯ上部のレジストとゲート配線端子ＧＴ部上のレジストを除去する。その後、共通電極ＣＯＭとなるＩＴＯ上のＭｏ／Ａｌ／Ｍｏとゲート配線端子ＧＴ部上のＭｏ／Ａｌ／Ｍｏをエッチ除去した後、残ったレジストを剥離する。
【００１３】
図１（ｂ）において、上記第１のホトマスクで形成された共通電極ＣＯＭとゲート配線ＧＬ上に、ゲート絶縁膜となるＳｉＮ（シリコン窒化膜）とａ−Ｓｉ（アモルファスシリコン）／ｎ＋層を順次連続積層し、さらに、この積層上に、ドレイン配線ＤＬとなるＭｏ／Ａｌ／ＭｏとＩＴＯを順次連続積層し、これらの積層上にレジストを塗布する。
【００１４】
このレジストを、断面Ｃ−Ｃ’，Ｄ−Ｄ’に示すように、第２のホトマスクを用いたグレートーン露光（この場合、３値露光）により、３水準のレジスト膜厚とする。この第２のホトマスクを用いて、不要なＩＴＯ／Ｍｏ／Ａｌ／Ｍｏ／ｎ＋／ａ−Ｓｉを一括除去して、ドレイン配線ＤＬと画素電極ＰＸを形成する。
【００１５】
次に、１回目のライトアッシングにより、画素電極ＰＸの一部の開口部のレジストを除去し、開口部のＩＴＯ／Ｍｏ／Ａｌ／Ｍｏ／ｎ＋／ａ−Ｓｉをエッチ除去することで、横電界方式による半透過型の画素電極ＰＸとする。
【００１６】
次に、２回目のライトアッシングにより、薄膜トランジスタＴＦＴ部のレジストを除去し、薄膜トランジスタＴＦＴ部のＩＴＯ／Ｍｏ／Ａｌ／Ｍｏ／ｎ＋をエッチ除去した後、残ったレジストを剥離する。
【００１７】
図１（ｃ）において、上記第１のホトマスクで形成された共通電極ＣＯＭとゲート配線ＧＬと、上記第２のホトマスクで形成されたドレイン配線ＤＬと画素電極ＰＸ上に、保護膜ＰＡＳを成膜する。
【００１８】
図１（ｄ）において、保護膜ＰＡＳ上にレジスト塗布する。このレジストを第３のホトマスクを用いて露光し、断面Ｅ−Ｅ’，Ｆ−Ｆ’に示すように、ゲート配線端子ＧＴ部とドレイン配線端子ＤＴ部上のＰＡＳ／ＳｉＮをエッチ除去し、外部端子と接続するＩＴＯ面を露出させた後、レジストを剥離する。
【００１９】
本実施例では、ゲート配線端子ＧＴ部とドレイン配線端子ＤＴ部の接続面は、ＩＴＯとなるため、電蝕が生じにくく、端子部のＩＴＯは保護膜ＰＡＳとＳｉＮに覆われているため、大気雰囲気中の水分が遮断され、結果として、液晶表示装置の信頼性が向上する。
【実施例２】
【００２０】
図２は、ＩＰＳ方式（横電界方式）による全透過型ＴＦＴ基板の製造工程図であって、図の左側に平面図を示し、右側に断面図を示す。
【００２１】
図１に示す半透過型ＴＦＴ基板と異なるのは、図２（ｂ）において、第１のホトマスクで形成された共通電極ＣＯＭとゲート配線ＧＬ上に、ゲート絶縁膜となるＳｉＮとａ−Ｓｉ／ｎ＋層を順次連続積層する点は同じであるが、断面Ｃ−Ｃ’，Ｄ−Ｄ’に示すように、この積層上にドレイン配線ＤＬとなるＩＴＯだけを連続積層する点が異なる。
【００２２】
そのため、図２（ｄ）において、断面Ｆ−Ｆ’に示すように、第３のホトマスクで形成されるドレイン配線端子ＤＴ部には、Ｍｏ／Ａｌ／Ｍｏが積層されていない。その他の工程については、図１と同様である。
【００２３】
本実施例では、断面Ｃ−Ｃ’に示すように、画素電極ＰＸ部に、Ｍｏ／Ａｌ／Ｍｏを形成しないので、画素電極ＰＸを全透過型とすることができる。
【実施例３】
【００２４】
図３は、ＩＰＳ方式（横電界方式）による半透過半反射型ＴＦＴ基板の製造工程図であって、図の左側に平面図を示し、右側に断面図を示す。
【００２５】
図１に示す半透過型ＴＦＴ基板と異なるのは、図３（ｂ）において、第１のホトマスクで形成された共通電極ＣＯＭとゲート配線ＧＬ上に、ゲート絶縁膜となるＳｉＮとａ−Ｓｉ／ｎ＋層を順次連続積層する点は同じであるが、断面Ｃ−Ｃ’，Ｄ−Ｄ’に示すように、この積層上にドレイン配線ＤＬとなるＩＴＯ／Ｍｏ／Ａｌを順次連続積層する点が異なる。
【００２６】
そのため、図３（ｄ）において、断面Ｆ−Ｆ’に示すように、第３のホトマスクで形成されるドレイン配線端子ＤＴ部では、Ａｌ／Ｍｏが露出することになる。その他の工程については、図１と同様である。
【００２７】
本実施例では、断面Ｃ−Ｃ’に示すように、画素電極ＰＸの開口部は透過型であり、画素電極ＰＸの表面はＡｌによって反射型となり、画素電極ＰＸを半透過半反射型とすることができる。
【実施例４】
【００２８】
図４は、ＶＡ方式（縦電界方式）による半透過半反射型ＴＦＴ基板の製造工程図であって、図の左側に平面図を示し、右側に断面図を示す。
【００２９】
図１に示す半透過型ＴＦＴ基板と異なるのは、図４（ａ）において、ＩＴＯを蓄積容量電極ＳＴＣとした点である。これに伴って、画素電極ＰＸと対向するカラーフィルタ基板には、共通電極を形成し、この共通電極と画素電極ＰＸとの間に封入された液晶に縦電界を加えることで、画像を表示させる。
【００３０】
また、図１に示す半透過型ＴＦＴ基板と異なるのは、図４（ｂ）において、第１のホトマスクで形成された蓄積容量電極ＳＴＣとゲート配線ＧＬ上に、ゲート絶縁膜となるＳｉＮとａ−Ｓｉ／ｎ＋層を順次連続積層する点は同じであるが、断面Ｃ−Ｃ’，Ｄ−Ｄ’に示すように、この積層上にドレイン配線ＤＬとなるＩＴＯ／Ｍｏ／Ａｌを順次連続積層する点が異なる。さらに、ドレイン配線端子ＤＴ部を、断面Ｅ−Ｅ’に示すように、ゲート配線端子ＧＴ部と同様に加工する点が異なる。
【００３１】
図４（ａ）において、ガラス基板上に、蓄積容量電極ＳＴＣとなるＩＴＯとゲート配線ＧＬとなるＭｏ／Ａｌ／Ｍｏを順次連続積層し、その積層上にレジストを塗布する。ゲート配線ＧＬの配線抵抗を低くするために、配線抵抗の低いＡｌ材料が有効である。
【００３２】
このレジストを、断面Ａ−Ａ’，Ｂ−Ｂ’に示すように、第１のホトマスクを用いたグレートーン露光（この場合、２値露光）により、２水準のレジスト膜厚とする。この第１のホトマスクを用いて、不要なＭｏ／Ａｌ／ＭｏとＩＴＯを一括除去して、蓄積容量電極ＳＴＣとゲート配線ＧＬを形成する。
【００３３】
次に、ライトアッシングにより、蓄積容量電極ＳＴＣとなるＩＴＯ上部のレジストとゲート配線端子ＧＴ部上のレジストを除去する。その後、蓄積容量電極ＳＴＣとなるＩＴＯ上のＭｏ／Ａｌ／Ｍｏとゲート配線端子ＧＴ部上のＭｏ／Ａｌ／Ｍｏをエッチ除去した後、残ったレジストを剥離する。
【００３４】
図４（ｂ）において、上記第１のホトマスクで形成された蓄積容量電極ＳＴＣとゲート配線ＧＬ上に、ゲート絶縁膜となるＳｉＮとａ−Ｓｉ／ｎ＋層を順次連続積層し、さらに、この積層上に、ドレイン配線ＤＬとなるＩＴＯ／Ｍｏ／Ａｌを順次連続積層し、これらの積層上にレジストを塗布する。
【００３５】
このレジストを、断面Ｃ−Ｃ’，Ｄ−Ｄ’，Ｅ−Ｅ’に示すように、第２のホトマスクを用いたグレートーン露光（この場合、３値露光）により、３水準のレジスト膜厚とする。この第２のホトマスクを用いて、不要なＡｌ／Ｍｏ／ＩＴＯ／ｎ＋／ａ−Ｓｉを一括除去して、ドレイン配線ＤＬと画素電極ＰＸを形成する。
【００３６】
次に、１回目のライトアッシングにより、断面Ｃ−Ｃ’に示すように、薄膜トランジスタＴＦＴ部のレジストを除去し、Ａｌ／Ｍｏ／ＩＴＯ／ｎ＋をエッチ除去する。
【００３７】
次に、２回目のライトアッシングにより、断面Ｄ−Ｄ’，Ｅ−Ｅ’に示すように、画素電極ＰＸ部の上半分とドレイン配線ＤＬ部のレジストを除去し、画素電極ＰＸ部の上半分とドレイン配線ＤＬ部のＡｌ／Ｍｏをエッチ除去した後、残ったレジストを剥離する。
【００３８】
図４（ｃ）において、画素電極ＰＸは、透過部ＰＥＮと反射部ＲＥＦに分けられ、半透過半反射型となる。このように、上記第１のホトマスクで形成された蓄積容量電極ＳＴＣとゲート配線ＧＬと、上記第２のホトマスクで形成されたドレイン配線ＤＬと透過部ＰＥＮと反射部ＲＥＦに分けられた画素電極ＰＸ上に、保護膜ＰＡＳを成膜する。
【００３９】
図４（ｄ）において、保護膜ＰＡＳ上にレジスト塗布する。このレジストを第３のホトマスクを用いて露光し、断面Ｆ−Ｆ’，Ｇ−Ｇ’に示すように、ゲート配線端子ＧＴ部とドレイン配線端子ＤＴ部上のＰＡＳ／ＳｉＮをエッチ除去し、外部端子と接続するＩＴＯ面を露出させた後、レジストを剥離する。
【実施例５】
【００４０】
図５は、ＶＡ方式（縦電界方式）による全反射型ＴＦＴ基板の製造工程図であって、図の左側に平面図を示し、右側に断面図を示す。
【００４１】
図４に示す半透過半反射型ＴＦＴ基板と異なるのは、図５（ｂ）において、断面Ｄ−Ｄ’に示すように、画素電極ＰＸ部のレジストの膜厚を一様にして、画素電極ＰＸの表面のＡｌを残して、反射面とする点である。その他の工程については、図４と同様である。
【図面の簡単な説明】
【００４２】
【図１】ＩＰＳ方式（横電界方式）による半透過型ＴＦＴ基板の製造工程図。
【図２】ＩＰＳ方式（横電界方式）による全透過型ＴＦＴ基板の製造工程図。
【図３】ＩＰＳ方式（横電界方式）による半透過半反射型ＴＦＴ基板の製造工程図。
【図４】ＶＡ方式（縦電界方式）による半透過半反射型ＴＦＴ基板の製造工程図。
【図５】ＶＡ方式（縦電界方式）による全反射型ＴＦＴ基板の製造工程図。
【符号の説明】
【００４３】
ＣＯＭ…共通電極、ＧＬ…ゲート配線、ＧＴ…ゲート配線端子、ＤＬ…ドレイン配線、ＰＸ…画素電極、ＴＦＴ…薄膜トランジスタ、ＤＴ…ドレイン配線端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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