(57)【要約】【課題】  出力端子にコンデンサを付加しなくても出力電圧の変動が小さい電源レギュレータ回路を提供する。【解決手段】  電源レギュレータ回路は、入力電源端子１０と出力端子２０との間に接続されるＰ型ＭＯＳＦＥＴ１と、出力端子２０と接地端子３０との間に接続される抵抗Ｒ１およびＲ２と、出力端子２０の出力電圧Ｖｏｕｔを抵抗Ｒ１、Ｒ２で分圧した帰還電圧Ｖｆｂと基準電圧生成回路２で生成した基準電圧Ｖｒｅｆとを比較し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するようＰ型ＭＯＳＦＥＴ１のゲート端子へ入力する電圧を変化させる比較器３とを備え、Ｐ型ＭＯＳＦＥＴ１に並列に接続され、出力電圧Ｖｏｕｔが所定の電圧のときはオフしていて、出力電圧Ｖｏｕｔが低下したときにオンするＮ型ＭＯＳＦＥＴ４と、Ｎ型ＭＯＳＦＥＴ４のゲート電圧を生成する定電圧生成回路５Ａとを有する。【選択図】  図１
2007011947.tif 000002
【特許請求の範囲】
【請求項１】
入力電源端子にソース端子が接続され、出力端子にドレイン端子が接続されるＰ型ＭＯＳＦＥＴと、
前記出力端子と接地端子との間に接続される第１および第２の抵抗と、
前記出力端子の出力電圧を前記第１および第２の抵抗で分圧した帰還電圧と基準電圧とを比較し、前記帰還電圧が前記基準電圧と一致するよう前記Ｐ型ＭＯＳＦＥＴのゲート端子へ入力する電圧を変化させる比較器と
を備え、
前記Ｐ型ＭＯＳＦＥＴに並列に接続され、前記出力電圧が所定の電圧のときはオフしていて、前記出力電圧が低下したときにオンするＮ型ＭＯＳＦＥＴを有すること
を特徴とする電源レギュレータ回路。
【請求項２】
前記Ｎ型ＭＯＳＦＥＴのしきい値電圧より低い一定電圧を生成して前記Ｎ型ＭＯＳＦＥＴのゲート端子へ入力する定電圧生成生回路を有することを特徴とする請求項１に記載の電源レギュレータ回路。
【請求項３】
前記定電圧生成回路は、前記入力電圧端子へ接続されることを特徴とする請求項２に記載の電源レギュレータ回路。
【請求項４】
前記定電圧生成回路は、前記基準電圧が入力されることを特徴とする請求項２に記載の電源レギュレータ回路。
【請求項５】
前記Ｎ型ＭＯＳＦＥＴのゲート端子へ前記Ｎ型ＭＯＳＦＥＴのしきい値電圧より低い一定電圧を入力する端子を有することを特徴とする請求項１に記載の電源レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源レギュレータ回路に関し、特に入力電源電圧を降圧して所定の出力電圧を発生する電源レギュレータ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ型ＬＳＩの素子数の増加に伴い、ＣＭＯＳ型ＬＳＩの発熱が大きな問題となっている。その対策の１つとして、ＣＭＯＳ型ＬＳＩ内部の動作電圧を下げることが有効である。一方、ＣＭＯＳ型ＬＳＩの入出力部は、外部とのインターフェースの仕様上、従来の動作電圧を使用しなければならない場合がある。そこで、ＣＭＯＳ型ＬＳＩの入出力部へは、従来の高い電圧で供給される電源電圧をそのまま与え、ＣＭＯＳ型ＬＳＩ内部回路へは、この電源電圧を降圧して低い電圧を与えることが行われる。そのため、ＣＭＯＳ型ＬＳＩの内部に、入力電源電圧を降圧して所定の出力電圧を発生する電源レギュレータ回路を組み込むことがある。
【０００３】
ＣＭＯＳ型ＬＳＩに組み込まれる電源レギュレータ回路として、Ｐ型ＭＯＳＦＥＴのソース端子を入力電源端子に接続し、ドレイン端子に抵抗負荷を接続して、このドレイン端子の電圧を出力電圧Ｖｏｕｔとする回路が用いられる。
【０００４】
この電源レギュレータ回路では、上述の負荷抵抗をＰ型ＭＯＳＦＥＴのドレイン端子と接地端子との間に直列に接続した２つの抵抗Ｒ１、Ｒ２とし、この抵抗Ｒ１、Ｒ２で出力電圧Ｖｏｕｔを分圧した電圧を帰還電圧Ｖｆｂとして、基準電圧Ｖｒｅｆと比較する比較器を設け、この比較器の出力をＰ型ＭＯＳＦＥＴのゲート端子に入力する回路構成がとられる。
【０００５】
このような構成の電源レギュレータ回路において、比較器がＶｆｂ＝ＶｒｅｆとなるようにＰ型ＭＯＳＦＥＴのゲート電圧を変化させることにより出力電圧Ｖｏｕｔを制御することが行われる。このような帰還制御を行うことにより、Ｐ型ＭＯＳＦＥＴのドレイン端子からＶｏｕｔ＝Ｖｒｅｆ×（１＋Ｒ１／Ｒ２）となる一定の出力電圧が得られる。
【０００６】
ただし、このような帰還制御には次のような問題がある。それは、帰還経路に抵抗Ｒ１、Ｒ２が存在するため、その抵抗値が帰還速度を決定する１つの要因になることである。
【０００７】
例えば、モバイル用途のＬＳＩでは低消費電力が要求されるので、抵抗に流れる電流を少なくするため、抵抗Ｒ１、Ｒ２の抵抗値を１ＭΩ以上にすることがある。このような場合、電源レギュレータ回路の負荷電流が急激に増加して出力電圧Ｖｏｕｔが急激に低下すると、電源レギュレータ回路の比較器が出力電圧Ｖｏｕｔを元に戻そうとするが、抵抗Ｒ１、Ｒ２と寄生容量のために帰還電圧Ｖｆｂの変化が遅く、また、比較器が所望の電圧を出力するまでの時間が長い場合もあり、出力電圧Ｖｏｕｔの回復に長い時間を要する。
【０００８】
そこで、電源レギュレータ回路の負荷電流が急激に変化しても出力電圧Ｖｏｕｔが急激に変化しないように、電源レギュレータ回路の出力端子、すなわちＰ型ＭＯＳＦＥＴのドレイン端子にコンデンサを付加することが行われる（例えば、特許文献１参照。）
このコンデンサの付加により、出力電圧Ｖｏｕｔの変動を小さくすることができるが、抵抗Ｒ１、Ｒ２の抵抗値が１ＭΩ以上であるような場合や、Ｖｏｕｔの負荷電流が数十μＡである場合、十分な出力電圧変動抑制効果を得るには、コンデンサの容量を１μＦ程度の大容量にしなければならない。
【０００９】
しかし、このような大容量のコンデンサをＬＳＩの内部に形成するには膨大な面積を必要とし、ＬＳＩのチップサイズを考慮すると、現実的には、ＬＳＩの内部にこのコンデンサを形成することができないという問題があった。また、このコンデンサを外付け部品としてＬＳＩの外部端子に接続するようにすると、ＬＳＩを搭載する基板の部品点数の増加、基板作成工程の増加を招くという問題があった。
【特許文献１】特開２００４−３４１８７７号公報  （第９ページ、図４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、出力端子にコンデンサを付加しなくても出力電圧の変動が小さい電源レギュレータ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、入力電源端子にソース端子が接続され、出力端子にドレイン端子が接続されるＰ型ＭＯＳＦＥＴと、前記出力端子と接地端子との間に接続される第１および第２の抵抗と、前記出力端子の出力電圧を前記第１および第２の抵抗で分圧した帰還電圧と基準電圧とを比較し、前記帰還電圧が前記基準電圧と一致するよう前記Ｐ型ＭＯＳＦＥＴのゲート端子へ入力する電圧を変化させる比較器とを備え、前記Ｐ型ＭＯＳＦＥＴに並列に接続され、前記出力電圧が所定の電圧のときはオフしていて、前記出力電圧が低下したときにオンするＮ型ＭＯＳＦＥＴを有することを特徴とする電源レギュレータ回路が提供される。
【発明の効果】
【００１２】
本発明によれば、負荷電流が急激に増加して出力電圧が下がるとＮ型ＭＯＳＦＥＴが速やかに導通して負荷電流を供給するので、出力電圧の変動を小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る電源レギュレータ回路の構成の例を示す回路図である。
【００１５】
本実施例の電源レギュレータ回路は、入力電源端子１０にソース端子が接続され、出力端子２０にドレイン端子が接続されるＰ型ＭＯＳＦＥＴ１と、入力電源端子１０と接地端子３０とに接続されて基準電圧Ｖｒｅｆを生成する基準電圧生成回路２と、出力端子２０と接地端子３０との間に直列に接続され、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂを生成する抵抗Ｒ１および抵抗Ｒ２と、反転入力（−）端子に入力された基準電圧Ｖｒｅｆの値と、非反転入力（＋）端子に入力された帰還電圧Ｖｆｂの値とを比較し、その差分に応じた電圧をＰ型ＭＯＳＦＥＴ１のゲート端子へ入力する比較器３とからなる従来の電源レギュレータ回路に、Ｐ型ＭＯＳＦＥＴ１に並列に接続されて、入力電源端子１０にドレイン端子が接続され、出力端子２０にソース端子が接続されるＮ型ＭＯＳＦＥＴ４を設け、さらに、入力電源端子１０と接地端子３０とに接続されてＮ型ＭＯＳＦＥＴ４のゲート端子へ与える定電圧を生成する定電圧生成回路５Ａを備えた構成を有する。
【００１６】
定電圧生成回路５Ａは、出力電圧Ｖｏｕｔが所定の電圧であるときのＮ型ＭＯＳＦＥＴ４のゲート−ソース間電圧Ｖｇｓが、Ｎ型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈより小さくなる（Ｖｇｓ＜Ｖｔｈ）ような定電圧を発生する。したがって、出力電圧Ｖｏｕｔが所定の電圧である通常動作時には、Ｎ型ＭＯＳＦＥＴ４はオフしている。
【００１７】
このように通常はＮ型ＭＯＳＦＥＴ４がオフしているため、本実施例の電源レギュレータ回路も、従来の電源レギュレータ回路と同様、Ｖｏｕｔ＝Ｖｒｅｆ×（１＋Ｒ１／Ｒ２）で決定される出力電圧Ｖｏｕｔを出力する。
【００１８】
出力端子２０に接続される負荷を流れる負荷電流が急激に増加すると、出力電圧Ｖｏｕｔが低下し、出力電圧Ｖｏｕｔを抵抗Ｒ１および抵抗Ｒ２で分圧した帰還電圧Ｖｆｂも低下する。そのため、比較器３は、Ｐ型ＭＯＳＦＥＴ１を流れる電流が増加するようＰ型ＭＯＳＦＥＴ１のゲート電圧を下げようとする。しかし、抵抗Ｒ１および抵抗Ｒ２による帰還時間が大きいため、Ｐ型ＭＯＳＦＥＴ１を流れる電流の増加の割合は小さい。
【００１９】
一方、出力電圧Ｖｏｕｔが低下して、Ｎ型ＭＯＳＦＥＴ４のゲート−ソース間電圧Ｖｇｓが、Ｎ型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ以上（Ｖｇｓ≧Ｖｔｈ）になると、Ｎ型ＭＯＳＦＥＴ４がオンし、負荷電流を供給するようになる。このとき、Ｎ型ＭＯＳＦＥＴ４には常に一定のゲート電圧が印加されているため、Ｎ型ＭＯＳＦＥＴ４は急速に導通し、負荷電流を急速に供給する。
【００２０】
このようなＮ型ＭＯＳＦＥＴ４による高速な電流補強により、出力電圧Ｖｏｕｔの大幅な電圧低下を抑えることができる。
【００２１】
図２に、負荷電流が急激の増加した場合の本実施例の出力電圧Ｖｏｕｔと、比較例としてＮ型ＭＯＳＦＥＴ４を有さない従来の電源レギュレータ回路の出力電圧Ｖｏｕｔのシミュレーションによる波形を示す。
【００２２】
図２に示すように、Ｎ型ＭＯＳＦＥＴ４を有さない従来の電源レギュレータ回路の場合、負荷電流が急激に増加すると、出力電圧Ｖｏｕｔは大きく低下し、また、元の電圧に回復するまでの時間が長い。それに対して、本実施例の電源レギュレータ回路の場合、負荷電流が急激に増加すると、Ｎ型ＭＯＳＦＥＴ４がオンするまでの間は出力電圧Ｖｏｕｔが低下するが、Ｎ型ＭＯＳＦＥＴ４がオンすると、出力電圧Ｖｏｕｔは急速に回復する。
【００２３】
したがって、従来の電源レギュレータ回路に比べて、本実施例の電源レギュレータ回路の出力電圧Ｖｏｕｔの変動は小さく抑えられる。
【００２４】
このような本実施例によれば、電源レギュレータ回路の負荷電流が急激に増加して、電源レギュレータ回路の出力電圧が下がると、Ｐ型ＭＯＳＦＥＴに並列に接続したＮ型ＭＯＳＦＥＴが速やかに導通して負荷電流を供給するので、電源レギュレータ回路の出力電圧の変動を小さくすることができる。
【実施例２】
【００２５】
図３は、本発明の実施例２に係る電源レギュレータ回路の構成の例を示す回路図である。
【００２６】
本実施例の電源レギュレータ回路が実施例１の電源レギュレータ回路と異なる点は、定電圧生成回路５Ｂが基準電圧生成回路２に接続されていることである。
【００２７】
その他の回路構成は実施例１と同じであり、その動作も実施例１と同じである。そこで、図３において、図１に示す回路要素と同じ回路要素には図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００２８】
本実施例の定電圧生成回路５Ｂは基準電圧生成回路２に接続されており、Ｎ型ＭＯＳＦＥＴ４のゲート端子へ入力する定電圧を基準電圧生成回路２の出力である基準電圧Ｖｒｅｆから生成する。この基準電圧Ｖｒｅｆは、入力電源端子１０へ入力される入力電源に電圧変動があっても一定電圧を出力するよう基準電圧生成回路２により制御されている。したがって、定電圧生成回路５Ｂへ入力される基準電圧Ｖｒｅｆは安定している。
【００２９】
一方、実施例１の定電圧生成回路５Ａは入力電源端子１０に接続されて、入力電源電圧からＮ型ＭＯＳＦＥＴ４のゲート端子へ入力する定電圧を生成している。そのため、定電圧生成回路５Ｂへ入力される入力電源電圧は変動する。したがって、実施例１の定電圧生成回路５Ａには、基準電圧生成回路２と同様、入力電源の電圧変動を抑制する制御が必要となる。
【００３０】
これに対して、本実施例の定電圧生成回路５Ｂでは、電圧レベルが安定している基準電圧ＶｒｅｆからＮ型ＭＯＳＦＥＴ４のゲート端子へ入力する定電圧を生成するため、実施例１の定電圧生成回路５Ａと異なり、入力電源の電圧変動を抑制する制御が不要となる。そのため、本実施例の定電圧生成回路５Ｂは、実施例１の定電圧生成回路５Ａに比べて、回路を簡素化することができる。
【００３１】
このような本実施例によれば、Ｎ型ＭＯＳＦＥＴのゲート端子へ入力する電圧を電圧レベルが安定している基準電圧Ｖｒｅｆから生成するため、Ｎ型ＭＯＳＦＥＴのゲート端子へ入力する電圧を定電圧に制御する回路を簡単に構成することができる。
【実施例３】
【００３２】
図４は、本発明の実施例３に係る電源レギュレータ回路の構成の例を示す回路図である。
【００３３】
本実施例の電源レギュレータ回路が実施例１の電源レギュレータ回路と異なる点は、Ｎ型ＭＯＳＦＥＴ４のゲート端子へ入力する電圧を定電圧生成回路５Ａから入力するのではなく、ゲート電圧入力端子４０から入力する点である。
【００３４】
その他の回路構成は実施例１と同じであり、その動作も実施例１と同じである。そこで、図４において、図１に示す回路要素と同じ回路要素には図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００３５】
本実施例のゲート電圧入力端子４０は、電源レギュレータ回路の外部からＮ型ＭＯＳＦＥＴ４のゲート端子へ、出力電圧Ｖｏｕｔが所定の電圧であるときのＮ型ＭＯＳＦＥＴ４のゲート−ソース間電圧Ｖｇｓが、Ｎ型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈより小さくなる（Ｖｇｓ＜Ｖｔｈ）ような電圧を入力する端子である。
【００３６】
実施例１の定電圧生成回路５Ａあるいは実施例２の定電圧生成回路５Ｂは、電源レギュレータ回路の内部に予め作られているため、その出力電圧は固定である。したがって、Ｎ型ＭＯＳＦＥＴ４を流れる電流量も固定されている。
【００３７】
これに対して、本実施例では、Ｎ型ＭＯＳＦＥＴ４のゲート端子へ入力する電圧をゲート電圧入力端子４０により変更することができる。これにより、出力端子４０に接続される負荷に流れる電流の大きさに応じて、Ｎ型ＭＯＳＦＥＴ４に流す電流量を自由に制御することができる。
【００３８】
このような本実施例によれば、Ｎ型ＭＯＳＦＥＴのゲート端子へ入力する電圧を電源レギュレータの外部から制御することができるので、Ｎ型ＭＯＳＦＥＴに流す電流量の制御の自由度を広げることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１に係る電源レギュレータ回路の構成の例を示す回路図。
【図２】本発明の実施例１に係る電源レギュレータ回路の動作の例を示すシミュレーション波形図。
【図３】本発明の実施例２に係る電源レギュレータ回路の構成の例を示す回路図。
【図４】本発明の実施例３に係る電源レギュレータ回路の構成の例を示す回路図。
【符号の説明】
【００４０】
１  Ｐ型ＭＯＳＦＥＴ
２  基準電圧生成回路
３  比較器
４  Ｎ型ＭＯＳＦＥＴ
５Ａ、５Ｂ  定電圧生成回路
１０  入力電源端子
２０  出力端子
３０  接地端子
４０  ゲート電圧入力端子
Ｒ１、Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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