(57)【要約】      （修正有）【課題】スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。【解決手段】制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。使用中のＣＫｉｎ１又はＣＫｉｎ２と、ＣＫｏｕｔのプリセットされ、位相シフトされたＣＫ＜１：８＞間の位相差を決定し、ＤＣＯを制御するために使用され、使用されていないＣＫｉｎ２又はＣＫｉｎ１がＣＫｏｕｔを発生するために、位相が調節される。入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。【選択図】図１
2007329914.tif 000002
【特許請求の範囲】
【請求項１】
フェーズロックループの出力信号（ＣＫｏｕｔ）を発生するための制御可能なオシレータ（ＤＣＯ）を具備しており且つフェーズロックループの入力クロックとして使用するために第一クロック（ＣＫｉｎ１）と第二クロック（ＣＫｉｎ２）との間でスイッチングするためのスイッチオーバー手段（２２）を具備しているフェーズロックループ（１２）において、
異なる動作モード間でスイッチさせることが可能な位相検知器（ＰＤ１，ＰＤ２）が２つのクロック（ＣＫｉｎ１，ＣＫｉｎ２）の各々に対して設けられており、現在使用中のクロック（ＣＫｉｎ１又はＣＫｉｎ２）に対する位相検知器（ＰＤ１又はＰＤ２）は第一動作モードとされ且つ現在使用中でないクロック（ＣＫｉｎ２又はＣＫｉｎ１）に対する位相検知器（ＰＤ２又はＰＤ１）は第二動作モードとされ、且つ第一動作モードにある各位相検知器（ＰＤ１，ＰＤ２）が使用されているクロック（ＣＫｉｎ１又はＣＫｉｎ２）と出力信号（ＣＫｏｕｔ）のプリセットされ位相シフトされたバージョン（ＣＫ＜１：８＞）との間の位相差を決定し且つそれを供給してオシレータ（ＤＣＯ）を制御し且つ第二動作モードにある位相シフトを設定する、ことを特徴とするフェーズロックループ。
【請求項２】
請求項１において、オシレータ（ＤＣＯ）が位相検知器（ＰＤ１，ＰＤ２，ＰＤ３）に対して幾つかの位相（ＣＫ ０，ＣＫ ９０）を具備する出力信号（ＣＫｏｕｔ）を供給する構成とされており、且つ位相検知器（ＰＤ１，ＰＤ２，ＰＤ３）が、
これらの位相（ＣＫ ０，ＣＫ ９０）の間の補間及びプリセットされ補間された信号（ＣＫ＜１：８＞）の供給のための調節可能な位相補間器（３０）、及び
クロック（ＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３）位相を補間した信号（ＣＫ＜１：８＞）位相と比較し且つその位相差を表わす位相検知器出力信号（ＰＤ ＯＵＴ＜９：０＞）の供給のための位相比較器手段（３２）、
を有しているフェーズロックループ。
【請求項３】
先行する請求項のうちのいずれかにおいて、位相検知器（ＰＤ１，ＰＤ２，ＰＤ３）が第二動作モードにおいて活性化されるフェーズロックループ（３６，３８，４０，３０）を有しており、それは、位相差を表わす位相検知器出力信号（ＰＤ ＯＵＴ＜９：０＞）が出力信号（ＣＫｏｕｔ）の位相シフトしたバージョン（ＣＫ＜１：８＞）を発生する位相シフト手段（３０）を調節するために使用されることによりこの位相検知器出力信号を制御するフェーズロックループ。
【請求項４】
先行する請求項のうちのいずれかにおいて、位相検知器（ＰＤ１，ＰＤ２，ＰＤ３）がデジタル的に位相差を表わす位相検知器出力信号（ＰＤ ＯＵＴ＜９：０＞）を発生するフェーズロックループ。
【請求項５】
フェーズロックループ（１２）を動作させる方法において、制御可能なオシレータ（ＤＣＯ）がフェーズロックループの出力信号（ＣＫｏｕｔ）を発生し且つフェーズロックループ入力クロックとして使用するために第一クロック（ＣＫｉｎ１）と第二クロック（ＣＫｉｎ２）との間でスイッチさせることが可能であり、
現在使用中のクロック（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号（ＣＫｏｕｔ）を発生するためには、このクロックと出力信号（ＣＫｏｕｔ）のプリセットされ位相シフトされたバージョン（ＣＫ＜１：８＞）との間で位相差が決定され且つオシレータ（ＤＣＯ）を制御するために使用され、一方現在使用中ではないクロック（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号（ＣＫｏｕｔ）を発生するためには、位相シフトが調節される、ことを特徴とする方法。
【請求項６】
請求項５において、出力信号（ＣＫｏｕｔ）が幾つかの位相（ＣＫ ０，ＣＫ ９０）が供給され、且つ出力信号（ＣＫｏｕｔ）の位相シフトされたバージョン（ＣＫ＜１：８＞）がこれらの位相（ＣＫ ０，ＣＫ ９０）の間の調節可能な補間により発生される方法。
【請求項７】
請求項５又は６において、現在使用中でないクロック（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号（ＣＫｏｕｔ）を発生するためには、位相シフト設定が位相制御により達成され、その場合に、位相差を表わす信号（ＰＤ ＯＵＴ＜９：０＞）が出力信号（ＣＫｏｕｔ）位相シフトを調節するためにこの信号を使用することにより制御される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェーズロックループの出力信号を発生するための制御可能なオシレータを具備しており且つフェーズロックループの入力クロックとして使用するために第一クロックと第二クロックとの間でスイッチングさせるスイッチオーバー手段を具備しているフェーズロックループに関するものである。
【０００２】
更に、本発明は、フェーズロックループを動作させる方法に関するものであって、その場合に、制御可能なオシレータがフェーズロックループの出力信号を発生し且つフェーズロックループ入力クロックとして使用するために第一クロックと第二クロックとの間でスイッチさせることが可能である。
【背景技術】
【０００３】
以後「ＰＬＬ」とも略称するこのタイプのフェーズロックループ、及びＰＬＬ用のこのタイプの動作方法は、例えば、米国特許第６，７４１，１０９号明細書から既知である。
【０００４】
一般的には、入力周波数を具備する入力クロックでのフィードバックによって出力周波数を具備する出力信号を発生する制御オシレータを同期させるために使用される。この目的のために、ＰＬＬは位相検知器又は位相比較器を有しており、その入力には入力クロック及びＰＬＬ出力信号が印加される。これら２つの信号の間の位相差を表わす信号は、主に、オシレータを制御するためのアクティブ又はパッシブのデジタル又はアナログフィルタ（ループフィルタ）を介して使用される。
【０００５】
ＰＬＬ回路は種々の適用分野を有している。例えば、ＰＬＬはデジタル信号シーケンス又はＦＭ変調からのクロック回復のために使用することが可能である。「ＳＯＮＥＴ」又は「ＳＤＨ」のような通信スタンダードにおいては、データ送信及び受信のためのクロックを発生するためにクロック発生回路が必要とされる。この種類の回路においては、ＰＬＬ回路は通信システムにおいて使用するために例えば基準として供給される入力クロックから１つ又はそれ以上の出力クロックを発生する場合がある。この場合において、ＰＬＬ出力信号の入力クロックとの同期はこれら２つの信号の周波数が同一であることを必ずしも意味するものではない。そうではなく、ＰＬＬ回路の入力及び／又は出力及び／又はフィードバック経路において周波数分割器を配置させることによりそれ自身既知の態様で多かれ少なかれ任意の周波数比を達成することが可能である。
【０００６】
前述した米国特許第６，７４１，１０９号がそうであるように、本発明は、この種類のＰＬＬの場合に、ＰＬＬ入力クロックとして使用するために第一クロックと第二クロックとの間でスイッチさせることが可能であることを仮定している。この場合において、ＰＬＬ入力クロックとして２個を超えるクロックが使用されることも可能である。実際に、幾つかのクロックのうちから唯１つのクロックが選択され且つＰＬＬ出力信号を発生するために実際に使用されることが基本である。幾つかのクロックを設けることが有益的である場合があり、特に通信システムにおいて冗長性を発生する場合にそうである。例えば、基準として使用されているクロックのうちの１つが「喪失」すると、クロック発生ＰＬＬ回路におけるＰＬＬ入力クロックとして使用するために別のクロックへスイッチすることが可能である。この場合に、特にＰＬＬをクロック発生又はクロック回復のために通信システムにおいて使用する場合には、このようなスイッチオーバーに起因してＰＬＬ出力信号において顕著な位相変化（「フェーズヒット（ｐｈａｓｅ  ｈｉｔ）」）が存在しないことが望ましい。然しながら、スイッチの直前において第一及び第二クロックが異なる位相にある場合にはこの種類の位相変化が発生する場合がある。
【０００７】
スイッチオーバーの結果としてのエラチックな位相変化を回避するための既知の可能性は非常に低いＰＬＬ帯域幅（「ループ利得」）を選択することが関与する（例えば、前述した通信システムにおいては数Ｈｚの程度）。この場合においては、例えスイッチされるクロックがスイッチングの直前において比較的大きな位相差を有している場合であっても、ＰＬＬ出力信号の位相は非常にゆっくりと変化するに過ぎない。前述した通信システムにおいては、この場合においてデータ送信エラーが発生することはない。然しながら、このソリューションは、例えば、以下の２つの欠点を包含しており、第一には、集積回路装置において特に低いＰＬＬ帯域幅を達成することは困難である。第二に、低いＰＬＬ帯域幅は、又、ＰＬＬに対する不利益的により小さなキャプチャレンジ即ち捕獲範囲となる。数ＨｚのＰＬＬ帯域幅の場合、ＰＬＬキャプチャレンジは、例えば、１ｐｐｍより小さい場合がある。
【０００８】
前述した米国特許第６，７４１，１０９号は、ＰＬＬ出力信号における位相変化がスイッチオーバーから発生することを回避するか又は「ヒットレススイッチング（ｈｉｔｌｅｓｓ  ｓｗｉｔｃｈｉｎｇ）」を保証するために、出力信号を発生するために現在使用中ではないクロックに対する位相差はＰＬＬ出力信号から派生されたフィードバック信号に関連して決定され且つ格納されるべきであることを示唆している。このクロックに対してスイッチが発生する場合には、格納されている位相差がその位相差を補償するために適宜の点においてＰＬＬ内に注入される。このソリューションにおける問題は、実際上達成することが可能な補償精度及びその補償のために必要とされるスイッチング消費である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能であるようにフェーズロックループ又は上述したタイプの方法を改良することである。
【課題を解決するための手段】
【００１０】
本発明に基づくフェーズロックループは、異なる動作モード間でスイッチさせることが可能な位相検知器が２つのクロックに対して設けられていることを特徴としており、その場合に現在使用中のクロックに対する位相検知器が第一動作モードとされ且つ現在使用中ではないクロックに対する位相検知器が第二動作モードとされ、且つ第一動作モードにおける各位相検知器が使用されているクロックと出力信号のプリセットされ位相シフトされたバージョンとの間の位相差を決定し且つそれをオシレータを制御するために供給し且つ第二動作モードにおける位相シフトを設定する。
【００１１】
本発明に基づく動作方法は、現在使用中のクロックが出力信号を発生するために、このクロックと出力信号のプリセットされた位相シフトされたバージョンとの間で位相差が決定され且つオシレータを制御するために使用され、一方現在使用されていないクロックが出力信号を発生するために、位相シフトが調節されることを特徴としている。
【００１２】
ヒットレススイッチングの補償精度又は品質は、本発明により著しく改善させることが可能である。このことは、比較的低い回路技術消費で有益的に達成される。本発明においては、入力クロックとして使用される幾つかのクロックの間に存在する位相差はスイッチオーバーの前に効果的に調節されるか又は補償され、従って、特に、スイットオーバーから発生するＰＬＬ出力信号における不所望の位相変化は高精度で回避することが可能である。このことは非常に低いＰＬＬ帯域幅を必要とするものではない。それとは反対に、本発明に基づくソリューションは高いＰＬＬ帯域幅と適合性がある。
【００１３】
本方法の好適実施例においては、出力信号が幾つかの位相で供給され、且つ出力信号の位相シフトされたバージョンがこれらの位相の間の調節可能な補間により発生されることが意図されている。本発明に基づくＰＬＬにおいては、例えば、このことは、出力信号が幾つかの位相を有する位相検知器へ供給されるような構成のオシレータにより達成することが可能であり、その場合に、位相検知器は、
これらの位相の間の補間及びプリセットされ補間された信号の供給のための調節可能な位相補間器、及び
クロック位相を補間した信号位相と比較し且つ位相差を表わす位相検知器出力信号を供給する位相比較器手段、
を有している。
【００１４】
本方法の別の好適実施例においては、現在使用されていないクロックが出力信号を発生するために、位相シフト設定が位相制御により達成されるべきであり、その場合に位相差を表わす信号が出力信号位相シフトを調節するためにこの信号を使用することにより制御されるということが意図されている。本発明に基づくＰＬＬにおいては、このことは、例えば、出力信号の位相シフトされたバージョンを発生する位相シフト手段を調節するために位相検知器出力信号が使用されることにより位相差を表わす位相検知器出力信号を制御する第二動作モードにおいて活性化されたフェーズロックループを有する位相検知器により達成することが可能である。位相シフト手段は、例えば、上述した位相補間器とすることが可能である。
【００１５】
１実施例においては、位相検知器が位相差をデジタル的に表わす位相検知器出力信号を発生することが意図されている。この場合には、位相検知器出力信号は、デジタル的に制御されるオシレータ（ＤＣＯ）に対して制御信号を供給するデジタルフィルタを介して通過することが可能である。ＰＬＬフィルタに対して対応する修正を行うことによりアナログ電圧制御オシレータ（ＶＣＯ）を使用することも可能であることは勿論である。
【発明を実施するための最良の形態】
【００１６】
図１はＰＬＬ（フェーズロックループ）１２を具備するＰＬＬ回路１０を示している。
【００１７】
ＰＬＬ１２は出力信号ＣＫｏｕｔ又は２つの位相ＣＫ ０及びＣＫ ９０を具備するこの出力信号の２位相バージョンを発生するためのデジタル制御オシレータ（ＤＣＯ）を有している。２つの信号ＣＫ ０，ＣＫ ９０は、９０度の互いに相対的に固定された位相差及び出力信号ＣＫｏｕｔと相対的な固定された位相差を有している。最も簡単な場合においては、信号ＣＫｏｕｔは信号ＣＫ ０及びＣＫ ９０のうちの１つと同一である。
【００１８】
図示した例示的実施例においては、ＰＬＬ出力信号ＣＫｏｕｔは幾つかの出力分割器１４−１乃至１４−４へ供給され、それらは所定の分割比に基いて各場合におけるＰＬＬ出力信号周波数を分割し且つそれを出力段１６−１乃至１６−４へ出力し、該出力段は該信号を各場合における差動的出力クロックＣＫｏｕｔ１乃至ＣＫｏｕｔ４へ変換する。
【００１９】
入力端において、幾つかの差動的クロックＣＫｉｎ１乃至ＣＫｉｎ３が回路１０へ供給され、それらは３個の入力段１８−１乃至１８−３によって非差動的表現へ初期的に変換され且つ３個の入力分割器２０−１乃至２０−３を介してＰＬＬ１２内へ入力される。
【００２０】
以後「入力信号ＣＫｉｎ」とも呼称するクロックＣＫｉｎ１乃至ＣＫｉｎ３の各々に対して、位相検知器ＰＤ１，ＰＤ２又はＰＤ３が図示した如くに設けられている。
【００２１】
以後「位相検知器ＰＤ」としても呼称するこれらの位相検知器ＰＤ１乃至ＰＤ３の各々は、与えられた動作モード（「第一動作モード」）において、問題のクロックＣＫｉｎ（又は分割器２０−１，２０−２又は２０−３により発生されたその周波数分割バージョン）と出力信号ＣＫｏｕｔのプリセットされ位相シフトされたバージョンとの間の位相差を決定し且つそれをデジタル制御オシレータ（ＤＣＯ）を制御するために供給することが可能である。この目的のために、位相検知器ＰＤの出力はマルチプレクス又はスイッチオーバー手段２２へ接続されており、それは位相検知器ＰＤ１乃至ＰＤ３によって出力された３つの信号のうちの１つを選択し且つそれをＰＬＬフィルタ２４へ出力する構成とされている。図示した例示的実施例においては、各位相検知器ＰＤが、その第一動作モードにおいて、この位相差をデジタル的に表わす位相検知器出力信号を発生し、それはこの例示的実施例においてはデジタル的に構成されているＰＬＬフィルタ２４によってフィルタされ且つオシレータＤＣＯの制御入力へ出力される。ＤＣＯによって出力されるＰＬＬ出力信号ＣＫｏｕｔの周波数はＰＬＬフィルタ２４によって出力される信号により制御される。
【００２２】
従って、スイッチオーバー装置２２によってＰＬＬ入力クロックとして使用される３個のクロックＣＫｉｎ１乃至ＣＫｉｎ３の間でスイッチさせることが可能である。このタイプの各スイッチオーバーは信号検知手段２６により開始され、それは、例示した如く、入力段におけるクロックＣＫｉｎ１乃至ＣＫｉｎ３によって動作され、且つ出力段においてスイッチオーバー手段２２へ接続される。手段２６はクロックＣＫｉｎの品質を検知し且つこの検知に基いてクロックのうちのどれをＰＬＬ入力クロックとして使用するか又は現在使用中のクロックが不安定となる場合にどのその他の入力クロックへスイッチさせるかの決定を行う。後者の状態は、図示したＰＬＬ回路１０も包含している集積回路装置（不図示）の他の部分へＬＯＳ信号により通信される。
【００２３】
図２は３個の位相検知器ＰＤ１，ＰＤ２，ＰＤ３の（同一の）構成を例示している。これら３個の位相検知器は同一の構成であるから、この構成は図２に関連して１個の位相検知器ＰＤについてのみ説明する。位相検知器ＰＤに対して以下に説明する全てのコンポーネント及び信号は図１に例示した回路１０における位相検知器ＰＤ１乃至ＰＤ３の各々に対して別々に存在する。
【００２４】
既に上述したように、位相検知器ＰＤの第一動作モードのための基本的なコンポーネントは、調節可能な位相補間器３０及びサンプラー手段３２である。ＰＬＬ出力信号ＣＫｏｕｔの２つの「直交信号」ＣＫ ０及びＣＫ ９０が位相補間器３０へ入力される。後述する補間設定に従って、補間器３０はプリセットの補間された信号ＣＫ＜１：８＞を発生し、それは入力信号としてサンプラー手段３２へ供給される。図示した例示的実施例においては、位相補間器３０は約２．５ＧＨｚの周波数において振動するＤＣＯの２つの正弦波直交クロックＣＫ ０，ＣＫ ９０の間で補間を行う。信号表示ＣＫ＜１：８＞は８個の信号部分から構成されており且つ「ＰＬＬ出力信号の位相シフトされたバージョン」ＣＫｏｕｔを表わす（補間設定に従い）。サンプラー手段３２は位相比較器として機能し且つ出力信号ＣＫｏｕｔ（直交信号部分ＣＫ ０及びＣＫ ９０として位相検知器ＰＤへ供給される）の位相シフトされたバージョンＣＫ＜１：８＞を位相検知器入力信号ＰＤ ＩＮの位相と比較する。この比較の結果として、サンプラー手段３２はデジタル信号表示ＰＤ ＯＵＴ＜９：０＞を発生し、それは位相検知器ＰＤの第一動作モードにある位相検知器スイッチオーバー手段３４を介してＰＬＬスイッチオーバー手段２２（図１）へ接続されている位相検知器出力へ供給される。図２に例示した位相検知器入力信号ＰＤ ＩＮは図１に例示した入力分割器２０−１乃至２０−３により出力される信号のうちの１つである。
【００２５】
再度図１に戻ると、例えば、信号検知手段２６により開始され且つＰＬＬスイッチオーバー手段２２によってインプリメントされているので、クロックＣＫｉｎ１はＰＬＬ１２の入力クロックとして現在使用されており且つクロックＣＫｉｎ２へのスイッチオーバーは後の時間において行われることが仮定されている。この場合においては、位相検知器ＰＤ１はその第一動作モードにあり、それについては図２に関連して先に説明した。然しながら、他の２つの位相検知器ＰＤ２及びＰＤ３は第二動作モードにあり、それについては図２を参照して再度以下に説明し、その場合にこれらはＰＬＬに対し入力クロックを供給するものではない。
【００２６】
図２に例示した位相検知器ＰＤのその第一動作モードからその第二動作モードへのスイッチオーバーは、信号検知手段２６又はＰＬＬスイッチオーバー手段２２により出力される信号Ｓ１により行われ、それはサンプラー手段３２により出力される位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞は最早ＰＬＬへの基準クロック信号として出力されるものではないが位相検知器ＰＤ内に設けられているフィードバック経路を介して位相補間器３０に関し動作するような態様で位相検知器スイッチオーバー手段３４を制御するか又はトリガする。図示した例示的実施例においては、このフィードバック経路はデジタルフィルタ３６と、オーバーフローカウンタ３８と、モジュロ８積分器４０とによって形成される。
【００２７】
第二動作モードにおいて、位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞がデジタルフィルタ３６を介してオーバーフローカウンタ３８の入力へ供給され、該カウンタは各カウンタオーバーフローに対しモジュロ８積分器４０に対して出力パルスを出力する。積分器４０は出力端において調節可能な位相補間器３０に対して設定信号を出力し、それに対して８個の異なる信号状態が８個の異なる補間ステージに対応して設けられている。
【００２８】
位相検知器ＰＤの第二動作モードにおいては位相補間器３０の設定が信号ＣＫ＜１：８＞の位相に影響を与え、従って補間設定のために使用される位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞に直接的に影響を与えるという事実に起因して、位相制御は位相検知器ＰＤ内において行われ、それにより積分器４０により出力される設定は、位相検知器出力信号がゼロの位相差に対応する値へ制御される状態に到達するまで変化される。位相検知器ＰＤがアクティブであり且つＰＬＬ内に包含されている場合には、全体的なフィードバック経路３６，３８，４０が非アクティブである。
【００２９】
この位相制御は、ＰＬＬ出力信号を発生するために現在使用されていない全ての位相検知器ＰＤにおいて行われる。このことは、ＰＬＬ入力クロックとして使用するクロックＣＫｉｎ間でのスイッチオーバーの前であっても、全ての異なるクロックＣＫｉｎに対してのＰＬＬ出力信号に関連して「内部位相設定」を実効的に形成する。各位相検知器ＰＤの第二動作モードにおいて行われるこの内部位相制御の機能は、ある程度、「位相検知器内のＰＬＬ」として見ることが可能である。コンポーネント３８，４０，３０でもって、この「内部ＰＬＬ」用のデジタル制御オシレータの機能が提供される。
【００３０】
ＰＬＬ出力信号発生のために以前に使用されていないクロックへのＰＬＬ回路１０（図１）におけるスイッチオーバーが存在すると、問題の位相検知器ＰＤにおける内部スイッチオーバー手段３４が、同様に対応してスイッチされるＰＬＬスイッチオーバー手段２２を介してＰＬＬフィルタ２４へ位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞が供給されるような態様で信号Ｓ１によって変化される。「内部ＰＬＬ」によって位相補間器３０の前に制御した設定の理由で、このスイッチオーバーはＰＬＬ出力信号における有害な位相変化となるものではない（位相補間器３０が前もって対応的に設定されていなかった場合に予測することが可能であるように）。
【００３１】
説明したＰＬＬ回路１０の動作にとって重要なことはＰＬＬ１２の使用であり、それにより、ＰＬＬ入力クロックとして使用するために幾つかのクロックの間でスイッチすることが可能であり、その場合に現在使用中のＰＬＬ位相検知器は、各場合において、プリセットされ位相シフトされたフィードバック信号の位相を現在使用されている入力信号の位相と比較し且つ現在使用されていない位相検知器はこの期間において位相シフトの設定を行い、それは、ＰＬＬ位相検知器として使用される場合には「初期設定」として使用される。入力において異なる数のクロックを供給することも可能であり及び／又は説明した例示的実施例におけるものと異なる数の出力クロックとすることも可能であることは勿論である。更に、周波数分割器１４，１６の数及び構成は夫々の使用に対して適用させることが可能である。図２に例示した位相検知器ＰＤの構成は好適な例示的実施例を表わしているが、それは、勿論、異なる態様で実現することも可能である。然しながら、好適な構成は、（説明した構成の場合の如く）、内部フェーズロックループが第二動作モードにおける位相シフトを設定するために位相検知器内に実現されるものである。位相シフト自身に関しては、位相補間器による説明した実現例も単に好適実施例としてみなされるべきものであり、それは異なる構成とすることも可能である。同じことはサンプラー手段３２の以下に説明する詳細な形態についても適用され、一方位相補間器３０は以下に説明する態様とは異なる構成とすることも可能である。
【００３２】
図３は図２からの位相検知器ＰＤにおいて使用されるサンプラー手段３２の構成を示している。
【００３３】
ＰＬＬ出力信号ＣＫｏｕｔの位相シフトされたバージョンＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮがマルチフェーズ即ち多位相サンプラー５０へ供給され、該サンプラーはそれから信号ＣＫ Ｒ及びＰＤ ＯＵＴ＜２：０＞を発生する。全部で８個の信号部分ＣＫ＜１＞乃至ＣＫ＜８＞から構成されている信号ＣＫ＜１：８＞の信号部分ＣＫ＜１＞は、更に、位相アキュムレータ５２（カウンタ）内に供給される。７個のフリップフロップから構成されているフリップフロップ装置５４が位相アキュムレータ５２によって出力される信号及び信号ＣＫ Ｒによって例示した如くに作用され且つ信号部分ＰＤ ＯＵＴ＜９：３＞を形成し、それは信号ＰＤ ＯＵＴ＜２：０＞によって作用される加算ブロック５６を介して位相検知器出力信号ＰＤ ＯＵＴ＜９：０＞を形成する。図示した例示的実施例においては、サンプラー手段３２はその出力において１０ビットワードを発生し、それは位相検知器ＰＤへ供給される信号の位相差をデジタル的に表わしている。サンプラー手段３２は信号ＰＤ ＯＵＴ＜２：０＞を供給するために使用される高速マルチフェーズサンプラーを有しており、該信号は位相検知器出力信号の３つの最下位値ビットを表わしている。フリップフロップ装置５４は７個の最高値ビットを発生する。該マルチフェーズサンプラーは、例示した例においては１９．４４ＭＨｚの周波数を有している供給された位相検知器信号ＰＤ ＩＮを８個の均等間隔なクロックＣＫ＜１＞乃至ＣＫ＜８＞でサンプルし、それは図示した例示した実施例においては１．２５ＧＨｚの周波数を有しており且つ１００ｐｓの位相分解能を供給する。
【００３４】
図４は図３に例示したマルチフェーズサンプラー５０の構成を示している。マルチフェーズサンプラー５０は、例示したように、フリップフロップ装置５８とデコーダ６０とを有しており、それらは信号ＰＤ ＩＮ及びＣＫ＜１＞乃至ＣＫ＜８＞によって例示した態様で作用され且つ出力端において信号ＣＫ Ｒ及びＰＤ ＯＵＴ＜２：０＞を出力する。
【００３５】
図５は信号部分ＣＫ＜１＞乃至ＣＫ＜８＞、信号ＰＤ ＩＮ、信号ＰＤ ＯＵＴ＜２：０＞、信号ＣＫ Ｒの例示的な時間応答を示している。図５は、特に、８個のサンプラークロックＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮ及び位相検知器出力信号ＰＤ ＯＵＴの間の位相関係を示している。
【００３６】
位相補間器３０によって発生される信号部分ＣＫ＜１＞乃至ＣＫ＜８＞が互いに同一であるが互いに等しい距離位相シフトされている信号であることが明らかである。例示した例示的実施例においては、２つの隣接する信号部分の間（例えば、ＣＫ＜１＞とＣＫ＜２＞との間）の時間におけるズレは１００ｐｓである。
【００３７】
図６及び７は位相補間器３０の構成を例示している。
【００３８】
補間器３０の全体的な構成は図６に示してある。１．２５ＧＨｚの周波数において８個の均等に離隔された（１００ｐｓ間隔で）クロックＣＫ＜１＞乃至ＣＫ＜８＞を供給するために、補間器３０は２つの例示した半分部分７０−１及び７０−２及び付加的な分割器回路を具備する出力回路部分７２を有している。補間器半分部分７０−１，７０−２及び補間器出力回路部分７２は図示した態様で相互作用を行って信号成分ＣＫ＜１＞乃至ＣＫ＜８＞によって表わされる直交信号ＣＫ ０及びＣＫ ９０（図１参照）からＰＬＬ出力信号の位相シフトされたバージョンを形成する。
【００３９】
直交信号ＣＫ ０及びＣＫ ９０は差動的形態で補間器３０へ供給され、信号ＣＫ ０は差動信号部分ＣＫ ０ Ｐ及びＣＫ ０ Ｎから構成されている。信号ＣＫ ９０は差動的信号部分ＣＫ ９０ Ｐ及びＣＫ ９０ Ｎから構成されている。所望の位相シフトは信号ＰＨＩ＜２：０＞により設定される。これは図２においてモジュロ８積分器４０から位相補間器３０の制御入力へ送信される信号である。
【００４０】
最後に、図７は図６に示した２つの補間器半分部分７０−１及び７０−２に対する（同一の）構成を示している。各補間器半分部分の構成はそれ自身既知の概念に従うものであり且つ供給された信号ＰＨＩ＜２：０＞を現在の表示（例示した電流源によって象徴されている）へ変換するデジタル・アナログ変換器７４を有している。該電流源によって供給される電流は夫々のトランスコンダクタンス段に対する設定電流として作用し、それらの段は、例示した如く、各々トランジスタ対により形成されており且つ個々の電流の重み付け重ね合せを発生する。これらの電流は連結抵抗負荷Ｒを横断して供給され、従って図６に示されている電位ＰＨ ＯＵＴＰ及びＰＨ ＯＵＴＮは抵抗負荷Ｒにおける電圧降下として供給される。位相補間器出力信号は得られたＣＫ１及びＣＫ２入力信号の加重和に対応しており（電流の重ね合せにより）、それは９０゜の一定の位相差を有している。位相補間器出力信号の分解能は５０ｐｓとして特定される。
【００４１】
前述した例示的実施例に対して与えられた周波数及び時間の値は、勿論、例示としてみなされるべきものであり且つ実際上修正し且つ問題の特定の適用例に対して適応させることが可能である。
【図面の簡単な説明】
【００４２】
【図１】ＰＬＬ回路を示した概略図。
【図２】図１におけるＰＬＬ回路において使用される位相検知器の構成を示した概略図。
【図３】図２における位相検知器において使用されているサンプラー手段の構成を示した概略図。
【図４】図３におけるサンプラー手段において使用されているマルチフェーズサンプラーの構成を示した概略図。
【図５】図４におけるマルチフェーズサンプラーにおいて発生する信号の時間における変化を示した例示的概略図。
【図６】図２における位相検知器において使用されている位相補間器の構成を示した概略図。
【図７】図６における位相検知器において使用されている２つの補間器半分部分の構成を示した概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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