(57)【要約】【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を含む半導体装置およびその製造方法を提供する。【解決手段】シリコンゲート２０２を含む基板全面上にＮｉ膜２０５を堆積後、ＣＭＰ処理等によってシリコンゲート２０２の一部を除去し、上面が平坦で膜厚が均一なＮｉ層２０６をシリコンゲート２０２の直上に残す。続いて、シリサイド反応を行わせることにより、均一なシリサイド相を有するゲート電極２０７を形成することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して第１のシリコンゲートを形成する工程（ａ）と、
前記第１のシリコンゲート上に絶縁膜に囲まれた第１の凹部を形成する工程（ｂ）と、
基板上に少なくとも前記第１の凹部を埋める金属膜を形成する工程（ｃ）と、
前記金属膜の一部を除去して前記絶縁膜を露出させ、前記第１のシリコンゲート上の前記第１の凹部内に第１の金属層を形成する工程（ｄ）と、
熱処理を行って前記第１の金属層と前記第１のシリコンゲートとを反応させ、第１の金属シリサイドからなる第１のゲート電極を形成する工程（ｅ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記絶縁膜は、前記半導体基板上に設けられた層間絶縁膜と、前記第１のシリコンゲートの側面上に形成された第１のサイドウォールとを有し、前記第１の凹部は前記第１のサイドウォールで囲まれていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）は、前記第１のシリコンゲートの側面上に前記第１のサイドウォールを形成する工程（ｂ１）と、前記工程（ｂ１）の後に基板上の全面に前記層間絶縁膜を形成する工程（ｂ２）と、前記層間絶縁膜の一部を除去して前記第１のシリコンゲートの上面を露出させる工程（ｂ３）と、前記工程（ｂ３）の後に前記第１のシリコンゲートの一部をエッチングして前記凹部を形成する工程（ｂ４）とを備えていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、前記第１のシリコンゲート上に保護層を形成する工程を含み、
前記工程（ｂ）は、前記第１のシリコンゲート及び前記保護層の側面上に前記第１のサイドウォールを形成する工程（ｂ１）と、前記工程（ｂ１）の後に基板上の全面に前記層間絶縁膜を形成する工程（ｂ２）と、前記層間絶縁膜の一部を除去して前記保護層の上面を露出させる工程（ｂ３）と、前記工程（ｂ３）の後に前記保護層を選択的に除去して前記第１のシリコンゲートの上面を露出させることにより前記凹部を形成する工程（ｂ４）とを備えていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）では、化学的機械的研磨によって前記金属膜の除去を行うことにより前記第１の金属層を形成することを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）で形成する前記金属膜はＮｉ膜であり、
前記工程（ｅ）で形成される前記第１のゲート電極となる金属シリサイドは、ＮｉＳｉ、ＮｉＳｉ2、およびＮｉ3Ｓｉから選ばれた１つであることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）で形成する前記金属膜はＣｏ膜であり、
前記工程（ｅ）で形成される前記第１のゲート電極となる金属シリサイドは、ＣｏＳｉまたはＣｏＳｉ2のいずれかであることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）では、前記半導体基板上に第２のゲート絶縁膜を介して第２のシリコンゲートを形成し、
前記工程（ｂ）では、前記第２のシリコンゲート上に前記絶縁膜に囲まれた第２の凹部を形成し、
前記工程（ｃ）では、前記第２の凹部を埋める前記金属膜を形成し、
前記工程（ｄ）では、前記金属膜の一部を除去して前記絶縁膜を露出させ、前記第２のシリコンゲート上の前記第２の凹部内に前記第１の金属層とは膜厚の異なる第２の金属層を形成し、
前記工程（ｅ）では、前記熱処理を行って前記第２の金属層と前記第２のシリコンゲートとを反応させ、前記第１の金属シリサイドと異なる組成を有する第２の金属シリサイドからなる第２のゲート電極を形成することを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）において、前記第１のシリコンゲートの膜厚は前記第２のシリコンゲートの膜厚に比べて厚く形成されており、前記第１の金属層の膜厚は前記第２の金属層の膜厚に比べて薄く形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に設けられ、第１の凹部が形成された絶縁膜と、
前記第１の凹部内の、前記半導体基板上に設けられた第１のゲート絶縁膜と、
前記第１の凹部に埋め込まれ、前記第１のゲート絶縁膜上に設けられ、組成が均一な金属シリサイドからなる第１のゲート電極とを備えていることを特徴とする半導体装置。
【請求項１１】
前記絶縁膜は、前記第１のゲート電極の側面上に設けられたサイドウォールと、前記半導体基板上に設けられた層間絶縁膜とを有していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記絶縁膜には第２の凹部がさらに形成されており、
前記第２の凹部内の、前記半導体基板上に設けられた第２のゲート絶縁膜と、
前記第２の凹部に埋め込まれ、前記第２のゲート絶縁膜上に設けられ、組成が均一で且つ前記第１のゲート電極とは同一の金属を含む組成の異なる金属シリサイドからなる第２のゲート電極とをさらに備えていることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第１のゲート電極の上面は平坦であることを特徴とする請求項１０〜１２のうちいずれか１つに記載の半導体装置。
【請求項１４】
前記第１のゲート電極は、Ｃｏシリサイド、Ｎｉシリサイド、Ｐｔシリサイドのうちいずれか１つからなることを特徴とする請求項１０〜１３のうちいずれか１つに記載の半導体装置。
【請求項１５】
半導体基板と、
前記半導体基板上に設けられ、凹部が形成された絶縁膜と、
前記凹部内の、前記半導体基板上に設けられたゲート絶縁膜と、
前記凹部に埋め込まれ、前記ゲート絶縁膜上に設けられ、平坦な上面を有する金属シリサイドからなるゲート電極とを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイドゲート電極を用いた電界効果型トランジスタの製造方法に関し、特に、ＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）ゲート電極の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上にＭＯＳトランジスタなどの電界効果型トランジスタを１億個以上搭載することが可能となっている。このようなチップを実現するためには、加工精度が数十ナノメートルオーダーのリソグラフィーやエッチングの開発といった超微細加工技術の進展だけでなく、ゲート電極の金属化も要望されている。
【０００３】
従来、ＭＯＳトランジスタのゲート電極材料としてポリシリコンが用いられてきたが、半導体をゲート電極材料として用いた場合、ゲート電極の空乏化が生じて電気的なゲート酸化膜が厚膜化するという不具合が生じる。ここで、「電気的なゲート酸化膜」とは、空乏化によって実質的にゲート酸化膜として振る舞う層のことである。ゲート長が９０ｎｍ程度の世代では、要望される電気的ゲート酸化膜厚は２．０〜２．４ｎｍである。ゲート電極の空乏化に伴なう電気的ゲート酸化膜厚の厚膜化は０．３ｎｍ程度であるため、実際のゲート酸化膜を薄膜化することによってこの不具合を対処することができた。しかしながら、ゲート長が６５ｎｍ、４５ｎｍと微細化が進むにつれて要求される電気的ゲート酸化膜厚は薄くなる。例えば、ゲート長が４５ｎｍの世代では、要望される電気的ゲート酸化膜厚は１．２〜１．６ｎｍ程度になる。このような世代でポリシリコンからなるゲート電極を用いた場合、ゲート電極の空乏化に伴う電気的ゲート酸化膜厚の厚膜化分を他の手法でカバーするのが困難になる。そのため、新たなゲート電極材料が要望されている。
【０００４】
近年、ゲート電極の空乏化を防ぐ手法として、ポリシリコンからなるゲート電極全体をＣｏ、Ｎｉ等の金属とシリサイド反応をさせる、ＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）ゲート技術が注目を集めている（非特許論文１）。ゲート電極抵抗の低減化のため、ポリシリコンからなるゲート電極の上部のみをＣｏ、Ｎｉ等とシリサイド反応をさせる技術は従来から用いられていた。従って、ＦＵＳＩゲート技術は従来技術の延長線上にあり、新規材料を使用しない点からも有力な技術であるといえる。
【非特許文献１】Aoyama et al., IEDM Tech. Dig. pp.95-98 (2004).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＵＳＩゲート技術では、Ｎｉ等の金属をポリシリコン上に大量に堆積させた後にシリサイド反応をさせるため、Ｎｉの供給量により形成されるシリサイドの相が変化し、トランジスタ特性が不安定になる。
【０００６】
図４（ａ）〜（ｃ）は、従来のＦＵＳＩ形成フローの一例を示す断面図である。
【０００７】
まず、図４（ａ）に示すように、標準的なＭＯＳトランジスタの形成フローに従い、半導体基板１１００上に、ゲート絶縁膜１１０１、ポリシリコン層１１０２を順次形成後、イクステンション注入を行う。続いて、絶縁膜からなるサイドウォール１１０３と、ソース・ドレイン領域の形成とを行う。その後、層間絶縁膜１１０４を基板上に堆積する。次いで、ケミカル・メカニカル・ポリッシング（ＣＭＰ；化学的機械的研磨）法を用いてポリシリコン層１１０２の頭出しを行った後に、薬液やドライエッチング技術を用いてポリシリコン層１１０２の高さ調整を行う。次に、図４（ｂ）に示すように、Ｎｉ膜１１０５を基板の上面上全体に堆積させる。その後、図４（ｃ）に示すように、基板にシリサイド形成のための熱処理を加える。これにより、ゲート電極全体がシリサイド化される。
【０００８】
ところが、図４（ｃ）から分かるように、ゲート電極のうちサイドウォールに近い箇所とゲート電極の中央部とでは、形成されるシリサイドの相が異なる。層間絶縁膜側からＮｉの供給があるサイドウォールに近い領域では、Ｎｉの供給量が多くなるため、Ｎｉ3Ｓｉ層１１０６になる。Ｎｉの供給量が上部に堆積されたＮｉ膜厚によって制限される中央部では、ＮｉＳｉ層１１０７になる。Ｎｉ3ＳｉとＮｉＳｉでは、仕事関数が異なるためこのような形状を持つトランジスタの特性は非常に不安定となる。また、シリサイド化後のゲート電極の上面の一部は平坦にはならない。
【０００９】
本発明の目的は、上記課題に対して対策を講じることにより、均一なシリサイド相を有するＦＵＳＩゲート電極を含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記従来の課題を解決するために、本発明では、ゲート電極をシリサイド化する前にポリシリコンへのＮｉ供給量を制御する手法を考案し、ＦＵＳＩゲート電極でのシリサイド相の均一化を図っている。
【００１１】
すなわち、本発明の半導体装置の製造方法は、半導体基板上に第１のゲート絶縁膜を介して第１のシリコンゲートを形成する工程（ａ）と、前記第１のシリコンゲート上に絶縁膜に囲まれた第１の凹部を形成する工程（ｂ）と、基板上に少なくとも前記第１の凹部を埋める金属膜を形成する工程（ｃ）と、前記金属膜の一部を除去して前記絶縁膜を露出させ、前記第１のシリコンゲート上の前記第１の凹部内に第１の金属層を形成する工程（ｄ）と、熱処理を行って前記第１の金属層と前記第１のシリコンゲートとを反応させ、第１の金属シリサイドからなる第１のゲート電極を形成する工程（ｅ）とを備えている。
【００１２】
この方法によれば、工程（ｅ）でゲート電極のシリサイド化を行う前に工程（ｄ）において余分な金属膜を除去しているので、シリサイド反応時にゲート電極の各部分に均等な量の金属を供給することができる。そのため、ゲート電極を均一な組成の金属シリサイドで構成させることができ、特性の安定な半導体装置を製造することが可能になる。また、金属層とシリコンゲートとが複数種の金属シリサイドを形成しうる場合、工程（ａ）で形成する第１のシリコンゲートの膜厚を適宜変えることにより、所望の組成の金属シリサイドからなるゲート電極を作製することが可能となる。
【００１３】
なお、絶縁膜は、半導体基板上に設けられた層間絶縁膜とサイドウォールとを有していてもよい。
【００１４】
また、金属膜の材料としては、Ｃｏ、Ｎｉ、Ｐｔなど、シリコンとシリサイドを形成することができる金属であれば用いることができる。
【００１５】
本発明の第１の半導体装置は、半導体基板と、前記半導体基板上に設けられ、第１の凹部が形成された絶縁膜と、前記第１の凹部内の、前記半導体基板上に設けられた第１のゲート絶縁膜と、前記第１の凹部に埋め込まれ、前記第１のゲート絶縁膜上に設けられ、組成が均一な金属シリサイドからなる第１のゲート電極とを備えている。
【００１６】
第１の半導体装置がＭＩＳトランジスタである場合、第１のゲート電極のシリサイド組成が均一になっていることにより、組成が不均一なゲート電極を有する従来の半導体装置に比べて電気的特性を安定化させることができる。
【００１７】
また、本発明の第２の半導体装置は、半導体基板と、前記半導体基板上に設けられ、凹部が形成された絶縁膜と、前記凹部内の、前記半導体基板上に設けられたゲート絶縁膜と、前記凹部に埋め込まれ、前記ゲート絶縁膜上に設けられ、平坦な上面を有する金属シリサイドからなるゲート電極とを備えている。
【００１８】
これにより、ゲート電極上に形成される層間絶縁膜の平坦性を向上させるとともに、層間絶縁膜の膜厚の均一化を図ることができる。
【発明の効果】
【００１９】
本発明によれば、均一な組成のシリサイドからなるＦＵＳＩゲート電極を形成することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２１】
図１（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００２２】
まず、図１（ａ）に示すように、シリコン（Ｓｉ）などからなる半導体基板２００上に厚さ２ｎｍのＳｉＯＮ膜と厚さ１００ｎｍのポリシリコン層をそれぞれ堆積後、ＳｉＯＮ膜およびポリシリコン層の一部をエッチングして厚さ約２ｎｍのゲート絶縁膜２０１と、厚さ１００ｎｍでゲート長が約１００ｎｍのシリコンゲート２０２とを形成する。次に、シリコンゲート２０２をマスクとしてエクステンション注入を行った後、公知の方法を用いてゲート絶縁膜２０１およびシリコンゲート２０２の側面上に絶縁膜からなる高さ１００ｎｍのサイドウォール２０３を形成する。その後、シリコンゲート２０２およびサイドウォール２０３をマスクとして半導体基板２００内に不純物を注入し、ソース領域およびドレイン領域を形成する（ソース領域およびドレイン領域は図示せず）。続いて、層間絶縁膜２０４を堆積させる。次いで、ＣＭＰ法を用いて、シリコンゲート２０２の上面が露出するまで層間絶縁膜２０４を研磨する。
【００２３】
次に、図１（ｂ）に示すように、例えばドライエッチング技術を用いてシリコンゲート２０２を上部から選択的に除去してゆき、シリコンゲート２０２の厚み（高さ）を例えば５０ｎｍにする。これにより、シリコンゲート２０２上には、サイドウォール２０３によって囲まれた凹部が設けられる。なお、本工程では、サイドウォール２０３や層間絶縁膜２０４に対してシリコンゲート２０２を選択的に除去できる薬液を用いたウェットエッチングを行ってもよい。
【００２４】
次に、図１（ｃ）に示すように、スパッタリングによって基板の上面上に厚さ１００ｎｍのＮｉ膜２０５を堆積させる。
【００２５】
続いて、図１（ｄ）に示すように、ＣＭＰ法を用いて層間絶縁膜２０４が露出するまでＮｉ膜２０５を研磨し、シリコンゲート２０２上のサイドウォール２０３に囲まれた凹部内に厚みが５０ｎｍで平坦な上面を有するＮｉ層２０６を残す。なお、ゲート長が短い場合には堆積直後のＮｉ膜２０５の上面はほぼ平坦になるので、その場合にはＣＭＰ法の代わりにドライエッチング法を用いて層間絶縁膜２０４の上面が露出するまでＮｉを除去することによって上面が平坦なＮｉ層２０６を形成できる。
【００２６】
次に、図１（ｅ）に示すように、基板を４５０℃で熱処理し、シリコンゲート２０２とＮｉ層２０６とをシリサイド反応させる。これにより、均一なＮｉＳｉ相を有するゲート電極２０７を作成することができる。本工程で均一な組成のゲート電極２０７を形成できるのは、Ｎｉの供給源がシリコンゲート２０２の直上のみであり、且つＮｉ層２０６の厚みが均一であるためである。
【００２７】
以上の方法で作製された本実施形態の半導体装置は、図１（ｅ）に示すように、半導体基板２００と、半導体基板２００上に設けられた厚さ約２ｎｍのＳｉＯＮからなるゲート絶縁膜２０１と、ゲート絶縁膜２０１上に設けられ、平坦な上面を有し、ＮｉＳｉなど、均一な組成のＮｉシリサイドからなるゲート電極２０７と、ゲート電極２０７およびゲート絶縁膜２０１の側面上に設けられた絶縁体からなるサイドウォール２０３と、半導体基板２００のうちゲート電極２０７の両端部の下方に位置する領域に設けられたエクステンション領域（図示せず）と、半導体基板２００のうちサイドウォール２０３が形成されたゲート電極２０７の両側方に位置する領域に設けられ、エクステンション領域よりも高濃度の不純物を含むソースまたはドレイン領域（図示せず）と、半導体基板２００上に設けられた層間絶縁膜２０４とを備えている。ゲート電極２０７の厚みは例えば１００ｎｍで、ゲート長は例えば１００ｎｍである。
【００２８】
本実施形態の方法によれば、図１（ｅ）に示すシリサイド形成工程の前にシリコンゲート２０２上のＮｉ層２０６の膜厚を均一にすることにより、Ｎｉがシリコンゲート２０２の各部分に均等に供給されることとなる。そのため、均一な組成のＦＵＳＩゲート電極を有する半導体装置を製造することが可能になっている。そのため、本実施形態の方法を用いれば、微細化され、且つ特性が安定化されたＭＩＳトランジスタを製造することが可能となる。
【００２９】
また、本実施形態の方法では、ゲート部分のシリコンゲート２０２とシリコンゲート２０２上に形成されるＮｉ層２０６との膜厚比を変えることによってゲート電極２０７を構成するシリサイドの組成を任意に選択することもできる。本実施形態ではシリコンゲート２０２とＮｉ層２０６との膜厚比をほぼ１：１にすることでゲート電極２０７の組成をＮｉＳｉにさせている。
【００３０】
なお、本発明では、シリサイド反応前のシリコンゲート２０２の厚さとＮｉ層２０６の厚さを共に５０ｎｍに設定したが、シリコンゲート２０２およびＮｉ層２０６の厚さはこの値に限定されない。ただし、ＮｉＳｉを形成するためにはシリコンゲート２０２の厚さとＮｉ層２０６の厚さの比をほぼ１：１にするのが好ましい。また、シリコンゲート２０２の厚さとＮｉ層２０６の厚さの比を変えて所望の組成を有する均一な他のＮｉシリサイドを形成してもよい。例えば、シリコンゲート２０２の厚さとＮｉ層２０６の厚さの比をほぼ１：３にしてＮｉ3Ｓｉを形成したり、シリコンゲート２０２の厚さとＮｉ層２０６の厚さの比をほぼ２：１にしてＮｉＳｉ2を形成してもよい。
【００３１】
また、以上の説明ではシリコンゲート２０２の上にＮｉ層２０６を形成してＮｉシリサイドを形成する例を説明したが、ＣｏやＰｔなど、Ｓｉとシリサイドを形成する金属層をＮｉ層の代わりに設けてもよい。ＣｏなどでもＳｉと組成の異なる複数種類のシリサイドを形成しうるが、本実施形態の方法を用いれば均一な組成のＦＵＳＩゲート電極を作製することができる。例えば、Ｃｏを用いる場合には、ＣｏＳｉまたはＣｏＳｉ2のいずれかからなるＦＵＳＩゲート電極を作製することができる。
【００３２】
また、本実施形態の製造方法では、ゲート絶縁膜としてＳｉＯＮ膜を用いたが、他の絶縁膜を用いても同様の方法で均一な組成を有するＦＵＳＩゲート電極を形成することができる。
【００３３】
また、本実施形態の製造方法では、シリコンゲートとしてポリシリコンを用いたが、アモルファスシリコンを用いても同様の方法で均一な組成を有するＦＵＳＩゲート電極を形成することができる。
【００３４】
−第１の実施形態の変形例−
図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。本変形例は、シリコンゲート２０２を形成するまでの工程が第１の実施形態と異なっている。
【００３５】
まず、図２（ａ）に示すように、半導体基板２００上に厚さ２ｎｍのＳｉＯＮ膜と厚さ５０ｎｍのポリシリコン層をそれぞれ堆積後、ポリシリコン層の上に厚さ５０ｎｍのＰＳＧ（Phospho- Silicate Glass)層を形成する。その後、ＰＳＧ層、ポリシリコン層およびＳｉＯＮ膜の一部をエッチングして厚さ２ｎｍのゲート絶縁膜２０１と、厚さ５０ｎｍのシリコンゲート２０２と、厚さ５０ｎｍの保護層２２０を形成する。次いで、シリコンゲート２０２および保護層２２０をマスクとしてエクステンション注入を行った後、公知の方法を用いてゲート絶縁膜２０１、シリコンゲート２０２および保護層２２０の側面上に絶縁膜からなる高さ１００ｎｍのサイドウォール２０３を形成する。その後、シリコンゲート２０２、保護層２２０およびサイドウォール２０３をマスクとして半導体基板２００内に不純物を注入し、ソース領域およびドレイン領域を形成する（図示せず）。続いて、基板上に層間絶縁膜２０４を堆積させる。次いで、ＣＭＰ法を用いて、保護層２２０の上面が露出するまで層間絶縁膜２０４を研磨する。
【００３６】
次に、図２（ｂ）に示すように、フッ酸溶液を用いたウェットエッチングによって、シリコンゲート２０２上の保護層２２０を選択的にエッチングし、シリコンゲート２０２の上面を露出する。これにより、シリコンゲート２０２上には、サイドウォール２０３によって囲まれた凹部が設けられる。
【００３７】
その後、図２（ｃ）〜（ｅ）に示す工程を経て本実施形態の半導体装置を作製する。これらの工程は、図１（ｃ）〜（ｅ）に示す工程と同じであるので説明を省略する。
【００３８】
以上のような工程によっても、均一な組成のＦＵＳＩゲートを有する半導体装置を作製することができる。特に、本変形例の方法によれば、シリコンゲート２０２の高さを堆積膜厚で設定することができるので、エッチングで高さ調整を行う場合に比べ膜厚精度が向上する。また、保護層２２０としてＰＳＧ膜を用いたが、ＢＳＧ、ＢＰＳＧ、オゾン−ＴＥＯＳ膜など、サイドウォール２０３に対して選択的にエッチングできるエッチングレートの高い膜を用いても良い。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｈ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法は、同一ウェハ上に互いに異なるシリサイド相を有するＦＵＳＩゲート電極を備えたＭＩＳトランジスタの製造方法に関するものである。ここでは、Ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳ）のゲート電極としてＮｉＳｉ相を、Ｐチャネル型ＭＩＳトランジスタ（ＰＭＩＳ）のゲート電極としてＮｉ3Ｓｉ相を形成する場合における製造方法について述べる。なお、図３（ａ）〜（ｈ）の各々において左側にはＮＭＩＳ形成領域を、右側にはＰＭＩＳ形成領域をそれぞれ示す。
【００４０】
まず、図３（ａ）に示すように、第１の実施形態と同様の方法で半導体基板３００上のＮＭＩＳ形成領域３２０上に第１のゲート絶縁膜３０１ａと、ポリシリコンからなる第１のシリコンゲート３０２と、第１のサイドウォール３０４ａと、Ｎ型不純物を含むソース領域およびドレイン領域(図示せず）とを形成し、半導体基板３００上のＰＭＩＳ形成領域３３０上に第２のゲート絶縁膜３０１ｂと、ポリシリコンからなる第２のシリコンゲート３０３と、第２のサイドウォール３０４ｂと、Ｐ型不純物を含むソース領域およびドレイン領域（図示せず）とを形成する。ここで、第１のゲート絶縁膜３０１ａと第２のゲート絶縁膜３０１ｂ、第１のシリコンゲート３０２と第２のシリコンゲート３０３、第１のサイドウォール３０４ａと第２のサイドウォール３０４ｂは、それぞれ共通の膜からそれぞれ同時に形成されたものである。半導体基板３００のうち第１のシリコンゲート３０２の両端部の下方に位置する領域に低濃度のＮ型不純物を含む第１のエクステンション領域を、第２のシリコンゲート３０３の両端部の下方に位置する領域に低濃度のＰ型不純物を含む第２のエクステンション領域を、それぞれ形成してもよい。その後、基板上に絶縁膜を堆積してからＣＭＰ法によって第１のシリコンゲート３０２の上面と第２のシリコンゲート３０３の上面とが共に露出するまで絶縁膜を研磨し、層間絶縁膜３０５を形成する。
【００４１】
なお、本工程終了時の第１のシリコンゲート３０２および第２のシリコンゲート３０３の高さ（厚み）は共に１００ｎｍ程度である。また、第１のサイドウォール３０４ａおよび第２のサイドウォール３０４ｂの高さも両シリコンゲートと同程度となる。
【００４２】
次に、図３（ｂ）に示すように、ドライエッチング技術を用いて第１のシリコンゲート３０２及び第２のシリコンゲート３０３を上部から選択的にシリコンエッチング３０６してゆき、第１のシリコンゲート３０２及び第２のシリコンゲート３０３の厚み（高さ）を例えば５０ｎｍにする。
【００４３】
続いて、図３（ｃ）に示すように、リソグラフィー技術を用いて、ＰＭＩＳ形成領域に開口を有しＮＭＩＳ形成領域上を覆うレジスト３０７を形成する。
【００４４】
その後、図３（ｄ）に示すように、レジスト３０７をマスクにして第２のシリコンゲート３０３をシリコンエッチング３０６して、第２のシリコンゲート３０３の厚みを２５ｎｍにする。本工程では第１のポリシリコンゲート３０２はエッチングされないので、第１のポリシリコンゲート３０２の厚みは５０ｎｍのままである。これにより、第１のシリコンゲート３０２上にはサイドウォール３０４ａによって囲まれた凹部が設けられ、第２のシリコンゲート３０３上にはサイドウォール３０４ｂによって囲まれた凹部が設けられる。なお、本工程において、第１のシリコンゲート３０２及び第２のシリコンゲート３０３のエッチング方法として、サイドウォール３０４ａ、３０４ｂや層間絶縁膜３０５に対して選択的に除去できる薬液を用いたウェットエッチング方法で行ってもよい。
【００４５】
続いて、図３（ｅ）に示すように、レジスト３０７を除去した後、図３（ｆ）に示すように、第１のシリコンゲート３０２と第２のシリコンゲート３０３を含む基板上面の全体上に厚さ１００ｎｍのＮｉ膜３０９を堆積させる。
【００４６】
次いで、図３（ｇ）に示すように、層間絶縁膜３０５の上面が露出するまでＣＭＰ法によってＮｉ膜３０９を研磨することにより、第１のシリコンゲート３０２上のサイドウォール３０４ａに囲まれた凹部内に厚さが５０ｎｍの第１のＮｉ層３１０ａを残すとともに、第２のシリコンゲート３０３上のサイドウォール３０４ｂに囲まれた凹部内に厚さが７５ｎｍの第２のＮｉ層３１０ｂを残す。第１のＮｉ層３１０ａの上面と第２のＮｉ層３１０ｂの上面は共に平坦化されており、第１のＮｉ層３１０ａの膜厚および第２のＮｉ層３１０ｂの膜厚は、それぞれ均一になっている。なお、ゲート長が短い場合には堆積直後のＮｉ膜３０９の上面はほぼ平坦になるので、その場合にはＣＭＰ法の代わりにドライエッチング法を用いて層間絶縁膜３０５の上面が露出するまでＮｉを除去することによって上面が平坦な第１のＮｉ層３１０ａ及び第２のＮｉ層３１０ｂを形成してもよい。
【００４７】
次に、図３（ｈ）に示すように、基板を４５０℃で処理してシリサイド化反応を行わせる。本工程では、第１のＮｉ層３１０ａと第１のシリコンゲート３０２との反応によって均質なＮｉＳｉ相を有する第１のゲート電極３１１が形成され、第２のＮｉ層３１０ｂと第２のシリコンゲート３０３との反応によって均質なＮｉ3Ｓｉ相を有する第２のゲート電極３１２が形成される。ここで、第１のゲート電極３１１は全体がＮｉＳｉからなり、第２のゲート電極３１２は全体がＮｉ3Ｓｉからなる。以上の工程により、それぞれ均質なシリサイド相を有するＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタを形成することができる。
【００４８】
本実施形態の方法によれば、Ｎｉ膜３０９形成後にＣＭＰ法などを行ってシリコンゲート上にのみ均一な厚さのＮｉ層を残すので、シリサイド相の形成時に均等な量のＮｉをシリコンゲートの各部分に供給することができる。そのため、均質なシリサイド相を有するゲート電極を作製することができ、特性が安定化されたＭＩＳトランジスタを製造することができるようになる。さらに、シリコンゲートの厚さとその上に形成されるＮｉ層の厚さとの比を調節することにより、複数種のシリサイド相が形成されうる場合でも所望のシリサイド相のみを有するＦＵＳＩゲート電極を形成することができる。従って、互いに異なるシリサイド相を有するゲート電極を同一ウェハ内で設けることができる。本実施形態の半導体装置では、Ｎチャネル型ＭＩＳトランジスタには好ましい仕事関数を持つＮｉＳｉからなるゲート電極が設けられ、Ｐチャネル型ＭＩＳトランジスタには好ましい仕事関数を持つＮｉ3Ｓｉからなるゲート電極が設けられている。このため、本実施形態の半導体装置は、従来の半導体装置に比べて高性能となっている。
【００４９】
なお、本発明では、シリサイド反応前の第１のシリコンゲート３０２の厚さを５０ｎｍ、第２のシリコンゲート３０３の厚さを２５ｎｍとしたが、それぞれの膜厚はこの値に限定されない。
【００５０】
また、ここではＮｉＳｉ相を有する第１のゲート電極３１１と、Ｎｉ3Ｓｉ相を有する第２のゲート電極３１２とを形成する例を説明したが、組成が均一であればどのシリサイド組成を有するゲート電極を形成してもよい。
【００５１】
また、ＮｉＳｉ相を有する第１のゲート電極３１１とＮｉ3Ｓｉ相を有する第２のゲート電極３１２は、それぞれ独立して形成されていてもよく、または、ＣＭＩＳトランジスタのデュアルゲート電極として一体化形成し素子分離領域上で直接接続されていてもよい。
【００５２】
また、以上の説明ではＮｉシリサイドからなるゲート電極を形成する例を説明したが、ＣｏやＰｔなど、Ｎｉ以外の金属とＳｉとのシリサイドからなるゲート電極を形成してもよい。ＣｏなどでもＳｉと組成の異なる複数種類のシリサイドを形成しうるが、本実施形態の方法を用いれば均一な組成のＦＵＳＩ電極を作成することができる。
【００５３】
なお、本実施形態の方法において、第１の実施形態の変形例で説明した保護層を用いた工程を経て膜厚が５０ｎｍの第１のシリコンゲート３０２および第２のシリコンゲート３０３を形成してもよい。
【００５４】
また、図３（ｂ）に示す工程で、ＰＭＩＳ形成領域に開口を有しＮＭＩＳ形成領域を覆うレジストを形成した状態で第２のシリコンゲート３０３のみを厚さ２５ｎｍエッチングして第２のシリコンゲート３０３の膜厚を７５ｎｍにする。その後にレジストを除去した状態でＮｉを５０ｎｍ全面エッチングしても図３（ｅ）に示す状態にすることができる。
【産業上の利用可能性】
【００５５】
以上で説明したように、本発明の方法によれば、ゲート電極面内で均一なシリサイド相を持つＦＵＳＩゲート電極を備えたトランジスタの形成が可能となる。
【図面の簡単な説明】
【００５６】
【図１】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。
【図３】（ａ）〜（ｈ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、従来のＦＵＳＩ形成フローの一例を示す断面図である。
【符号の説明】
【００５７】
２００、３００      半導体基板
２０１      ゲート絶縁膜
２０２      シリコンゲート
２０３      サイドウォール
２０４、３０５      層間絶縁膜
２０５、３０９      Ｎｉ膜
２０６      Ｎｉ層
２０７      ゲート電極
２２０      保護層
３０１ａ    第１のゲート絶縁膜
３０１ｂ    第２のゲート絶縁膜
３０２      第１のシリコンゲート
３０３      第２のシリコンゲート
３０４ａ    第１のサイドウォール
３０４ｂ    第２のサイドウォール
３０６、３０８      シリコンエッチング
３０７      レジスト
３１０ａ    第１のＮｉ層
３１０ｂ    第２のＮｉ層
３１１      第１のゲート電極
３１２      第２のゲート電極
３２０      ＮＭＩＳ形成領域
３３０      ＰＭＩＳ形成領域
【図１】
2007059691.tif 000003
【図２】
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【図３】
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【図４】
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