(57)【要約】【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。【解決手段】このメモリは、ダイオード１０を含む複数のメモリセル９と、複数のビット線８と、複数のビット線８に繋がるデータ線４２とを備えている。そして、メモリセル９からのデータの読み出し動作に先立って、データ線４２を介して複数のビット線８をＶｃｃ近傍の電位にプリチャージする。【選択図】図１
2007059037.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードを含む複数のメモリセルと、
複数のビット線と、
前記複数のビット線に繋がるデータ線とを備え、
前記メモリセルからのデータの読み出し動作に先立って、前記データ線を介して前記複数のビット線を所定の電位にプリチャージする、メモリ。
【請求項２】
前記複数のビット線と前記データ線との間にそれぞれ接続され、データを読み出す前記メモリセルに対応する前記ビット線を選択するための複数のビット線選択トランジスタをさらに備え、
前記複数のビット線をプリチャージする際には、前記複数のビット線選択トランジスタをオン状態にすることにより、前記データ線および前記複数のビット線選択トランジスタを介して前記複数のビット線に前記所定の電位を供給する、請求項１に記載のメモリ。
【請求項３】
前記ビット線と交差するように配置され、前記ダイオードの一方電極として機能する複数の不純物領域をさらに備え、
前記複数のメモリセルは、前記複数のビット線と前記複数の不純物領域との交点に配置されており、
前記複数のビット線を前記所定の電位にプリチャージすることにより、前記複数のビット線に前記ダイオードを介して接続される前記不純物領域が前記所定の電位にプリチャージされる、請求項１または２に記載のメモリ。
【請求項４】
前記データ線に接続され、前記メモリセルから前記ビット線および前記データ線を介して読み出されたデータを判別するセンスアンプをさらに備え、
前記所定の電位は、前記センスアンプの論理しきい値電圧以上で、かつ、電源電圧として供給される第１電位以下の電位であり、
前記センスアンプは、前記ビット線から前記データ線を介して入力される電位が第２電位側に変化するのに応答して、前記データ線を介して前記ビット線に前記所定の電位を供給する機能を有しており、
前記センスアンプから供給される前記所定の電位を用いて、前記複数のビット線をプリチャージする、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記メモリから出力信号が外部へ出力され、
前記センスアンプは、前記メモリから出力される１つの前記出力信号に対応して複数設けられており、
前記複数のビット線をプリチャージする際には、複数の前記センスアンプの少なくとも１つを活性化することにより、前記センスアンプから前記所定の電位を前記データ線に供給する、請求項４に記載のメモリ。
【請求項６】
前記複数のビット線に対してプリチャージが行われるプリチャージ動作時には、前記センスアンプにより前記複数のビット線の電位が検知され、
前記センスアンプにより前記複数のビット線が前記所定の電位にプリチャージされたことが検知されることによって、前記プリチャージ動作が終了する、請求項４または５に記載のメモリ。
【請求項７】
前記複数のビット線が前記所定の電位にプリチャージされたことに応答して、前記メモリセルからのデータの読み出し動作が開始される、請求項６に記載のメモリ。
【請求項８】
前記データ線にソース／ドレイン領域の一方が接続され、前記データ線に前記所定の電位を供給するためのプリチャージ用トランジスタをさらに備える、請求項１〜７のいずれか１項に記載のメモリ。
【請求項９】
所定数の前記ビット線をそれぞれ含む複数のブロックに分けられており、
前記複数のブロックの各々に配置され、ソース／ドレイン領域の一方が、対応する前記ブロックに含まれる前記メモリセルのダイオードの一方電極に接続されているとともに、ソース／ドレイン領域の他方が、第３電位側に接続された複数のブロック制御用トランジスタをさらに備え、
データの読み出し動作時に、選択された前記ビット線を含む前記ブロックに対応する前記ブロック制御用トランジスタは、オン状態になるように制御され、
データの読み出し動作時に、選択された前記ビット線を含まない前記ブロックに対応する前記ブロック制御用トランジスタは、オフ状態になるように制御される、請求項１〜８のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、マスクＲＯＭなどのメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、マスクＲＯＭが知られている（たとえば、特許文献１参照）。
【０００３】
図２０は、従来のコンタクト方式によるマスクＲＯＭの構成を示した平面レイアウト図である。図２０を参照して、従来のコンタクト方式によるマスクＲＯＭでは、複数のワード線２０１と複数のビット線２０２とが互いに直交するように配置されている。また、複数のワード線２０１と複数のビット線２０２との交点に対応する位置には、それぞれ、１つのトランジスタ２０３からなるメモリセル２０４が配置されている。また、ワード線２０１は、基板（図示せず）上にトランジスタ２０３のゲート絶縁膜（図示せず）を介して形成されている。また、ワード線２０１は、トランジスタ２０３のゲート電極としても機能する。また、各メモリセル２０４の形成領域に位置する基板（図示せず）の表面には、トランジスタ２０３のソース／ドレイン領域として機能する１対の不純物領域２０５および２０６がワード線２０１下の領域を挟むように形成されている。
【０００４】
また、トランジスタ２０３のソース／ドレイン領域の一方として機能する不純物領域２０５上には、ワード線２０１の延びる方向に沿って延びるようにソース線（ＧＮＤ線）２０７が設けられている。このソース線２０７と不純物領域２０５とは、プラグ２０８を介して接続されている。これにより、不純物領域２０５には、接地電位（ＧＮＤ）が供給されている。また、この従来のマスクＲＯＭでは、トランジスタ２０３のソース／ドレイン領域の他方として機能する不純物領域２０６がビット線２０２に接続されているか否かによって、そのトランジスタ２０３を含むメモリセル２０４のデータが「０」または「１」に区別されている。
【０００５】
【特許文献１】特開平５−２７５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２０に示した従来のマスクＲＯＭでは、各メモリセル２０４毎に１つのトランジスタ２０３が設けられているので、メモリセルサイズが大きくなるという問題点があった。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルサイズを小さくすることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００８】
上記目的を達成するために、この発明の一の局面におけるメモリは、ダイオードを含む複数のメモリセルと、複数のビット線と、複数のビット線に繋がるデータ線とを備えている。そして、メモリセルからのデータの読み出し動作に先立って、データ線を介して複数のビット線を所定の電位にプリチャージする。
【０００９】
この一の局面によるメモリでは、上記のように、メモリセルがダイオードを含むように構成することによって、メモリセルに含まれるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリセルアレイを形成することができる。この場合、１つのメモリセルは、１つのダイオードを含むので、１つのメモリセルが１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。また、データ線を介して複数のビット線を所定の電位にプリチャージすることによって、全てのビット線を個別にプリチャージする場合と異なり、プリチャージするための回路をビット線毎に設ける必要がないので、チップの平面積が増加するのを抑制することができる。
【００１０】
上記一の局面によるメモリにおいて、好ましくは、複数のビット線とデータ線との間にそれぞれ接続され、データを読み出すメモリセルに対応するビット線を選択するための複数のビット線選択トランジスタをさらに備え、複数のビット線をプリチャージする際には、複数のビット線選択トランジスタをオン状態にすることにより、データ線および複数のビット線選択トランジスタを介して複数のビット線に所定の電位を供給する。このように構成すれば、容易に、データ線を介して複数のビット線を所定の電位にプリチャージすることができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、ビット線と交差するように配置され、ダイオードの一方電極として機能する複数の不純物領域をさらに備え、複数のメモリセルは、複数のビット線と複数の不純物領域との交点に配置されており、複数のビット線を所定の電位にプリチャージすることにより、複数のビット線にダイオードを介して接続される不純物領域が所定の電位にプリチャージされる。このように構成すれば、選択されたビット線と非選択の不純物領域とが非選択のメモリセルのダイオードを介して接続されている場合にも、ビット線をプリチャージした後にデータの読み出し動作を行う際に、選択されたビット線から非選択のメモリセルのダイオードを介して非選択の不純物領域に意図しない電流が流れるのを抑制することができる。これにより、選択されたメモリセルのダイオードと選択されたビット線との接続の有無を、選択されたビット線から選択されたメモリセルのダイオードを介して選択された不純物領域へ電流が流れるか否かを検知することにより判別する場合に、その判別が上記の意図しない電流が流れることによって困難になるのを抑制することができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、データ線に接続され、メモリセルからビット線およびデータ線を介して読み出されたデータを判別するセンスアンプをさらに備え、所定の電位は、センスアンプの論理しきい値電圧以上で、かつ、電源電圧として供給される第１電位以下の電位であり、センスアンプは、ビット線からデータ線を介して入力される電位が第２電位側に変化するのに応答して、データ線を介してビット線に所定の電位を供給する機能を有しており、センスアンプから供給される所定の電位を用いて、複数のビット線をプリチャージする。このように構成すれば、データを判別するためのセンスアンプを用いてデータ線を介して複数のビット線を所定の電位にプリチャージすることができるので、データ線を介して複数のビット線をプリチャージするためのプリチャージ用の回路を別途設ける必要がない。これにより、チップの平面積を増加させることなく、データ線を介して複数のビット線のプリチャージを行うことができる。
【００１３】
この場合において、好ましくは、メモリから出力信号が外部へ出力され、センスアンプは、メモリから出力される１つの出力信号に対応して複数設けられており、複数のビット線をプリチャージする際には、複数のセンスアンプの少なくとも１つを活性化することにより、センスアンプから所定の電位をデータ線に供給する。このように構成すれば、センスアンプにより、容易に、複数のビット線を所定の電位にプリチャージすることができる。
【００１４】
上記センスアンプをさらに備えた構成において、好ましくは、複数のビット線に対してプリチャージが行われるプリチャージ動作時には、センスアンプにより複数のビット線の電位が検知され、センスアンプにより複数のビット線が所定の電位にプリチャージされたことが検知されることによって、プリチャージ動作が終了する。このように構成すれば、複数のビット線が所定の電位にプリチャージされた時点で、外部信号を制御することなく自動的にプリチャージ動作を終了させることができる。これにより、複数のビット線が所定の電位にプリチャージされたにもかかわらず、プリチャージ動作が引き続き行われるのを抑制することができるので、プリチャージ動作の期間を短くすることができる。その結果、プリチャージ動作および読み出し動作を含む１サイクルの期間を短くすることができる。
【００１５】
この場合、好ましくは、複数のビット線が所定の電位にプリチャージされたことに応答して、メモリセルからのデータの読み出し動作が開始される。このように構成すれば、プリチャージ動作と読み出し動作との間の時間的な間隔が大きくなるのを抑制することができる。これにより、容易に、プリチャージ動作および読み出し動作を含む１サイクルの期間を短くすることができる。
【００１６】
上記一の局面によるメモリにおいて、好ましくは、データ線にソース／ドレイン領域の一方が接続され、データ線に所定の電位を供給するためのプリチャージ用トランジスタをさらに備える。このように構成すれば、複数のビット線をプリチャージする際に、プリチャージ用トランジスタおよびデータ線を介して複数のビット線に所定の電位を供給することによって、容易に、複数のビット線を所定の電位にプリチャージすることができる。また、全てのビット線を個別にプリチャージする場合と異なり、プリチャージ用トランジスタをビット線毎に設ける必要がなく、データ線毎に設ければよいので、容易に、チップの平面積が増加するのを抑制することができる。また、ビット線をプリチャージする際に、センスアンプからデータ線を介してビット線に所定の電位を供給するとともに、プリチャージ用トランジスタおよびデータ線を介してビット線に所定の電位を供給すれば、センスアンプから供給する所定の電位のみを用いてビット線をプリチャージする場合に比べて、ビット線をより速くプリチャージすることができる。これにより、メモリの動作速度を向上させることができる。
【００１７】
上記一の局面によるメモリにおいて、好ましくは、所定数のビット線をそれぞれ含む複数のブロックに分けられており、複数のブロックの各々に配置され、ソース／ドレイン領域の一方が、対応するブロックに含まれるメモリセルのダイオードの一方電極に接続されているとともに、ソース／ドレイン領域の他方が、第３電位側に接続された複数のブロック制御用トランジスタをさらに備え、データの読み出し動作時に、選択されたビット線を含むブロックに対応するブロック制御用トランジスタは、オン状態になるように制御され、データの読み出し動作時に、選択されたビット線を含まないブロックに対応するブロック制御用トランジスタは、オフ状態になるように制御される。このように構成すれば、データの読み出し動作時に、選択されたビット線を含むブロックでは、ソース／ドレイン領域の他方が第３電位側に接続されたブロック制御用トランジスタがオン状態になるので、そのオン状態のブロック制御用トランジスタのソース／ドレイン領域の一方に接続されたダイオードのカソード（一方電極）の電位を第３電位側に変化させることができる。これにより、選択されたビット線にアノードが接続されていないダイオードを含む選択されたメモリセルのデータを読み出す場合には、選択されたビット線の電位がプリチャージ直後の電位（所定の電位）に保持される一方、選択されたビット線にアノードが接続されているダイオードを含む選択されたメモリセルのデータを読み出す場合には、選択されたビット線の電位を第３電位側に変化させることができる。その結果、選択されたビット線の電位に基づいたデータの判別を容易に行うことができる。また、データの読み出し動作時に、選択されたビット線を含まないブロックでは、ソース／ドレイン領域の他方が第３電位側に接続されたブロック制御用トランジスタがオフ状態になるので、そのオフ状態のブロック制御用トランジスタのソース／ドレイン領域の一方に接続されたダイオードのカソード（一方電極）の電位をプリチャージ直後の電位（所定の電位）に保持することができる。これにより、選択されたビット線を含まないブロックにおいて、ダイオードのアノードが接続されたビット線が存在したとしても、そのビット線の電位をプリチャージ直後の電位（所定の電位）に保持することができる。したがって、読み出し動作後に再びプリチャージ動作を行う場合には、選択されたビット線を含むブロックに対応するビット線のうち、ダイオードのアノードが接続されたビット線についてのみプリチャージを行えばよいので、動作電流を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例として、ダイオードマトリクスを利用したマスクＲＯＭ（以下、ダイオードＲＯＭという）について説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態によるダイオードＲＯＭの構成を示した回路図である。まず、図１を参照して、本発明の第１実施形態によるダイオードＲＯＭの全体構成について説明する。
【００２０】
第１実施形態によるダイオードＲＯＭは、図１に示すように、プリデコード回路１と、ロウデコーダ２と、センスアンプ４を含むカラムデコーダ３と、出力回路５と、メモリセルアレイ６とを備えている。プリデコード回路１は、外部からアドレス信号、反転アドレスイネーブル信号／ＡＥおよび反転プリチャージ信号／ＰＲＩが入力される。また、プリデコード回路１は、ロウデコーダ２、カラムデコーダ３にプリデコード信号を出力するように構成されている。
【００２１】
また、ロウデコーダ２には、複数（１０２４本）のワード線７が接続されている。そして、ロウデコーダ２は、プリデコード回路１から入力されたプリデコード信号が表すロウアドレスに対応するワード線７を選択する。この際、ロウデコーダ２は、選択したワード線７にＨレベルの電位を供給するとともに、選択していないワード線７にＬレベルの電位を供給するように構成されている。また、カラムデコーダ３には、複数（２０４８本）のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、プリデコード回路１から入力されたプリデコード信号が表すカラムアドレスに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを電気的に接続するように構成されている。
【００２２】
また、センスアンプ４は、カラムデコーダ３により選択されたビット線８を介して読み出される後述するメモリセル９のデータを判別する機能を有している。また、センスアンプ４は、カラムデコーダ３により選択されたビット線８に流れる電流の有無を判別して増幅した後、選択されたビット線８の電位がＬレベルの場合にＨレベルの信号を出力するとともに、選択されたビット線８の電位がＨレベルの場合にＬレベルの信号を出力するように構成されている。
【００２３】
ここで、第１実施形態では、センスアンプ４は、データの読出し動作に先立って、全て（２０４８本）のビット線８をプリチャージする機能を有している。また、出力回路５は、センスアンプ４からの信号が入力されることにより、その入力された信号に応じた信号Ｄｏｕｔを外部へ出力するように構成されている。
【００２４】
また、メモリセルアレイ６では、複数のビット線（ＢＬ）８と複数のワード線（ＷＬ）７とが互いに直交するように設けられている。また、メモリセルアレイ６には、複数のメモリセル９がマトリックス状に配置されている。各メモリセル９は、１つのダイオード１０を含んでいる。また、各メモリセル９のデータは、対応するビット線８を介してカラムデコーダ３に含まれるセンスアンプ４へ読み出されるように構成されている。また、メモリセルアレイ６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。このビット線８に対するダイオード１０のアノードの接続の有無によって、メモリセル９の保持するデータが「０」または「１」に区別されている。また、メモリセル９のダイオード１０のカソードは、ｎチャネルトランジスタからなる選択トランジスタ１１ａおよび１１ｂのドレインに接続されている。また、選択トランジスタ１１ａおよび１１ｂのソースは、ソース線（ＧＮＤ線）１２を介して接地されているとともに、ゲートは、ワード線７に接続されている。
【００２５】
図２は、図１に示した第１実施形態によるダイオードＲＯＭのメモリセルアレイの構造を示した平面レイアウト図である。図３は、図２に示した第１実施形態によるダイオードＲＯＭのメモリセルアレイの１００−１００線に沿った断面図である。次に、図１〜図３を参照して、第１実施形態によるダイオードＲＯＭのメモリセルアレイの構造について説明する。
【００２６】
第１実施形態によるメモリセルアレイ６では、図２および図３に示すように、ｐ型シリコン基板２０の上面に、複数のｎ型不純物領域２１が所定の間隔を隔てて複数設けられている。なお、このｎ型不純物領域２１は、本発明の「不純物領域」の一例である。また、ｎ型不純物領域２１は、図３に示すように、ｎ型の低濃度の不純物領域２１ａと、不純物領域２１ａよりも深く形成されたｎ型の不純物領域２１ｂとによって構成されている。また、不純物領域２１ｂは、不純物領域２１ａよりも少しだけ高い不純物濃度を有している。
【００２７】
また、１つのｎ型不純物領域２１内には、３２個のｐ型不純物領域２２が所定の間隔を隔てて形成されている。そして、１つのｐ型不純物領域２２とｎ型不純物領域２１とによって、ダイオード１０が形成されている。これにより、１つのｎ型不純物領域２１に対応して３２個のダイオード１０が形成されている。また、ｎ型不純物領域２１は、３２個のダイオード１０の共通のカソードとして機能する。また、ｐ型不純物領域２２は、ダイオード１０のアノードとして機能する。また、ｎ型不純物領域２１は、選択トランジスタ１１ａおよび１１ｂのドレイン領域としても機能する。なお、３２個のダイオード１０（メモリセル９）に対して、選択トランジスタ１１ａおよび１１ｂが１つずつ設けられている。ｎ型不純物領域２１は、この選択トランジスタ１１ａおよび１１ｂに対応する位置で分割されている。また、ｎ型不純物領域２１の延びる方向に沿って隣接する２つのｎ型不純物領域２１間の所定の領域には、選択トランジスタ１１ａおよび１１ｂに共通のソース領域２３が形成されている。
【００２８】
また、ソース領域２３は、ｎ型低濃度不純物領域２３ａと、ｎ型高濃度不純物領域２３ｂとを含んでいる。また、ｎ型低濃度不純物領域２３ａは、ｐ型シリコン基板２０の表面から比較的浅い領域に形成されている一方、ｎ型高濃度不純物領域２３ｂは、ｎ型低濃度不純物領域２３ａよりも深い領域まで形成されている。これにより、ソース領域２３は、ｎ型低濃度不純物領域２３ａおよびｎ型高濃度不純物領域２３ｂからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。また、ソース領域２３には、ｎ型低濃度不純物領域２３ａおよびｎ型高濃度不純物領域２３ｂにｎ型コンタクト領域２３ｃが形成されている。このｎ型コンタクト領域２３ｃは、後述する１層目のプラグ３０をソース領域２３に接続する際の接触抵抗を低減するために設けられている。
【００２９】
また、ｐ型シリコン基板２０のｎ型不純物領域２１とソース領域２３との間の選択トランジスタ１１ａのチャネル領域２４ａ上にはゲート絶縁膜２５ａを介してゲート電極２６ａが形成されているとともに、ｎ型不純物領域２１とソース領域２３との間の選択トランジスタ１１ｂのチャネル領域２４ｂ上には、ゲート絶縁膜２５ｂを介してゲート電極２６ｂが形成されている。この選択トランジスタ１１ａのゲート電極２６ａおよび選択トランジスタ１１ｂのゲート電極２６ｂは、図２に示すように、ワード線７と一体的に形成されている。また、隣接するゲート電極２６ａとゲート電極２６ｂとは、接続部２６ｃによって接続されている。また、ゲート電極２６ａ、接続部２６ｃおよびゲート電極２６ｂは、平面的に見て、Ｕ字形状を有するように配置されている。
【００３０】
また、ゲート電極２６ａおよび２６ｂは、ワード線７の一部が屈曲することによって形成されているとともに、平面的に見て、ｎ型不純物領域２１の延びる方向に対して斜め方向に延びるように配置されている。また、選択トランジスタ１１ａのゲート電極２６ａは、選択トランジスタ１１ａの形成領域におけるｎ型不純物領域２１と交差するように配置されている。また、選択トランジスタ１１ｂのゲート電極２６ｂは、選択トランジスタ１１ｂの形成領域におけるｎ型不純物領域２１と交差するように配置されている。
【００３１】
また、ゲート電極２６ａおよび２６ｂの両側には、図３に示すように、絶縁膜からなるサイドウォールスペーサ２７がそれぞれ設けられている。また、ｐ型シリコン基板２０の上面上には、ゲート電極２６ａ、２６ｂ（ワード線７）およびサイドウォールスペーサ２７を覆うように、１層目の層間絶縁膜２８が設けられている。この１層目の層間絶縁膜２８のｐ型不純物領域２２およびｎ型コンタクト領域２３ｃに対応する領域には、コンタクトホール２９が設けられている。このようにｐ型不純物領域２２およびｎ型コンタクト領域２３ｃに対応する位置にコンタクトホール２９が設けられているのは、ｐ型不純物領域２２およびｎ型コンタクト領域２３ｃがｐ型シリコン基板２０にコンタクトホール２９を介してイオン注入することによって形成されることに起因している。また、コンタクトホール２９には、Ｗ（タングステン）からなる１層目のプラグ３０が埋め込まれている。これにより、ｐ型不純物領域２２およびｎ型コンタクト領域２３ｃにプラグ３０が接続されている。
【００３２】
また、１層目の層間絶縁膜２８上には、ソース領域２３に繋がる１層目のプラグ３０に接続するようにソース線１２が形成されているとともに、ｐ型不純物領域２２に繋がる１層目のプラグ３０に接続するように１層目のパッド層３１が設けられている。また、１層目の層間絶縁膜２８上には、ソース線１２および１層目のパッド層３１を覆うように２層目の層間絶縁膜３２が設けられている。この２層目の層間絶縁膜３２の１層目のパッド層３１に対応する領域には、コンタクトホール３３が形成されている。このコンタクトホール３３には、Ｗからなる２層目のプラグ３４が埋め込まれている。
【００３３】
また、２層目の層間絶縁膜３２上には、２層目のプラグ３４に接続するように、２層目のパッド層３５が設けられている。また、２層目の層間絶縁膜３２の上には、２層目のパッド層３５を覆うように３層目の層間絶縁膜３６が設けられている。この３層目の層間絶縁膜３６には、コンタクトホール３７が設けられているとともに、そのコンタクトホール３７には、Ｗからなる３層目のプラグ３８が埋め込まれている。この３層目のプラグ３８は、２層目のパッド層３５に接続されている。また、３層目の層間絶縁膜３６上には、複数のビット線８が所定の間隔を隔てて設けられている。このビット線８は、３層目のプラグ３８に接続されている。なお、３層目のプラグ３８は、所定のｐ型不純物領域２２（ダイオード１０のアノード）に繋がる２層目のパッド層３５とビット線８との間に設けられている一方、それ以外のｐ型不純物領域２２（ダイオード１０のアノード）に繋がる２層目のパッド層３５とビット線８との間には設けられていない。これにより、ビット線８にアノードが接続されるダイオード１０と、ビット線８にアノードが接続されていないダイオード１０とが構成されている。つまり、３層目の層間絶縁膜３６に、コンタクトホール３７を設けるか否かにより、対応するダイオード１０を含むメモリセル９（図１参照）のデータが「０」または「１」に区別されている。
【００３４】
図４は、図１に示した第１実施形態によるダイオードＲＯＭのプリデコード回路、カラムデコーダ、センスアンプおよび出力回路の構成について説明するためのブロック図である。図５は、図４に示した第１実施形態によるカラムデコーダ、センスアンプおよび出力回路の回路構成を示した回路図である。図６および図７は、図４に示した第１実施形態によるプリデコード回路の回路構成を示した回路図である。図８は、図５に示した第１実施形態によるセンスアンプの回路構成を示した回路図である。次に、図１および図４〜図８を参照して、本発明の第１実施形態によるダイオードＲＯＭのプリデコード回路、出力回路、カラムデコーダに含まれるサブカラムデコーダおよびカラムデコード機能を有するセンスアンプの詳細な構成について説明する。
【００３５】
第１実施形態によるダイオードＲＯＭでは、図４に示すように、１２８本のビット線毎に１つの出力回路５が設けられており、全部で１６個の出力回路５が設けられている。また、１２８本のビット線を介して読み出されるデータは、それぞれ、カラムデコーダ３（図１参照）に含まれるサブカラムデコーダ３ａおよびセンスアンプ４を介して、対応する出力回路５に入力されるように構成されている。そして、各出力回路５からは、入力されたデータに対応する出力信号Ｄｏｕｔ０〜Ｄｏｕｔ１５が出力されるように構成されている。また、第１実施形態では、出力信号Ｄｏｕｔ０〜Ｄｏｕｔ１５を出力する１６個のサブカラムデコーダ３ａ、センスアンプ４および出力回路５からなる回路部は、それぞれ、図５に示すような回路構成を有している。
【００３６】
具体的には、サブカラムデコーダ３ａは、図５に示すように、ｐチャネルトランジスタからなる複数のビット線選択トランジスタ４１によって構成されている。また、ビット線選択トランジスタ４１は、ソース／ドレイン領域の一方がビット線８に接続されているとともに、他方がデータ線４２に接続されている。これにより、１６本のビット線８がそれぞれ対応するビット線選択トランジスタ４１を介して、１本のデータ線４２に接続されている。また、この１本のデータ線４２は、対応する１つのセンスアンプ４に接続されている。このようにして、１６本のビット線８は、対応する１つのセンスアンプ４に繋がるように構成されている。そして、１２８本のビット線８に対して、８個のセンスアンプ４が設けられており、１２８本のビット線８が１６本ずつ８個のセンスアンプ４のそれぞれに繋がるように構成されている。
【００３７】
また、１６本のビット線８に接続された１６個のビット線選択トランジスタ４１のゲートには、後述するプリデコード回路１の１６個の回路部４５からのプリデコード信号がそれぞれ入力される。また、１２８本のビット線８に対応する８個のセンスアンプ４には、それぞれ、後述するプリデコード回路１の８個の回路部４９から出力されるプリデコード信号が入力されるように構成されている。また、８個のセンスアンプ４のうち４つのセンスアンプ４の出力が、１つの４入力ＮＡＮＤ回路４３ａに入力されるとともに、残りの４つのセンスアンプ４の出力がもう１つの４入力ＮＡＮＤ回路４３ｂに入力されるように構成されている。また、２つの４入力ＮＡＮＤ回路４３ａおよび４３ｂの出力は、１つのＮＯＲ回路４４に入力されるとともに、その１つのＮＯＲ回路４４の出力が１つの出力回路５に入力されるように構成されている。
【００３８】
また、プリデコード回路１は、図６に示すようなビット線選択トランジスタ４１（図５参照）へプリデコード信号を供給するための回路部分と、図７に示すようなセンスアンプ４（図５参照）へプリデコード信号を供給するための回路部分と、ロウデコーダ２へ信号を供給するロウアドレスプリデコード回路（図示せず）とによって構成されている。なお、図示しないが、プリデコード回路１は、外部から入力される反転アドレスイネーブル信号／ＡＥの電位を反転してアドレスイネーブル信号ＡＥを生成するための回路を含んでいる。プリデコード回路１のビット線選択トランジスタ４１（図５参照）へプリデコード信号を供給するための回路部分は、図６に示すように、プリデコード信号を出力する１６個の回路部４５によって構成されている。この回路部４５は、１つの５入力ＮＡＮＤ回路４６と、１つの２入力ＮＡＮＤ回路４７と、１段のインバータ回路４８とによって構成されている。また、５入力ＮＡＮＤ回路４６の出力が２入力ＮＡＮＤ回路４７の２つの入力の一方に入力される。また、２入力ＮＡＮＤ回路４７の２つの入力の他方には、反転プリチャージ信号／ＰＲＩが入力されるように構成されている。また、２入力ＮＡＮＤ回路４７の出力は、インバータ回路４８に入力されるように構成されている。そして、インバータ回路４８からは、プリデコード信号がビット線選択トランジスタ４１（図５参照）のゲートへ出力されるように構成されている。
【００３９】
また、１６個の回路部４５の５入力ＮＡＮＤ回路４６には、それぞれ、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ０および反転カラムアドレス信号／ＣＡ０のいずれか一方と、カラムアドレス信号ＣＡ１および反転カラムアドレス信号／ＣＡ１のいずれか一方と、カラムアドレス信号ＣＡ２および反転カラムアドレス信号／ＣＡ２のいずれか一方と、カラムアドレス信号ＣＡ３および反転カラムアドレス信号／ＣＡ３のいずれか一方とが入力される。なお、カラムアドレス信号ＣＡ０〜ＣＡ３および反転カラムアドレス信号／ＣＡ０〜／ＣＡ３は、外部から入力されるアドレス信号に基づいて図示しないアドレス入力回路により生成される。
【００４０】
そして、５入力ＮＡＮＤ回路４６に入力される上記の５つの信号（ＡＥ、ＣＡ０または／ＣＡ０、ＣＡ１または／ＣＡ１、ＣＡ２または／ＣＡ２、ＣＡ３または／ＣＡ３）の組み合わせにより、１６個の回路部４５の内いずれか１つの回路部４５の５入力ＮＡＮＤ回路４６からＬレベルの信号が出力されるとともに、残りの回路部４５の５入力ＮＡＮＤ回路４６からＨレベルの信号が出力されるように構成されている。すなわち、５入力ＮＡＮＤ回路４６に入力される５つの信号が全てＨレベルである場合には、その５入力ＮＡＮＤ回路４６からはＬレベルの信号が出力される一方、５入力ＮＡＮＤ回路４６に入力される５つの信号の少なくともいずれか１つがＬレベルである場合には、その５入力ＮＡＮＤ回路４６からはＨレベルの信号が出力されるように構成されている。
【００４１】
また、２入力ＮＡＮＤ回路４７では、データの読み出し動作時にはＨレベルの反転プリチャージ信号／ＰＲＩが入力される一方、ビット線８のプリチャージ動作時にはＬレベルの反転プリチャージ信号／ＰＲＩが入力されるように構成されている。そして、データの読み出し動作時には、１６個の回路部４５の内の１つの回路部４５において、５入力ＮＡＮＤ回路４６からＬレベルの信号が２入力ＮＡＮＤ回路４７に入力されることにより、その２入力ＮＡＮＤ回路４７からＨレベルの信号が出力される。これにより、そのＨレベルの信号が対応するインバータ回路４８に入力されることによって、そのインバータ回路４８からＬレベルのプリデコード信号が出力される。
【００４２】
また、データの読み出し動作時において、１６個の回路部４５のうち上記の１つの回路部４５以外の１５個の回路部４５では、Ｈレベルの反転プリチャージ信号／ＰＲＩと、５入力ＮＡＮＤ回路４６からのＨレベルの信号とが２入力ＮＡＮＤ回路４７に入力される。これにより、その２入力ＮＡＮＤ回路４７からＬレベルの信号が対応するインバータ回路４８に入力される。このため、そのインバータ回路４８からＨレベルのプリデコード信号が出力される。上記のようにして、データの読み出し動作時には、１６個の回路部４５のうち１つの回路部４５からＬレベルのプリデコード信号が出力されるとともに、残りの１５個の回路部４５からＨレベルのプリデコード信号が出力されるように構成されている。
【００４３】
また、ビット線８のプリチャージ動作時には、１６個の全ての回路部４５の２入力ＮＡＮＤ回路４７にＬレベルの反転プリチャージ信号／ＰＲＩが入力される。これにより、２入力ＮＡＮＤ回路４７からＨレベルの信号が出力されるとともに、そのＨレベルの信号が対応するインバータ回路４８に入力される。このため、そのインバータ回路４８からＬレベルのプリデコード信号が出力される。このようにして、ビット線８のプリチャージ動作時には、１６個の全ての回路部４５からＬレベルのプリデコード信号が出力されるように構成されている。
【００４４】
また、センスアンプ４（図５参照）へプリデコード信号を供給するための回路部分は、図７に示すように、プリデコード信号を出力する８個の回路部４９によって構成されている。この回路部４９は、１つの４入力ＮＡＮＤ回路５０と、１つの２入力ＮＡＮＤ回路５１と、２段のインバータ回路５２および５３とによって構成されている。また、４入力ＮＡＮＤ回路５０の出力が２入力ＮＡＮＤ回路５１の２つの入力の一方に入力されるとともに、２入力ＮＡＮＤ回路５１の２つの入力の他方には、反転プリチャージ信号／ＰＲＩが入力されるように構成されている。また、２入力ＮＡＮＤ回路５１の出力は、インバータ回路５２に入力されるように構成されている。また、インバータ回路５２の出力は、インバータ回路５３に入力されるように構成されている。また、インバータ回路５３からプリデコード信号がセンスアンプ４（図５参照）へ出力されるように構成されている。
【００４５】
また、８個の回路部４９の４入力ＮＡＮＤ回路５０には、それぞれ、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ４および反転カラムアドレス信号／ＣＡ４のいずれか一方と、カラムアドレス信号ＣＡ５および反転カラムアドレス信号／ＣＡ５のいずれか一方と、カラムアドレス信号ＣＡ６および反転カラムアドレス信号／ＣＡ６のいずれか一方とが入力される。なお、カラムアドレス信号ＣＡ４〜ＣＡ６および反転カラムアドレス信号／ＣＡ４〜／ＣＡ６は、外部から入力されるアドレス信号に基づいて図示しないアドレス入力回路により生成される。
【００４６】
また、データの読み出し動作時には、４入力ＮＡＮＤ回路５０に入力される上記の４つの信号（ＡＥ、ＣＡ４または／ＣＡ４、ＣＡ５または／ＣＡ５、ＣＡ６または／ＣＡ６）の組み合わせにより、８個の回路部４９のうちのいずれか１つの回路部４９の４入力ＮＡＮＤ回路５０からＬレベルの信号が出力されるとともに、残りの回路部４９の４入力ＮＡＮＤ回路５０からＨレベルの信号が出力されるように構成されている。すなわち、４入力ＮＡＮＤ回路５０に入力される４つの信号が全てＨレベルである場合には、その４入力ＮＡＮＤ回路５０からはＬレベルの信号が出力される一方、４入力ＮＡＮＤ回路５０に入力される４つの信号の少なくともいずれか１つがＬレベルである場合には、その４入力ＮＡＮＤ回路５０からはＨレベルの信号が出力されるように構成されている。
【００４７】
また、２入力ＮＡＮＤ回路５１は、データの読み出し動作時にはＨレベルの反転プリチャージ信号／ＰＲＩが入力される一方、ビット線８のプリチャージ動作時にはＬレベルの反転プリチャージ信号／ＰＲＩが入力されるように構成されている。そして、データの読み出し動作時には、８個の回路部４９のうちの１つの回路部４９において、４入力ＮＡＮＤ回路５０からＬレベルの信号が２入力ＮＡＮＤ回路５１に入力されることにより、その２入力ＮＡＮＤ回路５１からＨレベルの信号が出力される。これにより、そのＨレベルの信号が対応するインバータ回路５２へ入力されることによって、２段のインバータ回路５２および５３を介して、インバータ回路５３からＨレベルのプリデコード信号が出力される。
【００４８】
また、データの読み出し動作時において、８個の回路部４９のうち上記の１つの回路部４９以外の７個の回路部４９では、Ｈレベルの反転プリチャージ信号／ＰＲＩと、４入力ＮＡＮＤ回路５０からのＨレベルの信号とが２入力ＮＡＮＤ回路５１に入力される。これにより、その２入力ＮＡＮＤ回路５１からＬレベルの信号が出力されるとともに、そのＬレベルの信号が対応するインバータ回路５２に入力される。このため、２段のインバータ回路５２および５３を介して、インバータ回路５３からＬレベルのプリデコード信号が出力される。上記のようにして、データの読み出し動作時には、８個の回路部４９のうちの１つの回路部４９からＨレベルのプリデコード信号が出力されるとともに、残りの７個の回路部４９からＬレベルのプリデコード信号が出力されるように構成されている。
【００４９】
また、ビット線８のプリチャージ動作時には、８個の全ての回路部４９の２入力ＮＡＮＤ回路５１にそれぞれＬレベルの反転プリチャージ信号／ＰＲＩが入力される。これにより、２入力ＮＡＮＤ回路５１からＨレベルの信号が出力されるとともに、そのＨレベルの信号が対応するインバータ回路５２に入力される。このため、２段のインバータ回路５２および５３を介して、インバータ回路５３からＨレベルのプリデコード信号が出力される。このようにして、ビット線８のプリチャージ動作時には、８個の全ての回路部４９からＨレベルのプリデコード信号が出力されるように構成されている。
【００５０】
また、図５に示した８個のセンスアンプ４は、それぞれ、図８に示すような回路構成を有している。このセンスアンプ４は、２つのインバータ回路６１および６２と、８個のｐチャネルトランジスタ６３〜７０と、７個のｎチャネルトランジスタ７１〜７７とによって構成されている。インバータ回路６１には、プリデコード回路１（図７参照）の回路部４９からプリデコード信号が入力されるとともに、インバータ回路６２からは、出力信号ＳＯＵＴが対応する４入力ＮＡＮＤ回路４３ａまたは４３ｂ（図５参照）へ出力されるように構成されている。また、インバータ回路６１の出力は、ｐチャネルトランジスタ６３および６４のそれぞれのゲートに入力される。ｐチャネルトランジスタ６３のソースには、電位Ｖｃｃが供給されるとともに、ドレインは、データ線４２（図５参照）に繋がるノードＮＤ１に接続されている。なお、電位Ｖｃｃは、電源電圧として供給される電位であり、本発明の「第１電位」の一例である。また、ｐチャネルトランジスタ６４のソースには、電位Ｖｃｃが供給されているとともに、ドレインは、ｐチャネルトランジスタ６５のソースに接続されている。また、ｐチャネルトランジスタ６５のドレインは、ノードＮＤ１に接続されている。
【００５１】
また、ｐチャネルトランジスタ６６のソースには、電位Ｖｃｃが供給されている。また、ｐチャネルトランジスタ６６のゲートとドレインとは、互いに接続されており、そのゲートおよびドレインは、ノードＮＤ２に接続されている。また、ｐチャネルトランジスタ６７のソースには、電位Ｖｃｃが供給されているとともに、ドレインは、ノードＮＤ２に接続されている。また、ｐチャネルトランジスタ６７のゲートには、プリデコード回路１（図７参照）の回路部４９からプリデコード信号が入力される。また、ｐチャネルトランジスタ６８のソースは、ノードＮＤ１に接続されているとともに、ドレインは、インバータ回路６２の入力側に繋がるノードＮＤ３に接続されている。また、ｐチャネルトランジスタ６８のゲートは、ノードＮＤ２に接続されている。なお、ノードＮＤ２の電位は、ノードＮＤ１の電位からｐチャネルトランジスタ６８のしきい値電圧Ｖｔを引いた値の近傍の電位に設定されている。これにより、ｐチャネルトランジスタ６８は、オフ状態とオン状態との境界状態近傍のオン状態になるように構成されている。
【００５２】
また、ｐチャネルトランジスタ６９のゲートは、ノードＮＤ２に接続されている。また、ｐチャネルトランジスタ６９のソースは、ノードＮＤ１に接続されるとともに、ドレインは、ｎチャネルトランジスタ７１のドレインに接続されている。なお、ｐチャネルトランジスタ６９とｎチャネルトランジスタ７１との間に位置するノードＮＤ４には、上記したｐチャネルトランジスタ６５のゲートが接続されている。また、ｐチャネルトランジスタ７０のソースには、電位Ｖｃｃが供給されているとともに、ゲートは、接地されることによりＧＮＤ電位が供給される。なお、ＧＮＤ電位は、本発明の「第２電位」の一例である。また、ｐチャネルトランジスタ７０のドレインは、ノードＮＤ５に接続されている。また、ｎチャネルトランジスタ７１のゲートは、ノードＮＤ５に接続されているとともに、ソースは、ノードＮＤ３に接続されている。また、ｎチャネルトランジスタ７２のゲートとドレインとは互いに接続されているとともに、そのゲートおよびドレインは、ノードＮＤ５に接続されている。また、ｎチャネルトランジスタ７２のソースは、ｎチャネルトランジスタ７３のドレインと接続されている。
【００５３】
また、ｎチャネルトランジスタ７３のソースは、接地されているとともに、ゲートには、プリデコード回路１（図７参照）の回路部４９からプリデコード信号が入力される。また、ｎチャネルトランジスタ７４のドレインは、ノードＮＤ３に接続されているとともに、ソースは、接地されている。また、ｎチャネルトランジスタ７４のゲートは、ノードＮＤ５に接続されている。なお、ノードＮＤ５の電位（ｎチャネルトランジスタ７４のゲート電位）は、ｎチャネルトランジスタ７４のしきい値電圧よりもわずかに高い電位になるように構成されている。これにより、ｎチャネルトランジスタ７４は、オン状態になるとともに、高いインピーダンスを有するように構成されている。なお、このように構成することによって、ｎチャネルトランジスタ７４のゲート長を大きくすることなく、ｎチャネルトランジスタ７４が高いインピーダンスを有するように構成することが可能である。
【００５４】
また、ｎチャネルトランジスタ７５のゲートは、ノードＮＤ５に接続されているとともに、ソースは、接地されている。また、ｎチャネルトランジスタ７５のドレインは、ｎチャネルトランジスタ７６のソースに接続されている。また、ｎチャネルトランジスタ７６のゲートには、プリデコード回路１（図７参照）の回路部４９からプリデコード信号が入力されるように構成されている。また、ｎチャネルトランジスタ７６のドレインは、ｎチャネルトランジスタ７７のソースに接続されている。また、ｎチャネルトランジスタ７７のゲートは、データ線４２に繋がるノードＮＤ１に接続されているとともに、ドレインは、ノードＮＤ２に接続されている。
【００５５】
図９は、本発明の第１実施形態によるダイオードＲＯＭの動作について説明するためのタイミングチャートである。次に、図３および図５〜図９を参照して、第１実施形態によるダイオードＲＯＭの動作について説明する。まず、図９に示すプリチャージ期間において、外部からＨレベルの反転アドレスイネーブル信号／ＡＥと、Ｌレベルの反転プリチャージ信号／ＰＲＩとがプリデコード回路１（図６および図７参照）に入力される。なお、Ｈレベルの反転アドレスイネーブル信号／ＡＥは、プリデコード回路１の内部で電位が反転されることによって、Ｌレベルのアドレスイネーブル信号ＡＥとなる。これにより、プリデコード回路１の１６個の回路部４５（図６参照）から対応するビット線選択トランジスタ４１（図５参照）のゲートへＬレベルのプリデコード信号が出力されるとともに、プリデコード回路１の８個の回路部４９（図７参照）から対応するセンスアンプ４（図５参照）へＨレベルのプリデコード信号が出力される。これにより、プリチャージ期間には、全てのビット線選択トランジスタ４１がオン状態になる。また、センスアンプ４（図８参照）では、Ｈレベルのプリデコード信号がインバータ回路６１、ｐチャネルトランジスタ６７のゲート、ｎチャネルトランジスタ７６のゲートおよびｎチャネルトランジスタ７３のゲートにそれぞれ入力される。
【００５６】
そして、インバータ回路６１からは、Ｌレベルの信号がｐチャネルトランジスタ６３および６４のゲートに入力される。これにより、ｐチャネルトランジスタ６３および６４がオン状態になる。そして、ｐチャネルトランジスタ６３を介して電位ＶｃｃがノードＮＤ１に供給される。これにより、ノードＮＤ１に繋がるデータ線４２（図５参照）の電位が上昇するとともに、各データ線４２にビット線選択トランジスタ４１を介して接続された全てのビット線８がＶｃｃ近傍の電位にプリチャージされる。なお、Ｖｃｃ近傍の電位は、本発明の「所定の電位」の一例である。また、本発明において、Ｖｃｃ近傍の電位は、センスアンプ４の論理しきい値電圧以上で、かつ、電源電圧として供給される電位Ｖｃｃ以下の電圧である。
【００５７】
この際、ダイオード１０のカソードであるｎ型不純物領域２１の電位が低下しており、ビット線８と対応するメモリセル９のダイオード１０のアノードとが接続されている場合には、ビット線８からダイオード１０のカソードとしてのｎ型不純物領域２１（図３参照）へ電流が流れる。この場合には、そのビット線８に繋がるデータ線４２およびセンスアンプ４（図８参照）のノードＮＤ１の電位は、Ｖｃｃ近傍の電位から低下する。この際、オン状態とオフ状態との境界状態近傍のオン状態になっているｐチャネルトランジスタ６８は、ゲート−ソース間電圧がｐチャネルトランジスタ６８のしきい値電圧Ｖｔよりも小さくなることによりオフ状態になる。これにより、オン状態のｎチャネルトランジスタ７４を介してＬレベル（ＧＮＤ）の電位がノードＮＤ３に供給される。
【００５８】
そして、ノードＮＤ３からオン状態のｎチャネルトランジスタ７１を介してノードＮＤ４にＬレベルの電位が供給されることにより、ノードＮＤ４にゲートが接続されたｐチャネルトランジスタ６５がオン状態になる。これにより、ｐチャネルトランジスタ６４および６５を介して、電位ＶｃｃがノードＮＤ１に供給される。なお、ｐチャネルトランジスタ６４および６５は、ｐチャネルトランジスタ６３よりもインピーダンスが低くなるように設計されている。これにより、ノードＮＤ１の電位が速くプリチャージされる。このようにして、ビット線８と対応するメモリセル９のダイオード１０のアノードとが接続されていることによりビット線８の電位が低下していた場合にも、ビット線８の電位はセンスアンプ４によりプリチャージされたＶｃｃ近傍の電位に維持される。なお、上記のプリチャージ動作では、ビット線８にダイオード１０のアノードが接続されている場合には、ビット線８からダイオード１０のカソードとしてのｎ型不純物領域２１（図３参照）にＶｃｃ近傍の電位が供給されることにより、ｎ型不純物領域２１（図３参照）にＶｃｃ近傍の電位が充電される。
【００５９】
次に、データの読み出し期間では、プリデコード回路１（図６および図７参照）に入力される反転プリチャージ信号／ＰＲＩがＨレベルに上昇するとともに、反転アドレスイネーブル信号／ＡＥがＬレベルに低下する。なお、Ｌレベルの反転アドレスイネーブル信号／ＡＥは、プリデコード回路１の内部で電位が反転されることによって、Ｈレベルのアドレスイネーブル信号ＡＥとなる。そして、プリデコード回路１に入力されるカラムアドレス信号ＣＡ０〜ＣＡ３および反転カラムアドレス信号／ＣＡ０〜／ＣＡ３の組み合わせにより、プリデコード回路１の１つの回路部４５から対応するビット線選択トランジスタ４１（図５参照）のゲートへＬレベルのプリデコード信号が入力される。また、プリデコード回路１の残りの１５個の回路部４５から対応するビット線選択トランジスタ４１（図５参照）のゲートへＨレベルのプリデコード信号が入力される。このようにして、１６個のビット線選択トランジスタ４１から１つのビット線選択トランジスタ４１が選択されてオン状態にされるとともに、残りの１５個のビット線選択トランジスタ４１がオフ状態にされる。これにより、１６本のビット線８から１本のビット線８が選択されてデータ線４２と電気的に接続されるとともに、残りの１５本のビット線８はデータ線４２と電気的に接続されない。
【００６０】
また、プリデコード回路１（図７参照）に入力されるカラムアドレス信号ＣＡ４〜ＣＡ６および反転カラムアドレス信号／ＣＡ４〜／ＣＡ６の組み合わせにより、８個の回路部４９のうち１つの回路部４９から対応するセンスアンプ４（図５参照）へＨレベルのプリデコード信号が入力されるとともに、残りの７個の回路部４９から対応するセンスアンプ４（図５参照）へＬレベルのプリデコード信号が入力される。これにより、Ｈレベルのプリデコード信号が入力される１つのセンスアンプ４が活性化されるとともに、Ｌレベルのプリデコード信号が入力される７個のセンスアンプ４は不活性な状態になる。すなわち、活性化された１つのセンスアンプ４では、インバータ回路６１（図８参照）にＨレベルのプリデコード信号が入力されることにより、インバータ回路６１からＬレベルの信号がｐチャネルトランジスタ６３および６４のゲートに入力される。これにより、ｐチャネルトランジスタ６３および６４がオン状態になる。
【００６１】
そして、ロウデコーダ２（図１参照）により選択されたワード線７の電位がＨレベルに立ち上げられるとともに、それ以外の非選択のワード線７の電位がＬレベルになる。これにより、選択されたワード線７にゲートが接続された選択トランジスタ１１ａおよび１１ｂがオン状態になるとともに、非選択のワード線７にゲートが接続された選択トランジスタ１１ａおよび１１ｂは、オフ状態になる。このため、選択されたワード線７に対応するｎ型不純物領域２１（図３参照）にソース線１２および選択トランジスタ１１ａおよび１１ｂを介してＬレベル（ＧＮＤ）の電位が供給される。そして、サブカラムデコーダ３ａにより選択されたビット線８と選択されたｎ型不純物領域２１（図３参照）との交点に位置するメモリセル９のデータが、ビット線８、ビット線選択トランジスタ４１（図５参照）およびデータ線４２を介してセンスアンプ４に読み出される。
【００６２】
すなわち、選択されたビット線８と選択されたｎ型不純物領域２１（図３参照）との交点に位置するメモリセル９のダイオード１０のアノードが選択されたビット線８に接続されている場合には、選択されたビット線８からダイオード１０のカソードとしてのｎ型不純物領域２１（図３参照）へ電流が流れる。これにより、選択されたビット線８およびデータ線４２の電位がＶｃｃ近傍から低下する。このため、センスアンプ４のノードＮＤ１（図８参照）の電位がＶｃｃ近傍から低下する。この際、オン状態のｎチャネルトランジスタ７７のゲート電位が低下するので、このオン状態のｎチャネルトランジスタ７７の抵抗が増加する。そして、電位ＶｃｃとＧＮＤ電位との間に接続されたｐチャネルトランジスタ６６とｎチャネルトランジスタ７５〜７７との抵抗分割によってノードＮＤ２の電位が設定されることに起因して、ノードＮＤ２の電位は上昇する。このように、ｐチャネルトランジスタ６８のソース電位であるノードＮＤ１の電位が低下するとともに、ゲート電位であるノードＮＤ２の電位が上昇することによって、ｐチャネルトランジスタ６８のゲート−ソース間電圧の絶対値がｐチャネルトランジスタ６８のしきい値電圧Ｖｔの絶対値よりも小さくなる。これにより、オン状態とオフ状態との境界状態近傍のオン状態であったｐチャネルトランジスタ６８は、オフ状態になる。そして、オン状態のｎチャネルトランジスタ７４を介してＬレベルの電位がノードＮＤ３に供給されることにより、インバータ回路６２からＨレベルの出力信号ＳＯＵＴが出力される。
【００６３】
また、ノードＮＤ３の電位がＬレベルに低下すると、オン状態のｎチャネルトランジスタ７１を介してノードＮＤ４の電位もＬレベルに低下する。これにより、ノードＮＤ４にゲートが接続されるｐチャネルトランジスタ６５がオン状態になるので、ｐチャネルトランジスタ６４および６５を介してノードＮＤ１に電位Ｖｃｃが供給される。このため、ノードＮＤ１に繋がるデータ線４２（図５参照）およびビット線８の電位がそれ以上低下するのが抑制される。
【００６４】
一方、選択されたビット線８と選択されたｎ型不純物領域２１（図３参照）との交点に位置するメモリセル９のダイオード１０のアノードと選択されたビット線８とが接続されていない場合には、選択されたビット線８の電位は、プリチャージされたＶｃｃ近傍の電位に保持される。これにより、その選択されたビット線８にビット線選択トランジスタ４１を介して接続されるデータ線４２およびセンスアンプ４のノードＮＤ１（図８参照）の電位もＶｃｃ近傍の電位に保持される。この場合、センスアンプ４のｐチャネルトランジスタ６８は、オン状態とオフ状態との境界状態近傍のオン状態に保持される。この際、ｐチャネルトランジスタ６８と、ソースが接地されたｎチャネルトランジスタ７４との間に位置するノードＮＤ３の電位は、ｎチャネルトランジスタ７４が高いインピーダンス（高抵抗）を有するオン状態になっていることに起因してインバータ回路６２の論理しきい値電圧よりも高いレベルになる。これにより、インバータ回路６２からＬレベルの出力信号ＳＯＵＴが出力される。
【００６５】
また、不活性な７個のセンスアンプ４では、インバータ回路６１と、ｎチャネルトランジスタ７６および７３と、ｐチャネルトランジスタ６７とにＬレベルのプリデコード信号が入力されることにより、インバータ回路６１からｐチャネルトランジスタ６３および６４のゲートにＨレベルの信号が入力される。これにより、ｐチャネルトランジスタ６３および６４はオフ状態になるとともに、ノードＮＤ２がＨレベルになるので、データ線４２に繋がるノードＮＤ１は、ハイインピーダンス状態（フローティング状態）になる。この場合、オン状態のｎチャネルトランジスタ７４を介してＬレベルの電位が供給されることにより、ノードＮＤ３の電位はＬレベルになる。これにより、インバータ回路６２からＨレベルの出力信号ＳＯＵＴが出力される。
【００６６】
そして、たとえば、２つの４入力ＮＡＮＤ回路４３ａおよび４３ｂ（図５参照）のうちの一方の４入力ＮＡＮＤ回路４３ａに活性な１つのセンスアンプ４および不活性な３つのセンスアンプ４の出力信号ＳＯＵＴが入力されるとともに、もう一方の４入力ＮＡＮＤ回路４３ｂに不活性な４つのセンスアンプ４の出力信号ＳＯＵＴが入力される。これにより、一方の４入力ＮＡＮＤ回路４３ａの出力は、活性な１つのセンスアンプ４からの出力信号ＳＯＵＴがＨレベルかＬレベルかによって決定される。すなわち、４入力ＮＡＮＤ回路４３ａに活性な１つのセンスアンプ４からＨレベルの出力信号ＳＯＵＴが入力される場合には、この４入力ＮＡＮＤ回路４３ａには、不活性な３つのセンスアンプ４からＨレベルの出力信号ＳＯＵＴが入力されているので、４入力ＮＡＮＤ回路４３ａからＬレベルの信号が出力される。また、４入力ＮＡＮＤ回路４３ａに活性な１つのセンスアンプ４からＬレベルの出力信号ＳＯＵＴが入力される場合には、この４入力ＮＡＮＤ回路４３ａには、不活性な３つのセンスアンプ４からＨレベルの出力信号が入力されているので、４入力ＮＡＮＤ回路４３ａからＨレベルの信号が出力される。
【００６７】
そして、４入力ＮＡＮＤ回路４３ａおよび４３ｂから出力された信号は、ＮＯＲ回路４４に入力される。この際、ＮＯＲ回路４４に一方の４入力ＮＡＮＤ回路４３ａからＬレベルの信号が入力されるとともに、もう一方の４入力ＮＡＮＤ回路４３ｂからＬレベルの信号が入力されるとすると、ＮＯＲ回路４４からはＨレベルの信号が出力される。また、ＮＯＲ回路４４に一方の４入力ＮＡＮＤ回路４３ａからＨレベルの信号が入力されるとともに、もう一方の４入力ＮＡＮＤ回路４３ｂからＬレベルの信号が入力されるとすると、ＮＯＲ回路４４からはＬレベルの信号が出力される。そして、ＮＯＲ回路４４から出力された信号は、出力回路５を介して外部へ出力される。このようにして、データの読み出し期間には、選択されたメモリセル９のデータが外部へ読み出される。そして、上記したプリデコード期間およびデータの読み出し期間を１サイクルとして、そのサイクルが図９に示すように繰り返し行われる。
【００６８】
第１実施形態では、上記のように、ダイオード１０を含むメモリセル９をマトリクス状（クロスポイント状）に配列してクロスポイント型のメモリセルアレイ６を形成することによって、１つのメモリセル９が１つのダイオード１０を含むので、１つのメモリセル９が１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。
【００６９】
また、第１実施形態では、データ線４２を介して全てのビット線８をＶｃｃ近傍の電位にプリチャージすることによって、全てのビット線８を個別にプリチャージする場合と異なり、プリチャージするための回路をビット線８毎に設ける必要がないので、チップの平面積が増加するのを抑制することができる。
【００７０】
また、第１実施形態では、ビット線８をＶｃｃ近傍の電位にプリチャージすることにより、ビット線８にダイオード１０を介して接続されるｎ型不純物領域２１がＶｃｃ近傍の電位にプリチャージされるように構成することによって、選択されたビット線８と非選択のｎ型不純物領域２１とが非選択のメモリセル９のダイオード１０を介して接続されている場合にも、ビット線８をプリチャージした後にデータの読み出し動作を行う際に、選択されたビット線８から非選択のメモリセル９のダイオード１０を介して非選択のｎ型不純物領域２１に意図しない電流が流れるのを抑制することができる。
【００７１】
たとえば、ｎ型不純物領域２１がプリチャージされない場合において、図１０に示したブロックＡに対応するビット線８以外のビット線８が選択されたとすると、非選択のビット線８と交差する選択されたブロックＡ内のｎ型不純物領域２１ｃには、センスアンプ４から電位が供給されないので、そのｎ型不純物領域２１ｃの電位は、ソース線１２を介して供給されるＧＮＤレベルの電位により、ＧＮＤレベル（Ｌレベル）になる。その後、図１０に示すように、別のｎ型不純物領域２１ｄが選択されてＧＮＤレベル（Ｌレベル）の電位が供給される。この際、先に選択されたｎ型不純物領域２１ｃは非選択になるとともに、ＧＮＤレベル（Ｌレベル）でフローティング状態となる。この状態で、所定のビット線８ａが選択されてセンスアンプ４からＶｃｃ近傍の電位（Ｈレベル）が供給される。この際、選択されたビット線８ａに対応する図１０中のブロックＡに位置する非選択のｎ型不純物領域２１ｃが、非選択のメモリセル９ａのダイオード１０ａを介して選択されたビット線８ａと接続されている場合には、選択されたビット線８ａから図１０中のブロックＡに位置する非選択のｎ型不純物領域２１ｃへ意図しない電流が流れる。また、この意図しない電流は、図１０中のブロックＡに位置する非選択のｎ型不純物領域２１ｃがＶｃｃ近傍の電位に充電されるまで流れる。また、非選択のｎ型不純物領域２１ｃ以外にも図１０中のブロックＡに位置する別の非選択のｎ型不純物領域２１と選択されたビット線８ａとがダイオード１０を介して接続されている場合には、それらのブロックＡに位置する非選択のｎ型不純物領域２１もＶｃｃ近傍の電位に充電されるまで意図しない電流が流れる場合が想定される。そして、図１０に示すように、選択したメモリセル９ｂのダイオード１０ｂが選択したビット線８ａと接続されていないとすると、上記したビット線８ａから非選択のｎ型不純物領域２１ｃ（２１）への意図しない電流が流れ終わるまで、センスアンプ４により、選択したメモリセル９ｂのダイオード１０ｂを介してビット線８ａから選択したｎ型不純物領域２１ｄに電流が流れないことを検知するのが困難になる。
【００７２】
これに対して、第１実施形態では、ｎ型不純物領域２１がＶｃｃ近傍の電位にプリチャージされることにより、選択されたビット線８から非選択のメモリセル９のダイオード１０を介して非選択のｎ型不純物領域２１に意図しない電流が流れるのを抑制することができるので、選択されたビット線８から選択されたメモリセル９のダイオード１０を介して選択されたｎ型不純物領域２１へ電流が流れるか否かを確実に検知することができる。これにより、選択されたメモリセル９のダイオード１０と選択されたビット線８との接続の有無を確実に判別することができる。
【００７３】
また、第１実施形態では、センスアンプ３がビット線８からデータ線４２を介して入力される電位がＶｃｃ近傍から低下するのに応答して、データ線４２を介してビット線８にＶｃｃ近傍の電位を供給する機能を有するとともに、そのセンスアンプ４から供給されるＶｃｃ近傍の電位を用いて、全てのビット線８をプリチャージするように構成することによって、データを判別するためのセンスアンプ４を用いてデータ線４２を介してビット線８をＶｃｃ近傍の電位にプリチャージすることができるので、データ線４２を介してビット線８をプリチャージするためのプリチャージ用の回路を別途設ける必要がない。これにより、チップの平面積を増加させることなく、データ線４２を介して全てのビット線８のプリチャージを行うことができる。
【００７４】
（第２実施形態）
図１１は、本発明の第２実施形態によるダイオードＲＯＭのカラムデコーダ、センスアンプおよび出力回路の回路構成を示した回路図である。次に、図１１を参照して、本発明の第２実施形態によるダイオードＲＯＭの構成について説明する。
【００７５】
この第２実施形態によるダイオードＲＯＭでは、上記第１実施形態と異なり、ビット線８のプリチャージ動作時にセンスアンプ４からＶｃｃ近傍の電位を供給するのに加えて、データ線４２にプリチャージ用トランジスタ９３を介して電位Ｖｃｃを供給することにより、ビット線８をプリチャージするように構成されている。具体的には、図１１に示すように、ｐチャネルトランジスタからなるプリチャージ用トランジスタ９３のドレインが、各データ線４２にそれぞれ接続されている。また、プリチャージ用トランジスタ９３のソースには、電位Ｖｃｃが供給されるとともに、ゲートには、反転プリチャージ信号／ＰＲＩが入力される。これにより、第２実施形態では、ビット線８のプリチャージ動作時に、センスアンプ４からデータ線４２にＶｃｃ近傍の電位が供給されるのに加えて、Ｌレベルの反転プリチャージ信号／ＰＲＩがゲートに入力されることによりオン状態になったプリチャージ用トランジスタ９３を介して、電位Ｖｃｃがデータ線４２に供給されるように構成されている。このため、各データ線４２から対応するビット線選択トランジスタ４１を介して、電位Ｖｃｃが供給されることにより全てのビット線８に電位Ｖｃｃがプリチャージされるように構成されている。第２実施形態によるダイオードＲＯＭの上記以外の構成は、上記第１実施形態によるダイオードＲＯＭの構成と同様である。
【００７６】
第２実施形態では、上記のように、データ線にドレインが接続されるとともに、ソースに電位Ｖｃｃが供給されるプリチャージ用トランジスタ９３を設けるとともに、ビット線８のプリチャージ動作時にセンスアンプ４からＶｃｃ近傍の電位を供給するのに加えて、データ線４２にプリチャージ用トランジスタ９３を介して電位Ｖｃｃを供給することにより、ビット線８をプリチャージすることによって、センスアンプ４から供給するＶｃｃ近傍の電位のみを用いてビット線８をプリチャージする場合に比べて、ビット線８をより速くプリチャージすることができる。これにより、ダイオードＲＯＭの動作速度を向上させることができる。
【００７７】
また、第２実施形態では、１６本のビット線８にビット線選択トランジスタ４１を介して繋がる各データ線４２にプリチャージ用トランジスタ９３を接続するとともに、そのプリチャージ用トランジスタ９３を介してデータ線４２に電位Ｖｃｃを供給することにより、ビット線８をプリチャージすることによって、全てのビット線８を個別にプリチャージする場合と異なり、プリチャージ用トランジスタ９３をビット線８毎に設ける必要がなく、データ線４２毎に設ければよいので、チップの平面積が増加するのを抑制することができる。
【００７８】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００７９】
（第３実施形態）
図１２は、本発明の第３実施形態によるダイオードＲＯＭのプリデコード回路のセンスアンプへプリデコード信号を供給する回路部分の構成を示した回路図である。次に、図１２を参照して、本発明の第３実施形態によるダイオードＲＯＭの構成について説明する。
【００８０】
この第３実施形態によるダイオードＲＯＭの構成は、図１２に示したプリデコード回路１０１のセンスアンプ４へプリデコード信号を供給する回路部分以外は、図１１に示した上記第２実施形態によるダイオードＲＯＭの構成と同様である。なお、第３実施形態では、上記第２実施形態と異なり、ビット線８のプリチャージ動作時には、センスアンプ４から電位を供給することなく、プリチャージ用トランジスタ９３を介して供給する電位Ｖｃｃのみを用いてビット線８をプリチャージするように構成されている。具体的には、第３実施形態によるプリデコード回路１０１のセンスアンプ４へプリデコード信号を供給する回路部分は、図１２に示すように、プリデコード信号を出力する８個の回路部１０９によって構成されている。この回路部１０９は、１段の４入力ＮＡＮＤ回路１１０と１段のインバータ回路１１１とが直列に接続された回路構成を有している。また、４入力ＮＡＮＤ回路１１０には、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ４および反転カラムアドレス信号／ＣＡ４のいずれか一方と、カラムアドレス信号ＣＡ５および反転カラムアドレス信号／ＣＡ５のいずれか一方と、カラムアドレス信号ＣＡ６および反転カラムアドレス信号／ＣＡ６のいずれか一方とが入力される。
【００８１】
また、データの読み出し動作時には、４入力ＮＡＮＤ回路１１０に入力される上記の４つの信号（ＡＥ、ＣＡ４または／ＣＡ４、ＣＡ５または／ＣＡ５、ＣＡ６または／ＣＡ６）の組み合わせにより、８個の回路部１０９の内いずれか１つの回路部１０９の４入力ＮＡＮＤ回路１１０からＨレベルの信号が出力されるとともに、残りの回路部１０９の４入力ＮＡＮＤ回路１１０からＬレベルの信号が出力されるように構成されている。すなわち、４入力ＮＡＮＤ回路１１０に入力される４つの信号が全てＨレベルである場合には、その４入力ＮＡＮＤ回路１１０からはＬレベルの信号が出力される一方、４入力ＮＡＮＤ回路１１０に入力される４つの信号の少なくともいずれか１つがＬレベルである場合には、その４入力ＮＡＮＤ回路１１０からはＨレベルの信号が出力されるように構成されている。また、４入力ＮＡＮＤ回路１１０からＬレベルの信号が出力されると、インバータ回路１１１を介してＨレベルのプリデコード信号が出力されるように構成されている。一方、４入力ＮＡＮＤ回路１１０からＨレベルの信号が出力されると、インバータ回路１１１を介してＬレベルのプリデコード信号が出力されるように構成されている。このようにして、データの読み出し動作時には、８個の回路部１０９の内、選択された１つの回路部１０９からＨレベルのプリデコード信号が出力されるとともに、残りの７個の回路部１０９からＬレベルのプリデコード信号が出力されるように構成されている。
【００８２】
また、ビット線８のプリチャージ動作時には、プリデコード回路１０１の各回路部１０９の４入力ＮＡＮＤ回路１１０にＬレベルのアドレスイネーブル信号ＡＥが入力されることにより、全ての４入力ＮＡＮＤ回路１１０から対応するインバータ回路１１１へＨレベルの信号が入力されるように構成されている。これにより、ビット線８のプリチャージ動作時には、各回路部１０９のインバータ回路１１１からＬレベルのプリデコード信号がセンスアンプ４へ出力されるとともに、そのＬレベルのプリデコード信号により全てのセンスアンプ４が不活性な状態になるように構成されている。このように、第３実施形態では、ビット線８のプリチャージ動作時に全てのセンスアンプ４が不活性になることにより、全てのセンスアンプ４から電位が供給されない。そして、この際、全てのプリチャージ用トランジスタ９３のゲートには、それぞれ、Ｌレベルのプリデコード信号が供給されることにより、全てのプリチャージ用トランジスタ９３がオン状態になるように構成されている。これにより、プリチャージ用トランジスタ９３を介してデータ線４２に電位Ｖｃｃが供給されるとともに、その電位Ｖｃｃによりデータ線４２にビット線選択トランジスタ４１を介して接続される全てのビット線８がプリチャージされるように構成されている。
【００８３】
第３実施形態では、上記のように、１６本のビット線８にビット線選択トランジスタ４１を介して繋がる各データ線４２にプリチャージ用トランジスタ９３を接続するとともに、そのプリチャージ用トランジスタ９３を介してデータ線４２に電位Ｖｃｃを供給することにより、ビット線８をプリチャージすることによって、全てのビット線８を個別にプリチャージする場合と異なり、プリチャージ用トランジスタ９３をビット線８毎に設ける必要がなく、データ線４２毎に設ければよいので、チップの平面積が増加するのを抑制することができる。
【００８４】
第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００８５】
（第４実施形態）
図１３は、本発明の第４実施形態によるダイオードＲＯＭの全体構成を示した回路図である。図１４は、図１３に示した第４実施形態によるダイオードＲＯＭのプリチャージ制御信号生成回路の内部構成を示した回路図である。図１５および図１６は、図１３に示した第４実施形態によるダイオードＲＯＭのプリデコード回路の内部構成を示した回路図である。図１７は、図１３に示した第４実施形態によるダイオードＲＯＭのカラムデコーダ（センスアンプ）の内部構成を示した回路図である。図１３〜図１７を参照して、この第４実施形態では、上記第１〜第３実施形態と異なり、プリチャージ動作を、ダイオードＲＯＭの内部で生成された信号に基づいて終了させる場合について説明する。
【００８６】
この第４実施形態によるダイオードＲＯＭは、図１３に示すように、上記第２実施形態の構成において、プリチャージ動作を制御する信号を生成するためのプリチャージ制御信号生成回路１２０をさらに備えている。なお、第４実施形態では、プリチャージ動作を制御する信号は、プリチャージ信号ＰＲＩと、プリチャージ信号ＰＲＩの電位を反転させた電位を有する反転プリチャージ信号／ＰＲＩとを含んでいる。
【００８７】
プリチャージ制御信号生成回路１２０は、プリデコード回路１２１およびカラムデコーダ１２３に接続されている。そして、プリチャージ信号ＰＲＩおよび反転プリチャージ信号／ＰＲＩは、それぞれ、プリデコード回路１２１およびカラムデコーダ１２３に供給される。また、プリチャージ信号ＰＲＩおよび反転プリチャージ信号／ＰＲＩは、反転アドレスイネーブル信号／ＡＥ、アドレスストローブ信号ＡＳＢおよびプリチャージ検知信号ＰＳＡに基づいて生成される。なお、反転アドレスイネーブル信号／ＡＥは、外部から入力される信号であり、ダイオードＲＯＭの動作が開始されるときにＨレベルからＬレベルに変化する。また、アドレスストローブ信号ＡＳＢは、外部から入力される信号であり、アドレス信号が切り替わったときにＨレベルからＬレベルに変化する。また、プリチャージ検知信号ＰＳＡは、カラムデコーダ１２３で生成される信号であり、プリチャージ動作が開始されるときにＬレベルからＨレベルに変化するとともに、プリチャージ動作が終了したときにＨレベルからＬレベルに変化する。
【００８８】
また、図１４に示すように、プリチャージ制御信号生成回路１２０は、２つの２入力ＮＡＮＤ回路１３１および１３２と、１つの２入力ＮＯＲ回路１３３と、２つのインバータ回路１３４および１３５とを含んでいる。そして、上記したアドレスストローブ信号ＡＳＢおよびプリチャージ検知信号ＰＳＡは、それぞれ、２入力ＮＡＮＤ回路１３１および１３２の一方の入力端子に入力される。また、上記した反転アドレス信号／ＡＥは、２入力ＮＯＲ回路１３３の一方の入力端子に入力される。
【００８９】
また、２入力ＮＡＮＤ回路１３１の他方の入力端子は、２入力ＮＡＮＤ回路１３２の出力端子に接続されているとともに、２入力ＮＡＮＤ回路１３２の他方の入力端子は、２入力ＮＡＮＤ回路１３１の出力端子に接続されている。また、２入力ＮＯＲ回路１３３の他方の入力端子は、２入力ＮＡＮＤ回路１３１の出力端子に接続されている。また、２入力ＮＯＲ回路１３３の出力端子は、インバータ回路１３４の入力端子に接続されているとともに、そのインバータ回路１３４の出力端子は、インバータ回路１３５の入力端子に接続されている。そして、上記したプリチャージ信号ＰＲＩおよび反転プリチャージ信号／ＰＲＩは、それぞれ、インバータ回路１３４および１３５の出力端子から出力される。
【００９０】
上記のように構成することにより、プリチャージ動作時には、プリチャージ信号ＰＲＩがＨレベルになるとともに、反転プリチャージ信号／ＰＲＩがＬレベルになる。また、読み出し動作時には、プリチャージ信号ＰＲＩがＬレベルになるとともに、反転プリチャージ信号／ＰＲＩがＨレベルになる。
【００９１】
また、第４実施形態では、図１５および図１６に示すように、プリチャージ制御信号生成回路１２０（図１３参照）で生成されたプリチャージ信号ＰＲＩが供給されるプリデコード回路１２１は、プリデコード信号を生成するための回路を含んでいる。具体的には、図１５に示すように、ビット線選択トランジスタ４１（図１７参照）に供給されるプリデコード信号を生成するための回路は、プリデコード信号を出力する１６個の回路部１４１によって構成されている。この回路部１４１は、１つの５入力ＮＡＮＤ回路１４２と、１つの２入力ＮＯＲ回路１４３とを有する。
【００９２】
１６個の５入力ＮＡＮＤ回路１４２は、それぞれ、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ０および反転カラムアドレス信号／ＣＡ０のいずれか一方と、カラムアドレス信号ＣＡ１および反転カラムアドレス信号／ＣＡ１のいずれか一方と、カラムアドレス信号ＣＡ２および反転カラムアドレス信号／ＣＡ２のいずれか一方と、カラムアドレス信号ＣＡ３および反転カラムアドレス信号／ＣＡ３のいずれか一方とが入力されるように構成されている。なお、カラムアドレス信号ＣＡ０〜ＣＡ３および反転カラムアドレス信号／ＣＡ０〜／ＣＡ３は、外部から入力されるアドレス信号に基づいて、図示しないアドレス入力回路により生成される。また、プリチャージ動作時および読み出し動作時において、カラムアドレス信号ＣＡ０〜ＣＡ３および反転カラムアドレス信号／ＣＡ０〜／ＣＡ３の電位は、上記第２実施形態と同様に制御される。
【００９３】
また、１６個の２入力ＮＯＲ回路１４３の一方の入力端子は、それぞれ、対応する５入力ＮＡＮＤ回路１４２の出力端子に接続されている。また、１６個の２入力ＮＯＲ回路１４３は、他方の入力端子にプリチャージ信号ＰＲＩが入力されるように構成されている。そして、上記したプリデコード信号は、２入力ＮＯＲ回路１４３の出力端子から出力される。
【００９４】
上記のように構成することにより、プリチャージ動作時（プリチャージ信号ＰＲＩがＨレベルの場合）には、各回路部１４１から出力される全てのプリデコード信号がＬレベルになる。その一方、読み出し動作時（プリチャージ信号ＰＲＩがＬレベルの場合）には、選択されたビット線８に接続されたビット線選択トランジスタ４１（図１７参照）に対応する回路部１４１から出力されるプリデコード信号のみがＬレベルになり、それ以外の回路部１４１から出力されるプリデコード信号がＨレベルになる。
【００９５】
また、図１６に示すように、センスアンプ４（図１７参照）に供給されるプリデコード信号を生成するための回路は、プリデコード信号を出力する８個の回路部１５１によって構成されている。この回路部１５１は、１つの４入力ＮＡＮＤ回路１５２と、１つの２入力ＮＯＲ回路１５３と、１つのインバータ回路１５４とを有する。
【００９６】
８個の回路部１５１の４入力ＮＡＮＤ回路１５２は、それぞれ、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ４および反転カラムアドレス信号／ＣＡ４のいずれか一方と、カラムアドレス信号ＣＡ５および反転カラムアドレス信号／ＣＡ５のいずれか一方と、カラムアドレス信号ＣＡ６および反転カラムアドレス信号／ＣＡ６のいずれか一方とが入力されるように構成されている。なお、カラムアドレス信号ＣＡ４〜ＣＡ６および反転カラムアドレス信号／ＣＡ４〜／ＣＡ６は、外部から入力されるアドレス信号に基づいて、図示しないアドレス入力回路により生成される。また、プリチャージ動作時および読み出し動作時において、カラムアドレス信号ＣＡ４〜ＣＡ６および反転カラムアドレス信号／ＣＡ４〜／ＣＡ６の電位は、上記第２実施形態と同様に制御される。
【００９７】
また、８個の２入力ＮＯＲ回路１５３の一方の入力端子は、それぞれ、対応する４入力ＮＡＮＤ回路１５２の出力端子に接続されている。また、８個の２入力ＮＯＲ回路１５３の他方の入力端子は、２入力ＡＮＤ回路１５５の出力端子に接続されている。この２入力ＡＮＤ回路１５５は、一方および他方の入力端子の各々にプリチャージ信号ＰＲＩおよびアドレスイネーブル信号ＡＥが入力されるように構成されている。また、８個の２入力ＮＯＲ回路１５３の出力端子は、それぞれ、対応するインバータ回路１５４の入力端子に接続されている。そして、上記したプリデコード信号は、インバータ回路１５４の出力端子から出力される。
【００９８】
上記のように構成することにより、プリチャージ動作時（プリチャージ信号ＰＲＩがＨレベルの場合）には、各回路部１５１から出力される全てのプリデコード信号がＨレベルになる。その一方、読み出し動作時（プリチャージ信号ＰＲＩがＬレベルの場合）には、選択されたビット線８に接続されたセンスアンプ４（図１７参照）に対応する回路部１５１から出力されるプリデコード信号のみがＨレベルになり、それ以外の回路部１５１から出力されるプリデコード信号がＬレベルになる。
【００９９】
また、第４実施形態では、図１７に示すように、カラムデコーダ１２３は、図１１に示した第２実施形態の構成において、１２８本のビット線８毎に１つずつ配置された４入力ＮＡＮＤ回路１６１をさらに含んでいる。この４入力ＮＡＮＤ回路１６１の入力端子は、インバータ回路を介して、３２本のビット線８毎に設けられた２つのセンスアンプ４のうちのいずれか１つの出力端子（図８のインバータ回路６２の出力端子）に接続されている。そして、上記したプリチャージ検知信号ＰＳＡは、４入力ＮＡＮＤ回路１６１の出力端子から出力される。
【０１００】
上記のように構成することにより、プリチャージ動作時に、１２８本のビット線８のうちの少なくとも１つのビット線８に対するプリチャージが終了していない場合には、そのビット線８に接続されたセンスアンプ４からＨレベルの信号が出力されるので、４入力ＮＡＮＤ回路１６１の出力端子からＨレベルのプリチャージ検知信号ＰＳＡが出力される。その一方、１２８本のビット線８に対するプリチャージが全て終了した場合には、全てのセンスアンプ４からＬレベルの信号が出力されるので、４入力ＮＡＮＤ回路１６１の出力端子からＬレベルのプリチャージ検知信号ＰＳＡが出力される。
【０１０１】
また、プリチャージ制御信号生成回路１２０（図１３参照）で生成された反転プリチャージ信号／ＰＲＩは、カラムデコーダ１２３に含まれるプリチャージ用トランジスタ９３に入力される。すなわち、プリチャージ動作時には、プリチャージ用トランジスタ９３にＬレベルの反転プリチャージ信号／ＰＲＩが入力されるとともに、読み出し動作時には、プリチャージ用トランジスタ９３にＨレベルの反転プリチャージ信号／ＰＲＩが入力される。
【０１０２】
なお、第４実施形態のその他の構成は、上記第２実施形態と同様である。
【０１０３】
図１８は、本発明の第４実施形態によるダイオードＲＯＭの動作について説明するためのタイミングチャートである。次に、図１３〜図１８を参照して、第４実施形態によるダイオードＲＯＭの動作について説明する。
【０１０４】
まず、図１８に示すように、１サイクル目において、外部から入力される反転アドレスイネーブル信号／ＡＥがＨレベルからＬレベルに低下するとともに、外部から入力されるアドレスストローブ信号ＡＳＢがＨレベルからＬレベルに低下する。これにより、図１３に示すように、プリチャージ制御信号生成回路１２０に、Ｌレベルの反転アドレスイネーブル信号／ＡＥおよびＬレベルのアドレスストローブ信号ＡＳＢが供給される。
【０１０５】
また、図１７に示すように、１サイクル目の開始時において、アノードがビット線８に接続されたダイオード１０のカソードの電位が低い場合（プリチャージが必要な場合）には、そのダイオード１０が接続されたビット線８に対応するセンスアンプ４からＨレベルの信号が出力される。このため、４入力ＮＡＮＤ回路１６１の４つの入力端子のうちの少なくとも１つの入力端子には、インバータ回路を介してＬレベルの信号が入力される。これにより、４入力ＮＡＮＤ回路１６１からＨレベルのプリチャージ検知信号ＰＳＡが出力されるとともに、そのＨレベルのプリチャージ検知信号ＰＳＡがプリチャージ制御信号生成回路１２０（図１４参照）に供給される。
【０１０６】
この際、図１４に示したプリチャージ制御信号生成回路１２０では、以下のような動作が行われる。すなわち、２入力ＮＡＮＤ回路１３１の一方の入力端子にＬレベルのアドレスストローブ信号ＡＳＢが入力されることから、２入力ＮＡＮＤ回路１３１の他方の入力端子に入力される信号の電位にかかわらず、２入力ＮＡＮＤ回路１３１からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路１３２の一方の入力端子には、Ｈレベルのプリチャージ検知信号ＰＳＡが入力されるとともに、他方の入力端子には、２入力ＮＡＮＤ回路１３１から出力されたＨレベルの信号が入力される。これにより、２入力ＮＡＮＤ回路１３２からＬレベルの信号が出力されるとともに、その２入力ＮＡＮＤ回路１３２から出力されたＬレベルの信号が２入力ＮＡＮＤ回路１３１の他方の入力端子に入力される。また、２入力ＮＯＲ回路１３３の一方の入力端子には、Ｌレベルの反転アドレスイネーブル信号／ＡＥが入力されるとともに、他方の入力端子には、２入力ＮＡＮＤ回路１３１から出力されたＨレベルの信号が入力される。このため、２入力ＮＯＲ回路１３３からＬレベルの信号が出力されるとともに、その２入力ＮＯＲ回路１３３から出力されたＬレベルの信号がインバータ回路１３４に入力される。
【０１０７】
これにより、インバータ回路１３４からは、Ｈレベルのプリチャージ信号ＰＲＩが出力される。また、インバータ回路１３４から出力されたＨレベルのプリチャージ信号ＰＲＩは、インバータ回路１３５に入力される。これにより、インバータ回路１３５からは、Ｌレベルの反転プリチャージ信号／ＰＲＩが出力される。したがって、図１３に示すように、プリデコード回路１２１には、Ｈレベルのプリチャージ信号ＰＲＩが供給されるとともに、カラムデコーダ１２３には、Ｌレベルの反転プリチャージ信号／ＰＲＩが供給される。その結果、図１７に示すように、全てのプリチャージ用トランジスタ９３にＬレベルの反転プリチャージ信号／ＰＲＩが入力されるので、全てのプリチャージ用トランジスタ９３がオン状態になる。
【０１０８】
また、図１５に示すように、ビット線選択トランジスタ４１（図１７参照）に供給するプリデコード信号を生成するための回路では、全ての２入力ＮＯＲ回路１４３の他方の入力端子にＨレベルのプリチャージ信号ＰＲＩが入力されることから、全ての回路部１４１（２入力ＮＯＲ回路１４３）からＬレベルのプリデコード信号が出力される。したがって、図１７に示すように、全てのビット線選択トランジスタ４１にＬレベルのプリデコード信号が入力されるので、全てのビット線選択トランジスタ４１がオン状態になる。
【０１０９】
また、図１６に示すように、センスアンプ４（図１７参照）に供給するプリデコード信号を生成するための回路では、Ｈレベルのプリチャージ信号ＰＲＩおよびＨレベルのアドレスイネーブル信号ＡＥが２入力ＡＮＤ回路１５５に入力されるので、２入力ＡＮＤ回路１５５からＨレベルの信号が出力される。これにより、全ての２入力ＮＯＲ回路１５３の他方の入力端子にＨレベルの信号が入力されることから、全ての回路部１５１（インバータ回路１５４）からＨレベルのプリデコード信号が出力される。したがって、図１７に示すように、全てのセンスアンプ４にＨレベルのプリデコード信号が入力されるので、全てのセンスアンプ４が活性化される。
【０１１０】
そして、全てのプリチャージ用トランジスタ９３および全てのビット線選択トランジスタ４１がオン状態になるとともに、全てのセンスアンプ４が活性化されることにより、上記第２実施形態と同様のプリチャージ動作が行われる。すなわち、全てのビット線８がＶｃｃ近傍の電位にプリチャージされる。
【０１１１】
次に、図１８に示すように、外部から入力される信号のうち、アドレスストローブ信号ＡＳＢのみがＬレベルからＨレベルに上昇する。この際、図１４に示すように、プリチャージ制御信号生成回路１２０では、２入力ＮＡＮＤ回路１３１の一方の入力端子に入力されるアドレスストローブ信号ＡＳＢがＨレベルになったとしても、２入力ＮＡＮＤ回路１３１の他方の入力端子に入力される信号がＬレベルであるので、２入力ＮＡＮＤ回路１３１からＨレベルの信号が引き続き出力される。このため、プリチャージ信号ＰＲＩおよび反転プリチャージ信号／ＰＲＩは、それぞれ、ＨレベルおよびＬレベルに保持される。
【０１１２】
この後、図１７に示すように、１サイクル目において、全てのビット線８に対するプリチャージが終了した場合には、全てのセンスアンプ４からＬレベルの信号が出力される。このため、４入力ＮＡＮＤ回路１６１の全ての入力端子に、インバータ回路を介してＨレベルの信号が入力される。これにより、４入力ＮＡＮＤ回路１６１からＬレベルのプリチャージ検知信号ＰＳＡが出力されるとともに、その４入力ＮＡＮＤ回路１６１から出力されたＬレベルのプリチャージ検知信号ＰＳＡがプリチャージ制御信号生成回路１２０（図１４参照）に供給される。
【０１１３】
この際、図１４に示すように、プリチャージ制御信号生成回路１２０では、以下のような動作が行われる。すなわち、２入力ＮＡＮＤ回路１３２の一方の入力端子にＬレベルのプリチャージ検知信号ＰＳＡが入力されることから、２入力ＮＡＮＤ回路１３２の他方の入力端子に入力される信号の電位にかかわらず、２入力ＮＡＮＤ回路１３２からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路１３２から出力されたＨレベルの信号は、２入力ＮＡＮＤ回路１３１の他方の入力端子に入力される。このとき、２入力ＮＡＮＤ回路１３１の一方の入力端子にＨレベルのアドレスストローブ信号ＡＳＢが入力されているので、２入力ＮＡＮＤ回路１３１からＬレベルの信号が出力される。このため、２入力ＮＯＲ回路１３３の一方の入力端子にＬレベルの反転アドレスイネーブル信号／ＡＥが入力された状態で、２入力ＮＯＲ回路１３３の他方の入力端子に２入力ＮＡＮＤ回路１３１から出力されたＬレベルの信号が入力される。これにより、２入力ＮＯＲ回路１３４からＨレベルの信号が出力されるとともに、その２入力ＮＯＲ回路１３３から出力されたＨレベルの信号がインバータ回路１３４に入力される。
【０１１４】
これにより、インバータ回路１３４からは、Ｌレベルのプリチャージ信号ＰＲＩが出力される。また、インバータ回路１３４から出力されたＬレベルのプリチャージ信号ＰＲＩは、インバータ回路１３５に入力される。これにより、インバータ回路１３５からは、Ｈレベルの反転プリチャージ信号／ＰＲＩが出力される。したがって、図１３に示すように、プリデコード回路１２１には、Ｌレベルのプリチャージ信号ＰＲＩが供給されるとともに、カラムデコーダ１２３には、Ｈレベルの反転プリチャージ信号／ＰＲＩが供給される。その結果、図１７に示すように、全てのプリチャージ用トランジスタ９３にＨレベルの反転プリチャージ信号／ＰＲＩが入力されるので、全てのプリチャージ用トランジスタ９３がオフ状態になる。
【０１１５】
また、図１５に示すように、ビット線選択トランジスタ４１（図１７参照）に供給するプリデコード信号を生成するための回路では、全ての２入力ＮＯＲ回路１４３の他方の入力端子にＬレベルのプリチャージ信号ＰＲＩが入力される。これにより、各回路部１４１（インバータ回路１４３）から出力されるプリデコード信号は、対応する２入力ＮＡＮＤ回路１４２から出力される信号に基づいた電位となる。具体的には、カラムアドレス信号ＣＡ０〜ＣＡ３および反転カラムアドレス信号／ＣＡ０〜／ＣＡ３の組み合わせにより、１６個の回路部１４１のうちの１つの回路部１４１からＬレベルのプリデコード信号が出力される一方、他の１５個の回路部１４１からＨレベルのプリデコード信号が出力される。これにより、１６個の回路部１４１の各々に対応するビット線選択トランジスタ４１（図１７参照）のうちの１つのビット線選択トランジスタ４１がオン状態になるとともに、他の１５個のビット線選択トランジスタ４１がオフ状態になる。
【０１１６】
また、図１６に示すように、センスアンプ４（図１７参照）に供給するプリデコード信号を生成するための回路では、２入力ＡＮＤ回路１５５の一方の入力端子にＨレベルのアドレスイネーブル信号ＡＥが入力された状態で、２入力ＡＮＤ回路１５５の他方の入力端子にＬレベルのプリチャージ信号ＰＲＩが入力される。このため、２入力ＡＮＤ回路１５５からＬレベルの信号が出力されるとともに、その２入力ＡＮＤ回路１５５から出力されたＬレベルの信号が全ての２入力ＮＯＲ回路１５３の他方の入力端子に入力される。これにより、各回路部１５１（インバータ回路１５４）から出力されるプリデコード信号は、対応する２入力ＡＮＤ回路１５２から出力される信号に基づいた電位となる。具体的には、カラムアドレス信号ＣＡ４〜ＣＡ６および反転カラムアドレス信号／ＣＡ４〜／ＣＡ６の組み合わせにより、８個の回路部１５１のうちの１つの回路部１４１からＨレベルのプリデコード信号が出力される一方、他の７個の回路部１５１からＬレベルのプリデコード信号が出力される。これにより、８個の回路部１５１の各々に対応するセンスアンプ４（図１７参照）のうちの１つのセンスアンプ４が活性化されるとともに、他の７個のセンスアンプ４が不活性な状態になる。
【０１１７】
その結果、全てのビット線８に対するプリチャージが終了した時点で、選択されたビット線８に対応するセンスアンプ４において、データの読み出し動作が自動的に開始される。なお、データの読み出し動作は、上記第２実施形態のデータの読み出し動作と同様である。
【０１１８】
第４実施形態では、上記のように、ダイオードＲＯＭに備えられたプリチャージ制御信号生成回路１２０で生成されるプリチャージ信号ＰＲＩおよび反転プリチャージ信号／ＰＲＩの各々の電位に応答して、プリチャージ動作が終了するように構成することによって、プリチャージ信号ＰＲＩおよび反転プリチャージ信号／ＰＲＩの電位は、全てのビット線８の電位に基づいて生成されるので、全てのビット線８がＶｃｃ近傍の電位にプリチャージされた時点で、外部信号を制御することなく自動的にプリチャージ動作を終了させることができる。これにより、全てのビット線８がＶｃｃ近傍の電位にプリチャージされたにもかかわらず、プリチャージ動作が引き続き行われるのを抑制することができるので、プリチャージ動作の期間を短くすることができる。その結果、プリチャージ動作および読み出し動作を含む１サイクルの期間を短くすることができる。
【０１１９】
また、第４実施形態では、上記のように、全てのビット線８がＶｃｃ近傍の電位にプリチャージされたことに応答して、データの読み出し動作が開始されるように構成することによって、プリチャージ動作と読み出し動作との間の時間的な間隔が大きくなるのを抑制することができる。これにより、容易に、プリチャージ動作および読み出し動作を含む１サイクルの期間を短くすることができる。
【０１２０】
なお、第４実施形態のその他の効果は、上記第２実施形態と同様である。
【０１２１】
（第５実施形態）
図１９は、本発明の第５実施形態によるダイオードＲＯＭの構成を示した回路図である。図１９を参照して、この第５実施形態では、上記第１〜第４実施形態と異なり、メモリセルアレイを複数のブロックに分けるとともに、データの読み出し動作をブロック毎に制御する場合について説明する。
【０１２２】
この第５実施形態によるダイオードＲＯＭでは、図１９に示すように、マトリクス状に配置された複数のメモリセル９（ダイオード１０）を含むメモリセルアレイ６０が、３２本のビット線８をそれぞれ含む複数のブロック６０ａに分けられている。すなわち、複数のブロック６０ａは、それぞれ、１本のワード線７に対して３２個のダイオード１０を含んでいる。また、複数のブロック６０ａは、それぞれ、１本のワード線７に対して２つの選択トランジスタ１６１ａおよび１６１ｂを含んでいる。この選択トランジスタ１６１ａおよび１６１ｂは、対応する３２個のダイオード１０のカソードが接続された共通のドレイン領域を有する。また、選択トランジスタ１６１ａおよび１６１ｂのゲート電極は、対応するワード線７に接続されている。なお、選択トランジスタ１６１ａおよび１６１ｂは、それぞれ、ｎチャネルトランジスタにより構成されている。
【０１２３】
ここで、第５実施形態では、複数のブロック６０ａの各々に、ソース／ドレイン領域の一方が接地されたｎチャネルトランジスタからなるブロック制御用トランジスタ１６２が１つずつ配置されている。そして、各ブロック６０ａに含まれる選択トランジスタ１６１ａおよび１６１ｂのソース領域は、対応するブロック制御用トランジスタ１６２のソース／ドレイン領域の他方に接続されている。なお、この第５実施形態では、互いに隣接するブロック６０ａ間に位置する選択トランジスタ１６１ａおよび１６１ｂの各々のソース領域は、電気的に切断されている。
【０１２４】
また、第５実施形態では、複数のブロック６０ａの各々に、対応するブロック制御用トランジスタ１６２の動作を制御するための回路部１６３が１つずつ配置されている。この回路部１６３は、１つの２入力ＮＯＲ回路１６４と、１つのインバータ回路１６５とによって構成されている。２入力ＮＯＲ回路１６４の入力端子には、対応するブロック６０ａ（ビット線８）に接続された２つのセンスアンプ４の各々に入力されるプリデコード信号と同じプリデコード信号が入力される。また、２入力ＮＯＲ回路１６４の出力端子は、インバータ回路１６５の入力端子に接続されているとともに、インバータ回路１６５の出力端子は、対応するブロック６０ａ（選択トランジスタ１６１ａおよび１６１ｂのソース領域）に接続されたブロック制御用トランジスタ１６２のゲート電極に接続されている。
【０１２５】
なお、第５実施形態のその他の構成は、上記第２実施形態と同様である。
【０１２６】
次に、図１９を参照して、第５実施形態によるダイオードＲＯＭの動作について説明する。なお、第５実施形態のプリチャージ動作は、上記第２実施形態と同様であるため、以下の動作説明では、データの読み出し動作のみを説明する。また、以下の動作説明では、選択されたメモリセル９に対応するワード線７およびビット線８を、それぞれ、選択ワード線７および選択ビット線８という。
【０１２７】
第５実施形態のデータの読み出し動作では、まず、選択ビット線８に接続されたビット線選択トランジスタ４１に、Ｌレベルのプリデコード信号を入力する。これにより、選択ビット線８に接続されたビット線選択トランジスタ４１がオン状態になるので、選択ビット線８と、選択ビット線８に対応するセンスアンプ４とが電気的に接続される。また、同時に、選択ビット線８に対応するセンスアンプ４にＨレベルのプリデコード信号を供給するとともに、選択ビット線８に対応しないセンスアンプ４にＬレベルのプリデコード信号を供給する。これにより、選択ビット線８に対応するセンスアンプ４が活性化されるとともに、選択ビット線８に対応しないセンスアンプ４が不活性な状態になる。
【０１２８】
この際、選択ビット線８を含むブロック６０ａに対応する回路部１６３では、２入力ＮＯＲ回路１６４に、Ｈレベルのプリデコード信号と、Ｌレベルのプリデコード信号とが入力される。このため、２入力ＮＯＲ回路１６４からＬレベルの信号が出力されるとともに、その２入力ＮＯＲ回路１６４から出力されたＬレベルの信号がインバータ回路１６５に入力される。これにより、選択ビット線８を含むブロック６０ａに対応する回路部１６３（インバータ回路１６５）からＨレベルの信号が出力されるとともに、その回路部１６３から出力されたＨレベルの信号が対応するブロック制御用トランジスタ１６２に入力される。その結果、選択ビット線８を含むブロック６０ａに対応するブロック制御用トランジスタ１６２は、オン状態になる。
【０１２９】
その一方、選択ビット線８を含まないブロック６０ａに対応する回路部１６３では、２入力ＮＯＲ回路１６４に、Ｌレベルのプリデコード信号のみが入力される。このため、２入力ＮＯＲ回路１６４からＨレベルの信号が出力されるとともに、その２入力ＮＯＲ回路１６４から出力されたＨレベルの信号がインバータ回路１６５に入力される。これにより、選択ビット線８を含まないブロック６０ａに対応する回路部１６３（インバータ回路１６５）からＬレベルの信号が出力されるとともに、その回路部１６３から出力されたＬレベルの信号が対応するブロック制御用トランジスタ１６２に入力される。その結果、選択ビット線８を含まないブロック６０ａに対応するブロック制御用トランジスタ１６２は、オフ状態になる。
【０１３０】
この後、選択ワード線７の電位がＨレベルに立ち上げられることによって、その選択ワード線７に接続された全ての選択トランジスタ１６１ａおよび１６１ｂがオン状態になる。
【０１３１】
この際、選択ビット線８を含むブロック６０ａでは、ソース／ドレイン領域の一方が接地されたブロック制御用トランジスタ１６２がオン状態であるので、ブロック制御用トランジスタ１６２を介して電流が流れる。これにより、選択ワード線７に対応する３２個のダイオード１０のカソードの電位がＧＮＤレベル（Ｌレベル）に低下する。したがって、ダイオード１０のアノードがビット線８に接続されている場合には、そのビット線８の電位がカソードの低い電位に引っ張られて低下する。
【０１３２】
その一方、選択ビット線８を含まないブロック６０ａでは、ソース／ドレイン領域の一方が接地されたブロック制御用トランジスタ１６２がオフ状態であるので、ブロック制御用トランジスタ１６２を介して電流が流れない。これにより、選択ワード線７に対応する３２個のダイオード１０のカソードの電位がＧＮＤレベル（Ｌレベル）に低下しないので、ダイオード１０のアノードがビット線８に接続されていたとしても、そのビット線８の電位の低下が抑制される。
【０１３３】
そして、選択されたメモリセル９において、ダイオード１０のアノードが選択ビット線８に接続されている場合には、ダイオード１０を介して選択ビット線８の電位がＬレベルに低下されるとともに、その選択ビット線８のＬレベルの電位がセンスアンプ４に伝達される。この後、センスアンプ４では、選択ビット線８の電位を判別して増幅した後、選択ビット線８のＬレベルの電位とは逆極性のＨレベルの信号を出力する。その結果、出力回路５は、センスアンプ４から出力されたＨレベルの信号に基づいて、Ｈレベルの信号を外部に出力する。
【０１３４】
また、選択されたメモリセル９において、ダイオード１０のアノードが選択ビット線８に接続されていない場合には、センスアンプ４にＬレベルの電位が伝達されない。この場合には、センスアンプ４内に設けられた負荷回路（図示せず）によって、選択ビット線８の電位がＨレベルに上昇される。これにより、センスアンプ４では、選択ビット線８の電位を判別して増幅した後、選択ビット線８のＨレベルの電位とは逆極性のＬレベルの信号を出力する。その結果、出力回路５は、センスアンプ４から出力されたＬレベルの信号に基づいて、Ｌレベルの信号を外部に出力する。
【０１３５】
第５実施形態では、上記のように、３２本のビット線８をそれぞれ含む複数のブロック６０ａの各々に、ソース／ドレイン領域の一方がダイオード１０のカソードに接続されているとともに、ソース／ドレイン領域の他方が接地されたブロック制御用トランジスタ１６２を設けることによって、データの読み出し動作時に、選択ビット線８を含むブロック６０ａに対応するブロック制御用トランジスタ１６２がオン状態になるように制御し、かつ、選択ビット線８を含まないブロック６０ａに対応するブロック制御用トランジスタ１６２がオフ状態になるように制御することにより、データの読み出し動作時に、選択ビット線８を含むブロック６０ａでは、ソース／ドレイン領域の他方が接地されたブロック制御用トランジスタ１６２がオン状態になるので、そのオン状態のブロック制御用トランジスタ１６２のソース／ドレイン領域の一方に接続されたダイオード１０のカソードの電位をＧＮＤレベル（Ｌレベル）に変化させることができる。これにより、選択ビット線８にアノードが接続されていないダイオード１０を含む選択されたメモリセル９のデータを読み出す場合には、選択ビット線８の電位がプリチャージ直後の電位（Ｖｃｃ近傍の電位）に保持される一方、選択ビット線８にアノードが接続されているダイオード１０を含む選択されたメモリセル９のデータを読み出す場合には、選択ビット線８の電位をＬレベルに変化させることができる。その結果、選択ビット線８の電位に基づいたデータの判別を容易に行うことができる。
【０１３６】
また、データの読み出し動作時に、選択ビット線８を含まないブロック６０ａでは、ソース／ドレイン領域の他方が接地されたブロック制御用トランジスタ１６２がオフ状態になるので、そのオフ状態のブロック制御用トランジスタ１６２のソース／ドレイン領域の一方に接続されたダイオード１０のカソードの電位をプリチャージ直後の電位（Ｖｃｃ近傍の電位）に保持することができる。これにより、選択ビット線８を含まないブロック６０ａにおいて、ダイオード１０のアノードが接続されたビット線８が存在したとしても、そのビット線８の電位をプリチャージ直後の電位（Ｖｃｃ近傍の電位）に保持することができる。したがって、読み出し動作後に再びプリチャージ動作を行う場合には、選択ビット線８を含むブロック６０ａに対応するビット線８のうち、ダイオード１０のアノードが接続されたビット線８についてのみプリチャージを行えばよいので、動作電流を低減することができる。
【０１３７】
なお、第５実施形態のその他の効果は、上記第２実施形態と同様である。
【０１３８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１３９】
たとえば、上記第１〜第５実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用した例について説明したが、本発明はこれに限らず、クロスポイント型のダイオードＲＯＭ以外のメモリにも広く適用可能である。
【０１４０】
また、上記第４実施形態では、プリチャージ制御信号生成回路を、プリデコード回路とは別個に設けたが、本発明はこれに限らず、プリチャージ制御信号生成回路を、プリデコード回路に内蔵してもよい。
【０１４１】
また、上記第５実施形態では、１つのブロックに３２本のビット線が含まれるように構成したが、本発明はこれに限らず、１つのブロックに含まれるビット線の数が３１本以下でもよいし、３３本以上でもよい。
【図面の簡単な説明】
【０１４２】
【図１】本発明の第１実施形態によるダイオードＲＯＭの構成を示した回路図である。
【図２】図１に示した第１実施形態によるダイオードＲＯＭのメモリセルアレイの構造を示した平面レイアウト図である。
【図３】図２に示した第１実施形態によるダイオードＲＯＭのメモリセルアレイの１００−１００線に沿った断面図である。
【図４】図１に示した第１実施形態によるダイオードＲＯＭのプリデコード回路、カラムデコーダ、センスアンプおよび出力回路の構成について説明するためのブロック図である。
【図５】図４に示した第１実施形態によるカラムデコーダ、センスアンプおよび出力回路の回路構成を示した回路図である。
【図６】図４に示した第１実施形態によるプリデコード回路の回路構成を示した回路図である。
【図７】図４に示した第１実施形態によるプリデコード回路の回路構成を示した回路図である。
【図８】図５に示した第１実施形態によるセンスアンプの回路構成を示した回路図である。
【図９】本発明の第１実施形態によるダイオードＲＯＭの動作を説明するためのタイミングチャートである。
【図１０】本発明の第１実施形態による効果を説明するためのダイオードＲＯＭの概略的な平面レイアウト図である。
【図１１】本発明の第２実施形態によるダイオードＲＯＭのカラムデコーダ、センスアンプおよび出力回路の回路構成を示した回路図である。
【図１２】本発明の第３実施形態によるダイオードＲＯＭのプリデコード回路の回路構成を示した回路図である。
【図１３】本発明の第４実施形態によるダイオードＲＯＭの全体構成を示した回路図である。
【図１４】図１３に示した第４実施形態によるダイオードＲＯＭのプリチャージ制御信号生成回路の内部構成を示した回路図である。
【図１５】図１３に示した第４実施形態によるダイオードＲＯＭのプリデコード回路の内部構成を示した回路図である。
【図１６】図１３に示した第４実施形態によるダイオードＲＯＭのプリデコード回路の内部構成を示した回路図である。
【図１７】図１３に示した第４実施形態によるダイオードＲＯＭのカラムデコーダ（センスアンプ）の内部構成を示した回路図である。
【図１８】本発明の第４実施形態によるダイオードＲＯＭの動作について説明するためのタイミングチャートである。
【図１９】図１９は、本発明の第５実施形態によるダイオードＲＯＭの構成を示した回路図である。
【図２０】従来の一例によるマスクＲＯＭの構成を示した平面レイアウト図である。
【符号の説明】
【０１４３】
４  センスアンプ
８  ビット線
９  メモリセル
１０  ダイオード
２１  ｎ型不純物領域（不純物領域）
４１  ビット線選択トランジスタ
４２、９２  データ線
６０ａ  ブロック
９３  プリチャージ用トランジスタ
１６２  ブロック制御用トランジスタ
【図１】
2007059037.tif 000003
【図２】
2007059037.tif 000004
【図３】
2007059037.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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