(57)【要約】【課題】MTCMOS回路でエネルギ効率の良いパワーゲーティング構造をもたらすこと。【解決手段】一実施例での回路は、第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、第１回路ブロック及び第１スリープトランジスタ間の仮想的なグランドノードと、第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、第２回路ブロック及び第２スリープトランジスタ間の仮想的なサプライノードとを有する。本回路は、仮想的なグランドノードを仮想的なサプライノードに接続し、アクティブモード及びスリープモード間での当該回路の遷移中に、第１回路ブロック及び第２回路ブロック間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタも含む。【選択図】図１
2007329920.tif 000002
【特許請求の範囲】
【請求項１】
第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、
前記第１回路ブロック及び前記第１スリープトランジスタ間の仮想的なグランドノードと、
第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、
前記第２回路ブロック及び前記第２スリープトランジスタ間の仮想的なサプライノードと、
前記仮想的なグランドノードを前記仮想的なサプライノードに接続し、アクティブモードからスリープモードへ及びスリープモードからアクティブモードへの当該回路の遷移中に、前記第１回路ブロック及び前記第２回路ブロック間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタと、
を有する回路。
【請求項２】
第１スリープトランジスタがｎチャネル金属酸化物半導体(NMOS)スリープトランジスタであり、第２スリープトランジスタがｐチャネル金属酸化物半導体(PMOS)スリープトランジスタである請求項１記載の回路。
【請求項３】
前記TGはｎチャネル金属酸化物半導体(NMOS)トランジスタ及びpチャネル金属酸化物半導体(PMOS)トランジスタを有し、前記NMOSトランジスタのソースは前記PMOSトランジスタのドレインに接続され、前記NMOSトランジスタのドレインは前記PMOSトランジスタのソースに接続される請求項１記載の回路。
【請求項４】
スリープモードからアクティブモードへ回路を切り替える第１ステップと、
アクティブモードからスリープモードへ前記回路を切り替える第２ステップと、
を有する方法であって、前記回路は、第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、前記第１回路ブロック及び前記第１スリープトランジスタ間の仮想的なグランドノードと、第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、前記第２回路ブロック及び前記第２スリープトランジスタ間の仮想的なサプライノードと、前記仮想的なグランドノードを前記仮想的なサプライノードに接続し、アクティブモードからスリープモードへ及びスリープモードからアクティブモードへの前記回路の遷移中に、前記第１回路ブロック及び前記第２回路ブロック間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタとを有し、前記第１ステップは、
前記TG又は前記パストランジスタをターンオンするステップと、
所定の期間が経過した後で、前記TG又は前記パストランジスタをターンオフするステップと、
前記TG又は前記パストランジスタをターンオフした後で、前記第１及び第２スリープトランジスタをターンオンするステップと、
を有し、前記第２ステップは、
前記第１及び前記第２スリープトランジスタをターンオフするステップと、
前記トランジスタをターンオフした後で、前記TG又は前記パストランジスタをターンオンするステップと、
所定の期間が経過した後で、前記TG又は前記パストランジスタをターンオフするステップと、
を有する方法。
【請求項５】
第１スリープトランジスタがｎチャネル金属酸化物半導体(NMOS)スリープトランジスタであり、第２スリープトランジスタがｐチャネル金属酸化物半導体(PMOS)スリープトランジスタである請求項４記載の方法。
【請求項６】
前記TGはｎチャネル金属酸化物半導体(NMOS)トランジスタ及びpチャネル金属酸化物半導体(PMOS)トランジスタを有し、前記NMOSトランジスタのソースは前記PMOSトランジスタのドレインに接続され、前記NMOSトランジスタのドレインは前記PMOSトランジスタのソースに接続される請求項４記載の方法。
【請求項７】
第１スリープトランジスタを介してグランドに接続された少なくとも１つの仮想的なグランドラインと、
第２スリープトランジスタを介して電力供給部に接続された少なくとも１つの仮想的なサプライラインと、
前記電力供給部に及び前記仮想グランドラインの１つにそれぞれ接続された回路ブロックの少なくとも第１行又は回路ブロック中のグループと、
前記仮想的なサプライラインの１つに及び前記グランドにそれぞれ接続された回路ブロックの少なくとも第２行又は回路ブロック中のグループと、
前記回路ブロックの第１行又は回路ブロック中のグループを前記回路ブロックの第２行又は回路ブロック中のグループに接続し、アクティブモードからスリープモードへの、スリープモードからアクティブモードへの又は双方による当該回路の遷移中に、前記回路ブロックの前記第１行又はグループ中の回路ブロックと、前記回路ブロックの第２行又はグループ中の回路ブロックとの間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタと、
を有する回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に回路設計に関連する。
【背景技術】
【０００２】
エネルギ効率の良いパワーゲーティング構造を設計することは、マルチスレシホールド相補型金属酸化物半導体(MTCMOS)回路設計の重要な側面である。一般にMTCMOS回路はモード遷移中に大量のエネルギを消費してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の課題は、MTCMOS回路でエネルギ効率の良いパワーゲーティング構造をもたらすことである。
【課題を解決するための手段】
【０００４】
本発明で使用される回路は、第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、前記第１回路ブロック及び前記第１スリープトランジスタ間の仮想的なグランドノードと、第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、前記第２回路ブロック及び前記第２スリープトランジスタ間の仮想的なサプライノードと、前記仮想的なグランドノードを前記仮想的なサプライノードに接続し、アクティブモードからスリープモードへ及びスリープモードからアクティブモードへの当該回路の遷移中に、前記第１回路ブロック及び前記第２回路ブロック間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタとを有する回路である。
【発明を実施するための最良の形態】
【０００５】
相補型金属酸化物半導体(CMOS)技術のスケールダウンが進むにつれて、ゲート酸化物内の高電圧及びそのゲート下におけるチャネル導通に起因するデバイス不良を避けるため、供給電圧は減らされる。ダイナミックな電力消費及び供給電圧間の二次関係(quadratic  relation)に起因して、電圧スケーリングは回路電力消費を減らすが、論理ゲートの遅延を増やしてしまう。この結果のパフォーマンス劣化を補償するため、トランジスタの閾電圧が減らされ、パフォーマンス劣化はサブスレシホールド洩れ電流の指数関数的増加を引き起こす。
【０００６】
MTCMOS技術は、論理セルに高速で低いVt(LVT)のトランジスタを及びスリープトランジスタとして低リーク性の高いVt(HVT)のデバイスを利用することで、低リーク且つ高パフォーマンスの動作をもたらす。スリープトランジスタは論理セルを供給電圧又はグランドから分離し、スリープモードでの漏れを減らす。この技術では、パワーゲーティングとも呼ばれる、起動待ち時間(wake-up  latency)及びパワープレーンインテグリティ(power  plane  integrity)も重要な事項になる。
【０００７】
スリープ／ウェークアップ(起動)信号がオンチップ電力管理モジュールから供給されるものとする。モード遷移中（即ち、アクティブモードからスリープモードへ又はその逆に切り替わる場合）のエネルギ消費をどのように減らすかが重要な問題である。ウェークアップ信号を受信する際に回路をターンオンするのに要する時間を如何にして減らすかも別の重要な問題である。なぜなら、ウェークアップ時間の長さは大規模集積回路(VLSI)の全体的なパフォーマンスに影響するかもしれないからである。更に、スリープトランジスタがターンオンしている場合にグランドに多くの電流が流れることは、電力分配ネットワークにおける大きなノイズ源になるおそれがあり、回路の他の部分のパフォーマンスや機能に悪影響を及ぼすかもしれない。グランドへ流れる電流に起因して生じるノイズと、スリープモードからアクティブモードへの遷移時間との間でしばしばトレードオフがある。
【０００８】
スリープトランジスタは、アクティブな回路動作モード中に論理セルを低速化させる。これは、機能的に冗長なスリープトランジスタにかかる電圧降下に起因し且つボディ効果の結果による論理セルトランジスタの閾値電圧の上昇に起因する。スリープトランジスタのパフォーマンスルペナルティは、スリープトランジスタを介して流れる電流の量及びトランジスタサイズに依存する。パフォーマンスの制約に合わせるために所与の回路中のスリープトランジスタの最適なサイズを求めるいくつかの方法が提案されている。そのような提案の1つでは、あるパワーゲーティング構造は、中間的な電力節約(パワーセービング)モード及び従来の電力切断(カットオフ)モードをサポートする。この方法はPチャネル金属酸化物半導体(PMOS)トランジスタを、ｎチャネル金属酸化物半導体(NMOS)スリープトランジスタ各々に並列に加えるものである。PMOSトランジスタのゲートにゼロ電圧を印加することで、その回路は中間的なパワーセービングモードに置かれ、洩れ電流の削減及びデータ保持の双方を実現する。更に、スリープ及びアクティブモード間の切り替えの際に中間モードを介して遷移することは、パワーモード遷移中に供給電圧の揺らぎの大きさを減らす。カットオフモードでは、PMOSトランジスタのゲートはVDDに接続される。
【０００９】
しかしながらこれら何れの方法も、スリープからアクティブへ及びアクティブからスリープへの遷移中の電力消費を減らそうとするものではなく、パワーゲーティング構造で生成されたノイズや起動時間を減らそうとするものでもない。これに対して、特定の実施例は電荷リサイクル技術を利用し、ウェークアップ時間を維持しつつ（或いは、ウェークアップ時間を改善する場合でさえ）、パワーゲーティング構造のモード遷移中の電力消費を減らす。特定の実施例はスリープからアクティブへの遷移中のGBを減らすことをも支援する。特定の実施例は電荷リサイクル技術を利用し、標準的なセル設計回路について仮想的なグランド及び仮想的なパワーレジスタキャパシタ(RC)ネットワークの存在する場合にパワーゲーティング構造のモード遷移中の電力消費量を削減する。特定の実施例は、スリープトランジスタ及び電荷リサイクルTGの配置及びサイズを決定するために1つ以上のアルゴリズムを使用する。
【００１０】
図１は、パワーゲーティング構造の一例を示す図である。回路の中に２つの別個のブロックがあり；一方はNMOSスリープトランジスタにより電力のゲートが制御され、そのNMOSスリープトランジスタは仮想的なグランド(図１のノードG)をグランドに接続し、他方はPMOSスリープトランジスタにより電力のゲートが制御され、そのPMOSスリープトランジスタは仮想的なパワーサプライ(図１のノードP)をパワーサプライに接続する。アクティブな期間の間、スリープトランジスタSN及びSPは線形領域にあり、仮想的なグランド及び仮想的なサプライの電圧値はゼロ及びVDDにそれぞれ等しい。スリープ期間の間、スリープトランジスタSN及びSPはターンオフされる。それらは高いスレシホールドのデバイスに選択されているので、それらを介する閾値下の洩れ電流はほとんど流れない。
【００１１】
スリープ期間の持続時間は十分に長かったならば、ブロックC1中のゲートの内部ノード全て及びノードGは高電圧に(おそらくは、VDD近くに)充電される。これはノードGがフローティングにされており、洩れ電流はその電圧レベルがVDDに向けて上昇することを引き起こすことに起因する。同様に、スリープ期間の持続時間が十分に長かったならば、C2の内部ノード全て及びノードPは、低電圧に（おそらくは、ゼロ近くに）放電する。
【００１２】
次に、ノードGがスリープモードでVDDにチャージされることが有効であるか否かを考察する。図１のサブ回路C1を考察する。この仮定が有効でない唯一の場合は、アクティブからスリープへの遷移が生じる直前に、C1中の全ての論理セルの出力が論理１に設定される場合(即ち、これらのセルのプルダウンセクションがオフの場合)である。しかしながら実際にはこのような状況はまれにしか起こらない。なぜなら、アクティブからスリープへの遷移前に論理ゼロに設定された出力値を有する少なくとも１つのセルが存在し（即ち、プルダウンセクションがON）且つスリープ期間が十分に長かった場合、スリープモードに入った後仮想的なグランド電圧用の定常状態値はVDD近くになるからである。明らかに、サブ回路は一般的には論理セル１０個を含むよう考察され、（スリープモードに入る前に）それらの少なくとも１つが出力で論理０を有する確率はほとんど１であり、即ちサブ回路C1の仮想的なグランドは上昇し、スリープモードで十分な時間が費やされた後ではVDD近くに達するからである。同様な議論がスリープ期間中に放電するノードPについても有効である。
【００１３】
スリープからアクティブへの遷移エッジがスリープトランジスタのゲートに到着し、それらをターンオンさせた場合、ノードGはゼロに向かって下降し、ノードPはVDDに向かって上昇し始める。ノードGでの総キャパシタンスがCGで記され、パワーサプライの総キャパシタンスがCPで記されるならば、アクティブからスリープへの遷移中に、CGはゼロからVDDに充電される一方、CPはVDDから０に放電される。スリープからアクティブへの遷移の場合、状況は逆転し；この場合CGはVDDから０に放電する一方、CPはゼロからVDDに充電される。仮想的グランド及びVDDノードにおけるこれらのチャージ及びディスチャージのイベントは、回路エネルギの無駄な浪費を表す。
【００１４】
特定の実施例は、アクティブ及びスリープの回路モード間のスイッチング時に消費されるエネルギを減らす。特定の実施例は、チャージリサイクル技法を利用し、図２に示されるように仮想的グランド及びサプライノード間にTGを加えることで、アクティブからスリープへの及びスリープからアクティブへの遷移中のスイッチング電力消費を減らす。図２は、チャージリサイクル用のTGを含むパワーゲーティング構造の一例を示す図である。
【００１５】
特定の実施例は、以下のチャージリサイクル法を使用する。(i)スリープからアクティブモードへ進行する際にスリープトランジスタをターンオンする直前に及び(ii)アクティブからスリープモードへ進行する際にスリープトランジスタをターンオフした直後にTGがターンオンされる。スリープからアクティブモードへ回路が進行しつつある場合にスリープモードの終わりにTGをターンオンすることは、完全に充電されたキャパシタンスCG及び完全に放電されたキャパシタンスCPの間で電荷を共有することを可能にする。チャージリサイクルが完了すると、仮想的なグランド及び仮想的なサプライの共通電圧はαVDDになり、ここでαは１より小さな正の実数である。αの値はCG及びCPの相対的な大きさに依存する。その理由は、このような場合には、αVDD乃至０の遷移が仮想的なグランドで、及びαVDD乃至VDDの遷移が仮想的なパワーサプライで生じることに起因し；チャージリサイクルを利用しない従来のMICMOS回路では、VDDから０へ及び０からVDDへ仮想的グランド及びパワーサプライノードでそれぞれ遷移が生じる。このチャージリサイクル法はアクティブからスリープモードへの遷移の際にも電力消費を削減することを支援する。
【００１６】
以下、スリープからアクティブへ及びアクティブからスリープへの２つの異なるモード遷移を考察しながら、同じことを達成する際の電力節約及び条件の計算例を説明する。
【００１７】
ウェークアップ遷移に関し、図３を考察する。図３は、チャージリサイクル用のスイッチを含むパワーゲーティング構造の一例を示す。図３では、CG及びCPは仮想的なグランド及びサプライノードの総容量をそれぞれ表す。CGはVDDに近い或る値にまで充電する程度に及びCPは０に近い或る小さな値にまで完全に放電する程度に充分にスリープ期間は長いことが仮定される。或いは、CG及びCPの電圧はスリープ期間の長さの関数である。
【００１８】
スリープモードからアクティブモードへ進行するために、スリープトランジスタを単にターンオンするのではなく、特定の実施例は先ずCG及びCP間での電荷再利用を許可する。これを行うため、特定の実施例は時刻t=ta0でスイッチMを閉じる。CG及びCP間で理想的な電荷共有を仮定すると、電荷共有後のノードG,Pの共通電圧値は、電荷リサイクル前及び直後の容量双方で総電荷を等しいとすることで計算される。
【数１】
2007329920.tif 000003
【００１９】
電荷共有の終了時点で仮想的グランド及び仮想的サプライの共通電圧値は、αVDDになる。電荷共有が完了した後に、即ちt=ta1の時点で、特定の実施例はスイッチMを開き、その後にSN及びSPスリープトランジスタをターンオンする。その結果、SNを介して仮想的グランドから（実際の）グランドに至るパスが生じ、そのパスはCGが０に放電することを引き起こす。SPを介して仮想的サプライから（実際の）サプライに至るパスも生じ、そのパスはCPがVDDに充電されることを引き起こす。今の場合に、スイッチ自身でのエネルギ消費を無視すると、パワーサプライから引き出される総エネルギは、キャパシタンスCPを充電するプロセスに起因し、次式のように得られる。
【数２】
2007329920.tif 000004
Vf_saに関する数式（１）を代入すると、スリープ−アクティブ遷移でのパワーサプライによるエネルギ消費が得られる。
【数３】
2007329920.tif 000005
【００２０】
スリープ遷移に関し、再び図３を考察する。アクティブモードからスリープモードへ進行するために、スリープトランジスタを単にターンオフにするのではなく、特定の実施例は、回路がスリープモードに入ると直ぐにCG及びCP間でチャージリサイクルがなされる。特定の実施例はt=ts0でスイッチMを閉じ、これはスリープトランジスタがターンオフされたときの時間である。この時点での仮想的グランド及びサプライノードの電圧は、それぞれ０及びVDDである。CG及びCP間で理想的な電荷共有が仮定されるとすると、電荷共有後のノードG及びPの共通電圧は、電荷共有の直前及び後のキャパシタンス双方での総電荷量を等しいとすることで計算される。
【００２１】
【数４】
2007329920.tif 000006
上記の数式に基づいて、電荷共有終了時の仮想グランド及び仮想サプライの共通電圧は、βVDDになる。チャージリサイクルが完了する時間(t=ts1)まで、特定の実施例はスイッチを開く。スイッチを開いた後で、論理ブロックC1を介してパワーサプライから仮想的グランドに至るリークパスが生じ、最終的にはCGをVDDに充電する。論理ブロックC2を介して仮想的サプライからグランドに至るリークパスも生じ、最終的にはCPをグランドまで放電させる。再び、スイッチでの電力消費を無視すると、パワーサプライにより消費される総エネルギは、この場合は、キャパシタンスCGを充電したことの結果であり、このエネルギ消費は特定の実施例では次のように計算されてもよい：
【数５】
2007329920.tif 000007
Vf_saに関する数式（４）を代入することで、次式が得られる：
【数６】
2007329920.tif 000008
α＋β＝１なので、Eactive-sleep及びEsleep-activeを加えることで総エネルギ消費が計算され、次のようになる：
【数７】
2007329920.tif 000009
Ecr-totalはチャージリサイクルに伴うエネルギ消費である。
【００２２】
P及びG間でチャージリサイクルが一切行われなかった場合の総エネルギ消費は次式のように計算される。
【数８】
2007329920.tif 000010
数式（７）及び（８）から並びに数式（１）及び（４）からα及びβを代入した後で、エネルギ節約率(ESR:  Energy  Saving  Ratio)は次式のように計算される：
【数９】
2007329920.tif 000011
ここで、Xは仮想的なグランド容量と仮想的なサプライ容量との比率(即ち、X=CG/CP)として定義される。ESR(X)を最大にするXの最適値は、この比率の導関数をゼロに等しくすることで得られ、それはX=1即ちCG=CPの場合である。言い換えれば、特定の実施例では、仮想的グランド及び仮想的サプライで容量が等しいときに、最良のエネルギ節約効果がもたらされる。この最大エネルギ節約効果は次のようになる：
【数１０】
2007329920.tif 000012
【００２３】
これは、特定の実施例がチャージリサイクルの結果として約５０％もの最大エネルギ節約効果を奏することを意味する。しかしながらTGをターンオン又はオフにするのに要する電力を考察すれば、トータルの節約率は５０％より少なくなるかもしれない。
【００２４】
図４は、スリープモードからアクティブモードへ遷移する場合のチャージリサイクル動作例の波形例を示す。図４では、CGはCPに等しく、遷移はスリープモードからアクティブモードへの約70nmCMOS技術を用いるインバーターチェーンによる遷移である。図４は仮想グランド電圧VG、仮想サプライ電圧VP及びチャージリサイクル信号VCRを示す。
【００２５】
上記の数式は、CG及びCPの間で理想的な電荷再利用の行われる仮定に基づいている。このシナリオの下では、TGのオン及びオフの切り替えにほとんど又は全くエネルギが消費されないことが仮定される。電荷再利用が生じている場合にTGが“ON”であることも仮定される。しかしながらTGのダイナミックな電力消費に起因して及び不完全な電荷共有の可能性に起因して、上記の仮定を実際には完全に適用できない。以下の説明は、チャージリサイクルコンフィギュレーションのウェークアップ時間、ESRのサイジング及びTG閾電圧の影響を考察する。
【００２６】
以下の説明は、より現実的なチャージリサイクルのシナリオを考察し、理想的なスイッチはCMOS-TGの現実的な回路モデルで置換される。以下の説明は、回路の遅延及び電力節約に関するトランジスタ閾電圧の影響を考察する。
【００２７】
図５は、電荷共有コンフィギュレーションの等価回路例を示す。完全な電荷共有をもたらすため、TGは電荷共有プロセスの期間の間“ON”にとどまるべきである。この特性を備えるため、TGのN及びPトランジスタの閾電圧の絶対値は比較的小さい。これを促すため、仮想的なグランド及び仮想的なサプライの共通の最終電圧(即ち、Vf)は以下の２つの不等式の少なくとも１つを満たす必要がある：
【数１１】
2007329920.tif 000013
ここで、Vt,n及びVt,pはボディ効果(body  effect)を説明するTGのNMOS及びPMOSトランジスタの閾電圧を示す。アクティブからスリープへの場合は数式（１）により、スリープからアクティブへの場合は数式（４）によりVfは得られる。TGのトランジスタの少なくとも１つは電荷共有プロセスの期間の間“ON”のままであることをこの不等式は実質的に保証する。
【００２８】
仮想的グランド及び仮想的サプライで容量負荷の等しい場合(CG=CP)、アクティブからスリープへ及びスリープからアクティブへの双方における完全な電荷共有は、共通の最終電圧値Vf=VDD/2になり、数式（１１）はMin{Vt,n,|Vt,p|}≦VDD/2に変わる。この条件が満たされなかった場合、チャージリサイクルは完了せず、ESRは予測されたものより少なくなる。この場合、Vtn=|Vtp|であったときの特別な実施例はTGの代わりにパストランジスタを単に使用する。
【００２９】
TGのサイジングは、回路のウェークアップ期間に加えてESRに影響するかもしれない別のファクタである。特定の実施例では、本来のコンフィギュレーションの場合（如何なるチャージリサイクルも無い場合）に、スリープトランジスタがターンオンし、仮想的グランドの電圧が最終値の約１０％に達するまでの間の時間としてウェークアップ期間が定義されてもよい。しかしながら、チャージリサイクルを利用する回路では、TGがターンオンし、仮想グランド電圧が最終値の約１０％より下に落ちるまでの間の時間として、ウェークアップ期間が定義されてもよい。以下の説明は、上記のように計算されたESRに関し、TGのダイナミックな電力消費の影響を考察する。
【００３０】
図６は、TGの一例を示す図である。TGのNMOSトランジスタについて入力容量CGを及びTGのPMOSトランジスタについて同じ入力容量を仮定している。アクティブ−スリープ−アクティブのサイクル各々の場合に、特定の実施例はTGを２回切り替え、スリープトランジスタをターンオンする前に一度及びそれらをターンオフした後に一度である。TGがターンオンされる毎に、TGのNMOS及びPMOSトランジスタ双方が実際にターンオンされ、即ち切り替えられるキャパシタンスは2Ctgになる。TGは電荷共有が完了した後にターンオフされる。従って特定の実施例では、１つの完全なアクティブ-スリープサイクルにつきTGのダイナミックなエネルギ消費は次式のように計算される：
【数１２】
2007329920.tif 000014
従って実際のESRを計算するには、特定の実施例は数式（９）の理想的なESRから補正比率Etg-total/Etotalを削減すべきである。この補正比率は次のように計算されてもよい：
【数１３】
2007329920.tif 000015
【００３１】
この補正比率はTGのサイズに比例する。なぜなら、Ctg自体がTGのサイズに比例するからである。しかしながら特定の実施例では仮想グランド及び仮想サプライに接続された非常に多数のゲートが通常的には存在するので、CG+CPは通常的にはCtgより非常に大きい。即ち、補正比率は通常的には数パーセントのオーダーであり、実際のESRを理想的なESR５０％からほんの数パーセントしか劣化させない。
【００３２】
TGのサイズを大きくすることで、特定の実施例は電荷共有プロセスを高速化し、その結果ウェークアップ時間を短縮する。しかしながらこれは数式（１３）で与えられる補正比率をも増やし、回路のESRを減らしてしまう。従って特定の実施例ではウェークアップ時間とESRとの間でトレードオフがある。
【００３３】
特定の実施例のチャージリサイクルMTCMOSでは、TGサイズが大きくなるほど、回路のウェークアップ時間は短くなる。しかしながらサイズを大きくすることは、TGのダイナミックな電力消費を増やす。十分に大きなTGを利用することは、チャージリサイクルのない本来の回路のウェークアップ時間と同程度の或いは場合によってはそれより短いウェークアップ時間を得る程度に充分に、電荷共有時間を短くする。しかしながら数式（１２）から分かるように、TGのサイズを増やすことはエネルギ消費も増やす。特定の実施例では、本来のウェークアップ時間を維持する又は場合によってはそれを改善するのに必要なTGのサイズは、理想的なESRをほんの僅かのパーセントの損失しか引き起こさない。
【００３４】
図７Ａ−７Ｃは、MTCMOS構成例に関する抵抗ネットワーク例を示す。図７Ａ−７Ｃではr1,r2は論理ブロックC1,C2の抵抗をそれぞれ表現し、RN,RPはNMOS及びPMOSスリープトランジスタの抵抗をそれぞれ表現する。図７Ａは従来のMTCMOS構成の抵抗ネットワークを示し、スリープ期間中に、VDDからグランドに至る２つの別々のパスが存在する。C1,C2はLVTトランジスタで構成され且つスリープトランジスタはHVTトランジスタなので、特定の実施例ではRN,RP>>r1,r2であるように仮定される。シミュレーションの目的で、RN=RP=Rとする。パワーサプライからグランドへの総抵抗は従ってRtotal-conv.=R/2になり、リーク電力消費量は次式のように計算される：
【数１４】
2007329920.tif 000016
【００３５】
次に、チャージリサイクル(CR)を行うMTCMOS構成のリーク電力消費量を考察する。図７ＢはCR−MTCMOS構成に関する抵抗ネットワークを示す。図７Ｂではr1,RTG及びr2を介してVDDからグランドに至る新たなパスが存在する。C1,C2はLVTトランジスタで構成されるので、r1,r2は比較的小さな抵抗である。サプライからグランドへのリークの多いパスを持たないようにするため、特定の実施例はRGTを可能な限り大きくする；これはTGにHVTを用いることで可能になる。あるｎについてRTG=nRであることを仮定する。R>>r1,r2の下でr1,RTG,RPについてΔ−Y変換を実行すると、図７Ｃに示される抵抗網になる。ここで、r1*,r2*,r3*は次のように計算される。
【数１５】
2007329920.tif 000017
サプライからグランドへの総抵抗は次のように計算される：
【数１６】
2007329920.tif 000018
この場合のリーク電力は次のように書ける：
【数１７】
2007329920.tif 000019
数式（１７）から分かるように、リーク電力消費は、従来のパワーゲーティング法と比較して(1+1/2n)の因子だけ増えている。RTG=2Rの場合、ｎは２に等しく、リーク電力は２５％増える。回路のスリープ期間が短かったならば、リークエネルギ消費の２５％の増加は、チャージリサイクルを行うMTCMOS構造を用いることで達成される５０％のスイッチングエネルギ節約効果に比較して軽視できる。一方、スリープ期間が非常に長かったならば、TGの抵抗は大きなｎを使用するように増やされるべきである。これはTGの中で小さなW/L比率を有するトランジスタを選択することで可能になり、そのような選択はレイアウトの観点からも有利である。特定の実施例における潜在的な問題は、TGがより大きなON抵抗を有することに起因して、チャージリサイクルが終了するのに時間がかかってしまうことである。
【００３６】
グランド及びパワーラインバウンス(bounce)はパワーゲーティング構造に関する重要な設計項目である。GBは一般にパワーゲーティング構造でスリープからアクティブへの遷移エッジで生じる。図８は、グランドのRL等価モデル例を示す。スリープ期間の終わりにスリープトランジスタがターンオンされると、多くの電流がグランドに流れる。GB分析の目的では単純なRLモデルが使用されてもよい。ターンオン時間での大きなdi/dtに起因して、大きな電圧Ldi/dtがインダクタンスにかかるように生じる。以下、特定の実施例での回路のGBにおけるチャージリサイクルの影響を説明する。
【００３７】
図８では仮想的なグランドキャパシタンスCGが、スリープトランジスタSNを介してRL回路（ICのピン−パッケージ寄生素子をモデル化する回路）に接続される。t=0でスリープトランジスタがターンオンされる。この時点でのCGの初期電圧はV0であり、即ちVG(t=0)=V0であることが仮定されている。特定の実施例では、GBの正のピーク値は、SNが飽和領域で動作する期間の間に生じる。ピーク値は電圧V0に依存しないが、ピーク値はR,L,CG,VTn,VDDには依存する。従って特定の実施例では（V0をVDDからVDD/2に変える）チャージリサイクルは、GBの正のピーク値を大幅には変えない。しかしながらGBの負のピーク値及びGBの整定時間の双方はV0に依存する。更にこれらの量の双方はV0が削減されるにつれて減少する。従ってGB電圧の整定時間及び負のピーク値の双方は、チャージリサイクルMTCMOSの場合に減少するように予想される。負のピーク及び整定時間の改善度合いは、L,CG,R,VDD及びスリープトランジスタパラメータの相対的な値に依存する。約70nmCMOSテクノロジのインバータチェーンに関し、従来方式によるGB波形と、チャージリサイクルパワーゲーティング構造によるGB波形との比較例を図９は示す。正のピーク値は何れの場合も実質的に同じであるが、負のピーク値及び整定時間はチャージリサイクルMTCMOS構造の方が少ない。
【００３８】
特定の実施例はMTCMOS回路でチャージリサイクル法を利用する。特定の実施例では、チャージリサイクル法をMTCMOS回路に適用することで、元の回路のウェークアップ時間を維持しつつ、約５０％に至るモード遷移エネルギを節約する。特定の実施例では、チャージリサイクル法を適用することで、GBの整定時間及び負のピーク電圧を減らす。回路のスリープモードでのリークは、チャージリサイクル構造に起因して増えるかもしれないが、その影響はTGのサイズを小型化することで、第1の場所でスリープトランジスタ及びチャージリサイクルTGトランジスタ双方に使用されるHVTを賢明に選択することで、或いはTG内のトランジスタについてのVt値を、スリープトランジスタについてのものと比較してより高くすることで十分に抑制可能である。MOSトランジスタのサブスレシホールドリーク電流はトランジスタの閾値電圧に指数関数的に依存するので、TGの閾電圧値の僅かな増加は、ゲートの抵抗値の大きな差分を又は数式（１７）での大きなｎの値をもたらし、特定の実施例ではリーク電力消費の増加を実質的に無視できるようにする。
【００３９】
特定の実施例は標準的なセル設計でチャージリサイクル法を使用する。生成される緻密な配置を有する標準的なセルベースの設計を考察する。例えばMTCMOSのようなパワーゲーティング法を適用することは、そのような回路のリーク電力消費を減らす。更に、チャージリサイクル法を結果のパワーゲートコンフィギュレーションに適用することは、モード遷移でのスイッチング電力消費を減らす。特定の実施例はセルライブラリに以下の３つの異なるセルを有する：NMOSスリープトランジスタセル、PMOSスリープトランジスタセル及びチャージリサイクルTGセルである（或いは、TGセルの代わりにシングルパストランジスタが使用されてもよい）。デザイン中の他の全てのセルは、NMOS又はPMOSスリープトランジスタセルの何れかに接続し、幅のある様々なパワーゲーティング回路を可能にする。言い換えれば、例えばNANDセル、AND-ORインバータ(AOI)セル、マルチプレクサ(MUX)セル等のようなデザインにおける各論理セルは、実際のVdd及び仮想グランドへの又は仮想Vdd及び実際のグランドへの接続を有する。これは、各ライブラリセルは従来の(MTCMOSベースでない)デザインと同様に依然として設計されることを意味する。違いは、セルVdd及びグランド端子をチップVdd及びグランド端子にどのように接続するかの仕方である。接続がメタルラインを介してなされる場合、セルのサプライはチップのサプライラインと同じかもしれない。そうでなければ、セルサプライは仮想的なサプライに接続され、そして仮想的なサプライは適切なN型又はP型のスリープトランジスタを介してチップサプライに接続される。
【００４０】
その設計における標準的なセルの行(row)を考察する。その行ではいくつかのセルがNMOSスリープトランジスタに接続され、残りのセルはPMOSスリープトランジスタに接続される。この行はライブラリからNMOS及びPMOSスリープトランジスタセル双方を利用するので、この１つの行について実際のグランド及びパワーラインに加えて、仮想的なグランド及びパワーラインも必要とされ、これら全てを収容するのに必要なルーティング領域又はセル領域の観点からは明らかに非効率的である。従って特定の実施例はある制約を課し、同じ標準セルの行内にある全てのセルについて、同じ種類のスリープトランジスタが使用されることとする。言い換えれば、その設計に関する１つの行中の全てのセルは、NMOS又はPMOSスリープトランジスタに接続され、双方には接続されない。更に、チャージリサイクルセルの配置及びルーティングを支援するため、特定の実施例は連続する行の間でチャージリサイクルを有効にし、即ち特定の実施例は追加的な制約を課し、例えば、偶数番号の行がNMOSスリープトランジスタに接続され、奇数番号の行がPMOSスリープトランジスタに接続されることとする。特定の実施例は１つ以上のTGを用いて行2kの仮想的なグラインドラインを行2k+1の仮想的パワーラインに接続する、等々である。
【００４１】
図１０は、セル設計例における２つの連続的な行の例を示す。上側の行の全てのゲートは仮想的パワーラインに接続され、下側の行の全てのゲートは仮想的グランドラインに接続されている。PMOSスリープトランジスタは仮想的なパワーラインを実際のパワーに接続し；NMOSスリープトランジスタは仮想的なグランドラインを実際のグランドに接続する。スリープトランジスタ自身はセルの行に設けられる。
【００４２】
仮想的なグランド及びパワーラインは分散したRCネットワークでモデル化されるよう仮定される。図１１は、図１０に示される行の回路モデル例を示す。行は仮想的な寄生RCと共に仮想グランドラインに接続される。ここで、rw-Gi(rw-Pi)はノードGi(Pi)及びGi+1(Pi+1)の間の配線抵抗を表し、cint-Gi(cint-Pi)はノードGi(Pi)での相互接続容量を表す。カッコ内の表現物は、仮想的サプライラインの様々なパラメータについて同様な表記を示している。Giは下側の行内のi番目のセルの仮想的なグランドラインへの接続ノードであり、Piは上側の行内のi番目のセルの仮想的なパワーラインへの接続ノードである。
【００４３】
パワー及びグランドネットワークの抵抗及び容量が無視される場合、回路のアクティブなパフォーマンスはスリープトランジスタの位置に依存しない。そうではなく、例えばネットワークの抵抗及び容量が無視されなかったならば、スリープトランジスタセルについての異なる配置選択は、回路が別様に動作することを引き起こす。特定の実施例は、その回路について最良のアクティブなパフォーマンスをもたらすスリープトランジスタセル配置を探す。従って特定の実施例では、スリープトランジスタの配置が（サイズと共に）重要事項になる。
【００４４】
チャージリサイクル法は、チャージリサイクルTGのサイズが適切に選択されるならば、回路のウェークアップ時間を短縮する。パワー及びグランドネットワークの抵抗及び容量が無視されるならば、チャージリサイクル時間は、仮想的グランド及び仮想的サプライの総容量とTGのサイズによって決定され、チャージリサイクル時間は、完全なチャージリサイクルの少なくとも(１−δ)パーセントを有するようにONのままにするチャージリサイクルTGに必要な時間として定義される。ネットワークの抵抗及び容量が無視されない場合、チャージリサイクル時間は、仮想的グランド及び仮想的サプライの総容量とTGのサイズにだけでなく、TGの配置にも依存する。チャージリサイクルの観点からは、TGの配置及びサイズが重要な考察事項になる。
【００４５】
特定の実施例では、１つより多くのTGセルが、ある行の仮想グラインドラインの様々なノードを、その行の隣の行の仮想的パワーラインの様々なノードに接続するのに使用され、必要とされるチャージリサイクル時間を減らす。従って、使用されるTGセル数も重要な考察事項になる。
【００４６】
特定の実施例は以下の問題に対処し且つ実質的に解決し、その問題事項は：所与の標準的なセル設計の下で、各セル行についてスリープトランジスタセルのサイズ及び配置である。特定の実施例はこの問題をアクティブモード遅延ペナルティを最小化することで解決する。
【００４７】
スタンダードセルベース回路の各行について、特定の実施例は１つのスリープトランジスタセルを特定する。特定の実施例は、RC仮想的パワー及び仮想的グランドネットワークの存在する場合にスリープトランジスタセルの配置及び寸法の決定を実行する。簡明化のため、仮想的グランドラインを実際のグランドに接続するNMOSスリープトランジスタの場合を考察する。PMOSスリープトランジスタについての配置及びサイジング方法も同様に実行されてよい。
【００４８】
図１１に示されるようなセルの行の例を考察する（NMOSスリープトランジスタは行内の全てのセルを駆動する。）。回路のアクティブモードの間、RCグランドネットワークの存在する場合、図１２は図１１と置き換えられてよい。図１２（図１０に示される行の別の回路モデルを示す）では、アクティブモード中のゲートのスイッチング電流を表す電流源Istiが、各ゲートGiの代わりになっている。簡明化のため、特定の実施例は、スリープトランジスタサイジングの分析で仮想的なグランドラインの様々なノードでの相互接続容量の影響を考慮しない。そのような容量はダイナミックのノイズ分析のためだけに必要とされ、多くの場合にDC分析はパワーネットワーク分析及び最適化に相応しい。
【００４９】
スリープトランジスタ及び仮想的グランドRCネットワークの無い場合、ゲートｉの伝搬遅延は次のように近似されてよい：
【数１８】
2007329920.tif 000020
ここで、CLiはゲートｉの負荷容量であり、VtLは低いVt論理セルの閾電圧であり、αはショートチャネル効果をモデリングする際の速度飽和指数である。仮想グランドにおける抵抗ネットワーク及びスリープトランジスタの存在する場合、論理セルｉの伝搬遅延は次のように増える：
【数１９】
2007329920.tif 000021
ここでVGiはノードGiでの電圧降下であり、図１２の様々なノードでのKCLを記述することで計算されてよい。スリープトランジスタはノードGsに設けられるように仮定される：
【数２０】
2007329920.tif 000022
ここで、Rstは線形モデルでのスリープトランジスタ抵抗であり、Nは行内のセル総数である。任意のノードGn(n≠s)の電圧について、再帰的な関係式が次のように記述されてもよい：
【数２１】
2007329920.tif 000023
【００５０】
特定の実施例は、回路の最悪ケースのアクティブ遅延を最小化するスリープトランジスタを配置するための最良の各自の場所（ノード）を見出すことを望む。これを行うため、特定の実施例は、その行におけるどの論理セルが回路のクリティカルパス上にあるかを知る必要がある。精密な配置がなされる回路を考察し、静的なタイミング分析ツールを実行することで、特定の実施例は各スタンダードセルの行におけるそれらのセル（回路の多くのクリティカルパスの群に属するセル）を容易に決定する。各セルの行では、論理セルの部分集合は、回路の多くのクリティカルパスに属するように特定される。ｉ番目のセルの行の場合、この部分集合はSCPiと呼ばれ、この行における回路のクリティカルパス上のセルの指標を含む。残りの分析では、回路中の１つのクリティカルパスを考察する。しかしながら本発明は1つより多くのクリティカルパスに拡張することを包含する。
【００５１】
回路のワーストケースの遅延TCは、回路のクリティカルパス上の様々な論理セルの伝搬遅延の総和に等しい：
【数２２】
2007329920.tif 000024
ここで、Lは回路中の行の総数であり、T(i)pd-MTjはｉ番目の行の中でｊ番目のタイミングクリティカル論理セルの伝搬遅延である。NMOSスリープトランジスタに接続されるセルの伝搬遅延波、数式（１９）から計算されてよい。数式（２２）の内側の総和項は、ｊ番目の行内でクリティカルセルを介する伝搬遅延を算出する。
【００５２】
クリティカルパス遅延に対する各行の寄与は、他の寄与と独立なので、伝搬遅延波様々な行について別々に最小化されてもよい。言い換えれば、一般的な行ｉ各々について特定の実施例は以下の問題を解く：
【数２３】
2007329920.tif 000025
ここで、s^はその行内のスリープトランジスタの最適なロケーションであり、Nはその行内のゲート総数である。最小化は、ｓの様々な値についてシンプルなサーチにより線形時間で実行される。RSTの何らかの固定値に関し、本問題に対する１つの最適解が得られる。
【００５３】
特定の実施例では、スリープトランジスタサイジングは或るアルゴリズムによって実行され、そのアルゴリズムは、回路の実際のモード遅延の増加量を、スリープトランジスタの無い場合の回路遅延の高々δ％に等しくする程度に十分大きなスリープトランジスタを選択する。特定の実施例は約５％及び約１０％の範囲内の値をδに利用する。
【００５４】
この遅延条件を満たすスリープトランジスタのサイズを見出すために、セル行ｉ内のスリープトランジスタに関する何からの固定位置について、特定の実施例は次の方程式を解く：
【数２４】
2007329920.tif 000026
ここで、右辺は数式（１８）を利用し、それはスリープトランジスタの無い場合に対応する。（配置及びサイジングアルゴリズムを共に使用する）再帰的アルゴリズムが使用され、或る行におけるスリープトランジスタの同時配置及びサイジングを実行する。
【００５５】
各行についてのスリープトランジスタの配置及びサイジングの後で、特定の実施例はチャージリサイクルセルを追加し、それらを２つの隣接する行に接続し、モード遷移中に生じるエネルギ消費を減らす。図１３は２つの個々の行を接続するチャージリサイクルセルの一例を示す。図１３はスリープモードについて及びスリープからアクティブへの遷移に関して有効である。
【００５６】
図１３に示されているように、RCラダーネットワークは図１１で上述されたように各行を置換してもよい。図１１の回路モデルとは異なり、図１３のチャージリサイクルセルは電流源を備えていない。なぜならその行はスリープモードにあり、電流源はアクティブモードのモデルで使用されるものだからである。その代わりに図１３のCGi及びCPiは図１１の容量cint-Gi及びcint-Piとそれぞれ置き換わっている。CGi及びCPiは次のように定義される：
【数２５】
2007329920.tif 000027
ここで、Cd-Gi及びCd-PiはそれぞれノードGi及びPiの総拡散容量である。スリープトランジスタに接続されたノードの場合、スリープトランジスタの拡散容量は上記の値に加えられてもよい。上述したように、スリープモードの間に、全てのCGi容量はVDDまで充電され、全てのCPi容量は完全に放電される。アクティブモードの間、全てのCPi容量は高電圧(おそらくは、VDDに近い値)まで充電され、全てのCGi容量は低電圧（おそらくは、GNDに近い値）まで放電される。スリープモードからアクティブモードへ進む前に、仮想グランドキャパシタンスの電荷の一部は、仮想パワーキャパシタンス方向に移動することが許可され、モード遷移中の全体的なエネルギ消費量を減らす。
【００５７】
特定の実施例は、スタンダードなセル設計回路で仮想的なグランド及び仮想的なパワーRCネットワークの存在する場合に、チャージリサイクル法を適用し、パワーゲート構造のモード切替での電力消費を最小化する。
【００５８】
本開示内容は、ここで説明された実施例に対する（当業者に理解される）変更、置換、変形、代替及び修正の全てを包含する。同様に、添付の特許請求の範囲は、実施例に対する（当業者に理解される）変更、置換、変形、代替及び修正の全てを適切に包含する。
【００５９】
（関連出願）
本願は西暦２００６年５月３１日に35U.S.C.§119(e)の下で出願された米国仮出願番号第60/803,583号に関連する。
【００６０】
以下、本発明により教示される手段を例示的に列挙する。
【００６１】
（付記１）
第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、
前記第１回路ブロック及び前記第１スリープトランジスタ間の仮想的なグランドノードと、
第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、
前記第２回路ブロック及び前記第２スリープトランジスタ間の仮想的なサプライノードと、
前記仮想的なグランドノードを前記仮想的なサプライノードに接続し、アクティブモードからスリープモードへ及びスリープモードからアクティブモードへの当該回路の遷移中に、前記第１回路ブロック及び前記第２回路ブロック間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタと、
を有する回路。
【００６２】
（付記２）
第１スリープトランジスタがｎチャネル金属酸化物半導体(NMOS)スリープトランジスタであり、第２スリープトランジスタがｐチャネル金属酸化物半導体(PMOS)スリープトランジスタである付記１記載の回路。
【００６３】
（付記３）
前記TGはｎチャネル金属酸化物半導体(NMOS)トランジスタ及びpチャネル金属酸化物半導体(PMOS)トランジスタを有し、前記NMOSトランジスタのソースは前記PMOSトランジスタのドレインに接続され、前記NMOSトランジスタのドレインは前記PMOSトランジスタのソースに接続される付記１記載の回路。
【００６４】
（付記４）
前記TG又は前記パストランジスタのサイズが、当該回路の起動時間を維持する又は減少させる付記１記載の回路。
【００６５】
（付記５）
前記TG又はパストランジスタの配置及びサイズが、起動遅延、モード遷移によるエネルギ消費又はそれら双方を考慮して決められる付記１記載の回路。
【００６６】
（付記６）
複数のTG又はパストランジスタを有する付記１記載の回路。
【００６７】
（付記７）
スリープモードからアクティブモードへ回路を切り替える第１ステップと、
アクティブモードからスリープモードへ前記回路を切り替える第２ステップと、
を有する方法であって、前記回路は、第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、前記第１回路ブロック及び前記第１スリープトランジスタ間の仮想的なグランドノードと、第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、前記第２回路ブロック及び前記第２スリープトランジスタ間の仮想的なサプライノードと、前記仮想的なグランドノードを前記仮想的なサプライノードに接続し、アクティブモードからスリープモードへ及びスリープモードからアクティブモードへの前記回路の遷移中に、前記第１回路ブロック及び前記第２回路ブロック間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタとを有し、前記第１ステップは、
前記TG又は前記パストランジスタをターンオンするステップと、
所定の期間が経過した後で、前記TG又は前記パストランジスタをターンオフするステップと、
前記TG又は前記パストランジスタをターンオフした後で、前記第１及び第２スリープトランジスタをターンオンするステップと、
を有し、前記第２ステップは、
前記第１及び前記第２スリープトランジスタをターンオフするステップと、
前記トランジスタをターンオフした後で、前記TG又は前記パストランジスタをターンオンするステップと、
所定の期間が経過した後で、前記TG又は前記パストランジスタをターンオフするステップと、
を有する方法。
【００６８】
（付記８）
第１スリープトランジスタがｎチャネル金属酸化物半導体(NMOS)スリープトランジスタであり、第２スリープトランジスタがｐチャネル金属酸化物半導体(PMOS)スリープトランジスタである付記７記載の方法。
【００６９】
（付記９）
前記TGはｎチャネル金属酸化物半導体(NMOS)トランジスタ及びpチャネル金属酸化物半導体(PMOS)トランジスタを有し、前記NMOSトランジスタのソースは前記PMOSトランジスタのドレインに接続され、前記NMOSトランジスタのドレインは前記PMOSトランジスタのソースに接続される付記７記載の方法。
【００７０】
（付記１０）
前記TG又は前記パストランジスタのサイズが、当該回路の起動時間を維持する又は減少させる付記７記載の方法。
【００７１】
（付記１１）
第１スリープトランジスタを介してグランドに接続された少なくとも１つの仮想的なグランドラインと、
第２スリープトランジスタを介して電力供給部に接続された少なくとも１つの仮想的なサプライラインと、
前記電力供給部に及び前記仮想グランドラインの１つにそれぞれ接続された回路ブロックの少なくとも第１行又は回路ブロック中のグループと、
前記仮想的なサプライラインの１つに及び前記グランドにそれぞれ接続された回路ブロックの少なくとも第２行又は回路ブロック中のグループと、
前記回路ブロックの第１行又は回路ブロック中のグループを前記回路ブロックの第２行又は回路ブロック中のグループに接続し、アクティブモードからスリープモードへの、スリープモードからアクティブモードへの又は双方による当該回路の遷移中に、前記回路ブロックの前記第１行又はグループ中の回路ブロックと、前記回路ブロックの第２行又はグループ中の回路ブロックとの間で電荷の再利用を可能にするトランスミッションゲート(TG)又はパストランジスタと、
を有する回路。
【００７２】
（付記１２）
第１スリープトランジスタがｎチャネル金属酸化物半導体(NMOS)スリープトランジスタであり、第２スリープトランジスタがｐチャネル金属酸化物半導体(PMOS)スリープトランジスタである付記１１記載の回路。
【００７３】
（付記１３）
前記第１行又はグループに関する前記第１スリープトランジスタのサイズ及び配置が、アクティブモード遅延ペナルティ、エリアオーバーヘッド、サプライライン及びグランドラインの寄生素子、モード遷移によるエネルギ消費又は起動遅延ターゲット値の内の１つ以上を考慮して決められる付記１１記載の回路。
【００７４】
（付記１４）
前記第１行又はグループに関する第１スリープトランジスタの配置が、前記第１行又はグループでのクリティカルタイミングパスの遅延の１つ以上を考慮して決められ、前記第１行又はグループにおける前記クリティカルタイミングパスは、前記第１行又はグループにおける全ての回路ブロックの部分集合を含む付記１３記載の回路。
【００７５】
（付記１５）
前記第２行又はグループに関する前記第２スリープトランジスタのサイズ及び配置が、アクティブモード遅延ペナルティ、エリアオーバーヘッド、仮想的なサプライ及びグランドラインの寄生素子、モード遷移によるエネルギ消費又は起動遅延ターゲット値の内の１つ以上を考慮して決められる付記１１記載の回路。
【００７６】
（付記１６）
前記第２行又はグループに関する第２スリープトランジスタの配置が、前記第２行又はグループでのクリティカルタイミングパスの遅延の１つ以上を考慮して決められ、前記第２行又はグループにおける前記クリティカルタイミングパスは、前記第２行又はグループにおける全ての回路ブロックの部分集合を含む付記１５記載の回路。
【００７７】
（付記１７）
前記TG又はパストランジスタの配置及びサイズが、起動遅延、モード遷移によるエネルギ消費又はそれら双方を考慮して決められる付記１１記載の回路。
【００７８】
（付記１８）
複数のTG又はパストランジスタを有する付記１１記載の回路。
【図面の簡単な説明】
【００７９】
【図１】パワーゲーティング構造の一例を示す図である。
【図２】電荷リサイクル用のトランスミッションゲート(TG)を含むパワーゲーティング構造の一例を示す図である。
【図３】電荷リサイクル用のスイッチを含むパワーゲーティング構造の一例を示す図である。
【図４】スリープモードからアクティブモードへ遷移する場合の電荷リサイクル動作例の波形例を示す図である。
【図５】電荷共有構成例の等価回路例を示す図である。
【図６】TGの一例を示す図である。
【図７】MTCMOS構成に関する抵抗ネットワーク例を示す図である。
【図８】グランドの抵抗インダクタ(RL)等価モデルを例示する図である。
【図９】例示的なグランドバウンス(GB)波形の比較例を示す図である。
【図１０】セル設計例における２つの行を例示する図である。
【図１１】図１０に示される行の回路モデル例を示す図である。
【図１２】図１０に示される行の別の回路モデル例を示す図である。
【図１３】２つの異なる行を接続する電荷リサイクルセルを例示する図である。
【符号の説明】
【００８０】
SN,SP  スリープトランジスタ
VDD  パワーサプライ
C1,C2  回路ブロック
G,P  ノード
CG,CP  容量
TG  トランスミッションゲート
M  スイッチ
【図１】
2007329920.tif 000028
【図２】
2007329920.tif 000029
【図３】
2007329920.tif 000030
【図４】
2007329920.tif 000031
【図５】
2007329920.tif 000032
【図６】
2007329920.tif 000033
【図７】
2007329920.tif 000034
【図８】
2007329920.tif 000035
【図９】
2007329920.tif 000036
【図１０】
2007329920.tif 000037
【図１１】
2007329920.tif 000038
【図１２】
2007329920.tif 000039
【図１３】
2007329920.tif 000040
【外国語明細書】
2007329920000001.pdf
2007329920000002.pdf
2007329920000003.pdf
2007329920000004.pdf