(57)【要約】【課題】高速動作が可能でスタンバイ電流が低い半導体装置を提供する。【解決手段】この半導体集積回路装置では、メモリマクロＭ１〜Ｍ６用の電源回路部Ｐ１〜Ｐ６のそれぞれに負電圧発生回路２を設けたので、負電圧ＶＮＥＧの変動に対する応答性が速くなる。また、スタンバイモード時には、メモリマクロＭ１〜Ｍ６用の負電圧供給線Ｌ１〜Ｌ６をスイッチ回路ＳＷ２〜ＳＷ６によって接続し、６つの電源回路部Ｐ１〜Ｐ６の負電圧発生回路２のうちの１つの電源回路部Ｐ１の負電圧発生回路２のみを活性化させるので、スタンバイ電流の増大を防止できる。【選択図】図１
2007251351.tif 000002
【特許請求の範囲】
【請求項１】
共通接続された複数の負電圧供給線と、
それぞれ前記複数の負電圧供給線に対応して設けられ、各々が対応の負電圧供給線の電圧が予め定められた負電圧よりも高い場合に第１の活性化信号を出力する複数の負電圧検出回路と、
それぞれ前記複数の負電圧供給線に対応して設けられ、各々が対応の負電圧検出回路から前記第１の活性化信号が出力されている場合に対応の負電圧供給線に負電荷を供給する複数の負電荷供給回路と、
それぞれ前記複数の負電圧供給線に対応して設けられ、各々が、対応の負電圧供給線から前記負電圧を受け、独立してデータの書込／読出動作が可能な複数のメモリ回路と、
アクティブモード時は前記複数の負電圧検出回路のうちのいずれか第１の数の負電圧検出回路を活性化させ、スタンバイモード時は前記第１の数よりも小さな第２の数の負電圧検出回路を活性化させる制御回路とを備える、半導体装置。
【請求項２】
さらに、少なくともスタンバイモード時に活性化され、前記負電圧検出回路の駆動電流よりも小さな駆動電流で駆動され、前記複数の負電圧供給線の電圧が前記予め定められた負電圧よりも高い場合に第２の活性化信号を出力するスタンバイ用負電圧検出回路と、
前記スタンバイ用負電圧検出回路から前記第２の活性化信号が出力されている場合に前記複数の負電圧供給線に負電荷を供給するスタンバイ用負電荷供給回路とを備え、
前記制御回路は、アクティブモード時は前記複数の負電圧検出回路のうちのいずれか１または２以上の負電圧検出回路を活性化させ、前記スタンバイモード時は前記複数の負電圧検出回路を非活性化させる、請求項１に記載の半導体装置。
【請求項３】
さらに、前記複数の負電圧供給線の間に介挿され、前記アクティブモード時は各負電圧供給線を他の負電圧供給線から電気的に切り離し、前記スタンバイモード時は前記複数の負電圧供給線を共通接続する切換回路を備える、請求項１または請求項２に記載の半導体装置。
【請求項４】
複数の負電圧供給線と、
それぞれ前記複数の負電圧供給線に対応して設けられ、各々が、通常動作時に活性化されて対応の負電圧供給線を予め定められた負電圧に維持し、バーンインテスト時に非活性化される複数の負電圧発生回路と、
前記複数の負電圧供給線に共通に設けられ、前記バーンインテスト時に前記複数の負電圧供給線に接地電圧を与える電圧切換回路と、
それぞれ前記複数の負電圧供給線に対応して設けられ、各々が対応の負電圧供給線から前記負電圧または前記接地電圧を受ける複数のメモリ回路とを備える、半導体装置。
【請求項５】
基準電圧を生成する基準電圧発生回路と、
前記基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、
前記基準電圧配線に沿って設けられたシールド配線と、
電源電圧を受ける電源電圧配線と、
その一方電極が前記基準電圧配線に接続され、その他方電極が前記電源電圧配線から前記電源電圧を受ける安定化コンデンサと、
前記電源電圧配線からの前記電源電圧によって駆動され、前記基準電圧配線から前記基準電圧を受け、受けた基準電圧に基づいて負電圧を生成する負電圧発生回路と、
前記電源電圧配線からの前記電源電圧と前記負電圧発生回路で生成された負電圧とで駆動される内部回路とを備える、半導体装置。
【請求項６】
基準電圧を生成する基準電圧発生回路と、
前記基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、
前記基準電圧配線に沿って設けられたシールド配線と、
接地電圧を受ける接地電圧配線と、
その一方電極が前記基準電圧配線に接続され、その他方電極が前記接地電圧配線から前記接地電圧を受ける安定化コンデンサと、
電源電圧と前記接地電圧配線からの前記接地電圧によって駆動され、前記基準電圧配線から前記基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する内部電圧発生回路と、
前記内部電圧発生回路で生成された内部電圧と前記接地電圧配線からの前記接地電圧とで駆動される内部回路とを備える、半導体装置。
【請求項７】
基準電圧を生成する基準電圧発生回路と、
前記基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、
前記基準電圧配線に沿って設けられ、接地電圧を受けるシールド配線と、
前記基準電圧配線から前記基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する内部電圧発生回路と、
前記内部電圧発生回路で生成された内部電圧で駆動される内部回路とを備える、半導体装置。
【請求項８】
基準電圧を生成する基準電圧発生回路と、
前記基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、
前記基準電圧配線に沿って設けられ、接地電圧を受けるシールド配線と、
前記基準電圧配線の延在方向に配列され、各々が、前記基準電圧配線から前記基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する複数の内部電圧発生回路と、
それぞれ前記複数の内部電圧発生回路に対応して設けられ、各々が、対応の内部電圧発生回路で生成された内部電圧で駆動される複数の内部回路とを備える、半導体装置。
【請求項９】
基準電圧を生成する基準電圧発生回路と、
前記基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、
前記基準電圧配線の延在方向に配列され、各々が、前記基準電圧配線から前記基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する複数の内部電圧発生回路と、
それぞれ前記複数の内部電圧発生回路に対応して設けられ、各々が、前記基準電圧配線に沿って設けられて接地電圧を受ける複数のシールド配線と、
それぞれ前記複数の内部電圧発生回路に対応して設けられ、各々が、対応の内部電圧発生回路で生成された内部電圧で駆動される複数の内部回路とを備える、半導体装置。
【請求項１０】
その表面が第１の方向に複数の領域に分割された基板と、
それぞれ前記複数の領域に設けられた複数のメモリ回路と、
それぞれ前記複数のメモリ回路に対応して設けられ、各々が前記第１の方向と直交する第２の方向に延在して対応のメモリ回路に電源電圧を供給する複数の電源電圧配線と、
それぞれ前記複数のメモリ回路に対応して設けられ、各々が前記第２の方向に延在して対応のメモリ回路に接地電圧を供給する複数の接地電圧配線とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部電圧発生回路を備えた半導体装置に関する。
【背景技術】
【０００２】
通常のＤＲＡＭでは、ＮチャネルＭＯＳトランジスタがメモリセルのトランスファーゲートとして用いられ、メモリセルを活性化させるときにワード線に印加する選択電圧として正電圧が用いられる。このＤＲＡＭには、接地電圧よりも低い負電圧を発生する負電圧発生回路が搭載されており、負電圧は、トランジスタの基板効果をコントロールするための基板バイアス電圧として用いられている。
【０００３】
この場合、基板が有する大きな容量のために負電圧のレベル変動は抑制されており、また、負電圧検出回路と負電荷供給回路からなる負電圧発生回路の高速応答性は必要とされない。また複数のメモリを搭載するチップにおいても負電圧発生回路は高速応答性を必要とされないため、外部電源投入時に基板を充電するために必要な能力だけを有する負電圧発生回路が一箇所に配置されていた。
【０００４】
なお、以上本発明についての従来技術を、出願人の知得した一般的な技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＰチャネルＭＯＳトランジスタをメモリセルのトランスファゲートに用いたＤＲＡＭにおいては、メモリセルを活性化させるときにワード線に印加する選択電圧として負電圧が用いられる。この種のＤＲＡＭでは、書込動作時にメモリセルにグラウンドレベルの信号を書き込み、読出動作時にはメモリセルから十分な振幅の信号電圧を取り出す必要があるので、ワード線の選択電圧を充分に低く設定する必要がある。
【０００６】
この場合、従来のＤＲＡＭような大きな基板容量は持たず、また負電圧に係る消費電流が大きくなるため、負電圧発生回路の高速応答性が要求される。したがって、複数のメモリに対して１つの負電圧発生回路を搭載したチップにおいては、負電圧の電圧変動量が大きくなるという問題が生じる。
【０００７】
負電圧発生回路の負電圧検出回路に流れる貫通電流（スタンバイ電流）を増やして応答性の高速化を図ることも考えられるが、この種のＤＲＡＭが搭載される電池駆動の携帯機器などの分野では、動作電圧の低電圧化および低消費電流化による低消費電力化が要求されているため、スタンバイ電流を増やすことはできない。
【０００８】
また、この種のＤＲＡＭでは、バーンインテスト時にトランジスタに過度のストレスが印加され、回路の故障が増加するという問題があった。
【０００９】
また、この種のＤＲＡＭでは、回路動作時に電源電圧が低下したり接地電圧が上昇し、動作速度が低下するという問題があった。
【００１０】
また、この種のＤＲＡＭでは、ノイズに弱いという問題があった。
また、この種のＤＲＡＭを複数備えた半導体集積回路装置では、電源電圧の低下および接地電圧の上昇が大きくなり、回路動作が不安定になるという問題があった。
【００１１】
それゆえに、この発明の主たる目的は、高速動作が可能でスタンバイ電流が低い半導体装置を提供することである。
【００１２】
また、この発明の他の目的は、バーンインテスト時における過度のストレス印加を防止することが可能な半導体装置を提供することである。
【００１３】
また、この発明のさらに他の目的は、動作速度が速い半導体装置を提供することである。
【００１４】
また、この発明のさらに他の目的は、ノイズに強い半導体装置を提供することである。
また、この発明のさらに他の目的は、電源電圧の低下および接地電圧の上昇が小さな半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
この発明に係る半導体装置は、共通接続された複数の負電圧供給線と、それぞれ複数の負電圧供給線に対応して設けられ、各々が対応の負電圧供給線の電圧が予め定められた負電圧よりも高い場合に第１の活性化信号を出力する複数の負電圧検出回路と、それぞれ複数の負電圧供給線に対応して設けられ、各々が対応の負電圧検出回路から第１の活性化信号が出力されている場合に対応の負電圧供給線に負電荷を供給する複数の負電荷供給回路と、それぞれ複数の負電圧供給線に対応して設けられ、各々が、対応の負電圧供給線から負電圧を受け、独立してデータの書込／読出動作が可能な複数のメモリ回路と、アクティブモード時は複数の負電圧検出回路のうちのいずれか第１の数の負電圧検出回路を活性化させ、スタンバイモード時は第１の数よりも小さな第２の数の負電圧検出回路を活性化させる制御回路とを備えたものである。したがって、スタンバイモード時の消費電流の低減化とアクティブモード時の動作速度の高速化を図ることができる。
【００１６】
また、この発明に係る他の半導体装置は、複数の負電圧供給線と、それぞれ複数の負電圧供給線に対応して設けられ、各々が、通常動作時に活性化されて対応の負電圧供給線を予め定められた負電圧に維持し、バーンインテスト時に非活性化される複数の負電圧発生回路と、複数の負電圧供給線に共通に設けられ、バーンインテスト時に複数の負電圧供給線に接地電圧を与える電圧切換回路と、それぞれ複数の負電圧供給線に対応して設けられ、各々が対応の負電圧供給線から負電圧または接地電圧を受ける複数のメモリ回路とを備えたものである。したがって、バーンインテスト時における過度のストレス印加を防止することができる。
【００１７】
また、この発明に係るさらに他の半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、基準電圧配線に沿って設けられたシールド配線と、電源電圧を受ける電源電圧配線と、その一方電極が基準電圧配線に接続され、その他方電極が電源電圧配線から電源電圧を受ける安定化コンデンサと、電源電圧配線からの電源電圧によって駆動され、基準電圧配線から基準電圧を受け、受けた基準電圧に基づいて負電圧を生成する負電圧発生回路と、電源電圧配線からの電源電圧と負電圧発生回路で生成された負電圧とで駆動される内部回路とを備えたものである。したがって、電源電圧が低下すると負電圧も低下するので、内部回路に印加される電圧は変化せず、動作速度は変化しない。
【００１８】
また、この発明に係るさらに他の半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、基準電圧配線に沿って設けられたシールド配線と、接地電圧を受ける接地電圧配線と、その一方電極が基準電圧配線に接続され、その他方電極が接地電圧配線から接地電圧を受ける安定化コンデンサと、電源電圧と接地電圧配線からの接地電圧によって駆動され、基準電圧配線から基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する内部電圧発生回路と、内部電圧発生回路で生成された内部電圧と接地電圧配線からの接地電圧とで駆動される内部回路とを備えたものである。したがって、接地電圧が上昇すると内部電圧も上昇するので、内部回路に印加される電圧は変化せず、動作速度は変化しない。
【００１９】
また、この発明に係るさらに他の半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、基準電圧配線に沿って設けられ、接地電圧を受けるシールド配線と、基準電圧配線から基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する内部電圧発生回路と、内部電圧発生回路で生成された内部電圧で駆動される内部回路とを備えたものである。したがって、各内部回路毎に基準電圧発生回路、基準電圧配線、シールド配線および内部電圧発生回路を設けたので、シールド配線の抵抗値を低減化することができ、シールド配線のノイズの影響を軽減できる。
【００２０】
また、この発明に係るさらに他の半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、基準電圧配線に沿って設けられ、接地電圧を受けるシールド配線と、基準電圧配線の延在方向に配列され、各々が、基準電圧配線から基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する複数の内部電圧発生回路と、それぞれ複数の内部電圧発生回路に対応して設けられ、各々が、対応の内部電圧発生回路で生成された内部電圧で駆動される複数の内部回路とを備えたものである。この場合は、基準電圧発生回路、基準電圧配線およびシールド配線を複数の内部電圧発生回路に共通に設けたので、レイアウト面積が小さくなる。
【００２１】
また、この発明に係るさらに他の半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路で生成された基準電圧を受ける基準電圧配線と、基準電圧配線の延在方向に配列され、各々が、基準電圧配線から基準電圧を受け、受けた基準電圧に基づいて内部電圧を生成する複数の内部電圧発生回路と、それぞれ複数の内部電圧発生回路に対応して設けられ、各々が、基準電圧配線に沿って設けられて接地電圧を受ける複数のシールド配線と、それぞれ複数の内部電圧発生回路に対応して設けられ、各々が、対応の内部電圧発生回路で生成された内部電圧で駆動される複数の内部回路とを備えたものである。この場合は、基準電圧発生回路および基準電圧配線を複数の内部電圧発生回路に共通に設けたので、レイアウト面積が小さくなる。また、各内部電圧発生回路毎にシールド配線を設けたので、シールド配線のノイズの影響を軽減できる。
【００２２】
また、この発明に係るさらに他の半導体装置は、その表面が第１の方向に複数の領域に分割された基板と、それぞれ複数の領域に設けられた複数のメモリ回路と、それぞれ複数のメモリ回路に対応して設けられ、各々が第１の方向と直交する第２の方向に延在して対応のメモリ回路に電源電圧を供給する複数の電源電圧配線と、それぞれ複数のメモリ回路に対応して設けられ、各々が第２の方向に延在して対応のメモリ回路に接地電圧を供給する複数の接地電圧配線とを備えたものである。したがって、各メモリ回路毎に電源電圧配線および接地電圧配線を設けたので、電源電圧の低下および接地電圧の上昇を抑制することができる。
【発明の効果】
【００２３】
以上のように、この発明によれば、高速動作が可能でスタンバイ電流が低い半導体装置を提供することができる。また、バーンインテスト時における過度のストレス印加を防止することが可能な半導体装置を提供することができる。また、動作速度が速い半導体装置を提供することができる。また、ノイズに強い半導体装置を提供することができる。また、電源電圧の低下および接地電圧の上昇が小さな半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
[実施の形態１]
図１は、この発明の実施の形態１による半導体集積回路装置の構成を示すブロック図である。図１において、この半導体集積回路装置は、半導体基板１と、その表面に形成され、各々が独立してデータの書込／読出動作を行なう複数（図では６つ）のメモリマクロＭ１〜Ｍ６と、それぞれメモリマクロＭ１〜Ｍ６に対応して設けられた６つの電源回路部Ｐ１〜Ｐ６と、電源回路部Ｐ１〜Ｐ６内の負電圧発生回路２で生成された負電圧ＶＮＥＧをメモリマクロＭ１〜Ｍ６内のワード線ドライバ３に供給する負電圧供給線Ｌ０〜Ｌ６およびスイッチ回路ＳＷ２〜ＳＷ６と、制御信号ＡＣＴ１〜ＡＣＴ６，φ２〜φ６を生成する制御回路４とを備える。
【００２５】
負電圧供給線Ｌ０は、半導体基板１の中央に配置され、図中Ｙ（上下）方向に延在している。メモリマクロＭ１，Ｍ３，Ｍ５は負電圧供給線Ｌ０の図中左側に図中Ｙ方向に配列され、電源回路部Ｐ１，Ｐ３，Ｐ５は、それぞれメモリマクロＭ１，Ｍ３，Ｍ５の図中左側に隣接して配置される。メモリマクロＭ２，Ｍ４，Ｍ６は負電圧供給線Ｌ０の図中右側にそれぞれメモリマクロＭ１，Ｍ３，Ｍ５に対向して配置され、電源回路部Ｐ２，Ｐ４，Ｐ６は、それぞれメモリマクロＭ２，Ｍ４，Ｍ６の図中右側に隣接して配置される。電源回路部Ｐ１〜Ｐ６の負電圧発生回路２は、それぞれ制御信号ＡＣＴ１〜ＡＣＴ６が活性化レベルにされた場合に活性化され、負電圧供給線Ｌ１〜Ｌ６に負電圧を供給する。
【００２６】
負電圧供給線Ｌ１〜Ｌ６の各々は、図中Ｘ（左右）方向に延在している。負電圧供給線Ｌ１は、電源回路部Ｐ１の負電圧発生回路２とメモリマクロＭ１のワード線ドライバ３の間に接続され、さらにその一端は負電圧供給線Ｌ０に接続されている。負電圧供給線Ｌ２は、電源回路部Ｐ２の負電圧発生回路２とメモリマクロＭ２のワード線ドライバ３との間に接続され、さらにその一端はスイッチ回路ＳＷ２を介して負電圧供給線Ｌ０に接続されている。
【００２７】
負電圧供給線Ｌ３は、電源回路部Ｐ３の負電圧発生回路２とメモリマクロＭ３のワード線ドライバ３との間に接続され、さらにその一端はスイッチ回路ＳＷ３を介して負電圧供給線Ｌ０に接続されている。負電圧供給線Ｌ４は、電源回路部Ｐ４の負電圧発生回路２とメモリマクロＭ４のワード線ドライバ３との間に接続され、さらにその一端はスイッチ回路ＳＷ４を介して負電圧供給線Ｌ０に接続されている。
【００２８】
負電圧供給線Ｌ５は、電源回路部Ｐ５の負電圧発生回路２とメモリマクロＭ５のワード線ドライバ３との間に接続され、さらにその一端はスイッチ回路ＳＷ５を介して負電圧供給線Ｌ０に接続されている。負電圧供給線Ｌ６は、電源回路部Ｐ６の負電圧発生回路２とメモリマクロＭ６のワード線ドライバ３との間に接続され、さらにその一端はスイッチ回路ＳＷ６を介して負電圧供給線Ｌ０に接続されている。スイッチ回路ＳＷ２〜ＳＷ６は、それぞれ制御信号φ２〜φ６が活性化レベルにされた場合に導通状態になり、それぞれ制御信号φ２〜φ６が非活性化レベルにされた場合に非導通状態になる。
【００２９】
メモリマクロＭ１〜Ｍ６のデータの書込／読出が可能となるアクティブモード時には、制御回路４は制御信号ＡＣＴ１〜ＡＣＴ６を活性化レベルにするとともに、制御信号φ２〜φ６を非活性化レベルにする。これにより、すべての電源回路部Ｐ１〜Ｐ６の負電圧発生回路２が活性化されるとともに、スイッチ回路ＳＷ２〜ＳＷ６が非導通状態になり、電源回路部Ｐ１〜Ｐ６の負電圧発生回路２からそれぞれ負電圧供給線Ｌ１〜Ｌ６を介してメモリマクロＭ１〜Ｍ６に負電圧ＶＮＥＧが供給される。したがって、複数のメモリマクロに１つの負電圧発生回路を設けていた従来に比べ、メモリマクロＭ１〜Ｍ６の各々における負電圧ＶＮＥＧの変動を小さくすることができる。また、アクティブモード時に、メモリマクロＭ１〜Ｍ６のうちのいずれか１または２以上のメモリマクロが活性化され、活性化された各メモリマクロに対応する電源回路部の負電圧発生回路２が活性化されてもよい。
【００３０】
また、メモリマクロＭ１〜Ｍ６がデータを保持するスタンバイモード時には、制御回路４は制御信号ＡＣＴ１，φ２〜φ６を活性化レベルにするとともに、制御信号ＡＣＴ２〜ＡＣＴ６を非活性化レベルにする。これにより、電源回路部Ｐ１〜Ｐ６のうちの電源回路部Ｐ１の負電圧発生回路２のみが活性化されるとともに、スイッチ回路ＳＷ２〜ＳＷ６が導通し、電源回路部Ｐ１の負電圧発生回路２から負電圧供給線Ｌ０〜Ｌ６を介してメモリマクロＭ１〜Ｍ６に負電圧ＶＮＥＧが供給される。したがって、高速応答性を必要としないスタンバイモード時に、たとえば図２の分圧回路５、ディテクタ回路１０に流れる貫通電流量を削減することができ、アクティブモード時における動作速度を低下させることなく、スタンバイ電流の増大を防止することができる。
【００３１】
図２は、負電圧発生回路２の構成を示す回路ブロック図である。図２において、負電圧発生回路２は、分圧回路５、ディテクタ回路１０、クロック発生回路２６およびチャージポンプ回路３０を備える。分圧回路５およびディテクタ回路１０は負電圧のレベルを検出する回路であり、クロック発生回路２６はディテクタ回路１０の出力信号ＶＮＥＧＤＥＴ
により活性化され、チャージポンプ回路３０はクロック発生回路２６の出力クロック信号ＣＬＫにより駆動される。高速応答性を有する分圧回路５およびディテクタ回路１０からなる負電圧検出回路では、各素子に流れる貫通電流量が大きい。
【００３２】
詳しく説明すると、分圧回路５は、外部電源電圧ＶＤＤ１（たとえば１．２Ｖ）のラインと負電圧ＶＮＥＧ（たとえば−０．６Ｖ）のラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ６およびＮチャネルＭＯＳトランジスタ７，８を含む。ＰチャネルＭＯＳトランジスタ６のゲートは、信号ＶＮＥＧＣＵＴを受ける。信号ＶＮＥＧＣＵＴは、対応の制御信号ＡＣＴ（たとえばＡＣＴ１）が活性化レベルにされた場合に活性化レベルの「Ｌ」レベルにされる信号である。ＮチャネルＭＯＳトランジスタ７のゲートはそのドレインに接続され、ＮチャネルＭＯＳトランジスタ８のゲートはそのドレイン（出力ノードＮ７）に接続される。ＮチャネルＭＯＳトランジスタ７，８の各々は、ダイオード素子を構成する。
【００３３】
信号ＶＮＥＧＣＵＴが活性化レベルの「Ｌ」レベルにされた場合は、ＰチャネルＭＯＳトランジスタ６が導通し、分圧回路５が活性化され、出力ノードＮ７の電圧ＶＮＥＧＤＩＶは外部電源電圧ＶＤＤ１と負電圧ＶＮＥＧの中間電圧（この場合は０．３Ｖ）となる。信号ＶＮＥＧＣＵＴが非活性化レベルの「Ｈ」レベルにされた場合は、ＰチャネルＭＯＳトランジスタ６が非導通になり、分圧回路５が非活性化される。
【００３４】
ディテクタ回路１０は、ＰチャネルＭＯＳトランジスタ１１〜１７、ＮチャネルＭＯＳトランジスタ１８〜２１、インバータ２２〜２４および安定化コンデンサ２５を含む。ＰチャネルＭＯＳトランジスタ１１，１２は外部電源電圧ＶＤＤ１のラインとノードＮ１２との間に直列接続され、それらのゲートはそれぞれ信号ＶＰＣＯＮ，ＶＮＥＧＣＵＴを受ける。信号ＶＰＣＯＮは、対応の制御信号ＡＣＴ（たとえばＡＣＴ１）が活性化レベルにされた場合に活性化レベルの「Ｌ」レベルにされる信号である。ＰチャネルＭＯＳトランジスタ１３，１４のソースはともにノードＮ１２に接続され、それらのドレインはそれぞれノードＮ１３，Ｎ１４に接続され、それらのゲートはそれぞれ基準電圧ＶＲＥＦＮおよび分圧回路５の出力電圧ＶＮＥＧＤＩＶを受ける。安定化コンデンサ２５は、外部電源電圧ＶＤＤ１のラインとＰチャネルＭＯＳトランジスタ１３のゲートとの間に接続され、基準電圧ＶＲＥＦＮの変動を防止する。
【００３５】
基準電圧ＶＲＥＦＮは、図３に示すように、中間電圧発生回路４０およびバッファ回路４１からなる基準電圧発生回路で生成される。中間電圧発生回路４０およびバッファ回路４１は、電源回路部Ｐ１〜Ｐ６の負電圧発生回路２に共通に設けられ、たとえば電源回路部Ｐ１に設けられる。中間電圧発生回路４０は、外部電源電圧ＶＤＤ（たとえば１．２Ｖ）の中間電圧ＶＲＥＦ０（この場合０．６Ｖ）を生成する。バッファ回路４１は、中間電圧発生回路４０の出力電圧ＶＲＥＦ０よりも０．３Ｖだけ低い基準電圧ＶＲＥＦＮ（この場合０．３Ｖ）を出力する。
【００３６】
図２に戻って、ＮチャネルＭＯＳトランジスタ１９，２０のドレインはそれぞれノードＮ１３，Ｎ１４に接続され、それらのゲートはともにノードＮ１３に接続され、それらのソースはともに接地電圧ＧＮＤ１のラインに接続される。ＮチャネルＭＯＳトランジスタ１８は、ノードＮ１３と接地電圧ＧＮＤ１のラインとの間に接続され、そのゲートは信号ＶＮＥＧＣＵＴを受ける。トランジスタ１１〜１４，１８〜２０は、分圧回路５の出力電圧ＶＮＥＧＤＩＶと基準電圧ＶＲＥＦＮの高低を比較し、比較結果に応じたレベルの信号を出力ノードＮ１４に出力するコンパレータを構成する。
【００３７】
信号ＶＰＣＯＮ，ＶＮＥＧＣＵＴがともに活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ１１，１２が導通し、ＮチャネルＭＯＳトランジスタ１８が非導通になってトランジスタ１１〜１４，１８〜２０からなるコンパレータが活性化される。分圧回路５の出力電圧ＶＮＥＧＤＩＶが基準電圧ＶＲＥＦＮよりも高い場合は、トランジスタ１３，１９，２０に流れる電流がトランジスタ１４に流れる電流よりも大きくなってノードＮ１４は「Ｌ」レベルになる。逆に、分圧回路５の出力電圧ＶＮＥＧＤＩＶが基準電圧ＶＲＥＦＮよりも低い場合は、トランジスタ１３，１９，２０に流れる電流がトランジスタ１４に流れる電流よりも小さくなってノードＮ１４は「Ｈ」レベルになる。
【００３８】
ＰチャネルＭＯＳトランジスタ１５は外部電源電圧ＶＤＤ１のラインとノードＮ１４の間に接続され、ＰチャネルＭＯＳトランジスタ１６，１７およびＮチャネルＭＯＳトランジスタ２１は外部電源電圧ＶＤＤ１のラインと接地電圧ＧＮＤ１のラインとの間に直列接続される。信号ＶＰＣＯＮはＰチャネルＭＯＳトランジスタ１６のゲートに入力され、信号ＶＮＥＧＣＵＴはインバータ２２を介してＰチャネルＭＯＳトランジスタ１５のゲートに入力される。トランジスタ１７，２１のゲートは、ともにノードＮ１４に接続される。
【００３９】
信号ＶＰＣＯＮ，ＶＮＥＧＣＵＴが「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ１５が非導通にされるとともにＰチャネルＭＯＳトランジスタ１６が導通し、トランジスタ１７，２１からなるインバータが活性化される。このインバータは、ノードＮ１４に現れる信号の反転信号を出力ノードＮ１７に出力する。このインバータの出力信号はインバータ２３，２４で遅延されて信号ＶＮＥＧＤＥＴとなる。
【００４０】
信号ＶＰＣＯＮ，ＶＮＥＧＣＵＴが「Ｈ」レベルにされると、ＰチャネルＭＯＳトランジスタ１５が導通するとともにＰチャネルＭＯＳトランジスタ１６が非導通となり、トランジスタ１７，２１からなるインバータが非活性化される。ノードＮ１４は「Ｈ」レベルに固定され、ノードＮ１７は「Ｌ」レベルに固定され、信号ＶＮＥＧＤＥＴは「Ｌ」レベルに固定される。信号ＶＮＥＧＤＥＴは、クロック発生回路２６に入力される。
【００４１】
クロック発生回路２６は、信号ＶＮＥＧＤＥＴが「Ｈ」レベルの場合は活性化されて所定周波数のクロック信号ＣＬＫを出力し、信号ＶＮＥＧＤＥＴが「Ｌ」レベルの場合は非活性化されてクロック信号ＣＬＫの出力を停止する。クロック信号ＣＬＫは、チャージポンプ回路３０に与えられる。
【００４２】
チャージポンプ回路３０は、インバータ３１〜３３およびＰチャネルＭＯＳトランジスタ３４〜３９を含む。ＰチャネルＭＯＳトランジスタ３４，３６の各々のソースとドレインは互いに接続され、ＰチャネルＭＯＳトランジスタ３４，３６の各々はコンデンサを構成している。クロック信号ＣＬＫは、インバータ３１，３２を介してＰチャネルＭＯＳトランジスタ３４のソースおよびドレインに入力されるとともに、インバータ３３を介してＰチャネルＭＯＳトランジスタ３６のソースおよびドレインに接続される。ＰチャネルＭＯＳトランジスタ３５は、チャージポンプ回路３０の出力ノードＮ３５とＰチャネルＭＯＳトランジスタ３４のゲート（ノードＮ３４）との間に接続され、そのゲートはノードＮ３４に接続される。ＰチャネルＭＯＳトランジスタ３５は、ノードＮ３５とＮ３４の間に接続されたダイオード素子を構成する。
【００４３】
ＰチャネルＭＯＳトランジスタ３９は、ノードＮ３４と接地電圧ＧＮＤ１のラインとの間に接続され、そのゲートはＰチャネルＭＯＳトランジスタ３６のゲート（ノードＮ３６）に接続される。ＰチャネルＭＯＳトランジスタ３８は、ノードＮ３６と接地電圧ＧＮＤ１のラインとの間に接続され、そのゲートはノードＮ３６に接続される。ＰチャネルＭＯＳトランジスタ３８は、接地電圧ＧＮＤ１のラインとノードＮ３６の間に接続されたダイオード素子を構成する。ＰチャネルＭＯＳトランジスタ３７は、ノードＮ３６と接地電圧ＧＮＤ１のラインとの間に接続され、そのゲートは接地電圧ＧＮＤ１のラインに接続される。ＰチャネルＭＯＳトランジスタ３７は、ノードＮ３６と接地電圧ＧＮＤ１のラインとの間に接続されたダイオード素子を構成する。
【００４４】
図４は、チャージポンプ回路３０の動作を示すタイムチャートである。図４において、初期状態では、負電圧ＶＮＥＧが−０．６Ｖ以下に維持され、信号ＶＮＥＧＤＥＴが「Ｌ」レベルに維持され、クロック信号ＣＬＫは「Ｈ」レベルに固定されているものとする。このとき、インバータ３３の出力信号ＣＬＫａ＿ｎは「Ｌ」レベルとなり、インバータ３２の出力信号ＣＬＫａは「Ｈ」レベルとなっている。また、ノードＮ３６の電圧ＶｐはＰチャネルＭＯＳトランジスタ３７のしきい値電圧Ｖｔｈとなり、ノードＮ３４の電圧Ｖｎは０Ｖとなっている。
【００４５】
ある時刻に負電圧ＶＮＥＧが−０．５Ｖに上昇すると、信号ＶＮＥＧＤＥＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、クロック発生回路２６が活性化され、クロック信号ＣＬＫが出力される。クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、信号ＣＬＫａ＿ｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、信号ＣＬＫａが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これにより、ノードＮ３６の電圧ＶｐがＶｔｈからＶｔｈ＋ＶＤＤ１に上昇してＰチャネルＭＯＳトランジスタ３９が非導通になり、ノードＮ３４の電圧Ｖｎが０Ｖから−ＶＤＤ１＝−１．２Ｖに低下した後、ノードＮ３５からＰチャネルＭＯＳトランジスタ３５を介してノードＮ３４に正電荷が流入し、Ｖｎ＝ＶＮＥＧ−Ｖｔｈ＝−０．５Ｖ−Ｖｔｈになる。
【００４６】
次に、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＣＬＫａ＿ｎが「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、信号ＣＬＫａが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、ノードＮ３６の電圧ＶｐがＶｔｈ＋ＶＤＤ１からＶｔｈに低下してＰチャネルＭＯＳトランジスタ３９が導通し、ノードＮ３４の電圧Ｖｎが０Ｖになる。このように、クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる毎にノードＮ３５から正電荷が排出され、ノードＮ３５の電圧ＶＮＥＧは徐々に低下する。ＶＮＥＧが−０．６Ｖ以下になると、信号ＶＮＥＧＤＥＴが「Ｌ」レベルになってクロック発生回路２６が非活性化され、チャージポンプ回路３０が停止する。
【００４７】
なお、以上の動作を数式で説明すれば、以下の通りである。すなわち、分圧回路５の出力電圧ＶＮＥＧＤＩＶは、数式ＶＮＥＧＤＩＶ＝ＶＤＤ１／２＋ＶＮＥＧ／２で表される。たとえば、外部電源電圧ＶＤＤ１を１．２Ｖとし、負電圧ＶＮＥＧを−０．６Ｖとすると、ＶＮＥＧＤＩＶ＝０．３Ｖとなる。したがって、基準電圧ＶＲＥＦＮを０．３Ｖに設定することにより、負電圧ＶＮＥＧを−０．６Ｖに維持することができる。なお、上記数式ＶＮＥＧＤＩＶ＝ＶＤＤ１／２＋ＶＮＥＧ／２に、ＶＮＥＧＤＩＶ＝ＶＲＥＦＮを代入し、式変形をすると、ＶＮＥＧ＝２＊ＶＲＥＦ−ＶＤＤ１の数式が成立する。
【００４８】
また、図５は、メモリマクロＭ１〜Ｍ６の各々に含まれるメモリセルの構成を示す回路図である。図５において、メモリマクロＭ１〜Ｍ６の各々は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。メモリセルは、ＰチャネルＭＯＳトランジスタ４５〜４８を含む。ＰチャネルＭＯＳトランジスタ４５は、対応のビット線ＢＬと記憶ノードＮ４５との間に接続され、そのゲートは対応のワード線ＷＬに接続される。ＰチャネルＭＯＳトランジスタ４６のゲートは、セルプレート電圧ＶＣＰ（＝ＶＤＤ１／２）を受け、そのソースおよびドレインは記憶ノードＮ４５に接続される。ＰチャネルＭＯＳトランジスタ４７は、対応のビット線／ＢＬと記憶ノードＮ４７との間に接続され、そのゲートは対応のワード線ＷＬに接続される。ＰチャネルＭＯＳトランジスタ４８のゲートは、セルプレート電圧ＶＣＰ（＝ＶＤＤ１／２）を受け、そのソースおよびドレインは記憶ノードＮ４７に接続される。ＰチャネルＭＯＳトランジスタ４５，４７の各々はメモリセルのトランスファゲートを構成し、ＰチャネルＭＯＳトランジスタ４６，４７の各々はコンデンサを構成する。
【００４９】
書込動作時は、選択された行のワード線ＷＬが選択レベル（負電圧ＶＮＥＧ）にされるとともに、選択された列のビット線ＢＬ，／ＢＬに書込データに応じた電位が与えられる。たとえば、データ「１」を書込む場合はビット線ＢＬ，／ＢＬがそれぞれ「Ｈ」レベル（ＶＤＤ１）および「Ｌ」レベル（ＧＮＤ１）にされ、データ「０」を書込む場合はビット線ＢＬ，／ＢＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ４５，４７が導通し、ビット線ＢＬ，／ＢＬの電位がそれぞれ記憶ノードＮ４５，Ｎ４７に書き込まれる。ワード線ＷＬが非選択レベル（昇圧電圧ＶＰＰ＞ＶＤＤ１）にされると、ＰチャネルＭＯＳトランジスタ４５，４７が非導通になり、記憶ノードＮ４５，Ｎ４７の電位すなわちデータが保持される。
【００５０】
読出動作時は、ビット線ＢＬ，／ＢＬがビット線プリチャージ電圧ＶＰＲＥ（ＶＤＤ１／２）にプリチャージされた後、選択されたワード線ＷＬが選択レベルにされる。これにより、それぞれビット線ＢＬ，／ＢＬの電位が記憶ノードＮ４５，Ｎ４７の電位に応じて微小量変化する。ビット線ＢＬ，／ＢＬ間に生じた微小電位差は、センスアンプ(図示せず)によって電源電圧ＶＤＤ１に増幅される。ビット線ＢＬ，／ＢＬ間の電位差はデータとして読み出されるとともに、ビット線ＢＬ，／ＢＬの電位がそれぞれ記憶ノードＮ４５，Ｎ４７に再書込みされる。ワード線ＷＬが非選択レベルにされると、ＰチャネルＭＯＳトランジスタ４５，４７が非導通になり、読出動作が終了する。
【００５１】
また、図６はメモリマクロＭ１〜Ｍ６のワード線ドライバ３に含まれるワード線ドライバ単位回路の構成を示す回路図である。図６において、ワード線ドライバ３は、各ワード線ＷＬに対応して設けられたワード線ドライバ単位回路を含み、ワード線ドライバ単位回路はＰチャネルＭＯＳトランジスタ５０およびＮチャネルＭＯＳトランジスタ５１を含む。ＰチャネルＭＯＳトランジスタ５０のソースは昇圧電圧ＶＰＰを受け、そのドレインは対応のワード線ＷＬに接続され、そのゲートは制御信号φＷＬを受ける。ＮチャネルＭＯＳトランジスタ５１のソースは負電圧ＶＮＥＧを受け、そのドレインは対応のワード線ＷＬに接続され、そのゲートは制御信号φＷＬを受ける。
【００５２】
対応のワード線ＷＬが選択された場合は、制御信号φＷＬが選択レベルの「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ５０が非導通になるとともにＮチャネルＭＯＳトランジスタ５１が導通し、ワード線ＷＬは選択レベル（負電圧ＶＮＥＧ）にされる。対応のワード線ＷＬが選択されていない場合は、制御信号φＷＬが非選択レベルの「Ｌ」レベルにされる。これにより、ＮチャネルＭＯＳトランジスタ５１が非導通になるとともにＰチャネルＭＯＳトランジスタ５０が導通し、ワード線ＷＬは非選択レベル（昇圧電圧ＶＰＰ）にされる。
【００５３】
このように、メモリマクロＭ１〜Ｍ６では、負電圧ＶＮＥＧをワード線ドライバ単位回路の駆動電圧として使用しているので、負電圧発生回路２には特に高速応答性が要求される。なお、メモリセルのトランスファーゲートとしてＮチャネルＭＯＳトランジスタを使用する従来のＤＲＡＭでは、ワード線ドライバ単位回路の駆動電圧として昇圧電圧ＶＰＰと接地電圧ＧＮＤ１を用いるので、負電圧発生回路の高速応答性は不要である。
【００５４】
また、図７はメモリマクロＭ１〜Ｍ６の各々に含まれるメモリセルアレイの構成を示す断面図である。図７において、Ｐ型半導体基板ＰＳの表面にＮ型ウェルＮＷが形成され、Ｎ型ウェルＮＷの表面に複数のメモリセルが形成されている。図７では、Ｎ型ウェルＮＷの表面に形成された複数のＰチャネルＭＯＳトランジスタ４５が示されている。ＰチャネルＭＯＳトランジスタ４５は、Ｎ型ウェルＮＷの表面に形成されたソースおよびドレイン（Ｐ型不純物拡散領域）とゲート電極（ワード線ＷＬ）とを含む。各ＰＮ接合に順方向の電流が流れるのを防止するため、Ｐ型半導体基板ＰＳには接地電圧ＧＮＤ１が印加され、Ｎ型ウェルＮＷには外部電源電圧ＶＤＤ１が印加されている。
【００５５】
メモリマクロＭ１〜Ｍ６では、従来のＤＲＡＭのように負電圧を基板バイアス電圧として使用していない場合、負電圧ＶＮＥＧを保持する寄生容量はほとんど無い。したがって、メモリマクロＭ１〜Ｍ６の負電圧発生回路２には、一層の高速応答性が要求される。なお、メモリセルのトランスファゲートとしてＮチャネルＭＯＳトランジスタを使用する従来のＤＲＡＭでは、Ｐ型半導体基板（接地電圧）の表面にＮ型ウェル（電源電圧）を形成し、Ｎ型ウェルの表面にＰ型ウェル（負電圧）を形成し、Ｐ型ウェルの表面にメモリセルのＮチャネルＭＯＳトランジスタを形成していたので、負電圧の寄生容量が大きく、負電圧の高速応答性は不要であった。
【００５６】
以上のように、この実施の形態１では、メモリマクロＭ１〜Ｍ６用の電源回路部Ｐ１〜Ｐ６のそれぞれに負電圧発生回路２を設けたので、メモリマクロＭ１〜Ｍ６に対して１つの負電圧発生回路のみが設けられていた従来に比べ、メモリマクロＭ１〜Ｍ６における負電圧ＶＮＥＧの変動が負電圧発生回路２のディテクタ回路１０に伝播する時間が短くなり、その変動に応答して負電圧発生回路２のチャージポンプ回路３０が負電流を供給する時間も短くなり、負電圧ＶＮＥＧの変動に対する応答性が速くなる。したがって、アクティブモード時に負電圧ＶＮＥＧが上昇して動作速度が遅くなることを防止することができる。また、スタンバイモード時には、メモリマクロＭ１〜Ｍ６用の負電圧供給線Ｌ１〜Ｌ６をスイッチ回路ＳＷ２〜ＳＷ６によって接続し、６つの負電圧発生回路２のうちの１つのみを活性化させるので、スタンバイ電流が増大することを防止することができる。
【００５７】
なお、この実施の形態１では、スタンバイモード時に６つの負電圧発生回路２のうちの１つのみを活性化させたが、これに限るものではなく、スタンバイモード時に６つの負電圧発生回路２のうちの２つ、３つ、４つまたは５つの負電圧発生回路２のみを活性化させてもよい。この場合でも、スタンバイ電流の低減化を図ることができる。また、負電圧ＶＮＥＧを基板バイアス電圧として使用しても構わない。
【００５８】
図８は、この実施の形態１の変更例を示すブロック図であって、図１と対比される図である。図８において、この変更例が図１の半導体集積回路装置と異なる点は、スタンバイ用負電圧発生回路５５が追加され、スタンバイモード時はすべての６つの負電圧発生回路２のすべてが非活性化される点である。スタンバイ用負電圧発生回路５５は、負電圧発生回路２と同様、図２で示した分圧回路５、ディテクタ回路１０、クロック発生回路２６およびチャージポンプ回路３０を含み、常時活性化されて負電圧供給線Ｌ０を負電圧ＶＮＥＧに維持する。ただし、スタンバイ用負電圧発生回路５５のディテクタ回路１０の貫通電流は負電圧発生回路２のディテクタ回路１０の貫通電流よりも小さく、スタンバイ用負電圧発生回路５５のチャージポンプ回路３０の電流供給能力は負電圧発生回路２のチャージポンプ回路３０の電流供給能力よりも小さい。したがって、スタンバイ用負電圧発生回路５５の消費電力は、負電圧発生回路２の消費電力よりも小さい。この変更例でも、実施の形態１と同じ効果が得られる。
【００５９】
図９は、この実施の形態１の他の変更例を示すブロック図であって、図１と対比される図である。図９において、この変更例が図１の半導体集積回路装置と異なる点は、スイッチ回路ＳＷ２〜ＳＷ６が除去され、負電圧供給線Ｌ０〜Ｌ６間が常時導通している点である。この変更例では、実施の形態１と同じ効果が得られる他、スイッチ回路ＳＷ２〜ＳＷ６の分だけレイアウト面積が小さくて済む。
【００６０】
図１０は、この実施の形態１のさらに他の変更例を示すブロック図であって、図８と対比される図である。図１０において、この変更例が図８の半導体集積回路装置と異なる点は、スイッチ回路ＳＷ２〜ＳＷ６が除去され、負電圧供給線Ｌ０〜Ｌ６間が常時導通している点である。この変更例では、図８の変更例と同じ効果が得られる他、スイッチ回路ＳＷ２〜ＳＷ６の分だけレイアウト面積が小さくて済む。
【００６１】
[実施の形態２]
メモリセルのトランスファゲートとしてＰチャネルＭＯＳトランジスタを用いたＤＲＡＭを備えた半導体集積回路装置では、初期故障をスクリーニングするため、従来のＤＲＡＭと同様にバーンインテスト（加速試験）が行なわれる。バーンインテスト時には、通常の電圧よりも高い電圧を印加する。その際、この種の半導体集積回路装置では、負電圧ＶＮＥＧが印加されることにより、トランジスタのソース・ドレイン間に過度のストレスを与え、初期故障を増加させる可能性がある。
【００６２】
そこで、図１１に示すように、バーンインテスト時は負電圧ＶＮＥＧを接地電圧ＧＮＤに切換えて過度のストレス印加を防ぐための内部電圧切換回路５６を電源回路部Ｐ１〜Ｐ６の各々に配置することが考えられる。すなわち、この半導体集積回路装置では、メモリマクロＭ１〜Ｍ６に対応してそれぞれ負電圧供給線Ｌ１〜Ｌ６が設けられ、電源回路部Ｐ１〜Ｐ６の各々は、対応の負電圧供給線を負電圧ＶＮＥＧに維持する負電圧発生回路２と、バーンインテスト時に対応の負電圧供給線に接地電圧ＧＮＤを与える内部電圧切換回路５６とを含む。電源回路部Ｐ１〜Ｐ６の負電圧発生回路２は、バーンインテスト時には非活性化される。
【００６３】
図１１の半導体集積回路装置では、電源回路部Ｐ１〜Ｐ６の各々に内部電圧切換回路５６を設けたので、配線抵抗等を考慮する必要がなく、安定した内部電圧ＧＮＤをメモリマクロＭ１〜Ｍ６に供給できる。しかし、この半導体集積回路装置には、電源回路部Ｐ１〜Ｐ６の各々に内部電圧切換回路５６を配置する必要があるため、レイアウト面積が増大する問題がある。
【００６４】
一方、バーンインテスト時は動作周波数が遅く、内部電圧の電圧ドロップを回復する時間が十分にある。そこで、この実施の形態２では図１２に示すように、内部電圧切換回路５６を電源回路部Ｐ１のみに配置する。電源回路部Ｐ１の内部電圧切換回路５６は、バーンインテスト時に内部電圧配線Ｌ７を介して負電圧供給線Ｌ１〜Ｌ６に接地電圧ＧＮＤを供給する。これにより、レイアウト面積の増大を抑制することができる。なお、内部電圧切換回路５６を電源回路部Ｐ１ではなく、他の電源回路部Ｐ２〜Ｐ６に配置してもよい。
【００６５】
[実施の形態３]
図３で示したように基準電圧ＶＲＥＦＮは、中間電圧発生回路４０およびバッファ回路４１からなる１つの基準電圧発生回路から６つの電源回路部Ｐ１〜Ｐ６の負電圧発生回路２に供給される。したがって、たとえば、基準電圧発生回路を電源回路部Ｐ１に配置すると、基準電圧発生回路から電源回路部Ｐ６の負電圧発生回路２に基準電圧ＶＲＥＦＮを供給する基準電圧配線Ｌ１０の配線長は非常に長くなり、基準電圧配線Ｌ１０にノイズが発生する可能性がある。そこで、この種の半導体集積回路では図１３に示すように、基準電圧配線Ｌ１０を挟むようにシールド配線６０，６１を設け、基準電圧配線Ｌ１０をノイズから保護している。シールド配線６０，６１は、シールド専用の接地電圧ＧＮＤ７のラインに接続される。また、基準電圧供給線Ｌ１０の終端部とシールド専用の外部電源電圧ＶＤＤ７のラインとの間に安定化コンデンサ６２を接続し、基準電圧ＶＲＥＦＮの安定化を図っている。安定化コンデンサ６２の容量値は基準電圧配線Ｌ１０の寄生容量値よりも十分に大きな値（たとえば１０倍の値）に設定されている。この安定化コンデンサ６２は、基準電圧配線Ｌ１０のノイズレベルを１／１０以下にし、また、負電圧発生回路２から基準電圧配線Ｌ１０に与えられるノイズも軽減化している。なお、安定化コンデンサ６２は、トランジスタのゲートと基板もしくはウェルとの間に形成されるゲートキャパシタなどで形成すればよい。
【００６６】
ディテクタ回路部６３は、図２の分圧回路５およびディテクタ回路１０を含み、負電圧ＶＮＥＧが目標電圧２Ｖ１−ＶＤＤ（ただし、Ｖ１＝ＶＲＥＦＮである）よりも高い場合は信号ＶＮＥＧＤＥＴを「Ｈ」レベルにし、負電圧ＶＮＥＧが目標電圧２Ｖ１−ＶＤＤよりも低い場合は信号ＶＮＥＧＤＥＴを「Ｌ」レベルにする。ポンプ回路部６４は、図２のクロック発生回路２６およびチャージポンプ回路３０を含み、信号ＶＮＥＧＤＥＴが「Ｈ」レベルの場合に活性化されて負電圧供給線Ｌ６に負電荷を供給し（正電荷を排出し）、信号ＶＮＥＧＤＥＴが「Ｌ」レベルの場合は非活性化されて負電荷の供給を停止する。ディテクタ回路部６３、ポンプ回路部６４およびメモリマクロＭ６は、電源回路部Ｐ６およびメモリマクロＭ６用の外部電源電圧ＶＤＤ６のラインに接続されている。
【００６７】
図１４は、外部電源電圧ＶＤＤ６，ＶＤＤ７、基準電圧ＶＲＥＦＮ、接地電圧ＧＮＤ７、および負電圧ＶＮＥＧのレベル変動を示すタイムチャートである。外部電源電圧ＶＤＤ６とＶＤＤ７は、レベルは同じＶＤＤであるが異なる電源パッドおよびラインから供給されている。負電圧発生回路２およびメモリマクロＭ６が動作すると、電流が消費されて外部電源電圧ＶＤＤ６はたとえばＶＤＤ−Ｖ２まで低下するが、シールド専用の外部電源電圧ＶＤＤ７はほとんど変化しない。外部電源電圧ＶＤＤ７はほとんど変動しないため、基準電圧ＶＲＥＦのレベルＶ１も一定であり、負電圧ＶＮＥＧのレベルも２Ｖ１−ＶＤＤから変化しない。このため、メモリマクロＭ６では、駆動電圧ＶＤＤ６−ＶＮＥＧのレベルが２（ＶＤＤ−Ｖ１）から２（ＶＤＤ−Ｖ１）−Ｖ２に低下し、動作速度が低下してしまう問題がある。
【００６８】
そこで、この実施の形態３では図１５に示すように、安定化コンデンサ６２の一方電極をシールド専用の外部電源電圧ＶＤＤ７のラインの代わりに電源回路部Ｐ６およびメモリマクロＭ６用の外部電源電圧ＶＤＤ６のラインに接続する。これにより、図１６に示すように、外部電源電圧ＶＤＤ６がＶＤＤ−Ｖ２に低下すると、基準電圧ＶＲＥＦＮのレベルがＶ１−Ｖ２’に低下し、負電圧ＶＮＥＧのレベルもまた２Ｖ１−ＶＤＤ−Ｖ２’に低下する。ここで、安定化コンデンサ６２の容量値は基準電圧配線Ｌ１０の寄生容量値よりも十分に大きいので、Ｖ２≒Ｖ２’である。したがって、メモリマクロＭ６では、外部電源電圧ＶＤＤ６が低下した場合でも、メモリマクロＭ６の駆動電圧ＶＤＤ６−ＶＮＥＧのレベルはほぼ２（ＶＤＤ−Ｖ１）に維持され、メモリマクロＭ６の動作速度が低下することはない。なお、メモリマクロＭ６を例に示したが、他のメモリマクロでも同様である。
【００６９】
[実施の形態４]
図１７は、この種の半導体集積回路装置の要部を示す回路ブロック図である。図１７において、この半導体集積回路装置では、基準電圧発生回路(図示せず)で生成された基準電圧ＶＲＥＦが長い基準電圧配線Ｌ１１を介して電源回路部Ｐ６内のＶＤＣ（Voltage Down Converter)回路７３に供給される。
【００７０】
この半導体集積回路では、基準電圧配線Ｌ１１を挟むようにシールド配線７０，７１を設け、基準電圧配線Ｌ１１をノイズから保護している。シールド配線７０，７１は、シールド専用の接地電圧ＧＮＤ７のラインに接続される。また、基準電圧供給線Ｌ１１の終端部とシールド専用の接地電圧ＧＮＤ７のラインとの間に安定化コンデンサ７２を接続し、基準電圧ＶＲＥＦの安定化を図っている。安定化コンデンサ７２の容量値は基準電圧配線Ｌ１１の寄生容量値よりも十分に大きな値（たとえば１０倍の値）に設定されている。この安定化コンデンサ７２は、基準電圧配線Ｌ１１のノイズレベルを１／１０以下にし、また、ＶＤＣ回路７３からのノイズも軽減化している。
【００７１】
ＶＤＣ回路７３は、コンパレータ７４およびＰチャネルＭＯＳトランジスタ７５を含む。コンパレータ７４は、図１８に示すように、ＰチャネルＭＯＳトランジスタ８０，８１およびＮチャネルＭＯＳトランジスタ８２〜８４を含む。ＰチャネルＭＯＳトランジスタ８０，８１のソースはともに外部電源電圧ＶＤＤ６のラインに接続され、それらのドレインはそれぞれノードＮ８０，Ｎ８１に接続され、それらのゲートはともにノードＮ８１に接続される。ＰチャネルＭＯＳトランジスタ８０，８１は、カレントミラー回路を構成する。ノードＮ８０に現れる信号ＣＯＭＰが、このコンパレータ７４の出力信号となる。ＮチャネルＭＯＳトランジスタ８２，８３のドレインはそれぞれノードＮ８０，Ｎ８１に接続され、それらのゲートはそれぞれ基準電圧ＶＲＥＦおよび内部電源電圧ｉｎｔＶＤＤを受け、それらのソースはともにノードＮ８４に接続される。ＮチャネルＭＯＳトランジスタ８４はノードＮ８４と接地電圧ＧＮＤ６の間に接続され、そのゲートは制御信号ＢＩＡＳＬを受ける。ＰチャネルＭＯＳトランジスタ７５は、外部電源電圧ＶＤＤ６のラインと内部電源電圧ｉｎｔＶＤＤのラインとの間に接続され、そのゲートはコンパレータ７４の出力信号ＣＯＭＰを受ける。
【００７２】
制御信号ＢＩＡＳＬが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ８４が導通し、コンパレータ７４が活性化される。内部電源電圧ｉｎｔＶＤＤが基準電圧ＶＲＥＦよりも低い場合は、トランジスタ８０，８１，８３に流れる電流がトランジスタ８２に流れる電流よりも小さくなって信号ＣＯＭＰが「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ７５が導通して内部電源電圧ｉｎｔＶＤＤが上昇する。逆に、内部電源電圧ｉｎｔＶＤＤが基準電圧ＶＲＥＦよりも高い場合は、トランジスタ８０，８１，８３に流れる電流がトランジスタ８２に流れる電流よりも大きくなって信号ＣＯＭＰが「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ７５が非導通になって内部電源電圧ｉｎｔＶＤＤが低下する。したがって、内部電源電圧ｉｎｔＶＤＤは基準電圧ＶＲＥＦに等しくなる。
【００７３】
内部電源電圧ｉｎｔＶＤＤは、メモリマクロＭ６に与えられる。ＶＤＣ回路７３およびメモリマクロＭ６は、電源回路部Ｐ６およびメモリマクロＭ６用の接地電圧ＧＮＤのラインに接続される。メモリマクロＭ６は、内部電源電圧ｉｎｔＶＤＤと接地電圧ＧＮＤ６の差電圧によって駆動される。
【００７４】
図１９は、基準電圧ＶＲＥＦ、内部電源電圧ｉｎｔＶＤＤ、および接地電圧ＧＮＤ６，ＧＮＤ７のレベル変動を示すタイムチャートである。接地電圧ＧＮＤ６とＧＮＤ７は、レベルは同じＧＮＤであるが異なる電源パッドおよびラインから供給されている。ＶＤＣ回路７３およびメモリマクロＭ６が動作すると、電流が流入して接地電圧ＧＮＤ６はたとえばＧＮＤ＋Ｖ２まで上昇するが、シールド専用の接地電圧ＧＮＤ７はほとんど変化しない。接地電圧ＧＮＤ７はほとんど変動しないため、基準電圧ＶＲＥＦのレベルＶ１も一定であり、内部電源電圧ｉｎｔＶＤＤのレベルもＶ１から変化しない。このため、メモリマクロＭ６では、駆動電圧ｉｎｔＶＤＤ−ＧＮＤ６のレベルがＶ１からＶ１−Ｖ２に低下し、動作速度が低下してしまう問題がある。
【００７５】
そこで、この実施の形態４では図２０に示すように、安定化コンデンサ７２の一方電極をシールド専用の接地電圧ＧＮＤ７のラインの代わりに電源回路部Ｐ６およびメモリマクロＭ６用の接地電圧ＧＮＤ６のラインに接続する。これにより、図２１に示すように、接地電圧ＧＮＤ６がＧＮＤ＋Ｖ２に上昇すると、基準電圧ＶＲＥＦのレベルがＶ１＋Ｖ２’に上昇し、内部電源電圧ｉｎｔＶＤＤのレベルもまたＶ１＋Ｖ２’に上昇する。ここで、安定化コンデンサ７２の容量値は基準電圧配線Ｌ１１の寄生容量値よりも十分に大きいので、Ｖ２≒Ｖ２’である。したがって、メモリマクロＭ６では、接地電圧ＧＮＤ６が上昇した場合でも、メモリマクロＭ６の駆動電圧ｉｎｔＶＤＤ−ＧＮＤ６のレベルはほぼＶ１に維持され、メモリマクロＭ６の動作速度が低下することはない。
【００７６】
[実施の形態５]
図２２は、この発明の実施の形態５による半導体集積回路装置の構成を示すブロック図である。図２２において、この半導体集積回路装置では、半導体基板１の表面に複数（図では６つ）のメモリマクロＭ１〜Ｍ６が３行２列に配置され、それぞれメモリマクロＭ１〜Ｍ６に隣接して電源回路部Ｐ１〜Ｐ６が配置され、電源回路部Ｐ１〜Ｐ６の各々に基準電圧発生回路７６が配置される。電源回路部Ｐ１〜Ｐ６の基準電圧発生回路７６は、それぞれ基準電圧ＶＲＥＦ１〜ＶＲＥＦ６を生成して対応の電源回路部Ｐ１〜Ｐ６内のたとえばＶＤＣ回路７３に与える。
【００７７】
図２３に示すように電源回路部Ｐ１〜Ｐ６には、それぞれ基準電圧ＶＲＥＦ１〜ＶＲＥＦ６を供給するための基準電圧配線８０が設けられ、各基準電圧線８０を挟むようにしてシールド配線８１，８２が設けられている。電源回路部Ｐ１〜Ｐ６のシールド配線８１，８２には、それぞれシールド専用の接地電圧ＧＮＤ１１〜ＧＮＤ１６が与えられている。
【００７８】
この実施の形態５では、基準電圧発生回路７６、基準電圧配線８０およびシールド配線８１，８２を電源回路部Ｐ１〜Ｐ６の各々に配置したので、シールド配線８１，８２の抵抗値を小さくすることができる。したがって、シールド配線８１，８２の接地電圧ＧＮＤ１１〜ＧＮＤ１６のラインから最遠点におけるノイズＮのレベルを小さく抑えることができる。
【００７９】
[実施の形態６]
図２４は、この発明の実施の形態６による半導体集積回路装置の構成を示すブロック図であって、図２２と対比される図である。図２４において、この半導体集積回路装置が図２２の半導体集積回路装置と異なる点は、基準電圧発生回路７６が電源回路部Ｐ１のみに配置され、その基準電圧発生回路７６で生成された基準電圧ＶＲＥＦが基準電圧配線８０を介して全電源回路部Ｐ１〜Ｐ６に供給される点である。シールド配線８１，８２は、基準電圧配線８０を挟むように設けられている。図２５に示すように、シールド配線８１，８２には、電源回路部Ｐ１においてシールド専用の接地電圧ＧＮＤ１１が与えられている。
【００８０】
この実施の形態６では、基準電圧発生回路７６、基準電圧配線８０およびシールド配線８１，８２を電源回路部Ｐ１〜Ｐ６に共通に設けたので、実施の形態４に比べてレイアウト面積が小さくなる。
【００８１】
ただし、メモリマクロの数が増大した場合は、シールド配線８１，８２の抵抗値が大きくなり、シールド配線８１，８２の接地電圧ＧＮＤ１１のラインから最遠点におけるノイズＮのレベルが大きくなる。この場合は、図２６に示すように、シールド配線８１，８２を複数箇所（図では２箇所）でシールド用の接地電圧ＧＮＤ１１，ＧＮＤ１２のラインに接続するとよい。また、図２７に示すように、シールド配線８１，８２を電源回路部Ｐ１〜Ｐ６に対応して６組のシールド配線８１．１，８２．１；…；８１．６，８２．６に分割し、６組のシールド配線８１．１，８２．１；…；８１．６，８２．６をそれぞれシールド用の接地電圧ＧＮＤ１１〜ＧＮＤ１６のラインに接続してもよい。これにより、ノイズＮのレベルを小さく抑えることができる。
【００８２】
[実施の形態７]
図２８は、この種の半導体集積回路装置の構成を示すブロック図である。図２８において、この半導体集積回路装置は、半導体基板１と、その表面に３行２列に配置された６つのメモリマクロＭ１〜Ｍ６と、それぞれメモリマクロＭ１〜Ｍ６の図中Ｘ方向に隣接して設けられた電源回路部Ｐ１〜Ｐ６と、メモリマクロＭ１〜Ｍ６および電源回路部Ｐ１〜Ｐ６の間の領域に配置されたロジック回路９０と、複数本のロジック用電源電圧配線９１と、複数本のロジック用接地電圧配線９２と、３本のメモリ用電源電圧配線９３と、３本のメモリ用接地電圧配線９４と、複数のロジック用電源電圧パッド９５と、複数のロジック用接地電圧パッド９６と、複数のメモリ用電源電圧パッド９７と、複数のメモリ用接地電圧パッド９８と、複数の信号パッド９９とを備える。
【００８３】
配線９１〜９４の各々は図中Ｘ方向に延在し、パッド９５〜９９は基板１の両端部に図中Ｙ方向に配列されている。各ロジック用電源電圧配線９１は、ロジック用電源電圧パッド９５から外部電源電圧を受け、受けた外部電源電圧をロジック回路９０に供給する。各ロジック用接地電圧配線９２は、ロジック用接地電圧パッド９６から外部接地電圧を受け、受けた外部接地電圧をロジック回路９０に供給する。３本のメモリ用電源電圧配線９３は、メモリ用電源電圧パッド９７から外部電源電圧を受け、受けた外部電源電圧をそれぞれ３組のメモリマクロおよび電源回路部Ｍ１，Ｐ１，Ｍ２，Ｐ２；Ｍ３，Ｐ３，Ｍ４，Ｐ４；Ｍ５，Ｐ５，Ｍ６，Ｐ６に供給する。３本のメモリ用接地電圧配線９４は、メモリ用接地電圧パッド９８から外部接地電圧を受け、受けた外部接地電圧をそれぞれ３組のメモリマクロおよび電源回路部Ｍ１，Ｐ１，Ｍ２，Ｐ２；Ｍ３，Ｐ３，Ｍ４，Ｐ４；Ｍ５，Ｐ５，Ｍ６，Ｐ６に供給する。信号パッド９９は、半導体集積回路装置と外部との間で信号の入力および／または出力に使用される。
【００８４】
この半導体集積回路装置では、２組のメモリマクロおよび電源回路部Ｍ１，Ｐ１とＭ２，Ｐ２；Ｍ３，Ｐ３とＭ４，Ｐ４；Ｍ５，Ｐ５とＭ６，Ｐ６が１本のメモリ用電源電圧配線９３と１本のメモリ用接地電圧配線９４を共用しているので、各メモリ用電源電圧配線９３における電圧降下、および各メモリ用接地電圧配線９４における電圧上昇が大きくなり、回路特性が劣化する問題がある。
【００８５】
そこで、この実施の形態７では図２９に示すように、基板１の表面を図中Ｙ方向に６つの領域に分割し、６つの領域にそれぞれ６組のメモリマクロおよび電源回路部Ｍ１，Ｐ１；…；Ｍ６，Ｐ６を配置し、６組のメモリマクロおよび電源回路部Ｍ１，Ｐ１；…；Ｍ６，Ｐ６の各々に対応してメモリ用電源電圧配線９３およびメモリ用接地電圧配線９４を設ける。したがって、この半導体集積回路装置では、各メモリ用電源電圧配線９３における電圧降下、および各メモリ用接地電圧配線９４における電圧上昇が小さくなり、回路特性の劣化を抑制することができる。
【００８６】
なお、以上の実施の形態１〜７のうちの複数の実施の形態を適宜組合わせてもよいことは言うまでもない。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８７】
【図１】この発明の実施の形態１による半導体集積回路装置の構成を示すブロック図である。
【図２】図１に示した負電圧発生回路の構成を示す回路ブロック図である。
【図３】図２に示した基準電圧を生成する基準電圧発生回路の構成を示すブロック図である。
【図４】図２に示した負電圧発生回路の動作を示すタイムチャートである。
【図５】図１に示したメモリマクロに含まれるメモリセルの構成を示す回路図である。
【図６】図１に示したワード線ドライバに含まれるワード線ドライバ単位回路の構成を示す回路図である。
【図７】図５に示したメモリセルを含むメモリセルアレイの構成を示す断面図である。
【図８】実施の形態１の変更例を示すブロック図である。
【図９】実施の形態１の他の変更例を示すブロック図である。
【図１０】実施の形態１のさらに他の変更例を示すブロック図である。
【図１１】この種の半導体集積回路装置の問題点を説明するためのブロック図である。
【図１２】この発明の実施の形態２による半導体集積回路装置の構成を示すブロック図である。
【図１３】この種の半導体集積回路装置の問題点を説明するためのブロック図である。
【図１４】図１３に示した半導体集積回路装置の動作を示すタイムチャートである。
【図１５】この発明の実施の形態３による半導体集積回路装置の要部を示すブロック図である。
【図１６】図１５に示した半導体集積回路装置の動作を示すタイムチャートである。
【図１７】この種の半導体集積回路装置の問題点を説明するためのブロック図である。
【図１８】図１７に示したコンパレータの構成を示すブロック図である。
【図１９】図１７に示した半導体集積回路装置の動作を示すタイムチャートである。
【図２０】この発明の実施の形態４による半導体集積回路装置の要部を示すブロック図である。
【図２１】図２０に示した半導体集積回路装置の動作を示すタイムチャートである。
【図２２】この発明の実施の形態５による半導体集積回路装置の構成を示すブロック図である。
【図２３】図２２に示した半導体集積回路装置に含まれる基準電圧配線およびシールド配線を示す回路図である。
【図２４】この発明の実施の形態６による半導体集積回路装置の構成を示すブロック図である。
【図２５】図２４に示した半導体集積回路装置に含まれる基準電圧配線およびシールド配線を示す回路図である。
【図２６】実施の形態６の変更例を示す回路図である。
【図２７】実施の形態６の他の変更例を示す回路図である。
【図２８】この種の半導体集積回路装置の問題点を説明するためのブロック図である。
【図２９】この発明の実施の形態７による半導体集積回路装置の構成を示すブロック図である。
【符号の説明】
【００８８】
１  半導体基板、２  負電圧発生回路、３  ワード線ドライバ、４  制御回路、Ｍ１〜Ｍ６  メモリマクロ、Ｐ１〜Ｐ６  電源回路部、Ｌ０〜Ｌ６  負電圧供給線、ＳＷ２〜ＳＷ６  スイッチ回路、５  分圧回路、６，１１〜１７，３４〜３９，４５〜４８，５０，７５，８０，８１  ＰチャネルＭＯＳトランジスタ、７，８，１８〜２１，５１，８２〜８４  ＮチャネルＭＯＳトランジスタ、１０  ディテクタ回路、２２〜２４，３１〜３３  インバータ、２５，６２，７２  コンデンサ、２６  クロック発生回路、３０  チャージポンプ回路、４０  中間電圧発生回路、４１  バッファ回路、ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線、５５  スタンバイ用負電圧発生回路、５６  内部電圧切換回路、Ｌ７  内部電圧配線、Ｌ１０  基準電圧配線、６０，６１，７０，７１，８１，８２  シールド配線、６３  ディテクタ回路部、６４  ポンプ回路部、７３  ＶＤＣ回路、７４  コンパレータ、７６  基準電圧発生回路、８０  基準電圧配線、９０  ロジック回路、９１  ロジック用電源電圧配線、９２  ロジック用接地電圧配線、９３  メモリ用電源電圧配線、９４  メモリ用接地電圧配線、９５  ロジック用電源電圧パッド、９６  ロジック用接地電圧パッド、９７  メモリ用電源電圧パッド、９８  メモリ用接地電圧パッド、９９  信号パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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