(57)【要約】【課題】絶縁膜を貫通する導電性プラグと、絶縁膜上に形成され導電性プラグに接続する上層配線とを備える半導体装置であって、絶縁膜上のレイアウトの自由度を高める半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体基板の主面上部に形成された層間絶縁膜と、層間絶縁膜を貫通する複数のコンタクトプラグ２２とを備える。層間絶縁膜には、複数のコンタクトプラグ２２のうち隣接する２つのコンタクトプラグ２２をつなぐボイド１９が形成され、ボイド１９内には、２つのコンタクトプラグ２２を相互に接続するボイド内配線２１が埋め込まれている。層間絶縁膜は、相互に並行して延在する複数のゲート配線１６を被覆しており、ボイド１９及びコンタクトプラグ２２は、複数のゲート配線１６のうち隣接する２つのゲート配線１６の間に形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の主面上部に形成された絶縁膜と、該絶縁膜を貫通する複数の導電性プラグとを備える半導体装置であって、
前記絶縁膜には、前記複数の導電性プラグのうち隣接する２つの導電性プラグをつなぐボイドが形成され、該ボイド内には、前記２つの導電性プラグを相互に接続する導電材料が埋め込まれていることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、相互に並行して延在する複数の配線を被覆しており、前記ボイド及び導電性プラグは、前記複数の配線のうち隣接する２つの配線の間に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、順次に積層された下層膜及び上層膜からなり、前記下層膜は前記上層膜よりも低い密度を有する、請求項２に記載の半導体装置。
【請求項４】
前記複数の配線には、配線の頂部及び側壁を覆うＣＶＤ絶縁膜がそれぞれ形成されている、請求項２又は３に記載の半導体装置。
【請求項５】
前記ＣＶＤ絶縁膜の表面には、更に熱酸化膜が形成されている、請求項４に記載の半導体装置。
【請求項６】
前記絶縁膜上には、前記２つの導電性プラグの少なくとも一方に接続する上層配線が形成されている、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
半導体基板の主面上部に相互に並行して延在する複数の配線を形成する工程と、
前記複数の配線を覆って絶縁膜を堆積すると共に、該絶縁膜内であって前記複数の配線のうちで、少なくとも隣接する２つの配線の間に該２つの配線と並行に延在するボイドを形成する工程と、
前記絶縁膜を貫通する複数のスルーホールを開孔する工程と、
前記ボイド及びスルーホールの内部に導電材料を堆積し、ボイド内配線及び導電性プラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記絶縁膜を堆積する工程が、上層膜及び下層膜の２層構造の絶縁膜を堆積する工程であり、下層膜を堆積する工程を上層膜を形成する工程に比して埋設性が低い条件で行う、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、絶縁膜を貫通する導電性プラグと、絶縁膜上に配設された配線とを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、半導体基板上に記憶素子であるメモリセルがアレイ状に配設されている。メモリセルは、半導体基板の表面にＭＯＳトランジスタを備え、半導体基板上には、各メモリセルのＭＯＳトランジスタを駆動するゲート線が、相互に並行して延在している。
【０００３】
半導体基板上には、ゲート線を覆って層間絶縁膜が形成され、層間絶縁膜上にはビット線などの上層配線やキャパシタが形成されている。層間絶縁膜には膜を貫通してコンタクトプラグが形成され、コンタクトプラグは、半導体基板の表面部分に形成されたＭＯＳトランジスタの不純物拡散層と、層間絶縁膜上のビット線やキャパシタとの間を接続している。ＤＲＡＭについては、例えば特許文献１に記載されている。
【特許文献１】特開２００６−１２０８３２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＤＲＡＭなどの半導体装置では、高集積化の要請に伴い、ゲート線のピッチが益々縮小している。しかし、ゲート線ピッチの縮小に伴い、層間絶縁膜上で利用可能なスペースが狭くなり、層間絶縁膜上に上層配線などをレイアウトする際の自由度が大きく制限される問題が生じている。
【０００５】
本発明は、上記に鑑み、絶縁膜を貫通する導電性プラグと、絶縁膜上に形成され導電性プラグに接続する上層配線とを備える半導体装置及びその製造方法であって、絶縁膜上のレイアウトの自由度を高める半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の半導体装置は、半導体基板の主面上部に形成された絶縁膜と、該絶縁膜を貫通する複数の導電性プラグとを備える半導体装置であって、
前記絶縁膜には、前記複数の導電性プラグのうち隣接する２つの導電性プラグをつなぐボイドが形成され、該ボイド内には、前記２つの導電性プラグを相互に接続する導電材料が埋め込まれていることを特徴とする。
【０００７】
また、本発明に係る半導体装置の製造方法は、半導体基板の主面上部に相互に並行して延在する複数の配線を形成する工程と、
前記複数の配線を覆って絶縁膜を堆積すると共に、該絶縁膜内であって前記複数の配線のうちで、少なくとも隣接する２つの配線の間に該２つの配線と並行に延在するボイドを形成する工程と、
前記絶縁膜を貫通する複数のスルーホールを開孔する工程と、
前記ボイド及びスルーホールの内部に導電材料を堆積し、ボイド内配線及び導電性プラグを形成する工程と
を有することを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置によれば、隣接する２つの導電性プラグを導電材料で相互に接続することによって、導電材料をボイド内配線として利用できる。従って、配線の集積度を高めて半導体装置を微細化できる。
【０００９】
本発明の半導体装置では、前記絶縁膜は、相互に並行して延在する複数の配線を被覆しており、前記ボイド及び導電性プラグは、前記複数の配線のうち隣接する２つの配線の間に形成されてもよい。隣接する２つの配線間の間隔、配線のアスペクト比や、絶縁膜形成時の条件等を調節することによって、ボイドを容易に形成できる。この態様では、好ましくは、前記絶縁膜は、順次に積層された下層膜及び上層膜からなり、前記下層膜は前記上層膜よりも低い密度を有する。下層膜を低い密度で形成することによって下層膜にボイドが形成され易くすると共に、高い密度を有する上層膜によって絶縁膜全体の強度の低下を抑制できる。
【００１０】
上記態様では、好ましくは、前記複数の配線には、配線の頂部及び側壁を覆うＣＶＤ絶縁膜がそれぞれ形成されている。この場合、更に好ましくは、前記ＣＶＤ絶縁膜の表面には、更に熱酸化膜が形成されている。熱酸化膜は、ＣＶＤ絶縁膜の表面に略均一な厚みで形成されるので、ボイドの位置を高くすることが出来る。従って、ボイド内配線と配線との間隔を大きくして、これらの間の配線間容量を低減できる。なお、本発明で、ＣＶＤ絶縁膜とは、ＣＶＤ法を用いて形成される絶縁膜をいう。
【００１１】
本発明の半導体装置では、前記絶縁膜上には、前記２つの導電性プラグの少なくとも一方に接続する上層配線が形成されてもよい。上層配線の２つの部分をボイド内配線で接続することによって、絶縁膜上であってこれら導電性プラグ間の領域の上層配線を省くことが出来る。従って、絶縁膜上のレイアウトの自由度を高めることが出来る。
【００１２】
本発明に係る半導体装置の製造方法によれば、２つの導電性プラグを相互に接続するボイド内配線を形成できる。本発明に係る半導体装置の製造方法の好適な態様では、前記絶縁膜を堆積する工程が、上層膜及び下層膜の２層構造の絶縁膜を堆積する工程であり、下層膜を堆積する工程を上層膜を形成する工程に比して埋設性が低い条件で行う。埋設性が低い条件で下層膜にボイドを形成しつつも、埋設性が高い条件で上層膜を高い密度で堆積し絶縁膜全体の強度の低下を抑制できる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照し、本発明の実施形態を詳しく説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、半導体基板１１を備える。半導体基板１１の表面部分には、トレンチとその内部に埋め込まれた絶縁材料からなるＳＴＩ（Shallow Trench Isolation）型の素子分離構造１２が形成されて、ＭＯＳトランジスタが形成される素子形成領域１３を区画している。
【００１４】
半導体基板１１上では、ゲート配線構造１４が相互に並行して延在している。ゲート配線構造１４は、順次に積層された絶縁層１５及びゲート配線１６と、これら絶縁層１５及びゲート配線１６の露出した表面上に形成された配線保護膜１７とから構成される。同図中には、ゲート配線１６のうち、隣接する２つの配線を示している。素子形成領域１３では、ゲート配線１６から露出する半導体基板１１の表面部分に不純物イオンが導入され、図示しない不純物拡散層が形成されている。
【００１５】
ゲート配線１６間の間隔は、例えば２００〜３００ｎｍである。ゲート配線１６は、タングステンや、タングステンシリサイド、不純物ドープポリシリコン、アルミニウムなどの導電材料からなり、これらの導電材料の単層又は複数層で構成される。
【００１６】
ゲート配線構造１４を覆って半導体基板１１上には層間絶縁膜１８が形成されている。層間絶縁膜１８は、順次に積層された２つの膜１８ａ，１８ｂからなる。層間絶縁膜の下層膜１８ａ，上層膜１８ｂは、プラズマＣＶＤ法で堆積される酸化膜（プラズマ酸化膜）や、熱酸化膜、シリカガラス膜などからなる。下層膜１８ａは、例えば１００〜４００ｎｍの厚みを有し、下層膜１８ａ中には、隣接するゲート配線１６間の中央に、ゲート配線１６に並行してボイド１９が延在している。本実施形態で、下層膜１８ａは、上層膜１８ｂよりも低い密度を有し、ボイド１９は、膜１８ａ，１８ｂの形成時に特定の条件を採用することにより、形成される。
【００１７】
層間絶縁膜１８を貫通して、隣接するゲート配線１６の間に、コンタクトホール２０が形成されている。コンタクトホール２０は、素子形成領域１３の半導体基板１１を露出させると共に、ボイド１９と交差し、その側面にはボイド１９が開口している。ボイド１９及びコンタクトホール２０の内部には、導電材料が連続して埋め込まれ、ボイド内配線２１及びコンタクトプラグ２２がそれぞれ形成されている。層間絶縁膜１８上には、コンタクトプラグ２２の頂部に接続して上層配線２３が形成されている。上層配線２３は、例えばビット線であり、タングステンや、タングステンシリサイド、不純物ドープポリシリコン、アルミニウムなどで構成される。
【００１８】
図２は、図１に示した半導体装置の各部分のレイアウトを示す平面図である。図１は、図２のＩ−Ｉ線に沿った断面を示している。上層配線２３は、隣接するコンタクトプラグ２２１，２２２の間には形成されておらず、上層配線２３の分断された２つの部分は、コンタクトプラグ２２１，２２２、及び、ボイド内配線２１を介して相互に接続されている。上層配線２３が形成されていない層間絶縁膜１８上の領域２４は、図示しない他の上層配線を配設するスペースとして利用される。層間絶縁膜１８上には、また、図示しないコンタクトプラグに接続して、キャパシタが形成されている。
【００１９】
図７は、本実施形態の半導体装置１０において、ボイド内配線２１が形成されていない従来の半導体装置１００の構成を示す断面図であり、図８は半導体装置１００の平面図である。図７は、図８のVII‐VII線に沿った断面を示している。半導体装置１００では、コンタクトプラグ２２１，２２２間の層間絶縁膜１８上に、上層配線２３を連続して形成する必要があり、領域２４を利用することが出来なかった。
【００２０】
上記に対して、本実施形態の半導体装置１０では、隣接するコンタクトプラグ２２１，２２２の間にボイド内配線２１を形成することによって、上層配線２３の分断された２つの部分を、コンタクトプラグ２２１，２２２、及び、ボイド内配線２１を介して相互に接続できる。従って、コンタクトプラグ２２１，２２２間の層間絶縁膜１８上の領域２４を他の上層配線を配設するスペースとして利用することができ、層間絶縁膜１８上のレイアウトの自由度を高めることが出来る。
【００２１】
本実施形態の半導体装置１０では、また、層間絶縁膜の下層膜１８ａが上層膜１８ｂよりも低い密度を有することによって、下層膜１８ａを低い密度で形成することによって下層膜１８ａにボイド１９が形成され易くすると共に、高い密度を有する上層膜１８ｂによって層間絶縁膜１８全体の膜質や強度を維持できる。
【００２２】
図３、４は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。公知の方法を用いて、半導体基板１１の表面部分にＳＴＩ型の素子分離構造１２を形成し、素子形成領域１３を区画する。熱酸化法を用いて、半導体基板１１上に熱酸化膜を形成した後、熱酸化膜上に、ＣＶＤ法やスパッタ法などを用いて導電膜を堆積する。引き続き、公知のリソグラフィ技術及びドライエッチング技術を用いて、導電膜及び熱酸化膜をパターニングし、順次に積層された絶縁層１５及びゲート配線１６を形成する（図３（ａ））。
【００２３】
次いで、公知の方法を用いて、絶縁層１５及びゲート配線１６の露出した表面を覆う配線保護膜１７を形成する（図３（ｂ））。これによって、絶縁層１５、ゲート配線１６、及び、配線保護膜１７からなるゲート配線構造１４を形成する。導電膜の堆積に際しては、１種類の導電材料を堆積してもよく、或いは、複数種の導電材料を積層してもよい。
【００２４】
引き続き、ゲート配線構造１４を覆って半導体基板１１上に層間絶縁膜の下層膜１８ａを堆積する。層間絶縁膜の下層膜１８ａの堆積に際しては、堆積法や堆積条件の選択によって低い埋設性で行う。従って、下層膜１８ａは、低い密度で堆積される。本実施形態では、プラズマＣＶＤ法を用いて酸化シリコン膜を堆積する。層間絶縁膜の下層膜１８ａを低い埋設性で堆積することによって、図３（ｃ）に示すように、隣接するゲート配線１６間の中央に、ゲート配線１６に並行して延在するボイド１９を形成する。同図では、層間絶縁膜の下層膜１８ａの堆積後に、ボイド１９の上部に小さな隙間２５が生じた状態を示したが、隙間２５が完全に塞がれるまで下層膜１８ａを堆積してもよい。
【００２５】
なお、上記のプラズマＣＶＤ法を用いて酸化シリコン膜を堆積する方法以外にも、例えば下記の方法を用いることによって低い埋設性が得られる。ＣＶＤ法では、膜の成長速度を向上させることによって、埋設性を下げることが出来る。また、ＮＳＧ（Non-Doped Silicate Glass）を堆積すると、低い埋設性が得られる。この場合、原料ガスとして用いるＴＥＯＳ及びオゾンのうちオゾンの濃度を下げることによって、埋設性を更に下げることが出来る。
【００２６】
次いで、ＣＶＤ法を用いて、層間絶縁膜の下層膜１８ａ上に層間絶縁膜の上層膜１８ｂを堆積し、隙間２５を塞ぐ。上層膜１８ｂは、下層膜１８ａよりも高い埋設性で堆積されるため、下層膜１８ａよりも高い密度で堆積される。引き続き、公知のＣＭＰ技術又はドライエッチバック技術によって、層間絶縁膜の上層膜１８ｂの表面を略平坦な面に形成する（図４（ｄ））。
【００２７】
次いで、公知のリソグラフィ技術及びドライエッチング技術を用いて、隣接するゲート配線１６間に、層間絶縁膜１８を貫通するコンタクトホール２０を形成する。コンタクトホール２０の形成に際しては、コンタクトホール２０がゲート配線構造１４に接触しないようにする。また、ボイド１９と交差するように形成し、コンタクトホール２０の側面にボイド１９を開口させる。引き続き、ボイド１９及びコンタクトホール２０内部のウエット洗浄を行い、ドライエッチング後にボイド１９及びコンタクトホール２０内部に残留したエッチング残渣を除去する。
【００２８】
引き続き、コンタクトホール２０の内部、及び、層間絶縁膜１８上にコンタクトプラグ形成用の導電材料を堆積する。導電材料の堆積に際して、コンタクトホール２０の側面からボイド１９の内部に導電材料を侵入させる。ボイド１９内部への導電材料の侵入に際して、ボイド１９の径や導電材料の堆積条件等の設定によって、隣接するコンタクトホール２０１，２０２間のボイド１９の内部が導電材料で完全に充填されるようにし、これによって、隣接するコンタクトホール２０１，２０２の間にボイド内配線２１を形成する。なお、ボイド１９の径は、ゲート配線構造１４間の間隔、ゲート配線構造１４のアスペクト比、層間絶縁膜の下層膜１８ａ及び上層膜１８ｂの堆積条件や膜厚、ボイド１９内のウェット洗浄の条件などによって制御できる。
【００２９】
引き続き、ＣＭＰ技術などを用いて、層間絶縁膜１８上に堆積した導電材料を除去する。これによって、コンタクトホール２０の内部に導電材料からなるコンタクトプラグ２２を形成する。ボイド内配線２１は、隣接するコンタクトプラグ２２１，２２２間を接続する（図４（ｅ））。
【００３０】
次いで、層間絶縁膜１８及びコンタクトプラグ２２上に、ＣＶＤ法やスパッタ法などを用いて、上層配線形成用の導電材料を堆積する。更に、公知のリソグラフィ技術及びドライエッチング技術を用いて、堆積された導電材料をパターニングし、図１に示したコンタクトプラグ２２の頂部に接続する上層配線２３、及び、図示しない他の上層配線を形成する。導電材料のパターニングに際して、隣接するコンタクトプラグ２２１，２２２間の層間絶縁膜１８上の領域２４には、図２に示したように、上層配線２３が形成されないようにし、他の上層配線を形成する。更に、層間絶縁膜１８上にキャパシタ等を形成することによって、半導体装置１０を形成する。
【００３１】
本実施形態に係る半導体装置の製造方法によれば、層間絶縁膜１８の形成に際して、下層膜１８ａを堆積法や堆積条件の選択によって低い埋設性で堆積し、その内部にゲート配線１６に並行に延在するボイド１９を形成する。また、コンタクトホール２０内部への導電材料の充填に際して、ボイド１９の内部にボイド内配線２１を形成する。これによって、隣接するコンタクトプラグ２２１，２２２をボイド内配線２１で相互に接続できる。また、層間絶縁膜の上層膜１８ｂが、下層膜１８ａよりも高い密度で堆積されることによって、層間絶縁膜１８全体の膜質や強度を維持できる。
【００３２】
図５は、上記実施形態の変形例に係る半導体装置の構成を示す断面図である。半導体装置３０では、半導体基板１１及び配線保護膜１７の露出した表面に熱酸化法によって酸化シリコン膜（熱酸化膜）３１が形成されており、層間絶縁膜１８は熱酸化膜３１を覆って堆積されている。コンタクトホール２０及びコンタクトプラグ２２は、層間絶縁膜１８及び熱酸化膜３１を貫通して形成されている。
【００３３】
半導体装置３０の製造に際しては、図６に示すように、配線保護膜１７の形成に後続し、且つ、層間絶縁膜１８の堆積に先立ち、半導体基板１１及び配線保護膜１７の露出した表面に、熱酸化法によって熱酸化膜３１を形成する。熱酸化膜３１は、配線保護膜１７の表面に略均一な厚みで形成されるため、隣接するゲート配線１６の間に、断面がＶ字状の溝３２が形成される。従って、熱酸化膜３１上に層間絶縁膜の下層膜１８ａを低い埋設性で堆積することによって、溝３２をボイド１９に形成できる。
【００３４】
本変形例によれば、層間絶縁膜１８の堆積に先立って、熱酸化膜３１を配線保護膜１７の表面に略均一な厚みで形成することによって、実施形態に比してボイド１９を高い位置に形成し、ボイド１９を半導体基板１１から離すことが出来る。従って、ボイド内配線２１とゲート配線１６との間隔を大きくして、配線間容量を低減できる。また、ボイド１９と半導体基板１１やゲート配線１６との間にエッチ耐性が高い熱酸化膜３１が介在することによって、コンタクトホール２０内部のウエット洗浄に際して、ボイド１９が、半導体基板１１やゲート配線１６の側に拡大することを抑制できる。なお、熱酸化膜３１の形成に代えて、常圧ＣＶＤ法を用いて窒化膜を成膜しても同様の効果が得られる。
【００３５】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の半導体装置の各部分のレイアウトを示す平面図である。
【図３】図３（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図４】図４（ｄ）、（ｅ）は、図３に後続する各製造段階を順次に示す断面図である。
【図５】実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図６】図５の半導体装置を製造する一製造段階を示す断面図である。
【図７】従来の半導体装置の構成を示す断面図である。
【図８】図７の半導体装置の各部分のレイアウトを示す平面図である。
【符号の説明】
【００３７】
１０：半導体装置
１１：半導体基板
１２：素子分離構造
１３：素子形成領域
１４：ゲート配線構造
１５：絶縁層
１６：ゲート配線
１７：配線保護膜
１８：層間絶縁膜
１８ａ：層間絶縁膜の下層膜
１８ｂ：層間絶縁膜の上層膜
１９：ボイド
２０：コンタクトホール
２１：ボイド内配線
２２：コンタクトプラグ
２３：上層配線
２４：層間絶縁膜上の領域
２５：隙間
３０：半導体装置
３１：熱酸化膜
３２：溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007329203.tif 000009
【図８】
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