(57)【要約】      （修正有）【課題】ＳＯＩ構造の高耐圧トランジスタを含む半導体装置であって、素子分離絶縁膜近傍の半導体層に生じうる寄生ＭＯＳトランジスタを抑制する。【解決手段】半導体層１０と、素子形成領域１０ＨＶを画定する素子分離絶縁層２０と、前記素子形成領域１０ＨＶに設けられた絶縁ゲート型電界効果トランジスタ１００。絶縁ゲート型電界効果トランジスタ１００は、前記半導体層１０の上方に設けられたゲート絶縁層１０２と、前記ゲート絶縁層１０２の上方に設けられたゲート電極１０６と、前記半導体層１０に設けられ、ソース領域またはドレイン領域となる第１の導電型の第１不純物領域１２０とを含む。ゲート電極１０４は、平面視したときに、素子形成領域１０ＨＶのうち少なくとも第１不純物領域１２０の上方に開口を有するパターンを有している。【選択図】      図２
2007059784.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられ、素子形成領域を画定する素子分離絶縁層と、
前記素子形成領域に設けられた絶縁ゲート型電界効果トランジスタであって、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる第１の導電型の第１不純物領域と、を含む、絶縁ゲート型電界効果トランジスタと、を含み、
前記ゲート電極は、平面視したときに、前記素子形成領域のうち少なくとも前記第１不純物領域の上方に開口を有するパターンを有している、半導体装置。
【請求項２】
請求項１において、
前記素子形成領域内の前記半導体層には、ＬＯＣＯＳ層またはＳＴＩ層が設けられていない、半導体装置。
【請求項３】
請求項１または２において、
前記第１不純物領域を包含するように、前記ソース領域およびドレイン領域のオフセット不純物領域が設けられている、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記半導体層は、絶縁層の上に設けられている、半導体装置。
【請求項５】
半導体層と、
前記半導体層に設けられ、素子形成領域を画定する第１の深さを有する素子分離絶縁層と、
前記素子形成領域に設けられた絶縁ゲート型電界効果トランジスタであって、
前記素子形成領域の前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記ゲート電極の下方に誘起されるチャネル領域と離間して設けられたソース領域またはドレイン領域となる第１の導電型の第１不純物領域と、を含む、絶縁ゲート型電界効果トランジスタと、
前記素子形成領域内において、少なくとも前記第１不純物領域および前記チャネル領域となる領域を除いた領域に設けられ、その底面が該第１の深さと比して浅い第２の深さを有する絶縁層と、を含み、
前記チャネル領域を幅方向にみたときの前記ゲート電極の端部は、前記素子分離絶縁層と重ならない、半導体装置。
【請求項６】
請求項５において、
さらに、前記チャネル領域を幅方向にみたときの該チャネル領域の端から外側に位置する前記半導体層であって、前記第２の深さを有する前記絶縁層の下方に位置する該半導体層に、第２の導電型の第２不純物領域が設けられている、半導体装置。
【請求項７】
請求項５または６において、
前記第２不純物領域は、前記素子形成領域内の外周に沿って設けられ、前記絶縁ゲート型電界効果トランジスタを囲んで設けられている、半導体装置。
【請求項８】
請求項５ないし７のいずれかにおいて、
前記半導体層は、絶縁層の上に設けられている、半導体装置。
【請求項９】
請求項８において、
前記素子分離絶縁層の第１の深さは、前記絶縁層に到達する深さである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣの縮小化は必須である。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとが同一基板（同一チップ）に混載されることがある（特開２００４−２６００７３号公報参照）。
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高耐圧トランジスタと低耐圧トランジスタとを、同一のＳＯＩ基板に混載する場合には、ＳＯＩ基板の膜厚は、高耐圧トランジスタに合わせた膜厚に設定される場合がある。その場合、複数の高耐圧トランジスタ間および高耐圧トランジスタ領域と低耐圧トランジスタ領域とを分離するための絶縁層までに到達する素子分離絶縁層と、低耐圧トランジスタ間を分離するための絶縁層にまで到達しない素子分離絶縁層とを形成する必要がある。しかし、深さの異なる素子分離絶縁層の形成は、工程数の増加を招き、たとえば、２回の熱酸化により行う場合には、熱酸化の影響で素子分離絶縁層の近傍では半導体層の不純物濃度が著しく低下し、寄生ＭＯＳトランジスタが形成されることがある。更に、素子分離絶縁膜の近傍の半導体層では、ストレスによる結晶欠陥を引き起こす場合があり、素子の特性に影響を及ぼすことがある。
【０００４】
本発明の目的は、ＳＯＩ層に形成された高耐圧トランジスタを含む半導体装置であって、素子分離絶縁膜近傍の半導体層に生じうる寄生ＭＯＳトランジスタを抑制し、信頼性の向上した半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の半導体装置は、
半導体層と、
前記半導体層に設けられ、素子形成領域を画定する素子分離絶縁層と、
前記素子形成領域に設けられた絶縁ゲート型電界効果トランジスタであって、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる第１の導電型の第１不純物領域と、を含む、絶縁ゲート型電界効果トランジスタと、を含み、
前記ゲート電極は、平面視したときに、前記素子形成領域のうち少なくとも前記第１不純物領域の上方に開口を有するパターンを有している。
【０００６】
本発明にかかる半導体装置によれば、チャネル領域を幅方向に見たときのその端部が第２不純物領域と重ならないようなパターンを有するゲート電極が設けられている。つまり、ゲート電極の端部が素子分離絶縁層の上に乗り上げることのない構造となっているため、ゲート電極の端部での寄生素子の発生を抑制することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
前記素子形成領域内の前記半導体層には、ＬＯＣＯＳ層またはＳＴＩ層が設けられていないことができる。
【００１０】
（３）本発明にかかる半導体装置において、
前記第１不純物領域を包含するように、前記ソース領域およびドレイン領域のオフセット不純物領域が設けられていることができる。
【００１１】
（４）本発明にかかる半導体装置において、
前記半導体層は、絶縁層の上に設けられていることができる。
【００１２】
（５）本発明にかかる半導体装置は、
半導体層と、
前記半導体層に設けられ、素子形成領域を画定する第１の深さを有する素子分離絶縁層と、
前記素子形成領域に設けられた絶縁ゲート型電界効果トランジスタであって、
前記素子形成領域の前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記ゲート電極の下方に誘起されるチャネル領域と離間して設けられたソース領域またはドレイン領域となる第１の導電型の第１不純物領域と、を含む、絶縁ゲート型電界効果トランジスタと、
前記素子形成領域内において、少なくとも前記第１不純物領域および前記チャネル領域となる領域を除いた領域に設けられ、その底面が該第１の深さと比して浅い第２の深さを有する絶縁層と、を含み、
前記チャネル領域を幅方向にみたときの前記ゲート電極の端部は、前記素子分離絶縁層と重ならない。
【００１３】
本発明にかかる半導体装置によれば、チャネル領域を幅方向にみたときのゲート電極の端部が第２の深さを有する絶縁層と重ならないパターンを有している。つまり、ゲート電極が第２の深さを有する絶縁層の上に乗り上げていないこととなる。そのため、ゲート電極の端部において寄生素子が形成されることがなく、本来のチャネルの特性に影響を与えることがない。その結果、信頼性の向上した半導体装置を提供することができる。
【００１４】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【００１５】
（６）本発明にかかる半導体装置において、
さらに、前記チャネル領域を幅方向にみたときの該チャネル領域の端から外側に位置する前記半導体層であって、前記第２の深さを有する絶縁層部分の下方に位置する該半導体層に、第２の導電型の第２不純物領域が設けられていることができる。
【００１６】
（７）本発明にかかる半導体装置において、
前記第２不純物領域は、前記素子形成領域内の外周に沿って設けられ、前記絶縁ゲート型電界効果トランジスタを囲んで設けられていることができる。
【００１７】
（８）本発明にかかる半導体装置において、
前記半導体層は、絶縁層の上に設けられていることができる。
【００１８】
（９）本発明にかかる半導体装置において、
前記素子分離絶縁層の第１の深さは、前記絶縁層に到達する深さであることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００２０】
１．第１の実施の形態
１．１．半導体装置
第１の実施の形態にかかる半導体装置について、図１ないし図３を参照しつつ説明する。図１ないし図３は、本実施の形態にかかる半導体装置を説明する図である。図１は、本実施の形態にかかる半導体装置を説明する平面図である。図２は、図１のＩ−Ｉ線に沿った断面図である。図３は、図１のＩＩ−ＩＩ線に沿った断面図である。
【００２１】
図２、３に示すように、本実施の形態にかかる半導体装置は、支持基板６の上に絶縁層８および半導体層１０が順次設けられている。半導体層１０は、島状の素子形成領域１０ＨＶを画定するために絶縁層８に到達する深さを有する素子分離絶縁層２０を有する。ここで、島状とは、その周囲を絶縁層に囲まれ、他の半導体層と分離されていることをいう。
【００２２】
素子形成領域１０ＨＶには、高耐圧トランジスタ１００が設けられている。高耐圧トランジスタ１００は、第１ゲート絶縁層１０２と、第１ゲート絶縁層１０２の両端に形成され第１ゲート絶縁層１０２と比してその膜厚が大きい第２ゲート絶縁層１０４と、少なくともゲート絶縁層１０２の上方に設けられたゲート電極１０６と、ゲート電極１０６の側面に設けられたサイドウォール絶縁層１０８と、半導体層１０内に設けられたソース領域またはドレイン領域となる第１不純物領域１１０と、第１不純物領域１１０を包合するように設けられたオフセット不純物領域１２０と、を有する。オフセット不純物領域１２０は、第１不純物領域１１０と同一の導電型であり、その不純物濃度が第１不純物領域１１０と比して低い不純物領域である。さらに、素子形成領域１０ＨＶ内には、ウェル電位をとるためのコンタクトとなる第２不純物領域１３０と、第２不純物領域１３０を包含するように設けられたオフセット不純物領域（図示せず）が設けられている。第２オフセット不純物領域は、第２不純物領域１３０と同一の導電型であり、その不純物濃度が第2不純物領域１３０と比して低い不純物領域である。この素子形成領域１０ＨＶおいて、第１不純物領域１１０および第２不純物領域１３０以外の領域には、絶縁層８に到達しない深さを有する絶縁層２２が形成されている。
【００２３】
つまり、チャネル領域のＷ方向に沿った断面構造をみると、図３に示すように、素子分離絶縁層２０により画定された素子形成領域１０ＨＶに、第１ゲート絶縁層１０２と、第１ゲート絶縁層１０２の上方に設けられたゲート電極１０６とが設けられ、チャネル領域とコンタクトとなる第２不純物領域１３０とは、絶縁層２２により分離されている。このとき、図１および図３に示すように、平面視したときに、チャネル領域の幅方向に沿ったゲート電極１０６の端部は、絶縁層２２と重なることのないパターンを有している。なお、ここで、「チャネル領域」とは、ゲート電極１０６の下方に位置する半導体層１０であって、その表面の高さが第１不純物領域（ソース領域またはドレイン領域）１１０と同一の高さである領域をいう。
【００２４】
本実施の形態にかかる半導体装置によれば、チャネル領域を幅方向にみたときのゲート電極１０６の端部が絶縁層２２と重ならないパターンを有している。本実施の形態にかかる半導体装置に例示されるように、２回の熱酸化工程を経て、絶縁層８に到達する素子分離絶縁層２０を形成する場合、素子分離絶縁層２０と半導体層１０との境界近傍で、半導体層１０の結晶構造が壊れてしまう（偏析）ことがある。これにより、先の工程で導入した不純物濃度が低下してしまうことがある。この現象は、素子分離絶縁層２０の周囲に形成される絶縁層２２の下方の半導体層１０において特に生じやすく、絶縁層２２の上にゲート電極１０６が乗り上げていることにより、寄生ＭＯＳトランジスタが生じやすい。しかし、本実施の形態にかかる半導体装置では、ゲート電極１０６が絶縁層２２の上に乗り上げていない。そのため、ゲート電極１０６の端部において寄生素子が形成されることがなく、本来のチャネルの特性に影響を与えることがない。その結果、信頼性の向上した半導体装置を提供することができる。
【００２５】
１．２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図４ないし図１３を参照しつつ説明する。図４ないし図１３は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図であり、図２に対応する断面を示す図である。
【００２６】
（１）まず、図４に示すように、支持基板６の上に、絶縁層８と、半導体層１０とが積層されたＳＯＩ基板を準備する。半導体層１０としては、たとえば、単結晶シリコン層を用いることができる。半導体層１０の膜厚は、５００〜２０００ｎｍであることが好ましい。
【００２７】
ついで、図４に示すように、高耐圧トランジスタ１００が形成される領域にウェル３０を形成する。ウェル３０は、まず、半導体層１０の上に、たとえば、酸化膜からなる犠牲膜１２を形成し、その後、所定のパターンを有するマスク層Ｍ１を形成する。マスク層Ｍ１としては、たとえば、レジスト層を用いることができ、公知のリソグラフィおよびエッチング技術により、パターニングされ形成される。その後、所定の導電型の不純物を半導体層１０に導入することで、ウェル３０を形成することができる。不純物の導入では、必要に応じて拡散のための熱処理を行ってもよい。その後、マスク層Ｍ１は、除去される。
【００２８】
（２）次に、図５に示すように、トランジスタ１００のオフセット不純物領域１２０を形成する（図１参照）。この工程では、まず、図５に示すように、オフセット不純物領域１２０が形成される領域に開口を有するマスク層Ｍ２を形成する。その後、マスク層Ｍ２をマスクとして、所定の導電型の不純物を、たとえば、イオン注入法により半導体層１０に導入し、必要に応じて拡散のための熱処理を施す。これにより、オフセット不純物領域１２０が形成される。その後、マスク層Ｍ２および犠牲膜１２は、それぞれの膜質に応じた除去方法により除去される。
【００２９】
（３）次に、図６に示すように、半導体層１０の上に、第１絶縁層１４を形成する。第１絶縁層１４としては、酸化シリコン膜、窒化酸化シリコン膜などを用いることができる。第１絶縁層１４は、たとえば、ＣＶＤ法などにより形成することができる。
【００３０】
ついで、第１絶縁層１４の上に、ストッパ絶縁層１６を形成する。ストッパ絶縁層１６としては、窒化シリコン膜を形成することができる。ストッパ絶縁層１６は、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１６の上に、所定のパターンのマスク層Ｍ３を形成する。マスク層Ｍ３は、素子分離絶縁層２０（図１参照）が形成される領域に開口を有している。
【００３１】
（４）次に、図７に示すように、マスク層Ｍ３をマスクとして、第１絶縁層１４およびストッパ絶縁層１６を除去する。その後、パターニングされたストッパ絶縁層１６および第１絶縁層１４とをマスクとして、半導体層１０をエッチングし、トレンチ１８を形成する。このトレンチ１８の形成では、トレンチ１８の底部が、絶縁層８に到達することのないように形成する。半導体層１０のエッチングは、たとえば、ドライエッチングにより行う。
【００３２】
（５）次に、図８に示すように、ストッパ絶縁層１６を熱酸化のマスクとして、選択熱酸化を行うことにより、トレンチ１８に絶縁層２０ａを形成する。この絶縁層は、後の工程で、さらに酸化され、素子分離絶縁層２０（図１参照）となる。
【００３３】
（６）次に、図９に示すように、ストッパ絶縁層１６の上に、所定のパターンを有するマスク層Ｍ４を形成する。マスク層Ｍ４は、ソース領域またはドレイン領域となる第１不純物領域１１０、チャネル領域および基板電位をとるためにコンタクトとなる第２不純物領域１３０（図１ないし図３参照）が形成される領域以外を覆うパターンを有している。マスク層Ｍ４の形成は、上述のマスク層Ｍ１の形成と同様の方法で行うことができる。
【００３４】
（７）次に、図１０に示すように、ストッパ絶縁層１６を耐熱酸化マスクとして選択熱酸化を行う。これにより、第２ゲート絶縁層１０４および絶縁層８に到達する深さを有する素子分離絶縁層２０を形成することができる。同時に、ストッパ絶縁層１６に覆われていない領域には、その底面が絶縁層８に到達しない絶縁層２２が形成される。この絶縁層２２のうち、第１不純物領域１１０とチャネル領域との間に形成された絶縁層は、第２ゲート絶縁層１０４となる。その後、第１絶縁層１４およびストッパ絶縁層１６をそれぞれの膜質に応じた除去方法により除去する。
【００３５】
（８）次に、図１１に示すように、ゲート絶縁層となる絶縁層（図示せず）の形成を行う。絶縁層の形成は、熱酸化法により行うことができる。絶縁層としては、その膜厚が１００ｎｍないし５００ｎｍであることができる。ついで、絶縁層をパターニングすることにより、図１２に示す第１ゲート絶縁層１０２を形成することができる。絶縁層のパターニングは、公知のリソグラフィおよびエッチング技術により行うことができる。
【００３６】
（９）次に、図１２に示すように、第１不純物領域１１０のイオン注入を行うための保護膜として、絶縁層２０２を形成する。絶縁層２０２は、たとえば、熱酸化法により形成することができる。
【００３７】
（１０）次に、図１３に示すように、ゲート電極１０６の形成を行う。ゲート電極１０６は、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることにより形成することができる。このとき、ゲート電極１０６において、チャネル領域の幅方向に沿った端部が絶縁層２２に乗り上げることのないようパターニングする（図３参照）。その後、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極１０６の側面にサイドウォール絶縁層１０８（図１参照）が形成される。ついで、所定の導電型の不純物を公知の技術により、半導体層１０に導入することにより、ソース領域またはドレイン領域となる第１不純物領域１１０を形成する。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００３８】
２．第２の実施の形態
２．１．半導体装置
次に、第２の実施の形態にかかる半導体装置について、図１４ないし図１６を参照しつつ説明する。図１４は、本実施の形態にかかる半導体装置を説明する平面図である。図１５は、図１４のＩ−Ｉ線に沿った断面図である。図１６は、図１４のＩＩ−ＩＩ線に沿った断面図である。
【００３９】
図１５および図１６に示すように、本実施の形態にかかる半導体装置は、バルク状の半導体層１０を有する。半導体層１０には、素子分離絶縁層２０が設けられている。素子分離絶縁層２０は、公知のＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法またはＳＴＩ法のいずれかの形成方法によって形成することができる。本実施の形態では、ＳＴＩ法により形成された場合を図示する。この素子分離絶縁層２０により、素子形成領域１０ＨＶが画定されている。
【００４０】
素子形成領域１０ＨＶには、ウェル３０が設けられ、このウェル３０には、絶縁ゲート型電界効果トランジスタ（以下、「トランジスタ」ともいう。）１５０が設けられている。トランジスタ１５０は、ウェル３０の上に設けられたゲート絶縁層１５２と、ゲート絶縁層１５２の上に設けられたゲート電極１５４と、ゲート電極１５４の側面に設けられたサイドウォール絶縁層１５６と、半導体層１０に設けられ、ソース領域またはドレイン領域となる第１不純物領域１５８とを有する。不純物領域１５８の下方には、導電型は同一で、その不純物濃度の低いオフセット不純物領域１６０が設けられている。
【００４１】
本実施の形態にかかる半導体装置は、さらに、図１４に示すように、トランジスタ１５０の素子形成領域である素子形成領域１０ＨＶの外周に沿って、第１不純物領域１５８とは導電型の異なる第２不純物領域１７０が設けられている。第２不純物領域１７０は、基板電位を固定するためのコンタクトとなる。図１５に示すように、第１不純物領域１５８と第２不純物領域１７０とは、ゲート電極１５４のパターンの一部により分離されている。この点について、図１５に示すチャネル領域の長さ方向に沿ってみたときの断面を参照しつつ説明する。図１５に示すように、チャネル領域の上方に設けられた第１パターン１５４ａと、第１不純物領域１５８（オフセット不純物領域１６０）を挟んで第１パターン１５４ａと分離した第２パターン１５４ｂが設けられている。つまり、この第２パターン１５４ｂが、第２不純物領域１７０と、第１不純物領域１５８とを分離しているのである。
【００４２】
本実施の形態にかかる半導体装置によれば、図１６に示すように、チャネル領域を幅方向に見たときに、その端部が第２不純物領域１７０と重ならないようなパターンを有するゲート電極１５４が設けられている。つまり、ゲート電極１５４の端部が素子分離絶縁層２０の上に乗り上げることのない構造となっているため、素子分離絶縁層２０の近傍での寄生素子の発生を抑制することができる。その結果、特性のよい半導体装置を提供することができる。
【００４３】
２．２  半導体装置の製造方法
次に、第２の実施の形態にかかる半導体装置の製造方法について、図１７ないし図２１を参照しつつ説明する。図１７ないし２１は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図であり、図１５に対応する断面を示す図である。なお、以下の説明では、第１の実施の形態にかかる製造工程と同一にできる工程については、詳細な説明を省略することもある。
【００４４】
（１）まず、図１７に示すように、半導体層１０を準備する。ついで、公知の技術によりウェル３０の形成を行う。ついで、オフセット領域となる不純物領域１６０の形成を行う。ウェル３０およびオフセット不純物領域１６０は、所定のパターンを有するマスク層（図示せず）を形成した後、所定の導電型の不純物をたとえば、イオン注入法により、半導体層１０に導入し、必要に応じて熱拡散を行うことで形成することができる。
【００４５】
（２）次に、図１８に示すように、半導体層１０に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子形成領域を画定するための素子分離絶縁層２０を形成する。具体的には、まず、半導体層１０の全面に酸化膜１２と窒化膜１４との積層膜を形成し、これらの積層膜をパターニングして素子分離絶縁層２０を形成したい領域のみ開口する。その後、パターニングされた酸化膜１２および窒化膜１４をマスクとして半導体層１０をエッチングし、トレンチ１８を形成する。ついで、トレンチ１８を埋め込むように、半導体層１０の全面に絶縁層を形成し、窒化膜１４の表面が露出するまでＣＭＰを施すことにより、素子分離絶縁層２０を形成することができる。その後、残存している窒化膜１４および酸化膜１２をそれぞれの膜質に応じた除去方法により除去する。これにより、トランジスタ１００が形成される素子形成領域１０ＨＶが画定する。
【００４６】
（３）次に、図１９に示すように、半導体層１０の上に、ゲート絶縁層１５２を形成する。半導体層１０の全面に、ゲート絶縁層となる絶縁層（図示せず）を形成する。絶縁層の形成は、例えば熱酸化により行うことが出来る。ついで、絶縁層をパターンニングすることにより、図１９に示すゲート絶縁層152を形成することができる。絶縁層のパターンニングは、公知のリソグラフィ及びエッチング技術により行うことができる。ついで、ゲート絶縁層１５２の上に、ゲート電極となる導電層１５５を形成する。導電層１５５は、公知の材質および形成方法により形成することができる。
【００４７】
（４）次に、図２０に示すように、導電層１５５をパターニングすることで、ゲート電極１５４を形成することができる。このとき、ゲート電極１５４は、図１４に参照されるように、後述の工程で形成される第１不純物領域１５８（オフセット不純物領域１６０をも含む）と、第２不純物領域１７０が形成される領域以外を覆うようなパターンを有する。そのため、図２０に示す断面をみたときに、チャネルが誘起される領域の上に形成される第１パターン１５４ａと、第１パターン１５４ａと離間された位置に第２パターン１５４ｂが形成されることとなる。
【００４８】
ついで、ゲート電極１５４の側面にサイドウォール絶縁層１５６を公知の技術により形成する。その後、ソース領域およびドレイン領域となる第１不純物領域１５８の形成を行う。第１不純物領域１５８は、図１４に参照される平面図において、第１不純物領域１５８の位置に開口を有するマスク層（図示せず）を形成した後、不純物をたとえば、イオン注入法により半導体層に導入することで形成される。この際、ゲート電極１５４にも不純物が導入される。
【００４９】
（５）次に、素子形成領域１０ＨＶの外周に沿って、第２不純物領域１７０の形成が行われる。まず、図２１に示すように、第２不純物領域１７０を開口するマスク層Ｍ１を形成する。その後、不純物をたとえば、イオン注入法により半導体層１０に導入する。これにより、トランジスタ１５０を囲む第２不純物領域１７０（図１４ないし図１６参照）が形成される。
【００５０】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００５１】
３．第３の実施の形態
次に、第３の実施の形態にかかる半導体装置について、図２２を参照しつつ説明する。図２２は、第３の実施の形態にかかる半導体装置を模式的に示す断面図である。第３の実施の形態にかかる半導体装置は、高耐圧トランジスタ１５０と、低耐圧トランジスタ２００とが、絶縁層上の半導体層（ＳＯＩ層）に設けられた例である。
【００５２】
図２２に示すように、本実施の形態にかかる半導体装置は、支持基板６の上に絶縁層８および半導体層１０が順次設けられている。半導体層１０として、第１の実施の形態と同様とすることができる。
【００５３】
半導体層１０には、素子分離絶縁層２０が設けられており、第１素子形成領域１０ＨＶと、第２素子形成領域１０ＬＶとが画定されている。素子分離絶縁層２０は、公知のＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法またはＳＴＩ法のいずれかの形成方法によって形成することができる。本実施の形態では、ＳＴＩ法により形成された場合を図示する。また、素子分離絶縁層２０は、絶縁層８の底面に到達するまでの深さを有し、島状の第１素子形成領域１０ＨＶが形成されている。
【００５４】
第１素子形成領域１０ＨＶには、高耐圧トランジスタ１５０が設けられ、第２素子形成領域１０ＬＶには、低耐圧トランジスタ２００が設けられている。高耐圧トランジスタ１５０は、第２の実施の形態にかかる半導体装置として説明したトランジスタ１５０と同様の構造である。そのため、詳細な説明は省略する。
【００５５】
低耐圧トランジスタ２００は、半導体層１０に形成されたウェル３２と、ウェル３２の上に設けられたゲート絶縁層２０２と、ゲート絶縁層２０２の上に設けられたゲート電極２０４と、ゲート電極２０４の側面に設けられたサイドウォール絶縁層２０６と、半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２０８と、を有する。必要に応じて、オフセット領域が形成されていてもよい（図示せず）。
【００５６】
本実施の形態にかかる半導体装置によれば、ＳＯＩ層に高耐圧トランジスタ１５０と低耐圧トランジスタ２００とが混載された半導体装置を提供することができる。一般に、駆動電圧の異なるトランジスタを同一のＳＯＩ層に混載する場合には、それぞれのトランジスタ形成領域のＳＯＩ層の膜厚を異ならせる。そして、膜厚の大きい領域には高耐圧トランジスタが設けられ、膜厚の小さい領域には低耐圧トランジスタが設けられる。このことは、面内での上面の高さのばらつきを生じさせ、層間絶縁層や配線層の形成を困難とすることがあった。しかし、本実施の形態によれば、オフセット不純物領域１６０を面方向に広げることで、その耐圧が確保された高耐圧トランジスタ１５０を混載している。そのため、低耐圧トランジスタ２００の設計上規定される半導体層１０の膜厚に併せて、所望の耐圧が確保された高耐圧トランジスタ１５０を混載することができるのである。
【００５７】
また、本実施の形態にかかる半導体装置は、主に、第２の実施の形態にかかる半導体装置の製造方法に従い、一般的な低耐圧トランジスタの形成工程を組み合わせ、たとえば、ゲート電極１５４とゲート電極２０４の形成など共通できる工程を共通化することにより製造することができる。
【００５８】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５９】
【図１】第１の実施の形態にかかる半導体装置を説明する図。
【図２】第１の実施の形態にかかる半導体装置を説明する図。
【図３】第１の実施の形態にかかる半導体装置を説明する図。
【図４】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図５】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図６】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図７】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図８】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図９】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１０】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１１】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１２】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１３】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１４】第２の実施の形態にかかる半導体装置を説明する図。
【図１５】第２の実施の形態にかかる半導体装置を説明する図。
【図１６】第２の実施の形態にかかる半導体装置を説明する図。
【図１７】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１８】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１９】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図２０】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図２１】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図２２】第３の実施の形態にかかる半導体装置の製造工程を説明する図。
【符号の説明】
【００６０】
６…支持基板、  ８…絶縁層、  １０…半導体層、  １８…トレンチ、  ２０…素子分離絶縁層、  ２０ａ…絶縁層、  ２２…絶縁層、  ３０、３２…ウェル、  １００、１５０…トランジスタ、  １０２…第１ゲート絶縁層、  １０４…第２ゲート絶縁層、  １０６…ゲート電極、  １０８…サイドウォール絶縁層、  １１０…第１不純物領域（ソース領域またはドレイン領域）、  １２０…オフセット不純物領域、１３０…第２不純物領域、  １５２…ゲート絶縁層、  １５４…ゲート電極、  １５４ａ…第１パターン  １５４ｂ…第２パターン  １５６…サイドウォール絶縁層、  １５８…第１不純物領域（ソース領域またはドレイン領域）、  １６０…オフセット不純物領域、  １７０…第２不純物領域、  ２００…低耐圧トランジスタ、  ２０２…ゲート絶縁層、  ２０４…ゲート電極  ２０６…サイドウォール絶縁層、  ２０８…不純物領域（ソース領域またはドレイン領域）、  Ｍ１〜Ｍ４…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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