(57)【要約】  【課題】  貼合せ基板製造工程における静電気の帯電によるパーティクルの付着を抑制し、貼合せ工程におけるボイドやブリスタの発生を低減、歩留まりを改善する。  【解決手段】  活性層となる第１半導体基板１１を酸化膜１１ａを介して支持基板となる第２半導体基板１２に重ね合せて積層体１３を形成する。重ね合せる前の第１半導体基板１１又は第２半導体基板１２のいずれか一方又は双方の電気抵抗は０．００５〜０．２Ωｃｍである。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
活性層(16)となる第１半導体基板(11)を酸化膜(11a)を介して支持基板となる第２半導体基板(12)に重ね合せて積層体(13)を形成する貼合せ基板(10)の製造方法において、
重ね合せる前の前記第１半導体基板(11)又は前記第２半導体基板(12)のいずれか一方又は双方の電気抵抗率が０．００５〜０．２Ωｃｍであることを特徴とする貼合せ基板の製造方法。
【請求項２】
積層体(13)の貼合せ後に、この貼合せ基板(10)を水素ガスを含む還元雰囲気中で１０００〜１３５０℃の温度に１〜１０時間保持することを特徴とする請求項１記載の貼合せ基板の製造方法。
【請求項３】
積層体(13)が、酸化膜(11a)の形成された第１半導体基板(11)にイオン注入して、前記第１半導体基板(11)内部にイオン注入領域(11b)を形成した後、前記第１半導体基板(11)を第２半導体基板(12)に重ね合せて形成され、更に前記積層体(13)を前記イオン注入領域(11b)で分離することにより、前記第２半導体基板(12)上に酸化膜(11a)を介して活性層(16)を形成する請求項１記載の貼合せ基板の製造方法。
【請求項４】
積層体(13)を熱処理して貼合せた後に、前記貼合せた積層体(13)の第１半導体基板(11)を所定の厚さに研磨して活性層(16)を形成する請求項１記載の貼合せ基板の製造方法。
【請求項５】
請求項１ないし４のいずれか１項に記載の方法で製造された貼合せ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１半導体基板を酸化膜を介して第２半導体基板に貼合せて貼合せ基板を製造する方法に関するものである。更に詳しくは、例えば、半導体基板としてシリコン基板を用いた場合、ＳＯＩ(Silicon On Insulator)基板を製造する方法に関するものである。
【背景技術】
【０００２】
従来、ＳＯＩ基板の製造方法として、ＳＯＩ層となる第１半導体基板を酸化膜を介して支持基板となる第２半導体基板に貼合せる貼合せ法を用いたＳＯＩ基板の製造方法と、シリコン基板中に酸素を高濃度にイオン注入しシリコン基板内部に酸化膜を形成するＳＩＭＯＸ(Separation by IMplanted OXygen)法を用いたＳＯＩ基板の製造方法が知られている。しかし、ＳＩＭＯＸ法を用いたＳＯＩ基板の製造方法と比較して貼合せ法を用いたＳＯＩ基板の製造方法では、第１シリコン基板と第２シリコン基板の２枚を使用する必要があり、また貼合せ工程で基板表面にパーティクルや有機物等が付着することにより貼合せ欠陥であるボイド（図４）やブリスタ（図５）が発生したり、ドーパントや金属等にて基板が汚染されることによりデバイスの電気的特性が劣化するため、貼合せ基板の歩留まりを制御することが困難であった。
この点を解消するために、上記２枚の基板の貼合せを行う環境、即ちクリーンルームに関する技術を向上し、人間の介入しないクリーンロボット等の自動貼合せ装置を導入することにより、貼合せ法を用いたＳＯＩ基板の歩留まりを大幅に改善できるようになってきた。なお、上記クリーンルームに関する技術を向上させる方法としては、空気中の粒子やガス状汚染物等がクリーンルームに侵入するのを防止する防塵用エアフィルタを通気口に設けたり、基板を装置内へハンドリングする際、装置外の雰囲気を装置内に入れることなくハンドリングすることが可能な基板ケースを用いたり、クリーンルーム内の各部材の低発塵化により塵埃の発生を低減したり、クリーンルーム内の空気をイオン化して基板表面の電荷を逆極性のイオンで中和するイオナイザを用いて基板の帯電を防止したり、或いは基板を界面活性剤を添加した薬液で洗浄する方法等が挙げられる。
【０００３】
一方、近年、ソース・ドレインと基板との接合容量（電気容量）を小さくして回路を高速化したり、漏れ電流を少なくして回路を低消費電力化したり、また微細化による高集積化を図るために、ＳＯＩ層の厚さを０．１μｍ以下とする薄膜ＳＯＩ基板の開発が進んできている。
この薄膜ＳＯＩ基板では、今まで問題とされなかった０．１μｍ程度のサイズのパーティクルが貼合せ欠陥の原因となる不具合があった。
この点を解消するために、２枚の半導体基板の貼合せ時における雰囲気中の炭素濃度を１００ｐｐｔ(part per trillion)以下とする貼合せ半導体基板の製造方法（例えば、特許文献１参照。）や、水素イオン注入分離法により貼合せウェーハを製造する方法であって２枚の基板の貼合せ面の炭素濃度を３×１０14ａｔｏｍｓ／ｃｍ2以下とする貼合せウェーハの製造方法（例えば、特許文献２参照。）が開示されている。上記特許文献１に示された貼合せ半導体基板の製造方法では、貼合せ雰囲気、特に貼合せ時の基板の主面の炭素濃度を管理して、２枚の基板の貼合せ面の炭素濃度を低く抑えることにより、貼合せ熱処理後であっても接合強度が高く、貼合せ面で剥れが生じないとしている。また特許文献２に示された貼合せウェーハの製造方法では、貼合せ基板の結合不良と貼合せ面の有機物汚染の指標となる貼合せ面の炭素濃度を３×１０14ａｔｏｍｓ／ｃｍ2以下とすることにより、分離熱処理後にイオン注入領域で分離しない分離不良や、或いは２枚の基板の貼合せ面において全面又は一部が剥れる結合不良などの発生を防止することができるとともに、その後、高温の結合熱処理を行ってもボイドの発生を防止できるとしている。
【特許文献１】特許第３１４２２０６号公報（請求項１、段落［０００５］、段落［０００９］）
【特許文献２】特開２０００−３０９９２号公報（請求項２、段落［０００９］、段落［００１０］、［００１１］）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来の特許文献１及び２に示された貼合せウェーハの製造方法では、貼合せ前の２枚の基板の電気抵抗が比較的大きいため、基板の一部を導電性部材に接触させても、イオナイザで除去しきれない静電気が基板に発生し、この静電気により基板の貼合せ面にパーティクル等が吸着する場合があった。このため上記パーティクル等が貼合せ欠陥であるボイドやブリスタの発生原因となる問題点があった。
本発明の目的は、貼合せ時の結合熱処理後のボイドやブリスタの発生を低減でき、貼合せ基板の歩留まりを向上できる、貼合せ基板の製造方法及びその貼合せ基板を提供することにある。
【課題を解決するための手段】
【０００５】
本発明者らは、貼合せ法の一つである水素イオン注入分離法（スマートカット法）を用いて貼合せ基板を作成し、この貼合せ基板の貼合せ面における欠陥であるボイドの発生原因に関して詳細に調査した結果、ある一定環境下で貼合せ基板の歩留まりと基板の抵抗率に相関関係があることを見出した。即ち、基板の抵抗率が小さくなるに従って、ボイドの発生頻度が低くなることを見出して本発明に到達した。
【０００６】
請求項１に係る発明は、図１に示すように、活性層１６となる第１半導体基板１１を酸化膜１１aを介して支持基板となる第２半導体基板１２に重ね合せて積層体１３を形成する貼合せ基板の製造方法の改良である。
その特徴ある構成は、重ね合せる前の第１半導体基板１１又は第２半導体基板１２のいずれか一方又は双方の電気抵抗率が０．００５〜０．２Ωｃｍであることを特徴とする。
この請求項１に記載された貼合せ基板の製造方法では、第１半導体基板１１又は第２半導体基板１２のいずれか一方又は双方の電気抵抗を小さくすることにより、基板１１，１２に静電気が発生しても、これらの基板１１，１２を導電性を有する部材と接触させることで上記静電気を放電させることができ、静電気によるパーティクルの吸着を抑制できるため、パーティクルに起因するボイドやブリスタの発生を低減できる。また、電気抵抗を小さくする第１半導体基板１１又は第２半導体基板１２内のドーパントが基板１１，１２内の転位の運動を抑制するため、貼合せ基板１０の強度を向上できるとともに、貼合せ基板１０に結合熱処理等の熱処理を行っても、スリップが発生しない。
【０００７】
請求項２に係る発明は、請求項１に係る発明であって、図１に示すように、積層体１３の貼合せ後に、この貼合せ基板１０を水素ガスを含む還元雰囲気中で１０００〜１３５０℃の温度に１〜１０時間保持することを特徴とする。
この請求項２に記載された貼合せ基板の製造方法では、貼合せ基板１０を水素ガスを含む還元雰囲気中で１０００℃〜１３５０℃の温度範囲に１時間〜１０時間保持することにより、活性層１６から電気抵抗を小さくしているドーパントを除去でき、活性層１６の電気抵抗率がデバイスを搭載できる通常の電気抵抗率１〜１０Ωｃｍとなる。
【０００８】
請求項３に係る発明は、請求項１に係る発明であって、図１に示すように、積層体１３が、酸化膜１１ａの形成された第１半導体基板１１にイオン注入して、第１半導体基板１１内部にイオン注入領域１１ｂを形成した後、第１半導体基板１１を第２半導体基板１２に重ね合せて形成され、更に積層体１３をイオン注入領域１１ｂで分離することにより、第２半導体基板１２上に酸化膜１１ａを介して活性層１６を形成することを特徴とする。
従来、積層体をイオン注入領域で分離して、第２半導体基板より薄い活性層が酸化膜上に形成されるため、この活性層が酸化膜を介して積層された第２半導体基板に高温の結合熱処理を施すと、基板の重ね合せ面に存在するパーティクルが膨張しようとする。このため第２半導体基板より薄くて機械的強度の低い酸化膜及び活性層が上記膨張力により変形して、上記基板の重ね合せ面に剥離部分が生じ、貼合せ欠陥が発生する。
しかし、上記請求項３に記載された貼合せ板の製造方法では、電気抵抗を小さくするドーパントが酸化膜１１ａ内や活性層１６内に存在するため、酸化膜１１ａ中や活性層１６内の転位の運動が抑制され、第２半導体基板１２より薄い酸化膜１１ａや活性層１６の機械的強度が向上する。このため基板の重ね合せ面に存在するパーティクルが高温の結合熱処理時に膨張しようとしても、比較的厚く機械的強度の高い第２半導体基板１２とともに、機械的強度の向上した酸化膜１１ａや活性層１６が上記膨張力を抑え込むので、上記重ね合せ面に剥離部分を発生させずに第２半導体基板１２に酸化膜１１ａを介して活性層１６をほぼ完全に貼合せることができる。
【０００９】
請求項４に係る発明は、請求項１に係る発明であって、図２に示すように、積層体１３を熱処理して貼合せた後に、この貼合せた積層体１３の第１半導体基板１１を所定の厚さに研磨して活性層１６を形成することを特徴とする。
第１半導体基板１１又は第２半導体基板１２に電気抵抗を小さくするためのドーパントを添加し、これらの基板１１，１２を重ね合せて活性層１６より厚い状態でこれらの基板１１，１２に高温の結合熱処理を施すので、基板の重ね合せ面に存在するパーティクルが上記結合熱処理時に膨張しようとしても、機械的強度の高い第１及び第２半導体基板１１，１２が上記膨張力を抑え込むので、上記重ね合せ面に剥離部分が全く発生せず、両基板１１，１２を酸化膜を介してほぼ完全に貼合せることができる。
【００１０】
請求項５に係る発明は、図１に示すように、上記請求項１ないし４のいずれか１項に記載の方法で製造された貼合せ基板である。
この請求項５に記載された貼合せ基板は静電気によるパーティクルの貼合せ面への付着が抑制され、貼合せ面へのボイドやブリスタの発生が低減されたものとなる。
【発明の効果】
【００１１】
以上述べたように、本発明によれば、積層体を形成する重ね合せる前の第１半導体基板又は第２半導体基板のいずれか一方又は双方の電気抵抗率を０．００５〜０．２Ωｃｍと小さくしたので、静電気によるパーティクルの基板への付着を抑制できる。この結果、高温の結合熱処理を重ね合せた両基板に施しても、貼合せ面にボイドが発生するのを低減できる。また、電気抵抗を小さくする第１又は第２半導体基板内のドーパントが基板内の転位の運動を抑制するため、貼合せ基板の強度を向上できるとともに、貼合せ基板に結合熱処理等を行っても、スリップが発生しない。
また、積層体の貼合せ後に貼合せ基板を、水素ガスを含む還元雰囲気中で１０００〜１３５０℃の温度に１〜１０時間保持することにより、電気抵抗を小さくした第１半導体基板又は第２半導体基板の電気抵抗率が通常の電気抵抗率１〜１０Ωｃｍになるので、この貼合せ基板にデバイスを搭載できる。この結果、本発明の貼合せ基板を通常のデバイス仕様の半導体基板として使用することができる。
【００１２】
また、貼合せ基板が、酸化膜の形成された第１半導体基板内部にイオン注入領域を形成し、この第１半導体基板を第２半導体基板に重ね合せた後、上記イオン注入領域で分離する半導体基板であり、第２半導体基板より薄い酸化膜内や活性層内に電気抵抗を小さくするドーパントが存在すれば、酸化膜内や活性層内の転位の運動が抑制されるので、酸化膜等の機械的強度が向上する。この結果、基板の重ね合せ面に存在するパーティクルが高温の結合熱処理時に膨張しようとしても、上記酸化膜等が酸化膜等より厚い第２半導体基板とともに、上記膨張力を抑え込むので、上記重ね合せ面で剥離の発生しない貼合せ基板を得ることができる。
また、貼合せ基板が、積層体を熱処理して貼合せた後、第１半導体基板を研磨して活性層を形成する半導体基板であれば、第１半導体基板を研磨して薄くする前に高温の貼合せ熱処理を行うので、活性層より厚い第１又は第２半導体基板内に存在して電気抵抗を小さくするドーパントが基板内の転位の運動を抑制する。この結果、研磨する前の厚い第１半導体基板の機械的強度が上記薄い活性層より高いので、基板の重ね合せ面に存在するパーティクルが高温の結合熱処理時に膨張しようとしても、両基板がこの膨張力を効果的に抑え込み、重ね合せ面で剥離の全く発生しない貼合せ基板を得ることができる。
更に、上記方法で製造された貼合せ基板は、その貼合せ面へのボイドやブリスタの発生が低減されたものである。この結果、上記貼合せ基板ではその貼合せ面に剥離が発生しないものとなる。
【発明を実施するための最良の形態】
【００１３】
次に本発明を実施するための最良の形態を図面に基づいて説明する。
＜本発明の第１の実施の形態＞
図１に示すように、本発明のＳＯＩ基板１０の製造方法は、ＳＯＩ層１６となる第１シリコン基板１１に酸化膜１１ａを形成する酸化膜形成工程（図１（ｂ））と、この第１シリコン基板１１にイオンを注入して第１シリコン基板１１の内部にイオン注入領域１１ｂを形成するイオン注入工程（図１（ｃ））と、その第１シリコン基板１１を第２シリコン基板１２に重ね合せることにより積層体１３を形成する積層体形成工程（図１（ｅ））と、第１シリコン基板１１をイオン注入領域１１ｂで分離し第２シリコン基板１２上に酸化膜１１ａを介して薄膜の単結晶からなるＳＯＩ層１６を形成するＳＯＩ層形成工程（図１（ｆ）及び（ｇ））と、ＳＯＩ基板１０を水素ガスを含む還元雰囲気中で所定の温度に所定の時間保持する水素アニール工程（図１（ｈ））とを含む。
【００１４】
(Ａ) 酸化膜形成工程
図１（ａ）に示すように、第１シリコン基板１１及び第２シリコン基板１２を用意する。この第１シリコン基板１１と第２シリコン基板１２は同一表面積を有する。第１シリコン基板１１及び第２シリコン基板１２はチョクラルスキー法で製造され、一般的には、シリコン基板がＰ型であればボロン、Ｎ型であればリンをドーパントとしてシリコン融液中に高濃度で添加する。また、電気抵抗率が０．００５〜０．２Ωｃｍ、好ましくは０．００５〜０．０５Ωｃｍの低抵抗としたシリコン基板である。ここで、電気抵抗率を０．００５〜０．２Ωｃｍの範囲に限定したのは、０．００５Ωｃｍ未満では、後に行う水素アニール工程において、十分にドーパントであるボロン等を外方拡散することが困難となり、またチョクラルスキー法による単結晶引上げを行う際、ドーパントの添加量が多くなって、転位の発生しない単結晶を引上げることが困難となるからであり、０．２Ωｃｍを越えると、貼合せ歩留まりが殆ど向上しなくなるからである。
【００１５】
次に、図１（ｂ）に示すように、上記第１シリコン基板１１を９００℃以上の高温で熱酸化することにより、この基板１１の第１主面１１ｃ及び第２主面１１ｄを含む全表面に絶縁膜である酸化膜１１ａ（ＳｉＯ2膜）を形成する。上記酸化膜１１ａの厚さは５０〜３００ｎｍ、好ましくは１００〜２００ｎｍに形成される。ここで、酸化膜１１ａの厚さを５０〜３００ｎｍの範囲に限定したのは、５０ｎｍ未満では貼合せ界面に欠陥が発生し易く貼合せ歩留まりが低下し、３００ｎｍを越えると通常のイオン注入機の加速電圧では酸化膜１１ａを介してのイオン注入の深さが不十分なために必要なＳＯＩ層１１ｃの膜厚（２０〜１００ｎｍ）が得られないからである。なお、この実施の形態では、第１シリコン基板のみに酸化膜を形成したが、第２シリコン基板のみに、或いは第１及び第２シリコン基板の双方に酸化膜を形成してもよい。
【００１６】
(Ｂ) イオン注入工程
酸化膜１１ａが形成された上記第１シリコン基板１１の第１主面１１ｃ側から、水素分子イオン（Ｈ2+）を２．５×１０16／ｃｍ2以上のドーズ量で、又は水素ガスイオンである水素イオン（Ｈ+）を５．０×１０16／ｃｍ2以上のドーズ量でイオン注入する（図１（ｃ））。このイオン注入領域１１ｂは水素分子イオン又は水素ガスイオンの注入により第１シリコン基板１１の内部に酸化膜１１ａに平行に形成される。このとき、ドーパントを多く含む第１シリコン基板１１では、帯電した空孔やキンクサイト（ボンドが切れているサイト）の発生が促進されるため、水素イオンの注入により生じた結晶欠陥を速やかに回復して再結晶化することができる。この結果、水素イオンの注入による結晶の損傷を抑制できるので、高品質のＳＯＩ層１６が得られる。なお、水素ガスイオン（Ｈ+）の場合には、水素分子イオン（Ｈ2+）の場合の約２倍の注入量が必要である。更に上記イオン注入領域１１ｂの厚さは２００〜１２００ｎｍ、好ましくは５００〜７００ｎｍに設定される。ここで、イオン注入領域１１ｂの厚さを２００〜１２００ｎｍに限定したのは、２００ｎｍ未満では分離熱処理後に欠陥が発生し易くなり、１２００ｎｍを越えると通常のイオン注入ではそれ以上の深さで注入できないからである。
【００１７】
(Ｃ) 積層体形成工程
上記第１シリコン基板１１と第２シリコン基板１２をＲＣＡ法により洗浄した後、第２シリコン基板１２上に第１シリコン基板１１を酸化膜１１ａを介して室温で重ね合せて積層体１３を形成する（図１（ｅ））。このとき第１シリコン基板１１の第１主面１１ｃ側の酸化膜１１ａが第２シリコン基板１２に接するように重ね合せる。ここで、第１及び第２シリコン基板１１，１２の電気抵抗が小さいので、これらの基板１１，１２を搬送するウェーハチャックをステンレス鋼や導電性セラミックス等の導電性材料により形成し、接地されたウェーハチャックに基板１１，１２を接触させることにより、両基板１１，１２中の静電気をウェーハチャックから逃がすことができる。この結果、両基板１１，１２表面への静電気によるパーティクルの吸着を抑制できる。特にパーティクルのうち分極し易い炭素原子数の多い高分子有機物の基板１１，１２表面への付着を抑制できる。なお、第１シリコン基板の第２主面の酸化膜をエッチング等により除去した後、ＲＣＡ法により洗浄し、第２シリコン基板上に第１シリコン基板をその第１主面側の酸化膜を介して重ね合せるとともに、この積層体を搬送するウェーハチャックをステンレス鋼や導電性セラミックス等の導電性材料により形成しかつ接地すれば、このウェーハチャックと接触する第１シリコン基板の第２主面の電気抵抗が極めて小さくなるので、積層体中の静電気をウェーハチャックから更に効果的に逃がすことができる。
【００１８】
(Ｄ) ＳＯＩ層形成工程
上記積層体１３を炉に入れて熱処理する。熱処理温度は４５０℃以上、好ましくは５００〜７００℃であり、熱処理時間は１〜６０分間、好ましくは１０〜３０分間である。ここで、熱処理温度を４５０℃以上に限定したのは、４５０℃未満ではイオン注入領域１１ｂで分離できないからである。また熱処理時間を１〜６０分間の範囲に限定したのは、１分未満ではイオン注入領域で完全に分離されないという不具合があり、６０分を越えるとスループットが長くなり生産性が悪化するという不具合があるからである。なお、上記熱処理時の炉内雰囲気は窒素ガス、アルゴンガス等の不活性ガス雰囲気である。上記熱処理を行うと、第１シリコン基板１１内部のイオン注入領域１１ｂにおいて分離され、これにより酸化膜１１ａを介してＳＯＩ層１６が積層された第２シリコン基板１２からなるＳＯＩ基板１０を得ることができる。
このＳＯＩ基板１０には、結合熱処理を行う。具体的にはＳＯＩ基板を不活性ガス雰囲気中で１０００〜１３００℃、好ましくは１１００〜１２００℃の温度に、１〜３時間、好ましくは１〜２時間保持する。この結合熱処理の温度を１０００〜１３００℃の範囲に限定したのは、１０００℃未満では貼合せ面の結合は不十分であり、１３００℃を越えるとスリップ転移が発生するという不具合があるからである。この結合熱処理は高温で行われるため、貼合せ面にパーティクルが存在すると、このパーティクルが膨張しようとする。しかし、電気抵抗を小さくするドーパントが酸化膜１１ａ内ＳＯＩ層１６内に存在するため、酸化膜１１ａ中やＳＯＩ層１６内の転位の運動が抑制され、第２シリコン基板１２より薄い酸化膜１１ａやＳＯＩ層１６の機械的強度が向上する。このため基板の重ね合せ面に存在するパーティクルが高温の結合熱処理時に膨張しようとしても、比較的厚く機械的強度の高い第２シリコン基板１２とともに、機械的強度の向上した酸化膜１１ａやＳＯＩ層１６が上記膨張力を抑え込むので、上記重ね合せ面に剥離部分を発生させずに第２シリコン基板１２に酸化膜１１ａを介してＳＯＩ層１６をほぼ完全に貼合せることができる。この結果、貼合せ面にパーティクルが存在しても、このパーティクルはボイドやブリスタ等の貼合せ欠陥になり難い。
【００１９】
（Ｅ) 水素アニール工程
上記ＳＯＩ基板１０を別の炉に入れて再び熱処理する。熱処理時の炉内雰囲気は水素を含む還元雰囲気であり、熱処理温度は１０００℃〜１３５０℃、好ましくは１１５０〜１２００℃に設定し、熱処理時間は１〜１０時間、好ましくは１〜３時間に設定する。ここで熱処理温度を１０００℃〜１３５０℃の範囲に限定したのは、１０００℃未満ではＳＯＩ層１６及び酸化膜１１ａに分布するボロンを外方拡散することができず、１３５０℃を越えるとサセプターなどの面支持ボートを使用してもスリップなどの抑制が困難となるからである。また熱処理時間を１〜１０時間の範囲に限定したのは、１時間未満ではＳＯＩ層１６及び酸化膜１１ａに分布するボロンを外方拡散することができず、１０時間を越えるとスリップが発生しやすく、また生産性が悪くなるからである。この熱処理により、ＳＯＩ層１６及び酸化膜１１ａに分布していたボロンが外方拡散して、ＳＯＩ層１６及び酸化膜１１ａ中の多くのボロンがＳＯＩ層１６及び酸化膜１１ａから抜けるのでＳＯＩ基板１０の電気抵抗率が通常の電気抵抗率値１〜１０Ωｃｍになる。なお、この水素を含む還元雰囲気中の高温熱処理は、酸化膜１１ａを介してのＳＯＩ層１６と第２シリコン基板１２の貼合せ界面の結合を促進し、更にＳＯＩ層表面の平坦化を促すという効果も有する。また、第２シリコン基板１２はＳＯＩ層１６より厚いため、第２シリコン基板１２内には未だ多くのボロン等のドーパントが水素アニール処理によっても抜けずに残存している。この結果、第２シリコン基板１２内のドーパントが基板１２内の転位の運動を抑制するため、ＳＯＩ基板１０の強度を向上できる。
【００２０】
＜本発明の第２の実施の形態＞
図２は本発明の第２の実施の形態を示す。図２において図１と同一符号は同一部品を示す。
この実施の形態では、第１シリコン基板１１にイオン注入領域を形成せずに、第１及び第２シリコン基板１１，１２を酸化膜１１ａを介して積層し、この積層体１３に結合熱処理を行った後に、第１シリコン基板１１を研磨することによって薄膜ＳＯＩ基板を形成する方法である。具体的には、積層体形成工程において、第２シリコン基板１２上に第１シリコン基板１１を酸化膜１１ａを介して室温で重ね合せて積層体１３を形成し（図２（ｄ））、結合熱処理工程において、積層体１３を炉に入れて、窒素（Ｎ2）雰囲気又は酸素（Ｏ2）雰囲気中で１０００〜１３００℃、好ましくは１１００〜１２００℃の温度に、１〜３時間、好ましくは１〜２時間で保持して貼合せ、更にＳＯＩ層形成工程において、第１シリコン基板１１を研磨して、薄膜のＳＯＩ層１６を有するＳＯＩ基板１０を得る（図２（ｅ））。上記以外は第１の実施の形態と同一に構成される。
上記積層体１３に結合熱処理を行うと、基板の重ね合せ面に存在するパーティクルが膨張しようとするけれども、機械的強度の高い第１及び第２シリコン基板１１，１２が上記膨張力を抑え込むので、上記重ね合せ面に剥離部分が全く発生せず、両基板１１，１２を酸化膜１１ａを介してほぼ完全に貼合せることができる。
なお、上記第１及び第２の実施形態では、半導体としてシリコンを挙げたが、ＳｉＧｅ、ＳｉＣ、Ｇｅ等の半導体にも適用できる。
【実施例】
【００２１】
次に本発明の実施例を比較例とともに詳しく説明する。
＜実施例１＞
図１に示すように、先ず電気抵抗率が０．００５Ωｃｍ、酸素濃度が１０〜１３×１０17ａｔｏｍｓ／ｃｍ3（旧ＡＳＴＭ（American Society for Testing Materials））であるＰ型シリコンウェーハからなる第１シリコン基板１１及び第２シリコン基板１２をそれぞれ準備した。ドーパントとしてはボロンを用いた。次いで第１シリコン基板１１を乾燥した酸素雰囲気中で１０５０℃に４時間保持する熱処理を行い、第１シリコン基板１１の表面全体に０．１５〜０．２μｍ（１５００〜２０００Å）の酸化膜１１ａを形成した。その後、第１シリコン基板１１の第１主面１１ｃに５０ｋeＶの注入エネルギーで、水素分子イオン（Ｈ2+）６×１０16／ｃｍ2のドーズ量でイオン注入し、第１シリコン基板１１の内部にイオン注入領域１１ｂを形成した。次に第１シリコン基板１１と第２シリコン基板１２を洗浄した後、第１シリコン基板１１の第１主面１１ｃ側の酸化膜１１ａが第２シリコン基板１２に密着するように、第１シリコン基板１１を第２シリコン基板１２に重ね合せることにより、積層体１３を形成した。
この積層体１３を熱処理炉に収容し、この炉内を窒素（Ｎ2）ガス雰囲気中で５００℃に昇温し、３０分間保持することにより、積層体１３をイオン注入領域１１ｂで分離した。これにより酸化膜１１ａを介してＳＯＩ層１６が積層された第２シリコン基板１２からなるＳＯＩ基板１０を得た。その後、このＳＯＩ基板１０をアルゴンガス雰囲気中で１１００℃に２時間保持して結合熱処理を行った後に、ＳＯＩ基板１０を水素ガスを含む還元雰囲気中で１２００℃で１時間保持して脱ドーパント処理を行った。このＳＯＩ基板１０を実施例１とした。
【００２２】
＜実施例２＞
第１及び第２シリコン基板の電気抵抗率を０．０１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例２とした。
＜実施例３＞
第１及び第２シリコン基板の電気抵抗率を０．０５Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例３とした。
＜実施例４＞
第１及び第２シリコン基板の電気抵抗率を０．２Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例４とした。
【００２３】
＜実施例５＞
第１シリコン基板の電気抵抗率を０．００５Ωｃｍとし、第２シリコン基板の電気抵抗率を１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例５とした。
＜実施例６＞
第１シリコン基板の電気抵抗率を０．０１Ωｃｍに変更し、第２シリコン基板の電気抵抗率を１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例６とした。
＜実施例７＞
第１シリコン基板の電気抵抗率を０．０５Ωｃｍに変更し、第２シリコン基板の電気抵抗率を１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例７とした。
＜実施例８＞
第１シリコン基板の電気抵抗率を０．２Ωｃｍに変更し、第２シリコン基板の電気抵抗率を１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例８とした。
【００２４】
＜実施例９＞
第１シリコン基板の電気抵抗率を１Ωｃｍに変更し、第２シリコン基板の電気抵抗率を０．００５Ωｃｍとした以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例９とした。
＜実施例１０＞
第１シリコン基板の電気抵抗率を１Ωｃｍに変更し、第２シリコン基板の電気抵抗率を０．０１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例１０とした。
＜実施例１１＞
第１シリコン基板の電気抵抗率を１Ωｃｍに変更し、第２シリコン基板の電気抵抗率を０．０５Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例１１とした。
＜実施例１２＞
第１シリコン基板の電気抵抗率を１Ωｃｍに変更し、第２シリコン基板の電気抵抗率を０．２Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を実施例１２とした。
【００２５】
＜比較例１、３及び５＞
第１及び第２シリコン基板の電気抵抗率をそれぞれ１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を比較例１、３及び５とした。
＜比較例２＞
第１及び第２シリコン基板の電気抵抗率を１０Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を比較例２とした。
＜比較例４＞
第１シリコン基板の電気抵抗率を１０Ωｃｍに変更し、第２シリコン基板の電気抵抗率を１Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を比較例４とした。
＜比較例６＞
第１シリコン基板の電気抵抗率を１Ωｃｍに変更し、第２シリコン基板の電気抵抗率を１０Ωｃｍに変更した以外は、実施例１と同様にしてＳＯＩ基板を得た。このＳＯＩ基板を比較例６とした。
【００２６】
＜評価＞
実施例１〜１２と比較例１〜６のＳＯＩ基板の表面を外観を目視で観察することによりボイドを確認した。これは、ＳＯＩ層が薄膜化された状態であれば、ボイドが存在する部分は盛り上がって見えるので特別な装置を用いずともボイドを肉眼で観察することができるためである。その結果を表１及び図３に示す。なお、表１及び図３において、「貼合せ歩留まり」は、第１シリコン基板及び第２シリコン基板の電気抵抗率がそれぞれ１０Ωｃｍであるシリコン基板を使用した場合のボイドの発生歩留まりで、この歩留まりの数値を１としたときに、第１シリコン基板及び第２シリコン基板の電気抵抗率をそれぞれ変えた場合のボイドの発生歩留まりがどの程度の比率で変化するのかを定義した。また表１には第１及び第２シリコン基板の電気抵抗率も記載した。
【００２７】
【表１】
2007059704.tif 000003
【００２８】
表１及び図３から明らかなように、比較例１〜６では貼合せ歩留まりが０．９５〜１．０２であったのに対し、実施例１〜１２では貼合せ歩留まりが１．１０〜１．２３と高くなった。即ち、抵抗率０．２Ωｃｍ以下の低抵抗基板を使用することで、貼合せ歩留まりが向上することが分かった。なお実施例における貼合せ歩留まりは、実施例１が最も高く、実施例２、実施例３、実施例４、実施例５、実施例６、実施例９、実施例７、実施例１０、実施例１１、実施例８、実施例１２の順に低くなり、第１シリコン基板及び第２シリコン基板ともに電気抵抗率０．００５Ωｃｍという低抵抗基板を使用した実施例１が最も良好な結果が得られた。なお、比較例１，３，５の第１シリコン基板及び第２シリコン基板の電気抵抗率はそれぞれ１Ωｃｍと等しいにも拘わらず、貼合せ歩留まりの値が一致しないのは、第１シリコン基板又は第２シリコン基板のいずれか一方又は双方の電気抵抗率が異なる比較例２，４，６の貼合せ歩留まりを１と定義したためである。
【図面の簡単な説明】
【００２９】
【図１】本発明第１実施形態のシリコン基板の製造方法を工程順に示す図である
【図２】本発明第２実施形態のシリコン基板の製造方法を工程順に示す図である。
【図３】実施例１〜１２及び比較例１〜６の基板抵抗の変化に対する貼合せ歩留まりの変化を示す図である。
【図４】図１に対応する貼合せ欠陥であるボイドの断面図である。
【図５】図１に対応する貼合せ欠陥であるブリスタの断面図である。
【符号の説明】
【００３０】
１６    ＳＯＩ層（活性層）
１１    第１シリコン基板（第１半導体基板）
１１ａ  酸化膜
１１ｂ  イオン注入領域
１２    第２シリコン基板（第２半導体基板）
１３    積層体
１０    ＳＯＩ基板（貼合せ基板）
【図３】
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【図４】
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【図５】
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【図１】
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【図２】
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