(57)【要約】【課題】  簡易な構成によって高い破壊耐量と低いオン抵抗を可能にし、製造コストを低減できる半導体装置を提供すること。【解決手段】  本発明にかかる半導体装置は、Ｎ−型エピタキシャル層１０２上のＰ型ベース拡散層１０３、Ｎ−型エピタキシャル層１０２に達する複数のゲート電極１１２、ゲート電極１１２の近傍領域のＮ型ソース拡散層１０４、Ｎ型ソース拡散層１０４を外した領域の第１のＰ＋型拡散層１０５、Ｐ型ベース拡散層１０３の内部に包含され、第１のＰ＋型拡散層１０５と離間するとともに第１のＰ＋型拡散層１０５よりも深く、トレンチの底面よりも浅く形成された第２のＰ＋型拡散層１０６、を有するものである。【選択図】  図２
2007059805.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の低濃度ベース領域と、
前記低濃度ベース領域の表面から前記第１の半導体層に達するように形成された複数の溝と、
前記複数の溝の表面に絶縁膜を介して形成されたゲート電極と、
前記低濃度ベース領域の表面であって前記絶縁膜に接して所定の幅に形成された第１導電型のソース領域と、
前記低濃度ベース領域の表面であって前記ソース領域を外した領域に形成された第２導電型の第１の高濃度ベース領域と、を有する半導体装置であって、
前記低濃度ベース領域の内部に包含され、前記第１の高濃度ベース領域と離間するとともに前記第１の高濃度ベース領域よりも深く、前記溝の底面よりも浅く形成された第２導電型の第２の高濃度ベース領域をさらに有する、
半導体装置。
【請求項２】
前記第２の高濃度ベース領域は、前記低濃度ベース領域の下部に形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記第２の高濃度ベース領域は、前記低濃度ベース領域の深さ方向の略中央部に形成されている、
請求項１に記載の半導体装置。
【請求項４】
前記第１の高濃度ベース領域と前記第２の高濃度ベース領域とは幅がほぼ同じであり、前記第１の高濃度ベース領域の直下に前記第２の高濃度ベース領域が形成されている、
請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１の高濃度ベース領域と前記第２の高濃度ベース領域とは幅が異なり、前記第１の高濃度ベース領域の直下に前記第２の高濃度ベース領域の一部が形成されている、
請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項６】
前記第１の高濃度ベース領域と前記第２の高濃度ベース領域とは幅が異なり、前記第２の高濃度ベース領域の直上に前記第１の高濃度ベース領域の一部が形成されている、
請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項７】
前記低濃度ベース領域の内部に、前記第１及び第２の高濃度ベース領域と離間するとともに、前記第１の高濃度ベース領域よりも深く、第２の高濃度ベース領域よりも浅くもしくは深く形成された、第２導電型の第３の高濃度ベース領域をさらに有する、
請求項１乃至６のいずれか一つに記載の半導体装置。
【請求項８】
前記第１の半導体層は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型のエピタキシャル層とを有し、
前記複数の溝は、前記エピタキシャル層に達するように形成されている、
請求項１乃至７のいずれか一つに記載の半導体装置。
【請求項９】
第１導電型の第１の半導体層に複数の溝を形成し、
前記複数の溝の表面に絶縁膜を介してゲート電極を形成し、
前記第１の半導体層の表面であって前記複数の溝に挟まれる領域に第２導電型の低濃度ベース領域を形成し、
前記低濃度ベース領域の表面であって前記絶縁膜に接して所定の幅に第１導電型のソース領域を形成し、
前記低濃度ベース領域の表面であって前記ソース領域を外した領域に第２導電型の第１の高濃度ベース領域を形成し、
前記低濃度ベース領域の内部に包含され、前記第１の高濃度ベース領域と離間するとともに前記第１の高濃度ベース領域よりも深く、前記溝の底面よりも浅く第２導電型の第２の高濃度ベース領域を形成する、
半導体装置の製造方法。
【請求項１０】
前記第２の高濃度ベース領域の形成は、
前記低濃度ベース領域の内部で前記第１の高濃度ベース領域から離間するような高エネルギーでイオン注入し、
前記注入したイオンを熱処理する、
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲートを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から高耐圧のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）として縦型のパワーＭＯＳＦＥＴが知られている。このようなパワーＭＯＳＦＥＴの一例であるトレンチゲート型ＭＯＳＦＥＴは、トレンチ（溝）の内部にゲート電極を設け、半導体基板の主面に対し縦方向にチャネルを形成することで、セルピッチのシュリンクを容易にして高集積化を実現するとともに、低いオン抵抗を可能としている。
【０００３】
このようなパワーＭＯＳＦＥＴでは、動作特性として、より低いオン抵抗、より高い破壊耐量のものが望まれており、さらに、より低い製造コストも要求されている。オン抵抗は、電圧降下や発熱などを抑えるためにできるだけ小さいことが好ましく、オフ時の破壊耐圧は、大電圧を扱うためにできるだけ高いことが好ましい。
【０００４】
従来の半導体装置として、例えば、特許文献１に記載されているものが知られている。図２５は、特許文献１に記載のものと同様の従来の半導体装置の断面図である。
【０００５】
図２５に示すように、この従来の半導体装置８００は、Ｎ型半導体基板９０１上に、Ｎ−型エピタキシャル層９０２とＰ型ベース拡散層９０３が積層形成されている。Ｐ型ベース拡散層９０３の表面からＮ−型エピタキシャル層９０２に達するようにトレンチ（溝）９１０が形成され、このトレンチ９１０の内面には、ゲート絶縁膜９１１を介してゲート電極９１２が埋め込まれている。
【０００６】
Ｐ型ベース拡散層９０３の上部の領域のうち、トレンチ９１０の近傍にＮ型ソース拡散層９０４が形成されている。Ｎ型ソース拡散層９０４に挟まれる領域には、Ｐ＋型拡散層９０５が、Ｐ型ベース拡散層９０３の表面からＮ−型エピタキシャル層９０２に達し、トレンチ９１０よりも深い位置まで形成されている。従来の半導体装置８００では、Ｐ＋型拡散層９０５を深い位置まで設けることにより、破壊耐量を向上させている。
【０００７】
また、従来の他の半導体装置として特許文献２に記載されているものが知られている。図２６は、特許文献２に記載のものと同様の従来の半導体装置の断面図である。
【０００８】
図２６に示すように、この従来の半導体装置９００は、Ｐ型ベース拡散層９０３の下にトレンチ９１０よりも深い位置までＰ＋型拡散層９０６を形成し、さらに、トレンチ９１０の底部にＮ＋型拡散層９０７を形成している。従来の半導体装置９００では、Ｐ＋型拡散層９０６とＮ＋型拡散層９０７を形成することにより、破壊耐量を向上させている。
【特許文献１】米国特許第５０７２２６６号公報
【特許文献２】特開２００５−５６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図２５の従来の半導体装置８００では、Ｐ型ベース拡散層９０３の表面からトレンチ９１０より深い位置までＰ＋型拡散層９０５を形成するため、製造工程において、強い熱拡散を行う必要がある。強い熱拡散を行った場合、他の拡散層も深くなるとともに、横方向にも拡散するので横方向の寸法も大きくなる。他の拡散層も深くなってしまうと、拡散層を浅く形成することができなくなるため、オン抵抗が増加してしまう。拡散層の横方向の寸法も大きくなると、トレンチ間隔あるいはトレンチで囲まれた単位領域であるセルのサイズが大きくなるため、半導体装置のチップサイズに影響するとともに、製造コストも増加してしまう。
【００１０】
また、図２６の従来の半導体装置９００では、トレンチ９１０よりも深い位置まで形成されたＰ＋型拡散層９０６と、トレンチ９１０底部のＮ＋型拡散層９０７とによって、破壊耐量を向上させているため、Ｐ＋型拡散層９０６のみでは、破壊耐量が劣化しうる。Ｐ＋型拡散層９０６のようにＮ型半導体基板９０１側（ドレイン側）に突出した部分には、電界が集中し破壊耐量が劣化する恐れがあるため、電界の集中を防ぎ破壊耐量を向上させるには、Ｐ＋型拡散層９０６とＮ＋型拡散層９０７の両方が必要となる。
【００１１】
このように、従来の半導体装置では、Ｐ型ベース層の表面からトレンチよりも深くＰ＋型領域を形成した場合、セルサイズの増加や製造コストが増加してしまったり、トレンチ底部にＮ＋型層を形成しなければ破壊耐量が劣化する恐れがある。すなわち、従来の半導体装置では、破壊耐量を高く、かつ、オン抵抗を低くするためには、構成や製造方法が複雑になるとともに、製造コストが高いという問題点があった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の低濃度ベース領域と、前記低濃度ベース領域の表面から前記第１の半導体層に達するように形成された複数の溝と、前記複数の溝の表面に絶縁膜を介して形成されたゲート電極と、前記低濃度ベース領域の表面であって前記絶縁膜に接して所定の幅に形成された第１導電型のソース領域と、前記低濃度ベース領域の表面であって前記ソース領域を外した領域に形成された第２導電型の第１の高濃度ベース領域と、を有する半導体装置であって、前記低濃度ベース領域の内部に包含され、前記第１の高濃度ベース領域と離間するとともに前記第１の高濃度ベース領域よりも深く、前記溝の底面よりも浅く形成された第２導電型の第２の高濃度ベース領域をさらに有するものである。
【００１３】
この半導体装置によれば、低濃度ベース領域の内部に、第１の高濃度ベース領域と第２の高濃度ベース領域を形成するため、寄生バイポーラトランジスタの動作が抑止されるとともに、寄生バイポーラトランジスタのベース抵抗が低減する。このため、簡易な構成によって高い破壊耐量と低いオン抵抗を可能にし、半導体装置の製造コストを低減することができる。
【００１４】
本発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体層に複数の溝を形成し、前記複数の溝の表面に絶縁膜を介してゲート電極を形成し、前記第１の半導体層の表面であって前記複数の溝に挟まれる領域に第２導電型の低濃度ベース領域を形成し、前記低濃度ベース領域の表面であって前記絶縁膜に接して所定の幅に第１導電型のソース領域をそれぞれ形成し、前記低濃度ベース領域の表面であって前記ソース領域を外した領域に第２導電型の第１の高濃度ベース領域を形成し、前記低濃度ベース領域の内部に包含され、前記第１の高濃度ベース領域と離間するとともに前記第１の高濃度ベース領域よりも深く、前記溝の底面よりも深く第２導電型の第２の高濃度ベース領域を形成するものである。
【００１５】
この半導体装置の製造方法によれば、低濃度ベース領域の内部に、第１の高濃度ベース領域と第２の高濃度ベース領域を形成するため、寄生バイポーラトランジスタの動作が抑止されるとともに、寄生バイポーラトランジスタのベース抵抗が低減する。このため、簡易な構成によって高い破壊耐量と低いオン抵抗が可能な半導体装置を製造でき、半導体装置の製造コストを低減することができる。
【発明の効果】
【００１６】
本発明によれば、簡易な構成によって、高い破壊耐量と低いオン抵抗を可能にし、製造コストを低減できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、正方形セルで構成されるトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ベース拡散層内の上部に第１のＰ＋型拡散層、Ｐ型ベース拡散層内の下部に第２のＰ＋型拡散層を有することを特徴としている。
【００１８】
ここで、図１及び図２を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００は、高耐圧の縦型パワーＭＯＳＦＥＴであり、トレンチゲート型ＭＯＳＦＥＴである。図１は、半導体装置１００の平面図、図２は、図１におけるＡ−Ａ'断面図である。尚、図１では、層間絶縁膜１１３及びソース電極１１４についての図示を省略している。
【００１９】
図１に示されるように、この半導体装置１００は、複数の正方形状の単位セル（正方形セル）１０を離間して配置し形成されている。各単位セル１０の表面は、単位セル１０の周辺部に形成されたＮ型ソース拡散層１０４と、単位セル１０の中央部に形成されたＰ＋型拡散層１０５から構成されている。そして、各単位セル１０の間の領域にゲート電極１１２が配置されている。
【００２０】
図２に示されるように、この半導体装置１００は、Ｎ型半導体基板１０１を有している。Ｎ型半導体基板１０１は、Ｎ型の高濃度半導体基板であり、例えば、シリコン基板である。Ｎ型半導体基板１０１上の全面には、Ｎ−型エピタキシャル層１０２が形成されている。Ｎ−型エピタキシャル層１０２は、Ｎ型半導体基板１０１よりも不純物濃度が低いＮ型の低濃度半導体層である。Ｎ−型エピタキシャル層１０２は、Ｎ型半導体基板１０１とともに第１のＮ型半導体層を構成し、ＭＯＳＦＥＴのドレインとして動作する。
【００２１】
Ｎ−型エピタキシャル層１０２の上には、Ｐ型ベース拡散層１０３が形成されている。Ｐ型ベース拡散層１０３は、Ｐ型の低濃度半導体領域（低濃度ベース領域）であり、ＭＯＳＦＥＴの動作時にゲート電極１１２近傍にチャネルが形成されるチャネル領域（チャネル形成領域）となる。
【００２２】
Ｐ型ベース拡散層１０３の表面であってゲート電極１１２の近傍領域、すなわち、ゲート酸化膜に接して所定の幅の領域には、Ｎ型ソース拡散層１０４が形成されている。Ｎ型ソース拡散層１０４は、Ｎ型の高濃度半導体領域（ソース領域）であり、ＭＯＳＦＥＴのソースとして動作する。
【００２３】
Ｐ型ベース拡散層１０３の表面であってＮ型ソース拡散層１０４に挟まれる領域、すなわち、Ｎ型ソース拡散層１０４が形成されていない領域（Ｎ型ソース拡散層１０４を外した領域）には、第１のＰ＋型拡散層１０５が形成されている。第１のＰ＋型拡散層１０５は、Ｐ型の高濃度半導体領域（第１の高濃度ベース領域）であり、ＭＯＳＦＥＴのベースコンタクト領域として動作する。
【００２４】
さらに、Ｐ型ベース拡散層１０３の内部に包含される領域であり、Ｐ型ベース拡散層１０３の下部には、第２のＰ＋型拡散層１０６が形成されている。第２のＰ＋型拡散層１０６は、第１のＰ＋型拡散層１０５と離間するとともに、第１のＰ＋型拡散層１０５よりも深く、かつ、トレンチ１１０の底面よりも浅く、第１のＰ＋型拡散層１０５の直下に形成されている。第２のＰ＋型拡散層１０６は、第１のＰ＋型拡散層と同様に、Ｐ型の高濃度半導体領域（第２の高濃度ベース領域）である。この例では、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６とは、ほぼ同じ幅であり、第１のＰ＋型拡散層１０５の直下に第２のＰ＋型拡散層１０６が存在する。第２のＰ＋型拡散層１０６は、後述するように、アバランシェ電流が流れて寄生バイポーラトランジスタを動作させるのを抑止するとともに、寄生バイポーラトランジスタのベース抵抗を低減する。
【００２５】
Ｎ型半導体基板１０１上には、Ｎ型ソース拡散層１０４及びＰ型ベース拡散層１０３の表面から、Ｎ型ソース拡散層１０４及びＰ型ベース拡散層１０３を貫通して、Ｎ−型エピタキシャル層１０２に達するようにトレンチ（溝）１１０が形成されている。このトレンチ１１０には、トレンチ１１０の内面を被覆するようにゲート酸化膜（ゲート絶縁膜）１１１が形成されている。また、トレンチ１１０の内部には、ゲート電極１１２が埋め込まれている。ゲート電極１１２は、例えば、ポリシリコンで形成され、トレンチ１１０の内部を開口部までほぼ充填している。
【００２６】
ゲート電極１１２上には、トレンチ１１０の開口部とＮ型ソース拡散層１０４の一部の領域を覆うように層間絶縁膜１１３が形成されている。なお、図示を省略しているが、層間絶縁膜１１３には、コンタクトホールが形成されており、このコンタクトホールによって、ゲート電極１１２が外部へ引き出されている。
【００２７】
Ｎ型ソース拡散層１０４、第１のＰ＋型拡散層１０５及び層間絶縁膜１１３の上にソース電極１１４が形成されている。ソース電極１１４は、Ｎ型ソース拡散層１０４の表面に形成されるコンタクトホールにより、Ｎ型ソース拡散層１０４と電気的に接続されている。
【００２８】
Ｎ型半導体基板１０１の下の全面には、ドレイン電極１１５が形成されている。ドレイン電極１１５は、半導体装置のトレンチ１１０が形成される側の面（表面）とは反対側の面（裏面）、すなわち、ソース電極１１４が形成される面と反対側の面に形成されている。
【００２９】
次に、図３を用いて、本実施形態にかかる半導体装置の製造方法について説明する。まず、図３（ａ）に示すように、Ｎ型半導体基板１０１上にＮ−型エピタキシャル層１０２を形成し、フォトリソグラフィ法により、Ｎ−型エピタキシャル層１０２の表面側から選択的にプラズマシリコンエッチングを行い、トレンチ１１０を形成する。そして、トレンチ１１０の内面に熱酸化法によりゲート酸化膜１１１を形成し、ＣＶＤ法により、Ｎ−型エピタキシャル層１０２の表面及びトレンチ１１０の内部にポリシコンを堆積する。このポリシリコンにリンの高濃度不純物を注入し、高温処理した後、不要な部分のポリシリコンをエッチバックして、トレンチ１１０の内部のみに選択的にポリシリコンが残るようにして、ゲート電極１１２を形成する。
【００３０】
次いで、図３（ｂ）に示すように、Ｎ−型エピタキシャル層１０２の表面側からボロンをイオン注入した後、熱処理を行って、Ｐ型ベース拡散層１０３を形成する。そして、フォトリソグラフィ法によりレジストマスクを形成し、トレンチ１１０に隣接した部分にヒ素をイオン注入し、熱処理を行ってＮ型ソース拡散層１０４を形成する。
【００３１】
次いで、図３（ｃ）に示すように、フォトリソグラフィ法によりレジストマスクを形成し、セル中央部にボロンを２回イオン注入した後、熱処理を行って第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６を形成する。
【００３２】
このとき、イオン注入するエネルギー量によって、第２のＰ＋型拡散層１０６が形成される位置（深さ）を調整する。注入するエネルギーを高くするほど、イオンが深く注入され、第２のＰ＋型拡散層１０６がより深い位置に形成される。第２のＰ＋型拡散層１０６の形成ために注入するエネルギーは、第２のＰ＋型拡散層１０６が、第１のＰ＋型拡散層１０５から離間し、かつ、Ｐ型ベース拡散層１０３の内部に形成できる量である。
【００３３】
すなわち、第１のＰ＋型拡散層１０５を形成するために飛程の短いイオン注入を行い、第２のＰ＋型拡散層１０６を形成するために飛程の長いイオン注入を行う。例えば、第１のＰ＋型拡散層１０５を形成するためのエネルギーは、３０ｋｅＶ程度の低エネルギーであり、第２のＰ＋型拡散層１０６を形成するためのエネルギーは、３００ｋｅＶ程度の高エネルギーである。
【００３４】
また、このとき注入するイオンのドーズ量によって、形成される第２のＰ＋型拡散層１０６の不純物濃度を調整する。ドーズ量が高いほど、第２のＰ＋型拡散層１０６の不純物濃度が高くなる。不純物濃度を高くすると、その部分の電界が強くなりまた、抵抗値が低くなる。したがって、ドーズ量を高くすることにより、寄生バイポーラトランジスタにブレークダウン電流が流れるのをより抑止し、寄生バイポーラトランジスタのベース抵抗をより低減する。例えば、第２のＰ＋型拡散層１０６を形成するためのドーズ量は、１×１０１１ａｔｏｍ／ｃｍ２以上である。
【００３５】
本実施形態では、Ｐ型ベース拡散層１０３の表面から深い位置まで連続してＰ＋型拡散層を形成するのではなく、第１のＰ＋型拡散層１０５のイオン注入とは別に第２のＰ＋型拡散層１０６のイオン注入を行うため、より高い濃度のＰ＋型拡散層をＰ型ベース拡散層１０３の下部に形成することができるとともに、強い熱処理を行う必要がない。
【００３６】
次いで、図３（ｄ）に示すように、ＣＶＤ法によりシリコン酸化膜を堆積し、フォトリソグラフィ法及びドライエッチング法を用いてシリコン酸化膜をパターニングして、ゲート電極１１２及びＮ型ソース拡散層１０４の一部を覆う平面形状が格子状の層間絶縁膜１１３を形成する。そして、半導体基板表面、層間絶縁膜１１３の表面にアルミニウム膜をスパッタ法によって全面に堆積し、フォトリソグラフィ法及びドライエッチング法を用いてアルミニウム膜をパターニングして、ソース電極１１４を形成し、さらに、Ｎ型半導体基板１０１の裏面にスパッタ法によりドレイン電極１１５を形成する。こうして半導体装置１００が完成する。
【００３７】
尚、この例では、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の形成を、Ｎ型ソース拡散層１０４の形成後に行ったが、層間絶縁膜１１３やＮ型ソース拡散層１０４とソース電極１１４のコンタクト形成後に行ってもよい。例えば、コンタクト形成後の場合、コンタクトホールからイオン注入を行い第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６を形成してもよい。この時にはエッチングによりコンタクトホールを広げてＮ型ソース拡散層１０４の表面の一部を露出させ、Ｎ型ソース拡散層１０４とソース電極１１４が接するように形成する必要がある。
【００３８】
次に、図４を用いて、本実施形態にかかる半導体装置の動作について説明する。図４（ａ）は、ＭＯＳＦＥＴがオンの時の電流の流れを示している。ゲート電極１１２とソース電極１１４との間に閾値以上の電圧が印加されると、ゲート電極１１２近傍のＰ型ベース拡散層１０３にチャネル領域が形成される。そうすると、電荷がＮ型ソース拡散層１０４からＮ型半導体基板１０１へ向かって移動し、ドレイン電極１１５からゲート電極１１２近傍を介してソース電極１１４へ、矢印４０１の方向へ向かって電流が流れる。
【００３９】
本実施形態では、第２のＰ＋型拡散層１０６を第１のＰ＋型拡散層１０５から離間して形成するため、第２のＰ＋型拡散層１０６の大きさにかかわらず、チャネル領域（ＭＯＳＦＥＴの閾値）を避けた領域にＰ＋型拡散層を形成できる。したがって、第２のＰ＋型拡散層１０６を設けても、ＭＯＳＦＥＴの閾値など通常動作時の特性に影響することがない。すなわち、この半導体装置１００のオン抵抗は、第２のＰ＋型拡散層１０６を有しない半導体装置と同様に、低い抵抗値である。
【００４０】
図４（ｂ）は、ＭＯＳＦＥＴがオフでブレークダウン発生時の電流の流れ、すなわちアバランシェ電流を示している。図は、例えば、Ｌ負荷のスイッチングによる電流の状態を表す。Ｌ負荷のスイッチングにより逆起電圧が発生して、ＭＯＳＦＥＴの耐圧を超えると、アバランシェ電流が発生し、このアバランシェ電流とＰ型ベース拡散層１０３の拡散層抵抗との電位差が発生し、Ｎ型ソース拡散層１０４、Ｐ型ベース拡散層１０３及びＮ−型エピタキシャル層１０２に寄生する寄生バイポーラトランジスタ４０３が動作しようとする。しかし、本実施形態では、Ｐ型ベース拡散層１０３の下部の第２のＰ＋型拡散層１０６下部に電界が集中することにより、アバランシェ電流が、第２のＰ＋型拡散層１０６を通過して、矢印４０２の方向へ向かって流れる。したがって、寄生バイポーラトランジスタ４０３が動作せず、バイポーラトランジスタによる熱破壊が発生しないため、ＭＯＳＦＥＴの破壊を防止でき、Ｌ負荷時のアバランシェ動作に対する破壊耐量を向上することができる。
【００４１】
ここで、本実施形態の半導体装置の効果を、図２７〜図３０に示すシミュレーション結果を用いて説明する。
【００４２】
図２７は、図２の半導体装置において、第２のＰ＋型拡散層１０６が無い場合の半導体装置のブレークダウン時のシミュレーション結果を示している。図２７（ａ）に示すように、この場合の半導体装置では、Ｐ＋型拡散層９０５がＰ型ベース拡散層９０３の表面から形成されているのみである。この半導体装置に逆起電圧をかけアバランシェ電流を発生させると、図２７（ｂ）の５０１に示すように、ゲート酸化膜９１１の近傍にアバランシェ電流が集中して流れる。したがって、図２の半導体装置において、第２のＰ＋型拡散層１０６が無い場合の半導体装置では、ブレークダウン時に熱によりゲート酸化膜が壊れやすく、半導体装置が破壊されやすい。
【００４３】
図２８は、本実施形態の半導体装置のブレークダウン時のシミュレーション結果を示している。図２８（ａ）に示すように、本実施形態の半導体装置は、図２と同様に、第１のＰ＋拡散層１０５と第２のＰ＋拡散層１０６を有している。この半導体装置に逆起電圧をかけアバランシェ電流を発生させると、図２８（ｂ）の５０２に示すように、第２のＰ＋拡散層１０６を通って、アバランシェ電流が流れる。したがって、本実施形態の半導体装置では、ゲート酸化膜１１１の近傍を電流が流れないため、ブレークダウン時にゲート酸化膜が壊れ難く、半導体装置が破壊され難い。
【００４４】
図２９は、図２の半導体装置において、第２のＰ＋型拡散層１０６が無い場合の半導体装置のリーク電流のシミュレーション結果を示している。図２９（ａ）に示すように、この場合の半導体装置は、Ｐ＋型拡散層９０５がＰ型ベース拡散層９０３の表面から形成されているのみであり、Ｐ型ベース拡散層９０３のゲート電極９１２近傍に寄生バイポーラトランジスタ５０３が寄生する。この場合の半導体装置のリーク電流をシミュレーションすると、図２９（ｂ）の５０４に示すように、Ｎ−型エピタキシャル層９０２の全面からＰ型ベース拡散層９０３の表面のＰ＋型拡散層９０５に向かってリーク電流が流れる。リーク電流５０４を示す線の密度は電流値に対応しており、Ｎ型ソース拡散層９０４下の近傍では、５０５に示すように線密度が高く電流が大きい。したがって、寄生バイポーラトランジスタ５０３のベース抵抗が大きく、リーク電流５０４を流し続けたときに、寄生バイポーラトランジスタ５０３が動作しやすいため、熱によりゲート酸化膜９１１やＰ型ベース拡散層９０３とＮ−型エピタキシャル層９０２の接合部が壊れやすく、半導体装置が破壊されやすい。
【００４５】
図３０は、本実施形態の半導体装置のリーク電流のシミュレーション結果を示している。図３０（ａ）に示すように、本実施形態の半導体装置は、図２と同様に、第１のＰ＋拡散層１０５と第２のＰ＋拡散層１０６を有しており、Ｐ型ベース拡散層１０３のゲート電極１１２近傍に寄生バイポーラトランジスタ５０６が寄生する。この半導体装置のリーク電流をシミュレーションすると、図３０（ｂ）の５０７に示すように、Ｎ−型エピタキシャル層１０２の全面からＰ型ベース拡散層１０３の表面の第１のＰ＋型拡散層１０５に向かってリーク電流が流れる。リーク電流５０７を示す線の密度は電流値に対応しており、Ｎ型ソース拡散層１０４下の近傍では、５０８に示すように図２９の５０５と比べて線密度が低く電流が小さい。したがって、寄生バイポーラトランジスタ５０６のベース抵抗が小さく、リーク電流５０７を流し続けたときに、寄生バイポーラトランジスタ５０６が動作し難いため、熱によりゲート酸化膜１１１やＰ型ベース拡散層１０３とＮ−型エピタキシャル層１０２の接合部が壊れ難く、半導体装置が破壊され難い。
【００４６】
尚、上記の例では、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６の幅が同じ場合について説明したが、これらの幅や厚さ、形状などは、異なるものであってもよい。第１のＰ＋型拡散層１０５が第２のＰ＋型拡散層１０６より幅が小さい場合、第１のＰ＋型拡散層１０５の直下に第２のＰ＋型拡散層１０６の一部が存在し、第２のＰ＋型拡散層１０６が第１のＰ＋型拡散層１０５より幅が小さい場合、第１のＰ＋型拡散層１０５の一部の直下に第２のＰ＋型拡散層１０６が存在する。第１のＰ＋型拡散層１０５の一部でもその直下に第２のＰ＋型拡散層１０６の一部が存在するように形成されていれば、幅や厚さ、形状は異なっても同様の効果が得られる。
【００４７】
図５（ａ）は、第１のＰ＋型拡散層１０５よりも第２のＰ＋型拡散層１０６の幅が大きい例であり、図５（ｂ）は、第２のＰ＋型拡散層１０６よりも第１のＰ＋型拡散層１０５の幅が大きい例である。図５（ｃ）は、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６の両方の幅が、図２よりも大きい例である。第１のＰ＋型拡散層１０５もしくは第２のＰ＋型拡散層１０６の幅が大きい場合は、例えば、コンタクトホールからイオン注入することで形成できる。すなわち、この場合のＰ＋型拡散層の端部の位置は、Ｎ型ソース拡散層１０４のコンタクトホールの位置、もしくは、層間絶縁膜１１３の側面の位置である。
【００４８】
このように、本実施形態では、Ｐ型ベース拡散層内の上部と、Ｐ型ベース拡散層内の下部にそれぞれ離間してＰ＋型拡散層を形成した。これによりブレークダウン電流が寄生バイポーラトランジスタ近傍を避けて流れるため破壊耐量が向上する。特に、Ｐ型ベース拡散層の内部に複数のＰ＋型拡散層を設けているため、図２６の従来例のようにトレンチ底部にＮ＋型拡散層を設ける必要が無い。さらに、高エネルギー注入により、Ｐ＋型拡散層を離間して形成するため、図２５の従来例のような強い熱処理が必要ないので他の拡散層を浅く形成できる。したがって、簡易な構成によって、低オン抵抗・高破壊耐量を両立することができる。
【００４９】
発明の実施の形態２．
次に、本発明の実施の形態２にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、正方形セルで構成されるトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ベース拡散層内の上部に第１のＰ＋型拡散層、Ｐ型ベース拡散層内の深さ方向の中央部に第２のＰ＋型拡散層を有することを特徴としている。
【００５０】
ここで、図６を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００の平面図は図１と同様であり、図６は、図１におけるＡ−Ａ'断面図である。尚、図６において、図２と同一の符号を付されたものは同様の要素である。
【００５１】
本実施形態では、実施の形態１と比べて、第２のＰ＋型拡散層１０６の形成される位置が異なっている。ここでは、第２のＰ＋型拡散層１０６は、Ｐ型ベース拡散層１０３の深さ方向の略中央部に形成されている。第２のＰ＋型拡散層１０６の形成される位置は、Ｐ型ベース拡散層１０３の内部で、かつ、第１のＰ＋型拡散層１０５から離間している位置であればよい。ここでは、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６とは、ほぼ同じ幅である。
【００５２】
製造方法は、図３と同様であり、例えば、図３（ｃ）において、イオン注入のエネルギー量を実施の形態１よりも低くすることで、第２のＰ＋型拡散層１０６をＰ型ベース拡散層１０３の深さ方向の略中央部に形成する。例えば、第１のＰ＋型拡散層１０５のために３０ｋｅＶ程度の低エネルギーでイオン注入し、第２のＰ＋型拡散層１０６のために２００ｋｅＶ程度の中エネルギーでイオン注入した後、熱処理を行って第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６を形成する。
【００５３】
本実施形態では、第２のＰ＋型拡散層１０６を第１のＰ＋型拡散層１０５により近い位置に形成することにより、図４（ｂ）のように寄生する寄生バイポーラトランジスタのベース抵抗をさらに低減することができる。例えば、ブレークダウン（１次降伏）発生後にさらに大電流が流れ続けると２次降伏となり、この状態では寄生バイポーラトランジスタが動作してしまう。しかし、本実施形態ではベース抵抗が低いため、寄生バイポーラトランジスタのエミッタ・コレクタ間の電位差が小さく、寄生バイポーラトランジスタに大電流が流れることはない。したがって、寄生バイポーラトランジスタのベース抵抗を低減することにより、２次降伏に対する破壊耐量の向上を図ることができる。
【００５４】
尚、本実施形態においても、実施の形態１と同様に、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６は、同じ幅に限らず、異なる幅であっても同様の効果が得られる。
【００５５】
図７（ａ）は、第１のＰ＋型拡散層１０５よりも第２のＰ＋型拡散層１０６の幅が大きい例であり、図７（ｂ）は、第２のＰ＋型拡散層１０６よりも第１のＰ＋型拡散層１０５の幅が大きい例である。図７（ｃ）は、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６の両方の幅が、図６よりも大きい例である。この場合も、大きい幅の第１のＰ＋型拡散層１０５もしくは第２のＰ＋型拡散層１０６は、コンタクトホールからイオン注入することで形成することができる。
【００５６】
このように、本実施形態では、Ｐ型ベース拡散層内の上部と、Ｐ型ベース拡散層内の深さ方向の中央部にそれぞれ離間してＰ＋型拡散層を形成した。これにより、実施の形態１と同様に、破壊耐量の向上と製造コスト低減を図ることができるとともに、寄生バイポーラトランジスタのベース抵抗をさらに低減できるため、２次降伏に対する破壊耐量を向上することができる。
【００５７】
発明の実施の形態３．
次に、本発明の実施の形態３にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、正方形セルで構成されるトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ベース拡散層内の上部に第１のＰ＋型拡散層、Ｐ型ベース拡散層内の深さ方向の中央部に第２のＰ＋型拡散層、Ｐ型ベース拡散層内の下部に第３のＰ＋型拡散層を有することを特徴としている。
【００５８】
ここで、図８を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００の平面図は図１と同様であり、図８は、図１におけるＡ−Ａ'断面図である。尚、図８において、図２と同一の符号を付されたものは同様の要素である。
【００５９】
本実施形態では、実施の形態１及び実施の形態２の構成に加えて、第３のＰ＋型拡散層１０７を有している。すなわち、本実施形態では、実施の形態１の第２のＰ＋型拡散層１０６と、実施の形態２の第２のＰ＋型拡散層１０６の両方を設けた例である。ここでは、第２のＰ＋型拡散層１０６は、Ｐ型ベース拡散層１０３の深さ方向の略中央部に形成され、第３のＰ＋型拡散層１０７は、Ｐ型ベース拡散層１０３の下部に形成されている。ここでは、第１のＰ＋型拡散層１０５、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７は、それぞれほぼ同じ幅である。
【００６０】
製造方法は、図３と同様であり、例えば、図３（ｃ）において、イオン注入のエネルギー量を実施の形態１及び実施の形態２と同様にすることで、第２のＰ＋型拡散層１０６をＰ型ベース拡散層１０３の深さ方向の略中央部に形成し、第３のＰ＋型拡散層１０７をＰ型ベース拡散層１０３の下部に形成する。例えば、第１のＰ＋型拡散層１０５のために３０ｋｅＶ程度の低エネルギーでイオン注入し、第２のＰ＋型拡散層１０６のために２００ｋｅＶ程度の中エネルギーでイオン注入し、第３のＰ＋型拡散層１０７のために３００ｋｅＶ程度の高エネルギーでイオン注入た後、熱処理を行って第１のＰ＋型拡散層１０５、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７を形成する。
【００６１】
本実施形態では、実施の形態１と実施の形態２を組み合わせることにより、実施の形態１の効果と実施の形態２の効果の両方を得ることができるため、さらに破壊耐量を向上することができる。
【００６２】
尚、本実施形態においても、実施の形態１及び実施の形態２と同様に、第１のＰ＋型拡散層１０５、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７は、同じ幅に限らず、それぞれ異なる幅であっても同様の効果が得られる。
【００６３】
図９（ａ）は、第２のＰ＋型拡散層１０６の幅が、第１のＰ＋型拡散層１０５及び第３のＰ＋型拡散層１０７よりも大きい例であり、図９（ｂ）は、第３のＰ＋型拡散層１０７の幅が、第１のＰ＋型拡散層１０６及び第２のＰ＋型拡散層１０６よりも大きい例であり、図９（ｃ）は、第２のＰ＋型拡散層１０５及び第３のＰ＋型拡散層１０７の幅が、第１のＰ＋型拡散層１０６よりも大きい例である。図９（ｄ）は、第１のＰ＋型拡散層１０５、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７の全ての幅が、図８よりも大きい例である。この場合も、大きい幅の第１のＰ＋型拡散層１０５、第２のＰ＋型拡散層１０６もしくは第３のＰ＋型拡散層１０７は、コンタクトホールからイオン注入することで形成することができる。
【００６４】
このように、本実施形態では、Ｐ型ベース拡散層内の上部と、Ｐ型ベース拡散層内の深さ方向の中央部と、Ｐ型ベース拡散層内の下部にそれぞれ離間してＰ＋型拡散層を形成した。これにより、実施の形態１及び実施の形態２よりも、ブレークダウン電流がＰ＋型拡散層近傍をさらに流れやすくなるとともに、寄生バイポーラトランジスタのベース抵抗をさらに低減できるため、アバランシェ動作及び寄生バイポーラトランジスタの２次降伏に対する破壊耐量をさらに向上することができる。
【００６５】
発明の実施の形態４．
本実施形態にかかる半導体装置は、長方形セルで構成されるトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ベース拡散層内の上部に第１のＰ＋型拡散層、Ｐ型ベース拡散層内の下部に第２のＰ＋型拡散層を有することを特徴としている。
【００６６】
ここで、図１０及び図１１を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００は、実施の形態１の半導体装置と比べてセルの形状が異なる例である。図１０は、半導体装置１００の平面図、図１１（ａ）は、図１０におけるＢ−Ｂ'断面図、図１１（ｂ）は、図１０におけるＣ−Ｃ'断面図である。尚、図１０では、層間絶縁膜１１３及びソース電極１１４についての図示を省略している。
【００６７】
図１０に示されるように、この半導体装置１００は、複数の長方形状の単位セル（長方形セル）２０を離間して配置し形成されている。各単位セル１０の表面は、単位セル１０の一端部と他端部にそれぞれ形成されたＮ型ソース拡散層１０４と、単位セル１０の中央部に形成されたＰ＋型拡散層１０５から構成されている。図１と異なり、２つのＮ型ソース拡散層１０４が離間して配置されている。そして、各単位セル２０の間の領域にゲート電極１１２が配置されている。
【００６８】
図１１（ａ）及び図１１（ｂ）に示されるように、半導体装置１００の断面構成は、実施の形態１と基本的に同様である。図１１において、図２と同一の符号を付されたものは同様の要素である。
【００６９】
単位セル２０のＢ−Ｂ'断面、すなわち、単位セル２０の表面から見た中央部では、Ｐ型ベース拡散層１０３の上部全体に第１のＰ＋型拡散層１０５が形成され、Ｐ型ベース拡散層１０３の下部全体に第２のＰ＋型拡散層１０６が形成されている。単位セル２０のＣ−Ｃ'断面、すなわち、単位セル２０の表面から見た一端部及び他端部では、Ｐ型ベース拡散層１０３の上部全体にＮ型ソース拡散層１０４が形成され、Ｐ型ベース拡散層１０３の下部全体に第２のＰ＋型拡散層１０６が形成されている。この例では、第２のＰ＋型拡散層１０６は、第１のＰ＋型拡散層１０５よりも幅が大きく、Ｐ＋型ベース拡散層１０３の下部全面に形成されている。
【００７０】
尚、製造方法については、実施の形態１と同様であり説明を省略する。また、本実施形態においても、実施の形態１と同様に、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６は、同じ幅でもよいし、異なる幅であってもよい。
【００７１】
図１２（ａ−１）及び（ａ−２）は、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６が同じ幅の例であり、第１のＰ＋型拡散層１０５の下方に第２のＰ＋型拡散層１０６が形成され、Ｎ型ソース拡散層１０４の下方に第２のＰ＋型拡散層１０６は形成されない。
【００７２】
図１２（ｂ−１）及び（ｂ−２）は、図１１と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１２（ｃ−１）及び（ｃ−２）は、図１２（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１３（ａ−１）及び（ａ−２）は、図１１と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図１３（ｂ−１）及び（ｂ−２）は、図１２（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図１３（ｃ−１）及び（ｃ−２）は、図１１と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。図１３（ｄ−１）及び（ｄ−２）は、図１２（ａ−１）及び（ａ−２）と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。
【００７３】
このように、本実施形態では、長方形セル構造の場合に、Ｐ型ベース拡散層内の上部と、Ｐ型ベース拡散層内の下部にそれぞれ離間してＰ＋型拡散層を形成することにより、実施の形態１と同様に、破壊耐量を向上し、製造コストを低減することができる。
【００７４】
発明の実施の形態５．
次に、本発明の実施の形態５にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、長方形セルで構成されるトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ベース拡散層内の上部に第１のＰ＋型拡散層、Ｐ型ベース拡散層内の深さ方向の中央部に第２のＰ＋型拡散層を有することを特徴としている。
【００７５】
ここで、図１４を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００は、実施の形態２の半導体装置と比べてセルの形状が異なる例である。半導体装置１００の平面図は図１０と同様であり、図１４（ａ）は、図１０におけるＢ−Ｂ'断面図、図１４（ｂ）は、図１０におけるＣ−Ｃ'断面図である。
【００７６】
図１４（ａ）及び図１４（ｂ）に示されるように、半導体装置１００の断面構成は、実施の形態２と基本的に同様である。図１４において、図６と同一の符号を付されたものは同様の要素である。
【００７７】
単位セル２０のＢ−Ｂ'断面、すなわち、単位セル２０の表面から見た中央部では、Ｐ型ベース拡散層１０３の上部全体に第１のＰ＋型拡散層１０５が形成され、Ｐ型ベース拡散層１０３の深さ方向の略中央部全体に第２のＰ＋型拡散層１０６が形成されている。単位セル２０のＣ−Ｃ'断面、すなわち、単位セル２０の表面から見た一端部及び他端部では、Ｐ型ベース拡散層１０３の上部全体にＮ型ソース拡散層１０４が形成され、Ｐ型ベース拡散層１０３の深さ方向の略中央部全体に第２のＰ＋型拡散層１０６が形成されている。この例では、第２のＰ＋型拡散層１０６は、第１のＰ＋型拡散層１０５よりも幅が大きく、Ｐ＋型ベース拡散層１０３の下部全面に形成されている。
【００７８】
尚、製造方法については、実施の形態２と同様であり説明を省略する。また、本実施形態においても、実施の形態２と同様に、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６は、同じ幅でもよいし、異なる幅であってもよい。
【００７９】
図１５（ａ−１）及び（ａ−２）は、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６が同じ幅の例であり、第１のＰ＋型拡散層１０５の下方に第２のＰ＋型拡散層１０６が形成され、Ｎ型ソース拡散層１０４の下方に第２のＰ＋型拡散層１０６は形成されない。
【００８０】
図１５（ｂ−１）及び（ｂ−２）は、図１４と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１５（ｃ−１）及び（ｃ−２）は、図１５（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１６（ａ−１）及び（ａ−２）は、図１４と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図１６（ｂ−１）及び（ｂ−２）は、図１５（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図１６（ｃ−１）及び（ｃ−２）は、図１４と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。図１６（ｄ−１）及び（ｄ−２）は、図１５（ａ−１）及び（ａ−２）と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。
【００８１】
このように、本実施形態では、長方形セル構造の場合に、Ｐ型ベース拡散層内の上部と、Ｐ型ベース拡散層内の深さ方向の中央部にそれぞれ離間してＰ＋型拡散層を形成することにより、実施の形態２と同様に、２次降伏に対する破壊耐量をさらに向上することができる。
【００８２】
発明の実施の形態６．
次に、本発明の実施の形態６にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、長方形セルで構成されるトレンチゲート型ＭＯＳＦＥＴにおいて、Ｐ型ベース拡散層内の上部に第１のＰ＋型拡散層、Ｐ型ベース拡散層内の深さ方向の中央部に第２のＰ＋型拡散層、Ｐ型ベース拡散層内の下部に第３のＰ＋型拡散層を有することを特徴としている。
【００８３】
ここで、図１７を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００は、実施の形態３の半導体装置と比べてセルの形状が異なる例である。半導体装置１００の平面図は図１０と同様であり、図１７（ａ）は、図１０におけるＢ−Ｂ'断面図、図１７（ｂ）は、図１０におけるＣ−Ｃ'断面図である。
【００８４】
図１７（ａ）及び図１７（ｂ）に示されるように、半導体装置１００の断面構成は、実施の形態３と基本的に同様である。尚、図１７において、図８と同一の符号を付されたものは同様の要素である。
【００８５】
単位セル２０のＢ−Ｂ'断面、すなわち、単位セル２０の表面から見た中央部では、Ｐ型ベース拡散層１０３の上部全体に第１のＰ＋型拡散層１０５が形成され、Ｐ型ベース拡散層１０３の深さ方向の略中央部全体に第２のＰ＋型拡散層１０６が形成され、Ｐ型ベース拡散層１０３の下部全体に第３のＰ＋型拡散層１０７が形成されている。単位セル２０のＣ−Ｃ'断面、すなわち、単位セル２０の表面から見た一端部及び他端部では、Ｐ型ベース拡散層１０３の上部全体にＮ型ソース拡散層１０４が形成され、Ｐ型ベース拡散層１０３の深さ方向の略中央部全体に第２のＰ＋型拡散層１０６が形成され、Ｐ型ベース拡散層１０３の下部全体に第３のＰ＋型拡散層１０７が形成されている。この例では、第２のＰ＋型拡散層１０６と第３のＰ＋型拡散層１０７は、ほぼ同じ幅で、第１のＰ＋型拡散層１０５よりも幅が大きく、Ｐ＋型ベース拡散層１０３の中央部全面及び下部全面に形成されている。
【００８６】
尚、製造方法については、実施の形態３と同様であり説明を省略する。また、本実施形態においても、実施の形態３と同様に、第１のＰ＋型拡散層１０５、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７は、同じ幅でもよいし、それぞれ異なる幅であってもよい。
【００８７】
図１８（ａ−１）及び（ａ−２）は、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６が同じ幅で、第３のＰ＋型拡散層１０７が第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６よりも幅が大きく、Ｐ＋型ベース拡散層１０３の下部全面に形成されている例である。図１８（ｂ−１）及び（ｂ−２）は、第１のＰ＋型拡散層１０５と第３のＰ＋型拡散層１０７が同じ幅で、第２のＰ＋型拡散層１０７が第１のＰ＋型拡散層１０５及び第３のＰ＋型拡散層１０７よりも幅が大きく、Ｐ＋型ベース拡散層１０３の中央部全面に形成されている例である。図１８（ｃ−１）及び（ｃ−２）は、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６と第３のＰ＋型拡散層１０７の全てが同じ幅であり、Ｎ型ソース拡散層１０４の下方にＰ＋型拡散層は形成されない例である。
【００８８】
図１９（ａ−１）及び（ａ−２）は、図１７と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１９（ｂ−１）及び（ｂ−２）は、図１８（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１９（ｃ−１）及び（ｃ−２）は、図１８（ｂ−１）及び（ｂ−２）と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。図１９（ｄ−１）及び（ｄ−２）は、図１８（ｃ−１）及び（ｃ−２）と同様の構成において、第１のＰ＋型拡散層１０５の幅が小さい例である。
【００８９】
図２０（ａ−１）及び（ａ−２）は、図１７と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。図２０（ｂ−１）及び（ｂ−２）は、図１８（ａ−１）及び（ａ−２）と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。図２０（ｃ−１）及び（ｃ−２）は、図１８（ｂ−１）及び（ｂ−２）と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。図２０（ｄ−１）及び（ｄ−２）は、図１８（ｃ−１）及び（ｃ−２）と同様の構成において、第２のＰ＋型拡散層１０６の幅が小さい例である。
【００９０】
図２１（ａ−１）及び（ａ−２）は、図１７と同様の構成において、第３のＰ＋型拡散層１０７の幅が小さい例である。図２１（ｂ−１）及び（ｂ−２）は、図１８（ａ−１）及び（ａ−２）と同様の構成において、第３のＰ＋型拡散層１０７の幅が小さい例である。図２１（ｃ−１）及び（ｃ−２）は、図１８（ｂ−１）及び（ｂ−２）と同様の構成において、第３のＰ＋型拡散層１０７の幅が小さい例である。図２１（ｄ−１）及び（ｄ−２）は、図１８（ｃ−１）及び（ｃ−２）と同様の構成において、第３のＰ＋型拡散層１０７の幅が小さい例である。
【００９１】
図２２（ａ−１）及び（ａ−２）は、図１７と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図２２（ｂ−１）及び（ｂ−２）は、図１８（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図２２（ｃ−１）及び（ｃ−２）は、図１８（ｂ−１）及び（ｂ−２）と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。図２２（ｄ−１）及び（ｄ−２）は、図１８（ｃ−１）及び（ｃ−２）と同様の構成において、第１のＰ＋型拡散層１０５及び第２のＰ＋型拡散層１０６の両方の幅が小さい例である。
【００９２】
図２３（ａ−１）及び（ａ−２）は、図１７と同様の構成において、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７の両方の幅が小さい例である。図２３（ｂ−１）及び（ｂ−２）は、図１８（ａ−１）及び（ａ−２）と同様の構成において、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７の両方の幅が小さい例である。図２３（ｃ−１）及び（ｃ−２）は、図１８（ｂ−１）及び（ｂ−２）と同様の構成において、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７の両方の幅が小さい例である。図２３（ｄ−１）及び（ｄ−２）は、図１８（ｃ−１）及び（ｃ−２）と同様の構成において、第２のＰ＋型拡散層１０６及び第３のＰ＋型拡散層１０７の両方の幅が小さい例である。
【００９３】
図２４（ａ−１）及び（ａ−２）は、図１７と同様の構成において、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６と第３のＰ＋型拡散層１０７の全ての幅が小さい例である。図２４（ｂ−１）及び（ｂ−２）は、図１８（ａ−１）及び（ａ−２）と同様の構成において、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６と第３のＰ＋型拡散層１０７の全ての幅が小さい例である。図２４（ｃ−１）及び（ｃ−２）は、図１８（ｂ−１）及び（ｂ−２）と同様の構成において、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６と第３のＰ＋型拡散層１０７の全ての幅が小さい例である。図２４（ｄ−１）及び（ｄ−２）は、図１８（ｃ−１）及び（ｃ−２）と同様の構成において、第１のＰ＋型拡散層１０５と第２のＰ＋型拡散層１０６と第３のＰ＋型拡散層１０７の全ての幅が小さい例である。
【００９４】
このように、本実施形態では、長方形セル構造の場合に、Ｐ型ベース拡散層内の上部と、Ｐ型ベース拡散層内の深さ方向の中央部と、Ｐ型ベース拡散層内の下部にそれぞれ離間してＰ＋型拡散層を形成することにより、実施の形態３と同様に、アバランシェ動作及び寄生バイポーラトランジスタの２次降伏に対する破壊耐量をさらに向上することができる。
【００９５】
その他の発明の実施の形態．
上記の例では、トレンチゲート型ＭＯＳＦＥＴにおいて、正方形セルや長方形セルの例について説明したが、これらのセルに限らず、ストライプセルやその他の形状のセルであってもよい。
【００９６】
上記の例では、Ｐ型ベース拡散層に２層もしくは３層のＰ＋型拡散層を離間して設ける例について説明したが、これに限らず、その他の任意の数のＰ＋型拡散層を離間して設けてもよい。
【００９７】
上記の例では、Ｎチャネル型ＭＯＳＦＥＴの例について説明したが、これに限らず、半導体のＮ型とＰ型を変更し、Ｐチャネル型ＭＯＳＦＥＴとしてもよい。
【００９８】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明にかかる半導体装置の構成を示す平面図である。
【図２】本発明にかかる半導体装置の構成を示す断面図である。
【図３】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図４】本発明にかかる半導体装置の動作を説明するための断面図である。
【図５】本発明にかかる半導体装置の構成を示す断面図である。
【図６】本発明にかかる半導体装置の構成を示す断面図である。
【図７】本発明にかかる半導体装置の構成を示す断面図である。
【図８】本発明にかかる半導体装置の構成を示す断面図である。
【図９】本発明にかかる半導体装置の構成を示す断面図である。
【図１０】本発明にかかる半導体装置の構成を示す平面図である。
【図１１】本発明にかかる半導体装置の構成を示す断面図である。
【図１２】本発明にかかる半導体装置の構成を示す断面図である。
【図１３】本発明にかかる半導体装置の構成を示す断面図である。
【図１４】本発明にかかる半導体装置の構成を示す断面図である。
【図１５】本発明にかかる半導体装置の構成を示す断面図である。
【図１６】本発明にかかる半導体装置の構成を示す断面図である。
【図１７】本発明にかかる半導体装置の構成を示す断面図である。
【図１８】本発明にかかる半導体装置の構成を示す断面図である。
【図１９】本発明にかかる半導体装置の構成を示す断面図である。
【図２０】本発明にかかる半導体装置の構成を示す断面図である。
【図２１】本発明にかかる半導体装置の構成を示す断面図である。
【図２２】本発明にかかる半導体装置の構成を示す断面図である。
【図２３】本発明にかかる半導体装置の構成を示す断面図である。
【図２４】本発明にかかる半導体装置の構成を示す断面図である。
【図２５】従来の半導体装置の構成を示す断面図である。
【図２６】従来の半導体装置の構成を示す断面図である。
【図２７】本発明に対して第２のＰ＋型拡散層が無い場合の半導体装置のブレークダウン時のシミュレーション結果を示す断面図である。
【図２８】本発明にかかる半導体装置のブレークダウン時のシミュレーション結果を示す断面図である。
【図２９】本発明に対して第２のＰ＋型拡散層が無い場合の半導体装置のリーク電流のシミュレーション結果を示す断面図である。
【図３０】本発明にかかる半導体装置のリーク電流のシミュレーション結果を示す断面図である。
【符号の説明】
【０１００】
１０  単位セル
１００  半導体装置
１０１  Ｎ型半導体基板
１０２  Ｎ−型エピタキシャル層
１０３  Ｐ型ベース拡散層
１０４  Ｎ型ソース拡散層
１０５  第１のＰ＋型拡散層
１０６  第２のＰ＋型拡散層
１０７  第３のＰ＋型拡散層
１１０  トレンチ
１１１  ゲート酸化膜
１１２  ゲート電極
１１３  層間絶縁膜
１１４  ソース電極
１１５  ドレイン電極
【図１】
2007059805.tif 000003
【図２】
2007059805.tif 000004
【図３】
2007059805.tif 000005
【図４】
2007059805.tif 000006
【図５】
2007059805.tif 000007
【図６】
2007059805.tif 000008
【図７】
2007059805.tif 000009
【図８】
2007059805.tif 000010
【図９】
2007059805.tif 000011
【図１０】
2007059805.tif 000012
【図１１】
2007059805.tif 000013
【図１２】
2007059805.tif 000014
【図１３】
2007059805.tif 000015
【図１４】
2007059805.tif 000016
【図１５】
2007059805.tif 000017
【図１６】
2007059805.tif 000018
【図１７】
2007059805.tif 000019
【図１８】
2007059805.tif 000020
【図１９】
2007059805.tif 000021
【図２０】
2007059805.tif 000022
【図２１】
2007059805.tif 000023
【図２２】
2007059805.tif 000024
【図２３】
2007059805.tif 000025
【図２４】
2007059805.tif 000026
【図２５】
2007059805.tif 000027
【図２６】
2007059805.tif 000028
【図２７】
2007059805.tif 000029
【図２８】
2007059805.tif 000030
【図２９】
2007059805.tif 000031
【図３０】
2007059805.tif 000032
【手続補正書】
【提出日】平成18年6月23日(2006.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の低濃度ベース領域と、
前記低濃度ベース領域の表面から前記第１の半導体層に達するように形成された溝の中に絶縁膜を介して形成されたゲート電極と、
前記低濃度ベース領域の前記表面に前記絶縁膜に接して形成された第１導電型のソース領域と、
前記低濃度ベース領域の前記表面に形成された第２導電型の第１の高濃度ベース領域と、
前記低濃度ベース領域の内部に包含されるように、前記第１の高濃度ベース領域と離間して、前記溝の底面よりも前記第１の高濃度ベース領域側に、形成された第２導電型の第２の高濃度ベース領域と、
を備える半導体装置。
【請求項２】
前記第２の高濃度ベース領域は、前記低濃度ベース領域と前記第１の半導体層との接合面に接して形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の高濃度ベース領域は、前記低濃度ベース領域と前記第１の半導体層との接合面と離間して形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の高濃度ベース領域の幅と前記第２の高濃度ベース領域の幅とは実質的に同一の幅であり、前記第１の高濃度ベース領域の直下に前記第２の高濃度ベース領域が形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１の高濃度ベース領域の幅と前記第２の高濃度ベース領域の幅とは互いに異なる幅であり、前記第１の高濃度ベース領域の直下に前記第２の高濃度ベース領域の一部が形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記第１の高濃度ベース領域の幅と前記第２の高濃度ベース領域の幅とは互いに異なる幅であり、前記第２の高濃度ベース領域の直上に前記第１の高濃度ベース領域の一部が形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項７】
前記第１の高濃度ベース領域と前記第２の高濃度ベース領域との間に形成された第２導電型の第３高濃度ベース領域をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１半導体層は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型のエピタキシャル層とを備え、
前記溝は、前記エピタキシャル層に達するように形成されることを特徴とする請求項１記載の半導体装置。
【請求項９】
第１導電型の第１の半導体層の表面に溝を形成し、
前記溝の中に絶縁膜を介してゲート電極を形成し、
前記第１の半導体層の前記表面に第２導電型の低濃度ベース領域を形成し、
前記低濃度ベース領域の表面に前記絶縁膜に接して第１導電型のソース領域を形成し、
前記低濃度ベース領域の前記表面に第２導電型の第１の高濃度ベース領域を形成し、
前記低濃度ベース領域の内部に包含されるように、前記第１の高濃度ベース領域と離間して、前記溝の底面よりも前記第１の高濃度ベース領域側に、第２導電型の第２の高濃度ベース領域を形成する、
半導体装置の製造方法。
【請求項１０】
前記第２の高濃度ベース領域は、前記第１の高濃度ベース領域よりも高いエネルギーでイオンが前記低濃度ベース領域に注入されることで形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の低濃度ベース領域と、
前記低濃度ベース領域の表面から前記第１の半導体層に達するように形成された溝の中に絶縁膜を介して形成されたゲート電極と、
前記低濃度ベース領域の前記表面に前記絶縁膜に接して形成された第１導電型のソース領域と、
前記低濃度ベース領域の前記表面に形成された第２導電型の第１の高濃度ベース領域と、
前記低濃度ベース領域の内部に包含されるように、前記第１の高濃度ベース領域と離間して、前記溝の底面よりも前記第１の高濃度ベース領域側に、形成された第２導電型の第２の高濃度ベース領域と、
を備える半導体装置の製造方法であって、
前記第２の高濃度ベース領域は、前記第１の高濃度ベース領域よりも高いエネルギーでイオンが前記低濃度ベース領域に注入されることで形成される、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の低濃度ベース領域と、前記低濃度ベース領域の表面から前記第１の半導体層に達するように形成された溝の中に絶縁膜を介して形成されたゲート電極と、前記低濃度ベース領域の前記表面に前記絶縁膜に接して形成された第１導電型のソース領域と、前記低濃度ベース領域の前記表面に形成された第２導電型の第１の高濃度ベース領域と、前記低濃度ベース領域の内部に包含されるように、前記第１の高濃度ベース領域と離間して、前記溝の底面よりも前記第１の高濃度ベース領域側に、形成された第２導電型の第２の高濃度ベース領域と、を備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体層の表面に溝を形成し、前記溝の中に絶縁膜を介してゲート電極を形成し、前記第１の半導体層の前記表面に第２導電型の低濃度ベース領域を形成し、前記低濃度ベース領域の表面に前記絶縁膜に接して第１導電型のソース領域を形成し、前記低濃度ベース領域の前記表面に第２導電型の第１の高濃度ベース領域を形成し、前記低濃度ベース領域の内部に包含されるように、前記第１の高濃度ベース領域と離間して、前記溝の底面よりも前記第１の高濃度ベース領域側に、第２導電型の第２の高濃度ベース領域を形成する。
本発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の低濃度ベース領域と、前記低濃度ベース領域の表面から前記第１の半導体層に達するように形成された溝の中に絶縁膜を介して形成されたゲート電極と、前記低濃度ベース領域の前記表面に前記絶縁膜に接して形成された第１導電型のソース領域と、前記低濃度ベース領域の前記表面に形成された第２導電型の第１の高濃度ベース領域と、前記低濃度ベース領域の内部に包含されるように、前記第１の高濃度ベース領域と離間して、前記溝の底面よりも前記第１の高濃度ベース領域側に、形成された第２導電型の第２の高濃度ベース領域と、を備える半導体装置の製造方法であって、前記第２の高濃度ベース領域は、前記第１の高濃度ベース領域よりも高いエネルギーでイオンが前記低濃度ベース領域に注入されることで形成される。