(57)【要約】【課題】半導体メモリにおいて、メモリマクロに対してリダンダンシデータを転送するための不揮発性記憶素子の数を削減する。【解決手段】それぞれアドレスが割り当てられ、半導体メモリの不良アドレスのデータがそれぞれ転送され、当該不良アドレスのデータを格納する複数のメモリマクロ１０と、複数のメモリマクロより少ない数だけ設けられ、複数のメモリマクロに転送すべきリダンダンシデータおよび当該リダンダンシデータの転送先を示すアドレスデータをペアとして記憶する複数のヒューズボックス１１と、複数のヒューズボックスから転送先アドレスデータにしたがって対応するメモリマクロにリダンダンシデータの転送を行う転送制御回路１２とを具備する。【選択図】    図１
2007193879.tif 000002
【特許請求の範囲】
【請求項１】
それぞれアドレスが割り当てられ、半導体メモリの不良アドレスのデータがそれぞれ転送され、当該不良アドレスのデータを格納し、冗長セルでの置き換えを行うことができる複数のメモリマクロと、
前記複数のメモリマクロより少ない数だけ設けられ、前記複数のメモリマクロに転送すべきリダンダンシデータおよび当該リダンダンシデータの転送先を示すアドレスデータをペアとして記憶する複数の不揮発性記憶素子と、
前記複数の不揮発記憶素子から前記転送先アドレスデータにしたがって対応するメモリマクロに前記リダンダンシデータの転送を行う転送制御回路
とを具備することを特徴とする半導体集積回路装置。
【請求項２】
前記メモリマクロは、前記不良アドレスのデータがシリアル方式で転送されるラッチ回路を有し、
前記転送制御回路は、前記不揮発性記憶素子にアドレスデータが記憶されている転送先のラッチ回路に当該アドレスデータとペアをなすリダンダンシデータの格納に必要なクロック数分のデータをシリアルに転送し、前記不揮発性記憶素子にアドレスデータが記憶されていない転送先のラッチ回路には当該ラッチ回路へのデータ格納に必要なクロック数分の“０”データを発生してシリアルに転送することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記メモリマクロは、前記不良アドレスのデータがパラレル方式で転送されるラッチ回路を有し、
前記転送制御回路は、前記不揮発性記憶素子にアドレスデータが記憶されている転送先のラッチ回路に当該アドレスデータとペアをなすリダンダンシデータをパラレルに転送し、前記不揮発性記憶素子にアドレスデータが記憶されていない転送先のラッチ回路には“０”データを発生してパラレルに転送することを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体集積回路装置は、メモリ混載チップであることを特徴とする半導体集積回路装置。
【請求項５】
半導体メモリの不良アドレスのデータがそれぞれシリアル方式で転送され、当該不良アドレスのデータを格納する複数の第１のラッチ回路と、
前記複数の第１のラッチ回路と同様の構成を有し、かつ、それぞれアドレスが割り当てられた複数の第２のラッチ回路を第１のラッチ回路と同数有し、半導体メモリの不良アドレスのデータが転送され、これをそれぞれ対応して格納し、前記複数の第１のラッチ回路にシリアルに接続された複数の第２のラッチ回路と、
前記複数の第２のラッチ回路より少ない数だけ設けられ、前記複数の第２のラッチ回路に転送すべきリダンダンシデータおよび当該リダンダンシデータの転送先を示すアドレスデータをペアとして記憶する複数の不揮発性記憶素子と、
前記複数の第２のラッチ回路を“０”データで初期化する制御回路と、
前記不揮発性記憶素子にアドレスデータが記憶されている転送先の第２のラッチ回路には当該アドレスデータにしたがってアドレスデータとペアをなすリダンダンシデータをパラレルに転送した後、前記不揮発性記憶素子にアドレスデータが記憶されていない転送先の第２のラッチ回路には“０”データを発生してパラレルに転送し、この後、当該複数の第２のラッチ回路の格納データを前記複数の第１のラッチ回路にシリアルに転送する転送制御回路と、
を具備することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（ＬＳＩ）に係り、特にメモリマクロにおけるリダンダンシのためのアドレスデータをメモリマクロ外部から転送するヒューズボックスに係り、例えば論理回路とメモリ回路とを混載したメモリ混載ＬＳＩチップに適用される。
【背景技術】
【０００２】
近年、例えばメモリ混載ＬＳＩチップ上に多数のリダンダンシ付きのメモリマクロを搭載し、メモリマクロ外部のヒューズボックスを使用してリダンダンシのためのアドレスデータをメモリマクロに転送する場合が多い。
【０００３】
このようなヒューズボックスを使用したメモリの一例として、非特許文献１に開示されているように、“０”または“１”のデータの並びを圧縮してヒューズ本数を削減するものや、特許文献１のように更に汎用化を目指したものがある。しかし、前者では、ヒューズを一度切断した後にリダンダンシデータを追加することができないことや、マクロ毎のリダンダンシデータのビット数が固定されているなどの問題がある。また、後者では、制御が複雑になり、ヒューズデータの作成も複雑になるという問題がある。更に、両者とも、不良が発生するマクロの位置によってヒューズデータの長さが変化するという問題がある。
【特許文献１】特開２００４−１３３９７０号公報
【非特許文献１】"Shared fuse macro for multiple embedded memory device with redundancy"，Proceedings of the IEEE 2001 Custom Integrated Circuits Conference, pp.191-194, 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記した従来の問題点を解決すべくなされたもので、リダンダンシ付きのメモリマクロにリダンダンシデータを転送するためのヒューズボックスにおける不揮発性記憶素子の数を削減し得る半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体集積回路装置は、それぞれアドレスが割り当てられ、半導体メモリの不良アドレスのデータがそれぞれ転送され、当該不良アドレスのデータを格納し、冗長セルでの置き換えを行うことができる複数のメモリマクロと、前記複数のメモリマクロより少ない数だけ設けられ、前記複数のメモリマクロに転送すべきリダンダンシデータおよび当該リダンダンシデータの転送先を示すアドレスデータをペアとして記憶する複数の不揮発性記憶素子と、前記複数の不揮発記憶素子から前記転送先アドレスデータにしたがって対応するメモリマクロに前記リダンダンシデータの転送を行う転送制御回路とを具備することを特徴とする。
【発明の効果】
【０００６】
本発明の半導体集積回路装置によれば、メモリマクロに対してリダンダンシデータを転送するための不揮発性記憶素子の数を削減できる。
【発明を実施するための最良の形態】
【０００７】
先ず、本発明の概要を説明する。従来例で前述したようにメモリ混載ＬＳＩチップに多数のリダンダンシ付きのメモリマクロ（以下、マクロと称する）が搭載される場合に、全てのマクロでリダンダンシを同時に使用しているケースは稀である。そこで、本発明では、リダンダンシのためのアドレスデータをマクロ外部のヒューズボックスから転送するようにしたメモリ混載ＬＳＩチップにおいて、ヒューズに記憶されるデータを、転送すべきアドレスデータ（例えばマクロID情報）を記憶する領域と、リダンダンシデータを記憶する領域とに分割することによって、リダンダンシを実行できるマクロ数を限定することにより、ヒューズ本数を削減したヒューズボックスを実現している。
【０００８】
このようにすることによって、実際にリダンダンシデータを必要とするマクロのデータのみをヒューズに記憶すれば良いので、ヒューズ本数を削減できる。このような構成では、ヒューズをオフ状態にした後のリダンダンシデータの追加も容易であり、また、マクロ毎のリダンダンシデータのビット数は可変である。更に、ヒューズデータの長さは不良するマクロ数のみに依存し、不良が発生するマクロの位置によってヒューズデータの長さが変化することもなく、運用面でもメリットが大きい。
【０００９】
なお、ヒューズ素子に関しては、レーザー光で切断する光ヒューズや、電気的に切断または接続する電気ヒューズなどの種類は問わない。
【００１０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
図１は、本発明の半導体集積回路装置の第１の実施形態に係るメモリ混載ＬＳＩチップに配置されたマクロおよびヒューズボックスを模式的に示す平面図である。ここでは、スタティック型メモリ(SRAM)における複数個のマクロ１０と、複数個のマクロ１０のうちの一部のマクロのリダンダンシデータを格納するヒューズボックス(Fuse Box)１１とをシリアルに接続している。そして、ヒューズボックス１１内に設けられた転送制御回路１２によって、ヒューズボックス１１に格納されているアドレスデータにしたがって、対応するマクロ１０にリダンダンシデータをシリアルにデータ転送する場合を示している。なお、本例では、複数個、例えば16個のマクロのうちの一部として代表的に３個のマクロ0,1,2と、この３個のマクロ0,1,2より少ない数の複数個の、本例では２個の不揮発性記憶素子（ヒューズ）を有するヒューズボックス１１とを示している。
【００１２】
各マクロ0,1,2は、SRAMのメモリセルアレイにおける不良セルのアドレス（不良アドレス）を表わすリダンダンシデータがそれぞれ転送され、当該リダンダンシデータを格納するヒューズラッチとして例えばシフトレジスタが複数用意されている。
【００１３】
ヒューズボックス１１には、２個のヒューズアレイが設けられており、各ヒューズアレイには所望のマクロに転送すべきリダンダンシデータを含むヒューズデータが書き込まれ、かつ記憶される。
【００１４】
図２は、図１中のヒューズボックス１１に格納されるヒューズデータのフォーマットの一例を示す。各ヒューズアレイに記憶されるヒューズデータは、マクロに転送すべきリダンダンシデータ２１と当該リダンダンシデータの転送先（マクロID）を示すアドレスデータ（例えば2bit）２２とのペアからなる。本例では、マクロIDのID番号としてマクロ0,1,2の表示番号に１を加えたものを使用している。
【００１５】
図３は、図１の構成によるデータの格納、転送動作の一例を示している。いま、マクロ0,2はリダンダンシを必要とし、マクロ1はリダンダンシを必要としない場合を想定する。また、各ヒューズアレイにはリダンダンシデータの最大bit数（本例では12bit）を格納できるが、本例では、１段目のヒューズアレイは全て使用されて12bitのリダンダンシデータが格納され、２段目のヒューズアレイは２bit分が使用されずに10bitのリダンダンシデータが格納される場合を想定する。
【００１６】
最初の状態では、図３（ａ）に示すように、ヒューズボックス１１内の１段目のヒューズアレイに、転送先のアドレスデータとしてマクロ0のマクロIDに対応する"01"（＝マクロID+1）データと12bitのリダンダンシデータが格納されており、２段目のヒューズアレイにはマクロ2のマクロIDに対応する"11"（＝マクロID+1）データと10bitのリダンダンシデータが格納されている。
【００１７】
（１）まず、図３（ｂ）に示すように、ヒューズボックス１１内にマクロ0に対応する転送先のアドレスデータが存在するかどうかを検索する。その結果、マクロ0に対応する12bitのリダンダンシデータが存在するので、マクロ0のヒューズラッチ数（12）のクロックを用いて12bitのリダンダンシデータを転送する。
【００１８】
（２）次に、図３（ｃ）に示すように、ヒューズボックス１１内にマクロ1に対応する転送先のアドレスデータが存在するかどうかを検索する。その結果、マクロ1に対応するデータは存在しない（マクロ1はリダンダンシ不要）ので、リダンダンシデータとして“０”を出力し、マクロ1のヒューズラッチ数（11）のクロックを用いて11bitの“０”を転送する。
【００１９】
（３）最後に、図３（ｄ）に示すように、ヒューズボックス１１内にマクロ2に対応する転送先のアドレスデータが存在するかどうかを検索する。その結果、マクロ2に対応する10bitのリダンダンシデータが存在するので、マクロ2のヒューズラッチ数（10）のクロックを用いて10bitのリダンダンシデータを転送する。
【００２０】
上記動作において、ヒューズボックス１１内には、マクロ0〜マクロ3のそれぞれのヒューズラッチ数のデータが必要となるが、これは、ヒューズラッチを構成するシフトレジスタを接続する設計段階で決定され、ヒューズボックス１１内に設計情報として埋め込まれる。
【００２１】
上記説明では、３つのマクロのうち２つのマクロにリダンダンシデータを格納したが、一般的に歩留りへの影響無くヒューズ本数を削減するために何個のリダンダンシデータを格納することができれば良いかについては、次のようにして求めることができる。
【００２２】
全マクロの平均不良率をｐとすると、ｎ個のマクロのうちｍ個のマクロが不良する確率は、
nＣm ・ｐm （１−ｐ）(n-m)         …（１）
と表わすことができる。よって、ｍ個以上のマクロが不良する確率は、上式（１）のｍ〜ｎまでの総和となる。
【００２３】
次に、救済効率を考察する。ここでは、一例として同一容量の16マクロ構成のメモリの31ロット分の歩留りデータから試算した。
【００２４】
良品中の全ビットパス率：５２．５１％
１マクロ当たりの不良率をｐとすると、
（１−ｐ）16＝0.5251
（１−ｐ）  ＝0.9605
ｐ    ＝0.03946
１６マクロのうちｎ個のマクロに不良がある確率は、
16Ｃm ｐm （１−ｐ）16-n
Ｎ＝0 〜16まで計算してみると、図４に示すような結果になる。
【００２５】
図４は、前式（１）においてｐ＝0.04、ｎ＝１６である場合の計算例を示す。この例では、ｍ＝７までの累計確率が0.000%となっている。この場合には、６個のマクロのリダンダンシデータを格納できるヒューズボックスを構成することにより、歩留りへの影響無くヒューズ本数を削減することができ、救済基準が明確になっている。換言すれば、６個までのマクロの救済に制限すると、歩留りロスはほぼ０％であり、ヒューズ本数を222本に削減することが可能である。因みに、従来の方式ではヒューズ本数を512本必要とした。また、格納するリダンダンシデータの個数は設計段階では容易に変更可能であるので、最初は多目に構成しておき、徐々に減らしていくことも可能である。また、容量の異なるマクロにおいても、それぞれのマクロの不良確率から格納できるリダンダンシデータの数を容易に算出することができる。
【００２６】
＜第１の実施形態の第１の具体例＞
図５は、図１中のヒューズボックス１１の具体的な構成を示すブロック図である。本例のヒューズボックスは、ヒューズデータの追加が不可能な場合である。図５中、２はヒューズ部、３はヒューズラッチ部、４はヒューズラッチ部読み出し回路、５はヒューズラッチ部読み出し回路４の出力をパラレル／シリアル変換するパラシリ変換器、６はデマルチプレクサ、７は制御回路、８はマクロ番号用カウンタ、９はアドレス比較回路、２０はマクロヒューズ本数テーブル、２１はクロック制御回路である。
【００２７】
ヒューズボックス１１は、外部からのクロックが入力され、ヒューズデータとヒューズデータ転送クロックを出力する。ヒューズ部２に記憶されているデータはヒューズラッチ３に格納される。マクロ番号用カウンタ８は、現時点でヒューズデータを出力しているマクロ番号を保持している。ヒューズラッチ部読み出し回路４より読み出された第１のアドレス情報とマクロ番号用カウンタ８から出力される第２のアドレス情報とがアドレス比較回路９により比較される。そして、その結果が一致すればパラシリ変換器５からのヒューズデータがデマルチプレクサ６により選択され、出力される。一致しない場合は、“０”データがデマルチプレクサ６により選択されて出力される。制御回路７は、外部からのクロックが入力され、所要の回路に対して制御信号を供給し、後述する動作の制御を行う。
【００２８】
マクロヒューズ本数テーブル２０にはマクロ毎のヒューズ本数が記憶されており、マクロ番号用カウンタ８からのマクロ番号情報（第２のアドレス情報）から現時点で出力しているヒューズデータの転送に必要となるクロック数がクロック制御回路２１に入力され、これに基づいて必要な数のヒューズデータ転送クロックが生成される。
【００２９】
ヒューズラッチ部読み出し回路４は、ヒューズセット（転送先アドレスとデータのペア）を制御回路７による制御にしたがって順番に読み出す。なお、ヒューズ部２に記憶されるデータは、マクロの昇順または降順である必要があり、ヒューズデータの追加はできない。
【００３０】
＜第１の実施形態の第２の具体例＞
図６は、図１中のヒューズボックス１１の他の具体的な構成を示すブロック図である。本例のヒューズボックスは、ヒューズデータの追加が可能な場合である。図６は、前述した図５と比べて、ほぼ同様の構成であるが、ヒューズラッチ部読み出し回路４の機能が異なる。すなわち、ヒューズラッチ部読み出し回路４は、マクロ番号用カウンタ８から出力されるマクロ番号データに対応する転送先アドレスを持つヒューズセット（転送先アドレスとデータのペア）があるかどうかをスキャンし、データが存在する場合はそのヒューズデータを制御回路７による制御にしたがって出力し、このヒューズデータを出力するようにデマルチプレクサ６の制御を行う。これに対して、データが存在しない場合は、“０”データを出力するようにデマルチプレクサ６の制御を行う。
【００３１】
マクロ番号用カウンタ８から出力されるアドレスデータ（マクロ番号データ）をヒューズラッチ部読み出し回路４に入力することにより、一致するデータがあれば、パラシリ変換器５からのヒューズデータがデマルチプレクサ６により選択されて出力される。一致しない場合は、“０”データがデマルチプレクサ６により選択され、出力される。
【００３２】
上記構成のヒューズボックスでは、ヒューズ部２に記憶されるデータは、マクロの順番は任意で良く、ヒューズデータの追加が可能となる。
【００３３】
＜第２の実施形態＞
図７は、本発明の半導体集積回路装置の第２の実施形態に係るメモリ混載ＬＳＩチップに配置されたマクロおよびヒューズボックスを模式的に示す平面図である。第２の実施形態は、前述した第１の実施形態と比べて、複数のマクロ１０に対してヒューズボックス１１をパラレルに接続し、ヒューズボックス１１内に設けられた転送制御回路１３により、ヒューズボックスから各マクロに対しパラレルにデータ転送する点が異なる。
【００３４】
本例では、複数のマクロ１０として、リダンダンシデータを格納するレジスタ（ヒューズラッチ）が３個存在し、それらに対してヒューズボックス１１がパラレルに接続されている。
【００３５】
第２の実施形態におけるデータの格納、転送動作は、第１の実施形態においてシリアルにデータを転送する動作が、パラレルにデータを転送する動作に変更されたものである。即ち、第１の実施形態と同様に、マクロIDを検索し、該当するマクロIDが存在したマクロに対してのみヒューズデータを転送し、マクロIDの存在しないマクロにはヒューズデータの転送は行わないか、“０”データを転送する。
【００３６】
図８は、図７の構成によるデータの格納、転送動作の一例を示している。いま、マクロ0,2はリダンダンシを必要とし、マクロ1はリダンダンシを必要としない場合を想定する。また、各ヒューズにはリダンダンシデータの最大bit数（本例では12bit）を格納できるが、本例では、１段目のヒューズは全て使用されて12bitのリダンダンシデータが格納され、２段目のヒューズは２bit分が使用されないで、10bitのリダンダンシデータが格納されている場合を想定する。
【００３７】
最初の状態では、図８（ａ）に示すように、ヒューズボックス１１内の１段目のヒューズアレイに、転送先のアドレスデータとしてマクロ0のマクロIDに対応する"01"（＝マクロID+1）データと12bitのリダンダンシデータが格納されており、２段目のヒューズにはマクロ2のマクロIDに対応する"11"（＝マクロID+1）データと10bitのリダンダンシデータが格納されている。
【００３８】
（１）まず、図８（ｂ）に示すように、ヒューズボックス１１内に、マクロ0に対応する転送先のアドレスデータが存在するかどうかを検索する。その結果、マクロ0に対応する12bitのリダンダンシデータが存在するので、マクロ0のヒューズラッチ数（12）に対応して12bitのリダンダンシデータを転送する。
【００３９】
（２）次に、図８（ｃ）に示すように、ヒューズボックス１１内に、マクロ1に対応する転送先のアドレスデータが存在するかどうかを検索する。その結果、マクロ1に対応するデータは存在しない（マクロ1はリダンダンシ不要）ので、リダンダンシデータとして“０”を出力し、マクロ1のヒューズラッチ数（11）に対応して11bitの“０”を転送する。
【００４０】
（３）最後に、図８（ｄ）に示すように、ヒューズボックス１１内に、マクロ2に対応する転送先のアドレスデータが存在するかどうかを検索する。その結果、マクロ2に対応する10bitのリダンダンシデータが存在するので、マクロ2のヒューズラッチ数（10）に対応して10bitのリダンダンシデータを転送する。
【００４１】
上記した第２の実施形態は、マクロ数が少なく、マクロとヒューズボックスとの間の配線数（配線領域）の増加の見込みが少ない場合に適している。ヒューズボックス１１から各マクロ１０へ高速のデータ転送が可能になるので、初期設定のセットアップ時間を短縮することができる。
【００４２】
＜第３の実施形態＞
図９は、本発明の半導体集積回路装置の第３の実施形態に係るメモリ混載ＬＳＩチップに配置されたマクロおよびヒューズボックスを模式的に示す平面図である。第３の実施形態は、DRAMマクロ等の複雑な構造のヒューズラッチを持つものへの適用例を示す。
【００４３】
ここでは、ダイナミック型メモリ(DRAM)における複数個のリダンダンシラッチ（DRAMマクロ内のロウ・カラムアドレスを格納するラッチ回路）９０がシリアルに接続されている。各リダンダンシラッチ９０は、DRAMのメモリセルアレイにおける不良アドレス（ロウアドレスおよびカラムアドレス）を表わすリダンダンシデータがそれぞれシリアルに転送され、当該リダンダンシデータを格納する第１のヒューズラッチとして例えばシフトレジスタが複数用意されている。
【００４４】
ヒューズボックス９１には、複数個のリダンダンシラッチ９０より少ない数のリダンダンシテータを格納するヒューズ部９２と、第１のヒューズラッチと同数であって第１のヒューズラッチと同様の構成を有する複数の第２のヒューズラッチを含むラッチ部９３と、転送制御回路９４が設けられている。
【００４５】
ラッチ部９３の複数の第２のヒューズラッチは、シリアルに接続されており、それぞれにアドレスが割り当てられており、ヒューズ部９２から不良アドレスのデータが転送され、これをそれぞれ対応して格納する。複数の第２のヒューズラッチの出力側に複数の第１のヒューズラッチがシリアルに接続されている。
【００４６】
ヒューズ部９２の複数のヒューズアレイには、ラッチ部９３を介して、所望の第１のヒューズラッチに転送すべきリダンダンシデータDATAおよび当該リダンダンシデータに対応する転送先のリダンダンシラッチのアドレスを示すアドレスデータ（セグメントアドレスSeg. Adr.およびスペアアドレスSpare. Adr.、ロウイネーブルRow En、カラムイネーブルCol.Enなど）をペアとしてヒューズデータが書き込まれ、かつ記憶される。ヒューズボックス９１内のヒューズ部９２の配置領域に対して、ヒューズボックス９１内のラッチ部９３の配置領域の方が、DRAMマクロ１０の配置領域よりも接近している。
【００４７】
転送制御回路９４は、リダンダンシデータの転送の前に、ラッチ部９３を“０”データで初期化を行う。その後、転送制御回路９４は、アドレスデータが記憶されているラッチ部９３内の転送先の第２のヒューズラッチには当該アドレスデータにしたがってアドレスデータとペアをなすリダンダンシデータを転送し、この後、複数の第２のヒューズラッチの格納データを複数の第１のヒューズラッチ（リダンダンシラッチ９０）にシリアルに転送する。
【００４８】
第３の実施形態では、リダンダンシラッチ９０のヒューズラッチと同じようにシリアルに接続され、かつ、ヒューズデータの転送先に対応したアドレスが割付けられたヒューズラッチを含むラッチ部９３をヒューズボックス９１内に構成している。これにより、ヒューズデータの転送先アドレスにしたがって、ヒューズボックス９１内のヒューズラッチにリダンダンシデータを容易かつ高速に格納することができ、全て格納し終わった時点でリダンダンシラッチ９０のヒューズラッチにシリアル転送を行うことができる。ヒューズボックス９１内のラッチ部９３はヒューズ部９２の近くに配置されるので、両者間を配線するための配線領域は小さくて済む。これに対して、リダンダンシラッチ９０とヒューズボックス９１内のヒューズ部９２との距離が長いと、両者間を接続する配線が長くなるが、シリアル配線であるので、その配線領域は小さくて済む。
【００４９】
したがって、第３の実施形態によれば、DRAMマクロなどのように複雑なリダンダンシ構成を有するマクロに対してリダンダンシデータを転送する場合にも、ヒューズの数を削減することができる。
【００５０】
なお、第３の実施形態では、１つのDRAMマクロに適用する場合を説明したが、さらに第１の実施形態のように、転送先マクロのアドレスも追加することにより複数のマクロに適用することもできる。
【００５１】
＜第３の実施形態の具体例＞
図１０は、図９中のヒューズボックス９１の具体的な構成を示すブロック図である。本例のヒューズボックスは、ヒューズデータの追加が可能な場合である。
【００５２】
２はヒューズ部、３はヒューズラッチ部、４はヒューズラッチ部読み出し回路、９５はフリップフロップ回路群、９６はアドレスデコーダ、７は制御回路、２１はクロック制御回路である。
【００５３】
フリップフロップ回路群９５は、図中では４個のフリップフロップ回路９５ａ、９５ｂ、９５ｃ、９５ｄのみを示しているが、実際はヒューズデータの数、つまり横方向にヒューズデータのビット数分、及び縦方向にアドレスの数分だけ存在する。これらのフリップフロップ回路でシフトレジスタを構成しており、対応するアドレスが有効になった時のデータのパラレル入力と、制御回路７によりシフトモードが選択された時にシフト動作を行う。
【００５４】
また、フリップフロップ回路群９５の全てのフリップフロップ回路はデータシフトできるように接続されている。初期化のため、シフトモード時に、初段のフリップフロップ回路９５ａの入力は“０”に設定される。さらに、これらの全てのフリップフロップ回路は、アドレスデータに基づいてデータを格納した後、そのままシフトモードでヒューズデータを出力することにより、正しいマクロに転送できるように接続されている。つまり、フリップフロップ回路のアドレスとシフトモードでの順番の対応がとれている。
【００５５】
ヒューズボックス９１は、外部からのクロックが入力され、ヒューズデータとヒューズデータ転送クロックを出力する。
【００５６】
ヒューズデータを読み出す前に、全てのフリップフロップ回路が“０”となるクロック数の間、シフトモードに切り替える。
【００５７】
ヒューズ部２に記憶されているデータはヒューズラッチ３に格納される。ヒューズラッチ部読み出し回路４よりヒューズセット（転送先アドレスとデータのペア）が順番に読み出される。転送先アドレスはアドレスデコーダ６によりデコードされ、対応するフリップフロップ回路群にヒューズデータがパラレルに格納される。全てのヒューズセット（転送先アドレスとヒューズデータのペア）をフリップフロップ回路群に格納した後、シフトモードに切り換え、データをヒューズデータとして出力する。クロック制御回路２１は、シフトモードの時のみヒューズ転送クロックを生成する。制御回路７は、外部からのクロックが入力され、所要の回路に対して制御信号を供給し、後述する動作の制御を行う。
【００５８】
ヒューズラッチ部読み出し回路４は、ヒューズセット（転送先アドレスとヒューズデータのペア）を、制御回路７による制御にしたがって順番に読み出す。なお、ヒューズ部２に記憶されるヒューズデータの追加は可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体集積回路装置の第１の実施形態に係るメモリ混載ＬＳＩチップに配置されたメモリおよびヒューズボックスを模式的に示す平面図。
【図２】図１中のヒューズボックスに格納されるヒューズデータのフォーマット例を示す図。
【図３】図１の構成によるデータの格納、転送動作の一例を示す図。
【図４】図１の構成における救済効率の計算結果の一例を示す図。
【図５】図１中のヒューズボックスの第２の具体例を示すブロック図。
【図６】図１中のヒューズボックスの第２の具体例を示すブロック図。
【図７】本発明の半導体集積回路装置の第２の実施形態に係るメモリ混載ＬＳＩチップに配置されたマクロおよびヒューズボックスを模式的に示す平面図。
【図８】図７の構成によるデータの格納、転送動作の一例を示す図。
【図９】本発明の半導体集積回路装置の第３の実施形態に係るメモリ混載ＬＳＩチップに配置されたマクロおよびヒューズボックスを模式的に示す平面図。
【図１０】図９中のヒューズボックスの具体例を示すブロック図。
【符号の説明】
【００６０】
１０…メモリマクロ、１１…ヒューズボックス、１２、１３…転送制御回路。
【図１】
2007193879.tif 000003
【図２】
2007193879.tif 000004
【図３】
2007193879.tif 000005
【図４】
2007193879.tif 000006
【図５】
2007193879.tif 000007
【図６】
2007193879.tif 000008
【図７】
2007193879.tif 000009
【図８】
2007193879.tif 000010
【図９】
2007193879.tif 000011
【図１０】
2007193879.tif 000012