(57)【要約】【課題】正相および逆相の出力信号の交差電圧を所定の範囲内に収める。【解決手段】バッファ回路１１、１２は、それぞれ入力信号ＩＮＰ、ＩＮＭに対して立ち上り時間または立ち下り時間を調整してそれぞれ正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＭとして出力する。判定回路１３は、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ２以上である場合にＨとなる信号ＣＵと、双方が参照電圧Ｖｒｅｆ１以下である場合にＨとなる信号ＣＤとを制御回路１４に出力する。制御回路１４は、信号ＣＵがＨである場合に、立ち上りとなる信号の立ち上り時間を長くするか、または立ち下りとなる信号の立ち下り時間を短くし、信号ＣＤがＨである場合に、立ち上りとなる信号の立ち上り時間を短くするか、または立ち下りとなる信号の立ち下り時間を長くするようにバッファ回路１１、１２を制御する【選択図】図１
2007325005.tif 000002
【特許請求の範囲】
【請求項１】
第１のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して正相出力信号として出力する第１のバッファ回路と、
第２のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して逆相出力信号として出力する第２のバッファ回路と、
前記正相出力信号および前記逆相出力信号のそれぞれの電圧値が所定の範囲内に入ったか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記第１のバッファ回路および／または前記第２のバッファ回路に対して立ち上りおよび／または立ち下りの傾きを調整するように制御する制御回路と、
を備えることを特徴とする出力バッファ回路。
【請求項２】
前記第１および第２のバッファ回路のそれぞれは、
電流制御積分器と、
前記電流制御積分器に電流を供給する第１の複数の電流源と、
前記電流制御積分器に電流を供給する第２の複数の電流源と、
を備え、
前記第１の複数の電流源におけるアクティブとなる電流源の個数に応じて立ち上りの傾きを調整し、前記第２の複数の電流源におけるアクティブとなる電流源の個数に応じて立ち下りの傾きを調整することを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
前記制御回路は、
前記それぞれの電圧値が前記所定の範囲の上限値以上である場合には、該上限値以上であることを示す時点における立ち上りとなる信号の立ち上りの傾きを緩くするように前記第１の複数の電流源におけるアクティブとなる電流源の個数を調整するか、または該上限値以上であることを示す時点における立ち下りとなる信号の立ち下りの傾きをきつくするように前記第２の複数の電流源におけるアクティブとなる電流源の個数を調整し、
前記それぞれの電圧値が前記所定の範囲の下限値以下である場合には、該下限値以下であることを示す時点における立ち上りとなる信号の立ち上りの傾きをきつくするように前記第１の複数の電流源におけるアクティブとなる電流源の個数を調整するか、または該下限値以下であることを示す時点における立ち下りとなる信号の立ち下りの傾きを緩くするように前記第２の複数の電流源におけるアクティブとなる電流源の個数を調整して、
前記それぞれの電圧値が前記所定の範囲内に入るように前記第１のバッファ回路および／または前記第２のバッファ回路を制御することを特徴とする請求項２記載の出力バッファ回路。
【請求項４】
前記制御回路は、
前記それぞれの電圧値が前記所定の範囲の上限値以上である場合には、該上限値以上であることを示す時点における立ち上りとなる信号の立ち上りの傾きを緩くすることと、該上限値以上であることを示す時点における立ち下りとなる信号の立ち下りの傾きをきつくすることとを、時間的に交互に繰り返し、
前記それぞれの電圧値が前記所定の範囲の下限値以下である場合には、該下限値以下であることを示す時点における立ち上りとなる信号の立ち上りの傾きをきつくすることと、該下限値以下であることを示す時点における立ち下りとなる信号の立ち下りの傾きを緩くすることとを、時間的に交互に繰り返すように制御することを特徴とする請求項３記載の出力バッファ回路。
【請求項５】
請求項１〜４のいずれか一に記載の出力バッファ回路を備える半導体集積回路装置。
【請求項６】
第１のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して正相出力信号として出力する第１のバッファ回路と、第２のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して逆相出力信号として出力する第２のバッファ回路と、を備える出力バッファ回路の波形調整方法において、
前記正相出力信号および前記逆相出力信号のそれぞれの電圧値が所定の範囲内に入ったか否かを判定するステップと、
この判定結果に基づいて、前記第１のバッファ回路および／または前記第２のバッファ回路に対して立ち上りおよび／または立ち下りの傾きを調整するように制御するステップと、
を含むことを特徴とする出力バッファ回路の波形調整方法。
【請求項７】
前記制御するステップにおいて、
前記それぞれの電圧値が前記所定の範囲の上限値以上である場合には、該上限値以上であることを示す時点における立ち上りとなる信号の立ち上りの傾きを緩くするか、または該上限値以上であることを示す時点における立ち下りとなる信号の立ち下りの傾きをきつくし、
前記それぞれの電圧値が前記所定の範囲の下限値以下である場合には、該下限値以下であることを示す時点における立ち上りとなる信号の立ち上りの傾きをきつくするか、または該下限値以下であることを示す時点における立ち下りとなる信号の立ち下りの傾きを緩くして、
前記それぞれの電圧値が前記所定の範囲内に入るように第１のバッファ回路および／または第２のバッファ回路を制御することを特徴とする請求項６記載の出力バッファ回路の波形調整方法。
【請求項８】
前記それぞれの電圧値が前記所定の範囲の上限値以上である場合には、該上限値以上であることを示す時点における立ち上りとなる信号の立ち上りの傾きを緩くすることと、該上限値以上であることを示す時点における立ち下りとなる信号の立ち下りの傾きをきつくすることとを、判定するステップ毎に交互に繰り返し、
前記それぞれの電圧値が前記所定の範囲の下限値以下である場合には、該下限値以下であることを示す時点における立ち上りとなる信号の立ち上りの傾きをきつくすることと、該下限値以下であることを示す時点における立ち下りとなる信号の立ち下りの傾きを緩くすることとを、判定するステップ毎に交互に繰り返すように制御することを特徴とする請求項７記載の出力バッファ回路の波形調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路およびその波形調整方法に関し、特に、出力バッファ回路の出力信号のスルーレートを調整する技術に関する。
【背景技術】
【０００２】
近年、装置間の信号伝送においてシリアル通信が普及し始めている。シリアル通信で使用される出力バッファ回路には、出力信号のスルーレート（立ち上り時間Ｔｒおよび立ち下り時間Ｔｆ）、正相および逆相の出力信号におけるクロス電圧（交差電圧）の特性を要求するものがある。要求される立ち上り時間Ｔｒ、立ち下り時間Ｔｆ、クロス電圧の特性を満たすために、出力バッファ回路は、積分器を用いることが多い。ここで、一般的な抵抗・容量型積分器では、抵抗、容量のばらつきが回路特性に大きく影響する場合がある。このためチップ作成後において、ばらつきが大きすぎて要求特性を満たせない場合には、チップの再作成が必要となり、時間・コストがかかってしまう。
【０００３】
特許文献１に記載の出力バッファ回路は、電流制御積分器により構成されており、定電流回路の電流値及びキャパシタによって、立ち上り時間Ｔｒ、立ち下り時間Ｔｆが決定される。この出力バッファ回路では、電流制御積分器を用いており、抵抗を使用していないために、抵抗値のばらつきが立ち上り時間Ｔｒ、立ち下り時間Ｔｆに影響せず、立ち上り時間Ｔｒ、立ち下り時間Ｔｆのばらつきが小さい。しかし、制御電流が固定されるために、立ち上り時間Ｔｒ、立ち下り時間Ｔｆが補正可能ではない。したがって、チップ作成後に立ち上り時間Ｔｒ、立ち下り時間Ｔｆが要求値から外れた場合には、設計のやり直しと検証が必要となり、コストおよび時間がかかってしまう。
【０００４】
そこで、立ち上り時間Ｔｒ、立ち下り時間Ｔｆを選択可能となるように構成した出力バッファ回路が特許文献２に開示されている。この出力バッファ回路は、抵抗器・容量積分器の抵抗器部分に複数の抵抗器を設け、複数の抵抗器を選択的に動作可能となるように構成される。
【０００５】
【特許文献１】特開２０００−４９５８５号公報（図１）
【特許文献２】特開平６−２９６１２９号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献２に記載の出力バッファ回路は、単に複数の抵抗器を選択的に動作可能となるように構成しているだけである。すなわち、交差電圧を調整することは可能であっても、調整方法や調整回路を何ら開示していない。
【課題を解決するための手段】
【０００７】
本発明の１つのアスペクトに係る出力バッファ回路は、第１のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して正相出力信号として出力する第１のバッファ回路と、第２のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して逆相出力信号として出力する第２のバッファ回路と、正相出力信号および逆相出力信号のそれぞれの電圧値が所定の範囲内に入ったか否かを判定する判定回路と、判定回路の判定結果に基づいて、第１のバッファ回路および／または第２のバッファ回路に対して立ち上りおよび／または立ち下りの傾きを調整するように制御する制御回路と、を備える。
【０００８】
本発明の１つのアスペクトに係る出力バッファ回路の波形調整方法は、第１のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して正相出力信号として出力する第１のバッファ回路と、第２のパルス入力信号に対して立ち上りおよび／または立ち下りの傾きを調整して逆相出力信号として出力する第２のバッファ回路と、を備える出力バッファ回路の波形調整方法において、正相出力信号および逆相出力信号のそれぞれの電圧値が所定の範囲内に入ったか否かを判定するステップと、この判定結果に基づいて、第１のバッファ回路および／または第２のバッファ回路に対して立ち上りおよび／または立ち下りの傾きを調整するように制御するステップと、を含む。
【発明の効果】
【０００９】
本発明によれば、交差電圧が所定の範囲から外れていることを検出して所定の範囲内に収めるよう動作する補正機能を有する。したがって、交差電圧値が所定の範囲から外れている場合に、所望の特性を得るために再設計する必要がない。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係る出力バッファ回路は、第１のバッファ回路（図１の１１）と第２のバッファ回路（図１の１２）と判定回路（図１の１３）と制御回路（図１の１４）とを備える。第１のバッファ回路は、第１のパルス入力信号（図１のＩＮＰ）に対して立ち上りおよび／または立ち下りの傾きを調整して正相出力信号（図１のＯＵＴＰ）として出力する。第２のバッファ回路は、第２のパルス入力信号（図１のＩＮＭ）に対して立ち上りおよび／または立ち下りの傾きを調整して逆相出力信号（図１のＯＵＴＭ）として出力する。判定回路は、正相出力信号および逆相出力信号の交差する点における電圧値が所定の範囲（図１のＶｒｅｆ１〜Ｖｒｅｆ２）内に入ったか否かを、正相出力信号および逆相出力信号のそれぞれの電圧値が所定の範囲の上限値（図１のＶｒｅｆ２）以上であるか、あるいは下限値（図１のＶｒｅｆ１）以下であるかによって判定する。なお、ここで信号の立ち上りの傾きおよび立ち下りの傾きは、信号の振幅が例えば１０％から９０％まで変化する時間（立ち上り時間および立ち下り時間）として表すようにしてもよい。
【００１１】
制御回路は、この判定結果に基づいて、第１のバッファ回路および／または第２のバッファ回路に対して立ち上りおよび／または立ち下りの傾きを調整する。すなわち、正相出力信号および逆相出力信号の電圧値が所定の範囲の上限値以上である場合には、正相出力信号および逆相出力信号の交差する点における立ち上りとなる信号の立ち上りの傾きを緩くするか、または正相出力信号および逆相出力信号の交差する点における立ち下りとなる信号の立ち下りの傾きをきつくする。そして、第１および第２の入力信号の交差する点における正相出力信号および逆相出力信号の電圧値が所定の範囲内に入るように第１のバッファ回路および／または第２のバッファ回路における積分器に電流を供給する電流源を制御する。この場合、交差する点における立ち上りとなる信号の立ち上りの傾きを緩くすることと、交差する点における立ち下りとなる信号の立ち下りの傾きをきつくすることとを、時間的に交互に繰り返すようにしても良い。
【００１２】
また、制御回路は、交差電圧値が所定の範囲の下限値以下である場合には、交差する点における立ち上りとなる信号の立ち上りの傾きをきつくするか、または交差する点における立ち下りとなる信号の立ち下りの傾きを緩くする。そして、交差電圧値が所定の範囲内に入るように第１のバッファ回路および／または第２のバッファ回路における積分器に電流を供給する電流源を制御する。この場合、交差電圧値が所定の範囲の下限値以下である場合には、交差する点における立ち上りとなる信号の立ち上りの傾きをきつくすることと、交差する点における立ち下りとなる信号の立ち下りの傾きを緩くすることとを、時間的に交互に繰り返すようにしても良い。
【００１３】
このような構成の出力バッファ回路によれば、交差電圧値が所定の範囲から外れていることを検出して所定の範囲内の収めるよう出力信号のスルーレートを調整するように動作する。したがって、交差電圧値が所定の範囲から外れている場合に、所望の特性を得るために再設計・再製作を行う必要がなく、コスト・時間を節約することができる。
【実施例１】
【００１４】
図１は、本発明の実施例に係る出力バッファ回路の構成を示すブロック図である。図１において、出力バッファ回路は、バッファ回路１１、バッファ回路１２、判定回路１３、制御回路１４を備える。バッファ回路１１は、パルス入力信号ＩＮＰに対して立ち上り時間または立ち下り時間を調整して正相出力信号ＯＵＴＰとして出力する。バッファ回路１２は、パルス入力信号ＩＮＭに対して立ち上り時間または立ち下り時間を調整して逆相出力信号ＯＵＴＭとして出力する。
【００１５】
判定回路１３は、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ２以上であるか否かを判定して判定結果を示す信号ＣＵを制御回路１４に出力する。また、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ１以下であるか否かを判定して判定結果を示す信号ＣＤを制御回路１４に出力する。
【００１６】
より具体的には、判定回路１３は、コンパレータＣｏｍ１〜Ｃｏｍ４と、２入力のＡＮＤ回路ＡＮＤ１と、２入力のＮＯＲ回路ＮＯＲ１とを備える。コンパレータＣｏｍ１は、正相出力信号ＯＵＴＰの電圧と参照電圧Ｖｒｅｆ１とを比較し、正相出力信号ＯＵＴＰの電圧が参照電圧Ｖｒｅｆ１以上の場合に、ＨレベルをＮＯＲ回路ＮＯＲ１の一つの入力端に出力する。コンパレータＣｏｍ２は、正相出力信号ＯＵＴＰの電圧と参照電圧Ｖｒｅｆ２とを比較し、正相出力信号ＯＵＴＰの電圧が参照電圧Ｖｒｅｆ２以上の場合に、ＨレベルをＡＮＤ回路ＡＮＤ１の一つの入力端に出力する。コンパレータＣｏｍ３は、逆相出力信号ＯＵＴＭの電圧と参照電圧Ｖｒｅｆ１とを比較し、逆相出力信号ＯＵＴＭの電圧が参照電圧Ｖｒｅｆ１以上の場合に、ＨレベルをＮＯＲ回路ＮＯＲ１の他の入力端に出力する。コンパレータＣｏｍ４は、逆相出力信号ＯＵＴＭの電圧と参照電圧Ｖｒｅｆ２とを比較し、逆相出力信号ＯＵＴＭの電圧が参照電圧Ｖｒｅｆ２以上の場合に、ＨレベルをＡＮＤ回路ＡＮＤ１の他の入力端に出力する。ＡＮＤ回路ＡＮＤ１は、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方（すなわち交差電圧）が参照電圧Ｖｒｅｆ２以上であるときにのみ、Ｈレベルとなる信号ＣＵを制御回路１４に出力する。また、ＮＯＲ回路ＮＯＲ１は、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方（すなわち交差電圧）が参照電圧Ｖｒｅｆ１以下であるときにのみ、Ｈレベルとなる信号ＣＤを制御回路１４に出力する。
【００１７】
図２は、判定回路１３の動作波形を表すタイミングチャートである。バッファ回路１１、１２に対してそれぞれ、パルス入力信号ＩＮＰに０１０１・・、パルス入力信号ＩＮＭに１０１０・・と連続する信号を入力する。その際、バッファ回路１１、１２の出力には、図２の出力信号ＯＵＴＰ、ＯＵＴＭに示すような波形が出力される。また、コンパレータＣｏｍ１〜Ｃｏｍ４の出力信号を示す。期間Ｐ１では、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ１以下であって、信号ＣＤがＨレベルとなる。また、期間Ｐ２では、正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ２以上であって、信号ＣＵがＨレベルとなる。
【００１８】
図１において、制御回路１４は、パルス入力信号ＩＮＰの立ち上り（パルス入力信号ＩＮＭの立ち下り）に対応して信号ＣＵあるいは信号ＣＤがＨレベルとなるか、パルス入力信号ＩＮＰの立ち下り（パルス入力信号ＩＮＭの立ち上り）に対応して信号ＣＵあるいは信号ＣＤがＨレベルとなるかを判断する。そして、信号ＣＵがＨレベルの場合には、信号ＣＵがＨレベルであることを示す時点における立ち上りとなる信号の立ち上り時間を長くするか、または信号ＣＵがＨレベルであることを示す時点における立ち下りとなる信号の立ち下り時間を短くする。また、信号ＣＤがＨレベルである場合には、信号ＣＤがＨレベルであることを示す時点における立ち上りとなる信号の立ち上り時間を短くするか、または信号ＣＤがＨレベルであることを示す時点における立ち下りとなる信号の立ち下り時間を長くする。このように立ち上り時間あるいは立ち下り時間を制御するために、バッファ回路１１に対して制御信号Ｃｔ１、Ｃｔ２を出力し、バッファ回路１２に対して制御信号Ｃｔ３、Ｃｔ４を出力する。
【００１９】
図３は、出力バッファ回路１１、１２の回路図である。図３において、出力バッファ回路は、インバータ回路ＩＮＶ１と、出力信号ＯＵＴの立ち上り時に駆動されるＰｃｈトランジスタＭ３、ＮｃｈトランジスタＭ４、電流源Ｉ１からなるプリバッファと、キャパシタＣ１、ＰｃｈトランジスタＭ１からなる積分器と、出力信号ＯＵＴの立ち下り時に駆動されるＰｃｈトランジスタＭ５、ＮｃｈトランジスタＭ６、電流源Ｉ２からなるプリバッファと、キャパシタＣ２、ＮｃｈトランジスタＭ２からなる積分器とを備える。
【００２０】
パルス入力信号ＩＮ（ＩＮＰ、ＩＮＭ）は、ＣＭＯＳを構成するＰｃｈトランジスタＭ３、ＮｃｈトランジスタＭ４のゲートに与えられ、またインバータ回路ＩＮＶ１で反転されて、ＣＭＯＳを構成するＰｃｈトランジスタＭ５、ＮｃｈトランジスタＭ６のゲートに与えられる。ＰｃｈトランジスタＭ３のソースは、制御信号Ｃｔ１（Ｃｔ３）によって電流が可変とされる電流源Ｉ１を介して電源に接続される。ＰｃｈトランジスタＭ３のドレインとＮｃｈトランジスタＭ４のドレインとは共通に接続され、キャパシタＣ１の一端およびＰｃｈトランジスタＭ１のゲートに接続される。また、ＮｃｈトランジスタＭ４のソースは、接地される。ＮｃｈトランジスタＭ６のソースは、制御信号Ｃｔ２（Ｃｔ４）によって電流が可変とされる電流源Ｉ２を介して接地される。ＰｃｈトランジスタＭ５のドレインとＮｃｈトランジスタＭ６のドレインとは共通に接続され、キャパシタＣ２の一端およびＮｃｈトランジスタＭ２のゲートに接続される。また、ＰｃｈトランジスタＭ５のソースは、電源に接続される。ＰｃｈトランジスタＭ１のソースは、電源に接続され、ＮｃｈトランジスタＭ２のソースは、接地される。ＰｃｈトランジスタＭ１のドレイン、ＮｃｈトランジスタＭ２のドレイン、キャパシタＣ１の他端、キャパシタＣ２の他端は、共通に接続され、出力信号ＯＵＴ（ＯＵＴＰ、ＯＵＴＭ）を出力する。
【００２１】
図３において、出力信号ＯＵＴの立ち上り時に、キャパシタＣ１、ＰｃｈトランジスタＭ１からなる積分器のスルーレート（単位時間当たりの電圧の変化量）を電流源Ｉ１の電流値によって調整し、出力信号の立ち上り時間Ｔｒを所望の値に変更する。また、出力信号ＯＵＴの立ち下り時に、キャパシタＣ２、ＮｃｈトランジスタＭ２からなる積分器のスルーレートを電流源Ｉ２の電流値によって調整し、立ち下り時間Ｔｆを所望の値に変更する。
【００２２】
図４は、電流源Ｉ１の回路図である。電流源Ｉ１は、リファレンス電流源（Ｉｒｅｆ）となるＰｃｈトランジスタＭ１０、ＰｃｈトランジスタＭ１０とカレントミラーを構成して電流源となるＰｃｈトランジスタＭ１１〜Ｍ１ｎ、電流源Ｉ１の電流値を調整するために開閉されるｎ−１個のトランスファゲートＴＦ２ａ〜ＴＦｎａおよびｎ−１個のトランスファゲートＴＦ２ｂ〜ＴＦｎｂから構成される。トランスファゲートＴＦ２ａ〜ＴＦｎａ、ＴＦ２ｂ〜ＴＦｎｂは、制御信号Ｃｔ１（Ｃｔ３）によって開閉が制御され、トランスファゲートＴＦ２ａ〜ＴＦｎａのそれぞれとトランスファゲートＴＦ２ｂ〜ＴＦｎｂのそれぞれとは、逆の開閉動作を行う。トランスファゲートＴＦ２ａ〜ＴＦｎａのそれぞれは、ＰｃｈトランジスタＭ１２〜Ｍ１ｎのそれぞれのゲートに接続され、電流源であるそれぞれのＰｃｈトランジスタＭ１２〜Ｍ１ｎのオンオフを制御信号Ｃｔ１（Ｃｔ３）によって制御する。そしてオンとなったＰｃｈトランジスタの個数によって電流源Ｉ１の電流値が決定される。なお、初期状態（設計時）には、例えばｎ／２または（ｎ−１）／２段のトランスファゲートがオンとなるようにし、その状態から制御信号Ｃｔ１（Ｃｔ３）によってトランスファゲートを１段ずつ切り替えて電流値の調整を行うものとする。
【００２３】
図５は、電流源Ｉ２の回路図である。電流源Ｉ２は、リファレンス電流源（Ｉｒｅｆ）となるＮｃｈトランジスタＭ２０、ＮｃｈトランジスタＭ２０とカレントミラーを構成して電流源となるＮｃｈトランジスタＭ２１〜Ｍ２ｎ、電流源Ｉ２の電流値を調整するために開閉されるｎ−１個のトランスファゲートＴＧ２ａ〜ＴＧｎａおよびｎ−１個のトランスファゲートＴＧ２ｂ〜ＴＧｎｂから構成される。トランスファゲートＴＧ２ａ〜ＴＧｎａ、ＴＧ２ｂ〜ＴＧｎｂは、制御信号Ｃｔ２（Ｃｔ４）によって開閉が制御され、トランスファゲートＴＧ２ａ〜ＴＧｎａのそれぞれとトランスファゲートＴＧ２ｂ〜ＴＧｎｂのそれぞれとは、逆の開閉動作を行う。トランスファゲートＴＧ２ａ〜ＴＧｎａのそれぞれは、ＮｃｈトランジスタＭ２２〜Ｍ２ｎのそれぞれのゲートに接続され、電流源であるそれぞれのＮｃｈトランジスタＭ２２〜Ｍ２ｎのオンオフを制御信号Ｃｔ２（Ｃｔ４）によって制御する。そしてオンとなったＮｃｈトランジスタの個数によって電流源Ｉ２の電流値が決定される。なお、初期状態（設計時）には、例えばｎ／２または（ｎ−１）／２段のトランスファゲートがオンとなるようにし、その状態から制御信号Ｃｔ２（Ｃｔ４）によってトランスファゲートを１段ずつ切り替えて電流値の調整を行うものとする。
【００２４】
次に、制御回路１４の動作について説明する。図６は、制御回路１４の動作を表すフローチャートである。図６において、出力信号ＯＵＴＰと出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ２以上（すなわちクロス電圧≧Ｖｒｅｆ２）であって、出力信号ＯＵＴＰの立ち上り（出力信号ＯＵＴＭの立ち下り）において（ステップＳ１１→Ｓ１２→Ｓ１３）、Ｆｌａｇ１は、
（１）出力信号ＯＵＴＭの立ち下り時間を短くする（Ｆｌａｇ１＝０）、すなわちバッファ回路１２（ＢＵ２）の電流源Ｉ２を一段増やすか（ステップＳ１５）、
（２）出力信号ＯＵＴＰの立ち上り時間を長くする（Ｆｌａｇ１＝１）、すなわちバッファ回路１１（ＢＵ１）の電流源Ｉ１を一段減らすか（ステップＳ１６）、
を表すために用いられる。
【００２５】
また、出力信号ＯＵＴＰと出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ１以下（すなわちクロス電圧≦Ｖｒｅｆ１）であって、出力信号ＯＵＴＰの立ち上り（出力信号ＯＵＴＭの立ち下り）において（ステップＳ１１→Ｓ１９→Ｓ２０）、Ｆｌａｇ１は、
（３）出力信号ＯＵＴＰの立ち上り時間を短くする（Ｆｌａｇ１＝０）、すなわちバッファ回路１１（ＢＵ１）の電流源Ｉ１を一段増やすか（ステップＳ２２）、
（４）出力信号ＯＵＴＭの立ち下り時間を長くする（Ｆｌａｇ１＝１）、すなわちバッファ回路１２（ＢＵ２）の電流源Ｉ２を一段減らすか（ステップＳ２３）、
を表すために用いられる。
【００２６】
なお、Ｆｌａｇ１は、ステップＳ１０において０に初期化する。また、ステップＳ２６において、Ｆｌａｇ１は反転され、出力信号ＯＵＴＭと出力信号ＯＵＴＰとに対する処理を交互に繰り返すようにする。例えば、ステップＳ１３において、ステップＳ１５に進んだ場合、次にステップＳ１３において、ステップＳ１６に進む。
【００２７】
さらに、出力信号ＯＵＴＰと出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ２以上（すなわちクロス電圧≧Ｖｒｅｆ２）であって、出力信号ＯＵＴＰの立ち下り（出力信号ＯＵＴＭの立ち上り）において（ステップＳ１１→Ｓ１２→Ｓ１４）、Ｆｌａｇ２は、
（５）出力信号ＯＵＴＰの立ち下り時間を短くする（Ｆｌａｇ２＝０）、すなわちバッファ回路１１（ＢＵ１）の電流源Ｉ２を一段増やすか（ステップＳ１７）、
（６）出力信号ＯＵＴＭの立ち上り時間を長くする（Ｆｌａｇ２＝１）、すなわちバッファ回路１２（ＢＵ２）の電流源Ｉ１を一段減らすか（ステップＳ１８）、
を表すために用いられる。
【００２８】
また、出力信号ＯＵＴＰと出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ１以下（すなわちクロス電圧≦Ｖｒｅｆ１）であって、出力信号ＯＵＴＰの立ち下り（出力信号ＯＵＴＭの立ち上り）において（ステップＳ１１→Ｓ１９→Ｓ２１）、Ｆｌａｇ２は、
（７）出力信号ＯＵＴＭの立ち上り時間を短くする（Ｆｌａｇ２＝０）、すなわちバッファ回路１２（ＢＵ２）の電流源Ｉ１を一段増やすか（ステップＳ２４）、
（８）出力信号ＯＵＴＰの立ち下り時間を長くする（Ｆｌａｇ２＝１）、すなわちバッファ回路１１（ＢＵ１）の電流源Ｉ２を一段減らすか（ステップＳ２５）、
を表すために用いられる。
【００２９】
なお、Ｆｌａｇ２は、ステップＳ１０において０に初期化する。また、ステップＳ２７において、Ｆｌａｇ２は反転され、出力信号ＯＵＴＭと出力信号ＯＵＴＰとに対する処理を交互に繰り返すようにする。例えば、ステップＳ１４において、ステップＳ１７に進んだ場合、次にステップＳ１４において、ステップＳ１８に進む。
【００３０】
制御回路１４は、以上のように出力信号ＯＵＴＰと出力信号ＯＵＴＭの双方が参照電圧Ｖｒｅｆ２以上あるいは参照電圧Ｖｒｅｆ１以下の場合に、Ｆｌａｇ１およびＦｌａｇ２の値にしたがって、出力信号ＯＵＴＭと出力信号ＯＵＴＰとに対する立ち上り時間と立ち下り時間とを調整するように出力バッファ回路１１、１２の積分器の電流源を制御する。そして、交差電圧（クロス電圧）がＶｒｅｆ１とＶｒｅｆ２との間になるようにする。この時、Ｆｌａｇ１あるいはＦｌａｇ２によって、出力信号ＯＵＴＭと出力信号ＯＵＴＰとに対する処理を交互に繰り返すことで、立ち上り時間と立ち下り時間とが調整され、例えば立ち上り時間ばかりが長くなるような一方に偏った出力波形となることを防ぐことができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例に係る出力バッファ回路の構成を示すブロック図である。
【図２】判定回路の動作波形を表すタイミングチャートである。
【図３】出力バッファ回路の回路図である。
【図４】電流源Ｉ１の回路図である。
【図５】電流源Ｉ２の回路図である。
【図６】制御回路の動作を表すフローチャートである。
【符号の説明】
【００３２】
１１、１２  バッファ回路
１３  判定回路
１４  制御回路
ＡＮＤ１  ＡＮＤ回路
Ｃ１、Ｃ２  キャパシタ
Ｃｏｍ１〜Ｃｏｍ４  コンパレータ
Ｃｔ１、Ｃｔ２、Ｃｔ３、Ｃｔ４  制御信号
Ｉ１、Ｉ２  電流源
ＩＮ、ＩＮＰ、ＩＮＭ  パルス入力信号
ＩＮＶ１  インバータ回路
Ｍ１、Ｍ３、Ｍ５、Ｍ１０〜Ｍ１ｎ  Ｐｃｈトランジスタ
Ｍ２、Ｍ４、Ｍ６、Ｍ２０〜Ｍ２ｎ  Ｎｃｈトランジスタ
ＮＯＲ１  ＮＯＲ回路
ＯＵＴ、ＯＵＴＰ、ＯＵＴＭ  出力信号
ＴＦ２ａ〜ＴＦｎａ、ＴＦ２ｂ〜ＴＦｎｂ、ＴＧ２ａ〜ＴＧｎａ、ＴＧ２ｂ〜ＴＧｎｂ  トランスファゲート
Ｖｒｅｆ１、Ｖｒｅｆ２  参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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