(57)【要約】【課題】ウェハー上の半導体素子を検査するとき、検査効率が向上し、プローブカード上に搭載する素子数が増大することなく、過電流の影響によるプローブ針の破壊、焼失を防止する。【解決手段】検査装置の電源ユニット２−被検査素子９の電源端子１０間に、過電流制御回路１を挿入する。過電流制御回路１は、プローブカード上に配設され、検査装置の電源ユニット２−被検査素子９の電源端子１０間にコイル等のインダクタ４を挿入している。これにより、検査装置の電源ユニットからデバイスへと瞬時的に流れる過電流を過渡的に制御することにより、少量の素子で、かつ検査を中断することなく過電流を抑制することができ、ひいては過電流の影響によるプローブ針の破壊を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
プローブカードを介して検査装置本体と被検査半導体素子を接続し、検査を実施する半導体検査装置であって、前記プローブカード上に配設され、前記被検査半導体素子の電源端子に接触するプローブ針と、前記検査装置本体の電源端子との間にインダクタを接続したことを特徴とする半導体検査装置。
【請求項２】
前記検査装置本体の電源端子から前記被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、前記インダクタの誘導起電力の影響で、前記インダクタから前記被検査半導体素子の電源端子に流れようとする電流を遮断するようにした請求項１記載の半導体検査装置。
【請求項３】
前記インダクタの一端を前記検査装置本体の電源端子と電気的に接続し、他端と前記被検査半導体素子の電源端子に接触するプローブ針とを、第１のＰＭＯＳトランジスタのソース−ドレインを介して電気的に接続し、前記第１のＰＭＯＳトランジスタのゲートとインバータの出力端子を電気的に接続し、前記インバータの入力端子と、前記検査装置本体の電源端子を電気的に接続した請求項２記載の半導体検査装置。
【請求項４】
前記検査装置本体の電源端子から前記被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、前記インダクタの誘導起電力の影響で、前記インダクタから前記被検査半導体素子の電源端子に流れようとする電流を前記検査装置本体の接地電位へと流すようにした請求項１または２記載の半導体検査装置。
【請求項５】
前記インダクタの一端を前記検査装置本体の電源端子と電気的に接続し、他端と前記検査装置本体の接地端子とを、第２のＰＭＯＳトランジスタのソース−ドレインを介して電気的に接続し、前記第２のＰＭＯＳトランジスタのゲートと前記検査装置本体の電源端子とを電気的に接続した請求項４記載の半導体検査装置。
【請求項６】
前記検査装置本体の電源端子から前記被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、前記インダクタの誘導起電力の影響で、前記インダクタから前記被検査半導体素子の電源端子に流れようとする電流を、前記検査装置本体の接地電位から供給するようにした請求項１，２または４記載の半導体検査装置。
【請求項７】
前記検査装置本体の電源端子に電気的に接続される前記インダクタの一端とＰＮ接合ダイオードのカソードとを電気的に接続し、前記検査装置本体の接地端子と前記ＰＮ接合ダイオードのアノードとを電気的に接続した請求項６記載の半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハー上の半導体素子を測定する半導体検査装置に関する。
【背景技術】
【０００２】
従来より、ウェハー上の半導体素子を検査する場合、プローブカードを介して検査装置と半導体素子を接続し、検査を実施している。この時、半導体素子の測定端子には、プローブ針が接触している。検査のときに検査装置から半導体素子へ送られる電流、または半導体素子から検査装置へ送られる電流は、必ずプローブ針を通過する。
【０００３】
しかし、この検査方法では、プローブ針に瞬時的に過度の電流が流れ、この電流がプローブ針の電流許容量を越えた場合、プローブ針の破壊や焼失等の不具合が起き、検査ができなくなる問題があった。近年、半導体素子の微細化、チップ面積の縮小化に伴い、半導体素子の検査端子に接触させるプローブ針も微細化が進んでおり、プローブ針の電流許容量は小さくなる傾向にある。従って、上記過電流の影響によるプローブ針の破壊、焼失といった問題は今後ますます深刻になると予想される。
【０００４】
この問題を改善するため、特許文献１では、プローブ針に、電気的に接続されたヒューズを有するプローブカードを用いている。この構成で、プローブ針に過電流が流れようとすると、過電流はヒューズを介するため、測定端子に過電流が到達する前にヒューズが切断される。これにより、半導体素子に流れる過電流を物理的に遮断することができ、ひいてはプローブ針の破壊を抑制することができる。
【特許文献１】特開２００２−１２４５５２号公報（Ｐ２００２?１２４５５２Ａ）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来手法では、過電流が流れようとしてヒューズが切断した時点で検査を続けることができなくなるため、検査効率の低下を招く。また、検査端子毎にヒューズ等の過電流防止素子が必要になるため、プローブカード上に搭載する素子数が増大する。プローブカードの大きさは検査装置よって制約され、プローブカードに搭載できる素子数には限界がある。従って、半導体素子の検査端子が多い場合、プローブカードに過電流防止素子を搭載することが困難になる。
【０００６】
したがって、本発明の目的は、検査効率が向上し、プローブカード上に搭載する素子数が増大することなく、過電流の影響によるプローブ針の破壊、焼失を防止することができる半導体検査装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、第１の発明の半導体検査装置は、プローブカードを介して検査装置本体と被検査半導体素子を接続し、検査を実施する半導体検査装置であって、プローブカード上に配設され、被検査半導体素子の電源端子に接触するプローブ針と、検査装置本体の電源端子との間にインダクタを接続した。
【０００８】
第２の発明の半導体検査装置は、第１の発明の半導体検査装置において、検査装置本体の電源端子から被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、インダクタの誘導起電力の影響で、インダクタから被検査半導体素子の電源端子に流れようとする電流を遮断するようにした。
【０００９】
第３の発明の半導体検査装置は、第２の発明の半導体検査装置において、インダクタの一端を検査装置本体の電源端子と電気的に接続し、他端と被検査半導体素子の電源端子に接触するプローブ針とを、第１のＰＭＯＳトランジスタのソース−ドレインを介して電気的に接続し、第１のＰＭＯＳトランジスタのゲートとインバータの出力端子を電気的に接続し、インバータの入力端子と、検査装置本体の電源端子を電気的に接続した。
【００１０】
第４の発明の半導体検査装置は、第１または２の発明の半導体検査装置において、検査装置本体の電源端子から被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、インダクタの誘導起電力の影響で、インダクタから被検査半導体素子の電源端子に流れようとする電流を検査装置本体の接地電位へと流すようにした。
【００１１】
第５の発明の半導体検査装置は、第４の発明の半導体検査装置において、インダクタの一端を検査装置本体の電源端子と電気的に接続し、他端と検査装置本体の接地端子とを、第２のＰＭＯＳトランジスタのソース−ドレインを介して電気的に接続し、第２のＰＭＯＳトランジスタのゲートと検査装置本体の電源端子とを電気的に接続した。
【００１２】
第６の発明の半導体検査装置は、第１，２または４の発明の半導体検査装置において、検査装置本体の電源端子から被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、インダクタの誘導起電力の影響で、インダクタから被検査半導体素子の電源端子に流れようとする電流を、検査装置本体の接地電位から供給するようにした。
【００１３】
第７の発明の半導体検査装置は、第６の発明の半導体検査装置において、検査装置本体の電源端子に電気的に接続されるインダクタの一端とＰＮ接合ダイオードのカソードとを電気的に接続し、検査装置本体の接地端子とＰＮ接合ダイオードのアノードとを電気的に接続した。
【発明の効果】
【００１４】
本発明の半導体検査装置によれば、プローブカード上に配設され、被検査半導体素子の電源端子に接触するプローブ針と、検査装置本体の電源端子との間にインダクタを接続したので、インダクタとしてコイル等の誘導性負荷駆動回路を、検査装置の電源ユニット−デバイス（被検査半導体素子）の電源端子間に挿入して、検査装置の電源ユニットからデバイスへと瞬時的に流れる過電流を過渡的に制御することができる。これにより、少量の素子で、かつ検査を中断することなく過電流を抑制することができ、ひいては過電流の影響によるプローブ針の破壊を防止することができる。
【００１５】
また、本発明において、第２の発明の半導体検査装置では、検査装置本体の電源端子から被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、インダクタの誘導起電力の影響で、インダクタから被検査半導体素子の電源端子に流れようとする電流を遮断するようにしたので、検査装置の電源ユニットから電源の供給を停止してから、被検査半導体素子の電源端子の電圧が接地電位に立下がるまでの時間に、大きな遅延が生じることがなく、検査効率が向上する。
【００１６】
また、本発明において、第３の発明の半導体検査装置では、インダクタの一端を検査装置本体の電源端子と電気的に接続し、他端と被検査半導体素子の電源端子に接触するプローブ針とを、第１のＰＭＯＳトランジスタのソース−ドレインを介して電気的に接続し、第１のＰＭＯＳトランジスタのゲートとインバータの出力端子を電気的に接続し、インバータの入力端子と、検査装置本体の電源端子を電気的に接続したので、検査装置の電源ユニットから被検査半導体素子の電源端子に電源を供給した状態から電源の供給を停止したとき、第１のＰＭＯＳトランジスタのゲート電圧がＨレベルとなることにより、第１のＰＭＯＳトランジスタのソース−ドレイン間は遮断される。
【００１７】
また、本発明において、第４の発明の半導体検査装置では、検査装置本体の電源端子から被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、インダクタの誘導起電力の影響で、インダクタから被検査半導体素子の電源端子に流れようとする電流を検査装置本体の接地電位へと流すようにしたので、検査装置の電源ユニットから電源の供給を停止してから、被検査半導体素子の電源端子の電圧が接地電位に立下がるまでの時間に、大きな遅延が生じることがなく、検査効率が向上する。
【００１８】
また、本発明において、第５の発明の半導体検査装置では、インダクタの一端を検査装置本体の電源端子と電気的に接続し、他端と検査装置本体の接地端子とを、第２のＰＭＯＳトランジスタのソース−ドレインを介して電気的に接続し、第２のＰＭＯＳトランジスタのゲートと検査装置本体の電源端子とを電気的に接続したので、検査装置の電源ユニットから被検査半導体素子の電源端子に電源を供給した状態から電源の供給を停止したとき、第２のＰＭＯＳトランジスタのゲート電圧がＬレベルとなることにより、インダクタの一端から他端に向かって流れる電流は、第２のＰＭＯＳトランジスタのソース−ドレインを通って、検査装置の接地電位へと流れる。
【００１９】
また、本発明において、第６の発明の半導体検査装置では、検査装置本体の電源端子から被検査半導体素子の電源端子に電源を印加している状態から印加しない状態に切換えたとき、インダクタの誘導起電力の影響で、インダクタから被検査半導体素子の電源端子に流れようとする電流を、検査装置本体の接地電位から供給するようにして、検査装置本体の電源端子がＯＦＦ状態のときに、検査装置本体の電源端子から無理に電流を引こうとして、検査装置に負荷がかからないようにする。
【００２０】
また、本発明において、第７の発明の半導体検査装置では、検査装置本体の電源端子に電気的に接続されるインダクタの一端とＰＮ接合ダイオードのカソードとを電気的に接続し、検査装置本体の接地端子とＰＮ接合ダイオードのアノードとを電気的に接続することで、第６の発明の半導体検査装置を実現できる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態について、図１に基づいて説明する。図１は本発明の実施の形態の半導体検査装置における過電流制御回路の回路構成図である。
【００２２】
図１に示すように、この半導体検査装置は、プローブカードを介して検査装置（本体）と被検査素子である半導体素子９とを接続し、検査を実施する。また、プローブカード上に配設され、半導体素子９の電源端子に接触するプローブ針と、検査装置の電源端子との間にコイル（インダクタ）４を接続している。
【００２３】
この場合、図１において、破線で囲んだ１は、プローブカード上に搭載する過電流制御回路を示し、破線で囲んだ２は、検査装置の電源ユニットの等価回路を示す。ここで、過電流制御回路１はプローブカード上に配設して、半導体素子９の電源端子１０とＧＮＤ端子１１に、プローブカードを介して接続する。また、検査装置の電源ユニット２は、過電流制御回路１の電源ライン１２と、ＧＮＤライン１３に、プローブカードを介して接続される。さらに、過電流制御回路１の中に配置するインバータ５は、Ｈレベルを出力する場合、検査装置の電源ユニットがＯＮになったときと同じ電圧レベルになり、また、Ｌレベルを出力する場合、検査装置の電源ユニットがＯＦＦになったときと同じ電圧レベルになるよう、検査装置からプローブカードを介して電源を供給する。
【００２４】
また、コイル４の一端を検査装置の電源端子と電気的に接続し、他端と半導体素子９の電源端子１０に接触するプローブ針とを、第１のＰＭＯＳトランジスタ６のソース−ドレインを介して電気的に接続し、第１のＰＭＯＳトランジスタ６のゲートとインバータ５の出力端子を電気的に接続し、インバータ５の入力端子と、検査装置の電源端子を電気的に接続している。また、コイル４の他端と検査装置の接地端子とを、第２のＰＭＯＳトランジスタ８のソース−ドレインを介して電気的に接続し、第２のＰＭＯＳトランジスタ８のゲートと検査装置の電源端子とを電気的に接続している。さらに、コイル４の一端とＰＮ接合ダイオード７のカソードとを電気的に接続し、検査装置の接地端子とＰＮ接合ダイオード７のアノードとを電気的に接続している。
【００２５】
この構成で、まず半導体素子９を検査するため検査装置から半導体素子９の電源端子１０に電源を供給する場合の回路動作の説明をする。検査装置の電源ユニット２のスイッチ３をオンして、所望の電圧ＶＤＤを印加したとき、ＰＭＯＳトランジスタ６のゲートは、インバータ５を介して、Ｌレベルが印加される。ここで、ＰＭＯＳトランジスタ６のゲート−ソース間におよそＶＤＤの電位差が発生し、
ＰＭＯＳトランジスタ６のゲート−ソース（コイルの右端子４２）間電圧＞ＰＭＯＳトランジスタ６の閾値電圧  …（式Ａ）
となるため、ＰＭＯＳトランジスタ６のソース−ドレイン間は導通する。一方、ＰＭＯＳトランジスタ８のゲート−ソース間には電位差がほとんど発生しないため、
ＰＭＯＳトランジスタ８のソース（コイルの右端子４２）−ゲート（コイルの左端子４１）間電圧＜ＰＭＯＳトランジスタ８の閾値電圧  …（式Ｂ）
となり、ＰＭＯＳトランジスタ８のソース−ドレイン間は遮断される。従って、半導体素子９には、検査装置の電源ユニット２から、電源電圧ＶＤＤがコイル４を介して印加される状態になる。
【００２６】
この状態で、検査装置の電源ユニット２から、半導体素子９の電源端子１０に向かって瞬時的に過電流が流れようとすると、コイル４の以下の式で表される性質により、電源ユニット２の電圧印加に対し、係数Ｌが大きいほど、電流変化が緩やかになる。
【００２７】
ＶＬ＝Ｌ・ｄｉＬ／ｄｔ  …（式Ｃ）
（式Ｃ）においてそれぞれ、ＶＬ：コイル間の瞬時電圧、Ｌ：コイルのインダクタンス、ｉＬ：コイル間を流れる瞬時電流、ｔ：時間、である。
【００２８】
上記コイル４の性質により、検査装置の電源ユニット２から半導体素子９の電源端子１０に向かって瞬時的に流れる電流の変化は緩やかになる。つまり、一定時間でプローブ針に流れる電荷量が小さくなる。したがって、コイルのインダクタンスＬを調整することで、プローブ針の電流許容量を超えないよう、検査装置の電源ユニット２から半導体素子の電源端子１０へと電流を流すことができ、ひいては、プローブ針の破壊を防止することができる。
【００２９】
次に、検査装置の電源ユニット２から半導体素子９の電源端子１０に電源を供給した状態から、電源の供給を停止した場合の回路動作を説明する。検査装置の電源ユニット２のスイッチ３をオフして、半導体素子９への電源供給を停止すると、コイル４は蓄積された磁気エネルギーを電気エネルギーに変換して放出し、過渡的にコイル４に誘導起電力が発生する。コイル４は、誘導起電力により左端子４１から右端子４２に向かって電流を流し続ける。この動作により、半導体素子９の電源端子１０に向かって電流が流れ込もうとするため、電源ユニット２から電源の供給を停止してから、半導体素子９の電源端子１０の電圧が接地電位に立下がるまでの時間に、大きな遅延が生じる。そのため、次の検査に移行するまでの時間が大きくなり、検査効率の低下を招く。
【００３０】
上記電源ユニット２−半導体素子の電源端子１０間にコイルを挿入することにより生じる問題を改善するため、過電流制御回路１にインバータ５、ＰＭＯＳトランジスタ６，８、ダイオード７を配置している。コイル４の誘導起電力により、コイル４の左端子４１から右端子４２に向かって電流が流れるとき、電流は接地電位からダイオード７を通って流れるため、過渡的に接地電位より低い負電位（接地電位−約０．７Ｖ）となる。コイル４の左端子が負電位となり、
ＰＭＯＳトランジスタ８のソース（コイルの右端子４２）−ゲート（コイルの左端子４１）間電圧＞ＰＭＯＳトランジスタ８の閾値電圧  …（式Ｄ）
になると、ＰＭＯＳトランジスタ８のソース−ドレイン間が導通する。また、ＰＭＯＳトランジスタ６のゲート電圧は、負電位であるコイル４の左端子からインバータ５を介して印加されるためＨレベルＶＤＤとなる。これにより、
ＰＭＯＳトランジスタ６のソース（コイルの右端子４２）−ゲート間電圧＜ＰＭＯＳトランジスタ６の閾値電圧  …（式Ｅ）
となるため、ＰＭＯＳトランジスタ６のソース−ドレイン間は遮断される。
【００３１】
この動作により、コイルの誘導起電力の影響でコイル４の左端子４１から右端子４２に向かって流れる電流は、半導体素子９の電源端子１０に流れ込まず、ＰＭＯＳトランジスタ８のソース−ドレインを通って、検査装置の接地電位へと流れる。従って、電源ユニット２から電源の供給を停止したとき、コイル４の誘導起電力の影響で半導体素子９の電源端子１０の電圧立下がり時間が大きくなる問題を改善することができ、ひいては、過電流を制御しつつ安定して検査を実施することができる。
【産業上の利用可能性】
【００３２】
本発明にかかる半導体検査装置は、検査装置の電源ユニットからデバイスへと瞬時的に流れる過電流を過渡的に制御することができることにより、少量の素子で、かつ検査を中断することなく過電流を抑制することができ、ひいては過電流の影響によるプローブ針の破壊を防止することができるという効果を有し、ウェハー上の半導体素子を測定する半導体検査装置として有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態の半導体検査装置における過電流制御回路の回路構成図である。
【符号の説明】
【００３４】
１  プローブカード上に配設する過電流制御回路
２  検査装置の電源ユニットの等価回路
３  検査装置の電源ユニットのＯＮ/ＯＦＦ切り替えスイッチ
４  インダクタンス
５  インバータ
６  ＰＭＯＳトランジスタ
７  ＰＮ接合ダイオード
８  ＰＭＯＳトランジスタ
９  検査する半導体素子
１０  検査する半導体素子の電源端子
１１  検査する半導体素子のＧＮＤ端子
１２  検査装置の電源ユニットと過電流制御回路を接続する電源ライン
１３  検査装置の電源ユニットと過電流制御回路を接続するＧＮＤライン
４１  コイルの左端子
４２  コイルの右端子
【図１】
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