(57)【要約】【課題】  素子と基材等との良好な接着強度が得られるよう電極の表面が平坦な面であり、大きな発光強度が得られるようリーク電流の小さい半導体レーザ素子の製造方法を提供する。【解決手段】  第１導電型基板１上に、第１導電型クラッド２層と、活性層３と、第１の第２導電型クラッド層４と、第２導電型エッチングストップ層５と、第２の第２導電型クラッド層６と、第２導電型キャップ層７とを、少なくともこの順序で成膜する工程と、選択的エッチングによりリッジ１３を形成する工程と、露出した第２導電型エッチングストップ層５の表面に、第１導電型基板１を６６０〜７００℃に加熱して、１．５〜２．５μｍ／ｈｏｕｒの範囲の成膜速度にて、ＡｌＧａＡｓからなる第１の第１導電型電流ブロック層１５を成膜し、さらにこの第１の第１導電型電流ブロック層１５上に、ＧａＡｓからなる第２の第１導電型電流ブロック層１７を成膜する工程と、をこの順序で有する。【選択図】      図８
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【特許請求の範囲】
【請求項１】
ＧａＡｓからなる第１導電型基板上に、ＡｌＧａＡｓからなる第１導電型クラッド層と、活性層と、ＡｌＧａＡｓからなる第１の第２導電型クラッド層と、第２導電型エッチングストップ層と、ＡｌＧａＡｓからなる第２の第２導電型クラッド層と、ＧａＡｓからなる第２導電型キャップ層とを、少なくともこの順序で成膜する積層工程と、
前記第２の第２導電型クラッド層及び前記第２導電型キャップ層を選択的にエッチング除去することにより、前記第２の第２導電型クラッド層及び前記第２導電型キャップ層からなるリッジを、所定の間隔を有して略平行なストライプ状に形成するリッジ形成工程と、
前記リッジ形成工程により露出した第２導電型エッチングストップ層の表面に、前記リッジの段差を所定の高さまで埋めるように、前記第１導電型基板を所定の温度に加熱して、所定の成膜速度にて、ＡｌＧａＡｓからなる第１の第１導電型電流ブロック層を成膜する際、前記所定の温度を６６０〜７００℃の範囲内とし、前記所定の成膜速度を１．５〜２．５μｍ／ｈｏｕｒの範囲内とする第１ブロック層形成工程と、
少なくとも前記第１の第１導電型電流ブロック層の表面に、ＧａＡｓからなる第２の第１導電型電流ブロック層を成膜する第２ブロック層形成工程と、
をこの順序で有することを特徴とする半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子の製造方法に関するものであり、特に、リッジストライプ構造の半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
リッジストライプ構造を有する半導体レーザ素子の製造方法の従来例として、特許文献１に記載されている方法がある。
この特許文献１に記載されている方法によれば、エッチングストップ層や第２クラッド層に結晶欠陥がない垂直メサ構造であるリッジストライプ構造の半導体レーザ素子が得られるとされている。
【特許文献１】特開２００５−５６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に記載されている半導体レーザ素子の製造方法において、エッチングストップ層上に形成されたストライプ状のリッジの側面は凹凸形状を有する粗面であり、さらに、このリッジの段差を埋めるように電流ブロック層をエッチングストップ層上に形成した際、この電流ブロック層の表面は、リッジの側面形状の影響を受けて粗面になる。さらに、この電流ブロック層上にコンタクト層と電極とを順次形成するが、このコンタクト層及び電極の表面は、電流ブロック層の表面の凹凸形状をトレースして、それぞれ粗面となる。
このようにその電極の表面が粗面である半導体レーザ素子を、ロウ材を介して基材等に接合する際、素子の表面にロウ材が付きにくくなり、素子と基材との接着強度が不足したり、レーザ発振時に素子が発生する熱を基材等に効率よく放熱できないため、この熱により素子の発光強度が低下するといった問題が生じる。
【０００４】
また、特許文献１に記載されている半導体レーザ素子の製造方法において、電流ブロック層を形成する際、リッジの側面形状の影響を受けて、このリッジの側面と隣接する電流ブロック層の隣接面近傍部は、良好な結晶性が得られない場合がある。
そして、このような電流ブロック層を有する半導体レーザ素子は、レーザ発振の際、その結晶性が良好でない電流ブロック層部を通るリーク電流が発生し、このリーク電流は発光に寄与しないため、その発光強度が小さいという問題を有している。
【０００５】
そこで、本発明が解決しようとする課題は、電極の表面が平坦であり、大きな発光強度が得られる半導体レーザ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本願発明は次の手段を有する。
１）ＧａＡｓからなる第１導電型基板（１）上に、ＡｌＧａＡｓからなる第１導電型クラッド（２）層と、活性層（３）と、ＡｌＧａＡｓからなる第１の第２導電型クラッド層（４）と、第２導電型エッチングストップ層（５）と、ＡｌＧａＡｓからなる第２の第２導電型クラッド層（６）と、ＧａＡｓからなる第２導電型キャップ層（７）とを、少なくともこの順序で成膜する積層工程と、前記第２の第２導電型クラッド層（６）及び前記第２導電型キャップ層（７）を選択的にエッチング除去することにより、前記第２の第２導電型クラッド層（６）及び前記第２導電型キャップ層（７）からなるリッジ（１３）を、所定の間隔を有して略平行なストライプ状に形成するリッジ形成工程と、前記リッジ形成工程により露出した第２導電型エッチングストップ層（５）の表面に、前記リッジ（１３）の段差を所定の高さまで埋めるように、前記第１導電型基板（１）を所定の温度に加熱して、所定の成膜速度にて、ＡｌＧａＡｓからなる第１の第１導電型電流ブロック層（１５）を成膜する際、前記温度を６６０〜７００℃の範囲内とし、前記成膜速度を１．５〜２．５μｍ／ｈｏｕｒの範囲内とする第１ブロック層形成工程と、少なくとも前記第１の第１導電型電流ブロック層（１５）の表面に、ＧａＡｓからなる第２の第１導電型電流ブロック層（１７）を成膜する第２ブロック層形成工程と、をこの順序で有することを特徴とする半導体レーザ素子の製造方法である。
【発明の効果】
【０００７】
本発明によれば、第１導電型基板に第１の第１導電型電流ブロック層を成膜する際、加熱温度を６６０〜７００℃の範囲内とし、成膜速度を１．５〜２．５μｍ／ｈｏｕｒの範囲内とすることにより、電極の表面を平坦化し、電流ブロック層の結晶性を向上させるので、発光強度が大きな半導体レーザ素子が得られ、この素子を機材等にロウ材を介して接着した際、この素子と基材等との接着強度が大きく、また、素子が発生した熱を基材等に効率よく放熱できるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を、好ましい実施例により図１〜図８を用いて説明する。
図１〜図８は、本発明の半導体レーザ素子の製造方法の実施例における、第１〜第８工程をそれぞれ説明するための模式的断面図である。各図は各工程に対応している。
ところで、後述する所定の工程を経たｎ型基板１は、半導体レーザ素子５０がマトリクス状に複数形成されており、このｎ型基板１を所定の間隔で劈開及び分断することによって、単体の半導体レーザ素子５０を得ることができるが、図１〜図８では、説明をわかりやすくするために、工程の始めから、単体の半導体レーザ素子５０の構造を示すこととした。
【０００９】
＜実施例＞
（第１工程）［図１参照］
まず、第１の結晶成長として、例えば、厚さが約３００μｍでありドーパント濃度が１〜３×１０１８ｃｍ−３のＧａＡｓからなるｎ型基板１上に、厚さが約２μｍでありドーパント濃度が約３×１０１７ｃｍ−３のＡｌ０．５Ｇａ０．５Ａｓからなるｎ型クラッド層２と、厚さが約７ｎｍのＡｌ０．３５Ｇａ０．６５Ａｓ層，厚さが約７ｎｍのＡｌ０．１Ｇａ０．９Ａｓ層，及び厚さが約７ｎｍのＡｌ０．３５Ｇａ０．６５Ａｓ層からなる３層構造の単一量子井戸活性層３と、厚さが約０．２μｍでありドーパント濃度が約３×１０１７ｃｍ−３のＡｌ０．５Ｇａ０．５Ａｓからなる第１のｐ型クラッド層４と、厚さが約２０ｎｍでありドーパント濃度が約３×１０１７ｃｍ−３のＡｌ０．７Ｇａ０．３Ａｓからなるｐ型エッチングストップ層５と、厚さが約１．５μｍでありドーパント濃度が約３×１０１７ｃｍ−３のＡｌ０．５Ｇａ０．５Ａｓからなる第２のｐ型クラッド層６と、厚さが約０．２μｍでありドーパント濃度が約１×１０１８ｃｍ−３のＧａＡｓからなるｐ型キャップ層７とを、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、順次成膜して積層する。
実施例では、各層の成膜条件として、基板加熱温度を７００℃、成膜速度を２〜３μｍ／ｈｏｕｒとした。そして、ｐ型ドーパントとしてＺｎ(亜鉛)を、ｎ型ドーパントとしてＳｉ（シリコン）を用いた。
各層の厚さや成膜条件は、本実施例に限定されるものではない。
この積層後のｎ型基板１を、積層基板１０と呼ぶ。
また、上述のｎ型を第１導電型、ｐ型を第２導電型と呼ぶ場合がある。
【００１０】
（第２工程）［図２参照］
ｐ型キャップ層７の表面に、フォトリソ法を用いて、所定の間隔を有する略平行なストライプ状のフォトレジストパターン１１を形成する。
実施例では、フォトレジストパターン１１の幅ｗ１を約２μｍとした。
また、図２では、複数のフォトレジストパターン１１の内の１つを示している。
【００１１】
（第３工程）［図３参照］
このフォトレジストパターン１１をエッチングマスクとして、例えば、硫酸系及び酒石酸系エッチング液により、フォトレジストパターン１１で覆われていない領域におけるｐ型キャップ層７及び第２のｐ型クラッド層６を除去する。
ここで、硫酸系及び酒石酸系エッチング液によりｐ型エッチングストップ層５がエッチングされるエッチング速度は、第２のｐ型クラッド層６がエッチングされるエッチング速度よりも十分遅いので、ｐ型エッチングストップ層５が除去されることなく、このエッチングを完了することができる。
上述した工程により、第２のｐ型クラッド層６とｐ型キャップ層７とからなり、所定の間隔を有する略平行なストライプ状のリッジ１３を得る。
また、図３では、複数のリッジ１３の内の１つを示している。
【００１２】
（第４工程）［図４参照］
その後、フォトレジストパターン１１を除去する。
【００１３】
（第５工程）［図５参照］
次に、第２の結晶成長として、リッジ１３の段差を埋めるように、露出しているｐ型エッチングストップ層５の表面上に、厚さが約０．８μｍでありドーパント濃度が約１×１０１８ｃｍ−３のＡｌ０．７Ｇａ０．３Ａｓからなる第１のｎ型電流ブロック層１５と、厚さが約０．８μｍでありドーパント濃度が約１×１０１８ｃｍ−３のＧａＡｓからなる第２のｎ型電流ブロック層１７とを、ＭＯＣＶＤ法により、順次成膜して積層する。この第５工程で用いたドーパントは、Ｓｉである。
【００１４】
ここで、発明者は、上述した課題に対して、特に、この第１のｎ型電流ブロック層１５において、その成膜条件とその表面モフォロジー（morphology：結晶等の表面形態をいう）との関係に着目し、鋭意検討を行った。
その結果、第１のｎ型電流ブロック層１５の成膜条件である、基板加熱温度を６６０〜７００℃の範囲内とし、成膜速度を１．５〜２．５μｍ／ｈｏｕｒの範囲内とすることにより、形成された第１のｎ型電流ブロック層１５は、良好な表面モフォロジー、即ち、平坦な表面を有していることを確認した。
そこで、実施例では、第１のｎ型電流ブロック層１５の成膜条件として、基板加熱温度を６８０℃、成膜速度を２μｍ／ｈｏｕｒに設定した。
この積層条件によって形成された第１のｎ型電流ブロック層１５は、良好な表面モフォロジー、即ち、平坦な表面を有していることを確認した。
また、第１のｎ型電流ブロック層１５の成膜条件を上述の範囲とした理由については、後で詳述する。
【００１５】
また、実施例では、第２のｎ型電流ブロック層１７の成膜条件として、基板加熱温度を６８０℃、成膜速度を３μｍ／ｈｏｕｒに設定した。
このＧａＡｓからなる第２のｎ型電流ブロック層１７は、酸化されやすいＡｌ０．７Ｇａ０．３Ａｓからなる第１のｎ型電流ブロック層１５の酸化防止膜としての機能も有しているので、第１のｎ型電流ブロック層１５上にのみ形成することが望ましい。しかしながら、実際には、第２のｎ型電流ブロック層１７を第１のｎ型電流ブロック層１５上に成膜する際、その一部１７ａがリッジ１３の表面上にも堆積する。
【００１６】
（第６工程）［図６参照］
このリッジ１３の表面上に堆積した第２のｎ型電流ブロック層の一部１７ａを除去する。
詳しくは、リッジ１３以外の領域における第２のｎ型電流ブロック層１７の表面に、フォトリソ法によりフォトレジストパターン１９を形成する。
次に、このフォトレジストパターン１９をエッチングマスクとして、例えば、硫酸系エッチング液により、フォトレジストパターン１９で覆われていない領域の第２のｎ型電流ブロック層の一部１７ａを除去する。
また、このエッチングにより、リッジ１３の近傍の第２のｎ型電流ブロック層１７の一部も除去されて溝部２１が形成される。
【００１７】
（第７工程）［図７参照］
その後、フォトレジストパターン１９を除去する。
【００１８】
（第８工程）［図８参照］
次に、第３の結晶成長として、溝部２１を埋めるように、リッジ１３及び第２のｎ型電流ブロック層１７の表面に、厚さが約３μｍでありドーパント濃度が１×１０１９ｃｍ−３のＧａＡｓからなるｐ型コンタクト層２３を、ＭＯＣＶＤ法により、形成する。この第８工程では、ドーパントとしてＳｉを用いた。
また、このｐ型コンタクト層２３の表面は平坦な面であることを確認した。
【００１９】
その後、積層方向とは逆方向側のｎ型基板１面を研磨して、ｎ型基板１の厚さを約１００μｍにする。
次に、例えば蒸着法により、ｐ型コンタクト層２３の表面にＡｕ(金)系のｐ型電極２５を形成し、ｎ型基板１の研磨された面にＡｕ(金)系のｎ型電極２６を形成する。
また、このｐ型電極２５及びｎ型電極２６のそれぞれの表面は平坦な面であることを確認した。
【００２０】
上述の工程を経たｎ型基板１を、リッジ１３が延在する方向と直交する面に沿って、所定の間隔にて劈開し、その劈開面が共振器面Ａとなるバー（図示せず）を形成する。
このバーを、ストライプ状に形成したリッジ１３間の中心線を通り上述の工程を経たｎ型基板１の表面に対して直交する面で分断し、本実施例の半導体レーザ素子５０を得る。
【００２１】
この半導体レーザ素子５０は、ｐ型電極２５側からｎ型電極２６側に向かって順方向電流を注入し、この電流が発振しきい値以上になったとき、リッジ１５の下部に対応した活性層３部からレーザ発振させて、レーザ光を活性層３の共振器面Ａから出射させるものである。
【００２２】
そして、本実施例の半導体レーザ素子５０は、従来例の半導体レーザ素子に対して、レーザ特性の１つであるしきい値が、２０〜３０％低くくなって改善されていることを確認した。
【００２３】
ここで、実施例の第４工程において、第１のｎ型電流ブロック層１５の成膜条件である、基板加熱温度を６６０〜７００℃の範囲内とし、成膜速度を１．５〜２．５μｍ／ｈｏｕｒの範囲内とした理由について説明する。
【００２４】
まず、第１のｎ型電流ブロック層１５の成膜における、基板加熱温度について説明する。
発明者が鋭意実験した結果、この基板加熱温度が６６０℃未満の場合、成膜された第１のｎ型電流ブロック層１５及びリッジ１３の表面に、ヒロック(所謂、突起物を称する)等の欠陥が多数存在することを確認した。このように第１のｎ型電流ブロック層１５及びリッジ１３の表面に欠陥が多数存在する半導体レーザ素子は、信頼性の１つであるエージング性が悪化する問題を有している。
これに対して、この基板加熱温度が６６０℃以上であれば、第１のｎ型電流ブロック層１５及びリッジ１３の表面に、このような欠陥はほとんど存在しない。
また、この基板加熱温度が、７００℃よりも高い温度の場合、即ち、実施例の第１工程の第１の結晶成長における基板加熱温度（７００℃）よりも高い温度の場合、第１のｎ型電流ブロック層１５を成膜する際、活性層３にこの活性層３と隣接するｎ型クラッド層２及び第１のｐ型クラッド層４中のドーパントが拡散する。このようにドーパントが活性層３に拡散された半導体レーザ素子は、その発光効率が低いという問題を有している。
従って、第１のｎ型電流ブロック層１５の成膜条件である基板加熱温度を、上述したように、６６０〜７００℃の範囲内とする必要がある。
【００２５】
次に、第１のｎ型電流ブロック層１５の成膜における、成膜速度について説明する。
一般的に、成膜速度が速いほど、成膜時間が短くなるので、生産性は向上する。
しかし、第１のｎ型電流ブロック層１５を成膜する際、その成膜速度が２．５μｍ／ｈｏｕｒよりも速い場合、成膜された第１のｎ型電流ブロック層１５及びリッジ１３の表面に、ヒロック(所謂、突起物を称する)等の欠陥が多数存在することを確認した。このように第１のｎ型電流ブロック層１５及びリッジ１３の表面に欠陥が多数存在する半導体レーザ素子は、信頼性の１つであるエージング性が悪化する問題を有している。
また、生産性の点から、この成膜速度は２．５μｍ／ｈｏｕｒ以上であることが望ましい。
従って、第１のｎ型電流ブロック層１５の成膜条件である成膜速度を、上述したように、１．５〜２．５μｍ／ｈｏｕｒの範囲内とすることが望ましい。
【００２６】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【００２７】
例えば、実施例の第５工程において、第２のｎ型電流ブロック層１７を成膜する際、その成膜速度を３μｍ／ｈｏｕｒとしたが、これに限定されるものではない。成膜速度が遅すぎると生産性が悪化し、早すぎると結晶性が悪化するので、この両方のバランスを取って、その成膜速度を２．５〜４μｍ／ｈｏｕｒの範囲内とすることが望ましい。
また、発明者は、この範囲内において作製した半導体レーザ素子のｐ型電極の表面が平坦な面になっていることを確認している。
【００２８】
また、実施例の第１工程において成膜した各層、即ち、ｎ型クラッド層２，活性層３，第１のｐ型クラッド層４，エッチングストップ層５，第２のｐ型クラッド層６，及びｐ型キャップ層７は、一般的に、半導体レーザ素子を構成するために最低限必要な層である。即ち、本発明の実施例における各層の構成はこれに限定されるものではなく、例えば、ｎ型基板とｎ型クラッド層２との間にｎ型バッファ層を成膜してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の半導体レーザ素子の製造方法の実施例における第１工程を説明するための模式的断面図である。
【図２】本発明の半導体レーザ素子の製造方法の実施例における第２工程を説明するための模式的断面図である。
【図３】本発明の半導体レーザ素子の製造方法の実施例における第３工程を説明するための模式的断面図である。
【図４】本発明の半導体レーザ素子の製造方法の実施例における第４工程を説明するための模式的断面図である。
【図５】本発明の半導体レーザ素子の製造方法の実施例における第５工程を説明するための模式的断面図である。
【図６】本発明の半導体レーザ素子の製造方法の実施例における第６工程を説明するための模式的断面図である。
【図７】本発明の半導体レーザ素子の製造方法の実施例における第７工程を説明するための模式的断面図である。
【図８】本発明の半導体レーザ素子の製造方法の実施例における第８工程を説明するための模式的断面図である。
【符号の説明】
【００３０】
１  ｎ型基板  、  ２  ｎ型クラッド層  、  ３  活性層  、  ４  第１のｐ型クラッド層  、  ５  エッチングストップ層  、  ６  第２のｐ型クラッド層  、  ７  ｐ型キャップ層  、  １０  積層基板  、  １３  リッジ  、  １５  第１のｎ型ブロック層  、  １７，１７ａ  第２のｎ型ブロック層  、  １９  フォトレジストパターン  、  ２１  溝部  、  ２３  ｐ型コンタクト層  、  ２５  ｐ型電極  、  ２６  ｎ型電極  、  ５０  半導体レーザ素子  、  Ａ  共振器面  、  ｗ１  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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