(57)【要約】【課題】高いしきい値電圧を持ち、バラツキが大きい低温ポリシリコンを使用して、ＩＣの電源電圧と同じ入力電圧を増幅することができるレベル変換回路、表示装置およびそれ用いた携帯端末を提供する。【解決手段】定期的にリセット動作が必要な形式のＭＣＫ用レベルシフタ１７１−１、１７１−２と、レベルシフトされた水平同期信号Ｈｓｙｎｃを使用して、Ｎ水平期間の周期を持つＭＣＫレベルシフタ１７１−１，１７１−２用のリセットパルスを、各レベルシフタ１７１−１，１７１−２に対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路１７３と、最終出力信号としてＭ水平期間毎にＬ個のＭＣＫレベルシフタ１７１−１，１７１−２の出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックＬＳＭＣＫを出力する機能とを有する。【選択図】図７
2007193236.tif 000002
【特許請求の範囲】
【請求項１】
少なくともマスタクロックが供給される駆動回路一体型表示装置であって、
上記マスタクロックの入力時の第１レベルを内部駆動電圧レベルの第２レベルに変換して所定回路に出力するレベル変換回路を有し、
上記レベル変換回路は、
定期的にリセット動作が必要な形式のＬ個のレベルシフタと、
レベルシフトされた水平同期信号Ｈｓｙｎｃに基づいて、Ｎ水平期間の周期を持つ上記ＭＣＫレベルシフタ用のリセットパルスを、各レベルシフタに対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路と、
最終出力信号としてＭ水平期間毎にＬ個のレベルシフタの出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックを出力する機能と、を含む
表示装置。
【請求項２】
上記レベルシフタは、
上記内部駆動電圧レベル電位と基準電位との間に接続されたインバータと、
第１ノードと、
上記インバータの入力に接続された第２ノードと、
上記インバータの出力に接続された第３ノードと、
上記第１ノードと上記第２ノード間に接続されたキャパシタと、
リセット期間のみ上記マスタクロックの入力を阻止して、上記第１レベル電位と基準電位との中間電位であるリファレンス電圧を上記第１ノードに供給し、かつ、上記第２ノードと上記第３ノードを導通状態とする回路と、を含む
請求項１記載の表示装置。
【請求項３】
上記第２ノードと上記第３ノードはスイッチングトランジスタにより接続され、当該スイッチングトランジスタは、非導通時にはゲート電位が負電位に保持される
請求項２記載の表示装置。
【請求項４】
上記インバータは基準電位の代わりに負電位に接続されている
請求項２記載の表示装置。
【請求項５】
少なくともマスタクロックが供給される駆動回路一体型表示装置を備えた携帯端末であって、
上記表示装置は、
上記マスタクロックの入力時の第１レベルを内部駆動電圧レベルの第２レベルに変換して所定回路に出力するレベル変換回路を有し、
上記レベル変換回路は、
定期的にリセット動作が必要な形式のＬ個のレベルシフタと、
レベルシフトされた水平同期信号Ｈｓｙｎｃに基づいて、Ｎ水平期間の周期を持つ上記ＭＣＫレベルシフタ用のリセットパルスを、各レベルシフタに対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路と、
最終出力信号としてＭ水平期間毎にＬ個のレベルシフタの出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックを出力する機能と、を含む
携帯端末。
【請求項６】
上記レベルシフタは、
上記内部駆動電圧レベル電位と基準電位との間に接続されたインバータと、
第１ノードと、
上記インバータの入力に接続された第２ノードと、
上記インバータの出力に接続された第３ノードと、
上記第１ノードと上記第２ノード間に接続されたキャパシタと、
リセット期間のみ上記マスタクロックの入力を阻止して、上記第１レベル電位と基準電位との中間電位であるリファレンス電圧を上記第１ノードに供給し、かつ、上記第２ノードと上記第３ノードを導通状態とする回路と、を含む
請求項５記載の携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。
【背景技術】
【０００２】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
近年、画素のスイッチング素子としてポリシリコンＴＦＴ（Thin Film Transistor:薄膜トランジスタ）用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系が低温ポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【０００４】
図１は、従来の駆動回路一体型表示装置の概略構成を示す図である（たとえば、特許文献１参照）。
【０００５】
この液晶表示装置は、図１に示すように、透明絶縁基板、たとえばガラス基板１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２、図１において有効表示部２の上下に配置された一対の水平駆動回路（Ｈドライバ）３Ｕ，３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ）４、複数の基準電圧を発生する一つの基準電圧発生回路５、およびデータ処理回路６等が集積されている。
【０００６】
このように、図１の駆動回路一体型表示装置は、２つの水平駆動回路３Ｕ，３Ｄを有効画素部２の両サイド（図１では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
【０００７】
図２は、奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路３Ｕ，３Ｄの構成例を示すブロック図である。
【０００８】
図２に示すように、奇数ライン駆動用の水平駆動回路３Ｕと偶数ライン駆動用の水平駆動回路３Ｄは同様の構成を有している。
具体的には、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ（ＨＳＲ）群３ＨＳＲＵ，３ＨＳＲＤと、シフトレジスタ３１Ｕ，３１Ｄから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群３ＳＭＰＬＵ，３ＳＭＰＬＤと、サンプリングラッチ回路３２Ｕ，３２Ｄの各ラッチデータを線順次化する線順次化ラッチ回路群３ＬＴＣＵ、３ＬＴＣＤと、線順次化ラッチ回路３３Ｕ，３３Ｄで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）群３ＤＡＣＵ，３ＤＡＣＤと、を有する。
なお、通常、ＤＡＣ３４Ｕ，３４Ｄの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがＤＡＣ３４に入力される。
【特許文献１】特開２００２−１７５０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図１等の液晶表示装置は、たとえば外部から所定レベルのマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃ等をＲＧＢインタフェース回路において、レベルシフト回路でパネル内ロジックレベルにレベルシフトして絶縁基板上に形成された所望の回路に供給するように構成される。
【００１０】
一般的に、レベルシフト回路は、入力段に低電源電圧（パネル入力電圧、セット出力電圧）が供給されるＣＭＯＳインバータを配置し、次段以降の高電源電圧（パネル内ロジック駆動電圧）が供給されるレベルシフトステージでレベルシフトするように構成されるが、これでは、以下のような不利益がある。
【００１１】
現行の低温ポリシリコンＴＦＴではしきい値電圧Ｖｔｈが再上昇時に１．５Ｖ程度まで上昇する。
したがって、上記形式のレベルシフタ回路では、たとえば入力電源電圧が１．８Ｖ程度まで低下してくると、インバータを構成するトランジスタＴｒのしきい値電圧Ｖｔｈ付近までゲート電圧が落ちてしまうために、高周波信号に対しては回路を動作させることが困難となる。
そのため、駆動回路一体型表示パネルを商品化する際、セット側から出力される信号振幅が小さい場合は、セットとパネルの間に外付けのレベル変換用チップ（Ｃｈｉｐ）が必要となるため、コスト面・信頼性・外形面での大きな不利益となっている。
【００１２】
本発明は、高いしきい値電圧を持ち、バラツキが大きい低温ポリシリコンを使用して、ＩＣの電源電圧と同じ入力電圧を増幅することができるレベル変換回路、表示装置およびそれ用いた携帯端末を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の第１の観点は、少なくともマスタクロックが供給される駆動回路一体型表示装置であって、上記マスタクロックの入力時の第１レベルを内部駆動電圧レベルの第２レベルに変換して所定回路に出力するレベル変換回路を有し、上記レベル変換回路は、定期的にリセット動作が必要な形式のＬ個のレベルシフタと、レベルシフトされた水平同期信号Ｈｓｙｎｃに基づいて、Ｎ水平期間の周期を持つ上記ＭＣＫレベルシフタ用のリセットパルスを、各レベルシフタに対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路と、最終出力信号としてＭ水平期間毎にＬ個のレベルシフタの出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックを出力する機能と、を含む。
【００１４】
好適には、上記レベルシフタは、上記内部駆動電圧レベル電位と基準電位との間に接続されたインバータと、第１ノードと、上記インバータの入力に接続された第２ノードと、上記インバータの出力に接続された第３ノードと、上記第１ノードと上記第２ノード間に接続されたキャパシタと、リセット期間のみ上記マスタクロックの入力を阻止して、上記第１レベル電位と基準電位との中間電位であるリファレンス電圧を上記第１ノードに供給し、かつ、上記第２ノードと上記第３ノードを導通状態とする回路と、を含む。
【００１５】
好適には、上記第２ノードと上記第３ノードはスイッチングトランジスタにより接続され、当該スイッチングトランジスタは、非導通時にはゲート電位が負電位に保持される。
【００１６】
好適には、上記インバータは基準電位の代わりに負電位に接続されている。
【００１７】
本発明の第２の観点は、少なくともマスタクロックが供給される駆動回路一体型表示装置を備えた携帯端末であって、上記表示装置は、上記マスタクロックの入力時の第１レベルを内部駆動電圧レベルの第２レベルに変換して所定回路に出力するレベル変換回路を有し、上記レベル変換回路は、定期的にリセット動作が必要な形式のＬ個のレベルシフタと、レベルシフトされた水平同期信号Ｈｓｙｎｃに基づいて、Ｎ水平期間の周期を持つ上記ＭＣＫレベルシフタ用のリセットパルスを、各レベルシフタに対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路と、最終出力信号としてＭ水平期間毎にＬ個のレベルシフタの出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックを出力する機能と、を含む。
【発明の効果】
【００１８】
本発明によれば、外付けＩＣの費用を節約することが可能となり、外付け部品点数を削減することができる。
また、外付け部品が不要になるため、モジュールの薄型化に貢献することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００２０】
図３および図４は、本発明の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図３は本実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図４は本実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００２１】
この液晶表示装置１０は、図３に示すように、透明絶縁基板、たとえばガラス基板１１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１２、図３において有効表示部１２の上下に配置された一対の第１および第２の水平駆動回路（Ｈドライバ、ＨＤＲＶ）１３Ｕ，１３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ、ＶＤＲＶ）１４、データ処理回路（ＤＡＴＡＰＲＣ）１５、ＤＣ−ＤＣコンバータにより形成された電源回路（ＤＣ−ＤＣ）１６、インタフェース回路（Ｉ／Ｆ）１７、タイミングジェネレータ（ＴＧ）１８、および複数の駆動基準電圧を水平駆動回路１３Ｕ，１３Ｄ等を供給する基準電圧駆動回路（ＲＥＦＤＲＶ）１９等が集積されている。
また、ガラス基板１１の第２の水平駆動回路１３Ｄの配置位置の近傍の縁部にはデータ等の入力パッド２０が形成されている。
【００２２】
ガラス基板１１は、能動素子（たとえば、トランジスタ）を含む複数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコンＴＦＴプロセスにより形成されている。すなわち、この駆動回路一体型表示装置１０は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【００２３】
本実施形態の駆動回路一体型液晶表示装置１０は、２つの水平駆動回路１３Ｕ，１３Ｄを有効画素部２の両サイド（図３では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。
本実施形態においては、３つのデジタル画像データＲ，Ｇ，Ｂのうち、デジタルＲデータを第１デジタルデータ、デジタルＢデータを第２デジタルデータ、デジタルＧデータを第３デジタルデータとして説明する。
【００２４】
以下、本実施形態の液晶表示装置１０の各構成要素の構成並びに機能について順を追って説明する。
【００２５】
有効表示部１２は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１２は、水平駆動回路１３Ｕ，１３Ｄ、並びに垂直駆動回路１４に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
【００２６】
図５は、有効表示部１２の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図４において、表示部１２には、垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…と、データライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１２３が配置されている。
【００２７】
単位画素１２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００２８】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に接続され、ソース電極がデータライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１２４との間に接続されている。
共通ライン１２４には、ガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路２１により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００２９】
垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…の各一端は、図３に示す垂直駆動回路１４の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１４は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に与えることによって垂直走査を行う。
【００３０】
また、表示部１２において、たとえば、データライン…，１２２ｍ−１，１２２ｍ＋１，…の各一端が図３に示す第１の水平駆動回路１３Ｕの対応する列の各出力端に、各他端が図３に示す第２の水平駆動回路１３Ｄの対応する列の各出力端にそれぞれ接続される。
【００３１】
第１の水平駆動回路１３Ｕは、Ｒデータ、Ｂデータ、およびＧデータの３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に３回アナログデータへの変換処理を行い、３つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
第１の水平駆動回路１３Ｕは、このＲＧＢセレクタ方式の採用に伴い、第１および第２サンプリングラッチ回路にラッチされたＲデータとＢデータを時分割的に第１ラッチ回路、さらには第２ラッチ回路に転送し、このＲデータとＢデータのラッチ回路への時分割的な転送処理の間に第３サンプリングラッチ回路にラッチされたＧデータを第３ラッチ回路に転送し、第２ラッチ回路および第３ラッチ回路にラッチされるＲ，Ｂ，Ｇデータを１水平期間内で選択的出力してアナログデータに変換し、３つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路１３Ｕにおいては、ＲＧＢセレクタシステムを実現するために、２つのデジタルＲ，Ｂデータ用の第１ラッチ系列と、１つのデジタルＧデータ用の第２ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路（ＤＡＣ）、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第２の水平駆動回路１３Ｄは、基本的には第１の水平駆動回路１３Ｕと同様の構成を有する。
【００３２】
図６は、本実施形態の第１の水平駆動回路１３Ｕと第２の水平駆動回路１３Ｄの基本的な構成例を示すブロック図である。以下では水平駆動回路１３として説明する。
なお、この水平駆動回路は、３つのデジタルデータに対応した基本的な構成をしめしており、実際には、同様の構成が並列的に複数配列される。
【００３３】
水平駆動回路１３は、図６に示すように、シフトレジスタ（ＨＳＲ）群１３ＨＳＲ、サンプリングラッチ回路群１３ＳＭＰＬ、ラッチ出力選択スイッチ１３ＯＳＥＬ、デジタルアナログ変換回路１３ＤＡＣ、アナログバッファ１３ＡＢＵＦ、およびラインセレクタ１３ＬＳＥＬを有する。
【００３４】
シフトレジスタ群１３ＨＳＲＵは、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）をサンプリングラッチ回路群１２ＳＭＰＬに出力する複数のシフトレジスタ（ＨＳＲ）を有する。
【００３５】
サンプリングラッチ回路群１３ＳＭＰＬは、第１デジタルデータであるＲデータを順次サンプリングしてラッチする第１サンプリングラッチ回路１３１と、第２デジタルデータであるＢデータを順次サンプリングしてラッチし、また、第１サンプリングラッチ回路１３１にラッチされたＲデータを所定のタイミングでラッチする第２サンプリングラッチ回路１３２と、第３デジタルデータであるＧデータを順次サンプリングしてラッチする第３サンプリングラッチ回路１３３と、第２サンプリングラッチ回路１３２にラッチされたデジタルデータＲまたはＢデータをシリアルに転送するための第１ラッチ回路１３４と、第１ラッチ回路１３４にラッチされデジタルＲまたはＢデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第２ラッチ回路１３５と、第３サンプリングラッチ回路１３３にラッチされたデジタルＧデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第３ラッチ回路１３６と、を有する。
このような構成を有するサンプリングラッチ回路群１３ＳＭＰＬにおいて、第１サンプリングラッチ回路１３１、第２サンプリングラッチ回路１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５により第１ラッチ系列１３７が形成され、第３ランプリングラッチ回路１３３および第３ラッチ回路１３６により第２ラッチ系列１３８が形成されている。
【００３６】
本実施形態においては、データ処理回路１５から各水平駆動回路１３Ｕ，１３Ｄに入力されるデータは０−３Ｖ（２．９Ｖ）系のレベルで供給される。
そして、サンプリングラッチ回路群１３ＳＭＰＬの出力段である第２および第４ラッチ回路１３５，１３６のレベルシフト機能により、たとえば−２．３Ｖ〜４．８Ｖ系にレベルアップされる。
【００３７】
ラッチ出力選択スイッチ１３ＯＳＥＬは、サンプリングラッチ回路群１３ＳＭＰＬの出力を選択的に切り替えてデジタルアナログ回路１３ＤＡＣに出力する。
デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３つのデジタルＲ，Ｂ，Ｇデータをアナログデータに変換する。
アナログバッファ１３ＡＢＵＦは、デジタルアナログ変換回路１３ＤＡＣでアナログ信号に変換されたＲ，Ｂ，Ｇデータをバッファリングしてラインセレクタ１３ＬＥＳＬに出力する。
ラインセレクタ１３ＬＳＥＬは、一水平期間において３つのアナログＲ，Ｂ，Ｇデータを選択して、対応するデータラインＤＴＬ−Ｒ、ＤＴＬ−Ｂ、ＤＴＬ−Ｇに出力する。
【００３８】
ここで、水平駆動回路１３における動作について説明する。
【００３９】
水平駆動回路１３において、連続する画像データをサンプリングする際、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納する。
水平方向１ラインすべてのデータを第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータを第１ラッチ回路１３４に転送し、すぐに第２ラッチ回路１３５に転送し格納する。
次に、第１サンプリングラッチ回路１３１内のデータを第２サンプリングラッチ１３２に転送し、すぐに第１ラッチ回路１３４に転送し格納する。また同期間に第３サンプリングラッチ回路１３３内のデータを第３ラッチ回路１３６に転送する。
そして次の水平方向１ラインのデータを、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納していく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータを、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
その後、第１ラッチ回路１３４に格納されているデータを第２ラッチ回路１３５に転送し格納する。そのデータをラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
このサンプリングラッチ方式により、３つのデジタルデータをデジタルアナログ変換回路１３ＤＡＣに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第３デジタルデータは、水平方向１ラインのデータを格納している間転送作業を伴わないこと、ＲＧＢセレクタ駆動の場合はＢ（Blue）→Ｇ（Green）→Ｒ（Red）の順で書き込むことが、液晶のＶＴ特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりＧデータにすることにより、画質ばらつきに強くなる。
【００４０】
データ処理回路１５は、外部より入力されたパラレルのデジタルＲ，Ｇ，Ｂデータのレベルを０−３Ｖ（２．９Ｖ）系から６Ｖ系にシフトするレベルシフタ１５１、レベルシフトされたＲ，Ｇ，Ｂデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路１５２、パラレルデータを６Ｖ系から０−３Ｖ（２．９Ｖ）系にダウンシフトして奇数データ（ｏｄｄ−ｄａｔａ）を水平駆動回路１３Ｕに出力し、偶数データ（ｅｖｅｖ−ｄａｔａ）を水平駆動回路１３Ｄに出力するダウンコンバータ１５３を有する。
【００４１】
電源回路１６は、ＤＣ−ＤＣコンバータを含み、たとえば外部から液晶電圧ＶＤＤ１（たとえば２．９Ｖ）が供給され、この電圧をインタフェース回路１７から供給されるマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃに同期して、あるいは内蔵されている発振回路により、周波数の低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Ｈｓｙｎｃに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する。
また、電源回路１６は、内部パネル電圧として負電圧であるＶＳＳ２（たとえば−１．９Ｖ）、ＶＳＳ３（たとえば−３．８Ｖ）を生成してパネル内部の所定回路（インタフェース回路等）に供給する。
【００４２】
インタフェース回路１７は、外部から供給されるマスタクロッＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃのレベルをパネル内部ロジックレベル（たとえばＶＤＤ２レベル）までレベルシフトし、レベルシフト後のマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃをタイミングジェネレータ１８に供給し、また、水平同期信号Ｈｓｙｎｃを電源回路１６に供給する。
インタフェース回路１７は、電源回路１６がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックＭＣＫの電源回路１６への供給は行わないように構成可能である。あるいはインタフェース回路１７から電源回路１６へマスタクロックＭＣＫの供給ラインをそのままで、電源回路１６側でマスタクロックＭＣＫを昇圧に使用しないように構成することも可能である。
【００４３】
本実施形態においては、高周波の信号であるマスタクロックＭＣＫのレベルシフト系においては、高いしきい値Ｖｔｈを持ち、バラツキが大きい低温ポリシリコンを使用して、ＩＣの電源電圧と同じ入力電圧を増幅することができるレベル変換回路を採用している。
以下に、本実施形態のインタフェース回路におけるレベル変換回路の具体的な構成および機能について説明する。
【００４４】
図７は、本実施形態に係るインタフェース回路におけるマスタクロックのレベル変換回路の構成例を示す図である。
【００４５】
インタフェース回路１７のマスタクロックのレベル変換回路１７ＬＳＭＣＫは、図７に示すように、ＲＧＢパラレルインターフェースのマスタクロックＭＣＫの入力ラインに対して並列に接続され、定期的にリセット動作が必要な形式のＬ個（本実施形態ではＬ＝２）のレベルシフタ（ＬＳＭＣＫ１，ＬＳＭＣＫ２）１７１−１、１７１−２と、水平同期信号Ｈｓｙｎｃの入力ラインに対して接続された非同期型レベルシフト回路（Ｌ／Ｓ）１７２と、レベルシフトされた水平同期信号Ｈｓｙｎｃを使用して、Ｎ水平期間の周期を持つＭＣＫレベルシフタ１７１−１，１７１−２用のリセットパルスを、各レベルシフタ１７１−１，１７１−２に対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路１７３と、レベルシフタ１７１−１，１７１−２にリファレンス電圧ＶＲＥＦを供給するリファレンス電圧生成回路１７４と、最終出力信号としてＭ水平期間毎にＬ個のＭＣＫレベルシフタ１７１−１，１７１−２の出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックＬＳＭＣＫを出力する機能を実現するためのスイッチ回路１７５，１７６、およびインバータ１７７と、を有する。
【００４６】
図８は、図７のレベルシフタ１７１（−１，−２）の具体的な構成例を示す回路図である。
【００４７】
図８のレベルシフタ１７１は、外部入力ＭＣＫをパネル内ロジック電圧までレベルシフトするいわゆるチョッパー型コンパレーター形式のレベルシフタとして構成されている。
具体的には、レベルシフタ１７１は、ｎチャネルトランジスタＮＴ１７１１〜ＮＴ１７１５、ｐチャネルトランジスタＰＴ１７１１，ＰＴ１７１２、インバータＩＮＶ１７１１、およびキャパシタＣ１７１を有している。さらに、図８において、ＮＤＡは第１ノードを、ＮＡＢは第２ノードを、ＮＤＣは第３ノードを示している。
【００４８】
トランジスタＮＴ１７１１はそのソース、ドレインがマスタクロックＭＣＫの入力端子ｉｎとノードＮＤＡにそれぞれ接続され、ゲートがインバータＩＮＶ１７１１の出力端子に接続されている。インバータＩＮＶ１７１１の入力端子はリセット信号ｒｓｔの入力ラインに接続されている。
トランジスタＮＴ１７１２はそのソース、ドレインがリファレンス電圧ＶＲＥＦの入力端子ＶｒｅｆとノードＮＤＡに接続され、ゲートがリセット信号ｒｓｔの入力ラインに接続されている。
トランジスタＰＴ１７１１のソースがパネル内駆動電圧（第２の電源電圧）ＶＤＤ２の供給ラインに接続され、ドレインがトランジスタＮＴ１７１３のドレインに接続され、トランジスタＮＴ１７１３のソースが基準電位ＶＳＳ（ＧＮＤ）に接続されている。そして、トランジスタＰＴ１７１１のゲートとトランジスタＮＴ１７１３のゲート同士が接続されてノードＮＤＢが形成されている。このトランジスタＰＴ１７１１とＮＴ１７１３によりインバータＩＮＶ１７１２が形成されている。
トランジスタＰＴ１７１２のソースがパネル内駆動電圧（第２の電源電圧）ＶＤＤ２の供給ラインに接続され、ドレインがトランジスタＮＴ１７１４のドレインに接続され、トランジスタＮＴ１７１４のソースが基準電位ＶＳＳ（ＧＮＤ）に接続されている。トランジスタＰＴ１７１２とＮＴ１７１４のドレイン同士の接続点が出力端子ｏｕｔと接続されている。
そして、トランジスタＰＴ１７１２のゲートとトランジスタＮＴ１７１５のゲート同士が接続され、このゲート同士の接続点と、トランジスタＰＴ１７１１とトランジスタＮＴ１７１３のドレイン同士の接続点とが接続されてノードＮＤＣが形成されている。
トランジスタＮＴ１７１５（スイッチングトランジスタ）はそのソース、ドレインがノードＮＤＢとノードＮＤＣに接続され、ゲートがリセット信号ｒｓｔの入力ラインに接続されている。
キャパシタＣ１７１の第１電極がノードＮＤＡに接続され、第２電極がノードＮＤＣに接続されている。
【００４９】
論理回路１７３は、外部入力Ｈｓｙｎｃを非同期にパネル内ロジック電圧（ＶＤＤ２）までレベルシフトすることのできる非同期型レベルシフタ回路１７２でレベルシフトされた水平同期信号Ｈｓｙｎｃを使用して、ＭＣＫレベルシフタ１７１−１，１７１−２のリセット信号ｒｓｔ−１、ｒｓｔ−２を生成する論理回路を有する。
【００５０】
図９は、図７の論理回路１７３の具体的な構成例を示す回路図である。
論理回路１７３は、図９に示すように、インバータＩＮＶ１７３１、ＩＮＶ１７３２、Ｔ型フリップフロップＦＦ１７３、および２入力ＡＮＤゲートＡＧ１７３１，ＡＧ１７３２を有する。
【００５１】
インバータＩＮＶ１７３１の入力端子がレベルシフトされた水平同期信号Ｈｓｙｎｃの入力端子ｉｎに接続され、出力端子がＴ型フリップフロップＦＦ１７３の入力端子ｉｎ、ＡＮＤゲートＡＧ１７３１の一方の入力端子、およびＡＮＤゲートＡＧ１７３２の一方の入力端子に接続されている。
ＡＮＤゲートＡＧ１７３１の他方の入力端子はインバータＩＮＶ１７３２の出力端子接続されている。そして、インバータＩＮＶ１７３２の入力端子およびＡＮＤゲートＡＧ１７３２の他方の入力端子がＴ型フリップフロップＦＦ１７３の出力端子ｏｕｔに接続されている。また、Ｔ型フリップフロップＦＦ１７３の出力端子ｏｕｔからスイッチ１７５，１７６を切り替えるための選択パルスＳＥＬ ＭＣＫが出力される。
【００５２】
リファレンス電圧生成回路１７４は、電圧ＶＤＤ０（たとえば１．８Ｖ）の半分のＶＤＤ０／２のリファレンス電圧ＶＲＥＦを生成し、レベルシフタ１７１−１，１７１−２のリファレンス電圧入力端子Ｖｒｅｆに供給する。
【００５３】
図１０および図１１は、図７のリファレンス電圧生成回路１７４の構成例を示す回路図である。
【００５４】
図１０のリファレンス電圧生成回路１７４Ａは、電圧ＶＤＤ０の供給ラインと基準電位ＶＳＳ（ＧＮＤ）との間に抵抗素子Ｒ１７４１、Ｒ１７４２が直列に接続され、両抵抗素子の接続中点からＶＤＤ０／２のリファレンス電圧ＶＲＥＦを出力するように構成されている。
【００５５】
図１１のリファレンス電圧生成回路１７４Ｂは、図１０の構成に加えて接地側の抵抗素子Ｔ１７４１の一端と基準電位ＶＳＳとの間に、ゲートがリセット信号ｒｓｔの供給ラインに接続されたｎチャネルトランジスタＮＴ１７４１のドレイン、ソースを接続した構成を有する。
図１１のリファレンス電圧生成回路１７４Ｂは、リセット動作時のみに抵抗素子に電流を流すためのスイッチとしてトランジスタＮＴ１７４１を設け、定電流化を実現し、パネル内消費電流の低減を実現している。
【００５６】
ここで、本実施形態に係るレベル変換回路１７ＬＳＭＣＫの動作を図１２および図１３のタイミングチャートに関連付けて説明する。
図１２は図７のレベル変換回路の全体的なタイミングチャートを示し、図１３は図８のレベルシフタのタイミングチャートを示している。
【００５７】
ＲＧＢパラレルインターフェース信号として、マスタクロックＭＣＫと水平同期信号Ｈｓｙｎｃが入力される。
水平同期信号Ｈｓｙｎｃはレベルシフタ１７２で、入力電圧レベル（ＶＤＤ０振幅）からパネル内ロジック電圧（ＶＤＤ２振幅）にレベル変換される。レベル変換された水平同期信号Ｈｓｙｎｃは論理回路１７３に入力される。
論理回路１７３においては、２水平期間の周期を持つリセットパルスｒｓｔ-１、ｒｓｔ-２と最終出力切り替え用ＳＷの選択パルスＳＥＬ＿ＭＣＫが生成される。ここで、リセットパルスｒｓｔ-１、ｒｓｔ-２の位相は１水平期間分だけずらしたタイミングで出力が行われる。
リセットパルスｒｓｔ-１、ｒｓｔ-２の信号は、それぞれレベルシフタ１７１−１，１７１−２に入力される。これにより、レベルシフタ１７１−１，１７１−２は、２水平期間の周期でリセットがかかる。
最終出力信号ＬＳＭＣＫは、レベルシフタ１７１−１，１７１−２の出力信号から選択した一の信号として出力される。レベルシフタ１７１−１，１７１−２の出力の際は、リセット動作を行っていない方の回路が選択されるように選択パルスＳＥＬ＿ＭＣＫの位相が決められる。
【００５８】
レベルシフタ１７１−１，１７１−２内部の動作を図１３に関連付けてさらに詳細に説明する。
【００５９】
リセット期間においては、トランジスタＮＴ１７１１がオフし、トランジスタＮＴ１７１２、ＮＴ１７１５がオンし、図８のＣＭＯＳインバータＩＮＶ１７１２が短絡されるため、ノードＮＤＢおよびノードＮＤＣはインバータＩＮＶ１７１２の動作点電圧となる。
一方、ノードＮＤＡはＶＲＥＦ（＝ＶＤＤ０／２）電位となる。
駆動状態においては、トランジスタＮＴ１７１１がオンし、トランジスタＮＴ１７１２、ＮＴ１７１５がオフし、ノードＮＤＡは外部入力パルスＭＣＫの電位となる。
ノードＮＤＢは、キャパシタＣ１７１によりＣカップリングされて、インバータＩＮＶ１７１２の動作点を中心としてＶＤＤ０の電圧で振幅する。
インバータＩＮＶ１７１２は動作点付近にあるため、ゲート電位の振幅が微小であっても後段のゲート容量を十分に駆動できるだけの電流が流れる。そのため、ｏｕｔ出力はＭＣＫをＶＤＤ０からＶＤＤ２電位に増幅した信号となる。
【００６０】
このような構成を有するインタフェース回路１７においては、以下の特徴を有する。
既存の表示装置では、図１４(Ａ）に示すように、マスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃの入力パルスに対して非同期型のレベルシフタＬ／Ｓが接続されており、パネル内のロジック電圧まで昇圧された後、タイミングジェネレータ１８に出力されていた。
これに対して、本実施形態のインタフェース回路１７によれば、図１４（Ｂ）、（Ｃ）に示すように、マスタクロックＭＣＫに対してはリセットが必要なレベルシフタ１７１が接続されており、そのリセット信号は非同期型レベルシフタ１７２でレベル変換された水平同期信号Ｈｓｙｎｃを使用して生成される。水平同期信号Ｈｓｙｎｃは、パラレルＲＧＢインタフェースに必須のパルスなため、いずれのシステムを用いても同じタイミングの出力波形を得ることが可能である。また、水平同期信号ＨｓｙｎｃをマスタクロックＭＣＫのリセットに使用したとしても、システムの機能を制限することはない。
【００６１】
なお、ＭＣＫ用レベルシフタ１７１は、図８の構成に限定されることはなく、たとえば図１５および図１６の回路構成を採用することも可能である。
【００６２】
図１５のレベルシフタ１７１Ａは、ノードＮＤＢとノードＮＤＣ間を選択的に接続するスイッチとしてのトランジスタＮＴ１７１５のゲートに印加される電圧の負側をレベル変換する変換部１７１１を設け、これにより、駆動状態におけるノードＮＤＢのオフリーク電流を低減することが可能となる。ノードＮＤＢのオフリークによる蓄積電位の変化は、この回路の動作を著しく劣化させるため、オフリーク電流の低減は非常に重要な技術である。
【００６３】
図１６のレベルシフタ１７１Ｂが図１５の回路構成と異なる点は、インバータＩＮＶ１７１２の負側の電位レベルＶＳＳ２を下げていることにある。
この変更により、インバータＩＮＶ１７１２の特性が向上するため、レベルシフタのダイナミックレンジが増大する。
【００６４】
タイミングジェネレータ１８は、インタフェース回路１７により供給されたマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃに同期して、水平駆動回路１３Ｕ，１３Ｄのクロックとして用いられる水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）、垂直駆動回路１４のクロックとして用いられる垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を生成し、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）を水平駆動回路１３Ｕ，１３Ｄに供給し、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を垂直駆動回路１４に供給する。
【００６５】
次に、上記構成による動作を説明する。
【００６６】
インタフェース回路１７に対して、ＲＧＢパラレルインターフェース信号として、マスタクロックＭＣＫと水平同期信号Ｈｓｙｎｃが入力される。
インタフェース回路１７において、水平同期信号Ｈｓｙｎｃはレベルシフタ１７２で、入力電圧レベル（ＶＤＤ０振幅）からパネル内ロジック電圧（ＶＤＤ２振幅）にレベル変換される。レベル変換された水平同期信号Ｈｓｙｎｃは論理回路１７３に入力される。
論理回路１７３においては、２水平期間の周期を持つリセットパルスｒｓｔ-１、ｒｓｔ-２と最終出力切り替え用ＳＷの選択パルスＳＥＬ＿ＭＣＫが生成される。ここで、リセットパルスｒｓｔ-１、ｒｓｔ-２の位相は１水平期間分だけずらしたタイミングで出力が行われる。
リセットパルスｒｓｔ-１、ｒｓｔ-２の信号は、それぞれレベルシフタ１７１−１，１７１−２に入力される。これにより、レベルシフタ１７１−１，１７１−２は、２水平期間の周期でリセットがかかる。
そして、最終出力信号ＬＳＭＣＫが、レベルシフタ１７１−１，１７１−２の出力信号から選択した一の信号として出力される。
【００６７】
外部より入力されたパラレルのデジタルデータは、ガラス基板１１上のデータ処理回路１５で位相調整や周波数を下げるためのパラレル変換が行われ、Ｒデータ、Ｂデータ、およびＧデータが第１および第２の水平駆動回路１３Ｕ，１３Ｄに出力される。
第１および第２の水平駆動回路１３Ｕ，１３Ｄでは、データ処理回路１５より入力されたデジタルＧデータが第３サンプリングラッチ回路１３３で１Ｈかけて順次サンプリングし保持される。その後、水平のブランキング期間に第３ラッチ回路１３６に転送される。
これと並行して、ＲデータとＢデータが別々に１Ｈかけてサンプリングされて第１および第２サンプリングラッチ回路１３１，１３２に保持され、次の水平ブランキング期間にそれぞれの第１ラッチ回路１３４に転送される。
水平方向１ラインすべてのデータが第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータが第１ラッチ回路１３４に転送され、すぐに第２ラッチ回路１３５に転送され格納される。
次に、第１サンプリングラッチ回路１３１内のデータが第２サンプリングラッチ１３２に転送され、すぐに第１ラッチ回路１３４に転送されて格納される。また同期間に第３サンプリングラッチ回路１３３内のデータが第３ラッチ回路１３６に転送される。
そして次の水平方向１ラインのデータが、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納されていく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータが、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
その後、第１ラッチ回路１３４に格納されているデータが第２ラッチ回路１３５に転送されて格納される。そのデータがラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
次の１Ｈ期間にデジタルアナログ変換回路１３ＤＡＣでアナログデータに変換されたＲ，Ｂ，Ｇデータがアナログバッファ１３ＡＢＵＦに保持され、１Ｈ期間が３分割された形態で各アナログＲ，Ｂ，Ｇデータが対応するデータラインに選択的に出力される。
なお、Ｇ、Ｒ、Ｂの処理の順番は切り替わっても実現可能である。
【００６８】
以上説明したように、本実施形態によれば、インタフェース回路１７のマスタクロックのレベル変換回路１７ＬＳＭＣＫは、ＲＧＢパラレルインターフェースのマスタクロックＭＣＫの入力ラインに対して並列に接続され、定期的にリセット動作が必要な形式のＬ個（本実施形態ではＬ＝２）のレベルシフタ１７１−１、１７１−２と、水平同期信号Ｈｓｙｎｃの入力ラインに対して接続された非同期型レベルシフト回路１７２と、レベルシフトされた水平同期信号Ｈｓｙｎｃを使用して、Ｎ水平期間の周期を持つＭＣＫレベルシフタ１７１−１，１７１−２用のリセットパルスを、各レベルシフタ１７１−１，１７１−２に対してＭ水平期間（但し、Ｍ＜Ｎ）位相をずらして入力する信号を出力する論理回路１７３と、レベルシフタ１７１−１，１７１−２にリファレンス電圧ＶＲＥＦを供給するリファレンス電圧生成回路１７４と、最終出力信号としてＭ水平期間毎にＬ個のＭＣＫレベルシフタ１７１−１，１７１−２の出力の内、リセット動作を行っていない回路を選択して、レベルシフトされたマスタクロックＬＳＭＣＫを出力する機能を実現するためのスイッチ回路１７５，１７６、およびインバータ１７７と、を有することから、以下の効果を得ることができる。
すなわち、セット側から出力されたパラレルＲＧＢ入力信号を直接受けることができるため、外付けＩＣの費用を節約することが可能となる。
外付け部品点数を削減することができ、ひいては信頼性の向上を図ることができる。
また、外付け部品が不要になるため、モジュールの薄型化に貢献することが可能となる。
【００６９】
また、本実施形態によれば、第１デジタルデータ（Ｒ）および第２デジタルデータ（Ｂ）用のサンプリングラッチ回路１３１，１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５を縦続接続してシリアル転送する第１ラッチ系列１３７と、第３デジタルデータ用のサンプリングラッチ回路１３３および第３ラッチ回路１３６を縦続接続した第２ラッチ系列１３８とを有し、共用のデジタルアナログ（ＤＡ）変換回路１３ＤＡＣ、アナログバッファ回路１３ＡＢＵＦ、一水平期間（Ｈ）中に３つのアナログデータ（Ｒ，Ｂ，Ｇ）を選択的に対応するデータラインに出力するラインセレクタ１３ＬＳＥＬを有することから、以下の効果を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるＤＡ変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第１および第２デジタルデータ用と第３デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、１水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
【００７０】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００７１】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【００７２】
図１７は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。
【００７３】
本例に係る携帯電話機４００は、装置筐体４１０の前面側に、スピーカ部４２０、表示部４３０、操作部４４０、およびマイク部４５０が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部４３０にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００７４】
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部４３０として用いることにより、この液晶表示装置に搭載される各回路において、外付けＩＣの費用を節約することが可能となり、外付け部品点数を削減することができ、また、外付け部品が不要になるため、モジュールの薄型化に貢献することが可能となる。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
【図面の簡単な説明】
【００７５】
【図１】従来の駆動回路一体型表示装置の概略構成を示す図である。
【図２】奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路の構成例を示すブロック図である。
【図３】本発明の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【図４】本発明の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
【図５】液晶表示装置の有効表示部の構成例を示す回路図である。
【図６】本実施形態の第１および第２の水平駆動回路の基本的な構成例を示すブロック図である。
【図７】本実施形態に係るインタフェース回路におけるマスタクロックのレベル変換回路の構成例を示す図である。
【図８】図７のレベルシフタの具体的な構成例を示す回路図である。
【図９】図７の論理回路の具体的な構成例を示す回路図である。
【図１０】図７のリファレンス電圧生成回路の構成例を示す回路図である。
【図１１】図７のリファレンス電圧生成回路の他の構成例を示す回路図である。
【図１２】図７のレベル変換回路の全体的なタイミングチャートを示す図である。
【図１３】図８のレベルシフタのタイミングチャートを示す図である。
【図１４】本実施形態に係るインタフェース回路の特徴を説明するための図である。
【図１５】本実施形態に係るＭＣＫレベルシフタの他の構成例を示す回路図である。
【図１６】本実施形態に係るＭＣＫレベルシフタのさらに他の構成例を示す回路図である。
【図１７】本発明の実施形態に係る携帯端末である携帯電話機の構成の概略を示す外観図である。
【符号の説明】
【００７６】
１０・・・液晶表示装置、１１・・・ガラス基板、１２・・・有効表示部、１３・・・水平駆動回路、１３Ｕ・・・第１の水平駆動回路、１３Ｄ・・・第２の水平駆動回路、１３ＳＭＰＬ・・・サンプリングラッチ回路群、１３１・・・第１ランプリングラッチ回路、１３２・・・第２サンプリングラッチ回路、１３３・・・第３サンプリングラッチ回路、１３４・・・第１ラッチ回路、１３５・・・第２ラッチ回路、１３６・・・第３ラッチ回路、１３７・・・第１ラッチ系列、１３８・・・第２ラッチ系列、１３ＯＳＥＬ・・・ラッチ出力選択スイッチ、１３ＤＡＣ・・・デジタルアナログ変換回路、１３ＡＢＵＤ・・・アナログバッファ、１３ＬＳＥＬ・・・ラインセレクタ、１４・・・垂直駆動回路、１５・・・データ処理回路、１６・・・電源回路、１７・・・インタフェース回路、１７ＬＳＭＣＫ・・・レベル変換回路、１７１−１，１７１−２・・・ＭＣＫ用レベルシフタ、１７２・・・非同期型レベルシフト回路、１７３・・・論理回路、１７４・・・リファレンス電圧生成回路、１７５，１７６・・・スイッチ回路、１７７・・・インバータ１７７、１８・・・タイミングジェネレータ。
【図１】
2007193236.tif 000003
【図２】
2007193236.tif 000004
【図３】
2007193236.tif 000005
【図４】
2007193236.tif 000006
【図５】
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【図６】
2007193236.tif 000008
【図７】
2007193236.tif 000009
【図８】
2007193236.tif 000010
【図９】
2007193236.tif 000011
【図１０】
2007193236.tif 000012
【図１１】
2007193236.tif 000013
【図１２】
2007193236.tif 000014
【図１３】
2007193236.tif 000015
【図１４】
2007193236.tif 000016
【図１５】
2007193236.tif 000017
【図１６】
2007193236.tif 000018
【図１７】
2007193236.tif 000019
【手続補正書】
【提出日】平成18年2月28日(2006.2.28)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
2007193236.tif 000021
【図３】
2007193236.tif 000022
【図４】
2007193236.tif 000023
【図５】
2007193236.tif 000024
【図６】
2007193236.tif 000025
【図７】
2007193236.tif 000026
【図８】
2007193236.tif 000027
【図９】
2007193236.tif 000028
【図１０】
2007193236.tif 000029
【図１１】
2007193236.tif 000030
【図１２】
2007193236.tif 000031
【図１３】
2007193236.tif 000032
【図１４】
2007193236.tif 000033
【図１５】
2007193236.tif 000034
【図１６】
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【図１７】
2007193236.tif 000036