(57)【要約】【課題】半導体素子において、互いにシリコン酸化膜の異なる深さに位置するポリシリコン電極及びシリコン基板に対するコンタクトの形成工程を簡単にする。【解決手段】第３層のポリシリコン電極１００の表面にシリサイド膜１０２を形成する。その上に積層されるシリコン酸化膜９２をエッチングして、ポリシリコン電極１００及びシリコン基板８０の拡散層（ＦＤ５２）に対するコンタクト開口を同時に形成する。エッチング工程において、コンタクト溝９６がシリサイド膜１０２に到達した以降、コンタクトホール１１０がＦＤ５２に到達するまで、コンタクト溝９６のエッチングはシリサイド膜１０２で停止される。これら深さの異なる開口部にタングステンを堆積し、ポリシリコン電極１００及びＦＤ５２をそれぞれＡl電極９８，１１４に接続する。【選択図】図３
2007329257.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層されたシリコン酸化物を含む絶縁層をエッチングして、第１シリコン部上に存在する第１厚みの前記絶縁層に前記第１シリコン部に到達する第１開口部を形成すると共に、第２シリコン部上に存在する前記第１厚みより薄い第２厚みの前記絶縁層に前記第２シリコン部に到達する第２開口部を形成する開口部形成工程を有する半導体装置の製造方法であって、
前記第２シリコン部を覆う金属膜を積層する金属膜形成工程と、
前記第２シリコン部と前記金属膜とを反応させて、前記第２シリコン部の表面に選択的にシリサイド膜を形成するシリサイド形成工程と、
前記シリサイド膜が形成された前記第２シリコン部の上に前記第２厚みの絶縁層を積層する絶縁層積層工程と、
を有し、
前記開口部形成工程は、前記第２開口部において前記シリサイド膜をエッチングストッパとしつつ、前記第２開口部を形成すること、
を特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の製造方法において、
前記開口部形成工程後に金属膜を堆積して、前記第１シリコン部及び前記第２シリコン部と電気的に接続される金属配線を前記第１開口部及び前記第２開口部に形成する金属配線形成工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の製造方法において、
前記第２シリコン部は、ポリシリコン配線であり、
前記絶縁層は、シリコン酸化膜であること、
を特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は請求項２に記載の半導体装置の製造方法において、
当該半導体装置は、シリコン基板に電荷転送領域を形成された電荷結合素子を含み、
前記第１シリコン部は、シリコン基板内の拡散層であり、
前記第２シリコン部は、転送電極へクロック信号を供給するポリシリコン配線であり、
前記絶縁層は、シリコン酸化膜であること、
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に異なる深さに位置するシリコン部へのコンタクトの形成に関する。
【背景技術】
【０００２】
シリコン基板を用いて形成される半導体素子においては、基板上に複数層のポリシリコン層を用いて、電極や配線を形成することが行われる。例えば、ＣＣＤ（Charge Coupled Device）イメージセンサにおいては、ＣＣＤシフトレジスタの転送電極が第１層のポリシリコン（１poly-Si）膜及び第２層のポリシリコン（２poly-Si）膜を用いて形成される。さらに、垂直ＣＣＤシフトレジスタの転送電極を１poly-Si，２poly-Siで構成した上に、第３層のポリシリコン（３poly-Si）膜を用いた裏打ち配線構造を形成することも行われる。これら各ポリシリコン層を形成した後、シリコン酸化膜等からなる絶縁層を積層し、その上に金属配線が形成される。各ポリシリコン層を用いて形成された転送電極や、シリコン基板表面に形成された拡散層は、その上に積層された絶縁層に設けられたコンタクトホール等の開口部を介して金属配線に接続される。
【０００３】
ちなみに、半導体素子の集積度の向上に伴い、配線やコンタクトの寸法の微細化が必要となっている。この微細化に有効な構造として、コンタクトホールにコンタクト材としてタングステン（Ｗ）を埋め込むタングステンプラグが知られている。ＣＣＤイメージセンサにおいても、高解像度化やチップサイズの縮小に伴い、シリコン基板やポリシリコン電極に対するコンタクトをタングステンで形成することが行われている。
【０００４】
例えば、裏打ち配線構造の３poly-Si配線は、隣接する垂直シフトレジスタ相互間のチャネル分離領域上に延在される。この３poly-Si配線上の絶縁層には、３poly-Si配線に沿って延びるコンタクト溝が形成され、このコンタクト溝にタングステンが埋め込まれる。３poly-Si配線はタングステン配線を介して、クロック信号を供給する金属配線に接続される。
【０００５】
図６は、従来のコンタクトの構造を示す模式的な断面図である。この図は、シリコン基板２００に対するコンタクト及び３poly-Si配線２０２に対するコンタクトの構造を示している。シリコン基板２００表面に拡散層２０４が形成され、その上にシリコン酸化膜（ＳiＯ２膜）２０６を介して１poly-Si又は２poly-Siからなる垂直転送電極２０８が形成される。さらにその上にＳiＯ２膜２１０を積層し、その後、３poly-Si配線２０２が形成される。３poly-Si配線２０２の上にはＳiＯ２膜２１２が積層され、ＳiＯ２膜２１２に設けられた開口部にタングステンが埋め込まれる。このタングステンがアルミニウム（Ａl）等を用いた金属配線（不図示）に電気的に接続される。具体的には、３poly-Si配線２０２の上にはコンタクト溝２１８が形成され、このコンタクト溝２１８にタングステン２２０が埋め込まれる。また、拡散層２０４の上にはコンタクトホール２２２が形成され、このコンタクトホール２２２にタングステンプラグ２２４が埋め込まれ、このタングステンプラグ２２４がアルミニウム等を用いた金属配線２１６に接続される。
【０００６】
これらコンタクト溝２１８及びコンタクトホール２２２は、ＳiＯ２膜２１２上にエッチングマスクを形成した後、エッチング処理を行って形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
シリコン基板２００上に積層されたシリコン酸化膜及び、各ポリシリコン層の上に積層されたシリコン酸化膜は互いに厚みが異なる。すなわち、異なる深さのコンタクトホール又はコンタクト溝を形成する必要がある。例えば、図６に示す３poly-Si配線２０２に対するコンタクト溝２１８は、拡散層２０４に対するコンタクトホール２２２より浅い。このように深さの異なる開口は、例えば、それぞれを別工程のエッチング処理で形成することができる。しかし、この方法では、エッチングマスクの形成、エッチング処理及びエッチングマスクの除去といった一連の処理からなるエッチング工程を複数回行う必要があり、デバイス製造のスループットが低下したりコストが増加し得るといった問題があった。
【０００８】
これに対して、エッチング選択比の差異を利用して、異なる深さの開口を一回のエッチング工程で形成することが考えられる。しかし、シリコン酸化膜エッチング処理は、ポリシリコンに対して選択比を確保することが比較的難しい。特に、３poly-Si配線に対するコンタクト溝２１８と拡散層２０４に対するコンタクトホール２２２とのように、深さの差異が大きいほど高い選択比が必要となるため、エッチング条件の設定が困難となるという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであり、ポリシリコン配線又はシリコン基板といったシリコン部が絶縁層下の互いに異なる深さに形成された半導体装置において、それらシリコン部に対するコンタクトの形成を容易とする製造方法に関する。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板上に積層された絶縁層をエッチングして、第１シリコン部上に存在する第１厚みの前記絶縁層に前記第１シリコン部に到達する第１開口部を形成すると共に、第２シリコン部上に存在する前記第１厚みより薄い第２厚みの前記絶縁層に前記第２シリコン部に到達する第２開口部を形成する開口部形成工程を有する方法であって、前記第２シリコン部を覆う金属膜を積層する金属膜形成工程と、前記第２シリコン部と前記金属膜とを反応させて、前記第２シリコン部の表面に選択的にシリサイド膜を形成するシリサイド形成工程と、前記シリサイド膜が形成された前記第２シリコン部の上に前記第２厚みの絶縁層を積層する絶縁層積層工程と、を有し、前記開口部形成工程が、前記第２開口部において前記シリサイド膜をエッチングストッパとしつつ、前記第２開口部を形成する方法である。
【００１１】
第２開口部は第１開口部より浅く、絶縁層をエッチングしてこれら開口部を形成する際に、第２開口部が第１開口部より先に目標深さに到達する。本発明によれば、第２開口部の底部に現れる第２シリコン部の表面に予めシリサイド膜を形成しておく。このシリサイド膜の形成はサリサイドプロセスを利用することによりセルフアライン化することができる。シリコン酸化物に対するエッチング処理は、ポリシリコンやシリコン基板に対してよりも、シリサイドに対して比較的に選択比を確保し易い。すなわち、第１開口部と第２開口部との深さの差が比較的大きい場合でも、第１開口部が目標深さに到達するまで、第２開口部の底部でのエッチングをシリサイド膜で留めることが容易である。
【００１２】
上記製造方法は、さらに、前記開口部形成工程後に金属膜を堆積して、前記第１シリコン部及び前記第２シリコン部と電気的に接続される金属配線を前記第１開口部及び前記第２開口部に形成する金属配線形成工程を含み得る。
【００１３】
上記本発明の製造方法は、前記第２シリコン部がポリシリコン配線であり、前記絶縁層がシリコン酸化膜である半導体装置に好適に適用することができる。
【００１４】
また、上記本発明の製造方法は、シリコン基板に電荷転送領域を形成された電荷結合素子を含み、前記第１シリコン部がシリコン基板内の拡散層であり、前記第２シリコン部が転送電極へクロック信号を供給するポリシリコン配線であり、前記絶縁層がシリコン酸化膜である半導体装置に好適に適用することができる。
【発明の効果】
【００１５】
本発明によれば、第１開口部と第２開口部とを一回のエッチング工程で形成することが可能となり、コンタクトの形成プロセスが簡単・容易となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１７】
図１は、実施形態であるＣＣＤイメージセンサの概略の構成を示す模式的な平面図である。また、図２は、このＣＣＤイメージセンサにおけるポリシリコン電極及びコンタクトの概略の配置を示す模式的な平面図である。
【００１８】
ＣＣＤイメージセンサ２０は、フレーム転送方式であり、半導体基板表面に形成された撮像部２０ｉ、蓄積部２０ｓ、水平転送部２０ｈ及び出力部２０ｄを備える。
【００１９】
撮像部２０ｉは行方向（水平方向）に配列された複数の垂直シフトレジスタ（垂直ＣＣＤシフトレジスタ）２２ｉで構成される。蓄積部２０ｓは、撮像部２０ｉの複数の垂直シフトレジスタ２２ｉと一対一に対応する複数の垂直シフトレジスタ２２ｓからなる。複数の垂直シフトレジスタ２２ｓは行方向に配列され、それぞれ対応する垂直シフトレジスタ２２ｉと連続した電荷転送チャネルを有する。
【００２０】
撮像部２０ｉの垂直シフトレジスタ２２ｉの各ビットは受光画素を構成し、入射光に応じて信号電荷を発生し蓄積する。撮像部２０ｉにて露光期間にて蓄積された信号電荷は、フレーム転送動作により高速に蓄積部２０ｓへ垂直転送される。蓄積部２０ｓは遮光膜で覆われ、光の入射による電荷発生を防止されるので、フレーム転送された撮像部２０ｉからの信号電荷を基本的にそのまま保持することができる。
【００２１】
垂直シフトレジスタ２２ｉ，２２ｓはそれぞれ転送電極として、基板上に行方向に渡され、かつ列方向に複数本並列に配列された垂直転送電極２４ｉ，２４ｓを備える。垂直転送電極２４ｉ，２４ｓは、ポリシリコン電極であり、例えば、１poly-Si及び２poly-Siを用いて形成される。垂直転送電極２４ｉ，２４ｓは、両端に設けられたコンタクト２６を介してクロック信号線に接続される。垂直転送電極２４ｉ，２４ｓはクロック信号線を介して駆動回路から印加される複数相の転送クロックφＩ，φＳに応じて、半導体基板に形成される電荷転送チャネルの電位を制御する。例えば、ＣＣＤイメージセンサ２０では、動画撮影やプレビューでの画素圧縮した撮影を可能とするために、垂直ＣＣＤシフトレジスタ２２ｉ，２２ｓそれぞれの連続する３ビット毎の９本の転送電極が互いに独立に駆動可能に構成される。これに対応して、撮像部２０ｉ、蓄積部２０ｓそれぞれに対して９本のクロック信号線が配置され、列方向に並ぶ垂直転送電極２２ｉ，２２ｓはそれぞれ９本周期で同じクロック信号線に接続される。
【００２２】
駆動回路は、撮像部２０ｉのクロック信号線に供給する転送クロックφＩ１〜φＩ９及び蓄積部２０ｓのクロック信号線に供給する転送クロックφＳ１〜φＳ９を制御して、静止画撮影と、動画撮影及びプレビューとを切り替える。例えば、静止画撮影では、各ビットの３本の転送電極それぞれを別相とした３相駆動である標準的な駆動が行われる。一方、動画撮影及びプレビューでは、撮像部２０ｉの列方向に連続する３画素ずつで信号電荷の加算合成処理を行ってからフレーム転送を行う画素圧縮駆動が行われる。
【００２３】
一般に、垂直転送電極は水平方向に比較的長い上、画素の高密度化に伴い幅（垂直方向の寸法）が微細となる。そのため、水平転送電極の両端から印加した転送クロックは、中央に向かう程、波形が崩れ、転送効率の劣化等の問題を生じ得る。これを回避するため、行方向に隣接する垂直シフトレジスタ相互間のチャネル分離領域上に別途クロック信号線が形成される。当該クロック配線は裏打ち配線構成を成し、行方向に複数並んで設けられ、各裏打ち配線は、その下を横切る垂直転送電極のうち特定の相に対応するものにコンタクトを介して接続される。各垂直転送電極は、その行方向の途中の位置で裏打ち配線に接続され、裏打ち配線を介して駆動回路から転送クロックの供給を受けることができるため、行方向の位置に応じた転送クロックの波形の差異を抑制することができる。
【００２４】
ＣＣＤイメージセンサ２０は撮像部２０ｉ及び蓄積部２０ｓそれぞれに裏打ち配線を有する。裏打ち配線は、ポリシリコン層をパターニングして形成した下敷き配線２８とタングステン配線３０とが積層された構造を有する。下敷き配線２８ｉは、垂直転送電極２４ｉが形成された撮像部２０ｉの上を列方向に跨って配置される。例えば、下敷き配線２８ｉは、３poly-Siを用いて形成される。その形成については後述する。タングステン配線３０ｉは、３poly-Si上のシリコン酸化膜に形成されたコンタクト溝に埋め込まれた構造を有する。コンタクト溝は下敷き配線２８ｉの上に列方向に延び、かつ下敷き配線２８ｉ表面まで貫通する。蓄積部２０ｓには、下敷き配線２８ｓとタングステン配線３０ｓとが積層された裏打ち配線が、撮像部２０ｉの裏打ち配線と同様にして形成される。
【００２５】
水平転送部２０ｈはＣＣＤシフトレジスタからなり、その各ビットはそれぞれ垂直シフトレジスタ２２ｓの電荷転送チャネルの出力端に接続される。例えば、各ビットには一対の水平転送電極４０，４２が配置される。例えば、水平転送電極４０は１poly-Siで構成され、水平転送電極４２は２poly-Siで構成される。水平転送電極４２の下には水平転送電極４０下よりチャネル電位が浅いバリア領域が形成され、これにより各水平転送電極対の下には、出力部２０ｄに向けたチャネル電位勾配が形成される。対をなす水平転送電極４０，４２は、コンタクト４４を介して共通のクロック信号線に接続される。各電極対は、駆動回路から印加される複数相の転送クロックφＨに応じて、半導体基板に形成される電荷転送チャネルの電位を制御する。例えば、水平転送部２０ｈは２相の水平転送クロックφＨ１，φＨ２で駆動される。
【００２６】
出力部２０ｄは、出力ゲート電極（ＯＧ）５０、浮遊拡散層（ＦＤ）５２、リセットゲート電極（ＲＧ）５４、リセットドレイン（ＲＤ）５６、出力アンプ５８を含んで構成される。ＯＧ５０はコンタクト６０を介して、所定電圧ＶＯＧを供給する信号線に接続される。ＦＤ５２は、電気的に独立した容量を構成する。ＦＤ５２は、水平転送部２０ｈからＯＧ５０下の電荷転送チャネルを経由して信号電荷を転送され、その信号電荷量に応じた電位となる。ＦＤ５２の電位はコンタクト６２を介して信号線に取り出され、電圧信号として出力アンプ５８に入力される。出力アンプ５８は入力された電圧信号を増幅し、ＣＣＤイメージセンサ２０の出力信号ＶＯＵＴを出力する。ＲＧ５４はコンタクト６４を介して、クロック信号φＲＧを供給する信号線に接続される。ＲＤ５６はコンタクト６６を介して信号線に接続され、当該信号線は所定の正電圧電源ＶＲＤに接続される。ＦＤ５２、ＲＧ５４及びＲＤ５６はＭＯＳトランジスタを構成し、φＲＧによりオン状態となると、ＦＤ５２に蓄積された信号電荷がＲＤ５６を介して正電圧電源ＶＲＤへ排出される。
【００２７】
ここで、コンタクト溝及びタングステン配線３０ｉからなる裏打ち配線のコンタクト構造は、ＦＤ５２に対するコンタクト６２と共通のプロセスで形成される。以下、このプロセスについて説明する。図３は、裏打ち配線における下敷き配線２８に対するコンタクト構造の断面７０と、ＦＤ５２に対するコンタクト６２の断面７２とを並べて示す模式的な断面図である。ここで、断面７０は、例えば撮像部２０ｉにおける行方向に沿った垂直断面を表している。
【００２８】
シリコン基板８０として、例えばｎ型不純物を含んだシリコン半導体基板（Ｎ-sub）が用いられる。このシリコン基板８０の表面に、ｎ型やｐ型の不純物をイオン注入、熱拡散等して各種の拡散層が形成される。例えば、ＣＣＤイメージセンサ２０のほぼ全体に、ｐ型不純物を拡散したｐウェル（ＰＷ）８２が形成される。断面７０には、垂直シフトレジスタ２２ｉのチャネル領域８４としてｎウェル（ＮＷ）が形成され、隣接するチャネル領域間にはチャネル分離領域８６としてｐ＋領域が形成される。また、ＦＤ５２はｎ＋領域であり、シリコン基板８０の表面にｎ型不純物を注入して形成される。シリコン基板８０の上には３poly-Siの下地となる絶縁膜としてシリコン酸化膜９０が堆積され、さらに３poly-Siの上にはＡl配線の下地となる絶縁膜としてシリコン酸化膜９２が堆積される。
【００２９】
撮像部２０ｉには、複数の垂直シフトレジスタ２２ｉに跨って配置される垂直転送電極２４ｉが１poly-Si及び２poly-Siを用いて形成される。チャネル分離領域８６の上には、列方向（図３において紙面法線方向）に延在する裏打ち配線構造９４が形成される。裏打ち配線構造９４は、シリコン酸化膜９２に設けられたコンタクト溝９６、コンタクト溝９６の底面に位置する下敷き配線２８ｉ、コンタクト溝９６に埋設されたタングステン配線３０ｉから構成される。このタングステン配線３０ｉが撮像部２０ｉの外でＡl配線（不図示）に接続される。下敷き配線２８ｉは上述したように３poly-Siを用いて形成されるが、後述するプロセスにより、その表面にシリサイド膜が形成される。すなわち、下敷き配線２８ｉはポリシリコン配線１００と、その表面を覆うシリサイド膜１０２とからなる。
【００３０】
シリサイド膜は遮光性、低反射性であるため、チャネル分離領域８６上に形成する下敷き配線２８ｉの表面にシリサイド膜を形成することで、隣接チャネル間の混色の防止を図ることができる。つまり、本構成によれば、タングステン配線３０ｉよりチャネル分離領域に近接した低い位置にシリサイド膜１０２が、タングステン配線３０ｉより幅広に形成される。コンタクト溝９６内のタングステン配線３０ｉは斜め入射光に対して壁を形成し、当該斜め入射光が隣接チャネルへ入射することを防止する。これに加えて、本構成ではシリサイド膜１０２が、その遮光性及び低反射性と位置及び形状とに基づいて、当該斜め入射光の隣接チャネルへの入射を一層効果的に阻止する。この結果、本構成では、上述のように隣接チャネル間の混色を好適に防止することができる。
【００３１】
一方、ＦＤ５２に対するコンタクト６２は、シリコン酸化膜９０，９２を貫通してＦＤ５２に到達するコンタクトホール１１０と、コンタクトホール１１０に埋設されたタングステンプラグ１１２とから構成され、タングステンプラグ１１２の上に配置されるＡl配線１１４とＦＤ５２とを電気的に接続する。
【００３２】
次に、ＣＣＤイメージセンサ２０の製造方法について図４及び図５を参照して説明する。図４及び図５は、ＣＣＤイメージセンサ２０の製造方法における本発明に係る主要な工程を説明するものであり、裏打ち配線構造９４及びコンタクト６２を形成する各工程での模式的な断面図を示している。また、図４及び図５では、図３に示した構成のうち一部を省略して簡明化を図っている。
【００３３】
図４（ａ）は、ＦＤ５２を形成したシリコン基板８０上に、垂直転送電極２４ｉを構成する１poly-Si電極、２poly-Si電極（不図示）を順次形成し、またシリコン酸化膜９０を積層した後、３poly-Si膜１２０を例えばＣＶＤ（Chemical Vapor Deposition）により堆積した状態を示している。
【００３４】
３poly-Si膜１２０に対してフォトレジスト法を用いてパターニングして、下敷き配線２８に応じた位置に３poly-Si膜からなるポリシリコン配線１００を形成する（図４（ｂ））。
【００３５】
このポリシリコン配線１００が形成されたシリコン酸化膜９０上にチタン（Ｔi）をスパッタリングにより蒸着し、Ｔi膜１２２を形成する。この工程により、ポリシリコン配線１００の表面にＴi膜１２２が被着される（図４（ｃ））。
【００３６】
Ｔｉ膜１２２を用いてサリサイドプロセスにより、ポリシリコン配線１００の表面に自己整合的にシリサイドを形成する。このシリサイド形成は、Ｎ２雰囲気中での加熱処理により実現される。加熱処理は例えば、ＲＴＡ（Rapid Thermal Annealing）により行うことができる。ＲＴＡを用いれば短時間で加熱処理を完了させることが可能であり、既にシリコン基板８０内に形成されている拡散層が不要に拡がることなどを回避することができる。加熱処理により、ポリシリコン配線１００表面にてシリサイド化反応が起こり、ポリシリコン配線１００表面に選択的にＴiシリサイド膜１０２が形成される。一方、シリコン酸化膜９０の表面の接したＴi膜１２２はシリサイド化されずに残る。この残存するＴi膜１２２は、例えば、アンモニア過水を用いた洗浄処理で除去され、シリコン酸化膜９０が露出される。これによりシリコン酸化膜９０の表面に、ポリシリコン配線１００とその表面を覆うＴiシリサイド膜１０２とからなる下敷き配線２８が形成される（図４（ｄ））。
【００３７】
下敷き配線２８が形成されたシリコン酸化膜９０の上に、さらに絶縁膜としてシリコン酸化膜９２を堆積する。このシリコン酸化膜９２の表面にフォトレジストを塗布し、これをパターニングして、コンタクトホール等を形成するためのエッチングマスク１２４を形成する（図５（ａ））。
【００３８】
エッチングマスク１２４は、コンタクトホール１１０及びコンタクト溝９６を形成すべき位置にそれぞれ開口を有する。このエッチングマスクを用いてシリコン酸化膜９２，９０をエッチングする。例えば、シリコン酸化膜エッチングは、ＲＩＥ（Reactive Ion Etching）などにより行われる。エッチングマスク１２４の開口から、まず上層のシリコン酸化膜９２のエッチングが進行し、下敷き配線２８に到達するコンタクト溝９６が形成される（図５（ｂ））。
【００３９】
この段階では、ＦＤ５２に対するコンタクトホール１１０’はまだＦＤ５２に到達しておらず、シリコン酸化膜のエッチングはさらに継続される。これにより、コンタクトホール１１０’はさらに深くなり、ＦＤ５２に到達してコンタクトホール１１０が完成する（図５（ｃ））。この間、コンタクト溝９６においては、その底面に現れたＴiシリサイド膜１０２がエッチングストッパとして機能し、当該溝の深さ方向の成長は基本的に停止されている。
【００４０】
このようにして形成された、互いに深さが異なるコンタクト溝９６とコンタクトホール１１０に、ＣＶＤによりタングステン（Ｗ）を堆積する。例えば、ＷＦ６ガスとシラン（ＳiＨ４）ガスとの反応によりＷを生成し堆積してＷ層１３０が形成される。コンタクト溝９６及びコンタクトホール１１０内は、このＷ層１３０で充填される（図５（ｄ））。
【００４１】
しかる後、ＣＭＰ（Chemical Mechanical Polishing)処理あるいはエッチバック処理により、シリコン酸化膜９２上面の堆積層を除去する。これにより、コンタクト溝９６に埋設されたタングステン配線３０ｉ及び、コンタクトホール１１０に埋設されたタングステンプラグ１１２が形成される（図５（ｅ））。
【００４２】
シリコン酸化膜９２の表面には第１のＡl層が蒸着され、これをパターニングしてＡl配線９８，１１４やタングステン配線３０ｉに接続されるＡl配線（不図示）が形成され、図３に示す構造ができあがる。なお、第１Ａl層以降、さらに層間絶縁膜や他のＡl層が積層される。
【００４３】
ＣＣＤイメージセンサ２０の各種コンタクトのシリコン酸化膜開口部のうち、上述したコンタクト溝９６とコンタクトホール１１０とが最も深さの差異が大きい。本発明によれば、これらを同時に形成することができる。また、本発明は、互いの深さの差異がより小さい複数の開口部にも適用可能であり、それら開口部を用いたコンタクト構造を同時に形成することができる。例えば、１poly-Si層又は２poly-Si層に対するコンタクトとシリコン基板８０に対するコンタクトとを同時に形成したり、１poly-Si層に対するコンタクトと２poly-Si層に対するコンタクトとを同時に形成することが可能である。
【００４４】
さらに、同時に形成できるコンタクト構造の深さは２種類に限られず、互いに深さが異なる３種類以上のコンタクト構造を同時に形成することもできる。例えば、図２においてＦＤ５２に対するコンタクト６２の形成と同時に、１〜３poly-Si各層に対するコンタクト構造を形成することができる。すなわち、上述のＣＣＤイメージセンサ２０において、裏打ち配線構造及びコンタクト６２だけでなく、他のコンタクト２６，４４，６０，６４，６６も同時に形成可能である。この場合、３poly-Si層の表面にシリサイド膜を形成すると共に、必要に応じて２poly-Si層の表面、又は１poly-Si層及び２poly-Si層の双方の表面にシリサイド膜を形成する。どの深さのポリシリコン層までシリサイド膜を形成するかは、シリコン酸化膜に開口部を形成するエッチング処理のポリシリコンに対する選択比に応じて定められる。また、上述の実施形態では、サリサイドプロセスによりポリシリコン配線１００の表面全体にシリサイド膜を形成したが、コンタクトホールが設けられる近傍領域に選択的にシリサイドを形成することもできる。
【００４５】
このように本発明によれば、異なる深さのコンタクト構造を一回のエッチング工程で形成することが可能となり、コンタクトの形成プロセスが簡単・容易となる。また、シリサイドを介してpoly-Si層等のシリコン部分とタングステン等の金属電極とが接続されることで、コンタクト抵抗を低減することができる。
【００４６】
上記実施形態では、ポリシリコン配線１００上にＴi膜１２２を形成し、これを用いてシリサイドを形成したが、このシリサイドの形成には他の金属を用いることもできる。この金属の選択は、例えば、シリコンとの密着性が良好であること、電気抵抗が小さいこと、シリコン酸化膜エッチングに対して耐性があることなどの点からなされる。例えば、Ｔiに代えてニッケル（Ｎi）、コバルト（Ｃo）を選択することもできる。
【００４７】
なお、本実施形態はＣＣＤイメージセンサ２０に関するものであったが、他の半導体素子に適用することもできる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態であるＣＣＤイメージセンサの概略の構成を示す模式的な平面図である。
【図２】本発明の実施形態であるＣＣＤイメージセンサにおけるポリシリコン電極及びコンタクトの概略の配置を示す模式的な平面図である。
【図３】本発明の実施形態であるＣＣＤイメージセンサの裏打ち配線に用いられるコンタクト構造及び浮遊拡散層に対するコンタクトの構造を示す模式的な断面図である。
【図４】本発明の実施形態であるＣＣＤイメージセンサの裏打ち配線に用いられるコンタクト構造及び浮遊拡散層に対するコンタクトの構造の形成工程を示す模式的な断面図である。
【図５】本発明の実施形態であるＣＣＤイメージセンサの裏打ち配線に用いられるコンタクト構造及び浮遊拡散層に対するコンタクトの構造の形成工程を示す模式的な断面図である。
【図６】従来のコンタクトの構造を示す模式的な断面図である。
【符号の説明】
【００４９】
２０  ＣＣＤイメージセンサ、２０ｉ  撮像部、２０ｓ  蓄積部、２０ｈ  水平転送部、２０ｄ  出力部、２２  垂直シフトレジスタ、２４  垂直転送電極、２６，４４，６０，６２，６４，６６  コンタクト、２８  下敷き電極、３０  タングステン電極、４０，４２  水平転送電極、５０  出力ゲート電極（ＯＧ）、５２  浮遊拡散層（ＦＤ）、５４  リセットゲート電極（ＲＧ）、５６  リセットドレイン（ＲＤ）、５８  出力アンプ、８０  シリコン基板、８２  ｐウェル（ＰＷ）、８４  電荷転送領域、８６  チャネル分離領域、９０，９２  シリコン酸化膜、９４  裏打ち配線構造、９６  コンタクト溝、９８，１１４  Ａl配線、１００  ポリシリコン配線、１０２  シリサイド膜、１１０  コンタクトホール、１１２  タングステンプラグ、１２０  ３poly-Si膜、１２２  Ｔi膜、１２４  エッチングマスク、１３０  Ｗ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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