(57)【要約】【課題】入力信号と出力信号のデューティ比を一定に保つことができるレベルシフタ回路及び情報再生装置を提供する。【解決手段】レベルシフタ回路１００は、トランジスタＭ１〜Ｍ６、インバータＩ１〜Ｉ５、ノードＰ１〜Ｐ３を有するレベルシフタ回路において、ノードＰ２の電位をインバータＩ１により反転して出力信号を出力する経路と、ノードＰ１の電位をインバータＩ２及びＩ３を通じて出力する経路との２種類の信号伝播経路を設ける。【選択図】図５
2007329818.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力される、第１電位レベルと基準電位レベルの間のレベルを有する入力信号を、第１電位レベルより高い第２電位レベルと基準電位レベルの間のレベルを有する出力信号として出力端子に出力するレベルシフタ回路であって、
第２電位の電圧を供給する第２電位供給ノードと、第１ノードとの間に直列接続された第１導電型の第１及び第２トランジスタと、
前記第１ノードと基準電位の電圧を供給する基準電位供給ノードとの間に接続された第２導電型の第３トランジスタと、
前記第２電位供給ノードと第２ノードとの間に直列接続された第１導電型の第４及び第５トランジスタと、
前記第２ノードと前記基準電位供給ノードとの間に接続された第２導電型の第６トランジスタと、
前記第２ノードと前記出力端子との間に接続された第１のインバータと、
前記第１ノードと出力端子との間に並列接続された第２及び第３のインバータと、
入力端子と、第５トランジスタと第６トランジスタの制御端子との間に直列接続された第４及び第５のインバータと、
を有し、
前記第１ノードと前記第４トランジスタの制御端子とが接続され、
前記第２ノードと前記第１トランジスタの制御端子とが接続され、
前記入力端子が前記第２トランジスタ及び第３トランジスタの制御端子に接続され、
前記入力端子に入力される前記入力信号のレベルに応じて、第２トランジスタ及び第４トランジスタが相補的に動作する
レベルシフタ回路。
【請求項２】
前記第１導電型トランジスタは、ｐチャンネル電界効果トランジスタであり、
前記第２導電型トランジスタは、ｎチャンネル電界効果トランジスタである
請求項１に記載のレベルシフタ回路。
【請求項３】
光学ディスク上に記録された信号を読み取ってレベルシフタ回路によりレベルシフトし再生を行う情報再生装置であって、
前記レベルシフタ回路は、
入力端子に入力される、第１電位レベルと基準電位レベルの間のレベルを有する入力信号を、第１電位レベルより高い第２電位レベルと基準電位レベルの間のレベルを有する出力信号として出力端子に出力するレベルシフタ回路であって、
第２電位の電圧を供給する第２電位供給ノードと、第１ノードとの間に直列接続された第１導電型の第１及び第２トランジスタと、
前記第１ノードと基準電位の電圧を供給する基準電位供給ノードとの間に接続された第２導電型の第３トランジスタと、
前記第２電位供給ノードと第２ノードとの間に直列接続された第１導電型の第４及び第５トランジスタと、
前記第２ノードと前記基準電位供給ノードとの間に接続された第２導電型の第６トランジスタと、
前記第２ノードと前記出力端子との間に接続された第１のインバータと、
前記第１ノードと出力端子との間に並列接続された第２及び第３のインバータと、
入力端子と、第５トランジスタと第６トランジスタの制御端子との間に直列接続された第４及び第５のインバータと、
を有し、
前記第１ノードと前記第４トランジスタの制御端子とが接続され、
前記第２ノードと前記第１トランジスタの制御端子とが接続され、
前記入力端子が前記第２トランジスタ及び第３トランジスタの制御端子に接続され、
前記入力端子に入力される前記入力信号のレベルに応じて、第２トランジスタ及び第４トランジスタが相補的に動作する
情報再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧を変化させ出力信号として出力するレベルシフタ回路及び情報再生装置に関する。
【背景技術】
【０００２】
半導体プロセスの分野では、より高い性能と集積化を実現するために、微細化が日々進められている。微細化に伴い、回路全体の電源電圧を下げることができるが、一方で、多くのインタフェース回路やアナログ回路は依然高い電源電圧を必要とするため、これら電源電圧が異なる回路間で信号をやり取りするための回路が必要になる。或いは、デジタル回路において、消費電流やリーク電流の問題を克服するために電源電圧を動的に制御する（DVS: Dynamic Voltage Scaling）技術が用いられているが、この技術においても電源電圧が異なるデジタル回路間で信号をやり取りするための回路が必要になる。このような目的に対して、レベルシフタ回路は広く用いられている。
【０００３】
レベルシフタ回路には大きく分けて２種類ある。低い電源電圧の回路を入力、高い電源電圧の回路を出力とするアップシフト型と、高い電源電圧の回路を入力、低い電源電圧の回路を出力とするダウンシフト型の２種類である。以下ではアップシフト型のレベルシフタ回路について説明を行う。
【０００４】
従来広く知られたレベルシフタ回路の基本回路を図１に示す。
図１に示すように、基本回路は、トランジスタＭ１〜Ｍ４、インバータＩ１、Ｉ４、Ｉ５、ノードＰ１〜Ｐ２、入力信号端子Ｖｉｎ、出力信号端子Ｖｏｕｔを有する。
トランジスタＭ２及びＭ４はｎチャンネルのＭＯＳトランジスタであり、トランジスタＭ１及びＭ３はｐチャンネルのＭＯＳトランジスタである。
図１に示すように、高電源電位ＶＤＤ２（第２の電位レベル）がトランジスタＭ１及びＭ３のソースに接続されている。
ＰＭＯＳトランジスタＭ１のゲートはノードＰ２に接続されており、ＰＭＯＳトランジスタＭ１のドレインはノードＰ１を介してＰＭＯＳトランジスタＭ２のドレインに接続されている。
ＮＭＯＳトランジスタＭ２のソースは接地電位（基準電位）ＧＮＤに接続されている。
入力信号端子Ｖｉｎは、インバータＩ４の入力端子に接続され、インバータＩ４の出力端子は、ＮＭＯＳトランジスタＭ２のゲート及びインバータＩ５の入力端子に接続されている。
【０００５】
トランジスタＭ３のゲートはノードＰ１に接続されており、トランジスタＭ３のドレインはノードＰ２を介してトランジスタＭ４のドレインに接続されている。
ノードＰ２は、ＮＭＯＳトランジスタＭ４のドレインと、インバータＩ１の入力端子とに接続されている。
インバータＩ１の出力端子は、出力信号端子Ｖｏｕｔに接続されている。
ＮＭＯＳトランジスタＭ４のゲートはインバータＩ５の出力端子に接続されており、トランジスタＭ４のソースは接地電位ＧＮＤに接続されている。
なお、インバータＩ１は接地電位ＧＮＤの入力に対して高電源電位ＶＤＤ２を出力する高電源電位インバータであり、インバータＩ４及びＩ５は接地電位ＧＮＤの入力に対して低電源電位ＶＤＤ１（第１の電位レベル）を出力する低電源電圧インバータである。
また、トランジスタＭ１〜Ｍ４は高電源電位ＶＤＤ２用のトランジスタである。
【０００６】
入力信号端子ＶｉｎからＶＤＤ１レベルの入力信号が入力されると、トランジスタＭ４がオンするので、ノードＰ２の電荷が接地電位ＧＮＤに流れてしまいノードＰ２がＧＮＤレベルになるので、インバータＩ１によってＶＤＤ２レベルの出力信号が出力信号端子Ｖｏｕｔから出力される。
入力信号端子ＶｉｎからＧＮＤレベルの入力信号が入力されると、トランジスタＭ２がオンするので、ノードＰ１がＧＮＤレベルになり、したがってトランジスタＭ３がオンし、ノードＰ２はＶＤＤ２レベルになるので、インバータＩ１によってＧＮＤレベルの出力信号が出力信号端子Ｖｏｕｔから出力される。
【０００７】
なお、図１に示したレベルシフタ回路は、最も基本的な回路であり、これを改良したレベルシフタ回路が多数存在する。例えば、定電圧側が０．６Ｖで動作する、ゼロしきい値電圧（ｚｅｒｏ−Ｖｔ）ＭＯＳ素子を用いたレベルシフタ回路が非特許文献１や非特許文献２等において報告されている。
【０００８】
また、その他には、例えば、図１に示す基本回路がゲート入力型であるのに対し、ソース入力型の構造を用いることにより、動作速度が遅い高耐圧半導体素子においても高速なレベルシフタ回路を実現する技術が特許文献１に開示されている。しかし、入力インピーダンス等の観点により、特に集積回路においてはゲート入力型のほうが適していることが多い。
【０００９】
更に、擬似インバータ構造を図１に示す基本回路に加え、ＰＭＯＳラッチ回路部分（Ｍ１とＭ３）と入力ＭＯＳ対部分（Ｍ２とＭ４）との競合動作を緩和させて消費電力を低下させる技術（ＣＭＬＳ：Contention Mitigated Level Shifter）も報告されている。
ＣＭＬＳ回路を図２に示す。
図２に示すように、ＣＭＬＳ回路においてはＰＭＯＳトランジスタＭ５及びＭ６が追加されている。
トランジスタＭ５のゲートはインバータＩ４の出力端子に、ソースはトランジスタＭ１のドレインに、ドレインはノードＰ１を介してトランジスタＭ２のドレインに接続される。
トランジスタＭ６のゲートはトランジスタＭ４のゲートを介してインバータＩ５の出力端子に、ソースはトランジスタＭ３のドレインに、ドレインはノードＰ２を介してトランジスタＭ４のドレインに接続されている。
【特許文献１】特開２００２−２０７４５７号公報
【非特許文献１】Level Shifters for High-Speed 1V to 3.3V Interfaces in a 0.13μm Cu-Interconnection/Low-k CMOS technology, VLSI Tech. 2001, pp. 307-310, April. 2001.
【非特許文献２】A New Level-Up Shifter for High Speed and Wide Range Interface in Ultra Deep Sub-Micron, IEEE ISCAS. 2005, vol. 2, pp. 1063-1065, May. 2005.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上述した技術においては、レベルシフタ回路の入力信号と出力信号のデューティ比を一定に保つことができない、という不利益については改善されていない。
図１に示す基本回路を例にとってこの不利益について説明する。入力信号の立ち上がり或いは立ち下りに応じてトランジスタＭ２或いはＭ４のいずれかがオンするが、この時、信号が通るインバータの個数の違いにより、この２つのトランジスタのオン動作の反応時間が異なる。この反応時間の差をτ１とする。また、ノードＰ２の電位は、トランジスタＭ４がオンした場合には直接ＧＮＤレベルに変化するが、トランジスタＭ２がオンした場合にはノードＰ１の電位の変化に応じてノードＰ２がＶＤＤレベルに変化するため、ここでも反応時間に差が現れる。この反応時間の差をτ２とする。τ１とτ２とが一致すればデューティ比が一定に維持できていることになるが、τ１とτ２とを生み出す機構が異なるため、たとえある状態においてτ１とτ２とが一致しても、温度・周波数・電源電圧の変化やプロセスのばらつき等、状態の変化によってτ１とτ２とには変化が生じることが一般的である。このため、図１に示す従来の基本回路では入力信号と出力信号のデューティ比を一定に保つことが困難であると言える。また、基本回路を改善した上記技術、ＣＭＬＳ等でも上述した反応時間の差を生み出す機構が従来の基本回路と変わらないのでこの不利益は解消されていない。
【００１１】
上述した不利益の例として、ＣＭＬＳ回路における温度及び周波数の変化に対するデューティ比のずれを図３および図４に示す。
図３及び図４の縦軸はデューティ比のずれを％で表しており、図３の横軸は温度（℃）、図４の横軸は周波数（Ｈｚ）である。
図３及び図４の３本の線はそれぞれプロセスのばらつきを示している。
図３及び図４に示すように、ＣＭＬＳ回路においては、プロセスのばらつきや温度、周波数の変化によってデューティ比が大きくずれてしまう。
【００１２】
本発明は、上述した不利益を解消するために、入力信号と出力信号のデューティ比を一定に保つことができるレベルシフタ回路及び情報再生装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のレベルシフタ回路は、入力端子に入力される、第１電位レベルと基準電位レベルの間のレベルを有する入力信号を、第１電位レベルより高い第２電位レベルと基準電位レベルの間のレベルを有する出力信号として出力端子に出力するレベルシフタ回路であって、第２電位の電圧を供給する第２電位供給ノードと、第１ノードとの間に直列接続された第１導電型の第１及び第２トランジスタと、前記第１ノードと基準電位の電圧を供給する基準電位供給ノードとの間に接続された第２導電型の第３トランジスタと、前記第２電位供給ノードと第２ノードとの間に直列接続された第１導電型の第４及び第５トランジスタと、前記第２ノードと前記基準電位供給ノードとの間に接続された第２導電型の第６トランジスタと、前記第２ノードと前記出力端子との間に接続された第１のインバータと、前記第１ノードと出力端子との間に並列接続された第２及び第３のインバータと、入力端子と、第５トランジスタと第６トランジスタの制御端子との間に直列接続された第４及び第５のインバータと、を有し、前記第１ノードと前記第４トランジスタの制御端子とが接続され、前記第２ノードと前記第１トランジスタの制御端子とが接続され、前記入力端子が前記第２トランジスタ及び第３トランジスタの制御端子に接続され、前記入力端子に入力される前記入力信号のレベルに応じて、第２トランジスタ及び第４トランジスタが相補的に動作する。
【００１４】
本発明の情報再生装置は、光学ディスク上に記録された信号を読み取ってレベルシフタ回路によりレベルシフトし再生を行う情報再生装置であって、前記レベルシフタ回路は、入力端子に入力される、第１電位レベルと基準電位レベルの間のレベルを有する入力信号を、第１電位レベルより高い第２電位レベルと基準電位レベルの間のレベルを有する出力信号として出力端子に出力するレベルシフタ回路であって、第２電位の電圧を供給する第２電位供給ノードと、第１ノードとの間に直列接続された第１導電型の第１及び第２トランジスタと、前記第１ノードと基準電位の電圧を供給する基準電位供給ノードとの間に接続された第２導電型の第３トランジスタと、前記第２電位供給ノードと第２ノードとの間に直列接続された第１導電型の第４及び第５トランジスタと、前記第２ノードと前記基準電位供給ノードとの間に接続された第２導電型の第６トランジスタと、前記第２ノードと前記出力端子との間に接続された第１のインバータと、前記第１ノードと出力端子との間に並列接続された第２及び第３のインバータと、入力端子と、第５トランジスタと第６トランジスタの制御端子との間に直列接続された第４及び第５のインバータと、を有し、前記第１ノードと前記第４トランジスタの制御端子とが接続され、前記第２ノードと前記第１トランジスタの制御端子とが接続され、前記入力端子が前記第２トランジスタ及び第３トランジスタの制御端子に接続され、前記入力端子に入力される前記入力信号のレベルに応じて、第２トランジスタ及び第４トランジスタが相補的に動作する。
【発明の効果】
【００１５】
本発明によれば、入力信号と出力信号のデューティ比を一定に保つことができるレベルシフタ回路及び情報再生装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明にかかるレベルシフタ回路１００について説明する。
図５は、レベルシフタ回路１００の回路構成を示す回路図である。
図５に示すように、レベルシフタ回路１００は、トランジスタＭ１〜Ｍ６、インバータＩ１〜Ｉ５、ノードＰ１〜Ｐ３、入力信号端子Ｖｉｎ及び出力信号端子Ｖｏｕｔを有する。
【００１７】
トランジスタＭ２及びＭ４はｎチャンネルのＭＯＳトランジスタであり、トランジスタＭ１、Ｍ３、Ｍ５、Ｍ６はｐチャンネルのＭＯＳトランジスタである。
図５に示すように、高電源電位ＶＤＤ２（第２電位レベル）を供給する電源がトランジスタＭ１及びＭ３のソースに接続されている。
トランジスタＭ１のゲート（制御端子）はノードＰ２に接続されており、トランジスタＭ１のドレインはトランジスタＭ５のソースに接続されている。
トランジスタＭ５のドレインとトランジスタＭ２のドレインは、ノードＰ１を介してトランジスタＭ３のゲートに接続され、同時にインバータＩ２の入力端子に接続されている。
インバータＩ２の出力端子は、ノードＰ３を介してインバータＩ３の入力端子に接続されている。
入力信号端子Ｖｉｎは、インバータＩ４の入力端子に接続され、インバータＩ４の出力端子は、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ５のゲート及びインバータＩ５の入力端子に接続されている。
【００１８】
トランジスタＭ３のゲートはノードＰ１に接続されており、トランジスタＭ３のドレインはトランジスタＭ６のソースに接続されている。
トランジスタＭ６のドレインとトランジスタＭ４のドレインは、ノードＰ２を介してトランジスタＭ１のゲートに接続され、またインバータＩ１の入力端子に接続されている。
インバータＩ５の出力端子は、トランジスタＭ４のゲート及びトランジスタＭ６のゲートに接続されている。
トランジスタＭ２のソースとトランジスタＭ４のソースは、接地電位（基準電位）ＧＮＤに接続されている。
インバータＩ１とインバータＩ３の出力端子は、出力信号端子Ｖｏｕｔに接続されている。
【００１９】
なお、レベルシフタ回路１００の入力信号端子に入力される入力信号は、ＧＮＤレベル（基準電位レベル）とＶＤＤ１レベル（第１の電位レベル）との間を遷移する。また、インバータＩ４及びＩ５は、低電源電圧インバータであり、ＧＮＤレベルの入力に対してＶＤＤ１レベルを出力し、ＶＤＤ１レベルの入力に対してＧＮＤレベルを出力する。一方、インバータＩ１〜Ｉ３は、高電源電圧インバータであり、ＧＮＤレベルの入力に対してＶＤＤ２レベルを出力し、ＶＤＤ２レベルの入力に対してＧＮＤレベルを出力する。
また、トランジスタＭ１〜Ｍ４は高電源電位ＶＤＤ２用のトランジスタである。
【００２０】
以下、レベルシフタ回路１００の動作について説明する。
まず、入力信号端子Ｖｉｎに入力される入力信号がＧＮＤレベルの場合（立ち下る場合）について説明する。
インバータＩ４によってＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ５のゲートがＶＤＤ１レベルになるので、トランジスタＭ２はオンになり、トランジスタＭ５はオフになる。従ってノードＰ１の電荷は接地電位ＧＮＤに流れてしまい、ノードＰ１の電位はＧＮＤレベルになる。ノードＰ１に接続されたトランジスタＭ３のゲートもＧＮＤレベルになるので、トランジスタＭ３はオンになる。
また、ノードＰ１がＧＮＤレベルであるのでノードＰ３はインバータＩ２によりＶＤＤ２レベルになり、従って出力信号端子Ｖｏｕｔからの出力信号はインバータＩ３によって更に反転されＧＮＤレベルとなる。
【００２１】
また、インバータＩ５によってトランジスタＭ４及びトランジスタＭ６のゲートがＧＮＤレベルになるので、トランジスタＭ４はオフになり、トランジスタＭ６はオンになる。トランジスタＭ３も上述したようにオンになっているので、ノードＰ２が高電源電位ＶＤＤ２からの電流によりＶＤＤ２レベルになる。
ノードＰ２がＶＤＤ２レベルであるため、インバータＩ１によって出力信号端子ＶｏｕｔからＧＮＤレベルの信号が出力される。
なお、トランジスタＭ１、Ｍ４及びＭ５はオフであるため電流が流れない。
【００２２】
上述したように、レベルシフタ回路１００では、入力信号端子Ｖｉｎに入力される信号がＧＮＤレベルの場合、入力信号端子Ｖｉｎから出力信号端子Ｖｏｕｔまでの信号経路が２種類存在する。すなわち、入力信号端子Ｖｉｎ→インバータＩ４→トランジスタＭ２→ノードＰ１→インバータＩ２→インバータＩ３→出力信号端子Ｖｏｕｔという経路Ａ（第１の経路）と、入力信号端子Ｖｉｎ→インバータＩ４→トランジスタＭ２→ノードＰ１→トランジスタＭ３→ノードＰ２→インバータＩ１→出力信号端子Ｖｏｕｔという経路Ｂ（第２の経路）である。図６（ａ）に経路Ａを、図６（ｂ）に経路Ｂを示す。
ここで、トランジスタの反応速度の違いから、一般に経路Ａの方が経路Ｂよりも高速である。さて、本実施形態のレベルシフタ１００の構造は、ノードＰ３経由の経路ＡとノードＰ２経由の経路Ｂの内、信号の伝播速度が速い方の経路を選択して信号を伝播させる、という機能を実現する。すなわち、入力信号端子Ｖｉｎに入力される信号がＧＮＤレベルの場合、入力された信号は経路Ａを通って出力される。
【００２３】
次に、入力信号端子Ｖｉｎに入力される入力信号がＶＤＤ１レベルの場合（立ち上がる場合）について説明する。
インバータＩ４によってトランジスタＭ２及びトランジスタＭ５のゲートがＧＮＤレベルになるので、トランジスタＭ２がオフに、トランジスタＭ５がオンになる。また、インバータＩ５によってトランジスタＭ４及びトランジスタＭ６のゲートがＶＤＤ１レベルになるので、トランジスタＭ４がオンに、トランジスタＭ６がオフになる。従ってノードＰ２の電荷が接地電位ＧＮＤに流れてしまい、ノードＰ２がＧＮＤレベルになる。
ノードＰ２がＧＮＤレベルであるため、インバータＩ１によって出力信号端子ＶｏｕｔからＶＤＤ２レベルの出力信号が出力される。
【００２４】
また、ノードＰ２がＧＮＤレベルであるため、トランジスタＭ１のゲートもＧＮＤレベルとなりトランジスタＭ１がオンになる。トランジスタＭ５もオンであるため、ノードＰ１が高電源電位ＶＤＤ２からの電流によりＶＤＤ２レベルになる。ノードＰ１がＶＤＤ２レベルであるため、インバータＩ２によりノードＰ３がＧＮＤレベルとなり、インバータＩ３によって出力信号端子ＶｏｕｔからＶＤＤ２レベルの出力信号が出力される。
なお、トランジスタＭ２、Ｍ３及びＭ６はオフであるため電流は流れない。
【００２５】
上述したように、レベルシフタ回路１００では、入力信号端子Ｖｉｎに入力される信号がＶＤＤ１レベルの場合でも、入力信号端子Ｖｉｎから出力信号端子Ｖｏｕｔまでの信号経路が２種類存在する。すなわち、入力信号端子Ｖｉｎ→インバータＩ４→インバータＩ５→トランジスタＭ４→ノードＰ２→インバータＩ１→出力信号端子Ｖｏｕｔという経路Ｃ（第３の経路）と、入力信号端子Ｖｉｎ→インバータＩ４→インバータＩ５→トランジスタＭ４→ノードＰ２→トランジスタＭ１→ノードＰ１→インバータＩ２→インバータＩ３→出力信号端子Ｖｏｕｔという経路Ｄ（第４の経路）である。図６（ｃ）に経路Ｃを、図６（ｄ）に経路Ｄを示す。
経路Ｃと経路Ｄとを構成する要素数を比較すれば、一般に経路Ｃの方が経路Ｄよりも高速であることがわかる。このため、入力信号端子Ｖｉｎに入力される信号がＶＤＤ１レベルの場合、入力された信号は経路Ｃを伝達して出力される。
【００２６】
ここで、上述したように経路Ｄは経路Ｃよりも遅い経路であるが、経路Ｃとの速度の時間差を一定値以下に抑えなければならないことに留意する必要がある。この時間差が一定値以上になると、本実施形態のレベルシフタ回路１００の経路Ｃと経路Ｄの内早い方の経路を選択するという機能を実現できないからである。経路Ｃと経路Ｄとの速度の時間差がレベルシフタ回路１００に及ぼす影響については後述する。
【００２７】
以上説明したように、レベルシフタ回路１００においては、立ち下り時及び立ち上がり時の両方において信号伝達経路が複数、すなわち立ち下り時においては経路Ａ及び経路Ｂ、立ち上がり時においては経路Ｃ及び経路Ｄが存在し、立ち下り時及び立ち上がり時それぞれにおいて出力信号は高速な方の信号経路を伝播する。すなわち、立ち下り時においては、経路Ａを伝播した方が高速であるため、出力信号は経路Ａを介して出力され（経路Ａが選択され）、立ち上がり時においては経路Ｃの方が高速であるため経路Ｃを介して出力される（経路Ｃが選択される）。
【００２８】
入力信号端子Ｖｉｎに入力される信号がＧＮＤレベルの場合に入力信号が伝達する経路（経路Ａ）と入力信号端子Ｖｉｎに入力される信号がＶＤＤ１レベルの場合に入力信号が伝達する経路（経路Ｃ）とを比較すると、これらは殆ど同じ過程を経ていることが判る。すなわち、経路Ａにおいてはインバータ３個とソース接地ＮＭＯＳトランジスタ１個、経路Ｃにおいてもインバータ３個とソース接地ＮＭＯＳトランジスタ１個を通過しており（ノードは除く）、経路Ａにおいては低電源電圧インバータ１個と高電源電圧インバータ２個、経路Ｃにおいては低電源電圧インバータ２個と高電源電圧インバータ１個を通過しているため、高電源電圧インバータと低電源電圧インバータとの違いしかない。このため、経路Ａ及び経路Ｃの信号伝達時間はほぼ等しいと考えることができる。
【００２９】
ここで、レベルシフタ回路１００において、実際の各経路の速度差や経路選択の様子を示すために、図７を参照して説明する。
図７は、レベルシフタ回路１００のシミュレーションを行った際のノードＰ２、Ｐ３及び出力信号Ｖｏｕｔの電位波形を示した図である。
図７の縦軸は電位（Ｖ）、横軸は時間（ｓ）を表している。
【００３０】
図７において、実線はノードＰ２の電位を示しており、すなわち実線の立ち上がり部が経路Ｂを、立ち下り部が経路Ｃを示している。
また、図７において、長鎖線がノードＰ３の電位を表しており、すなわち長鎖線の立ち上がり部が経路Ａを、立ち下り部が経路Ｄを示している。
また図７における破線は出力信号Ｖｏｕｔを示している。
図７に示すように、立ち上がり時においては経路Ｂよりも経路Ａの方が、立ち下り時においては経路Ｄよりも経路Ｃの方が高速であり、出力信号の経路として選択されている。選択される経路を図７中では四角で囲んで示している。
ただし、立ち下り時においては、出力信号Ｖｏｕｔの電圧波形が経路Ｃと比較して歪んでいることがわかる。これは、上述した経路Ｃと経路Ｄとの速度の差による影響である。
【００３１】
次に、本発明のレベルシフタ回路１００のデューティ比のずれについて述べる。
レベルシフタ回路１００のデューティ比が温度及び周波数によって変化する様子をシミュレーションした結果を図８及び８に示す。
図８は温度、図９は周波数によるレベルシフタ回路１００のデューティ比のずれを示した図である。
図８及び図９の縦軸はデューティ比のずれを％で表しており、図８の横軸は温度（℃）、図９の横軸は周波数（Ｈｚ）である。
図８及び図９内のそれぞれの線はプロセスのばらつきを意味している。
図８及び図９の縦軸のスケールは、比較のために上述したＣＭＬＳ回路のデューティ比のずれを示す図３及び図４と等しくしてある。
図８及び図９を図３及び図４と比較すると、本発明のレベルシフタ回路１００は入力信号と出力信号とのデューティ比を一定に保つ性能が従来よりも大幅に改善されていることがわかる。
【００３２】
更に、レベルシフタ回路１００によれば、電源電圧の変動によるデューティ比のずれをも従来に比べてよりよく抑えることができる。
図１０は、電源電圧の変動によるデューティ比のずれを、レベルシフタ回路１００と従来のＣＭＬＳ回路とにおいて比較した図である。
図１０の縦軸はデューティ比のずれを％で表しており、横軸は電圧（Ｖ）を表している。
破線がレベルシフタ回路１００を、実線が従来のＣＭＬＳ回路を示している。
図１０に示すように、電源電圧の変動によるレベルシフタ回路１００のデューティ比のずれは従来よりも大幅に改善されていることがわかる。
【００３３】
以上説明したように、本発明のレベルシフタ回路１００によれば、入力信号が出力されるまでの経路が立ち上がり時に経路Ａ及び経路Ｂ、及び立ち下り時には経路Ｃ及び経路Ｄの２種類ずつが存在し、立ち上がり時には経路Ｂより高速な経路Ａが自動的に選択されて信号が伝播し、立下り時には経路Ｄより高速な経路Ｃが自動的に選択されて信号が伝播するが、経路Ａと経路Ｃの信号伝播速度はほぼ同じであるため、立ち上がり時と立下り時の反応時間がほぼ等しくなり、デューティ比を一定に保つことができる。
【００３４】
上記説明したレベルシフタ回路は、例えば、図１１に示すような情報再生装置２００に使用される。
以下図１１に示す情報再生装置２００について簡単に説明する。
図１１に示すように、情報再生装置２００は、モータ２０１により回転する光ディスク３００と、モータ駆動回路２０２と、光ピックアップ２０３と、レーザ駆動回路２０４と、増幅回路２０５と、波形等化回路２０６と、ＡＤ変換回路２０７と、ＰＬＬ回路２０８と、レベルシフタ変換回路１００と、制御回路２０９とを有する。
【００３５】
モータ２０１は、例えば、スピンドルモータにより構成され、光ディスク３００を所定の回転速度で回転させる。
光ディスク３００は、例えばＢｌｕ−ｒａｙディスク（登録商標）や、ＤＶＤ（Digital Versatile Disk）等の光学記録媒体である。
【００３６】
モータ駆動回路２０２は、モータ２０１に駆動電力を供給して駆動する。
光ピックアップ２０３は、レーザビームを光ディスク３００のトラックに供給し、光ディスクの再生箇所を照射する。
レーザ駆動回路２０４は、光ピックアップ２０３内の半導体レーザを駆動し、半導体レーザ４からレーザビームを出力させる。
【００３７】
増幅回路２０５は、光ピックアップ２０３内の光検出器の出力信号を増幅して波形等化回路２０６に供給する。
波形等化回路２０６は、増幅回路２０５から出力された信号の波形を補償し、波形等化処理を行う。
ＡＤ変換回路２０７は、入力されたアナログ信号をデジタル信号に変換し出力する。
【００３８】
レベルシフタ回路１００は、上記実施形態において説明したレベルシフタ回路１００と同一のものであり、後述するデジタル演算回路２０９からの出力信号のレベルシフトを行う。
ＰＬＬ（Phase Locked Loop）回路２０８は、入力された基準周波数の信号と一致した周波数の信号を出力する。すなわち、入力された基準周波数と正確に同期した周波数の信号を出力することができる。
デジタル演算回路２０９は、情報再生装置２００全体の制御を行う。すなわち、モータ駆動回路２０２の制御信号を出力して光ディスク２００の回転制御を行ったり、レーザ駆動回路２０４の制御信号を出力してレーザ発振の制御を行ったり、ＡＤ変換回路２０７から入力された光ディスク３００からの出力信号を再生信号として出力したりする。また、基準周波数を有する出力信号をレベルシフタ回路１００に出力する。
【００３９】
以下情報再生装置２００の光ディスク３００再生時の動作について簡単に説明する。デジタル演算回路２０９がモータ駆動回路２０２及びレーザ駆動回路２０４を制御して、光ディスク３００から光ピックアップ２０３がアナログの再生信号を読み取り、増幅回路２０５がこれを増幅する。波形等化回路２０６が波形を補償した出力信号をＡＤ変換回路２０７がデジタル信号に変換し、デジタル演算回路２０９に出力する。ここで、デジタル演算回路２０９は基準周波数を有する出力信号をレベルシフタ回路１００に出力し、レベルシフタ回路１００は入力された出力信号のレベルを合わせてＰＬＬ回路２０８に出力し、ＰＬＬ回路は入力された出力信号の基準周波数を基に再生クロックをＡＤ変換回路２０７に出力することで、光ディスク３００を適切な再生スピードで再生することができる。
【００４０】
本発明は上述した実施形態には限定されない。
すなわち、本発明の実施に際しては、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。
【００４１】
上述した実施形態では図２に示すＣＭＬＳ回路を基に改良を行ったレベルシフタ回路１００について説明したが、本発明のレベルシフタ回路は、図１に示す基本回路を基にして作成されてもよい。すなわち、トランジスタＭ５及びＭ６を有さない構成としてもよい。この場合、本実施形態で説明したレベルシフタ回路１００からＰＭＯＳラッチ部分トランジスタＭ５及びＭ６を除いた構成としてもよい。
【図面の簡単な説明】
【００４２】
【図１】図１は、従来のレベルシフタ基本回路の一例を示す図である。
【図２】図２は、従来のＣＭＬＳ回路を示す図である。
【図３】図３は、温度によるＣＭＬＳ回路のデューティ比のずれを示した図である。
【図４】図４は、周波数によるＣＭＬＳ回路のデューティ比のずれを示した図である。
【図５】図５は、レベルシフタ回路１００の回路構成を示す回路図である。
【図６】図６は、レベルシフタ回路１００の信号経路を示す図である。
【図７】図７は、レベルシフタ回路１００のシミュレーションを行った際のノードＰ２、Ｐ３及び出力信号Ｖｏｕｔの電圧波形を示した図である。
【図８】図８は、温度によるレベルシフタ回路１００のデューティ比のずれを示した図である。
【図９】図９は、周波数によるレベルシフタ回路１００のデューティ比のずれを示した図である。
【図１０】図１０は、電源電圧の変動によるデューティ比のずれを、レベルシフタ回路１００と従来のＣＭＬＳ回路において比較した図である。
【図１１】図１１は、情報再生装置２００の構成を示したブロック図である。
【符号の説明】
【００４３】
１００…レベルシフタ回路、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５…インバータ、Ｍ１、Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…トランジスタ、Ｐ１，Ｐ２，Ｐ３…ノード、Ｖｉｎ…入力信号端子、Ｖｏｕｔ…出力信号端子ＶＤＤ１…低電源電位、ＶＤＤ２…高電源電位、ＧＮＤ…接地電位、２００…情報再生装置、２０１…モータ、２０２…モータ駆動回路、２０３…光ピックアップ、２０４…レーザ駆動回路、２０５…増幅回路、２０６…制御回路、３００…光ディスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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