(57)【要約】【課題】  複数の制御端子を備える複数のフォトセンサが２次元配列されたフォトセンサアレイに配設されるゲートライン数を削減することにより、製造歩留まりを向上させるとともに、センサパネルの光透過率を向上させて被写体の画像パターンを良好に読み取ることができ、さらに、ドライバ数を削減することにより、製品コスト及び実装面積を削減することができる画像読取装置及びその駆動制御方法を提供する。【解決手段】  画像読取装置は、複数のダブルゲート型フォトセンサＤＰＳをマトリクス状に配列した透過型のフォトセンサアレイ１１０と、相互に隣接する行（ｉ行目と（ｉ＋１）行目）に配列されたダブルゲート型フォトセンサＤＰＳ（ｉ）のボトムゲート端子ＢＧとダブルゲート型フォトセンサＤＰＳ（ｉ＋１）のトップゲート端子ＴＧに接続され行方向に伸延するゲートラインＧＬと、各ゲートラインＧＬに接続されたゲートドライバ１２０と、を有している。【選択図】  図１
2007060070.tif 000002
【特許請求の範囲】
【請求項１】
入射した光の量を検出する複数のフォトセンサが２次元配列されたセンサアレイを備えた画像読取装置において、
前記各フォトセンサは、複数の制御端子を有し、
前記センサアレイは、相互に隣接する行のうち、一方の行の前記各フォトセンサの前記複数の制御端子における第１の制御端子と他方の行の前記各フォトセンサの前記複数の制御端子における第２の制御端子に共通に接続された制御ラインが複数配設された構成を有していることを特徴とする画像読取装置。
【請求項２】
前記フォトセンサは、半導体層の下方及び上方に各々、第１のゲート電極及び第２のゲート電極が配置されたダブルゲート型の薄膜トランジスタ構造を有し、前記第１のゲート電極が前記第１の制御端子に接続され、前記第２のゲート電極が前記第２の制御端子に接続されていることを特徴とする請求項１記載の画像読取装置。
【請求項３】
前記画像読取装置は、
前記複数の制御ラインに接続され、前記隣接する行の前記フォトセンサに対して、前記各制御ラインを介して、単一の制御信号を一括して印加する動作を、各行ごとに順次実行する走査ドライバと、
前記センサアレイに配列された各列の前記フォトセンサごとに配設された複数の読み出しラインと、
前記複数の読み出しラインに接続され、前記各列の前記各フォトセンサにより検出された前記光の量に応じた電気信号を、前記複数の読み出しラインを介して、一斉に読み出す読み出しドライバと、
を、さらに備えたことを特徴とする請求項１又は２記載の画像読取装置。
【請求項４】
前記画像読取装置は、前記センサアレイ上に被写体が載置される検知面を有し、
前記フォトセンサは、前記被写体に照射されて反射した光を検出することにより、前記被写体の画像パターンを読み取ることを特徴とする請求項１乃至３のいずれかに記載の画像読取装置。
【請求項５】
複数の動作状態を経て、入射した光の量を検出する複数のフォトセンサが２次元配列されたセンサアレイを備え、該センサアレイ上に設けられた検知面に載置された被写体に照射されて反射した光を、前記フォトセンサにより検出することにより、前記被写体の画像パターンを読み取る画像読取装置の駆動制御方法において、
前記センサアレイに配列された相互に隣接する行に、単一の制御信号を印加して、一方の行の前記各フォトセンサを第１の動作状態に設定し、同時に、他方の行の前記フォトセンサを第２の動作状態に設定する動作を、前記各行ごとに順次実行することを特徴とする画像読取装置の駆動制御方法。
【請求項６】
前記フォトセンサは、半導体層の下方及び上方に各々、第１のゲート電極及び第２のゲート電極が配置されたダブルゲート型の薄膜トランジスタ構造を有し、
前記一方の行の前記フォトセンサの前記第１のゲート電極に前記単一の制御信号を印加することにより、前記被写体に照射されて反射した前記光の量に応じた電気信号を、前記一方の行の前記フォトセンサから読み出す読み出し動作状態に設定し、
前記他方の行の前記フォトセンサの前記第２のゲート電極に前記単一の制御信号を印加することにより、前記他方の行の前記フォトセンサに蓄積された電荷を放出して初期化するリセット動作状態に設定することを特徴とする請求項５記載の画像読取装置の駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取装置及びその駆動制御方法に関し、特に、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサからなるセンサアレイを備え、所望の被写体の２次元画像（画像パターン）を読み取る画像読取装置、及び、該画像読取装置の駆動制御方法に関する。
【背景技術】
【０００２】
従来、印刷物や写真、指紋等の被写体の画像パターンを読み取る画像読取装置として、例えば、ＣＣＤ（Charge Coupled Device）等の光電変換素子（フォトセンサ）をライン状又はマトリクス状に配列したフォトセンサアレイを備え、該フォトセンサアレイ上の検知面に載置された被写体に対して光を照射し、その反射光を各フォトセンサにより検出して電気信号に変換することにより、被写体の画像パターンを読み取るものが知られている。
【０００３】
ここで、ＣＣＤは、周知の通り、各フォトセンサの受光部に入射した光（上記反射光に相当する）の光量に対応して発生する電子−正孔対の量（電荷量）を、水平走査回路及び垂直走査回路を用いて検出し、被写体の画像パターンの明暗情報を読み取るものであり、デジタルビデオカメラや複写機等、様々な撮像装置や画像読取装置に適用されている。このようなＣＣＤを用いた画像読取装置においては、上記走査回路により走査された各フォトセンサを選択状態にするための選択トランジスタを、各フォトセンサごとに設ける必要があるため、検出精度を向上（すなわち、読取画像を高精細化）させるために読取画素（フォトセンサ）数を増大させると、装置規模が大型化するという問題を有している。
【０００４】
そこで、近年、このような問題を解決するための構成として、例えば、特許文献１等に記載されているように、ダブルゲート型の薄膜トランジスタ構造を有し、フォトセンサ自体にフォトセンス機能（光量検出機能）と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート型フォトセンサが開発され、読取画素の高密度化による読取画像の高精細化や、システムの小型化を図る試みがなされている。
【０００５】
ここで、特許文献１等に記載されたダブルゲート型フォトセンサの素子構造、当該フォトセンサを２次元配列したフォトセンサアレイを備えた画像読取装置（フォトセンサアレイ及びその周辺回路）及びその駆動制御方法について説明する。
図７は、ダブルゲート型フォトセンサの素子構造を示す概略構成図である。ここで、図７（ａ）は、ダブルゲート型フォトセンサの構成例を示す概略断面図であり、図７（ｂ）は、図７（ａ）に示したダブルゲート型フォトセンサの等価回路図である。
【０００６】
図７（ａ）に示すように、特許文献１等に記載されたダブルゲート型フォトセンサＰＳは、概略、可視光の入射により電子−正孔対が生成される半導体層（チャネル領域）１１と、該半導体層１１の両端に、不純物層（オーミックコンタクト層）１７、１８を介して形成され、可視光に対して不透明な導電性材料からなるドレイン電極１２（ドレイン端子Ｄ）及びソース電極１３（ソース端子Ｓ）と、半導体層１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１４及び上部ゲート絶縁膜１５を介して形成され、可視光に対して透明な電極材料からなるトップゲート電極ＴＧｘ（トップゲート端子ＴＧ、制御端子）と、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成され、可視光に対して不透明な電極材料からなるボトムゲート電極ＢＧｘ（ボトムゲート端子ＢＧ、制御端子）と、を有して構成されている。
【０００７】
そして、このようなダブルゲート型フォトセンサＰＳは、図７（ａ）に示すように、透明な絶縁性基板ＳＵＢ上に薄膜形成されている。また、該ダブルゲート型フォトセンサＰＳを含む絶縁性基板ＳＵＢの一面側（図面上面側）には保護絶縁膜（オーバーコート膜）１９が被覆形成され、当該保護絶縁膜１９の上面に、被写体が載置される検知面ＤＴＣが設けられている。
【０００８】
なお、図７（ａ）に示したような素子構造を有するダブルゲート型フォトセンサＰＳは、一般に、図７（ｂ）に示すような等価回路により表される。ここで、ＴＧはトップゲート電極ＴＧｘに電気的に接続されたトップゲート端子、ＢＧはボトムゲート電極ＢＧｘに電気的に接続されたボトムゲート端子、Ｄはドレイン電極１２に電気的に接続されたドレイン端子、Ｓはソース電極１３に電気的に接続されたソース端子である。
【０００９】
次いで、上述したような素子構造を有するダブルゲート型フォトセンサ２次元配列したフォトセンサアレイを備えた画像読取装置（フォトセンサアレイ及びその周辺回路）について説明する。
図８は、従来技術における画像読取装置（フォトセンサアレイ及びその周辺回路）の一例を示す概略構成図である。
【００１０】
図８に示すように、ダブルゲート型フォトセンサを適用した画像読取装置は、ガラス基板等の透明な絶縁性基板（図示を省略；図７に示した絶縁性基板ＳＵＢに相当する）の一面側に、複数のダブルゲート型フォトセンサＰＳがマトリクス状に配列されたフォトセンサアレイ１１０Ｐと、各ダブルゲート型フォトセンサＰＳのトップゲート端子ＴＧを行方向に接続して配設されたトップゲートラインＴＬに接続されたトップゲートドライバ１２０Ｐと、各ダブルゲート型フォトセンサＰＳのボトムゲート端子ＢＧを行方向に接続して配設されたボトムゲートラインＢＬに接続されたボトムゲートドライバ１３０Ｐと、各ダブルゲート型フォトセンサＰＳのドレイン端子Ｄを列方向に接続して配設されたドレインライン（データライン）ＤＬに接続されたドレインドライバ１４０Ｐと、備えた構成を有している。
ここで、フォトセンサアレイ１１０Ｐに配列された各ダブルゲート型フォトセンサＰＳのソース端子Ｓは、ソースライン（コモンライン）ＳＬを介して、共通の低電位電圧（例えば、接地電位）Ｖssに接続されている。
【００１１】
ここで、図８に示したトップゲート制御信号は、トップゲートドライバ１２０Ｐにおいて後述するリセット電圧（リセットパルス）及びキャリヤ蓄積電圧のいずれかとして、選択的に出力される信号φＴ１、φＴ２、…φＴｉ、…φＴｎ（ｉは１≦ｉ≦ｎとなる任意の正の整数）を生成するための制御信号であり、ボトムゲート制御信号は、ボトムゲートドライバ１３０Ｐにおいて後述する読み出し電圧及び非読み出し電圧のいずれかとして、選択的に出力される信号φＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号であり、ドレイン制御信号は、ドレインドライバ１４０Ｐにおいて後述するプリチャージ電圧Ｖpgを各ダブルゲート型フォトセンサＰＳに印加するとともに、各ダブルゲート型フォトセンサＰＳに蓄積されたキャリヤに対応するデータ電圧Ｖrdの読み出しを制御するための制御信号である。これらの制御信号はいずれも、例えば、図示を省略したシステムコントローラ等により生成されて供給される。
【００１２】
次いで、上述した画像読取装置（フォトセンサアレイ）の駆動制御方法について、図面を参照して説明する。
図９は、従来技術における画像読取装置（フォトセンサアレイ）の駆動制御方法の一例を示すタイミングチャートである。
【００１３】
上述したフォトセンサアレイ１１０Ｐ（ダブルゲート型フォトセンサＰＳ）における駆動制御方法は、例えば、図９に示すように、所定の処理動作期間（１処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
【００１４】
リセット期間Ｔrstにおいては、トップゲートドライバ１２０ＰによりトップゲートラインＴＬを介して、ｉ行目のダブルゲート型フォトセンサＰＳのトップゲート端子ＴＧにハイレベルのリセットパルスφＴｉを印加して、半導体層１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作を実行する。
【００１５】
次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ１２０Ｐによりトップゲート端子ＴＧにローレベルのバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
この電荷蓄積期間Ｔａにおいては、例えば、透明な絶縁性基板ＳＵＢの背面側に設けられた光源から放射された光が、絶縁性基板ＳＵＢ及びフォトセンサアレイ１１０Ｐの素子間領域（ブルゲート型フォトセンサＰＳが形成されていない領域）を透過して、フォトセンサアレイ１１０Ｐの上面に設けられた検知面ＤＴＣに密着して載置された被写体に照射され、当該被写体の画像パターン（明暗パターン）に応じて反射した光（反射光）が、図７に示したダブルゲート型フォトセンサＰＳを構成するトップゲート電極ＴＧｘ、上部ゲート絶縁膜１５及びブロック絶縁膜１４を通過して半導体層１１に入射する。
【００１６】
これにより、電荷蓄積期間Ｔａ中に半導体層１１に入射した光量に応じて、半導体層１１で電子−正孔対が生成され、キャリヤ（正孔）が蓄積される。
ここで、被写体の画像パターン（明暗パターン）に応じて、フォトセンサアレイ１１０Ｐに配列されたダブルゲート型フォトセンサＰＳの各々に入射する光量が異なることになるので、蓄積される電荷量も異なることになる。
【００１７】
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ドレインドライバ１４０ＰによりドレインラインＤＬを介してドレイン端子Ｄにハイレベルのプリチャージパルス（プリチャージ電圧Ｖpg）を印加し、ドレイン電極１２に電荷を保持させるプリチャージ動作を実行する。
【００１８】
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchが経過した後、ボトムゲートドライバ１３０ＰによりボトムゲートラインＢＬを介して、ボトムゲート端子ＢＧにハイレベルの読み出しパルスφＢｉを印加することにより、電荷蓄積期間Ｔａに上記チャネル領域に蓄積されたキャリヤ（正孔）に応じたドレイン電圧ＶＤ（データ電圧Ｖrd）を、ドレインラインＤＬを介してドレインドライバ１４０Ｐにより読み出す読み出し動作が実行される。
【００１９】
ここで、読み出しパルスφＢｉの印加期間（読み出し期間）におけるドレイン電圧ＶＤ（データ電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、電圧が急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（被暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のデータ電圧Ｖrdを検出することにより、ダブルゲート型フォトセンサＰＳに入射した光の量、すなわち、被写体の画像パターンに対応した明度データ（明暗情報）を検出することができる。
【００２０】
そして、このような特定の行（ｉ行目）に対する一連の明度データ検出動作を１処理サイクルとして、上述したフォトセンサアレイ１１０Ｐの各行（ｉ＝１、２、・・・ｎ）に対して、同等の動作処理を繰り返し実行することにより、ダブルゲート型フォトセンサＰＳからなるフォトセンサアレイ１１０Ｐを備えた画像読取装置を、被写体の画像パターンを明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。
【００２１】
【特許文献１】特許第３５８７１３１号公報  （第６頁〜第９頁、図１〜図６）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、上述したようなダブルゲート型フォトセンサを適用した画像読取装置においては、以下に示すような課題を有していた。すなわち、
（１）図７に示したように、ダブルゲート型フォトセンサＰＳは、単一の半導体層１１に対して、上方及び下方にトップゲート電極ＴＧｘ（制御端子）及びボトムゲート電極ＢＧｘ（制御端子）が設けられた複数の制御端子を備える素子構造を有していることにより、図８に示したように、フォトセンサアレイ１１０Ｐの各行ごとに、トップゲートラインＴＬ及びボトムゲートラインＢＬからなる２本一組（一対）のゲートラインを配設する必要があり、行方向に配設されるゲートライン数が多く装置構造が複雑であるため、製造歩留まりの低下や、フォトセンサアレイを透過する光量（すなわち、絶縁性基板及びフォトセンサアレイからなるセンサパネルの光透過率）の低下に起因して、被写体の読取画像が不鮮明になるという問題を有しいていた。
【００２３】
（２）また、図９に示したように、ダブルゲート型フォトセンサＰＳのトップゲート電極ＴＧｘ及びボトムゲート電極ＢＧｘに対して、異なるタイミングでリセットパルスφＴｉ及び読み出しパルスφＢｉを印加する駆動制御方法を適用しているため、トップゲート電極ＴＧｘ（トップゲートラインＴＬ）側、及び、ボトムゲート電極ＢＧｘ（ボトムゲートラインＢＬ）側の各々に、トップゲートドライバ１２０Ｐ及びボトムゲートドライバ１３０Ｐを個別に設ける必要があり、ドライバ数に応じた製品コストの上昇や、実装面積の増大を招くという問題も有していた。
【００２４】
そこで、本発明は、上記問題点に鑑み、複数の制御端子を備えるフォトセンサを２次元配列したフォトセンサアレイを備えた画像読取装置において、フォトセンサアレイに配設されるゲートライン数を削減することにより、製造歩留まりを向上させることができるとともに、センサパネルの光透過率を向上させて被写体の画像パターンを良好に読み取ることができ、さらに、ドライバ数を削減することにより、製品コスト及び実装面積を削減することができる画像読取装置及びその駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
請求項１記載の発明は、入射した光の量を検出する複数のフォトセンサが２次元配列されたセンサアレイを備えた画像読取装置において、前記各フォトセンサは、複数の制御端子を有し、前記センサアレイは、相互に隣接する行のうち、一方の行の前記各フォトセンサの前記複数の制御端子における第１の制御端子と他方の行の前記フォトセンサの前記複数の制御端子における第２の制御端子に共通に接続された制御ラインが複数配設された構成を有していることを特徴とする。
【００２６】
請求項２記載の発明は、請求項１記載の画像読取装置において、前記フォトセンサは、半導体層の下方及び上方に各々、第１のゲート電極及び第２のゲート電極が配置されたダブルゲート型の薄膜トランジスタ構造を有し、前記第１のゲート電極が前記第１の制御端子に接続され、前記第２のゲート電極が前記第２の制御端子に接続されていることを特徴とする。
【００２７】
請求項３記載の発明は、請求項１又は２記載の画像読取装置において、前記画像読取装置は、前記複数の制御ラインに接続され、前記隣接する行の前記フォトセンサに対して、前記各制御ラインを介して、単一の制御信号を一括して印加する動作を、各行ごとに順次実行する走査ドライバと、前記センサアレイに配列された各列の前記フォトセンサごとに配設された複数の読み出しラインと、前記複数の読み出しラインに接続され、前記各列の前記各フォトセンサにより検出された前記光の量に応じた電気信号を、前記複数の読み出しラインを介して、一斉に読み出す読み出しドライバと、を、さらに備えたことを特徴とする。
【００２８】
請求項４記載の発明は、請求項１乃至３のいずれかに記載の画像読取装置において、前記画像読取装置は、前記センサアレイ上に被写体が載置される検知面を有し、前記フォトセンサは、前記被写体に照射されて反射した光を検出することにより、前記被写体の画像パターンを読み取ることを特徴とする。
【００２９】
請求項５記載の発明は、複数の動作状態を経て、入射した光の量を検出するフォトセンサが２次元配列されたセンサアレイを備え、該センサアレイ上に設けられた検知面に載置された被写体に照射されて反射した光を、前記フォトセンサにより検出することにより、前記被写体の画像パターンを読み取る画像読取装置の駆動制御方法において、前記センサアレイに配列された相互に隣接する行に、単一の制御信号を印加して、一方の行の前記フォトセンサを第１の動作状態に設定し、同時に、他方の行の前記フォトセンサを第２の動作状態に設定する動作を、前記各行ごとに順次実行することを特徴とする。
【００３０】
請求項６記載の発明は、請求項５記載の画像読取装置の駆動制御方法において、前記フォトセンサは、半導体層の下方及び上方に各々、第１のゲート電極及び第２のゲート電極が配置されたダブルゲート型の薄膜トランジスタ構造を有し、前記一方の行の前記フォトセンサの前記第１のゲート電極に前記単一の制御信号を印加することにより、前記被写体に照射されて反射した前記光の量に応じた電気信号を、前記一方の行の前記フォトセンサから読み出す読み出し動作状態に設定し、前記他方の行の前記フォトセンサの前記第２のゲート電極に前記単一の制御信号を印加することにより、前記他方の行の前記フォトセンサに蓄積された電荷を放出して初期化するリセット動作状態に設定することを特徴とする。
【発明の効果】
【００３１】
本発明に係る画像読取装置及びその駆動制御方法は、半導体層の下方及び上方に各々、第１のゲート電極（ボトムゲート電極）及び第２のゲート電極（トップゲート電極）が配置されたダブルゲート型の薄膜トランジスタ構造を有する複数のフォトセンサ（ダブルゲート型フォトセンサ）を２次元配列したセンサアレイ（フォトセンサアレイ）を備えた画像読取装置において、センサアレイは、相互に隣接する行の、一方の行のフォトセンサの第１のゲート電極（第１の制御端子）と他方の行のフォトセンサの第２のゲート電極（第２の制御端子）に共通に接続された制御ライン（ゲートライン）が複数配設された構成を有し、走査ドライバ（ゲートドライバ）から当該制御ラインを介して、単一の制御信号（パルス信号、読み出し／リセットパルス）を印加することにより、一方の行のフォトセンサが第１の動作状態（読み出し動作状態）に設定され、同時に、他方の行のフォトセンサが第２の動作状態（リセット動作状態）に設定されるように駆動制御される。
【００３２】
これにより、隣接する行のフォトセンサに対して１本の制御ラインを配設した構成で、センサアレイ上の検知面に載置された被写体の画像パターンを読み取る画像読取動作を実行することができるので、センサアレイに配設される制御ライン（ゲートライン）数を、従来構成に比較して半減させることができ、装置構造を簡略化して製造歩留まりを向上させることができるとともに、センサパネルの光透過率を向上させて、被写体の画像パターンを良好に読み取ることができる。
【００３３】
また、各行の制御ラインに対して、単一の制御信号を順次印加する駆動制御方法を適用することができるので、センサアレイに付設される走査ドライバ（ゲートドライバ）の数を、従来構成に比較して半減させることができ、製品コストの削減、及び、実装面積の削減を図ることができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明に係る画像読取装置及びその駆動制御方法について、実施の形態を示して詳しく説明する。
まず、本発明に係る画像読取装置の全体構成（フォトセンサアレイ及びその周辺回路）について説明する。
図１は、本発明に係る画像読取装置（フォトセンサアレイ及びその周辺回路）の一実施形態を示す概略構成図である。ここで、上述した従来技術（図８参照）と同等の構成については、同一又は同等の符号を付して説明する。
【００３５】
本発明に係る画像読取装置は、図１に示すように、大別して、複数のダブルゲート型フォトセンサ（フォトセンサ）ＤＰＳを、例えば、ｎ行×ｍ列（ｎ、ｍは任意の自然数）のマトリクス状に配列した透過型のフォトセンサアレイ（センサアレイ）１１０と、隣接する行（例えば、ｉ行目と（ｉ＋１）行目）のうち、一方の行に配列されたダブルゲート型フォトセンサＤＰＳのボトムゲート端子（第１の制御端子）ＢＧと他方の行に配列されたダブルゲート型フォトセンサＤＰＳのトップゲート端子（第２の制御端子）ＴＧに接続され行方向に伸延するゲートライン（制御ライン）ＧＬと、各列ごとのダブルゲート型フォトセンサＤＰＳのドレイン端子Ｄを列方向に接続して伸延するドレインライン（読み出しライン）ＤＬと、各ダブルゲート型フォトセンサＤＰＳのソース端子Ｓを共通の低電位電圧（例えば、接地電位）Ｖssに接続するソースライン（コモンライン）ＳＬと、各ゲートラインＧＬに接続されたゲートドライバ（走査ドライバ）１２０と、各ドレインラインＤＬに接続されたドレインドライバ（読み出しドライバ）１４０と、を有して構成されている。
【００３６】
すなわち、本実施形態に係るフォトセンサアレイ１１０においては、相互に隣接する行のダブルゲート型フォトセンサＤＰＳにおいて、ｉ行目のボトムゲート端子ＢＧと（ｉ＋１）行目のトップゲート端子ＴＧが単一のゲートラインＧＬを介してゲートドライバ１２０に共通に接続されている。また、１行目のゲートラインＧＬには、１行目（ｉ＝１）のダブルゲート型フォトセンサＤＰＳのトップゲート端子ＴＧのみが接続され、（ｎ＋１）行目のゲートラインＧＬには、ｎ行目のダブルゲート型フォトセンサＤＰＳのボトムゲート端子ＢＧのみが接続された構成を有している。
【００３７】
これにより、ダブルゲート型フォトセンサＤＲＳがｎ行配列されたフォトセンサアレイ１１０においては、（ｎ＋１）本のゲートラインＧＬ（ＧＬ（１）、ＧＬ（２）、・・・ＧＬ（ｎ）、ＧＬ（ｎ＋１））が配設された構成を有している。なお、図１において、ダブルゲート型フォトセンサＤＰＳの行を示す符号ｉは、従来技術に示した場合と同様に、１≦ｉ≦ｎを満たす任意の正の整数である。
【００３８】
また、図１に示したゲート制御信号は、ゲートドライバ１２０において後述するリセット電圧（リセットパルス）及び読み出し電圧、又は、キャリヤ蓄積電圧及び非読み出し電圧のいずれかとして、選択的に出力される信号φＧ１、φＧ２、・・・φＧｉ、・・・φＧｎ、φＧ（ｎ＋１）を生成するための制御信号であり、ドレイン制御信号は、ドレインドライバ１４０において後述するプリチャージ電圧Ｖpgを各ダブルゲート型フォトセンサＤＰＳに印加するとともに、各ダブルゲート型フォトセンサＤＰＳに蓄積されたキャリヤに対応するデータ電圧Ｖrdの読み出しを制御するための制御信号である。これらの制御信号はいずれも、例えば、図示を省略したシステムコントローラ（タイミング制御手段）等により生成されて供給される。
【００３９】
次いで、本実施形態に係る画像読取装置に適用されるダブルゲート型フォトセンサ（隣接する行におけるダブルゲート型フォトセンサとゲートラインとの接続関係）について具体的に説明する。
図２は、本実施形態に係る画像読取装置に適用可能なダブルゲート型フォトセンサの素子構造を示す概略構成図である。ここで、図２（ａ）は、隣接するダブルゲート型フォトセンサ相互の接続関係を示す平面図（上面図）であり、図２（ｂ）、（ｃ）は、図２（ａ）に示した素子構造の断面図である。なお、図２（ａ）、（ｂ）においては、説明の都合上、１行目（ｉ＝１）と２行目（ｉ＝２）のダブルゲート型フォトセンサのみを示し、図２（ａ）においては、電極や配線間に形成される絶縁膜を省略して示した。また、従来技術に示したダブルゲート型フォトセンサ（図７参照）と同等の素子構造については、同一又は同等の符号を付して説明する。
【００４０】
まず、上述した画像読取装置（フォトセンサアレイ１１０）に適用可能なダブルゲート型フォトセンサＤＰＳは、各個別の素子構造としては、上述した従来技術に示した構成（図７参照）と同一の構成を有している。
すなわち、図２（ｃ）に示すように、各ダブルゲート型フォトセンサＤＰＳは、概略、励起光（可視光）の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル領域）１１と、該半導体層１１の両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なドレイン電極１２（ドレイン端子Ｄ）及びソース電極１３（ソース端子Ｓ）と、半導体層１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１４及び上部ゲート絶縁膜１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透明なトップゲート電極ＴＧｘ（第２のゲート電極；トップゲート端子ＴＧ）と、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成され、クロム、クロム合金、アルミニウム、アルミニウム合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（第１のゲート電極；ボトムゲート端子ＢＧ）と、を有して構成されている。
【００４１】
このようなダブルゲート型フォトセンサＤＰＳは、周知の半導体製造技術を適用して、ガラス基板等の透明な絶縁性基板ＳＵＢ上に薄膜形成されている。また、該ダブルゲート型フォトセンサＤＰＳを含む絶縁性基板ＳＵＢの一面側（図面上面側）には保護絶縁膜（オーバーコート膜）１９が被覆形成され、当該保護絶縁膜１９の上面に、被写体が載置、密着される検知面ＤＴＣが設けられている。
【００４２】
ここで、図２（ｃ）に示したダブルゲート型フォトセンサＤＰＳにおいて、トップゲート絶縁膜１５、ブロック絶縁膜１４、ボトムゲート絶縁膜１６及び保護絶縁膜１９を構成する絶縁膜は、いずれも半導体層１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、絶縁性基板ＳＵＢ側（図面下方）に設けられた光源（図示を省略）から放射された光を、フォトセンサアレイ１１０の素子間領域（ダブルゲート型フォトセンサＤＰＳが形成されていない領域）を介して図面上方に透過させて、検知面ＤＴＣに載置された被写体に照射し、該被写体の画像パターンに応じて反射した光がダブルゲート型フォトセンサＤＰＳ（半導体層１１）に入射するように構成されている。
【００４３】
そして、本実施形態に係るフォトセンサアレイ１１０においては、例えば、図２（ａ）、（ｂ）に示すように、相互に隣接するｉ行目と（ｉ＋１）行目に配列されたダブルゲート型フォトセンサＤＰＳ（以下、「ＤＰＳ（ｉ）」、「ＤＰＳ（ｉ＋１）」と記す）において、ｉ行目のダブルゲート型フォトセンサＤＰＳ（ｉ）のボトムゲート電極ＢＧｘ（以下、「ＢＧ（ｉ）」と記す）に一体的に形成された配線層と、（ｉ＋１）行目のダブルゲート型フォトセンサＤＰＳ（ｉ＋１）のトップゲート電極ＴＧｘ（以下、「ＴＧ（ｉ＋１）」と記す）に一体的に形成された配線層とが、上部ゲート絶縁膜１５及び下部ゲート絶縁膜１６を貫通して形成されたコンタクトホールＨＬを介して電気的に接続された構成を有している。
【００４４】
また、相互に隣接するｉ行目と（ｉ＋１）行目に配列されたダブルゲート型フォトセンサＤＰＳ（ｉ）、ＤＰＳ（ｉ＋１）において、ｉ行目のダブルゲート型フォトセンサＤＰＳ（ｉ）のボトムゲート電極ＢＧ（ｉ）に一体的に形成された配線層（すなわち、（ｉ＋１）行目のダブルゲート型フォトセンサＤＰＳ（ｉ＋１）のトップゲート電極ＴＧ（ｉ＋１）がコンタクトホールＨＬを介して電気的に接続された配線層）は、図１に示したフォトセンサアレイ１１０の（ｉ＋１）行目に配設されたゲートラインＧＬ（ｉ＋１）を構成する。
【００４５】
また、１行目（ｉ＝１）に配列されたダブルゲート型フォトセンサＤＰＳ（１）のトップゲート電極ＴＧ（１）は、上部ゲート絶縁膜１５及び下部ゲート絶縁膜１６を貫通して形成されたコンタクトホールＨＬを介して、ボトムゲート電極ＢＧ（１）と同一の層に形成されたゲートラインＧＬ（１）に電気的に接続された構成を有し、ｎ行目（図２（ｂ）、（ｃ）においては、（ｉ＋１）＝２行目）に配列されたダブルゲート型フォトセンサＤＰＳ（ｎ）のボトムゲート電極ＢＧ（ｎ）（図２（ｂ）、（ｃ）においては、ＢＧ（ｉ＋１））は、ゲートラインＧＬ（ｎ＋１）（図２（ｂ）、（ｃ）においては、ＧＬ（ｉ＋２））と一体的に形成された構成を有している。
【００４６】
これにより、後述するように、単一のゲートラインＧＬ（例えば、ＧＬ（ｉ））に印加されたパルス信号が、ｉ行目のダブルゲート型フォトセンサＤＰＳ（ｉ）においては、ボトムゲート電極ＢＧ（ｉ）に印加されることにより、読み出し動作が実行され、一方、（ｉ＋１）行目のダブルゲート型フォトセンサＤＰＳ（ｉ＋１）においては、トップゲート電極ＴＧ（ｉ＋１）に印加されることにより、リセット動作が実行される。ここで、上記読み出し動作とリセット動作は、同時並行的に、又は、隣接（連続）するタイミングで実行されることになる。
【００４７】
図３は、本実施形態に係る画像読取装置に適用可能なゲートドライバの一構成例を示す概略ブロック図である。
ゲートドライバ１２０は、例えば、図３に示すように、概略、図示を省略したシステムコントローラ等からゲート制御信号として供給されるスタート信号、基準クロック信号、出力イネーブル信号等に基づいて、スタート信号を基準クロック信号に基づくタイミングで順次次段へシフトしつつ、出力イネーブル信号等に基づくタイミングで、各行のゲートラインＧＬ（ｉ）（ＧＬ（１）、ＧＬ（２）、・・・ＧＬ（ｎ））及びＧＬ（ｎ＋１）に対応するシフト信号ＳＧ（ｉ）（ＳＧ１、ＳＧ２、・・・ＳＧｎ）及びＳＧ（ｎ＋１）として出力するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号ＳＧ（ｉ）及びＳＧ（ｎ＋１）を、所定の信号レベルに増幅して読み出し／リセットパルス（単一の制御信号）φＧ（ｉ）及びφＧ（ｎ＋１）として、各ゲートラインＧＬ（ｉ）及びＧＬ（ｎ＋１）に出力する出力バッファ部１２２と、を有して構成されている。
【００４８】
ここで、上記出力バッファ部１２２により生成、出力される読み出し／リセットパルスφＧ（ｉ）は、２行目（ｉ＝２）からｎ行目（ｉ＝ｎ）の各ダブルゲート型フォトセンサＤＰＳ（ｉ）に対しては、後述するリセットパルスと読み出しパルスの双方の機能を有するパルス信号として、隣接して配設されたゲートラインＧＬ（ｉ）及びＧＬ（ｉ＋１）に共通に印加され、一方、１行目（ｉ＝１）のダブルゲート型フォトセンサＤＰＳ（１）に対しては、リセットパルスとしての機能のみを有するパルス信号として、ゲートラインＧＬ（１）に印加される。
また、読み出し／リセットパルスφＧ（ｎ＋１）は、ｎ行目のダブルゲート型フォトセンサＤＰＳ（ｎ）に対して、詠み出しパルスとしての機能のみを有するパルス信号として、ゲートラインＧＬ（ｎ＋１）に印加される。
【００４９】
図４は、本実施形態に係る画像読取装置に適用可能なドレインドライバの一構成例を示す概略ブロック図である。
ドレインドライバ１４０は、例えば、図４に示すように、概略、図示を省略したシステムコントローラ等からドレイン制御信号として供給されるスタート信号、基準クロック信号、出力イネーブル信号等に基づいて、スタート信号を基準クロック信号に基づくタイミングで順次次段へシフトしつつ、出力イネーブル信号等に基づくタイミングで各ドレインラインＤＬに対応するシフト信号ＳＤ１、ＳＤ２、・・・ＳＤｍとして出力するシフトレジスタ回路部１４１と、ドレイン制御信号として供給されるプリチャージ信号φpgに基づくタイミング（後述するプリチャージ期間）で、各ドレインラインＤＬに所定のプリチャージパルス（プリチャージ電圧Ｖpg）を一斉に印加するプリチャージ回路部１４５と、ドレイン制御信号として供給されるサンプリング信号に基づくタイミング（後述する読み出し期間）で、各ドレインラインＤＬを介して各ダブルゲート型フォトセンサＤＰＳに蓄積されたキャリヤに対応するドレインライン電圧ＶＤ（データ電圧Ｖrd）を並列的に読み出して保持するサンプリング回路部１４４と、上記サンプリング回路部１４４により読み出された（保持された）ドレインライン電圧ＶＤを所定の信号レベルに増幅するソースフォロワ回路部１４３と、上記シフトレジスタ回路部１４１から順次出力されるシフト信号ＳＤ１、ＳＤ２、・・・ＳＤｍに基づくタイミングで、ソースフォロワ回路部１４３から出力されるデータ電圧を時系列的に取り出してシリアル信号に変換し、読取データ信号Ｖdataとして出力するパラレル−シリアル変換回路部１４２と、を有して構成されている。
【００５０】
次に、上述した構成を有する画像読取装置（フォトセンサアレイ）の駆動制御方法について、図面を参照して説明する。
図５は、本実施形態に係る画像読取装置（フォトセンサアレイ）における隣接する行間での駆動制御方法の一例を示すタイミングチャートであり、図６は、本実施形態に係る画像読取装置（フォトセンサアレイ）における先頭行及び最終行での駆動制御方法の一例を示すタイミングチャートである。ここでは、上述したフォトセンサアレイ（図１）及びダブルゲート型フォトセンサ（図２）の構成を適宜参照しながら説明する。また、従来技術に示した駆動制御方法（図９参照）と同等の動作期間及びパルス信号については、同一又は同等の符号を付して説明する。なお、以下に示す一連の画像読取装置の駆動制御動作は、例えば、図示を省略したシステムコントローラ等により制御される。
【００５１】
まず、フォトセンサアレイ１１０に相互に隣接して配列された２行（ｉ行目と（ｉ＋１）行目）のダブルゲート型フォトセンサＤＰＳ（ｉ）、ＤＰＳ（ｉ＋１）に着目して、上述したフォトセンサアレイ１１０の駆動制御方法を説明する。
各行のダブルゲート型フォトセンサＤＰＳにおける駆動制御方法は、図５に示すように、従来技術に示した駆動制御方法と同様に、所定の処理動作期間（１処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
【００５２】
ここで、図５及び後述する図６においては、プリチャージ期間Ｔprchが電荷蓄積期間Ｔａ内に含まれるように設定された場合（Ｔprch＜Ｔａ）について説明するが、本発明はこれに限定されるものではなく、プリチャージ期間Ｔprchと電荷蓄積期間Ｔａを同等の期間に設定するものであってもよい（Ｔprch≒Ｔａ）。
【００５３】
図５に示すように、まず、ｉ行目のダブルゲート型フォトセンサＤＰＳ（ｉ）におけるリセット期間Ｔrstにおいては、ゲート制御信号に基づいて、ゲートドライバ１２０によりｉ行目のゲートラインＧＬ（ｉ）を介して、ダブルゲート型フォトセンサＤＰＳ（ｉ）のトップゲート端子ＴＧ（トップゲート電極ＴＧ（ｉ））にハイレベルのリセットパルスφＧ（ｉ）を印加して、半導体層１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作を実行する。
【００５４】
次いで、電荷蓄積期間Ｔａにおいては、ゲートドライバ１２０によりｉ行目のゲートラインＧＬ（ｉ）を介して、ダブルゲート型フォトセンサＤＰＳ（ｉ）のトップゲート端子ＴＧにローレベルのバイアス電圧φＧ（ｉ）を印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
【００５５】
この電荷蓄積期間Ｔａにおいては、上述した従来技術と同様に、透明な絶縁性基板ＳＵＢの背面側に設けられた光源（バックライト）から放射された光が、絶縁性基板ＳＵＢ及びフォトセンサアレイ１１０の素子間領域（下部ゲート絶縁膜１６、上部ゲート絶縁膜１５及び保護絶縁膜１９）を透過して、フォトセンサアレイ１１０（保護絶縁膜１９）の上面に設けられた検知面ＤＴＣに密着して載置された被写体に照射され、当該被写体の画像パターン（明暗パターン）に応じて反射した光（反射光）が、図２に示したダブルゲート型フォトセンサＤＰＳ（ｉ）を構成するトップゲート電極ＴＧ（ｉ）、上部ゲート絶縁膜１５及びブロック絶縁膜１４を通過して半導体層１１に入射する。
【００５６】
これにより、電荷蓄積期間Ｔａ中に当該ｉ行の各ダブルゲート型フォトセンサＤＰＳ（ｉ）の半導体層１１に入射した光量に応じて、半導体層１１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層１１とブロック絶縁膜１４との界面近傍（チャネル領域周辺）にキャリヤ（正孔）が蓄積される。
ここで、被写体の画像パターン（明暗パターン）に応じて、フォトセンサアレイ１１０に配列された各ダブルゲート型フォトセンサＤＰＳに入射する光量が異なるので、各ダブルゲート型フォトセンサＤＰＳに蓄積される電荷量も異なることになる。
【００５７】
そして、上記電荷蓄積期間Ｔａに並行して実行されるプリチャージ期間Ｔprchにおいては、ドレイン制御信号として供給されるプリチャージ信号φpgに基づいて、ドレインドライバ１４０により各列のドレインラインＤＬを介して、ｉ行の各ダブルゲート型フォトセンサＤＰＳ（ｉ）のドレイン端子Ｄにハイレベルのプリチャージパルス（プリチャージ電圧Ｖpg）を印加し、ドレイン電極１２に電荷を保持させるプリチャージ動作を実行する。
【００５８】
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchが経過した後、ゲート制御信号に基づいて、ゲートドライバ１２０により（ｉ＋１）行目のゲートラインＧＬ（ｉ＋１）を介して、ダブルゲート型フォトセンサＤＰＳ（ｉ）のボトムゲート端子ＢＧ（ボトムゲート電極ＢＧ（ｉ））にハイレベルの読み出しパルスφＧ（ｉ＋１）を印加することにより、電荷蓄積期間Ｔａに上記チャネル領域に蓄積されたキャリヤ（正孔）に応じたドレイン電圧ＶＤ（データ電圧Ｖrd；電気信号）を、各列のドレインラインＤＬを介してドレインドライバ１４０により読み出す読み出し動作が実行される。
【００５９】
ここで、上述した従来技術と同様に、読み出しパルスφＧ（ｉ＋１）の印加期間（読み出し期間）におけるドレイン電圧ＶＤ（データ電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（被写体による反射光量が多い明状態）には、電圧が急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（被写体による反射光量が少ない暗状態）には緩やかに低下する傾向を示す。したがって、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のデータ電圧Ｖrdを検出することにより、ｉ行目のダブルゲート型フォトセンサＤＰＳ（ｉ）に入射した光の量、すなわち、被写体の画像パターンに対応した明度データ（明暗情報）を検出することができる。
【００６０】
そして、本実施形態においては、上述した読み出し期間Ｔreadにおいて、ゲートドライバ１２０から（ｉ＋１）行目のゲートラインＧＬ（ｉ＋１）にハイレベルの読み出しパルスφＧ（ｉ＋１）を印加する動作を、読み出し期間Ｔread（ｉ行目のダブルゲート型フォトセンサＤＰＳ（ｉ）において上述した一連の明度データ検出動作を実行する処理サイクル）の終了後においても継続することにより、次の（ｉ＋１）行目のダブルゲート型フォトセンサＤＰＳ（ｉ＋１）における処理サイクル（一連の明度データ検出動作）のリセット動作（リセット期間Ｔrst）を連続して実行する。
【００６１】
すなわち、本実施形態に係る画像読取装置（フォトセンサアレイ）の駆動制御方法においては、ゲートドライバ１２０から（ｉ＋１）行目のゲートラインＧＬ（ｉ＋１）に印加されるハイレベルのパルス信号φＧ（ｉ＋１）が、ｉ行目の処理サイクルにおける読み出し動作（第１の動作状態）を実行（読み出し期間Ｔreadを設定）するための読み出しパルスとしての役割と、（ｉ＋１）行目の処理サイクルにおけるリセット動作（第２の動作状態）を実行（リセット期間Ｔrstを設定）するためのリセットパルスとしての役割の双方を有し、単一のパルス信号（単一の制御信号）φＧ（ｉ＋１）に基づいて、ｉ行目の読み出し動作と（ｉ＋１）行目のリセット動作が連続的に実行される。
【００６２】
ここで、図１及び図２（ａ）、（ｂ）に示したように、フォトセンサアレイ１１０に配列されたダブルゲート型フォトセンサＤＰＳの各行に対応して配設されたゲートラインＧＬのうち、先頭行の１行目のゲートラインＧＬ（１）は、１行目のダブルゲート型フォトセンサＤＰＳ（１）のトップゲート端子ＴＧ（トップゲート電極ＴＧ（１））にのみ接続された構成を有しているので、図６（ａ）に示すように、ゲートドライバ１２０からゲートライン（１）に印加されるハイレベルのパルス信号φＧ（１）は、１行目の処理サイクルにおけるリセット動作を実行するためのリセットパルスとしての役割のみを有し、上述したリセット期間Ｔrstのみ印加されるように制御される。
【００６３】
また、フォトセンサアレイ１１０に配設されたゲートラインＧＬのうち、最終行の（ｎ＋１）行目のゲートラインＧＬ（ｎ＋１）は、ｎ行目のダブルゲート型フォトセンサＤＰＳ（ｎ）のボトムゲート端子ＢＧ（ボトムゲート電極ＢＧ（ｎ））にのみ接続された構成を有しているので、図６（ｂ）に示すように、ゲートドライバ１２０からゲートライン（ｎ＋１）に印加されるハイレベルのパルス信号φＧ（ｎ＋１）は、ｎ行目の処理サイクルにおける読み出し動作を実行するための読み出しパルスとしての役割のみを有し、上述した読み出し期間Ｔreadのみ印加されるように制御される。
【００６４】
これにより、各行における一連の明度データ検出動作からなる処理サイクルを、フォトセンサアレイ１１０の各行（ｉ＝１、２、・・・ｎ）ごとに順次、連続的に繰り返し実行することにより、ダブルゲート型フォトセンサＤＰＳが２次元配列されたフォトセンサアレイ１１０上の検知面ＤＴＣに載置された被写体の画像パターンを明度データとして読み取ることができる。
【００６５】
なお、上記においては、ｉ行目の読み出し動作と（ｉ＋１）行目のリセット動作とが連続的に実行され、行毎に読み出し期間Ｔreadとリセット期間Ｔrstとが設けられる構成としたが、これは図９に示した従来の駆動制御方法と対応させるために、便宜上、このように表現したものである。すなわち、（ｉ＋１）行目のリセット動作は、単一のパルス信号φＧ（ｉ＋１）が印加され、ｉ行目の読み出し動作が行われている期間中にも同時に行われているため、ｉ行目の読み出し期間Ｔreadは（ｉ＋１）行目のリセット期間Ｔrstを兼ねていることになる。よって、２行目以降においては、実質的にリセット期間Ｔrstを設けない構成としてもよい。
【００６６】
したがって、本実施形態に係る画像読取装置及びその駆動制御方法によれば、ダブルゲート型フォトセンサを２次元配列したフォトセンサアレイを備えた画像読取装置において、従来、各行のダブルゲート型フォトセンサに対してトップゲートラインとボトムゲートラインからなる２本（一対）のゲートラインを必要としていたのに対して、各行ごとに１本のゲートラインを配設した構成を有しているので、フォトセンサアレイに配設されるゲートライン数が従来構成に比較して略半分に削減されることにより、装置構造を簡略化して製造歩留まりを向上させることができるとともに、センサパネルの光透過率を向上させて、被写体の画像パターンを良好に読み取ることができる。
【００６７】
また、上述したように各行のダブルゲート型フォトセンサに対して、１本のゲートラインを配設した構成を有しているので、従来、トップゲートドライバ及びボトムゲートドライバの２組のゲートドライバを必要としていたのに対して、ゲートドライバの数を半減させることができ、製品コストの削減、及び、実装面積の削減を図ることができる。
【００６８】
なお、上述したように、本実施形態に係る画像読取装置及びその駆動制御方法においては、相互に隣接する行のダブルゲート型フォトセンサに対して、単一のパルス信号（読み出し／リセットパルス）を印加することにより、一方の行（ｉ行目）のダブルゲート型フォトセンサにおいて読み出し動作を実行させるとともに、他方の行（（ｉ＋１）行目）のダブルゲート型フォトセンサにおいてリセット動作を実行させる駆動制御方法を適用している。
【００６９】
そのため、ｉ行目のダブルゲート型フォトセンサを構成するボトムゲート側の薄膜トランジスタのオン動作（導通状態）と、（ｉ＋１）行目のダブルゲート型フォトセンサを構成するトップゲート側の薄膜トランジスタのオン動作（導通状態）が、同時に実行されることになる。これにより、ｉ行目のダブルゲート型フォトセンサからのドレインライン電圧（データ電圧）が、（ｉ＋１）行目のダブルゲート型フォトセンサにおけるトップゲート側の薄膜トランジスタのオン抵抗の影響を受けて変動する可能性を有している。
【００７０】
このような隣接する行のダブルゲート型フォトセンサを同時に駆動させることに起因する影響を抑制して、各ダブルゲート型フォトセンサから読み出したドレインライン電圧（データ電圧）を、正確な読取データ信号として出力するためには、例えば、上記トップゲート側の薄膜トランジスタのオン抵抗を加味した電圧補正を実行する手法を適用することができる。
【００７１】
また、他の手法としては、上記トップゲート側の薄膜トランジスタを構成するトップゲート電極は、ＩＴＯ等の透明電極層により構成され、一方、ボトムゲート側の薄膜トランジスタを構成するボトムゲート電極は、アルミニウムやクロム等の金属電極層により構成されているので、トップゲート側の薄膜トランジスタのオン抵抗は、ボトムゲート側の薄膜トランジスタのオン抵抗に比較して、数桁以上大きな値を有している。したがって、上述したトップゲート側の薄膜トランジスタのオン抵抗の影響は、それほど大きなものとはならないので、この抵抗差をさらに大きくするように、ダブルゲート型フォトセンサの素子構造等を設計することにより、上記影響をさらに抑制することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る画像読取装置（フォトセンサアレイ及びその周辺回路）の一実施形態を示す概略構成図である。
【図２】本実施形態に係る画像読取装置に適用可能なダブルゲート型フォトセンサの素子構造を示す概略構成図である。
【図３】本実施形態に係る画像読取装置に適用可能なゲートドライバの一構成例を示す概略ブロック図である。
【図４】本実施形態に係る画像読取装置に適用可能なドレインドライバの一構成例を示す概略ブロック図である。
【図５】本実施形態に係る画像読取装置（フォトセンサアレイ）における隣接する行間での駆動制御方法の一例を示すタイミングチャートである。
【図６】本実施形態に係る画像読取装置（フォトセンサアレイ）における先頭行及び最終行での駆動制御方法の一例を示すタイミングチャートである。
【図７】ダブルゲート型フォトセンサの素子構造を示す概略構成図である。
【図８】従来技術における画像読取装置（フォトセンサアレイ及びその周辺回路）の一例を示す概略構成図である。
【図９】従来技術における画像読取装置（フォトセンサアレイ）の駆動制御方法の一例を示すタイミングチャートである。
【符号の説明】
【００７３】
１１０      フォトセンサアレイ
１２０      ゲートドライバ
１４０      ドレインドライバ
ＳＵＢ      絶縁性基板
ＤＰＳ、ＤＰＳ（ｉ）    ダブルゲート型フォトセンサ
ＴＧｘ、ＴＧ（ｉ）      トップゲート電極
ＢＧｘ、ＢＧ（ｉ）      ボトムゲート電極
ＧＬ、ＧＬ（ｉ）        ゲートライン
ＨＬ        コンタクトホール
【図１】
2007060070.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007060070.tif 000007
【図６】
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【図７】
2007060070.tif 000009
【図８】
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【図９】
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