(57)【要約】【課題】動作周波数の向上と安定化を図ることができるＷＤＴ回路を提供する。【解決手段】入力バッファ２は入力するクロックを正相クロックと逆相クロックに変換し、ピークホールド回路11は正相クロックを遅延させる。可変容量素子３はその遅延量を定める。NAND回路４は逆相クロックとピークホールド回路の出力との否定論理積演算を行い、平均値検出回路９はNAND回路の出力の平均値を検出する。制御回路10は検出された平均値が低下するにつれて可変容量素子の静電容量値を大きくするように制御する。２段のＴ−フリップフロップ６，７は、クロックと略同じ周波数のクロックを出力するタイマー発振器５からのクロックを入力としたトグル動作を行いNAND回路の出力でリセットされる。【選択図】図１
2007174447.tif 000002
【特許請求の範囲】
【請求項１】
入力するクロックを正相クロックと逆相クロックに変換する入力バッファと、
前記正相クロックを遅延させるピークホールド回路と、
前記ピークホールド回路の出力インピーダンスとの時定数により前記遅延の量を定めるための可変容量素子と、
前記逆相クロックと前記ピークホールド回路の出力との否定論理積演算を行うNAND回路と、
前記NAND回路の出力の平均値を検出する平均値検出回路と、
前記検出された平均値が低下するにつれて前記可変容量素子の静電容量値を大きくするように制御する制御回路と、
前記クロックと略同じ周波数のクロックを出力するタイマー発振器と、
前記タイマー発振器からのクロックを入力としたトグル動作を行い、前記NAND回路の出力でリセットされる２段のＴ−フリップフロップとから構成されることを特徴とするウオッチドッグタイマ回路。
【請求項２】
入力するクロックを正相クロックと逆相クロックに変換する入力バッファと、
前記逆相クロックを遅延させるピークホールド回路と、
前記ピークホールド回路の出力インピーダンスとの時定数により前記遅延の量を定めるための可変容量素子と、
前記正相クロックと前記ピークホールド回路の出力との論理積演算を行うAND回路と、
前記AND回路の出力の平均値を検出する平均値検出回路と、
前記検出された平均値が低下するにつれて前記可変容量素子の静電容量値を大きくするように制御する制御回路と、
前記クロックと略同じ周波数のクロックを出力するタイマー発振器と、
前記タイマー発振器からのクロックを入力としたトグル動作を行い、前記AND回路の出力でリセットされる２段のＴ−フリップフロップとから構成されることを特徴とするウオッチドッグタイマ回路。
【請求項３】
前記ピークホールド回路は、
コレクタが抵抗を介して電源電位、エミッタが定電流源、ベースが前記入力バッファの出力に接続された第１のトランジスタと、
コレクタが抵抗を介して電源電位、エミッタが前記定電流源、ベースが前記NAND回路またはAND回路に接続された第２のトランジスタと、
コレクタが前記電源電位、エミッタが前記NAND回路またはAND回路、ベースが前記第１のトランジスタのコレクタに接続された第３のトランジスタを備えたことを特徴とする請求項１または請求項２記載のウオッチドッグタイマ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウオッチドッグタイマ（ＷＤＴ）回路に関する。
【背景技術】
【０００２】
従来のＷＤＴ回路の一例を図８、そのタイムチャートを図９に示す（文献公知発明に係るものではない）。このＷＤＴ回路では、入力端子１から入力されたクロックWDTCLKは、入力バッファ２により正相クロックおよび逆相クロックに変換される。正相クロックは遅延回路12により遅延し、NANDゲート４は、遅延クロックDELAYCLKと逆相クロックとのNAND論理をとることにより、パルス変化点でのエッジ検出を行ったパルスRSTPを出力する。
【０００３】
一方、CR発振器５はクロックWDTCLKと非同期のクロックTIMER1（図示省略）をＴ−フリップフロップ（以下、「T-F/F」と記す）６のクロック端子へ出力し、T-F/F６の逆相出力FF1OUTがT-F/F７のクロック端子へ入力して、T-F/F７の逆相出力FF2OUT（＝WDRSET）が出力端子８へ導かれている。パルスRSTPは、立下りで２つのT-F/F６，７にリセットをかけ、出力を論理レベル“Ｈ”に固定する。
【０００４】
クロックWDTCLKが入力されない場合はパルスRSTPが論理レベル“Ｈ”となる。このため、クロックTIMER1が論理レベル“Ｌ”に遷移してもT-F/F６，７にリセットがかからず、T-F/F６の逆相出力FF1OUTはクロックTIMER1の２分周、T-F/F７の逆相出力FF2OUTはクロックTIMER1の４分周したものとなる。
【０００５】
このように、クロックWDTCLKが入力している間は、FF1OUTおよびFF2OUTは論理レベル“Ｈ”となっているが、クロックWDTCLKが入力しなくなった後一定時間が経過すると、T-F/F６，７が分周動作を行い、CR発振器５が出力するクロックTIMER1に対する、T-F/F６，７のトグル動作の結果としてクロックWDRSTが出力端子８に出力される。
【０００６】
また、クロックをカウントし所定値に達するとCPUにリセット割り込みをするカウント手段と、CPUからアクセス可能なレジスタと、レジスタの複数ビットにCPUからセットする値を判定し、所定の手順により複数ビットがセットされたとき、カウント手段をクリアする手段を具備したＷＤＴが知られている（例えば、特許文献１参照）。このＷＤＴは、複数のビットを各々別のタイミングでセットし、全てがセットされたときにリセットすることで、CPUの暴走検知の精度、安全性を増大させたものである。
【０００７】
【特許文献１】特開平3-201040号公報（第２頁−第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図8，9に示した上述のＷＤＴ回路では、監視するクロックWDTCLKが高速になると、ＷＤＴ回路に内蔵しているフリップフロップへのリセット有効時間が短くなり、リセットが動作しなくなるという問題がある。その理由は、パルスRSTPは、監視するクロックWDTCLKの立ち上がりと立下りのエッジを検出して生成されるため、パルスRSTPのパルス幅が狭まってくるからである。
【０００９】
また、特許文献１記載のＷＤＴでは、割り込み信号、つまり上述のパルスRSTPの安定化を図るのにラッチをかけているため、回路構成が複雑になり、また高速動作時におけるラッチゲート間のタイミングが問題となる。
【００１０】
本発明の目的は、簡便な回路構成で動作周波数の向上と安定化を図ることができるＷＤＴ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１のＷＤＴ回路は、入力するクロックを正相クロックと逆相クロックに変換する入力バッファ（図１の２）と、正相クロックを遅延させるピークホールド回路（図１の11）と、ピークホールド回路の出力インピーダンスとの時定数により遅延量を定めるための可変容量素子（図１の３）と、逆相クロックとピークホールド回路の出力との否定論理積演算を行うNAND回路（図１の４）と、NAND回路の出力の平均値を検出する平均値検出回路（図１の９）と、検出された平均値が低下するにつれて可変容量素子の静電容量値を大きくするように制御する制御回路（図１の10）と、クロックと略同じ周波数のクロックを出力するタイマー発振器（図１の５）と、タイマー発振器からのクロックを入力としたトグル動作を行い、NAND回路の出力でリセットされる２段のＴ−フリップフロップ（図１の６，７）とから構成されることを特徴とする。
【００１２】
本発明の第２のＷＤＴ回路は、入力するクロックを正相クロックと逆相クロックに変換する入力バッファ（図６の２）と、逆相クロックを遅延させるピークホールド回路（図６の11）と、ピークホールド回路の出力インピーダンスとの時定数により遅延の量を定めるための可変容量素子（図６の３）と、正相クロックとピークホールド回路の出力との論理積演算を行うAND回路（図６の40）と、AND回路の出力の平均値を検出する平均値検出回路（図６の９）と、検出された平均値が低下するにつれて可変容量素子の静電容量値を大きくするように制御する制御回路（図６の10）と、クロックと略同じ周波数のクロックを出力するタイマー発振器（図６の５）と、タイマー発振器からのクロックを入力としたトグル動作を行い、AND回路の出力でリセットされる２段のＴ−フリップフロップ（図６の６，７）とから構成されることを特徴とする。
【００１３】
ピークホールド回路は、コレクタが抵抗を介して電源電位、エミッタが定電流源、ベースが入力バッファの出力に接続された第１のトランジスタ（図２のT1）と、コレクタが抵抗を介して電源電位、エミッタが定電流源、ベースがNAND回路またはAND回路に接続された第２のトランジスタ（図２のT2）と、コレクタが電源電位、エミッタがNAND回路またはAND回路、ベースが第１のトランジスタのコレクタに接続された第３のトランジスタ（図２のT3）を備える。
【発明の効果】
【００１４】
本発明によれば、入力するクロックから生成したNANDゲ−トまたはANDゲートの出力（リセットパルス）により、タイマー発振器の出力を分周するＴ−フリップフロップにリセットをかける構成のＷＤＴ回路において、クロックの周波数が高くなり、リセットパルス幅が非常に細くなったことをその平均値から検出すると、リセットパルス幅を広げるように制御するため、Ｔ−フリップフロップのリセット有効時間を長くすることにより高速かつ安定な動作が可能となる。
【００１５】
リセットパルスは、入力するクロックを変換した正相クロックを遅延させて逆相クロックとNANDをとり、または逆相クロックを遅延させて正相クロックとANDをとることにより生成するが、この遅延量は平均値検出回路が検出するデューティにより制御する。そして、平均値検出回路がリセットパルスのデューティ５０％以下を検出すると、クロックの立ち上がり、立下りの変化でリセットパルスを生成するのではなく、入力するクロックの周期でＴ-フリップフロップにリセットをかけることになるように遅延量を大きくするため、リセット有効時間が２倍以上とれるようになる。
【発明を実施するための最良の形態】
【００１６】
本発明のＷＤＴ回路は、入力するクロックを正相クロックと逆相クロックに変換する入力バッファと、正相クロックを遅延させるピークホールド回路と、ピークホールド回路の出力インピーダンスとの時定数により遅延量を定めるための可変容量素子と、逆相クロックとピークホールド回路の出力との否定論理積演算を行うNAND回路と、NAND回路の出力の平均値を検出する平均値検出回路と、検出された平均値が低下するにつれて可変容量素子の静電容量値を大きくするように制御する制御回路と、クロックと略同じ周波数のクロックを出力するタイマー発振器と、タイマー発振器からのクロックを入力としたトグル動作を行い、NAND回路の出力でリセットされる２段のＴ−フリップフロップとから構成される。以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
図１は本発明のＷＤＴ回路の実施例１を示す回路図である。このＷＤＴ回路は、図８に示した従来のＷＤＴ回路における遅延回路12に代って、ピークホールド回路11および可変容量素子３を設け、可変容量素子３を制御するための制御回路10および平均値検出回路９を備えている。他の構成要素、すなわち入力バッファ２，NANDゲート４，CR発振器５および２つのT-F/F６，７は図８におけるものと同じである。
【００１８】
入力バッファ２は、入力端子１から入力されたクロックWDTCLKを正相クロックおよび逆相クロックに変換する。ピークホールド回路11は、この正相クロックを入力し、可変容量素子３と協働して正相クロックのピーク値を遅延させ保持する。遅延時間および保持時間は可変容量素子３の静電容量値Ｃとピークホールド回路11の出力インピーダンスＲとによって定まる。
【００１９】
図２はピークホールド回路11の詳細図を可変容量素子３と共に示す。図２におけるINは入力バッファ２の正相クロック、OUTはNANDゲート４への出力を表している。正相クロックINが“Ｈ”レベルになると、トランジスタT1がオンし、電流源CSの電流を流す。このため、トランジスタT2はオフ、トランジスタT3はオンとなって、可変容量素子３を充電する。これにより、入力バッファ２からの正相クロックINをNANDゲート４の出力OUTとすることができる。
【００２０】
正相クロックINが“Ｌ”レベルになると、トランジスタT1がオフし、トランジスタT2はオンとなって電流源CSの電流を流す。このため、可変容量素子３は放電する。可変容量素子３の静電容量値Ｃは放電時定数を与えるので、これを可変とすることで放電時間を制御することができる。
【００２１】
NANDゲート４は、遅延信号DELAYCLKと逆相クロックとのNAND論理をとることにより、パルス遷移点でのエッジ検出を行ったパルスRSTPを出力する。平均値検出回路９は、パルスRSTPの平均値、すなわちデューティを検出する。
【００２２】
クロックWDTCLKの周期がピークホールド回路11における遅延時間に比べて充分に長い間は、図３に示すように、パルスRSTPのデューティは５０％超となる。この場合は、可変容量素子３の静電容量値Ｃは制御回路10によって小さく制御され、遅延信号DELAYCLKの波形の鈍り方は少ない。この段階ではピークホールド回路11は未だ機能しない。
【００２３】
しかし、クロックWDTCLKが速くなって、その周期がピークホールド回路11における遅延時間に比べて短くなると、次第にパルスRSTPの平均値は低くなってくる。制御回路10は、検出された平均値が低下するにつれて可変容量素子３の静電容量値Ｃを大きくするように制御する。図４は、この場合のタイムチャートであり、遅延信号DELAYCLKの波形の鈍り方が大きくなっている。それでも、ピークホールド回路11は未だ機能しない。
【００２４】
そして、平均値検出回路９がパルスRSTPのデューティ５０％以下を検出すると、制御回路10は可変容量素子３の静電容量値Ｃを最大とするように制御する。図５は、この場合のタイムチャートであって、クロックWDTCLKが入力している間は遅延信号DELAYCLKはピーク値を維持し、クロックWDTCLKの入力がなくなると遅延信号DELAYCLKのレベルはロウに降下する。これは、ピークホールド回路11において、クロックWDTCLKが入力している間は静電容量値Ｃにより電源電位を保持し、クロックWDTCLKの入力がなくなると静電容量値Ｃが放電するからである。
【００２５】
以下の動作は図８，９によるものと同様である。CR発振器５はクロックWDTCLKと非同期のクロックTIMER1をT-F/F６のクロック端子へ出力し、T-F/F６の逆相出力FF1OUTがT-F/F７のクロック端子へ入力して、T-F/F７の逆相出力FF2OUTが出力端子８へ導かれている。上述のように制御されたパルスRSTPは、立下りで２つのT-F/F６，７にリセットをかけ、出力を論理レベル“Ｈ”に固定する。
【００２６】
クロックWDTCLKが入力されない場合はパルスRSTPが論理レベル“Ｈ”となる。このため、クロックTIMER1が論理レベル“Ｌ”に遷移してもT-F/F６，７にリセットがかからず、T-F/F６の逆相出力FF1OUTはクロックTIMER1の２分周、T-F/F７の逆相出力FF2OUTはクロックTIMER1の４分周したものとなる。
【００２７】
このように、クロックWDTCLKが入力している間は、FF1OUTおよびFF2OUT、従ってクロックWDRSTは論理レベル“Ｈ”となっているが、クロックWDTCLKが入力しなくなった後一定時間が経過すると、T-F/F６，７が分周動作を行い、CR発振器５が出力するクロックTIMER1に対する、T-F/F６，７のトグル動作の結果としてクロックWDRSTが出力端子８に出力される。このクロックWDTCLKが停止してからCR発振器５が出力するクロックTIMER1に対するトグル動作開始迄の時間が監視時間となる。
【実施例２】
【００２８】
図６は本発明のＷＤＴ回路の実施例２を示す回路図である。このＷＤＴ回路は、図１に示した実施例１では、入力バッファ２からの正相クロックをピ−クホ−ルド回路11へ出力し、入力バッファ２からの逆相クロックをNANDゲート４へ出力していたのに対して、入力バッファ２からの正相クロックをANDゲート40へ入力し、入力バッファ２からの逆相クロックをピ−クホ−ルド回路11へ出力するようにしたものである。
【００２９】
他の構成要素は実施例１と異なるところが無い。このような構成によっても、パルスRSTPは実施例１におけるのと同様となり、したがって、本ＷＤＴ回路全体としても実施例と同様な作用効果を得ることができる。
【実施例３】
【００３０】
図７は本発明のＷＤＴ回路の実施例３を示す回路図である。このＷＤＴ回路は、図１に示したＷＤＴ回路および図６に示したＷＤＴ回路では、ピ−クホ−ルド回路11へ可変容量素子３を接続し、またその静電容量値を制御するための制御回路10と平均値検出回路９を設けていたが、可変容量素子３に代って固定容量素子30を接続し、制御回路10と平均値検出回路９を削除したものである。
【００３１】
このＷＤＴ回路は、図１に示したＷＤＴ回路および図６に示したＷＤＴ回路が言わばベストモードを追求したものであるのに対して、ベターモードを甘受し、それよりも回路の簡便さを求めたもの言える。
【図面の簡単な説明】
【００３２】
【図１】本発明のＷＤＴ回路の実施例１を示す回路図
【図２】本発明のＷＤＴ回路におけるピークホールド回路の詳細図
【図３】ピークホールド回路の静電容量値が小さい場合のタイムチャ−ト
【図４】ピークホールド回路の静電容量値が大きいがピークホールド回路が機能しない場合のタイムチャ−ト
【図５】ピークホールド回路の静電容量値が大きくピークホールド回路が機能している場合のタイムチャ−ト
【図６】本発明のＷＤＴ回路の実施例２を示す回路図
【図７】本発明のＷＤＴ回路の実施例３を示す回路図
【図８】従来のＷＤＴ回路例を示す回路図
【図９】図８に示した従来例のタイムチャ−ト
【符号の説明】
【００３３】
１      入力端子
２      入力バッファ
３      可変容量素子
４      NANDゲ−ト
５      ＣＲ発振器
６、７  Ｔ−フリップフロップ（T-F/F）
８      出力端子
９      平均値検出回路
10      制御回路
11      ピークホ−ルド回路
12      遅延回路
30      固定容量素子
40      ANDゲ−ト
C1      コンデンサ
CS      電流源
T1〜T3  トランジスタ
【図１】
2007174447.tif 000003
【図２】
2007174447.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007174447.tif 000009
【図８】
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【図９】
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