(57)【要約】【課題】半導体集積回路の製作後における電源配線の分離位置の変更を、容易に行うことを可能にした電源分離構造を提供する。【解決手段】複数の電源パッド６、および該複数の電源パッド６に接続された電源配線４を有する半導体集積回路において、分離状態の前記電源配線４を接続した後再分離し、または非分離状態の前記電源配線４を分離した後再接続することが、少なくとも１回は可能な電源配線分離接続部５を設ける。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の電源パッド、および該複数の電源パッドに接続された電源配線を有する半導体集積回路において、
分離状態の前記電源配線を接続した後再分離し、または非分離状態の前記電源配線を分離した後再接続することが、少なくとも１回は可能な電源配線分離接続部を設けたことを特徴とする半導体集積回路。
【請求項２】
複数の電源パッド、および該複数の電源パッドに接続される電源配線を有する半導体集積回路において、
前記電源配線の一部の下層部に補助配線を備え、
前記補助配線の上層部で前記電源配線が切断されている場合に、前記補助配線が前記電源配線に接続されることで、前記電源配線の接続が可能となり、
または、前記補助配線と前記電源配線が接続されることで前記電源配線が接続されている場合に、前記補助配線が切断されることで、前記電源配線の分離が可能となることを特徴とする半導体集積回路。
【請求項３】
複数の電源パッド、および該複数の電源パッドに接続される電源配線を有する半導体集積回路において、
前記電源配線が接続されるＭＯＳトランジスタを備え、
該ＭＯＳトランジスタは、そのソースおよびドレインがあらかじめ切断された前記電源配線の各々が接続されると共に、そのゲートが制御信号に接続され、
該制御信号によって前記ゲート電圧を制御することにより前記電源配線の分離と接続が可能であることを特徴とする半導体集積回路。
【請求項４】
前記制御信号は、前記ゲート電圧を接地電圧以下、電源電圧以上に設定することを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数電源を備える半導体集積回路に関し、特にIO領域や内部領域等の素子領域を複数の領域に電源分離するための、電源分離構造および接続構造に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の大規模化、高速化、低電圧化が進むと共に、異なる動作周波数の領域が混載される状態が一般的になり、同時動作ノイズ（以下SSO）による信号の遅延やジッタなどが問題として顕在化しつつある。対策として、電源の十分な確保はもちろん、チップレベルでの有力な手段として電源系を物理的に分離する方法が一般的になっている。例えば、駆動周波数の異なる回路動作領域について、電源配線を完全に分離して、互いの動作の影響が及ばないようにするものである。本来電源分離は、電源電圧が異なる領域をチップ内部に実現するために行う手段だが、上記SSO対策として、同一電圧であっても構成する回路が異なる周波数で動作する場合にも用いられるケースが多くなっている。
【０００３】
但し、一般的に電源分離は、レイアウトの対応が物理的なものとなるので、実機での評価で分離領域の新たな追加が必要になった場合や、逆に電源分離が不要であることが判明し、電源の充分な確保のために電源配線を接続したい場合には、新たに回路設計からやり直すしか方法はなく、工数とコスト両面からネックとなっている。
【０００４】
そこで、IO領域および内部領域の電源分離構造の位置変更を伴うリワークを容易に行うことを可能にした電源分離構造の一例として、特許文献１に開示されている技術がある。即ち、それぞれ異なる電源で駆動する素子領域に、ダイオード構造の電源分離部を複数設け、かつ選択された電源分離部に対して異なる電源の電源配線が、それぞれ逆極性に接続するという技術である。
【特許文献１】特開２００４−１７２６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電源分離を行うと、分離した領域それぞれで電源系を確保する必要があるが、半導体集積回路の大規模化に伴ってコア領域に比べて信号ピンも増加傾向である。その為、電源ピン数の確保にも限界があり、分離領域の数を安易に増やすことは困難となっている。
【０００６】
従って、電源分離が不要であれば分離は避けるほうが得策であるが、分離すべきか否かを見極める判断には、多大な工数をかけた綿密なシミュレーションを行うと共に、最終的に実際の半導体集積回路を試作し評価を行う必要があり、これらの点で効率が悪くなるという問題がある。特許文献１の技術では、実際の半導体集積回路を試作した後、即ち評価中における任意の時点やユーザーが使用方法に合わせて電源最適化を検討する時点での電源分離構造の位置変更には対応しておらず、上記問題は解決できない。
【０００７】
本発明の目的は、上記問題を解決し、半導体集積回路の製作後における電源配線の分離位置の変更を、容易に行うことを可能にした電源分離構造を提供するものである。
【課題を解決するための手段】
【０００８】
半導体集積回路を製作した後（即ち、評価中における任意の時点やユーザーが使用方法に合わせて電源最適化を検討する時点）でも、電源配線の分離と接続がユーザーにより制御できる手段を電源配線に予め配置し、電源配線の分離と接続を必要に応じて切り替える。また当該手段は、一旦分離（または接続）した部分を再度接続（または分離）可能な構造とする。
（１）上記問題を解決するために、本発明に係る半導体集積回路は、複数の電源パッド、および該複数の電源パッドに接続された電源配線を有する半導体集積回路において、分離状態の前記電源配線を接続した後再分離し、または非分離状態の前記電源配線を分離した後再接続することが、少なくとも１回は可能な電源配線分離接続部を設けたことを特徴とする。
（２）上記問題を解決するために、本発明に係る半導体集積回路は、複数の電源パッド、および該複数の電源パッドに接続される電源配線を有する半導体集積回路において、前記電源配線の一部の下層部に補助配線を備え、前記補助配線の上層部で前記電源配線が切断されている場合に、前記補助配線が前記電源配線に接続されることで、前記電源配線の接続が可能となり、または、前記補助配線と前記電源配線が接続されることで前記電源配線が接続されている場合に、前記補助配線が切断されることで、前記電源配線の分離が可能となることを特徴とする。
（３）上記問題を解決するために、本発明に係る半導体集積回路は、複数の電源パッド、および該複数の電源パッドに接続される電源配線を有する半導体集積回路において、前記電源配線が接続されるＭＯＳトランジスタを備え、該ＭＯＳトランジスタは、そのソースおよびドレインがあらかじめ切断された前記電源配線の各々が接続されると共に、そのゲートが制御信号に接続され、該制御信号によって前記ゲート電圧を制御することにより前記電源配線の分離と接続が可能であることを特徴とする。
（４）上記（３）において、前記制御信号は、前記ゲート電圧を接地電圧以下、電源電圧以上に設定することを特徴とする。
【発明の効果】
【０００９】
本発明は、電源分離接続部を有しているため、半導体集積回路を製作後でも電源の分離あるいは接続を行える。このため、電源の分離と接続の変更に伴う半導体集積回路の再製作に関わる開発費、工期を共に大幅に削減することが可能である。また、チップ内の特定の使用しない領域の電源のみをカット（即ちoff）することが可能となり、非動作時のリーク電流低減も可能となる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明に係る半導体集積回路を概念図で示した例である。また、図２に、図１の半導体集積回路の右上部分の拡大図を示す。ここでは半導体集積回路１の周辺に沿って設けられるIO領域２とチップ中央部の内部領域３を、電圧が同一で異なる周波数で動作する回路に用いられる複数の電源に分離した例を示している。電源配線４には、電源配線４Ａと電源配線４Ｂが備えられている。IO領域２はその一部に、これらの電源配線４に対応して、同一電圧かつ異なる周波数で動作するIO領域２ＡとIO領域２Ｂとを備えている。そして、各電源配線２Ａと２Ｂの境界に沿って、電源配線分離接続部５を配置している。また、同一電圧かつ同一周波数にて動作するIO領域の間、例えばIO領域２Ａと２Ａとの間や２Ｂと２Ｂとの間にも、電源配線分離接続部５を配置する。なお、内部領域３の一部は、同一電圧かつ異なる周波数で動作する内部領域３Ａと内部領域３Ｂに分離されるが、ここでは内部領域での分離の図示は省略している。なお、図において符号６は電極パッドである。この電極パット６の一部は、接地電位GNDと電源電位VDD用に割り当てられており、これらGNDパッドとVDDパッドは、回路の動作周波数と電位に応じて電極配線４に接続されている。
【００１１】
次に、上記電源配線分離接続部５の例を以下に示す。
【００１２】
先ず、第１の実施の形態として、図３に示した構造について詳細に説明する。（ａ）は、上面図、（ｂ）は断面図を示す。なお、図１および図２に示した形態と同一のものは同一の符号を付し、詳細な説明は省略する。
【００１３】
図３は、電源配線４における予定分離部の下層部に相対して、補助配線７を設けた構造とした。この補助配線７と当該補助配線７の相対した上層部の電源配線４が、電源配線分離接続部５となる。
【００１４】
図３（１）の電源接続状態から電源分離を行う場合には、図３（２）のように、電源配線４を図中のA−A’線上で切断して電源配線４Ａと電源配線４Ｂとする。次に分離した電源配線４Ａと電源配線４Ｂを再接続したい場合には、図３（３）のように、電源配線４Ａの端部と補助配線７、および電源配線４Ｂの端部と補助配線７とを導電性物質４２で接続し、補助配線７を介して電源配線４Ａと電源配線４Ｂとを再接続する。
【００１５】
電源配線４や補助配線７の切断方法は、例えば集積化イオンビーム（以降FIBと呼ぶ）により切断する等、半導体集積回路に一般的に用いられている方法なら何でも良い。同様に、電源配線４や補助配線７の接続方法は、例えばFIBで孔をあけた後導電性物質を埋め込む等、半導体集積回路に一般的に用いられている方法なら何でも良い。いずれの場合も、電源配線の分離接続を行う者が、最も行いやすい方法を選択すれば良い。
【００１６】
次に、第２の実施の形態として、図４に示した構造について詳細に説明する。（ａ）は、上面図、（ｂ）は断面図を示す。なお、図１から図３に示した形態と同一のものは同一の符号を付し、詳細な説明は省略する。図４は図３と逆に、最初に電源分離が行われている構造となっている。即ち、電源配線４における分離部の下層部に相対して、補助配線７を設けた構造とした。この補助配線７と当該補助配線７の相対した上層部の電源配線４が、電源配線分離接続部５となる。
【００１７】
ここで、図４（１）の電源配線４Ａと電源配線４Ｂによる電源分離状態から電源接続を行う場合には、図４（２）のように、電源配線４Ａの端部と補助配線７、および電源配線４Ｂの端部と補助配線７とを導電性物質４２で接続し、補助配線７を介して電源配線４Ａと電源配線４Ｂとを接続する。次に当該接続した電源配線４を再分離したい場合には、図４（３）のように、電源配線４を図中のB−B’線上で切断して電源配線４Ａと電源配線４Ｂとに再分離を行う。
【００１８】
このように構成することで、半導体集積回路の評価者またはユーザーは電源配線分離接続部５において、電源配線４の接続と分離が両方とも行えるため、多大な工数をかけた綿密なシミュレーションを行ったり、実際の半導体集積回路を試作し評価を行う必要が無くなり、開発費、工期共に大幅に削減することが可能になる。また、補助配線７の設置には、既存の配線層を利用することができるので、設計上あるいは工程上の負担はほとんど発生せずにすむ。
【００１９】
さらに、第３の実施の形態として、図５に示した構造について詳細に説明する。（ａ）は、上面図、（ｂ）は断面図を示す。なお、図１から図４に示した形態と同一のものは同一の符号を付し、詳細な説明は省略する。
【００２０】
図５に示した第３の実施の形態の場合、電源配線４における既分離部または予定分離部に、MOSトランジスタ２０を配置した構造とした。このMOSトランジスタ２０が、電源配線分離接続部５となる。ここで、MOSトランジスタ２０のソースとドレイン２２には、電源配線４Ａ、４Ｂの端部が導電性物質４１で接続され、ゲート２１には図示しない制御信号が入力される構造となっている。またMOSトランジスタ２０の下の基板を介しての接続が無いように、ウェル１３は独立した電源から供給される。
【００２１】
上記第３の実施の形態の場合の動作について、電源配線４Ａと電源配線４Ｂとを分離および接続する場合を例にして説明する。ここでは、MOSトランジスタはN型の物を用いるとする。電源配線接続時には、ゲート２１にHレベルの制御信号を印加する。すると、MOSトランジスタ２０はオンしてソースとドレイン２２が接続され、結果的に電源配線４Ａと電源配線４Ｂが接続される。また、電源配線分離時には、ゲート２１にLレベルの制御信号を印加してソースとドレイン２２間のチャンネルを遮断し、結果的に電源配線４Ａと電源配線４Ｂの接続を切ることにより分離を行う。微細化されたプロセスによっては、Lレベルとして電圧を0Vに設定した場合でもソースとドレイン２２間にはOffリーク電流が流れる場合がある。その場合は、降圧回路を用いてゲート電圧をさらに0V以下に落として制御することにより、リーク電流を低減することができる。また、MOSトランジスタ２０の閾値Vthを高めに設定することにより、同様にリーク電流を抑える効果が得られる。
【００２２】
図６に、この第３の実施の形態を、電源配線４とIO領域２に設けた例を示す。この場合、電源配線分離接続用のMOSトランジスタ２０を、電源配線４において分離あるいは接続する候補となった箇所に複数配置する。一方、内部領域３に、これらMOSトランジスタ２０の制御信号のためのレジスタ３１と、当該レジスタ３１とゲート２１のそれぞれとを接続する制御信号用配線３２を設けておく。このレジスタ３１等の記憶手段を設けておくことで、MOSトランジスタ２０のゲート２１のHレベルとLレベルを格納し、電源配線分離接続状態を保持しておくことができる。さらに外部から制御信号を入力することで、当該分離接続状態を変更することも可能となる。
【００２３】
このように製品においても、MOSトランジスタ２０を使用することにより、電源配線の分離と接続の変化によるSSOやESDの特性の変化等を、1つの半導体集積回路で評価することが可能となる。また、本実施の形態を使用することにより、動作しない回路領域（内部領域３とIO領域２とを含む）について電源分離すれば、動作対象でない領域のみ電源供給をカットすることができ、半導体集積回路の微細化に伴って問題が大きくなっている、非動作時の電源とGND間のリーク電流を抑えることも可能である。
【００２４】
以上説明したように構成することで、半導体集積回路の評価者またはユーザーは電源配線分離接続部５において、電源配線の接続と分離が両方とも行えるため、多大な工数をかけた綿密なシミュレーションを行ったり、実際の半導体集積回路を試作し評価を行う必要が無くなり、開発費、工期共に大幅に削減することが可能になる。
【００２５】
なお、上記第１から第３の実施の形態は、本発明における一例であり、本発明はこれらの構成に限定されるものではない。
【図面の簡単な説明】
【００２６】
【図１】本発明にかかる半導体チップのIO領域と内部領域の概略レイアウトを示す図である。
【図２】IO領域を電源分離および電源接続した状態を示した、図１の一部を拡大した図である。
【図３】本発明に係る半導体集積回路の電源配線分離接続部の第１の実施の形態を示す図である。
【図４】本発明に係る半導体集積回路の電源配線分離接続部の第２の実施の形態を示す図である。
【図５】本発明に係る半導体集積回路の電源配線分離接続部の第３の実施の形態を示す図である。
【図６】図５に示した第３の実施の形態を制御信号のレベルを格納するための回路と共に、電源配線４とIO領域２に設けた例を示す図である。
【符号の説明】
【００２７】
１    半導体集積回路
２、２Ａ、２Ｂ  IO領域
３、３Ａ、３Ｂ  内部領域
３１  レジスタ
３２  制御信号用配線
４、４Ａ、４Ｂ  電源配線
４１、４２  導電性物質
５    電源配線分離接続部
６    電極パッド
７    補助配線
１３  ウェル
２０  MOSトランジスタ
２１  ゲート
２２  ソースまたはドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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