(57)【要約】【課題】所定の外部インタフェース回路のインタフェース端子にその動作電源電圧よりもレベルの高い電圧が印加されても不所望な電流が流れ込むことを抑制可能な相補型ＭＯＳ集積回路を提供する。【解決手段】マイクロコンピュータは、外部インタフェース端子（２０）と、電源端子（２４，３７）とグランド端子（２５，３８）の間に直列接続される、ｎＭＯＳ（２６，２７）、ｐＭＯＳ（３９）及びｎＭＯＳ（４０）と、制御回路とを有する。制御回路は、第１、第２及び第３論理回路（２９，４２，２３）を有し、アルミマスタスライスにより配線経路（５４）が選択されると、ｐＭＯＳ（３９）及びｎＭＯＳ（４０）をオフ状態に保ち、ｎＭＯＳ（２６，２７）によるＮＭＯＳプッシュプル出力動作を可能とする。外部インタフェース端子は、結合点（２８）に接続され、アルミマスタスライスにより配線経路（５７）が形成されず、結合点（４１）には非接続とされる。【選択図】図１
2007251504.tif 000002
【特許請求の範囲】
【請求項１】
一つの外部インタフェース端子に対応される外部インタフェース回路領域に、電源端子とグランド端子の間に直列接続されたｎチャンネル型の第１ＭＯＳトランジスタ及びｎチャンネル型の第２ＭＯＳトランジスタと、電源端子とグランド端子の間に直列接続されたｐチャンネル型の第３ＭＯＳトランジスタ及びｎチャンネル型の第４ＭＯＳトランジスタと、出力バッファ制御回路とを有し、
前記出力バッファ制御回路は、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタをオフ状態に保ち、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号を入力し、
前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点に接続され、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの結合点に非接続とされる相補型ＭＯＳ集積回路。
【請求項２】
一つの外部インタフェース端子に対応される外部インタフェース回路領域に、電源端子とグランド端子の間に直列接続されたｎチャンネル型の第１ＭＯＳトランジスタ及びｎチャンネル型の第２ＭＯＳトランジスタと、電源端子とグランド端子の間に直列接続されたｐチャンネル型の第３ＭＯＳトランジスタ及びｎチャンネル型の第４ＭＯＳトランジスタと、出力バッファ制御回路とを有し、
前記出力バッファ制御回路は、前記第１ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタをオフ状態に保ち、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号を入力し、
前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点と、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの結合点との双方に接続される相補型ＭＯＳ集積回路。
【請求項３】
一つの外部インタフェース端子に対応される外部インタフェース回路領域に、電源端子とグランド端子の間に直列接続されたｎチャンネル型の第１ＭＯＳトランジスタ及びｎチャンネル型の第２ＭＯＳトランジスタと、電源端子に接続されたｐチャンネル型の第３ＭＯＳトランジスタと、出力バッファ制御回路とを有し、
前記出力バッファ制御回路は、前記第３ＭＯＳトランジスタをオフ状態に保ち、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号を入力し、
前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点に接続され、前記第３ＭＯＳトランジスタのドレインに非接続とされる相補型ＭＯＳ集積回路。
【請求項４】
一つの外部インタフェース端子に対応される外部インタフェース回路領域に、電源端子とグランド端子の間に直列接続されたｎチャンネル型の第１ＭＯＳトランジスタ及びｎチャンネル型の第２ＭＯＳトランジスタと、電源端子に接続されたｐチャンネル型の第３ＭＯＳトランジスタと、出力バッファ制御回路とを有し、
前記出力バッファ制御回路は、前記第１ＭＯＳトランジスタをオフ状態に保ち、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号を入力し、
前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点と、前記第３ＭＯＳトランジスタのドレインに接続される相補型ＭＯＳ集積回路。
【請求項５】
前記外部インタフェース端子に接続された入力回路を有する請求項１乃至４の何れか１項記載の相補型ＭＯＳ集積回路。
【請求項６】
前記制御信号の電圧レベルと前記外部インタフェース端子の接続形態は、配線経路によって選択された請求項１乃至５の何れか１項記載の相補型ＭＯＳ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型ＭＯＳからなる出力バッファを有する相補型ＭＯＳ集積回路に関し、例えば外部インタフェース端子の仕様が異なる相補型ＭＯＳ集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータ等の相補型ＭＯＳ集積回路の出力バッファは、外部インタフェース端子に接続された相補型ＭＯＳ（以下、ＣＭＯＳとも記す）を有し、外部インタフェース端子に対する電流の供給又は電流の引き抜きによるプッシュプル出力動作を行う。相補型ＭＯＳは、例えば電源端子とグランド端子の間に直列接続されたｐチャンネル型のＭＯＳトランジスタ（以下、ｐＭＯＳと記す）及びｎチャンネル型のＭＯＳトランジスタ（以下、ｎＭＯＳと記す）とからなり、その結合点に外部インタフェース端子が接続されている。この出力バッファでは、外部インタフェース端子に対する電流の供給を行うときには、ｐＭＯＳがオン状態、ｎＭＯＳがオフ状態となり、外部インタフェース端子に対する電流の引き抜きを行うときには、ｐＭＯＳがオフ状態、ｎＭＯＳがオン状態となる。
【０００３】
近年、相補型ＭＯＳ集積回路は、低消費電力化を図るために、その動作電圧が例えば５．０Ｖから３．０Ｖに低電圧化される傾向にある。このため、所定のシステムに、動作電圧の異なる相補型ＭＯＳ集積回路が混在することがある。特許文献１には、上記システムに適用可能な入力バッファを備えた半導体集積回路が開示されている。この入力バッファは、その動作電圧が低電圧化された場合であっても、動作電圧の大きい周辺ＬＳＩからの信号を的確に取り込み、安定動作可能とされる。
【０００４】
【特許文献１】特開２０００−８２９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、動作電源３Ｖの相補型ＭＯＳ集積回路の特定の出力端子に、５Ｖ動作される回路の入出力端子を接続する必要性に対処することを検討した。そのような必要性は、例えば認可を受けた回路の使用が必須とされ、接続形態も制限されるようなときである。このとき、相補型ＭＯＳ集積回路の外部ＣＭＯＳ出力バッファが高出力インピーダンス制御状態にされていても、その外部インタフェース端子に接続する信号線が５Ｖにプルアップされていると、ＣＭＯＳ出力バッファを構成するｐＭＯＳはオン状態にされ、外部の５Ｖ電源からＣＭＯＳ集積回路の内部電源系に定常的に電流が逆流してしまうことが明らかにされた。そのような逆流電流は、電力消費を無駄に増大させ、ＣＭＯＳ集積回路に誤動作を招く。
【０００６】
本発明の目的は、所定の外部インタフェース回路のインタフェース端子にその動作電源電圧よりもレベルの高い電圧が印加されても不所望な電流が流れ込むことを抑制可能な相補型ＭＯＳ集積回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係る相補型ＭＯＳ集積回路は、一つの外部インタフェース端子（２０）に対応される外部インタフェース回路領域に、ｎチャンネル型の第１ＭＯＳトランジスタ（２６）及びｎチャンネル型の第２ＭＯＳトランジスタ（２７）と、ｐチャンネル型の第３ＭＯＳトランジスタ（３９）及びｎチャンネル型の第４ＭＯＳトランジスタ（４０）と、出力バッファ制御回路（２３，２９，４２）とを有する。第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、電源端子（２４）とグランド端子（２５）の間に直列接続される。第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタは、電源端子（３７）とグランド端子（３８）の間に直列接続される。前記出力バッファ制御回路は、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタをオフ状態に保ち、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号（ＳＩＧＶＣＣ）を入力する。前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点（２８）に接続され、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの結合点（４１）に非接続とされる。
【００１０】
上記手段によれば、前記一つの外部インタフェース端子に対応される外部インタフェース回路領域は、第３及び第４ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作が抑制され、第１及び第２ＭＯＳトランジスタによるＮＭＯＳプッシュプル動作が可能にされる。従って、第１及び第２ＭＯＳトランジスタから成る出力回路が高出力インピーダンス制御状態にされているとき、前記一つの外部インタフェース端子に前記電源端子の電源電圧よりもレベルの高い信号が供給されても、第１及び第２の双方のＭＯＳトランジスタのオフ状態は常に維持される。これにより、本発明に係る相補型ＭＯＳ集積回路は、前記電源電圧よりもレベルの高い電圧でプルアップされた信号線を前記一つの外部インタフェース端子に接続するようなシステム構成にも適用可能になる。
【００１１】
〔２〕上記ＣＭＯＳ集積回路において、第２及び第３ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作を可能とし、第１及び第２ＭＯＳトランジスタによるＮＭＯＳプッシュプル動作を抑制する回路形態を選択する場合、前記出力バッファ制御回路は、前記第１ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタをオフ状態に保ち、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号（ＳＩＧＶＳＳ）を入力する。前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点と、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの結合点との双方に接続される。
【００１２】
上記手段によれば、前記一つの外部インタフェース端子に対応される外部インタフェース回路領域の回路に、第２及び第３ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作をさせることができる。当然この場合には、前記一つの外部インタフェース端子を介して入出力される信号は、前記電源電圧の振幅を持つ信号とされなければならないことは言うまでもない。これは、外部インタフェース端子に前記電源端子の電源電圧よりも高い電圧でプルアップされた信号線が接続されれば、高出力インピーダンス制御状態において第３ＭＯＳトランジスタを介して電源端子に電流が逆流してしまうからである。
【００１３】
〔３〕上記ＣＭＯＳ集積回路において、第１及び第２ＭＯＳトランジスタによるＮＭＯＳプッシュプル動作を可能とし、第２及び第３ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作を抑制する回路形態を選択する場合、前記出力バッファ制御回路は、前記第３ＭＯＳトランジスタをオフ状態に保ち、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号（ＳＩＧＶＣＣ）を入力する。前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点に接続され、前記第３ＭＯＳトランジスタのドレインに非接続とされる。
【００１４】
上記手段によれば、前記一つの外部インタフェース端子に対応される外部インタフェース回路領域は、第２及び第３ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作が抑制され、第１及び第２ＭＯＳトランジスタによるＮＭＯＳプッシュプル動作が可能にされる。従って、第１及び第２ＭＯＳトランジスタから成る出力回路が高出力インピーダンス制御状態にされているとき、前記一つの外部インタフェース端子に前記電源端子の電源電圧よりもレベルの高い信号が供給されても、第１及び第２の双方のＭＯＳトランジスタのオフ状態は常に維持される。これにより、本発明に係る相補型ＭＯＳ集積回路は、前記電源電圧よりもレベルの高い電圧でプルアップされた信号線を前記一つの外部インタフェース端子に接続するようなシステム構成にも適用可能になる。さらに、上記〔１〕の相補型ＭＯＳ集積回路と比べると、ｎチャンネル型のＭＯＳトランジスタの数を少なくできるから、外部インタフェース回路領域の構成を簡略化できる。
【００１５】
〔４〕上記ＣＭＯＳ集積回路において、第２及び第３ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作を可能とし、第１及び第２ＭＯＳトランジスタによるＮＭＯＳプッシュプル動作を抑制する回路形態を選択する場合、前記出力バッファ制御回路は、前記第１ＭＯＳトランジスタをオフ状態に保ち、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタをプッシュプル出力動作可能にする制御信号（ＳＩＧＶＳＳ）を入力する。前記外部インタフェース端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの結合点と、前記第３ＭＯＳトランジスタのドレインに接続される。
【００１６】
上記手段によれば、前記一つの外部インタフェース端子に対応される外部インタフェース回路領域の回路に、第２及び第３ＭＯＳトランジスタによるＣＭＯＳプッシュプル動作をさせることができる。当然この場合には、前記一つの外部インタフェース端子を介して入出力される信号は、前記電源電圧の振幅を持つ信号とされなければならないことは言うまでもない。これは、外部インタフェース端子に前記電源端子の電源電圧よりも高い電圧でプルアップされた信号線が接続されれば、高出力インピーダンス制御状態において第３ＭＯＳトランジスタを介して電源端子に電流が逆流してしまうからである。さらに、上記〔２〕の相補型ＭＯＳ集積回路と比べると、ｎチャンネル型のＭＯＳトランジスタの数を少なくできるから、外部インタフェース回路領域の構成を簡略化できる。
【００１７】
本発明の具体的な一つの形態として、前記外部インタフェース端子に接続された入力回路（３０）を有する。上記より、入力回路は、例えば第１及び第２ＭＯＳトランジスタの結合点と外部インタフェース端子とを接続する信号線から分岐した信号線上の信号を一方の入力とし、他方の入力を所定の電位を示す信号としてもよい。さらに、この入力回路は、例えばシュミットトリガー回路機能を有し、上記２入力の否定論理和を採るノア回路としてもよい。このようにすれば、入力回路は、第１及び第２ＭＯＳトランジスタが高出力インピーダンス制御状態であっても、入力バッファとして機能することになる。
【００１８】
本発明の具体的な一つの形態として、前記制御信号の電圧レベルと前記外部インタフェース端子の接続形態は、配線経路（５４，５５，５７）によって選択された。上記より、外部インタフェース端子に接続されている信号線が、前記電源端子の電源電圧より高い電圧でプルアップされているか、又は外部インタフェース端子を介して入出力される信号が前記電源電圧の振幅を持つ信号となるか、に応じて、例えばアルミマスタスライス、所定のスイッチ回路等で配線経路を選択することにより、ＮＭＯＳプッシュプル動作、又はＣＭＯＳプッシュプル動作が可能にされる出力バッファを容易に形成することができる。
【発明を実施するための最良の形態】
【００１９】
図２には、本発明の実施形態に係る相補型ＭＯＳ集積回路を適用した制御システムの一例が示される。制御システム１は、例えばパチンコ遊技機等を制御するシステムであって、主基板２と、発射制御基板３と、払出制御基板４と、画像制御基板５と、相補型ＭＯＳ集積回路（以下、マイクロコンピュータと記す）６等と備えている。主基板２は、制御システム１全体を制御するメインＣＰＵ７を有しており、その動作電圧は例えば５．０Ｖである。発射制御基板３は、モータ８を制御するためのモータドライバ９等を有しており、その動作電圧は例えば３．０Ｖである。モータ８は、例えば遊技玉を遊技領域に送り出す機構を駆動する。払出制御基板４は、払出制御用ＣＰＵ１０を有しており、その動作電圧は例えば３．０Ｖである。払出制御基板４は、遊技球が遊技領域に設けられた各入賞口へ落入すると、その入賞口の種類に応じて受け皿に払い出される遊戯玉の数を制御する。画像制御基板５は、遊戯者に遊戯状態を示すための各種画像や音声ランプ等を制御する基板であって、動作電圧は例えば３．０Ｖとされる。画像制御基板５は、画像制御用ＣＰＵ１１と、ＶＤＰ（Ｖｉｄｅｏ  Ｄｉｓｐｌａｙ  Ｐｒｏｃｅｓｓｏｒ）１２と、バッファメモリ１３と、スケーラ１４と、フラッシュメモリ（ＦＬＡＳＨ）１５と、液晶表示部１６等とを有する。画像制御用ＣＰＵ１１は、画像制御基板５の全体を制御する。ＶＤＰ１２は、例えば画像表示を行うためのプロセッサである。バッファメモリ１３には、画像制御用ＣＰＵ１１等により画像データが一時的に記憶される。スケーラ１４は、画像のフォーマットや解像度を変換する装置である。フラッシュメモリ１５は、画像等に関する各種情報を記憶する不揮発性記憶手段である。液晶表示部１６は、発光ダイオード（ＬＥＤ）等を有し、各種画像を表示する装置である。
【００２０】
マイクロコンピュータ６は、例えば音声ランプ制御に用いられ、その動作電圧は３．０Ｖである。マイクロコンピュータ６は、図示のように配線１７を介して主基板２と接続され、さらに、配線１８を介して画像制御基板５とも接続されている。即ち、マイクロコンピュータ６は、動作電圧が３．０Ｖであるにもかかわらず、動作電圧が５．０Ｖである主基板２との間で各種制御コマンドを入出力し、さらに、音声ランプ制御等を行うために動作電圧が３．０Ｖである画像制御基板５等との間で各種信号を入出力しなければならない。このため、マイクロコンピュータ６の外部インタフェース端子には、動作電圧３．０Ｖよりもレベルの高い５．０Ｖの信号が供給される場合（以下、特別仕様と記す）や、動作電圧３．０Ｖの振幅を持つ信号が供給される場合（以下、通常仕様と記す）がある。配線１７には抵抗１９を介して５．０Ｖの電源１９Ａが接続されている。配線１７は、この電源１９Ａによって主基板２の動作電圧５．０Ｖでプルアップされている。
【００２１】
図１には、本発明の実施形態に係る相補型ＭＯＳ集積回路の一例であるマイクロコンピュータの概略構成が示される。マイクロコンピュータ６は、外部インタフェース端子２０と、この外部インタフェース端子２０に対応される第１回路領域２１及び第２回路領域２２と、この第１回路領域２１及び第２回路領域２２に各種信号を出力する第３回路領域２３と、所定の処理を行う不図示の内部回路等を備える。外部インタフェース端子２０は、不図示の半導体基板上に複数配置されており、その大部分は一般仕様とされる。しかし、外部インタフェース端子２０のうち少なくとも１つは、主基板２と配線１７を介して接続されるので特別仕様とされる。
【００２２】
第１回路領域２１には、電源端子２４とグランド端子２５の間に直列接続されたｎチャンネル型のＭＯＳトランジスタ（以下、ｎＭＯＳと記す）２６及びｎチャンネル型のＭＯＳトランジスタ（以下、ｎＭＯＳと記す）２７が配置される。電源端子２４の電位は、例えば３．０Ｖとされる。このｎＭＯＳ２６とｎＭＯＳ２７は、結合点２８で接続されている。さらに、第１回路領域２１には、ｎＭＯＳ２６とｎＭＯＳ２７のゲートに、それぞれハイレベル又はローレベルの電位を示す信号を入力する第１論理回路２９と、入力回路３０とが配置されている。第１論理回路２９は、ドライバ回路３１と、インバータ回路３２〜３４と、２入力に対して否定論理和を採るノアゲート回路（以下、ＮＯＲ回路と記す）３５と、２入力に対して否定論理積を採るナンドゲート回路（以下、ＮＡＮＤ回路と記す）３６とを備えている。入力回路３０は、ノイズの影響を軽減するシュミットトリガー回路機能を有するＮＯＲ回路である。
【００２３】
第２回路領域２２には、電源端子３７とグランド端子３８の間に直列接続されたｐチャンネル型のＭＯＳトランジスタ（以下、ｐＭＯＳと記す）３９及びｎＭＯＳ４０が配置される。このｐＭＯＳ３９とｎＭＯＳ４０は、結合点４１で接続されている。さらに、第２回路領域２２には、ｐＭＯＳ３９とｎＭＯＳ４０のゲートに、それぞれハイレベル又はローレベルの電位を示す信号を入力する第２論理回路４２と、入力回路４３とが配置されている。第２論理回路４２は、インバータ回路４４〜４７と、ＮＯＲ回路４８と、ＮＡＮＤ回路４９とを備えている。入力回路４３は、入力回路３０と同様に、シュミットトリガー回路機能を有するＮＯＲ回路である。
【００２４】
第３回路領域２３には、インバータ回路５０，５８と、ＮＯＲ回路５２，５３とが配置されている。内部回路は、例えば第３回路領域２３のＮＯＲ回路５２，５３と、インバータ回路５８とに信号Ｓ１を出力する。信号Ｓ１は、出力イネーブル信号であって、値「０」のとき出力イネーブルとされ、値「１」のとき出力ディスイネーブルとされる。また、内部回路は、インバータ回路３４，４７にデータＤ１を出力する。データＤ１は、パルス波形を有するデジタル信号であり、値「１」と値「０」を交互に繰り返す信号である。さらに、内部回路は、入力回路３０に所定の電位を示す信号を出力し、入力回路４３にＳＩＧＶＣＣを出力し、ＮＡＮＤ回路４９にＳＩＧＶＳＳを出力する。ＳＩＧＶＣＣは、電源電圧ＶＣＣに固定された信号である。ＳＩＧＶＳＳは、グランドの電位に固定された信号である。さらにまた、内部回路は、インバータ回路５０とＮＯＲ回路５３に、配線経路５４を介してＳＩＧＶＣＣ、又は配線経路５５を介してＳＩＧＶＳＳをそれぞれ出力する。配線経路５４，５５は、外部インタフェース端子２０の仕様に応じて、プロセス工程の配線工程でのアルミマスタスライスによっていずれか一方が選択されている。この内部回路から出力される上記信号Ｓ１、ＳＩＧＶＣＣ、ＳＩＧＶＳＳは、第１論理回路２９、第２論理回路４２及び第３回路領域２３からなる制御回路に入力される制御信号とされる。
【００２５】
ここで、上記制御回路の動作を概略的に説明する。ｎＭＯＳ４０は、ＮＡＮＤ回路４９の１入力がＳＩＧＶＳＳに固定されているので、常にオフ状態とされる。そして、信号Ｓ１が値「１」のとき、インバータ回路５０とＮＯＲ回路５３の出力値とは無関係に、ｎＭＯＳ２６、ｎＭＯＳ２７及びｐＭＯＳ３９は、オフ状態とされる。また、信号Ｓ１が値「０」のとき、アルミマスタスライスにより配線経路５４が形成されＳＩＧＶＣＣが選択された場合には、ｐＭＯＳ３９がオフ状態とされ、ｎＭＯＳ２６及びｎＭＯＳ２７からなるＮＭＯＳプッシュプル動作を行う出力バッファが形成される。このとき、データＤ１の値が「０」であれば、ｎＭＯＳ２７がオン状態とされ、ｎＭＯＳ２６がオフ状態とされ、また、データＤ１の値が「１」であれば、ｎＭＯＳ２６がオン状態とされ、ｎＭＯＳ２７がオフ状態とされる。
【００２６】
一方、信号Ｓ１が値「０」のとき、アルミマスタスライスにより配線経路５５が形成されＳＩＧＶＳＳが選択された場合には、ｎＭＯＳ２６がオフ状態とされ、ｐＭＯＳ３９及びｎＭＯＳ２７からなるＣＭＯＳプッシュプル動作を行う出力バッファが形成される。このとき、データＤ１の値が「０」であれば、ｎＭＯＳ２７がオン状態とされ、ｐＭＯＳ３９がオフ状態とされ、また、データＤ１の値が「１」であれば、ｐＭＯＳ３９がオン状態とされ、ｎＭＯＳ２７がオフ状態とされる。
【００２７】
次に、上記制御回路の動作を詳細に説明する。まず、信号Ｓ１が値「１」である場合には、ＮＯＲ回路５２，５３の１入力が「１」となるので、値「０」が出力される。そして、ＮＯＲ回路３５，４８には、インバータ回路３３，４６で反転された値「１」が入力されるので、値「０」が出力される。ｎＭＯＳ２６のゲートには、ドライバ回路３１を介して値「０」が入力される。これにより、ｎＭＯＳ２６は、オフ状態となる。また、ｐＭＯＳ３９のゲートには、インバータ回路４４で反転された値「１」が入力される。これにより、ｐＭＯＳ３９は、オフ状態となる。
【００２８】
さらに、ＮＡＮＤ回路３６の１入力は、インバータ回路５８で反転された値「０」となるので、値「１」が出力される。そして、ｎＭＯＳ２７のゲートには、インバータ回路３２で反転された値「０」が出力される。これにより、ｎＭＯＳ２７は、オフ状態となる。また、ＮＡＮＤ回路４９の１入力は、常に、ＳＩＧＶＳＳに固定されているので、値「０」となり、値「１」が出力される。そして、ｎＭＯＳ４０のゲートには、インバータ回路４５で反転された値「０」が入力される。これにより、ｎＭＯＳ４０は、オフ状態とされる。要するに、信号Ｓ１が値「１」であれば、ｎＭＯＳ２７，２８，４０及びｐＭＯＳ３９が全てオフ状態、即ち、高出力インピーダンス制御状態となり、データＤ１の出力が不能とされる。
【００２９】
しかしながら、高出力インピーダンス制御状態では、外部インタフェース端子２０が特別仕様であれば、ｐＭＯＳ３９を介して電源端子３７に定常的に電流が逆流してしまう。このため、外部インタフェース端子２０が特別仕様であれば、ｐＭＯＳ３９を用いず、ｎＭＯＳ２７，２８でＮＭＯＳプッシュプル動作をさせればよい。以下、具体的に説明する。まず、アルミマスタスライスにより配線経路５４が選択され、かつ、データＤ１が値「１」である場合について説明する。またこのとき、信号Ｓ１は値「０」とされる。配線経路５４には内部回路から値「１」のＳＩＧＶＣＣが出力される。そして、ＳＩＧＶＣＣの値は、インバータ回路５０で反転されて値「０」となり、ＮＯＲ回路５２の１入力とされる。また、ＳＩＧＶＣＣの値は、そのままＮＯＲ回路５３の１入力ともなる。さらに、ＮＯＲ回路５２，５３には、値「０」の信号Ｓ１が入力されている。このため、ＮＯＲ回路５２の出力は、値「１」となり、ＮＯＲ回路５３の出力は、値「０」となる。
【００３０】
ＮＯＲ回路５２の出力は、インバータ回路３３で反転され、ＮＯＲ回路３５の１入力とされる。また、データＤ１の値「１」は、インバータ回路３４で反転され、ＮＯＲ回路３５の１入力とされる。これにより、ＮＯＲ回路３５の入力は共に値「０」となるから、値「１」を出力する。そして、ｎＭＯＳ２６のゲートには、ドライバ回路３１を介して値「１」が入力される。このため、ｎＭＯＳ２６はオン状態とされる。
【００３１】
また、データＤ１の値「１」は、インバータ回路３４で反転され、ＮＡＮＤ回路３６の１入力とされる。さらに、値「０」の信号Ｓ１は、インバータ回路５８で反転された値「１」がＮＡＮＤ回路３６の１入力とされる。これにより、ＮＡＮＤ回路３６は、値「１」を出力する。そして、ｎＭＯＳ２７のゲートには、インバータ回路３２で反転された値「０」が入力される。これにより、ｎＭＯＳ２７はオフ状態とされる。
【００３２】
さらに、ＮＯＲ回路４８には、ＮＯＲ回路５３の出力である値「０」がインバータ回路４６で反転された値「１」が１入力とされる。これにより、ＮＯＲ回路４８は、値「０」を出力する。そして、ｐＭＯＳ３９のゲートには、インバータ回路４４で反転された値「１」が入力される。これにより、ｐＭＯＳ３９はオフ状態とされる。また、ｎＭＯＳ４０のゲートには、上記したように常に値「０」が入力される。これにより、ｎＭＯＳ４０はオフ状態とされる。
【００３３】
次に、データＤ１が値「０」である場合について説明する。ＮＯＲ回路３５の１入力は、データＤ１の値「０」がインバータ回路３４で反転された値「１」となる。このため、ＮＯＲ回路３５は、値「０」を出力する。そして、ｎＭＯＳ２６のゲートには、ドライバ回路３１を介して値「０」が入力される。これにより、ｎＭＯＳ２６はオフ状態とされる。
【００３４】
また、ＮＡＮＤ回路３６の１入力は、データＤ１の値「０」がインバータ回路３４で反転された値「１」となる。このため、ＮＡＮＤ回路３６の２入力は共に「１」となるので、値「０」を出力する。そして、ｎＭＯＳ２７のゲートには、インバータ回路３２で反転された値「１」が入力される。これにより、ｎＭＯＳ２７はオン状態とされる。ＮＯＲ回路４８の１入力は、データＤ１の値にかかわらず、値「１」であるので、値「０」を出力する。そして、ｐＭＯＳ３９のゲートには、インバータ回路４４で反転された値「１」が入力される。これにより、ｐＭＯＳ３９はオフ状態とされる。さらに、ｎＭＯＳ４０は、上記したようにオフ状態とされる。
【００３５】
要するに、制御回路は、配線経路５４が選択されている場合には、ｐＭＯＳ３９及びｎＭＯＳ４０をデータＤ１の値にかかわらず、オフ状態に保つ。さらに、制御回路は、データＤ１の値に応じて、ｎＭＯＳ２６及びｎＭＯＳ２７を交互にオン状態とオフ状態に切換えることで、ＮＭＯＳプッシュプル出力動作を可能とする。またこのとき、ｎＭＯＳ２６及びｎＭＯＳ２７の結合点２８は、配線５６を介して外部インタフェース端子２０と接続されている。一方、ｐＭＯＳ３９及びｎＭＯＳ４０の結合点４１は、配線経路５７が例えばアルミマスタスライスで形成されず、外部インタフェース端子２０と非接続とされる。
【００３６】
このようにすれば、ｎＭＯＳ２６及びｎＭＯＳ２７によるＮＭＯＳプッシュプル動作を可能とする出力バッファを形成することができる。そして、この出力バッファが高出力インピーダンス制御状態にされているとき、外部インタフェース端子２０が特別仕様であっても、ｎＭＯＳ２６及びｎＭＯＳ２７のオフ状態は、常に維持される。具体的には、結合点２８の電位が電源端子２４の電位３．０Ｖよりも大きい配線１７（図２参照）の電位５．０Ｖとなっても、オフ状態が保たれるから、結合点２８から電源端子２４に電流が逆流することがない。これは、このときｎＭＯＳ２６のソースとなる電源端子２４の電位３．０とゲートの電位０Ｖとの電位差は、ソースを基準として−３．０Ｖとなり、ｎＭＯＳ２６の閾値電圧よりも小さくなるからである。
【００３７】
これに対して、ｐＭＯＳ３９では、ゲートに電位３．０Ｖの信号が入力されてオフ状態とされているが、結合点４１の電位が上記のように５．０Ｖとなってしまうと、このときソースとなる結合点４１の電位とゲートの電位との電位差が閾値電圧よりも大きくなり、オン状態となってしまい、電流が電源端子３７へ逆流してしまう。そこで、配線経路５７をアルミマスタスライスで形成しないことで、電流の逆流という不具合を回避できる。
【００３８】
次に、アルミマスタスライスにより配線経路５５が選択され、かつ、データＤ１が値「１」である場合について説明する。配線経路５５には内部回路から値「０」のＳＩＧＶＳＳが出力される。そして、ＳＩＧＶＳＳの値は、インバータ回路５０で反転されて値「１」となり、ＮＯＲ回路５２の１入力とされる。このため、ＮＯＲ回路５２は、値「０」を出力する。ＮＯＲ回路５３には、ＳＩＧＶＣＣの値「０」と信号Ｓ１の値「０」とが入力されるので、値「１」を出力する。ＮＯＲ回路３５の１入力は、ＮＯＲ回路５３の出力がインバータ回路３３で反転された値「１」となるから、値「０」を出力する。そして、ｎＭＯＳ２６のゲートには、ドライバ回路３１を介して値「０」が入力される。これにより、ｎＭＯＳ２６はオフ状態とされる。また、ＮＡＮＤ回路３６には、信号Ｓ１の値「０」がインバータ回路５８で反転された値「１」と、データＤ１の値「１」がインバータ回路３６で反転された値「１」とが入力されるので、値「１」を出力する。これにより、ｎＭＯＳ２７はオフ状態とされる。
【００３９】
ＮＯＲ回路５３の出力である値「１」は、インバータ回路４６で反転され、ＮＯＲ回路４８の１入力となる。また、データＤ１の値「１」がインバータ回路４７で反転された値「０」がＮＯＲ回路４８の１入力となる。このため、ＮＯＲ回路は、値「１」を出力する。そして、ｐＭＯＳ３９のゲートには、インバータ回路４４で反転された値「０」が入力される。これにより、ｐＭＯＳ３９はオン状態とされる。ｎＭＯＳ４０は、上記したようにオフ状態である。
【００４０】
次に、データＤ１が値「０」である場合について説明する。ｎＭＯＳ２６のゲートに入力される信号は、ＮＯＲ回路３５の１入力が常に値「１」とされるので、上記したように、値「０」とされる。これにより、ｎＭＯＳ２６はオフ状態とされる。ＮＡＮＤ回路３６の２入力が共に値「１」となるので、値「０」が出力される。そして、ｎＭＯＳ２７のゲートには、インバータ回路３２で反転された値「１」が入力される。これにより、ｎＭＯＳ２７はオン状態とされる。
【００４１】
また、ＮＯＲ回路４８は、データＤ１の値「０」がインバータ回路４７で反転された値「１」が１入力となるから、値「０」を出力する。そして、ｐＭＯＳ３９のゲートには、インバータ回路４４で反転された値「１」が入力される。これにより、ｐＭＯＳ３９はオフ状態とされる。ｎＭＯＳ４０は、上記したようにオフ状態とされる。
【００４２】
要するに、制御回路は、配線経路５５が選択されている場合には、ｎＭＯＳ２６及びｎＭＯＳ４０をデータＤ１の値にかかわらず、オフ状態に保つ。さらに、制御回路は、データＤ１の値に応じて、ｐＭＯＳ３９及びｎＭＯＳ２７を交互にオン状態とオフ状態に切換えている。さらに、配線経路５７はアルミマスタスライスにより形成されている。これにより、外部インタフェース端子２０は、ｎＭＯＳ２６及びｎＭＯＳ２７の結合点２８と、ｐＭＯＳ３９及びｎＭＯＳ４０の結合点４１との双方に接続され、その結果、ｐＭＯＳ３９及びｎＭＯＳ２７からなる相補型ＭＯＳが形成される。そして、この相補型ＭＯＳは、制御回路により交互にオン状態とオフ状態が切換えられていることで、ＣＭＯＳプッシュプル出力動作が可能とされる。
【００４３】
但し、ｐＭＯＳ３９には、外部インタフェース端子２０が特別仕様であれば、高出力インピーダンス制御状態にされているとき、上記したように電流が電源端子３７へ逆流してしまうという不都合が生じる。従って、相補型ＭＯＳを出力バッファとして用いるときには、外部インタフェース端子２０が一般仕様であればよい。要するに、外部インタフェース端子２０が一般仕様であるときには、アルミマスタスライスによって、配線経路５５を選択し、さらに、配線経路５７を形成することで、制御回路によって、ｐＭＯＳ３９及びｎＭＯＳ２７からなる相補型ＭＯＳとされる出力バッファを容易に形成することができる。そして、この出力バッファを用いて、プッシュプル出力動作を正常に行うことができる。
【００４４】
また、入力回路３０は、第１回路領域２１に配置され、配線５６から分岐した配線上の信号を１入力とし、内部回路から出力された所定の電位例えば０Ｖを示す信号を１入力とする。これにより、入力回路３０は、外部インタフェース端子２０の仕様にかかわらず、入力バッファとして機能することになる。一方、入力回路４３は、第２回路領域２２に配置され、外部インタフェース端子２０が一般仕様であるときに形成される配線経路５７から分岐した配線上の信号を１入力とし、内部回路から出力されたＳＩＧＶＣＣを１入力とする。これにより、入力回路４３は、外部インタフェース端子２０が一般仕様であれば、２入力に対する否定論理和を採ることができる。しかし、入力回路４３の１入力は値「１」に固定されているから、常に値「０」を出力することになる。要するに、入力回路３０を入力バッファとして機能させているので、ここでは、入力回路４３は内部回路の設定により無効とされている。
【００４５】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４６】
例えば、上記ｎＭＯＳ４０は、外部インタフェース端子２０の仕様にかかわらず、常にオフ状態であるので、第２回路領域２２から取り除いてもよい。これにより、ｎＭＯＳ４０をオフ状態に保つための回路構成が不要となり、第２回路領域２２の回路構成を簡略化できる。また、マイクロコンピュータ６では、プロセス工程の配線工程でのアルミマスタスライスにより、制御信号の電圧レベルと外部インタフェース端子２０の接続形態を決定するようにしたが、これに限定されない。例えば配線経路５４，５５，５７を選択可能なスイッチ回路を設け、このスイッチ回路を制御するための制御情報を適宜のレジスタに保持するようにしてもよい。このようにすれば、配線工程までに外部インタフェース端子２０の仕様が未定であっても、その後に配線経路５４，５５，５７を選択して適切な出力バッファを形成できる。また、レジスタに限らず、この制御情報をヒューズ回路に記憶してもよい。さらに、マイクロコンピュータ６は、上記した制御システム１に限らず、動作電圧の異なる相補型ＭＯＳ集積回路が混在した適宜のシステムに適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る相補型ＭＯＳ集積回路の一例であるマイクロコンピュータの概略構成を例示する説明図である。
【図２】本発明の実施形態に係る相補型ＭＯＳ集積回路を適用した制御システムを例示する説明図である。
【符号の説明】
【００４８】
１  制御システム
２  主基板
５  画像制御基板
６  マイクロコンピュータ
１７，１８，５６  配線
２０  外部インタフェース端子
２１  第１回路領域
２２  第２回路領域
２３  第３回路領域
２４，３７  電源端子
２５，３８  グランド端子
２６，２７，４０  ｎＭＯＳ
２９  第１論理回路
３０  入力回路
３１  ドライバ回路
３２〜３４，４４〜４７，５０，５８  インバータ回路
３５，４８，５２，５３  ＮＯＲ回路
３６，４９  ＮＡＮＤ回路
３９  ｐＭＯＳ
４２  第２論理回路
５４，５５，５７  配線経路
【図１】
2007251504.tif 000003
【図２】
2007251504.tif 000004