(57)【要約】【課題】  半導体集積回路におけるＥＳＤ保護回路のソース／ドレインのレイアウト面積をさほど広く取ることなく、拡散抵抗を高くする。【解決手段】  本発明のＥＳＤ保護回路は、複数の保護トランジスタを直列又は並列に配置して形成される半導体集積回路のＥＳＤ保護回路において、複数の保護トランジスタ間に設けられる拡散領域にて、拡散領域を構成する部材からなる拡散部材部位と、拡散領域を構成する部材以外の部材からなる拡散部材外部位とが、交互に櫛状に配置されることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の保護トランジスタを直列又は並列に配置して形成される半導体集積回路のＥＳＤ保護回路において、
複数の保護トランジスタ間に設けられる拡散領域にて、拡散領域を構成する部材からなる拡散部材部位と、拡散領域を構成する部材以外の部材からなる拡散部材外部位とが、交互に櫛状に配置されることを特徴とするＥＳＤ保護回路。
【請求項２】
上記拡散部材外部位が素子分離部で構成され、
上記素子分離部の間の上記拡散部材部位が、周りの拡散層としてのソース／ドレイン層よりも深く、且つ濃度が薄く、注入されて構成されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
上記拡散部材外部位が、拡散領域とは逆導電型の不純物からなる逆導電型不純物部で構成され、
上記逆導電型不純物部の間の上記拡散部材部位が、周りの拡散層としてのソース／ドレイン層よりも深く、且つ濃度が薄く、注入されて構成されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
上記拡散部材部位の近傍に、熱伝導層及びメタル層を層状に構成してフィン部を配置することを特徴とする請求項１〜３のうちいずれか一に記載のＥＳＤ保護回路。
【請求項５】
デザインルールの最小限の条件の限度まで、上記メタル層の各々の横方向の面積が拡げられていることを特徴とする請求項４に記載のＥＳＤ保護回路。
【請求項６】
ソース及びドレインを形成するための平面状の層に対して、
上記ソース及びドレインと逆導電型の不純物を注入して、上記平面状の層を構成する部材からなる拡散部材部位と、上記平面状の層とは逆導電型の不純物からなる逆伝導型不純物部位とを交互に櫛状に配置し、
これにより半導体集積回路のＥＳＤ保護回路の拡散抵抗値を設定することを特徴とするＥＳＤ保護回路製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（ｅｌｅｃｔｒｉｃ  ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ：静電破壊）保護回路を内蔵する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、微細化、大規模化、及び高速化が進んでいる。同時に、端子数の増加や製品仕様の複雑化も進んでいるが、その場合ＥＳＤ（ｅｌｅｃｔｒｉｃ  ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ：静電破壊）による影響が無視できなくなってしまう。
【０００３】
半導体集積回路の入出力セルの面積は、通常限定付けられている。従って、入出力セルにおけるＥＳＤ（静電破壊）保護回路では、ソース／ドレイン等のレイアウト面積を広く取ることができないから、ＥＳＤ耐圧を充分に備えるようにすることが困難である。例えば、従来のＥＳＤ保護回路では、過電圧が印加され得る部位においてコンタクトを設けたり拡散面積を大きくしたりしているが、その結果レイアウト面積が大きくなってしまう。
【０００４】
なお、特許文献１に記載の発明は、入力保護トランジスタ又は出力保護トランジスタとしてＬＤＤ構造のＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタに並列にシングル拡散層構造の保護ダイオードを有する入出力セルを備えさせ、このことによりＥＳＤ耐圧を向上させている。また、特許文献２に記載の発明は、高周波半導体装置の入力端子と正の電源端子との間と、高周波半導体装置の入力端子と負の電源端子との間に、それぞれ入力端子にカソードが接続されるようにダイオードを設けるようにしており、この静電保護回路によって、高周波素子の特性を劣化させることなく、正負両極性においてＥＳＤ耐圧の向上を図っている。
【特許文献１】特開平０５−１０２４７５号公報
【特許文献２】特開２００１−１１０９９３公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体集積回路におけるＥＳＤ保護回路のソース／ドレインのレイアウト面積をさほど広く取ることなく、拡散抵抗を高くすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載のＥＳＤ保護回路は、
複数の保護トランジスタを直列又は並列に配置して形成される半導体集積回路のＥＳＤ保護回路において、
複数の保護トランジスタ間に設けられる拡散領域にて、拡散領域を構成する部材からなる拡散部材部位と、拡散領域を構成する部材以外の部材からなる拡散部材外部位とが、交互に櫛状に配置されることを特徴とする。
【０００７】
本発明に係る請求項２に記載のＥＳＤ保護回路は、
上記拡散部材外部位が素子分離部で構成され、
上記素子分離部の間の上記拡散部材部位が、周りの拡散層としてのソース／ドレイン層よりも深く、且つ濃度が薄く、注入されて構成されることを特徴とする請求項１に記載のＥＳＤ保護回路である。
【０００８】
本発明に係る請求項３に記載のＥＳＤ保護回路は、
上記拡散部材外部位が、拡散領域とは逆導電型の不純物からなる逆導電型不純物部で構成され、
上記逆導電型不純物部の間の上記拡散部材部位が、周りの拡散層としてのソース／ドレイン層よりも深く、且つ濃度が薄く、注入されて構成されることを特徴とする請求項１に記載のＥＳＤ保護回路である。
【０００９】
本発明に係る請求項４に記載のＥＳＤ保護回路は、
上記拡散部材部位の近傍に、熱伝導層及びメタル層を層状に構成してフィン部を配置することを特徴とする請求項１〜３のうちいずれか一に記載のＥＳＤ保護回路である。
【００１０】
本発明に係る請求項５に記載のＥＳＤ保護回路製造は、
デザインルールの最小限の条件の限度まで、上記メタル層の各々の横方向の面積が拡げられていることを特徴とする請求項４に記載のＥＳＤ保護回路である。
【００１１】
本発明に係る請求項６に記載のＥＳＤ保護回路製造方法は、
ソース及びドレインを形成するための平面状の層に対して、
上記ソース及びドレインと逆導電型の不純物を注入して、上記平面状の層を構成する部材からなる拡散部材部位と、上記平面状の層とは逆導電型の不純物からなる逆伝導型不純物部位とを交互に櫛状に配置し、
これにより半導体集積回路のＥＳＤ保護回路の拡散抵抗値を設定することを特徴とするＥＳＤ保護回路製造方法である。
【発明の効果】
【００１２】
本発明を利用することにより、半導体集積回路におけるＥＳＤ保護回路にて拡散抵抗値を高くすることができ、これによりＥＳＤ電圧を減衰させることができる。また、拡散領域の拡散部以外の箇所を素子分離にすることにより、電流が素子分離を迂回して電流を基板に逃がし易くでき、ＥＳＤ電圧を減衰させることができる。
【００１３】
また、コンタクトや各メタル層で形成される熱フィン部に熱を逃がすことにより、耐熱性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下において、図面を参照しつつ、本発明に係る好適な実施の形態を説明する。
【００１５】
まず、図５において従来の半導体集積回路におけるＥＳＤ保護回路の概略回路図を示す。図５には、直列型（図５（１））と並列型（図５（２））を示している。これに対して、図１において本発明に係る半導体集積回路におけるＥＳＤ保護回路の概略回路図を示す。図５と同様に直列型（図１（１））と並列型（図１（１））を示している。
【００１６】
従来のＥＳＤ保護回路では、電界の集中に対する対策として、過電圧が印加され得る部分にコンタクトを設けることや拡散面積を大きくすることが利用されている。これらのことにより、熱が逃げやすくなるからであり抵抗が付けられるからであるが、その結果、レイアウト面積の全体が大きくなってしまうという問題が生じる。そこで、本発明では、図１に示すように、ＥＳＤ保護回路における隣接する素子間に、櫛状拡散抵抗を設ける。
【００１７】
《第１の実施形態》
図２は、本発明の第１の実施形態に係るＥＳＤ保護回路２における複数のＮ−ＭＯＳトランジスタのレイアウトを示す概略図である。図２では、直列する複数のＮ−ＭＯＳトランジスタのレイアウト上面図（図２（２）））、断面Ａ〜Ａ’における縦断面図（図２（１））、断面Ｂ〜Ｂ’における縦断面図（図２（３））、及び、矢印Ｐの方向からの側面図（図２（４））を示している。図２においてＥＳＤ電圧は、図の左側から右側にかかっている。なお、図２（２）では、（後で説明する）拡散部６の脇においてコンタクトやメタルにより形成されているフィン部位を、一部透視（後で説明するメタル層のみ透視）図で示している。
【００１８】
図２乃至図４に示すように、本明細書ではＥＳＤ保護回路として、Ｐ基板の半導体におけるＮｃｈトランジスタの直列型を取り上げている。もちろんＥＳＤ保護回路は、他の素子を別途構成しても形成され得るものである。
【００１９】
従来技術では、隣接するＮ−ＭＯＳトランジスタの、ソースとドレインとは、“Ｎ＋”の一面の拡散領域とされている。この拡散領域に備わる抵抗値は大きいものにはならない。本発明では、上記のような拡散領域において、拡散領域を構成する部材からなる拡散部材部位と、拡散領域を構成する部材以外の部材からなる拡散部材外部位とを交互に櫛状に配置する。
【００２０】
図２（２）に示すように拡散領域では、拡散部材部位である拡散部（Ｎ−部）６と、拡散部材外部位である素子分離部８とが、交互に配置されている。このことにより、拡散領域の抵抗値が高いものとなる。なお、拡散部６は“Ｎ＋”としても構わないが、図２に示すように“Ｎ−”とする方が、より抵抗値は高くなる。このように素子分離部８を配置することにより、電流は素子分離部８を回避して拡散部（Ｎ−部）６の表面（即ち、Ｐ基板４）を流れることになる。
【００２１】
素子分離部８は、よく知られているように、例えばＳＴＩ構造によるフィールド酸化膜から構成される。
【００２２】
また、図２（１）に示すように拡散部（Ｎ−部）６は、Ｎ形拡散層２２よりも相応に深く注入されることが好ましい。こうすることにより拡散部（Ｎ−部）６の表面積が増えて耐熱性が向上するからである。
【００２３】
また、第１の実施形態に係るＥＳＤ保護回路２では、拡散部（Ｎ−部）６から発熱した熱を、まずＰ基板４に逃がす。それだけではなく、コンタクト１６を拡散部（Ｎ−部）６の近傍に複数配置してコンタクト１６からも熱を外に逃がすようにする。ここで、図２に示すように、コンタクト１６の上には第１のメタル層１４が配置され、その上には熱伝導層１２が、更にその上には第２のメタル層が配置されている。これらのコンタクト１６、第１のメタル部１４、熱伝導層１２、及び第２のメタル層１０は、熱フィン部として機能し、拡散領域の拡散部（Ｎ−部）６から発熱した熱をよりよく外部へ逃がすようにしている。熱がこのように外部に逃がされることで、半導体集積回路全体が熱破壊に強くなる。
【００２４】
なお、第１のメタル層１４や第２のメタル層１０は、適切な金属で構成されればよい。コンタクト１６は例えばポリシリコンなどで構成される。熱伝導層１２は熱伝導性の高い部材で構成されればよい。図２に示す熱フィン部全体では、第１のメタル層１４や第２のメタル層１０の金属層の横方向の面積が相対的に大きくされているが、熱を効率よく外部へ（図２では、上方へ）逃がせる構造であればどのような構成であってもよい。
【００２５】
また、デザインルールの最小限の条件の限度まで、各金属層（第１のメタル層１４、第２のメタル層１０）の横方向の面積が拡げられていることが好ましい。なぜならば、各金属層でメタル寄生容量が付き、これにより対ノイズ性能の向上が見込まれるからである。
【００２６】
《第２の実施形態》
図３は、本発明の第２の実施形態に係るＥＳＤ保護回路２における複数のＮ−ＭＯＳトランジスタのレイアウトを示す概略図である。図３に示す第２の実施形態に係るＥＳＤ保護回路２における複数のＮ−ＭＯＳトランジスタのレイアウトは、第１の実施形態に係るＥＳＤ保護回路２における複数のＮ−ＭＯＳトランジスタのレイアウトと、略同様である。従って、同一部位には同一符号を付して説明を省略する。
【００２７】
図３においても、直列する複数のＮ−ＭＯＳトランジスタのレイアウト上面図（図３（２）））、断面Ａ〜Ａ’における縦断面図（図３（１））、断面Ｂ〜Ｂ’における縦断面図（図３（３））、及び、矢印Ｐの方向からの側面図（図３（４））を示している。また、図３（２）でも、拡散部（Ｎ−部）６の脇においてコンタクトやメタルにより形成されているフィン部位を、透視図で示している。
【００２８】
図３（２）に示すように第２の実施形態の拡散領域では、第１の実施形態の素子分離部８の代わりに、逆導電型の不純物部（Ｐ＋部）２８が配置される。即ち、拡散部（Ｎ−部）６と逆導電型不純物部（Ｐ＋部）２８とが交互に櫛状に配置されている。
【００２９】
このとき確かにＰＮ接合が生じることになるが、Ｎチャネル側のドナーは少ないのであるから、空乏領域は広くなり結局拡散領域の抵抗は大きいものとなる。また、ＥＳＤ電圧が掛かるとこのようなＰＮ接合にて空乏領域が狭くなり電流が流れることになるが、そもそも上記の空乏領域が広いため、ＥＳＤ電圧を減衰させることができる。
【００３０】
図３に示すＮ−ＭＯＳトランジスタにおいて、コンタクト１６やメタル層１０、１４などにより、熱フィン部が形成されていること、及び、デザインルールの最小限の条件の限度までそれらメタル層１０、１４の横方向の面積が拡げられていることは、図２に示す第１の実施形態のものと同様である。
【００３１】
《第３の実施形態》
図４は、本発明の第３の実施形態に係るＥＳＤ保護回路における隣接するＮ−ＭＯＳトランジスタの、ソースとドレインとの間の櫛状拡散領域を形成する概略手順を示す図である。図４（ａ−１）、（ａ−２）、（ａ−３）及び（ａ−４）は、図３（１）（３）と同様の縦断面図である。図４（ｂ−１）、（ｂ−２）、（ｂ−３）及び（ｂ−４）は、図３（２）と同様の上面図である。図４を利用して、第３の実施形態における拡散領域の形成方法を説明する。
【００３２】
まず、Ｐ基板４の全面に、ソース／ドレイン形成のために“Ｎ＋”の一面の拡散層が形成される（図４（ａ−１）、（ｂ−１））。
【００３３】
次に櫛状の拡散部を形成する予定の領域（帯状の領域）以外に、Ｐ＋＋不純物が注入されるのを防ぐために、レジストを設ける。その上でＰ＋＋が注入される（図４（ａ−２）、（ｂ−２））。
【００３４】
Ｐ＋＋が注入されて、櫛状の拡散部を形成する予定の領域は、Ｐ＋の帯状の領域になる（図４（ａ−３）、（ｂ−３））。
【００３５】
櫛状の拡散部を形成する予定の領域（帯状の領域）において逆導電型不純物部（Ｐ＋部）２８とすべき部位に、Ｎ−不純物が注入されるのを防ぐために、レジストを設ける。その上で、Ｎ−が注入される。このとき高エネルギーでＮ−が注入されれば、逆導電型不純物部（Ｐ＋部）２８やＮ形拡散層（ソース／ドレイン）２２よりも深くＮ−部（拡散部）６が形成される（図４（ａ−４）、（ｂ−４））。なお、特に図４（ａ−４）は、拡散部（Ｎ−部）６を通過する縦断面図である。
【００３６】
《その他の実施形態》
以上において、幾つかの実施形態により本発明を説明してきたが、本発明は以上の実施形態に限定されるものではない。例えば、櫛状拡散層部における拡散部材外部位の部材は、上記の実施形態と異なる部材であってもよい。また、ＥＳＤ保護回路を構成する素子は、Ｎ−ＭＯＳトランジスタ以外の素子であってもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る半導体集積回路におけるＥＳＤ保護回路の概略回路図である。直列型（図１（１））と並列型（図１（２））を示す。
【図２】本発明の第１の実施形態に係るＥＳＤ保護回路における複数のＮ−ＭＯＳトランジスタのレイアウトを示す概略図である。
【図３】本発明の第２の実施形態に係るＥＳＤ保護回路における複数のＮ−ＭＯＳトランジスタのレイアウトを示す概略図である。
【図４】本発明の第３の実施形態に係るＥＳＤ保護回路における隣接するＮ−ＭＯＳトランジスタの、ソースとドレインとの間の拡散領域を形成する概略手順を示す図である。
【図５】従来の半導体集積回路におけるＥＳＤ保護回路の概略回路図である。直列型（図５（１））と並列型（図５（２））を示す。
【符号の説明】
【００３８】
２・・・ＥＳＤ保護回路、４・・・Ｐ基板、６・・・拡散部（Ｎ−部）、８・・・素子分離部、１０・・・第２のメタル層、１２・・・熱伝導部、１４・・・第１のメタル層、１６・・・コンタクト部、２２・・・Ｎ形拡散層、２４・・・ゲート、２８・・・逆導電型不純物部（Ｐ＋部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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