(57)【要約】【課題】駆動電圧レベルを変更することができる相変化メモリ装置を提供する。【解決手段】複数のメモリセルを備えるメモリアレイ、書き込み昇圧回路及び書き込みドライバを備える相変化メモリ装置において、書き込み昇圧回路は、第１動作モードで、制御信号に応答して第１電圧を昇圧させて、第１制御電圧に出力し、第２動作モードまたは第３動作モードで、制御信号に応答して第１電圧を昇圧させて、第２制御電圧に出力する。書き込みドライバは、第１制御電圧に応答して、選択されたメモリセルにデータを書き込む。制御信号は、書き込み活性信号であり、第１電圧は、電源電圧である。第１動作モードは、書き込み動作モードであり、第２動作モードは、読み出し動作モードであり、第３動作モードは、待機モードである。【選択図】図４
2007026644.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む相変化メモリアレイと、
第１動作モードでは、制御信号に応答して第１電圧を昇圧して第１制御電圧として出力し、第２動作モードまたは第３動作モードでは、前記制御信号に応答して前記第１電圧を昇圧して第２制御電圧として出力する書き込み昇圧回路と、
前記第１動作モードで、前記第１制御電圧によって駆動され、選択されたメモリセルにデータを書き込む書き込みドライバと、
を備えることを特徴とする相変化メモリ装置。
【請求項２】
前記制御信号は、書き込み活性信号であり、前記第１電圧は、電源電圧であることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記第１動作モードは、書き込み動作モードであり、前記第２動作モードは、読み出し動作モードであり、前記第３動作モードは、待機モードであることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項４】
前記第１制御電圧は、前記選択されたメモリセルの相変化を起こすために十分に高い電圧であり、
前記第２制御電圧は、前記第１制御電圧より低く、前記第１電圧より高い電圧レベルであることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項５】
前記第１動作モードでは、前記制御信号に応答して前記第１電圧を昇圧して第３制御電圧として出力し、前記第２動作モード及び前記第３動作モードでは、前記制御信号に応答して前記第１電圧を出力するカラム昇圧制御部と、
前記第１動作モードでは、前記第３制御電圧によって駆動され、前記選択されたメモリセルに連結されたビットラインを選択し、前記第２動作モードでは、前記第１電圧によって駆動され、前記選択されたメモリセルに連結されたビットラインを選択するカラムデコーダと、
をさらに備えることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項６】
前記カラム昇圧制御部は、
前記第１動作モードでは、前記制御信号に応答して前記第３制御電圧を発生し、前記第２動作モードでは、前記第１電圧を昇圧して第４制御電圧として出力するカラム昇圧回路と、
前記制御信号に応答して、前記第３制御電圧及び前記第１電圧のうち何れか一つを出力するカラム選択部と、
を備えることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記第３制御電圧は、前記選択されたメモリセルに連結されたビットラインを選択するスイッチの活性化に十分に高い電圧であり、
前記第４制御電圧は、前記第３制御電圧より低く、前記第１電圧より高い電圧レベルであることを特徴とする請求項６に記載の相変化メモリ装置。
【請求項８】
前記第１動作モードでは、前記制御信号に応答して前記第１電圧を昇圧して第５制御電圧として出力し、前記第２動作モード及び前記第３動作モードでは、前記制御信号に応答して前記第１電圧を出力するロー昇圧制御部と、
前記第１動作モードでは、前記第５制御電圧によって駆動され、前記選択されたメモリセルに連結されたワードラインを選択し、前記第２動作モードでは、前記第１電圧によって駆動され、前記選択されたメモリセルに連結されたワードラインを選択するローデコーダと、
をさらに備えることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項９】
前記ロー昇圧制御部は、
前記第１動作モードでは、前記制御信号に応答して前記第５制御電圧を発生し、前記第２動作モードでは、前記第１電圧を昇圧して第６制御電圧として出力するロー昇圧回路と、
前記制御信号に応答して、前記第５制御電圧及び前記第１電圧のうち何れか一つを出力するロー選択部と、
を備えることを特徴とする請求項８に記載の相変化メモリ装置。
【請求項１０】
前記第５制御電圧は、前記選択されたメモリセルに連結されたワードラインの活性化に十分に高い電圧であり、
前記第６制御電圧は、前記第５制御電圧より低く、前記第１電圧より高い電圧レベルであることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１１】
前記メモリセルは、相変化物質を含み、
前記相変化物質は、Ｇｅ、Ｓｂ及びＴｅを含み、
前記メモリセルは、それぞれ前記相変化物質とセルトランジスタとが直列で連結される構造であることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項１２】
複数の相変化メモリセルを含むメモリアレイと、
前記メモリセルから選択されたメモリセルにデータを書き込む書き込みドライバと、
前記選択されたメモリセルに連結されたビットラインを選択するカラムデコーダと、
前記選択されたメモリセルに連結されたワードラインを選択するローデコーダと、を備える相変化メモリ装置において、
第１動作モードで、前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダは、第１電圧が昇圧された制御電圧に応答して動作し、
第２動作モード及び第３動作モードで、前記カラムデコーダ及び前記ローデコーダは、前記第１電圧に応答して動作することを特徴とする相変化メモリ装置。
【請求項１３】
前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、制御信号に応答して前記制御電圧をそれぞれ発生させる昇圧回路と、
前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、前記制御信号に応答して入力される前記制御電圧及び前記第１電圧のうち何れか一つを選択して、対応する前記カラムデコーダ及び前記ローデコーダに印加する選択部と、
をさらに備えることを特徴とする請求項１２に記載の相変化メモリ装置。
【請求項１４】
前記昇圧回路は、前記第２動作モード及び前記第３動作モードで、前記第１電圧を昇圧させてサブ制御電圧を発生させ、
前記サブ制御電圧は、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有することを特徴とする請求項１３に記載の相変化メモリ装置。
【請求項１５】
前記制御信号は、書き込み活性信号であり、前記第１動作モードで活性化され、前記第２動作モード及び前記第３動作モードで非活性化され、
前記第１動作モードは、書き込み動作モードであり、前記第２動作モードは、読み出し動作モードであり、前記第３動作モードは、待機モードであることを特徴とする請求項１３に記載の相変化メモリ装置。
【請求項１６】
複数の相変化メモリセルを含むメモリアレイと、
前記メモリアレイにデータを書き込む書き込みドライバと、
前記データが書き込まれるメモリセルのビットラインを選択するカラムデコーダと、
前記データが書き込まれるメモリセルのワードラインを選択するローデコーダと、を備える相変化メモリ装置において、
前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダは、それぞれ別途の電圧発生装置によって駆動されることを特徴とする相変化メモリ装置。
【請求項１７】
前記電圧発生装置は、
第１動作モードで、第１電圧が昇圧された制御電圧を発生させ、
第２動作モード及び第３動作モードで、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有するサブ制御電圧を発生させることを特徴とする請求項１６に記載の相変化メモリ装置。
【請求項１８】
前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、前記制御信号に応答して入力される前記制御電圧及び前記第１電圧のうち何れか一つを選択して、対応する前記カラムデコーダ及び前記ローデコーダに印加する選択部をさらに備えることを特徴とする請求項１７に記載の相変化メモリ装置。
【請求項１９】
前記制御信号は、書き込み活性信号であり、前記第１動作モードで活性化され、前記第２動作モード及び前記第３動作モードで非活性化され、
前記第１動作モードは、書き込み動作モードであり、前記第２動作モードは、読み出し動作モードであり、前記第３動作モードは、待機モードであることを特徴とする請求項１８に記載の相変化メモリ装置。
【請求項２０】
相変化物質及びセルトランジスタを含んで構成された複数の相変化メモリセルを含むメモリアレイと、
前記相変化メモリセルに連結されたビットラインとそれに対応するデータラインとを連結させる複数のカラム選択トランジスタと、
前記データライン及びセンス増幅部を連結する制御ノードと、を備える相変化メモリ装置において、
第１動作モードで、前記制御ノード、前記カラム選択トランジスタのゲート及び選択された相変化メモリセルのセルトランジスタのゲートに、第１電圧が昇圧された制御電圧のうち、対応する制御電圧がそれぞれ印加されることを特徴とする相変化メモリ装置。
【請求項２１】
第２動作モードで、前記カラム選択トランジスタのゲート及び前記セルトランジスタのゲートに第１電圧が印加され、前記制御ノードは、クランプ電圧レベルになり、
第３動作モードで、前記カラム選択トランジスタのゲート及び前記セルトランジスタのゲートに接地電圧が印加され、前記制御ノードは、前記第１電圧レベルにプリチャージされることを特徴とする請求項２０に記載の相変化メモリ装置。
【請求項２２】
対応する前記制御電圧によって駆動され、前記相変化メモリセルにデータを書き込むために前記制御ノードを制御する書き込みドライバと、
対応する前記制御電圧または前記第１電圧によって駆動され、前記カラム選択トランジスタを制御するカラムデコーダと、
対応する前記制御電圧または前記第１電圧によって駆動され、前記セルトランジスタを制御するローデコーダと、
をさらに備えることを特徴とする請求項２１に記載の相変化メモリ装置。
【請求項２３】
前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、制御信号に応答して前記制御電圧をそれぞれ発生する昇圧回路と、
前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、前記制御信号に応答して入力される前記制御電圧及び前記第１電圧のうち何れか一つを選択して、対応する前記カラムデコーダ及び前記ローデコーダに印加する選択部と、
をさらに備えることを特徴とする請求項２２に記載の相変化メモリ装置。
【請求項２４】
前記昇圧回路は、前記第２動作モード及び前記第３動作モードで、前記第１電圧を昇圧させてサブ制御電圧を発生させ、
前記サブ制御電圧は、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有することを特徴とする請求項２３に記載の相変化メモリ装置。
【請求項２５】
前記制御信号は、書き込み活性信号であり、前記第１動作モードで活性化され、前記第２動作モード及び前記第３動作モードで非活性化され、
前記第１動作モードは、書き込み動作モードであり、前記第２動作モードは、読み出し動作モードであり、前記第３動作モードは、待機モードであることを特徴とする請求項２４に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置に係り、特に、動作モードによって駆動電圧レベルを変更することができる相変化メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）とも呼ばれる。ＯＵＭは、加熱された後に冷却されれば、２つの状態のうち、一つの状態に維持され、加熱及び冷却によってさらに状態が変わりうるカルコゲニド合金のような相変化物質から構成される。
【０００３】
ここで、２つの状態とは、結晶状態及び非晶質状態を意味する。ＰＲＡＭに関しては、特許文献１及特許文献２に説明されている。ＰＲＡＭは、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。
【０００４】
ＰＲＡＭの相変化物質が非晶質状態になるために、抵抗熱によって相変化物質の溶融点以上に加熱される。そして、高速で冷却される。相変化物質を結晶状態にするために、相変化物質は、一定時間溶融点以下の温度に加熱された後に冷却される。
【０００５】
相変化メモリの核心は、カルコゲニドのような相変化物質である。相変化物質は、一般的に、ＧＳＴ合金と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセットまたは１）と結晶状態（セットまたは０）とに高速に変化しうる性質のため、メモリ装置に有効に使用されうる。非晶質状態の相変化物質は、低い反射性及び高い抵抗を有し、結晶状態の相変化物質は、高い反射性及び低い抵抗を有する。
【０００６】
カルコゲニド物質からなるメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルを読み出す動作は、カルコゲニド物質の抵抗を測定することによって行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち、一つの状態にして、一定の論理値を保持させる動作である。
【０００７】
メモリセルにデータを書き込む動作は、カルコゲニドを溶融点以上に加熱させた後、高速に冷却させて非晶質状態にするか、または溶融点以下の温度に加熱した後、一定時間その温度を維持した後に冷却させて、結晶状態にする。
【０００８】
図１Ａ及び図１Ｂは、２つの状態による相変化メモリセルをそれぞれ示す図面である。
【０００９】
メモリセル１０は、相変化物質１４上に形成される伝導性の上部電極１２を備える。伝導性の下部電極コンタクト（ＢＥＣ）１６は、上部電極１２及び相変化物質１４を伝導性の下部電極１８と連結させる。
【００１０】
図１Ａに示すように、メモリセル１０は、セット状態または０状態にある。この状態で相変化物質１４は、結晶状態である。図１Ｂに示すように、メモリセル１０は、リセット状態または１状態にある。この状態で相変化物質１４は、非晶質状態である。図１Ａ及び図１Ｂには、両方とも、メモリセル１０を通じて流れる電流を制御するセルトランジスタ２０が示されている。メモリセル１０に電流が流れれば、下部電極コンタクト１６は、相変化物質１４を加熱させて状態を変化させるヒータとして動作する。
【００１１】
図２は、図１の相変化メモリセルの等価回路図である。図２に示すように、図１の相変化メモリセル１０は、相変化物質ＧＳＴと、それに直列連結されたセルトランジスタ２０とで表現されうる。メモリセル１０のワードラインＷＬは、セルトランジスタ２０を利用してメモリセル１０の活性化を制御する。メモリセル１０を通じて流れる電流ＩＣＥＬＬ及びビットラインＢＬは、メモリセル１０のプログラムに利用される。
【００１２】
図３は、一般的な相変化メモリ装置の構造を示す図面である。図３に示すように、相変化メモリ装置３００は、メモリアレイ３１０、書き込みドライバＷＤ、カラムデコーダＹＤ、ローデコーダＸＤ及びセンス増幅部ＳＡＵを備える。
【００１３】
メモリアレイ３１０は、相変化物質ＧＳＴ及びセルトランジスタＣＴＲを含んでそれぞれ構成される複数のメモリセル１０と、ノードＮＡとそれに対応するメモリセル１０とを連結させるカラム選択トランジスタＣＳＴＲと、を備える。
【００１４】
書き込みドライバＷＤは、書き込み動作モードで、メモリセル１０にデータを書き込む。書き込みドライバＷＤの構造は、特許文献３などに開示されているので、その構造についての詳細な説明は省略する。ローデコーダＸＤは、書き込み動作時または読み出し動作時のローアドレスＸＡＤＤに応答して、データが書き込みまたは読み出しされるメモリセル１０を選択する。ローデコーダＸＤは、メモリセル１０のセルトランジスタＣＴＲのゲートが連結されたノードＮＣの電圧レベルを制御することによって、メモリセル１０を選択または非選択する。
【００１５】
カラムデコーダＹＤは、カラムアドレスＹＡＤＤに応答して、書き込み動作時または読み出し動作時に、データが書き込みまたは読み出しされるメモリセル１０とそれに対応するノードＮＡとを連結する。カラムデコーダＹＤは、カラム選択トランジスタＣＳＴＲのゲートが連結されたノードＮＢの電圧レベルを制御することによって、メモリセル１０と対応するノードＮＡを連結または遮断する。
【００１６】
センス増幅部ＳＡＵは、データ読み出し動作時にノードＮＡの電圧レベルを感知してデータ値を測定する。センス増幅部ＳＡＵは、センス増幅回路Ｓ／Ａ、センス増幅回路Ｓ／Ａの入力端と電源電圧ＶＣＣとの間に連結されるバイアストランジスタＢＴＲ、及び、ノードＮＡとセンス増幅回路Ｓ／Ａの前記入力端との間に連結されるクランプトランジスタＰＴＲを備える。センス増幅回路Ｓ／Ａの他の入力端には、基準電圧ＶＲＥＦが印加される。
【００１７】
バイアストランジスタＢＴＲは、読み出し動作モードで、バイアス電圧ＶＢＩＡＳによってターンオンされて選択されたメモリセルに読み出し電流を供給する。クランプトランジスタＰＴＲは、読み出し動作モードで、クランプ電圧ＶＣＬＡＭＰに応答してターンオンされて、ノードＮＡをクランプ電圧ＶＣＬＡＭＰからクランプトランジスタＰＴＲの閾電圧を引いた電圧レベルに維持させる。
【００１８】
図３に示すように、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤは、電源電圧ＶＣＣに応答して駆動される。そして、書き込み動作モード、読み出し動作モードまたは待機モードに関係なく、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤに印加される電源電圧ＶＣＣのレベルは一定に維持される。
【００１９】
しかし、書き込み動作モードで、相変化物質の相変化を起こすのに十分な電流をメモリセル１０に伝達するために、相変化メモリ装置３００は、各ノードＮＡ、ＮＢ、ＮＣに印加される電圧を高いレベルに維持する必要がある。また、読み出し動作モードまたは待機モードでは、製造工程の微細化によって、動作の信頼性を確保するために駆動電圧のレベルを下げることが必要である。
【特許文献１】米国特許第６,４８７,１１３号明細書
【特許文献２】米国特許第６,４８０,４３８号明細書
【特許文献３】韓国特許出願第２００４−４５８４９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明が解決しようとする技術的課題は、動作モードに応じて必要な駆動電圧の電圧レベルを調節することができる相変化メモリ装置を提供するところにある。
【００２１】
本発明が解決しようとする他の技術的課題は、動作モードに応じて必要な駆動電圧の電圧レベルを調節することができる相変化メモリ装置の駆動方法を提供するところにある。
【課題を解決するための手段】
【００２２】
前記技術的課題を解決するための本発明の実施形態に係る相変化メモリ装置は、複数のメモリセルを備えるメモリアレイ、書き込み昇圧回路及び書き込みドライバを備える。
【００２３】
書き込み昇圧回路は、制御信号に応答して第１電圧を昇圧させて、第１制御電圧に出力し、第２動作モードまたは第３動作モードで、前記制御信号に応答して前記第１電圧を昇圧させて、第２制御電圧に出力する。
【００２４】
書き込みドライバは、前記第１制御電圧に応答して選択されたメモリセルにデータを書き込む。前記制御信号は、書き込み活性信号であり、前記第１電圧は、電源電圧である。前記第１動作モードは、書き込み動作モードであり、前記第２動作モードは、読み出し動作モードであり、前記第３動作モードは、待機モードである。前記第１制御電圧は、前記メモリセルの相変化を起こすのに十分に高い電圧であり、前記第２制御電圧は、前記第１制御電圧より低く、前記第１電圧より高い電圧レベルである。
【００２５】
相変化メモリ装置は、カラム昇圧制御部及びカラムデコーダをさらに備える。
【００２６】
カラム昇圧制御部は、前記第１動作モードで、前記制御信号に応答して前記第１電圧を昇圧させて、第３制御電圧に出力し、前記第２動作モード及び前記第３動作モードで、前記制御信号に応答して前記第１電圧を出力する。
【００２７】
カラムデコーダは、前記第１動作モードで、前記第３制御電圧に応答して、前記選択されたメモリセルに連結されたビットラインを選択し、前記第２動作モードで、前記第１電圧に応答して、前記選択されたメモリセルに連結されたビットラインを選択し、前記第３動作モードで、前記第１電圧に応答して、前記選択されたメモリセルに連結されたビットラインを非選択する。
【００２８】
前記カラム昇圧制御部は、カラム昇圧回路及びカラム選択部をさらに備える。
【００２９】
カラム昇圧回路は、前記第１動作モードで、前記制御信号に応答して前記第３制御電圧を発生させ、前記第２動作モードで、前記第１電圧を昇圧させて第４制御電圧に出力する。
【００３０】
カラム選択部は、前記制御信号に応答して、前記第３制御電圧及び前記第１電圧のうち何れか一つを出力する。前記第３制御電圧は、前記選択されたメモリセルに連結されたビットラインの活性化に十分に高い電圧であり、前記第４制御電圧は、前記第３制御電圧より低く、前記第１電圧より高い電圧レベルである。
【００３１】
相変化メモリ装置は、ロー昇圧制御部及びローデコーダをさらに備える。
【００３２】
ロー昇圧制御部は、前記第１動作モードでは、前記制御信号に応答して前記第１電圧を昇圧して第５制御電圧として出力し、前記第２動作モード及び前記第３動作モードでは、前記制御信号に応答して前記第１電圧を出力する。ローデコーダは、前記第１動作モードでは、前記第５制御電圧に応答して、前記選択されたメモリセルに連結されたワードラインを選択し、前記第２動作モードでは、前記第１電圧に応答して、前記選択されたメモリセルに連結されたワードラインを選択し、前記第３動作モードでは、前記第１電圧に応答して、前記選択されたメモリセルに連結されたワードラインを非選択する。
【００３３】
前記ロー昇圧制御部は、ロー昇圧回路及びロー選択部を備える。
【００３４】
ロー昇圧回路は、前記第１動作モードでは、前記制御信号に応答して前記第５制御電圧を発生させ、前記第２動作モードでは、前記第１電圧を昇圧させて第６制御電圧に出力する。ロー選択部は、前記制御信号に応答して、前記第５制御電圧及び前記第１電圧のうち何れか一つを出力する。
【００３５】
前記第５制御電圧は、前記選択されたメモリセルに連結されたワードラインの活性化に十分に高い電圧であり、前記第６制御電圧は、前記第５制御電圧より低く、前記第１電圧より高い電圧レベルであるである。前記メモリセルは、相変化物質を含み、前記相変化物質は、Ｇｅ、Ｓｂ及びＴｅを含む。また、前記メモリセルは、それぞれ前記相変化物質とセルトランジスタとが直列で連結される構造である。
【００３６】
前記技術的課題を解決するための本発明の他の実施形態に係る相変化メモリ装置は、複数の相変化メモリセルを備えるメモリアレイと、前記メモリセルから選択されたメモリセルにデータを書き込む書き込みドライバと、前記選択されたメモリセルに連結されたビットラインを選択するカラムデコーダと、前記選択されたメモリセルに連結されたワードラインを選択するローデコーダと、を備える相変化メモリ装置に関する。
【００３７】
第１動作モードで、前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダは、第１電圧が昇圧された制御電圧に応答して動作し、第２動作モード及び第３動作モードで、前記カラムデコーダ及び前記ローデコーダは、前記第１電圧に応答して動作する。
【００３８】
相変化メモリ装置は、昇圧回路及び選択部をさらに備える。昇圧回路は、前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、制御信号に応答して前記制御電圧をそれぞれ発生させる。
【００３９】
選択部は、前記カラムデコーダ及び前記ローデコーダにそれぞれ対応し、前記制御信号に応答して、入力される前記制御電圧及び前記第１電圧のうち何れか一つを選択して、対応する前記カラムデコーダ及び前記ローデコーダに印加する選択部をさらに備える。前記昇圧回路は、前記第２動作モード及び前記第３動作モードで、前記第１電圧を昇圧させてサブ制御電圧を発生させ、前記サブ制御電圧は、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有する。
【００４０】
前記技術的課題を解決するための本発明の他の実施形態に係る相変化メモリ装置は、複数の相変化メモリセルを備えるメモリアレイ、前記メモリアレイにデータを書き込む書き込みドライバ、前記データが書き込まれるメモリセルのビットラインを選択するカラムデコーダ、及び前記データが書き込まれるメモリセルのワードラインを選択するローデコーダを備える。
【００４１】
前記書き込みドライバ、前記カラムデコーダ及び前記ローデコーダは、それぞれ別途の電圧発生装置によって駆動される。前記電圧発生装置は、第１動作モードで、第１電圧が昇圧された制御電圧を発生させ、第２動作モード及び第３動作モードで、前記制御電圧より低い電圧レベルを有し、前記第１電圧より高い電圧レベルを有するサブ制御電圧を発生させる。
【００４２】
前記技術的課題を解決するための本発明の他の実施形態に係る相変化メモリ装置は、相変化物質及びセルトランジスタを含んで構成された複数の相変化メモリセルを備えるメモリアレイ、前記相変化メモリセルに連結されたビットラインと対応するデータラインを連結させる複数のカラム選択トランジスタ、及び前記データラインとセンス増幅部とを連結する制御ノードを備える。
【００４３】
相変化メモリ装置は、第１動作モードで前記制御ノード、前記カラム選択トランジスタのゲート、及び選択された相変化メモリセルのセルトランジスタのゲートに第１電圧が昇圧された制御電圧のうち、対応する制御電圧がそれぞれ印加される。
【発明の効果】
【００４４】
本発明に係る相変化メモリ装置及び駆動方法は、例えば、書き込み動作モードでは、書き込みドライバ、カラムデコーダ及びローデコーダに十分な書き込み電圧を供給し、読み出し動作モード及び待機動作モードでは、カラムデコーダ及びローデコーダに書き込み動作モードより低い電圧を印加することによって電流の損失を減らし、動作の信頼性を向上させうる。
【発明を実施するための最良の形態】
【００４５】
本発明とその動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００４６】
図４は、本発明の実施形態に係る相変化メモリ装置の構造を示す図面である。
【００４７】
前記技術的課題を解決するための本発明の実施形態に係る相変化メモリ装置４００は、複数のメモリセルを含むメモリアレイ４１０、書き込み昇圧回路ＰＵＭＰＷ、及び、書き込みドライバＷＤを備える。相変化メモリ装置４００は、カラム昇圧制御部４２０、カラムデコーダＹＤ、ロー昇圧制御部４３０、及び、ローデコーダＸＤをさらに備える。メモリアレイ４１０を構成する各メモリセル１０は、相変化物質ＧＳＴを含みうる。相変化物質ＧＳＴは、Ｇｅ、Ｓｂ及びＴｅを含みうる。
【００４８】
図５は、図４のカラム選択部の構造を示す回路図である。図６は、動作モードと、図４の相変化メモリ装置の各ノードの電圧レベルとの関係を示す図面である。
【００４９】
以下、図４ないし図６を参照して、本発明の実施形態に係る相変化メモリ装置の動作を説明する。
【００５０】
本発明の実施形態に係る相変化メモリ装置４００は、それぞれの動作モードに適した昇圧電圧を独立的に生成して、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動するための昇圧回路を備える。
【００５１】
特に、書き込み動作モードで、十分な電流生成のために、昇圧回路は、高電圧を出力し、待機モード及び読み出し動作モードで、昇圧回路は、相変化メモリ装置４００の動作の信頼性を阻害しない程度の電圧を出力する。
【００５２】
書き込み昇圧回路ＰＵＭＰＷは、第１動作モードで、制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧して第１制御電圧ＶＰＰ１として出力し、第２動作モードまたは第３動作モードで、制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧して第２制御電圧ＶＰＰ２として出力する。書き込みドライバＷＤは、第１制御電圧ＶＰＰ１に応答して、選択されたメモリセル１０にデータを書き込む。
【００５３】
ここで、制御信号ＷＥＮは、書き込み活性信号である。そして、第１電圧ＶＣＣは、電源電圧である。また、前記第１動作モードは、書き込み動作モードであり、前記第２動作モードは、読み出し動作モードであり、前記第３動作モードは、待機モードである。理解を容易にするために、以下では、書き込み動作モード、読み出し動作モード及び待機モードで表現する。
【００５４】
図３に示すように、従来の相変化メモリ装置３００の書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤは、電源電圧を直接受けて動作する。しかし、図４の相変化メモリ装置４００は、電源電圧を昇圧し、動作モードに応じて、昇圧によって発生する電圧レベルを異ならせて、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動する。
【００５５】
ここで、電源電圧は、外部から入力される電圧であるか、または外部から入力される電圧に応答して、内部電圧発生回路（図示せず）によって発生した電圧でありうる。
【００５６】
書き込み動作モードにおける相変化メモリ装置４００の動作を説明する。書き込み動作モードで、メモリアレイ４１０のメモリセル１０が、ローアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤに応答して選択されると仮定する。
【００５７】
書き込み動作モードでは、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動するために、書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧制御部４２０及びロー昇圧制御部４３０が全て動作する。
【００５８】
ロー昇圧制御部４３０は、書き込み動作モードで、制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧して第５制御電圧ＶＰＰ５として出力する。
【００５９】
ロー昇圧制御部４３０は、ロー昇圧回路ＰＵＭＰＲ及びロー選択部ＲＳを備える。ロー昇圧回路ＰＵＭＰＲは、第１動作モードで、制御信号ＷＥＮに応答して第５制御電圧ＶＰＰ５を発生させ、第２動作モードまたは第３動作モードで、第１電圧ＶＣＣを昇圧させて第６制御電圧ＶＰＰ６として出力する。
【００６０】
ロー選択部ＲＳは、制御信号ＷＥＮに応答して第５制御電圧ＶＰＰ５及び第１電圧のうち、何れか一つを出力する。制御信号ＷＥＮは、書き込み活性信号であるので、第１動作モード、すなわち、書き込み動作モードで活性化される。
【００６１】
それにより、ロー昇圧制御部４３０は、活性化された制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧して第５制御電圧ＶＰＰ５として出力する。ロー選択部ＲＳは、制御信号ＷＥＮが活性化されれば、第５制御電圧ＶＰＰ５を選択して出力し、制御信号ＷＥＮが非活性化されれば、第１電圧ＶＣＣを選択して出力する。ロー選択部ＲＳの構造は、カラム選択部ＣＳの構造と同じであり、後述する。
【００６２】
ロー選択部ＲＳから出力された第５制御電圧ＶＰＰ５は、ローデコーダＸＤを駆動し、ローデコーダＸＤは、入力されるローアドレスＸＡＤＤに対応するメモリセル１０のセルトランジスタＣＴＲのゲートに連結されたノードＮ６に電圧を印加して、メモリセル１０を選択する。
【００６３】
このとき、ノードＮ６に印加される電圧は、第５制御電圧ＶＰＰ５によって駆動される電圧である。第５制御電圧ＶＰＰ５は、選択されたメモリセル１０に連結されたワードラインの活性化に十分に高い電圧である。例えば、第５制御電圧ＶＰＰ５は、約３〜５Ｖの電圧でありうる。第５制御電圧ＶＰＰ５によって、メモリセル１０のセルトランジスタＣＴＲは、図３の相変化メモリ装置３００の書き込み動作モードより、そのターンオンされる程度がさらい大きくなる。
【００６４】
カラム昇圧制御部４２０は、第１動作モードで、制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧させて、第３制御電圧ＶＰＰ３に出力し、前記第２動作モード及び前記第３動作モードで、制御信号ＷＥＮに応答して第１電圧ＶＣＣを出力する。
【００６５】
カラムデコーダＹＤは、書き込み動作モードで、第３制御電圧ＶＰＰ３に応答して入力されるカラムアドレスＹＡＤＤによって選択されたメモリセル１０に連結されたビットラインＢＬを選択し、読み出し動作モードで、第１電圧ＶＣＣに応答してカラムアドレスＹＡＤＤによって選択されたメモリセル１０に連結されたビットラインＢＬを選択し、待機モードで、カラムデコーダＹＤは動作しない。カラム昇圧制御部４２０は、カラム昇圧回路ＰＵＭＰＣ及びカラム選択部ＣＳをさらに備える。
【００６６】
カラム昇圧回路ＰＵＭＰＣは、書き込み動作モードで、制御信号ＷＥＮに応答して第３制御電圧ＶＰＰ３を発生させ、読み出し動作モード及び待機モードで、第１電圧ＶＣＣを昇圧させて第４制御電圧ＶＰＰ４に出力する。
【００６７】
カラム選択部ＣＳは、制御信号ＷＥＮに応答して第３制御電圧ＶＰＰ３及び第１電圧ＶＣＣのうち、いずれか一つを出力する。制御信号ＷＥＮは、書き込み活性信号であるので、第１動作モード、すなわち、書き込み動作モードで活性化される。
【００６８】
それにより、カラム昇圧制御部４２０は、活性化された制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧させて、第３制御電圧ＶＰＰ３に出力し、カラム選択部ＣＳは、活性化された制御信号ＷＥＮに応答して第３制御電圧ＶＰＰ３を選択して、カラムデコーダＹＤに印加する。
【００６９】
図５にカラム選択部ＣＳの回路構造が示されている。カラム選択部ＣＳは、トランジスタＴＲ１ないしＴＲ６とインバータＩＮＶとを備える。書き込み動作モードで、制御信号ＷＥＮが活性化されれば、トランジスタＴＲ３はターンオンされ、トランジスタＴＲ４は、インバータＩＮＶによってターンオフされる。トランジスタＴＲ３がターンオンされれば、トランジスタＴＲ３とトランジスタＴＲ１との間のノードが接地電圧ＶＳＳレベルになり、トランジスタＴＲ５がターンオンされて、第３制御電圧ＶＰＰ３が出力される。
【００７０】
逆に、制御信号ＷＥＮがローレベルであれば、インバータＩＮＶによってトランジスタＴＲ４がターンオンされ、トランジスタＴＲ４とトランジスタＴＲ２との間のノードが接地電圧ＶＳＳレベルになる。それにより、トランジスタＴＲ６がターンオンされ、第１電圧ＶＣＣが出力される。
【００７１】
ロー選択部ＲＳも、カラム選択部ＣＳの構造と同じである。カラム選択部ＣＳ及びロー選択部ＲＳは、制御信号ＷＥＮに応答して入力される二つの電圧のうち、何れか一つを選択するマルチプレクサの機能を行う。図５のカラム選択部ＣＳの回路構造は、一つの例であり、これに限定されない。
【００７２】
第３制御電圧ＶＰＰ３によって駆動されるカラムデコーダＹＤは、メモリセル１０に連結されたビットラインＢＬを選択するスイッチを活性化するための電圧をノードＮ５に印加する。ここで、スイッチは、カラム選択トランジスタＣＳＴＲである。ノードＮ５に印加される電圧は、第３制御電圧ＶＰＰ３によって駆動される電圧である。
【００７３】
第３制御電圧ＶＰＰ３は、選択されたメモリセル１０に連結されたビットラインＢＬを選択するためのスイッチを活性化するために十分に高い電圧である。例えば、第３制御電圧ＶＰＰ３は、約３〜５Ｖの電圧でありうる。
【００７４】
第３制御電圧ＶＰＰ３によって、メモリセル１０とノードＮ４とを連結するカラム選択トランジスタＣＳＴＲは、図３の相変化メモリ装置３００の書き込み動作モードよりターンオンされる程度がさらに大きくなる。
【００７５】
書き込み動作モードで、書き込み昇圧回路ＰＵＭＰＷは、制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧して第１制御電圧ＶＰＰ１を出力し、書き込みドライバＷＤは、第１制御電圧ＶＰＰ１に応答してノードＮ４に書き込み電圧を印加する。
【００７６】
書き込み電圧は、前記第１制御電圧ＶＰＰ１によって駆動される電圧であり、第１制御電圧ＶＰＰ１は、メモリセル１０の相変化を起こすために十分に高い電圧である。例えば、第１制御電圧ＶＰＰ１は、約３〜５Ｖの電圧でありうる。
【００７７】
このように、第１動作モード、すなわち、書き込み動作モードで、書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧回路ＰＵＭＰＣ及びロー昇圧回路ＰＵＭＰＲは、それぞれ対応するノードＮ１、Ｎ２、Ｎ３で活性化された制御信号ＷＥＮに応答して、第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５を発生させる。
【００７８】
そして、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤは、それぞれ第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５に応答して、図３の相変化メモリ装置３００に比べて高い電圧を利用してノードＮ４、Ｎ５、Ｎ６を制御する。したがって、書き込み動作時に発生する電流の損失を減らしうる。
【００７９】
書き込み動作モードでの各ノードＮ１〜Ｎ６の電圧レベル状態が、図６に示されている。
【００８０】
読み出し動作モード及び待機モードである場合の相変化メモリ装置４００の動作を説明する。読み出し動作モードで、メモリアレイ４１０のメモリセル１０が選択されると仮定する。
【００８１】
読み出し動作モード及び待機モードで、制御信号ＷＥＮは非活性化され、書き込みドライバＷＤは動作しない。書き込み昇圧回路ＰＵＭＰＷは、非活性化された制御信号ＷＥＮに応答して、第２制御電圧ＶＰＰ２をノードＮ１に発生させる。第２制御電圧ＶＰＰ２は、第１制御電圧ＶＰＰ１より低く、第１電圧ＶＣＣより高い電圧レベルである。例えば、第２制御電圧ＶＰＰ２の電圧レベルは、第１電圧ＶＣＣの電圧レベルと約３Ｖとの間に位置しうる。
【００８２】
第２制御電圧ＶＰＰ２は、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内に書き込み昇圧回路ＰＵＭＰＷが第１制御電圧ＶＰＰ１を発生させる機能を行う。すなわち、書き込み動作モードではない場合にも、第１制御電圧ＶＰＰ１より低いレベルを有するが、第１電圧ＶＣＣを昇圧させた第２制御電圧ＶＰＰ２を発生させることによって、書き込み動作モードに転換された場合にも、第１制御電圧ＶＰＰ１を高速で発生させうる。
【００８３】
待機モードで、バイアストランジスタＢＴＲは、バイアス電圧ＶＢＩＡＳによってターンオンされて、センスアンプの入力端子を第１電圧ＶＣＣレベルに維持させる。読み出し動作モードで、クランプトランジスタＰＴＲは、クランプ電圧ＶＣＬＡＭＰに応答してターンオンされて、ノードＮ４を、クランプ電圧ＶＣＬＡＭＰからクランプトランジスタＰＴＲの閾電圧を引いた電圧のレベルに維持させる。
【００８４】
カラム昇圧回路ＰＵＭＰＣは、読み出し動作モード及び待機動作モードで、非活性化された制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧させた第４制御電圧ＶＰＰ４をノードＮ２に出力する。第４制御電圧ＶＰＰ４は、第３制御電圧ＶＰＰ３より低く、第１電圧ＶＣＣより高い電圧レベルである。例えば、第４制御電圧ＶＰＰ４の電圧レベルは、第１電圧ＶＣＣの電圧レベルと約３Ｖとの間に位置しうる。
【００８５】
第４制御電圧ＶＰＰ４も、第２制御電圧ＶＰＰ２と同様に、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内にカラム昇圧回路ＰＵＭＰＣが第３制御電圧ＶＰＰ３を発生させる機能を行う。
【００８６】
すなわち、書き込み動作モードではない場合にも、第３制御電圧ＶＰＰ３より低いレベルを有するが、第１電圧ＶＣＣを昇圧させた第４制御電圧ＶＰＰ４を発生させることによって書き込み動作モードに転換された場合にも、第３制御電圧ＶＰＰ３を高速で発生させうる。
【００８７】
読み出し動作モードで、カラム選択部ＣＳは、第１電圧ＶＣＣを選択してカラムデコーダＹＤに出力する。そして、カラムデコーダＹＤは、第１電圧ＶＣＣに応答して、カラム選択トランジスタＣＳＴＲのゲートに連結されたノードＮ５の電圧レベルを制御する。したがって、カラム選択トランジスタＣＳＴＲはターンオンされ、メモリセル１０から読み出されたデータをノードＮ４に伝送する。
【００８８】
書き込み動作モードで、カラム選択トランジスタＣＳＴＲが第３制御電圧ＶＰＰ３に応答してターンオンされるが、読み出し動作モードでは、カラム選択トランジスタＣＳＴＲが第１電圧ＶＣＣに応答してターンオンされる。
【００８９】
待機モードで、カラムデコーダＹＤは、カラム選択部ＣＳから第１電圧ＶＣＣを受けるが、カラムデコーダＹＤは動作せず、カラム選択トランジスタＣＳＴＲも非選択され、ノードＮ５は、接地電圧ＶＳＳレベルになる。
【００９０】
ロー昇圧回路ＰＵＭＰＲは、読み出し動作モード及び待機動作モードで非活性化された制御信号ＷＥＮに応答して第１電圧ＶＣＣを昇圧させた第６制御電圧ＶＰＰ６をノードＮ３に出力する。第６制御電圧ＶＰＰ６は、第５制御電圧ＶＰＰ５より低く、第１電圧ＶＣＣより高い電圧レベルである。例えば、第６制御電圧ＶＰＰ６の電圧レベルは、第１電圧ＶＣＣの電圧レベルと約３Ｖとの間に位置しうる。
【００９１】
第６制御電圧ＶＰＰ６も、第２制御電圧ＶＰＰ２と同様に、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内にロー昇圧回路ＰＵＭＰＲが第５制御電圧ＶＰＰ５を発生させる機能を行う。
【００９２】
すなわち、書き込み動作モードではない場合にも、第５制御電圧ＶＰＰ５より低いレベルを有するが、第１電圧ＶＣＣを昇圧させた第６制御電圧ＶＰＰ６を発生させることによって書き込み動作モードに転換された場合にも、第５制御電圧ＶＰＰ５を高速で発生させうる。
【００９３】
読み出し動作モードで、ロー選択部ＲＳは、第１電圧ＶＣＣを選択してローデコーダＸＤに出力する。そして、ローデコーダＸＤは、第１電圧ＶＣＣに応答してメモリセル１０のセルトランジスタＣＴＲのゲートに連結されたノードＮ６の電圧レベルを制御する。したがって、セルトランジスタＣＴＲはターンオンされる。
【００９４】
書き込み動作モードで、セルトランジスタＣＴＲは、第５制御電圧ＶＰＰ５に応答してターンオンされるが、読み出し動作モードでは、セルトランジスタＣＴＲは、第１電圧ＶＣＣに応答してターンオンされる。
【００９５】
待機モードで、ローデコーダＸＤは、ロー選択部ＲＳから第１電圧ＶＣＣを受けるが、動作せず、セルトランジスタＣＴＲも非選択され、ノードＮ６は、接地電圧ＶＳＳレベルになる。
【００９６】
第１電圧ＶＣＣに応答して、動作モードによって相異なる電圧レベルを有する制御電圧を発生させる書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧回路ＰＵＭＰＣ及びロー昇圧回路ＰＵＭＰＲの構造は、公知の差同増幅器型昇圧回路など、多様であり、当業者ならば、昇圧回路の構造及び動作を理解できるので、その詳細な説明は省略する。
【００９７】
カラムデコーダＹＤ及びローデコーダＸＤの構造及び動作も、当業者ならば理解できるので、その詳細な説明を省略する。また、第１制御電圧ＶＰＰ１ないし第６制御電圧ＶＰＰ６の電圧レベルについて具体的な数値を挙げて説明したが、このような電圧レベルは、本発明の相変化メモリ装置４００の動作のための一つの実施形態であり、これに限定されるものではない。
【００９８】
本発明の実施形態に係る相変化メモリ装置４００で、第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルは、第１電圧ＶＣＣの電圧レベルより大きいものとして説明された。第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルが第１電圧ＶＣＣの電圧レベルより大きい理由は、相変化メモリ装置４００が再び書き込み動作モード状態になれば、短時間内に第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルを第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５の電圧レベルに昇圧させるためである。
【００９９】
しかし、他の実施形態として、第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６の電圧レベルは、第１電圧ＶＣＣの電圧レベルと同じでありうる。すなわち、制御信号ＷＥＮが活性化された場合、第１制御電圧ＶＰＰ１、第３制御電圧ＶＰＰ３及び第５制御電圧ＶＰＰ５の電圧レベルに昇圧される時間が、前記実施形態より長くなりうるが、書き込み昇圧回路ＰＵＭＰＷ、カラム昇圧回路ＰＵＭＰＣ及びロー昇圧回路ＰＵＭＰＲは、制御信号ＷＥＮが非活性化された場合には、第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６を出力せず、第１電圧ＶＣＣを出力してもよい。
【０１００】
本発明の実施形態に係る相変化メモリ装置４００は、書き込み動作モードで高い電圧レベルを利用して、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動し、読み出し動作モード及び待機モードでは、書き込み動作モードより低い電圧レベルを利用して、書き込みドライバＷＤ、カラムデコーダＹＤ及びローデコーダＸＤを駆動することによって、書き込み動作時の消費電流を減少させ、動作の信頼性を向上させうる。
【０１０１】
本発明の他の実施形態に係る相変化メモリ装置において、特許請求の範囲で使用された用語のうちサブ制御電圧は、前述した第２制御電圧ＶＰＰ２、第４制御電圧ＶＰＰ４及び第６制御電圧ＶＰＰ６を意味し、制御ノードは、ノードＮ４を意味する。
【０１０２】
また、本発明の実施形態が、Ｇｅ、Ｓｂ及びＴｅから構成される相変化物質を備える相変化メモリ装置について説明しているが、印加される電流または電圧によって状態が変化するいかなる適当な物質によって形成されたメモリ装置にも適用可能であるということを、当業者ならば分かる。
【０１０３】
以上のように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。
【０１０４】
したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【０１０５】
本発明は、相変化メモリ装置に関連した技術分野に好適に適用されうる。
【図面の簡単な説明】
【０１０６】
【図１Ａ】相変化メモリセルを示す図面である。
【図１Ｂ】相変化メモリセルを示す図面である。
【図２】図１の相変化メモリセルの等価回路図である。
【図３】一般的な相変化メモリ装置の構造を示す図面である。
【図４】本発明の実施形態に係る相変化メモリ装置の構造を示す図面である。
【図５】図４のカラム選択部の構造を示す回路図である。
【図６】動作モードによって、図４の相変化メモリ装置の各ノードの電圧レベルを示す図面である。
【符号の説明】
【０１０７】
１０  メモリセル
４００  相変化メモリ装置
４１０  メモリアレイ
４２０  カラム昇圧制御部
４３０  ロー昇圧制御部
ＰＵＭＰＷ  書き込み昇圧回路
ＰＵＭＰＣ  カラム昇圧回路
ＰＵＭＰＲ  ロー昇圧回路
ＷＤ  書き込みドライバ
ＹＤ  カラムデコーダ
ＸＤ  ローデコーダ
ＷＥＮ  制御信号
ＶＣＣ  第１電圧
ＶＰＰ１〜ＶＰＰ６  第１制御電圧〜第６制御電圧
ＲＳ  ロー選択部
ＣＳ  カラム選択部
ＢＬ  ビットライン
ＣＳＴＲ  カラム選択トランジスタ
ＳＡＵ  センス増幅部
ＶＲＥＦ  基準電圧
ＶＢＩＡＳ  バイアス電圧
ＶＣＬＡＭＰ  クランプ電圧
Ｓ／Ａ  センス増幅回路
ＰＴＲ  クランプトランジスタ
Ｎ１〜Ｎ６  ノード
ＧＳＴ  相変化物質
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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