(57)【要約】【課題】バンプ電極をめっき法にて形成する際に、バンプ電極となるめっき膜の異常成長を防ぐ。【解決手段】正常なダイオード素子が形成されているチップ領域では、順方向電流が逆方向電流より大きくなり、異常ダイオード素子が形成されているチップ領域では、順方向電流ＩＦ２が逆方向電流ＩＲ２より小さくなる条件（ＩＦ２＜ＩＲ２）のパルス電圧を印加することによってバンプ電極となるＡｇ膜をめっき成長させる。また、順方向電圧が印加される時間は、逆方向電圧が印加される時間より長くなるようにする。【選択図】図１０
2007329409.tif 000002
【特許請求の範囲】
【請求項１】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハに複数の半導体素子を形成する工程、
（ｂ）前記半導体ウエハの主面に選択的に第１の金属膜を形成する工程、
（ｃ）前記第１の金属膜を下地膜とし、めっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する工程、
を含み、
前記（ｃ）工程では、前記半導体ウエハに裏面から順方向成分および逆方向成分を有する第１の電圧を印加することによるめっき処理を行い、
前記めっき処理中においては、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように前記第１の電圧を設定することを特徴とする半導体装置の製造方法。
【請求項２】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハに複数の半導体素子を形成する工程、
（ｂ）前記半導体ウエハの主面に選択的に第１の金属膜を形成する工程、
（ｃ）前記第１の金属膜を下地膜とし、めっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する工程、
を含み、
前記（ｃ）工程では、直流電源を用いて前記半導体ウエハに裏面から順方向成分および逆方向成分を有するパルス電圧を印加することによるめっき処理を行い、
前記めっき処理中においては、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように前記パルス電圧を設定することを特徴とする半導体装置の製造方法。
【請求項３】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハに複数の半導体素子を形成する工程、
（ｂ）前記半導体ウエハの主面に選択的に第１の金属膜を形成する工程、
（ｃ）前記第１の金属膜を下地膜とし、めっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する工程、
を含み、
前記（ｃ）工程では、前記半導体ウエハに裏面から順方向成分および逆方向成分を有する第１の電圧を印加することによるめっき処理を行い、
前記めっき処理中においては、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように前記第１の電圧を設定し、
前記第１の電圧の印加時には、前記順方向成分を印加する第１の時間を前記逆方向成分を印加する第２の時間より長くすることを特徴とする半導体装置の製造方法。
【請求項４】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハに複数の半導体素子を形成する工程、
（ｂ）前記半導体ウエハの主面に選択的に第１の金属膜を形成する工程、
（ｃ）前記第１の金属膜を下地膜とし、めっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する工程、
を含み、
前記（ｃ）工程では、前記半導体ウエハに裏面から順方向成分および逆方向成分を有する第１の電圧を印加することによる第１のめっき処理と、前記第１のめっき処理後の第２のめっき処理とを行い、
前記めっき処理中においては、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように前記第１の電圧を設定し、
前記第２のめっき処理は、前記半導体ウエハに交流電圧を印加することによって行うことを特徴とする半導体装置の製造方法。
【請求項５】
複数の半導体素子が形成され、主面に選択的に第１の金属膜が形成された半導体ウエハの前記主面上にて、前記第１の金属膜を下地膜としてめっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する半導体製造装置であって、
シーケンスコントローラと電源ユニットとを有し、
前記複数の突起電極の形成中には、前記半導体ウエハに裏面から順方向成分および逆方向成分を有する第１の電圧を印加し、
前記第１の電圧は、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように設定し、
前記第１の電圧の印加時には、前記シーケンスコントローラの設定により自動的に前記順方向成分および前記逆方向成分を交互に印加することを特徴とする半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体製造装置に関し、特に、めっき法にて突起電極を形成する工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平１１−８２１０号公報（特許文献１）には、めっき法にてＡｕ（金）膜を形成する際に、まずめっき液に交流電流を流すことによって下地金属膜表面の酸化膜を除去し、次いでめっき液に直流電流を流すことによって下地金属膜上にＡｕ膜を形成することにより、Ａｕ膜と下地金属膜との密着性を向上する技術が開示されている。
【０００３】
特開平７−１９７２９９号公報（特許文献２）には、めっき装置におけるアノード電極への電流出力を適宜切り替えることによって、ウエハ上に均一な高さのバンプ電極を形成する技術が開示されている。
【０００４】
特開２００２−１４６５９５号公報（特許文献３）には、電解めっき法にてウエハにめっき膜を成膜する際に、ウエハのめっき膜が形成される側とは反対側に交流印加電極を接続し、その交流印加電極に交流電力を印加することによって、ウエハ面内におけるめっき膜の膜厚均一性を高める技術が開示されている。
【０００５】
特開平６−３２６１１３号公報（特許文献４）には、めっき開始時から所定時間は定電圧源を用いてめっき処理を実施し、以降は定電流源を用いてめっき処理を実施することにより、めっき処理開始時から定常状態と同様のめっき処理を行える技術が開示されている。
【０００６】
特開２００３−６４４７９号公報（特許文献５）には、無電解めっき処理の前処理として基板（ウエハ）に交流電力を印加し、基板の表面の負電荷を除去する技術が開示されている。
【特許文献１】特開平１１−８２１０号公報
【特許文献２】特開平７−１９７２９９号公報
【特許文献３】特開２００２−１４６５９５号公報
【特許文献４】特開平６−３２６１１３号公報
【特許文献５】特開２００３−６４４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
Ａｇ（銀）バンプ電極とリード（ジュメット線）とが圧着接続されて形成されるガラスパッケージダイオードの製造工程においては、バンプ電極を形成するに当たってめっき法が用いられている。バンプ電極をめっき法で形成するには、たとえばめっき膜の下地となる金属膜を蒸着法およびリフトオフ法を用いて半導体基板（以下、単に基板と記す）の主面に選択的に形成した後に、めっき法を用いてその下地膜上にめっき膜を成長させる手段が用いられる。本発明者は、このような手段でバンプ電極を形成する際に以下のような課題が存在することを見出した。
【０００８】
すなわち、上記めっき法によるめっき膜形成時には、浴槽めっき装置を用いて基板をめっき液中に浸し、基板の裏面に順方向電圧を印加し、基板に形成されたダイオード素子のダイオード特性を利用して基板主面の下地膜に電流を流すことによってめっき膜を成長させる。この時、ダイオード素子形成工程時に基板に付着した異物の残留等の原因により、ダイオード特性とならずに逆方向電流を流してしまうダイオード素子が現れる場合があり、そのようなダイオード素子上では、めっき膜が異常に成長し過ぎて周囲のバンプ電極となるめっき膜とつながってしまう不具合が生じる。また、めっき膜が異常に成長し過ぎた場合（たとえば、厚さ９０μｍの基板に対して厚さ１５０μｍ〜２００μｍのめっき膜）には、めっき膜が異常に成長し過ぎた個所に応力が集中し、基板が割れてしまう場合がある。
【０００９】
本発明の目的は、バンプ電極をめっき法にて形成する際に、バンプ電極となるめっき膜の異常成長を防ぐことのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置の製造方法は、めっき法にて形成された突起電極を有する半導体装置の製造方法であり、
（ａ）半導体ウエハに複数の半導体素子を形成する工程、
（ｂ）前記半導体ウエハの主面に選択的に第１の金属膜を形成する工程、
（ｃ）前記第１の金属膜を下地膜とし、めっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する工程、
を含み、
前記（ｃ）工程では、前記半導体ウエハに裏面から順方向成分および逆方向成分を有する第１の電圧を印加することによるめっき処理を行い、
前記めっき処理中においては、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように前記第１の電圧を設定するものである。
（２）また、本発明による半導体製造装置は、複数の半導体素子が形成され、主面に選択的に第１の金属膜が形成された半導体ウエハの前記主面上にて、前記第１の金属膜を下地膜としてめっき法にて前記第１の金属膜上に前記複数の半導体素子と電気的に接続する複数の前記突起電極を形成する半導体製造装置であり、
シーケンスコントローラと電源ユニットとを有し、
前記複数の突起電極の形成中には、前記半導体ウエハに裏面から順方向成分および逆方向成分を有する第１の電圧を印加し、
前記第１の電圧は、前記複数の半導体素子のうち正常な前記半導体素子では順方向電流が逆方向電流より大きくなり、前記複数の半導体素子のうち異常がある前記半導体素子では順方向電流が逆方向電流より小さくなるように設定し、
前記第１の電圧の印加時には、前記シーケンスコントローラの設定により自動的に前記順方向成分および前記逆方向成分を交互に印加するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
バンプ電極（突起電極）をめっき法にて形成する際に、異常がある半導体（ダイオード）素子があるチップ領域では順方向電流が逆方向電流小さくなるように半導体ウエハに電圧を印加するので、バンプ電極となるめっき膜の異常成長を防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００１９】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばバンプ電極とリード（ジュメット線）とが圧着接続されて形成されるガラスパッケージダイオードである。この本実施の形態の半導体装置の製造工程について図１〜図１７を用いて説明する。
【００２３】
まず、ｎ型不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体ウエハ）１を用意する。このｎ型高濃度基板１にドープされたｎ型不純物の濃度は、たとえば１×１０１９個／ｃｍ３〜１×１０２０個／ｃｍ３程度とすることを例示できる。
【００２４】
続いて、ｎ型高濃度基板１の主面上にｎ型不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層２を形成する。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされたｎ型不純物の濃度は、１×１０１６個／ｃｍ３〜１×１０１９個／ｃｍ３程度とすることを例示できる。
【００２５】
続いて、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面に膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜３を形成する。
【００２６】
次に、図２に示すように、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜４を成膜し、このフォトレジスト膜４をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、そのフォトレジスト膜４をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。
【００２７】
次に、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層７を形成する。続いて、Ｎ２（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるｐｎ接合を形成し、ダイオード素子を形成することができる。
【００２８】
次に、図３に示すように、開口部６内を含むフォトレジスト膜４上に、たとえば蒸着法を用いてＰｄ（パラジウム）とＡｇ（銀）からなる膜厚１．０μｍ程度の金属膜（第１の金属膜）８を堆積する。続いて、図４に示すように、リフトオフ法によってフォトレジスト膜４を除去し、金属膜８を開口部６内に残す。次いで、図５に示すように、めっき法により、たとえばＡｇ膜を開口部６内の金属膜８から成長させることによって、高さ３５μｍ程度のバンプ電極（突起電極）ＢＭＰを形成する。
【００２９】
ところで、上記ｎ型高濃度基板１は、複数のチップ領域ＣＡ１に区画され、そのチップ領域の各々に上記ダイオード素子は形成される。上記バンプ電極ＢＭＰの形成時において、ダイオード素子形成工程時にｎ型高濃度基板１に付着した異物の残留等の原因により、ダイオード特性とならずに逆方向電流を流してしまうダイオード素子が現れる場合がある。そのような異常ダイオード素子が形成されてしまったチップ領域ＣＡ２では、バンプ電極ＢＭＰとなるはずのＡｇ膜ＵＡが異常成長し、周囲のチップ領域ＣＡ１のバンプ電極ＢＭＰとつながってしまう不具合が生じる（図６参照）。このようにＡｇ膜ＵＡが異常成長してしまった場合（たとえば、厚さ９０μｍのｎ型高濃度基板１に対して厚さ１５０μｍ〜２００μｍのＡｇ膜ＵＡ）には、異常成長したＡｇ膜ＵＡが存在する部分に応力が集中し、ｎ型高濃度基板１が割れてしまう虞がある。
【００３０】
そこで、本実施の形態１では、正常なダイオード素子が形成されているチップ領域ＣＡ１および異常ダイオード素子が形成されているチップ領域ＣＡ２における順方向電流（ＩＦ）・電圧（ＶＦ）特性および逆方向電流（ＩＲ）・電圧（ＶＲ）特性を確認し、以下の条件を満たす状況下でバンプ電極ＢＭＰとなるＡｇ膜をめっき成長させる。すなわち、正常なダイオード素子が形成されているチップ領域ＣＡ１では、順方向電流が逆方向電流より大きくなり（ＩＦ＞ＩＲ）、異常ダイオード素子が形成されているチップ領域ＣＡ２では、順方向電流が逆方向電流より小さくなる（ＩＦ＞ＩＲ）条件（電流・電圧特性）下でＡｇ膜をめっき成長させる（図７参照）。本実施の形態１では、ウエハ内で逆方向電流・電圧特性が異なるチップが存在（チップ領域ＣＡ１の逆方向電流・電圧特性（ＩＲ１）と、チップ領域ＣＡ２の逆方向電流・電圧特性（ＩＲ２）とが存在）する場合、チップ領域ＣＡ１のみめっき形成させるためには、ＩＲ２＞ＩＦ＞ＩＲ１となるような電圧条件（たとえば約１Ｖ以上）を設定する。この時、めっき槽ＰＴ中のめっき液ＰＬ中に浸したｎ型高濃度基板１に印加される電圧（第１の電圧）は、パルス電源（直流電源）ＰＰＳから印加されるパルス電圧であり、たとえば約８０分印加する（図８参照）。このパルス電圧は、時間（第１の時間）Ｔ１（たとえば約６秒）の間順方向電圧（たとえば約１５Ｖ）となるのに続いて時間（第２の時間）Ｔ２（たとえば約４秒）の間逆方向電圧（たとえば約１Ｖ）となることを繰り返す。ここで、図９は、そのようなパルス電圧を印加した際に正常なダイオード素子が形成されているチップ領域ＣＡ１に流れるパルス電流特性を示したものであり、図１０は、そのようなパルス電圧を印加した際に異常ダイオード素子が形成されているチップ領域ＣＡ２に流れるパルス電流特性を示したものである。図９において、順方向電圧を印加した際に流れる電流値ＩＦ１（たとえば約１．０×１０−４Ａ）と逆方向電圧を印加した際に流れる電流値ＩＲ１とを比較すると、絶対値では、ＩＦ１＞ＩＲ１である。また、図１０において、順方向電圧を印加した際に流れる電流値ＩＦ２と逆方向電圧を印加した際に流れる電流値ＩＲ２とを比較すると、絶対値では、ＩＦ２＜ＩＲ２である。このような条件下でＡｇ膜をめっき成長させることにより、正常なダイオード素子が形成されているチップ領域ＣＡ１にのみバンプ電極ＢＭＰとなるＡｇ膜を成長させ、異常ダイオード素子が形成されているチップ領域ＣＡ２ではＡｇ膜の成長を抑制することができる（図１１参照）。それにより、ｎ型高濃度基板１に局所的に応力が集中してしまうことを防ぐことができるので、ｎ型高濃度基板１が割れてしまうことを防ぐことができる。
【００３１】
図８に示したようなパルス電源ＰＰＳを用いる代わりに、図１２に示すような電流源（電源装置）を用いてもよい。図１２（ａ）には、この電流源の回路の概略を示し、図１２（ｂ）には、この電流源の構造の概略を示し、図１２（ｃ）には、この電流源から発せられる電流の波形を示している。この電流源は、シーケンスコントローラＳＣ、交流電源ＶＡＣと順方向電圧を印加する直流電源ＶＦと逆方向電圧を印加する直流電源ＶＲとを含む電源ユニット、順方向電流表示ユニットＩＶＦ、電流設定ユニットＣＳＵ、パワーユニットＰＵおよび定電流ユニットＤＣＵ等からなる。シーケンスコントローラＳＣに備えられたスイッチＳＷ１、ＳＷ２、ＳＷ３の設定によりスイッチＳＷ４、ＳＷ５、ＳＷ６の動作が制御され、自動的に順方向および逆方向の印加電流が切り替えられる。スイッチＳＷ１、ＳＷ２、ＳＷ３は、いずれか１つをオンとすると、他の２つはオフとなる構造を有し、電流源は、スイッチＳＷ１がオンとなると逆方向電流（図１２（ｃ）中の領域Ａ参照）を流し、スイッチＳＷ２がオンとなると正弦波電流（図１２（ｃ）中の領域Ｂ参照）を流し、スイッチＳＷ３がオンとなると相対的に順方向成分が大きいパルス電流（図１２（ｃ）中の領域Ｃ参照）を流す。
【００３２】
次に、図１３に示すように、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法により、ｎ型高濃度基板１の裏面をエッチングする。
【００３３】
続いて、ｎ型高濃度基板１を洗浄した後、たとえばスパッタリング法を用いてｎ型高濃度基板１の裏面にＡｇ膜を堆積し、裏面電極１７を形成する。続いて、ｎ型高濃度基板１上に形成されたダイオードの単位素子をダイシングにより分割し、単位素子のダイオードを有する半導体チップ１８を形成する。
【００３４】
次に、図１４に示すように、ジュメット電極形成用の比較的長いジュメット線を用意する。このジュメット線は、たとえばＦｅ（鉄）およびＮｉを主成分とする合金から形成された円柱状の芯部と、その芯部の外周に形成されたＣｕを主成分とする被覆層とから形成されている。続いて、そのジュメット線を、たとえばダイヤモンドカッターなどを用いて所定の長さに切断し、ジュメット電極２１、２２を形成する。なお、ジュメット電極２２については、後の工程で用いるため、図１４中での図示は省略する。
【００３５】
次に、外部リード２３をジュメット電極２１の端面の中心位置またはその近傍に接続（溶接）し、外部リード２４をジュメット電極２２の端面の中心位置またはその近傍に接続（圧着）する。この外部リード２３とジュメット電極２１との接続、および外部リード２４とジュメット電極２２との接続には、たとえばアーク溶接法またはスポット溶接法などを適用することができる。また、ジュメット電極２１、２２形成用のジュメット線の断面に外部リード２３（外部リード２４）を接続（溶接）した後に、ジュメット線を切断して、外部リード２３（外部リード２４）が接続（溶接）されたジュメット電極２１（ジュメット電極２２）を形成することもできる。なお、外部リード２４およびジュメット電極２２については、外部リード２３およびジュメット電極２１とほぼ同様の構造となるので、図１４中での図示は省略する。
【００３６】
次に、組立用治具２５を用いてガラス封止を行う。組立用治具２５の上面には、複数の円形の孔部が格子状に設けられている。孔部は、組立用治具２５の上面に形成されている。上記のように外部リード２３を接続したジュメット電極２１を、組立用治具２５の各孔部内に、ジュメット電極２１側を上に（外部リード２３側を下に）向けて挿入する。
【００３７】
次に、ガラス封止体となるガラス管２７にジュメット電極２１を嵌め合わせる。
【００３８】
次に、図１５に示すように、ガラス管２７内に、半導体チップ１８を投入する。これにより、半導体チップ１８が、ガラス管２７の孔内のジュメット電極２１上に配置される。この際、半導体チップ１８の主面（バンプ電極ＢＭＰ形成側の面）または裏面（裏面電極１７形成側の面）のいずれが上方を向いていてもよい。
【００３９】
次に、図１６に示すように、組立用治具２５の孔部内に、外部リード２４が接続されたジュメット電極２２を、ジュメット電極２２側を下に（外部リード２４側を上に）向けて挿入（投入）する。これにより、ジュメット電極２２はガラス管２７の孔内に嵌め合わされる。半導体チップ１８は、ジュメット電極２１、２２により挟まれる。そして、必要に応じて加圧器具（図示は省略）を用いてジュメット電極２２に対して荷重を加えることにより、半導体チップ１８に対してジュメット電極２１、２２を押圧した状態とする。
【００４０】
次に、ジュメット電極２１、２２、半導体チップ１８およびガラス管２７がセットされた組立用治具２５をガラス封止用の加熱装置（図示は省略）に投入し、所定の温度で加熱する。これにより、ガラス管２７が溶融して、ガラス管２７がジュメット電極２１、２２の外周面に融着する。加熱の後、冷却されてガラス管２７が硬化してガラス封止体となる。これにより、各部材が固定され、図１７に示すようなダイオードのパッケージが製造される。ガラス封止体とジュメット電極２１、２２の外周とが接着されるので、ジュメット電極２１とジュメット電極２２との間に位置する半導体チップ１８は気密封止される。製造されたパッケージは、組立用治具２５から取り出され、パッケージの極性を調べるための試験が行われ、パッケージのアノード側とカソード側とが判別され、必要に応じてマーキングが行われる。また、パッケージの配線基板への実装工程では、外部リード２３、２４が配線基板の配線パターンにはんだなどを介して接続される。
【００４１】
（実施の形態２）
本実施の形態２は、前記実施の形態１で説明しためっき法によるバンプ電極ＢＭＰ（図５参照）の形成後に、バンプ電極ＢＭＰの表面に生じた凹凸を平坦化するものである。
【００４２】
蒸着法にて成膜した金属膜８（図４参照）には表面に高さ１μｍ〜２μｍ程度の凸部が形成されてしまうことがある。このような凸部がめっき膜の下地となる金属膜８の表面に存在する状況下において、めっき法によりバンプ電極ＢＭＰを形成すると、バンプ電極ＢＭＰとなるＡｇ膜の成長に下地の金属膜８の表面の凸部の外形が反映され、バンプ電極ＢＭＰの表面に凸部が形成されてしまう場合がある。このような凸部がバンプ電極ＢＭＰの表面に形成されてしまった場合には、後の工程でバンプ電極ＢＭＰとジュメット線とを接続した際に、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうことから、バンプ電極ＢＭＰとジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまう不具合が生じる。また、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうことから、バンプ電極とジュメット線との接触強度が低下してしまう不具合も生じる。
【００４３】
そこで、本実施の形態２では、バンプ電極ＢＭＰ形成後に、さらに続けてめっき液ＰＬ（図８参照）中にてｎ型高濃度基板１に交流電流（図１８参照）を印加する。本発明者は、交流電源を用いためっき法によりバンプ電極ＢＭＰを形成しようとすると、バンプ電極ＢＭＰとなるＡｇ膜の表面の凸部をエッチングできることを見出した。つまり、交流電流は、一方の極性成分がめっき膜を成長させるように作用し、他方がエッチングするように作用するものである。それにより、後の工程でバンプ電極ＢＭＰとジュメット線とを接続した際に、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうことを防ぐことができるので、バンプ電極ＢＭＰとジュメット線との接続部での抵抗値の増加を防ぐことができる。すなわち、ダイオードの電圧特性が所望の特性と異なるものになってしまうことを防ぐことができる。また、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうことを防ぐことができるので、バンプ電極とジュメット線との接触強度の低下を防ぐことができる。
【００４４】
また、図１８に示した交流電流を印加する代わりに、順方向電流ＩＦと逆方向電流ＩＲとが同じ大きさ（ＩＦ＝ＩＲ）で、順方向電流ＩＦの印加時間と逆方向電流ＩＲの印加時間とが同じのパルス電流を印加してもよい（図１９参照）。このようなパルス電流を用いた場合でも、交流電流を用いた場合と同様の効果を得ることができる。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４６】
本発明の半導体装置の製造方法は、たとえばバンプ電極を有し、そのバンプ電極で外部と電気的に接続するダイオードの製造工程にて適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】異常成長しためっき膜を説明する要部平面図である。
【図７】めっき成長時における、順方向電流・電圧特性、正常なダイオード素子が形成されているチップ領域の逆方向電流・電圧特性、および異常なダイオード素子が形成されているチップ領域の逆方向電流・電圧特性を示す説明図である。
【図８】本発明の一実施の形態である半導体装置の製造工程中におけるめっき膜形成工程で用いるシステムの概要を示す説明図である。
【図９】図５に示した半導体装置の製造工程中において、基板中の正常なダイオード素子に流れるパルス電流特性を示す説明図である。
【図１０】図５に示した半導体装置の製造工程中において、基板中の異常なダイオード素子に流れるパルス電流特性を示す説明図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１２】（ａ）、（ｂ）および（ｃ）は、順方向印加と逆方向印加との切り替え機能を備えた電流源のそれぞれ回路図、構成図および電流波形図である。
【図１３】図５に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造工程中のめっき膜形成工程時に基板中の正常なダイオード素子に流れるパルス電流波形を示す説明図である。
【図１９】本発明の他の実施の形態である半導体装置の製造工程中のめっき膜形成工程時に基板中の正常なダイオード素子に流れるパルス電流波形を示す説明図である。
【符号の説明】
【００４８】
１  ｎ型高濃度基板（半導体ウエハ）
２  ｎ型低濃度層
３  酸化シリコン膜
４  フォトレジスト膜
６  開口部
７  ｐ型拡散層
８  金属膜（第１の金属膜）
１７  裏面電極
１８  半導体チップ
２１、２２  ジュメット電極
２３、２４  外部リード
２５  組立用治具
２７  ガラス管
ＢＭＰ  バンプ電極（突起電極）
ＣＡ１  チップ領域
ＣＡ２  チップ領域
ＣＳＵ  電流設定ユニット
ＤＣＵ  定電流ユニット
ＩＶＦ  順方向電流表示ユニット
ＰＬ  めっき液
ＰＰＳ  パルス電源（直流電源）
ＰＴ  めっき槽
ＰＵ  パワーユニット
ＳＣ  シーケンスコントローラ
ＳＷ１〜ＳＷ６  スイッチ
ＵＡ  Ａｇ膜
ＶＡＣ  交流電源
ＶＦ、ＶＲ  直流電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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