(57)【要約】【課題】  ヒューズを用いずに救済処理を行なう。【解決手段】  半導体チップに予備回路が形成されており、この予備回路の接続変更によって救済処理を行なう半導体装置において、前記半導体装置は、前記半導体チップと半導体装置の外部端子とを再配線層によって接続しており、この再配線層のパターンを変えて、前記予備回路の接続変更を行なっている。また、その製造方法において、前記半導体装置は、前記半導体チップと半導体装置の外部端子とを再配線層によって接続しており、形成された回路を検査する工程と、前記検査によって不良と判定された回路を、前記再配線層のパターンを変えて、前記予備回路に接続変更を行なう工程とによって、救済処理を行なう。【選択図】        図２
2007059700.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに予備回路が形成されており、この予備回路の接続変更によって救済処理を行なう半導体装置において、
前記半導体装置は、前記半導体チップと半導体装置の外部端子とを再配線層によって接続しており、この再配線層のパターンを変えて、前記予備回路の接続変更を行なっていることを特徴とする半導体装置。
【請求項２】
半導体チップに予備回路が形成されており、この予備回路の接続変更によって救済処理を行なう半導体装置の製造方法において、
前記半導体装置は、前記半導体チップと半導体装置の外部端子とを再配線層によって接続しており、
形成された回路を検査する工程と、
前記検査によって不良と判定された回路を、前記再配線層のパターンを変えて、前記予備回路に接続変更を行なう工程とによって、救済処理を行なうことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体装置がＷＣＳＰ型の半導体装置であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不良の回路に合わせたマスクパターンを予め作成し、マスクパターンを切り替えて露光を行なうことを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記回路が記憶回路であることを特徴とする請求項２乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、回路の接続変更によって救済処理を行なう半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばＤＲＡＭ(Dynamic Random Access Memory) ＳＲＡＭ(Static Random Access Memory)等の半導体記憶装置では、一定の記憶容量をもつ同種の記憶回路ブロックを、単一の半導体チップに複数形成して規格に適合する記憶容量としている。
【０００３】
このように同種の回路ブロックを複数形成する半導体装置では、規格に合わせた容量となる記憶回路ブロックに加えて、予備の記憶回路ブロックを形成する冗長構成とするのが一般的である。
【０００４】
冗長構成では、多数形成された記憶回路の一部に不良が生じた場合に、この不良の生じた回路を予備回路に切り替える救済処理が行なうことによって、半導体チップの一部に不良が生じた場合にも、全体として規格に適合した記憶容量を確保して良品とすることができるので、歩留を向上させることができる。
【０００５】
従来の救済処理では、メモリテストによって検出されたこうした回路のオン・オフは、メモリテストの結果から入力された情報に基づいて、例えば、所定のヒューズを切断させて行なっている。
【０００６】
このような予備回路と不良の回路とを切り替える救済処理のために、例えば記憶回路のブロックごとにヒューズを設け、ウェハプロセス終了後の試験結果に基づき、必要に応じて所望のヒューズを切断することによって、不良の回路をオフにして、代替となる予備回路をオンにして回路の接続状態を変更し、冗長構成による救済を行なっている。
【０００７】
また、このためのヒューズとして、従来の半導体装置では、例えば多結晶シリコン等の配線をレーザ光線の照射によって切断する、或いは過電流の通電によって切断する等の方法が用いられている。
【０００８】
また、半導体チップの小型化とともに、その製品外形の小型化も進められており、ＣＳＰ(Chip Size Package)型では製品外形が搭載する半導体チップと略同等のサイズとなっており、このＣＳＰ型半導体装置の封止及び外部端子の形成をウェハの状態でウェハプロセスを応用して行なうＷＣＳＰ(Wafer level Chip Size Package)等の技術が考えられている。
下記特許文献にはヒューズを有するＷＣＳＰ型の半導体装置に関する技術が記載されている。
【０００９】
【特許文献１】特開２００２−２８９６９２号公報
【特許文献２】特開２００２−３１９６３５号公報
【特許文献３】特開２００４−２３５１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
今後更に微細化が進展すると、物理的な欠陥が増加するとともに、動作マージンの不良速度不良等の性能低下による不良の発生が増加すると考えられ、超微細加工の半導体集積回路装置では、歩留の低下が懸念される。加えて、微細化に伴い動作電圧が低くなることに起因する動作不良の増加も予想される。
【００１１】
増加が予想される多くの欠陥を救済するためには、回路設計時にそれに応じた多くのプログラム素子や予備の素子を配置しておく必要があり、救済用回路に要する面積が増加することになる。また、ヒューズの形成及び切断のために工程数が増加することになる。
【００１２】
加えて、特にＷＣＳＰの場合には、ヒューズの切断のために開孔部が設けられており、この開孔部を通る再配線層が、切断されたヒューズを短絡させてしまうのを防ぐために、開孔部内のメタル膜をエッチング除去する必要があり、この除去に用いたエッチング液が残留してヒューズを腐食させることがある。
【００１３】
加えて、前記短絡を防止するために、レーザ照射用の開孔部を避けて再配線層を配置する場合には、再配線層のレイアウトの自由度が低下するという問題がある。
【００１４】
また、論理演算処理を行なうＭＰＵ(Micro Processing Unit)では、これまで動作周波数の高速化によって性能の向上を進めてきたが、更なる高速化を進めるにはリーク電流の増加或いは発熱量の増加といった問題の解決が難しくなるため、性能向上には限界がある。
【００１５】
加えて、微細化の進展により回路形成に必要な占有面積が縮小されてきていることから、単一の半導体チップに複数のＣＰＵ(Central Processing Unit)コアを搭載して性能向上を図るマルチコア構造が注目されている。
【００１６】
このマルチコア構造でも、歩留を向上させるために冗長構造を採用することが考えられるが、回路の接続が記憶回路よりも複雑になるため、半導体記憶装置のようにヒューズの切断で効率よく回路の切り替えを行なうことが難しい。
【００１７】
本発明の課題は、これらの問題点を解決し、ヒューズを用いずに救済処理を行なうことが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体チップに予備回路が形成されており、この予備回路の接続変更によって救済処理を行なう半導体装置において、前記半導体装置は、前記半導体チップと半導体装置の外部端子とを再配線層によって接続しており、この再配線層のパターンを変えて、前記予備回路の接続変更を行なっている。
【００１９】
また、その製造方法において、前記半導体装置は、前記半導体チップと半導体装置の外部端子とを再配線層によって接続しており、形成された回路を検査する工程と、前記検査によって不良と判定された回路を、前記再配線層のパターンを変えて、前記予備回路に接続変更を行なう工程とによって、救済処理を行なう。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、再配線層によって回路の接続を変更し、救済処理を行なうことができるという効果がある。
（２）本発明によれば、上記効果（１）により、ヒューズが不用になることから、ヒューズ素子配置面積を削減して、半導体チップのサイズを縮小することが可能になるという効果がある。
（３）本発明によれば、上記効果（１）により、ヒューズの形成工程及び切断工程が不用となるため、工程数が削減され、効率的に救済処理を行なうことができるという効果がある。
（４）本発明によれば、上記効果（１）により、ウェハの状態でホトリソグラフィ技術によって微細なパターンを形成することができるという効果がある。
（５）本発明によれば、上記効果（４）により、回路の接続を変更する自由度が高くなるという効果がある。
（６）本発明によれば、上記効果（４）により、より複雑な接続変更も可能になるという効果がある。
【発明を実施するための最良の形態】
【００２１】
（実施の形態１）
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
図１は、本発明の一実施の形態であるＷＣＳＰ型の半導体装置を示す部分縦断面図である。
本実施の形態の半導体装置では、単結晶シリコン等の半導体基板１に設けられた複数の素子形成領域に、トランジスタ等の複数の半導体素子を形成し、酸化シリコン等を用いた層間絶縁膜２を介して形成したアルミニュウム合金等を用いた配線層３によって半導体基板１に設けられた半導体素子を接続してＤＲＡＭ等の所定の回路を構成している。
【００２３】
この配線層３では、最上層の金属配線層３が窒化シリコン等の無機材料を用いた保護絶縁膜４によって被覆され、この保護絶縁膜４を部分的に開口して露出させた金属配線層３の端部がパッド５となっており、このパッド５が形成した回路の接続端子として機能する。
【００２４】
従来は、こうした集積回路形成工程の完了したウェハをダイシングにより半導体チップに個片化し、個片化した半導体チップのパッドを、例えばボンディングワイヤ等により半導体装置の外部端子となるリードに接続した後に、全体をエポキシ樹脂等により封止していた。しかし、ＷＣＳＰでは、個片化前のウェハの状態で、ウェハプロセスを応用して半導体装置の封止及び外部端子の形成を行なう。
【００２５】
具体的に以降のＷＣＳＰ工程では、先ず、最上層配線層を覆う無機材料の保護絶縁膜４の上に、感光性ポリイミド樹脂等の有機材料を用いた保護絶縁膜６を形成し、有機保護絶縁膜６及び無機保護絶縁膜４に開口設けてパッド５を露出させた後に、有機保護絶縁膜６の上に再配線層７を形成する。
【００２６】
続いて、この再配線層７を、有機材料を用いた表面保護絶縁膜８によって被覆し、再配線層７の一端は前記保護絶縁膜４の開口に露出したパッド５と接続し、他端は表面保護絶縁膜８に設けた開口に露出され、この露出部分にハンダ等を用いて半導体装置の外部端子となるバンプ電極９を形成する。
【００２７】
この後、隣接する素子形成領域間のスクライビング領域にてウェハを切断して、夫々の素子形成領域を個々の半導体装置に分離するダイシングを行い、半導体装置を個片化して、製品が完成する。
【００２８】
本実施の形態では、前記回路は、多数の回路を形成したブロックを複数有する集積回路となっており、前述した再配線層７のパターンを変更することによって、冗長構成の救済処理を行なう。図２に示すのは救済処理の概要を示すフロー図である。
【００２９】
先ず、保護絶縁膜４を開口してパッド５を露出させた集積回路形成を行ない、図３に示すように、複数の半導体チップ１０が一体となったウェハ１１の状態で、記憶回路のメモリセルに、規定の条件でデータが書き込めるか、また書き込んだデータが規定の条件で読み出されるかを調べるプローブ検査を行なって電気的欠陥データを取得する。
【００３０】
検査の結果は電気的欠陥データとして出力され記録媒体に保存される。本実施の形態の半導体装置では、各半導体チップ１０に、拡大して示すように４個の回路ブロックＡ，Ｂ，Ｃ，Ｄと、予備の回路ブロックＥが配置されている。図４に検査結果を示すように、回路ブロックＡ，Ｂ，Ｃ，Ｄのすべてが正常に動作すれば良品となり、回路ブロックＡ，Ｂ，Ｃ，Ｄ何れかが正常に動作しなければ、そのブロックを特定して欠陥Ａ，欠陥Ｂ，欠陥Ｃ，欠陥Ｄとなる。
【００３１】
救済処理では、プローブ検査によって得られた欠陥データに基づいて、欠陥のある回路ブロックをオフとし、代替となる回路ブロックをオンにするために必要なマスクパターンを選択して、再配線層７の感光レシピを作成する。
【００３２】
予め、図５に示すように、良品，欠陥Ａ，欠陥Ｂ，欠陥Ｃに対応した再配線パターンマスクを作成しておく。これらの再配線パターンマスクは、単一のマスク１２に複数のマスクパターン１３を作成し、図６に示すように所定のマスクパターン以外をマスキングブレード１４によって覆うことで、マスクの交換等を不用として、効率的に露光作業を行なうことが出来る。
【００３３】
ＷＣＳＰ工程では、有機保護絶縁膜６が形成され、その上に堆積させた金属膜をホトリソグラフィによるパターニングして再配線層７を形成するが、パターニングに用いるレジストマスク作成の再配線層感光工程にて、前述した感光レシピに従い、欠陥に対応したマスクパターン１３を選択して露光処理を行なう。
【００３４】
再配線層７のパターンの具体例を図７及び図８に示す。ここで、図７に示すのは回路ブロックＡ，Ｂ，Ｃ，Ｄがすべて正常に動作する良品の場合であり、外部端子となるバンプ電極９と、回路ブロックＡ，Ｂ，Ｃ，Ｄのパッド５とを、再配線層７によって、それぞれ接続している。
【００３５】
これに対して、図８に示すのは回路ブロックＡに欠陥がある欠陥Ａの場合であり、外部端子となるバンプ電極９と、回路ブロックＢ，Ｃ，Ｄのパッド５とは、図７の場合と同様に再配線層７によって、それぞれ接続する。
【００３６】
しかし、欠陥のある回路ブロックＡのパット５には再配線層７を接続せずに、図７では回路ブロックＡのパッド５と接続されていたバンプ電極９と、予備の回路ブロックＥのパッド５とを再配線層７によって接続し、欠陥のある回路ブロックＡから回路ブロックＥへの切り替えを行なって、半導体チップ全体として規格に適合した良品とする救済処理が行なわれる。  
【００３７】
このように再配線マスクパターン１３の変更により、再配線層感光工程では、欠陥に対応させて露光パターンを変えてレジストマスクを作成し、このレジストマスクを用いたエッチングによりパターニングして再配線層７を形成する。次に、表面保護膜８を形成し、続いて表面保護膜８に設けた開口にバンプ電極９を形成する。この後、最終プローブ検査を行ない、ダイシング・個片化して製品が完成することになる。
【００３８】
本実施の形態では、ＷＣＳＰの工程によって、再配線層７のパターンを変更して、救済処理を行なう。再配線層７は、有機保護絶縁膜６上に形成されているので、下部に形成された素子の配置に影響されることがなく、また、ウェハの状態でホトリソグラフィ技術によって微細なパターンを形成することができることから、回路の接続を変更する自由度が高く、より複雑な接続変更も可能となる。
【００３９】
また、ヒューズが不用になることから、ヒューズ素子配置面積を削減して、半導体チップのサイズを縮小することが可能になる。加えて、ヒューズの形成工程及び切断工程が不用となるため、工程数が削減され、効率的に救済処理を行なうことができる。
【００４０】
（実施の形態２）
前述した実施の形態では、回路ブロック全体を切り替える場合について説明したが、本実施の形態では、前述した再配線層７のパターンを変更することによって、回路ブロックを部分的に切り替えて、冗長構成の救済処理を行なう場合について、ＳＲＡＭの場合を例として以下説明する。
【００４１】
本実施の形態の半導体装置では、図９にブロック図を示し、図１０にメモリサブブロックＭＥＭ１の詳細回路図を示すように、記憶回路のメモリサブブロックＭＥＭ１〜８と予備のサブブロックＭＥＭＲが形成されており、各サブブロックには４本のビット線ＤＱ１，２，３，４が配置されている。
【００４２】
このビット線ＤＱ１，２，３，４の夫々と複数のワード線（図９では省略する）との交点にメモリセルが配置されており、各ビット線にはＹデコーダ，センスアンプ，入力バッファを介して４ビットのデータの入出力が行なわれる。ここで同一のビット線に接続されているメモリセルの集合をビット線単位という。
【００４３】
各ビット線ＤＱ１，２，３，４の末端には、Ｙアドレス線によって制御され、各ビット線ＤＱ１，２，３，４をオン・オフする選択トランジスタが設けられている。各ビット線ＤＱ１，２，３，４の選択トランジスタとコモンデータ線ＣＤ１・ＣＤ１Ｂ，ＣＤ２・ＣＤ２Ｂ，ＣＤ３・ＣＤ３Ｂ，ＣＤ４・ＣＤ４Ｂとは、図１０中に二重線にて示す再配線層７によって順次接続されている。
【００４４】
図１１に示すのは救済処理の概要を示すフロー図であり、本実施の形態の半導体装置では、先ず前述した実施の形態と同様に、単結晶シリコン等の半導体基板１に半導体素子を形成し、配線層によって半導体素子を接続してＳＲＡＭ等の所定の回路を構成し、最上層の金属配線層を部分的に開口して、形成した回路の接続端子となるパッドとする。
【００４５】
こうした集積回路形成を行なった後に、続くＷＣＳＰ工程では、保護絶縁膜の上に金属膜を堆積させて再配線層感光工程によって、所定のパターンのレジストマスクを形成するし、このレジストマスクを用いたエッチングにより金属膜をパターニングして再配線層７を形成する。この状態の部分縦断面図を図１２に示す。
【００４６】
この再配線層７は、メモリサブブロックＭＥＭ１〜８について、図１０に示す各ビット線ＤＱ１，２，３，４の選択トランジスタとコモンデータ線ＣＤ１・ＣＤ１Ｂ，ＣＤ２・ＣＤ２Ｂ，ＣＤ３・ＣＤ３Ｂ，ＣＤ４・ＣＤ４Ｂとを夫々接続している。
【００４７】
この状態で、記憶回路のメモリセルに、規定の条件でデータが書き込めるか、また書き込んだデータが規定の条件で読み出されるかを調べるプローブ検査を行なって電気的欠陥データを取得する。検査の結果は電気的欠陥データとして出力され記録媒体に保存される。
【００４８】
本実施の形態の半導体装置では、図９中に×印にて示すように、メモリサブブロックＭＥＭ１のビット線ＤＱ１、メモリサブブロックＭＥＭ２のビット線ＤＱ２，ＤＱ４、メモリサブブロックＭＥＭ８のビット線ＤＱ１の各ビット線に、正常に動作しない不良のメモリセルがある。
【００４９】
本実施の形態では、図１３に示すように、不良のメモリセルがあるビット線の接続を予備ブロックＭＥＭＲのビット線に変更し、不良のメモリセルを含むビット線単位のメモリセルを、予備ブロックＭＥＭＲのビット線単位のメモリセルで置き換えて救済処理を行なう。
【００５０】
救済処理では、このために、予め欠陥のあるビット線をオフとするために必要な再配線層除去パターンのマスクを作成し、プローブ検査によって得られた欠陥データに基づいて、再配線層除去パターンのマスクを選択し、不良のメモリセルに接続されているビット線の再配線層７を除去する感光レシピを作成する。
【００５１】
再配線層除去感光工程では、作成した感光レシピに従い、欠陥に対応させて露光パターンを変えてレジストマスクを作成し、このレジストマスクを用いたエッチングにより所定の再配線層７を除去し、不良メモリセルと接続しているビット線の選択トランジスタとコモンデータ線ＣＤ１・ＣＤ１Ｂ，ＣＤ２・ＣＤ２Ｂ，ＣＤ３・ＣＤ３Ｂ，ＣＤ４・ＣＤ４Ｂとを切り離す。この状態の部分縦断面図を図１４に示す。
【００５２】
次に、再配線層７を有機保護絶縁膜６によって覆い、その上に堆積させた金属膜をホトリソグラフィによるパターニングして、代替となるビット線をオンにするために再配線層１５を形成する。
【００５３】
この再配線層１５では、メモリサブブロックＭＥＭ１のビット線ＤＱ１に替えて、メモリサブブロックＭＥＭ１のビット線ＤＱ１を接続し、メモリサブブロックＭＥＭ２のビット線ＤＱ２，ＤＱ４に替えて、メモリサブブロックＭＥＭＲのビット線ＤＱ２，ＤＱ３を接続し、メモリサブブロックＭＥＭ８のビット線ＤＱ１に替えてメモリサブブロックＭＥＭ１のビット線ＤＱ４を接続する。加えて、夫々ビット線の選択トランジスタを救済する不良の存在するＹアドレス線に接続する。
【００５４】
具体的には、図１３中に二重線にて示すように、再配線層１５は、メモリ予備ブロックＭＥＭＲのビット線ＤＱ１を構成するビット線ｄ１，ｄ１Ｂをコモンデータ線のＣＤ１，ＣＤ１Ｂに夫々接続し、選択トランジスタのゲートをアドレス線Ｙ１に接続する。同様に、メモリ予備ブロックＭＥＭＲのビット線ＤＱ２を構成するビット線ｄ２，ｄ２Ｂをコモンデータ線のＣＤ２，ＣＤ２Ｂに夫々接続し、選択トランジスタのゲートをアドレス線Ｙ２に接続する。
【００５５】
同様に、メモリ予備ブロックＭＥＭＲのビット線ＤＱ３を構成するビット線ｄ３，ｄ３Ｂをコモンデータ線のＣＤ４，ＣＤ４Ｂに夫々接続し、選択トランジスタのゲートをアドレス線Ｙ２に接続する。同様に、メモリ予備ブロックＭＥＭＲのビット線ＤＱ４を構成するビット線ｄ４，ｄ４Ｂをコモンデータ線のＣＤ１，ＣＤ１Ｂに夫々接続し、選択トランジスタのゲートをアドレス線Ｙ８に接続する。
【００５６】
救済処理では、このために、予め予備ブロックＭＥＭＲのビット線をオンとするために必要な再配線層形成パターンのマスクを作成し、プローブ検査によって得られた欠陥データに基づいて、再配線層形成パターンのマスクを選択し、予備ブロックＭＥＭＲのビット線を接続する再配線層１５を形成する感光レシピを作成する。
【００５７】
再配線層形成感光工程では、作成した感光レシピに従い、欠陥に対応させて露光パターンを変えてレジストマスクを作成し、このレジストマスクを用いたエッチングにより所定の再配線層１５を形成し、前述した接続を行なう。この状態の部分縦断面図を図１５に示す。
【００５８】
続いて、有機材料を用いて、この再配線層１５を覆う表面保護絶縁膜８を形成し、再配線層７の一端は前記保護絶縁膜４の開口に露出したパッド５と接続し、他端は表面保護絶縁膜８に設けた開口に露出され、この露出部分にハンダ等を用いて半導体装置の外部端子となるバンプ電極９（図示せず）を形成する。この状態の部分縦断面図を図１６に示す。
この後、最終プローブ検査を行ない、ダイシング・個片化して製品が完成することになる。
【００５９】
本実施の形態では、ＷＣＳＰの工程によって、再配線層７，１５のパターンを変更して、救済処理を行なう。再配線層７，１５は、ウェハの状態でホトリソグラフィ技術によって微細なパターンを形成することができることから、回路の接続を変更する自由度が高く、より複雑な接続変更も可能であることから、ビット線単位で救済処理を行なうことができる。
【００６０】
なお、前述した説明では、ビット線とコモンデータ線との接続を変更して、回路の切り替えを行っているが、図１７に示すように、ビット線に接続している選択トランジスタとアドレス線との接続を再配線層７，１５によって行ない、この接続を変更して回路の切り替えを行なうことも可能である。
【００６１】
また、ＳＲＡＭ等の半導体記憶装置に限らず、図１８に示すように、論理演算処理を行なうＭＰＵについて、単一の半導体チップに複数のＣＰＵコアを搭載して性能向上を図るマルチコア構造に本発明を適用することも可能である。
【００６２】
論理回路では、回路の接続が記憶回路よりも複雑になるため、半導体記憶装置のようにヒューズの切断で効率よく回路の切り替えを行なうことが難しい。しかしながら、本発明では、より複雑な接続変更も可能であることから、制御ＣＰＵに加えて、４つのＣＰＵコアが必要な場合に、図１８に示すように、冗長構造を採用してＣＰＵコア１〜５を形成しておく。
【００６３】
そして、ＣＰＵコア１〜５の何れかに欠陥が生じた場合には、その信号線或いは電源線の接続を変更して救済処理を行ない、規格に適合する良品として歩留を向上させることが可能である。
【００６４】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施の形態である半導体装置の要部を示す部分縦断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を示すフロー図である。
【図３】本発明の一実施の形態である半導体装置のウェハ状態を示す平面図である。
【図４】本発明の一実施の形態である半導体装置のウェハ状態の検査結果を示す平面図である。
【図５】本発明の一実施の形態である半導体装置の製造に用いるマスクを示す平面図である。
【図６】本発明の一実施の形態である半導体装置の製造に用いるマスクの露光状態を示す平面図である。
【図７】本発明の一実施の形態である半導体装置の再配線層のパターンを示す平面図である。
【図８】本発明の一実施の形態である半導体装置の再配線層のパターンを示す平面図である。
【図９】本発明の他の実施の形態である半導体装置を示すブロック図である。
【図１０】図９に示すメモリサブブロックＭＥＭ１を示す詳細回路図である。
【図１１】本発明の他の実施の形態である半導体装置の製造方法を示すフロー図である。
【図１２】本発明の他の実施の形態である半導体装置の要部を工程ごとに示す部分縦断面図である。
【図１３】図９に示す予備メモリブロックＭＥＭＲを示す詳細回路図である。
【図１４】本発明の他の実施の形態である半導体装置の要部を工程ごとに示す部分縦断面図である。
【図１５】本発明の他の実施の形態である半導体装置の要部を工程ごとに示す部分縦断面図である。
【図１６】本発明の他の実施の形態である半導体装置の要部を工程ごとに示す部分縦断面図である。
【図１７】図１０に示すメモリサブブロックＭＥＭ１の変形例を示す詳細回路図である。
【図１８】本発明の他の実施の形態である半導体装置の変形例を示すブロック図である。
【符号の説明】
【００６６】
１…半導体基板、２…層間絶縁膜、３…配線層、４…保護絶縁膜、５…パッド、６…有機保護絶縁膜、７，１５…再配線層、８…表面保護絶縁膜、９…バンプ電極、１０…半導体チップ、１１…ウェハ、１２…マスク、１３…マスクパターン、１４…マスキングブレード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007059700.tif 000009
【図８】
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【図９】
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【図１０】
2007059700.tif 000012
【図１１】
2007059700.tif 000013
【図１２】
2007059700.tif 000014
【図１３】
2007059700.tif 000015
【図１４】
2007059700.tif 000016
【図１５】
2007059700.tif 000017
【図１６】
2007059700.tif 000018
【図１７】
2007059700.tif 000019
【図１８】
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