(57)【要約】【課題】ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる半導体素子のゲートパターン及びその形成方法を提供すること。【解決手段】半導体素子のゲートパターンは、基板１１０に形成されたトレンチ１１２の内面及び基板１１０の表面に形成されたゲート絶縁膜１１４と、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４の上面より突出しないように、トレンチ１１２に埋め込まれた第１ゲート電極層１１６Ａと、一部分が第１ゲート電極層１１６Ａと接触するように、第１ゲート電極層１１６Ａ上に形成された第２ゲート電極層１２０Ａとを備えている。【選択図】図７
2007059870.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子のゲートパターンであって、
基板に形成されたトレンチの内面を含む前記基板の表面に形成されたゲート絶縁膜と、
前記トレンチが形成されていない領域における前記ゲート絶縁膜の上面より突出しないように、前記トレンチに埋め込まれた第１ゲート電極層と、
一部分が前記第１ゲート電極層と接触するように、前記第１ゲート電極層上に形成された第２ゲート電極層と
を備えることを特徴とする半導体素子のゲートパターン。
【請求項２】
前記第１ゲート電極層が、前記第２ゲート電極層との接触領域に、所定の深さのリセス部を備え、該リセス部において前記第２ゲート電極層と接触していることを特徴とする請求項１に記載の半導体素子のゲートパターン。
【請求項３】
前記第１ゲート電極層と前記第２ゲート電極層との間の接触領域の幅が、前記トレンチ内における前記第１ゲート電極層の幅より５〜１０ｎｍ狭いことを特徴とする請求項２に記載の半導体素子のゲートパターン。
【請求項４】
前記第１ゲート電極層が、ポリシリコンまたはＰｏｌｙ−ＳｉｘＧｅ1−Ｘ（ｘ＝０．０１〜０．９９）で形成されていることを特徴とする請求項１〜３のいずれかの項に記載の半導体素子のゲートパターン。
【請求項５】
前記第２ゲート電極層が、金属またはシリサイドで形成されていることを特徴とする請求項１に記載の半導体素子のゲートパターン。
【請求項６】
前記第２ゲート電極層が、ＷＳｉｘ、ＴｉＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＰｔＳｉｘ、Ｗ／ＷＮ、Ｗ／Ｗ−Ｓｉ−Ｎ／ＷＳｉｘ、Ｗ／ＴｉＮ／ＴｉＳｉｘ、Ｗ／Ｔｉ−Ｓｉ−Ｎ／ＴｉＳｉｘ、Ｔｉ−Ｓｉ−Ｎ、Ｔｉ−Ａｌ−Ｎ、Ｔａ−Ｓｉ−Ｎ、ＭｏＮ、ＨｆＮ、ＴａＮ及びＴｉＮ（ここで、ｘ=１．０〜３．０）のいずれかで形成されていることを特徴とする請求項１または５に記載の半導体素子のゲートパターン。
【請求項７】
前記トレンチが形成されていない領域における前記ゲート絶縁膜上、及び前記トレンチが形成された領域における前記第１ゲート電極層と前記第２ゲート電極層との接触領域を除く領域上に形成されたエッチング停止膜を、さらに備えることを特徴とする請求項１に記載の半導体素子のゲートパターン。
【請求項８】
前記エッチング停止膜が、酸化物系物質の膜、窒化物系物質の膜または酸化物系物質／窒化物系物質の積層膜であることを特徴とする請求項７に記載の半導体素子のゲートパターン。
【請求項９】
前記酸化物系物質が、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ここで、ｘ、ｙ、ｚは、それぞれ０．１〜３．０）のいずれかであり、前記窒化物系物質が、Ｓｉ３Ｎ４であることを特徴とする請求項８に記載の半導体素子のゲートパターン。
【請求項１０】
前記ゲート絶縁膜が、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ここで、ｘ、ｙ、ｚは、それぞれ０．１〜３．０）のいずれかで形成されていることを特徴とする請求項１〜７のいずれかの項に記載の半導体素子のゲートパターン。
【請求項１１】
前記第２ゲート電極層上に形成されたハードマスクを、さらに備えることを特徴とする請求項１〜７のいずれかの項に記載の半導体素子のゲートパターン。
【請求項１２】
トレンチが形成された基板を準備するステップと、
前記トレンチの内面を含む前記基板の表面に、ゲート絶縁膜を形成するステップと、
前記トレンチが形成されていない領域における前記ゲート絶縁膜の上面より突出しないように、前記トレンチに埋め込まれた第１ゲート電極層を形成するステップと、
一部分が前記第１ゲート電極層と接触するように、前記第１ゲート電極層上に第２ゲート電極層を形成するステップと
を含むことを特徴とする半導体素子のゲートパターンの形成方法。
【請求項１３】
前記トレンチに埋め込まれた前記第１ゲート電極層を形成するステップが、
前記トレンチを埋め込むように、前記ゲート絶縁膜上に前記第１ゲート電極用層を形成するステップと、
エッチバックまたはＣＭＰにより、前記トレンチが形成されていない領域における前記ゲート絶縁膜の上面まで、前記第１ゲート電極用層を除去するステップと
を含むことを特徴とする請求項１２に記載の半導体素子のゲートパターンの形成方法。
【請求項１４】
前記トレンチが形成されていない領域における前記ゲート絶縁膜の上面まで、前記第１ゲート電極用層を除去した後、前記第２ゲート電極層との接触領域に対応する前記第１ゲート電極層内に、所定の深さのリセス部を形成するステップを、さらに含むことを特徴とする請求項１３に記載の半導体素子のゲートパターンの形成方法。
【請求項１５】
前記第１ゲート電極層と前記第２ゲート電極層との接触領域を、前記トレンチ内における前記第１ゲート電極層の幅より５〜１０ｎｍ狭く形成することを特徴とする請求項１２〜１４のいずれかの項に記載の半導体素子のゲートパターンの形成方法。
【請求項１６】
前記第１ゲート電極層を形成した後、
前記第１ゲート電極層及び前記ゲート絶縁膜上にエッチング停止膜を形成するステップと、
エッチングにより、前記エッチング停止膜を部分的に除去して、前記第１ゲート電極層の一部を露出させるステップとを、
さらに含むことを特徴とする請求項１２に記載の半導体素子のゲートパターンの形成方法。
【請求項１７】
前記エッチング停止膜が、酸化物系物質の膜、窒化物系物質の膜または酸化物系物質／窒化物系物質の積層膜であることを特徴とする請求項１６に記載の半導体素子のゲートパターンの形成方法。
【請求項１８】
前記酸化膜系物質が、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ここで、ｘ、ｙ、ｚは、それぞれ０．１〜３．０）のいずれかであり、前記窒化物系物質が、Ｓｉ３Ｎ４であることを特徴とする請求項１７に記載の半導体素子のゲートパターンの形成方法。
【請求項１９】
前記第１ゲート電極層を、ポリシリコンまたはＰｏｌｙ−ＳｉｘＧｅ１−Ｘ（ｘ＝０．０１〜０．９９）で形成することを特徴とする請求項１２〜１８のいずれかの項に記載の半導体素子のゲートパターンの形成方法。
【請求項２０】
前記第２ゲート電極層を、金属またはシリサイドで形成することを特徴とする請求項１２に記載の半導体素子のゲートパターンの形成方法。
【請求項２１】
前記第２ゲート電極層を、ＷＳｉｘ、ＴｉＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＰｔＳｉｘ、Ｗ／ＷＮ、Ｗ／Ｗ−Ｓｉ−Ｎ／ＷＳｉｘ、Ｗ／ＴｉＮ／ＴｉＳｉｘ、Ｗ／Ｔｉ−Ｓｉ−Ｎ／ＴｉＳｉｘ、Ｔｉ−Ｓｉ−Ｎ、Ｔｉ−Ａｌ−Ｎ、Ｔａ−Ｓｉ−Ｎ、ＭｏＮ、ＨｆＮ、ＴａＮ及びＴｉＮ（ここで、ｘ=１．０〜３．０）のいずれかで形成することを特徴とする請求項１２または２０に記載の半導体素子のゲートパターンの形成方法。
【請求項２２】
前記第２ゲート電極層を形成するステップが、
前記第１ゲート電極層が形成された前記基板上に、第２ゲート電極用層を形成するステップと、
エッチングにより、前記第２ゲート電極用層の所定の領域を除去するステップと
を含むことを特徴とする請求項１２〜２１のいずれかの項に記載の半導体素子のゲートパターンの形成方法。
【請求項２３】
前記第２ゲート電極層の所定の領域を除去するステップが、ハードマスクスキームを利用する処理であることを特徴とする請求項２２に記載の半導体素子のゲートパターンの形成方法。
【請求項２４】
前記ゲート絶縁膜を、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ここで、ｘ、ｙ、ｚは、それぞれ０．１〜３．０）のいずれかで形成することを特徴とする請求項１２〜２１のいずれかの項に記載の半導体素子のゲートパターンの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のゲートパターン及びその形成方法に関し、特に、１００ｎｍ以下の線幅を有するＤＲＡＭセルトランジスタのリセス（recess）ゲートパターン及びその形成方法に関する。
【背景技術】
【０００２】
近年、半導体素子に対しては、いっそうの低電力化及び高容量化が求められており、半導体業界では、半導体素子の高集積化及び高速化に関する研究開発に多くの投資が行われている状況である。研究開発されている半導体素子は、大きさが制限された半導体チップ内に、より多くの素子を集積する必要があるために、そのデザインルールが次第に縮小化されてきている。
【０００３】
特に、ＤＲＡＭの場合には、集積度が急激に高くなってきており、大きさが徐々に小型化されてきている。そのために、デザインルールが１００ｎｍ以下、すなわち、単位素子の製造工程における線幅などの条件が１００ｎｍ以下に低くなっているとともに、動作速度の向上、低電力化、リフレッシュ特性の向上など、半導体素子の性能向上に対する要求が、いっそう厳しくなってきている。
【０００４】
デザインルールが１００ｎｍ以下に縮小化されると、ゲート線幅が狭くなるために、短チャネル効果（short-channel effect）などの問題が発生する。その結果、しきい値電圧の低下、漏れ電流の増加などにより、リフレッシュ特性及び／又はリテンション特性が低下するという問題が発生する。
【０００５】
このような問題を解決するために、平らな半導体基板上にゲートパターンを形成するプレーナタイプとは異なり、半導体基板に形成されたトレンチの内面にゲート絶縁膜を形成した後、トレンチ内にポリシリコンなどの導電材を埋め込むことによって形成されるリセスゲート素子の研究開発が行われている。このようなリセスゲートの場合には、チャネル長を長くすることができるので、リフレッシュ時間及び／又はリテンション時間を長くすることができる。
【０００６】
一方、最近、ゲートパターン（例えば、ワードライン）の高抵抗化に伴う信号伝達の遅延を防止するために、ゲートパターンを、ポリシリコン単一の膜に代えて、非常に低い面抵抗Ｒｓを有するポリシリコン層／シリサイド層の積層膜（以下、「ポリサイド」と記す）又はポリシリコン層／金属層の積層膜（以下、「ポリメタル」と記す）で形成することが行われている。
【０００７】
図１〜図５は、従来の技術に係るポリメタルゲート構造を備えたリセスゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【０００８】
はじめに、図１に示されているように、基板１０の所定の領域にトレンチ１２を形成する。次に、図２に示されているように、トレンチ１２（図１参照）が形成された基板１０の上面及びトレンチ１２の内面を含む全面、すなわち基板１０の上面の段差に沿って、ゲート絶縁膜１４を形成する。
【０００９】
次に、図３に示されているように、トレンチ１２（図１参照）が埋め込まれるように、ゲート絶縁膜１４上に第１ゲート電極用層としてポリシリコン層１６を形成する。
【００１０】
次に、図４に示されているように、ポリシリコン層１６上に、第２ゲート電極用層として金属層１８を形成した後、金属層１８上にハードマスク用層２０を形成する。
【００１１】
次に、図５に示されているように、ハードマスク用層２０（図４参照）上に所定のフォトレジストパターン（図示せず）を形成する。その後、このフォトレジストパターンを利用してハードマスク用層２０にエッチングを施すことにより、ハードマスクパターン２０Ａを形成する。
【００１２】
次に、ハードマスクパターン２０Ａを利用して、順に金属層１８及びポリシリコン層１６のエッチングを行う。ここで、図５に示した符号１６Ａは、パターニングされたポリシリコン層１６を、１８Ａは、パターニングされた金属層１８をそれぞれ示している。これらの処理により、トレンチ１２（図１参照）が形成されていない領域における基板１０上のゲート絶縁膜１４の露出面に対して、所定の部分が突出した形態を有するポリシリコン層１６Ａ及び金属層１８Ａで構成されたリセスゲートパターン２２が形成される。通常、ポリシリコン層１６Ａのうち、トレンチ１２が形成されていない領域における基板１０上に突出した部分の高さは、５００Å〜８００Åの範囲である。
【００１３】
このようにゲートパターンをポリサイドまたはポリメタルで形成する場合には、ゲートパターンの線幅が狭くなるので、面抵抗Ｒｓが大きくなり、ＲＣ（Resistance-Capacitance）遅延が発生する。面抵抗を小さくし、ＲＣ遅延を防止するためには、ゲートパターンの高さを高くしなければならない。
【００１４】
図６は、従来の技術に係る高い縦横比を有するゲートパターンの積層構造を示す走査型電子顕微鏡（ＳＥＭ）写真である。上記のように、高集積化に伴いゲートパターンの線幅が狭くなる状況下で、ゲートパターンの高さが高くなると、図６に示したように、ゲートパターンの縦横比はさらに増加する。さらに、最近、高集積化に伴い、ゲートパターンの線幅が狭くなるだけではなく、ゲートパターン間の間隔も狭くなってきている。したがって、ゲートパターン間に形成される層間絶縁膜形成材料の埋め込み性が低下すること、後に形成されるコンタクトプラグを基板に接続するためのランディングプラグ（landing plug）形成の際に、ランディングプラグ形成材料の埋め込み性が低下すること等の問題が発生する。後続の工程で、ゲートパターンの両側壁にゲートスペーサが形成されると、ゲートパターン間の間隔がさらに狭くなるので、これらの材料の埋込み性の低下は、いっそう大きな問題となる。
【００１５】
上記問題点を解決する方法の一つとして、層間絶縁膜の埋め込み性を向上させるために、ゲートパターンの両側壁にスペーサを形成した後、選択的エピタキシャル成長（Selective Epitaxial Growth；以下、「ＳＥＧ」と記す）法を利用して、ランディングプラグを所定の厚さに形成した後、層間絶縁膜を形成する方法が考えられる。しかし、この方法は、ＳＥＧ処理に必要な熱量が多く、生産性が低いので、商業的な製造には適していない。
【００１６】
また、ゲートパターンを、ポリサイドまたはポリメタルのような２層の積層構造に代えて、１層の金属層にすることにより、高さを低くする方法が考えられる。しかし、この方法の場合には、ゲート絶縁膜の特性の信頼性が低下するという問題があるので、採用することができない。その理由は、金属層単独のゲートパターン（以下、「金属ゲート」と記す）を形成する場合には、原料の金属材料または前駆体（precursor）に含まれるＣ、Ｃｌ、Ｆなどの不純物元素がゲート絶縁膜に混入し、ゲート絶縁膜の特性の信頼性を低下させる可能性があるからである。また、金属層とゲート絶縁膜との界面で反応が生じ、シリサイドが生成する可能性があり、このようなシリサイドは、ゲート絶縁膜の信頼性を低下させる要因になる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上記の問題点を解決するためになされたものであって、その目的は、ゲートパターンの線幅及びゲートパターン間の間隔の減少に伴い、ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性の低下、コンタクトプラグを基板に接続するためのランディングプラグを構成する物質の埋め込み性の低下を防止することができる、半導体素子のゲートパターン及びその形成方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を達成するため、本発明に係る半導体素子のゲートパターンは、基板に形成されたトレンチの内面を含む前記基板の表面に形成されたゲート絶縁膜と、前記トレンチが形成されていない領域における前記ゲート絶縁膜の上面より突出しないように、前記トレンチに埋め込まれた第１ゲート電極層と、一部分が前記第１ゲート電極層と接触するように、前記第１ゲート電極層上に形成された第２ゲート電極層とを備えることを特徴としている。
【００１９】
ここで、前記第１ゲート電極層は、前記第２ゲート電極層との接触領域において、所定の深さのリセス部を備え、該リセス部において前記第２ゲート電極層と接触していることが好ましい。
【００２０】
また、上記課題を達成するため、本発明に係る半導体素子のゲートパターンの形成方法は、トレンチが形成された基板を準備するステップと、前記トレンチの内面を含む前記基板の表面に、ゲート絶縁膜を形成するステップと、前記トレンチが形成されていない領域における前記ゲート絶縁膜の上面より突出しないように、前記トレンチに埋め込まれた第１ゲート電極層を形成するステップと、一部分が前記第１ゲート電極層と接触するように、前記第１ゲート電極層上に第２ゲート電極層を形成するステップとを含むことを特徴としている。
【発明の効果】
【００２１】
本発明の係る半導体素子のゲートパターン又はその形成方法によって得られるゲートパターンによれば、基板内のトレンチに埋め込まれた第１ゲート電極層が、トレンチが形成されていない領域における基板上の絶縁膜の上面より高く突出していないので、ゲートパターンのうち絶縁膜を含む基板上に突出する部分の高さを低くすることができる。そのために、ゲートパターンとゲートパターンとの間のスペースの縦横比を小さくすることができる。したがって、ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる。
【００２２】
また、ゲートパターンのうち基板上に突出する部分の高さが低いので、ゲートパターンとソース／ドレインコンタクトプラグとの間、またはゲートパターンとゲートパターンとの間のオーバーラップにより発生する寄生キャパシタンスを減少させることができる。したがって、ＲＣ遅延を抑制することができるだけではなく、特に、ＤＲＡＭの場合、センシングマージン（sensing margin）及びリテンション特性を改善することができるという効果が得られる。
【００２３】
また、第２ゲート電極層との接触領域における第１ゲート電極層に、所定の深さのリセス部を設けることによって、第１ゲート電極層及び第２ゲート電極層で構成されたゲートパターン内のコンタクト抵抗を、さらに低下させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付する図面を参照して、本発明に係る最も好ましい実施の形態を詳細に説明する。また、以下に示す各図面は、素子の構成を理解しやすいように模式的に描かれており、各層、各領域など相互の大きさの関係は、実際の素子に対応するものではない。また、層が他の層上または基板上にあると説明されている場合、その層は、他の層上または基板上に直接形成されている場合のほか、それらの間に第３の層が介在している場合も含まれる。また、明細書及び図面全体を通じて、同じ符号で示された箇所は、同じ構成要素を示している。
【００２５】
なお、本明細書及び特許請求の範囲で用いられている「ゲートパターン」とは、少なくとも「第１ゲート電極層」及び「第２ゲート電極層」を含む部分を意味する。
【００２６】
図７は、本発明の好ましい第１の実施の形態に係る半導体素子のゲートの構成を示す断面図である。図７に示されているように、第１の実施の形態に係る半導体素子のゲートは、トレンチ（図７には、輪郭が符号１１２で示されている）が形成された基板１１０と、トレンチ１１２の内面を含む基板１１０の表面の段差に沿って形成されたゲート絶縁膜１１４と、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４より上方に突出しないように、トレンチ１１２に埋め込まれた第１ゲート電極層１１６Ａと、下端の一部が第１ゲート電極層１１６Ａと接触し、第１ゲート電極層１１６Ａ上に形成された第２ゲート電極層１２０Ａとを備え、第１ゲート電極層１１６Ａ及び第２ゲート電極層１２０Ａにより、１つのゲートパターン１２４が構成されている。また、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４を含む領域上に形成されたエッチング停止膜１１８及び第２ゲート電極層１２０Ａ上に形成されたハードマスク１２２Ａをさらに備えることができる。
【００２７】
ここで、例えば、第１ゲート電極層１１６Ａは、ポリシリコンまたはＰｏｌｙ−ＳｉｘＧｅ1−ｘ（ｘ＝０．０１〜０．９９）で形成され、第２ゲート電極層１２０Ａは、金属またはシリサイドで形成されている。例えば、第２ゲート電極層１２０Ａは、ＷＳｉｘ、ＴｉＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＰｔＳｉｘ、Ｗ／ＷＮ、Ｗ／Ｗ−Ｓｉ−Ｎ／ＷＳｉｘ、Ｗ／ＴｉＮ／ＴｉＳｉｘ、Ｗ／Ｔｉ−Ｓｉ−Ｎ／ＴｉＳｉｘ、Ｔｉ−Ｓｉ−Ｎ、Ｔｉ−Ａｌ−Ｎ、Ｔａ−Ｓｉ−Ｎ、ＭｏＮ、ＨｆＮ、ＴａＮ及びＴｉＮ（ここで、ｘ=１．０〜３．０）から選択されたいずれかで構成されている。
【００２８】
上記ゲートの構成において、第１ゲート電極層１１６Ａと第２ゲート電極層１２０Ａとの接触領域の幅Ｗ２は、トレンチ１１２内における第１ゲート電極層１１６Ａの幅Ｗ１より５〜１０ｎｍ程度狭いことが好ましい。
【００２９】
エッチング停止膜１１８は、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４上、及びトレンチ１１２が形成されている領域のうち、第１ゲート電極層１１６Ａと第２ゲート電極層１２０Ａとが直接接触する部分（図７には幅Ｗ２で表示されている）を除く領域に形成されていることが好ましい。
【００３０】
エッチング停止膜１１８は、酸化物系物質の膜、窒化物系物質の膜または酸化物系物質／窒化物系物質の積層膜で構成されている。例えば、酸化物系物質は、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ここで、ｘ、ｙ、ｚは、それぞれ０．１〜３．０）のいずれか、窒化物系物質はＳｉ３Ｎ４であることが好ましい。
【００３１】
また、ゲート絶縁膜１１４は、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ここで、ｘ、ｙ、ｚは、それぞれ０．１〜３．０）のいずれかで構成されていることが好ましい。
【００３２】
図８〜図１３は、図７に示した半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００３３】
はじめに、図８に示されているように、基板１１０の所定の領域にトレンチ１１２を形成する。基板１１０には、Ｓｉ基板、ＳｉＧｅ基板、Ｓｔｒａｉｎｅｄ−Ｓｉ基板、ＳＯＩ（Silicon On Insulator）基板またはＧＯＩ（Germanium On Insulator）基板を利用することができる。
【００３４】
次に、図９に示されているように、酸化処理を行い、トレンチ１１２（図８参照）の内面及び基板１１０表面に、ゲート絶縁膜１１４として酸化膜を形成する。酸化処理には、水蒸気を含む酸化性雰囲気、温度約９００〜約１０００℃の条件下で、基板１１０を加熱する湿式酸化法、酸化性ガスとして高純度の酸素を使用して、温度約１２００℃の条件下で基板１１０を加熱する乾式酸化法のいずれかを利用することができる。この酸化処理により、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚ（ｘ、ｙ、ｚは、それぞれ０．１〜３．０）から選択されたいずれかの物質で構成されたゲート絶縁膜１１４を形成することができる。
【００３５】
次に、トレンチ１１２（図８参照）が埋め込まれるように、ゲート絶縁膜１１４上に、不純物がドープされたドープトポリシリコン膜などの第１ゲート電極用層１１６を形成する。第１ゲート電極用層１１６は、例えば、ポリシリコンまたはＰｏｌｙ−ＳｉｘＧｅ1−ｘ（ここで、ｘ＝０．０１〜０．９９）をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって形成する。ＬＰＣＶＤには、ＳｉＨ４に、ＰＨ３、ＰＣｌ５、ＢＣｌ３またはＢ２Ｈ６を混合した気体を利用することが好ましい。
【００３６】
次に、図１０に示されているように、エッチバックまたはＣＭＰを行うことにより、トレンチ１１２（図８参照）が形成されていない領域におけるゲート絶縁膜１１４の上方に、第１ゲート電極用層１１６が突出しない高さまで、第１ゲート電極用層１１６を平坦化する。ここで、符号１１６Ａは、上面が平坦化された第１ゲート電極層を示している。平坦化処理として、エッチバックを行う場合には、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４をエッチング停止膜として利用することができる。また、平坦化処理として、ＣＭＰを行う場合には、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４を平坦化停止膜として利用することができる。
【００３７】
次に、平坦化された第１ゲート電極層１１６Ａを含む全面にエッチング停止膜１１８（図１１参照）を形成する。このエッチング停止膜１１８は、フォトリソグラフィ、エッチングまたは洗浄などの後に続く処理の際に、ゲート絶縁膜１１４が劣化することを防止することができるように、３０Å〜３００Åの厚さとすることが好ましい。エッチング停止膜１１８は、例えば、酸化物系物質の膜、窒化物系物質の膜または酸化物系物質／窒化物系物質の積層膜で構成することができる。特に、酸化物系物質は、ＳｉＯ２、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＳｉｘＯｙ及びＨｆＳｉｘＯｙＮｚから選択されたいずれかで形成し、窒化物系物質は、Ｓｉ３Ｎ４で形成することが好ましい。
【００３８】
次に、エッチング停止膜１１８上にフォトレジスト（図示せず）を塗布した後、フォトマスク（図示せず）を利用した露光及び現像を行うことにより、フォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンをエッチングマスクとして利用したエッチングを行うことにより、図１１に示したように、エッチング停止膜１１８のうち、第１ゲート電極層１１６Ａ上に位置する部分の一部を除去する。この処理により、第１ゲート電極層１１６Ａの一部の領域が露出する。
【００３９】
第１ゲート電極層１１６Ａ上面の露出した領域は、後続の工程で形成される第２ゲート電極層１２０Ａ（図１３参照）との接触領域となり、その幅Ｗ２は、第１ゲート電極層１１６Ａのトレンチ１１２内における幅Ｗ１より５〜１０ｎｍ程度狭くなるようにする。
【００４０】
次に、通常のストリップ処理を行うことにより、フォトレジストパターン（図示せず）を除去する。
【００４１】
次に、図１２に示されているように、第１ゲート電極層１１６Ａの露出部及びエッチング停止膜１１８上に、第２ゲート電極用層１２０を形成する。この第２ゲート電極用層１２０は、金属またはシリサイドで形成する。例えば、第２ゲート電極用層１２０は、ＷＳｉｘ、ＴｉＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＺｒＳｉｘ、ＰｔＳｉｘ、Ｗ／ＷＮ、Ｗ／Ｗ−Ｓｉ−Ｎ／ＷＳｉｘ、Ｗ／ＴｉＮ／ＴｉＳｉｘ、Ｗ／Ｔｉ−Ｓｉ−Ｎ／ＴｉＳｉｘ、Ｔｉ−Ｓｉ−Ｎ、Ｔｉ−Ａｌ−Ｎ、Ｔａ−Ｓｉ−Ｎ、ＭｏＮ、ＨｆＮ、ＴａＮ及びＴｉＮ（ここで、ｘ＝１．０〜３．０）のいずれかで形成する。特に、ＷＳｉｘで形成することが好ましい。
【００４２】
この段階で、第２ゲート電極用層１２０上に、ハードマスク用層１２２を形成してもよい。ここで、ハードマスク用層１２２は、後続の第２ゲート電極用層１２０のエッチングを行う際に、ハードマスクスキーム（scheme）を利用するために形成されるものであって、ハードマスク用層１２２は、必要に応じて用いるものである。ハードマスクスキームとは、ハードマスクパターンをエッチングマスクとして用いて、下部の層をエッチングする処理を意味する。
【００４３】
次に、ハードマスク用層１２２（図１２参照）上にフォトレジスト（図示せず）を塗布した後、フォトマスク（図示せず）を利用した露光及び現像を行うことにより、フォトレジストパターン（図示せず）を形成する。
【００４４】
次に、図１３に示されているように、ハードマスクスキームを利用して、第２ゲート電極用層１２０のエッチングを行う。例えば、フォトレジストパターンをエッチングマスクとして利用したエッチングにより、ハードマスクパターン１２２Ａを形成した後、フォトレジストパターンを除去し、さらに、ハードマスクパターン１２２Ａをエッチングマスクとして利用して、第２ゲート電極用層１２０のエッチングを行う。エッチングにより形成された第２ゲート電極層１２０Ａの幅は、第１ゲート電極層１１６Ａと同様な幅、すなわち上方に位置する第２ゲート電極層１２０Ａが第１ゲート電極層１１６Ａと重なるようにすることが好ましい。
【００４５】
上記の処理により、基板１１０のトレンチ１１２（図８参照）内に形成された第１ゲート電極層１１６Ａと、第１ゲート電極層１１６Ａと一部の領域が接触し、パターニングされた第２ゲート電極層１２０Ａとにより、１つのゲートパターン１２４が構成されたリセス構造のゲートが形成される。
【００４６】
上記のように、本発明に係る好ましい第１の実施の形態によれば、基板１１０に形成されたトレンチ１１２内に埋め込まれた第１ゲート電極層１１６Ａが、基板１１０のうちトレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４の上面より高く突出していないので、ゲートパターン１２４のうち、ゲート絶縁膜１１４を含む基板１１０上に突出する部分の高さを低くすることができる。例えば、従来のゲートパターンの場合には、第１ゲート電極層１６Ａ（図５参照）を構成するポリシリコン層が、トレンチ１２が形成されていない領域における基板１０の上面より５００Å〜８００Å突出しているのに対し、本発明に係る好ましい第１の実施の形態の場合には、第１ゲート電極層１１６Ａが、トレンチ１１２が形成されていない領域における基板１１０の上面より高く突出しないようにすることができる。すなわち、本発明に係る好ましい第１の実施の形態によれば、ゲートパターン１２４の高さを、５００Å〜８００Å低くすることができる。
【００４７】
その結果、リセス構造のゲート形成の際に、ゲートパターンとゲートパターンとの間のスペースの縦横比を小さくすることができる。したがって、ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成用材料の埋め込み性を向上させることができる。
【００４８】
本発明の好ましい第２の実施の形態に係る半導体素子のゲートパターンは、後に、図１４を参照して説明するように、第１ゲート電極層と第２ゲート電極層との間の接触領域で、第１ゲート電極層に、所定の深さ（例えば５〜１００ｎｍ、すなわちトレンチの深さより浅い）のリセス部（凹部）を備えることに構成上の特徴がある。したがって、リセス部の深さに応じて、第１ゲート電極層と第２ゲート電極層との間の接触面積が広くなる。その結果、第１ゲート電極層と第２ゲート電極層間により多くの電流が流れるようになり、本発明に係る第１の実施の形態の場合に比べ、ゲートパターン内のコンタクト抵抗をさらに低下させることができる。
【００４９】
図１４は、本発明の好ましい第２の実施形態に係る半導体素子のゲートの構成を示す断面図である。
【００５０】
図１４に示されているように、第２の実施の形態に係る半導体素子のゲートパターンは、トレンチ（図１４には、輪郭が符号２１２により示されている）が形成された基板２１０の上面及びトレンチ２１２の内面に沿って形成されたゲート絶縁膜２１４と、トレンチ２１２が形成されていない領域におけるゲート絶縁膜２１４の上面より高く突出しないようにトレンチ２１２に埋め込まれ、一部の領域が所定の深さＨだけリセスされた第１ゲート電極層２１６Ａと、リセスされた領域で第１ゲート電極層２１６Ａと接触するように、第１ゲート電極層２１６Ａ上に形成され、第１ゲート電極層２１６Ａと共に１つのゲートパターン２２４を構成する第２ゲート電極層２２０Ａとを備えている。
【００５１】
図１４に示した半導体素子のゲートパターンの形成方法は、図８〜図１１を参照して説明した方法とほぼ同じである。ただし、図１１に示した段階の後、エッチング停止膜２１８をエッチングマスクとして利用したエッチングを行うことにより、第１ゲート電極層２１６Ａの一部の領域に、所定の深さのリセス部を形成する処理を含む点が相違する。その他の処理は、本発明に係る好ましい第１の実施の形態の場合と同様であるので、重複する説明を省略する。
【００５２】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５３】
【図１】従来の技術に係るポリメタルゲート構造を備えたリセスゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図２】従来の技術に係るポリメタルゲート構造を備えたリセスゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図３】従来の技術に係るポリメタルゲート構造を備えたリセスゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図４】従来の技術に係るポリメタルゲート構造を備えたリセスゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図５】従来の技術に係るポリメタルゲート構造を備えたリセスゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図６】従来の技術によって得られた高い縦横比を有するゲートパターンの積層構造を示す走査型電子顕微鏡（ＳＥＭ）写真である。
【図７】本発明の好ましい第１の実施の形態に係る半導体素子のゲートの構成を示す断面図である。
【図８】図７に示した半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図９】図７に示した半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１０】図７に示す半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１１】図７に示した半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１２】図７に示した半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１３】図７に示した半導体素子のゲートパターンの形成方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【図１４】本発明の好ましい第２の実施の形態に係る半導体素子のゲートパターンの構成を示す断面図である。
【符号の説明】
【００５４】
１１０      基板
１１２      トレンチ
１１４      ゲート絶縁膜
１１６      第１ゲート電極用層
１１６Ａ    第１ゲート電極層
１１８      エッチング停止膜
１２０      第２ゲート電極用層
１２０Ａ    第２ゲート電極層
１２２      ハードマスク用層
１２２Ａ    ハードマスクパターン
１２４      ゲートパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図６】
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