(57)【要約】【課題】ページ・モード・フラッシュ・メモリー用の高速プログラム、プログラム検証、読出し及び消去検証アルゴリズムを提供する。【解決手段】本発明のページ・モード・フラッシュ・メモリーあるいはフローティング・ゲート・メモリー・デバイスは、ページ・モード動作中に効率よくプログラム・プロセス、プログラム検証、読出し及び消去検証プロセスを可能にする定電流ビット・ラッチに基づくページ・バッファ11を含む。アレイ10は、アレイ中のセルの対応する列に結合されたビット・ライン12と、ワード・ライン18を含む。制御論理回路21は、ビット・ラインの集合をプレチャージ電圧レベル（VDD又はグランド）にセットし、プレチャージされたビット・ラインを絶縁し、感知されるべきセルのページのワード・ラインに電圧をかけ、ビット・ラインの電圧レベルの変化に応答して、外ビット・ライン電圧が所定スレッショルドを通過するビット・ラインに結合されているビット・ラッチに論理値を蓄積するステップを実行する。【選択図】図１
2007026652.tif 000002
【特許請求の範囲】
【請求項１】
フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ケート・メモリー・セルのアレイのために、該アレイの中のメモリー・セルの集合の状態を判定する方法において、前記方法は：
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧を印加し；
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電力レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに論理値を蓄積するステップを有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティング・ゲート・トランジスタ技術に基づく集積回路メモリー・デバイスに関し、特に、ページ・モード・フラッシュ・メモリーのための高速プログラム、プログラム検証、読み出し及び消去検証アルゴリズムに関する。
【背景技術】
【０００２】
フラッシュ・メモリーは、フローティング・ゲート・トランジスタに基づく発達しつつある不揮発性記憶集積回路である。フラッシュ・デバイスにおけるメモリー・セルは、いわゆるフローティング・ゲート・トランジスタを用いて形成され、データは、フローティング・ゲートに充電し或いは放電させることによってセルに蓄積される。フローティング・ゲートは伝導性材料、通常はポリシリコンであり、これは、酸化物又はその他の絶縁材料の薄い層によって該トランジスタのチャネルから絶縁されると共に、絶縁材料の第２の層によって該トランジスタの制御ゲートから絶縁される。
【０００３】
フローティング・ゲート・メモリー・セルにデータを蓄積するために、フローティング・ゲートはファウラー−ノルトハイム・トンネリング・メカニズム又はホットエレクトロン注入メカニズムにより充電又は放電される。ファウラー−ノルトハイム・トンネリング・メカニズムは、デバイスのゲート及びソース又はドレーンの間に大きな正の（又は負の）電圧をかけることによって実行される。これにより電子が薄い絶縁体を通してフローティング・ゲートに注入（又はそれから抽出）される。ホットエレクトロン注入メカニズムは電子雪崩プロセスに基づいている。ホットエレクトロン注入は、電位をかけて高エネルギー電子をセルのチャネルに誘導することにより誘起され、それは薄い絶縁体を通してフローティング・ゲートに注入される。ホットエレクトロン注入を誘起するために、制御ゲートに正の電位をかけておいてデバイスのソース及びドレーンの間に電位をかける。制御ゲートにかかっている電位は、デバイスのチャネル中の電流から電子をフローティング・ゲートに引き込もうとする。
【０００４】
フローティング・ゲート・メモリー・デバイスにおいてフローティング・ゲートを充電及び放電する動作は、スタティック・ランダムアクセスメモリーやダイナミック・ランダムアクセスメモリーのような他の種類のメモリーへの書き込みと比べると割合に低速であり、デバイスにデータを書き込む速度を限定する。
【０００５】
フローティング・ゲート・メモリー・デバイスに伴うもう１つの問題は、セルの大きなアレイ全体にわたってフローティング・ゲートの充電及び放電を制御するのが困難であるために生じる。即ち、同じデバイス中の一部のセルは他のセルより迅速にプログラム又は消去する。与えられたプログラム動作又は消去動作において、その動作の対象であるセルの全てがフローティング・ゲートに蓄積された同量の電荷で整定するわけではない。従って、メモリーが正確にプログラム或いは消去されることを効率よく保証するために、いわゆるプログラム検証シーケンス及び消去検証シーケンスが開発されている。プログラム及び消去検証の動作は、フローティング・ゲート・メモリー・アレイに蓄積されているデータと目的のデータとの比較に基づいている。データ比較のプロセスは、プログラムされた或いは消去されたセルを通して１バイトずつ順番に処理してゆく動作を含み、割合に時間がかかるプロセスである。検証シーケンスでもし故障が見つかれば、そのプログラム動作又は消去動作は再試行される。プログラム再試行は通常は従来技術デバイスでは１ワードずつ或いは１バイトずつ順番に実行される。従って、故障のあるビットを１つ有するバイト中の首尾良くプログラムされているビットに対して繰り返しプログラム・サイクルが実行されることになる。その結果としてオーバー・プログラムとなったりセルが故障したりする可能性がある。
【０００６】
この問題を解決する１つのアプローチがメーロトル等の米国特許第５，１６３，０２１号（特許文献１）の第１９コラム第１０行以下、図１４−１７に記載されている。
プログラム動作及びプログラム検証動作の効率を改善するために、いわゆるページ・モード・フラッシュ・デバイスが開発されている。それらのデバイスでは、ページ・バッファーがメモリー・アレイに付随している。ページ・バッファーはビット・ラッチの集合を含んでおり、１ビット・ラッチがアレイ中の各グローバル・ビット・ラインに付随する。アレイ中のページをプログラムするために、プログラム・データを１バイトずつページ・バッファーのビット・ラッチに転送してゆくことにより、プログラムされるべきデータがページ・バッファーにロードされる。次にビット・ラッチの内容により制御されてプログラム動作がビットライン毎にパラレルに実行される。検証手続きは、パラレル動作で首尾良くプログラムされているページ・バッファー中の全てのビット・ラッチを自動的にクリアする動作に基づいている。次に、全てのビットがクリアされていて首尾良くプログラム動作が行われたことを示していることを確認するために、ページ・バッファーが１バイトずつ読まれる。
【０００７】
ページ・モード・プログラム・プロセスは、例えば、１９９５年１月５日に出願された、“ページ・モード・フラッシュ・メモリーのための進化したプログラム検証”と題された通常所有されている先のＰＣＴ特許出願第PCT/US95/00077号（特許文献２）に記載されている。この出願では、プログラム検証動作は、プログラムされているメモリー・セルの状態を感知するメモリー中のセンス増幅器に依存しており、その個数は限定されていて通常は１６個である。もしセルが適切な状態にプログラムされたならば、センス増幅器の出力に基づいてビット・ラッチがリセットされる。センス増幅器が用いられるのは、ラッチ構造によってメモリー・アレイ中のビット・ラインのレベルを感知しようとすることから電荷共有問題が生じるからである。ビット・ラッチ構造は、通常は、ラッチを確実にリセットするために、かなりの電流を必要とする。センス増幅回路は、ビット・ラッチをリセットするのに充分な電流を供給できるけれども、セルのジオメトリーが小さいためにメモリー・セルを通るビット・ライン電流は通常は少ない。
【０００８】
ページ・モード・プログラム検証回路を得ようとする他の試みもなされている。例えば、タナカ等の、１９９４年度技術論分ダイジェスト、ページ６４−６２、ＶＬＳＩ回路に関するシンポジウム、“低電圧フラッシュ・メモリーに適する高速プログラミング及びプログラム検証方法”（Tanaka，et al.，"High-Speed Programming And Pogram-Verify Methods Suitable For Low-Voltage Flash Memories"，Symposium on VLSI Circuits，Digest of Technical Papers，1994，pgs．64-62）（非特許文献1）がある。このタナカ等の論文は、ビット・ラッチがアレイのビット・ラインに直接結合されるようになっているシステムを解説している。しかし、タナカ等が提案したデザインでは、ビット・ラッチがビット・ライン電圧を直接争うようになっている。従ってビット・ラインはビット・ラッチをはじくのに充分な電流を伝導しなければならない。従って、このデザインは効率よく実現するのは困難であり、ビット・ラインとラッチとが検証シーケンス中に電流を求めて争うので、データ保全は疑わしい。
【０００９】
もう１つの従来技術アプローチがスー等の“インクリメンタル・ステップ・パルス・プログラミング方式の３．３Ｖ、３２Ｍｂ、ＮＡＮＤフラッシュ・メモリー"（A3.3V 32Mb NAND Flash Memory With Incremental Step Pulse Programming Scheme"，1995 IEEE International Solid-State Circuits Conference，pg．128-129(February 16，1995)）（非特許文献２）に記載されている。スー等の論文では、ページ・バッファー構造が解説されていて、その構造では電流ミラー構造を利用してビット・ラインの駆動能力を推進し、ビット・ラッチをリセットする。スー等の構造では、検証動作中、ワード・ラインが高い電圧に押し上げられて、セル電流を２倍にする。電流ミラーは各ビット・ラッチに結合されてセルと争う。ビット・ラインが放電するのに充分な時間待った後、ラッチのパラレル・リセットはビット・ライン電圧が結果として生じることに基づく。各ビット・ラッチと関連して電流ミラーに依拠するには、検証プロセス時に余分の電流駆動能力を必要とし、回路の複雑さが増大する。スー等も、タナカ等も、或る種のフローティング・ゲート・メモリープログラム又は消去動作に必要な、高電圧をビット・ラインにかける必要のあるプロセスに用いるためのビット・ラッチを解説していない。
【００１０】
【特許文献１】米国特許第5,163,021号
【特許文献２】PCT/US95/00077号
【非特許文献１】Tanaka，et al.，"High-Speed Programming And Pogram-Verify Methods Suitable For Low-Voltage Flash Memories"，Symposium on VLSI Circuits，Digest of Technical Papers，1994，pgs．64-62
【非特許文献２】A3.3V 32Mb NAND Flash Memory With Incremental Step Pulse Programming Scheme"，1995 IEEE International Solid-State Circuits Conference，pg．128-129(February 16，1995)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
低電流ビット・ラインで動作し、ページ・モードでプログラム、プログラム検証、読み出し及び消去検証のプロセスを支援することのできる改良されたページ・バッファーが望ましい。更に、ページ・バッファーが該ページ・バッファーの内容に基づいてビット・ラインに高電圧パルスを加えるのに役立つようになっていることが望ましい。これらの改善で、高速ページ・モード・フラッシュ・メモリーを提供することができる。
【課題を解決するための手段】
【００１２】
本発明は、ページ・モード・フラッシュ・メモリー或いはフローティング・ゲート・メモリー・デバイスを提供するものであり、それは低電流ビット・ラッチに基づくページ・バッファーを含んでいる。低電流ビット・ラッチは、ページ・モード動作時に効率的なプログラム、プログラム検証、読み出し及び消去検証のプロセスを行うことを可能にする。ページ・モード・プログラム、プログラム検証、読み出し及び消去検証の動作は、検証シーケンス又は読み出しシーケンスにおいて感知されるメモリー・セルの状態に基づいてビット・ラッチをリセットする能力に依存する。従って、フローティング・ゲート・メモリー・セルのアレイにおけるメモリー・セルの集合の状態を判定する方法として本発明を特徴づけることができる。該アレイは、該アレイ中のセルの対応する列と結合されたビット・ラインと、該アレイ中の対応する行と結合されたワード・ラインとを含んでいる。ビット・ラッチはそれぞれのビット・ラインに結合されてページ・バッファーを提供する。この方法は、（１）ビット・ラインの集合をプレチャージ電圧レベル（ＶＤＤ又はグランド等）にセットし；（２）そのプレチャージされたビット・ラインを絶縁し、感知されるべきセルのページのワード・ラインにワード・ライン電圧をかけ；（３）該ワード・ライン電圧に応答して該ビット・ライン（もしメモリー・セルが伝導状態ならば、これは放電される）の電圧レベルの変化に応答し、ワード・ライン電圧をかけるステップの時にビット・ラインの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチに一定値（１又は０の論理値）を蓄積するステップを含んでいる。
【００１３】
ビット・ラインの電圧レベルの変化に応答するステップは、パス・トランジスタを設けることに基づいており、それは一定電圧の供給源と、ページ・バッファー中のビット・ラッチへの入力との間に結合される。ビット・ラインはパス・トランジスタのゲート端子に接続されるので、ビット・ライン上でパス・トランジスタのターン・オン・スレショルドが通過されると、パス・トランジスタはオンに転換し、該論理値が該ビット・ラッチにロードされる。パス・トランジスタのゲートをビット・ラインに接続すれば、ビット・ラッチの状態を変化させるために電流は不要である。従って、検証プロセス時に伝導状態となっているセルのためのビット・ラインは、ビット・ラッチをスイッチングするために必要な電流を得ようとすることなく、放電する。
【００１４】
好ましい１つの実施例では、１サイクルでは１つおきのビット・ラッチを使用可能にし、次のサイクルで残りのビット・ラッチを使用可能にすることにより検証シーケンス時にデバイス上のビット・ライン結合ノイズが制限される。また、検証シーケンス時に、ビット・ラッチの供給電圧を例えばＶＤＤ（約５ボルト）から約２ボルトに下げることにより、電力消費量が制限される。
【００１５】
１つの実施例では、パス・トランジスタは、ＶＤＤ供給端子に結合されたソースと、随意的に使用可能化トランジスタを通してビット・ラッチの入力に結合されたドレーンとを有するｐチャネル・トランジスタから成る。ビット・ラインの電圧が該ｐチャネル・トランジスタのターン・オン・スレショルドより低下すると、ＶＤＤ供給電圧がパス・ゲートを通してビット・ラッチの入力に送られ、該ビット・ラッチの状態を所望の論理値にセットする。代わりのシステムはｎチャネル・トランジスタに基づくことができ、それは、ビット・ラインの電圧レベルの変化に基づいてグランド電位をビット・ラッチの入力に供給する。この構造を使用すると、ビット・ラッチは、実質的にビット・ラインから電流を引き込むことなく、ビット・ラインの電圧レベルの変化に応答する。
【００１６】
検証シーケンスはプログラム動作に役立つ。プログラム動作では、プロセスは始めにプログラムされるべきメモリー・セルの集合のためのデータをビット・ラッチの集合に蓄積するステップを含む。ビット・ラッチのデータの一方の２進値（１又は０、“プログラムする”値）に応答してプログラミング電位がビット・ラインの集合中のビット・ラインにかけられるが、他方の２進値（０又は１、“プログラムしない”値）ではかけられない。後述するビット・ラッチのインプリメンテーションに従って、このプログラミング電位は、特定のデザインの必要に適する高電圧であって良い。
【００１７】
プログラミング電位がかけられた後、検証シーケンスが実行される。検証シーケンスの結果として、プログラムに成功したら論理値に移行するビット・ラッチがリセットされることになり、その論理値は“プログラムしない”値に対応する。プログラム検証動作は、ページ・バッファー中の全てのビットが論理値の“プログラムしない”値にセットされているか否か感知することに基づく。
【００１８】
ページ・バッファーが全ての“プログラムしない値”を蓄積しているか否か感知するプロセスを、後述するように単純な自動制御信号で実行することもでき、またセンス増幅回路に基づく１バイトずつの感知を行って実行することもできる。
【００１９】
好ましい実施例では、高いプログラミング電位をかける動作を制御するためにビット・ラッチを使用する。この手法は、パス・トランジスタを設けることによって実行され、そのゲート端子はビット・ラッチの出力に接続され、そのドレーンは高プログラミング電位の源に接続される。パス・トランジスタのソースは、イネーブル・トランジスタを通してビット・ラインに結合される。これにより、ビット・ラインの電圧レベルを制御するために、ビット・ラッチとは関係なく、高電圧源を使用することが可能となる。また、マルチレベル電圧源をパス・トランジスタのドレーンに接続すれば、この同じパス・トランジスタをプレチャージ経路のために使用することができる。そうすれば、プレチャージ電圧と、プログラミング電圧とをビット・ラインにかけることが可能となる。また、ビット・ラッチからデータ入出力ラインへデータを転送するプロセス中に定電圧レベルをかけることにより、この同じビット・ラッチ出力を使って該データの内容をチップ出力ラインに、或いはオンチップ・キャッシュメモリーに、転送することができる。
【００２０】
本発明の好ましいフラッシュ・メモリー・デバイスでは、セルのフローティング・ゲートに充電して該セルのための高ターンオン・スレショルドを確立することによって該セルが消去され、該フローティング・ゲートから放電させて低ターンオン・スレショルドを確立することによって該セルがプログラムされることとなるように、セルの極性が設定される。ページ・バッファーは、対応する１Ｋビット・ラインに結合され、１Ｋ（１０２４）ビットの情報を蓄積し、次にそれらのビットをパラレルにプログラムするために使用される。従って、ページ・バッファーは、１Ｋビット・ラインにマッピングする１Ｋビット・ラッチを用いて構成される。ビット・ラッチのデータが１にセットされると、対応するセルはプログラム動作時に高プログラミング電圧を受け取る。もしセルが首尾良くプログラムされれば、即ちスレショルド電圧が充分に低くなったならば、ラッチの内容は検証動作時に０にリセットされる。この様にして、次のプログラム再試行時に該セルは再びプログラムはしない。全てのビット・ラッチが０にリセットされたならば、プログラム動作は終了する。データ値１にとどまっているラッチがもしあれば、プログラム動作が再試行される。
【００２１】
低電流ビット・ラッチはページ・モード読み出し動作にも使用される。ページ・モード読み出し動作は、始めに全てのビット・ラッチを“プログラムする”値、即ち検証動作に応答して蓄積される論理値の補数、にプリセットする動作に基づいている。検証シーケンスは、ページのワード・ラインの読み出し電位で行われる。検証動作後に、読み出し電圧がかけられたときに伝導状態をもってセルがアクセスされたビット・ラインに接続されている全てのビット・ラッチが該論理値にリセットされる。ページ・バッファー中の他のラッチは、該論理値の補数にセットされた状態にとどまる。ページ読み出しアクセスは、チップからデータを読み出すためにビット・ラッチに提供される。ビット・ラッチは大電流を供給できると共にキャパシタンスを殆ど持っていないので、読み出しプロセスはデータのページのために相当高速化する。この様な読み出し動作の第１バイトは、ページ・バッファーにデータをロードするのに必要な長さの時間を必要とする。しかし、その後のバイトは全てビット・ラッチのアクセス速度で読み出されるが、それは従来技術の大規模フローティング・ゲート・メモリー・アレイのアクセス速度より相当高速であり得る。５００ビットより大きくて、好ましくは１０００ビット幅より大きなページ・バッファーで、相当の平均速度増加が達成される。
【００２２】
この構造は、ページ・モード消去検証動作にも使われる。この動作では、ビット・ラッチは始めに前もって“プログラムする”値に蓄積される。消去後、ワード・ライン電圧は消去検証プロセスのためにセットされる。消去動作の結果としてフローティング・ゲート・セルが高スレショルドになったならば、どのビット・ラッチも検証動作によってリセットされるべきではない。もし、いずれかがリセットされれば、消去プロセスを再試行することができる。
【００２３】
本発明は、集積回路メモリーとして特徴づけられても良いものである。該メモリーでは、複数のビット・ライン制御エレメントがアレイ中の対応するビット・ラインに結合される。このビット・ライン制御エレメントは、対抗するインバーターを伴う標準的ＳＲＡＭ型ラッチ等のメモリー・エレメントを含んでいる。第１手段は、該メモリー・エレメントと対応するビット・ラインとに接続されていて、ロード制御入力を有する。この第１手段は、該ロード制御入力の信号に応答して、対応するビット・ラインと該メモリー・エレメントとの間に電流経路を接続する。この第１手段は、パス・トランジスタ又はこれと同等の技術を用いて実現されるものであって、例えばＳＲＡＭキャッシュ又はその他の該デバイス上の他のバッファーなど、外部回路から、プログラムされるべきデータを該メモリー・エレメントにロードするプロセスの際などに、対応するビット・ラインから該メモリー・エレメントに制御ビットをロードするために使われる。
【００２４】
該ビット・ライン制御エレメントは第２手段を含んでいて、この手段は、メモリー・エレメントと、ＶＤＤ端子などの定供給源とに接続される。この第２手段は、イネーブル入力と、該イネーブル入力の信号によって作動可能にされたときに対応するビット・ライン上の明確に限定された電圧レベルに応答して該定供給源をメモリー・エレメントに選択的に接続するために対応するビット・ラインに接続される入力とを有する。これは、検証動作中にビット・ラインから絶縁されている電流経路によって論理値をビット・ラッチの入力に供給するためである。
【００２５】
ビット・ライン制御エレメントには第３の手段も含まれており、これも、パス・ゲートに基づいていて、イネーブル入力と、メモリー・エレメントの出力に接続された入力とを有する。このパス・ゲートは、イネーブル入力の信号によって作動可能にされたときに、メモリー・エレメントから絶縁されている電流経路によって、メモリー・エレメントに蓄積されている制御ビットの一方の状態に応答してビット・ライン電圧源を対応するビット・ラインに選択的に接続するために使われる。ビット・ライン電圧源は、好ましくは、高プログラミング電位をビット・ラインに供給し、プレチャージ電位をビット・ラインに供給し、グランド電位をビット・ラインに供給する能力を与えるマルチレベル電圧源である。
【００２６】
本発明に従って、複数のビット・ライン制御エレメントに基づいてページ・バッファーを設ければ、デバイスで多様なページ・モード動作が可能となる。ページ・モード動作を制御するために、複数のビット・ライン制御エレメントと結合される制御状態マシーンが設けられ、これは、該第１手段、第２手段及び第３手段のイネーブル入力に制御信号を供給して複数のビット・ライン制御エレメントのために制御ビット・ロード状態、プログラム状態、検証状態、及び読み出し状態を確立する。この制御状態マシーンは、ロード状態では、デバイス上の列デコーダーを制御して、デバイス上のデータ入出力バスを介して供給される制御ビットをビット・ライン制御エレメントの集合にロードする。
【００２７】
プログラム状態では、この状態マシーンは、ビット・ライン電圧源をプログラム電位にセットし、信号を該第３手段のイネーブル入力に供給してプログラム電位を対応するビット・ラインに転送させる。
【００２８】
検証状態では、状態マシーンは、該第３手段を作動可能にして該第３手段を通してプレチャージ電位をビット・ラインにかけることにより、複数のビット・ラインをプレチャージする。このとき、検証電位が選択されたワード・ラインにかけられると共に信号が該第２手段のイネーブル入力に結合され、これにより、もしビット・ラインが該第２手段のターンオン・スレショルドを通過するならば、論理値がメモリー・エレメントに蓄積されることになる。
【００２９】
読み出し状態では、状態マシーンは、ビット・ライン電圧源を読み出し電位にセットし、信号を該第３手段のイネーブル入力に供給するので、もし制御エレメントが特定の値を蓄積するならば読み出し電位がビット・ラインにかけられる。このときデバイス中の列デコーダーは、ビット・ラインの集合をデータ入出力バスに接続してビット・ライン制御エレメント中のメモリー・エレメントからデータの集合を読み出しモードのデータ入出力バスに供給するように制御される。
【００３０】
パラレル・プログラム検証プロセス時には、３つの重要な問題が本発明にあり、それは１）検証動作中の過剰な電流及び電力、２）ビット・ライン結合ノイズ、及び３）検証プロセスのためのビット・ライン放電時間を含む。本発明のデザインを用いて、ビット・ラッチへの電力供給を減少させることにより、検証動作中の大電流及び過剰電力の問題が解決される。これにより、検証動作中にビット・ラッチによって消費される電流が減少すると共に、デバイスの全体としての電流消費量が減少する。本発明のビット・ラッチ構造を用いて検証パルスを奇数ビット・ライン及び偶数ビット・ラインに別々に加えることにより、ビット・ライン結合ノイズ問題を解決することができる。
【００３１】
ビット・ライン放電時間は、ビット・ラインのキャパシタンスと、セル放電電流の大きさとによる。本発明のビット・ラッチ構造は、与えられたビット・ライン放電時間仕様の中で低電流、低キャパシタンス構造を利用することを可能にする。
【００３２】
読み出し動作も、本発明によって改善される。普通は、読み出し動作は、フローティング・ゲート・メモリー・アレイの中でのランダム・アクセス・プロセスであり、割合に低速で、通常の電流技術では１バイトあたり約１００ナノ秒を必要とする。上記のページ・バッファー読み出し構想を用いれば、第１バイトを読み出すのに約１マイクロ秒がかかり、その次の各バイトに例えば約５０ナノ秒かかるが、それは１Ｋビット（１２８バイト）のページ・バッファーについては１２７バイトである。後続のバイトの速度は、ビット・ラッチ・データを読み出す速度で決まる。
【００３３】
従って、低電流ビット・ラッチ構造と、ビット・ラッチとビット・ラインとの多目的に利用できる相互接続とに基づく改良されたページ・モード・フラッシュ・メモリーのデザインが提供されている。効率の良いページ・モード・デバイスは種々の状況で動作速度を大幅に増大させる。
【発明を実施するための最良の形態】
【００３４】
図１−７を参照して、本発明の好ましい実施例について詳細に説明する。そのうち、図１−４は本発明に従って利用される構造を示し、図５−７は本発明により提供される低電流ビット・ラッチを利用して実行されるプロセスを示す。
【００３５】
図１はフローティング・ゲート・メモリー・セルのアレイ１０を含む集積回路メモリーのブロック図である。本発明の低電流ビット・ラッチを伴うページ・バッファー１１がフローティング・ゲート・メモリー・セルのアレイ１０に結合されている。ページ・バッファー１１の中の低電流ビット・ラッチは、フローティング・ゲート・メモリー・セルのアレイ１０を通るビット・ラインの集合１２の中のそれぞれのビット・ラインに結合されている。ビット・ラインの集合１２は、ビット・ラインの集合のうちの部分集合をデータ入出力バス１４へ選択するための列デコーダー１３に結合されている。１例では、データ入出力バス１４は１６ビット幅（２バイト）であり、ビット・ラインの集合１２は１Ｋ（１０２４）ビット（１２８バイト）幅である。
【００３６】
従って、列デコーダー１３は、ライン１５を介してデバイス上のアドレス指定回路１６から供給されるアドレス指定信号に応答してビット・ラインの集合１２から一度に１６本のビット・ラインをデータ入出力バス１４へ選択する。フローティング・ゲート・メモリー・セルのアレイ１０には、フローティング・ゲート・メモリー・セルのアレイ１０の中のワード・ラインの集合１８を駆動するワード・ライン・ドライバー１７の集合も結合されている。ワード・ライン・ドライバーはデバイスのアドレス指定回路１６からライン１９で供給されるアドレス指定信号に応じてセルの特定の行を選択する。
【００３７】
随意的に、ＳＲＡＭキャッシュ２０が該集積回路メモリーに含まれている。ＳＲＡＭキャッシュ２０は、ライン３３を介してデータ入出力バス１４に接続されていて、フローティング・ゲート・メモリー・セルのアレイ１０のためにデータを蓄積したりデータを読み出したりするためのキャッシュ（バッファーとも呼ばれる）として作用する。該集積回路メモリーのための適応性のある入出力インターフェースを提供するために、データはキャッシュ２０の中へ転送され、キャッシュ２０からフローティング・ゲート・メモリー・セルのアレイ１０の中に転送され、またその逆にも転送される。
【００３８】
この集積回路メモリーは制御状態マシーン２１も含んでおり、これは、ライン２２でＳＲＡＭキャッシュ２０に制御信号を供給し、ライン２３でアドレス指定回路１６に制御信号を供給し、ページ・バッファー１１と、ライン２９でページ・バッファーに接続されているマルチレベル電圧源２５とにライン２４で制御信号を送る。また、ライン２８を介してワード・ライン・ドライバー１７に結合されているマルチレベル電圧源２７にライン２６で制御状態マシーンから制御信号が供給される。
【００３９】
ＳＲＡＭキャッシュ２０は、アドレス指定回路１６からのライン３０上のアドレス指定信号と、制御状態マシーン２１からのライン２２上の制御信号とに応答して、入出力動作でフローティング・ゲート・メモリー・セルのアレイ１０のために協同的に作用する。アドレスがアドレス・バス３１で集積回路メモリーに供給される。アドレス・バス３１はアドレス指定回路１６に結合されている。このアドレス指定回路は、ワード・ライン・ドライバー１７、列デコーダー１３、及びＳＲＡＭキャッシュ２０のためにアドレス指定信号を作る。
【００４０】
また、モード制御入力もライン３２で制御状態マシーン２１に供給される。ライン３２上のモード制御入力は、外部の源から該集積回路メモリーに供給されても良いし、当該技術分野で知られているように、アドレス及びデータ・ラインをデコーディングすることによって作られても良い。
【００４１】
本発明に従って、制御状態マシーン２１は、ページ・バッファー１１中の低電流ビット・ラッチを利用して、ページ・モード・プログラム動作、ページ・モード・プログラム検証動作、ページ・モード読み出し動作、ページ・モード消去検証動作のためのプロセスを実行する。これらのプロセスは、図２−４を参照して好ましいフローティング・ゲート・メモリー・アレイ及びページ・バッファー構造を説明した後に、もっと良く理解できる。
【００４２】
図２は本発明のフラッシュＥＥＰＲＯＭアレイの好ましい構造を示しており、ここでは２列のフラッシュＥＥＰＲＯＭセルが１本の金属ビット・ラインを共有している。図２はアレイの列を４対示しており、列の各対は、ドレーン・ソース・ドレーン構成のフラッシュＥＥＰＲＯＭセルを含んでいる。
【００４３】
即ち、列の第１の対１２０は、第１ドレーン拡散ライン１２１と、ソース拡散ライン１２２と、第２ドレーン拡散ライン１２３とを含んでいる。ワード・ラインＷＬ０〜ＷＬ６３は、各々、列の対のうちの第１の対のセルと、列の対のうちの第２の対のセルとのフローティング・ゲートの上に載っている。列の第１対１２０は、セル１２４と、セル１２５と、セル１２６と、セル１２７とを含む１列を含んでいる。今、ワード・ラインＷＬ２〜ＷＬ６１に結合されているセルは図示されていない。列の第１の対１２０の第２の列はセル１２８と、セル１２９と、セル１３０と、セル１３１とを含んでいる。アレイの同じ列に沿って、列の第２の対１３５が示されている。それは、鏡像をなすように展開されている点を除いて列の対１２０と同様の構造を持っている。列の第２の対１３５も、第１対１２０と同じ金属ビット・ラインＭＴＢＬ０に接続されている。
【００４４】
列の対のうちの第１の列の中の、例えばセル１２５などのセルは、ドレーン拡散ライン１２１にドレーンを有し、ソース拡散ライン１２２にソースを有する。フローティング・ゲートが第１ドレーン拡散ライン１２１とソース拡散ライン１２２との間のチャネル領域の上に載っている。ワード・ラインＷＬ１はセル１２５のフローティング・ゲートの上に載ってフラッシュＥＥＰＲＯＭセルを確立している。
【００４５】
列対１２０と列対１３５とはアレイ仮想グランド拡散１３６（ＡＲＶＳＳ）を共有している。列対１２０のソース拡散ライン１２２はグランド拡散１３６に結合されている。同じく、列対１３５のソース拡散ライン１３７もグランド拡散１３６に結合されている。
【００４６】
前述したように、セルの列の各対１２０は１本の金属ラインを共有している。従って、ブロック右選択トランジスタ１３８とブロック左選択トランジスタ１３９とが含まれている。トランジスタ１３９は、ドレーン拡散ライン１２１にドレーンを有すると共に、金属接点１４０に結合されたソースと、ライン１４１上の制御信号ＢＬＴＲ１に結合されたゲートとを有する。同じく、右選択トランジスタ１３８は、ドレーン拡散ライン１２３にソースを有すると共に、金属接点１４０に結合されたドレーンと、ライン１４２上の制御信号ＢＬＴＲ０に結合されたゲートとを有する。トランジスタ１３８及び１３９を含む選択回路は、第１ドレーン拡散ライン１２１と第２ドレーン拡散ライン１２３とを金属接点１４０を通して金属ライン１４３（ＭＴＢＬ０）に選択的に接続できるようにする。図から分かるように、列対１３５は、同じく金属接点１４６に接続されている左選択トランジスタ１４４と右選択トランジスタ１４５とを含んでいる。接点１４６は、列対１２０に結合されている接点１４０と同じ金属ライン１４３に結合されている。この金属ラインは、追加の選択回路を伴う３列以上のセル列に共有されても良い。
【００４７】
図２に示されている構造は、隣接するセル列からのリーク電流を阻止するために隣接するドレーン・ソース・ドレーン単位から絶縁されている２本のセル列を形成するドレーン・ソース・ドレーン単位に基づいている。感知回路においてリーク電流についての適切な許容誤差があるように、或いは、選択されていないセルからの電流リークに対する他の制御手段が存在するように、この構造を３列以上の単位に拡張することができる。従って、例えば、与えられた絶縁された領域の中に第４及び第５の拡散ラインを付加して、４本のセル列を提供するドレーン・ソース・ドレーン・ソース・ドレーン構造を作り出すことができる。
【００４８】
Ｍ本のワード・ラインと２Ｎ本の列とから成るフラッシュＥＥＰＲＯＭセルのアレイを設けるために列対は水平方向に且つ垂直方向に展開される。該アレイは、前述したように選択回路を通してフラッシュＥＥＰＲＯＭセルの列の対に各々結合される金属ビット・ラインを僅かＮ本だけ必要とするに過ぎない。
【００４９】
図は２本の金属ビット・ライン１４３及び１５２（ＭＴＢＬ０−ＭＴＢＬ１）に結合された４つの列対１２０、１３５、１５０及び１５１だけを示しているけれども、大規模フラッシュＥＥＰＲＯＭメモリー・アレイを確立するのに必要なだけ水平方向及び垂直方向に反復される。従って、１本のワード・ラインを共有する列対１２０及び１５０が水平方向に反復されてアレイのセグメントを提供する。セグメントは垂直方向に反復される。共有されているワード・ライン・ドライバーにそれぞれのワード・ラインが結合されているセグメントのグループ（例えば８セグメント）をアレイのセクターと見なすことができる。
【００５０】
好ましいシステムでは、１０２４本の金属ビット・ラインが２０４８列のセルに共有される。１０２４本の金属ビット・ラインは、ページ・バッファー中のそれぞれのビット・ラッチに接続される。ビット・ラッチは、次にいっそう詳しく説明する検証プログラム動作、検証動作、読み出し動作及び消去検証動作のために使用される、各金属ビット・ラインのための制御ビットを蓄積する。
【００５１】
図３はビット・ライン制御エレメントの基本構造を示しており、それは、図１に記載されているメモリーなどの集積回路メモリーのためのページ・バッファー１１のビット・ラッチ２０６を含んでいる。
【００５２】
図３は、図２の構造の例えば金属ビット・ラインＭＴＢＬ０に対応するビット・ライン２００を含んでいる。ビット・ライン２００は、ページ・バッファー中のビット・ライン・セグメント２０２をアレイの金属ビット・ライン２００から絶縁する目的のために使われるパス・トランジスタ２０１に接続されている。パス・トランジスタ２０１は、ライン２０３上の制御信号ＢＬＩＳＯＢによって制御される。ページ・バッファー中のビット・ライン・セグメント２０２は、パス・ゲート２０４によって代表されている列選択回路に結合される。列選択パス・ゲート２０４はライン２０５上の列選択信号Ｙ（Ｎ）によって制御されるが、このＮは、１６ビットの入出力バスを使う１Ｋビット・ラインの集合では０から６３までである。
【００５３】
ページ・バッファーは、ビット・ラインがそれぞれ付随しているビット・ライン制御エレメントの列から成っている。各ビット・ライン制御エレメントは、ビット・ライン２００に結合されたビット・ラッチ２０６を含んでいる。好ましいシステムではビット・ラッチ２０６は、当該技術分野で知られているように対向するインバーターから成るＳＲＡＭ型のメモリー・エレメントで実現される。ビット・ラッチ２０６は、信号ＢＬＡＴＥＮを受け取るライン２０７で供給されるイネーブル入力を有する。
【００５４】
ビット・ラッチ２０６が使用する電力はライン２０８で供給される。図示されているように、ビット・ラッチ２０６の電力レベルをセットする信号LATCH POWER(ラッチ電力)がライン２０８で供給される。通常、この電力レベルはデバイスのＶＤＤ電圧に対応する。しかし、それは、後述するように、種々の動作の時に制御される。
【００５５】
ビット・ラッチ２０６は２つのデータ入力を有する。第１データ入力はライン２１０で受信され、第２データ入力はライン２１２で受信される。ライン２１０上の第１データ入力は、直列に接続された第１パス・トランジスタ２１３及び第２パス・トランジスタ２１４を含むパス・ゲート構造に結合されている。パス・トランジスタ２１４の反対側の端には定電圧源２１５が接続されている。パス・トランジスタ２１４のゲートはビット・ライン・セグメント２０２に結合されている。パス・トランジスタ２１３のゲートは、ライン２１６上の検証制御信号ＶＦＹ（Ａ、Ｂ）に結合されている。１実施例では、ビット・ラッチの別々の集合をストローブするために２つ（或いはそれより多数の）検証制御信号（Ａ及びＢ）がある。この実施例では、１つおきのビット・ラインがＶＦＹ（Ａ）を受け取り、残りのビット・ラインはＶＦＹ（Ｂ）を受け取る。
【００５６】
ビット・ラッチ２０６へのライン２１２上の第２入力は、パス・トランジスタ２０１によって主ビット・ライン２００から分離されているビット・ライン・セグメント２０２からパス・トランジスタ２２０を通して供給される。パス・トランジスタ２２０のゲートは、制御信号ＬＡＴＣＨＢを受信するライン２２１に接続されている。
【００５７】
ビット・ラッチ２０６は出力２２２を有する。出力２２２は、マルチレベル電圧源２２５とビット・ライン・セグメント２０２との間に直列に接続されているパス・トランジスタ２２３及びパス・トランジスタ２２４から成るパス・ゲートに制御入力として接続されている。ビット・ラッチ２０６のライン２２２上の出力はパス・トランジスタ２２３のゲートに接続されている。パス・トランジスタ２２４のゲートはライン２２６でデータ・ライン制御信号ＤＬＣＴＬ（Ａ、Ｂ）に接続されている。１実施例では、読み出しモードにおいて２つのＶＦＹ（Ａ、Ｂ）信号と整合してビット・ラッチの集合を別々に感知する２つの（或いはそれより多数の）データ・ライン制御信号（Ａ及びＢ）がある。
【００５８】
ビット・ラッチ２０６は、電流消費に関してビット・ライン２００にごく僅かの影響を与えるに過ぎず、該ビット・ラッチの電流必要量がページ・モード動作中にビット・ライン２００の電流必要量と相克しないように、構成されている。本発明の低電流ビット・ラッチで、多様な効率的ページ・モード・プロセスが実現される。
【００５９】
第１入力２１０は、パス・トランジスタ２１４をオンにするのに充分に低い明確に限定されたレベルへのビット・ライン２０２上の電圧レベルの変化に応答して論理値をビット・ラッチ２０６にロードする回路を提供する。例えば、定電圧源がＶＤＤであるならば、パス・トランジスタ２１４はｐチャネル・デバイスとして実現される。ライン２１６上の制御信号ＶＦＹがストローブされたときにビット・ライン２０２上の電圧レベルが低ければ、ビット・ライン２０２上の電流を消費することなくその論理値が定電圧源２１５からビット・ラッチ２０６にロードされる。
【００６０】
定電圧源２１５がグランドであれば、パス・トランジスタ２１４はｎチャネル・デバイスとして他の修正事項と共に実現され、ビット・ライン２０２上の高電圧レベルに反応して該論理値をビット・ラッチ２０６にロードさせる。
【００６１】
ビット・ラッチ２０６への入力２１２は、ライン２２１上の制御信号ＬＡＴＣＨＢにより制御されてビット・ライン・セグメント２０２で供給されるデータ値をロードする第２回路に接続されている。この経路は、主として列選択トランジスタ２０４を通してデータをビット・ラッチ２０６にロードするために利用され、これは割合に大電流データ源により駆動されることができる。しかし、この入力は、ビット・ライン２００上の電圧レベルが感知されるときには使用不能にされる。
【００６２】
ビット・ラッチのライン２２２上の出力は第３回路に接続されており、この回路は、ビット・ラッチ２０６に蓄積されている制御ビットとライン２２６上のイネーブル信号ＤＬＣＴＬとに応答してマルチレベル電圧源２２５からビット・ライン・セグメント２０２に選択された電圧レベルを転送するために利用される。
【００６３】
パス・ゲート２０１が使用可能にされているとき、マルチレベル電圧源２２５により供給される電圧レベルは主ビット・ライン２００に送られる。ライン２２６上のイネーブル信号ＤＬＣＴＬは、ビット・ラインへのマルチレベル電圧源２２５の接続の持続時間を制御する目的で使用される。マルチレベル電圧源を高プログラミング電位にセットすることができ、そのプログラミング電位のビット・ラインへの印加はビット・ラッチ２０６の内容によって制御される。また、マルチレベル電圧源２２５をＶＤＤ、グランド、或いは他の読み出し電位にセットすることもでき、ＶＤＤ電圧レベルのビット・ライン・セグメント２０２への印加はビット・ラッチの内容によって制御される。
【００６４】
本発明の他の特徴に従って、ビット・ラッチ２０６はライン２３０に第２出力を有し、これは、ページ・バッファー中の全てのビット・ラッチ２０６が（プログラム検証のための）論理値を蓄積しているか否か判定するために、或いはページ・バッファー中のいずれかのビット・ラッチ２０６が（消去検証のための）該論理値を蓄積しているか否か判定するために、論理回路２３１に接続されている。論理回路２３１は、ライン２３２で表されているように、ページ・バッファー中の各ビット・ラッチ２０６に結合された１入力を含んでいる。もし全てのビット・ラッチ２０６がローの論理値を蓄積していれば（モード２３０で）、該論理機能の出力はライン２３３上でハイレベルとなって全てのビット・ラッチがそのローの論理値にリセットされていることを示す。もしいずれか１つのビット・ラッチがその論理値にリセットされていなければ、ライン２３３上の該論理機能の出力はローレベルとなり、全てが該論理値にリセットされているわけではないことを示す。この論理は、後述するようにプログラム又は消去検証状態の時に役立つ。
【００６５】
図４は、図３に示されている、ビット・ラッチ３１０を含むビット・ライン制御エレメントの詳しい回路図である。ビット・ライン３００は、トリプル・ウェルＮＭＯＳトランジスタ３０２のソースに接続されている。トランジスタ３０２は、サブストレートにｎ型のウェルを作り、次にそのｎ型ウェルの中にｐ型ウェルを作り、その中にＮＭＯＳトランジスタを形成することによって、形成される。
【００６６】
この実例におけるトリプル・ウェルＮＭＯＳトランジスタ３０２のサイズは、幅が約４０ミクロンで長さが約１．２ミクロンである。この構造中のｐ型ウェルにはライン３０３上のバイアス電位ＰＷ１がかけられる。トランジスタ３０２のゲートは、ライン３０１上の制御信号ＢＬＩＳＯＢによって制御される。ビット・ライン・セグメント３０４がトランジスタ３０２のソースに接続されている。
【００６７】
ビット・ライン・セグメント３０４は、ｙ選択トランジスタ３０５のドレーンに結合されている。図示されている実施例におけるｙ選択トランジスタ３０５は、幅が約３０ミクロンで長さが約１．２ミクロンの基本的ＮＭＯＳデバイスである。トランジスタ３０５のソースは、端子３０６でデータ入出力バスに結合される。トランジスタ３０５のゲートは、ライン３０７上のｙデコード信号Ｙによって制御される。
【００６８】
図４に示されているビット・ライン制御エレメントはビット・ラッチ記憶エレメント３１０を含んでおり、これはイネーブル回路を伴う基本的ＳＲＡＭ型記憶エレメントである。記憶エレメント３１０は、ｎチャネル・トランジスタ３１２と直列になっているｐチャネル・トランジスタ３１１から成る第１インバーターを含んでいる。ｐチャネル・トランジスタ３１１は、この実例では、幅が約３ミクロンで長さが約１．６ミクロンである。ｎチャネル・トランジスタ３１２は、この実例では、約３ミクロンの幅と約１．２ミクロンの長さとを有する。イネーブル回路は、そのソースがグランド電位に結合されているｎチャネル・トランジスタ３１３によって第１インバーターに結合されている。トランジスタ３１１及び３１２のゲートはメモリー・エレメントのノード３１４に接続されている。トランジスタ３１１のドレーンとトランジスタ３１２のドレーンとはノード３２５に結合されている。トランジスタ３１３のゲートもライン３１５上の制御信号ＢＬＡＴＥＮに接続されている。
【００６９】
メモリー・エレメント３１０中の第２インバーターは、ｐチャネル・トランジスタ３１８とｎチャネル・トランジスタ３１９とから成っている。ｐチャネル・トランジスタ３１８は約６ミクロンの幅と約１．２ミクロンの長さとを持っており、ｎチャネル・トランジスタ３１９は、この実例では、約３ミクロンの幅と約１．２ミクロンの長さとを持っている。トランジスタ３１８のドレーンとトランジスタ３１９のドレーンとはノード３２６に結合されている。トランジスタ３１８及び３１９のゲートはノード３２５に結合されている。
【００７０】
メモリー・エレメント３１０中のイネーブル回路はｐチャネル・トランジスタ３２０も含んでおり、これは、この実例では、約３ミクロンの幅と約０．８ミクロンの長さとを有する。ｐチャネル・トランジスタ３２０のソースは、ＬＡＴＣＨＰＷＲ信号を供給するノード３２１に結合されており、この信号は図３のＬａｔｃｈＰｏｗｅｒ信号に対応し、それは普通はＶＤＤである。ラッチ電力レベルは、後述するようにビット・ライン制御エレメントが関係する動作中に制御される。
【００７１】
記憶エレメント３１０はノード３２６に出力を有し、それはトランジスタ３１１及び３１２から成るインバーターへの入力としてノード３１４にフィードバックされ、また該エレメント３１０はノード３２５に出力を有し、これはトランジスタ３１８及び３１９から成るインバーターの入力に接続されている。出力３２５、及び３２６をメモリー・エレメントに蓄積されているデータ・ビットの真の値及び補数の値と見なすことができる。図示されている実例では、ＬＡＤＡＴＡという記号が付されているノード３２６は真の出力であると見なされる。補数出力はノード３２５に作られる。
【００７２】
メモリー・エレメント３１０への第１入力はライン３５０を介してノード３２５に供給される。ライン３５０は、ネイティブｎチャネル・トランジスタ３５１及びネイティブｐチャネル・トランジスタ３５２から成るパス・ゲートを通して、ＶＤＤ３５３等の定電圧供給源に接続されている。ネイティブｐチャネル・トランジスタは、該デバイスのスレショルドが約マイナス１．２５ボルトとなるようにチャネル強化ドーピング無しに通常のＰＭＯＳプロセスを用いて形成される。この実例では、該デバイスの幅は約５ミクロンであり、長さは約１ミクロンである。ネイティブｎチャネル・デバイス３５１は、チャネル強化ドーピング無しで形成され、従って約０．４５ボルトのスレショルドを有し、これはチャネルに強化ドーピングを有する通常のｎチャネル・トランジスタより低い。
【００７３】
トランジスタ３５２のゲートはビット・ライン・セグメント３０４に接続されている。トランジスタ３５１のゲートはライン３５４上の制御信号ＶＦＹに接続されている。メモリー・エレメント３１０の第２入力はビット・ライン・セグメント３０４からパス・トランジスタ３５６を通して供給され、このトランジスタは、約１２ミクロンの幅と約１．２ミクロンの長さとを有するｎチャネル・ネイティブ・デバイスで実現される。トランジスタ３５６のゲートはライン３５７上の制御信号ＬＡＴＣＨＢに接続されている。
【００７４】
メモリー・エレメント３１０の第１出力は、ノード３２６からネイティブｎチャネル・トランジスタ３６０のゲートに供給される。ｎチャネル・トランジスタ３６０のソースは、マルチレベル電圧源によりノード３６１に作られるデータ・ライン電力信号ＤＬＰＷＲに接続されている。トランジスタ３６０のドレーンは、ネイティブｎチャネル・パス・トランジスタ３６２のソースに結合されている。トランジスタ３６２のドレーンはビット・ライン・セグメント３０４に結合されている。トランジスタ３６２のゲートは、ライン３６３上のデータ・ライン制御信号ＤＬＣＴＬによって制御される。トランジスタ３６０及びトランジスタ３６２は、約４ミクロンの幅と約１．２ミクロンの長さとを有するネイティブＮＭＯＳデバイスで実現される。
【００７５】
メモリー・エレメント３１０の第２出力は、ノード３２６に供給されると共に（ノード３１４を通して）ｎチャネル・デバイス３７０のゲートに供給される。ｎチャネル・デバイス３７０のソースはグランドに結合され、ｎチャネル・デバイス３７０のドレーンはＡＢＬＲＥＳ１ライン３７１に接続されている。トランジスタ３７０は、約３ミクロンの幅と約０．８ミクロンの長さとを有するＮＭＯＳデバイスで実現される。ライン３７１上のＡＢＬＲＥＳ１信号は、ページ・バッファー中の他のビット・ラッチと共通にウィーク・プルアップ回路に接続されていて、ライン３７１上の信号ＡＢＬＲＥＳ１のうちのいずれか１つが引き下げているならば（入力高レベル）ＡＢＬＲＥＳ１は低レベルとなって、ページ・バッファー中の全てのビット・ラッチがリセットされているか否か判定するＮＯＲゲート機能を提供する。
【００７６】
図３及び４に記載されているようなユニークな低電流ビット・ラッチ構造は、図５に示されている効率的なページ・モード・プログラム及びプログラム検証動作、図６に示されている効率的なページ読み出し動作、及び図７に示されている効率的な消去検証動作を実行する能力を提供する。
【００７７】
はじめに図５を参照してプログラム及びプログラム検証プロセスについて説明する。好ましいシステムでは、プログラム及びプログラム検証プロセスはデータのページをページ・バッファー中のビット・ラッチにロードすることから始まる（ブロック５０１）。好ましい実施例ではデータのページは少なくとも５００ビットであり、好ましくは１Ｋ（１０２４ビット）或いはそれよりもっと多量のデータである。このプロセス中、ビット・ラッチはＢＬＡＴＥＮ信号によって使用可能にされ、ラッチ電力(latch power)は完全な供給電位ＶＤＤにセットされ、ＬＡＴＣＨＢ入力は高レベルにセットされ、データが１バイトずつビット・ラッチに転送されてゆくときＹ信号は列デコード動作毎にパルス化される。
【００７８】
該プロセスの次のステップは、ページ・バッファー中の全てのメモリー・エレメントがリセットされているか否か判定する（ブロック５０２）。これは、ライン３７１上のＡＢＬＲＥＳ１信号を試験することにより判定される。もしそれが高レベルならば、全てのビット・ラッチがリセットされている。さもなければ、少なくとも１つのビット・ラッチがリセットされていない。もし全てがリセットされていれば、ブロック５０３に示されているように、プログラム及び検証が成功していて（或いはプログラムが不要である）プロセスは完了する。
【００７９】
もしブロック５０２で少なくとも１つのビット・ラッチがセットされたままになっていると判定されたならば、アルゴリズムは、プログラム再試行限度に達しているか否か判定する（ブロック５０４）。もし再試行限度に達していたら、プロセスは終わり、エラーが表示される。もし再試行限度に達していなければ、アルゴリズムはブロック５０５に進み、ビット・ラッチ中のメモリー・エレメントがリセットされていないビット・ラインだけにプログラミング電位をかける（或いは再びかける）。
【００８０】
ブロック５０５で、データをビット・ラッチからアレイへプログラムするためにプログラム電圧がかけられる。このステップで、ライン３６１上のＤＬＰＷＲはプログラム高電圧にセットされ、ラッチ電力(latch power)は高電圧にセットされ、ライン３０１上の制御信号ＢＬＩＳＯＢは高電圧にセットされる。これにより、もしノード３２６のメモリー・エレメント３１０の出力が高ければＤＬＣＴＬ信号をパルス化することにより高電圧をビット・ライン３００に転送することができる。メモリー・エレメント３１０の出力が低ければ、高いプログラミング電圧はそのビット・ラインには接続されない。
【００８１】
プログラム・サイクル後に、ビット・ラインはプレチャージされる（ブロック５０６）。ビット・ラインは本発明のビット・ラッチ構造を用いてラッチ電力(latch power)をＶＤＤにセットし、ライン３６３上のＤＬＣＴＬ制御信号をＶＤＤにセットし、ライン３６１上のデータ・ライン電力(data line power)をＶＤＤにセットし、ＢＬＩＳＯＢ信号ライン３０１をＶＤＤにセットし、Ｙ選択トランジスタ３０５をオフにすることによって、プレチャージされる。従って、ビット・ライン３００はＶＤＤレベルに、或いは約ＶＤＤ−ＶＴに、プレチャージされるが、このＶＴはＮＭＯＳスレショルド電圧である。
【００８２】
ビット・ラインがプレチャージされた後、ビット・ラインは絶縁され、検証電位がアレイにかけられる（ブロック５０７）。ワード・ラインは検証電位にセットされる。このステップ中、ラッチ電力latch powerは、検証動作中に消費される電力の量を減らすために、約２ボルトに下げられる。ＤＬＣＴＬ信号ライン３６３はデータ・ライン電力(data line power)をビット・ラインから絶縁するために低くセットされ、ＢＬＩＳＯＢ信号ライン３０１は高くセットされ、Ｙ選択トランジスタはオフにされる。検証電位をかけた後、検証入力がストローブされる（ブロック５０８）。
【００８３】
これは、ライン３５４上のＶＦＹ制御信号をストローブすることにより行われる。この動作の時、Ｙ選択トランジスタはオフにされたままである。もしＶＦＹ信号がストローブされたときにノード３０１におけるビット・ラインの電圧がトランジスタ３５２をオンに切り換えるのに充分に低ければ、ＶＤＤ電位がメモリー・エレメント３１０のノード３２５にかけられる。その結果として、メモリー・エレメントがリセットされ、ライン３２６の出力が低くなる。
【００８４】
もしビット・ライン上のアクセスされたセルが低いスレショルドを有するならば、プレチャージされたビット・ラインはそのセルを通して放電され、該ビット・ライン上の電圧レベルはトランジスタ３５２のターン・オン・スレショルドより低くなる。このように、メモリー・エレメント３１０はビット・ライン上の電流を得ようとして奮闘することはなく、割合に高速の検証動作が達成される。
【００８５】
ブロック５０８でビット・ラッチの検証入力をストローブした後、プロセスは巡ってブロック５０２に進み、再試行のしきい値（スレッショルド）回数の間、検証に不合格になったセルのプログラミングを再試行する。
【００８６】
本発明のユニークなビット・ラッチ構造は、図６に示されているような効率の良いページ読み出し動作を考慮に入れたものである。この動作では、アルゴリズムは、ライン３２６上の出力が高くなるように全てのビット・ラッチを論値値にセットすることから始まる（ブロック６００）。全てのビット・ラッチをパラレルに高くセットする１つの手法は、全てのビット・ラインのためにＹ選択トランジスタ３０７の全てをオンにすることによって達成される。ライン３２１上のラッチ電力レベルは約１ボルトに下げられる。
【００８７】
データはノード３０６においてＶＤＤで供給され、ＬＡＴＣＨＢ信号ライン３５７はＶＤＤにセットされる。この様にして、データ値がラッチの入力３１４に転送される。このポイントで、割合に低電流のパラレル動作でデータをセルにラッチするためにラッチ電力がゆっくり上げられる。或いは、ビット・ラッチへのローディングと同様の列デコーディング動作によってビット・ラッチを１バイトずつセットすることもできる。
【００８８】
全てのビット・ラッチがプリセットされた後、アルゴリズムは検証処理手順に進み、この処理手順は始めにビット・ラインのプレチャージに基づいている（ブロック６０１）。このプレチャージは、図５のブロック５０６について説明したのと同じ制御信号を用いて行われる。ビット・ラインをプレチャージした後、読み出し電位がワード・ラインにかけられる（ブロック６０２）。この場合も、このプロセスのための制御信号は、図５のブロック５０７の時に適用されるものと同様である。
【００８９】
読み出し電位をかけた後、ビット・ラッチの検証入力がストローブされる（ブロック６０３）。これは、図５のブロック５０８の動作と同様である。検証入力をストローブした後、集積回路のデータ入出力バスを読むために、ビット・ラッチに蓄積されている制御ビットを使用できる様になる(ブロック６０４)。このプロセスは、ＤＬＰＷＲ値をグランドにセットし、ＤＬＣＴＬ値をＶＤＤにセットし、ＢＬＩＳＯＢ信号をグランドにセットし、ＬＡＴＣＨＢ信号をグランドにセットすることによって実行される。Ｙトランジスタは、列デコーディング動作に応答してパルス化される。
【００９０】
もしビット・ラッチがリセットされていれば、ライン３２６上の出力ＬＡＤＡＴＡは低くなり、グランドとビット・ライン・セグメント３０４との接続が阻止される。しかし、もしそれがリセットされていなければ、メモリー・エレメントに蓄積されている高い値がグランドをビット・ライン・セグメント３０４に結合させ、それはセンス増幅器に転送される。
【００９１】
ビット・ラッチとセンス増幅器との間でのローディングが低キャパシタンス（ビット・ラインが絶縁されている）で行われ、ビット・ラッチから大電流を利用できるので、高速ページ・アクセスが達成される。随意的に、より適応性のあるインターフェースのためにデータをＳＲＡＭキャッシュにロードすることができる。この様にページ・モード読み出しが与えられ、その場合、第１バイトは図６のプロセスが実行された後に利用可能となり、それには、ビット・ライン整定時間等により、１マイクロ秒程度の時間がかかる。
【００９２】
しかし、ページ中のその後の全てのバイトはＳＲＡＭのような速度で読み取り可能であり、これはフローティング・ゲート・メモリー・アレイの通常の読み出しより遥かに高速である。例えば、フローティング・ゲート・メモリー・アレイの典型的な読み出し時間は約１００ナノ秒であるが、ビット・ラッチからの典型的な読み出し時間は５０ナノ秒程度或いはそれよりもっと短い。
【００９３】
１２８バイトのページ・バッファーでは、パラレルに読み出すとき、第１バイトは約１マイクロ秒で利用可能となり（アレイから直接に１０バイトを読み出すのと同等）、次の１２７バイトの全部が、ビット・ラッチから逐次にでもランダムにでも、５０ナノ秒のアクセス時間で読み出せる。図６に示されているようなページ読み出しプロセスを用いると全体としてのスループットが増大する。
【００９４】
図７は、本発明の低電流ビット・ラッチを用いる消去検証動作の例を示している。このプロセスは、消去動作後に始まるプロセスであり、ここで説明する実施例ではアレイ中のメモリー・セルのブロックのフローティング・ゲートを充電して、消去された全てのセルについて高スレショルド電圧を確立する動作に基づいている。消去後、図６のブロック６００を参照して説明したような手法によってビット・ラッチは論理値１にセットされる（ブロック７００）。
【００９５】
次に、ビット・ラインがプレチャージされる（ブロック７０１）。これも、図５のブロック５０６を参照して説明したプロセスと同様である。ビット・ラインがプレチャージされた後、消去検証電位がワード・ラインにかけられる（ブロック７０２）。これは、消去検証電位がワード・ラインにかけられるという点を除いて、図５のブロック５０７を参照して説明したプロセスと同様である。
【００９６】
その電位はＶＤＤに近くて、例えば４．５ボルトであり、消去検証マージンを確立する。消去検証電位がかけられた後、図５のブロック５０８を参照して説明したように、ビット・ラッチの検証入力がストローブされる（ブロック７０３）。ビット・ラッチをストローブした後、アルゴリズムは低スレショルドのセルが見つかったか否か判定する（ブロック７０４）。低スレショルドのセルがあればビット・ラッチがリセットされるという結果がもたらされる。
【００９７】
従って、図５のブロック５０２を参照して説明した全てのビット・ラッチがリセットされているか否か判定する動作とは反対の、いずれか１つのビット・ラッチがリセットされているか否か判定する動作が必要である。列デコーダーを通してビット・ラッチを１バイトずつ読み込む読み出しプロセスによってこれを達成することができる。或いは、例えば、１つのセルがリセットされているか否か判定するＮＯＲ機能を用いるなど、論理を用いてビット・ラッチの出力をパラレルに感知しても良い。
【００９８】
低スレショルドのセルが見つからなかったならば、プロセスはブロック７０５に示されているように終了する。もし、低スレショルドのセルが見つかったならば、アルゴリズムは再試行限度に達しているか否か判定する（ブロック７０６）。もし、再試行限度に達していれば、プロセスはブロック７０５で終了し、エラーが表示される。もし再試行限度に達していなければ、再消去動作が実行される（ブロック７０７）。
【００９９】
図４のビット・ラッチ構造は、ｐチャネル・トランジスタ３５２の代わりにｎチャネル・トランジスタを使用するように修正されても良い。ｎチャネル方式では、トランジスタ３５２、３５１及び３７０はノード３２６に接続され、トランジスタ３５２のソースは接地される。トランジスタ３５２（この実施例ではｎチャネル）のゲートはビット・ライン・セグメント３０４に接続される。ｎチャネル・アプローチは消去検証シーケンスに特に良く適している。
【０１００】
例えば、消去検証シーケンスは次のステップを含んでいる：
１）ノード３２６が高レベルを蓄積するように全てのビット・ラッチをプリセットする。
２）全てのビット・ラインを高レベルにプレチャージする。
３）消去検証のために電圧レベルをワード・ラインにかける。
４）検証電位がストローブされるとき、それらの消去された高スレショルド・セルについて、ビット・ラインは高い状態にとどまる。そのためにノード３２６はゼロにリセットされる。もし低スレショルド・セルが存在するならば、そのセルを通してビット・ラインはグランドに放電され、低スレショルド・セルに関連しているビット・ラッチ・ノード３２６はプリセットされた高い値にとどまっている。するとノード３７１が引き下げられて他の再試行パルスをトリガーする。
【０１０１】
従って、本発明は、パラレル・プログラム及びプログラム検証アルゴリズム、ページ・モード読み出し、ページ・モード消去検証を支えるユニークなビット・ライン制御エレメント構造を提供するものである。このユニークなビット・ラッチ構造により解決される３つの重要な問題は、ラッチ構造での高度にパラレルな動作に関連する過剰電流及び電力衝突の問題、パラレル動作中にビット・ライン間に発生するかも知れないビット・ライン結合ノイズ、及び検証動作に付随するビット・ライン放電時間を含んでいる。
【０１０２】
過剰電流及び電力衝突の問題は、ビット・ラッチにおけるメモリー・エレメントの電力レベルを制御する能力を供給することによって解決される。即ち、デバイスの電流消費を減らすためにビット・ラッチ電力が適当なときに下げられる。隣り合うビット・ライン同士の容量性結合に起因するビット・ライン結合問題は、偶数奇数ビット・ライン論理によって解決されることができ、図４の構造においてＶＦＹ信号及びＤＬＣＴＬ信号をストローブするために２組の制御信号が使用される。交互にストローブすることにより、隣り合うビット・ライン同士が同時に感知されることはなくなり、それらの間のフリンジング容量（fringing capacitance）が望ましくない妨害を引き起こすことはなくなる。
【０１０３】
ビット・ライン放電時間は、ビット・ライン容量とセル放電電流とに依存する。しかし、検証プロセス中、ビット・ラインはビット・ラッチから絶縁されるので、電流消費量を求めてビット・ラッチ構造と争うことによって放電時間が複雑化することはない。従って検証プロセスを実行する状態マシーンは計算される一定の時間を使用することができる。或いは、基準ビット・ライン・コンデンサから放電させて、その基準ビット・ライン・コンデンサのレベルの検出に応答してタイムアウト信号を作るために、基準フローティング・ゲート・セル等の小さな電流源を使用しても良い。この基準ビット・ライン・コンデンサ方式は、計算された一定の時間を使用することで可能となるよりも多くのチップ固有検証時間を提供する。
【０１０４】
ページ・モード読み出し動作のために同じビット・ラッチが使用される。在来のフラッシュ・メモリー読み出し動作はランダム・アクセスで、割合に低速である。しかし、本発明のユニークなビット・ラッチを使って上記のように高速ページ・モード読み出しアクセスを実行することができる。
【０１０５】
最後に、フラッシュ・メモリー・デバイスでの消去動作を高速化するために使用することのできるページ・モード消去検証プロセスについて説明する。
フラッシュ消去状態がフローティング・ゲート・メモリー・セルの高スレショルドとして定義され、プログラムされた状態が低スレショルドとして定義されるメモリー・セルを主として参照して本発明を説明した。しかし、フラッシュ・セルが低スレショルドを有するときに該セルは消去されていると定義され、該セルが高スレショルドを有するときに該セルはプログラムされていると定義されるならば、本発明を適用することができる。
【０１０６】
本発明の好ましい実施例についての以上の記述は、例証及び説明のために呈示されている。余すところ無く述べたり、本発明を開示されている形だけに厳密に限定したりすることは意図されていない。明らかに、この技術分野の専門家にとっては多くの修正形及びバリエーションが明白である。本発明の範囲は、次の請求項及びその同等物によって確定されるべきものである。
【０１０７】
本発明の他の実施例を以下に示す。
（１）フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ケート・メモリー・セルのアレイのために、該アレイの中のメモリー・セルの集合の状態を判定する方法において、前記方法は：そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧を印加し；
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電力レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに論理値を蓄積するステップを有することを特徴とする方法。
【０１０８】
（２）プレチャージ電圧レベルは、前記の明確に限定されたスレショルドより高いことを特徴とする前記（１）項に記載の方法。
【０１０９】
（３）プレチャージ電圧レベルは前記の明確に限定されたスレショルドより低いことを特徴とする前記（１）項に記載の方法。
【０１１０】
（４）変化に応答するステップは、該論理値の供給源とビット・ラッチの集合の中のそれぞれのビット・ラッチの入力との間に、ゲート端子を有するパス・トランジスタを設け、ビット・ラインの集合の中のビット・ラインを該パス・トランジスタのゲート端子に接続することを含むことを特徴とする前記（１）項に記載の方法。
【０１１１】
（５）変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれのビット・ラッチの入力との問に、ゲート端子を有するｐチャネル・パス・トランジスタを設け、ビット・ラインの集合の中のビット・ラインを該ｐチャネル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチャージ電圧レベルは該ｐチャネル・パス・トランジスタをオフにするのに充分に高く、前記の明確に限定されたスレショルドは該ｐチャネル・パス・トランジスタをオンにするのに充分であることを特徴とする前記（１）項に記載の方法。
【０１１２】
（６）変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれのビット・ラッチの入力との間に、ゲート端子を有するｎチャネル・パス・トランジスタを設け、ビット・ラインの集合の中のビット・ラインを該ｎチャネル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチャージ電圧レベルは該ｎチャネル・パス・トランジスタをオンにするのに充分に高く、前記の明確に限定されたスレショルドは該ｎチャネル・パス・トランジスタをオンにするのに充分であることを特徴とする前記（１）項に記載の方法。
【０１１３】
（７）応答するステップは、実質的にそれぞれのビット・ラインから電流を引き込むことなく該論理値をビット・ラッチに蓄積するステップを含むことを特徴とする前記（１）項に記載の方法。
【０１１４】
（８）ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップの前に：ビット・ラッチの集合を前記論理値の補数にプリセットするステップを含むことを特徴とする前記（１）項に記載の方法。
【０１１５】
（９）前記の応答するステップの後に：データのバイトを読み出すためにビット・ラッチの前記集合への読み出しアクセスを提供するステップを含むことを特徴とする前記（８）項に記載の方法。
【０１１６】
（10）ビット・ラッチの前記集合は５００より多数の要素を含んでいることを特徴とする前記（９）項に記載の方法。
【０１１７】
（11）ビット・ラッチの前記集合は１０００より多数の要素を含んでいることを特徴とする前記（９）項に記載の方法。
【０１１８】
（12）前記の応答するステップの後に：ビット・ラッチの集合の中の全てのビット・ラッチが該論理値を蓄積しているか否か判定するステップを含むことを特徴とする前記（８）項に記載の方法。
【０１１９】
（13）ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップの前に：プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリー・セルの集合の中に蓄積し；
ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビット・ラインの集合の中のビット・ラインにプログラミング電位をかけるステップを含むことを特徴とする前記（１）項に記載の方法。
【０１２０】
（14）前記の応答するステップの後に：メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチの集合の中の全てのビット・ラッチが該論理値にセットされているか否か判定するステップを含むことを特徴とする前記（13）項に記載の方法。
【０１２１】
（15）前記プログラミング電位は５ボルトより大きいことを特徴とする前記（13）項に記載の方法。
【０１２２】
（16）プログラミング電位をかけるステップは、プログラミング電位の供給源とビット・ラインの集合の中のビット・ラインとの間に、ゲート端子を有するパス・トランジスタを設け、ビット・ラッチの集合の中のそれぞれのビット・ラッチの出力を該パス・トランジスタのゲート端子に接続することを含むことを特徴とする前記（13）項に記載の方法。
【０１２３】
（17）ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップの前に：ビット・ラッチの集合を前記論理値の補数にプリセットするステップを含んでおり；前記の応答するステップの後に：消去動作を検証するために、ビット・ラッチの集合の中のいずれかのビット・ラッチが該論理値にリセットされているか否か判定するステップを含むことを特徴とする前記（１）項に記載の方法。
【０１２４】
（18）ビット・ラッチの複数の集合があり、前記の応答するステップは、始めにその複数の集合のうちの第１の集合における変化に応答し、次にその複数の集合のうちの第２の集合における変化に応答することを含むことを特徴とする前記（１）項に記載の方法。
【０１２５】
（19）該第１集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の１つおきのビット・ラインに結合され、該第２集合中のビット・ラッチは該アレイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合されることを特徴とする前記（18）項に記載の方法。
【０１２６】
（20）ビット・ラッチの複数の集合があり、プログラム電位をかけるステップは、始めにその複数の集合のうちの第１の集合の中のビット・ラッチに対応するビット・ラインにプログラミング電位をかけ、次にその複数の集合のうちの第２の集合の中のビット・ラッチに対応するビット・ラインにプログラミング電位をかけることを含むことを特徴とする前記（13）項に記載の方法。
【０１２７】
（21）該第１集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の１つおきのビット・ラインに結合され、該第２集合中のビット・ラッチは該アレイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合されることを特徴とする前記（20）項に記載の方法。
【０１２８】
（22）電力供給電圧が該ビット・ラッチにかけられるようになっていて、前記の応答するステップの時には該電力供給電圧が下げられることを特徴とする前記（１）項に記載の方法。
【０１２９】
（23）フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイのために、該アレイ中のメモリー・セルの集合をプログラミングする方法において、前記方法は：プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリー・セルの集合に蓄積し；
ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビット・ラインの集合の中のビット・ラインにプログラミング電位をかけ；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧をかけ；
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに論理値を蓄積し；
メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチの集合の中の全てのビット・ラッチが該論理値にセットされているか否か判定するステップを有することを特徴とする方法。
【０１３０】
（24）フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイにおいて、該アレイ中のメモリー・セルの集合を読み出す方法において、前記方法は：該アレイ中のビット・ラインの集合に結合されているビット・ラッチの集合ビット・ラッチを論理値にセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧をかけ；
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに該論理値の補数を蓄積し；
該ビット・ラインをビット・ラッチの集合中のビット・ラッチから絶縁させると共に、ビット・ラッチの集合に蓄積されているデータをデータ入出力構造に転送するステップを有することを特徴とする方法。
【０１３１】
（25）フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合されているワード・ラインと、それぞれのビット・ラインに結合されているビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイにいて、該アレイ中のメモリー・セルの集合を消去する方法において、前記方法は：メモリー・セルの集合に消去電位をかけ；
ビット・ラッチの集合を論理値にプリセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするビット・ラインの集合をプレチャージ電圧レベルにセットし；
そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にするワード・ラインにワード・ライン電圧をかけ；
そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ラインに結合されているビット・ラッチの集合の中のビット・ラッチに該論理値の補数を蓄積し；
メモリー・セルの集合の消去を検証するために、ビット・ラッチの集合中のいずれかのビット・ラッチが該論理値にリセットされているか否か判定するステップを有することを特徴とする方法。
【０１３２】
（26）集積回路メモリーにおいて、この集積回路メモリーは：フローティング・ゲート記憶セルのアレイを有し、このアレイは、該アレイ中のセルの対応する列と結合された複数のビット・ラインと、該アレイ中のセルの対応する行と結合された複数のワード・ラインとを含んでおり；
データ入出力バスを有し；
その複数のビット・ラインとデータ入出力バスとに結合されて、前記の複数のビット・ラインから選択されたアドレス指定されたビット・ラインの集合を該データ入出力バスに選択的に接続する列デコーディング回路を有し；
複数のビット・ライン制御エレメントを有し、その複数のビット・ライン制御エレメントのうちのビット・ライン制御エレメントは前記の複数のビット・ラインのうちの対応するビット・ラインに結合されており、この複数のビット・ライン制御エレメントのうちの少なくとも１つのビット・ライン制御エレメントは：
ａ）メモリー・エレメントを含んでおり；
ｂ）該メモリー・エレメントと対応するビット・ラインとに接続されていてロード制御入力を有する第１手段を含んでおり、この第１手段は、該ロード制御入力上の信号に応答して対応するビット・ラインとメモリー・エレメントとの間に電流経路を選択的に接続して対応するビット・ラインからメモリー・エレメントに制御ビットをロードさせるためのものであり；
ｃ）該メモリー・エレメントと論理値供給源とに接続され、イネーブル入力と、対応するビット・ラインに接続された入力とを有する第２手段を含んでおり、この第２手段は、該イネーブル入力上の信号により使用可能にされたときに対応するビット・ラインから絶縁された電流経路によって対応するビット・ライン上の明確に限定された電圧レベルに応答して該論理値供給源を該メモリー・エレメントに選択的に接続して論理値を該メモリー・エレメントにロードするためのものであり；
ｄ）対応するビット・ラインとビット・ライン電圧源とに接続されていて、イネーブル入力と該メモリー・エレメントに接続された入力とを有する第３手段を含んでおり、この第３手段は、該イネーブル入力上の信号によって使用可能にされたときに該メモリー・エレメントから絶縁された電流経路によって該メモリー・エレメントに蓄積されている制御ビットの一方の状態に応答して該ビット・ライン電圧源を対応するビット・ラインに選択的に接続するためのものであり；
前記の複数のビット・ライン制御エレメントに結合された制御論理回路を含んでおり、この制御論理回路は、該第１手段、第２手段、及び第３手段に信号を供給して、ロード状態においては該第１手段を使用可能にし、プログラム状態においては該第３手段を使用可能にし、検証状態においては該第２手段を使用可能にすることによって、この複数のビット・ライン制御エレメントのためにロード状態、プログラム状態、及び検証状態を確立するようになっていることを特徴とする集積回路メモリー。
【０１３３】
（27）前記の少なくとも１つのビット・ライン制御エレメント中のメモリー・エレメントは：真ノード及び補数ノードと；
該真ノードに接続された入力と該補数ノードに接続された出力とを有する第１インバーターと；
該補数ノードに接続された入力と該真ノードに接続された出力とを有する第２インバーターとを有することを特徴とする前記（26）項に記載の集積回路メモリー。
【０１３４】
（28）前記の少なくとも１つのビット・ライン制御エレメントの該第１手段は：対応するビット・ラインと、該メモリー・エレメントの真ノード及び補数ノードのうちの一方との間に接続されたパス・ゲートから成り、このパス・ゲートは、該第１手段のイネーブル入力に接続されている制御ゲートを有することを特徴とする前記（27）項に記載の集積回路メモリー。
【０１３５】
（29）前記の少なくとも１つのビット・ライン制御エレメントの第２手段は：該論理値供給源と、該メモリー・エレメントの真ノード及び補数ノードのうちの一方との間に接続されたパス・ゲートから成り、このパス・ゲートは、対応するビット・ラインに接続された制御入力と、検証制御信号に接続されたイネーブル入力とを有することを特徴とする前記（27）項に記載の集積回路メモリー。
【０１３６】
（30）前記の少なくとも１つのビット・ライン制御エレメントの第３手段は：該ビット・ライン電圧源と、対応するビット・ラインとの間に接続されたパス・ゲートから成り、このパス・ゲートは、該メモリー・エレメントの真ノード及び補数ノードのうちの一方に接続された制御入力と、データ・ライン制御信号に接続されたイネーブル入力とを有することを特徴とする前記（27）項に記載の集積回路メモリー。
【０１３７】
（31）該制御論理回路は状態マシーンを含んでおり、この状態マシーンは：ロード状態においては、該列デコーダーを制御して、該データ入出力バスを介して供給される制御ビットをビット・ライン制御エレメントの集合にロードし；
プログラム状態においては、該ビット・ライン電圧源をプログラム電位にセットし、前記の少なくとも１つのビット・ライン制御エレメントの該第３手段のイネーブル入力に信号を供給して該プログラム電位を対応するビット・ラインに転送し；
検証状態では、複数のビット・ラインをプレチャージし、検証電位を選択されたワード・ラインにかけ、前記の少なくとも１つのビット・ライン制御エレメントの該第２手段のイネーブル入力に信号を供給して、もし対応するビット・ライン上で前記の明確に限定された電圧レベルが達成されたならば該論理値を前記の少なくとも１つのビット・ライン制御エレメントのメモリー・エレメントに蓄積するようになっていることを特徴とする前記（26）項に記載の集積回路メモリー。
【０１３８】
（32）該制御論理回路は読み出し動作を実行する状態マシーンを含んでおり、この動作の時、該状態マシーンは、該ビット・ライン電圧源を読み出し電位にセットし、前記の少なくとも１つのビット・ライン制御エレメントの該第３手段のイネーブル入力に信号を供給し、該列デコーダーを制御してビット・ラインの集合を該データ入出力バスに接続して該メモリー・エレメントからデータの集合を対応するビット・ライン制御エレメントに供給するようになっていることを特徴とする前記（26）項に記載の集積回路メモリー。
【０１３９】
（33）該制御論理回路は、検証状態の第１サイクル時には複数のビット・ライン上の１つおきのビット・ライン制御エレメントの該第２手段を使用可能にし、検証状態の第２サイクル時には複数のビット・ライン上の残りのビット・ライン制御エレメントの該第２手段を使用可能にする論理回路を含んでいることを特徴とする前記（26）項に記載の集積回路メモリー。
【０１４０】
（34）前記の少なくとも１つのビット・ライン制御エレメントのメモリー・エレメントは供給電圧の源に結合されており、該制御諭理回路は検証状態の少なくとも一部の間に該供給電圧を下げる論理回路を含んでいることを特徴とする前記（26）項に記載の集積回路メモリー。
【図面の簡単な説明】
【０１４１】
【図１】本発明のフローティング・ゲート・メモリー集積回路の基本ブロック図。
【図２】本発明と共に用いるのに適するフローティング・ゲート・メモリー・アレイの構造を示す図。
【図３】本発明のビット・ラッチ構造の略図。
【図４】本発明のビット・ラッチ構造の好ましい実施例の回路図。
【図５】図５は、本発明のビット・ラッチを用いて実行されるプログラム及びプログラム検証動作を示すフローチャート。
【図６】本発明のページ読み出しプロセスを示すフローチャート。
【図７】本発明のページ・モード消去検証プロセスを示すフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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