(57)【要約】【課題】選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする。【解決手段】半導体基板に素子分離領域が形成される。素子分離領域の近傍における素子分離領域に隣接する素子領域が、素子分離領域との境界を裾とする丘状に成型される。素子領域に選択エピタキシャル成長によりエピ層が形成される。イオン注入法によりエピ層が設けられた領域に不純物が注入される。【選択図】図１０
2007329346.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離領域を形成するステップと、
前記素子分離領域の近傍における前記素子分離領域に隣接する素子領域を前記素子分離領域との境界を裾とする丘状に成型する成型ステップと、
前記素子領域に選択エピタキシャル成長によりエピ層を形成するエピ層形成ステップと、
イオン注入法により前記エピ層が設けられた領域に不純物を注入するステップ
とを具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載された半導体装置の製造方法であって、
更に、前記成型ステップの前に、前記素子分離領域をエッチングするステップ
を具備し、
前記成型ステップは、前記半導体基板にアニールを施すことによって実施される
半導体装置の製造方法。
【請求項３】
請求項１または２に記載された半導体装置の製造方法であって、
前記素子分離領域と前記素子領域との境界において、前記成型ステップの前における前記半導体基板の表面と、前記エピ層の前記境界に沿った端部との間の角度は、９０度以上である
半導体装置の製造方法。
【請求項４】
請求項３に記載された半導体装置の製造方法であって、
更に、前記表面に対して垂直な方向から不純物をイオン注入するステップ
を具備する
半導体装置の製造方法。
【請求項５】
請求項１から４のうちのいずれか１項に記載された半導体装置の製造方法であって、
更に、前記成型ステップの後に、前記素子領域上にゲート電極を形成するステップ
を具備し、
前記エピ層は前記ゲート電極に対応するソースドレイン領域に形成される
半導体装置の製造方法。
【請求項６】
請求項１から５のうちのいずれか１項に記載された半導体装置の製造方法であって、
更に、前記エピ層と前記素子分離領域とを覆う層間絶縁膜を形成するステップと、
前記層間絶縁膜にコンタクトホールを形成するステップと、
前記コンタクトホールを通して前記エピ層に不純物を注入するステップ
とを具備する
半導体装置の製造方法。
【請求項７】
半導体基板に形成された素子分離領域と、
前記素子分離領域に隣接し、前記素子分離領域との境界を裾とする丘状の表面を有する素子領域と、
前記素子領域の表面に配置されたエピ層
とを具備する
半導体装置。
【請求項８】
請求項７に記載された半導体装置であって、
前記境界において、前記素子分離領域の表面と、前記エピ層の前記境界に沿った端部とに挟まれる角度は、９０度以下である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、ソースドレイン領域に選択エピ成長を用いる技術が知られている。図１は、その方法を説明するための半導体素子の上面図である。半導体基板ＳＵに、素子分離領域１０１が設けられる。素子分離領域によって囲まれた領域である素子領域１０３における基板ＳＵの上に、ゲート電極部が設けられる。
【０００３】
図２は、図１に示された半導体素子のＡ−Ａ’断面図である。ゲート電極部１０２は、ゲート絶縁膜１１１、ゲート電極１１２、絶縁膜１１３及びサイドウォールスペーサー１１４を備える。
【０００４】
こうした半導体素子は、次のような工程により製造される。シリコン製の基板ＳＵに、素子分離領域１０１が形成される。素子分離領域１０１に囲まれた素子領域１０３における基板ＳＵ上に、ゲート絶縁膜１１１が成膜される。ゲート絶縁膜１１１の上に、ゲート電極の材料であるドープトポリシリコンが成膜され、ＷＳｉやＷなどが成膜される。その上にゲートのマスクとなる酸化膜や窒化膜などの絶縁膜１１３が成膜され、フォトレジストによるパターニングの後、ドライエッチング法によりゲート電極が形成される。その後、サイドウォールスペーサーとなる酸化膜または窒化膜が成膜され、ドライエッチング法によりサイドウォールスペーサー１１４が形成される。
【０００５】
その後の工程を、図３〜５を参照して説明する。まず、ＳｉＨ２Ｃｌ２とＨＣｌの混合ガスにより、ソースドレイン領域に選択的にシリコンをエピ成長させ、エピ層１１５が形成される（図３）。
【０００６】
図４は、図３の工程の後における図１のＢ−Ｂ’断面を示す。エピ層１１５の上からイオン注入法により不純物が注入され、ソースドレイン注入あるいは選択エピ層１１５の低抵抗化のための注入が行われる（図４）。
【０００７】
基板ＳＵの上に、層間絶縁膜１１６が形成される。フォトレジストを用い、ドライエッチング法によりコンタクトホール１１７が形成される。コンタクト抵抗を低抵抗化するために、コンタクトホール１１７を通じて選択エピ層１１５に不純物がイオン注入法により注入される（図５）。
【０００８】
特許文献１には、ソース領域及びドレイン領域上に形成されるエピタキシャルシリコン膜にファセットの成長を抑制することを課題とする半導体装置の製造方法が記載されている。その技術によれば、エピタキシャル成長を用いてソース領域及びドレイン領域上にエピタキシャルシリコン膜を形成する半導体装置において、ソース領域及びドレイン領域に接する素子分離絶縁膜１０２の表面高さが、ソース領域及びドレイン領域を形成する半導体基板の表面高さと同じか低く形成され、素子分離絶縁膜上の一部に、素子分離絶縁膜とは異なる材料（例えば、ＳｉＮ）で、ストッパ部１１６が形成される。
【特許文献１】特開２００５‐１７５２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図６は、図３に示された工程における半導体素子を示す。通常、選択エピ成長によって素子領域１０３上に形成されたエピ層１１５は、素子領域１０３と素子分離領域１０１の境界付近でファセット１１８を有する。すなわち、素子領域１０３と素子分離領域１０１との境界付近におけるエピ層１１５は、素子領域１０３の中央付近に比べて薄い。そのため、ソースドレイン領域を形成するために不純物を注入するとき、または選択エピ層を低抵抗化するために不純物を注入するとき、ファセット１１８の領域において、不純物が他の領域よりも容易にエピ層１１５を突き抜け、所望の深さより深くまで不純物が注入される可能性がある。
【００１０】
図７は、図４を参照して説明された工程において、コンタクトホール１１７がずれた位置に設けられた場合を示す。このような場合、同様に、ファセット１１８の領域において、コンタクト抵抗を低抵抗化するために不純物を注入するとき、不純物が他の領域よりも容易にエピ層１１５を突き抜け、所望の深さより深くまで不純物が注入される可能性がある。
【００１１】
本発明の目的は、選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明による半導体装置の製造方法は、活性領域を半球状に丸めることにより、ソースドレイン注入、選択エピ層を低抵抗化するための注入、あるいはコンタクト抵抗を低減するための注入が選択エピ層を突き抜けて、所望の深さよりも深くまで注入されることを防ぐ。
【００１４】
本発明による半導体装置の製造方法は、半導体基板（ＳＵ）に素子分離領域（１）を形成するステップと、素子分離領域（１）の近傍における素子分離領域（１）に隣接する素子領域（３）を素子分離領域（１）との境界を裾とする丘状に成型する成型ステップと、素子領域（３Ｒ）に選択エピタキシャル成長によりエピ層（１５）を形成するエピ層形成ステップと、イオン注入法によりエピ層（１５）が設けられた領域に不純物を注入するステップとを備える。
【００１５】
本発明による半導体装置の製造方法は更に、成型ステップの前に、素子分離領域（１）をエッチングするステップを備える。成型ステップは、半導体基板（ＳＵ）にアニールを施すことによって実施される。
【００１６】
本発明による半導体装置の製造方法において、素子分離領域（１）と素子領域（３Ｒ）との境界において、成型ステップの前における半導体基板（ＳＵ）の表面と、エピ層（１５）の境界に沿った端部との間の角度（θ１＋θ２）は、９０度以上である。
【００１７】
本発明による半導体装置の製造方法は更に、表面に対して垂直な方向から不純物をイオン注入するステップを備える。
【００１８】
本発明による半導体装置の製造方法は更に、成型ステップの後に、素子領域（３）上にゲート電極（１２）を形成するステップを備える。エピ層（１５）はゲート電極（１２）に対応するソースドレイン領域に形成される。
【００１９】
本発明による半導体装置の製造方法は更に、エピ層（１５）と素子分離領域（１）とを覆う層間絶縁膜（１６）を形成するステップと、層間絶縁膜（１６）にコンタクトホール（１７）を形成するステップと、コンタクトホール（１７）を通してエピ層（１５）に不純物を注入するステップとを備える。
【００２０】
本発明による半導体装置は、半導体基板に形成された素子分離領域（１）と、素子分離領域（１）に隣接し、素子分離領域（１）との境界を裾とする丘状の表面を有する素子領域（３）と、素子領域（３）の表面に配置されたエピ層（１５）とを備える。
【００２１】
本発明による半導体装置の境界において、素子分離領域（１）の表面と、エピ層（１５）の境界に沿った端部とに挟まれる角度は、９０度以下である。
【発明の効果】
【００２２】
本発明によれば、選択エピ層（１５）のファセット部におけるイオン注入を適切に行うことを可能にする半導体装置とその製造方法が提供される。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。図８、９、１１及び１２は、本実施の形態における半導体装置の製造工程の各段階を、図１におけるＢ−Ｂ’断面に相当する断面で示している。図１０は、図１におけるＡ−Ａ’断面に相当する断面を示す図である。
【００２４】
シリコン基板ＳＵ上に、素子分離領域１が形成される。この段階では、素子分離領域１の表面と、素子分離領域１によって囲まれる領域である素子領域３の表面とは概ね同一平面状に位置する。次に、シリコン基板ＳＵの表面を弗酸などでエッチングすることにより、素子分離領域１をシリコン基板ＳＵより３０ｎｍ程度凹ませる。すなわち、この処理の結果、素子領域３におけるシリコン基板ＳＵの表面がｘｙ平面に属するものとし、シリコン基板ＳＵの表面から垂直にシリコン基板ＳＵの外側に向く方向をｚ軸正方向としたとき、素子分離領域１の表面１Ｓは、ｚ軸座標＝−ｈ（ｈは正数、図７の例ではｈ＝３０ｎｍ）に位置する（図８）。
【００２５】
次に、９００℃程度の水素雰囲気中でアニールが実施されることにより、素子領域３におけるシリコン基板ＳＵが半球状に丸められ、半球状素子領域３Ｒが形成される（図９）。この工程により、素子分離領域１の近傍において、半球状素子領域３Ｒの表面は、素子分離領域１との境界を裾とする丘状に成型される。
【００２６】
すなわち、半球状素子領域３Ｒの表面は、素子分離領域１との境界に近いほど、ｚ軸方向に連続的かつなめらかに素子分離領域１の表面１Ｓにｚ軸の正方向から近づくように形成される。半球状素子領域３Ｒとアニールが行われる前の素子領域３におけるシリコン基板ＳＵの表面とは、角θ１（０°＜θ１＜９０°）をなす。すなわち、素子分離領域１に接する端部における半球状素子領域３Ｒの角度はθ１である。
【００２７】
図１０は、図１におけるＡ−Ａ’断面に相当する断面を示す。半球状素子領域３Ｒの表面に沿ってゲート絶縁膜１１が形成される。ゲート絶縁膜１１の上にゲート電極１２が形成される。ゲート電極１２の上面は平坦化処理される。ゲート電極１２の上に絶縁膜１３が形成される。フォトレジストによるパターニングの後、ドライエッチング法によりゲート電極が形成される。ゲート絶縁膜１１、ゲート電極１２及び絶縁膜１３の側面にサイドウォールスペーサー１４が形成される。ＳｉＨ２Ｃｌ２とＨＣｌとの混合ガスにより、半球状素子領域３Ｒのソースドレイン領域に選択的にシリコンをエピ成長させることにより、エピ層１５が形成される。
【００２８】
エピ層１５は、素子分離領域１に接する端部において、ファセットを有する。図１１には、ファセット１８の端面（すなわち、素子分離領域１と半球状素子領域３との境界領域において、半球状素子領域３Ｒの表面とエピ層１５の表面とを結ぶ、素子分離領域１に沿って延長する細長い領域）と半球状素子領域３のエピ層１５が形成される以前のシリコン基板ＳＵの表面とがなす角度θ２が図示されている。正確には角度θ２は、素子分離領域１と半球状素子領域３Ｒの境界線が延長する方向に垂直な面の内部でファセット１８の端面と半球状素子領域３の表面とがなす角度である。角度θ１と角度θ２とは、次の条件を満たすことが望ましい（図１１）。
θ１＋θ２≧９０°
【００２９】
他の表現をすれば、上記の条件は次のように示される。基板ＳＵには概ね相似形の複数の半導体素子が形成される。それらの半導体素子は、概ね同一の主面に平行に配列される。その主面（図面ではｘｙ平面に平行）とファセット１８の端面とがなす角度は、９０度以上であるように成型されることが望ましい。あるいは、素子分離領域１の表面１Ｓと、ファセット１８の端面とに挟まれる角度は９０度以下であることが望ましい。
【００３０】
次に、半球状素子領域３Ｒにソースドレイン領域を形成するために、またはエピ層１５を低抵抗化するために、イオン注入法により不純物が注入される。不純物は、ｚ軸の正方向から供給される。エピ層１５の厚さはファセット領域も含めてｚ軸方向に概ね均一であるため、ファセット領域において不純物が他の領域よりも深く注入されることによる不均一が防止され、不純物が所望の深さに注入される（図１２）。
【００３１】
次に、素子分離領域１と半球状素子領域３Ｒとの上を覆う層間絶縁膜１６が形成される。フォトレジストを用い、ドライエッチング法により、層間絶縁膜１６にコンタクトホール１７が形成される。コンタクトホール１７の中心は、ゲート電極が配置される半球状素子領域３Ｒの中央の領域に重なるように配置される。コンタクトホール１７の位置がずれる重ね合わせずれが生じる場合がある。重ね合わせずれによって、コンタクトホール１７がファセット１８の位置に開けられた場合、本実施の形態においては、エピ層１５の厚さはファセット領域も含めてｚ軸方向に概ね均一であるため、ファセット領域において不純物が他の領域よりも深く注入されることによる不均一が防止され、不純物が所望の深さに注入される（図１３）。
【図面の簡単な説明】
【００３２】
【図１】図１は、背景技術における半導体素子の上面図である。
【図２】図２は、背景技術における半導体素子の製造工程を示す断面図である。
【図３】図３は、背景技術における半導体素子の製造工程を示す断面図である。
【図４】図４は、背景技術における半導体素子の製造工程を示す断面図である。
【図５】図５は、背景技術における半導体素子の製造工程を示す断面図である。
【図６】図６は、背景技術における半導体素子の製造工程を示す断面図である。
【図７】図７は、背景技術における半導体素子の製造工程においてコンタクトホールの重ね合わせずれが生じた場合を示す。
【図８】図８は、実施の形態における半導体素子の製造工程を示す断面図である。
【図９】図９は、実施の形態における半導体素子の製造工程を示す断面図である。
【図１０】図１０は、実施の形態における半導体素子の製造工程を示す断面図である。
【図１１】図１１は、実施の形態における半導体素子の製造工程を示す断面図である。
【図１２】図１２は、実施の形態における半導体素子の製造工程を示す断面図である。
【図１３】図１３は、実施の形態における半導体素子の製造工程においてコンタクトホールの重ね合わせずれが生じた場合を示す。
【符号の説明】
【００３３】
１…素子分離領域
１Ｓ…表面
３…素子領域
３Ｒ…半球状素子領域
１１…ゲート絶縁膜
１２…ゲート電極
１３…絶縁膜
１４…サイドウォールスペーサー
１５…エピ層
１８…ファセット
１０１…素子分離領域
１０２…ゲート電極部
１０３…素子領域
１１１…ゲート絶縁膜
１１２…ゲート電極
１１３…絶縁膜
１１４…サイドウォールスペーサー
１１５…エピ層
１１６…層間絶縁膜
１１７…コンタクトホール
１１８…ファセット
ＳＵ…基板
【図１】
2007329346.tif 000003
【図２】
2007329346.tif 000004
【図３】
2007329346.tif 000005
【図４】
2007329346.tif 000006
【図５】
2007329346.tif 000007
【図６】
2007329346.tif 000008
【図７】
2007329346.tif 000009
【図８】
2007329346.tif 000010
【図９】
2007329346.tif 000011
【図１０】
2007329346.tif 000012
【図１１】
2007329346.tif 000013
【図１２】
2007329346.tif 000014
【図１３】
2007329346.tif 000015