(57)【要約】【課題】データ処理装置内でクロック周波数の変更を高速に行うことができ、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要ない場合はクロック周波数を下降させることのできるデータ処理装置を提供する。【解決手段】データ処理装置において、一定期間のデータ転送アクノリッジを数えるｄａｃｋカウンタ２１と、基準値を格納するレジスタ２４と、ｄａｃｋカウンタ２１のカウント値とレジスタ２４の値を比較するコンパレータ２５と、コンパレータ２５の出力に基づいて、データ処理装置内の動作クロック周波数を、一定期間のデータ転送アクノリッジのパルス数が基準値以上の場合は第１の動作クロック周波数に切り換え、基準値未満の場合は第１の動作クロック周波数より低い第２の動作クロック周波数に切り換えるクロック供給回路とを備えた。【選択図】図２
2007193393.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータを処理するデータ処理装置であって、
前記データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、
前記一定期間のデータ転送承認信号のカウント値の基準値を格納するレジスタと、
前記カウンタのカウント値と前記レジスタの値を比較する比較回路と、
前記比較回路の出力が入力され、前記データ処理装置内の動作クロック周波数を、前記一定期間のデータ転送承認信号のパルス数が前記基準値以上の場合は第１の動作クロック周波数に切り換え、前記一定期間のデータ転送承認信号のパルス数が前記基準値未満の場合は前記第１の動作クロック周波数より低い第２の動作クロック周波数に切り換えるクロック供給回路とを備えたことを特徴とするデータ処理装置。
【請求項２】
入力されたデータを処理するデータ処理装置であって、
前記データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、
前記一定期間のデータ転送承認信号のカウント値の異なる基準値を格納する複数のレジスタと、
前記カウンタと前記複数のレジスタの値を比較する複数の比較回路と、
前記複数の比較回路の出力が入力され、前記データ処理装置内の動作クロック周波数を、前記一定期間のデータ転送承認信号のパルス数と前記複数のレジスタに格納された複数の基準値との上下関係に応じて、複数の動作クロック周波数に切り換えるクロック供給回路とを備えたことを特徴とするデータ処理装置。
【請求項３】
請求項１または２記載のデータ処理装置において、
前記比較回路の出力を一定期間毎に格納するＤフリップフロップと、
前記Ｄフリップフロップの値と前記比較回路の出力の論理積を行うＡＮＤ回路とを備え、
前記クロック供給回路は、前記ＡＮＤ回路の出力が入力され、前記データ処理装置内の動作クロック周波数を、前記一定期間のデータ転送承認信号のパルス数が前記基準値以上となることが複数回発生した場合は前記第１の動作クロック周波数に切り換え、前記一定期間のデータ転送承認信号のパルス数が前記基準値未満の場合は前記第１の動作クロック周波数より低い前記第２の動作クロック周波数に切り換えることを特徴とするデータ処理装置。
【請求項４】
請求項１または２記載のデータ処理装置において、
前記比較回路の出力を一定期間毎に格納するＤフリップフロップと、
前記Ｄフリップフロップの値と前記比較回路の出力の論理和を行うＯＲ回路とを備え、
前記クロック供給回路は、前記ＯＲ回路の出力が入力され、前記データ処理装置内の動作クロック周波数を、前記一定期間のデータ転送承認信号のパルス数が前記基準値以上の場合は前記第１の動作クロック周波数に切り換え、前記一定期間のデータ転送承認信号のパルス数が前記基準値未満となることが複数回発生した場合は前記第１の動作クロック周波数より低い前記第２の動作クロック周波数に切り換えることを特徴とするデータ処理装置。
【請求項５】
入力されたデータを処理するデータ処理装置であって、
前記データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、
前記一定期間のデータ転送承認信号のカウント値の異なる基準値を格納する複数のレジスタと、
前記複数のレジスタを切り換えるマルチプレクサと、
前記マルチプレクサの出力値と前記カウンタの値を比較する比較回路と、
前記比較回路の出力信号の立ち上がりエッジを検出する立ち上がり検出回路と、
前記比較回路の出力信号の立ち下がりエッジを検出する立ち下がり検出回路と、
前記立ち上がり検出回路および前記立ち下がり検出回路からの出力信号によりセットおよびリセットを行い、前記マルチプレクサの切り換え制御を行うＲＳフリップフロップと、
前記ＲＳフリップフロップにより切り換えられた前記レジスタの値が入力された前記比較回路の出力が入力され、データ処理装置内の動作クロック周波数を、第１の動作クロック周波数から前記第１の動作クロック周波数より低い第２の動作クロック周波数に切り換える場合は第１の基準値を用い、前記第２の動作クロック周波数から前記第１の動作クロック周波数に切り換える場合は第２の基準値を用いて、前記動作クロック周波数を切り換えるクロック供給回路とを備えたことを特徴とするデータ処理装置。
【請求項６】
入力されたデータを処理するデータ処理装置であって、
前記データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、
前記一定期間のデータ転送承認信号のカウント値の異なる基準値を格納する複数のレジスタと、
前記複数のレジスタを切り換えるマルチプレクサと、
前記マルチプレクサの出力値と前記カウンタの値を比較する比較回路と、
前記比較回路の出力を一定期間毎に格納するＤフリップフロップと、
前記Ｄフリップフロップの値と前記比較回路の出力の論理積を行うＡＮＤ回路と、
前記Ｄフリップフロップの値と前記比較回路の出力の論理和を行うＯＲ回路と、
前記ＡＮＤ回路の出力信号の立ち上がりエッジを検出する立ち上がり検出回路と、
前記ＯＲ回路の出力信号の立ち下がりエッジを検出する立ち下がり検出回路と、
前記立ち上がり検出回路および前記立ち下がり検出回路からの出力信号によりセットおよびリセットを行い、前記マルチプレクサの切り換え制御を行うＲＳフリップフロップと、
前記ＲＳフリップフロップの出力が入力され、前記データ処理装置内の動作クロック周波数を、第１の動作クロック周波数から前記第１の動作クロック周波数より低い第２の動作クロック周波数に切り換える場合は第１の基準値を用い、前記第２の動作クロック周波数から前記第１の動作クロック周波数に切り換える場合は第２の基準値を用い、さらに、前記一定期間のデータ転送承認信号のパルス数が前記第２の基準値以上となることが複数回発生した場合は前記第１の動作クロック周波数に切り換え、前記一定期間のデータ転送承認信号のパルス数が前記第１の基準値未満となることが複数回発生した場合は前記第２の動作クロック周波数に切り換えるクロック供給回路とを備えたことを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理装置に関し、特にその動作クロック切り換え制御に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、同期回路で構成されたデータ処理装置においては、クロック信号に同期して自己に供給されるデータ入力信号の取り込み動作を行う種々の機能回路ブロックが含まれており、通常これらの機能回路ブロックには常時一定のクロック信号が供給されるように構成されている。
【０００３】
しかし、回路規模が大きくなり動作速度が上昇してくると、クロック信号が常時一定に入力されていることだけで大きな電力が消費されるようになる。
【０００４】
そこで、特開平７−９９４３４号公報（特許文献１）では所定の機能ブロックが動作中であるか否かを判断する手段と所定の機能ブロックが動作中である時だけクロックを供給する手段とを設け、非動作の間はクロックの供給を停止させている。
【０００５】
また、特開平９−１６４２４号公報（特許文献２）では異なるクロック周波数を発生する発振部とクロック周波数を選択するクロック周期選択部と温度センサと制御部を備え、クロック周期選択部は温度が高い場合には低いクロック周波数を選択し温度が低い場合には高いクロック周波数を選択するようにしている。
【特許文献１】特開平７−９９４３４号公報
【特許文献２】特開平９−１６４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、一般にデータ処理装置は一定のクロック周波数で動作させるが、必要に応じてクロック周波数を上下させることが可能な場合もある。例えば、光ディスク記録再生装置ではデータ処理にメモリを使用することが一般的であるが、ディスク記録再生の倍速によってメモリに必要なバンド幅が大きく異なり、高倍速記録再生では必要なバンド幅が低倍速記録再生では過剰なバンド幅となる場合があるため、低倍速記録再生時にクロック周波数を下げてバンド幅を抑えれば、さらに消費電力の低下が期待できる。
【０００７】
しかし、従来では、クロック周波数の制御は、データ処理装置に接続されたマイコンなどにより、データ処理装置の状態を監視し、クロック周波数の制御信号などをデータ処理装置へ送ることにより制御しており、高速なクロック周波数の変更を行うことはできなかった。
【０００８】
そこで、本発明の目的は、データ処理装置内でクロック周波数の変更を高速に行うことができ、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要ない場合はクロック周波数を下降させることのできるデータ処理装置を提供することである。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明によるデータ処理装置は、入力されたデータを処理するデータ処理装置であって、データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、一定期間のデータ転送承認信号のカウント値の基準値を格納するレジスタと、カウンタのカウント値とレジスタの値を比較する比較回路と、比較回路の出力が入力され、データ処理装置内の動作クロック周波数を、一定期間のデータ転送承認信号のパルス数が基準値以上の場合は第１の動作クロック周波数に切り換え、一定期間のデータ転送承認信号のパルス数が基準値未満の場合は第１の動作クロック周波数より低い第２の動作クロック周波数に切り換えるクロック供給回路とを備えたものである。
【００１１】
また、本発明によるデータ処理装置は、入力されたデータを処理するデータ処理装置であって、データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、一定期間のデータ転送承認信号のカウント値の異なる基準値を格納する複数のレジスタと、複数のレジスタを切り換えるマルチプレクサと、マルチプレクサの出力値とカウンタの値を比較する比較回路と、比較回路の出力信号の立ち上がりエッジを検出する立ち上がり検出回路と、比較回路の出力信号の立ち下がりエッジを検出する立ち下がり検出回路と、立ち上がり検出回路および立ち下がり検出回路からの出力信号によりセットおよびリセットを行い、マルチプレクサの切り換え制御を行うＲＳフリップフロップと、ＲＳフリップフロップにより切り換えられたレジスタの値が入力された比較回路の出力が入力され、データ処理装置内の動作クロック周波数を、第１の動作クロック周波数から第１の動作クロック周波数より低い第２の動作クロック周波数に切り換える場合は第１の基準値を用い、第２の動作クロック周波数から第１の動作クロック周波数に切り換える場合は第２の基準値を用いて、動作クロック周波数を切り換えるクロック供給回路とを備えたものである。
【００１２】
また、本発明によるデータ処理装置は、入力されたデータを処理するデータ処理装置であって、データ処理装置内で発生する一定期間のデータ転送承認信号のパルス数を数えるカウンタと、一定期間のデータ転送承認信号のカウント値の異なる基準値を格納する複数のレジスタと、複数のレジスタを切り換えるマルチプレクサと、マルチプレクサの出力値とカウンタの値を比較する比較回路と、比較回路の出力を一定期間毎に格納するＤフリップフロップと、Ｄフリップフロップの値と比較回路の出力の論理積を行うＡＮＤ回路と、Ｄフリップフロップの値と比較回路の出力の論理和を行うＯＲ回路と、ＡＮＤ回路の出力信号の立ち上がりエッジを検出する立ち上がり検出回路と、ＯＲ回路の出力信号の立ち下がりエッジを検出する立ち下がり検出回路と、立ち上がり検出回路および立ち下がり検出回路からの出力信号によりセットおよびリセットを行い、マルチプレクサの切り換え制御を行うＲＳフリップフロップと、ＲＳフリップフロップの出力が入力され、データ処理装置内の動作クロック周波数を、第１の動作クロック周波数から第１の動作クロック周波数より低い第２の動作クロック周波数に切り換える場合は第１の基準値を用い、第２の動作クロック周波数から第１の動作クロック周波数に切り換える場合は第２の基準値を用い、さらに、一定期間のデータ転送承認信号のパルス数が第２の基準値以上となることが複数回発生した場合は第１の動作クロック周波数に切り換え、一定期間のデータ転送承認信号のパルス数が第１の基準値未満となることが複数回発生した場合は第２の動作クロック周波数に切り換えるクロック供給回路とを備えたものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
本発明によれば、データ処理装置内のデータ転送承認信号のパルス数に基づいて、データ処理装置内でクロック周波数の変更を行うことができるので、高速にクロック周波数の変更を行うことができ、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させるため、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
＜データ処理装置の構成＞
図１により、本発明の実施の形態１に係るデータ処理装置の構成について説明する。図１は本発明の実施の形態１に係るデータ処理装置の構成を示すブロック図であり、データ処理装置をＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）再生ドライブに適用した場合を示している。
【００１７】
図１において、データ処理装置は、復調回路１、誤り訂正回路２、デスクランブル回路３、メモリ制御回路４、メモリ５、クロック発振回路６、分周回路７、マルチプレクサ８、クロック制御回路９から構成されている。
【００１８】
復調回路１は、ディスクから入力されたデータ（ｉｎ＿ｄａｔａ）を８／１６復調し、メモリ制御回路４を介してメモリ５に書き込む。
【００１９】
誤り訂正回路２は、メモリ５に書き込まれたデータをメモリ制御回路４を介して読み出し、誤り訂正を施したデータをメモリ５に書き込む。
【００２０】
デスクランブル回路３は、誤り訂正が施されたデータをメモリ制御回路４を介してメモリ５から読み出し、スクランブルを解いてホストコンピュータに出力する（ｏｕｔ＿ｄａｔａ）。
【００２１】
メモリ制御回路４は、復調回路１、誤り訂正回路２、デスクランブル回路３からのデータ転送リクエスト（ｄｅｍ＿ｄｒｅｑ、ｅｃｃ＿ｄｒｅｑ、ｄｓｃ＿ｄｒｅｑ）に応じて、データ転送承認信号であるデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を出力し、メモリ５に対してデータ入出力を行う。
【００２２】
クロック発振回路６は、データ処理装置を動作させるクロックを出力する。
【００２３】
分周回路７は、クロック発振回路６から出力されたクロックを１／２に分周する。
【００２４】
マルチプレクサ８は、クロック発振回路６からのクロック出力、および分周回路７からのクロック出力を選択して出力する。
【００２５】
クロック制御回路９は、データ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を監視してマルチプレクサ８を制御し、最適な動作クロックを選択する。
【００２６】
また、クロック発振回路６、分周回路７、マルチプレクサ８でクロック供給回路を構成している。
【００２７】
復調回路１、誤り訂正回路２、デスクランブル回路３から、データ転送リクエスト（ｄｅｍ＿ｄｒｅｑ、ｅｃｃ＿ｄｒｅｑ、ｄｓｃ＿ｄｒｅｑ）が出力されると、メモリ制御回路４はデータ転送承認信号となるデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を出力し、メモリ５に対してデータ入出力を行う。このデータ転送アクノリッジをクロック制御回路９が監視して、その時々のデータ処理装置に最適な動作クロックを選択することができる。
【００２８】
＜クロック制御回路の構成および動作＞
次に、図２により、本発明の実施の形態１に係るデータ処理装置のクロック制御回路の構成および動作について説明する。図２は本発明の実施の形態１に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【００２９】
図２において、クロック制御回路９は、ＯＲ回路２０、ｄａｃｋカウンタ２１、クロックカウンタ２２、反転回路２３、レジスタ２４、比較回路であるコンパレータ２５、遅延回路２６から構成されている。
【００３０】
ＯＲ回路２０は、メモリ制御回路４から出力される復調回路１、誤り訂正回路２、デスクランブル回路３へのデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）の論理和を行い、ｄａｃｋカウンタ２１に出力する。
【００３１】
ｄａｃｋカウンタ２１は、一定期間のデータ転送アクノリッジをカウントして出力する。例えば、一定期間内にカウントしたカウント値を一定時間経過後に出力する。
【００３２】
クロックカウンタ２２は、動作クロックをカウントしてｄａｃｋカウンタ２１に対して一定期間（一定クロック数）毎にキャリー信号を出力する。
【００３３】
反転回路２３は、クロックカウンタ２２の出力のキャリー信号を反転してｄａｃｋカウンタ２１のリセットに入力する。
【００３４】
レジスタ２４は、コンパレータ２５によりｄａｃｋカウンタ２１との比較を行う値を設定する。
【００３５】
コンパレータ２５は、ｄａｃｋカウンタ２１とレジスタ２４の出力値を比較し、ｄａｃｋカウンタ２１の値がレジスタ２４の値未満の時“０”を出力し、ｄａｃｋカウンタ２１の値がレジスタ２４の値以上となったら“１”を出力する。
【００３６】
遅延回路２６は、コンパレータ２５の出力をマルチプレクサ８に出力してクロック切り換えをする際に、クロック切り換えに最適なタイミングに遅延調整する。
【００３７】
最適なタイミングとは、例えばデータ転送終了タイミングであるが、一般にデータ転送長は各々のブロック毎に異なるため、遅延回路２６にはデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を入力しておき、これにより遅延量を切り換える。
【００３８】
遅延回路２６はシフトレジスタで構成することができ、シフトレジスタの段数を変えることにより遅延量を切り換えることができる。
【００３９】
クロック制御回路９の動作は、まず、クロック制御回路９にデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）のいずれかが入力されると、ｄａｃｋカウンタ２１が進み、レジスタ２４の値以上となったらクロック制御信号（ｃｌｋ＿ｓｅｌ）が“１”となる。
【００４０】
クロックカウンタ２２はクロックを数えており、ｄａｃｋカウンタ２１はクロックカウンタ２２のキャリー信号によりリセットされて常に一定期間のカウントを行うことになるため、クロック制御回路９は一定期間のデータ転送アクノリッジを監視してクロック制御信号（ｃｌｋ＿ｓｅｌ）を切り換えることができる。
【００４１】
＜データ処理装置の動作＞
次に、図３により、本発明の実施の形態１に係るデータ処理装置の動作について説明する。図３は本発明の実施の形態１に係るデータ処理装置のクロック制御回路動作を説明するためのタイミングチャート図であり、図２に示すクロック制御回路９の入出力信号および内部信号を示している。
【００４２】
ｄｅｍ＿ｄｒｅｑ、ｅｃｃ＿ｄｒｅｑ、ｄｓｃ＿ｄｒｅｑは、復調回路１、誤り訂正回路２、デスクランブル回路３からのデータ転送リクエストである。
【００４３】
ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋは、復調回路１、誤り訂正回路２、デスクランブル回路３へのデータ転送アクノリッジである。
【００４４】
なお、復調回路１は入力されたデータを８／１６復調して出力するため、ディスクの回転速度に応じた一定周期でデータ転送要求が発生する。
【００４５】
また、ＤＶＤの誤り訂正は１ブロック分（３２ｋバイト）のデータがメモリに格納されてから行われるため、誤り訂正回路２はメモリに１ブロック分格納毎に集中的にデータ転送要求が発生する。デスクランブルはホストコンピュータにデータを送る際に行う。なお、各データ転送リクエストが同時に発生した場合の各データ転送アクノリッジの出力選択にはいくつか方法があるが、ここでは優先順位がｄｅｍ＿ｄｒｅｑ＞ｅｃｃ＿ｄｒｅｑ＞ｄｓｃ＿ｄｒｅｑのように決められているものとする。
【００４６】
ｄｅｍ∪ｅｃｃ∪ｄｓｃ＿ｄａｃｋは、上記各データ転送アクノリッジの論理和信号であり、各データ転送アクノリッジが１つでも“１”の時に“１”となる。
【００４７】
ｓｏｕｒｃｅはクロック発振回路６から出力される発振クロックであり、ｓｏｕｒｃｅ／２は分周回路７から出力される１／２分周クロックである。
【００４８】
ｃｌｏｃｋはマルチプレクサ８により選択されたクロックである。
【００４９】
ｃｏｕｎｔ１はクロックカウンタ２２のカウント値であり、“０”から“７”までカウントして“７”でキャリーを出力する。
【００５０】
ｃｏｕｎｔ２はｄａｃｋカウンタ２１のカウント値であり、クロックカウンタ２２の出力のキャリーが反転されてリセットに入力されているため、キャリーが“１”になるとカウント値が“０”にリセットされる。
【００５１】
ｃｏｕｎｔ３はｄａｃｋカウンタ２１から出力されるカウント値であり、キャリーが“１”になり、カウント値が“０”にリセットされてから、次にリセットされるまでの一定期間のカウント値を出力している。
【００５２】
図３に示す例では、一定期間の終了時、すなわち、キャリーが“１”になり、カウント値が“０”にリセットされる時点での一定期間のカウント値を出力しているが、一定期間内でカウント値が増加した場合は、その時点でカウント値の出力を増加させるようにしてもよい。
【００５３】
一定期間内のカウント値が０であれば、キャリーが“１”になり、カウント値が“０”にリセットされた時点で、ｄａｃｋカウンタ２１から出力されるカウント値ｃｏｕｎｔ３は“０”になる。
【００５４】
ｃｏｍｐはコンパレータ２５の出力であり、ｃｏｕｎｔ２とレジスタ値を比較し、ｃｏｕｎｔ２がレジスタ値未満の時“０”を出力し、ｃｏｕｎｔ２がレジスタ値以上となったら“１”を出力する。
【００５５】
レジスタ値が“２”の場合、ｃｏｕｎｔ２＝“２”以上で“１”を出力することになる。
【００５６】
ｃｌｋ＿ｓｅｌはｃｏｍｐを遅延調整したクロック切り換え信号であり、マルチプレクサ８に出力されてｓｏｕｒｃｅとｓｏｕｒｃｅ／２を切り換える。
【００５７】
ｃｌｋ＿ｓｅｌ＝“０”の時、ｃｌｏｃｋ＝ｓｏｕｒｃｅ／２となり、ｃｌｋ＿ｓｅｌ＝“１”の時、ｃｌｏｃｋ＝ｓｏｕｒｃｅとなる。
【００５８】
まず、タイミング１では、データ転送リクエスト（ｄｅｍ＿ｄｒｅｑ）が“１”となり、復調回路１からデータ転送が要求されている。
【００５９】
タイミング２では、データ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ）が“１”となり、復調回路１に対してデータ転送が承認されているため、復調回路１はメモリ制御回路４にデータ転送を行う。
【００６０】
データ転送が終了したことによりデータ転送リクエスト（ｄｅｍ＿ｄｒｅｑ）は“０”となる。
【００６１】
このデータ転送によりｄａｃｋカウンタは“１”となるが、レジスタ設定が“２”のためコンパレータ出力は“０”のままで動作クロックはｓｏｕｒｃｅ／２のまま切り換わらない。
【００６２】
タイミング３では、データ転送リクエスト（ｅｃｃ＿ｄｒｅｑ）が“１”となり、誤り訂正回路２からデータ転送が要求されている。
【００６３】
タイミング４では、データ転送アクノリッジ（ｅｃｃ＿ｄａｃｋ）が“１”となり、誤り訂正回路２に対してデータ転送が承認されているため、誤り訂正回路２はメモリ制御回路４にデータ転送を行う。データ転送が終了するまではデータ転送リクエスト（ｅｃｃ＿ｄｒｅｑ）は“１”のままとなる。
【００６４】
タイミング５でも、データ転送アクノリッジ（ｅｃｃ＿ｄａｃｋ）が “１”となり、誤り訂正回路２はメモリ制御回路４にデータ転送を行う。
【００６５】
これらのデータ転送により、ｄａｃｋカウンタ２１のカウントは“２”となり、クロックカウンタ２２からのキャリーの入力により、ｄａｃｋカウンタ２１の出力は“２”となり、レジスタ設定値と一致するためコンパレータ２５の出力が“１”となり、続いてｃｌｋ＿ｓｅｌが“１”になることにより動作クロックがｓｏｕｒｃｅに切り換わり、データ処理装置内の各データ処理回路のデータ処理能力およびメモリのバンド幅が２倍になる。
【００６６】
また、タイミング５ではデータ転送リクエスト（ｄｅｍ＿ｄｒｅｑ）が再び“１”となり、復調回路１からデータ転送が要求されている。
【００６７】
前述のとおりｅｃｃ＿ｄｒｅｑよりｄｅｍ＿ｄｒｅｑの方が優先順位が高いため、タイミング６ではデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ）が“１”となり、復調回路１に対してデータ転送が承認されて復調回路１はメモリ制御回路４にデータ転送を行う。データ転送が終了したことによりデータ転送リクエスト（ｄｅｍ＿ｄｒｅｑ）は“０”となる。
【００６８】
ｄａｃｋカウンタ２１の出力が“２”以上であり続ける限り、コンパレータ２５の出力は“１”のままとなり、動作クロックがｓｏｕｒｃｅのまま、データ処理装置内の各データ処理回路のデータ処理能力およびメモリのバンド幅２倍を維持し続ける。
【００６９】
そして、ｄａｃｋカウンタ２１の出力が“２”未満となった時、コンパレータ２５の出力が“０”に戻ることにより動作クロックがｓｏｕｒｃｅ／２に戻り、データ処理装置内の各データ処理回路のデータ処理能力およびメモリのバンド幅が１／２倍となる。
【００７０】
以上により、本実施の形態では、一定期間毎のｄａｃｋ数をカウントし、ｄａｃｋ数により動作クロックの周波数を切り換えることにより、データ処理能力アップが必要な時だけ動作クロック周波数を上昇させ、データ処理能力アップが必要なくなると動作クロック周波数を下降させるため、消費電力を低減することができる。
【００７１】
（実施の形態２）
＜データ処理装置の構成＞
図４により、本発明の実施の形態２に係るデータ処理装置の構成について説明する。図４は本発明の実施の形態２に係るデータ処理装置の構成を示すブロック図であり、実施の形態１と同一な箇所は説明を省略する。
【００７２】
図４において、データ処理装置は、復調回路１、誤り訂正回路２、デスクランブル回路３、メモリ制御回路４、メモリ５、クロック発振回路６、分周回路４０、マルチプレクサ４１、クロック制御回路４２から構成されている。
【００７３】
分周回路４０は、クロック発振回路６から出力されたクロックを１／２、１／４に分周する。
【００７４】
マルチプレクサ４１は、クロック発振回路６からのクロック出力、および分周回路４０からのクロック出力を選択して出力する。
【００７５】
クロック制御回路４２は、データ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を監視してマルチプレクサ４１を制御し、最適な動作クロックを選択する。
【００７６】
復調回路１、誤り訂正回路２、デスクランブル回路３からデータ転送リクエスト（ｄｅｍ＿ｄｒｅｑ、ｅｃｃ＿ｄｒｅｑ、ｄｓｃ＿ｄｒｅｑ）が出力されると、メモリ制御回路４は、データ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を出力し、メモリ５に対してデータ入出力を行う。このデータ転送アクノリッジをクロック制御回路４２が監視して、その時々のデータ処理装置に最適な動作クロックを選択することができる。
【００７７】
＜クロック制御回路の構成および動作＞
次に、図５により、本発明の実施の形態２に係るデータ処理装置のクロック制御回路の構成および動作について説明する。図５は本発明の実施の形態２に係るデータ処理装置のクロック制御回路の構成を示すブロック図であり、実施の形態１と同一な箇所は説明を省略する。
【００７８】
図５において、クロック制御回路４２は、ＯＲ回路２０、ｄａｃｋカウンタ２１、クロックカウンタ２２、反転回路２３、レジスタ２４、コンパレータ２５、遅延回路２６、レジスタ５１、コンパレータ５２、遅延回路５３から構成されている。
【００７９】
レジスタ５１は、コンパレータ５２によりｄａｃｋカウンタ２１との比較を行う値を設定する。
【００８０】
コンパレータ５２は、ｄａｃｋカウンタ２１とレジスタ５１の出力値を比較し、ｄａｃｋカウンタ２１の値がレジスタ５１の値未満の時“０”を出力し、ｄａｃｋカウンタ２１の値がレジスタ５１の値以上となったら“１”を出力する。
【００８１】
遅延回路５３は、コンパレータ５２の出力をマルチプレクサ４１に出力してクロック切り換えをする際に、クロック切り換えに最適なタイミングに遅延調整する。
【００８２】
最適なタイミングとは、例えばデータ転送終了タイミングであるが、一般にデータ転送長は各々のブロック毎に異なるため、遅延回路５３にはデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を入力しておき、これにより遅延量を切り換える。
【００８３】
遅延回路５３はシフトレジスタで構成することができ、シフトレジスタの段数を変えることにより遅延量を切り換えることができる。
【００８４】
なお、ここでは例としてレジスタ２４には“２”、レジスタ５１には“３”を設定する。
【００８５】
クロック制御回路４２の動作は、まず、クロック制御回路４２にデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）のいずれかが入力されると、ｄａｃｋカウンタ２１が進み、ｄａｃｋカウンタ２１の出力がレジスタ２４の値以上となったらクロック制御信号（ｃｌｋ＿ｓｅｌ）が“１”となり、レジスタ５１の値以上となったらクロック制御信号（ｃｌｋ＿ｓｅ２）が“１”となる。
【００８６】
具体的には、ｄａｃｋカウンタ２１の出力が、レジスタ２４の値“２”以上となったらクロック制御信号（ｃｌｋ＿ｓｅｌ）が“１”となる。
【００８７】
そして、ｄａｃｋカウンタ２１の出力が、レジスタ５１の値“３”以上となったらクロック制御信号（ｃｌｋ＿ｓｅｌ２）も“１”となる。
【００８８】
ｃｌｋ＿ｓｅｌ２はコンパレータ５２の出力ｃｏｍｐ２を遅延調整したクロック切り換え信号であり、ｃｌｋ＿ｓｅｌと共にマルチプレクサに出力されてｓｏｕｒｃｅ、ｓｏｕｒｃｅ／２、ｓｏｕｒｃｅ／４を切り換える。
【００８９】
ｃｌｋ＿ｓｅｌ＝ｃｌｋ＿ｓｅｌ２＝“０”の時は、ｃｌｏｃｋ＝ｓｏｕｒｃｅ／４となり、ｃｌｋ＿ｓｅｌ＝“１”、ｃｌｋ＿ｓｅｌ２＝“０”の時はｃｌｏｃｋ＝ｓｏｕｒｃｅ／２となる。そして、ｃｌｋ＿ｓｅｌ＝ｃｌｋ＿ｓｅｌ２＝“１”の時はｃｌｏｃｋ＝ｓｏｕｒｃｅとなる。
【００９０】
以上により、本実施の形態では、実施の形態１と同様に一定期間毎のｄａｃｋ数をカウントし、ｄａｃｋ数により動作クロックの周波数を切り換えることにより、データ処理能力アップが必要な時だけ動作クロック周波数を上昇させ、データ処理能力アップが必要なくなると動作クロック周波数を下降させるため、消費電力を低減することができる。
【００９１】
さらに、本実施の形態では、複数の比較回路およびレジスタを備えることにより、実施の形態１に対してクロック周波数を２段階ではなく３段階以上に切り換えることができる。
【００９２】
（実施の形態３）
＜クロック制御回路の構成および動作＞
次に、図６により、本発明の実施の形態３に係るデータ処理装置のクロック制御回路の構成および動作について説明する。図６は本発明の実施の形態３に係るデータ処理装置のクロック制御回路の構成を示すブロック図であり、実施の形態１と同一な箇所は説明を省略する。また、クロック制御回路以外のデータ処理装置の構成および動作は、実施の形態１と同様である。
【００９３】
図６において、クロック制御回路６０は、ＯＲ回路２０、ｄａｃｋカウンタ２１、クロックカウンタ２２、反転回路２３、レジスタ２４、コンパレータ２５、遅延回路２６、Ｄフリップフロップ６１、ＡＮＤ回路６２から構成されている。
【００９４】
クロック制御回路６０は、データ処理装置内のデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を監視してマルチプレクサ８を制御し、最適な動作クロックを選択する。
【００９５】
Ｄフリップフロップ６１は、クロックカウンタ２２のキャリー信号のタイミングでコンパレータ２５の出力ｃｏｍｐを取り込む。
【００９６】
ＡＮＤ回路６２は、コンパレータ２５の出力ｃｏｍｐとＤフリップフロップ６１の出力の論理積を出力する。
【００９７】
クロック制御回路６０の動作は、まず、クロック制御回路６０にデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）のいずれかが入力されると、ｄａｃｋカウンタ２１が進み、ｄａｃｋカウンタ２１の出力がレジスタ２４の値以上となったらコンパレータ２５の出力ｃｏｍｐが “１”となる。コンパレータ２５の出力ｃｏｍｐはＤフリップフロップ６１とＡＮＤ回路６２に接続されているため、コンパレータ２５の出力ｃｏｍｐがキャリー信号のタイミングで２回続けて“１”になった時に初めてクロック制御信号（ｃｌｋ＿ｓｅｌ）が“１”となる。
【００９８】
具体的には、ｄａｃｋカウンタ２１の出力が、レジスタ２４の値“２”以上となったらコンパレータ２５の出力ｃｏｍｐが“１”となるが、Ｄフリップフロップ６１の出力は“０”のため、クロック制御信号（ｃｌｋ＿ｓｅｌ）は“０”のままとなる。
【００９９】
そして、Ｄフリップフロップ６１にクロックカウンタ２２のキャリー信号が入力されると、Ｄフリップフロップ６１には、コンパレータ２５の出力ｃｏｍｐの“１”が入力されているため、Ｄフリップフロップ６１の出力は“１”となり、そのときにコンパレータ２５の出力ｃｏｍｐが“１”であれば、クロック制御信号（ｃｌｋ＿ｓｅｌ）は“１”となる。
【０１００】
以上により、本実施の形態では、実施の形態１と同様に一定期間毎のｄａｃｋ数をカウントし、ｄａｃｋ数により動作クロックの周波数を切り換えることにより、データ処理能力アップが必要な時だけ動作クロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させるため、消費電力を低減することができる。
【０１０１】
さらに、本実施の形態では２回続けてレジスタ値に達した時に始めてクロック周波数を上昇するため、クロック周波数がむやみに上昇下降を繰り返すことを防止することができる。
【０１０２】
なお、本実施の形態では比較回路が１つの場合を例として説明したが、複数の比較回路およびレジスタを備えることにより、クロック周波数を２段階ではなく３段階以上に切り換えることが可能である。
【０１０３】
（実施の形態４）
＜クロック制御回路の構成および動作＞
次に、図７により、本発明の実施の形態４に係るデータ処理装置のクロック制御回路の構成および動作について説明する。図７は本発明の実施の形態４に係るデータ処理装置のクロック制御回路の構成を示すブロック図であり、実施の形態１および３と同一な箇所は説明を省略する。また、クロック制御回路以外のデータ処理装置の構成および動作は、実施の形態１と同様である。
【０１０４】
図７において、クロック制御回路７０は、ＯＲ回路２０、ｄａｃｋカウンタ２１、クロックカウンタ２２、反転回路２３、レジスタ２４、コンパレータ２５、遅延回路２６、Ｄフリップフロップ６１、ＯＲ回路７１から構成されている。
【０１０５】
クロック制御回路７０は、データ処理装置内のデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を監視してマルチプレクサを制御し、最適な動作クロックを選択する。
【０１０６】
ＯＲ回路７１は、コンパレータ２５の出力ｃｏｍｐとＤフリップフロップ６１の出力の論理和を出力する。
【０１０７】
クロック制御回路７０の動作は、まず、クロック制御回路７０にデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）のいずれかが入力されると、ｄａｃｋカウンタ２１が進み、ｄａｃｋカウンタ２１の出力がレジスタ２４の値以上となり、コンパレータ２５の出力ｃｏｍｐが“１”となった後、ｄａｃｋカウンタ２１の出力がレジスタ２４の値未満となったらコンパレータ２５の出力ｃｏｍｐが “０”となる。
【０１０８】
コンパレータ２５の出力ｃｏｍｐはＤフリップフロップ６１とＯＲ回路７１に接続されているため、コンパレータ２５の出力ｃｏｍｐがキャリー信号のタイミングで２回続けて“０”になった時に初めてクロック制御信号（ｃｌｋ＿ｓｅｌ）が“０”となる。
【０１０９】
具体的には、クロック制御信号（ｃｌｋ＿ｓｅｌ）が“１”の状態で、ｄａｃｋカウンタ２１の出力が、レジスタ２４の値“２”未満となったらコンパレータ２５の出力ｃｏｍｐが“０”となるが、Ｄフリップフロップ６１の出力は“１”のため、クロック制御信号（ｃｌｋ＿ｓｅｌ）は“１”のままとなる。
【０１１０】
そして、Ｄフリップフロップ６１にクロックカウンタ２２のキャリー信号が入力されると、Ｄフリップフロップ６１には、コンパレータ２５の出力ｃｏｍｐの“０”が入力されているため、Ｄフリップフロップ６１の出力は“０”となり、クロック制御信号（ｃｌｋ＿ｓｅｌ）が“０”となる。
【０１１１】
以上により、本実施の形態では、実施の形態１と同様に一定期間毎のｄａｃｋ数をカウントし、ｄａｃｋ数により動作クロックの周波数を切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させるため、消費電力を低減することができる。
【０１１２】
さらに、本実施の形態では２回続けてレジスタ値未満になった時に始めてクロック周波数を下降するため、クロック周波数がむやみに上昇下降を繰り返すことを防止することができる。
【０１１３】
なお、本実施の形態では比較回路が１つの場合を例として説明したが、複数の比較回路およびレジスタを備えることにより、クロック周波数を２段階ではなく３段階以上に切り換えることが可能である。
【０１１４】
（実施の形態５）
＜クロック制御回路の構成および動作＞
次に、図８により、本発明の実施の形態５に係るデータ処理装置のクロック制御回路の構成および動作について説明する。図８は本発明の実施の形態５に係るデータ処理装置のクロック制御回路の構成を示すブロック図であり、実施の形態１と同一な箇所は説明を省略する。また、クロック制御回路以外のデータ処理装置の構成および動作は、実施の形態１と同様である。
【０１１５】
図８において、クロック制御回路８０は、ＯＲ回路２０、ｄａｃｋカウンタ２１、クロックカウンタ２２、反転回路２３、コンパレータ２５、遅延回路２６、立ち上がり検出回路８１、立ち下がり検出回路８２、ＲＳフリップフロップ８３、マルチプレクサ８４、レジスタ８５，８６から構成されている。
【０１１６】
クロック制御回路８０は、データ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を監視してマルチプレクサ８を制御し、最適な動作クロックを選択する。
【０１１７】
立ち上がり検出回路８１は、コンパレータ２５の出力ｃｏｍｐの立ち上がりエッジを検出すると“１”パルスを出力する。
【０１１８】
立ち下がり検出回路８２は、コンパレータ２５の出力ｃｏｍｐの立ち下がりエッジを検出すると“１”パルスを出力する。
【０１１９】
ＲＳフリップフロップ８３は、立ち上がり検出回路８１からの“１”パルスによりセット（出力“１”）され、立ち下がり検出回路８２からの“１”パルスによりリセット（出力“０”）される。
【０１２０】
マルチプレクサ８４は、ＲＳフリップフロップ８３の出力によりレジスタ８５、８６を選択して出力する。
【０１２１】
レジスタ８５，８６は、コンパレータ２５によりｄａｃｋカウンタ２１との比較を行う値を設定する。
【０１２２】
実施の形態１では、レジスタ２４に“２”を設定する例を示したが、本実施の形態では、レジスタ８５には“２”、レジスタ８６には“１”を設定する。
【０１２３】
クロック制御回路８０の動作は、まず、マルチプレクサ８４はレジスタ８５を選択している状態で、クロック制御回路７０にデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）のいずれかが入力されると、ｄａｃｋカウンタ２１が進み、ｄａｃｋカウンタ２１の出力がレジスタ８５の値以上となり、コンパレータ２５の出力ｃｏｍｐが“１”となった後、マルチプレクサ８４がレジスタ８６を選択し、ｄａｃｋカウンタ２１の出力がレジスタ８６の値未満となったらコンパレータ２５の出力ｃｏｍｐが“０”となる。
【０１２４】
具体的には、動作クロックがｓｏｕｒｃｅ／２の時は、マルチプレクサ８４はレジスタ８５を選択しており、データ転送の発生によりｄａｃｋカウンタ２１の出力が“２”となったとすると、レジスタ８５の設定値“２”と一致するためコンパレータ２５の出力ｃｏｍｐが“１”となる。
【０１２５】
続いてクロック制御信号ｃｌｋ＿ｓｅｌが“１”になることにより動作クロックがｓｏｕｒｃｅに切り換わり、データ処理装置内の各データ処理回路のデータ処理能力およびメモリのバンド幅が２倍になる。
【０１２６】
また、コンパレータ２５の出力ｃｏｍｐが“１”となる際に、立ち上がり検出回路８１が“１”を出力し、ＲＳフリップフロップ８３は“１”を出力する。これによりマルチプレクサ８４はレジスタ８６を選択し、コンパレータ２５が比較する値はレジスタ８５の設定値“２”ではなくレジスタ８６の設定値“１”となる。
【０１２７】
そして、ｄａｃｋカウンタ２１の出力が“１”以上であり続ける限り、コンパレータ２５の出力ｃｏｍｐは“１”のままとなり、動作クロックがｓｏｕｒｃｅのまま、データ処理装置の各データ処理回路のデータ処理能力およびメモリのバンド幅２倍を維持し続ける。
【０１２８】
そして、ｄａｃｋカウンタ２１の出力が“１”未満となった時、コンパレータ２５の出力ｃｏｍｐが“０”に戻り、続いてクロック制御信号ｃｌｋ＿ｓｅｌが“０”になることにより動作クロックがｓｏｕｒｃｅ／２に戻り、各データ処理回路のデータ処理能力およびメモリのバンド幅が１／２倍となる。
【０１２９】
また、コンパレータ２５の出力ｃｏｍｐが“０”となる際に、立ち下がり検出回路８２が“１”を出力し、ＲＳフリップフロップ８３は“０”を出力する。これによりマルチプレクサ８４はレジスタ８５を選択し、コンパレータ２５が比較する値はレジスタ８６の設定値“１”ではなくレジスタ８５の設定値“２”となる。
【０１３０】
以上により、本実施の形態では実施の形態１と同様に一定期間毎のｄａｃｋ数をカウントし、ｄａｃｋ数により動作クロックの周波数を切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させるため、消費電力を低減することができる。
【０１３１】
さらに、本実施の形態では２つのレジスタに異なる値を設定することにより、クロック周波数を上昇させる基準値と下降させる基準値を変えることができ、クロック周波数がむやみに上昇下降を繰り返すことを防止することができる。
【０１３２】
なお、本実施の形態では、比較回路が１つの場合を例として説明したが、複数の比較回路およびレジスタを備えることにより、クロック周波数を２段階ではなく３段階以上に切り換えることが可能である。
【０１３３】
（実施の形態６）
＜クロック制御回路の構成および動作＞
次に、図９により、本発明の実施の形態６に係るデータ処理装置のクロック制御回路の構成および動作について説明する。図９は本発明の実施の形態６に係るデータ処理装置のクロック制御回路の構成を示すブロック図であり、実施の形態１，３，４，５と同一な箇所は説明を省略する。また、クロック制御回路以外のデータ処理装置の構成および動作は、実施の形態１と同様である。
【０１３４】
図９において、クロック制御回路９０は、ＯＲ回路２０、ｄａｃｋカウンタ２１、クロックカウンタ２２、反転回路２３、コンパレータ２５、遅延回路２６、Ｄフリップフロップ６１、ＡＮＤ回路６２、ＯＲ回路７１、立ち上がり検出回路８１、立ち下がり検出回路８２、ＲＳフリップフロップ８３、マルチプレクサ８４、レジスタ８５，８６から構成されている。
【０１３５】
クロック制御回路９０は、データ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）を監視してマルチプレクサを制御し、最適な動作クロックを選択する。
【０１３６】
実施の形態１では、レジスタ２４に“２”を設定する例を示したが、実施の形態６では、実施の形態５と同様にレジスタ８５には“２”、レジスタ８６には“１”を設定する。
【０１３７】
クロック制御回路９０の動作は、まず、マルチプレクサ８４はレジスタ８５を選択している状態で、クロック制御回路７０にデータ転送アクノリッジ（ｄｅｍ＿ｄａｃｋ、ｅｃｃ＿ｄａｃｋ、ｄｓｃ＿ｄａｃｋ）のいずれかが入力されると、ｄａｃｋカウンタ２１が進み、レジスタ８５の値以上となり、コンパレータ２５の出力ｃｏｍｐがキャリー信号のタイミングで２回続けて“１”になった時に、マルチプレクサ８４がレジスタ８６を選択する。
【０１３８】
その後、ｄａｃｋカウンタ２１がレジスタ８６の値未満となり、コンパレータ２５の出力ｃｏｍｐがキャリー信号のタイミングで２回続けて“０”になった時に、マルチプレクサ８４がレジスタ８５を選択する。
【０１３９】
具体的には、データ処理クロックがｓｏｕｒｃｅ／２の時、マルチプレクサ８４はレジスタ８５を選択しており、データ転送の発生によりｄａｃｋカウンタ２１の出力が“２”となったとすると、レジスタ８５の設定値“２”と一致するためコンパレータ２５の出力ｃｏｍｐが“１”となる。
【０１４０】
また、コンパレータ２５の出力ｃｏｍｐが２回続いて“１”となる際に、立ち上がり検出回路８１が“１”を出力し、ＲＳフリップフロップ８３は“１”を出力する。
【０１４１】
これによりマルチプレクサ８４はレジスタ８６を選択し、コンパレータ２５が比較する値はレジスタ８５の設定値“２”ではなくレジスタ８６の設定値“１”となる。
【０１４２】
また、ＲＳフリップフロップ８３が“１”になり、クロック制御信号ｃｌｋ＿ｓｅｌが“１”になることにより動作クロックがｓｏｕｒｃｅに切り換わり、データ処理装置の各データ処理回路のデータ処理能力およびメモリのバンド幅が２倍になる。
【０１４３】
そして、ｄａｃｋカウンタ２１が“１”以上であり続ける限り、コンパレータ２５の出力ｃｏｍｐは“１”のままとなり、動作クロックがｓｏｕｒｃｅのまま、データ処理装置の各データ処理回路のデータ処理能力およびメモリのバンド幅２倍を維持し続ける。
【０１４４】
そして、ｄａｃｋカウンタ２１の出力が“１”未満となった時、コンパレータ２５の出力ｃｏｍｐが“０”に戻る。
【０１４５】
また、コンパレータ２５の出力ｃｏｍｐが２回続いて“０”となる際に、立ち下がり検出回路８２が“１”を出力し、ＲＳフリップフロップ８３は“０”を出力する。これによりマルチプレクサ８４はレジスタ８５を選択し、コンパレータ２５が比較する値はレジスタ８６の設定値“１”ではなくレジスタ８５の設定値“２”となる。
【０１４６】
また、ＲＳフリップフロップ８３が“０”になり、ｃｌｋ＿ｓｅｌが“０”になることにより動作クロックがｓｏｕｒｃｅ／２に戻り、データ処理装置の各データ処理回路のデータ処理能力およびメモリのバンド幅が１／２倍となる。
【０１４７】
以上により、本実施の形態では、実施の形態１と同様に一定期間毎のｄａｃｋ数をカウントし、ｄａｃｋ数により動作クロックの周波数を切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させるため、消費電力を低減することができる。
【０１４８】
さらに、本実施の形態では、実施の形態３と同様に２回続けてレジスタ値に達した時に始めてクロック周波数を上昇するため、クロック周波数がむやみに上昇下降を繰り返すことを防止することができる。
【０１４９】
さらに、本実施の形態では、実施の形態４と同様に２回続けてレジスタ値未満になった時に始めてクロック周波数を下降するため、クロック周波数がむやみに上昇下降を繰り返すことを防止することができる。
【０１５０】
さらに、本実施の形態では、実施の形態５と同様に２つのレジスタに異なる値を設定することにより、クロック周波数を上昇させる基準値と下降させる基準値を変えることができ、クロック周波数がむやみに上昇下降を繰り返すことを防止することができる。
【０１５１】
なお、本実施の形態では、比較回路が１つの場合を例として説明したが、複数の比較回路およびレジスタを備えることにより、クロック周波数を２段階ではなく３段階以上に切り換えることが可能である。
【０１５２】
なお、実施の形態１〜６では、本発明をＤＶＤ再生ドライブのデータ処理装置に適用した場合を例として説明したが、本発明は上記各実施の形態に限定されるものではなく、その主旨を逸脱しない範囲で種々に変形して実施することができるものである。
【産業上の利用可能性】
【０１５３】
本発明はデータ処理装置に関し、ＤＶＤ再生ドライブなどの、動作クロック切り換え制御を行うことが可能な処理装置に適用可能である。
【図面の簡単な説明】
【０１５４】
【図１】本発明の実施の形態１に係るデータ処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【図３】本発明の実施の形態１に係るデータ処理装置のクロック制御回路動作を説明するためのタイミングチャート図である。
【図４】本発明の実施の形態２に係るデータ処理装置の構成を示すブロック図である。
【図５】本発明の実施の形態２に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【図６】本発明の実施の形態３に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【図７】本発明の実施の形態４に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【図８】本発明の実施の形態５に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【図９】本発明の実施の形態６に係るデータ処理装置のクロック制御回路の構成を示すブロック図である。
【符号の説明】
【０１５５】
１…復調回路、２…誤り訂正回路、３…デスクランブル回路、４…メモリ制御回路、５…メモリ、６…クロック発振回路、７，４０…分周回路、８，４１，８４…マルチプレクサ、９，４２，６０，７０，８０，９０…クロック制御回路、２１…ｄａｃｋカウンタ、２２…クロックカウンタ、２３…反転回路、２４，５１，８５，８６…レジスタ、２５，５２…コンパレータ、２６，５３…遅延回路、６１…Ｄフリップフロップ、６２…ＡＮＤ回路、７１…ＯＲ回路、８１…立ち上がり検出回路、８２…立ち下がり検出回路、８３…ＲＳフリップフロップ。
【図１】
2007193393.tif 000003
【図２】
2007193393.tif 000004
【図３】
2007193393.tif 000005
【図４】
2007193393.tif 000006
【図５】
2007193393.tif 000007
【図６】
2007193393.tif 000008
【図７】
2007193393.tif 000009
【図８】
2007193393.tif 000010
【図９】
2007193393.tif 000011