(57)【要約】【課題】強誘電体層の薄膜化が図れ、しかも良好な特性を有するキャパシタおよびその製造方法を提供することにある。【解決手段】キャパシタ３０は、基体１００と、前記基体１００の上方に形成された第１電極３４と、前記第１電極３４の上に形成され、膜厚が１００ｎｍ以下の強誘電体層３６と、前記強誘電体層３６の上に形成され、膜厚が該強誘電体層３６の膜厚より小さい第２電極３８と、を含む。キャパシタの製造方法は、基体１００の上方に第１電極３４を形成する工程と、前記第１電極３４の上に、膜厚が１００ｎｍ以下の強誘電体層３６を形成する工程と、前記強誘電体層３６の上に、膜厚が該強誘電体層３６の膜厚より小さい第２電極３８を、０．１７５Ｗ／ｃｍ２ないし０．２４Ｗ／ｃｍ２の電力で直流スパッタリングによって形成する工程と、を含む。【選択図】図１
2007329296.tif 000002
【特許請求の範囲】
【請求項１】
基体と、
前記基体の上方に形成された第１電極と、
前記第１電極の上に形成され、膜厚が１００ｎｍ以下の強誘電体層と、
前記強誘電体層の上に形成され、膜厚が該強誘電体層の膜厚より小さい第２電極と、
を含む、キャパシタ。
【請求項２】
請求項１において、
前記第２電極の材質は、白金である、キャパシタ。
【請求項３】
請求項１または２において、
前記第１電極は、膜厚が前記強誘電体層の膜厚より小さい、キャパシタ。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記強誘電体層は、膜厚が５ｎｍないし８０ｎｍである、キャパシタ。
【請求項５】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
請求項１ないし４のいずれかに記載のキャパシタと、
を含む、強誘電体メモリ。
【請求項６】
基体の上方に第１電極を形成する工程と、
前記第１電極の上に、膜厚が１００ｎｍ以下の強誘電体層を形成する工程と、
前記強誘電体層の上に、膜厚が該強誘電体層の膜厚より小さい第２電極を、０．１７５Ｗ／ｃｍ２ないし０．２４Ｗ／ｃｍ２の電力で直流スパッタリングによって形成する工程と、
を含む、キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ、強誘電体メモリおよびキャパシタの製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric  Random  Access  Memory）は、不揮発性、高速書き込み、高速読み出し、低消費電力、といった特長を有し、次世代の不揮発性メモリの有力な候補のひとつである。従来、強誘電体メモリは、例えば特開平７−１１１３１８号公報の段落００３１に記載されているように、数百ｎｍ程度の膜厚を有する下部電極、強誘電体層および上部電極によってキャパシタが構成されている。
【０００３】
近年、強誘電体メモリの駆動電圧を低減することが求められ、それに伴い、キャパシタの強誘電体層の薄膜化が進められている。しかしながら、強誘電体層を薄膜化するのに伴ってリーク電流が増大し、このことが強誘電体メモリの開発を阻害するひとつの要因となっている。
【特許文献１】特開平７−１１１３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、強誘電体層の薄膜化が図れ、しかも良好な特性を有するキャパシタおよびその製造方法を提供することにある。
【０００５】
本発明の他の目的は、本発明のキャパシタを有する強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００６】
本発明にかかるキャパシタは、
基体と、
前記基体の上方に形成された第１電極と、
前記第１電極の上に形成され、膜厚が１００ｎｍ以下の強誘電体層と、
前記強誘電体層の上に形成され、膜厚が該強誘電体層の膜厚より小さい第２電極と、
を含む。
【０００７】
本発明のキャパシタによれば、強誘電体層の膜厚が１００ｎｍ以下と小さく、低電圧で駆動でき、さらに、膜厚が前記強誘電体層の膜厚より小さい第２電極を有することにより、キャパシタのリーク電流を小さくできる。
【０００８】
本発明において、特定のＡ部材（以下、「Ａ部材」という。）の上方に設けられた特定のＢ部材（以下、「Ｂ部材」という。）というとき、Ａ部材の上に直接Ｂ部材が設けられた場合と、Ａ部材の上に他の部材を介してＢ部材が設けられた場合とを含む意味である。
【０００９】
本発明のキャパシタにおいて、前記第２電極の材質は、白金であることができる。
【００１０】
本発明のキャパシタにおいて、前記第１電極は、膜厚が前記強誘電体層の膜厚より小さいことができる。
【００１１】
本発明のキャパシタにおいて、前記強誘電体層は、膜厚が５ｎｍないし８０ｎｍであることができる。
【００１２】
本発明にかかる強誘電体メモリは、
半導体基板と、
前記半導体基板に形成されたトランジスタと、
本発明のキャパシタと、
を含む。
【００１３】
本発明にかかるキャパシタの製造方法は、
基体の上方に第１電極を形成する工程と、
前記第１電極の上に、膜厚が１００ｎｍ以下の強誘電体層を形成する工程と、
前記強誘電体層の上に、膜厚が該強誘電体層の膜厚より小さい第２電極を、０．１７５Ｗ／ｃｍ２ないし０．２４Ｗ／ｃｍ２の電力で直流スパッタリングによって形成する工程と、
を含む。
【００１４】
本発明の製造方法によれば、直流スパッタリング（ＤＣスパッタリング）において、通常用いられる電力より低い０．１７５Ｗ／ｃｍ２ないし０．２４Ｗ／ｃｍ２の電力を用いることにより、強誘電体層にダメージを与えることなく、膜厚の小さい第２電極を良好に形成することができる。
【発明を実施するための最良の形態】
【００１５】
１．第１実施形態
以下、本発明を適用したキャパシタの一実施形態について図面を参照しながら説明する。図１は、本実施形態にかかるキャパシタ３０を模式的に示す断面図である。
【００１６】
キャパシタ３０は、基体１００の上方に、第１電極３４、強誘電体層３４および第２電極３８をこの順序で有する。基体１００は、本実施形態のキャパシタ３０を適用する装置によって異なり、その層構造はかかる装置によって種々の態様をとることができる。例えば、キャパシタ３０を後述する強誘電体メモリに適用する場合には、その上にキャパシタ３０が形成される層を最上層とする積層体が基体１００を構成する。
【００１７】
強誘電体層３６は、その膜厚が１００ｎｍ以下、好ましくは５ｎｍないし８０ｎｍである。強誘電体層３６の膜厚がこの範囲にあることにより、キャパシタ３０を駆動するための駆動電圧を小さくすることができ、消費電力も小さくできる。例えば、本実施形態のキャパシタ３０を後述する強誘電体メモリに適用すると、該強誘電体メモリの駆動電圧を例えば１．８μｍのデザインルールに適用できる程度に小さくできる。強誘電体層３６の材質としては、特に限定されないが、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＰＺＴＮ（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などを例示できる。
【００１８】
また、第２電極３８は、その膜厚が強誘電体層３６の膜厚より小さく、好ましくは強誘電体層３６の膜厚の１／２より薄い膜厚を有する。第２電極３８の膜厚をこのように設定することで、第２電極３８から強誘電体層３６に拡散する物質を少なくすることができ、第２電極３８を構成する物質が強誘電体層３６に拡散する距離を小さくできる。その結果、強誘電体層３６が１００ｎｍ以下の膜厚であっても、キャパシタにおけるリーク電流を小さくできる。第２電極３８の材質としては、白金、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムから選ばれる少なくとも１種の金属からなることができ、好ましくは白金またはイリジウムからなる。また、第２電極３８は、単層膜でもよいし、または積層した多層膜でもよい。
【００１９】
第１電極３４は、その膜厚は特に限定されないが、第２電極３８と同様に、強誘電体層３６の膜厚より小さいことができる。第１電極３４の膜厚をこのようにすることで、第１電極３６を構成する物質が強誘電体層３６に拡散する距離を短くできる。また、第１電極３４の材質も第２電極３８と同様のものを用いることができる。
【００２０】
次に、本実施形態にかかるキャパシタ３０の製造方法について述べる。
【００２１】
この製造方法は、以下の工程、すなわち、基体１００の上に第１電極３４を形成する工程と、第１電極３４の上に、膜厚が１００ｎｍ以下、好ましくは５ｎｍないし８０ｎｍの強誘電体層３６を形成する工程と、強誘電体層３６の上に、膜厚が該強誘電体層３６の膜厚より小さい第２電極３８を形成する工程とを有する。そして、第２電極３８は、０．１７５Ｗ／ｃｍ２ないし０．２４Ｗ／ｃｍ２の電力でＤＣスパッタリングによって形成される。ＤＣスパッタリングでこの範囲の電力を用いることにより、上述した膜厚の小さい第２電極３８を良好に成膜でき、かつ、ＤＣスパッタリングにおけるイオンの衝突による強誘電体層３８のダメージを極めて小さくできる。そのため、膜厚の小さい強誘電体層３８であっても、緻密でダメージの少ない良好な膜質を有し、その点からもキャパシタ３０におけるリーク電流を抑制できる。ＤＣスパッタリングの電力以外の条件は特に限定されないが、例えば、温度を室温〜４００℃、圧力を１０〜１０−３Ｐａとすることができる。
【００２２】
第１電極３４は、第２電極３８と同様にＤＣスパッタリングで形成することができる。そして、第１電極３４の膜厚を第２電極３８と同様に、強誘電体層３６より小さくする場合には、上述した電力条件およびその他の条件を用いることができる。
【００２３】
以上のように、本実施形態の製造方法によれば、少なくとも第２電極３８を特定の条件のＤＣスパッタリングによって成膜することにより、良好な第２電極３８を形成できると共に、膜厚が１００ｎｍ以下と小さく、かつ膜質の良好な強誘電体層３６を形成することができる。
【００２４】
２．実施例
以下、本発明にかかるキャパシタの実施例および比較例について述べる。本発明のキャパシタは、以下に述べる実施例に限定されるものではない。部材の符号は、図１と同様である。
【００２５】
２．１．実施例１
酸化シリコンからなる基体１００上に、ＤＣスパッタリングによって膜厚１５０ｎｍの白金電極（第１電極３４）を形成した。ついで、公知のＭＯＣＶＤ（Metal  Organic  hemical  Vapor  Deposition）法を用いて、膜厚６０ｎｍのＰｂＺｒ０．４Ｔｉ０．６Ｏ３からなる強誘電体層３６を形成した。その後、ＤＣスパッタリングを用いて膜厚３０ｎｍの白金電極（第２電極３８）を形成した。このＤＣスパッタリングの条件は、電力０．１９Ｗ／ｃｍ２、室温、圧力０．６７Ｐａであった。
【００２６】
このようにして得られたキャパシタ３０についてヒステリシス特性を求めたところ、図２に示す結果が得られた。図２から、本実施例のキャパシタサンプルによれば、良好なヒステリシス特性が得られることが確認された。
【００２７】
２．２．比較例１
実施例１において、ＤＣスパッタリングの電力を０．３２Ｗ／ｃｍ２とした他は実施例１と同様にしてキャパシタを形成した。この比較用キャパシタについてヒステリシスを求めようとしたところ、キャパシタがショートしてしまい、ヒステリシスを得ることができなかった。
【００２８】
２．３．比較例２
実施例１において、ＤＣスパッタリングの電力を０．３２Ｗ／ｃｍ２、第２電極３８の膜厚を１００ｎｍとした他は実施例１と同様にしてキャパシタを形成した。この比較用キャパシタについてヒステリシス特性を求めようとしたところ、キャパシタがショートしてしまい、ヒステリシスを得ることができなかった。
【００２９】
２．４．実施例２
実施例１において、第２電極３８の膜厚を１０ｎｍとした他は実施例１と同様にしてキャパシタ３０を形成した。このキャパシタ３０についてヒステリシス特性を求めたところ、良好なヒステリシス特性が得られることが確認された。
【００３０】
３．第２実施形態
以下、本発明にかかるキャパシタを有する強誘電体メモリについて説明する。
【００３１】
図３は、強誘電体メモリ１０００の一例を模式的に示す断面図である。本実施形態では、第１実施形態で述べた基体１００は、半導体基板１０から第１バリア層２０を含む積層体に対応する。
【００３２】
強誘電体メモリ１０００は、ＭＯＳトランジスタ１４と、キャパシタ３０とを有する。図示の例では、半導体基板（シリコン基板）１０に素子分離領域１２が形成されている。素子分離領域１２で区画された領域には、ＭＯＳトランジスタ１４が形成されている。符号１３で示す領域は、ＭＯＳトランジスタ１４のソース／ドレイン領域あるいはコンタクト領域を構成する不純物領域を示す。ＭＯＳトランジスタ１４は、第１層間絶縁層１６によって覆われている。第１層間絶縁層１６には、所定位置に複数の第１コンタクト部１８が形成されている。第１コンタクト部１８は、いわゆるプラグと呼ばれ、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。
【００３３】
第１層間絶縁層１６の上方には、第１バリア層２０を介して、キャパシタ３０が形成されている。すなわち、第１層間絶縁層１６上に、第１バリア層２０および第２バリア層３２が形成されている。第１バリア層２０および第２バリア層３２は、少なくとも一部がキャパシタ３０に接続された第１コンタクト部（プラグ）１８上に形成されている。この第１、第２バリア層２０、３２は、第１コンタクト部１８の酸化および強誘電体層３６の還元を防止するために設けられている。
【００３４】
第１バリア層２０の材質は、絶縁性を有し、かつ、水素バリア性および酸素バリア性を有する材料からなるのであれば特に限定されない。第１バリア層２０の材質としては、アルミナ、シリカなどを例示できる。
【００３５】
第２バリア層３２の材質は、導電性を有し、かつ、水素バリア性を有する材料からなるのであれば特に限定されない。第２バリア層３２としては、例えば、ＴｉＡｌＮ，ＴｉＡｌ，ＴｉＳｉＮ，ＴｉＮ，ＴａＮ，ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む層（ＴｉＡｌＮ）であることがより好ましい。
【００３６】
第２バリア層３２上には、第１電極（下部電極）３４，強誘電体層３６および第２電極（上部電極）３８を有するキャパシタ３０が形成されている。
【００３７】
第１電極３４は、白金、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムから選ばれる少なくとも１種の金属からなることができる。また、第１電極３４は、単層膜でもよいし、または積層した多層膜でもよい。第１電極３４の膜厚は、既に述べたように、好ましくは強誘電体層３６より小さい。
【００３８】
強誘電体層３６の膜厚は、既に述べたように、１００ｎｍ以下、好ましくは５〜８０ｎｍである。また、強誘電体層３６は、複合酸化物からなる。この複合酸化物は、ペロブスカイト型の結晶構造を有することができる。かかる複合酸化物としては、Ｐｂ（Ｔｉ、Ｚｒ）Ｏ３、（ＰＺＴ）が代表的な材料であり、この基本構成にさらに微量の添加元素を加えても良い。また、複合酸化物としては、ペロブスカイト型から派生した結晶構造を有するＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）などを用いることができる。強誘電体層３６の材料としてはＰＺＴが好ましく、より大きな自発分極量を獲得するためには、ＰＺＴにおけるチタンの含有量がジルコニウムの含有量より多いことがより好ましい。
【００３９】
第２電極３８は、第１電極３４に使用可能な材料として例示した上記材料からなることができる。第２電極３８の膜厚は、既に述べたように、強誘電体層３６より小さい。
【００４０】
また、本実施形態の強誘電体メモリ１０００においては、図３に示すように、キャパシタ３０の側面および上面を覆うように第３バリア層３９が設けられている。この第３バリア層３９は、強誘電体層３６の還元を防ぐために、水素バリア性を有する材料からなるのが好ましい。すなわち、第３バリア層３９は、水素プロセスが基本となる半導体プロセスから、酸化物である強誘電体層３６の還元劣化を防ぐ機能を有する。第３バリア層３９は例えばアルミナやｐ−ＴＥＯＳからなることができる。
【００４１】
さらに、第３バリア層３９の上には第２層間絶縁層４０が形成されている。第２層間絶縁層４０には、所定箇所に第２コンタクト部４２が形成されている。各第２コンタクト部４２は、第３バリア層３９を貫通して第１コンタクト部１８とそれぞれ接続されている。第２コンタクト部４２は、第１コンタクト部１８と同様の材質を有することができる。キャパシタ３０の第２電極３８は、第２コンタクト部４２と接続されている。
【００４２】
第２層間絶縁層４０上には、第１配線層４３が形成されている。第１配線層４３は、下部電極バリア層４４，導電層４６および上部電極バリア層４８を有する。導電層４６の材質としては、アルミニウム、銅などを用いることができる。さらに、第１配線層４３上には、第４バリア層４９が形成されている。第４バリア層４９は、水素バリア層であり、アルミナ等を用いることができる。第４バリア層４９も、キャパシタ３０の表面に形成された第３バリア層３９と同様な機能を有する。
【００４３】
第１配線層４３は、第３層間絶縁層５０によって覆われる。第３層間絶縁層５０の所定位置には、第３コンタクト部５２が形成されている。キャパシタ３０の第２電極３８と第１配線層４３とは、第２コンタクト部４２によって接続されている。
【００４４】
第３層間絶縁層５０上には、第２配線層５３が形成されている。第２配線層５３は、第１配線層４３と同様に、下部電極バリア層５４，導電層５６および上部電極バリア層５８を有する。導電層５６の材質としては、第１配線層４３の導電層４６と同様のものを用いることができる。第２配線層５３は、第４層間絶縁層６０によって覆われている。
【００４５】
上述した強誘電体メモリ１０００の層構造は一例であり、配線層の層数等は適宜選択できる。
【００４６】
本実施形態の強誘電体メモリ１０００によれば、キャパシタ３０の強誘電体層３４を１００ｎｍ以下と小さくできることから、強誘電体メモリ１０００の駆動電圧を小さくでき、したがって消費電力を小さくできる。
【００４７】
本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００４８】
【図１】実施形態にかかるキャパシタを模式的に示す断面図。
【図２】実施例にかかるキャパシタのヒステリシス特性を示す図。
【図３】実施形態にかかる強誘電体メモリを模式的に示す断面図。
【符号の説明】
【００４９】
１０  半導体基板、１４  ＭＯＳトランジスタ、３０  キャパシタ、３４  第１電極、３６  強誘電体層、３８  第２電極、１００  基体、１０００  強誘電体メモリ
【図１】
2007329296.tif 000003
【図２】
2007329296.tif 000004
【図３】
2007329296.tif 000005