(57)【要約】【課題】データ遅延量の制約が大きい優先処理データを、記憶している処理ＳＮに影響されずに、優先的に中継できるデータ受信装置及びデータ受信方法を提供する。【解決手段】データ受信装置は、受信タイミング生成手段が生成した受信タイミングで、受信データが正常受信されたか否かを判断し（Ｓ１）、受信データのヘッダ情報からシーケンスナンバーＳＮ及び優先度フラグ情報を抽出して解析し、正常受信されたかの判断結果、並びに、ＳＮ及び優先度フラグ情報に基づいて、次に中継されるべき受信データのＳＮである処理ＳＮを記憶し（Ｓ３〜Ｓ５）、正常受信されたかの判断結果が正常受信されたという結果であり（Ｓ１）、かつ、受信データが優先処理データであると判断（Ｓ２）したときに、記憶されている処理ＳＮに影響されずに、優先処理データと判断された受信データを優先的に中継する処理（Ｓ７）を行い、優先処理済ＳＮを記憶する（Ｓ８）。【選択図】図１８
2007325077.tif 000002
【特許請求の範囲】
【請求項１】
管理端末を含むネットワークに接続され、上記ネットワークを介して送信されるデータの連続性を示すシーケンスナンバーと受信側で受信されたデータを優先的に上位レイヤに渡す必要がある優先処理データであるか否かを示す優先度情報とを含むヘッダ情報が付加されたデータを、上記ネットワークを通して受信し、中継するデータ受信装置であって、
上記管理端末より出力されるスケジュールに基づいて、受信データの受信タイミングを生成する受信タイミング生成手段と、
上記受信タイミングで、上記受信データが正常受信されたか否かを判断するデータ受信判断手段と、
上記受信タイミングで、上記ヘッダ情報から上記シーケンスナンバー及び上記優先度情報を抽出し、解析する受信ヘッダ解析手段と、
上記データ受信判断手段による判断結果、並びに、上記受信ヘッダ解析手段による上記シーケンスナンバー及び上記優先度情報の解析結果に基づいて、次に中継されるべき受信データのシーケンスナンバーを示す処理シーケンスナンバーを記憶する受信データ制御手段とを有し、
上記受信データ制御手段は、上記データ受信判断手段による判断結果が、上記受信データが正常受信されたという判断結果であるときに、上記受信データが優先処理データであるか否かを判断し、上記受信データが優先処理データであると判断したときに、上記記憶されている処理シーケンスナンバーに影響されることなく、上記優先処理データと判断された上記受信データを優先的に中継する処理を行う
ことを特徴とするデータ受信装置。
【請求項２】
上記受信データ制御手段は、上記受信データを中継する処理を行ったときに、上記処理シーケンスナンバーをインクリメントすることを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
上記受信データ制御手段は、上記優先処理データと判断された上記受信データを優先的に中継する処理を行うときに、上記優先処理データのシーケンスナンバーを示す優先処理済シーケンスナンバーを記憶することを特徴とする請求項１又は２のいずれかに記載のデータ受信装置。
【請求項４】
上記受信データ制御手段は、上記受信データが、正常受信されたデータではないと判断された場合には、正常受信されたデータではないと判断されたデータを再送させるための制御を行うことを特徴とする請求項１乃至３のいずれかに記載のデータ受信装置。
【請求項５】
上記受信データ制御手段は、上記受信データが、正常受信されたデータではないと判断され、かつ、上記受信データが優先処理データである場合には、正常受信されたデータではないと判断された優先処理データを再送させるための制御を取下げ、上記正常受信されたデータではないと判断された優先処理データのシーケンスナンバーを示す優先処理済シーケンスナンバーを記憶することを特徴とする請求項４に記載のデータ受信装置。
【請求項６】
上記受信データを記憶する受信用記憶手段を有し、
上記受信データ制御手段は、上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、
上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に後の受信データを示すときに、上記受信データを上記受信用記憶手段に記憶させ、
上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に前の受信データを示すときに、上記受信データを廃棄する
ことを特徴とする請求項１乃至５のいずれかに記載のデータ受信装置。
【請求項７】
上記受信データ制御手段は、上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に後の受信データを示すときに、上記受信用記憶手段に上記処理シーケンスナンバーと同じシーケンスナンバーを持つデータが記憶されているときには、上記受信用記憶手段に記憶されている上記データを中継する処理を行うことを特徴とする請求項６に記載のデータ受信装置。
【請求項８】
上記受信データ制御手段は、上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーと異なるときに、上記受信データを廃棄することを特徴とする請求項１乃至５のいずれかに記載のデータ受信装置。
【請求項９】
上記受信データ制御手段は、上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に後の受信データを示すときに、上記受信データ制御手段が記憶している上記処理シーケンスナンバーが上記優先処理済シーケンスナンバーと同じであれば、上記処理シーケンスナンバーをインクリメントする
ことを特徴とする請求項６乃至８のいずれかに記載のデータ受信装置。
【請求項１０】
管理端末を含むネットワークに接続され、上記ネットワークを介して送信されるデータの連続性を示すシーケンスナンバーと受信側で受信されたデータを優先的に上位レイヤに渡す必要がある優先処理データであるか否かを示す優先度情報とを含むヘッダ情報が付加されたデータを、上記ネットワークを通して受信し、中継するデータ受信方法であって、
上記管理端末より出力されるスケジュールに基づいて、受信データの受信タイミングを生成するステップと、
上記受信タイミングで、上記受信データが正常受信されたか否かを判断するステップと、
上記受信タイミングで、上記ヘッダ情報から上記シーケンスナンバー及び上記優先度情報を抽出し、解析するステップと、
上記正常受信されたか否かの判断結果、並びに、上記シーケンスナンバー及び上記優先度情報の解析結果に基づいて、次に中継されるべき受信データのシーケンスナンバーを示す処理シーケンスナンバーを記憶するステップと、
上記正常受信されたか否かの判断結果が、上記受信データが正常受信されたという結果であるときに、上記受信データが優先処理データであるか否かを判断し、上記受信データが優先処理データであると判断したときに、上記記憶されている処理シーケンスナンバーに影響されることなく、上記優先処理データと判断された上記受信データを優先的に中継する処理を行うステップと
を有することを特徴とするデータ受信方法。
【請求項１１】
上記受信データを中継する処理を行ったときに、上記処理シーケンスナンバーをインクリメントすることを特徴とする請求項１０に記載のデータ受信方法。
【請求項１２】
上記優先処理データと判断された上記受信データを優先的に中継する処理を行ったときに、上記優先処理データのシーケンスナンバーを示す優先処理済シーケンスナンバーを記憶することを特徴とする請求項１０又は１１のいずれかに記載のデータ受信方法。
【請求項１３】
上記受信データが、正常受信されたデータではないと判断された場合には、正常受信されたデータではないと判断されたデータを再送させるための制御を行うことを特徴とする請求項１０乃至１２のいずれかに記載のデータ受信方法。
【請求項１４】
上記受信データが正常受信されたデータではないと判断され、かつ、上記受信データが優先処理データである場合には、正常受信されたデータではないと判断された優先処理データを再送させるための制御を取下げ、上記正常受信されたデータではないと判断された優先処理データのシーケンスナンバーを示す優先処理済シーケンスナンバーを記憶することを特徴とする請求項１３に記載のデータ受信方法。
【請求項１５】
上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、
上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に後の受信データを示すときに、上記受信データを受信用記憶手段に記憶させ、
上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に前の受信データを示すときに、上記受信データを廃棄する
ことを特徴とする請求項１０乃至１４のいずれかに記載のデータ受信方法。
【請求項１６】
上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、上記受信データのシーケンスナンバーが、上記受信データ制御手段が記憶している上記処理シーケンスナンバーより時間的に後の受信データを示すときに、上記受信用記憶手段に上記処理シーケンスナンバーと同じシーケンスナンバーを持つデータが記憶されているときには、上記受信用記憶手段に記憶されている上記データを中継する処理を行うことを特徴とする請求項１５に記載のデータ受信方法。
【請求項１７】
上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、上記受信データのシーケンスナンバーが、上記受信データ制御手段が記憶している上記処理シーケンスナンバーと異なるときに、上記受信データを廃棄することを特徴とする請求項１０乃至１４のいずれかに記載のデータ受信方法。
【請求項１８】
上記受信データが正常受信されたデータであると判断され、かつ、上記受信データが上記優先処理データ以外のデータである場合に、上記受信データのシーケンスナンバーが、記憶されている上記処理シーケンスナンバーより時間的に後の受信データを示すときに、記憶されている上記処理シーケンスナンバーが上記優先処理済シーケンスナンバーと同じであるときには、上記処理シーケンスナンバーをインクリメントすることを特徴とする請求項１５乃至１７のいずれかに記載のデータ受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、無線、あるいは高速ＰＬＣ（Ｐｏｗｅｒ  Ｌｉｎｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）などのネットワークシステムにおけるデータ受信装置及びデータ受信方法に関し、特に、特定の受信データについて優先処理を行うデータ受信装置及びデータ受信方法に関するものである。
【背景技術】
【０００２】
無線、あるいは高速ＰＬＣなどのネットワークシステムでは、その伝送路の特性は時々刻々と変化する。そのため、一般的に伝送路で送信パケット中に誤りが発生した場合、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）レイヤーレベルでのパケットの再送信が実施される。また、無線、あるいは高速ＰＬＣなどのネットワークシステムでは、映像、あるいは音声などのリアルタイム性を要求されるデータの送受信のためＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式を採用しデータを伝送する方式なども導入されつつある。具体的には、例えば、ＡＲＩＢ（社団法人電波産業会：Ａｓｓｏｃｉａｔｉｏｎ  ｏｆ  Ｒａｄｉｏ  Ｉｎｄｕｓｔｒｉｅｓ  ａｎｄ  Ｂｕｓｉｎｅｓｓｅｓ）にて標準規格化されたＨｉＳＷＡＮａ（ＡＲＩＢ  ＳＴＤ−Ｔ７０  １．０版）などがある。
【０００３】
以下、ＨｉＳＷＡＮａ規格に採用されたＴＤＭＡ方式の概要を簡単に説明する。ＨｉＳＷＡＮａ規格で採用されたＴＤＭＡ方式では、管理端末と呼ばれる１台の端末によりネットワーク内の各端末は管理される。管理端末は、ネットワーク全体の時刻同期を管理するためＢｅａｃｏｎ信号と呼ばれるパケットデータ（以下「ＢＣＨ」と記す。）をあらかじめ定められた周期（ＨｉＳＷＡＮａ規格では、２ｍｓ周期）で同報通信する。
【０００４】
ネットワーク内に配置された各端末はＢＣＨを受信すると、それを基準に、端末内の基準時刻情報をリセットするとともに、管理端末より送信される各種制御パケットの受信準備を開始する。管理端末は、ＢＣＨ送出後、次にネットワークに接続された各端末のデータ送信スケジュールを含むネットワークシステム制御用のパケットデータ（以下「ＦＣＨ」と記す。）をネットワークに接続された各端末に対して同報通信する。上記ＦＣＨには、ネットワークに接続された各端末のデータ送信、及び受信のスケジュール（データの送受信スロット情報（送受信開始タイミング情報、データ送受信時間情報）など）が付加され送信される。各端末は、ＦＣＨを受信すると、自端末がデータを受信するタイミングと自端末がデータを送信するタイミングを検出する。
【０００５】
管理端末は、ＦＣＨ送信に引き続き、端末に対して送信要求受信通知（以下「ＡＣＨ」と記す。）を送信する。管理端末より、上記ＢＣＨ、ＦＣＨ、ＡＣＨの各パケットデータの送信が完了すると、ＦＣＨにて通知されたスケジュールに基づき、各端末は、パケットデータの受信、及び送信動作を開始する。以下、各端末間でデータの送受信を行う期間を「ＴＣＨ」と記す。ＴＤＭＡ方式では、管理端末は、送信したいデータを持つ端末についてのみデータ送信スロットをスケジューリングする。従って、送信したいデータを持つ端末は、管理端末に対して自端末のデータを送信するためのスロットを割り振るよう要求する必要がある。ＨｉＳＷＡＮａ規格で採用されたＴＤＭＡ方式では、各端末より送信リクエストを受け付けるため、１Ｂｅａｃｏｎ周期内（以下「１フレーム」と記す。）の最後に、各端末からの上記送信スロット要求リクエスト（帯域割り当て要求）を受け付けるためのＣＳＭＡ（Ｃａｒｒｉｅｒ  Ｓｅｎｓｅ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）期間（以下「ＲＣＨ期間」と記す。）を準備している。管理端末は、ＲＣＨ期間に送信スロット要求リクエストを受け取った端末に対しては、次のＢｅａｃｏｎ周期内のＡＣＨにて、帯域割り当て要求を受け取った旨を通知する。
【０００６】
以下、ＨｉＳＷＡＮａ規格に採用されたＴＤＭＡ方式を、例えば、高速ＰＬＣに適用した場合の例を元に、従来のデータ受信装置におけるデータ再送制御方法について説明する。電灯線を用いるデータ通信では、コンセントに接続された機器の動作状況に応じて伝送路の特性は時々刻々と変化する。従って、従来の高速ＰＬＣモデムでは、刻々と変化する伝送路特性に合わせて、伝送路に送出するデータに施す変調方式を切り換える。また、高速ＰＬＣモデムでは、無線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などと同様に、受信したパケットが伝送路で混入された誤りなどにより消失した場合、ＭＡＣレイヤにて再送制御が実施される。その際、高速ＰＬＣシステムとしての伝送効率などを考慮し、再送制御方式として、ＳＲ（Ｓｅｌｅｃｔｉｖｅ  Ｒｅｐｅａｔ）、あるいはＧｏ−Ｂａｃｋ−Ｎ再送制御方式が用いられる。無線ＬＡＮなどに採用されている再送制御方式（Ｓｔｏｐ  ＆  Ｗａｉｔ）では、データを受信した端末は、受信直後に送信端末に対してＡＣＫパケット（データが正常受信できたことを通知するパケット）を送出する。無線ＬＡＮの場合、物理層における変調方式として最大６４ポイントのＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）変調方式を採用しているとともに、シンボル長が短い。それに対して、高速ＰＬＣなどに用いられる物理層における変調方式は、最大１０２４ポイントのＯＦＤＭ変調方式を採用しており、シンボル長が長い。従って、高速ＰＬＣは、無線ＬＡＮと比較して、データを受信した際の、物理層における受信データの復調処理に時間がかかる。よって、ＴＤＭＡ方式を採用する高速ＰＬＣでは、効率よくデータ通信を実施するため、管理端末は上記物理層におけるデータ処理時間を考慮し、送受信スケジュールを決定する。よって、ＴＤＭＡ方式を採用する高速ＰＬＣでは、受信端末が、受信直後にＡＣＫパケットを送出するとは限らない。
【０００７】
具体的には、１フレーム内に同一端末に対して複数回に分けてデータを送信する場合（複数のＭＡＣフレームデータを送信する場合）、複数のＭＡＣフレームデータが受信端末に入力された後に、受信端末より送信端末へ、受信した各々のＭＡＣフレームデータが正常受信されたか、正常受信されなかったかをまとめて１つのＡＣＫパケットを用いて通知される。一方、上述のような高速ＰＬＣで、無線ＬＡＮに採用されている再送方式（Ｓｔｏｐ  ＆  Ｗａｉｔ方式）を使用した場合、物理層における受信データの復調時間を考慮しスケジュールを組むため、送信パケットデータとＡＣＫパケットデータの間隔を大きく取る必要があり、データの伝送効率が落ちる。例えば、ＯＦＤＭのシンボル長が５０μｓで、物理層における処理時間が４ＯＦＤＭシンボル必要である場合は、送信パケットデータとＡＣＫパケットデータの間隔を２００μｓ以上あける必要がある。
【０００８】
よって、ＴＤＭＡ方式を採用する、例えば、高速ＰＬＣでは、送信データの効率を上げるため、再送制御方式として、ＳＲ方式、あるいはＧｏ−Ｂａｃｋ−Ｎ方式が用いられる。特許文献１、及び２は、ＳＲ方式、及びＧｏ−Ｂａｃｋ−Ｎ方式について説明している。また、特許文献３は、データを受信した端末は、送信端末に対して、データが正常受信できたかをＡＣＫ／ＮＡＣＫフレーム（Ａｃｋｎｏｗｌｅｄｇｍｅｎｔ  ｆｒａｍｅ又はＮｅｇａｔｉｖｅ  Ａｃｋｎｏｗｌｅｄｇｍｅｎｔ  ｆｒａｍｅ）を使用して通知し、送信端末は受信したＡＣＫ／ＮＡＣＫフレームを使用して再送制御を実施する方式が記載されている。
【０００９】
また、無線ＬＡＮや高速ＰＬＣなどを使用したネットワークを用いて、音声、あるいは映像などのリアルタイム性が要求されるデータを送受信する場合は、ＭＡＣレイヤにおける再送制御を実施しない場合がある。例えば、ＴＤＭＡ方式を採用した高速ＰＬＣネットワークでは、上述したように、ＡＣＫパケットが受信されるまで１フレーム以上の遅延が発生する場合がある。特に、ＶｏＩＰ（Ｖｏｉｃｅ  ｏｖｅｒ  ＩＰ）などの電話関連のアプリケーションはパケットの遅延量を最小限に抑える必要がある。ＨｉＳＷＡＮａ規格などに採用されているＴＤＭＡ方式を採用するＭＡＣ制御方式では、送信端末がＮＡＣＫフレームを受信した後、再送パケットを送出する場合、ＮＡＣＫフレーム受信から少なくとも１フレーム程度送信タイミングが遅れる。具体的には、再送パケットに対する帯域割り当ては、ＮＡＣＫパケットを受信した次のフレーム以降になるため、１フレーム程度送信タイミングが遅れる。特に、高速ＰＬＣでは、上述したように、無線ＬＡＮとは異なり１ＯＦＤＭのシンボル長が長いため、データの伝送効率を考慮し、１フレームのデータ長が、例えば、２０ｍｓと非常に長い（ＨｉＳＷＡＮａ規格の場合の１０倍程度）。よって、ＶｏＩＰデータの伝送されるＭＡＣフレームに誤りが発生し、再送制御を実施した場合、パケットは２フレーム程度（４０ｍｓ程度）遅れる。従って、高速ＰＬＣでは、ＭＡＣレイヤにおける再送制御を用いたとしても、再送パケットは２フレーム程度遅れるので、ＶｏＩＰなどデータ遅延量の制約の厳しいデータについては再送制御を実施しない場合がある。特許文献４は、ＶｏＩＰなどの送達確認（ＡＣＫ／ＮＡＣＫフレームの送信）を行わないフレームデータが送信データ内に存在する場合の制御方法について記載している。
【００１０】
【特許文献１】特開平１０−２４７９０１号公報
【特許文献２】特開平１１−２１５１９２号公報
【特許文献３】特開２００１−６９１５６号公報
【特許文献４】特開２００５−６４５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献３に開示されるＡＣＫ／ＮＡＣＫフレームを用いる送達確認制御方式を用いて、特許文献１、及び２記載の再送制御方式（ＳＲ方式、あるいはＧｏ−Ｂａｃｋ−Ｎ方式）を実装した場合、あるフレームが伝送路で発生した誤りにより受信できなかった場合、受信端末ではＳＲ再送制御、あるいはＧｏ−Ｂａｃｋ−Ｎ再送制御を実施する。その際、誤りにより受信できなかったフレーム以降に正常に受信したフレームは、受信端末がＳＲ再送制御方式を実装している場合は、この誤りフレームが再送制御により正常に受信されるまで受信端末のメモリに記憶される。又は、受信端末がＧｏ−Ｂａｃｋ−Ｎ再送制御方式を実装している場合は、この誤りフレームが再送制御により正常に受信されるまですべて破棄される。上記正常に受信したフレームが、誤りの発生したフレームにより処理遅延が発生することは、ＶｏＩＰなどデータ遅延量の制約が大きい（リアルタイム性の要求される）データに対しては問題点であった。
【００１２】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、受信データに誤りが発生した場合に、この誤りが発生した受信データ以降に正常に受信したデータ遅延量の制約が大きいデータの処理を優先的に実施し、上位のレイヤへ受け渡すことが可能なデータ受信装置、及びデータ受信方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のデータ受信装置は、管理端末を含むネットワークに接続され、上記ネットワークを介して送信されるデータの連続性を示すシーケンスナンバーと受信側で受信されたデータを優先的に上位レイヤに渡す必要がある優先処理データであるか否かを示す優先度情報とを含むヘッダ情報が付加されたデータを、上記ネットワークを通して受信し、中継するデータ受信装置であって、上記管理端末より出力されるスケジュールに基づいて、受信データの受信タイミングを生成する受信タイミング生成手段と、上記受信タイミングで、上記受信データが正常受信されたか否かを判断するデータ受信判断手段と、上記受信タイミングで、上記ヘッダ情報から上記シーケンスナンバー及び上記優先度情報を抽出し、解析する受信ヘッダ解析手段と、上記データ受信判断手段による判断結果、並びに、上記受信ヘッダ解析手段による上記シーケンスナンバー及び上記優先度情報の解析結果に基づいて、次に中継されるべき受信データのシーケンスナンバーを示す処理シーケンスナンバーを記憶する受信データ制御手段とを有し、上記受信データ制御手段は、上記データ受信判断手段による判断結果が、上記受信データが正常受信されたという判断結果であるときに、上記受信データが優先処理データであるか否かを判断し、上記受信データが優先処理データであると判断したときに、上記記憶されている処理シーケンスナンバーに影響されることなく、上記優先処理データと判断された上記受信データを優先的に中継する処理を行うことを特徴としている。
【００１４】
また、本発明のデータ送受信方法は、管理端末を含むネットワークに接続され、上記ネットワークを介して送信されるデータの連続性を示すシーケンスナンバーと受信側で受信されたデータを優先的に上位レイヤに渡す必要がある優先処理データであるか否かを示す優先度情報とを含むヘッダ情報が付加されたデータを、上記ネットワークを通して受信し、中継するデータ受信方法であって、上記管理端末より出力されるスケジュールに基づいて、受信データの受信タイミングを生成するステップと、上記受信タイミングで、上記受信データが正常受信されたか否かを判断するステップと、上記受信タイミングで、上記ヘッダ情報から上記シーケンスナンバー及び上記優先度情報を抽出し、解析するステップと、上記正常受信されたか否かの判断結果、並びに、上記シーケンスナンバー及び上記優先度情報の解析結果に基づいて、次に中継されるべき受信データのシーケンスナンバーを示す処理シーケンスナンバーを記憶するステップと、上記正常受信されたか否かの判断結果が、上記受信データが正常受信されたという結果であるときに、上記受信データが優先処理データであるか否かを判断し、上記受信データが優先処理データであると判断したときに、上記記憶されている処理シーケンスナンバーに影響されることなく、上記優先処理データと判断された上記受信データを優先的に中継する処理を行うステップとを有することを特徴としている。
【発明の効果】
【００１５】
本発明のデータ受信装置又はデータ受信方法を用いれば、正常に受信できなかったデータがあり、その後データ遅延量の制約が大きい優先処理データを正常に受信した場合に、優先処理データを遅延なく処理できるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係るデータ受信方法を実施する高速ＰＬＣネットワークシステムの構成を概略的に示す図である。図１において、１は高速ＰＬＣネットワークの全体を管理する管理端末、２は管理端末１と電灯線９を接続するコンセント、３はＰＬＣネットワークシステムに接続された端末Ａ、４は端末Ａ（すなわち、端末３）と電灯線を接続するコンセント、５はＰＬＣネットワークシステムに接続された端末Ｂ、６は端末Ｂ（すなわち、端末５）と電灯線を接続するコンセント、７はＰＬＣネットワークシステムに接続された端末Ｃ、８は端末Ｃ（すなわち、端末７）と電灯線を接続するコンセントである。なお、図１において、各端末には、端末相互を区別するための符号Ａ，Ｂ，Ｃと、ＰＬＣネットワークシステムの構成としての符号３，５，７の２種類の符号を付しているが、以下の説明においては、符号Ａ，Ｂ，Ｃを用いる。図１に示すように、実施の形態１においては、管理端末１、端末Ａ、端末Ｂ、及び端末Ｃで高速ＰＬＣネットワークシステムを構成している。また、図１に示された高速ＰＬＣネットワークシステムの構成は、本発明のデータ受信方法及びデータ受信装置が適用できるシステム構成の一例として高速ＰＬＣを用いる場合について示したものであり、本発明のデータ受信方法及びデータ受信装置は、他の構成を持つ高速ＰＬＣネットワークシステム、無線ＬＡＮを用いるネットワークシステム、Ｅｔｈｅｒｎｅｔ（登録商標）を用いるネットワークシステムなどの他のシステムにも適用できる。
【００１７】
次に、図１を用いて高速ＰＬＣネットワークシステム内における管理端末１の動作について説明する。実施の形態１においては、ＭＡＣ制御方式として、従来例で説明したＨｉＳＷＡＮａ規格で用いられているＴＤＭＡ方式を採用した場合を例に説明する。管理端末１は、まず始めに、ネットワークシステム全体の時刻同期を管理するためＢＣＨ（Ｂｅａｃｏｎ信号）をあらかじめ定められた周期で同報通信する。ＢＣＨ送信後、管理端末１は、高速ＰＬＣネットワークシステム内の各端末のデータ受信、及びデータ送信タイミング情報（ＦＣＨ）を同報通信する。管理端末１は、ＦＣＨ送信後、前フレームで各端末より出力される送信スロット要求リクエスト（ＲＣＨ）を受信した場合、ＲＣＨを送信した送信端末に対して、ＲＣＨを正常受信したことを通知する送信要求受信通知（ＡＣＨ）を出力する。
【００１８】
ＡＣＨ送信後は、ＦＣＨにて送信されたスケジュールに基づき、管理端末１、端末Ａ、端末Ｂ、及び端末Ｃは、各端末間でデータの送受信を実施する。なお、ＦＣＨの詳細については後述（図６及び図７を用いて説明）する。ＦＣＨにおけるスケジュールに基づくデータの送受信が終了すると、各端末は、送信データを持っている場合は、ＲＣＨ期間（各端末からの送信スロット要求リクエストを受け付けるためのＣＳＭＡ期間）に、管理端末１に対して帯域割り当て要求を出力する。なお、ＴＤＭＡ方式を用いる上記ＢＣＨ、ＦＣＨ、ＡＣＨ、ＲＣＨ信号の送受信タイミングの詳細については後述する。
【００１９】
次に、各端末の動作について説明する。各端末は、管理端末１より出力されるＢＣＨ信号を受信すると、その受信タイミングを元に端末内の基準時刻の補正を実施する。ＢＣＨを用いた基準時刻補正実施後、各端末は、管理端末１より出力されるＦＣＨを元に、各端末のデータ送信タイミング、及びデータ受信タイミングを、ＭＡＣ部（図示せず）、及び変復調部（図示せず）に通知する。データ送信、及び受信タイミングの通知を受けると、変復調部は、ＢＣＨにより補正された基準時刻情報を元にデータの送信、及び受信準備を開始する。具体的には、データ受信の場合は、ＦＣＨに基づく受信時刻になると、高速ＰＬＣデータ復調回路部（図示せず）は、データ受信動作を開始し、データの先頭にあらかじめ付加されているプリアンブル情報の検出を実施する。プリアンブル情報が所定のタイミングで検出されると、高速ＰＬＣデータ復調回路部は、検出したプリアンブル情報を元に受信データの先頭を検出し、受信データを復調し、復調したデータをＭＡＣ部に出力する。なお、ＭＡＣ部の詳細動作は後述する。一方、所定のタイミングでプリアンブルが検出できない場合は、高速ＰＬＣデータ復調回路部は、ＭＡＣ部に対して受信できなかった旨を通知する。
【００２０】
また、データ送信の場合は、ＦＣＨに基づく送信時刻が近づくと、ＭＡＣ部は送信データの生成を開始する。ＭＡＣ部にて送信データの生成が完了すると、ＭＡＣ部は、送信データを高速ＰＬＣデータ変調回路部（図示せず）にあらかじめ定められたタイミングで出力する。高速ＰＬＣデータ変調回路部は、ＭＡＣ部より出力される送信データに対して変調を施すとともに、プリアンブル情報を付加して、所定のタイミングで電灯線９に送信データを送出する。なお、ＭＡＣ部の送信動作の詳細は後述（図８を用いて説明）する。
【００２１】
次に、図２から図５までを用いて高速ＰＬＣ端末の構成を説明する。図２は、本発明の実施の形態１において高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置の構成を概略的に示すブロック図である。本発明のデータ受信装置及びデータ受信方法は、図２に示されるデータ送受信装置に適用することができる。
【００２２】
図２において、１０は本発明の一実施の形態である中継機能を持つデータ送受信装置、１１はＣＰＵ、１２はＥｔｈｅｒｎｅｔインターフェイス回路、１３はＥｔｈｅｒｎｅｔインターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔフレームデータ、Ｅｔｈｅｒｎｅｔインターフェイス回路１２へ出力されるＥｔｈｅｒｎｅｔフレームデータ、ＰＬＣモデム回路１５へ出力されるＥｔｈｅｒｎｅｔフレームデータ、ＰＬＣモデム回路１５から入力されるＥｔｈｅｒｎｅｔフレームデータをブリッジするブリッジインターフェイス回路である。一般に、高速ＰＬＣネットワークでは、電灯線９に接続された各端末に関して、論理ポートという概念が用いられ、ブリッジインターフェイス回路１３は、宛先（図１中の管理端末１、端末Ａ、端末Ｂ、及び端末Ｃ）ごとにデータを振り分け、ブリッジ用メモリ１４内にキューイングする。具体的には、ブリッジインターフェイス回路１３は、Ｅｔｈｅｒｎｅｔインターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔフレームデータを、その行き先ごとにブリッジ用メモリ１４内に振り分けて記憶させる。また、図２において、１４はブリッジインターフェイス回路１３に入力されたＥｔｈｅｒｎｅｔフレームを宛先ごとに振り分け記憶するブリッジ用メモリ、１５はＰＬＣモデム回路、１６は電灯線９を介して送出するＭＡＣフレームデータを記憶するＰＬＣ送信用メモリ、１７は電灯線９を介して受信したＭＡＣフレームデータを記憶するＰＬＣ受信用メモリである。また、図２において、１８はＣＰＵバス、２０はＥｔｈｅｒｎｅｔインターフェイス回路１２への入力端子、２１はＥｔｈｅｒｎｅｔインターフェイス回路１２からの出力端子、２２はＰＬＣモデム回路１５からの出力端子、２３はＰＬＣモデム回路１５への入力端子である。図２に示されるように、本発明の一実施の形態であるデータ送受信装置１０は、ＣＰＵ１１、Ｅｔｈｅｒｎｅｔインターフェイス回路１２、ブリッジインターフェイス回路１３、ブリッジ用メモリ１４、ＰＬＣモデム回路１５、ＰＬＣ送信用メモリ１６、及びＰＬＣ受信用メモリ１７を備えている。
【００２３】
図３は、図２に示す高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置１０内のＰＬＣモデム回路１５の構成を概略的に示すブロック図である。図３において、３０は、ＰＬＣ送信制御回路データ入力端子、３１は、ＰＬＣ受信制御回路データ出力端子、４０は、ブリッジインターフェイス回路１３よりＰＬＣ送信制御回路データ入力端子を介して入力されるＥｔｈｅｒｎｅｔデータを複数個連結し、ＰＬＣ用のＭＡＣフレームを生成するＰＬＣ送信制御回路、５０は、電灯線９を介して受信したＰＬＣＭＡＣフレームデータからＥｔｈｅｒｎｅｔフレームを分離しＰＬＣ受信制御回路データ出力端子３１から出力するＰＬＣ受信制御回路である。図３に示されるように、本発明の一実施の形態であるＰＬＣモデム回路１５は、ＰＬＣ送信制御回路４０、及びＰＬＣ受信制御回路５０を備えている。
【００２４】
図４は、図３に示すＰＬＣ送信制御回路４０の構成を概略的に示すブロック図である。図４において、４０１はＰＬＣフレームに付加するＭＡＣヘッダを生成するＰＬＣヘッダ生成回路、４０２はブリッジインターフェイス回路１３から入力されるＥｔｈｅｒｎｅｔフレームデータを複数個集めて送信データを生成するパケットデータ生成回路、４０３はパケットデータ生成回路４０２から出力されるデータに暗号化を施す暗号化回路、４０４は後述するＰＬＣネットワーク制御データ生成回路４０８より出力されるＢｅａｃｏｎフレームデータ、スケジュールデータなどと暗号化回路４０３より出力される暗号化されたデータとを切り換えるセレクタ、４０５はセレクタ４０４より出力されるデータの先頭にＰＬＣヘッダ生成回路４０１にて生成されたＰＬＣＭＡＣヘッダを付加するＰＬＣヘッダ付加回路、４０６はＰＬＣヘッダ付加回路４０５より出力されるデータと、後述するＰＬＣ送信用メモリ制御回路４０９より出力されるデータを切り換えるセレクタである。また、図４において、４０７はデータ送受信装置１０よりＰＬＣネットワークへ出力するデータの送出タイミングを生成するＰＬＣ送信タイミング生成回路、４０８は送信するデータに付加するシーケンスナンバー、ＡＣＫ／ＮＡＣＫの要否フラグ情報、前回受信データが正常受信されたか否かを示すＡＣＫ／ＮＡＣＫ情報、Ｂｅａｃｏｎフレームに付加するＢｅａｃｏｎ制御データ、１フレーム内のスケジュールデータなどを生成し出力するＰＬＣネットワーク制御データ生成回路、４０９は再送制御時に使用する送信フレームをＰＬＣ送信用メモリ１６に記憶する際の書き込み制御信号を発生するとともに、再送時にＰＬＣ送信用メモリ１６内に記憶されているデータを読み出す読み出し制御信号を発生するＰＬＣ送信用メモリ制御回路、４１０は送信するＰＬＣフレームにＣＲＣ符号（誤り検出符号）を付加するＣＲＣ符号付加回路である。図４に示されるように、ＰＬＣ送信制御回路４０は、ＰＬＣヘッダ生成回路４０１、パケットデータ生成回路４０２、暗号化回路４０３、セレクタ４０４、及び４０６、ＰＬＣヘッダ付加回路４０５、ＰＬＣ送信タイミング生成回路４０７、ＰＬＣネットワーク制御データ生成回路４０８、ＰＬＣ送信用メモリ制御回路４０９、及びＣＲＣ符号付加回路４１０を備えている。
【００２５】
図５は、図３に示すＰＬＣ受信制御回路５０の構成を概略的に示すブロック図である。図５において、５０１は受信されたＰＬＣフレームよりＭＡＣヘッダを分離しその内容を解析するＰＬＣヘッダ解析回路、５０２は受信されたＰＬＣフレームに送信時に付加されたＣＲＣ情報を元に受信ＰＬＣフレーム内に発生した誤りを検出するＣＲＣ復号回路、５０３はヘッダ解析回路５０１より出力される暗号化の施されたデータを復号する暗号復号回路である。また、図５において、５０４はＰＬＣフレームに付加されているスケジュール情報などを分離するＰＬＣ制御フレーム分離回路、５０５はＰＬＣ制御フレーム分離回路５０４により分離されたＰＬＣ制御フレーム情報を一旦記憶するＰＬＣ制御フレームデータ記憶回路である。また、図５において、５０６はＰＬＣ制御フレーム分離回路５０４より出力されるデータよりＥｔｈｅｒｎｅｔフレームデータを再構成し、一旦ＰＬＣ受信用メモリ１７に記憶する制御信号を生成するとともに、ＣＲＣ復号回路５０２より出力される誤り検出結果に基づきＰＬＣ受信用メモリ１７に格納されているＥｔｈｅｒｎｅｔフレームデータの読み出し制御を実施するＰＬＣ受信用メモリ制御回路、５０７はＰＬＣ制御フレームデータ記憶回路５０５に記憶されたスケジュールデータをＣＰＵ１１を介して読み込みＰＬＣからのデータ受信タイミングを生成するＰＬＣ受信タイミング生成回路である。図５に示されるように、ＰＬＣ受信制御回路５０は、ＰＬＣヘッダ解析回路５０１、ＣＲＣ復号回路５０２、暗号復号回路５０３、ＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、ＰＬＣ受信用メモリ制御回路５０６、及びＰＬＣ受信タイミング生成回路５０７を備えている。また、ＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、ＰＬＣ受信用メモリ制御回路５０６、及びＣＰＵ１１は、受信データが優先処理データであるか否かを判断し、受信データが優先処理データであると判断したときに、記憶されている処理シーケンスナンバーに影響されることなく、優先処理データと判断された受信データを優先的に中継する処理（Ｓ７）を行う受信データ制御手段を構成している。
【００２６】
次に、図２から図４まで、及び、図６から図９までを用いて本発明の実施の形態１におけるデータ送受信装置１０の送信時の動作を説明する。なお、図６は、実施の形態１における高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置にてデータ送受信を行う際の１フレーム内のデータフォーマット、及びＦＣＨ内のスケジュールデータの構成を概略的に示す図であり、図７は、実施の形態１における管理端末で１フレーム内のデータ送受信スケジュールを生成する際の動作を示すフローチャートである。また、図８は、実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によって送信用ＭＡＣフレームを生成する際の動作を示すフローチャートであり、図９は、実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータの送受信を行う際の１ＭＡＣフレーム内のデータフォーマット構成を概略的に示す図である。
【００２７】
図２に示されるように、Ｅｔｈｅｒｎｅｔインターフェイス入力端子２０を介して入力されたＥｔｈｅｒｎｅｔフレームデータは、Ｅｔｈｅｒｎｅｔインターフェイス回路１２にてあらかじめデータに付加されているＥｔｈｅｒｎｅｔ用ＭＡＣヘッダ情報を元にデータ長などの情報が分離、解析されブリッジインターフェイス回路１３へ入力される。Ｅｔｈｅｒｎｅｔインターフェイス回路１２よりＥｔｈｅｒｎｅｔフレームデータが入力されると、ブリッジインターフェイス回路１３はＥｔｈｅｎｅｔ用のＭＡＣヘッダより、入力されたデータの読み出し、順番情報を分離する。同様に、ブリッジインターフェイス回路１３は、送信先ＭＡＣアドレス情報を用いて、送り先ポートアドレスを検索する。上記Ｅｔｈｅｒｎｅｔフレームに付加されているＭＡＣヘッダ情報の解析が終了すると、ブリッジインターフェイス回路１３は、受信したＥｔｈｅｒｎｅｔフレームデータを、上記読み出し順番情報、及び送り先ポートの検出結果を元にブリッジ用メモリ１４内に記憶させる。
【００２８】
図２から図４までに示されるように、ブリッジインターフェイス回路１３（図２）は、ＰＬＣモデム回路１５（図２、図３）内のＰＬＣ送信制御回路４０（図３、図４）より出力される送り先ポート情報、及びＥｔｈｅｒｎｅｔフレームデータ要求信号に基づきブリッジ用メモリ１４（図２）内に上記要領でキューイングされたＥｔｈｅｒｎｅｔフレームデータを読み出し順番情報の順に読み出し、ＰＬＣ送信制御回路４０（図３、図４）へ出力する。
【００２９】
次に、図４、及び、図６から図９までを用いて管理端末１のＰＬＣ送信制御回路４０の動作を説明する。なお、実施の形態１においては、従来例と同様に、ＰＬＣネットワークシステムにおけるＭＡＣ制御方式としてはＴＤＭＡ方式を採用する場合を説明する。
【００３０】
管理端末１は、従来例でも述べたように、周期的にＢＣＨ（Ｂｅａｃｏｎフレーム）、及びＦＣＨ（スケジュール情報）を出力してＰＬＣネットワークシステムを管理する。図６に１フレーム内の各種データの送信タイミングを示す。なお、実施の形態１においては、従来例と同様に、ＢＣＨなどのＰＬＣネットワーク管理情報は２０ｍｓ周期で出力されるものとする。よって、管理端末１内のＰＬＣ送信制御回路４０は、Ｂｅａｃｏｎフレーム、及びスケジュール情報を２０ｍｓに一度生成する。実施の形態１においては、Ｂｅａｃｏｎフレーム情報として、Ｂｅａｃｏｎフレームを送出する際の管理端末１の時刻情報をペイロード情報として送出する。具体的には、ＰＬＣネットワーク制御データ生成回路４０８は、Ｂｅａｃｏｎフレームデータ送出時のＰＬＣネットワーク制御データ生成回路４０８内の基準時刻情報を、ペイロードとしてセレクタ４０４に出力する。受信端末は、Ｂｅａｃｏｎフレーム情報を受信すると、内部の受信基準時刻をＢｅａｃｏｎフレームに付加された送信側基準時刻にあわせる。管理端末１は、ＢＣＨの送信に引き続き、ＦＣＨ（スケジュール情報）の送信を実施する。
【００３１】
次に、図６、及び図７を用いてスケジュール情報の生成方法について説明する。図６に、ＦＣＨ内のスケジュール情報の一例を示す。ＦＣＨは、図６に示すように、受信時に受信データの先頭位置、及びクロック位相を検出するためのプリアンブル情報に続きスケジュール情報が付加され伝送される。スケジュール情報には、データ送受信期間に設けられた通信スロットごとに送信開始時間、送信時間、どの端末（送信端末）からどの端末（受信端末）へのデータ送信かを示す端末情報、及びデータを送受信する際の関連情報を送信する。なお、実施の形態１においては、送信端末情報、及び受信端末情報として、各機器の持つＭＡＣアドレス情報（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ  Ａｄｄｒｅｓｓ：メディア  アクセス  コントロール  アドレス）を用いるものとする。なお、ＭＡＣアドレス情報以外に、例えば、そのＰＬＣネットワーク内の論理ポート番号、あるいはネットワーク内でプライベートに定められた識別情報を用いても、同様の効果を奏することができる。ＦＣＨ内のスケジュール情報は、図６に示すように、通信スロットごとに上記情報が付加され伝送される。なお、通信スロットについては、データを持つ各端末が管理端末１に対して従来例と同様に、ＲＣＨ情報、あるいは実際にデータの送信を行っている端末に関しては、そのＭＡＣヘッダ部に帯域割り当て要求を付加し伝送することにより送信スロットを割り当てる。
【００３２】
次に、図７を用いてＦＣＨ内のスケジュール情報の生成フローを説明する。スケジュール情報の生成が開始される（ステップＳ１０）と、管理端末１内のＣＰＵ１１は、前回管理端末１が割り当てた上記送信スロットに対するＡＣＫ／ＮＡＣＫフレーム送信のための帯域、及び前フレームに各端末より受信したデータに対するＡＣＫ／ＮＡＣＫフレーム送信のための帯域割り当てを実施する（ステップＳ１１）。管理端末１内のＣＰＵ１１は、ＡＣＫ／ＮＡＣＫフレーム用の送信スロット割り当てが完了すると次に、各端末からの再送要求、及び各端末への再送要求があるか否かを確認する（ステップＳ１２）。再送要求がある場合は、管理端末１内のＣＰＵ１１は、再送用のタイムスロットを割り当てる（ステップＳ１３）。この再送用タイムスロットの割り当てが終了すると、管理端末１内のＣＰＵ１１は、ＲＣＨにより帯域割り当て要求を実施してきた新規通信要求端末が存在するか否かを確認する（ステップＳ１４）。新規送信要求端末がある場合は、管理端末１内のＣＰＵ１１は、その端末に対する送信タイムスロットを割り当てる（ステップＳ１５）。新規通信要求への送信タイムスロットの割り当てが完了すると、管理端末１内のＣＰＵ１１は、管理端末１の送信タイムスロットを割り当てる（ステップＳ１６）。
【００３３】
そして最後に、管理端末１内のＣＰＵ１１は、各端末の送信タイムスロットを割り当てる（ステップＳ１７）。この送信タイムスロットの割り当てが完了すると、管理端末１内のＰＬＣネットワーク制御データ生成回路４０８は、割り当てた送信タイムスロット情報を元にＦＣＨフレームを生成する（ステップＳ１８）。ＰＬＣネットワーク制御データ生成回路４０８内に生成されたＦＣＨフレームは、管理端末１内のＰＬＣ送信タイミング生成回路４０７より出力されるタイミング情報に基づき、管理端末１内のセレクタ４０４に出力される（ステップＳ１９）。また、管理端末１内のＰＬＣネットワーク制御データ生成回路４０８は、ＦＣＨフレームの送信時に、本フレームで各端末に送信するデータのスケジュール（送信タイムスロット情報）をＰＬＣ送信タイミング生成回路４０７に出力する。なお、実施の形態１においては、ＢＣＨ、ＦＣＨなどの固定スロットの送受信タイミングについては、あらかじめＰＬＣ送信タイミング生成回路４０７（図４）、及びＰＬＣ受信タイミング生成回路５０７（図５）内にセットされているものとする。また、データ受信タイミングスロット情報は、ＰＬＣ受信制御回路５０（図５）内のＰＬＣ受信タイミング生成回路５０７（図５）へＣＰＵ１１（図２）を介してセットされる。
【００３４】
次に、ブリッジインターフェイス回路１３より入力されるＥｔｈｅｒｎｅｔフレーム情報の送信時の動作について、図２から図４まで、及び図８に示すＭＡＣフレーム生成フローを用いて説明する。なお、以下の動作は、管理端末１では、上述したように、ＦＣＨ送信時にＰＬＣネットワーク制御データ生成回路４０８からスケジュール情報がＰＬＣ送信タイミング生成回路４０７にセットされる。一方、ＰＬＣネットワークシステムに参加している各端末Ａ、Ｂ、又はＣでは、ＦＣＨを受信すると、ＣＰＵ１１にて自分自身がデータを送信、あるいは受信するタイムスロット情報を分離し、送信タイムスロットに関してはＰＬＣネットワーク制御データ生成回路４０８を介してＰＬＣ送信タイミング生成回路４０７にセットする。受信タイムスロットに関しては、ＣＰＵ１１から直接ＰＬＣ受信タイミング生成回路５０７に受信スケジュールをセットする。ＰＬＣ送信タイミング生成回路４０７への送信タイムスロットのセット動作以外は、管理端末１、及び通常の端末Ａ、Ｂ、又はＣにおけるＥｔｈｅｒｎｅｔフレームデータのＰＬＣネットワークへの送信動作は同様であるので、管理端末１の送信動作についてのみ以下詳細に説明する。
【００３５】
図８に示されるように、ＰＬＣ送信タイミング生成回路４０７は、まず始めに、ＰＬＣネットワーク制御データ生成回路４０８より出力されるスケジュール情報より、次に送信する宛先端末情報、及び送信時間より送信可能バイト数を算出する（ステップＳ３０）。ＰＬＣネットワークでは、無線ＬＡＮと同様に、接続する端末ごとに送信データのＰＨＹ速度（ＰＨＹ変復調パラメータ）が異なる。送信バイト数の算出が終了すると、ＰＬＣ送信タイミング生成回路４０７は、ブリッジインターフェイス回路１３に対してブリッジ用メモリ１４内に記憶されている、送信端末宛のＥｔｈｅｒｎｅｔフレームを、優先度の高い順にその長さを通知するよう要求する。ＰＬＣ送信タイミング生成回路４０７は、ブリッジインターフェイス回路１３より出力される上記Ｅｔｈｅｒｎｅｔフレームのバイト数情報を元に今回送信するＥｔｈｅｒｎｅｔフレームの連結数を決定する（ステップＳ３１）。
【００３６】
実施の形態１においては、ＰＬＣネットワーク上に効率よくデータを流すために、ＰＬＣＭＡＣフレームを生成する場合は、図９に示すように、複数のＥｔｈｅｒｎｅｔフレームを連結し１つのＰＬＣＭＡＣフレームとして伝送する。よって、ＰＬＣＭＡＣフレームは、図９に示すように、ＰＬＣＭＡＣヘッダに引き続き、Ｎ個（Ｎは１以上の整数）のＥｔｈｅｒｎｅｔフレームが連結され構成される。なお、Ｅｔｈｅｒｎｅｔフレームの連結数、連結された各Ｅｔｈｅｒｎｅｔフレームの長さ情報などはＰＬＣＭＡＣヘッダ内に付加され伝送される。また、図９に示すように、ＰＬＣＭＡＣヘッダは、フレームの制御情報、宛先ＭＡＣアドレス、及び送信元ＭＡＣアドレスなどの情報を含み、フレーム制御情報は、中継する順番を示すシーケンスナンバー、優先して中継すべきデータであるか否かを示す優先度フラグ情報（優先度情報）、ＡＣＫ／ＮＡＣＫフレームの送信の要否を示すＡＣＫ／ＮＡＣＫフラグ情報、及びヘッダ長情報などを含む。
【００３７】
ＰＬＣ送信タイミング生成回路４０７は、Ｅｔｈｅｒｎｅｔフレームの連結数の決定が終了すると、ＰＬＣヘッダ生成回路４０１に対してＰＬＣＭＡＣフレームを生成するよう指示を出す。その際、上記Ｅｔｈｅｒｎｅｔフレームの連結情報を出力する。一方、ＰＬＣネットワーク制御データ生成回路４０８も、ＰＬＣヘッダ生成回路４０１に対して、図８のステップＳ３２に示される処理である、シーケンスナンバー情報の読み込み（ステップＳ３２−１）、送信データの種別の確認（ステップＳ３２−２）、優先度フラグ情報の付加（ステップＳ３２−３）、再送要求の有無判定（ステップＳ３２−４）、ＡＣＫ／ＮＡＣＫフレーム送信要求情報の出力（ステップＳ３２−５、Ｓ３２−６）、及びＭＡＣヘッダ生成（ステップＳ３２−７）の処理を行う。ＰＬＣヘッダ生成回路４０１への指示を完了すると、ＰＬＣ送信タイミング生成回路４０７は、データの送信時刻になるまで待機する。ＰＬＣヘッダ生成回路４０１は、上記情報を元にＰＬＣヘッダ情報を生成し、データの送信時刻まで待機する。
【００３８】
図８に示されるように、データ送信時刻になると、ＰＬＣ送信タイミング生成回路４０７は、ＰＬＣヘッダ生成回路４０１及びパケットデータ生成回路４０２に対して送信用のＰＬＣＭＡＣフレームデータを生成するよう指示を出すとともに、ブリッジインターフェイス回路１３に対して、優先度の高い順にＥｔｈｅｒｎｅｔフレームデータを先ほど生成した連結情報に基づき出力するよう指示を出す（ステップＳ３３）。ブリッジインターフェイス回路１３は、ＰＬＣ送信タイミング生成回路４０７より出力されるデータ要求指示に従い、ブリッジ用メモリ１４より所定のＥｔｈｅｒｎｅｔフレームデータを読み出し、パケットデータ生成回路４０２に出力する。パケットデータ生成回路４０２は、ブリッジ用メモリ１４より読み出されたＥｔｈｅｒｎｅｔフレームデータを一旦内部のメモリに記憶し、あらかじめ定められた大きさのブロックに変換し（例えば、１２８ビット単位）、暗号化回路４０３へ出力する。暗号化回路４０３は、あらかじめ定められたサイズにブロック化されたデータに対して暗号化を施す（ステップＳ３４）。暗号化回路４０３にて暗号化の施されたデータは、セレクタ４０４に入力される。セレクタ４０４は、暗号化回路４０３より出力される上記暗号化の施されたＥｔｈｅｒｎｅｔフレームデータとＰＬＣネットワーク制御データ生成回路４０８で生成されたＢＣＨ、ＦＣＨなどのＰＬＣネットワーク制御データを切り換える。具体的には、図６に示すデータ送受信期間については暗号化回路４０３の出力を選択し、ＢＣＨ、ＦＣＨ、ＡＣＨ、及びＲＣＨの期間では、ＰＬＣネットワーク制御回路４０８の出力を選択する。管理端末１は、ＢＣＨ、ＦＣＨ、ＡＣＨの期間、各端末ではＲＣＨの期間に相当する。なお、セレクタ４０４のセレクト信号は、図４に示すように、ＰＬＣ送信タイミング生成回路４０７より出力される。
【００３９】
セレクタ４０４の出力は、ＰＬＣヘッダ付加回路４０５に入力される。ＰＬＣヘッダ付加回路４０５は、ＰＬＣ送信タイミング生成回路４０７より出力されるタイミング信号に基づきセレクタ４０４より出力されるペイロードデータの先頭に、ＰＬＣヘッダ生成回路４０１より出力されるＰＬＣＭＡＣヘッダ情報を付加する（ステップＳ３５）。なお、実施の形態１においては、パケットデータ生成回路４０２にてあらかじめ定められたサイズにブロック化されたＥｔｈｅｒｎｅｔフレームデータは、ＰＬＣヘッダ付加回路４０５内に設けられた図示していないメモリに一旦記憶され、Ｅｔｈｅｒｎｅｔフレームデータのサイズに復元される。なお、ＰＬＣネットワーク制御データ生成回路４０８より出力されるＰＬＣネットワーク制御データに関しても同様に、ＰＬＣヘッダ付加回路４０５にてＰＬＣＭＡＣヘッダが付加される。
【００４０】
ＰＬＣヘッダ付加回路４０５にてＰＬＣＭＡＣヘッダ情報の付加されたＰＬＣパケットデータは、セレクタ４０６とＰＬＣ送信用メモリ制御回路４０９に入力される。セレクタ４０６は、ＰＬＣ送信用メモリ制御回路４０９より出力される切り換え信号に基づき、ＰＬＣヘッダ付加回路４０５からの出力とＰＬＣ送信用メモリ制御回路４０９の出力を切り換える。なお、ＰＬＣ送信用メモリ制御回路４０９の制御の詳細は後述する。セレクタ４０６の出力は、ＣＲＣ符号付加回路４１０に入力される。ＣＲＣ符号付加回路４１０は、セレクタ４０６より入力されたＰＬＣＭＡＣヘッダの付加されたＭＡＣフレームに、ＰＬＣネットワークで発生した誤りを検出するためのＣＲＣ符号を付加した後、ＣＲＣ符号付加回路４１０内のＰＨＹヘッダ付加回路（図示せず）でＰＨＹヘッダを付加した後、ＰＨＹヘッダを含む送信データに、例えば、ＯＦＤＭ変調などのデジタル変調を施す。ＣＲＣ付加回路４１０内でデジタル変調の施された送信データは、ＣＲＣ符号付加回路４１０内のプリアンブル付加回路（図示せず）にて先頭に所定シンボル数のプリアンブルが付加され電灯線９上に送出される。ＭＡＣフレームデータの電灯線９への送出が完了すると、ＰＬＣネットワーク制御データ生成回路４０８は、シーケンスナンバーを１つインクリメントして（ステップＳ３６）、ＭＡＣフレーム生成動作を終了する。
【００４１】
次に、ＰＬＣ送信制御回路４０内のＰＬＣ送信用メモリ制御回路４０９の動作を説明する。実施の形態１においては、送信するＭＡＣフレームの種別により再送制御の有無を切り換える。具体的には、ＶｏＩＰのように遅延量をあらかじめ定められた時間以下に抑える必要のあるパケットの場合は、再送制御を実施したとしても上記時間内に再送処理が完了しないので再送制御は実施しない。例えば、Ｂｅａｃｏｎフレーム間隔が２０ｍｓで、ＳＲ再送制御方式を採用した場合、再送制御が発生すると、６０ｍｓ程度のデータ遅延が発生する。また、ＡＣＫ／ＮＡＣＫなど管理端末１と端末との間で実施されるＰＬＣのＭＡＣ制御などに使用されるプロトコルのみを送信する場合にも、同様に、再送制御は実施しない。よって、実施の形態１においては、ＶｏＩＰ以外のＥｔｈｅｒｎｅｔフレームについてのみ再送制御を実施するものとする。
【００４２】
次に、図１０を用いて、ＴＤＭＡ方式に再送制御方式としてＳＲ再送制御方式を採用した場合の再送制御を説明する。図１０は、ＴＤＭＡ方式において再送制御方式としてＳＲ再送制御方式を採用した場合の再送制御を説明するタイミングチャートである。図１０は、説明を簡単にするために、管理端末１が送信端末であり、端末Ａが受信端末であり、管理端末１から端末Ａへデータ送信する場合について示す。管理端末１は、ＢＣＨ、ＦＣＨ、及びＡＣＨ送信後、図８に示すＭＡＣフレーム生成フローに基づきＭＡＣフレームを生成し、端末Ａに出力する。端末Ａは、管理端末１から送出されたＭＡＣフレームを受信すると、ＭＡＣヘッダを解析し、シーケンスナンバー（「ＳＮ」と記す。）を分離する。これらの動作と並行して、端末Ａ内のＰＬＣ受信制御回路５０は、受信したＭＡＣフレームに付加されたＣＲＣ符号を用いて誤り検出を実施する。なお、データ受信動作の詳細は後述する。
【００４３】
端末Ａ内のＰＬＣ受信制御回路５０（図３）は、ＣＲＣ符号を用いた誤り検出の結果、誤りなしと判断されたＭＡＣフレームについては、ＳＮを確認し、ブリッジインターフェイス回路１３に出力可能かどうか判断する。実施の形態１においては、端末Ａ内のＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３（図２）に最後に送出したＭＡＣフレームのＳＮを記憶しておき、ＳＮの連続性により出力可能か否かを判断する。具体的には、端末Ａ内のＰＬＣ受信制御回路５０は、最後にブリッジインターフェイス回路１３に出力したＭＡＣフレームがＮ−１番のＳＮを持つＭＡＣフレームであるときに、Ｎ番のＳＮを持つＭＡＣフレームを受信した場合は、Ｎ番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３に出力する。
【００４４】
また、端末Ａ内のＰＬＣ受信制御回路５０は、最後にブリッジインターフェイス回路１３に出力したＭＡＣフレームがＮ−１番のＳＮを持つＭＡＣフレームであるときに、Ｎ＋１番のＳＮを持つＭＡＣフレームを受信した場合は、Ｎ番のＳＮを持つＭＡＣフレームが受信エラーで落ちたと判断し、ＰＬＣ受信用メモリ１７（図２及び図３に示される）にＮ＋１番のＳＮを持つＭＡＣフレームデータを記憶し、Ｎ番のＳＮを持つＭＡＣフレームデータを受信するまで待機する。
【００４５】
さらにまた、端末Ａ内のＰＬＣ受信制御回路５０は、最後にブリッジインターフェイス回路１３に出力したＭＡＣフレームがＮ−１番のＳＮを持つＭＡＣフレームであるときに、Ｎ−２番のＳＮを持つＭＡＣフレームを受信した場合は、Ｎ−２番のＳＮを持つＭＡＣフレームはブリッジインターフェイス回路１３に既に送出済であるので、受信したＮ−２番のＳＮを持つＭＡＣフレームを破棄する。なお、このようなケースは、端末Ａが送信したＡＣＫフレームを管理端末１が受信できなかった場合に発生する。
【００４６】
上記再送制御の動作を踏まえ、図１０に示すタイミングチャートを元に、ＳＲ再送制御方式を採用した場合の、受信データの優先度フラグ情報に基づく動作を説明する。ＳＲ再送制御方式では、端末Ａ内のＰＬＣ受信制御回路５０は、誤りが発生した場合、誤りを検出したＭＡＣフレームのみ再送制御を実施する。図１０には示していないが、ＳＮがＮ番までのＭＡＣフレームは正常受信されているものとする。図１０に示されるように、端末Ａは、管理端末１よりＮ＋１番のＳＮを持つＭＡＣフレームを受信すると、上記要領でＭＡＣフレーム内の誤り検出を実施する。端末Ａ内のＰＬＣ受信制御回路５０は、誤り訂正の結果、ＭＡＣフレームを正常受信したと判断した場合は、端末ＡのＰＬＣ受信用メモリ１７にデータを記憶し、ブリッジインターフェイス回路１３に出力し、次のデータ受信のためにブリッジインターフェイス回路１３へ出力されるべきデータのシーケンスナンバー（以下「処理ＳＮ」と記す。）をインクリメントする。
【００４７】
図１０には、Ｎ＋２番のＳＮを持つＭＡＣフレームに誤りが発生して、正常に受信できなかった場合を示している。この場合、端末Ａは送信元に対して再送制御を行い、端末Ａが記憶している処理ＳＮをインクリメントせずに（すなわち、処理ＳＮをＮ＋２番のまま維持して）、処理を終える。そして、端末Ａは、Ｎ＋３番のＳＮを持つＭＡＣフレームを正常受信したとき、処理ＳＮがＮ＋２番の状態であるため、Ｎ＋３番のＳＮを持つＭＡＣフレームを端末ＡのＰＬＣ受信用メモリ１７に記憶するが、端末Ａが記憶している処理ＳＮはインクリメントしない（すなわち、処理ＳＮをＮ＋２番のまま維持する）。
【００４８】
続いて、端末Ａは、Ｎ＋４番のＳＮを持つＭＡＣフレームで優先的に処理するデータ（「優先処理データ」又は「優先処理ＭＡＣフレーム」と言う。）を正常受信する。この場合には、端末Ａは、受信データを端末ＡのＰＬＣ受信用メモリ１７に記憶し、端末Ａが記憶している処理ＳＮに影響されずに、即座にＮ＋４番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３に出力する。このとき、端末Ａが記憶している処理ＳＮは、インクリメントされずＮ＋２番のまま維持されるが、端末Ａは、処理ＳＮに加えて、優先処理が済んだＭＡＣフレームのＳＮ（以下「優先処理済ＳＮ」と記す。）としてＮ＋４番（図１０において、優先処理済ＳＮの部分に「（Ｎ＋４記憶）」と表記）を記憶する。
【００４９】
次に、端末Ａは、Ｎ＋５番のＳＮを持つ、優先的に処理しないＭＡＣフレーム（すなわち、優先処理ＭＡＣフレーム以外のＭＡＣフレーム）を正常受信する。この時、端末ＡのＰＬＣ受信用メモリ１７には、Ｎ＋３番のＳＮを持つＭＡＣフレームに加えて、Ｎ＋５番のＳＮを持つＭＡＣフレームが記憶されるが、この段階では処理ＳＮはＮ＋２番であるため、Ｎ＋３番のＳＮを持つＭＡＣフレームとＮ＋５番のＳＮを持つＭＡＣフレームのブリッジインターフェイス回路１３への出力は開始されない。
【００５０】
次に、端末Ａが、以前に誤りを検出した、Ｎ＋２番のＳＮを持つＭＡＣフレームを正常に受信したとする。このとき、端末ＡのＰＬＣ受信用メモリ１７には、Ｎ＋３番のＳＮを持つＭＡＣフレームとＮ＋５番のＳＮを持つＭＡＣフレームに加えて、Ｎ＋２番のＳＮを持つＭＡＣフレームが記憶される。そして、端末Ａは、処理ＳＮとしてＮ＋２番を記憶しているので、ＭＡＣフレームのブリッジインターフェイス回路１３への出力を開始する。端末Ａは、ＰＬＣ受信用メモリ１７に記憶されているＮ＋２番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをＮ＋３番にし、次に、ＰＬＣ受信用メモリ１７に記憶されているＮ＋３番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをＮ＋４番にする。端末Ａは、処理ＳＮがＮ＋４番になったときに、優先処理済ＳＮとしてＮ＋４番を記憶しているので、処理ＳＮと優先処理済ＳＮとは一致する。したがって、端末Ａは、処理ＳＮであるＮ＋４番のＭＡＣフレームのブリッジインターフェイス回路１３への出力は既に完了していると認識し、処理ＳＮをインクリメントしてＮ＋５番にする。次に、端末Ａは、ＰＬＣ受信用メモリ１７に記憶されているＮ＋５番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをインクリメントしてＮ＋６番にする。
【００５１】
その後、端末Ａは、Ｎ＋６番からＮ＋９番までのＳＮを持つ各ＭＡＣフレームも、受信データの誤り訂正結果に応じて、優先処理ＭＡＣフレームと優先処理ＭＡＣフレーム以外のＭＡＣフレームとを識別して、この識別結果に基づいて、受信したＭＡＣフレームのブリッジインターフェイス回路１３への出力、並びに、処理ＳＮ及び優先処理済ＳＮの管理を行う。
【００５２】
続いて、ＳＮがＮ＋１０番である優先処理ＭＡＣフレームに誤りが発生して、正常に受信できなかった場合を説明する。この場合には、端末Ａは、送信元に対して再送制御を行い、処理ＳＮをインクリメントせずＮ＋１０番のまま維持して、処理を終える。続いて、ＳＮがＮ＋１１番である、優先処理ＭＡＣフレーム以外のＭＡＣフレームが正常に受信されたとする。このとき、端末Ａは、Ｎ＋１１番のＳＮを持つＭＡＣフレームを、ＰＬＣ受信用メモリ１７に記憶すると共に、管理端末１より送信された前ＭＡＣフレーム用のＡＣＫ／ＮＡＣＫスロットの有無を確認する。優先的に処理する必要があるデータである優先処理ＭＡＣフレームは、遅延に対して制約が大きく、再送要求は実施されないので、この場合、ＡＣＫ／ＮＡＣＫスロットは存在しない。端末Ａは、ＡＣＫ／ＮＡＣＫスロットの存在しないことを確認し、前ＭＡＣフレーム発生した誤りに関して再送制御は不要であり、処理ＳＮをインクリメントしてよいと判断する。端末Ａは、送信元に対する再送制御を取り下げ、この誤りＭＡＣフレームのＳＮであるＮ＋１０番を優先処理済ＳＮとして記憶する。このとき、処理ＳＮはＮ＋１０番であり、優先処理済ＳＮはＮ＋１０番であり、処理ＳＮと優先処理済ＳＮは一致するので、処理ＳＮをＮ＋１０番からＮ＋１１番にインクリメントする。
【００５３】
次に、端末Ａは、ＰＬＣ受信用メモリ１７に記憶されているＮ＋１１番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをインクリメントしてＮ＋１２番にする。
【００５４】
次に、端末Ａは、Ｎ＋１２番のＳＮを持つＭＡＣフレームを受信してＰＬＣ受信用メモリ１７に記憶する。このとき、処理ＳＮはＮ＋１２番であるので、端末Ａは、ＰＬＣ受信用メモリ１７に記憶されているＮ＋１２番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをインクリメントしてＮ＋１３番にする。以降、同様の手順による処理を繰り返すことによって、受信データの中継を行う。
【００５５】
次に、図１１を用いて、本発明の実施の形態１におけるデータ送受信装置１０の端末Ａ、Ｂ、又はＣの動作フローについて説明する。上述したようにＴＤＭＡをベースとするＭＡＣ制御方式では、Ｂｅａｃｏｎフレーム（ＢＣＨ）により、管理端末１と各端末間の時刻同期を確立する。Ｂｅａｃｏｎフレームにより時刻同期（基準時刻を合わせ）が確立すると、その基準時刻を元に管理端末１と各端末との間のＭＡＣフレームデータの送受信を実施する。よって、ＰＬＣネットワークを介したデータの送受信動作が開始されると、各端末は、管理端末１より送出されるＢｅａｃｏｎフレーム（ＢＣＨ）の検出を開始する。各端末は、ＢＣＨを検出する（ステップＳ４０）と、Ｂｅａｃｏｎフレーム中に付加されている管理端末１の基準時刻情報を元に、各端末の基準時刻の補正を実施する（ステップＳ４１）。
【００５６】
上記基準時刻の補正が終了すると、各端末は、ＦＣＨの受信を開始する（ステップＳ４２）。ＦＣＨを受信すると、各端末は、自端末の送受信用のタイムスロットがスケジューリングされているか否かを確認する（ステップＳ４３）。上記スケジュールに受信スロットがある場合（ステップＳ４４）、端末は、受信時刻を確認し、その時刻まで待機する（ステップＳ４５）。受信時刻になると、端末は、電灯線９を介して入力されるデータの受信を開始する（ステップＳ４６）。ＭＡＣフレームの受信を開始すると、端末は、ＭＡＣヘッダ部に付加されているＥｔｈｅｒｎｅｔフレームの連結情報、及びＭＡＣフレーム長を分離し確認する。１ＭＡＣフレーム分のデータの受信が完了すると、端末は、次の受信スロットが上記スケジュールの中に有るか否かを確認する（ステップＳ４７）。受信スロットがスケジュールの中に有る場合は、端末は、次の受信時刻を確認し、その時刻まで待機する。一方、受信スロットがスケジュールの中に無い場合は、端末は、次に送信スロットが割り当てられているか否かを確認する（ステップＳ４８）。なお、ステップＳ４４で受信スロットが割り当てられていない場合についても、図１１に示すように、端末は、送信スロットが割り当てられているか否かを確認する（ステップＳ４８）。
【００５７】
上記スケジュールに送信スロットが有る場合、端末は、送信時刻を確認し、その時刻まで待機する（ステップＳ４９）。送信時刻になると、端末は、電灯線９を介してデータの送信を開始する（ステップＳ５０）。ＭＡＣフレームの送信が完了すると、端末は、次の送信スロットが上記スケジュールの中に有るか否かを確認する（ステップＳ５１）。次の送信スロットがある場合は、端末は、次の送信時刻を確認し、その時刻まで待機する。一方、送信スロットが上記スケジュールの中にない場合は、端末は、次に帯域割り当て要求を実施するか否かを確認する。なお、ステップＳ４８で送信スロットが割り当てられていない場合についても、図１１に示すように、端末は、帯域割り当て要求を実施するか否かを確認する（ステップＳ５２）。端末は、帯域割り当て要求を実施する場合は、所定の時刻でＲＣＨを送信し（ステップＳ５３）、ＢＣＨ受信まで待機する。端末は、帯域割り当て要求を実施しない場合は、本フレームでの動作を完了し、ＢＣＨ受信まで待機する。
【００５８】
次に、図２、図３、及び図５を用いて本発明の実施の形態１におけるデータ送受信装置１０の各端末（管理端末１、端末Ａ、端末Ｂ、及び端末Ｃ）の動作について説明する。電灯線９を介して受信したＭＡＣフレームデータは、データ送受信装置１０内のＰＬＣモデム回路入力端子２３に入力される。ＰＬＣモデム回路入力端子２３に入力されたＭＡＣフレームデータは、ＰＬＣモデム回路１５中のＰＬＣ受信制御回路５０に入力される。ＰＬＣ受信制御回路５０に入力されたＭＡＣフレームデータは、図示されていないデジタル復調回路部で送信時にあらかじめ付加されたプリアンブルを検出する。プリアンブル検出後、受信データにデジタル復調（例えば、ＯＦＤＭ）を施し、元のＭＡＣフレームデータに変換する。その際、デジタル復調回路部では送信時に付加されたＰＨＹヘッダ情報を分離する。ＰＨＹヘッダにはデータ長などのパラメータが付加されており、その情報を元にデジタル復調などを施す。
【００５９】
上記デジタル復調回路部でデジタル復調されたＭＡＣフレームデータは、ＰＬＣヘッダ解析回路５０１、及びＣＲＣ復号回路５０２に入力される。ＣＲＣ復号回路５０２は、ＭＡＣフレームデータに送信時にあらかじめ付加されたＣＲＣ情報を元に、受信ＭＡＣフレーム内に発生した誤りの検出を実施する。一方、ＰＬＣヘッダ解析回路５０１は、入力されたＭＡＣフレームデータよりＭＡＣヘッダ部を分離し、ＭＡＣヘッダの解析を実施する。具体的には、ＰＬＣヘッダ解析回路５０１は、送信時に付加されたＥｔｈｅｒｎｅｔフレームの連結情報、及びＭＡＣフレーム長などを分離し、ＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、及びＰＬＣ受信タイミング生成回路５０７に出力する。一方、ＣＲＣ復号回路５０２で検出された誤り検出情報は、ＰＬＣ受信用メモリ制御回路５０６に入力される。なお、誤りを検出した場合は、その情報はＰＬＣ制御フレーム分離回路５０４、ＰＬＣ制御フレームデータ記憶回路５０５、及びＰＬＣ受信タイミング生成回路５０７にも入力される。ＰＬＣヘッダ解析回路５０１にてＭＡＣヘッダが分離された受信データは、暗号復号回路５０３に入力される。なお、ＣＲＣ復号回路５０２にて誤りが検出された場合は、その旨を、図示していない割り込み制御線を介してＣＰＵ１１に、通知する。ＣＰＵ１１は、ＣＲＣ復号回路５０２にて誤り検出されると、その旨を、ＰＬＣネットワーク制御データ生成回路４０８（図４）に通知し、次のフレームで消失した、ＳＮ情報を含むＮＡＣＫパケットを出力するよう指示を出す（再送制御に関する詳細な動作は後述する）。なお、ＣＰＵ１１は、受信したＭＡＣフレームのＳＮの連続性を確認した際、ＳＮが抜けている（飛んでいる）場合についても、そのＳＮ情報を含むＮＡＣＫパケットを送出するよう制御する。
【００６０】
暗号復号回路５０３は、送信時に施された暗号を復号し、ＰＬＣ制御フレーム分離回路５０４に入力する。ＰＬＣ制御フレーム分離回路５０４は、ＰＬＣヘッダ解析回路５０１より入力されるＥｔｈｅｒｎｅｔフレームの連結情報、ＭＡＣヘッダ解析情報を元に、ＡＣＫ／ＮＡＣＫなどのＰＬＣ制御フレーム情報とＥｔｈｅｒｎｅｔフレームを分離する。なお、ＦＣＨなどの管理端末１より出力されるスケジュール情報などのＰＬＣ制御フレーム、あるいは各端末から管理端末１に対して出力されるＲＣＨ情報なども、ＰＬＣ制御フレーム分離回路５０４にて分離される。
【００６１】
ＰＬＣ制御フレーム分離回路５０４にて分離されたＰＬＣ制御フレームは、一旦ＰＬＣ制御フレームデータ記憶回路５０５に記憶される。ＰＬＣ制御フレーム記憶回路５０５は、１ＭＡＣフレーム内のすべてのＰＬＣ制御フレームの記憶が終了すると、ＣＰＵ１１に対して割り込みを発生する。ＣＰＵ１１は、ＰＬＣ制御フレームデータ記憶回路５０５より割り込みが入力されると、一旦、ＰＬＣ制御フレームを取り込み、その解析結果を元に各回路に指示を出す。例えば、ＣＰＵ１１は、ＦＣＨのスケジュール情報を受信した場合には、取り込んだデータを解析した後に、ＰＬＣ受信タイミング生成回路５０７にその解析結果を元に、データの送受信スロット情報をセットする。同様に、ＣＰＵ１１は、ＡＣＫ／ＮＡＣＫ情報である場合は、その受信結果に基づき各回路に指示を出す。具体的には、ＣＰＵ１１は、前フレームで送信したデータがＡＣＫである場合は、ＰＬＣ送信用メモリ１６内に記憶されている対応するＭＡＣフレームのデータを消すよう指示を出す。一方、ＣＰＵ１１は、前フレームで送信したデータがＮＡＣＫである場合は、正常送信されなかった旨を、ＰＬＣネットワーク制御データ生成回路４０８に通知し、再送制御の準備に入るよう指示する。
【００６２】
一方、ＰＬＣ制御フレーム分離回路５０４より出力されるＥｔｈｅｒｎｅｔフレームデータは、ＰＬＣ受信用メモリ制御回路５０６に入力される。ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣヘッダ解析回路５０１より出力されるＥｔｈｅｒｎｅｔフレームの連結情報を元に、入力されたＭＡＣフレームデータよりＥｔｈｅｒｎｅｔフレームを分離し、Ｅｔｈｅｒｎｅｔフレーム単位でＰＬＣ受信用メモリ１７に記憶する。１ＭＡＣフレーム分のＥｔｈｅｒｎｅｔフレームのＰＬＣ受信用メモリ１７への記憶を終了すると、ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣヘッダ解析回路５０１より出力されるＭＡＣフレームに付加されているＳＮ情報を確認し、受信したＭＡＣフレームデータをブリッジインターフェイス回路１３に出力できるか否かを確認する。なお、具体的な確認動作の詳細は上述したが、ＰＬＣ受信用メモリ制御回路５０６は、既にブリッジインターフェイス回路１３に出力しているＭＡＣフレームのＳＮ情報と今回受信したＭＡＣフレームのＳＮの連続性を確認し、連続している場合は、受信したＭＡＣフレームデータをブリッジインターフェイス回路１３にＥｔｈｅｒｎｅｔフレーム単位で出力する。一方、連続していない場合は、再送データ受信待ちと判断しＰＬＣ受信用メモリ１７内からのデータの読み出しを実施しない。一方、ブリッジインターフェイス回路１３内に入力されたＥｔｈｅｒｎｅｔフレームデータは、ＦＤＢ検索などを実施した後、ブリッジ用メモリ１４内に一旦記憶される。ブリッジ用メモリ１４内に記憶されたＥｔｈｅｒｎｅｔフレームデータは、Ｅｔｈｅｒｎｅｔインターフェイス回路１２から出力されるデータ送信準備完了信号に基づき、ブリッジ用メモリ１４より読み出され、Ｅｔｈｅｒｎｅｔインターフェイス回路１２にて所定のＥｔｈｅｒｎｅｔ用のＭＡＣヘッダ、ＰＨＹヘッダが付加され、出力端子２１を介してＥｔｈｅｒｎｅｔ網に出力される。
【００６３】
次に、データ受信時のデータ送受信装置１０の動作を、図１２、図１３、及び図１４のフローチャートを用いて説明する。図１２は、実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その１）であり、図１３は、実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その２）である。なお、実施の形態１の説明においては再送制御方式としてＳＲ方式を採用した場合について説明する。
【００６４】
図１２に示すように、１フレーム内の受信タイミングがＰＬＣ受信タイミング生成回路５０７にセットされると、ＰＬＣ受信制御回路５０は、受信時間（受信タイミング）になるまで待機する（ステップＳ６０）。受信時間になり、ＭＡＣフレームが入力されると、ＰＬＣ受信制御回路５０は、ＰＬＣヘッダ解析回路５０１にてＭＡＣフレームを分離し、ヘッダ解析を実施する（ステップＳ６１）。ＰＬＣ受信制御回路５０は、ＭＡＣヘッダの解析結果に基づいて、自端末宛データであるか否かを確認する（ステップＳ６２）。ステップＳ６２において自端末宛データでない場合は、ＰＬＣ受信制御回路５０は、ＣＰＵ１１に対して自端末宛データではないことを通知して、次のデータの受信まで待機する。ＣＰＵ１１は、上記割り込みが入力されるとスケジュールを確認し、自端末宛に対するタイムスロットである場合は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示を出す。
【００６５】
ステップＳ６２において自端末宛データである場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームに誤りがないかをＣＲＣ復号回路５０２にて検出する（ステップＳ６３）。ステップＳ６３においてＭＡＣフレームに誤りが検出された場合は、ＰＬＣ受信制御回路５０は、上述したようにＣＰＵ１１に通知し、各回路はＣＰＵ１１の指示に基づき再送制御処理を起動する（ステップＳ６４）。具体的には、ＣＲＣ復号回路５０２は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示するとともに、ＰＬＣ受信用メモリ制御回路５０６に対して再送制御処理に入ったことを通知する。再送制御処理を起動すると、データ送受信装置１０は、次のＭＡＣフレームの受信処理に入る。
【００６６】
一方、ステップＳ６３においてＭＡＣフレームに誤りが検出されない場合は、ＰＬＣ受信制御回路５０は、ＡＣＫ／ＮＡＣＫフラグがセットされているか否かを確認する（ステップＳ６５）。ステップＳ６５においてＡＣＫ／ＮＡＣＫフラグがセットされている場合は、ＰＬＣ受信制御回路５０は、ＣＰＵ１１に対してＡＣＫ／ＮＡＣＫ送信の処理を起動させる（ステップＳ６６）。ステップＳ６５においてＡＣＫ／ＮＡＣＫフラグがセットされていない場合は、ＰＬＣ受信制御回路５０は、次の処理を実施する。
【００６７】
ＰＬＣ受信制御回路５０は、ＡＣＫ／ＮＡＣＫフラグのセットを確認した後、受信したＭＡＣフレームの優先度フラグ情報を取得する（ステップＳ６７）。ＰＬＣ受信制御回路５０は、この優先度フラグ情報に基づいて、優先的に処理する設定のＭＡＣフレームであるか否かを確認する（ステップＳ６８）。ステップＳ６８において、受信したＭＡＣフレームが優先的に処理する設定の優先処理ＭＡＣフレームである場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームを、一旦ＰＬＣ受信用メモリ１７に記憶する（ステップＳ６９）。ＰＬＣ受信用メモリ１７内にＭＡＣフレームの記憶を終了すると、ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３に出力可能か否かを確認する。ＰＬＣ受信制御回路５０は、ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は出力可能になるまで待機する（ステップＳ７０）。ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への出力が可能になると、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（ステップＳ７１）。
【００６８】
ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、処理ＳＮと、ブリッジインターフェイス回路１３に出力したＭＡＣフレームのＳＮとの連続性を確認する（ステップＳ７２）。
【００６９】
ステップＳ７２において、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮに一致するならば（すなわち、ＳＮの連続性が確認されたならば）、ＰＬＣ受信制御回路５０は、処理ＳＮをインクリメントする（ステップＳ７３）。ステップＳ７１において、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮと異なるならば（すなわち、ＳＮの連続性が確認されないならば）、ＰＬＣ受信制御回路５０は、優先処理ＭＡＣフレームのＳＮを優先処理済ＳＮとして記憶する（ステップＳ７４）（例えば、図１０のＳＮ＝Ｎ＋４のときを参照）。ステップＳ７３又はＳ７４の動作を終了すると、処理は、受信時間であるか否かの判定処理（ステップＳ６０）に移る。
【００７０】
一方、ステップＳ６８の判断の結果、優先処理ＭＡＣフレーム以外のＭＡＣフレームである場合、ＰＬＣ受信制御回路５０は、処理ＳＮと、受信したＭＡＣフレームのＳＮとの連続性を確認する（図１３のステップＳ７５）。ここで、「ＳＮの連続性が有る」又は「ＳＮの連続性がＯＫ」とは、次にブリッジインターフェイス回路１３に出力すべきＭＡＣフレームのＳＮである処理ＳＮと、受信したＭＡＣフレームのＳＮとが一致することであり、例えば、図１０において、処理ＳＮがＮ＋１番であり、受信したＭＡＣフレームのＳＮがＮ＋１番であり、両者が一致した場合である。ステップＳ７５において処理ＳＮと、受信したＭＡＣフレームのＳＮとの一致が確認されたならば、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームを一旦ＰＬＣ受信用メモリ１７に記憶する（図１３のステップＳ８０）。ＰＬＣ受信制御回路５０は、ブリッジ用メモリ１４（図１）内に空き領域がなく送出不可の場合は、出力可能になるまで待機する（図１３のステップＳ８１）。ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への出力が可能になると、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（図１３のステップＳ８２）。ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への送信を終えたＭＡＣフレームの処理ＳＮをインクリメントする（図１３のステップＳ８３）。
【００７１】
引き続き、ＰＬＣ受信制御回路５０は、ＳＮの連続性を確認するために処理ＳＮと優先処理済ＳＮが一致するか否かを確認する（図１３のステップＳ８４）。ステップＳ８４において処理ＳＮと優先処理済ＳＮが一致する場合は、ＰＬＣ受信制御回路５０は、処理ＳＮをインクリメントし（図１３のステップＳ８３）、再度、処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する（図１３のステップＳ８４）。ＰＬＣ受信制御回路５０は、ステップＳ８４における確認とステップＳ８３における処理ＳＮのインクリメントを、処理ＳＮと優先処理済ＳＮとの一致が確認されなくなるまで実施する。
【００７２】
ステップＳ８４において処理ＳＮと優先処理済ＳＮとの一致が確認されない場合、又は、処理ＳＮのインクリメントによる連続性の確認を終了する場合は、ＰＬＣ受信制御回路５０は、ＰＬＣ受信用メモリ１７に受信データがないかを確認する（図１３のステップＳ８５）。ステップＳ８５においてＰＬＣ受信用メモリ１７に受信データがない場合は、ＰＬＣ受信制御回路５０は、受信時間であるかの判定を実施する。一方、ＰＬＣ受信用メモリ１７に受信データがある場合は、ＰＬＣ受信制御回路５０は、処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮが一致するか否かを確認する（図１３のステップＳ８６）。ステップＳ８６において処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮが一致する場合は、ＰＬＣ受信制御回路５０は、再度（図１３のステップＳ８１）、ブリッジインターフェイス回路１３への出力が可能かどうかの判断を実施し、ステップＳ８２〜Ｓ８６までの処理を再度実施する。ステップＳ８６において処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームのＳＮとが一致しない場合は、ＰＬＣ受信制御回路５０は、受信時間であるか否かの判定（図１２のステップＳ６０）を実施する。
【００７３】
次に、優先度フラグ情報に基づいて、優先的に処理する設定のＭＡＣフレームであるか否かを確認した（図１２のステップＳ６８）後の、処理ＳＮと受信したＭＡＣフレームのＳＮとが一致しない（すなわち、ＳＮの連続性が無い）場合（図１３のステップＳ７５）の処理フローを説明する。ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームのＳＮが処理ＳＮより大きいか小さいかを判定し（図１３のステップＳ７６）、受信したＭＡＣフレームのＳＮが処理ＳＮより小さい場合、その受信したＭＡＣフレームを破棄し、受信時間であるかの判定（図１２のステップＳ６０）を実施する。一方、ステップＳ７６において、受信したＭＡＣフレームのＳＮが処理ＳＮより大きい場合、ＰＬＣ受信制御回路５０は、ＭＡＣフレームのＳＮと処理ＳＮを一旦ＰＬＣ受信用メモリ１７に記憶する（図１３のステップＳ７８）。その後、ＰＬＣ受信制御回路５０は、送達確認判断（図１３のステップＳ７９）を実施し、その後、受信時間であるかの判定（図１２のステップＳ６０）を実施する。
【００７４】
次に、図１４を用いて実施の形態１の、図１３で示した受信処理フローの送達確認判断（ステップＳ７９）の動作を説明する。図１４は、実施の形態１乃至３における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によって受信したＭＡＣフレームデータが送達確認不要データであるかを判断する際の動作を示すフローチャートである。実施の形態１において、ＰＬＣ受信制御回路５０は、ＦＣＨにてスケジューリングされている受信スロットに送達確認用のＡＣＫ／ＮＡＣＫフレームのための受信スロットがスケジューリングされていない場合、前フレームに管理端末１より送信されたＭＡＣフレームデータが送達確認不要フレームであると判断するように制御する。このように制御するのは以下の理由による。例えば、端末ＡがＶｏＩＰを含む送達確認不要のＭＡＣフレームを受信する際、受信データに誤りが発生したとすると、端末Ａは、次のフレームで送信するデータの先頭に前回受信したＭＡＣフレームが正常受信できなかった旨を、ＭＡＣヘッダに続くペイロードに付加した後、Ｅｔｈｅｒｎｅｔフレームを連結し出力する。管理端末１は、端末ＡよりＮＡＣＫパケットを受信した際、前フレーム送信したデータが送達確認不要パケットである旨を、次のフレームで端末Ａに通知する。端末Ａは、管理端末１から受信した送達確認不要フレームを受信した後に、ＰＬＣ受信用メモリ１７内に記憶されているＭＡＣフレームデータを読み出す。しかし、受信ＭＡＣフレームが伝送路で発生した誤りで再度受信できなかった場合は、再送不要（送達確認不要）フレームであるにもかかわらず、端末Ａは、送達確認不要フレームが受信できないため、それ以降に受信したＭＡＣフレームデータをブリッジインターフェイス回路１３に出力することができず、不必要な遅延を発生してしまう。上記遅延は、ＶｏＩＰなどデータ遅延量の制約が大きいフレームでは問題になる。実施の形態１においては、再送不要（送達確認不要）フレームの受信をＦＣＨにてスケジューリングされている判断するよう構成することにより、不必要に端末Ａ内でのデータ処理が遅延することを防止する。以下、図１２、図１３、及び図１４を用いて送達確認判定の詳細を説明する。
【００７５】
図１４に示されるように、ＦＣＨを受信すると、ＣＰＵ１１は、前フレームにて受信したＭＡＣフレームデータに、誤りが発生したか否かを確認する（ステップＳ９０）。前フレームに受信したＭＡＣフレームデータに誤りが発生していない場合は、ＣＰＵ１１は、送達確認判断を終了する（ステップＳ１０３）。一方、ステップＳ９０において、誤りが発生している場合は、ＣＰＵ１１は、ＦＣＨ内に送達確認用の送信スロット（ＡＣＫ／ＮＡＣＫパケット用スロット）がスケジュールされているか否かを確認する（ステップＳ９１）。ステップＳ９１において、送信スロットがスケジュールされている場合は、ＣＰＵ１１は、前フレームにて受信誤りが検出されたＭＡＣフレームデータは、送達確認が必要なＭＡＣフレームであると判断し、送達確認判断を終了する（ステップＳ１０３）。
【００７６】
ステップＳ９１にてＦＣＨに送達確認用の送信スロットが準備されていない場合は、ＣＰＵ１１は、前フレームにて受信誤りが発生したＭＡＣフレームは送達確認不要フレームと判断する。ＣＰＵ１１は、前フレームで受信したＭＡＣフレームが送達確認不要フレームと判断するとともに、そのＭＡＣフレームデータのＳＮの推定を行う。具体的には、ＣＰＵ１１は、対象とするＭＡＣフレームデータの１つ前に受信したＭＡＣフレームに付加されているＳＮより、ＭＡＣフレームのＳＮの推定を行う。その際、ＣＰＵ１１は、ＰＬＣネットワーク制御データ生成回路４０８に対して、ＮＡＣＫパケットの送信を破棄するよう指示を出す。そして、ＣＰＵ１１は、上記ＭＡＣフレームのＳＮの推定結果を、ＰＬＣ受信用メモリ制御回路５０６に通知する。ＰＬＣ受信用メモリ制御回路５０６は、ＣＰＵ１１より通知されたＭＡＣフレームのＳＮと、自分の回路内で管理しているブリッジインターフェイス回路１３への処理ＳＮとが一致するか否か（すなわち、ＳＮに連続性が有るか否か）の確認をする（ステップＳ９２）。ステップＳ９２における確認の結果、通知されたＭＡＣフレームのＳＮと処理ＳＮとの一致が確認できない場合（ＳＮの連続性が無い場合）は、ＰＬＣ受信用メモリ制御回路５０６は、送達確認不要と判断したＭＡＣフレームのＳＮを優先処理済ＳＮとして記憶し、即座に、処理ＳＮと優先処理済ＳＮとが一致するか否か（連続性が有るか否か）を確認する（ステップＳ９３）。ステップＳ９３における確認の結果、処理ＳＮと優先処理済ＳＮとが一致しない場合は、ＰＬＣ受信用メモリ制御回路５０６は、送達確認判断を終了し（ステップＳ１０３）、処理ＳＮと優先処理済ＳＮとが一致していれば（連続性が有れば）、処理を次のステップＳ９４に進める。
【００７７】
ステップＳ９２にて、ＭＡＣフレームのＳＮと処理ＳＮとが一致する場合（連続性が有る場合）は、ＰＬＣ受信用メモリ制御回路５０６は、ブリッジインターフェイス回路１３への処理ＳＮを１つインクリメントする（ステップＳ９４）。ＰＬＣ受信用メモリ制御回路５０６は、引き続き、処理ＳＮと優先処理済ＳＮとの連続性を確認するために、処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する（ステップＳ９５）。ＰＬＣ受信用メモリ制御回路５０６は、処理ＳＮと優先処理済ＳＮとが一致することを確認した場合、処理ＳＮをインクリメントする処理（ステップＳ９４）を、再度実施し、再度処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する（ステップＳ９５）。ＰＬＣ受信用メモリ制御回路５０６は、ステップＳ９５における連続性の確認と、ステップＳ９４における処理ＳＮのインクリメントを、処理ＳＮと優先処理済ＳＮとがの一致が確認されなくなるまで実施する。
【００７８】
処理ＳＮと優先処理済ＳＮとの一致が確認されない場合、又は、処理ＳＮのインクリメントによる連続性の確認を終了する場合は、ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣ受信用メモリ１７に受信データが有るか否かを確認する（ステップＳ９６）。ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣ受信用メモリ１７に受信データが無い場合は、送達確認判断を終了する（ステップＳ１０３）。一方、ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣ受信用メモリ１７に受信データが有る場合であって、ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は、出力可能になるまで待機する（ステップＳ９７）。ＰＬＣ受信用メモリ制御回路５０６は、ブリッジインターフェイス回路１３への出力が可能になると、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（ステップＳ９８）。ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、ＰＬＣ受信制御回路５０は、処理ＳＮをインクリメントする（ステップＳ９９）。
【００７９】
ＰＬＣ受信制御回路５０は、引き続き、処理ＳＮと優先処理済ＳＮとの連続性を確認するために処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する（ステップＳ１００）。ＰＬＣ受信制御回路５０は、処理ＳＮと優先処理済ＳＮとの一致を確認した場合、処理ＳＮをインクリメントし（ステップＳ９９）、再度、処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する。ＰＬＣ受信制御回路５０は、ステップＳ１００における処理ＳＮと優先処理済ＳＮとが一致していることを確認すると、ステップＳ９９における処理ＳＮのインクリメントを、処理ＳＮと優先処理済ＳＮとの一致が確認されなくなるまで実施する。ステップＳ１００において、処理ＳＮと優先処理済ＳＮとの一致が確認されない場合、又は、処理ＳＮのインクリメントによる連続性の確認を終了する場合は、ＰＬＣ受信用メモリ制御回路５０６は、ＰＬＣ受信用メモリ１７に、受信データが有るか否かを確認する（ステップＳ１０１）。ＰＬＣ受信用メモリ１７に受信データが有る場合は、ＰＬＣ受信用メモリ制御回路５０６は、送達確認判断を終了する（ステップＳ１０３）。一方、ＰＬＣ受信用メモリ１７に受信データがない場合は、ＰＬＣ受信用メモリ制御回路５０６は、処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮの連続性を確認するため、処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮが一致するか否かの確認をする（ステップＳ１０２）。処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮの一致が確認された場合は、ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は出力可能になるまでの待機する（ステップＳ９７）。処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮの一致が確認されない（すなわち、ＳＮの連続性が無い）場合は、送達確認判断を終了する（ステップＳ１０３）。
【００８０】
以上に説明したように、実施の形態１のデータ送受信装置（データ送受信方法）を用いれば、再送制御にＳＲ方式を採用する場合、受信端末で受信したＭＡＣフレームに誤りが発生した際、優先度フラグ情報に基づいた受信端末側での優先処理動作により、ＶｏＩＰなどのデータ遅延量の制約が大きい（リアルタイム性の要求される）データに対して、再送制御による誤りデータの正常な受信を待機する必要がなく、不必要な遅延の発生を抑制できる効果がある。
【００８１】
別言すれば、図１０にＮ＋４番のＳＮを持つＭＡＣフレームとして示されている優先処理ＭＡＣフレームを受信した端末は、処理ＳＮが優先処理ＭＡＣフレームのＳＮであるＮ＋４番と異なるＮ＋２番であったとしても、優先処理ＭＡＣフレームをブリッジインターフェイス回路１３に出力する処理を優先的に実行する。このため、リアルタイム性が要求される優先処理ＭＡＣフレームの中継において、不必要な遅延が発生しない。また、図１０にＮ＋１０番のＳＮを持つＭＡＣフレームとして示されている優先処理ＭＡＣフレームを受信した端末は、Ｎ＋１０番のＳＮを持つＭＡＣフレームに誤りが検出された場合には、再送制御を出力するが、その後、再送制御を取り消し、Ｎ＋１０番のＳＮを持つＭＡＣフレームを廃棄し、優先処理済ＳＮとして記憶するので、リアルタイム性が要求され、遅延した場合には重要性が失われるＶｏＩＰなどのデータ伝送において、伝送する必要の無い優先処理ＭＡＣフレームを中継しないで済む利点がある。
【００８２】
実施の形態２．
以下に、本発明の実施の形態２に係るデータ受信装置及びデータ受信方法を、図１乃至図５に示される構成を有するデータ送受信装置１０に基づいて、説明する。また、図１５は、実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置においてＧｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合の動作を示すタイミングチャートである。
【００８３】
実施の形態２においては、Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合について説明する。Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式では、ＰＬＣ受信用メモリ１７に記憶するＭＡＣフレームデータの削除（破棄）のタイミングが、実施の形態１で説明したＳＲ再送制御方式と異なる。図１５に示すＧｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合のタイミングチャートを元に、受信データの優先度フラグ情報に基づく処理を実施する動作を説明する。なお、実施の形態２で説明するデータ送受信装置の回路構成は、実施の形態１と同様であるので、Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式を中心に説明する。Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式では、誤りが発生した場合、誤りを検出したＭＡＣフレーム以降のすべてのフレームの再送制御を実施する。ただし、再送制御の必要のないＭＡＣフレームは再送しない。図１５では、ＳＮがＮ番のＭＡＣフレームまでは正常受信されているものとする。
【００８４】
図１５に示されるように、端末Ａは、管理端末１よりＮ＋１番のＳＮを持つＭＡＣフレームを正常に受信し、Ｎ＋２番のＳＮを持つＭＡＣフレームは誤りが発生し、正常に受信できなかったとする。図１５に示されるように、端末Ａは、Ｎ＋３番のＳＮを持つＭＡＣフレームを受信したときは、処理ＳＮはＮ＋２番となっているので、Ｎ＋３番のＳＮを持つＭＡＣフレームは、一旦ＰＬＣ受信用メモリ１７に記憶された後、破棄する。
【００８５】
次に、端末Ａは、Ｎ＋４番のＳＮを持つ優先処理ＭＡＣフレームを正常受信する。この場合には、端末Ａは、受信データを端末ＡのＰＬＣ受信用メモリ１７に記憶し、端末Ａが記憶している処理ＳＮに影響されずに、即座にＮ＋４番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３に出力する。このとき、端末Ａが記憶している処理ＳＮは、インクリメントされずＮ＋２番のまま維持されるが、端末Ａは、処理ＳＮに加えて、優先処理が済んだＭＡＣフレームのＳＮ（以下「優先処理済ＳＮ」と記す。）としてＮ＋４番（図１５において、優先処理済ＳＮの部分に「（Ｎ＋４記憶）」と表記）を記憶する。
【００８６】
次に、端末Ａは、Ｇｏ−Ｂａｃｋ−Ｎ再送制御により、Ｎ＋２番のＳＮを持つ、優先的に処理しないＭＡＣフレーム（すなわち、優先処理ＭＡＣフレーム以外のＭＡＣフレーム）を正常受信する。このとき、受信したＭＡＣフレームのＳＮであるＮ＋２番と、記憶している処理ＳＮであるＮ＋２番とは一致する（すなわち、ＳＮに連続性がある）ので、端末Ａは、Ｎ＋２番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをインクリメントしてＮ＋３番にする。
【００８７】
次に、端末Ａは、Ｎ＋３番のＳＮを持つＭＡＣフレームを正常受信する。このとき、受信したＭＡＣフレームのＳＮであるＮ＋３番と、記憶している処理ＳＮであるＮ＋３番とは一致するので、端末Ａは、Ｎ＋３番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをインクリメントしてＮ＋４番にするが、Ｎ＋４番のＳＮは、優先処理済ＳＮとして記憶されているので、処理ＳＮをさらにインクリメントしてＮ＋５番にする。
【００８８】
次に、端末Ａは、Ｎ＋５番のＳＮを持つＭＡＣフレームを正常受信する。このとき、受信したＭＡＣフレームのＳＮであるＮ＋５番と、記憶している処理ＳＮであるＮ＋５番とは一致するので、端末Ａは、Ｎ＋５番のＳＮを持つＭＡＣフレームをブリッジインターフェイス回路１３へ出力して、処理ＳＮをインクリメントしてＮ＋６番にする。
【００８９】
次に、端末Ａにおいて、Ｎ＋６番のＳＮを持つ優先処理ＭＡＣフレームが誤りの発生により正常に受信できず、その後、Ｎ＋７番のＳＮを持つＭＡＣフレームが正常に受信された場合を説明する。端末Ａは、Ｎ＋６番のＳＮを持つ優先処理ＭＡＣフレームが誤りの発生により正常に受信できなかったときに、再送制御を行う。次に、端末Ａは、Ｎ＋７番のＳＮを持つＭＡＣフレームを受信したときに、このＭＡＣフレームをＰＬＣ受信用メモリ１７に記憶すると同時に、管理端末１より送信された前ＭＡＣフレーム用のＡＣＫ／ＮＡＣＫスロットの有無を確認する。Ｎ＋６番のＳＮを持つＭＡＣフレームは、優先処理ＭＡＣフレームであり、ＡＣＫ／ＮＡＣＫスロットは存在しないので、前ＭＡＣフレーム発生した誤りは再送制御は必要ない。したがって、端末Ａは、送信元に対する再送制御を取り下げ、処理ＳＮをインクリメントしてＮ＋７番とし、誤りのある優先処理ＭＡＣフレームのＳＮであるＮ＋６番を優先処理済ＳＮとして記憶する。このとき、処理ＳＮと優先処理済ＳＮとが一致するので、端末Ａは、Ｎ＋７番のＳＮを持つＭＡＣフレームのブリッジインターフェイス回路１３への出力を開始し、処理ＳＮをＮ＋７番からＮ＋８番にインクリメントする。
【００９０】
次に、端末Ａは、Ｎ＋８番のＳＮを持つＭＡＣフレームを受信し、ブリッジインターフェイス回路１３へ出力し、処理ＳＮをＮ＋８番からＮ＋９番にインクリメントする。Ｎ＋９番以降のＳＮを持つＭＡＣフレームについても、上記要領で再送制御、優先処理動作、ＳＮの管理が実施される。
【００９１】
図１６は、実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その１）であり、図１７は、実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その２）である。以下に、Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合の、データ受信時のデータ送受信装置１０の動作フローを、図１６及び図１７を用いて説明する。１フレーム内の受信タイミングがＰＬＣ受信タイミング生成回路５０７にセットされると、ＰＬＣ受信制御回路５０は、受信時間（受信タイミング）になるまで待機する（図１６のステップＳ６０）。受信時刻になり、ＭＡＣフレームが入力されると、ＰＬＣ受信制御回路５０は、ＰＬＣヘッダ解析回路５０１にＭＡＣフレームを分離しヘッダ解析を実施する（図１６のステップＳ６１）。ＰＬＣ受信制御回路５０は、ＭＡＣヘッダの解析結果で、自端末宛データか否かを確認する（図１６のステップＳ６２）。自端末宛データでない場合は、ＰＬＣ受信制御回路５０は、ＣＰＵ１１に対して自端末宛データではないことを通知して次のデータの受信まで待機する。ＣＰＵ１１は、上記割り込みが入力されるとスケジュールを確認し、自端末宛に対するタイムスロットである場合は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示を出す。
【００９２】
受信したＭＡＣフレームが自端末宛データである場合は、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームに誤りがないかをＣＲＣ復号回路５０２にて検出する（図１６のステップＳ６３）。ステップＳ６３においてＭＡＣフレームに誤りが検出された場合は、ＰＬＣ受信制御回路５０は、上述したようにＣＰＵ１１に通知し、各回路はＣＰＵ１１の指示に基づき再送制御処理を起動する（図１６のステップＳ６４）。具体的には、ＰＬＣ受信制御回路５０は、ＰＬＣネットワーク制御データ生成回路４０８に対して自フレームにＮＡＣＫパケットを送信するよう指示するとともに、ＰＬＣ受信用メモリ制御回路５０６に対して再送制御処理に入ったことを通知する。再送制御処理を起動すると、データ送受信装置１０は、次のＭＡＣフレームの受信処理に入る。
【００９３】
一方、ステップＳ６３において誤りが検出されない場合は、ＰＬＣ受信制御回路５０は、ＡＣＫ／ＮＡＣＫフラグがセットされているか否かを確認する（図１６のステップＳ６５）。ＡＣＫ／ＮＡＣＫフラグがセットされている場合は、ＰＬＣ受信制御回路５０は、ＣＰＵ１１に対してＡＣＫ／ＮＡＣＫ送信の処理を起動させる（図１６のステップＳ６６）。ＡＣＫ／ＮＡＣＫフラグがセットされていない場合は、ＰＬＣ受信制御回路５０は、次の処理を実施する。
【００９４】
ＡＣＫ／ＮＡＣＫフラグのセットを確認した後、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームの優先度フラグ情報を取得する（図１６のステップＳ６７）。ＰＬＣ受信制御回路５０は、取得した優先度フラグ情報に基づいて、優先的に処理する設定の優先処理ＭＡＣフレームであるか否かを確認する（図１６のステップＳ６８）。優先処理ＭＡＣフレームである場合は、ＰＬＣ受信制御回路５０は、優先処理ＭＡＣフレームを一旦ＰＬＣ受信用メモリ１７に記憶する（図１６のステップＳ６９）。ＰＬＣ受信用メモリ１７内に優先処理ＭＡＣフレームの記憶を終了すると、ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３に出力可能か否かを確認する。ＰＬＣ受信制御回路５０は、ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は出力可能になるまで待機する（図１６のステップＳ７０）。ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への出力が可能になると、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（図１６のステップＳ７１）。ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、処理ＳＮと、ブリッジインターフェイス回路１３に出力したＭＡＣフレームのＳＮとの連続性を確認する（図１６のステップＳ７２）。ステップＳ７１において、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮに一致するならば（すなわち、ＳＮの連続性が確認されたならば）、ＰＬＣ受信制御回路５０は、処理ＳＮをインクリメントする（図１６のステップＳ７３）。ステップＳ７１において、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮと異なるならば（すなわち、ＳＮの連続性が確認されないならば）、ＰＬＣ受信制御回路５０は、優先処理ＭＡＣフレームのＳＮを優先処理済ＳＮとして記憶する（図１６のステップＳ７４）（例えば、図１５のＳＮ＝Ｎ＋４のときを参照）。ステップＳ７３又はＳ７４の動作を終了すると、処理は、受信時間であるか否かの判定処理（図１６のステップＳ６０）に移る。
【００９５】
一方、ステップＳ６８の判断の結果、優先的に処理する設定のＭＡＣフレームでないと判断された場合、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームのＳＮとの連続性を確認する（図１７のステップＳ７５）。ステップＳ７５において、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮに一致するならば（すなわち、ＳＮの連続性が確認されたならば）、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームを、一旦、ＰＬＣ受信用メモリ１７に記憶する（図１７のステップＳ８０）。ＰＬＣ受信制御回路５０は、ブリッジ用メモリ１４内に空き領域がなく送出不可の場合は、出力可能になるまで待機する（図１７のステップＳ８１）。ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への出力が可能になると、受信したＭＡＣフレームをＥｔｈｅｒｎｅｔフレーム単位でブリッジインターフェイス回路１３に出力する（図１７のステップＳ８２）。ブリッジインターフェイス回路１３に１ＭＡＣフレーム分のデータの送信を終了すると、ＰＬＣ受信制御回路５０は、ブリッジインターフェイス回路１３への送信を終えたＭＡＣフレームの処理ＳＮをインクリメントする（図１７のステップＳ８３）。
【００９６】
引き続き、ＰＬＣ受信制御回路５０は、処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する（図１７のステップＳ８４）。処理ＳＮと優先処理済ＳＮとの一致を確認した場合、ＰＬＣ受信制御回路５０は、処理ＳＮをインクリメントする（図１７のステップＳ８３）処理を実施し、再度、処理ＳＮと優先処理済ＳＮとが一致するか否かを確認する（図１７のステップＳ８４）。ＰＬＣ受信制御回路５０は、ステップＳ８４とステップＳ８３の処理を、処理ＳＮと優先処理済ＳＮとの一致が確認されなくなるまで実施する。
【００９７】
ステップＳ８４において、処理ＳＮと優先処理済ＳＮとの一致が確認されなったとき、又は、処理ＳＮのインクリメントによる連続性の確認を終了する場合は、ＰＬＣ受信制御回路５０は、ＰＬＣ受信用メモリ１７に受信データが有るか否かを確認する（図１７のステップＳ８５）。ＰＬＣ受信用メモリ１７に受信データが無い場合は、ＰＬＣ受信制御回路５０は、処理をステップＳ６０に戻し、受信時間であるか否かの判定を実施する。一方、ステップＳ８５において、ＰＬＣ受信用メモリ１７に受信データが有る場合は、ＰＬＣ受信制御回路５０は、処理ＳＮとＰＬＣ受信用メモリ１７に記憶されているＭＡＣフレームとのＳＮの連続性を確認するため、受信したＭＡＣフレームのＳＮが処理ＳＮに一致するか否かを確認する（図１７のステップＳ８６）。受信したＭＡＣフレームのＳＮが処理ＳＮに一致することが確認された場合は、ＰＬＣ受信制御回路５０は、処理をステップＳ８１に戻し、ステップＳ８１〜Ｓ８６の処理を再度実施する。ステップＳ８６において、受信したＭＡＣフレームのＳＮが処理ＳＮに一致していないと判定された場合は、ＰＬＣ受信制御回路５０は、処理をステップＳ６０に戻し、受信時間であるか否かの判定を実施する。
【００９８】
次に、ＰＬＣ受信制御回路５０は、優先度フラグ情報に基づいて、優先的に処理する設定のＭＡＣフレームであるか否かを確認した（図１６のステップＳ６８）後の、処理ＳＮと受信したＭＡＣフレームのＳＮとが一致することが確認（図１７のステップＳ７５）されない場合の処理フローを説明する。受信したＭＡＣフレームのＳＮと処理ＳＮとの大きさを比較し（図１７のステップＳ７６）、受信したＭＡＣフレームのＳＮが処理ＳＮより小さい場合、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームを破棄し、処理をステップＳ６０に戻し、受信時間であるかの判定を実施する。一方、ステップＳ７６において、受信したＭＡＣフレームのＳＮが処理ＳＮより大きい場合、ＰＬＣ受信制御回路５０は、受信したＭＡＣフレームを、一旦ＰＬＣ受信用メモリ１７に記憶する（図１７のステップＳ７８）。その後、ＰＬＣ受信制御回路５０は、前述の実施の形態１で詳細を説明した送達確認判断と同じ処理を行う（図１７のステップＳ７９）。
【００９９】
ステップＳ７９の送達確認判断の終了後、ＰＬＣ受信制御回路５０は、ＰＬＣ受信用メモリ１７に所定の期間（実施の形態２においては１フレーム期間）記憶されているＭＡＣフレームがあるか否かを判断する（図１７のステップＳ８７）。ＰＬＣ受信制御回路５０は、ＰＬＣ受信用メモリ１７に所定の期間記憶されているＭＡＣフレームがある場合は、このＭＡＣフレームを削除するよう制御する（図１７のステップＳ８８）。削除終了後、ＰＬＣ受信制御回路５０は、受信時間であるかの判定（図１６のステップＳ６０）を実施する。所定の期間記憶されているＭＡＣフレームがない場合は、ＰＬＣ受信制御回路５０は、受信時間であるかの判定（図１６のステップＳ６０）を実施する。
【０１００】
以上に説明したように、実施の形態２のデータ送受信装置（データ送受信方法）を用いれば、再送制御にＧｏ−Ｂａｃｋ−Ｎ方式を採用する場合、受信端末で受信したＭＡＣフレームに誤りが発生した際、優先度フラグ情報に基づいた受信端末側での優先処理動作により、ＶｏＩＰなどのデータ遅延量の制約が大きい（リアルタイム性の要求される）データに対して、再送制御によるこの誤りデータの正常な受信を待機する必要なく、不必要な遅延の発生を抑制できる効果がある。
【０１０１】
別言すれば、図１５にＮ＋４番のＳＮを持つＭＡＣフレームとして示されている優先処理ＭＡＣフレームを受信した端末は、処理ＳＮが優先処理ＭＡＣフレームのＳＮであるＮ＋４番と異なるＮ＋２番であったとしても、優先処理ＭＡＣフレームをブリッジインターフェイス回路１３に出力する処理を優先的に実行する。このため、リアルタイム性が要求される優先処理ＭＡＣフレームの中継において、不必要な遅延が発生しない。また、図１５にＮ＋６番のＳＮを持つＭＡＣフレームとして示されている優先処理ＭＡＣフレームを受信した端末は、Ｎ＋６番のＳＮを持つＭＡＣフレームに誤りが検出された場合には、再送制御を出力するが、その後、再送制御を取り消し、Ｎ＋６番のＳＮを持つＭＡＣフレームを廃棄し、優先処理済ＳＮとして記憶するので、リアルタイム性が要求され、遅延した場合には重要性が失われるＶｏＩＰなどのデータ伝送において、伝送する必要の無い優先処理ＭＡＣフレームを中継しないで済む利点がある。
【０１０２】
なお、実施の形態２において、上記以外の点は、上記実施の形態１の場合と同じである。
【０１０３】
実施の形態３．
上記実施の形態１及び２において、本発明のデータ受信装置及びデータ受信方法を詳細に説明したが、本発明は、図１８のフローチャートに示される処理を行う他のデータ受信装置及び他のデータ受信方法にも適用可能である。
【０１０４】
実施の形態３においては、管理端末１を含むネットワークに接続され、このネットワークを介して送信されるデータの連続性を示すＳＮと受信側で受信されたデータを優先的に上位レイヤに渡す必要がある優先処理ＭＡＣフレームであるか否かを示す優先度フラグ情報とを含むヘッダ情報が付加されたデータを、ネットワークを通して受信し、中継するデータ受信方法を説明する。実施の形態３のデータ受信方法においては、端末Ａが受信データとしてのＭＡＣフレームの誤り判定を行い（ステップＳ１）、この誤り判定において誤り無しと判定された場合は、受信データが優先処理ＭＡＣフレームであるか否かかの判定を行う（ステップＳ２）。
【０１０５】
ステップＳ２の優先処理ＭＡＣフレームの判定において優先処理ＭＡＣフレームでないと判定された場合は、端末Ａは、受信したＭＡＣフレームのＳＮの連続性の有無の判定を行う（ステップＳ３）。受信したＭＡＣフレームのＳＮの連続性の有無の判定は、上記実施の形態１又は２における方法と同じ方法による。
【０１０６】
ステップＳ３のＳＮの連続性の有無の判定において、連続性有りと判定された場合は、端末Ａは、受信したＭＡＣフレームをブリッジインターフェイス回路１３に出力する処理（中継）を行い（ステップＳ４）、処理ＳＮをインクリメントし（ステップＳ５）（例えば、図１０のＳＮ＝Ｎ＋１又は図１５のＳＮ＝Ｎ＋１を参照）、その後、処理をステップＳ１に移す。一方、ステップＳ３の連続性の有無の判定において連続性無しと判定された場合は（例えば、図１０のＳＮ＝Ｎ＋３又は図１５のＳＮ＝Ｎ＋３を参照）、端末Ａは、受信したＭＡＣフレームの保存又は破棄を行い（ステップＳ６）、その後、処理をステップＳ１に移す。
【０１０７】
ステップＳ６においては、ＳＲ再送制御方式の場合、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮより時間的に後の受信データを示すとき（すなわち、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮより大きいとき）は、受信したＭＡＣフレームをＰＬＣ受信メモリ１７に記憶させ（例えば、図１０のＳＮ＝Ｎ＋３及びＮ＋５を参照）、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮより時間的に前の受信データを示すとき（すなわち、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮより小さいとき）は、受信したＭＡＣフレームを廃棄（又は一旦ＰＬＣ受信用メモリ１７に保存した後に廃棄）する。そして、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮより時間的に後の受信データを示すときに、ＰＬＣ受信メモリ１７に処理ＳＮと同じＳＮを持つＭＡＣフレームが記憶されているときには、ＰＬＣ受信メモリ１７に記憶されている上記ＭＡＣフレームを中継する処理を行う。
【０１０８】
また、ステップＳ６においては、Ｇｏ−Ｂａｃｋ−Ｎ再送制御方式の場合、受信したＭＡＣフレームのＳＮが、記憶されている処理ＳＮと異なるときに、受信されたＭＡＣフレームを廃棄する（例えば、図１５のＳＮ＝Ｎ＋３を参照）。
【０１０９】
以上のステップＳ１からＳ６までの処理は、受信データが優先処理ＭＡＣフレーム以外のＭＡＣフレームであり、かつ、誤りが無い場合の処理である。
【０１１０】
ステップＳ２の優先処理データの判定において、受信データが優先処理ＭＡＣフレームであると判定された場合は、端末Ａは、優先処理ＭＡＣフレームを優先処理（処理ＳＮに影響されずに優先的にブリッジインターフェイス回路１３に出力）し（ステップＳ７）、優先処理されたＭＡＣフレームのＳＮを優先処理済ＳＮとして管理（記憶）し（ステップＳ８）（例えば、図１０のＳＮ＝Ｎ＋４又は図１５のＳＮ＝Ｎ＋４を参照）、その後、処理をステップＳ１に戻す。
【０１１１】
また、ステップＳ１のＭＡＣフレームの誤り判定において、誤り有りと判定された場合は、端末Ａは、ＭＡＣフレームの再送要求を発信して（ステップＳ９）、その後、処理をステップＳ１に移す（例えば、図１０のＳＮ＝Ｎ＋２又は図１５のＳＮ＝Ｎ＋２を参照）。なお、ステップＳ９において、ＭＡＣフレームが優先処理ＭＡＣフレームである場合には、再送制御を取下げ、誤り有りと判定された優先処理ＭＡＣフレームのＳＮを優先処理済ＳＮとして管理する（例えば、図１０のＳＮ＝Ｎ＋１０又は図１５のＳＮ＝Ｎ＋６を参照）。
【０１１２】
なお、実施の形態３のデータ受信装置及びデータ受信方法の詳細は、上記実施の形態１又は２のデータ受信装置及びデータ受信方法において説明した通りである。
【０１１３】
実施の形態３のデータ受信装置又はデータ受信方法を用いれば、正常に受信できなかったＭＡＣフレームがあり、その後データ遅延量の制約が大きい優先処理ＭＡＣフレームを正常に受信した場合に、優先処理ＭＡＣフレームを遅延なく処理できるという効果が得られる。
【０１１４】
変形例の説明．
上記実施の形態１乃至３においては、データ送受信装置（端末）間の通信を高速ＰＬＣを用いるネットワークを介して行う場合を説明したが、本発明は高速ＰＬＣに適用した装置及び方法に限定されるものではなく、無線ＬＡＮ方式、ＵＷＢ（超広帯域無線）方式、又はＴＤＭＡ方式を採用する他の伝送方式を採用したネットワークにも適用可能であり、適用した場合には、上記各実施の形態の場合と同様の効果を奏することができる。
【０１１５】
また、上記実施の形態１乃至３においては、ＭＡＣフレームに付加されたＳＮを用いて、データの連続性を確認し、また、ＭＡＣフレームに付加された優先度フラグ情報を用いて、受信端末で優先処理を実施するか否かを確認をした。しかし、本発明においてデータの連続性を示す情報であるＳＮは、受信したＭＡＣフレームの連続性が確認でき、実質的にＳＮと同等の機能を持つ基準信号をも含む。また、本発明において、優先処理データであるか否かを示す情報である優先度フラグ情報は、優先処理データであることが識別できる信号であれば優先度フラグ情報と呼ばれていない信号であってもよく、例えば、優先処理を実施するＶｏＩＰなどのＭＡＣフレームデータを認識できるヘッダ情報をも含む。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施の形態１乃至３に係るデータ受信方法を実施する高速ＰＬＣネットワークシステムの構成を概略的に示す図である。
【図２】図１に示される高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置の構成を概略的に示すブロック図である。
【図３】図２に示されるデータ送受信装置内のＰＬＣモデム回路の構成を概略的に示すブロック図である。
【図４】図３に示されるＰＬＣモデム回路内のＰＬＣ受信制御回路の構成を概略的に示すブロック図である。
【図５】図３に示されるＰＬＣモデム回路内のＰＬＣ受信制御回路の構成を概略的に示すブロック図である。
【図６】実施の形態１乃至３における高速ＰＬＣネットワークシステムの端末として用いることができるデータ送受信装置にてデータ送受信を行う際の１フレーム内のデータフォーマット、及びＦＣＨ内のスケジュールデータの構成を概略的に示す図である。
【図７】実施の形態１乃至３における管理端末で１フレーム内のデータ送受信スケジュールを生成する際の動作を示すフローチャートである。
【図８】実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によって送信用ＭＡＣフレームを生成する際の動作を示すフローチャートである。
【図９】実施の形態１乃至３における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータの送受信を行う際の１ＭＡＣフレーム内のデータフォーマット構成を概略的に示す図である。
【図１０】実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置においてＳＲ再送制御方式を採用した場合の動作を示すタイミングチャートである。
【図１１】実施の形態１乃至３における高速ＰＬＣネットワークシステムの各端末における動作を示すフローチャートである。
【図１２】実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その１）である。
【図１３】実施の形態１における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その２）である。
【図１４】実施の形態１乃至３における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によって受信したＭＡＣフレームデータが送達確認不要データであるかを判断する際の動作を示すフローチャートである。
【図１５】実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置においてＧｏ−Ｂａｃｋ−Ｎ再送制御方式を採用した場合の動作を示すタイミングチャートである。
【図１６】実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その１）である。
【図１７】実施の形態２における高速ＰＬＣネットワークシステムの端末としてのデータ送受信装置によってデータを受信する際の動作を示すフローチャート（その２）である。
【図１８】実施の形態３に係るデータ受信装置の動作（すなわち、実施の形態３に係るデータ受信方法）を示すフローチャートである。
【符号の説明】
【０１１７】
１  管理端末、  ２，４，６，８  コンセント、  ３  端末Ａ、  ５  端末Ｂ、  ６  端末Ｃ、  ９  電灯線、  １０  データ送受信装置、  １１  ＣＰＵ、  １２  Ｅｔｈｅｒｎｅｔインターフェイス回路、  １３  ブリッジインターフェイス回路、  １４  ブリッジ用メモリ、  １５  ＰＬＣモデム回路、  １６  ＰＬＣ送信用メモリ、  １７  ＰＬＣ受信用メモリ、  １８  ＣＰＵバス、  ２０  Ｅｔｈｅｒｎｅｔインターフェイス入力端子、  ２１  Ｅｔｈｅｒｎｅｔインターフェイス出力端子、  ２２  ＰＬＣモデム回路出力端子、  ２３  ＰＬＣモデム回路入力端子、  ４０  ＰＬＣ送信制御回路、  ５０  ＰＬＣ受信制御回路、  ３０  ＰＬＣ送信制御回路データ入力端子、  ３１  ＰＬＣ受信制御回路データ出力端子、  ４０１  ＰＬＣヘッダ生成回路、  ４０２  パケットデータ生成回路、  ４０３  暗号化回路、  ４０４，４０６  セレクタ、  ４０５  ＰＬＣヘッダ付加回路、  ４０７  ＰＬＣ送信タイミング生成回路、  ４０８  ＰＬＣネットワーク制御データ生成回路、  ４０９  ＰＬＣ送信用メモリ制御回路、  ４１０  ＣＲＣ符号回路、  ５０１  ＰＬＣヘッダ解析回路、  ５０２  ＣＲＣ復号回路、  ５０３  暗号復号回路、  ５０４  ＰＬＣ制御フレーム分離回路、  ５０５  ＰＬＣ制御フレーム記憶回路、  ５０６  ＰＬＣ受信用メモリ制御回路、  ５０７  ＰＬＣ受信タイミング生成回路。
【図１】
2007325077.tif 000003
【図２】
2007325077.tif 000004
【図３】
2007325077.tif 000005
【図４】
2007325077.tif 000006
【図５】
2007325077.tif 000007
【図６】
2007325077.tif 000008
【図７】
2007325077.tif 000009
【図８】
2007325077.tif 000010
【図９】
2007325077.tif 000011
【図１０】
2007325077.tif 000012
【図１１】
2007325077.tif 000013
【図１２】
2007325077.tif 000014
【図１３】
2007325077.tif 000015
【図１４】
2007325077.tif 000016
【図１５】
2007325077.tif 000017
【図１６】
2007325077.tif 000018
【図１７】
2007325077.tif 000019
【図１８】
2007325077.tif 000020