(57)【要約】【課題】本発明はオンダイターミネーション制御装置に関し、特に、ＯＤＴ（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）とＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のディセーブル状態でクロック信号を制御し電流の無駄使いを抑えることのできるオンダイターミネーション制御装置を提供すること。【解決手段】本発明のオンダイターミネーション制御装置は、モード設定に応じて状態が異なるようにするクロック制御信号を出力するモードレジスタセットと、前記クロック制御信号のアクティブ状態に応じて第１内部クロックと第１同期クロックを受信し、第２内部クロックと第２同期クロックを選択的に出力するクロック制御部と、ＯＤＴ制御信号を受信し、前記第２内部クロックと前記第２同期クロックに同期して、オンダイターミネーションブロックの動作を制御するオンダイターミネーション制御部とを備える。【選択図】図２
2007097137.tif 000002
【特許請求の範囲】
【請求項１】
モード設定に応じて状態が異なるようにするクロック制御信号を出力するモードレジスタセットと、
前記クロック制御信号のアクティブ状態に応じて第１内部クロックと第１同期クロックを受信し、第２内部クロックと第２同期クロックを選択的に出力するクロック制御部と、
ＯＤＴ制御信号を受信し、前記第２内部クロックと前記第２同期クロックに同期して、オンダイターミネーションブロックの動作を制御するオンダイターミネーション制御部と
を備えたことを特徴とするオンダイターミネーション制御装置。
【請求項２】
外部クロックをバッファリングして、前記クロック制御部に前記第１内部クロックを出力するクロックバッファと、
前記外部クロックをバッファリングして、前記クロック制御部に前記第１同期クロックを出力する遅延同期ループと
を更に備えたことを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項３】
前記第１同期クロックが、
前記遅延同期ループのアクティブモード時にアクティブになることを特徴とする請求項２に記載のオンダイターミネーション制御装置。
【請求項４】
前記モードが、
前記オンダイターミネーションブロックのアクティブモード及び前記遅延同期ループのアクティブモードを含むことを特徴とする請求項２に記載のオンダイターミネーション制御装置。
【請求項５】
前記モードレジスタセットが、
前記オンダイターミネーションブロック及び遅延同期ループのうち少なくとも１つが非アクティブ状態の場合、前記クロック制御信号を非アクティブにして出力することを特徴とする請求項２に記載のオンダイターミネーション制御装置。
【請求項６】
前記クロック制御部が、
前記クロック制御信号のアクティブ時に、前記第１内部クロックと前記第１同期クロックをイネーブルさせ、前記第２内部クロックと前記第２同期クロックとして前記オンダイターミネーション制御部に出力し、
前記クロック制御信号の非アクティブ時に、前記第１内部クロックと前記第１同期クロックをディセーブルさせ、前記第２内部クロックと前記第２同期クロックとして前記オンダイターミネーション制御部に出力することを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項７】
前記クロック制御部が、
前記第１内部クロックと前記クロック制御信号を論理演算し、その結果を第２内部クロックとして前記オンダイターミネーション制御部に出力する第１論理演算素子と、
前記第１同期クロックと前記クロック制御信号を論理演算し、その結果を第２同期クロックとして前記オンダイターミネーション制御部に出力する第２論理演算素子と
を備えたことを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項８】
前記第１論理演算素子が、
第１ＡＮＤゲートであることを特徴とする請求項７に記載のオンダイターミネーション制御装置。
【請求項９】
前記第２論理演算素子が、
第２ＡＮＤゲートであることを特徴とする請求項７に記載のオンダイターミネーション制御装置。
【請求項１０】
前記オンダイターミネーション制御部が、
前記第１内部クロックに同期して、ＯＤＴ制御信号をラッチする第１ラッチ部と、
前記第２内部クロックに同期して、前記第１ラッチ部の出力をラッチする第２ラッチ部と、
前記第１ラッチ部の出力を遅延して出力する遅延部と、
クロック選択信号に応じて、前記第２ラッチ部及び前記遅延部の出力を選択的に前記ＯＤＴブロックに出力するマルチプレクサと
を備えたことを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項１１】
前記マルチプレクサが、
前記クロック選択信号がディセーブル状態の場合、第２ラッチ部の出力を選択して前記ＯＤＴブロックに出力し、クロック選択信号がイネーブル状態の場合、遅延部の出力を選択して、前記ＯＤＴブロックに出力することを特徴とする請求項１０に記載のオンダイターミネーション制御装置。
【請求項１２】
前記クロック選択信号が、
パワーダウン状態であるときにイネーブルになることを特徴とする請求項１１に記載のオンダイターミネーション制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンダイターミネーション制御装置に関し、詳細にはＯＤＴ（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ；以下、「ＯＤＴ」と記す）とＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；以下、「ＤＬＬ」と記す）のディセーブル状態でクロック信号を制御することにより、無駄な電流消費を抑制することのできる技術に関する。
【背景技術】
【０００２】
半導体装置の動作速度の高速化に伴い、半導体装置同士間にインターフェースされる信号のスウィング幅は次第に減少しつつある。その理由として、信号伝達にかかる遅延時間が最小化されているからである。しかしながら、信号のスウィング幅が減少するにつれ、外部ノイズに対する影響は増大し、インターフェース端にてインピーダンスのミスマッチ（Ｍｉｓｍａｔｃｈｉｎｇ、不整合）による信号の反射も重大に（ｃｒｉｔｉｃａｌ）なる。インピーダンスのミスマッチは、外部ノイズや電源電圧の変動、動作温度の変化、製造工程の変化などにより発生する。
【０００３】
インピーダンスのミスマッチングが発生すると、データの高速伝送が困難になり、半導体装置のデータ出力端から出力される出力データが歪曲される恐れがある。即ち、ターミネーション抵抗のインピーダンスが適切にマッチングされない場合、伝送される信号が反射され信号伝送のエラーの発生を招く可能性が高い。一方、外部に固定抵抗を印加する場合には、集積回路の老化や温度変化又は製造工程上の変化によって、ターミネーション抵抗のインピーダンスは適切にマッチングされない。従って、半導体装置の歪曲された出力信号を受信するとき、セットアップ／ホールドの失敗（ｆａｉｌ）又は入力レベルの判断ミスなどの問題が頻繁に引き起こる恐れがある。
【０００４】
このことから、最近では、外部基準抵抗と比較しその抵抗値を同一にするため、並列接続された複数のトランジスタのうちターンオンされるトランジスタの個数を調節することによって、ターミネーション端の抵抗の調整を可能にする技術が提示されている。
【０００５】
従って、動作速度の高速化が求められる半導体装置は、オンチップターミネーション（Ｏｎ−Ｃｈｉｐ  Ｔｅｒｍｉｎａｔｉｏｎ）又はオンダイターミネーション（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）と呼ばれているインピーダンスマッチング回路が集積回路チップ内のパッド近くに採用される。特に、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）メモリ装置のデータ伝送速度を一層迅速に制御するため、新たな概念が加えられている。この中でターミネーション端の抵抗は、素子間の信号伝送をスムーズにするために必要とされる。
【特許文献１】特開２００２−３１９８４８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記した従来の課題を解決するためになされたものであって、その目的は、ＯＤＴとＤＬＬのディセーブル状態でＯＤＴ制御部に伝達されるクロックを遮断することで無駄な電流消費を抑制することにある。
【課題を解決するための手段】
【０００７】
上記した技術的な課題を達成するため、本発明のオンダイターミネーション制御装置は、モード設定に応じて状態が異なるようにするクロック制御信号を出力するモードレジスタセットと、前記クロック制御信号のアクティブ状態に応じて第１内部クロックと第１同期クロックを受信し、第２内部クロックと第２同期クロックを選択的に出力するクロック制御部と、ＯＤＴ制御信号を受信し、前記第２内部クロックと前記第２同期クロックに同期して、オンダイターミネーションブロックの動作を制御するオンダイターミネーション制御部とを備えたことを特徴とする。
【０００８】
好ましくは、オンダイターミネーション制御装置が外部クロックをバッファリングして、前記クロック制御部に前記第１内部クロックを出力するクロックバッファと、前記外部クロックをバッファリングして、前記クロック制御部に前記第１同期クロックを出力する遅延同期ループとを更に備えたことを特徴とする。
【０００９】
好ましくは、前記第１同期クロックが、前記遅延同期ループのアクティブモード時にアクティブになることを特徴とする。
【００１０】
好ましくは、前記モードが、前記オンダイターミネーションブロックのアクティブモード及び前記遅延同期ループのアクティブモードを含むことを特徴とする。
【００１１】
好ましくは、前記モードレジスタセットが、前記オンダイターミネーションブロック及び遅延同期ループのうち少なくとも１つが非アクティブ状態の場合、前記クロック制御信号を非アクティブにして出力することを特徴とする。
【００１２】
好ましくは、前記クロック制御部が、前記クロック制御信号のアクティブ時に、前記第１内部クロックと前記第１同期クロックをイネーブルさせ、前記第２内部クロックと前記第２同期クロックとして前記オンダイターミネーション制御部に出力し、前記クロック制御信号の非アクティブ時に、前記第１内部クロックと前記第１同期クロックをディセーブルさせ、前記第２内部クロックと前記第２同期クロックとして前記オンダイターミネーション制御部に出力することを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【００１３】
好ましくは、前記クロック制御部が、前記第１内部クロックと前記クロック制御信号を論理演算し、その結果を第２内部クロックとして前記オンダイターミネーション制御部に出力する第１論理演算素子と、前記第１同期クロックと前記クロック制御信号を論理演算し、その結果を第２同期クロックとして前記オンダイターミネーション制御部に出力する第２論理演算素子とを備えたことを特徴とする。
【００１４】
好ましくは、前記第１論理演算素子が、第１ＡＮＤゲートであることを特徴とする。
【００１５】
好ましくは、前記第２論理演算素子が、第２ＡＮＤゲートであることを特徴とする。
【００１６】
好ましくは、前記オンダイターミネーション制御部が、前記第１内部クロックに同期して、ＯＤＴ制御信号をラッチする第１ラッチ部と、前記第２内部クロックに同期して、前記第１ラッチ部の出力をラッチする第２ラッチ部と、前記第１ラッチ部の出力を遅延して出力する遅延部と、クロック選択信号に応じて、前記第２ラッチ部及び前記遅延部の出力を選択的に前記ＯＤＴブロックに出力するマルチプレクサとを備えたことを特徴とする。
【００１７】
好ましくは、前記マルチプレクサが、前記クロック選択信号がディセーブル状態の場合、第２ラッチ部の出力を選択して前記ＯＤＴブロックに出力し、クロック選択信号がイネーブル状態の場合、遅延部の出力を選択して、前記ＯＤＴブロックに出力することを特徴とする。
【００１８】
好ましくは、前記クロック選択信号が、パワーダウン状態であるときにイネーブルになることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ＯＤＴ（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）とＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のディセーブル状態でＯＤＴ制御部に伝達されるクロックを遮断することで無駄な電流消費を抑制できるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以上、本発明の好適な実施形態を添付図面に基づいて説明する。
<実施形態>
【００２１】
図１は、オンダイターミネーション制御装置に関する構成図である。
【００２２】
同図に示すように、オンダイターミネーション制御装置は、クロックバッファ１０、ＤＬＬ２０、ＯＤＴバッファ部３０、ＯＤＴ制御部４０、ＯＤＴブロック５０、及びＩ／Ｏパッド６０を備える。
【００２３】
ここで、クロックバッファ１０は、外部クロックＣＬＫ、ＣＬＫＢをバッファリングして、内部クロックＩＣＬＫを出力する。
【００２４】
そして、ＤＬＬ２０は、外部クロックＣＬＫ、ＣＬＫＢを受信し、ＤＬＬに同期された同期クロックＤＬＬ＿ＣＬＫを出力する。
【００２５】
ＯＤＴバッファ部３０は、オンダイターミネーション制御信号ＯＤＴをバッファリングして出力する。
【００２６】
そして、ＯＤＴ制御部４０は、第１及び第２ラッチ部４１、４２、遅延部４３、及びマルチプレクサ４４を備える。なお、第１ラッチ部４１は、内部クロックＩＣＬＫに同期して、ＯＤＴバッファ部３０の出力をラッチする。第２ラッチ部４２は、同期クロックＤＬＬ＿ＣＬＫに同期して、第１ラッチ部４１の出力信号をラッチし、ノードＮ０に出力する。遅延部４３は、第１ラッチ部４１の出力を一定時間遅延して、ノードＮ１に出力する。さらに、マルチプレクサ４４は、クロック選択信号ＣＫＥＢ＿ＣＯＭに応じて、ノードＮ０、Ｎ１の信号を選択的に出力する。
【００２７】
この際、マルチプレクサ４４は、クロック選択信号ＣＫＥＢ＿ＣＯＭがローディセーブル状態の場合、第１及び第２ラッチ部４１、４２を経たノードＮ０の信号を選択して、ＯＤＴブロック５０に出力する。一方、パワーダウン状態になると、クロック選択信号ＣＫＥＢ＿ＣＯＭがハイイネーブル状態になり、第１ラッチ部４１及び遅延部４３を経たノードＮ１の信号を選択して、ＯＤＴブロック５０に出力する。
【００２８】
さらに、ＯＤＴブロック５０は、ＯＤＴプリ駆動部５１、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及び抵抗Ｒ１、Ｒ２を備える。ここで、ＯＤＴプリ駆動部５１は、マルチプレクサ４４の出力を駆動して、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲート端子に出力する。これにより、ＯＤＴブロック５０は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１のターンオンに応じて、入出力ラインＩ／０＿Ｌのインピーダンスを制御してＩ／Ｏパッド６０に出力する。
【００２９】
ところが、半導体メモリの高速化に伴い、クロックとＤＬＬ関連信号に対する電流消費の増大が問題となっている。特に、図１のような構成を有するオンダイターミネーション制御装置は、ＯＤＴディセーブルモード又はＤＬＬディセーブルモード状態でもＯＤＴ制御部４０に内部クロックＩＣＬＫと同期クロックＤＬＬ＿ＣＬＫが伝達され続けることにより、無駄な電流消費の発生という問題を抱えている。
【００３０】
図２は、本発明の実施形態に係るオンダイターミネーション制御装置の構成図である。
【００３１】
本発明は、クロックバッファ１００、ＤＬＬ２００、クロック制御部３００、モードレジスタセット４００、ＯＤＴバッファ部５００、ＯＤＴ制御部６００、ＯＤＴブロック７００、及びＩ／Ｏパッド８００を備える。
【００３２】
ここで、クロックバッファ１００は、クロックＣＬＫ、ＣＬＫＢをバッファリングして、内部クロックＩＣＬＫを出力する。そして、ＤＬＬ２００は、ＣＬＫ、ＣＬＫＢを受信し、同期クロックＤＬＬ＿ＣＬＫを出力する。また、クロック制御部３００は、内部クロックＩＣＬＫ及び同期クロックＤＬＬ＿ＣＬＫを受信し、モードレジスタセット４００が出力するクロック制御信号ＣＬＫ＿Ｃの状態に応じて内部クロックＩＣＬＫ０と同期クロックＤＬＬ＿ＣＬＫ０を選択的に出力する。モードレジスタセット４００は、レジスタに格納されたモード設定に応じて、クロック制御信号ＣＬＫ＿Ｃをアクティブにするか否かを制御する。ここで、モードは、オンダイターミネーションブロックのアクティブモード及び遅延同期ループのアクティブモードを含む。ＯＤＴバッファ部５００は、オンダイターミネーション制御信号ＯＤＴをバッファリングして出力する。
【００３３】
また、ＯＤＴ制御部６００は、第１及び第２ラッチ部６１０、６２０、遅延部６３０、及びマルチプレクサ６４０を備える。なお、第１ラッチ部６１０は、内部クロックＩＣＬＫ０に同期して、ＯＤＴバッファ部５００の出力をラッチする。第２ラッチ部６２０は、同期クロックＤＬＬ＿ＣＬＫ０に同期して、第１ラッチ部６１０の出力信号をラッチし、ノードＮ２に出力する。遅延部６３０は、第１ラッチ部６１０の出力を一定時間遅延させ、ノードＮ３に出力する。さらに、マルチプレクサ６４０は、クロック選択信号ＣＫＥＢ＿ＣＯＭに応じて、ノードＮ２、Ｎ３の信号を選択的に出力する。
【００３４】
この際、マルチプレクサ６４０は、クロック選択信号ＣＫＥＢ＿ＣＯＭがローディセーブル状態の場合、第１及び第２ラッチ部６１０、６２０を経たノードＮ２の信号を選択し、ＯＤＴブロック７００に出力する。一方、パワーダウン状態になると、クロック選択信号ＣＫＥＢ＿ＣＯＭがハイイネーブル状態になり、遅延部６３０を経たノードＮ３の信号を選択して、ＯＤＴブロック７００に出力する。
【００３５】
さらに、ＯＤＴブロック７００は、ＯＤＴプリ駆動部７１０、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、及び抵抗Ｒ３、Ｒ４を備える。ここで、ＯＤＴプリ駆動部７１０は、マルチプレクサ６４０の出力を駆動して、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２に出力する。これにより、ＯＤＴブロック７００は、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２のターンオンに応じて、入出力ラインＩ／０＿Ｌのインピーダンスを制御して、Ｉ／Ｏパッド８００に出力する。
【００３６】
図３は、図２のクロック制御部３００に関する詳細回路図である。
【００３７】
同図に示すように、クロック制御部３００は、ＡＮＤゲートＡＮＤ１、ＡＮＤ２を備える。ここで、ＡＮＤゲートＡＮＤ１は、内部クロックＩＣＬＫとクロック制御信号ＣＬＫ＿ＣをＡＮＤ演算して、内部クロックＩＣＬＫ０を出力する。そして、ＡＮＤゲートＡＮＤ２は、同期クロックＤＬＬ＿ＣＬＫとクロック制御信号ＣＬＫ＿ＣをＡＮＤ演算して、同期クロックＤＬＬ＿ＣＬＫ０を出力する。
【００３８】
こうした構成を有する本発明の実施形態に係る動作過程を説明すると、次のとおりである。
【００３９】
まず、モードレジスタセット４００は、ＯＤＴ又はＤＬＬのディセーブルモードでない場合、クロック制御信号ＣＬＫ＿Ｃをハイに出力する。これにより、クロック制御部３００は、内部クロックＩＣＬＫ０と同期クロックＤＬＬ＿ＣＬＫ０をＯＤＴ制御部６００に出力する。
【００４０】
即ち、クロック制御部３００は、内部クロックＩＣＬＫとクロック制御信号ＣＬＫ＿Ｃが全てハイ状態の場合、ＡＮＤゲートＡＮＤ１により内部クロックＩＣＬＫ０をハイにイネーブルさせて出力する。そして、クロック制御部３００は、同期クロックＤＬＬ＿ＣＬＫとクロック制御信号ＣＬＫ＿Ｃが全てハイ状態の場合、ＡＮＤゲートＡＮＤ２により同期クロックＤＬＬ＿ＣＬＫ０をハイにイネーブルさせて出力する。
【００４１】
従って、ＯＤＴ信号ＯＤＴがＯＤＴバッファ部５００を介して第１ラッチ部６１０に印加され、クロックバッファ１００から印加された内部クロックＩＣＬＫとＤＬＬ２００から印加された同期クロックＤＬＬ＿ＣＬＫがそれぞれ第１及び第２ラッチ部６１０、６２０にて同期され、ノードＮ２に出力される。
【００４２】
さらに、ＯＤＴ信号ＯＤＴがＯＤＴバッファ部５００を介して第１ラッチ部６１０に印加され、クロックバッファ１００から印加された内部クロックＩＣＬＫが第１ラッチ部６１０にて同期され、遅延部６３０を経てノードＮ３に出力される。
【００４３】
続いて、マルチプレクサ６４０は、クロック選択信号ＣＫＥＢ＿ＣＯＭがローディセーブル状態の場合、第１及び第２ラッチ部６１０、６２０を経たノードＮ２の信号を選択し、ＯＤＴブロック７００に出力する。一方、パワーダウン状態になると、クロック選択信号ＣＫＥＢ＿ＣＯＭがハイイネーブル状態になり、第１ラッチ部６１０及び遅延部６３０を経たノードＮ３信号を選択し、ＯＤＴブロック７００に出力する。
【００４４】
従って、ＯＤＴブロック７００のＯＤＴプリ駆動部７１０は、マルチプレクサ６４０の出力を駆動して、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２に出力する。これにより、ＯＤＴブロック７００は、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２のターンオンに応じて、入出力ラインＩ／Ｏ＿Ｌのインピーダンスを制御し、Ｉ／Ｏパッド８００に出力する。
【００４５】
一方、モードレジスタセット４００は、ＯＤＴ又はＤＬＬディセーブルモードの場合、クロック制御信号ＣＬＫ＿Ｃをローレベルに出力する。これによって、クロック制御部３００は、内部クロックＩＣＬＫ０と同期クロックＤＬＬ＿ＣＬＫ０がＯＤＴ制御部６００から出力されないようにする。
【００４６】
即ち、クロック制御部３００は、クロック制御信号ＣＬＫ＿Ｃがローレベルの場合、内部クロックＩＣＬＫがアクティブになったかどうかに関わらず、ＡＮＤゲートＡＮＤ１により内部クロックＩＣＬＫ０をローレベルにディセーブルさせて出力する。そして、クロック制御部３００は、クロック制御信号ＣＬＫ＿Ｃがローレベルの場合、同期クロックＤＬＬ＿ＣＬＫのアクティブがアクティブになったかどうかに関わらず、ＡＮＤゲートＡＮＤ２により同期クロックＤＬＬ＿ＣＬＫ０をローレベルにディセーブルさせて出力する。
【００４７】
従って、ＯＤＴ又はＤＬＬのディセーブルモード状態では、ＯＤＴ制御部６００に出力される内部クロックＩＣＬＫと同期クロックＤＬＬ＿ＣＬＫを遮断し、不要な電流消耗を抑えることができる。
【００４８】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４９】
【図１】オンダイターミネーション制御装置に関する構成図である。
【図２】本発明の実施形態に係るオンダイターミネーション制御装置の構成図である。
【図３】図２のクロック制御部に関する詳細回路図である。
【符号の説明】
【００５０】
１００    クロックバッファ
２００    ＤＬＬ
３００    クロック制御部
４００    モードレジスタセット
５００    ＯＤＴバッファ部
６００    ＯＤＴ制御部
６１０    第１ラッチ部
６２０    第２ラッチ部
６３０    遅延部
６４０    マルチプレクサ
７００    ＯＤＴブロック
７１０    ＯＤＴプリ駆動部
８００    Ｉ／Ｏパッド
【図１】
2007097137.tif 000003
【図２】
2007097137.tif 000004
【図３】
2007097137.tif 000005