(57)【要約】【課題】動的素子整合方法及び多重ビットデータ変換器が開示されている。【解決手段】動的素子整合方法は、外部から入力されるデジタルデータによってアナルグ信号に変換するためのＭ個の単位素子を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次選択する段階と、選択の結果、基準単位素子が選択されたか判断する段階と、判断の結果、基準単位素子が選択されたら、デジタルデータの最下位ビット値を検査する段階と、最下位ビット値が第１値であると、後続入力されるデジタルデータは第１方向の逆方向である第２方向に単位素子を選択し、最下位ビット値が第２値であると、後続入力されるデジタルデータは、前記第１方向に前記単位素子を選択すると段階で構成される。したがって、簡潔なアルゴリズムを通じて入力信号の適応性を有し、順次の単位素子選択を擬似ランダムに行う改善されたデータ加重平均化アルゴリズムである。【選択図】    図４
2007060654.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるデジタルデータに応じてアナログ信号に変換するためのＭ個の単位素子を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次選択する段階と、
前記選択の結果、基準単位素子が選択されたか否かを判断する段階と、
前記判断の結果、前記基準単位素子が選択されると、前記デジタルデータの最下位ビット値を検査する段階と、
前記最下位ビット値が第１値であると、後続入力されるデジタルデータは前記第１方向と逆方向である第２方向に前記単位素子を選択し、前記最下位ビット値が第２値であると、後続入力されるデジタルデータは、前記第１方向に前記単位素子を選択する段階と、を含むことを特徴とする動的素子整合方法。
【請求項２】
前記第１方向は左側方向であり、前記第２方向は右側方向であることを特徴とする請求項１記載の動的素子整合方法。
【請求項３】
前記基準単位素子は、前記Ｍ個の単位素子のうち、中間部分に位置する単位素子であることを特徴とする請求項１記載の動的素子整合方法。
【請求項４】
前記基準単位素子の選択可否判断の結果、前記基準単位素子が選択されないと、前記後続入力されるデジタルデータは前記第１方向に前記単位素子を選択することを特徴とする請求項１記載の動的素子整合方法。
【請求項５】
前記第１値は奇数値であり、前記第２値は偶数値であることを特徴とする請求項１記載の動的素子整合方法。
【請求項６】
外部から入力されるデジタルデータに応じてアナログ信号に変換するためのＭ個の単位素子を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次選択する段階と、
前記選択の結果、基準単位素子が選択されたか否かを判断する段階と、
前記判断の結果、前記基準単位素子が選択されると、前記デジタルデータの最下位ビット値を検査する段階と、
前記検査の結果、前記最下位ビット値が第１値であると、前記デジタルデータの値を基準データ値と比較する段階と、
前記比較の結果、前記デジタルデータ値が前記基準データ値より小さいか同一であると、後続入力されるデジタルデータは、前記第１方向と逆方向である第２方向に前記単位素子を順次選択し、前記デジタルデータ値が基準データ値より大きいと、後続入力されるデジタルデータは前記第１方向に前記単位素子を順次選択する段階と、を含むことを特徴とする動的素子整合方法。
【請求項７】
前記第１方向は左側方向であり、前記第２方向は右側方向であることを特徴とする請求項６記載の動的素子整合方法。
【請求項８】
前記基準データ値は、前記デジタルデータが有しうる最大値の１／２内外の値であることを特徴とする請求項６記載の動的素子整合方法。
【請求項９】
前記基準単位素子は、前記Ｍ個の単位素子のうち、中間部分に位置する単位素子であることを特徴とする請求項６記載の動的素子整合方法。
【請求項１０】
前記基準単位素子の選択可否判断の結果、前記基準単位素子が選択されないと、前記後続入力されるデジタルデータは前記第１方向に前記単位素子を順次選択することを特徴とする請求項６記載の動的素子整合方法。
【請求項１１】
前記最下位ビット値が第２値であると、後続入力されるデジタルデータは前記第１方向に前記単位素子を順次選択することを特徴とする請求項６記載の動的素子整合方法。
【請求項１２】
前記第１値は奇数値であり、前記第２値は偶数値であることを特徴とする請求項１１記載の動的素子整合方法。
【請求項１３】
外部から入力されるデジタルデータに応じてアナログ信号に変換するためのＭ個の単位素子を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次選択する段階と、
前記選択の結果、基準単位素子が選択されたか否かを判断する段階と、
前記判断の結果、前記基準単位素子が選択されると、前記デジタルデータの最下位ビット値を検査する段階と、
前記最下位ビット値が第１値であると、後続入力されるデジタルデータは選択した最後の単位素子からＪビットだけ（Ｊは所定の数）シフトした単位素子から順次に前記単位素子を選択し、前記最下位ビット値が第２値であると、後続入力されるデータは、前記シフトなしに順次に前記単位素子を選択する段階と、を含むことを特徴とする動的素子整合方法。
【請求項１４】
前記第１方向は、左側方向及び右側方向のうち、いずれか一方であることを特徴とする請求項１３記載の動的素子整合方法。
【請求項１５】
前記基準単位素子は、前記Ｍ個の単位素子のうち、中間部分に位置する単位素子であることを特徴とする請求項１３記載の動的素子整合方法。
【請求項１６】
前記基準単位素子の選択可否判断の結果、前記基準単位素子が選択されないと、前記後続入力されるデジタルデータは前記シフトなしに順次に前記単位素子を選択することを特徴とする請求項１３記載の動的素子整合方法。
【請求項１７】
前記第１値は奇数値であり、前記第２値は偶数値であることを特徴とする請求項１３記載の動的素子整合方法。
【請求項１８】
前記シフト段階にて前記Ｊビットだけ左側及び右側のうち、いずれか一方にシフトすることを特徴とする請求項１３記載の動的素子整合方法。
【請求項１９】
前記最下位ビット値が第１値であると、前記デジタルデータ値を基準データ値と比較した後、前記基準データ値より小さいか同一であると、前記後続入力されるデータは、選択した最後の単位素子からＪビットだけシフトした単位素子から順次に単位素子を選択し、前記基準データ値より大きいと、前記後続入力されるデジタルデータは前記シフトなしに順次に前記単位素子を選択することを特徴とする請求項１３記載の動的素子整合方法。
【請求項２０】
前記基準データ値は、前記デジタルデータが有しうる最大値の１／２内外の値であることを特徴とする請求項１９記載の動的素子整合方法。
【請求項２１】
デジタル信号をアナログ信号に変換させるための複数の単位素子と、
制御信号に応答して、外部から入力されるデジタルデータ値に応じて前記複数の単位素子のうち、少なくとも一つ以上の単位素子を選択してスイッチングするスイッチング部と、
前記デジタルデータによる基準単位素子の選択可否及び前記デジタルデータの最下位ビットの値が考慮されたデータ加重平均化論理によって前記制御信号を前記スイッチング部に印加する制御部と、
前記単位素子から出力されるアナログ信号を合算して出力する合算部と、を含むことを特徴とする多重ビットデータ変換器。
【請求項２２】
前記単位素子は、キャパシタ、電流セル、及び抵抗アレイのうち、いずれか一つであることを特徴とする請求項２１記載の多重ビットデータ変換器。
【請求項２３】
前記制御部は、前記デジタルデータによって選択される単位素子が基準単位素子を選択し、前記デジタルデータの最下位ビット値を検査して後続デジタルデータの入力による単位素子の選択方向を転換することを特徴とする請求項２１記載の多重ビットデータ変換器。
【請求項２４】
前記制御部は、前記最下位ビット値を検査して、前記最下位ビット値が第１値であるとき、前記選択方向を転換することを特徴とする請求項２３記載の多重ビットデータ変換器。
【請求項２５】
前記第１値は、奇数値であることを特徴とする請求項２４記載の多重ビットデータ変換器。
【請求項２６】
前記制御部は、前記最下位ビット値を検査して、前記最下位ビット値が第１値であると、前記デジタルデータ値が基準データ値より小さいか同じ場合にのみ前記選択方向を転換することを特徴とする請求項２３記載の多重ビットデータ変換器。
【請求項２７】
前記制御部は、前記デジタルデータによって選択される単位素子として基準単位素子を選択し、前記デジタルデータの最下位ビットの値が第１値である場合がＱ回発生する場合（Ｑは所定の数）、後続デジタルデータの入力による単位素子の選択方向を転換することを特徴とする請求項２３記載の多重ビットデータ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重ビットのデータ変換の際に、単位素子の反復的な選択によって発生するインバンドトーン（Ｉｎ−Ｂａｎｄ  Ｔｏｎｅ）の問題を解消しうる動的素子整合方法、及び多重ビットデータ変換器に関する。
【背景技術】
【０００２】
最近、アナログ信号とデジタル信号とが混成された混成モード信号処理（ＭＭＳＰ；Ｍｉｘｅｄ  Ｍｏｄｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）集積回路を単一チップに実現するための技術が発展することに応じて、高解像度のデータ変換器（Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒ）、即ち、アナログデジタル変換器（ＡＤＣ；Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）、及びデジタルアナログ変換器（ＤＡＣ；Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）などに対する必要性が増大している。
【０００３】
このようなデータ変換器には、ナイキストレイト（Ｎｙｑｕｉｓｔ  Ｒａｔｅ）を用いた標本化技法が適用されたナイキスト基盤データ変換器（Ｎｙｑｕｉｓｔ−Ｂａｓｅｄ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒ）、及びオーバーサンプリング（Ｏｖｅｒｓａｍｐｌｉｎｇ）技法が適用されたオーバーサンプリングデータ変換器（Ｏｖｅｒｓａｍｐｌｉｎｇ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒ）などがある。
【０００４】
ナイキスト基盤データ変換器は、入力信号をナイキスト比に標本化するので、速い動作速度を得ることができるが、高精度のアナログ受動素子を必要とし、ノイズや信号の干渉に弱いので、高い解像度を得難い。
【０００５】
したがって、高解像度が要求されるデータ変換のためには、オーバーサンプリングデータ変換器がその主流をなしている。オーバーサンプリングデータ変換器は、サンプリング周波数を用いるので、速くて複雑なデジタル信号処理を要求するが、比較的精度の低いアナログ素子を用いて実現することができる。
【０００６】
特に、このようなオーバーサンプリングデータ変換器のうち、信号帯域内のノイズを変形させるデルタシグマデータ変換器（Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒ）は、信号の周波数の範囲が小さくて高解像度を要求する音声信号帯域信号処理に広く用いられている。
【０００７】
図１は、従来の一般的なデルタシグマデータ変換器（Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒ）の構成を示すブロック図であって、単一ビット変調器を用いた形態を示している。
【０００８】
図１を参照すると、デルタシグマデータ変換器１０は、単一ビット変調器（Ｓｉｎｇｌｅ−ｂｉｔ  ｍｏｄｕｌａｔｏｒ）１１と、１ビットデジタルアナログコンバータ（１−ｂｉｔ  ＤＡＣ）１３、及びローパスフィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）１５で構成される。
【０００９】
単一ビット変調器１にデジタルデータが入力されると、単一ビット変調器１は、入力されたデジタル信号を１ビットのシグマデルタ信号に変換して出力する。出力された１ビットのシグマデルタ信号は、１ビットデジタルアナログコンバータ１３を経て連続時間信号（ｃｏｎｔｉｎｕｏｕｓ  ｔｉｍｅ  Ｓｉｇｎａｌ）に変換される。ローパスフィルタ１５は、１ビットデジタルアナログコンバータ１３を介して出力される連続時間信号のうち、必要な帯域のみ通過させて最終的なアナログ信号を出力する。
【００１０】
このようなデルタシグマデータ変換器１０は、単一ビット変調器１１を具備するので、量子化段階が２段階のみであるので、ほぼ完璧な線形性を保障する。しかし、高解像度を得るためには、高次変調器が必要であり、この高次変調器は安定性の低下という問題点を招く。
【００１１】
したがって、このような単一ビット変調器１１が有する安定性の低下という問題のため、デルタシグマデータ変換器には、多重ビット変調器（Ｍｕｌｔｉ−ｂｉｔ  Ｍｏｄｕｌａｔｏｒ）が主に用いられている。多重ビット変調器は、単一ビット変調器に比べて安定度が秀れており、低いオーバーサンプリング比（ＯＳＲ；Ｏｖｅｒｓａｍｐｌｉｎｇ  Ｒａｔｉｏ）を有しても高い信号対ノイズ比（ＳＮＲ；Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ  Ｒａｔｉｏ）を得ることができるという長所がある。
【００１２】
しかし、このような多重ビット変調器を用いるデルタシグマデータ変換器の場合、内部に多重ビットのデジタルアナログ変換器の使用を必要とする。しかし、このような場合、内部デジタルアナログ変換器に存在する単位素子間の不整合（ｍｉｓｍａｔｃｈｉｎｇ）の問題を有する。
【００１３】
即ち、デジタル入力コードのそれぞれのビットは、対応するアナログ単位素子、例えば、キャパシタ（Ｃａｐａｃｉｔｏｒ）をスイッチングすることでアナログ信号に変換され、その出力されたアナログ信号を合算して出力する構造からなるものの、各単位素子間の変動、即ち、不整合誤差がデジタルアナログ変換の際の非線形性を招くのである。
【００１４】
しかし、内部アナログデジタル変換器の線形誤差はノイズ変形技法（Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）を通じて信号帯域の外に押し出すことができるが、内部デジタルアナログ変換器の線形誤差は全体システムの伝達関数状で信号と同一の位置に配置され、全体システムの性能に影響を及ぼすようになる。
【００１５】
したがって、変換器の単位素子間の不整合の問題を解決するために、動的素子整合（ＤＥＭ；Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  ｍａｔｃｈｉｎｇ）に対する研究が活発に行なわれてきた。例えば、特許文献１の「Ｄ／Ａ変換器及びデルタシグマＤ／Ａ変換器（Ｄ／Ａ  ｃｏｎｖｅｒｔｅｒ  ａｎｄ  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄ／Ａ  Ｃｏｎｖｅｒｔｅｒ）などに動的素子整合技法の使用が記載されている。
【００１６】
動的素子整合技法を用いると、デジタルアナログ変換器の動作ごとに単位素子を任意の順序で選択して素子間の不整合を周波数領域でホワイトノイズ化することができる。
【００１７】
特に、入力されるデジタルコードに対して単位素子を選択するデータ加重平均化（ＤＷＡ；Ｄａｔａ  Ｗｅｉｇｈｔ  Ａｖｅｒａｇｉｎｇ）技法のような循環アルゴリズムを用いると、単位素子間の不整合を平均化して信号帯域内で不整合によるノイズを変形（ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）する効果を得ることができる。
【００１８】
データ加重平均化に対しては、非特許文献１にその基本的な技術が記載されている。
【００１９】
しかし、従来のデータ加重平均化のアルゴリズムは、入力されるデジタル信号に対して単位素子を順次選択するか、単に順序を変えて選択するので、特定入力が反復的に入力される場合、インバンドトーンが発生するという問題点がある。
【００２０】
即ち、データ加重平均化のような循環アルゴリズムでは、デジタルアナログ変換器の不整合誤差は、広帯域ノイズに変換されるが、特定周波数で周期的な信号成分、即ち、トーンを示すようになる。
【００２１】
このようなトーンの生成は望ましくないが、その理由は、トーンが動的範囲を低下させ、望ましい信号帯域外のノイズを復調し、または望ましい信号帯域内の信号を妨害する傾向を有するためである。トーンがたとえ最低ノイズ以下に存在する場合でもオーディオ変換器の用途では可聴されることもある。特に、トーンの問題は、入力されるデジタルデータが小さいほど更にひどくなる。
【特許文献１】米国特許第５，９９０，８１９号明細書
【非特許文献１】Ｒｅｘ  Ｔ．Ｂａｉｒｄ，Ｔｅｒｒｙ  Ｓ．Ｆｉｅｚ，  Ｌｉｎｅａｒｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ  ｏｆ  Ｍｕｌｔｉｂｉｔ  ΔΣ  Ａ／Ｄ  ａｎｄ  Ｄ／Ａ  Ｃｏｎｖｅｒｔｅｒｓ  Ｕｓｉｎｇ  Ｄａｔａ  Ｗｅｉｇｈｔｅｄ  Ａｖｅｒａｇｉｎｇ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ−ＩＩ：Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．４２，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ  １９９５
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、このような問題点を解決するためのものであって、本発明の第１目的は、多重ビットのデータ変換の際に簡潔な論理を通じて入力信号に対する適応性を有し、擬似ランダム（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ）に順次に単位素子を選択することで、単位素子の反復的選択によって発生するインバンドトーンの問題を解消しうるデータ加重平均化アルゴリズムを用いた動的素子整合方法を提供するにある。
また、本発明の第２目的は、前記動的素子整合方法を実現しうる多重ビットデータ変換器を提供するにある。
【課題を解決するための手段】
【００２３】
このような本発明の第１目的を達成するために、本発明による動的素子整合方法は、外部から入力されるデジタルデータに応じてアナログ信号に変換するためのＭ個の単位素子を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次選択する段階と、前記選択の結果、基準単位素子が選択されたか否かを判断する段階と、前記判断の結果、前記基準単位素子が選択されると、前記デジタルデータの最下位ビット値を検査する段階と、前記最下位ビット値が第１値であると、後続入力されるデジタルデータは前記第１方向と逆方向である第２方向に前記単位素子を選択し、前記最下位ビット値が第２値であると、後続入力されるデジタルデータは、前記第１方向に前記単位素子を選択する段階で行われる。
【００２４】
ここで、前記基準単位素子の選択可否判断の結果、前記基準単位素子が選択されると、前記後続入力されるデジタルデータは前記第１方向に前記単位素子を選択する。
【００２５】
望ましくは、前記第１方向は左側方向であり、前記第２方向は右側方向にする。また、前記基準単位素子は、前記Ｍ個の単位素子のうち、中間部分に位置する単位素子である。前記第１値は奇数値であり、前記第２値は偶数値にする。
【００２６】
一方、本発明の第１目的を達成するための動的素子整合方法は、外部から入力されるデジタルデータに応じてアナログ信号に変換するためのＭ個の単位素子を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次選択する段階と、前記選択の結果、基準単位素子が選択されたか否かを判断する段階と、前記判断の結果、前記基準単位素子が選択されると、前記デジタルデータの最下位ビット値を検査する段階と、前記検査の結果、前記最下位ビット値が第１値であると、前記デジタルデータ値を基準データ値と比較する段階と、前記比較の結果、前記デジタルデータの値が前記基準データ値より小さいか同一であると、後続入力されるデジタルデータは、前記第１方向と逆方向である第２方向に前記単位素子を順次選択し、前記デジタルデータの値が基準データ値より大きいと、後続入力されるデジタルデータは前記第１方向に前記単位素子を順次選択する段階で構成することができる。ここで、前記基準データ値は、前記デジタルデータが有しうる最大値の１／２内外の値であってもよい。
【００２７】
前記基準単位素子の選択可否判断の結果、前記基準単位素子が選択されると、前記後続入力されるデジタルデータは前記第１方向に前記単位素子を順次選択する。また、前記最下位ビット値が第２値であると、後続入力されるデジタルデータは前記第１方向に前記単位素子を順次選択する。
【００２８】
一方、本発明の第１目的を達成するための動的素子整合方法は、外部から入力されるデジタルデータによってアナログ信号に変換するためのＭ個を選択するに際し、第１方向に少なくとも一つ以上の単位素子を順次に選択する段階と、前記選択の結果、基準単位素子が選択されたか否かを判断する段階と、前記判断の結果、前記基準単位素子が選択されたら、前記デジタルデータの最下位ビット値を検査する段階と、前記最下位ビット値が第１値であると、後続入力されるデジタルデータは選択した最後の単位素子からＪビットだけ（Ｊは所定の数）シフトした単位素子から順次に前記単位素子を選択し、前記最下位ビット値が第２値であると、後続入力されるデータは、前記シフトなしに順次に前記単位素子を選択する段階で構成することもできる。
【００２９】
ここで、前記最下位ビット値が第１値であると、前記デジタルデータ値を基準データ値と比較した後、前記基準データ値より小さいか同一であると、前記後続入力されるデータは、選択した最後の単位素子からＪビットだけシフトした単位素子から順次に単位素子を選択し、前記基準データ値より大きいと、前記後続して入力されるデジタルデータは前記シフトなしに順次に前記単位素子を選択することができる。
【００３０】
一方、本発明の第２目的を達成するための多重ビットデータ変換器は、デジタル信号をアナログ信号に変換させるための複数の単位素子と、制御信号に応答して、外部から入力されるデジタルデータ値に応じて前記複数の単位素子のうち、少なくとも一つ以上の単位素子を選択してスイッチングするスイッチング部と、前記デジタルデータによる基準単位素子の選択可否及び前記デジタルデータの最下位ビットの値が考慮されたデータ加重平均化論理によって前記制御信号を前記スイッチング部に印加する制御部と、前記単位素子から出力されるアナログ信号を合算して出力する合算部と、で構成される。
【００３１】
したがって、本発明の実施例による動的素子整合方法及び多重ビットデータ変換器は、単位素子の反復的な選択によって発生するインバンドトーンの問題を大幅に減少させることができる。
【発明の効果】
【００３２】
以上説明したように、本発明による改善されたデータ加重平均化アルゴリズムを用いた動的素子整合方法によると、簡潔なアルゴリズムを通じて入力信号の適応性を有して順次単位素子の選択を擬似ランダムに行うことができるので、単位素子の反復的な選択によって発生されるインバンドトーンの問題を大幅減少することができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付した図面を参照して、本発明の望ましい実施例をより詳細に説明する。
＜実施例１＞
図２は、本発明の望ましい実施例による動的素子の整合方法が適用されるデルタシグマデータ変換器の概略的な構成を示すブロック図である。
【００３４】
図２を参照すると、デルタシグマデータ変換器１０００は、多重ビット変調器（Ｍｕｌｔｉ−ｂｉｔ  Ｍｏｄｕｌａｔｏｒ）１００、動的素子整合部（ＤＥＭ  Ｂｌｏｃｋ）２００、多重ビットデジタルアナログ変換器（Ｍｕｌｔｉ−ｂｉｔ  ＤＡＣ）３００、及びローパスフィルタ４００で構成される。
【００３５】
多重ビット変調器１００は、デジタル信号の入力を受け、ノイズ変形（Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）を行った後、Ｎビットのデジタルデータを出力する。出力されたＮビットのデジタルデータは、動的素子整合部２００のデータ加重平均化論理によってスイッチングされ、多重ビットデジタルアナログ変換器３００の内に存在する単位素子に入力された後、連続時間信号、即ち、アナログ信号に変換されて出力される。その後、ローパスフィルタ４００は、多重ビットデジタルアナログ変換器３００から出力されたアナログ信号のうち、不必要な帯域を除去して出力する。
【００３６】
図３は、図２に示したデルタシグマデータ変換器１０００のうち、動的素子の整合に関わる部分を示すブロック図であって、動的素子整合部２００及び多重ビットデジタルアナログ変換器３００の詳細構成を示している。
【００３７】
図３を参照すると、入力されるＮビットのデジタルデータは、動的素子整合部２００の制御部２１０に存在するデータ加重平均化アルゴリズム２１１による制御を受けるスイッチング部２２０によってスイッチングされ、複数の単位素子３１０に入力されてアナログ信号に変換される。
【００３８】
ここで、単位素子３１０は、デジタルデータをアナログ信号の形態、即ち、電流、電荷、または電圧に変換するのに用いることができる任意の回路素子である。例えば、スイッチされた（Ｓｗｉｃｈｅｄ）キャパシタデジタルアナログ変換器において、単位素子は、キャパシタとすることができる。また、電流セル（Ｃｕｒｒｅｎｔ  Ｃｅｌｌ）及び抵抗アレイなども用いることができる。
【００３９】
単位素子３１０から出力されるアナログ信号は、合算ノード３２０を介して合算された後、ローパスフィルタ４００に出力されるようになる。
図４は、本発明の望ましい第１実施例による動的素子整合方法の流れを示す順序図である。
図４を参照すると、まず、デジタルデータが入力されると（段階Ｓ１）、該当デジタルデータ値によって第１方向に単位素子を選択する（段階Ｓ２）。
【００４０】
その後、デジタルデータが基準単位素子を選択したかを判断し（段階Ｓ３）、もしデジタルデータが基準単位素子を選択すると、デジタルデータの最下位ビット（ＬＳＢ：Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の値を検査する（段階Ｓ４）。
【００４１】
もし、デジタルデータが基準単位素子を選択しないと、後続入力されるデジタルデータは方向の転換なしに前記第１方向に沿って単位素子を選択する。即ち、単位素子の選択方向をそのまま維持する(段階Ｓ６)。
【００４２】
ここで、基準単位素子は、複数の単位素子のうち、方向転換のために設定された単位素子であって、中間部分に位置する単位素子を基準単位素子として設定することが望ましい。
【００４３】
一方、デジタルデータの最下位ビット値を検査して（段階Ｓ４）、デジタルデータの最下位ビット値が奇数であると（段階Ｓ５）、後続入力されるデジタルデータは第１方向と反対方向である第２方向に沿って単位素子を選択する。即ち、単位素子の選択方向を転換する(段階Ｓ７)。
【００４４】
もし、デジタルデータの最下位ビットの値が奇数でないと、後続入力されるデジタルデータは、第１方向に沿って単位素子を選択する。即ち、単位素子の選択方向をそのまま維持する（段階Ｓ６）。
【００４５】
図５は、図４の動的素子整合方法の実行例を説明する概念図であって、入力される３ビットのデジタルデータを図４に示した過程にしたがって六つの単位素子、即ち、第１単位素子、第２単位素子、第３単位素子、第４単位素子、第５単位素子、及び第６単位素子にスイッチングするためのデータ加重平均化アルゴリズムの実行状態を示す。ここで、単位素子は、循環アルゴリズムによって円形に配置された概念である。即ち、第１単位素子と第６単位素子は隣接する単位素子といえる。
【００４６】
図５を参照すると、一番目にデジタルデータ２、即ち、「０１０」が入力されると、一番目の単位素子である第１単位素子から第１方向である右方向に二つの単位素子を選択する。即ち、第１単位素子と第２単位素子とが選択される。
【００４７】
本実施例１で、基準単位素子は、第３単位素子である。ここで、デジタルデータ２が方向転換条件である基準単位素子を選択しなかったため、後続入力されるデジタルデータは第１方向に単位素子を選択する。
【００４８】
その後、デジタルデータ４、即ち、「１００」が入力されると、第３単位素子から第１方向に第６単位素子までを選択する。ここで、前記デジタルデータ４が方向転換条件のうち、基準単位素子である第３単位素子を選択したが、最下位ビットが「０」、即ち、奇数でないので後続入力デジタルデータは、同一の第１方向に単位素子を選択する。
【００４９】
その後、デジタルデータ３、即ち、「０１１」が入力されると、第１単位素子から第１方向に第３単位素子までを選択する。ここで、デジタルデータ３が基準単位素子である第３単位素子を選択し、最下位ビットが「１」、即ち、奇数である。したがって、後続入力デジタルデータは、第１方向と反対方向である第２方向、即ち、左側に単位素子を選択する。
このような過程を通じて、後続順次入力されるデジタルデータ４、デジタルデータ５、及びデジタルデータ１は、第２方向に単位素子を選択する。
【００５０】
ここで、入力されるデジタルデータ１は、第３単位素子を選択し、最下位ビットの値が「１」であるので、後続入力されるデジタルデータは、第１方向に単位素子を選択する。
【００５１】
即ち、後続入力されるデジタルデータ３は、第１方向に単位素子を選択する。ここで、選択の開始ポイントは、前に第１方向に第３素子が最後に選択されたので、入力されるデジタルデータ３は、その後続の単位素子である第４単位素子から第５単位素子と第６単位素子を選択する。
【００５２】
その後、デジタルデータ５は、第１方向に単位素子を選択する。ここで、前記デジタルデータ５は、第３単位素子を選択し、最下位ビット値が「１」であるので、後続に入力されるデジタルデータは第１方向と反対方向である第２方向に単位素子を選択する。
【００５３】
この場合にも、前に第２方向に選択を行っていた終了ポイントが第３単位素子であるので、デジタルデータ２は、その後続単位素子である第１単位素子と第２単位素子とを選択する。その後、入力されるデジタルデータ４は、第２方向に第６単位素子、第５単位素子、第４単位素子、及び第３単位素子を選択する。
【００５４】
前述したように、本発明の第１実施例は、量子化レベルの中間地点でデジタルデータを点検して、中間部分に位置した基準単位素子を選択するデジタルデータの最下位ビットを検査した後、最下位ビットが奇数でないときは、前の進行方向をそのまま進行し、奇数である場合には、進行方向を転換するアルゴリズムを有する。
【００５５】
したがって、中間部分に位置した基準単位素子を選択するデジタルデータの最下位ビットが奇数である確率は、予め決められない十分にランダムな場合であるので、基本的なデータ加重平均化を行いながらポインタ位置はランダムに選択して単一素子が反復的に選択されることを防止できるようになる。即ち、簡潔なアルゴリズムを通じて入力されるデジタルデータに対する適応性を有し、擬似ランダムに順次に単位素子を選択することができる。
【００５６】
一方、データ加重平均化におけるインバンドトーン現象は、入力デジタルデータの大きさが小さいほど更に酷くなる傾向を示すので、中間部分に設定される基準単位素子を選択するデジタルデータの最下位ビットが奇数であるたびに毎度進行方向を変える代わり、入力デジタルデータの最下位ビットが奇数であり、かつ、データ値が小さい場合に対してのみ進行方向を変えるアルゴリズムも可能である。これは、第２実施例を通じて説明する。
【００５７】
＜実施例２＞
図６は、本発明の望ましい第２実施例による動的素子整合方法の流れを示す順序図である。
図６を参照すると、まず、デジタルデータが入力されると（段階Ｓ１１）、該当デジタルデータ値に応じて第１方向に単位素子を選択する（段階Ｓ１２）。
【００５８】
その後、デジタルデータが基準単位素子を選択したかを判断し（段階Ｓ１３）、もしデジタルデータが基準単位素子を選択すると、デジタルデータの最下位ビット値を検査する（段階Ｓ１４）。もし、デジタルデータが基準単位素子を選択しないと、後続入力されるデジタルデータは、第１方向に沿って単位素子を選択する。即ち、単位素子の選択方向をそのまま維持する(段階Ｓ１７)。
【００５９】
一方、デジタルデータの最下位ビット値を検査して（段階Ｓ１４）、デジタルデータの最下位ビットが奇数であると（段階Ｓ１５）、デジタルデータが基準データ値より小さいか検査する（段階Ｓ１６）。
【００６０】
ここで、デジタルデータの値が基準データ値より小さいと、後続入力されるデジタルデータは、第１方向の反対方向である第２方向に沿って単位素子を選択する。即ち、単位素子の選択方向を転換する（段階Ｓ１８）。デジタルデータが基準データ値より大きいと方向転換をしない（段階Ｓ１７）。
【００６１】
もし、デジタルデータの最下位ビット値が奇数でないと、後続入力されるデジタルデータは、第１方向に沿って単位素子を選択する。即ち、単位素子の選択方向をそのまま維持する（段階Ｓ１７）。
【００６２】
一方、方向転換条件が所定の数Ｑだけ発生したときにのみ方向を転換することも可能である。例えば、方向転換条件が３回発生した時点にのみ選択方向を転換するようにするのである。ここで、Ｑは、既に設定された数であってもよく、ランダムな数であってもよい。
【００６３】
図７は、図６の動的素子整合方法の実行例を説明する概念図であって、基準データ値が３である場合である。
図７を参照すると、一番目のデジタルデータ２から、デジタルデータ４、デジタルデータ３、デジタルデータ４、デジタルデータ５、デジタルデータ１、デジタルデータ３、及びデジタルデータ５は、前述した図５と同様に単位素子を選択する。
【００６４】
しかし、最後に入力されたデジタルデータ５の場合、第３単位素子を選択し、最下位ビット値が「１」であるので、後続に入力されて先の第１実施例の方向転換の条件は充足した。しかし、前記デジタルデータ５は、基準データ値である３より大きいので、方向転換条件を充足しない。
【００６５】
したがって、デジタルデータ５の後続に入力されるデジタルデータ２は、方向転換をせず、単位素子の選択方向である第１方向をそのまま維持する。
一方、前述した条件が充足するたびに方向を変える代わりに予め決められた間隔に左側または右側にシフトすることもできる。このような動的素子整合方法は、第３実施例を通じて説明される。
【００６６】
＜実施例３＞
図８は、本発明の望ましい実施例３による動的素子整合方法の流れを示す順序図である。
図８を参照すると、まず、デジタルデータが入力されると（段階Ｓ２１）、該当デジタルデータ値にしたがって、第１方向に単位素子を選択する（段階Ｓ２２）。
【００６７】
その後、デジタルデータが基準単位素子を選択したか否かを判断し（段階Ｓ２３）、前記デジタルデータが基準単位素子を選択すると、前記デジタルデータの最下位ビットの値を検査する（段階Ｓ２４）。
【００６８】
もし、デジタルデータが基準単位素子を選択しないと、後続入力されるデジタルデータは、シフトなしに選択された最後単位素子の後続単位素子から選択する(段階Ｓ２６)。
【００６９】
ここで、基準単位素子は、複数の単位素子のうち、シフトの判断のために設定された単位素子であって、中間部分に位置する単位素子を基準単位素子に設定することが望ましい。
【００７０】
一方、デジタルデータの最下位ビット値を検査して(段階Ｓ２４)、デジタルデータの最下位ビット値が奇数であると（段階Ｓ２５）、後続入力されるデジタルデータは、前記デジタルデータが選択した単位素子から左側または右側にＪ個の単位素子をシフトした位置に存在する単位素子から選択する（段階Ｓ２７）。ここで、Ｊは設定された値である。
【００７１】
もし、デジタルデータの最下位ビット値が奇数でないと、後続入力されるデジタルデータは、シフトなしに、最後に選択された単位素子の次に位置する単位素子から選択する（段階Ｓ２６）。
【００７２】
一方、このような第３実施例の場合にもシフト条件に、基準単位素子の選択可否と最下位ビットの奇数可否の以外に前述した基準データ値の超過可否を考慮できるのは勿論である。
【００７３】
また、シフト条件が発生するたびにシフトを発生させるのではなく、シフト条件がＱ回発生したときにポイントを移動してシフトを発生させることも可能である。ここで、Ｑは、既に設定された数であってもよく、ランダムな数であってもよい。
【００７４】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７５】
【図１】従来の単一ビット変調器が具備されたデルタシグマデータ変換器の構成を示すブロック図である。
【図２】本発明の望ましい実施例による動的素子整合方法が適用されるデルタシグマデータ変換器の概略的な構成を示すブロック図である。
【図３】図２に示したデルタシグマデータ変換器のうち、動的素子整合に関わる部分を示すブロック図である。
【図４】本発明の望ましい第１実施例による動的素子整合方法の流れを示す順序図である。
【図５】図４に示している動的素子整合方法の実行例を説明する概念図である。
【図６】本発明の望ましい第２実施例による動的素子整合方法の流れを示す順序図である。
【図７】図６に示している動的素子整合方法の実行例を説明する概念図である。
【図８】本発明の望ましい第３実施例による動的素子整合方法の流れを示す順序図である。
【符号の説明】
【００７６】
１００    多重ビット変調器
２００    動的素子整合部
２１０    制御部
２２０    スイッチング部
３００    多重ビットデジタルアナログ変換器
３１０    単位素子
３２０    合算ノード
４００    ローパスフィルタ
【図１】
2007060654.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007060654.tif 000009
【図８】
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