(57)【要約】【課題】  互いに固定された半導体パッケージ間における応力の発生を簡易に抑制する工夫がなされた積層型半導体パッケージ、この積層型半導体パッケージに用いられる半導体素子基板、および、この半導体素子基板を有する半導体パッケージを提供する。【解決手段】  半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージに用いられる半導体素子基板であって、半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、複数の素子実装部の相互間を繋ぐ、素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージであって、
半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、
前記複数の素子実装部の相互間をつなぐ、該素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを有する半導体素子基板を有する半導体パッケージを少なくとも１枚含むものであることを特徴とする積層型半導体パッケージ。
【請求項２】
半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージに用いられる半導体素子基板であって、
半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、
前記複数の素子実装部の相互間を繋ぐ、該素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを有することを特徴とする半導体素子基板。
【請求項３】
前記素子実装部が、前記半導体素子に導通する端子を有し、該端子を介して他の半導体素子基板に固定されるものであることを特徴とする請求項２記載の半導体素子基板。
【請求項４】
前記繋ぎ部が、前記素子実装部どうしを接着して繋いだ、弾性変形する接着剤であることを特徴とする請求項２記載の半導体素子基板。
【請求項５】
前記繋ぎ部が、前記素子実装部の材質と同等の材質を有する、該素子実装部の厚さよりも薄い板であることを特徴とする請求項２記載の半導体素子基板。
【請求項６】
前記繋ぎ部が、前記素子実装部の材質と同等の材質を有する、該素子実装部の厚さよりも薄い板と、該板に重なった弾性材とからなるものであることを特徴とする請求項２記載の半導体素子基板。
【請求項７】
半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージに用いられる該半導体パッケージであって、
半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、
前記複数の素子実装部の相互間を繋ぐ、該素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを備えた半導体素子基板を有するものであることを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子基板、この半導体素子基板とこの半導体素子基板上に実装された素子とを有する半導体パッケージ、および、この半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージに関する。
【背景技術】
【０００２】
従来より、電子機器には、半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが使用されている（例えば、特許文献１参照）。
【０００３】
近年、上記半導体パッケージを複数積層し、これら半導体パッケージを半田を介して電気的に接続しつつ互いに固定した積層型半導体パッケージが実用化されている。この積層型半導体パッケージは、半導体パッケージの組み合わせ変更が容易なことからシステム設計の自由度が上がるなどの利点を有している。
【特許文献１】特開２００４−２２８１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、異なる種類の半導体素子が実装された半導体パッケージは、温度変化に対する反り方も異なることから、従来の積層型半導体パッケージでは、半導体パッケージ間に発生した応力によって、半導体パッケージを互いに固定する半田付けが外れて接続不良が発生するおそれがある。
【０００５】
また、光軸調整がなされた光素子が実装された半導体パッケージ間で光接続が行われる積層型半導体パッケージであって、半導体パッケージどうしの固定が半田付けに比べ強化されているものにあっては、半導体パッケージ間に応力が発生すると、半導体素子基板に歪みが生じるおそれがあり、その場合には、光軸がずれて半導体パッケージ間の光接続が不安定になるおそれがある。
【０００６】
これに対し、種類は異なっていても反り方が似通った半導体パッケージを積層した積層型半導体パッケージを用いることが考えられるが、選別に手間がかかるという問題がある。
【０００７】
本発明は、上記事情に鑑み、互いに固定された半導体パッケージ間における応力の発生を簡易に抑制する工夫がなされた積層型半導体パッケージ、この積層型半導体パッケージに用いられる半導体素子基板、および、この半導体素子基板を有する半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明の半導体素子基板は、
半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージに用いられる半導体素子基板であって、
半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、
上記複数の素子実装部の相互間を繋ぐ、この素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを有することを特徴とする。
【０００９】
本発明の半導体素子基板は、他の半導体素子基板に固定されている場合の、この他の半導体素子基板との間における応力の発生を繋ぎ部により妨げることができる。したがって、積層型半導体パッケージに本発明の半導体素子基板を用いることで、互いに固定された半導体パッケージ間における応力の発生の抑制に寄与することができる。これにより、応力による素子実装部の歪みや、半導体素子基板を互いに固定する部分に対する負荷を軽減することができる。
【００１０】
ここで、本発明の半導体素子基板の素子実装部が、上記半導体素子に導通する端子を有し、この端子を介して他の半導体素子基板に固定されるものであることが好ましい。
【００１１】
上記素子実装部が、端子を介して他の半導体素子基板に固定されるものであると、この端子と他の半導体素子基板とを例えば半田を介して固定することで、その固定部分を、素子実装部に実装された半導体素子と他の半導体素子基板に実装された半導体素子との間の電気信号の伝送路としても利用することができる。
【００１２】
また、本発明の半導体素子基板の繋ぎ部は、上記素子実装部どうしを接着して繋いだ、弾性変形する接着剤であってもよい。この様にすると、応力の発生をより簡易に抑制することができる。
【００１３】
あるいは、上記素子実装部の材質と同等の材質を有する、この素子実装部の厚さよりも薄い板であってもよい。この様にすると、部品点数を増やさずに応力の発生をより簡易に抑制することができる。
【００１４】
さらには、上記素子実装部の材質と同等の材質を有する、この素子実装部の厚さよりも薄い板と、この板に重なった弾性材とからなるものであってもよい。
【００１５】
この様にすると、半導体素子基板の強度を過度に低下させずに、応力の発生をより簡易に抑制することができる。
【００１６】
上記目的を達成する本発明の半導体パッケージは、
半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージに用いられるこの半導体パッケージであって、
半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、
上記複数の素子実装部の相互間を繋ぐ、この素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを備えた半導体素子基板を有するものであることを特徴とするものであることを特徴とする。
【００１７】
上記目的を達成する本発明の積層型半導体パッケージは、
半導体素子基板と、その半導体素子基板上に実装された半導体素子とを有する半導体パッケージが複数積み重ねられ、各半導体パッケージの半導体素子基板が互いに固定されてなる積層型半導体パッケージであって、
半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部と、
上記複数の素子実装部の相互間をつなぐ、この素子実装部の剛性よりも弱い剛性を有する繋ぎ部とを有する半導体素子基板を有する半導体パッケージを少なくとも１枚含むものであることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、互いに固定された半導体パッケージ間において発生する応力による悪影響を軽減する工夫がなされた積層型半導体パッケージ、この積層型半導体パッケージに用いられる半導体素子基板、および、この半導体素子基板を有する半導体パッケージを提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を説明する。
【００２０】
図１は、本発明の積層型半導体パッケージの第１実施形態の断面図である。
【００２１】
図１に示す、本実施形態の積層型半導体パッケージ１は、電気信号を処理する処理用半導体素子１００が半導体素子基板に実装された第１半導体パッケージ１１と、半導体素子基板２０１にメモリ用半導体素子２００が実装された第２半導体パッケージ２０とが積層されたものであって、この積層型半導体パッケージ１の床面積よりも大きな面積の基板上に実装され、その基板上を伝送される電気信号に所定の処理を施すために使用されるタイプのものである。ここで、第１半導体パッケージ１１は、本発明の半導体パッケージの第１実施形態に相当する。
【００２２】
この積層型半導体パッケージ１を構成する第１半導体パッケージ１１は、４枚の基板片１１１１、１１２１、１１３１、１１４１（図２参照）が樹脂接着剤１１５で繋がれた半導体素子基板と、これら４つの基板片１１１１、１１２１、１１３１、１１４１に１つずつ実装された処理用半導体素子１００とを有するものである。ここで、４枚の基板片１１１１、１１２１、１１３１、１１４１が樹脂接着剤１１５で繋がれた半導体素子基板は、本発明の半導体素子基板の第１実施形態に相当する。また、樹脂接着剤１１５は、本発明にいう繋ぎ部の一例に相当する。尚、図１には、これら４つの基板片のうちの第１基板片１１１１と第２基板片１１２１とが示されている。
【００２３】
また、この積層型半導体パッケージ１を構成する第２半導体パッケージ２０は、１つのメモリ用半導体素子２００と、このメモリ用半導体素子２００が実装された半導体素子基板２０１とからなるものである。
【００２４】
この積層型半導体パッケージ１では、第２半導体パッケージ２０への第１半導体パッケージ１１の固定は、第１から第４までの各基板片１１１１、１１２１、１１３１、１１４１を第２半導体パッケージ２０の半導体素子基板２０１に半田４００を介して半田付けすることでなされており、図１には、第１基板片１１１１および第２基板片１１２１に、半田４００によるパッケージ固定用のパッド１１１２、１１２２が備えられ、第２半導体パッケージ２０の半導体素子基板２０１にも、固定用のパッド２０２が備えられている様子が示されている。
【００２５】
また、図１には、第１基板片１１１１および第２基板片１１２１に、実装されている処理用半導体素子１００とボンディングワイヤ５００を介して導通する導通用端子１１１３、１１２３が備えられ、また、第２半導体パッケージ２０にも、実装されているメモリ用半導体素子２００とボンディングワイヤ５００を介して導通する導通用端子２０３が備えられている様子も示されている。
【００２６】
この積層型半導体パッケージ１では、第１半導体パッケージ側の固定用端子１１１２、１１２２と第２半導体パッケージ側の固定用端子２０２が半田付けされていることでパッケージどうしが固定され、第１半導体パッケージ側の導通用端子１１１３、１１２３と第２半導体パッケージ側の導通用端子２０３が半田付けされていることで、第１半導体パッケージ１１で処理された電気信号が第２半導体パッケージ２０に伝送されるようになっていると共に、パッケージどうしの固定が強化されている。尚、図１には、これら半導体素子１００、２００がモールド樹脂３００によって密封されている様子も示されている。
【００２７】
図２は、図１に示す積層型半導体パッケージの上面図である。
【００２８】
図２には、第１基板片１１１１、第２基板片１１２１、第３基板片１１３１、および第４基板片１１４１が樹脂接着剤１１５により繋がれている様子が示されている。
【００２９】
図１および図２に示す積層型半導体パッケージ１では、第１半導体パッケージ１１と第２半導体パッケージ２０とが互いに固定されており、これら半導体パッケージ間に反り方の違いが存在していても、応力の発生は、第１半導体パッケージ１１の樹脂接着剤１１５の変形によって抑制される。したがって、本実施形態の積層型半導体パッケージ１によれば、互いに固定された半導体パッケージ間における応力の発生を簡易に抑制することができる。これにより、第１半導体パッケージ１１の第１基板片１１１１から第４基板片１１４１と、第２半導体パッケージ１２の半導体素子基板２０１とが互いに固定されている部分、即ち、固定用端子および導通用端子と半田との結合部分への負荷が軽減されることから、第１半導体パッケージ１１に実装されている半導体素子１００と第２半導体パッケージ２０に実装されているメモリ用半導体素子２００との間の導通不良の発生も抑制することができる。
【００３０】
図３は、本発明の積層型半導体パッケージの第２実施形態の断面図である。
【００３１】
図４は、図３に示す積層型半導体パッケージの上面図である。尚、図３および図４に示す部材で、図１および図２に示す部材と同じ種類の部材には、図１および図２において付されている符号と同じ符号が付されている。
【００３２】
図３および図４に示す、第２実施形態である積層型半導体パッケージ２と、図１および図２に示す、第１実施形態である積層型半導体パッケージ１との間の相違点は、第１半導体パッケージと第２半導体パッケージとの間での応力の発生を妨げる機構部分についてであるので、以下では、この機構部分についてのみ説明する。
【００３３】
第２施形態である積層型半導体パッケージ２では、図２に示すような第１基板片１１１１から第４基板片１１４１までを樹脂接着剤１１５で繋げた半導体素子基板を有する第１半導体パッケージ１１の代わりに、処理用半導体素子１００と、この処理用半導体素子１００が実装された１枚の半導体素子基板１２０とを有する第１半導体パッケージ１２が採用されている。ここで、この第１半導体パッケージ１２は、本発明の半導体パッケージの第２実施形態に相当する。
【００３４】
この第１半導体パッケージ１２には、１枚の半導体素子基板１２０を４つの領域に分割するように削り込んで厚みを薄くした薄板部１２０１を底とする溝１２０ａが形成されており、これら第１から第４までの各領域には、処理用半導体素子１００がそれぞれ実装されている。ここで、この半導体素子基板１２０は、本発明の半導体素子基板の第２実施形態に相当し、この薄板部１２０１が、本発明にいう繋ぎ部の一例に相当する。
【００３５】
図３および図４に示す積層型半導体パッケージ２では、これら半導体パッケージ間に反り方の違いが存在していても、応力の発生は、この基板１２０の溝１２０ａの存在によって抑制される。したがって、本実施形態の積層型半導体パッケージ２によれば、互いに固定された半導体パッケージ間における応力の発生を簡易に抑制することができる。これにより、第１半導体パッケージ１２の半導体素子基板１２０と第２半導体パッケージ２０の半導体素子基板２０１とが互いに固定されている部分への負荷が軽減されることから、第１半導体パッケージ１２に実装されている半導体素子１００と第２半導体パッケージ２０に実装されている半導体素子２００との間の導通不良の発生を抑制することができる。
【００３６】
図５は、本発明の積層型半導体パッケージの第３実施形態の断面図である。
【００３７】
図６は、図５に示す積層型半導体パッケージの上面図である。尚、図５および図６に示す部材で、図３および図４に示す部材と同じ種類の部材には、図３および図４において付されている符号と同じ符号が付されている。
【００３８】
図５に示す、第３実施形態である積層型半導体パッケージ３と、図３および図４に示す、第２実施形態である積層型半導体パッケージ２との間の相違点は、第１半導体パッケージと第２半導体パッケージとの間での応力の発生を妨げる機構部分に更に工夫を加えた点であるので、以下では、この工夫を加えた部分についてのみ説明する。
【００３９】
第３実施形態である積層型半導体パッケージ３では、第１半導体パッケージ１３を構成する半導体素子基板として、積層型半導体パッケージ２の第１半導体パッケージ１２に採用されている半導体素子基板１２０の溝１２０ａに樹脂接着剤１１５が充填されたものを採用している。ここで、この溝１２０ａの薄板部１２０１と、この薄板部１２０１の上に重ねられて充填されている樹脂接着剤１１５とが、本発明にいう繋ぎ部の一例に相当する。
【００４０】
図５および図６に示す積層型半導体パッケージ３では、半導体素子基板に設けられた溝１２０ａと、この溝１２０ａの薄板部１２０１の上に重ねられて充填されている樹脂接着剤１１５とによって、第１半導体パッケージ１３と第２半導体パッケージ２０との間に発生した応力が吸収されることから、第１半導体パッケージ１３の半導体素子基板１２０と第２半導体パッケージ２０の半導体素子基板２０１とが互いに固定されている部分への荷重を軽減することができる。したがって、第１半導体パッケージ１３に実装されている半導体素子１００と第２半導体パッケージ２０に実装されている半導体素子２００との間の導通不良の発生を抑制することができる。
【００４１】
尚、上述の実施形態においては、本発明の半導体素子基板として、半導体素子が実装されて他の半導体素子基板に固定される複数の素子実装部の相互間を、該素子実装部の剛性よりも弱い剛性を有する、樹脂接着剤１１５、薄板部１２０１、あるいは、これらを組み合わせたもので繋いだものを例に挙げて説明したが、本発明はこれらに限るものではなく、１枚の半導体素子基板を４つの領域に分割するように点線状に基板が打ち抜かれたものであってもよい。
【００４２】
また、上述の実施形態においては、本発明にいう半導体素子として、信号処理用の処理用半導体素子１００やメモリ用半導体素子２００を例に挙げて説明したが、本発明にいう半導体素子は、これに限られるものではなく、光信号と電気信号との間で変換を担う光半導体素子であってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の積層型半導体パッケージの第１実施形態の断面図である。
【図２】図１に示す積層型半導体パッケージの上面図である。
【図３】本発明の積層型半導体パッケージの第２実施形態の断面図である。
【図４】図３に示す積層型半導体パッケージの上面図である。
【図５】本発明の積層型半導体パッケージの第３実施形態の断面図である。
【図６】図５に示す積層型半導体パッケージの上面図である。
【符号の説明】
【００４４】
１、２、３  積層型半導体パッケージ
１１、１２、１３  第１半導体パッケージ
１００  処理用半導体素子
１１１１  第１基板片
１１１２、１１２２  パッド
１１１３、１１２３  端子
１１２１  第２基板片
１１３１  第３基板片
１１４１  第４基板片
１１５  樹脂接着剤
１２０  半導体素子基板
１２０ａ  溝
１２０１  薄板部
２０  第２半導体パッケージ
２００  メモリ用半導体素子
２０１  半導体素子基板
２０２  パッド
２０３  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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