(57)【要約】【課題】  ピン接続箇所のデザインルール違反を可能な限り生じないように概略配線を行う。【解決手段】  スタンダードセルの情報に、ピン接続箇所で発生するデザインルール違反の発生確率を示すパラメータを付与したライブラリデータ２０１を概略配線処理装置２０３内のライブラリ情報読み込み処理部２１０にて読み込み、格子分割処理部２２０にて格子状に分割されたチップ領域を通過する概略配線の密度を、概略配線密度処理部２３０および配線経路決定処理部２４０にて付与されたパラメータを基に、デザインルール違反の発生確率の高いピン接続箇所の配線密度が小さくなるよう設定する。【選択図】    図２
2007026170.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の自動レイアウト方法において、
前記半導体集積回路内のスタンダードセルごとに、このスタンダードセルの有するピンへの配線接続箇所におけるデザインルール違反の発生確率を示すパラメータを、少なくとも１つ、前記スタンダードセルの情報に付与するパラメータ付与ステップと、
前記付与されたパラメータを考慮し、前記デザインルール違反の発生確率が高い程前記配線接続箇所の配線密度を低くなるように設定して、前記半導体集積回路の概略配線を行う概略配線処理ステップとを含む
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項２】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、各々の前記スタンダードセルの情報に対し、前記パラメータが１つづつ付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項３】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、各々の前記スタンダードセルの情報に対し、複数の前記パラメータが付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項４】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、重み付けを行った前記パラメータが前記スタンダードセルの情報に付与され、
前記概略配線処理ステップでは、前記パラメータ付与ステップにおいて付与された前記重み付きパラメータに基づいて、前記重み付けに応じた前記配線密度に設定することにより、前記半導体集積回路の概略配線が行われる
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項５】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記概略配線処理ステップは、前記半導体集積回路が形成されるチップ領域を格子状に分割する格子分割ステップと、
前記格子分割ステップにおける分割により生じた各単位格子と前記スタンダードセルとの位置関係を考慮し、前記配線密度を低く抑える割合を前記単位格子ごとに決定する概略配線密度調整ステップとを含む
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項６】
請求項５記載の半導体集積回路の自動レイアウト方法において、
前記概略配線密度調整ステップでは、前記各単位格子内に存在する前記スタンダードセルの面積に応じて、前記配線密度を低く抑える割合が決定される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項７】
請求項５記載の半導体集積回路の自動レイアウト方法において、
前記概略配線密度調整ステップでは、１つのスタンダードセルが複数の単位格子にまたがって存在する場合、前記１つのスタンダードセルが前記複数の単位格子のそれぞれに占める面積に応じた前記パラメータを前記単位格子のそれぞれに割振り、前記配線密度を低く抑える割合が決定される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項８】
請求項５記載の半導体集積回路の自動レイアウト方法において、
前記概略配線処理ステップは、前記概略配線の経路決定のためのコスト計算を行う際、候補経路上に存在する複数の前記単位格子ごとに決定した前記配線密度を低く抑える割合を考慮して、前記概略配線経路を決定する配線経路決定ステップを含む
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項９】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン形状に基づいて算出され、且つ前記スタンダードセルの情報に付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項１０】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン数に基づいて算出され、且つ前記スタンダードセルの情報に付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項１１】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン密度に基づいて算出され、且つ前記スタンダードセルの情報に付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項１２】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、前記パラメータを前記スタンダードセルのピンが使用するレイヤ数に基づいて算出され、且つ前記スタンダードセルの情報に付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項１３】
請求項１記載の半導体集積回路の自動レイアウト方法において、
前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン形状、ピン数、ピン密度、及び前記ピンが使用するレイヤ数に対して、それぞれに重み付けを行った合算値に基づいて算出され、且つ前記スタンダードセルの情報に付与される
ことを特徴とする半導体集積回路の自動レイアウト方法。
【請求項１４】
半導体集積回路の自動レイアウトプログラムにおいて、
前記半導体集積回路内のスタンダードセルごとに、このスタンダードセルの有するピンへの配線接続箇所におけるデザインルール違反の発生確率を示すパラメータを、少なくとも１つ、前記スタンダードセルの情報に付与するパラメータ付与ステップと、
前記付与されたパラメータを考慮し、前記デザインルール違反の発生確率が高い配線接続箇所の配線密度を低く設定して、前記半導体集積回路の概略配線を行う概略配線処理ステップとからなる処理をコンピュータに実行させるための半導体集積回路の自動レイアウトプログラム。
【請求項１５】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのそれぞれに対し、前記パラメータを１つづつ付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項１６】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのそれぞれに対し、複数の前記パラメータを付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項１７】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのそれぞれに対する重み付けを行い、
前記概略配線処理ステップでは、前記パラメータ付与ステップにおいて付与した前記重み付きパラメータに基づいて前記概略配線密度を減らす割合を調整することにより、前記パラメータの影響力を任意に調整する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項１８】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記概略配線処理ステップでは、前記半導体集積回路が形成されるチップ領域を格子状に分割する格子分割ステップと、
前記格子分割ステップにおいて分割された各単位格子と前記スタンダードセルとの位置関係を考慮し、前記概略配線密度を減らす割合を前記単位格子ごとに決定する概略配線密度調整ステップとからなる処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項１９】
請求項１８記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記概略配線密度調整ステップでは、前記単位格子内に存在する前記スタンダードセルの面積に応じ、前記概略配線密度を減らす割合を算出する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２０】
請求項１８記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記概略配線密度調整ステップでは、１つのスタンダードセルが複数の単位格子にまたがって存在する場合、それぞれの単位格子を締める面積を元に、パラメータをそれぞれの単位格子に割振り、前記概略配線密度を減らす割合を算出する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２１】
請求項１８記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記概略配線処理ステップは、前記概略配線経路決定のコスト計算を行う際、候補経路上に存在する複数の前記単位格子を考慮して、前記概略配線経路を決定する処理をコンピューターに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２２】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのピン形状に基づいて算出したパラメータを付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２３】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのピン数に基づいて算出したパラメータを付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２４】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのピン密度に基づいて算出したパラメータを付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２５】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのピンが使用するレイヤ数に基づいて算出したパラメータを付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２６】
請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータ付与ステップでは、前記スタンダードセルのピン形状、ピン数、ピン密度、及び前記ピンが使用するレイヤ数に対して、それぞれに重み付けを行った合算値に基づいて算出したパラメータを付与する処理をコンピュータに実行させる
ことを特徴とする半導体集積回路の自動レイアウトプログラム。
【請求項２７】
請求項１４〜２６の何れか１項に記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータを論理ライブラリ情報の中に記述する処理をコンピュータに実行させるための半導体集積回路の自動レイアウトプログラム。
【請求項２８】
請求項１４〜２６の何れか１項に記載の半導体集積回路の自動レイアウトプログラムにおいて、
前記パラメータを別途、設定ファイル中に記述する処理をコンピュータに実行させるための半導体集積回路の自動レイアウトプログラム。
【請求項２９】
半導体集積回路の自動レイアウト装置において、
請求項１４〜２６の何れか１項に記載の半導体集積回路の自動レイアウトプログラムを格納するプログラム記憶装置と、
レイアウトデータを格納するデータ記憶装置と、
前記プログラム記憶装置に格納した前記プログラム、及び前記データ記憶装置に格納した前記レイアウトデータを用いて実行処理を行う演算処理装置とを備えた
ことを特徴とする半導体集積回路の自動レイアウト装置。
【請求項３０】
請求項２９記載の半導体集積回路の自動レイアウト装置において、
前記プログラム記憶装置には、請求項１４〜２６に記載の半導体集積回路の自動レイアウトプログラムが全て格納されている
ことを特徴とする半導体集積回路の自動レイアウト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計に際して、配線収束性を考慮した概略配線経路を決定する自動レイアウト方法、自動レイアウトプログラム、および自動レイアウト装置に関するものである。
【背景技術】
【０００２】
近年、半導体の製造プロセスの微細化が進み、半導体集積回路の設計においては配線遅延時間の影響が無視できない。信号遅延時間はセル遅延時間と配線遅延時間とに大別することができる。以前では、セル遅延時間が支配的であったため、論理回路を設計する段階で半導体集積回路の信号遅延を見積もることが容易であった。しかし、プロセスの微細化によって配線間容量が増加し、配線遅延時間が支配的となった。これにより、半導体集積回路の信号遅延を見積もるためには、レイアウト設計を行い、セル間の距離に基づく配線遅延時間を考慮する必要がある。そこで、概略配線と呼ばれる仮想的な配線経路を用い、配線容量や配線抵抗を算出し、これら配線容量や配線抵抗を考慮して配線遅延時間を見積もる方法が主流となりつつある。概略配線は、スタイナー木と呼ばれる構造などを用いて、セル間の接続経路を見積もる。そして最終的には、概略配線経路を元に、詳細配線と呼ばれる実際の配線を行うことにより、見積もりと大きく異ならない配線容量・配線抵抗でレイアウトを完了することが可能となる。このレイアウト方法については、例えば、非特許文献１に記載がある。
【０００３】
一般的に、レイアウト設計において重要なのは、タイミング収束と配線収束である。タイミング収束を行うためには、レイアウト設計の早期の段階で、概略配線に基づくタイミング設計を行うことが必要である。また、配線収束においては、後工程にて実際の配線を行うことができるよう、概略配線の経路を設定することが重要である。従来は概略配線の検討を十分に行うと、最終的にデザインルール違反の無い配線を完了することが可能であった。
【非特許文献１】小島  郁太郎、「システムＬＳＩ時代のＥＤＡ、論理合成と自動レイアウトが合体」、日経エレクトロニクス１９９９年８／２３号（日経ＢＰ社）、ｐ．５１−５８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、スタンダードセルのサイズ縮小にともない、スタンダードセルのピンへの配線接続箇所においてデザインルール違反が発生するケースが多くなっている。そして、概略配線の段階では、ピンとそのピンに接続される配線とによって生じるデザインルール違反を見積もることができず、詳細配線後に手動でデザインルール違反を修正する必要が散見され、設計工数が増加するという課題が顕在化している。
【０００５】
本発明は、上記課題に鑑み、ピン接続箇所のデザインルール違反を可能な限り生じないように概略配線を行うことを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明では、ピン接続箇所のデザインルール違反の発生確率を、ピンの特徴に基づく指標を用いたパラメータで表し、このパラメータをスタンダードセルの情報に付与し、概略配線を行う際にこのパラメータを考慮する。これにより、概略配線段階で、ピン接続箇所のデザインルール違反を考慮した配線設計を行う。具体的には、ピン接続箇所のうち、デザインルール違反を発生する確率が高いところの概略配線密度が低くなるように設定する。
【０００７】
すなわち、請求項１記載の発明の半導体集積回路の自動レイアウト方法は、前記半導体集積回路内のスタンダードセルごとに、このスタンダードセルの有するピンへの配線接続箇所におけるデザインルール違反の発生確率を示すパラメータを、少なくとも１つ、前記スタンダードセルの情報に付与するパラメータ付与ステップと、前記付与されたパラメータを考慮し、前記デザインルール違反の発生確率が高い程前記配線接続箇所の配線密度を低くなるように設定して、前記半導体集積回路の概略配線を行う概略配線処理ステップとを含むことを特徴とする。
【０００８】
請求項２記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、各々の前記スタンダードセルの情報に対し、前記パラメータが１つづつ付与されるとを特徴とする。
【０００９】
請求項３記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、各々の前記スタンダードセルの情報に対し、複数の前記パラメータが付与されることを特徴とする。
【００１０】
請求項４記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、重み付けを行った前記パラメータが前記スタンダードセルの情報に付与され、前記概略配線処理ステップでは、前記パラメータ付与ステップにおいて付与された前記重み付きパラメータに基づいて、前記重み付けに応じた前記配線密度に設定することにより、前記半導体集積回路の概略配線が行われることを特徴とする。
【００１１】
請求項５記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記概略配線処理ステップは、前記半導体集積回路が形成されるチップ領域を格子状に分割する格子分割ステップと、前記格子分割ステップにおける分割により生じた各単位格子と前記スタンダードセルとの位置関係を考慮し、前記配線密度を低く抑える割合を前記単位格子ごとに決定する概略配線密度調整ステップとを含むことを特徴とする。
【００１２】
請求項６記載の発明は、請求項５記載の半導体集積回路の自動レイアウト方法において、前記概略配線密度調整ステップでは、前記各単位格子内に存在する前記スタンダードセルの面積に応じて、前記配線密度を低く抑える割合が決定されることを特徴とする。
【００１３】
請求項７記載の発明は、請求項５記載の半導体集積回路の自動レイアウト方法において、前記概略配線密度調整ステップでは、１つのスタンダードセルが複数の単位格子にまたがって存在する場合、前記１つのスタンダードセルが前記複数の単位格子のそれぞれに占める面積に応じた前記パラメータを前記単位格子のそれぞれに割振り、前記配線密度を低く抑える割合が決定されることを特徴とする。
【００１４】
請求項８記載の発明は、請求項５記載の半導体集積回路の自動レイアウト方法において、前記概略配線処理ステップは、前記概略配線の経路決定のためのコスト計算を行う際、候補経路上に存在する複数の前記単位格子ごとに決定した前記配線密度を低く抑える割合を考慮して、前記概略配線経路を決定する配線経路決定ステップを含むことを特徴とする。
【００１５】
請求項９記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン形状に基づいて算出され、且つ前記スタンダードセルの情報に付与されることを特徴とする。
【００１６】
請求項１０記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン数に基づいて算出され、且つ前記スタンダードセルの情報に付与されることを特徴とする。
【００１７】
請求項１１記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン密度に基づいて算出され、且つ前記スタンダードセルの情報に付与されることを特徴とする。
【００１８】
請求項１２記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、前記パラメータを前記スタンダードセルのピンが使用するレイヤ数に基づいて算出され、且つ前記スタンダードセルの情報に付与されることを特徴とする。
【００１９】
請求項１３記載の発明は、請求項１記載の半導体集積回路の自動レイアウト方法において、前記パラメータ付与ステップでは、前記パラメータが前記スタンダードセルのピン形状、ピン数、ピン密度、及び前記ピンが使用するレイヤ数に対して、それぞれに重み付けを行った合算値に基づいて算出され、且つ前記スタンダードセルの情報に付与されることを特徴とする。
【００２０】
請求項１４記載の発明の半導体集積回路の自動レイアウトプログラムは、前記半導体集積回路内のスタンダードセルごとに、このスタンダードセルの有するピンへの配線接続箇所におけるデザインルール違反の発生確率を示すパラメータを、少なくとも１つ、前記スタンダードセルの情報に付与するパラメータ付与ステップと、前記付与されたパラメータを考慮し、前記デザインルール違反の発生確率が高い配線接続箇所の配線密度を低く設定して、前記半導体集積回路の概略配線を行う概略配線処理ステップとからなる処理をコンピュータに実行させることを特徴とする。
【００２１】
請求項１５記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのそれぞれに対し、前記パラメータを１つづつ付与する処理をコンピュータに実行させることを特徴とする。
【００２２】
請求項１６記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのそれぞれに対し、複数の前記パラメータを付与する処理をコンピュータに実行させることを特徴とする。
【００２３】
請求項１７記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのそれぞれに対する重み付けを行い、前記概略配線処理ステップでは、前記パラメータ付与ステップにおいて付与した前記重み付きパラメータに基づいて前記概略配線密度を減らす割合を調整することにより、前記パラメータの影響力を任意に調整する処理をコンピュータに実行させることを特徴とする。
【００２４】
請求項１８記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記概略配線処理ステップでは、前記半導体集積回路が形成されるチップ領域を格子状に分割する格子分割ステップと、前記格子分割ステップにおいて分割された各単位格子と前記スタンダードセルとの位置関係を考慮し、前記概略配線密度を減らす割合を前記単位格子ごとに決定する概略配線密度調整ステップとからなる処理をコンピュータに実行させることを特徴とする。
【００２５】
請求項１９記載の発明は、請求項１８記載の半導体集積回路の自動レイアウトプログラムにおいて、前記概略配線密度調整ステップでは、前記単位格子内に存在する前記スタンダードセルの面積に応じ、前記概略配線密度を減らす割合を算出する処理をコンピュータに実行させることを特徴とする。
【００２６】
請求項２０記載の発明は、請求項１８記載の半導体集積回路の自動レイアウトプログラムにおいて、前記概略配線密度調整ステップでは、１つのスタンダードセルが複数の単位格子にまたがって存在する場合、それぞれの単位格子を締める面積を元に、パラメータをそれぞれの単位格子に割振り、前記概略配線密度を減らす割合を算出する処理をコンピュータに実行させることを特徴とする。
【００２７】
請求項２１記載の発明は、請求項１８記載の半導体集積回路の自動レイアウトプログラムにおいて、前記概略配線処理ステップは、前記概略配線経路決定のコスト計算を行う際、候補経路上に存在する複数の前記単位格子を考慮して、前記概略配線経路を決定する処理をコンピューターに実行させることを特徴とする。
【００２８】
請求項２２記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのピン形状に基づいて算出したパラメータを付与する処理をコンピュータに実行させることを特徴とする。
【００２９】
請求項２３記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのピン数に基づいて算出したパラメータを付与する処理をコンピュータに実行させることを特徴とする。
【００３０】
請求項２４記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのピン密度に基づいて算出したパラメータを付与する処理をコンピュータに実行させることを特徴とする。
【００３１】
請求項２５記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのピンが使用するレイヤ数に基づいて算出したパラメータを付与する処理をコンピュータに実行させることを特徴とする。
【００３２】
請求項２６記載の発明は、請求項１４記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータ付与ステップでは、前記スタンダードセルのピン形状、ピン数、ピン密度、及び前記ピンが使用するレイヤ数に対して、それぞれに重み付けを行った合算値に基づいて算出したパラメータを付与する処理をコンピュータに実行させることを特徴とする。
【００３３】
請求項２７記載の発明は、請求項１４〜２６の何れか１項に記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータを論理ライブラリ情報の中に記述する処理をコンピュータに実行させることを特徴とする。
【００３４】
請求項２８記載の発明は、請求項１４〜２６の何れか１項に記載の半導体集積回路の自動レイアウトプログラムにおいて、前記パラメータを別途、設定ファイル中に記述する処理をコンピュータに実行させることを特徴とする。
【００３５】
請求項２９記載の発明の半導体集積回路の自動レイアウト装置は、請求項１４〜２６の何れか１項に記載の半導体集積回路の自動レイアウトプログラムを格納するプログラム記憶装置と、レイアウトデータを格納するデータ記憶装置と、前記プログラム記憶装置に格納した前記プログラム、及び前記データ記憶装置に格納した前記レイアウトデータを用いて実行処理を行う演算処理装置とを備えたことを特徴とする。
【００３６】
請求項３０記載の発明は、請求項２９記載の半導体集積回路の自動レイアウト装置において、前記プログラム記憶装置には、請求項１４〜２６に記載の半導体集積回路の自動レイアウトプログラムが全て格納されていることを特徴とする。
【００３７】
以上のように、請求項１〜３０記載の発明では、半導体集積回路内のスタンダードセルのピンへの配線接続箇所に関するデザインルール違反の発生確率を示すパラメータを、スタンダードセル毎にそのレイアウト情報に付与し、この付与したパラメータに基づいて、前記配線接続箇所に生じるデザインルール違反の発生確率が高いほど、配線接続箇所の配線密度を低く抑えるように概略配線設計を行うので、概略配線段階において特に問題となるスタンダードセルのピン周辺のデザインルール違反を抑えることができ、概略配線段階のデザインルール違反を大幅に抑えることが可能となる。
【発明の効果】
【００３８】
以上説明したように、請求項１〜３０記載の発明によれば、半導体集積回路の設計において、従来では考慮できなかったスタンダードセルのピン接続箇所（ピンアクセス箇所）で発生するデザインルール違反の発生確率を、ピンの特性に基づくパラメータで表し、このパラメータを使用して、デザインルール違反の発生確率が高いと思われる単位格子内の概略配線密度の量を低く抑えておくことにより、デザインルール違反の発生率の低下と、詳細配線における修正の容易化が実現され、半導体集積回路の設計期間の短縮が可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４０】
まず、全体の処理フローについて説明する。
【００４１】
全体の処理フローは、スタンダードセルにパラメータ付与を行う処理と概略配線を行う処理とに大きく分かれる。これらの処理を行う構成を、パラメータ付与の処理を行う部分を示す図１と、概略配線の処理を行う部分を示す図２に示している。
【００４２】
図１において、１０１は、パラメータが付与される前のスタンダードセルの情報が格納されたライブラリデータである。１０２は、ライブラリーデータ１０１を受けて、このライブラリーデータ１０１に格納されたスタンダードセルに対するパラメータ付与の処理を行うパラメータ付与処理装置である。そして、このパラメータ付与処理装置１０２において、パラメータの付与されたスタンダードセルを格納したライブラリーデータ１０５が出力される。ここで、ライブラリーデータ１０１と、パラメータ付与処理装置１０２内における途中の細かな処理結果とがデータ記憶装置１０３に格納され、また、処理プログラムはプログラム記憶装置１０４に格納される。尚、パラメータ付与処理装置１０２の詳細については、後ほど説明を行う。
【００４３】
一方、図２は概略配線を行う処理を示している。２０１は、パラメータ付与処理装置１０２においてパラメータが付与されたスタンダードセルの情報が格納されたライブラリーデータであって、図１におけるライブラリーデータ１０５と同じである。そして、２０２は、概略配線前のレイアウトデータである。２０３は、ライブラリーデータ２０１及びレイアウトデータ２０２を受けて、概略配線処理を行い、概略配線後のレイアウトデータ２０６を出力する概略配線処理装置である。ここで、ライブラリーデータ２０１と、概略配線処理装置２０３内における途中の細かな処理結果とがデータ記憶装置２０４に格納され、また、処理プログラムはプログラム記憶装置２０５に格納される。尚、概略配線処理装置２０３の詳細については、後ほど説明を行う。
【００４４】
以上のパラメータ付与処理装置１０２と概略配線処理装置２０３とによる処理が、コンピュータの演算処理装置によって実行される。
【００４５】
次に、パラメータ付与処理装置１０２の詳細について説明を行う。
【００４６】
図１に示すように、パラメータ付与処理装置１０２は、ライブラリ情報読出し処理部１１０、パラメータ計算処理部１２０、パラメータ付与処理部１３０、及びライブラリ情報書き出し処理部１４０から構成されている。
【００４７】
先ず、ライブラリーデータ１０１がパラメータ付与処理装置１０２内のライブラリ情報読み込み処理部１１０に読み込まれる（ライブラリ情報読み込みステップ）。
【００４８】
次に、ライブラリ情報読み込み処理部１１０に読み込まれたライブラリーデータ１０１から得られるスタンダードセルの形状に関する情報がパラメータ計算処理部１２０に読み込まれ、これを元にピン接続箇所で発生するデザインルール違反の発生確率を示すパラメータが算出される。ここで、図３は、あるスタンダードセル３０１を示しており、３０２はあるレイヤのピンであり、３０３は別のレイヤのピンを示している。パラメータ計算処理部１２０では、このようなスタンダードセル３０１の持つピン３０２やピン３０３に関する情報からいくつかの指標を抽出し、この抽出した指標に基づいてパラメータが算出される（パラメータ計算処理ステップ）。以下（１−１）〜（１−６）に、この指標の具体例を示す。
【００４９】
（１−１）ピン形状を指標としてパラメータを算出する場合：
ピン形状が非矩形であり、複雑に入り組んでいるほど、ピン接続を行った際にデザインルール違反が発生する確率が高い。このピン形状の複雑性は、ピンの辺の数をパラメータとして定量的に示すことができる。従って、ピンの辺の数の合計が多いほど、ピン形状が複雑であると言える。この指標は、デザインルール違反の発生確率が、スタンダードセルのピン形状に依存するライブラリに対して有効である。
【００５０】
（１−２）ピン数を指標としてパラメータを算出する場合：
１つのスタンダードセルに、ピンの数が多いほど、ピン接続を行った際にデザインルール違反が発生する確率が高い。この指標は、デザインルール違反の発生確率が、スタンダードセルのピン数に依存するライブラリに対して有効である。
【００５１】
（１−３）ピン密度を指標としてパラメータを算出する場合：
１つのスタンダードセルの面積の内、ピンが占める面積が高いほど、ピン接続を行った際にデザインルール違反が発生する確率が高い。この指標は、デザインルール違反の発生確率が、スタンダードセルのピン密度に依存するライブラリに対して有効である。
【００５２】
（１−４）ピンが使用するレイヤ数を指標としてパラメータを算出する場合：
１つのスタンダードセルが持つピンが、複数のレイヤを使用するほど、ピン接続を行った際にデザインルール違反が発生する確率が高い。この指標は、デザインルール違反の発生確率が、スタンダードセルのピンが使用するレイヤ数に依存するライブラリに対して有効である。
【００５３】
（１−５）上記（１−１）から（１−４）の組合せを指標としてパラメータを算出する場合：
それぞれ重み付けを行い、１つの指標にまとめる。この指標は、デザインルール違反の発生確率が、上記（１−１）〜（１−４）に示した要因に対して複合的に依存するライブラリに対して有効である。
【００５４】
（１−６）上記（１−１）から（１−４）の複数のパラメータを１つのスタンダードセルに持たせる場合：
例えば、ピン密度に関しては、レイヤごとにパラメータを持たせることにより、レイヤごとのデザインルール違反発生確率を示すことが可能となり、概略配線を行う際に、より配線資源を有効に利用することが可能となる。
【００５５】
以上の指標に関して、スタンダードセルがピン以外の用途で配線を持つような場合、この配線もピンとして考えると、同様のアルゴリズムでピン接続箇所のデザインルール違反発生確率をもとに概略配線を行うことが可能となる。
【００５６】
上記のようにして求めたパラメータは、スタンダードセルの情報に付与されて（パラメータ付与処理ステップ）データベース中に格納される。
【００５７】
そして、パラメータが付与されてデータベース中に格納されたスタンダード情報は、ライブラリ情報書き出し処理部１４０によりデータベースから書き出され（ライブラリ情報書き出し処理ステップ）、パラメータ付与後のライブラリデータ１０５として出力される。
【００５８】
次に、概略配線処理装置２０３の詳細について説明を行う。
【００５９】
図２に示すように、概略配線処理装置２０３は、ライブラリ情報読み込み処理部２１０、格子分割処理部２２０、概略配線密度処理部２３０、及び配線経路決定処理部２４０から構成されている。
【００６０】
先ず、ライブラリーデータ２０１（図１のライブラリーデータ１０５）が読み込まれ、パラメータが付与されたスタンダードセルの情報がデータベースに格納される（ライブラリ情報読み込み処理ステップ）。
【００６１】
次に、概略配線前のレイアウトデータ２０２が読み込まれ、このレイアウトデータ２０２のチップ領域が格子状の領域に分割される（格子分割処理ステップ）。ここで、このチップ領域の分割について、図４を用いて説明する。図４の４０１は、チップ領域の全体を示している。このチップ領域４０１を破線で示すように分割したそれぞれの領域４０２は、単位格子と呼ばれる。そして、４０３はスタンダードセルを示している。この図４では、単位格子４０２の形状は、説明の便宜上、矩形としており、その矩形の一辺の長さはスタンダードセル４０３の高さに揃えている例を示している。尚、この単位格子４０２の形状やその一辺の長さは、この例に限定されず、その他、種々の形状、長さに設定できる。
【００６２】
チップ領域４０１が図４に示すように格子分割された後、概略配線密度処理部２３０では、単位格子４０２内に存在するスタンダードセル４０３のパラメータをもとに、単位格子４０２ごとに概略配線密度を制御するための値が求められる（概略配線密度処理ステップ）。以下（２−１）及び（２−２）に、この概略配線密度を制御するための値の算出例を示す。
【００６３】
（２−１）１つのスタンダードセルが１つの単位格子内に収まっている場合：
スタンダードセルのパラメータと、スタンダードセルが単位格子に占める面積の割合を掛け合わせ、それらをスタンダードセルの数だけ累積する。例えば、ある単位格子内に２つのスタンダードセルが存在し、１つはパラメータＰ１で単位格子内に占める面積がＡ１％、もう１つはパラメータＰ２で単位格子内に占める面積がＡ２％、とした場合、この単位格子が持つ概略配線密度を制御するための値はＰ１×Ａ１／１００＋Ｐ２×Ａ２／１００（≦１）と表される。
【００６４】
（２−２）１つのスタンダードセルが複数の単位格子内にまたがって存在する場合：
それぞれの単位格子内に占める面積とスタンダードセルが持つパラメータとを掛け合わせ、それぞれの単位格子内に割り当てる。例えば、パラメータＰを持つ１つのスタンダードセルが、２つの単位格子にまたがって存在する場合、一方の単位格子にこのスタンダードセルが占める面積割合がＢ１％、もう一方の単位格子にこのスタンダードセルが占める面積がＢ２％の場合、それぞれの単位格子が持つ概略配線密度を制御するための値は、Ｐ×Ｂ１／１００（≦１）、Ｐ×Ｂ２／１００（≦１）と表される。
【００６５】
１つの単位格子につき、概略配線密度を制御するための値を算出する際は、上述の法則にもとづいて算出する。
【００６６】
そして、単位格子ごとに通過可能な概略配線の本数を算出する。例えば、何もなければ単位格子上にＣ本の概略配線が通過可能だとする。この単位格子が持つ概略配線密度を制御するための値がＸであった場合（例えば、Ｘ＝Ｐ１×Ａ１／１００＋Ｐ２×Ａ２／１００）、Ｃ×Ｘ本（≦Ｃ）の概略配線が通過可能であるとする。
【００６７】
また、重み付けによって、概略配線密度を制御する値を変化させることも可能である。例えば、何もなければ単位格子上にＣ本の概略配線が通過可能だとする。この単位格子が持つ概略配線密度を制御するための値がＸだった場合、このＸの重みをｗとした場合、
Ｃ×ｗＸ本（≦Ｃ）の概略配線を通過可能とする。この重みを持たせることにより、ピン接続箇所におけるデザインルール違反の発生確率を、より貪欲に考慮する、もしくはより楽観的に考慮する、という制御が可能となる。
【００６８】
以上について、１つのスタンダードセルが持つパラメータが１つの場合、単位格子が持つ概略配線密度を制御するための値も１つである。その一方で、１つのスタンダードセルが持つパラメータが複数の場合、単位格子が持つ概略配線密度を制御するための値も複数である。
【００６９】
以上のようにして求められた概略配線密度を制御する値に基づいて、配線経路決定処理部２４０では、概略配線が行われる（配線経路決定処理ステップ）。この概略配線を行うためのアルゴリズムは、従来と同様のスタイナー木などの構造がもとになる。概略配線の経路を決定する際のコスト計算において、複数の経路が同じコストであると算出された場合、経路上の単位格子４０２が持つ、概略配線の密度を制御するための値がコストに計上される。これにより、よりデザインルール違反発生確率を抑制することが可能となる。
【００７０】
そして、概略配線処理装置２０３から、概略配線後のレイアウトデータ２０６が出力され、処理が次のフェーズに渡される。
【００７１】
以上のように、本実施の形態では、単位格子ごとにデザインルール違反の発生確率にもとづく概略配線の許容量が制限されており、それにもとづく概略配線の経路が決定されているため、デザインルール違反の発生確率が高いスタンダードセルの場所の概略配線密度が低くなり、詳細配線実施後に実際に生じるデザインルール違反を修正する段階では配線混雑が発生しておらず、容易に修正することが可能である。
【産業上の利用可能性】
【００７２】
本発明にかかる半導体集積回路の自動レイアウト方法、自動レイアウトプログラム、及び自動レイアウト装置は、概略配線の段階で詳細配線後に発生するデザインルール違反を予見した上で、最終的に実施する修正を容易化することが可能であり、半導体集積回路の設計期間の短縮可能な自動レイアウト等に有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態における自動レイアウト方法のライブラリ処理部分のフローチャート図である。
【図２】本発明の実施の形態における自動レイアウト方法の配線処理部分のフローチャート図である。
【図３】本発明の実施の形態におけるスタンダードセル構造図である。
【図４】本発明の実施の形態における格子状に分割したチップ領域図である。
【符号の説明】
【００７４】
１０１    ライブラリデータ
１０２    パラメータ付与処理部
１０３    データ記憶装置
１０４    プログラム記憶装置
１０５    ライブラリデータ
１１０    ライブラリ情報読み込み処理部
１２０    パラメータ計算処理部
１３０    パラメータ付与処理部
１４０    ライブラリ情報書き出し処理部
２０１    ライブラリデータ（１０５と同一データ）
２０２    レイアウトデータ
２０３    概略配線処理部
２０４    データ記憶装置
２０５    プログラム記憶装置
２０６    レイアウトデータ
２１０    ライブラリ情報読み込み処理部
２２０    格子分割処理部
２３０    概略配線密度処理部
２４０    配線経路決定処理部
３０１    スタンダードセル
３０２    スタンダードセルのピン
３０３    スタンダードセルのピン
４０１    チップ領域
４０２    単位格子
４０３    スタンダードセル
【図１】
2007026170.tif 000003
【図２】
2007026170.tif 000004
【図３】
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【図４】
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