(57)【要約】【課題】設計レイアウト上のウェハプロセスの不具合箇所抽出を可能とするとともに、半導体製造リソグラフィ工程におけるレジストパタン解像不良を補うフォトマスクデータ補正技術を提供する。【解決手段】設計レイアウトパタンの任意の領域内に含まれるポリゴン図形の頂点数に応じた設計制約条件を規定し、該当パタンを抽出することで、設計レイアウト上のウェハプロセスの不具合箇所抽出を可能にするとともに、該当パタンのフォトマスクデータ補正を実施する。【選択図】図１
2007292983.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの設計レイアウトパタンを格子状のメッシュに分割する手段と、
前記メッシュ内に含まれるポリゴン図形の頂点数を算出する手段と、
前記頂点数が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項２】
請求項１記載の半導体レイアウトパタン検証装置において、
前記メッシュ内にて規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも一方を持つエッジを抽出する手段と、
前記抽出したエッジから仮想ポリゴン図形を生成する手段と、
前記メッシュ内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、
前記頂点数の総和が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項３】
半導体デバイスの設計レイアウトパタンから規定寸法以下の幅及び規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも１つを持つエッジを抽出する手段と、
前記抽出したエッジを含む基準頂点を抽出する手段と、
前記基準頂点を中心にした基準範囲内に含まれるポリゴン図形の頂点数を算出する手段と、
前記頂点数が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項４】
請求項３記載の半導体レイアウトパタン検証装置において、
前記抽出したエッジから仮想ポリゴン図形を生成する手段と、
前記基準範囲内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、
前記頂点数の総和が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体レイアウトパタン検証装置において、
前記メッシュ又は前記基準範囲は、リソグラフィ工程においてウェハ上に光近接効果を考慮した所望の寸法が得られるように、投影光学装置の光学半径により定義されたことを特徴とする半導体レイアウトパタン検証装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体レイアウトパタン検証装置において、
前記頂点数の大きさ又は前記頂点数の総和の大きさに応じて前記設計レイアウトパタンの制約に優先度を設定する手段を更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体レイアウトパタン検証装置において、
前記規定数が８であることを特徴とする半導体レイアウトパタン検証装置。
【請求項８】
請求項３又は４に記載の半導体レイアウトパタン検証装置において、
前記基準範囲内に配線コンタクト接続部が存在する場合には前記設計レイアウトパタンに更に制約を加える手段を更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項９】
請求項３又は４に記載の半導体レイアウトパタン検証装置において、
前記基準範囲内にトランジスタ形成部が存在する場合には前記設計レイアウトパタンに更に制約を加える手段を更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項１０】
請求項３又は４に記載の半導体レイアウトパタン検証装置において、
前記頂点数又は前記頂点数の総和が前記規定数以上であり、かつ前記基準頂点におけるポリゴン図形の角度が９０度である場合には、真性エラーと判断して前記設計レイアウトパタンに制約を加える手段を更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項１１】
請求項３又は４に記載の半導体レイアウトパタン検証装置において、
前記頂点数又は前記頂点数の総和が前記規定数以上であり、かつ前記基準頂点におけるポリゴン図形の角度が２７０度である場合には、疑似エラーと判断して前記設計レイアウトパタンの制約から除く手段を更に備えたことを特徴とする半導体レイアウトパタン検証装置。
【請求項１２】
投影光学装置によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体デバイスのマスクパタン生成装置であって、
半導体デバイスの設計レイアウトパタンを格子状のメッシュに分割する手段と、
前記メッシュ内にて規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも一方を持つエッジを抽出する手段と、
前記抽出したエッジから仮想ポリゴン図形を生成する手段と、
前記メッシュ内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、
前記頂点数の総和が規定数以上である場合には、前記抽出した規定寸法以下のエッジを補正するようにマスクパタンを加工する手段とを備えたことを特徴とするマスクパタン生成装置。
【請求項１３】
投影光学装置によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体デバイスのマスクパタン生成装置であって、
半導体デバイスの設計レイアウトパタンから規定寸法以下の幅及び規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも１つを持つエッジを抽出する手段と、
前記抽出したエッジを含む基準頂点を抽出する手段と、
前記抽出したエッジから仮想ポリゴン図形を生成する手段と、
前記基準頂点を中心にした基準範囲内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、
前記頂点数の総和が規定数以上である場合には、前記抽出した規定寸法以下のエッジを補正するようにマスクパタンを加工する手段とを備えたことを特徴とするマスクパタン生成装置。
【請求項１４】
請求項１２又は１３に記載のマスクパタン生成装置において、
前記メッシュ内又は前記基準範囲内に含まれるポリゴン図形の頂点数が削減されるように、前記抽出した規定寸法以下のエッジを補正する手段を更に備えたことを特徴とするマスクパタン生成装置。
【請求項１５】
請求項１２〜１４のいずれか１項に記載のマスクパタン生成装置において、
前記メッシュ又は前記基準範囲は、リソグラフィ工程においてウェハ上に光近接効果を考慮した所望の寸法が得られるように、投影光学装置の光学半径により定義されたことを特徴とするマスクパタン生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造プロセスの微細化に伴い、複雑化する設計レイアウトルールに対し、従来のレイアウト検証手法では表現しきれない設計レイアウトルールを具現化し、高精度、かつ簡易にウェハプロセスの不具合箇所抽出を可能とする半導体レイアウトパタン検証装置に関するものである。
【０００２】
更に本発明は、半導体製造リソグラフィ工程におけるレジストパタン解像不良を補うフォトマスクデータ加工技術に関するもので、フォトマスクデータにおける半導体レイアウトパタン検証装置及びマスクパタン生成装置に関するものである。
【背景技術】
【０００３】
従来、半導体レイアウトパタンの検証は、半導体製造プロセスに基づく加工条件における制約を２次元的なパタンニング形状（幅、間隔、面積）によりデザインルール化し、レイアウト検証を行っていた。例えば、半導体製造プロセスにおける加工寸法の検証は、設計レイアウトパタン内の検証対象辺又は検証対象の基準点を抽出した後、抽出した対象辺又は対象基準点から他の図形との対向間隔又は対向幅を検証値と比較し、基準値を満たさない場合をエラーとしている。
【０００４】
例えば、ある先行技術では、レイアウトパタンの直線部分と末端部分とを区別して配線どおしの間隔を検証する（特許文献１参照）。
【０００５】
他の先行技術では、ポリゴン図形の中心どおしの間隔、ポリゴン図形の中心から他の図形の辺までの距離等を検証する（特許文献２参照）。
【特許文献１】特開平８−５５１４０号公報
【特許文献２】特開平１１−９６２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
昨今の半導体製造プロセスの微細化に伴い、リソグラフィ工程における縮小投影露光機の解像能力以上の加工寸法が求められている。ウェハ上に所望のレジストパタンが解像しにくくなっており、これを未然に防ぐため、設計レイアウトパタン上での解像不良事前検証の実施及びマスクパタンに補助パタンを付加し（光近接効果補正、以下ＯＰＣという。）、ウェハ上でのパタン劣化を抑止している。
【０００７】
このように、半導体製造プロセスの微細化に伴い、リソグラフィ工程のレジスト解像度向上のため、より高精度なＯＰＣが求められている。高周波空間におけるマスクレイアウトはＯＰＣによるマスクパタン補正制御が困難なため、予め設計レイアウトパタン内でのデザイン制約が求められるが、形状制約の多様化、複雑化により、従来の２次元的なパタンニング寸法及び形状だけではデザインルール化できず、レイアウト検証が困難となっている。また、２次元形状の制約においても、対象箇所の類似パタンを抽出し、エラー箇所の確認やレイアウトパタンの修正判断に多大の工数を要してしまう。また制約条件のルール化が不十分な場合には、対象箇所の検証漏れを誘発している。
【０００８】
本発明の目的は、複雑化、多様化するプロセス加工条件のレイアウト検証を簡易に具現化し、かつ高精度に対象箇所を抽出する技術を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１記載の半導体レイアウトパタン検証装置は、２次元形状制約の条件となるレイアウトパタンの線幅、対向間隔、面積に依存しない半導体レイアウトパタン検証装置であって、半導体デバイスの設計レイアウトパタンを格子状のメッシュに分割する手段と、前記メッシュ内に含まれるポリゴン図形の頂点数を算出する手段と、前記頂点数が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを備えたことを特徴とする。これにより、２次元形状では表現しきれない任意の図形形状や、半導体製造プロセスにおいて不具合となる未知の形状に対しても一意的に設計レイアウトパタンに制約条件を加えることができ、レイアウト検証漏れを防ぐことが可能となる。
【００１０】
請求項２記載の半導体レイアウトパタン検証装置は、請求項１記載の半導体レイアウトパタン検証装置において、前記メッシュ内にて規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも一方を持つエッジを抽出する手段と、前記抽出したエッジから仮想ポリゴン図形を生成する手段と、前記メッシュ内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、前記頂点数の総和が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを更に備えたことを特徴とする。これにより、メッシュ内に頂点を含まないポリゴン図形に対しても頂点数の算出が可能となり、頂点数による設計レイアウトパタンの検証が可能となる。また、メッシュ内に含まれる２次元形状の制約条件だけでは表現しきれない複雑なレイアウトパタンに対しても、仮想ポリゴン図形の頂点数を新たに加えることにより、頂点数による設計レイアウトパタンの検証が可能となる。
【００１１】
請求項３記載の半導体レイアウトパタン検証装置は、半導体デバイスの設計レイアウトパタンから規定寸法以下の幅及び規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも１つを持つエッジを抽出する手段と、前記抽出したエッジを含む基準頂点を抽出する手段と、前記基準頂点を中心にした基準範囲内に含まれるポリゴン図形の頂点数を算出する手段と、前記頂点数が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを備えたことを特徴とする。これにより、２次元形状だけでは表現しきれないレイアウトパタンの検証及び半導体製造プロセスにおいて不具合となる未知の形状に対して設計レイアウトパタンに制約条件を加えることができ、レイアウト検証漏れを防ぐことが可能となる。
【００１２】
請求項４記載の半導体レイアウトパタン検証装置は、請求項３記載の半導体レイアウトパタン検証装置において、前記抽出したエッジから仮想ポリゴン図形を生成する手段と、前記基準範囲内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、前記頂点数の総和が規定数以上である場合には前記設計レイアウトパタンに制約を加える手段とを更に備えたことを特徴とする。これにより、基準範囲内に頂点を含まないポリゴン図形に対しても、頂点数による設計レイアウトパタン検証が可能となる。また、２次元形状の制約条件だけでは表現しきれない複雑なレイアウトパタンに対しても、仮想ポリゴン図形の頂点数を新たに加えることにより、頂点数による設計レイアウトパタンの検証が可能となる。
【００１３】
請求項５記載の半導体レイアウトパタン検証装置は、請求項１〜４のいずれか１項に記載の半導体レイアウトパタン検証装置において、前記メッシュ又は前記基準範囲は、リソグラフィ工程においてウェハ上に光近接効果を考慮した所望の寸法が得られるように、投影光学装置の光学半径により定義されたことを特徴とする。これにより、ウェハ上での光近接効果を設計レイアウトパタン上で考慮し、半導体製造プロセスにてウェハ上に所望のパタンを生成することを可能とする。
【００１４】
請求項６記載の半導体レイアウトパタン検証装置は、請求項１〜５のいずれか１項に記載の半導体レイアウトパタン検証装置において、前記頂点数の大きさ又は前記頂点数の総和の大きさに応じて前記設計レイアウトパタンの制約に優先度を設定する手段を更に備えたことを特徴とする。このように算出された頂点数を分類することにより、設計レイアウトルールに順位付け（重み付け）が可能となり、設計レイアウト修正の優先度を定義することができる。
【００１５】
請求項７記載の半導体レイアウトパタン検証装置は、請求項１〜６のいずれか１項に記載の半導体レイアウトパタン検証装置において、前記規定数が８であることを特徴とする。つまり、算出された頂点数が具体的に８個以上の場合、ウェハ上に所望のパタンが得られないと判断し、設計レイアウトパタンに制約を加える。
【００１６】
請求項８記載の半導体レイアウトパタン検証装置は、請求項３又は４に記載の半導体レイアウトパタン検証装置において、前記基準範囲内に配線コンタクト接続部が存在する場合には前記設計レイアウトパタンに更に制約を加える手段を更に備えたことを特徴とする。このようにして設計レイアウトパタンに制約を加えることにより、コンタクト接続不良の検出が可能となる。
【００１７】
請求項９記載の半導体レイアウトパタン検証装置は、請求項３又は４に記載の半導体レイアウトパタン検証装置において、前記基準範囲内にトランジスタ形成部が存在する場合には前記設計レイアウトパタンに更に制約を加える手段を更に備えたことを特徴とする。このようにして設計レイアウトパタンに制約を加えることにより、デバイス性能不良の検出が可能となる。
【００１８】
請求項１０記載の半導体レイアウトパタン検証装置は、請求項３又は４に記載の半導体レイアウトパタン検証装置において、前記頂点数又は前記頂点数の総和が前記規定数以上であり、かつ前記基準頂点におけるポリゴン図形の角度が９０度（アウトコーナー）である場合には、ウェハ上に所望のパタンが生成できない真性エラーと判断して前記設計レイアウトパタンに制約を加える手段を更に備えたことを特徴とする。これにより、ポリゴン図形の性質によって頂点数の分類が可能となる。
【００１９】
請求項１１記載の半導体レイアウトパタン検証装置は、請求項３又は４に記載の半導体レイアウトパタン検証装置において、前記頂点数又は前記頂点数の総和が前記規定数以上であり、かつ前記基準頂点におけるポリゴン図形の角度が２７０度（インコーナー）である場合には、疑似エラーと判断して前記設計レイアウトパタンの制約から除く手段を更に備えたことを特徴とする。これにより、ポリゴン図形の性質を反映した頂点数の分類が可能となる。
【００２０】
請求項１２記載のマスクパタン生成装置は、投影光学装置によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体デバイスのマスクパタン生成装置であって、半導体デバイスの設計レイアウトパタンを格子状のメッシュに分割する手段と、前記メッシュ内にて規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも一方を持つエッジを抽出する手段と、前記抽出したエッジから仮想ポリゴン図形を生成する手段と、前記メッシュ内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、前記頂点数の総和が規定数以上である場合には、前記抽出した規定寸法以下のエッジを補正するようにマスクパタンを加工する手段とを備えたことを特徴とする。これにより、２次元形状では表現しきれない任意の図形形状や、半導体製造プロセスにおいて不具合となる未知の形状に対してもマスクパタンの補正が可能となる。
【００２１】
請求項１３記載のマスクパタン生成装置は、投影光学装置によりウェハ上に所望のレイアウトパタンを形成するために用いられる半導体デバイスのマスクパタン生成装置であって、半導体デバイスの設計レイアウトパタンから規定寸法以下の幅及び規定寸法以下の間隔及び規定寸法以下の長さのうち少なくとも１つを持つエッジを抽出する手段と、前記抽出したエッジを含む基準頂点を抽出する手段と、前記抽出したエッジから仮想ポリゴン図形を生成する手段と、前記基準頂点を中心にした基準範囲内に含まれる元のポリゴン図形と前記生成した仮想ポリゴン図形との頂点数の総和を算出する手段と、前記頂点数の総和が規定数以上である場合には、前記抽出した規定寸法以下のエッジを補正するようにマスクパタンを加工する手段とを備えたことを特徴とする。これにより、２次元形状では表現しきれない任意の図形形状や、半導体製造プロセスにおいて不具合となる未知の形状に対してもマスクパタンの補正が可能となる。
【００２２】
請求項１４記載のマスクパタン生成装置は、請求項１２又は１３に記載のマスクパタン生成装置において、前記メッシュ内又は前記基準範囲内に含まれるポリゴン図形の頂点数が削減されるように、前記抽出した規定寸法以下のエッジを補正する手段を更に備えたことを特徴とする。このようにポリゴン図形の頂点数を削減する方向に規定寸法以下のエッジを補正する（動かす）ことによって、ウェハ上に形成するパタンを簡易化し、所望のパタンを生成することを可能とする。
【００２３】
請求項１５記載のマスクパタン生成装置は、請求項１２〜１４のいずれか１項に記載のマスクパタン生成装置において、前記メッシュ又は前記基準範囲は、リソグラフィ工程においてウェハ上に光近接効果を考慮した所望の寸法が得られるように、投影光学装置の光学半径により定義されたことを特徴とする。これにより、ウェハ上での光近接効果を設計レイアウトパタン上で考慮し、半導体製造プロセスにてウェハ上に所望のパタンを生成することを可能とする。
【発明の効果】
【００２４】
本発明によれば、微細化でますます複雑化する半導体製造プロセスに基づくレイアウトの制約に対して、２次元形状の回路図に依存しないデザインルール化が可能となり、高精度な半導体レイアウトパタン検証及びマスクパタン生成が可能となる。
【００２５】
また、頂点数のみの検証であるため、該当パタンの検出が容易となり、デザインルール策定工数の削減及びレイアウト検証コードの作成工数を削減できる。
【００２６】
また、デザインルール策定時には想定外の設計レイアウトパタンに対しても、頂点数によるレイアウト検証は、ウェハ上問題となるレイアウトパタンの検出が可能となる。更にレイアウトパタンの性質（コーナー、コンタクト接続、半導体デバイス有無等）と合わせた検証が可能であり、頂点数によるデザインルールの重み付けが可能となる。これにより検出された頂点数とエラー箇所の性質とによって設計修正の優先度を決め、過剰な設計変更を防ぐこともできる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照しながら本発明の第１〜第４の実施形態を説明する。各実施形態ではコンピュータ処理が実行され、元の設計レイアウトパタン及び処理結果がハードディスク等の記憶装置に格納されるものとする。
【００２８】
《第１の実施形態》
本発明におけるレイアウトパタンの頂点数を用いた半導体レイアウトパタン検証装置に係る第１の実施形態について図１〜図４に基づいて説明する。図１は本発明のアルゴリズムを用いた半導体レイアウトパタン検証フロー図である。図２において１００は全レイアウトパタン、１０１は全レイアウトパタンを任意サイズで格子分割した図を表している。
【００２９】
図３のとおり、１０１により分割された格子内に含まれるレイアウトパタン１０２において、規定寸法以下の間隔（Ｓ１）又は長さ（Ｌ１）となるエッジ１０３を抽出する。そして、図４のとおり、抽出したエッジ１０３から仮想ポリゴン図形１０４を生成する。そして、生成した仮想ポリゴン図形１０４の頂点と格子内のレイアウトパタンの頂点１０５との頂点総数を算出する。算出した頂点総数が規定数（例えば８個）以上である場合には、格子内データはウェハ上に所望のパタンが得られないと判断し、エラーデータを格納する。
【００３０】
《第２の実施形態》
本発明におけるレイアウトパタンの頂点数を用いたマスクパタン生成装置に係る第２の実施形態について図５〜図８に基づいて説明する。図５は本発明のアルゴリズムを用いたマスクパタン生成フローである。図６のとおり、１０１により分割された格子内に含まれるレイアウトパタン１０６において、規定寸法以下の間隔（Ｓ１）又は長さ（Ｌ１）となるエッジ１０７を抽出する。そして、図７のとおり、抽出したエッジ１０７から仮想ポリゴン図形１０８を生成する。そして、生成した仮想ポリゴン図形１０８の頂点と格子内のレイアウトパタンの頂点１０９との頂点総数を算出する。算出した頂点総数が規定数（例えば８個）以上である場合には、格子内データはウェハ上に所望のパタンが得られないと判断し、抽出したエッジ１０７を、格子内の頂点数が削減できるように補正する。なお、このエッジ補正はレイアウトパタンの規定寸法幅及び間隔を満たすことを条件とする。図８のとおりエッジ１０７を補正した後、再度格子内に含まれるレイアウトパタンの頂点数を算出する。前記フローを頂点総数が規定数以下を満たすまで繰り返す。１１０は補正後のマスクレイアウトパタン、１１１は補正後の格子内レイアウトパタンの頂点である。
【００３１】
《第３の実施形態》
本発明におけるレイアウトパタンの頂点数を用いた半導体レイアウトパタン検証装置に係る第３の実施形態について図９〜図１２に基づいて説明する。図９は本発明のアルゴリズムを用いた半導体レイアウトパタン検証フロー図である。図１０に示す全レイアウトパタン１１２において、規定寸法以下の幅（Ｗ１）又は間隔（Ｓ１）又は長さ（Ｌ１）となるエッジ１１３を抽出する。１１４は配線コンタクト接続である。そして、図１１のとおり、抽出したエッジ１１３を含む基準頂点１１５を抽出する。また、抽出したエッジエッジ１１３から仮想ポリゴン図形１１６を生成する。次に、図１２のとおり、基準頂点１１５を中心に任意の基準範囲１１７内に含まれるポリゴン図形の頂点１１８を検出し、頂点数の総和を算出する。算出した頂点数の総和が規定数（例えば８個）以上である場合には、基準範囲内のレイアウトパタンはウェハ上に所望のパタンが得られないと判断し、１次エラーとしてデータを格納する。更に基準頂点の周辺に配線レイアウトパタンのコンタクト接続１１４が存在する場合には、コンタクト接続不良と判断し、２次エラーとしてデータを格納する。なお、後述する３次エラー処理を経て、基準頂点のポリゴン図形がアウトコーナー（エッジのなす角度が９０度）の場合には４次エラーとしてデータを格納し、それ以外（エッジのなす角度が２７０度）の場合には５次エラーとして格納する。
【００３２】
図１３〜図１５は、第３の実施形態における他のレイアウトパタンの例を示している。図１３に示す全レイアウトパタン１１９において、規定寸法以下の幅（Ｗ１）又は間隔（Ｓ１）又は長さ（Ｌ１）となるエッジ１２０を抽出する。１２１はトランジスタ活性領域である。そして、図１４のとおり、抽出したエッジ１２０を含む基準頂点１２２を抽出する。また、抽出したエッジエッジ１２０から仮想ポリゴン図形１２３を生成する。次に、図１５のとおり、基準頂点１２２を中心に任意の基準範囲１２４内に含まれるポリゴン図形の頂点１２５を検出し、頂点数の総和を算出する。算出した頂点数の総和が規定数（例えば８個）以上である場合には、基準範囲内のレイアウトパタンはウェハ上に所望のパタンが得られないと判断し、１次エラーとしてデータを格納する。更に基準頂点１２２の周辺にトランジスタを形成する活性領域１２１が存在する場合には、デバイス性能不良と判断し、３次エラーとして格納する。なお、基準頂点のポリゴン図形がアウトコーナー（エッジのなす角度が９０度）の場合には４次エラーとしてデータを格納し、それ以外（エッジのなす角度が２７０度）の場合には５次エラーとして格納する。
【００３３】
《第４の実施形態》
本発明におけるレイアウトパタンの頂点数を用いたマスクパタン生成装置に係る第４の実施形態について図１６〜図２０に基づいて説明する。図１６は本発明のアルゴリズムを用いたマスクパタン生成フローである。図１７に示す全レイアウトパタン１２６において、規定寸法以下の幅（Ｗ１）又は間隔（Ｓ１）又は長さ（Ｌ１）となるエッジ１２７を抽出する。そして、図１８のとおり、抽出したエッジ１２７を含む基準頂点１２８を抽出する。また、抽出したエッジエッジ１２７から仮想ポリゴン図形１２９を生成する。次に、図１９のとおり、基準頂点１２８を中心に任意の基準範囲１３０内に含まれるポリゴン図形の頂点１３１を抽出し、頂点数の総和を算出する。算出した頂点数の総和が規定数（例えば８個）以上である場合には、ウェハ上に所望のパタンが得られないと判断し、図２０のとおり、エッジ１２７を補正したマスクレイアウトパタン１３２を生成する。このマスクレイアウトパタン１３２に対して、エッジ１２７の抽出以降のフローを実施し、頂点数の総和が規定数を満たすまで前記フローを繰り返す。
【００３４】
なお、上記分割格子１０１及び上記基準範囲１１７，１２４，１３０の大きさは、リソグラフィ工程においてウェハ上に光近接効果を考慮した所望の寸法が得られるように、投影光学装置の光学半径により定義するのがよい。
【００３５】
また、上記各実施形態中の頂点数又はその総和の大きさに応じて、設計レイアウトパタンの制約に優先度を設定することとしてもよい。
【産業上の利用可能性】
【００３６】
以上説明してきたとおり、本発明に係る半導体レイアウトパタン検証装置及びマスクパタン生成装置は、半導体製造プロセスの微細化に対応できる技術として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体レイアウトパタン検証装置の処理フロー図である。
【図２】本発明の第１及び第２の実施形態に係る半導体レイアウトパタン検証装置における格子分割後の半導体レイアウトパタン平面図である。
【図３】本発明の第１の実施形態における格子内の規定寸法以下のエッジ抽出後の半導体レイアウトパタン平面図である。
【図４】本発明の第１の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び頂点箇所の平面図である。
【図５】本発明の第２の実施形態に係るマスクパタン生成装置の処理フロー図である。
【図６】本発明の第２の実施形態における格子内の規定寸法以下のエッジ抽出後の半導体レイアウトパタン平面図である。
【図７】本発明の第２の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び頂点箇所の平面図である。
【図８】本発明の第２の実施形態における補正後のマスクレイアウトパタン及び頂点箇所の平面図である。
【図９】本発明の第３の実施形態に係る半導体レイアウトパタン検証装置の処理フロー図である。
【図１０】本発明の第３の実施形態における規定寸法以下のエッジ抽出後の半導体レイアウトパタン平面図である。
【図１１】本発明の第３の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び基準頂点の平面図である。
【図１２】本発明の第３の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び基準範囲内に含まれる頂点箇所の平面図である。
【図１３】本発明の第３の実施形態における規定寸法以下のエッジ抽出後の他の半導体レイアウトパタン平面図である。
【図１４】本発明の第３の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び基準頂点の平面図である。
【図１５】本発明の第３の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び基準範囲内に含まれる頂点箇所の平面図である。
【図１６】本発明の第４の実施形態に係るマスクパタン生成装置の処理フロー図である。
【図１７】本発明の第４の実施形態における規定寸法以下のエッジ抽出後の半導体レイアウトパタン平面図である。
【図１８】本発明の第４の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び基準頂点の平面図である。
【図１９】本発明の第４の実施形態における仮想ポリゴン図形生成後の半導体レイアウトパタン及び基準範囲内に含まれる頂点箇所の平面図である。
【図２０】本発明の第４の実施形態における補正後のマスクレイアウトパタン平面図である。
【符号の説明】
【００３８】
１００  全レイアウトパタン
１０１  分割格子
１０２，１０６  格子内レイアウトパタン
１０３，１０７  規定寸法以下のエッジ
１０４，１０８  規定寸法以下のエッジから生成した仮想ポリゴン図形
１０５，１０９  格子内に含まれる全ポリゴン図形の頂点
１１０  補正後のマスクレイアウトパタン
１１１  補正後の格子内レイアウトパタンの頂点
１１２，１１９，１２６  全レイアウトパタン
１１３，１２０，１２７  規定寸法以下のエッジ
１１４  配線コンタクト接続
１１５，１２２，１２８  基準頂点
１１６，１２３，１２９  規定寸法以下のエッジから生成した仮想ポリゴン図形
１１７，１２４，１３０  基準頂点を中心として頂点数を測定する寸法範囲（基準範囲）
１１８，１２５，１３１  基準範囲内に含まれる全ポリゴン図形の頂点
１２１  トランジスタ活性領域
１３２  補正後のマスクレイアウトパタン
【図１】
2007292983.tif 000003
【図３】
2007292983.tif 000004
【図４】
2007292983.tif 000005
【図５】
2007292983.tif 000006
【図６】
2007292983.tif 000007
【図７】
2007292983.tif 000008
【図８】
2007292983.tif 000009
【図９】
2007292983.tif 000010
【図１０】
2007292983.tif 000011
【図１１】
2007292983.tif 000012
【図１２】
2007292983.tif 000013
【図１３】
2007292983.tif 000014
【図１４】
2007292983.tif 000015
【図１５】
2007292983.tif 000016
【図１６】
2007292983.tif 000017
【図１７】
2007292983.tif 000018
【図１８】
2007292983.tif 000019
【図１９】
2007292983.tif 000020
【図２０】
2007292983.tif 000021
【図２】
2007292983.tif 000022