(57)【要約】【課題】  高速駆動が可能で、かつ、画素が微細である場合にも輝度ムラが抑制された良好な画像を取得できる固体撮像装置およびその製造方法を提供する。【解決手段】  半導体基板２の内部には、ＰＤ９、ＦＤ１３および各トランジスタのソース−ドレイン領域などを形成する場合とは逆の導電型の不純物イオン注入領域である、側壁注入層４０、チャネルストップ層４１およびウェル４２が形成されている。側壁注入層４０は、素子分離部４４の形成時にできた溝６０の表面から内部に、不純物イオンを注入することによって形成されている。これらによって半導体基板２の抵抗がより小さくなっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の画像領域に、フォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置であって、
前記半導体基板の表面に第１導電型不純物イオンを注入して形成した、前記フォトダイオードを含む活性領域と、
隣り合う前記活性領域の間に形成された溝を埋める、絶縁性材料の素子分離部と、
前記溝内に、第２導電型の不純物イオンを注入して形成した側壁注入層と、
隣り合う前記活性領域の間の領域における、前記溝よりも下方に第２導電型の不純物イオンを選択的に注入して形成した１層以上の埋め込み層とを備えた、固体撮像装置。
【請求項２】
前記埋め込み層は、行方向に隣り合う前記活性領域間の領域と、列方向に隣り合う前記活性領域間の領域とのうち、間隔が広い方の下方に形成されることを特徴とする、請求項１に記載の固体撮像装置。
【請求項３】
前記埋め込み層は、隣り合う前記活性領域間の間隔が０．８０μｍ以上である領域に形成されることを特徴とする、請求項２に記載の固体撮像装置。
【請求項４】
半導体基板の画像領域に、フォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置であって、
前記半導体基板の表面に第１導電型不純物イオンを注入して形成した、前記フォトダイオードを含む活性領域と、
隣り合う前記活性領域の間に、ＬＯＣＯＳ法で形成した素子分離部と、
前記素子分離部の下方に、第２導電型の不純物イオンを注入して形成した一層以上の不純物埋め込み層とを備え、
行方向に隣り合う前記活性領域間の領域と、列方向に隣り合う前記活性領域間の領域とのうち、間隔が狭い方における前記埋め込み層の層数は、前記間隔が広い方における前記埋め込み層の層数よりも少ないことを特徴とする、固体撮像装置。
【請求項５】
半導体基板の画像領域に、第１導電型の不純物イオンを注入して形成したフォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置の製造方法であって、
半導体基板の表面のうち、前記フォトダイオードを含む活性領域を形成する領域以外の領域に溝を形成する工程と、
前記溝内に第２導電型の不純物イオンを注入する工程と、
前記溝内を絶縁性材料で埋めて素子分離部を形成する工程と、
隣り合う前記活性領域の間の領域における前記溝よりも下方に、第２導電型の不純物イオンを選択的に注入して、１層以上の埋め込み層を形成する工程とを備えた、固体撮像装置の製造方法。
【請求項６】
半導体基板の画像領域に、第１導電型の不純物イオンを注入して形成したフォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置の製造方法であって、
半導体基板の表面のうち、前記フォトダイオードを含む活性領域を形成する領域以外の領域にＬＯＣＯＳ法によって素子分離部を形成する工程と、
隣り合う前記活性領域間となる領域の、前記素子分離部よりも下方に、第２導電型の不純物イオンを注入して、一層以上の埋め込み層を形成する工程とを備え、
行方向に隣り合う前記活性領域間の領域と、列方向に隣り合う前記活性領域間の領域とのうち、間隔が狭い方における前記不純物埋め込み層の層数は、前記間隔が広い方における前記不純物埋め込み層の層数よりも少ないことを特徴とする、固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ、デジタルビデオカメラなどのＭＯＳ型やＣＣＤ型のイメージセンサを搭載した機器で利用される固体撮像装置に関する。
【背景技術】
【０００２】
図５は、固体撮像装置１が備える画素領域（受光領域）３と信号処理領域４の構成を示している。画素領域３には、フォトダイオードを含んだ画素セル５が行方向および列方向に配置されている。また、信号処理領域４には、画素セル５から垂直信号線７を介して読み出した信号の処理回路が設けられており、ノイズキャンセル回路６を備えている。信号処理領域４で処理された画像信号は、水平信号線８を介して外部に出力される。
【０００３】
図６には、図５に示す画素セル５およびノイズキャンセル回路６の具体的な回路図の一例を示している。また、図７には、画素領域３のレイアウトの一例を示している。簡単に説明すると、画素セル５は、ＰＤ９と、転送ゲート１０、フローティングディフュージョン（ＦＤ）１３、リセットゲート２８を備えたリセットトランジスタ１４、増幅ゲート２７を備えた増幅トランジスタ１５、および、コンデンサ１２を備えている。ノイズキャンセル回路６は、ＮＣＳＨトランジスタ１９、ＮＣＣＬトランジスタ２１、コンデンサ２０、コンデンサ２２および、ＨＳＲＯＵＴトランジスタ２３を備えている。
【０００４】
この固体撮像装置は、図８のタイミングチャートで示すように駆動される。すなわち、画像データの読み出し操作前に、リセットトランジスタ１４、ＮＣＳＨトランジスタ１９、ＮＣＣＬトランジスタ２１がＯＮ状態に制御される（タイミングａ）。これにより、ＦＤ１３の電位が変化し、リセットトランジスタ１４をＯＦＦ状態にするとき（タイミングｂ）の電位は、理想的にはＥreset となる。次にＮＣＣＬトランジスタ２１もＯＦＦ状態にする（タイミングｃ）。この状態で転送ゲート１０に電圧が印加されると（タイミングｄ〜ｅ）、ＰＤ９で光電変換によって得られた光電子が、ＦＤ１３に転送される。このときに、ＦＤ１３の電位は、ＰＤ９に蓄積された電荷量に応じた大きさまで低下し、タイミングｅでは、理想的にはＥsignalになる。ＦＤ１３の電位は、増幅ゲート２７の電位となる。垂直信号線７には、電源電圧ＶＤＤを増幅トランジスタ１５のゲート電圧の大きさに応じて変圧した大きさの電圧信号が現れる。
【０００５】
ここで、コンデンサ１２は、半導体基板２を介して接地されており、ＦＤ１３、コンデンサ１２、半導体基板２はＲＣ回路を構成している。よって、転送ゲート１０およびリセットトランジスタ１４のゲート電圧が変動する影響を受けて、タイミングｂ，ｅでは、矢印で示すようにＦＤ１３の電位も低下し、ＦＤ１３の電位が定常状態になるまでには、一定の時間（ＲＣ回路の時定数τ）が必要となる。
【０００６】
ノイズキャンセル回路６は、Ｅreset とＥsignalの差分ΔＶを求めて出力する。タイミングｂでリセットトランジスタをＯＦＦ状態にした後、タイミングｃでもＦＤ１３の電位が定常状態のＥreset にならなければ、理想的な状態よりも差分ΔＶが小さくなる。よって、出力される画像は、リセットトランジスタ１４のゲート電圧を切り替えたことによる影響を受けなかった場合よりも暗くなることになる。
【０００７】
また、タイミングｅにおいて、Ｅsignal が低くなれば、理想的な状態よりも差分ΔＶが大きくなる。よって、出力される画像は、転送ゲート１０への印加電圧を切り替えたことによる影響を受けなかった場合よりも明るくなってしまう。
【０００８】
ここで、時定数τは、コンデンサ１２の容量および半導体基板２の抵抗の大きさに比例する。半導体基板２は、画素領域３の外側で接地しているので、コンデンサ１２の容量および半導体基板２の抵抗率が均一である場合には、画素領域内の各位置における抵抗値は、画素領域３の外側までの距離に比例する。従って、画像が暗くなる場合には、画素領域３の中心に向かうほど暗くなり、また、画像が明るくなる場合には、画素領域３の中心に向かうほど明るくなる。このような場合、画像に同心円状の輝度ムラ（シェーディング）が生じる（特許文献１参照）。
【０００９】
シェーディングを抑制するためには、時定数を短くすればよく、そのためには基板抵抗を下げることが有効である。図９は、図７に示したレイアウトにおけるＡ−Ｂ−Ｃ線断面図を示している。ｐ型の半導体基板２の内部において、ＳＴＩ（Shallow trench isolation）の素子分離部３３の下方には、ｐ型不純物を注入して形成したウェル３６およびチャネルストップ層３５が設けられている。このように不純物埋め込み層（ウェル３６およびチャネルストップ層３５）を設けておけば、半導体基板２の抵抗を低減できることになる。なお、ＰＤ９およびＦＤ１３が形成される領域に不純物埋め込み層を設けると、一画素が蓄積できる最大電荷量である飽和電荷量など、固体撮像装置の基本特性に悪影響を及ぼすために、これらの領域には不純物埋め込み層は形成できない。
【特許文献１】特開２００４−３２０５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、最近では、動画撮影機能を向上させるために、より高速駆動可能な固体撮像装置への要請が高まっている。ところが、駆動周波数を高くして、図８に示す各タイミング間の間隔が短くなれば、時定数τをより小さくしなければ上述の輝度ムラが顕著になって画質が悪化してしまうことになる。
【００１１】
時定数τを小さくするためには、半導体基板２の抵抗をより低減するべきであるが、画素の微細化に伴って不純物埋め込み層を形成できる領域が限定されてしまうために、上記方法による抵抗の低減にも限度があった。より具体的には、ウェル３６やチャネルストップ層３５を形成する際のレジストパターンは、不純物イオンがレジストを突き抜けて半導体基板２に到達してしまわないように、一般的には１．２μｍ以上の厚みが必要であるとされている。ところが、エッチングで開口を形成するときに、レジストの厚みが厚くなるほど、レジスト表面と底面（半導体基板２の表面）とでの開口の大きさの差が顕著になり、画素が微細になるほど、所望の開口を形成することが困難になる。したがって、画素が微細になると、不純物埋め込み層を形成できない領域が生じることになる。
【００１２】
それ故に、本発明は、高速駆動が可能で、かつ、画素が微細である場合にも輝度ムラが抑制された良好な画像を取得できる固体撮像装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明の第１の局面に係る固体撮像装置は、半導体基板の画像領域に、フォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置であって、半導体基板の表面に第１導電型不純物イオンを注入して形成した、フォトダイオードを含む活性領域と、隣り合う活性領域の間に形成された溝を埋める、絶縁性材料の素子分離部と、溝内に、第２導電型の不純物イオンを注入して形成した側壁注入層と、隣り合う活性領域の間の領域における、溝よりも下方に第２導電型の不純物イオンを選択的に注入して形成した１層以上の埋め込み層とを備える。
【００１４】
埋め込み層は、行方向に隣り合う活性領域間の領域と、列方向に隣り合う活性領域間の領域とのうち、間隔が広い方の下方に形成されていてもよい。
【００１５】
また、埋め込み層は、隣り合う活性領域間の間隔が０．８０μｍ以上である領域に形成されていることが望ましい。
【００１６】
本発明の第２の局面に係る固体撮像装置は、半導体基板の画像領域に、フォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置であって、半導体基板の表面に第１導電型の不純物イオンを注入して形成した、フォトダイオードを含む活性領域と、隣り合う活性領域の間に、ＬＯＣＯＳ法で形成した素子分離部と、素子分離部の下方に、第２導電型の不純物イオンを注入して形成した一層以上の不純物埋め込み層とを備え、行方向に隣り合う活性領域間の領域と、列方向に隣り合う活性領域間の領域とのうち、間隔が狭い方における埋め込み層の層数は、間隔が広い方における埋め込み層の層数よりも少ないことを特徴とする。
【００１７】
本発明の第１の局面に係る固体撮像装置の製造方法は、半導体基板の画像領域に、第１導電型の不純物イオンを注入して形成したフォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置の製造方法であって、半導体基板の表面のうち、フォトダイオードを含む活性領域を形成する領域以外の領域に溝を形成する工程と、溝内に第２導電型の不純物イオンを注入する工程と、溝内を絶縁性材料で埋めて素子分離部を形成する工程と、隣り合う活性領域の間の領域における溝よりも下方に、第２導電型の不純物イオンを選択的に注入して、１層以上の埋め込み層を形成する工程とを備える。
【００１８】
本発明の第２の局面に係る固体撮像装置の製造方法は、半導体基板の画像領域に、第１導電型の不純物イオンを注入して形成したフォトダイオードを備えた画素が行方向および列方向に配置されてなる固体撮像装置の製造方法であって、半導体基板の表面のうち、フォトダイオードを含む活性領域を形成する領域以外の領域にＬＯＣＯＳ法によって素子分離部を形成する工程と、隣り合う活性領域間となる領域の、素子分離部よりも下方に、第２導電型の不純物イオンを注入して、一層以上の埋め込み層を形成する工程とを備え、行方向に隣り合う活性領域間の領域と、列方向に隣り合う活性領域間の領域とのうち、間隔が狭い方における不純物埋め込み層の層数は、間隔が広い方における不純物埋め込み層の層数よりも少ないことを特徴とする。
【発明の効果】
【００１９】
本発明の第１の局面に係る固体撮像装置によれば、ＳＴＩの素子分離領域を形成する際に、溝内に不純物イオンを注入して側壁注入層を形成している。よって、画素の微細化に伴って不純物埋め込み層を形成できる領域が限定された場合にも、半導体基板の抵抗を低減することができる。半導体基板の抵抗を低減することができれば、画素内のゲート電圧切り替えの影響でＦＤの電位が理想的な電位から変化した場合に、定常状態に移行するまでの時間（時定数τ）を短縮することができる。時定数τが小さくなれば、固体撮像装置を高速駆動させた場合にも画像の輝度ムラが抑制されるので、良好な画像を得ることができる。
【００２０】
また、本発明の第２の局面に係る固体撮像装置によれば、素子分離部がＬＯＣＯＳ法で形成されているときに、行方向に隣り合う活性領域の間の領域と、列方向に隣り合う活性領域の間の領域とのうち、間隔が狭い方における不純物埋め込み層の層数が、間隔が広い方における前記不純物埋め込み層の層数よりも少なくなっている。このように、不純物埋め込み層の総数を一部で少なくした場合でも、全く形成しない場合と比較すれば半導体基板の抵抗を低減することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の画素領域の一部断面図であって、図７のＡ−Ｂ−Ｃ線断面に相当する線における断面図である。この固体撮像装置は、従来の固体撮像装置が備えていなかった側壁注入層４０を備えている。側壁注入層４０は、素子分離部４４の形成時にできた溝６０の表面から内部に、ＰＤ９、ＦＤ１３およびトランジスタのソース−ドレイン領域などの活性領域を形成する場合とは逆の導電型の不純物を注入することによって形成されている。そして、この側壁注入層４０により、半導体基板２の抵抗がより小さくなっている。
【００２２】
図１に示す固体撮像装置の製造方法を図２（ａ）〜（ｆ）を用いて説明する。まず、図２（ａ）に示すように、シリコンの半導体基板２の表面を酸化して、シリコン酸化膜３０を形成し、その上にシリコン窒化膜３１を形成する。そして、シリコン窒化膜３１の上に、フォトリソグラフィ技術を用いてレジストパターン３２を形成する。このレジストパターンは、ＰＤ９やＦＤ１３および、画素が備えるその他トランジスタのソース−ドレイン領域など以外の領域に開口を有するパターンである。
【００２３】
次に、ドライエッチングを行って、レジストパターン３２の開口から露出した部分のシリコン窒化膜３１、シリコン酸化膜３０および半導体基板２の一部を除去する。そして、レジストパターン３２を除去する。これにより、半導体基板２の表面のうち、活性領域となる領域以外の領域に、溝（シャロートレンチ）６０が形成される（図２（ｂ））。ここで、溝６０は、平面網目状に形成されることになる。
【００２４】
次に、シリコン窒化膜３１をマスクとして、半導体基板２の露出部分にＢ+イオン等のｐ型不純物イオンを注入量１×１０13ｃｍ-2以上で注入して、半導体基板２の溝６０内に、厚さ１００ｎｍ以上の側壁注入層４０を形成する（図２（ｃ））。このときに、半導体基板２に垂直な軸（ｚ軸）から約２５度傾けた向きから不純物注入を行えば、溝６０内に効率良くＢ+イオンを注入することができる。また、いずれの壁面にも均一にＢ+イオンを注入するためには、半導体基板２を、ｚ軸周りで例えば９０度づつ回転させるようにして、それぞれの位置で、全注入量を４分割した量のＢ+イオンを注入していくようにするとよい。以下では、この方法を回転注入法と呼ぶ。側壁注入層４０のピーク濃度は、１×１０18ｃｍ-3以上であることが好ましい。
【００２５】
次に、ＣＶＤ法などでシリコン酸化膜４３を堆積させて、溝６０に二酸化ケイ素を埋め込む（図２（ｄ））。その後、シリコン酸化膜４３のうち、シリコン窒化膜３１上に形成されている部分を除去して平坦化することによって、素子分離部４４を形成する。この後、シリコン窒化膜３１も除去する（図２（ｅ））。なお、素子分離部４４は、絶縁性の材料であれば、上記以外の材料であってもよい。
【００２６】
次に、ＰＤ９、ＦＤ１３および第１の素子分離領域ＩＲ１をレジストパターン４５で覆う。ここで、ＰＤ９およびＦＤ１３を囲む四角形状の領域に列方向で挟まれた領域を第１の素子分離領域ＩＲ１といい、行方向に挟まれた領域を第２の素子分離領域ＩＲ２という。第１の素子分離領域ＩＲ１の幅は、０．４５μｍ程度と狭く、第２の素子分離領域ＩＲ２の幅は０．８０μｍ以上であるとする。この場合には、第１の素子分離領域ＩＲ１には、所望の開口を有するレジストパターンを形成出来ないので、第２の素子分離領域ＩＲ２にのみ開口を有するレジストパターン４５を用いる。そして、加速電圧３００ｋｅＶ、注入量１×１０13ｃｍ-2の条件で、回転注入法等を用いてＢ+イオンなどのｐ型不純物イオンを注入し、第２の素子分離領域ＩＲ２にウェル４２を形成する。続いて、加速電圧１６０ｋｅＶ、注入量６×１０12ｃｍ-2の条件で、回転注入法等を用いてＢ+イオンを注入し、ウェル４２の上方にチャネルストッパ層４１を形成する（図２（ｆ））。その後、レジストパターン４５を除去する。ウェル４２およびチャネルストッパ層４１のピーク濃度は、いずれも１×１０17ｃｍ-3以上であることが好ましい。
【００２７】
その後、リン等のｎ型不純物イオンを注入して、ＰＤ９、ＦＤ１３、リセットトランジスタ１４や増幅トランジスタ１５のソース−ドレイン領域などを形成し、さらに、ゲート絶縁膜やゲート電極、配線等を形成する。
【００２８】
本実施形態に係る固体撮像装置の製造方法によれば、ＳＴＩの素子分離部４４を形成する際に、溝６０内に不純物イオンを注入して側壁注入層４０を形成している。よって、画素の微細化に伴って、不純物イオン埋め込み層（ウェル４２およびチャネルストップ層４１）を形成することができる領域が限定された場合にも、半導体基板２の抵抗を低減することができる。半導体基板２の抵抗を低減することができれば、リセットゲートや転送ゲートへの印加電圧の切り替えによってＦＤ１３の電位が変化した場合に、定常状態に移行するまでの時間（時定数τ）を短くすることができる。時定数τが小さくなれば、固体撮像装置を高速駆動させた場合にも画像の輝度ムラが抑制されるので、良好な画像を得ることができる。
【００２９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る固体撮像装置の画素領域の一部断面図であって、図７のＡ−Ｂ−Ｃ線断面に相当する線における断面図である。この固体撮像装置は、素子分離部５１がＬＯＣＯＳで形成されている。そして、第１の素子分離領域ＩＲ１の下方には、チャネルストッパ層５２のみを形成し、また第２の素子分離領域ＩＲ２の下方には、チャネルストッパ層５２とウェル５３とを形成している。つまり、ＰＤ９とＦＤ１２とを囲んでなる活性領域が行方向に隣り合う間の領域と、列方向に隣り合う間の間とのうち、間隔が狭い方における不純物埋め込み層の層数が、間隔が広い方における不純物埋め込み層の層数よりも少なくなっている。このように、不純物埋め込み層の層数を一部で少なくした場合でも、全く形成しない場合と比較すれば半導体基板２の抵抗を低減することができる。
【００３０】
以下に、本実施形態に係る固体撮像装置の製造方法を説明する。まず、図４に示すように、半導体基板２の表面を酸化してシリコン酸化膜３０を形成し、その上にシリコン窒化膜３１を形成する。そして、素子分離部５１を形成する領域に開口を有するレジストパターン５５を形成し、ドライエッチングによって、レジストパターン５５から露出したシリコン窒化膜３１を除去し（図４（ａ））、その後、レジストパターン５５も除去する。次に、半導体基板２を熱酸化して、シリコン酸化膜３０で素子分離部５１を形成し、その後、シリコン窒化膜３１を除去する（図４（ｂ））。
【００３１】
次に、ＰＤ９、ＦＤ１３を形成する領域および第１の素子分離領域ＩＲ１をレジストパターン５６で覆う。続いて、加速電圧３００ｋｅＶ、注入量１×１０13ｃｍ-2の条件で、Ｂ+イオンを注入し、ウェル５３を形成する（図４（ｃ））。その後、レジストパターン５６を除去する。
【００３２】
次にＰＤ９およびＦＤ１３を形成する領域をレジストパターン５７で覆う。続いて、加速電圧１６０ｋｅＶ、注入量６×１０12ｃｍ-2の条件でＢ+イオンを注入し、チャネルストッパ層５２を形成する（図４（ｄ））。その後、レジストパターン５７を除去する。そして、リン等のｎ型不純物イオンを注入して、ＰＤ９、ＦＤ１３、トランジスタのソース−ドレイン領域などの活性層を形成し、さらに、ゲート絶縁膜やゲート電極、配線等を形成する。
【産業上の利用可能性】
【００３３】
本発明に係る固体撮像装置は、携帯電話向けデジタルカメラやデジタルスチルカメラなど、ＭＯＳ型やＣＣＤ型のイメージセンサを備えた撮影機器等として利用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態に係る固体撮像装置の断面図
【図２】図１の固体撮像装置の製造工程図
【図３】本発明の第２の実施形態に係る固体撮像装置の断面図
【図４】図３の固体撮像装置の製造工程図
【図５】固体撮像装置の構成を示した図
【図６】画素セルおよびノイズキャンセル回路の回路図
【図７】各トランジスタの制御タイミングチャート
【図８】画素領域のレイアウト図
【図９】従来の固体撮像装置の断面図
【符号の説明】
【００３５】
２  半導体基板
３  画素領域
４  信号処理領域
５  画素セル
６  ノイズキャンセル回路
７  垂直信号線
８  水平信号線
９  ＰＤ
１０  転送ゲート
１２  コンデンサ
１３  ＦＤ
１４  リセットトランジスタ
１５  増幅トランジスタ
１６  ＲＳＣＥＬＬ信号線
１７  ＴＲＡＮＳ信号線
１８  ＶＤＤ信号線
１９  ＮＣＳＨトランジスタ
２０  コンデンサ
２１  ＮＣＣＬトランジスタ
２２  コンデンサ
２３  ＨＳＲＯＵＴトランジスタ
２７  増幅ゲート
２８  リセットゲート
３０  シリコン酸化膜
３１  シリコン窒化膜
３２  レジストパターン
３３  素子分離部
３４  レジストパターン
３５  チャネルストップ層
３６  ウェル
５１  素子分離部
５２  チャネルストッパ層
５３  ウェル
５５  レジストパターン
５６  レジストパターン
５７  レジストパターン
６０  溝
【図１】
2007059447.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007059447.tif 000007
【図６】
2007059447.tif 000008
【図７】
2007059447.tif 000009
【図８】
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【図９】
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