(57)【要約】【課題】  データ読出時に正確な参照電流を発生させることにより、記憶データを正確に読み出すことが可能な不揮発性記憶装置を提供する。【解決手段】  セルフテスト回路６０はメモリアレイ１０に含まれるダミーセルをすべてテストし、不良ダミーセルを検出したことを示す信号ＥＲＲと、不良ダミーセルのアドレスを示すアドレス信号ＥＡＤとを出力する。書込指示回路６２は信号ＥＲＲおよびアドレス信号ＥＡＤに応じ、不良ダミーセルへのデータの書き込みを指示する信号ＤＷＣを出力する。行デコーダ２０および列デコーダ２５はアドレス信号ＥＡＤに応じて不良ダミーセルを選択し、読出／書込制御回路３０は信号ＤＷＣを受けたコントロール回路５の指示により、不良ダミーセルにデータの再書き込みを行なう。これにより、不良ダミーセルが記憶するデータが補正される。【選択図】        図１
2007026477.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、各々がデータを不揮発的に記憶する複数のメモリセルと、
各々が前記複数のメモリセルから読出すデータを判別するための参照データを不揮発的に記憶する複数の参照メモリセルとを備え、
前記複数の参照メモリセルは、前記複数のメモリセルの行および列のいずれか一方に沿って、前記複数のメモリセルとメモリアレイを構成するように配置され、
第１の参照アドレス信号に応じ、前記複数の参照メモリセルの中から書込対象参照セルを選択する選択回路と、
書込信号に応じ、前記書込対象参照セルが前記参照データとして記憶すべきデータの書込を前記書込対象参照セルに対して行なう周辺回路と、
前記書込対象参照セルに対して前記記憶すべきデータの再書込が必要と判定する場合に、前記第１の参照アドレス信号と前記書込信号とを発生する制御回路とをさらに備える、不揮発性記憶装置。
【請求項２】
前記制御回路は、
前記複数の参照メモリセルを順次選択してテストを実行し、前記複数の参照メモリセルの中から不良セルを検出すると、前記第１の参照アドレス信号と検出信号とを出力するテスト回路と、
前記第１の参照アドレス信号と前記検出信号とを受け、前記書込信号を出力する書込指示回路とを含む、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記不揮発性記憶装置は、
前記複数のメモリセルの各列に対応して配置される複数のビット線と、
前記複数のメモリセルの各行に対応して配置される複数のデータ書込線とをさらに備え、
前記複数のメモリセルおよび前記複数の参照メモリセルの各々は、印加される磁界に応じて変化する磁化方向に応じた電気抵抗の変化でデータを保持し、
前記テスト回路は、前記複数の参照メモリセルの中からテスト対象セルを選択するための第２の参照アドレス信号と、前記テスト対象セルから前記参照データを読出すための読出信号とを出力し、前記テスト対象セルから読出された前記参照データに基づいて、前記テスト対象セルが前記不良セルであると判定する場合に、前記不良セルを前記書込対象参照セルとして決定して前記第１の参照アドレス信号と、前記検出信号とを出力し、
前記選択回路は、前記第２の参照アドレス信号を受けた場合には、前記テスト対象セルを選択し、
前記周辺回路は、前記読出信号に応じて前記テスト対象セルから前記参照データを読出し、前記書込信号に応じて前記不良セルに対応するデータ書込線と前記不良セルに対応するビット線との各々に電流を印加して、前記記憶すべきデータの書込を行なう、請求項２に記載の不揮発性記憶装置。
【請求項４】
前記テスト回路は、
クロックに応じて前記第２の参照アドレス信号を発生するアドレスカウンタと、
前記第２の参照アドレス信号と前記参照データとを受け、前記参照データと期待値とを比較し、比較結果が異なる場合に、入力された前記第２の参照アドレス信号を前記第１の参照アドレス信号として出力し、かつ、前記検出信号を出力する判定回路とを有する、請求項３に記載の不揮発性記憶装置。
【請求項５】
前記選択回路は、入力されるメモリセルアドレス信号に応じて前記複数のメモリセルの中から書込対象メモリセルを選択し、
前記周辺回路は、入力されるメモリセル書込信号に応じ、前記書込対象メモリセルに対応するデータ書込線と前記書込対象メモリセルに対応するビット線との各々に電流を流して発生させた磁界を用いて、前記書込対象メモリセルへのデータ書込を実行し、
前記制御回路は、
前記周辺回路への前記メモリセル書込信号の入力回数をカウントし、カウント値が所定の値を超えた場合に、前記テストの実行を開始するよう前記テスト回路に対して指示する実行指示回路をさらに含む、請求項３に記載の不揮発性記憶装置。
【請求項６】
前記不揮発性記憶装置は、
前記テスト対象セルから前記参照データを読み出す場合に、第１および第２の電流を発生する電流発生部をさらに備え、
前記第１の電流の値は、前記参照データの第１の論理値に応じた値であり、
前記第２の電流の値は、前記参照データの第２の論理値に応じた値であり、
前記周辺回路は、
前記第１の電流と前記第２の電流とに応じ、前記第１の電流の値と前記第２の電流の値との中間の第１の基準電流値を生成する第１の基準値生成部と、
前記テスト対象セルから前記参照データを読出す場合に、前記テスト対象セルに接続されるビット線に流れる第１の読出電流の値と前記第１の基準電流値とを比較する読出回路とを有する、請求項３に記載の不揮発性記憶装置。
【請求項７】
前記電流発生部は、
前記第１の論理値を記憶する第１の基準セルと、
前記第２の論理値を記憶する第２の基準セルとを含み、
前記第１および第２の基準セルの各々は、印加される磁界に応じて変化する磁化方向に応じた電気抵抗の変化でデータを保持し、
前記第１の基準セルに接続され、前記第１の電流が流れる第１の電流伝達線と、
前記第２の基準セルに接続され、前記第２の電流が流れる第２の電流伝達線とをさらに含む、請求項６に記載の不揮発性記憶装置。
【請求項８】
前記電流発生部は、
前記第１の論理値を記憶する第１の基準セルと、
前記第２の論理値を記憶する第２の基準セルとを含み、
前記第１および第２の基準セルの各々は、印加される磁界に応じて変化する磁化方向に応じた電気抵抗の変化でデータを保持し、
前記第１の基準セルに接続され、前記第１の電流が流れる第１の電流伝達線と、
前記第２の基準セルに接続され、前記第２の電流が流れる第２の電流伝達線と、
前記第１および第２の電流伝達線に交差して設けられる基準データ書込線とをさらに含み、
前記テスト回路は、前記第２の参照アドレス信号の出力を開始する前に、予め、前記第１および第２の基準セルへの書込を指示する基準セル書込信号をさらに出力し、
前記周辺回路は、前記基準セル書込信号に応じ、前記基準データ書込線と前記第１の電流伝達線と前記第２の電流伝達線との各々に電流を流して発生させた磁界を用いて、前記第１および第２の基準セルに対して前記第１および第２の論理値をそれぞれ書込む、請求項６に記載の不揮発性記憶装置。
【請求項９】
前記選択回路は、前記複数のメモリセルから選択されたメモリセルの読出に対応し、前記複数の参照メモリセルの中から第１および第２の参照メモリセルを選択し、
前記第１および第２の参照メモリセルは、前記第１および第２の論理値をそれぞれ記憶し、前記複数のビット線のうちの第１および第２のビット線にそれぞれ接続され、
前記第１のビット線には、前記第１の論理値に応じた第３の電流が流れ、
前記第２のビット線には、前記第２の論理値に応じた第４の電流が流れ、
前記周辺回路は、
前記第３の電流の値と、前記第４の電流の値との中間の第２の基準電流値を生成する第２の基準値生成部と、
前記テスト対象セルから前記参照データを読出す場合には、前記読出回路に前記第１の読出電流の値と前記第１の基準電流値とを与え、前記選択されたメモリセルからのデータ読出時には、前記選択されたメモリセルに対応するビット線に流れる第２の読出電流の値と前記第２の基準電流値とを前記読出回路に与えるよう、選択信号に応じて切換わる選択部とを有し、
前記テスト回路は、前記第２の参照アドレス信号の出力を開始する前に、予め、前記選択信号を出力する、請求項６に記載の不揮発性記憶装置。
【請求項１０】
前記制御回路は、
電源が投入されたことを検知して、前記テストの実行を開始するよう前記テスト回路に対して指示する実行指示回路をさらに含む、請求項２に記載の不揮発性記憶装置。
【請求項１１】
前記制御回路は、前記複数のメモリセルへのデータ書込回数が所定の値を超えた場合に、前記記憶すべきデータの再書込が必要と判定し、前記第１の参照アドレス信号を出力して複数の参照メモリセルを順次選択するとともに、前記書込信号を出力する、請求項１に記載の不揮発性記憶装置。
【請求項１２】
前記制御回路は、
クロックに応じて前記第１の参照アドレス信号を発生するアドレスカウンタと、
前記第１の参照アドレス信号の入力に応じて前記書込信号を発生する信号発生回路とを含む、請求項１１に記載の不揮発性記憶装置。
【請求項１３】
前記複数のメモリセルおよび前記複数の参照メモリセルの各々は、印加される磁界に応じて変化する磁化方向に応じた電気抵抗の変化でデータを保持し、
前記選択回路は、入力されるメモリセルアドレス信号に応じて前記複数のメモリセルの中から書込対象メモリセルを選択し、
前記周辺回路は、入力されるメモリセル書込信号に応じ、前記書込対象メモリセルに対応するデータ書込線と前記書込対象メモリセルに対応するビット線との各々に電流を流して発生させた磁界を用いて、前記書込対象メモリセルへのデータ書込を実行し、
前記制御回路は、
前記周辺回路への前記メモリセル書込信号の入力回数をカウントし、カウント値が前記所定の値を超えた場合に、前記第１の参照アドレス信号の入力に応じて前記書込信号の出力を行なうよう前記信号発生回路に対して指示する実行指示回路をさらに含む、請求項１２に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特にＭＲＡＭ（Magnetic Random Access Memory）におけるデータの読出に関する。
【背景技術】
【０００２】
磁気ランダムアクセス記憶装置（ＭＲＡＭデバイス）は、トンネル磁気抵抗（ＴＭＲ）効果を有する素子（以下、「トンネル磁気抵抗素子」と称する）をメモリセルとして備える記憶装置である。ＭＲＡＭデバイスはビット線およびディジット線の交差部分に整列した複数のメモリセルを含む。トンネル磁気抵抗素子は、磁気トンネル接合構造を有し、磁化方向が固定された第１の磁性体層と、外部からの印加磁界によって磁化方向が書替え可能な第２の磁性体層と、当該第１および第２の磁性体層に挟まれたトンネル絶縁層とで構成される。
【０００３】
トンネル磁気抵抗素子は、上記第１および第２の磁性体層の磁気モーメントの向きが平行な状態および反平行な状態で、抵抗がそれぞれ最小値Ｒｍｉｎおよび最大値Ｒｍａｘとなる特徴を有する。したがって、トンネル磁気抵抗素子を有する磁気メモリセル（以下、「ＭＴＪメモリセル」とも称する）では、トンネル磁気抵抗素子中の磁気モーメントとの平行状態（低抵抗状態）および反平行状態（高抵抗状態）が、記憶データの論理レベル“０”および“１”とそれぞれ対応付けられる。ＭＴＪメモリセルの記憶データは、磁性体層の磁化方向を反転可能なしきい値レベルを越えるデータ書込磁界の印加によって書替えられるまで、不揮発的に保持される。
【０００４】
一般的にＭＲＡＭデバイスにおいては、ＭＴＪメモリセルの行に対応して設けられた書込選択線であるディジット線に流れる電流、および、ＭＴＪメモリセルの列に対応して設けられたデータ線であるビット線に流れる電流によって発生する全磁場が磁性体層中の磁気ベクトルの方向を切換えるのに十分な磁場となった場合、ＭＴＪメモリセル内に情報を書き込んだりＭＴＪメモリセルの状態を変化させたりすることができる。
【０００５】
図１５は、トンネル磁気抵抗素子の構成の一例を示す断面図である。なお、図１５は特開２００３−１８８３５３号公報（特許文献１）に開示されるトンネル磁気抵抗素子の構成を示す図である。図１５を参照して、トンネル磁気抵抗素子ＴＭＲは、下地・保護層１３８，１３７と、反強磁性体層１３６と、強磁性体層１３５と、絶縁層１３４と、強磁性体層１３９と、保護層１３１とを順に積層した構造とされる。
【０００６】
下地・保護層１３８はタンタル（Ｔａ）からなる。下地・保護層１３７は、ニッケル−鉄（ＮｉＦｅ）からなる。反強磁性体層１３６はイリジウム−マンガン（ＩｒＭｎ）からなる。強磁性体層１３５はコバルト−鉄（ＣｏＦｅ）からなる。反強磁性体層１３６および強磁性体層１３５はピン層（第１の磁性体層）を構成する。トンネル絶縁層１３４は酸化アルミニウム（ＡｌＯx）からなる。強磁性体層１３９は、コバルト−鉄（ＣｏＦｅ）層１３３と、ニッケル−鉄（ＮｉＦｅ）層１３２からなり、強磁性体層１３９はフリー層（第２の磁性体層）である。保護層１３１は、タンタル（Ｔａ）からなる。なお、トンネル磁気抵抗素子ＴＭＲはビット線１１２および読出配線１４１に接続される。
【０００７】
上述のように、トンネル磁気抵抗素子は第１および第２の磁性体層の磁気モーメントの向きが平行な状態および反平行な状態で抵抗が異なる。よって、データ読出時には抵抗差を検出する方法が用いられる。抵抗の大小を検知するために抵抗値に対応したセル電流の大小を検知する場合、基準となる参照電流との比較により行なう方法が用いられる。
【０００８】
より詳細に説明すると、データ読出時には、ワード線の選択に応じ、選択されたＭＴＪメモリセル（以下、「選択メモリセル」と称する）のトンネル磁気抵抗素子が、対応するビット線とソース線との間に電気的に接続される。その状態で、ビット線およびソース線間に電位差を与えることによって生じるＭＴＪメモリセルの通過電流（以下、「メモリセル電流」と称する）、すなわちビット線通過電流を検知して、選択メモリセルの記憶データが読出される。具体的には、メモリセル電流が、抵抗Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルの通過電流Ｉｍｉｎと、抵抗Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルの通過電流をＩｍａｘとのいずれであるかを検知する必要がある。
【０００９】
この際に、当該ＭＴＪメモリセルの通過電流との比較対象となる参照電流は、たとえばメモリアレイ内に設けられたリファレンス用のＭＴＪメモリセル（ダミーセル）により生成される。このダミーセルはトンネル磁気抵抗素子を用いて構成される。読出し対象のセルの活性化と同時にダミーセルを活性化し、各セルのメモリセル電流を電流比較回路（センスアンプ）により比較判定することにより、記憶データの論理レベルが確定される。
【００１０】
データの読出しのためにダミーセルを用いる場合、ダミーセルが不良であれば、正常なデータ読出を実行できなくなってしまう。このような問題を防ぐ従来の技術として、たとえば特開２００４−２５３０５４号公報（特許文献２）では、ダミーセルおよびダミーセルを救済するスペアメモリセル自体を試験するテストモードを備えた磁気記憶装置が開示されている。
【特許文献１】特開２００３−１８８３５３号公報
【特許文献２】特開２００４−２５３０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＭＲＡＭデバイスでは、通常動作時にデータの読み書きを行なうＭＴＪメモリセル（以下、「ノーマルセル」とも称する）およびダミーセルに対して、ビット線またはディジット線が設けられる。ダミーセルはノーマルセルと隣接して配置されてメモリアレイを構成し、ノーマルセルとディジット線またはビット線を共有する。
【００１２】
しかしながら、ノーマルセルとダミーセルとでディジット線を共有する場合、ノーマルセルへのデータ書込み時には、ディジット線を共有するダミーセルにも影響が生じる。ＭＲＡＭデバイスは２軸磁場、すなわちビット線とディジット線との２本の各々に流れる電流により形成される磁場によってデータ書込みが行なわれる。よって、選択されたノーマルセルと同一のロウに属するダミーセルや、選択されたノーマルセルと同一のカラムに属するダミーセルには、ディジット線あるいはビット線に流れる電流により生じた磁場が印加される。さらに、メモリデバイス外部からダミーセルに対して磁場が印加される可能性がある。なお、ノーマルセルとダミーセルとでディジット線を共有する場合にも同様である。
【００１３】
このように、磁化反転のしきい値を超えなくても、磁場が印加されることにより、ある確率で磁化反転が起こる可能性があるので、ダミーセルの記憶データが反転してしまう可能性がある。
【００１４】
ノーマルセルの場合、たとえばＥＣＣ（Error Check and Correct）機能等の補正手段を用いることにより、記憶データを補正できる。しかしながらダミーセルの場合には記憶データを補正するための補正手段が一般的に設けられていない。よって、不良ダミーセルが存在することにより、ＭＲＡＭデバイスからデータの誤読出しが生じる可能性がある。
【００１５】
本発明の目的は、データ読出時に正確な参照電流を発生させることにより、記憶データを正確に読み出すことが可能な不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明は要約すれば、不揮発性記憶装置であって、複数のメモリセルと、複数の参照メモリセルと、選択回路と、周辺回路と、制御回路とを備える。複数のメモリセルは、行列状に配置され、データを不揮発的に記憶する。複数の参照メモリセルは、複数のメモリセルから読出すデータを判別するための参照データを不揮発的に記憶する。複数の参照メモリセルは、複数のメモリセルの行および列のいずれか一方に沿って、複数のメモリセルとメモリセルアレイを構成するように配置される。選択回路は参照アドレス信号に応じ、複数の参照メモリセルの中から書込対象参照セルを選択する。周辺回路は書込信号に応じ、書込対象参照セルが参照データとして記憶すべきデータの書込を書込対象参照セルに対して行なう。制御回路は書込対象参照セルに対して記憶すべきデータの再書込が必要と判定する場合に、参照アドレス信号と書込信号とを発生する。
【発明の効果】
【００１７】
本発明の不揮発性記憶装置によれば、ダミーセルが記憶するデータを定期的に再書込みすることにより、ダミーセルの磁化方向が誤って反転してしまうのを防ぐことができるので、ダミーセルは正確な参照電流を発生することができる。よって本発明の不揮発性記憶装置によれば、正確にデータを読出すことができる。
【発明を実施するための最良の形態】
【００１８】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１９】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性記憶装置の構成を示す概略ブロック図である。図１を参照して、不揮発性記憶装置１は、ＭＲＡＭメモリ部２と、ダミーセル書込回路３とを備える。
【００２０】
ＭＲＡＭメモリ部２は、入力される制御信号およびアドレス信号に応答してランダムアクセスを行ない、外部との間で書込データＤＩＮの入力および読出データＤＡＴの出力を実行する。
【００２１】
ＭＲＡＭメモリ部２は、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０を含む。なお、以下ではＭＴＪメモリセルを単に「メモリセル」とも称する。メモリアレイ１０は、各々がデータを不揮発的に記憶する複数のメモリセル、および複数のメモリセルの各々が記憶するデータを判別するためのデータ（参照データ）を記憶する複数の参照メモリセル（ダミーセル）を含む。複数の参照メモリセルは、複数のメモリセルの行および列のいずれか一方に沿って、複数のメモリセルとメモリアレイを構成するように配置される。
【００２２】
メモリアレイ１０には、ＭＴＪメモリセルの行の各々に対応して、ワード線ＷＬおよびディジット線ＤＬが配置されている。また、ＭＴＪメモリセルＭＣの列の各々に対応してビット線ＢＬおよびソース線ＳＬが配置される。なお、図１においては、１つのメモリセルＭＣと、これに対応するワード線ＷＬ、ディジット線ＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が代表的に示されている。
【００２３】
ＭＲＡＭメモリ部２は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号によって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５とを備える。行デコーダ２０および列デコーダ２５は本発明における「選択回路」を構成する。
【００２４】
ＭＲＡＭメモリ部２は、さらに、周辺回路２７を備える。周辺回路２７は、入力される制御信号に応じ、ＭＲＡＭメモリ部２の全体動作を制御するコントロール回路５と、読出／書込制御回路３０とを含む。
【００２５】
読出／書込制御回路３０は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、およびデータ読出時においてビット線ＢＬにデータ読出電流を流すための回路を総称したものである。読出／書込制御回路３０は、データ書込時には外部から書込データＤＩＮを受け、データ読出時には外部に読出データＤＡＴを出力する。
【００２６】
ダミーセル書込回路３は、書込対象となるダミーセルに対して記憶すべきデータの再書込が必要と判定する場合に、アドレス信号ＥＡＤと信号ＤＷＣとを発生する。ダミーセル書込回路３は、ダミーセルを順次選択するためのアドレス信号ＤＡＤを生成して、ダミーセルから読み出されたデータと期待値データとの比較結果に応じて、不良ダミーセルの検出を行なうセルフテスト回路６０と、不良ダミーセルが記憶するデータを本来記憶すべきデータに補正するために不良ダミーセルへの補正データの書込みを指示するため信号ＤＷＣを発生する書込指示回路６２と、セルフテスト回路６０を起動するタイマー回路６４とを含む。
【００２７】
タイマー回路６４は、本発明の不揮発性記憶装置における「実行指示回路」に相当する。タイマー回路６４は、不揮発性記憶装置１に電源電位が供給された（電源がオンになった）ことを検知する電源オン検知回路６６と、メモリセルＭＣに対してデータ書込みを指示する信号ＷＣＭがコントロール回路５に入力された回数をカウントすることにより、メモリセルＭＣへの書込回数をカウントする書込回数カウンタ６８とを含む。書込回数カウンタ６８は書込回数が所定の値を越える場合に、セルフテスト回路６０にテスト実行を指示する。なお、セルフテスト回路６０および書込指示回路６２の動作の詳細は後述する。
【００２８】
ダミーセル書込回路３は、さらに、セレクタ６５を含む。セレクタ６５はメモリセルＭＣを選択するためのアドレス信号ＡＤＤ、データ読出の際にダミーセルを選択するためのアドレス信号ＤＡＤ、および不良ダミーセルを選択するためのアドレス信号ＥＡＤを受け、信号ＡＳＷに応じていずれを出力するかを切換える。
【００２９】
なお、本発明の不揮発性記憶装置の例として図１ではＭＲＡＭを示すが、データを不揮発的に記憶する記憶装置であれば、本発明はたとえばＦｅＲＡＭ（Ferroelectric Random Access Memory）やフラッシュメモリ等にも適用可能である。
【００３０】
図２は、図１のダミーセル書込回路３による処理の概略を示すフローチャートである。図２および図１を参照して、処理が開始されると、まずステップＳ１において、電源オン検知回路６６は不揮発性記憶装置１に電源電位が供給されたこと（電源がオンになったこと）を検知する。
【００３１】
電源オン検知回路６６が電源がオンになったことを検知すると、ステップＳ２において、タイマー回路６４に含まれる書込回数カウンタ６８は書込回数をチェックする。
【００３２】
ステップＳ３において、書込回数が所定の規定値（たとえば１０8回）を超えていた場合（ステップＳ３においてＹＥＳ）、ステップＳ４において、書込回数カウンタ６８はセルフテスト回路６０に対し、テスト開始を指示する信号ＳＴを出力する。一方、ステップＳ３において書込回数が所定の規定値以下である場合（ステップＳ３においてＮＯ）、書込回数カウンタ６８は信号ＳＴを出力しない。この場合、処理はステップＳ６に進み、不揮発性記憶装置１は通常のスタンドバイ状態になる。
【００３３】
ステップＳ４において、セルフテスト回路６０はすべてのダミーセルに対して順次テストを行なう。セルフテスト回路６０はセレクタ６５に対して信号ＡＳＷを出力するとともに、ダミーセルのアドレスを選択するためアドレス信号ＤＡＤを出力する。行デコーダ２０はアドレス信号ＤＡＤによって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行する。列デコーダ２５はアドレス信号ＤＡＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行する。
【００３４】
また、ステップＳ４において、セルフテスト回路６０はダミーセルからデータの読出しを行なうため、ダミーセルからのデータ読出しを指示する信号ＲＣＭ、および、読出／書込制御回路３０がダミーセルからデータを読み出すように動作を切換えるための信号ＰＳＷを出力する。
【００３５】
信号ＲＣＭはコントロール回路５に送られ、信号ＰＳＷは読出／書込制御回路３０に送られる。コントロール回路５は信号ＲＣＭに応じ、読出／書込制御回路３０に対してダミーセルからデータを読出すよう指示する。読出／書込制御回路３０は信号ＰＳＷに応じ、メモリセルからデータを読み出すかダミーセルからデータを読出すかを切換える。読出／書込制御回路３０からは、通常動作時には読出データＤＡＴが出力され、ダミーセルのテスト時にはダミーセルから読出されるデータＤＤＴが出力される。セルフテスト回路６０はデータＤＤＴを受け、ダミーセルが正常か不良かを判定する。
【００３６】
ステップＳ５において、セルフテスト回路６０が不良ダミーセルを検出した場合には、不良ダミーセルに対してデータの再書込みが行なわれる。この場合、セルフテスト回路６０は書込指示回路６２に対して不良ダミーセルを検出したことを示す信号ＥＲＲと、不良ダミーセルを指定するためのアドレス信号ＥＡＤと、信号ＡＳＷを出力する。
【００３７】
書込指示回路６２は信号ＥＲＲとアドレス信号ＥＡＤとに応じ、不良ダミーセルに対してデータ再書込みを指示するための信号ＤＷＣを出力する。セレクタ６５は信号ＡＳＷを受けて、アドレス信号ＥＡＤを出力するよう切換わる。アドレス信号ＤＡＤの入力時と同様に、行デコーダ２０はアドレス信号ＥＡＤによって示されるロウアドレスＲＡをデコードしてメモリアレイ１０における行選択を実行し、列デコーダ２５はアドレス信号ＥＡＤによって示されるコラムアドレスＣＡをデコードしてメモリアレイ１０における列選択を実行する。
【００３８】
信号ＤＷＣはコントロール回路５に入力される。コントロール回路５は信号ＤＷＣに応じて読出／書込制御回路３０に対し、不良ダミーセルに対するデータ書込みを指示する。読出／書込制御回路３０はコントロール回路５からの指示に応じて不良ダミーセルに再書込みを行ない不良ダミーセルが記憶するデータを補正する。
【００３９】
なお、ステップＳ４，Ｓ５において、セルフテスト回路６０はアドレスを切換えながらすべてのダミーセルをテストし、書込指示回路６２は検出された不良ダミーセルのすべてに対してデータの再書込みを行なう。すべてのダミーセルのテストが終了すると処理はステップＳ６に進み、不揮発性記憶装置１は通常のスタンドバイ状態になる。
【００４０】
このように、セルフテスト回路６０はメモリアレイ１０に含まれるダミーセルをすべてテストし、不良ダミーセルを検出したことを示す信号ＥＲＲと、不良ダミーセルのアドレスを示すアドレス信号ＥＡＤとを出力する。書込指示回路６２は信号ＥＲＲおよびアドレス信号ＥＡＤに応じ、不良ダミーセルへのデータの書込みを指示する信号ＤＷＣを出力する。行デコーダ２０および列デコーダ２５はアドレス信号ＥＡＤに応じて不良ダミーセルを選択し、読出／書込制御回路３０は信号ＤＷＣを受けたコントロール回路５の指示により、不良ダミーセルにデータの再書込みを行なう。これにより、不良ダミーセルが記憶するデータが補正される。よって、メモリセルＭＣの読出し時にはダミーセルから正確な参照電流を発生させることができる。
【００４１】
なお、アドレス信号ＥＡＤ，ＤＡＤはそれぞれ本発明の不揮発性記憶装置における「第１の参照アドレス信号」および「第２の参照アドレス信号」である。また、信号ＲＣＭ，ＤＷＣはそれぞれ本発明の不揮発性記憶装置における「読出信号」および「書込信号」である。
【００４２】
図３は、図１の不揮発性記憶装置１によるダミーセルのテストを説明するための図である。図３を参照して、メモリアレイ１０は、メモリセルアレイ１０Ａと、ダミーセルアレイ１０Ｂと、リファレンスセル部１０Ｃとを含む。リファレンスセル部１０Ｃはダミーセルの試験時にダミーセルからデータを正確に読み出すため、ダミーセルのメモリセル電流との比較対象となる参照電流を生成するために設けられる。
【００４３】
読出／書込制御回路３０は、読出回路３０Ａを含む。読出回路３０Ａは、たとえばセンスアンプである。読出回路３０Ａは、通常動作時にはメモリセルからデータを読出し、ダミーセルのテスト時にはダミーセルからデータを読み出す。読出回路３０Ａは、通常動作時には選択されたメモリセルに接続されるビット線に流れる電流の値と、選択されたメモリセルに対応する２つのダミーセルにそれぞれ接続される２本のビット線に流れる電流の値とを比較してメモリセルから読出したデータを判別する。読出回路３０Ａは、ダミーセルからのデータ読出し時には、選択されたダミーセルに接続されるビット線に流れる電流の値と、リファレンスセル部１０Ｃから流れる電流の値とを比較して、ダミーセルから読出したデータを判別する。
【００４４】
読出／書込制御回路３０は、さらに、信号ＰＳＷに応じ、読出回路３０Ａに対して出力する電流を切換えるマルチプレクサ（ＭＵＸ）３０Ｂと、メモリセルＭＣの読出し時に必要な参照電流を生成するために、ダミーセルアレイ１０Ｂに流れる電流ＩＤを半減した電流Ｉ２を出力する電流半減回路３０Ｃ１と、ダミーセルの読出し時に必要な参照電流を生成するため、リファレンスセル部１０Ｃに流れる電流ＩＲを半減した電流Ｉ３を出力する電流半減回路３０Ｃ２とを含む。
【００４５】
セルフテスト回路６０は、アドレスカウンタ７０と、信号発生回路７１と、読出判定回路７２とを含む。
【００４６】
アドレスカウンタ７０は、クロックＣＬＫに応じてカウント値を更新（増分）してアドレス信号ＤＡＤを発生する。アドレスカウンタ７０を設けることにより自動的にテストを実行できる。信号発生回路７１はタイマー回路６４からの信号ＳＴに応じ、ダミーセルのテスト開始時にリファレンスセル部１０Ｃにデータ書込みを指示するための信号ＲＷＣを出力する。読出判定回路７２は、ダミーセルのテスト開始時にＭＵＸ３０Ｂに対し、ＭＵＸ３０Ｂが出力する電流を切換えるための信号ＰＳＷを出力する。なおクロックＣＬＫは外部クロックでもよいし、外部クロックに応じて内部で発生させたクロックであってもよい。
【００４７】
ＭＵＸ３０Ｂは信号ＰＳＷに応じ、メモリセルの読出し時には、読出回路３０Ａに対し、読出しデータを示す電流Ｉ４として電流Ｉ１を出力し、参照電流を示す電流Ｉ５として、電流Ｉ２を出力する。また、ＭＵＸ３０Ｂは、ダミーセルのテスト時には、信号ＰＳＷに応じて出力する電流を切換え、読出しデータを示す電流Ｉ４として電流ＩＤを出力し、参照電流を示す電流Ｉ５として電流Ｉ３を出力する。このようにＭＵＸ３０Ｂにより読出回路３０Ａに入力される電流を切換えることで、読出回路３０Ａをメモリセルからのデータ読出とダミーセルからのデータ読出との両方に用いることができる。
【００４８】
また、読出判定回路７２はアドレス信号ＤＡＤおよびデータＤＤＴを受ける。読出判定回路７２はデータＤＤＴを期待値比較してダミーセルが正常か不良かを判定し、ダミーセルが不良である場合には、不良ダミーセルを指定するため、入力されたアドレス信号ＤＡＤをアドレス信号ＥＡＤとして出力する。
【００４９】
次に、電流Ｉ２，Ｉ３の生成方法について説明する。図４は、図１のメモリアレイ１０に含まれるＭＴＪメモリセルの構成を示す概略図である。図４を参照して、メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００５０】
メモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを固定電圧（たとえば、接地電圧ＧＮＤ）にプルダウンするためのソース線ＳＬとが設けられる。
【００５１】
データ読出時においては、アクセストランジスタＡＴＲはワード線ＷＬの活性化に応答してターンオンする。アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬおよびビット線ＢＬの間に電気的に結合される。これにより、トンネル磁気抵抗素子ＴＭＲは、所定電圧（たとえば接地電圧ＧＮＤ）へプルダウンされた状態でビット線ＢＬと電気的に結合される。この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちメモリセルの記憶データのレベルに応じたメモリセル電流が流れる。
【００５２】
一方、データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、データ書込電流がビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流されることにより生じた磁界を用いて磁性体層の磁化方向を決定することによりデータが書き込まれる。
【００５３】
図５は、図３のメモリセルアレイ１０Ａに含まれるメモリセルからのデータ読出を説明する図である。図５を参照して、メモリセルアレイ１０Ａにはｍ本（ｍは２以上の整数）のビット線が配置され、各ビット線に対応して複数のメモリセルが設けられる。図５においてはビット線ＢＬに対応して設けられるメモリセルＭ０１，Ｍ０２、および、ビット線ＢＬｍに対応して設けられるメモリセルＭ０ｍ，Ｍ０ｍ＋１を代表的に示す。
【００５４】
メモリセルＭ０２からデータが読出されると、ビット線ＢＬを電流Ｉ１が流れる。電流Ｉ１はメモリセルＭ０２の記憶データのレベルに応じたメモリセル電流である。
【００５５】
ダミーセルＤＣ１〜ＤＣ４はダミーセルアレイ１０Ｂに含まれる。ダミーセルＤＣ１〜ＤＣ４の各々の構成は図４に示すメモリセルＭＣの構成と同様であるので以後の説明は繰り返さない。ダミーセルＤＣ１，ＤＣ３に対応してダミービット線ＤＢＬ１が設けられ、ダミーセルＤＣ２，ＤＣ４に対応してダミービット線ＤＢＬ２が設けられる。メモリセルＭ０２のデータを確定するために必要な参照電流は、ダミーセルＤＣ１，ＤＣ２の記憶データに応じてダミービット線ＤＢＬ１，ＤＢＬ２をそれぞれ流れるメモリセル電流を用いて生成される。
【００５６】
なお、ダミーセルの配置によってはメモリセルに対応するビット線（ノーマルビット線）に参照電流を流す方式も可能であり、ダミーセルに対してダミービット線が設けられると限定されるものではない。図５は、ダミーセルから参照電流を取り出すための構成の一例を示したものである。
【００５７】
図５に示すように、ダミーセルＤＣ１は”Ｌ”を記憶し、ダミーセルＤＣ２は”Ｈ”を記憶している。電流半減回路３０Ｃ１は、ダミービット線ＤＢＬ１を流れる電流ＩＬと、ダミービット線ＤＢＬ２を流れる電流ＩＨとを平均化して電流Ｉ２を出力する。電流Ｉ１を電流Ｉ２と比較することにより、メモリセルＭ０２から読出す記憶データを判別することができる。なお、メモリセルＭ０２のデータを確定するために必要な参照電流は、”Ｌ”を記憶するダミーセルＤＣ３に流れるメモリセル電流と、”Ｈ”を記憶するダミーセルＤＣ４に流れるメモリセル電流とを平均化して生成されてもよい。
【００５８】
図５において、ディジット線ＤＬはメモリセルＭ０２，Ｍ０ｍ＋１とダミーセルＤＣ１，ＤＣ２とに共用される。たとえばメモリセルＭ０２へのデータ書込みのためディジット線ＤＬに書込電流が繰り返し流れると、ダミービット線ＤＢＬ１やダミービット線ＤＢＬ２に電流が流れていなくても、ダミーセルＤＣ１あるいはダミーセルＤＣ２では磁化反転が起こり得る。たとえばダミーセルＤＣ１は”Ｈ”を記憶していても磁化反転により”Ｌ”を記憶するように変化してしまう可能性がある。
【００５９】
このような問題が生じるのを防ぐため、ダミーセル書込回路３はメモリセルに対してデータ書込みを指示する信号ＷＣＭが入力された回数をカウントし、所定の回数を超えるとダミーセルをテストする。これにより、不良ダミーセルが存在するか否かの確認を適切なタイミングで行なうことができる。
【００６０】
図６は、図５のダミーセルＤＣ１，ＤＣ２へのデータ書込みを説明する図である。図６を参照して、書込電流印加回路３０Ｄは、図１の読出／書込制御回路３０に含まれる回路ブロックである。ダミーセルＤＣ１が不良ダミーセルである場合には、書込電流印加回路３０Ｄは電流ＩＷを出力してダミーセルＤＣ１に再書込みを行なう。なお、図６ではダミービット線ＤＢＬ１およびディジット線ＤＬの各々に流れる電流を合わせて電流ＩＷと示す。
【００６１】
ダミーセルＤＣ１への再書込みによって、メモリセルＭ０２からデータを読み出す際には、ダミービット線ＤＢＬ１，ＤＢＬ２に電流ＩＬ，ＩＨが流れるので、電流半減回路３０Ｃ１から正確な参照電流である電流Ｉ２を出力することができる。
【００６２】
図７は、図３のリファレンスセル部１０Ｃへのデータ書込みおよびリファレンスセル部１０Ｃから出力される参照電流を説明する図である。図７を参照して、リファレンスセル部１０ＣはリファレンスセルＲＣ１，ＲＣ２を含む。リファレンスセルＲＣ１，ＲＣ２の各々の構成は図４に示すメモリセルＭＣの構成と同様であるので以後の説明は繰り返さない。ダミーセルおよびリファレンスセルはメモリセルと同じく磁気メモリセルであり、かつ、メモリセルと同じ製造プロセスにより形成されるので、メモリセルと同様の特性を有する。よって、ダミーセルおよびリファレンスセルの各々に流れる電流の特性がメモリセルの電流特性と同様になるので、ダミーセルあるいはリファレンスセルは正確な参照電流を発生することができる。
【００６３】
リファレンスセルＲＣ１，ＲＣ２に対応してリファレンスビット線ＲＢＬ１，ＲＢＬ２がそれぞれ設けられる。さらに、リファレンスセルＲＣ１，ＲＣ２にデータ書込みを行なうため、ディジット線ＲＤＬが設けられる。電流源ＣＳ１はデータ書込み時にリファレンスビット線ＲＢＬ１，ＲＢＬ２に対して電流を与える。電流源ＣＳ２はデータ書込み時にディジット線ＲＤＬに対して電流を与える。
【００６４】
電流源ＣＳ１とリファレンスビット線ＲＢＬ１との間にはトランスファゲートＴＧ１が設けられる。リファレンスビット線ＲＢＬ２と接地ノードとの間には、トランスファゲートＴＧ２が設けられる。リファレンスビット線ＲＢＬ１とリファレンスビット線ＲＢＬ２との間にはトランスファゲートＴＧ３が設けられる。なお、電流源ＣＳ１，ＣＳ２、およびトランスファゲートＴＧ１〜ＴＧ３は図１の読出／書込制御回路３０に含まれる。
【００６５】
リファレンスセルＲＣ１，ＲＣ２へのデータ書込み時には、セルフテスト回路６０に含まれる信号発生回路７１からデータ書込みを指示する信号ＲＷＣが送られる。コントロール回路５は信号ＲＷＣに応じ、電流源ＣＳ１，ＣＳ２の各々に対して電流を出力するよう指示する。また、読出／書込制御回路３０はトランスファゲートＴＧ１〜ＴＧ３を導通状態に設定する。
【００６６】
電流源ＣＳ１からトランスファゲートＴＧ１を介してリファレンスビット線ＲＢＬ１に電流ＩＢ１が流れる。電流ＩＢはさらに、リファレンスビット線ＲＢＬ１からトランスファゲートＴＧ３を通過してリファレンスビット線ＲＢＬ２を流れ、さらにトランスファゲートＴＧ２を通過して接地ノードに向けて流れる。また、ディジット線ＤＬにも電流源ＣＳ２から電流ＩＷＲが出力される。リファレンスビット線ＲＢＬ１，ＲＢＬ２の各々に流れる電流ＩＢの方向は互いに逆方向である。これによりリファレンスセルＲＣ１，ＲＣ２の磁化方向が互いに反対方向になり、たとえばリファレンスセルＲＣ１，ＲＣ２にはそれぞれ”Ｌ”，”Ｈ”が書き込まれる。
【００６７】
リファレンスセルＲＣ１，ＲＣ２からのデータ読出に関する動作は図６に示すダミーセルＤＣ１，ＤＣ２におけるデータ読出に関する動作と同様である。電流半減回路３０Ｃ２は、データ読出時に、リファレンスビット線ＲＢＬ１を流れるメモリセル電流（電流ＩＨ１）と、リファレンスビット線ＲＢＬ２を流れるメモリセル電流（電流ＩＬ１）とを平均化して電流Ｉ３を出力する。
【００６８】
図８は、図３のセルフテスト回路６０によるダミーセルのテスト処理を説明するフローチャートである。図８および図３を参照して、処理が開始されると、ステップＳ１１において、信号ＳＴが図１の書込回数カウンタ６８からセルフテスト回路６０に含まれる信号発生回路７１に入力される。信号発生回路７１はリファレンスセルＲＣ１，ＲＣ２に書込みを行なうための信号ＲＷＣを出力する。信号発生回路７１は、信号ＳＴおよびクロックＣＬＫに応じてリファレンスセルＲＣ１，ＲＣ２へのデータ書込みをコントロール回路５に指示するための信号ＲＷＣを出力する。テストを実行するごとに、テスト開始時にリファレンスセルへのデータ書込を行なうことで、ダミーセルからのデータ読出しに必要な参照電流を正確に発生させることができる。
【００６９】
リファレンスセルへのデータ書込みが終了すると、処理はステップＳ１２に進む。ステップＳ１２において、セルフテスト回路６０はＭＵＸ３０Ｂに対して、ＭＵＸ３０Ｂが出力する電流を切換えるよう指示するための信号ＰＳＷを送る。ＭＵＸ３０Ｂは信号ＰＳＷに応じて、読出回路３０Ａに対し、ダミーセルアレイ１０Ｂからの電流ＩＤを読出電流（電流Ｉ４）として出力し、電流半減回路３０Ｃ２からの電流Ｉ３を参照電流（電流Ｉ５）として出力するよう切換わる。
【００７０】
ステップＳ１３において、ダミーセルからデータの読出しが行なわれる。アドレスカウンタ７０はクロックＣＬＫに応じてアドレス信号ＤＡＤを出力する。また、アドレスカウンタ７０の動作に同期して、読出判定回路７２は信号ＲＣＭを出力する。アドレス信号ＤＡＤおよび読出信号ＲＣＭに応じ、ダミーセルアレイ１０Ｂから電流ＩＤが出力され、電流半減回路３０Ｃ２から電流Ｉ３が出力される。これらの電流はＭＵＸ３０Ｂを経由して読出回路３０Ａに入力され、読出回路３０ＡからはデータＤＤＴが出力される。なお、読出判定回路７２にはアドレス信号ＤＡＤおよびデータＤＤＴが入力される。
【００７１】
ステップＳ１４において、読出判定回路７２はダミーセルから読み出されたデータＤＤＴと期待値とを比較判定し、ダミーセルに記憶されるデータが正常か否かを判定する。ダミーセルに記憶されるデータが期待値と異なる場合（ステップＳ１４においてＮＯ）、処理はステップＳ１５に進む。
【００７２】
ステップＳ１５において不良ダミーセルに正しいデータが書き込まれる。読出判定回路７２は信号ＥＲＲおよび不良セルのアドレスを示すアドレス信号ＥＡＤを書込指示回路６２に出力する。また、ステップＳ１５においてセルフテスト回路６０はアドレス信号ＥＡＤを行デコーダ２０および列デコーダ２５に対して送る。さらに、書込指示回路６２から信号ＤＷＣがコントロール回路５に送られる。
【００７３】
なお、ダミーセルに記憶されるデータが期待値と一致する場合（ステップＳ１４においてＹＥＳ）、ダミーセルは正常であるので処理はステップＳ１６に進む。また、ステップＳ１５での処理が終了した場合にも処理はステップＳ１６に進む。
【００７４】
ステップＳ１６において、全ビット、すなわち、すべてのダミーセルに対してテストが終了した場合（ステップＳ１６においてＹＥＳ）、全体の処理が終了する。一方、テストがまた終了していない場合（ステップＳ１６においてＮＯ）、ステップＳ１７においてアドレスカウンタ７０からダミーセルのアドレスを変更するためのアドレス信号ＤＡＤが出力される。ステップＳ１７での処理が終了すると処理はステップＳ１３に戻る。
【００７５】
このような一連の動作が行なわれることにより、ダミーセルのチェックとリフレッシュとが行なわれる。なお、ダミーセルのテストが終了するとＭＲＡＭメモリ部２はスタンドバイ状態になる。
【００７６】
図９は、図３に示す各信号のタイミングチャートである。図９および図３を参照して、まず時刻ｔ１において、電源電位が不揮発性記憶装置１に供給され、電位ＶＤＤが立ち上がる。電位ＶＤＤの立ち上がりに応じ、書込回数カウンタ６８は書込回数をチェックする。書込回数が所定の回数を超えている場合、時刻ｔ２において信号ＳＴはＨレベルに変化する。信号ＳＴがＨレベルに変化したことに応じ、信号ＰＳＷはＨレベルに変化し、ＭＵＸ３０Ｂが出力する電流が切換わる。
【００７７】
時刻ｔ３から時刻ｔ５までの間はテスト開始後における、クロックの最初の１サイクル（スタート初期サイクル）を示す。時刻ｔ３においてクロックＣＬＫの立ち上がりに応じ、信号ＲＷＣがＨレベルに変化する。信号ＲＷＣの立ち上がりに応じてリファレンスセル部１０Ｃに含まれるリファレンスセルＲＣ１，ＲＣ２へのデータ書込みが開始される。
【００７８】
時刻ｔ４においてクロックＣＬＫの立ち下がりに応じて、信号ＲＷＣはＬレベルに変化する。信号ＲＷＣの立下りに応じてリファレンスセルＲＣ１，ＲＣ２へのデータ書込みが終了する。
【００７９】
このようにリファレンスセルへの書込みはテスト開始時の１回のみ行なわれる。つまり、信号ＲＷＣは電源投入直後において、書込回数カウンタ６８の値が信号発生回路７１に入力されたときのみに発生する１ショットパルスである。
【００８０】
時刻ｔ５から時刻ｔ７までの間の各信号の波形は、正常なダミーセル（エラー無しビット）の場合の波形である。時刻ｔ５においてクロックＣＬＫが立ち上がると、信号ＲＣＭがＨレベルに変化する。また、アドレス信号ＤＡＤにより、あるダミーセルのロウアドレスＲＡおよびコラムアドレスＣＡが指定され、指定されたダミーセルからデータが読み出される。図９ではこのアドレスを「アドレスＲＡ，ＣＡ（０）」と示す。時刻ｔ６においてクロックＣＬＫが立ち下がると信号ＲＣＭが立ち下がり、ダミーセルからのデータ読出しが終了する。
【００８１】
時刻ｔ７から時刻ｔ１０までの間の各信号の波形は、不良ダミーセル（エラー有りビット）の場合の波形である。時刻ｔ７においてクロックＣＬＫが立ち上がると、信号ＲＣＭがＨレベルに変化する。また、アドレス信号ＤＡＤにより、アドレスＲＡ，ＣＡ（０）の次のアドレス「ＲＡ，ＣＡ（１）」が指定され、指定されたダミーセルからデータが読み出される。時刻ｔ８においてクロックＣＬＫが立ち下がると信号ＲＣＭが立ち下がり、ダミーセルからのデータ読出しが終了する。
【００８２】
このダミーセルは不良であるので、時刻ｔ８において、クロックＣＬＫの立下りに応じ、信号ＥＲＲがＨレベルに変化するとともに、アドレス信号ＥＡＤにより、不良ダミーセルのアドレス「ＲＡ，ＣＡ（１）」が指定される。
【００８３】
時刻ｔ９においてクロックＣＬＫの立ち上がりに応じ、書込み信号ＤＷＣがＨレベルに変化すると、この不良セルに対してデータの再書込みが開始される。時刻ｔ１０においてクロックＣＬＫの立ち下がりに応じ、信号ＥＲＲおよび書込み信号ＤＷＣがＬレベルに変化する。書込み信号ＤＷＣがＬレベルに変化したことに応じてデータ書込みが終了する。
【００８４】
なお、実施の形態１において、リファレンス電流を発生させるための手段としてはリファレンスセルに限定されるものではなく、たとえば抵抗素子やトランジスタなどの抵抗体が用いられてもよい。
【００８５】
以上のように実施の形態１によれば、全ダミーセルをテストして、不良ダミーセルに対してデータの再書込みを行なうことにより、不良セルの記憶データの補正が行なわれるので、メモリセルの読出し時に正確な参照電流を発生させることができる。
【００８６】
［実施の形態２］
図１０は、実施の形態２の不揮発性記憶装置の構成を示す概略ブロック図である。図１０を参照して、不揮発性記憶装置１Ａは、ＭＲＡＭメモリ部２Ａとダミーセル書込回路３Ａとを備える。ＭＲＡＭメモリ部２Ａは、メモリアレイ１０に代えてメモリアレイ１１０を含み、読出／書込制御回路３０に代えて読出／書込制御回路１３０を含む点で図１のＭＲＡＭメモリ部２と異なるが他の点は同様であるので以後の説明は繰り返さない。
【００８７】
ダミーセル書込回路３Ａはセルフテスト回路６０を含まない点、および書込指示回路６２に代えて書込指示回路６２Ａを含む点で図１のダミーセル書込回路３と異なるが他の部分の構成は同様であるので以後の説明は繰り返さない。なお書込指示回路６２Ａはアドレス信号ＡＤＤとアドレス信号ＤＡＤとを切換えるため、セレクタ６５に対して信号ＡＳＷを出力する。
【００８８】
実施の形態１では、図１に示すセルフテスト回路６０がすべてのダミーセルに対してテストを実施し、不良ダミーセルに対して記憶データの再書込みが行なわれる。これに対し実施の形態２では、所定の書込回数を超えた場合に、全ダミーセルに対してデータの再書込みが行なわれる。所定の書込回数を超えた場合にデータの再書込みを行なうことで、不良ダミーセルが存在する場合に、その不良ダミーセルが記憶するデータが補正される。
【００８９】
図１１は、図１０の不揮発性記憶装置１Ａにおいてダミーセルへのデータ書込みを説明するための図である。図１１を参照して、メモリアレイ１１０はリファレンスセル部１０Ｃを含まない点において図３のメモリアレイ１０と異なる。また、読出／書込制御回路１３０は、ＭＵＸ３０Ｂを含まない点において図３の読出／書込制御回路３０と異なる。
【００９０】
書込指示回路６２Ａは、アドレスカウンタ７０および信号発生回路７１Ａを含む。信号発生回路７１Ａは信号ＳＴに応じて起動すると、ダミーセルを順次選択するためのアドレス信号ＤＡＤの入力に応じてダミーセルへの書込みを指示するための信号ＤＷＣを発生する。このように、実施の形態２ではアドレスカウンタ７０が設けられるため、実施の形態１と同様に自動的にダミーセルへの書込みを行なうことができる。ただし実施の形態２では、図１に示すセルフテスト回路６０（より具体的には、図３に示す信号発生回路７１および読出判定回路７２）を含まないため、実施の形態１よりも回路面積を縮小させることが可能になる。
【００９１】
図１２は、図１１に示す各信号のタイミングチャートである。図１２を参照して、信号ＲＷＣ，ＰＳＷ，ＲＣＭ，ＥＲＲ，ＥＡＤが含まれていない点で図１２のタイミングチャートは図３のタイミングチャートと異なる。また、時刻ｔ１から時刻ｔ７までの電位ＶＤＤ，信号ＳＴ，クロックＣＬＫ，アドレス信号ＤＡＤ，信号ＤＷＣの各信号の波形は、図３のタイミングチャートにおいて対応する信号の波形と同様であるので以後の説明は繰り返さない。
【００９２】
時刻ｔ７において、クロックＣＬＫが立ち上がると、アドレス信号ＤＡＤが切換わり、ダミーセルのアドレスはアドレス「ＲＡ，ＣＡ（０）」からアドレス「ＲＡ，ＣＡ（１）」に切換わる。また、時刻ｔ７では信号ＤＷＣが立ち上がり、アドレス「ＲＡ，ＣＡ（０）」で指定されるダミーセルへのデータ書込みが行なわれる。
【００９３】
時刻ｔ８においてクロックＣＬＫが立ち下がると信号ＤＷＣも立ち下がる。よって、アドレス「ＲＡ，ＣＡ（０）」で指定されるダミーセルへのデータ書込みが終了する。
【００９４】
時刻ｔ９から時刻ｔ１１までの各信号の波形は時刻ｔ７から時刻ｔ９までの対応する各信号の波形と同様である。時刻ｔ９においてクロックＣＬＫの立ち上がりに応じ、ダミーセルのアドレスはアドレス「ＲＡ，ＣＡ（１）」からアドレス「ＲＡ，ＣＡ（２）」に切換わる。また、時刻ｔ９において信号ＤＷＣが立ち上がり、アドレス「ＲＡ，ＣＡ（１）」で指定されるダミーセルへのデータ書込みが行なわれる。時刻ｔ９においてクロックＣＬＫが立ち下がると、信号ＤＷＣが立ち上がり、アドレス「ＲＡ，ＣＡ（１）」で指定されるダミーセルへのデータ書込みが終了する。
【００９５】
以上のように実施の形態２によれば、ダミーセルをテストするテスト回路を含まないので実施の形態１に比較して回路規模を縮小させることが可能になる。
【００９６】
［実施の形態３］
図１３は、実施の形態３の不揮発性記憶装置の構成を示す概略ブロック図である。図１３を参照して、不揮発性記憶装置１Ｂは、タイマー回路６４に書込回数カウンタ６８を含まない点において、図１に示す不揮発性半導体記憶装置１と異なる。不揮発性記憶装置１Ｂの他の部分の構成は不揮発性半導体記憶装置１と同様であるので以後の説明は繰り返さない。ダミーセル書込回路３が書込回数カウンタ６８を含まないことにより、不揮発性半導体記憶装置１Ｂの回路規模を不揮発性半導体記憶装置１よりも縮小させることができる。
【００９７】
実施の形態３において、電源オン検知回路６６は本発明の「実行指示回路」に相当する。電源オン検知回路６６は電源が投入されたことを検知すると、信号ＳＴを出力することによって、テストの実行を開始するようセルフテスト回路６０に対して指示する。セルフテスト回路６０は信号ＳＴに応じてテストを開始し、実施の形態１における動作と同様の動作を行なう。
【００９８】
図１４は、図１３のダミーセル書込回路３による処理の概略を示すフローチャートである。なお、図１４は図２と対比される図である。
【００９９】
実施の形態３では図１の書込回数カウンタ６８が含まれていない。よって図１４のフローチャートは、図２のフローチャートのステップＳ２，Ｓ３が含まれないものになる。図１４のステップＳ１，Ｓ４〜Ｓ６は図２のステップＳ１，Ｓ４〜Ｓ６とそれぞれ同様の処理である。ステップＳ１において電源オン検知回路６６が電源がオンになったことを検知すると、次にステップＳ４において、セルフテスト回路６０はすべてのダミーセルに対して順次テストを行なう。
【０１００】
以上のように実施の形態３によれば、メモリセルへの書込み回数をカウントするカウンタを含まないので実施の形態１に比較して回路規模を縮小させることが可能になる。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１の不揮発性記憶装置の構成を示す概略ブロック図である。
【図２】図１のダミーセル書込回路３による処理の概略を示すフローチャートである。
【図３】図１の不揮発性記憶装置１によるダミーセルのテストを説明するための図である。
【図４】図１のメモリアレイ１０に含まれるＭＴＪメモリセルの構成を示す概略図である。
【図５】図３のメモリセルアレイ１０Ａに含まれるメモリセルからのデータ読出を説明する図である。
【図６】図５のダミーセルＤＣ１，ＤＣ２へのデータ書込みを説明する図である。
【図７】図３のリファレンスセル部１０Ｃへのデータ書込みおよびリファレンスセル部１０Ｃから出力される参照電流を説明する図である。
【図８】図３のセルフテスト回路６０によるダミーセルのテスト処理を説明するフローチャートである。
【図９】図３に示す各信号のタイミングチャートである。
【図１０】実施の形態２の不揮発性記憶装置の構成を示す概略ブロック図である。
【図１１】図１０の不揮発性記憶装置１Ａにおいてダミーセルへのデータ書込みを説明するための図である。
【図１２】図１１に示す各信号のタイミングチャートである。
【図１３】実施の形態３の不揮発性記憶装置の構成を示す概略ブロック図である。
【図１４】図１３のダミーセル書込回路３による処理の概略を示すフローチャートである。
【図１５】トンネル磁気抵抗素子の構成の一例を示す断面図である。
【符号の説明】
【０１０３】
１，１Ａ  不揮発性記憶装置、２，２Ａ  ＭＲＡＭメモリ部、３，３Ａ  ダミーセル書込回路、５  コントロール回路、１０，１１０  メモリアレイ、１０Ａ  メモリセルアレイ、１０Ｂ  ダミーセルアレイ、１０Ｃ  リファレンスセル部、２０  行デコーダ、２５  列デコーダ、２７  周辺回路、３０，１３０  読出／書込制御回路、３０Ａ  読出回路、３０Ｂ  ＭＵＸ、３０Ｃ１，３０Ｃ２  電流半減回路、３０Ｄ  書込電流印加回路、６０  セルフテスト回路、６２，６２Ａ  書込指示回路、６４  タイマー回路、６５  セレクタ、６６  電源オン検知回路、６８  書込回数カウンタ、７０  アドレスカウンタ、７１，７１Ａ  信号発生回路、７２  読出判定回路、１３１  保護層、１３４  絶縁層、１３５，１３９  強磁性体層、１３６  反強磁性体層、１３７，１３８  下地・保護層、１４１  読出配線、ＡＴＲ  アクセストランジスタ、ＢＬ，ＢＬｍ，１１２  ビット線、ＣＳ１，ＣＳ２  電流源、ＤＢＬ１，ＤＢＬ２  ダミービット線、ＤＣ１〜ＤＣ４  ダミーセル、ＤＬ，ＲＤＬ  ディジット線、Ｍ０１，Ｍ０２，Ｍ０ｍ＋１，ＭＣ  メモリセル、ＲＢＬ１，ＲＢＬ２  リファレンスビット線、ＲＣ１，ＲＣ２  リファレンスセル、Ｓ１〜Ｓ１７  ステップ、ＳＬ  ソース線、ＴＧ１〜ＴＧ３  トランスファゲート、ＴＭＲ  トンネル磁気抵抗素子、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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