(57)【要約】【課題】微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】本発明に係る不揮発性半導体記憶装置の製造方法は、分離領域５０を形成する工程と、第１領域１Ａ上に第１絶縁膜を形成する工程と、第１導電膜を形成する工程と、第２絶縁膜を形成する工程と、第２領域１Ｄ上に第３絶縁膜を形成する工程と、第１導電膜の厚さと異なる厚さの第２導電膜を形成する工程と、第２導電膜をパターニングして、第１導電膜パターンＳＧを形成する工程と、第２導電膜パターンＴＧを形成する工程と、第４絶縁膜を形成する工程と、第３導電膜パターンＭＧを形成する工程と、第３導電膜パターンと、第１導電膜パターンまたは第２導電膜パターンとをマスクとして、半導体基板の主表面に不純物を注入して、第１および第２不純物領域ＳＲ１、ＤＲ１を形成する工程とを備える。【選択図】図１
2007251016.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に活性領域を規定するように分離領域を形成する工程と、
前記活性領域内の第１領域が位置する前記半導体基板の主表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜の表面上に第２絶縁膜を形成する工程と、
前記活性領域内の第２領域上に第３絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記第１導電膜を覆うと共に、前記第３絶縁膜上に前記第１導電膜の厚さと異なる厚さの第２導電膜を形成する工程と、
前記第２導電膜をパターニングして、前記第２導電膜のうち、前記第１導電膜上に位置する部分を除去すると共に、前記第２領域上に第１導電膜パターンを形成する工程と、
前記第１導電膜をパターニングして、前記第１領域に第２導電膜パターンを形成する工程と、
前記第１導電膜パターンと前記第２導電膜パターンとのうち、厚さの厚い方の前記第１導電膜パターンまたは前記第２導電膜パターンの一方の側面上に、電荷を蓄積可能な第４絶縁膜を形成する工程と、
前記第４絶縁膜上に、サイドウォール状の第３導電膜パターンを形成する工程と、
前記第３導電膜パターンと、該第３導電膜パターンの側面上の第１導電膜パターンまたは第２導電膜パターンとをマスクとして、前記半導体基板の主表面に不純物を注入して、第１および第２不純物領域を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第２絶縁膜は、熱酸化処理により形成する、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１導電膜より前記第２導電膜を厚く形成し、
前記第４絶縁膜の形成工程は、前記第１導電膜パターン上と前記第２絶縁膜上とを覆うように、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを積層して、前記第４絶縁膜を形成する工程を含み、
前記第３導電膜パターンを形成した後に、前記第４絶縁膜と前記第２絶縁膜とをエッチングして、前記第３導電膜パターンと前記第１導電膜パターンとの間に前記第４絶縁膜を残すと共に、前記第２絶縁膜を除去する工程をさらに備える請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２導電膜パターンを形成する工程は、前記第１導電膜上に、第１フォトレジスト膜を塗布する工程と、
第１露光光源を用いて、前記第１フォトレジスト膜に露光処理を施して、前記第２導電膜パターンに従ったパターンが形成された第１レジストパターンを形成する工程と、
前記第１レジストパターンを用いて、前記第１導電膜をパターニングして、前記第２導電膜パターンを形成する工程とを含み、
前記第１導電膜パターンを形成する工程は、前記第２導電膜上に、第２フォトレジスト膜を塗布する工程と、
第２露光光源を用いて、前記第２フォトレジスト膜に露光処理を施して、前記第１導電膜パターン従ったパターンが形成された第２レジストパターンを形成する工程と、
前記第２レジストパターンを用いて、前記第２導電膜をパターニングして、前記第１導電膜パターンを形成する工程とを含み、
前記第２露光光源の波長は、前記第１露光光源の波長より長い、請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２レジストパターンの形成工程は、前記第１導電膜パターン上から、前記分離領域上まで延在するように、前記第２レジストパターンを形成する工程を含む、請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の製造方法に関し、特に、制御ゲート電極とメモリゲート電極を有する不揮発性の半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、電源をオフにしても情報が失われない不揮発性の電荷蓄積方式には、記憶用ＭＯＳ型トランジスタのフローティングゲート方式と、窒化ケイ素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄積するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）方式とがある。
【０００３】
このフローティングゲート方式は、絶縁膜内に埋設され、どこにも放電経路が形成されていない例えば、ポリシリコン膜等からなるフローティングゲートを用いている。このようなフローティングゲート方式は、大容量のデータ格納用のフラッシュメモリに用いられている。
【０００４】
しかし、微細化に伴い、フローティングゲートとコントロールゲートとの間のカップリング比が確保しがたくなっている。また、フローティングゲート内に蓄積された電荷のリークを抑制するために、フローティングゲートの周囲を絶縁膜で取り囲む必要がある。しかし、このフローティングゲートの周囲を取り囲む絶縁膜にリークパスが形成されると、このリークパスからフローティングゲート内に蓄積された電荷が外部にリークし易く、電荷保持寿命が低下する。
【０００５】
その一方で、ＭＯＮＯＳ方式は、シリコン窒化膜とシリコン酸化膜との重合構造に代表されるように、少なくとも１つの絶縁膜が有する電荷の蓄積トラップを利用している。
【０００６】
このＭＯＮＯＳ方式においては、窒化シリコン膜等の電荷蓄積トラップ内に電荷を蓄積する離散的記憶方式である。このため、窒化シリコン膜の周囲のシリコン酸化膜等にリークパスが形成されていても、窒化シリコン膜内の全ての蓄積電荷がリークすることがなく、酸化膜欠陥に強い構成となっている。
【０００７】
このようなＭＯＮＯＳ型の不揮発性半導体記憶装置としては、メモリセルに制御ゲート電極を含む制御トランジスタとメモリゲート電極を含むメモリトランジスタの２つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた不揮発性の半導体記憶装置が提案されている。
【０００８】
この不揮発性半導体記憶装置では、制御ゲート電極は、半導体基板の表面上にゲート絶縁膜を介在させて形成されている。メモリゲート電極は、半導体基板の表面上にＯＮＯ（Oxide Nitride Oxide）膜を介在させて、制御ゲート電極の側面上にサイドウォール状に形成されている。そのＯＮＯ膜は、半導体基板の表面から制御ゲート電極の側面上にまで延在して、制御ゲート電極の側面とメモリゲート電極との間に介在する。その制御ゲート電極とメモリゲート電極を挟んで一方の側に位置する半導体基板の領域はソース領域が形成され、他方の半導体基板の領域にはドレイン領域が形成されている。メモリセルの書き込み、読み出しおよび消去のそれぞれの動作は、制御ゲート電極、メモリゲート電極、ソース領域およびドレイン領域にそれぞれ所定の電圧を印加することによって行なわれる。
【０００９】
このようなＭＯＮＯＳ方式で形成されたメモリセルは、構成が単純であるため、理論回路と混載しやすいという特徴がある。
【００１０】
また、蓄積された情報を読み出すには、制御ゲート電極を含むトランジスタのみの動作で行うことができ、理論回路領域内のトランジスタの薄膜化を図ることができる。
【００１１】
このように構成されたＭＯＮＯＳ型の不揮発性半導体記憶装置を製造する際には、まず、半導体基板の主表面上に導電膜を形成して、この導電膜にパターニングを施して、制御ゲート電極を形成すると共に、周辺回路領域上を覆う導電膜パターンを形成する。そして、この制御ゲート電極の上面および側面上を覆うように、ＯＮＯ膜を形成し、このＯＮＯ膜上であって、制御ゲート電極の側面上にサイドウォール状のメモリゲート電極を形成する。
【００１２】
しかる後に、メモリゲート電極と制御ゲートゲート間にＯＮＯ膜を残して、ＯＮＯ膜を除去する。その後、形成された制御ゲート電極およびメモリゲート電極をマスクとして、低濃度の不純物拡散層を形成する。さらに、制御ゲート電極とメモリゲート電極の側面上にサイドウォール絶縁膜を形成する。そして、深い高濃度の不純物拡散層を形成して、ソース領域およびドレイン領域を形成する。
【００１３】
そして、周辺回路領域上に残留する導電膜パターンにパターニングを施して、周辺回路トランジスタのゲート電極を形成する。その後、制御ゲート電極、メモリゲート電極、ソース領域およびドレイン領域上にコバルトシリサイド膜を形成し、コンタクト部を形成する。
【特許文献１】特開２００２−３５２０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、不揮発性半導体記憶装置の微細化に伴って、制御ゲート電極やメモリゲート電極の微細化が図られている。
【００１５】
このため、サイドウォール状のメモリゲート電極の高さが低くなり、メモリゲート電極と、制御ゲート電極とをマスクとして不純物を注入する際に、不純物がメモリゲート電極を突き抜けて、チャネル領域に不純物が導入されるという問題が生じる。
【００１６】
この不純物の突き抜けを抑制する手段として、イオン注入エネルギの低減が考えられる。しかし、不純物の注入工程におけるイオン注入エネルギはシリサイド時の半導体基板と不純物拡散層との間の短絡不良対策等の観点から設定されている。このため、スケーリングにかかわらず、必要なシリサイド処理を行っている限り、変更が難しく、イオン注入のエネルギの低減を図ることにより、不純物の突き抜けを抑制するという手法をとることは困難なものとなっている。
【００１７】
また、制御ゲート電極および周辺トランジスタのゲート電極の微細化を図りつつ、制御ゲート電極および周辺トランジスタのゲート電極を高く形成する方法も考えられる。ここで、制御ゲート電極および周辺トランジスタのゲート電極の微細化を図るには、例えば、９０ｎｍルールのリソグラフィでは、従来のＫｒＦ光源からＡｒＦ光源への変更、あるいは、ＫｒＦ光源でもより高精度化するために、フォトレジストの薄膜化が図られている。このため、フォトレジスト膜をマスクとするドライエッチングの除去量は、制限されており、制御ゲート電極などのさらなる厚膜化は困難である。
【００１８】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に活性領域を規定するように分離領域を形成する工程と、活性領域内の第１領域が位置する半導体基板の主表面上に第１絶縁膜を形成する工程と、第１絶縁膜上に第１導電膜を形成する工程と、第１導電膜の表面上に第２絶縁膜を形成する工程と、活性領域内の第２領域上に第３絶縁膜を形成する工程と、第２絶縁膜を介して第１導電膜を覆うと共に、第３絶縁膜上に第１導電膜の厚さと異なる厚さの第２導電膜を形成する工程と、第２導電膜をパターニングして、第２導電膜のうち、第１導電膜上に位置する部分を除去すると共に、第２領域上に第１導電膜パターンを形成する工程と、第１導電膜をパターニングして、第１領域に第２導電膜パターンを形成する工程と、第１導電膜パターンと第２導電膜パターンとのうち、厚さの厚い方の第１導電膜パターンまたは第２導電膜パターンの一方の側面上に、電荷を蓄積可能な第４絶縁膜を形成する工程と、第４絶縁膜上に、サイドウォール状の第３導電膜パターンを形成する工程と、第３導電膜パターンと、該第３導電膜パターンの側面上の第１導電膜パターンまたは第２導電膜パターンとをマスクとして、半導体基板の主表面に不純物を注入して、第１および第２不純物拡散層を形成する工程とを備える。
【発明の効果】
【００２０】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、微細化を図ることができると共に、メモリセルのしきい値電圧が変動することを抑制することができる。
【発明を実施するための最良の形態】
【００２１】
図１から図１４を用いて、本発明に係る実施の形態について説明する。
図１は、本実施の形態に係る不揮発性半導体記憶装置１００の平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板１の主表面上に形成された分離領域５０と、この分離領域５０によって規定され、複数のメモリセルＭＣが形成されたメモリセル領域１Ａと、メモリセルの動作制御を行う周辺トランジスタが形成された周辺回路領域１Ｄとを備えている。
【００２２】
メモリセル領域１Ａと、周辺回路領域１Ｄとの間に位置する半導体基板１の主表面上には、分離領域５０が位置する境界領域１Ｃが形成されている。
【００２３】
メモリセル領域１Ａは、複数の分離メモリセル領域１Ａａ、１Ａｂと、分離メモリセル領域１Ａａと分離メモリセル領域１Ａｂとの間に形成されたワードシャント領域１Ｅとを備えている。分離メモリセル領域１Ａａ、１Ａｂには、複数のメモリセルＭＣが形成されている。
【００２４】
分離メモリセル領域１Ａａ、１Ａｂが位置する半導体基板１の主表面上には、一方向に向けて延在する制御ゲート電極ＳＧと、この制御ゲート電極ＳＧに沿って延在するメモリゲート電極ＭＧとを備えている。
【００２５】
そして、制御ゲート電極ＳＧ間に位置する半導体基板１の主表面上には、制御ゲート電極ＳＧが延在する方向に、複数の分離領域２が間隔を隔てて複数形成されている。
【００２６】
制御ゲート電極ＳＧ間に位置すると共に、分離領域２間に位置する半導体基板１の主表面上には、ドレイン領域として機能する複数の不純物拡散層ＤＲ１が形成されている。
【００２７】
この各不純物拡散層ＤＲ１には、所定の電圧を不純物拡散層ＤＲ１に印加するコンタクト部（電圧印加部）２３ａが形成されている。
【００２８】
また、メモリゲート電極ＭＧ間に位置する半導体基板１の主表面上には、ドレイン領域として機能可能な不純物拡散層ＳＲ１が形成されている。この不純物拡散層ＳＲ１は、制御ゲート電極ＳＧが延在する方向に沿って延在している。この不純物拡散層ＳＲ１にも、不純物拡散層ＳＲ１に所定の電圧を印加するコンタクト部２３ｂが形成されている。
【００２９】
そして、ワードシャント領域１Ｅ上には、分割メモリセル領域１Ａａに形成された制御ゲート電極ＳＧと、分割メモリセル領域１Ａｂに形成された制御ゲート電極ＳＧとを接続する接続配線９が形成されている。また、ワードシャント領域１Ｅ上には、分割メモリセル領域１Ａａ上のメモリゲート電極ＭＧと、分割メモリセル領域１Ａｂ上に形成されたメモリゲート電極ＭＧとを接続する接続配線１４を備えている。
【００３０】
接続配線９は、パッド部２３ｃと、このパッド部２３ｃに接続され、接続配線９を介して、制御ゲート電極ＳＧに所定の電圧を印加するコンタクト部２３ｃとを備えている。また、接続配線１４は、パッド部１４ａと、このパッド部１４ａに接続され、接続配線１４を介して、メモリゲート電極ＭＧに所定の電圧を印加するコンタクト部２３ｄとを備えている。
【００３１】
図２は、図１における各所における断面を示した断面図であり、この図２（Ａ）は、図１のＩＡ−ＩＡ断面であり、図２（Ｂ）は、図１のＩＢ−ＩＢ断面を示した断面図であり、図２（Ｃ）は、図１のＩＣ−ＩＣ断面を示した断面図である。
【００３２】
この図２（Ａ）に示されるように、メモリセル領域１Ａが位置する半導体基板１の主表面上には、メモリセルＭＣが形成されており、このメモリセルＭＣは、例えばシリコン酸化膜等からなる絶縁膜１ｂと、この絶縁膜１ｂの上面上に形成された制御ゲート電極（第１配線）ＳＧと、この制御ゲート電極（第１配線）ＳＧの一方の側面上に形成されたメモリゲート電極（第２配線）ＭＧと、絶縁膜１１と、不純物拡散層ＤＲ１、ＳＲ１とを備えている。
【００３３】
制御ゲート電極ＳＧは、例えば、ポリシリコン膜等から形成されており、半導体基板１の主表面に対して垂直な方向の厚さが、例えば、２００ｎｍ以上３００ｎｍ以下程度とされているこの制御ゲート電極ＳＧの上面上には、例えば、コバルトシリサイド等のシリサイド膜２１が形成されている。
【００３４】
そして、制御ゲート電極ＳＧ下に位置する半導体基板１の主表面上に形成された絶縁膜１ｂの半導体基板１の主表面に対して垂直な方向の厚さは、例えば、２ｎｍ程度とされている。
【００３５】
制御ゲート電極ＳＧの一方の側面上に、絶縁膜１１を介して形成されたメモリゲート電極ＭＧは、サイドウォール状に形成されており、例えば、ポリシリコン膜等からなる。
【００３６】
絶縁膜１１は、メモリゲート電極が形成された制御ゲート電極ＳＧの側面上から、メモリゲート電極ＭＧ下に位置する半導体基板１の主表面上に亘って形成されている。
【００３７】
この絶縁膜１１は、半導体基板１の主表面に対して垂直な方向の厚さが、４ｎｍ程度とされたシリコン酸化膜（ＳｉＯ２）と、このシリコン酸化膜上に形成され、厚さが１０ｎｍ程度とされたシリコン窒化膜（Ｓｉ３Ｎ４）と、このシリコン窒化膜上に形成され、厚さが、４ｎｍ程度とされたシリコン酸化膜等から構成されている。そして、この絶縁膜１１は、窒化シリコン膜等に形成された電荷トラップを用いて、電荷蓄積層として機能する。
【００３８】
このメモリゲート電極ＭＧの側面上および制御ゲート電極ＳＧの側面上には、シリコン酸化膜などからなるサイドウォール状の絶縁膜１８が形成されている。なお、メモリゲート電極ＭＧの上面側は、絶縁膜１８に覆われておらず、コバルトシリサイド膜等からなるシリサイド膜２１が形成されている。
【００３９】
そして、メモリゲートＭＧに対して、制御ゲート電極ＳＧと反対側に位置する半導体基板１の主表面上には、ソース領域として機能する不純物拡散層（第１不純物拡散層）ＳＲ１が形成されている。この不純物拡散層ＳＲ１は、サイドウォールゲート絶縁膜１８下にまで延在する低濃度の不純物拡散層Ｓａ１と、高濃度の不純物拡散層Ｓｂ１とを備えている。また、制御ゲート電極ＳＧに対して、メモリゲート電極ＭＧと反対側に位置する半導体基板１の主表面上には、ドレインとして機能する不純物拡散層（第２不純物拡散層）ＤＲ１が形成されている。この不純物拡散層ＤＲ１も、低濃度の不純物拡散層Ｄａ１と、高濃度の不純物拡散層Ｄｂ１とを備えている。不純物拡散層ＳＲ１、ＤＲ１の上面上にも、シリサイド膜２１が形成されている。
【００４０】
図２（Ｂ）に示されるように、境界領域１Ｃに位置する分離領域５０の上面上には、導電膜パターン５１ｂと、この導電膜パターン５１ｂのメモリセル領域１Ａ側の側面上に形成されたサイドウォール状の導電膜１３ａとが形成されている。
【００４１】
図２（Ｃ）に示されるように、半導体基板１の主表面上に形成され、例えば、シリコン酸化膜等からなる絶縁膜１ａと、この絶縁膜１ａ上に形成されたゲート電極ＴＧと、このゲート電極ＴＧの側面上に形成されたサイドウォール状の絶縁膜１８と、このゲート電極ＴＧと隣り合う半導体基板１の主表面上に形成され、ソース領域およびドレイン領域として機能可能な不純物拡散層ＤＲ２、ＤＲ１とを備えている。
【００４２】
周辺回路トランジスタのゲート電極ＴＧは、例えば、ポリシリコン膜等から構成され、半導体基板１の主表面に対して垂直な方向の厚さは、例えば、１５０ｎｍ程度とされている。このように、周辺回路トランジスタのゲート電極ＴＧの高さは、メモリセルＭＣの制御ゲート電極ＳＧの高さよりも低く形成されている。そして、このゲート電極ＴＧの上面上にも、シリサイド膜２１が形成されている。このように構成された不揮発性半導体記憶装置１００の各動作について説明する。
【００４３】
【表１】
2007251016.tif 000003
【００４４】
上記表１は、書込み動作、読出し動作、消去動作を行う際、選択されたメモリセルの制御ゲート電極ＳＧ、メモリゲート電極ＭＧ、ソース領域として機能する不純物拡散層ＳＤ１、ドレイン領域として機能する不純物拡散層ＤＲ１と、半導体基板１の主表面に印加する電圧を示した表である。
【００４５】
なお、表１において、Ｖｍｇは、メモリゲート電極ＭＧに印加される電圧、Ｖｓは、ソース領域として機能する不純物拡散層ＳＲ１に印加される電圧、Ｖｓｇは、制御ゲート電極ＳＧに印加される電圧、Ｖｄは、ドレイン領域として機能する不純物拡散層ＤＲ１に印加される電圧、Ｖｓｕｂは、半導体基板１に印加される電圧を示している。
【００４６】
例えば、書込み動作の際には、選択されたメモリゲート電極ＭＧに１２Ｖ程度の電圧を印加し、選択されたメモリセルＭＣの制御ゲート電極ＳＧに１．５Ｖ程度の電圧を印加する。そして、不純物拡散層ＳＲ１に、５Ｖ程度の電圧を印加し、不純物拡散層ＤＲ１には、１Ｖ程度の電圧を印加し、さらに、半導体基板１には、０Ｖ程度の電圧を印加する。
【００４７】
このように、電圧を印加すると、メモリゲート電極ＭＧおよび制御ゲート電極ＳＧ下に位置する半導体基板（チャネル領域）１に、ホットエレクトロンが発生する。この発生したホットエレクトロンは、選択されたメモリセルトランジスタの絶縁膜１１内に注入される。そして、絶縁膜１１内に注入された電子は、絶縁膜１１内のシリコン窒化膜内にトラップされる。このように、絶縁膜１１内に、電子がトラップされると、選択されたメモリセルトランジスタのしきい値電圧が上昇する。
【００４８】
消去動作は、上記表１に示されるように、例えば、選択されたメモリセルトランジスタのメモリゲート電極ＭＧに、−５Ｖ程度の電圧を印加し、制御ゲート電極ＳＧに、０Ｖ程度の電圧を印加する。そして、不純物拡散層ＳＲ１に、７Ｖ程度の電圧を印加する。さらに、不純物拡散層ＤＲ１の電圧は、Ｏｐｅｎとして、半導体基板１の電圧は、０Ｖ程度とする。このとき、バンド間トンネル現象により、ホール（正孔）が発生し、発生したホールは、電界によって加速されて、絶縁膜１１のシリコン窒化膜内に注入される。これにより、選択されたメモリセルトランジスタのしきい値電圧が低下する。
【００４９】
書込み動作は、選択されたメモリセルトランジスタのメモリゲート電極ＭＧに、例えば、１２Ｖ程度の電圧を印加し、制御ゲート電極ＳＧに、例えば、１．５Ｖ程度の電圧を印加する。また、不純物拡散層ＳＲ１に、例えば、５Ｖ程度の電圧を印加し、不純物拡散層ＳＤ１には、１Ｖ程度の電圧を印加し、さらに、半導体基板１には、０Ｖ程度の電圧を印加する。
【００５０】
このとき、メモリゲート電極ＭＧには、消去状態におけるしきい値電圧と、書込み状態におけるメモリセルトランジスタのしきい値電圧との間の電圧を印加する。これにより、選択されたメモリセルトランジスタに情報が書き込まれた状態か、否かが、判断される。
【００５１】
このような不揮発性半導体記憶装置１００の製造方法について説明する。図３（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１工程をそれぞれ示す断面図である。
【００５２】
図３（Ａ）〜（Ｃ）に示されるように、まず、半導体基板１の主表面上に、選択的に分離領域５０を形成して、活性領域としてのメモリセル領域（第２領域）１Ａと周辺回路領域（第１領域）１Ｄを規定する。そして、半導体基板１の主表面上に、熱酸化処理などを施して、シリコン酸化膜等からなる絶縁膜１ａ、１ｂを形成する。そして、この絶縁膜（第１絶縁膜）１ｂ上に、導電膜（第１導電膜）５１ａを堆積する。この導電膜５１ａは、例えば、ポリシリコン膜等からなり、導電膜５１ａの厚さｈ１は、例えば、１５０ｎｍ程度とされている。
【００５３】
その後、この導電膜５１ａの上面上に、フォトレジスト膜を塗布する。そして、露光光源等を用いて、このフォトレジスト膜に露光処理などを施し、レジストパターン５２を形成する。このレジストパターン５２は、周辺回路領域１Ｄ上から、分離領域５０上にまで亘って形成されている。
【００５４】
図４（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第２工程をそれぞれ示す断面図である。この図４（Ａ）〜（Ｃ）に示されるように、上記レジストパターン５２を用いて、導電膜５１ａにパターニングを施して、周辺回路領域１Ｄ上から、分離領域５０上にまで延在する導電膜パターン５１ｂを形成する。
【００５５】
図５（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第３工程をそれぞれ示す断面図である。この図５（Ａ）〜（Ｃ）に示されるように、まず、熱酸化処理を施して、例えば、１０ｎｍ〜２０ｎｍ程度のシリコン酸化膜等の絶縁膜（第２絶縁膜）５３を、導電膜パターン５１ｂの表面上に形成する。
【００５６】
そして、絶縁膜５３を介して、導電膜パターン５１ｂを覆うと共に、メモリセル領域１Ａが位置する半導体基板１の主表面上に形成された絶縁膜（第３絶縁膜）１ｂの上面上に、導電膜（第２導電膜）１３ａを、例えば、ＣＶＤ（Chemical  Vapor  Deposition）法等により堆積する。
【００５７】
この導電膜１３ａの厚さｈ２は、上記導電膜５１ａより厚く形成されており、例えば、２００ｎｍ以上３００ｎｍ以下程度、好ましくは、２５０ｎｍ程度とされており、導電膜１３ａは、ポリシリコン膜等から構成されている。
【００５８】
図６（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第４工程をそれぞれ示す断面図である。そして、導電膜１３ａの上面上に、フォトレジスト膜（第２フォトレジスト膜）を塗布する。その後、露光光源として、フッ化クリプトン(KrF)エキシマレーザ等を用いて、フォトレジスト膜に露光処理等を行い、形成される制御ゲート電極に従ったレジストパターン（第２レジストパターン）５４を形成する。
【００５９】
図７（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００製造工程の第５工程をそれぞれ示す断面図である。この図７（Ａ）〜（Ｃ）に示されるように、レジストパターン５４を用いて、導電膜１３ａにパターニングを施して、制御ゲート電極（第１導電膜パターン）ＳＧを形成する。
【００６０】
ここで、導電膜１３ａにエッチングを施す際には、導電膜パターン５１ｂの表面上に絶縁膜５３が形成されているため、この絶縁膜５３をストッパとして機能させることにより、導電膜パターン５１ｂまでもエッチングされることを抑制することができる。なお、本実施の形態においては、絶縁膜５３は、熱酸化膜から構成されているが、これに限られず、例えば、シリコンゲルマニウム膜であってもよい。
【００６１】
導電膜１３ａの厚さは、２５０ｎｍ程度と厚く形成されているため、エッチングの際にマスクとして対応可能な厚さをもつフォトレジスト膜と、フッ化クリプトン(KrF)エキシマレーザとの組み合わせのフォトリソグラフィを用いた。このように、制御ゲート電極ＳＧは、例えば、１２０ｎｍルールで形成する。この際、分離領域５０上に位置する導電膜パターン５１ｂの端部には、サイドウォール状の導電膜１３ｃが、絶縁膜５３を介して、形成される。
【００６２】
図８（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第６工程をそれぞれ示す断面図である。この図８（Ａ）〜（Ｃ）に示されるように、制御ゲート電極ＳＧの表面上および絶縁膜５３の上面上に、たとえばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次堆積することによってＯＮＯ膜からなる絶縁膜１１ａを形成する。
【００６３】
図９（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第７工程をそれぞれ示す断面図であり、図１０（Ａ）〜（Ｃ）は、第８工程をそれぞれ示す断面図である。
【００６４】
そして、ポリシリコン膜からなる導電膜８ａを堆積して、異方性エッチングを施すことにより、制御ゲート電極ＳＧの両側面上に位置する導電膜８ａを形成する。
【００６５】
そして、少なくとも制御ゲート電極ＳＧの一方の側面上に形成された導電膜８ａを覆うレジストパターンを形成する。このレジストパターンをマスクとして、等方性エッチングを施して、レジストパターンに覆われていない導電膜８ａを除去する。このようにして、制御ゲート電極ＳＧの側面上に、サイドウォール状のメモリゲート電極ＭＧを形成する。
【００６６】
そして、外方に露出する絶縁膜１１ａに等方性エッチングを施して除去すると共に、導電膜パターン５１ｂの表面上に形成された絶縁膜５３を除去する。
【００６７】
ここで、絶縁膜５３がシリコン酸化膜によって構成されているため、絶縁膜１１ａの最も下層のシリコン酸化膜を除去する際に、絶縁膜５３も同時に除去することができる。
【００６８】
この際、メモリゲート電極ＭＧと制御ゲート電極ＳＧとの間および、メモリゲート電極ＭＧ下に位置する半導体基板１の主表面上には、絶縁膜１１ａの一部の絶縁膜１１が残留する。なお、導電膜１３ｃと、導電膜パターン５１ｂとの間には、絶縁膜５３の一部が残留する。
【００６９】
図１１（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第９工程をそれぞれ示す断面図である。この図１１（Ａ）〜（Ｃ）に示されるように、導電膜パターン（導電膜）５１ｂの上面上に、フォトレジスト膜を塗布する。そして、例えば、ArF（アルゴン・フッ素）レーザー光源等を用いて、このフォトレジスト膜に露光処理等を施して、形成するゲート電極パターンに従ったパターンを有するレジストパターン５５を形成する。
【００７０】
ここで、導電膜パターン５１ｂの厚さは、１５０ｎｍ程度とされているため、微細パターン用のフォトレジスト膜と、ArF（アルゴン・フッ素）レーザー光源とを用いたリソグラフィを用いて、パターニングを行うことができる。
【００７１】
レジストパターン（第２レジストパターン）５５は、制御ゲート電極ＳＧおよびメモリゲート電極ＭＧ上から、分離領域５０上に位置する導電膜パターン５１ｂの端部上にまで亘って延在するレジスト領域（第１レジスト領域）５５ａと、周辺回路領域１Ｄ上に形成され、形成されるゲート電極ＴＧのパターンに従ったパターンが形成されたレジスト領域（第２レジスト領域）５５ｂとを有している。このレジスト領域５５ａの周辺回路領域１Ｄ側の端部は、分離領域上に位置している。
【００７２】
図１２（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１０工程をそれぞれ示す断面図である。この図１２に示されるように、レジストパターン５５を用いて、導電膜パターン５１ｂをパターニングして、ゲート長が、８５ｎｍ程度のゲート電極ＴＧを形成する。このように、周辺トランジスタのゲート電極ＴＧは、メモリセル領域１Ａ内のメモリセルトランジスタより微細化が図られており、不揮発性半導体記憶装置１００の微細化を図ることができる。
【００７３】
ここで、メモリセル領域１Ａが位置する半導体基板１の主表面上は、レジスト領域５５ａによって保護されており、メモリセル領域１Ａが位置する半導体基板１の主表面が保護されている。
【００７４】
そして、制御ゲート電極ＳＧと、メモリゲート電極ＭＧと、ゲート電極ＴＧとをマスクとして、イオン注入をして、低濃度不純物拡散層Ｄａ１，Ｓａ１，Ｄａ２，Ｓａ２を形成する。具体的には、メモリセル領域１Ａ上に、ヒ素を、５ＫｅＶ，２×１０１５ａｔｏｍｓ／ｃｍ２、周辺回路領域１Ｄ上に、ヒ素を５ＫｅＶ，６×１０１４ａｔｏｍｓ／ｃｍ２のイオン注入を行う。
【００７５】
ここで、メモリゲート電極ＭＧの高さが、２００ｎｍ以上３００ｎｍ以下程度とされているので、不純物が、メモリゲート電極ＭＧ下に位置する半導体基板（メモリゲート電極下チャネル領域）内に不純物が導入されることを抑制することができる。
【００７６】
図１３（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造方法の第１１工程をそれぞれ示す断面図であり、図１４（Ａ）〜（Ｃ）は、第１２工程をそれぞれ示す断面図である。この図１３（Ａ）〜（Ｃ）に示されるように、メモリゲート電極ＭＧの側面上と、制御ゲート電極ＳＧのメモリゲート電極ＭＧと反対側に位置する側面上と、ゲート電極ＴＧの両側面上とに、シリコン酸化膜等からなるサイドウォール状の絶縁膜１８を形成する。なお、分離領域５０上に形成された導電膜５１の両側面上にも、絶縁膜１８が形成される。
【００７７】
そして、図１４に示されるように、イオン注入を行い、高濃度不純物拡散層Ｄｂ１、Ｓｂ１，Ｄｂ２、Ｓｂ２を形成する。これにより、ソース領域としての不純物拡散層ＳＲ１、ＳＲ２と、ドレイン領域としての不純物拡散層ＤＲ１、ＤＲ２を形成する。
【００７８】
具体的には、メモリセル領域１Ａおよび周辺回路領域１Ｄが位置する半導体基板１の主表上に、メモリゲート電極ＭＧ、制御ゲート電極、ゲート電極ＴＧをマスクとして、ヒ素を５０ＫｅＶ、２×１０１７ａｔｏｍｓ／ｃｍ２，リンを、４０ＫｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入する。
【００７９】
不純物拡散層ＳＲ１，ＳＲ２、ＤＲ１、ＤＲ２を形成するためのイオン注入工程において、最も注入エネルギの高いのは、この第１２工程において、リンを４０ＫｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で、注入する工程である。
【００８０】
この条件の下で、注入イオンの投影飛程Ｒｐと標準偏差σ（ΔＲｐ）を試算すると、Ｒｐ＝６０ｎｍ、σ＝２５ｎｍとなる。そして、注入されるイオン量がチャネルのしきい値電圧に影響を与えないレベルまで低減されるために必要な高さとしては、（Ｒｐ＋３×σ＝）１３５ｎｍとなる。その一方で、メモリゲート電極の高さは、２００ｎｍ以上３００ｎｍ以下程度とされている。このため、メモリゲート電極ＭＧ下に不純物が導入されることを抑制することができる。このように、メモリセルトランジスタのチャネル領域内に不純物が導入されることを抑制することができるため、メモリセルトランジスタのしきい値電圧が変動することを抑制することができる。
【００８１】
そして、図２に示されるように、制御ゲート電極ＳＧ、メモリゲート電極ＭＧ，ゲート電極ＴＧを覆うように、半導体基板１の主表面上に、たとえば、スパッタリング法により、コバルトや、ニッケルなどの所定の金属膜が形成される。次に、例えば、窒素等の雰囲気の下で、所定の温度の熱処理を施すことによって、制御ゲート電極ＳＧ等を構成するポリシリコン膜内のシリコンと、金属とが反応（シリサイド化）して、金属シリサイド膜が形成される。その後、未反応の金属膜が除去される。このようにして、不揮発性半導体記憶装置１００を製造する。
【００８２】
なお、本実施の形態においては、周辺回路領域１Ｄが位置する半導体基板１の主表面上に、周辺トランジスタのゲート電極ＴＧとなる導電膜５１ａを堆積した後に、導電膜５１ａより厚膜の導電膜１３ａを堆積しているが、この順序に限られない。
【００８３】
例えば、メモリセル領域１Ａが位置する半導体基板１の主表面上に、第１絶縁膜を介して、ポリシリコン膜等からなる第１導電膜を堆積する。そして、この第１導電膜の上面上に、熱処理等により、第２絶縁膜を形成する。
【００８４】
その後、この第２絶縁膜を介して、第１導電膜を覆うと共に、第３絶縁膜を介して、周辺回路領域１Ｄが位置する半導体基板１上に、第２導電膜を堆積する。
【００８５】
この第２導電膜は、例えば、ポリシリコン膜から構成されており、第１導電膜より薄膜に形成されている。例えば、第１導電膜は、２００ｎｍ以上３００ｎｍ以下とされており、第２導電膜は、１５０ｎｍ程度とされている。
【００８６】
そして、第２絶縁膜をストッパとして、第２導電膜にパターニングを施して、周辺回路領域１Ｄが位置する半導体基板１の主表面上に、周辺トランジスタのゲート電極ＴＧを形成する。
【００８７】
そして、第１導電膜上に形成された第２絶縁膜に等方性エッチングを施して、第２絶縁膜を除去する。
【００８８】
その後、第１導電膜にパターニングを施して、メモリセル領域１Ａが位置する半導体基板１の主表面上に、制御ゲート電極ＳＧを形成する。
【００８９】
この制御ゲート電極ＳＧの表面と、ゲート電極ＴＧの表面上と、半導体基板１の主表面上に、所謂ＯＮＯ膜からなる第３絶縁膜を形成する。
【００９０】
しかる後に、半導体基板１の主表面上に第３導電膜を堆積し、この第３導電膜にエッチングして、形成された制御ゲート電極ＳＧの側面上および、周辺トランジスタのゲート電極の側面上にサイドウォール状の第３導電膜パターンを形成する。
【００９１】
そして、制御ゲート電極ＳＧの一方の側面上に、第３絶縁膜を介して、第３導電膜パターンを残して、メモリゲート電極を形成する。
【００９２】
その後、ＯＮＯ膜の第３絶縁膜に等方性エッチングを施して、メモリゲート電極ＭＧと制御ゲート電極ＳＧとの間と、メモリゲート電極ＭＧ下に位置する半導体基板１の主表面に第３絶縁膜を残留させる。この際、周辺トランジスタのゲート電極ＴＧの側面上に形成されていた、第３絶縁膜も除去される。このように、周辺トランジスタのゲート電極ＴＧとなる導電膜を堆積した後に、制御ゲート電極ＳＧとなる導電膜を形成してもよい。
【００９３】
すなわち、メモリセルトランジスタの制御ゲート電極ＳＧとなる第１導電膜と、周辺回路トランジスタのゲート電極ＴＧとなる第２導電膜の厚みを異ならせ、さらに、各パターニングの際に、用いられる光源の波長を異ならせることにより、制御ゲート電極ＳＧの高さを、ゲート電極ＴＧより高く形成することができる。
【００９４】
これにより、イオン注入工程において、メモリセルトランジスタのチャネル領域内に不純物が注入されることを抑制することができ、しきい値電圧の変動を抑制することができる。なお、メモリセル領域１Ａが位置する半導体基板の主表面上に位置する制御ゲート電極ＳＧと、第１周辺回路領域上に形成され、この制御ゲート電極ＳＧより低い周辺回路トランジスタの第１ゲート電極と、第２周辺回路領域上に形成され、第１ゲート電極より低い第２ゲート電極とを形成することとしてもよい。
【００９５】
この場合には、第２周辺回路領域上に、第２ゲート電極を形成し、この第２ゲート電極パターン上に第１熱酸化膜を形成する。そして、この第２ゲート電極の上面上に、第２ゲート電極より高い第１導電膜を堆積する。そして、第１熱酸化膜をストッパとして、第１導電膜にパターニングを施して、第１ゲート電極を形成する。そして、第１ゲート電極と第２ゲート電極パターンの表面上に、第２熱酸化膜を形成する。その後、第２導電膜を堆積して、第２熱酸化膜をストッパとして、第２導電膜にパターニングを施して、制御ゲート電極ＳＧを形成する。このように、本実施の形態に係る不揮発性半導体記憶装置１００の製造方法によれば、各種高さのゲート電極を形成することができる。
【００９６】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９７】
本発明は、不揮発性半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【００９８】
【図１】本実施の形態に係る不揮発性半導体記憶装置の平面図である。
【図２】（Ａ）は、図１のＩＡ−ＩＡ断面であり、（Ｂ）は、図１のＩＢ−ＩＢ断面を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面を示した断面図である。
【図３】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第１工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第１工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第１工程を示した断面図である。
【図４】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第２工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第２工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第２工程を示した断面図である。
【図５】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第３工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第３工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第３工程を示した断面図である。
【図６】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第４工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第４工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第４工程を示した断面図である。
【図７】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第５工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第５工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第５工程を示した断面図である。
【図８】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第６工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第６工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第６工程を示した断面図である。
【図９】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第７工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第７工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第７工程を示した断面図である。
【図１０】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第８工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第８工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第８工程を示した断面図である。
【図１１】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第９工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第９工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第９工程を示した断面図である。
【図１２】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第１０工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第１０工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第１０工程を示した断面図である。
【図１３】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第１１工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第１１工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第１１工程を示した断面図である。
【図１４】（Ａ）は、図１のＩＡ−ＩＡ断面における不揮発性半導体記憶装置の製造工程の第１２工程をそれぞれ示す断面図であり、（Ｂ）は、図１のＩＢ−ＩＢ断面における第１２工程を示した断面図であり、（Ｃ）は、図１のＩＣ−ＩＣ断面における第１２工程を示した断面図である。
【符号の説明】
【００９９】
１Ａ  メモリセル領域、１  半導体基板、１Ｄ  周辺回路領域、１Ｃ  境界領域、２  分離領域、５１ａ  導電膜、５１ｂ  導電膜パターン、５２  レジストパターン、５４  レジストパターン、１００  不揮発性半導体記憶装置、ＭＧ  メモリゲート電極、ＳＧ  制御ゲート電極、ＴＧ  ゲート電極。
【図１】
2007251016.tif 000004
【図２】
2007251016.tif 000005
【図３】
2007251016.tif 000006
【図４】
2007251016.tif 000007
【図５】
2007251016.tif 000008
【図６】
2007251016.tif 000009
【図７】
2007251016.tif 000010
【図８】
2007251016.tif 000011
【図９】
2007251016.tif 000012
【図１０】
2007251016.tif 000013
【図１１】
2007251016.tif 000014
【図１２】
2007251016.tif 000015
【図１３】
2007251016.tif 000016
【図１４】
2007251016.tif 000017