(57)【要約】【課題】好適な特性を有するゲート絶縁膜及びゲート電極からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供する。【解決手段】Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにわたって、基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にＰ型ＦＥＴ用のゲート電極層を形成し、Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにおいて、Ｐ型ＦＥＴ用のゲート電極層を加工することにより、Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、Ｎ型ＦＥＴ形成予定領域において、ゲート絶縁膜上からダミーゲート電極を除去することにより、溝を形成し、溝にゲート電極材料を埋め込むことにより、ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法。【選択図】図１
2007258267.tif 000002
【特許請求の範囲】
【請求項１】
基板のＰ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにＰ型ＦＥＴとＮ型ＦＥＴとを形成する半導体装置の製造方法であって、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記基板上に、Ｐ型ＦＥＴとＮ型ＦＥＴとに共通のゲート絶縁膜を形成し、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記ゲート絶縁膜上に、Ｐ型ＦＥＴ用のゲート電極層を形成し、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極層を加工することによって、
前記Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、
前記Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極と前記ダミーゲート電極とを形成した前記基板に、
Ｐ型ＦＥＴ用のソースドレイン拡散層と、
Ｎ型ＦＥＴ用のソースドレイン拡散層とを形成し、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上から前記ダミーゲート電極を除去することによって、
前記ゲート絶縁膜上に溝を形成し、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上の前記溝にゲート電極材料を埋め込むことによって、
前記ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｐ型ＦＥＴ用のゲート電極を形成する際には、
前記ゲート絶縁膜上に、
前記Ｐ型ＦＥＴ用のゲート電極を構成する電極構成層である第１の導電層を形成し、
前記第１の導電層上に、
前記Ｐ型ＦＥＴ用のゲート電極を構成する電極構成層である第２の導電層を形成し、
前記Ｎ型ＦＥＴ用のゲート電極を形成する際には、
前記ゲート絶縁膜上に、
前記Ｎ型ＦＥＴ用のゲート電極を構成する電極構成層である第３の導電層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｐ型ＦＥＴ用のゲート電極を形成する際には、
前記ゲート絶縁膜上に、
前記Ｐ型ＦＥＴ用のゲート電極を構成する電極構成層である第１の導電層を形成し、
前記第１の導電層上に、
前記Ｐ型ＦＥＴ用のゲート電極を構成する電極構成層である第２の導電層を形成し、
前記第２の導電層上に、
前記Ｐ型ＦＥＴ用のゲート電極を構成する電極構成層である半導体層を形成し、
前記Ｎ型ＦＥＴ用のゲート電極層を形成する際には、
前記ゲート絶縁膜上に、
前記Ｎ型ＦＥＴ用のゲート電極を構成する電極構成層である第３の導電層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜を形成する際には、
前記基板上に、
前記ゲート絶縁膜を構成する絶縁膜である第１の絶縁膜を形成し、
前記第１の絶縁膜上に、
前記ゲート絶縁膜を構成する絶縁膜である第２の絶縁膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
基板のＰ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにＰ型ＦＥＴとＮ型ＦＥＴとが形成され、製造された半導体装置であって、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記基板上に、Ｐ型ＦＥＴとＮ型ＦＥＴとに共通のゲート絶縁膜が形成され、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記ゲート絶縁膜上に、Ｐ型ＦＥＴ用のゲート電極層が形成され、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極層が加工されることによって、
前記Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極が形成されると共に、
前記Ｎ型ＦＥＴ形成予定領域にダミーゲート電極が形成され、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極と前記ダミーゲート電極とが形成された前記基板に、
Ｐ型ＦＥＴ用のソースドレイン拡散層と、
Ｎ型ＦＥＴ用のソースドレイン拡散層とが形成され、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上から前記ダミーゲート電極が除去されることによって、
前記ゲート絶縁膜上に溝が形成され、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上の前記溝にゲート電極材料が埋め込まれることによって、
前記ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極が形成され、製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、例えば高誘電率ゲート絶縁膜（ｈｉｇｈ−ｋゲート絶縁膜）及びメタルゲート電極（金属系ゲート電極）からなるＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、最も広く使用されているトランジスタは、ＭＯＳＦＥＴ等のＦＥＴ（電界効果型トランジスタ）である。その中でも、ＰＭＯＳＦＥＴ（Ｐチャンネル型ＭＯＳＦＥＴ）とＮＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳＦＥＴ）からなるＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）が特に広く使用されている。
【０００３】
従来のＦＥＴでは、そのゲート絶縁膜としてシリコン酸化膜やシリコン酸窒化膜が広く採用されている。近年、集積回路の微細化に伴いゲート絶縁膜の薄膜化が求められる事が多くなって来ているが、シリコン酸化膜やシリコン酸窒化膜の薄膜化にはリーク電流増大に起因する限界が存在する。例えば、４５ｎｍノード以降のＣＭＯＳＦＥＴではシリコン酸化膜換算膜厚で１．３ｎｍ以下のゲート絶縁膜の性能が必要となるが、このような性能をシリコン酸化膜やシリコン酸窒化膜の薄膜化により実現するのは困難である。従って、誘電率がシリコン酸化膜やシリコン酸窒化膜よりも高い金属酸化膜や金属酸窒化膜や金属珪酸化膜や金属珪酸窒化膜等の金属系絶縁膜をゲート絶縁膜（高誘電率ゲート絶縁膜）として採用する事で、リーク電流増大を抑制しつつゲート絶縁膜を薄膜化する、という提案がなされている。
【０００４】
従来のＦＥＴでは、そのゲート電極の形成材料として多結晶シリコンが広く採用されている。ＣＭＯＳＦＥＴのゲート電極の形成材料として多結晶シリコンを採用する場合には通常、ＰＭＯＳＦＥＴのゲート電極にホウ素やフッ化ホウ素をイオン注入し、ＮＭＯＳＦＥＴのゲート電極にリンや砒素をイオン注入し、これらの不純物を活性化するために摂氏１０００度以上の熱処理を実施する。
【０００５】
さて、ゲート絶縁膜として高誘電率ゲート絶縁膜が採用され、ゲート電極の形成材料として多結晶シリコンが採用されたＣＭＯＳＦＥＴは、従来と同様の形成方法で形成する事が可能である。このＣＭＯＳＦＥＴでは、ＮＭＯＳＦＥＴの閾値電圧は比較的適正な値を取るのに対して、ＰＭＯＳＦＥＴの閾値電圧は大きく負側にシフトする。また、ＮＭＯＳＦＥＴの反転容量に比べて、ＰＭＯＳＦＥＴの反転容量は小さくなる。ＰＭＯＳＦＥＴの閾値電圧が大きく負側にシフトし、ＰＭＯＳＦＥＴの反転容量が小さくなると、ＰＭＯＳＦＥＴにおいて所望のドレイン電流を確保できなくなる（非特許文献１）。
【０００６】
従って、ＣＭＯＳＦＥＴのゲート絶縁膜として高誘電率ゲート絶縁膜を採用する場合において、ＣＭＯＳＦＥＴのゲート電極としてメタルゲート電極を採用する事で、ＰＭＯＳＦＥＴの閾値電圧のシフトを抑制し、ＰＭＯＳＦＥＴの反転容量を向上させる、という提案がなされている。メタルゲート電極の「メタル」という用語は、金属単体や合金やこれらの化合物（珪化物や珪窒化物や炭化物や炭窒化物等）を意味する。ＰＭＯＳＦＥＴのゲート電極としてメタルゲート電極を採用する場合、メタルの仕事関数に応じて閾値電圧が変化するため、適切な仕事関数を有するメタルを用いる事で適正な閾値電圧を確保できると共に、メタルは多結晶シリコンに比べて空乏化が発生しにくいため、十分な反転容量を確保できる。
【０００７】
ＰＭＯＳＦＥＴのメタルゲート電極用に適切なメタルは、仕事関数が４．８ｅＶ以上のメタルであり、ＮＭＯＳＦＥＴのメタルゲート電極用に適切なメタルは、仕事関数が４．３ｅＶ以下のメタルである。ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのメタルゲート電極にこれらのメタルを採用すれば、従来のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのゲート電極の仕事関数が踏襲されるため、ＣＭＯＳＦＥＴの設計上好都合である。ＰＭＯＳＦＥＴに関して、仕事関数が４．８ｅＶ以上のＷ、Ｒｕ、Ｐｔ等のメタルを採用して耐熱性実験を実施したところ、摂氏１０００乃至１０３０度の熱処理でも仕事関数を４．８ｅＶ以上に保つ事ができる事が判明した。しかしながら、ＮＭＯＳＦＥＴに関して、仕事関数が４．３ｅＶ以下のＴａＳｉ、ＴａＳｉＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＣＮ、ＨｆＮ、ＨｆＳｉ、ＨｆＳｉＮ、ＷＳｉ、ＴａＨｆ、ＴａＨｆＮ等のメタルを採用して耐熱性実験を実施したところ、摂氏１０００度程度のスパイク熱処理で仕事関数が４．５ｅＶ程度まで変化してしまい、仕事関数を４．３ｅＶ以下に保つ事ができない事が判明した。さらに、一部のメタルでは反応が発生したらしく、熱処理後の仕事関数を測定できなかった。従って、ＣＭＯＳＦＥＴに関して高誘電率ゲート絶縁膜及びメタルゲート電極を採用する場合に、ＣＭＯＳＦＥＴを従来と同様の形成方法で形成するのは困難である。摂氏１０００度程度の熱処理が必要なソースドレイン拡散層の形成工程で、ＮＭＯＳＦＥＴのメタルゲート電極の仕事関数が変化してしまうからである。
【０００８】
従って、ＣＭＯＳＦＥＴに関して高誘電率ゲート絶縁膜及びメタルゲート電極を採用する場合に、シリコン酸化膜によるダミーゲート絶縁膜及び多結晶シリコンによるダミーゲート電極を形成し、更にソースドレイン拡散層を形成した後に、ダミーゲート絶縁膜及びダミーゲート電極を除去し、本来の高誘電率ゲート絶縁膜及びメタルゲート電極を形成する「ダマシンゲート」という方法（非特許文献２、３）が提案されている。この方法ではソースドレイン拡散層を形成した後にメタルゲート電極を形成するため、摂氏１０００度程度の熱処理が必要なソースドレイン拡散層の形成工程で、ＮＭＯＳＦＥＴのメタルゲート電極の仕事関数が変化してしまうという事がない。
【０００９】
さて、ダマシンゲートでは、多結晶シリコンによるダミーゲート電極を除去する際にシリコン酸化膜によるダミーゲート絶縁膜が損傷するため、多結晶シリコンによるダミーゲート電極を除去する際にはシリコン酸化膜によるダミーゲート絶縁膜も除去する必要がある。よって、ダマシンゲートでは、ダミーゲート電極とダミーゲート絶縁膜を除去して高誘電率ゲート絶縁膜を形成するのだが、高誘電率ゲート絶縁膜がチャネル上だけでなくサイドウォール上にも形成されるため、基板にかかる電界が従来のＣＭＯＳＦＥＴと比べて変化してしまい、ＣＭＯＳＦＥＴの設計を新たにやり直す手間が生じる。さらに、高誘電率ゲート絶縁膜の膜厚分だけメタルゲート電極がエクステンション拡散層端から遠くなるため、ＣＭＯＳＦＥＴのドレイン電流が低下してしまう。さらに、高誘電率ゲート絶縁膜は残留不純物除去や酸素欠損補填のために窒化処理や熱処理が実施される事でそのリーク電流が抑制される事になるのだが、ソースドレイン拡散層を形成した後に高誘電率ゲート絶縁膜を形成するダマシンゲートには、ソースドレイン拡散層表面のＮｉＳｉの凝集防止やソースドレイン拡散層内部の不純物の拡散抑制のために、高誘電率ゲート絶縁膜の形成工程を摂氏５００度以下で実施すべきという制約が存在する。このような制約の存在は、高誘電率ゲート絶縁膜の膜質を向上させてそのリーク電流を抑制するのを困難にする。
【非特許文献１】T. Aoyama et al., Proc. IWGI 174(2003)
【非特許文献２】A. Chatterjee et al., IEDM Tech. Dig. 821(1997)
【非特許文献３】A. Yagishita et al., IEDM Tech. Dig. 785(1998)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、好適な特性を有するゲート絶縁膜及びゲート電極、からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は、
基板のＰ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにＰ型ＦＥＴとＮ型ＦＥＴとを形成する半導体装置の製造方法であって、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記基板上に、Ｐ型ＦＥＴとＮ型ＦＥＴとに共通のゲート絶縁膜を形成し、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記ゲート絶縁膜上に、Ｐ型ＦＥＴ用のゲート電極層を形成し、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極層を加工することによって、
前記Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、
前記Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極と前記ダミーゲート電極とを形成した前記基板に、
Ｐ型ＦＥＴ用のソースドレイン拡散層と、
Ｎ型ＦＥＴ用のソースドレイン拡散層とを形成し、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上から前記ダミーゲート電極を除去することによって、
前記ゲート絶縁膜上に溝を形成し、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上の前記溝にゲート電極材料を埋め込むことによって、
前記ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法に係る。
【００１２】
本発明は、
基板のＰ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにＰ型ＦＥＴとＮ型ＦＥＴとが形成され、製造された半導体装置であって、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記基板上に、Ｐ型ＦＥＴとＮ型ＦＥＴとに共通のゲート絶縁膜が形成され、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにわたって、
前記ゲート絶縁膜上に、Ｐ型ＦＥＴ用のゲート電極層が形成され、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極層が加工されることによって、
前記Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極が形成されると共に、
前記Ｎ型ＦＥＴ形成予定領域にダミーゲート電極が形成され、
前記Ｐ型ＦＥＴ形成予定領域と前記Ｎ型ＦＥＴ形成予定領域とにおいて、
前記Ｐ型ＦＥＴ用のゲート電極と前記ダミーゲート電極とが形成された前記基板に、
Ｐ型ＦＥＴ用のソースドレイン拡散層と、
Ｎ型ＦＥＴ用のソースドレイン拡散層とが形成され、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上から前記ダミーゲート電極が除去されることによって、
前記ゲート絶縁膜上に溝が形成され、
前記Ｎ型ＦＥＴ形成予定領域において、
前記ゲート絶縁膜上の前記溝にゲート電極材料が埋め込まれることによって、
前記ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極が形成され、製造されたことを特徴とする半導体装置に係る。
【発明の効果】
【００１３】
本発明は、好適な特性を有するゲート絶縁膜及びゲート電極、からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供することを可能にする。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
図１は、第１実施例の半導体装置を示す側方断面図である。図１の半導体装置は、Ｐ型ＦＥＴの具体例であるＰＭＯＳＦＥＴと、Ｎ型ＦＥＴの具体例であるＮＭＯＳＦＥＴとを具備している。図１の半導体装置は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるＣＭＯＳＦＥＴにより構成されている。
【００１５】
図１に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ＰＭＯＳＦＥＴ用のゲート電極１０３と、ＮＭＯＳＦＥＴ用のゲート電極１０４とを具備している。基板１０１は、その全部又はその一部が半導体により構成されている半導体基板である。基板１０１はここでは、その全部又はその一部がシリコンにより構成されているシリコン基板である。ゲート絶縁膜１０２は、その全部又はその一部が高誘電率絶縁膜により構成される高誘電率ゲート絶縁膜である。ゲート絶縁膜１０２はここでは、シリコン酸化膜である第１の絶縁膜１０２Ａと、高誘電率絶縁膜である第２の絶縁膜１０２Ｂという２層の絶縁膜により構成されている。ＰＭＯＳＦＥＴ用のゲート電極１０３は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。ＰＭＯＳＦＥＴ用のゲート電極１０３はここでは、導電性メタルからなる第１の導電層１０３Ａと、導電性メタルからなる第２の導電層１０３Ｂという２層の電極構成層により構成されている。ＮＭＯＳＦＥＴ用のゲート電極１０４は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。ＮＭＯＳＦＥＴ用のゲート電極１０４はここでは、導電性メタルからなる第３の導電層１０４Ａという１層の電極構成層により構成されている。
【００１６】
図１に示す半導体装置には更に、ＰＭＯＳＦＥＴ用の拡散層として、ＰＭＯＳＦＥＴ用のウェル拡散層１１１と、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２と、ＰＭＯＳＦＥＴ用のエクステンション拡散層１１３が存在する。ウェル拡散層１１１はＮ型拡散層に相当し、ソースドレイン拡散層１１２はＰ型拡散層に相当し、エクステンション拡散層１１３はＰ型拡散層に相当する。
【００１７】
図１に示す半導体装置には更に、ＮＭＯＳＦＥＴ用の拡散層として、ＮＭＯＳＦＥＴ用のウェル拡散層１２１と、ＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２と、ＮＭＯＳＦＥＴ用のエクステンション拡散層１２３が存在する。ウェル拡散層１２１はＰ型拡散層に相当し、ソースドレイン拡散層１２２はＮ型拡散層に相当し、エクステンション拡散層１２３はＮ型拡散層に相当する。
【００１８】
図１に示す半導体装置には加えて、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２との間などに介在させるための素子分離層１３１と、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間などに介在させるための層間絶縁膜１３２が存在する。素子分離層１３１はここではシリコン酸化膜によるＳＴＩ層であり、層間絶縁膜１３２はここではシリコン酸化膜である。
【００１９】
図２Ａ乃至Ｎは、第１実施例の半導体装置の製造方法を示す側方断面図である。
【００２０】
先ず、図２Ａのように、シリコン基板１０１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩの素子分離層１３１を形成する。次に、図２Ａのように、シリコン基板１０１上にシリコン酸化膜（犠牲絶縁膜）２０１を形成する。
【００２１】
次に、図２Ｂのように、レジスト２１１をマスクとして、基板１０１内にＰ（リン）をイオン注入する。Ｐのイオン注入は、ＰＭＯＳＦＥＴ用のウェル拡散層１１１を形成するため及びＰＭＯＳＦＥＴの閾値電圧を調整するために実施されるものであり、複数回実施される。ＰＭＯＳＦＥＴの閾値電圧の微調整用として更に、Ｂ（ボロン）やＩｎ（インジウム）等がイオン注入される場合もある。
【００２２】
次に、図２Ｃのように、レジスト２２１をマスクとして、基板１０１内にＢ（ボロン）をイオン注入する。Ｂのイオン注入は、ＮＭＯＳＦＥＴ用のウェル拡散層１２１を形成するため及びＮＭＯＳＦＥＴの閾値電圧を調整するために実施されるものであり、複数回実施される。ＮＭＯＳＦＥＴの閾値電圧の微調整用として更に、Ｐ（リン）やＡｓ（砒素）等がイオン注入される場合もある。その後、基板１０１について熱拡散処理が実施される事で、ＰＭＯＳＦＥＴ用のウェル拡散層１１１とＮＭＯＳＦＥＴ用のウェル拡散層１２１が完成する。
【００２３】
次に、図２Ｄのように、フッ化アンモニウム水溶液を使用して、基板１０１上から犠牲絶縁膜２０１を除去し、濃度０．５乃至５．０％のフッ酸を使用して、基板１０１の表面洗浄を実施する。次に、図２Ｄのように、酸素を含む雰囲気中で、膜厚０．５乃至０．８ｎｍのシリコン酸化膜（ゲート絶縁膜の第１絶縁膜）１０２Ａを基板１０１上に形成し、テトラキスジエチルアミノハフニウムとテトラキスジメチルアミノシリコンと酸素を使用して、膜厚２．０ｎｍ程度のハフニウム珪酸化膜（ゲート絶縁膜の第２絶縁膜）１０２Ｂをシリコン酸化膜１０２Ａ上に形成する。その後、基板１０１について摂氏６００度の熱処理が実施される事で、シリコン酸化膜１０２Ａとハフニウム珪酸化膜１０２Ｂが緻密化される。その後、基板１０１について窒素プラズマ雰囲気中又はアンモニア雰囲気中で処理された後に摂氏１０００度の熱処理が実施される事で、ハフニウム珪酸化膜１０２Ｂがハフニウム珪酸窒化膜１０２Ｂに改質される。以上の製造工程によって、ＰＭＯＳＦＥＴの形成領域（形成予定領域）１０５とＮＭＯＳＦＥＴの形成領域（形成予定領域）１０６とにわたって、基板１０１上に、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとに共通のゲート絶縁膜１０２が形成される。
【００２４】
なお、第１実施例のゲート絶縁膜１０２は、シリコン酸化膜１０２Ａとハフニウム珪酸窒化膜１０２Ｂの２層構造であるが、ハフニウム珪酸窒化膜のみの１層構造でもよいし、ハフニウム珪酸窒化膜を含む３層以上の積層構造でもよい。
【００２５】
次に、図２Ｅのように、ビスシクロペンタジエニルルテニウムと酸素を使用して、層厚２０ｎｍ程度のＲｕ（ルテニウム）層（ＰＭＯＳＦＥＴ用のゲート電極の第１導電層）１０３Ａをハフニウム珪酸窒化膜１０２Ｂ上に堆積し、六フッ化タングステンとシランと水素を使用して、層厚６０ｎｍ程度のＷ（タングステン）層（ＰＭＯＳＦＥＴ用のゲート電極の第２導電層）１０３ＢをＲｕ層１０３Ａ上に堆積する。以上の製造工程によって、ＰＭＯＳＦＥＴの形成領域（形成予定領域）１０５とＮＭＯＳＦＥＴの形成領域（形成予定領域）１０６とにわたって、ゲート絶縁膜１０２上に、ＰＭＯＳＦＥＴ用のゲート電極層１０３が形成される。
【００２６】
なお、第１実施例のＰＭＯＳＦＥＴ用のゲート電極層１０３は、Ｒｕ層１０３ＡとＷ層１０３Ｂの２層構造であるが、Ｒｕ層のみの１層構造でもよいし、Ｒｕ層を含む３層以上の積層構造でもよい。第１実施例のＰＭＯＳＦＥＴ用のゲート電極層１０３を２層構造にする理由は主に、Ｒｕ層１０３Ａの層厚にある。Ｒｕには、仕事関数が高いなどの長所があるが、値段が高いなどの短所がある。よって、第１実施例ではＲｕ層１０３Ａの層厚を薄くしている。そのため、第１実施例ではＲｕ層１０３Ａが自身の張力が原因で、ソースドレイン拡散層の活性化の際などにマイグレーションさらにはアグロメーション（図７）を起こす可能性がある。それなので、第１実施例ではこれらを防止するために、ＰＭＯＳＦＥＴ用のゲート電極層１０３を２層構造にしている。
【００２７】
次に、図２Ｆのように、シリコン酸化膜又はシリコン窒化膜からなる犠牲絶縁膜２０２をハードマスクとして、Ｒｕ層１０３ＡとＷ層１０３Ｂを加工する。犠牲絶縁膜２０２は事前に堆積してハードマスクとして加工しておく。以上の製造工程によって、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域１０６とにおいて、ＰＭＯＳＦＥＴの形成領域１０５に、ＰＭＯＳＦＥＴ用のゲート電極１０３が形成されると共に、ＮＭＯＳＦＥＴの形成領域１０６に、ＰＭＯＳＦＥＴ用のゲート電極１０３と同じ構成のダミーゲート電極（ダミーとして利用されるゲート電極）１０３が形成される。
【００２８】
次に、図２Ｇのように、シリコン酸化膜又はシリコン窒化膜からなる犠牲絶縁膜２０２をハードマスクとして、シリコン酸化膜１０２Ａとハフニウム珪酸窒化膜１０２Ｂを加工する。この際のエッチング条件は、高誘電率絶縁膜の膜厚や膜種を勘案してエッチング液やエッチング時間を適宜選択する事で、犠牲絶縁膜２０２がすべてエッチングされてしまう事がないようなエッチング条件とする。
【００２９】
次に、ＣＶＤ法とＲＩＥ法で、シリコン酸化膜又はシリコン窒化膜からなるオフセットスペーサ１４１と、シリコン酸化膜からなるサイドウォールスペーサ１４２を全面に形成する。次に、ＰＭＯＳＦＥＴ用のウェル拡散層１１１内にレジストマスクを利用してＢをイオン注入し、ＮＭＯＳＦＥＴ用のウェル拡散層１２１内にレジストマスクを利用してＰ又はＡｓをイオン注入し、基板１０１について摂氏１０００度の熱処理を実施する事で、図２Ｈのように、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２を形成する。次に、シリコン酸化膜からなるサイドウォールスペーサ１４２の一部を除去する。次に、ＰＭＯＳＦＥＴ用のウェル拡散層１１１内にレジストマスクを利用してＢをイオン注入し、ＮＭＯＳＦＥＴ用のウェル拡散層１２１内にレジストマスクを利用してＰ又はＡｓをイオン注入し、基板１０１について摂氏１０００度の熱処理を実施する事で、図２Ｈのように、ＰＭＯＳＦＥＴ用のエクステンション拡散層１１３とＮＭＯＳＦＥＴ用のエクステンション拡散層１２３を形成する。続いて更に、短チャネル効果を抑制するためにハロー注入が実施される場合もある。次に、ＣＶＤ法とＲＩＥ法で、シリコン窒化膜からなるサイドウォールスペーサ１４３を形成する。以上の製造工程によって、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域とにおいて、基板１０１内に、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２及びエクステンション拡散層１１３と、ＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２及びエクステンション拡散層１２３とが形成される。
【００３０】
なお、第１実施例のサイドウォールスペーサは、シリコン酸化膜からなる第１のサイドウォールスペーサ１４２とシリコン窒化膜からなる第２のサイドウォールスペーサ１４３の２層構造であるが、例えばシリコン窒化膜のみの１層構造でもよいし、例えばシリコン酸化膜とシリコン窒化膜を含む３層以上の積層構造でもよい。
【００３１】
次に、図２Ｉのように、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２の表面に、自己整合的にシリサイド膜１４４を形成する。シリサイド膜１４４としてここではＮｉＳｉ膜を採用するが、シリサイド膜１４４としてＰｔＳｉ膜、ＥｒＳｉ膜、ＮｉＰｔＳｉ膜、ＮｉＥｒＳｉ膜等を採用してもよい。
【００３２】
次に、図２Ｊのように、ＣＶＤ法で、シリコン窒化膜からなるエッチストッパ膜１４５を全面に形成する。次に、図２Ｊのように、シリコン酸化膜からなる層間絶縁膜１３２を全面に形成する。次に、図２Ｊのように、化学機械研磨法やエッチング法（ドライエッチング法やウェットエッチング法）で、基板１０１の表面を平坦化する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域１０６の両方の領域のＷ層１０３Ｂが露出する。
【００３３】
続いて、図２Ｋのように、レジスト２３１をマスクとして、過酸化水素を含む溶液等の薬液を使用して、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からＷ層１０３Ｂをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のＲｕ層１０３Ａが露出する。
【００３４】
続いて、図２Ｌのように、酸素ラジカルを含む雰囲気中で、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からＲｕ層１０３Ａをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のハフニウム珪酸窒化膜１０２Ｂが露出する。レジスト２３１の除去はＲｕ層１０３Ａの除去前でも除去後でもよい。以上の製造工程を通じて、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からダミーゲート電極１０３が除去されることによって、ゲート絶縁膜１０２上に溝１５１が形成される。
【００３５】
続いて、図２Ｍのように、ＣＶＤ法で、ＮＭＯＳＦＥＴ用のゲート電極１０４の第３導電層１０４Ａの形成材料である導電性メタルを全面に形成する。当該導電性メタルの例としては、ペンタエチルメチルアミノタンタルとジシランとアンモニアが使用されて形成されるＴａＳｉＮや、テトラエチルメチルアミノハフニウムとアンモニアを含む雰囲気中で形成されるＨｆＮや、テトラエチルメチルアミノハフニウムとテトラエチルメチルアミノシリコンが使用されて形成されるＨｆＳｉや、六フッ化タングステンとジクロルシランが使用されて形成されるＷＳｉ等が挙げられる。
【００３６】
なお、第１実施例のＮＭＯＳＦＥＴ用のゲート電極層１０４は、導電性メタルからなる導電層１０４Ａのみの１層構造であるが、導電性メタルからなる導電層を含む２層以上の積層構造でもよい。
【００３７】
続いて、図２Ｎのように、化学機械研磨法やエッチング法（エッチバック法）で、基板１０１の表面を平坦化する。以上の製造工程を通じて、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上の溝１５１にゲート電極の形成材料が埋め込まれることによって、ゲート絶縁膜１０２上に、ＰＭＯＳＦＥＴ用のゲート電極１０３と異なる構成のＮＭＯＳＦＥＴ用のゲート電極１０４が形成される。ＮＭＯＳＦＥＴ用のゲート電極１０４（第３導電層１０４Ａ）は、ＣＶＤ法でホール内に形成されるため、ＰＭＯＳＦＥＴ用のゲート電極１０３（第１導電層１０３Ａと第２導電層１０３Ｂ）には残らない筋状のシーム１６１の痕跡が残る。
【００３８】
続いて、配線層、配線層に係る層間絶縁膜、コンタクトホール、ビアホール、プラグ層等の形成工程を適宜経由して、最終的に半導体装置が完成する。
【００３９】
以上の通り、第１実施例の半導体装置では、ゲート絶縁膜１０２は、その全部又はその一部が高誘電率絶縁膜により構成される高誘電率ゲート絶縁膜であり、ＰＭＯＳＦＥＴ用のゲート電極１０３は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極であり、ＮＭＯＳＦＥＴ用のゲート電極１０４は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。従って、第１実施例では、リーク電流増大を抑制しつつゲート絶縁膜を薄膜化する事や、ＰＭＯＳＦＥＴの閾値電圧のシフトを抑制し、ＰＭＯＳＦＥＴの反転容量を向上させる事が可能となっている。
【００４０】
更に、第１実施例では、ゲート絶縁膜１０２を形成した後にＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２（とエクステンション拡散層１１３）とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２（とエクステンション拡散層１２３）とを形成するため、高誘電率絶縁膜の膜質を向上させてそのリーク電流を抑制する事が可能である。高誘電率絶縁膜の膜質向上処理をソースドレイン拡散層（とエクステンション拡散層）の形成前に実施するようにする事で、高誘電率絶縁膜の膜質向上処理をソースドレイン拡散層（とエクステンション拡散層）に対する悪影響を懸念する事なく実施できるからである。
【００４１】
更に、第１実施例では、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２（とエクステンション拡散層１１３）とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２（とエクステンション拡散層１２３）とを形成した後にＮＭＯＳＦＥＴ用のゲート電極１０４を形成するため、ソースドレイン拡散層（とエクステンション拡散層）の形成工程で、ＮＭＯＳＦＥＴのメタル電極の仕事関数が変化してしまうおそれが抑制される。
【００４２】
従って、第１実施例では、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを構成するゲート絶縁膜とゲート電極を、好適な膜質等の好適な特性を有するゲート絶縁膜と、好適な仕事関数等の好適な特性を有するゲート電極とする事ができる。従って、第１実施例では、高性能のＣＭＯＳＦＥＴを具備する半導体装置を製造する事ができる。
【００４３】
加えて、第１実施例では、層間絶縁膜１３２を形成する前にＰＭＯＳＦＥＴ用のゲート電極１０３をエッチング法で形成し、層間絶縁膜１３２を形成した後にＮＭＯＳＦＥＴ用のゲート電極１０３をダマシン法で形成する。そして、ＮＭＯＳＦＥＴの形成領域に形成されるＰＭＯＳＦＥＴ用のゲート電極１０３が、ＮＭＯＳＦＥＴ用のゲート電極１０４のダミー電極として利用される。よって、ＮＭＯＳＦＥＴの形成領域に形成されるＰＭＯＳＦＥＴ用のゲート電極１０３が、エッチング工程で無駄に除去されず、ダマシン工程に先んじて除去されるまで、ＮＭＯＳＦＥＴ用のゲート電極１０４のダミー電極として有効に活用される。更には、ダミー電極の形成工程が、ＰＭＯＳＦＥＴ用のゲート電極１０３の形成工程に統合されているので、ダミー電極の形成に必要な工程数が節約される。
【００４４】
ちなみに、背景技術として説明したダマシンゲートでは、多結晶シリコンによるダミーゲート電極を除去する際にシリコン酸化膜によるダミーゲート絶縁膜が損傷するため、多結晶シリコンによるダミーゲート電極を除去する際にはシリコン酸化膜によるダミーゲート絶縁膜も除去する必要がある。しかしながら、第１実施例では、高誘電率絶縁膜によるゲート絶縁膜１０２（第２絶縁膜１０２Ｂ）に接するダミー電極は導電性メタルによるＰＭＯＳＦＥＴ用のゲート電極１０３（第１導電層１０３Ａ）である。特に、第１実施例では、この導電性メタルは、薬液を使用せずに除去可能な導電性メタルであるＲｕである。従って、第１実施例では、ＰＭＯＳＦＥＴ用のゲート電極１０３を除去する際にゲート絶縁膜１０２が不要に損傷せずに済み、ＰＭＯＳＦＥＴ用のゲート電極１０３を除去する際にゲート絶縁膜１０２を無駄に除去せずに済む。
【００４５】
なお、ゲート絶縁膜１０２を形成する高誘電率絶縁膜として、ここではハフニウム珪酸窒化膜を採用したが、これ以外の高誘電率絶縁膜を採用しても構わない。また、ＰＭＯＳＦＥＴ用のゲート電極層１０３を形成するメタル電極層として、ここではＲｕ層とＷ層を採用したが、これ以外のメタル電極層を採用しても構わない。ＰＭＯＳＦＥＴ用のゲート電極層１０３を形成するメタル電極層としては例えば、Ｗ層、Ｒｕ層、Ｐｔ層を採用可能である。また、ＮＭＯＳＦＥＴ用のゲート電極層１０４を形成するメタル電極層として、ここではＴａＳｉＮ層やＨｆＮ層やＷＳｉ層を挙げたが、これ以外のメタル電極層を採用しても構わない。ＮＭＯＳＦＥＴ用のゲート電極層１０４を形成するメタル電極層としては例えば、ＴａＳｉ層、ＴａＳｉＮ層、ＴａＣ層、ＴａＣＮ層、ＴａＳｉＣＮ層、ＨｆＮ層、ＨｆＳｉ層、ＨｆＳｉＮ層、ＷＳｉ、ＴａＨｆ層、ＴａＨｆＮ層を採用可能である。
【００４６】
以上、第１実施例について説明したが、以下、第２実施例及び第３実施例について説明する。第２実施例及び第３実施例は第１実施例の変形実施例であり、第２実施例及び第３実施例に関しては第１実施例に対する相違点を中心に説明する。
【００４７】
（第２実施例）
図３は、第２実施例の半導体装置を示す側方断面図である。図３の半導体装置は、Ｐ型ＦＥＴの具体例であるＰＭＯＳＦＥＴと、Ｎ型ＦＥＴの具体例であるＮＭＯＳＦＥＴとを具備している。図３の半導体装置は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるＣＭＯＳＦＥＴにより構成されている。
【００４８】
図３に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ＰＭＯＳＦＥＴ用のゲート電極１０３と、ＮＭＯＳＦＥＴ用のゲート電極１０４とを具備している。基板１０１は、その全部又はその一部が半導体により構成されている半導体基板である。基板１０１はここでは、その全部又はその一部がシリコンにより構成されているシリコン基板である。ゲート絶縁膜１０２は、その全部又はその一部が高誘電率絶縁膜により構成される高誘電率ゲート絶縁膜である。ゲート絶縁膜１０２はここでは、シリコン酸化膜である第１の絶縁膜１０２Ａと、高誘電率絶縁膜である第２の絶縁膜１０２Ｂという２層の絶縁膜により構成されている。ＰＭＯＳＦＥＴ用のゲート電極１０３は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。ＰＭＯＳＦＥＴ用のゲート電極１０３はここでは、導電性メタルからなる第１の導電層１０３Ａと、導電性メタルからなる第２の導電層１０３Ｂという２層の電極構成層により構成されている。ＮＭＯＳＦＥＴ用のゲート電極１０４は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。ＮＭＯＳＦＥＴ用のゲート電極１０４はここでは、導電性メタルからなる第３の導電層１０４Ａという１層の電極構成層により構成されている。
【００４９】
図３に示す半導体装置には更に、ＰＭＯＳＦＥＴ用の拡散層として、ＰＭＯＳＦＥＴ用のウェル拡散層１１１と、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２と、ＰＭＯＳＦＥＴ用のエクステンション拡散層１１３が存在する。
【００５０】
図３に示す半導体装置には更に、ＮＭＯＳＦＥＴ用の拡散層として、ＮＭＯＳＦＥＴ用のウェル拡散層１２１と、ＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２と、ＮＭＯＳＦＥＴ用のエクステンション拡散層１２３が存在する。
【００５１】
図３に示す半導体装置には加えて、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２との間などに介在させるための素子分離層１３１と、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間などに介在させるための層間絶縁膜１３２が存在する。素子分離層１３１はここではシリコン酸化膜によるＳＴＩ層であり、層間絶縁膜１３２はここではシリコン酸化膜である。
【００５２】
図４Ａ乃至Ｎは、第２実施例の半導体装置の製造方法を示す側方断面図である。
【００５３】
先ず、図４Ａのように、シリコン基板１０１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩの素子分離層１３１を形成する。次に、図４Ａのように、シリコン基板１０１上にシリコン酸化膜（犠牲絶縁膜）２０１を形成する。
【００５４】
次に、図４Ｂのように、レジスト２１１をマスクとして、基板１０１内にＰ（リン）をイオン注入する。
【００５５】
次に、図４Ｃのように、レジスト２２１をマスクとして、基板１０１内にＢ（ボロン）をイオン注入する。その後、基板１０１について熱拡散処理が実施される事で、ＰＭＯＳＦＥＴ用のウェル拡散層１１１とＮＭＯＳＦＥＴ用のウェル拡散層１２１が完成する。
【００５６】
次に、図４Ｄのように、フッ化アンモニウム水溶液を使用して、基板１０１上から犠牲絶縁膜２０１を除去し、濃度０．５乃至５．０％のフッ酸を使用して、基板１０１の表面洗浄を実施する。次に、図４Ｄのように、酸素を含む雰囲気中で、膜厚０．５乃至０．８ｎｍのシリコン酸化膜（ゲート絶縁膜の第１絶縁膜）１０２Ａを基板１０１上に形成し、テトラキスジエチルアミノハフニウムとテトラキスジメチルアミノシリコンと酸素を使用して、膜厚２．０ｎｍ程度のハフニウム珪酸化膜（ゲート絶縁膜の第２絶縁膜）１０２Ｂをシリコン酸化膜１０２Ａ上に形成する。その後、基板１０１について摂氏６００度の熱処理が実施される事で、シリコン酸化膜１０２Ａとハフニウム珪酸化膜１０２Ｂが緻密化される。その後、基板１０１について窒素プラズマ雰囲気中又はアンモニア雰囲気中で処理された後に摂氏１０００度の熱処理が実施される事で、ハフニウム珪酸化膜１０２Ｂがハフニウム珪酸窒化膜１０２Ｂに改質される。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域（形成予定領域）１０５とＮＭＯＳＦＥＴの形成領域（形成予定領域）１０６とにわたって、基板１０１上に、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとに共通のゲート絶縁膜１０２が形成される。
【００５７】
なお、第２実施例のゲート絶縁膜１０２は、シリコン酸化膜１０２Ａとハフニウム珪酸窒化膜１０２Ｂの２層構造であるが、ハフニウム珪酸窒化膜のみの１層構造でもよいし、ハフニウム珪酸窒化膜を含む３層以上の積層構造でもよい。
【００５８】
次に、図４Ｅのように、タングステンヘキサカルボニルを使用した熱ＣＤＶ又はタングステンヘキサカルボニルと水素を使用したプラズマＣＶＤで、層厚２０ｎｍ程度のＷ（タングステン）層（ＰＭＯＳＦＥＴ用のゲート電極の第１導電層）１０３Ａをハフニウム珪酸窒化膜１０２Ｂ上に堆積し、四塩化チタンとアンモニアを使用して、層厚６０ｎｍ程度のＴｉＮ（窒化チタン）層（ＰＭＯＳＦＥＴ用のゲート電極の第２導電層）１０３ＢをＷ層１０３Ａ上に堆積する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域（形成予定領域）１０５とＮＭＯＳＦＥＴの形成領域（形成予定領域）１０６とにわたって、ゲート絶縁膜１０２上に、ＰＭＯＳＦＥＴ用のゲート電極層１０３が形成される。
【００５９】
なお、第２実施例のＰＭＯＳＦＥＴ用のゲート電極層１０３は、Ｗ層１０３ＡとＴｉＮ層１０３Ｂの２層構造であるが、Ｗ層のみの１層構造でもよいし、Ｗ層を含む３層以上の積層構造でもよい。Ｗ層のみの１層構造の場合には、Ｗ層が剥がれ易いため、Ｗ層の層厚を６０ｎｍ以下とする事が望ましい。
【００６０】
次に、図４Ｆのように、シリコン酸化膜又はシリコン窒化膜からなる犠牲絶縁膜２０２をハードマスクとして、Ｗ層１０３ＡとＴｉＮ層１０３Ｂを加工する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域１０６とにおいて、ＰＭＯＳＦＥＴの形成領域１０５に、ＰＭＯＳＦＥＴ用のゲート電極１０３が形成されると共に、ＮＭＯＳＦＥＴの形成領域１０６に、ＰＭＯＳＦＥＴ用のゲート電極１０３と同じ構成のダミーゲート電極（ダミーとして利用されるゲート電極）１０３が形成される。
【００６１】
次に、図４Ｇのように、シリコン酸化膜又はシリコン窒化膜からなる犠牲絶縁膜２０２をハードマスクとして、シリコン酸化膜１０２Ａとハフニウム珪酸窒化膜１０２Ｂを加工する。
【００６２】
次に、ＣＶＤ法とＲＩＥ法で、シリコン酸化膜又はシリコン窒化膜からなるオフセットスペーサ１４１と、シリコン酸化膜からなるサイドウォールスペーサ１４２を全面に形成する。次に、ＰＭＯＳＦＥＴ用のウェル拡散層１１１内にレジストマスクを利用してＢをイオン注入し、ＮＭＯＳＦＥＴ用のウェル拡散層１２１内にレジストマスクを利用してＰ又はＡｓをイオン注入し、基板１０１について摂氏１０００度の熱処理を実施する事で、図４Ｈのように、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２を形成する。次に、シリコン酸化膜からなるサイドウォールスペーサ１４２の一部を除去する。次に、ＰＭＯＳＦＥＴ用のウェル拡散層１１１内にレジストマスクを利用してＢをイオン注入し、ＮＭＯＳＦＥＴ用のウェル拡散層１２１内にレジストマスクを利用してＰ又はＡｓをイオン注入し、基板１０１について摂氏１０００度の熱処理を実施する事で、図４Ｈのように、ＰＭＯＳＦＥＴ用のエクステンション拡散層１１３とＮＭＯＳＦＥＴ用のエクステンション拡散層１２３を形成する。次に、ＣＶＤ法とＲＩＥ法で、シリコン窒化膜からなるサイドウォールスペーサ１４３を形成する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域とにおいて、基板１０１内に、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２及びエクステンション拡散層１１３と、ＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２及びエクステンション拡散層１２３とが形成される。
【００６３】
次に、図４Ｉのように、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２の表面に、自己整合的にシリサイド膜１４４を形成する。
【００６４】
次に、図４Ｊのように、ＣＶＤ法で、シリコン窒化膜からなるエッチストッパ膜１４５を全面に形成する。次に、図４Ｊのように、シリコン酸化膜からなる層間絶縁膜１３２を全面に形成する。次に、図４Ｊのように、化学機械研磨法やエッチング法（ドライエッチング法やウェットエッチング法）で、基板１０１の表面を平坦化する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域１０６の両方の領域のＴｉＮ層１０３Ｂが露出する。
【００６５】
続いて、図４Ｋのように、レジスト２３１をマスクとして、過酸化水素を含む溶液等の薬液を使用して、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からＴｉＮ層１０３Ｂをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のＷ層１０３Ａが露出する。
【００６６】
続いて、図４Ｌのように、レジスト２３１をマスクとして、過酸化水素を含む溶液等の薬液を使用して、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からＷ層１０３Ａをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のハフニウム珪酸窒化膜１０２Ｂが露出する。以上の製造工程を通じて、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からダミーゲート電極１０３が除去されることによって、ゲート絶縁膜１０２上に溝１５１が形成される。
【００６７】
続いて、図４Ｍのように、ＣＶＤ法で、ＮＭＯＳＦＥＴ用のゲート電極１０４の第３導電層１０４Ａの形成材料である導電性メタルを全面に形成する。当該導電性メタルの例としては、ペンタジメチルアミノタンタルとメタンが使用されて形成されるＴａＣ等が挙げられる。
【００６８】
なお、第２実施例のＮＭＯＳＦＥＴ用のゲート電極層１０４は、導電性メタルからなる導電層１０４Ａのみの１層構造であるが、導電性メタルからなる導電層を含む２層以上の積層構造でもよい。
【００６９】
続いて、図４Ｎのように、化学機械研磨法やエッチング法（エッチバック法）で、基板１０１の表面を平坦化する。以上の製造工程を通じて、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上の溝１５１にゲート電極の形成材料が埋め込まれることによって、ゲート絶縁膜１０２上に、ＰＭＯＳＦＥＴ用のゲート電極１０３と異なる構成のＮＭＯＳＦＥＴ用のゲート電極１０４が形成される。ＮＭＯＳＦＥＴ用のゲート電極１０４（第３導電層１０４Ａ）は、ＣＶＤ法でホール内に形成されるため、ＰＭＯＳＦＥＴ用のゲート電極１０３（第１導電層１０３Ａと第２導電層１０３Ｂ）には残らない筋状のシーム１６１の痕跡が残る。
【００７０】
続いて、配線層、配線層に係る層間絶縁膜、コンタクトホール、ビアホール、プラグ層等の形成工程を適宜経由して、最終的に半導体装置が完成する。
【００７１】
さて、第２実施例では、ダミー電極（ＰＭＯＳＦＥＴ用のゲート電極１０３）は、薬液を使用して除去可能な導電性メタルであるＷとＴｉＮによるＷ層１０３ＡとＴｉＮ層１０３Ｂにより構成されている。そのため、第２実施例では、ダミー電極を簡単に安価に除去する事ができる。
【００７２】
以上、第１実施例及び第２実施例について説明したが、以下、第３実施例について説明する。第３実施例は第１実施例及び第２実施例の変形実施例であり、第３実施例に関しては第１実施例及び第２実施例に対する相違点を中心に説明する。
【００７３】
（第３実施例）
図５は、第３実施例の半導体装置を示す側方断面図である。図５の半導体装置は、Ｐ型ＦＥＴの具体例であるＰＭＯＳＦＥＴと、Ｎ型ＦＥＴの具体例であるＮＭＯＳＦＥＴとを具備している。図５の半導体装置は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるＣＭＯＳＦＥＴにより構成されている。
【００７４】
図５に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ＰＭＯＳＦＥＴ用のゲート電極１０３と、ＮＭＯＳＦＥＴ用のゲート電極１０４とを具備している。基板１０１は、その全部又はその一部が半導体により構成されている半導体基板である。基板１０１はここでは、その全部又はその一部がシリコンにより構成されているシリコン基板である。ゲート絶縁膜１０２は、その全部又はその一部が高誘電率絶縁膜により構成される高誘電率ゲート絶縁膜である。ゲート絶縁膜１０２はここでは、シリコン酸化膜である第１の絶縁膜１０２Ａと、高誘電率絶縁膜である第２の絶縁膜１０２Ｂという２層の絶縁膜により構成されている。ＰＭＯＳＦＥＴ用のゲート電極１０３は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。ＰＭＯＳＦＥＴ用のゲート電極１０３はここでは、導電性メタルからなる第１の導電層１０３Ａと、導電性メタルからなる第２の導電層１０３Ｂと、半導体からなる半導体層１０３Ｃという３層の電極構成層により構成されている。ＮＭＯＳＦＥＴ用のゲート電極１０４は、その全部又はその一部が導電性メタルにより構成されるメタルゲート電極である。ＮＭＯＳＦＥＴ用のゲート電極１０４はここでは、導電性メタルからなる第３の導電層１０４Ａという１層の電極構成層により構成されている。
【００７５】
図５に示す半導体装置には更に、ＰＭＯＳＦＥＴ用の拡散層として、ＰＭＯＳＦＥＴ用のウェル拡散層１１１と、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２と、ＰＭＯＳＦＥＴ用のエクステンション拡散層１１３が存在する。
【００７６】
図５に示す半導体装置には更に、ＮＭＯＳＦＥＴ用の拡散層として、ＮＭＯＳＦＥＴ用のウェル拡散層１２１と、ＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２と、ＮＭＯＳＦＥＴ用のエクステンション拡散層１２３が存在する。
【００７７】
図５に示す半導体装置には加えて、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２との間などに介在させるための素子分離層１３１と、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間などに介在させるための層間絶縁膜１３２が存在する。素子分離層１３１はここではシリコン酸化膜によるＳＴＩ層であり、層間絶縁膜１３２はここではシリコン酸化膜である。
【００７８】
図６Ａ乃至Ｑは、第３実施例の半導体装置の製造方法を示す側方断面図である。
【００７９】
先ず、図６Ａのように、シリコン基板１０１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩの素子分離層１３１を形成する。次に、図４Ａのように、シリコン基板１０１上にシリコン酸化膜（犠牲絶縁膜）２０１を形成する。
【００８０】
次に、図６Ｂのように、レジスト２１１をマスクとして、基板１０１内にＰ（リン）をイオン注入する。
【００８１】
次に、図６Ｃのように、レジスト２２１をマスクとして、基板１０１内にＢ（ボロン）をイオン注入する。その後、基板１０１について熱拡散処理が実施される事で、ＰＭＯＳＦＥＴ用のウェル拡散層１１１とＮＭＯＳＦＥＴ用のウェル拡散層１２１が完成する。
【００８２】
次に、図６Ｄのように、フッ化アンモニウム水溶液を使用して、基板１０１上から犠牲絶縁膜２０１を除去し、濃度０．５乃至５．０％のフッ酸を使用して、基板１０１の表面洗浄を実施する。次に、図６Ｄのように、酸素を含む雰囲気中で、膜厚０．５乃至０．８ｎｍのシリコン酸化膜（ゲート絶縁膜の第１絶縁膜）１０２Ａを基板１０１上に形成し、テトラキスジエチルアミノハフニウムとテトラキスジメチルアミノシリコンと酸素を使用して、膜厚２．０ｎｍ程度のハフニウム珪酸化膜（ゲート絶縁膜の第２絶縁膜）１０２Ｂをシリコン酸化膜１０２Ａ上に形成する。その後、基板１０１について摂氏６００度の熱処理が実施される事で、シリコン酸化膜１０２Ａとハフニウム珪酸化膜１０２Ｂが緻密化される。その後、基板１０１について窒素プラズマ雰囲気中又はアンモニア雰囲気中で処理された後に摂氏１０００度の熱処理が実施される事で、ハフニウム珪酸化膜１０２Ｂがハフニウム珪酸窒化膜１０２Ｂに改質される。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域（形成予定領域）１０５とＮＭＯＳＦＥＴの形成領域（形成予定領域）１０６とにわたって、基板１０１上に、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとに共通のゲート絶縁膜１０２が形成される。
【００８３】
次に、図６Ｅのように、タングステンヘキサカルボニルを使用した熱ＣＤＶ又はタングステンヘキサカルボニルと水素を使用したプラズマＣＶＤで、層厚２０ｎｍ程度のＷ（タングステン）層（ＰＭＯＳＦＥＴ用のゲート電極の第１導電層）１０３Ａをハフニウム珪酸窒化膜１０２Ｂ上に堆積し、ジエチルアミノチタンとアンモニアを使用して、層厚６０ｎｍ程度のＴｉＮ（窒化チタン）層（ＰＭＯＳＦＥＴ用のゲート電極の第２導電層）１０３ＢをＷ層１０３Ａ上に堆積し、多結晶シリコン又はアモルファスシリコンからなる半導体層１０３ＣをＴｉＮ（窒化チタン）層１０３Ｂ上に堆積する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域（形成予定領域）１０５とＮＭＯＳＦＥＴの形成領域（形成予定領域）１０６とにわたって、ゲート絶縁膜１０２上に、ＰＭＯＳＦＥＴ用のゲート電極層１０３が形成される。
【００８４】
次に、図６Ｆのように、ＰＭＯＳＦＥＴ用のウェル拡散層１１１上部のレジスト２４１をマスクとして、ＮＭＯＳＦＥＴ用のウェル拡散層１２１上部の半導体層１０３Ｃの内部にＰ又はＡｓをイオン注入する。その後、基板１０１について熱拡散処理が実施される事で、半導体層１０３Ｃの内部にＮ型拡散層が完成する。ＰＭＯＳＦＥＴ用のウェル拡散層１１１上部の半導体層１０３Ｃの内部は非拡散層１０３Ｃａとなり、ＮＭＯＳＦＥＴ用のウェル拡散層１２１上部の半導体層１０３Ｃの内部は拡散層１０３Ｃｂとなる。
【００８５】
次に、図６Ｇのように、シリコン酸化膜又はシリコン窒化膜からなる犠牲絶縁膜２０２をハードマスクとして、Ｗ層１０３ＡとＴｉＮ層１０３Ｂと半導体層１０３Ｃ（非拡散層１０３Ｃａ及び拡散層１０３Ｃｂ）を加工する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域１０６とにおいて、ＰＭＯＳＦＥＴの形成領域１０５に、ＰＭＯＳＦＥＴ用のゲート電極１０３が形成されると共に、ＮＭＯＳＦＥＴの形成領域１０６に、ＰＭＯＳＦＥＴ用のゲート電極１０３と同じ構成のダミーゲート電極（ダミーとして利用されるゲート電極）１０３が形成される。
【００８６】
次に、図６Ｈのように、シリコン酸化膜又はシリコン窒化膜からなる犠牲絶縁膜２０２をハードマスクとして、シリコン酸化膜１０２Ａとハフニウム珪酸窒化膜１０２Ｂを加工する。
【００８７】
次に、ＣＶＤ法とＲＩＥ法で、シリコン酸化膜又はシリコン窒化膜からなるオフセットスペーサ１４１と、シリコン酸化膜からなるサイドウォールスペーサ１４２を全面に形成する。次に、ＰＭＯＳＦＥＴ用のウェル拡散層１１１内にレジストマスクを利用してＢをイオン注入し、ＮＭＯＳＦＥＴ用のウェル拡散層１２１内にレジストマスクを利用してＰ又はＡｓをイオン注入し、基板１０１について摂氏１０００度の熱処理を実施する事で、図６Ｉのように、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２を形成する。次に、シリコン酸化膜からなるサイドウォールスペーサ１４２の一部を除去する。次に、ＰＭＯＳＦＥＴ用のウェル拡散層１１１内にレジストマスクを利用してＢをイオン注入し、ＮＭＯＳＦＥＴ用のウェル拡散層１２１内にレジストマスクを利用してＰ又はＡｓをイオン注入し、基板１０１について摂氏１０００度の熱処理を実施する事で、図６Ｉのように、ＰＭＯＳＦＥＴ用のエクステンション拡散層１１３とＮＭＯＳＦＥＴ用のエクステンション拡散層１２３を形成する。次に、ＣＶＤ法とＲＩＥ法で、シリコン窒化膜からなるサイドウォールスペーサ１４３を形成する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域とにおいて、基板１０１内に、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２及びエクステンション拡散層１１３と、ＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２及びエクステンション拡散層１２３とが形成される。
【００８８】
次に、図６Ｊのように、ＰＭＯＳＦＥＴ用のソースドレイン拡散層１１２とＮＭＯＳＦＥＴ用のソースドレイン拡散層１２２の表面に、自己整合的にシリサイド膜１４４を形成する。
【００８９】
次に、図６Ｋのように、ＣＶＤ法で、シリコン窒化膜からなるエッチストッパ膜１４５を全面に形成する。次に、図６Ｋのように、シリコン酸化膜からなる層間絶縁膜１３２を全面に形成する。次に、図６Ｋのように、化学機械研磨法やエッチング法（ドライエッチング法やウェットエッチング法）で、基板１０１の表面を平坦化する。以上の製造工程により、ＰＭＯＳＦＥＴの形成領域１０５とＮＭＯＳＦＥＴの形成領域１０６の両方の領域の半導体層１０３Ｃ（非拡散層１０３Ｃａ及び拡散層１０３Ｃｂ）が露出する。
【００９０】
次に、図６Ｌのように、Ｎｉ（ニッケル）膜（犠牲膜）２０３を全面に形成する。その後、基板１０１について熱処理が実施される事で、Ｎｉ膜２０３内のＮｉがシリサイド化される。その際、Ｐ又はＡｓを包含するか否かの違いにより、非拡散層１０３Ｃａのシリサイド化速度よりも拡散層１０３Ｃｂのシリサイド化速度の方が速くなるため、非拡散層１０３Ｃａ内ではＮｉモノシリサイド（ＮｉＳｉ）が形成され、拡散層１０３Ｃｂ内ではＮｉリッチシリサイド（Ｎｉ２ＳｉやＮｉ３Ｓｉ等）が形成される。
【００９１】
続いて、図６Ｍのように、レジスト２３１をマスクとして、過酸化水素を含む溶液等の薬液を使用して、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上から半導体層１０３Ｃをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のＴｉＮ層１０３Ｂが露出する。
【００９２】
続いて、図６Ｎのように、レジスト２３１をマスクとして、過酸化水素を含む溶液等の薬液を使用して、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からＴｉＮ層１０３Ｂをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のＷ層１０３Ａが露出する。
【００９３】
続いて、図６Ｏのように、レジスト２３１をマスクとして、過酸化水素を含む溶液等の薬液を使用して、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からＷ層１０３Ａをエッチング除去する。以上の製造工程により、ＮＭＯＳＦＥＴの形成領域１０６のハフニウム珪酸窒化膜１０２Ｂが露出する。以上の製造工程を通じて、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上からダミーゲート電極１０３が除去されることによって、ゲート絶縁膜１０２上に溝１５１が形成される。
【００９４】
続いて、図６Ｐのように、ＣＶＤ法で、ＮＭＯＳＦＥＴ用のゲート電極１０４の第３導電層１０４Ａの形成材料である導電性メタルを全面に形成する。当該導電性メタルの例としては、トリスジメチルアミノ−モノ−ｔ−アミルイミノタンタルとモノメチルアミンが使用されて形成されるＴａＣＮ等が挙げられる。
【００９５】
続いて、図６Ｑのように、化学機械研磨法やエッチング法（エッチバック法）で、基板１０１の表面を平坦化する。以上の製造工程を通じて、ＮＭＯＳＦＥＴの形成領域１０６において、ゲート絶縁膜１０２上の溝１５１にゲート電極の形成材料が埋め込まれることによって、ゲート絶縁膜１０２上に、ＰＭＯＳＦＥＴ用のゲート電極１０３と異なる構成のＮＭＯＳＦＥＴ用のゲート電極１０４が形成される。ＮＭＯＳＦＥＴ用のゲート電極１０４（第３導電層１０４Ａ）は、ＣＶＤ法でホール内に形成されるため、ＰＭＯＳＦＥＴ用のゲート電極１０３（第１導電層１０３Ａと第２導電層１０３Ｂと半導体層１０３Ｃ）には残らない筋状のシーム１６１の痕跡が残る。
【００９６】
続いて、配線層、配線層に係る層間絶縁膜、コンタクトホール、ビアホール、プラグ層等の形成工程を適宜経由して、最終的に半導体装置が完成する。
【００９７】
さて、第３実施例では、ＰＭＯＳＦＥＴ用のゲート電極１０３が、導電性メタルからなる第１導電層１０３Ａと、導電性メタルからなる第２導電層１０３Ｂと、半導体（シリサイド）からなる半導体層（シリサイド層）１０３Ｃにより構成されている。そのため、第３実施例では、ＰＭＯＳＦＥＴのゲート抵抗が、比較的低くなる。
【図面の簡単な説明】
【００９８】
【図１】第１実施例の半導体装置を示す側方断面図である。
【図２Ａ】第１実施例の半導体装置の製造方法を示す側方断面図（１）である。
【図２Ｂ】第１実施例の半導体装置の製造方法を示す側方断面図（２）である。
【図２Ｃ】第１実施例の半導体装置の製造方法を示す側方断面図（３）である。
【図２Ｄ】第１実施例の半導体装置の製造方法を示す側方断面図（４）である。
【図２Ｅ】第１実施例の半導体装置の製造方法を示す側方断面図（５）である。
【図２Ｆ】第１実施例の半導体装置の製造方法を示す側方断面図（６）である。
【図２Ｇ】第１実施例の半導体装置の製造方法を示す側方断面図（７）である。
【図２Ｈ】第１実施例の半導体装置の製造方法を示す側方断面図（８）である。
【図２Ｉ】第１実施例の半導体装置の製造方法を示す側方断面図（９）である。
【図２Ｊ】第１実施例の半導体装置の製造方法を示す側方断面図（１０）である。
【図２Ｋ】第１実施例の半導体装置の製造方法を示す側方断面図（１１）である。
【図２Ｌ】第１実施例の半導体装置の製造方法を示す側方断面図（１２）である。
【図２Ｍ】第１実施例の半導体装置の製造方法を示す側方断面図（１３）である。
【図２Ｎ】第１実施例の半導体装置の製造方法を示す側方断面図（１４）である。
【図３】第２実施例の半導体装置を示す側方断面図である。
【図４Ａ】第２実施例の半導体装置の製造方法を示す側方断面図（１）である。
【図４Ｂ】第２実施例の半導体装置の製造方法を示す側方断面図（２）である。
【図４Ｃ】第２実施例の半導体装置の製造方法を示す側方断面図（３）である。
【図４Ｄ】第２実施例の半導体装置の製造方法を示す側方断面図（４）である。
【図４Ｅ】第２実施例の半導体装置の製造方法を示す側方断面図（５）である。
【図４Ｆ】第２実施例の半導体装置の製造方法を示す側方断面図（６）である。
【図４Ｇ】第２実施例の半導体装置の製造方法を示す側方断面図（７）である。
【図４Ｈ】第２実施例の半導体装置の製造方法を示す側方断面図（８）である。
【図４Ｉ】第２実施例の半導体装置の製造方法を示す側方断面図（９）である。
【図４Ｊ】第２実施例の半導体装置の製造方法を示す側方断面図（１０）である。
【図４Ｋ】第２実施例の半導体装置の製造方法を示す側方断面図（１１）である。
【図４Ｌ】第２実施例の半導体装置の製造方法を示す側方断面図（１２）である。
【図４Ｍ】第２実施例の半導体装置の製造方法を示す側方断面図（１３）である。
【図４Ｎ】第２実施例の半導体装置の製造方法を示す側方断面図（１４）である。
【図５】第３実施例の半導体装置を示す側方断面図である。
【図６Ａ】第３実施例の半導体装置の製造方法を示す側方断面図（１）である。
【図６Ｂ】第３実施例の半導体装置の製造方法を示す側方断面図（２）である。
【図６Ｃ】第３実施例の半導体装置の製造方法を示す側方断面図（３）である。
【図６Ｄ】第３実施例の半導体装置の製造方法を示す側方断面図（４）である。
【図６Ｅ】第３実施例の半導体装置の製造方法を示す側方断面図（５）である。
【図６Ｆ】第３実施例の半導体装置の製造方法を示す側方断面図（６）である。
【図６Ｇ】第３実施例の半導体装置の製造方法を示す側方断面図（７）である。
【図６Ｈ】第３実施例の半導体装置の製造方法を示す側方断面図（８）である。
【図６Ｉ】第３実施例の半導体装置の製造方法を示す側方断面図（９）である。
【図６Ｊ】第３実施例の半導体装置の製造方法を示す側方断面図（１０）である。
【図６Ｋ】第３実施例の半導体装置の製造方法を示す側方断面図（１１）である。
【図６Ｌ】第３実施例の半導体装置の製造方法を示す側方断面図（１２）である。
【図６Ｍ】第３実施例の半導体装置の製造方法を示す側方断面図（１３）である。
【図６Ｎ】第３実施例の半導体装置の製造方法を示す側方断面図（１４）である。
【図６Ｏ】第３実施例の半導体装置の製造方法を示す側方断面図（１５）である。
【図６Ｐ】第３実施例の半導体装置の製造方法を示す側方断面図（１６）である。
【図６Ｑ】第３実施例の半導体装置の製造方法を示す側方断面図（１７）である。
【図７】マイグレーションとアグロメーションについて説明するための図である。
【符号の説明】
【００９９】
１０１  基板
１０２  ゲート絶縁膜
１０３  ＰＭＯＳＦＥＴ用のゲート電極（ゲート電極層）
１０４  ＮＭＯＳＦＥＴ用のゲート電極（ゲート電極層）
１０５  ＰＭＯＳＦＥＴの形成領域
１０６  ＮＭＯＳＦＥＴの形成領域
１１１  ＰＭＯＳＦＥＴ用のウェル拡散層
１１２  ＰＭＯＳＦＥＴ用のソースドレイン拡散層
１１３  ＰＭＯＳＦＥＴ用のエクステンション拡散層
１２１  ＮＭＯＳＦＥＴ用のウェル拡散層
１２２  ＮＭＯＳＦＥＴ用のソースドレイン拡散層
１２３  ＮＭＯＳＦＥＴ用のエクステンション拡散層
１３１  素子分離層
１３２  層間絶縁膜
１４１  オフセットスペーサ
１４２  サイドウォールスペーサ
１４３  サイドウォールスペーサ
１４４  シリサイド膜
１４５  エッチストッパ膜
１５１  溝
１６１  シーム
２０１  犠牲絶縁膜
２０２  犠牲絶縁膜
２０３  犠牲膜
２１１  レジスト
２２１  レジスト
２３１  レジスト
２４１  レジスト
【図１】
2007258267.tif 000003
【図２Ａ】
2007258267.tif 000004
【図２Ｂ】
2007258267.tif 000005
【図２Ｃ】
2007258267.tif 000006
【図２Ｄ】
2007258267.tif 000007
【図２Ｅ】
2007258267.tif 000008
【図２Ｆ】
2007258267.tif 000009
【図２Ｇ】
2007258267.tif 000010
【図２Ｈ】
2007258267.tif 000011
【図２Ｉ】
2007258267.tif 000012
【図２Ｊ】
2007258267.tif 000013
【図２Ｋ】
2007258267.tif 000014
【図２Ｌ】
2007258267.tif 000015
【図２Ｍ】
2007258267.tif 000016
【図２Ｎ】
2007258267.tif 000017
【図３】
2007258267.tif 000018
【図４Ａ】
2007258267.tif 000019
【図４Ｂ】
2007258267.tif 000020
【図４Ｃ】
2007258267.tif 000021
【図４Ｄ】
2007258267.tif 000022
【図４Ｅ】
2007258267.tif 000023
【図４Ｆ】
2007258267.tif 000024
【図４Ｇ】
2007258267.tif 000025
【図４Ｈ】
2007258267.tif 000026
【図４Ｉ】
2007258267.tif 000027
【図４Ｊ】
2007258267.tif 000028
【図４Ｋ】
2007258267.tif 000029
【図４Ｌ】
2007258267.tif 000030
【図４Ｍ】
2007258267.tif 000031
【図４Ｎ】
2007258267.tif 000032
【図５】
2007258267.tif 000033
【図６Ａ】
2007258267.tif 000034
【図６Ｂ】
2007258267.tif 000035
【図６Ｃ】
2007258267.tif 000036
【図６Ｄ】
2007258267.tif 000037
【図６Ｅ】
2007258267.tif 000038
【図６Ｆ】
2007258267.tif 000039
【図６Ｇ】
2007258267.tif 000040
【図６Ｈ】
2007258267.tif 000041
【図６Ｉ】
2007258267.tif 000042
【図６Ｊ】
2007258267.tif 000043
【図６Ｋ】
2007258267.tif 000044
【図６Ｌ】
2007258267.tif 000045
【図６Ｍ】
2007258267.tif 000046
【図６Ｎ】
2007258267.tif 000047
【図６Ｏ】
2007258267.tif 000048
【図６Ｐ】
2007258267.tif 000049
【図６Ｑ】
2007258267.tif 000050
【図７】
2007258267.tif 000051