(57)【要約】【課題】ＮＭＯＳデバイス性能を劣化させることなくＰＭＯＳデバイス性能を高めるように浅いトレンチ分離部が取り入れられるようにする集積回路応力制御システムを提供する。【解決手段】集積回路応力制御システム（４００）が提供される。基板（１０６）の上にゲート（１０８）が形成され、基板（１０６）にチャネル（１１２）が形成される。ゲート（１０８）の周りにソース／ドレイン（１１８）が形成される。基板（１０６）に浅いトレンチ分離部（１３２）が形成され、浅いトレンチ分離部（１３２）はチャネル（１１２）上に歪を生じさせる。基板（１０６）に応力抑制構成物（１３４）が形成される。【選択図】図１
2007059912.tif 000002
【特許請求の範囲】
【請求項１】
集積回路応力制御システム（４００）であって、
基板（１０６）を設ける工程と、
基板（１０６）上にゲート（１０８）を形成する工程と、
基板（１０６）にチャネル（１１２）を形成する工程と、
ゲート（１０８）の周りにソース／ドレイン（１１８）を形成する工程と、
基板（１０６）に浅いトレンチ分離部（１３２）を形成し、浅いトレンチ分離部（１３２）がチャネル（１１２）上に歪を生じさせる工程と、
基板（１０６）に応力抑制構成物（１３４）を形成する工程とを含む、集積回路応力制御システム（４００）。
【請求項２】
基板（１０６）にチャネル（１１２）を形成する工程は、基板（１０６）にｎ型チャネル（１１２）を形成する工程をさらに含む、請求項１に記載のシステム（４００）。
【請求項３】
基板（１０６）にチャネル（１１２）を形成する工程は、基板（１０６）にｐ型チャネル（１２４）を形成する工程をさらに含む、請求項１に記載のシステム（４００）。
【請求項４】
ゲート（１０８）に平行か、ゲート（１０８）に直角か、またはゲート（１０８）に平行かつ直角な複数の応力抑制構成物（１３４）を形成する工程をさらに含む、請求項１に記載のシステム（４００）。
【請求項５】
応力抑制構成物（１３４）の位置を調節する工程によって、歪を予め定められたレベルに調節する工程をさらに含む、請求項１に記載のシステム（４００）。
【請求項６】
集積回路応力制御システム（４００）であって、
基板（１０６）と、
基板（１０６）上のゲート（１０８）と、
基板（１０６）のチャネル（１１２）と、
ゲート（１０８）の周りのソース／ドレイン（１１８）と、
基板（１０６）の浅いトレンチ分離部（１３２）とを含み、浅いトレンチ分離部（１３２）はチャネル（１１２）上に歪を生じさせ、前記集積回路応力制御システム（４００）はさらに、
基板（１０６）の応力抑制構成物（１３４）を含む、集積回路応力制御システム（４００）。
【請求項７】
基板（１０６）のチャネル（１１２）は、基板（１０６）のｎ型チャネル（１１２）をさらに含む、請求項６に記載のシステム（４００）。
【請求項８】
基板（１０６）のチャネル（１１２）は、基板（１０６）のｐ型チャネル（１２４）をさらに含む、請求項６に記載のシステム（４００）。
【請求項９】
ゲート（１０８）に平行か、ゲート（１０８）に直角か、またはゲート（１０８）に平行かつ直角な、基板（１０６）の複数の応力抑制構成物（１３４）をさらに含む、請求項６に記載のシステム（４００）。
【請求項１０】
応力抑制構成物（１３４）は、予め定められたレベルの歪を提供するよう基板（１０６）に構成され位置付けられた応力抑制構成物（１３４）をさらに含む、請求項６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に半導体トランジスタに関し、より特定的には集積回路用トランジスタ構造に関する。
【背景技術】
【０００２】
現在、電子製品は生活のほぼあらゆる局面において使用されており、これらの電子製品の中核は集積回路である。集積回路は、飛行機およびテレビから腕時計に至るあらゆるものに使用されている。
【０００３】
集積回路は、完成した半導体ウェハを作るのに精密に制御された何百または何千ものプロセスの連携を要する極めて複雑なシステムによって、シリコンウェハ内および上に作られる。完成した半導体ウェハの各々は何百〜何万もの集積回路を有しており、各ウェハは何百または何千ドルにも値する。
【０００４】
集積回路は、何百〜何百万もの個々の構成要素から構成される。共通の一構成要素は半導体トランジスタである。現在使用されている最も一般的でかつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体装置は相補型金属酸化物半導体（ＣＭＯＳ）トランジスタである。
【０００５】
ＣＭＯＳトランジスタは一般に、２種類、すなわちｎ型チャネルを有する金属酸化物半導体（ＮＭＯＳ）とｐ型チャネルを有する金属酸化物半導体（ＰＭＯＳ）とに分けられる。ＮＭＯＳは、電子が伝導をつかさどるデバイスである。一方、ＰＭＯＳは、正孔が伝導をつかさどるデバイスである。
【０００６】
ＣＭＯＳトランジスタの基本要素は一般に、トランジスタ区域を有するシリコン基板からなる。トランジスタ区域は、シリコン基板の上部に、酸化シリコンゲートまたはゲート酸化物上のポリシリコンゲートを含む。ポリシリコンゲートの両側のシリコン基板は低濃度にドープされて導通状態になる。シリコン基板の低濃度にドープされたこれらの領域は「浅いソース／ドレイン」と呼ばれ、それらはポリシリコンゲートの下でチャネル領域によって分離されている。ポリシリコンゲートの両側にある、「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサは、追加ドーピングの堆積を可能にし、浅いソース／ドレイン（Ｓ／Ｄ）のより高濃度にかつ深くドープされた領域が形成され、それらは「深いＳ／Ｄ」と呼ばれる。
【０００７】
トランジスタを完成させるには、ポリシリコンゲート、湾曲したスペーサ、およびシリコン基板を覆うように、酸化シリコン誘電体層が堆積される。トランジスタに電気的接続を提供するために、ポリシリコンゲートおよびＳ／Ｄに達するように、開口部が酸化シリコン誘電体層にエッチングにより形成される。開口部は金属で充填されてコンタクトが形成される。集積回路を完成させるために、コンタクトは誘電物質の外部に、追加レベルの誘電物質内に形成された追加レベルの書込を介して接続される。
【０００８】
ＣＭＯＳの作製についての別の主な問題は、性能を高める機構である。性能を高める一方法は、チャネルにおける歪を制御することである。チャネルへの歪の増加は、ＰＭＯＳにおける性能を高める。ＰＭＯＳの歪は、たとえば、浅いトレンチ分離部（ＳＴＩ）を取り入れることによって増加可能である。しかしながら、チャネルへの歪の減少は、ＮＭＯＳにおける性能を高める。このため、ＮＭＯＳデバイスにＳＴＩを取り入れることは逆効果である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
集積回路は多くのＮＭＯＳおよびＰＭＯＳデバイスを含んでいる。ＰＭＯＳデバイス性能を高めるためにＳＴＩが取り入れられると、ＮＭＯＳデバイス性能は劣化する。必要なのは、ＮＭＯＳデバイス性能を劣化させることなくＰＭＯＳデバイス性能を高めるようにＳＴＩが取り入れられることを可能にする方法である。
【００１０】
これらの問題への解決策は長い間探し求められてきたが、これまでの開発は解決策を何ら教示または示唆しておらず、このため、これらの問題への解決策は長い間当業者によって成し遂げられないままであった。
【課題を解決するための手段】
【００１１】
発明の開示
この発明は、集積回路応力制御システムを提供する。基板が設けられる。基板の上にゲートが形成され、基板にチャネルが形成される。ゲートの周りにソース／ドレインが形成される。基板に浅いトレンチ分離部が形成され、浅いトレンチ分離部はチャネル上に歪を生じさせる。基板に応力抑制構成物が形成される。
【００１２】
発明の或る実施例は、上述のものに加え、または上述のものに代えて、他の利点を有する。これらの利点は、以下の詳細な説明を添付図面を参照して読むことにより、当業者には明らかとなるであろう。
【発明を実施するための最良の形態】
【００１３】
以下の説明では、この発明の完全な理解を提供するために多数の特定の詳細が与えられる。しかしながら、この発明がこれらの特定の詳細なしで実践されてもよいことは明らかである。この発明を不明瞭にすることを避けるために、周知の回路、システム構成、およびプロセスステップの中には詳細には開示されないものもある。
【００１４】
同様に、デバイスの実施例を示す図面はやや図式的であり、一律の縮尺に従っておらず、特に、寸法の中には、提示を明確にするためのものや、非常に誇張されて図面に示されているものもある。いくつかの構成物を共通に有する多数の実施例が開示および説明される場合に加え、それらの例示、説明、および理解を明確かつ容易にするために、互いに同じ構成物は一般に同じ参照番号を用いて説明される。
【００１５】
ここで使用されるような「水平」という用語は、基板の従来の平面または表面に平行な平面として、その向きにかかわらず定義される。「垂直」という用語は、先ほど定義したような水平に直角な方向を示す。「上」、「上方」、「下方」、「底」、「上面」、「側」（「側壁」など）、「より高い」、「より低い」、「上部」、および「下」といった用語は、水平面に対して定義される。
【００１６】
ここで使用されるような「プロセス」という用語は、説明される構造を形成する際に必要とされるような、材料またはフォトレジストの堆積、材料またはフォトレジストのパターニング、露光、現像、エッチング、洗浄および／または除去を含む。
【００１７】
集積回路は、何百〜何百万もの個々の構成要素から構成される。共通の一構成要素は半導体トランジスタである。現在使用されている最も一般的でかつ重要な半導体技術はシリコン（Ｓｉ）ベースのものであり、最も好ましいＳｉベースの半導体装置は相補型金属酸化物半導体（ＣＭＯＳ）トランジスタである。
【００１８】
ＣＭＯＳトランジスタは一般に、２種類、すなわちｎ型チャネルを有する金属酸化物半導体（ＮＭＯＳ）とｐ型チャネルを有する金属酸化物半導体（ＰＭＯＳ）とに分けられる。ＮＭＯＳは、電子が伝導をつかさどるデバイスである。一方、ＰＭＯＳは、正孔が伝導をつかさどるデバイスである。
【００１９】
ＣＭＯＳトランジスタの基本要素は一般に、トランジスタ区域を有するＳｉ基板からなる。トランジスタ区域は、Ｓｉ基板の上部に、酸化シリコンゲートまたはゲート酸化物上のポリシリコンゲートを含む。ポリシリコンゲートの両側のＳｉ基板は低濃度にドープされて導通状態になる。Ｓｉ基板の低濃度にドープされたこれらの領域は「浅いソース／ドレイン」と呼ばれ、それらはポリシリコンゲートの下でチャネル領域によって分離されている。ポリシリコンゲートの両側にある、「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサは、追加ドーピングの堆積を可能にし、浅いソース／ドレイン（Ｓ／Ｄ）のより高濃度にかつ深くドープされた領域が形成され、それらは「深いＳ／Ｄ」と呼ばれる。
【００２０】
トランジスタを完成させるには、ポリシリコンゲート、湾曲したスペーサ、およびＳｉ基板を覆うように、酸化シリコン誘電体層が堆積される。トランジスタに電気的接続を提供するために、ポリシリコンゲートおよびＳ／Ｄに達するように、開口部が酸化シリコン誘電体層にエッチングにより形成される。開口部は金属で充填されてコンタクトが形成される。集積回路を完成させるために、コンタクトは誘電物質の外部に、追加レベルの誘電物質内に形成された追加レベルの書込を介して接続される。
【００２１】
ＣＭＯＳの作製についての別の主な問題は、性能を高める機構である。性能を高める一方法は、チャネルにおける歪を制御することである。チャネルへの歪の増加は、ＰＭＯＳにおける性能を高める。ＰＭＯＳの歪は、たとえば、浅いトレンチ分離部（ＳＴＩ）を取り入れることによって増加可能である。しかしながら、チャネルへの歪の減少は、ＮＭＯＳにおける性能を高める。このため、ＰＭＯＳとＮＭＯＳの双方を取り入れた集積回路内では、歪最適化との対立が起こり得る。
【００２２】
ここで図１を参照すると、この発明の一実施例に従った集積回路（ＩＣ）１００の、図２の線１−１に沿った断面の一部が示されている。フォトリソグラフィといった標準的なプロセスが、基板１０６にＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４を形成する。
【００２３】
この実施例では、ＮＭＯＳトランジスタ１０２はＮＭＯＳゲート１０８を有する。ＮＭＯＳゲート１０８の下方にはＮＭＯＳゲート酸化物１１０があり、ＮＭＯＳゲート酸化物１１０の下方にはＮＭＯＳチャネル１１２がある。ＮＭＯＳゲート１０８の周りにはＮＭＯＳライナ１１４があり、ＮＭＯＳライナ１１４の周りにはＮＭＯＳスペーサ１１６がある。基板１０６において、ＮＭＯＳチャネル１１２からＮＭＯＳソース／ドレイン１１８が延びている。
【００２４】
ＰＭＯＳトランジスタ１０４はＰＭＯＳゲート１２０を有する。ＰＭＯＳゲート１２０の下方にはＰＭＯＳゲート酸化物１２２があり、ＰＭＯＳゲート酸化物１２２の下方にはＰＭＯＳチャネル１２４がある。ＰＭＯＳゲート１２０の周りにはＰＭＯＳライナ１２６があり、ＰＭＯＳライナ１２６の周りにはＰＭＯＳスペーサ１２８がある。基板１０６において、ＰＭＯＳチャネル１２４からＰＭＯＳソース／ドレイン１３０が延びている。
【００２５】
基板１０６における浅いトレンチ分離部（ＳＴＩ）１３２は、ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４を包囲している。この実施例では、ＳＴＩ１３０は二酸化シリコン（ＳｉＯ2）で作られ、基板１０６はＳｉで作られている。このため、
ＳｉＯ2とＳｉとの熱膨張の差が、ＰＭＯＳチャネル１２４およびＮＭＯＳチャネル１１２において歪を生じさせる。ＰＭＯＳチャネル１２４における歪は、正孔移動度を高めることによって性能を高める。しかしながら、ＮＭＯＳチャネル１１２における歪は、電子移動度を低下させることによって性能を劣化させる。
【００２６】
概して矩形で、ＮＭＯＳゲート１０８の長さに平行で、かつＳＴＩ１３２にある応力抑制構成物１３４を取り入れることがＮＭＯＳチャネル１１２への歪を減少させる、ということが予期せず発見されている。このため、応力抑制構成物１３４は、歪の方向に直角である。応力抑制構成物１３４は、海からの波を抑制するために使用される海の防波堤と同様に作用する。同様に、応力抑制構成物１３４は、その近傍で、ＳＴＩ１３２によって生じた歪を抑制する。
【００２７】
一実施例では、応力抑制構成物１３４は、ＳＴＩ１３２を形成するために使用されるフォトリソグラフィプロセス中に形成される。応力抑制構成物１３４が形成される領域を遮蔽するためにマスクが使用される。次に、応力抑制構成物１３４の周りにＳＴＩ１３２が形成される。このためこの実施例では、応力抑制構成物１３４は、ＳＴＩ１３２へと形成されなかったものの、代わりにＳＴＩ形成プロセスによって変質されずにいる、基板１０６の領域である。
【００２８】
応力抑制構成物１３４とＮＭＯＳトランジスタ１０２との距離は、ＮＭＯＳトランジスタ１０２に対する歪に影響を与える。距離が増加するにつれて、歪は増加する。このため、応力抑制構成物１３４の位置を調節し、応力抑制構成物１３４とＮＭＯＳトランジスタ１０２との距離を調節することによって、歪は制御され、予め定められたレベルに調節され、最適化される。
【００２９】
ここで図２を参照すると、ＩＣ１００の上面図が示されている。ＳＴＩ１３２は、ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０４を包囲している。ＰＭＯＳソース／ドレイン１３０はＰＭＯＳゲート１２０の両側にある。ＮＭＯＳソース／ドレイン１１８はＮＭＯＳゲート１０８の両側にある。応力抑制構成物１３４はＮＭＯＳトランジスタ１０２の両側にあり、ＮＭＯＳゲート１０８の方向に平行に、かつ歪の方向に直角に位置付けられている。
【００３０】
ここで図３を参照すると、この発明の代替的な一実施例に従ったＩＣ３００の上面図が示されている。ＳＴＩ３３２は、ＮＭＯＳトランジスタ３０２およびＰＭＯＳトランジスタ３０４を包囲している。ＳＴＩ３３２は、ＮＭＯＳトランジスタ３０２およびＰＭＯＳトランジスタ３０４において歪を生じさせている。
【００３１】
ＮＭＯＳトランジスタ３０２はＮＭＯＳゲート３０８から構成され、ＮＭＯＳゲート３０８の両側にＮＭＯＳソース／ドレイン３１８がある。この実施例では、応力抑制構成物３３４がＮＭＯＳトランジスタ３０２を包囲している。このため、応力抑制構成物３３４は、ＮＭＯＳゲート３０８に直角に、かつ平行に位置している。
【００３２】
ＮＭＯＳゲート３０８に直角な方向かつ平行な方向において応力が加わると、ＮＭＯＳトランジスタ３０２における電子移動度が劣化する。このため、応力抑制構成物３３４は、直角な方向および平行な方向双方における応力を低減させる。
【００３３】
ＰＭＯＳトランジスタ３０４はＰＭＯＳゲート３２０から構成され、ＰＭＯＳゲート３２０の両側にＰＭＯＳソース／ドレイン３３０がある。この実施例では、応力抑制構成物３３４は、ＰＭＯＳゲート３２０に直角に、かつ歪の方向に平行に位置している。
【００３４】
応力がＰＭＯＳゲート３２０に平行に加わると、正孔移動度は劣化し、このため性能が劣化する。一方、応力がＰＭＯＳゲート３２０に直角に加わると、正孔移動度が高まり、このため性能が高まる。このため、応力抑制構成物３３４がＰＭＯＳゲート３２０に直角に位置し、かつＰＭＯＳゲート３２０に平行に位置しない場合に、ＰＭＯＳトランジスタ３０４の性能は高まる。
【００３５】
ここで図４を参照すると、この発明に従った集積回路応力制御システムのためのシステム４００のフローチャートが示されている。システム４００は、ブロック４０２において基板を設ける工程と、ブロック４０４において基板上にゲートを形成する工程と、ブロック４０６において基板にチャネルを形成する工程と、ブロック４０８においてゲートの周りにソース／ドレインを形成する工程と、ブロック４１０において基板に浅いトレンチ分離部を形成し、トレンチ分離部がチャネル上に歪を生じさせる工程と、およびブロック４１２において基板に応力抑制構成物を形成する工程とを含む。
【００３６】
より詳細には、この発明に従った集積回路応力制御システムは、以下のように行なわれる。
【００３７】
１．図１に示すように、基板１０６が設けられ、基板１０６にＮＭＯＳチャネル１１２とＰＭＯＳチャネル１２４とが形成される。ＮＭＯＳチャネル１１２の上部にＮＭＯＳゲート酸化物１１０が形成され、ＰＭＯＳチャネル１２４の上部にＰＭＯＳゲート酸化物１２２が形成される。ＮＭＯＳゲート酸化物１１０の上にＮＭＯＳゲート１０８が形成され、ＰＭＯＳゲート酸化物１２２の上にＰＭＯＳゲート１２０が形成される。ＮＭＯＳゲート１０８の周りにＮＭＯＳライナ１１４が形成され、ＰＭＯＳゲート１２０の周りにＰＭＯＳライナ１２６が形成される。ＮＭＯＳライナ１１４の上にＮＭＯＳスペーサ１１６が形成され、ＰＭＯＳライナ１２６の上にＰＭＯＳスペーサ１２８が形成される。ＮＭＯＳゲート１０８の周りにＮＭＯＳソース／ドレイン１１８が形成され、ＰＭＯＳゲート１２０の周りにＰＭＯＳソース／ドレイン１３０が形成される。ＮＭＯＳチャネル１１２およびＰＭＯＳチャネル１２４に歪を生じさせる浅いトレンチ分離部１３２が、基板１０６に形成される。加えて、ＮＭＯＳチャネル１１２から歪を取除く応力抑制構成物１３４が、基板１０６に、ＮＭＯＳゲート１０８と平行に形成される。
【００３８】
２．図３に示すように、要素は図１と同様に設けられているが、応力抑制構成物１３４（図１）が異なる。図３は、ＮＭＯＳトランジスタ３０２を包囲し、ＮＭＯＳゲート３０８に直角かつ平行に形成された応力抑制構成物３３４を有する。加えて、応力抑制構成物３３４は、ＰＭＯＳゲート３２０に直角に形成されている。
【００３９】
こうして、この発明の集積回路応力制御システムが、応力を抑制するために重要でかつこれまで知られず利用されなかった解決策、能力および機能的利点を提供することが発見された。結果として生じるプロセスおよび構成は単刀直入で、経済的であり、複雑でなく、汎用性が高く、かつ有効であり、用意ができた製造、応用および利用のために公知の構成要素を適用することによって実現可能である。
【００４０】
この発明を特定の最良の形態とともに説明してきたが、前述の説明に鑑みて多くの変更、修正および変形が明らかであることが、当業者には理解されるはずである。したがって、含まれた特許請求の範囲に該当するそのような変更、修正および変形をすべて含むことが意図されている。これまでここに述べられた、または添付図面に示された事項はすべて、例示的かつ非限定的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４１】
【図１】この発明の一実施例に従った集積回路の断面図であって、図２の線１−１に沿った断面図である。
【図２】図１の集積回路の上面図である。
【図３】この発明の代替的な一実施例に従った集積回路の上面図である。
【図４】この発明に従った集積回路応力制御システムのための方法のフローチャートである。
【符号の説明】
【００４２】
１０６  基板、１０８  ゲート、１１２  チャネル、１１８  ソース／ドレイン、１３２  浅いトレンチ分離部、１３４  応力抑制構成物、４００  システム。
【図１】
2007059912.tif 000003
【図２】
2007059912.tif 000004
【図３】
2007059912.tif 000005
【図４】
2007059912.tif 000006