(57)【要約】【課題】低電力の無線通信機器を可能にする。【解決手段】本発明は、反転端子、非反転端子及び出力端子を備えた演算増幅器と、上記反転端子に連結される第１抵抗と、上記反転端子と上記出力端子の間に連結される第２抵抗及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗とを含むことを特徴とするＤＣオフセット相殺回路と反転端子、非反転端子及び出力端子を備えた演算増幅器と、上記反転端子に連結される第１抵抗と、上記反転端子と上記出力端子の間に連結される第２抵抗及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗をそれぞれ備えた第１及び第２ＤＣオフセット相殺回路とを含み、上記第１ＤＣオフセット相殺回路及び第２ＤＣ相殺回路は直列連結されることを特徴とするプログラマブル利得増幅器を提供する。【選択図】図３
2007251946.tif 000002
【特許請求の範囲】
【請求項１】
反転端子、非反転端子及び出力端子を備えた演算増幅器と、
前記反転端子に連結される第１抵抗と、
前記反転端子と前記出力端子の間に連結される第２抵抗と、
前記反転端子と前記非反転端子の間に連結されるＤＣオフセット相殺抵抗と、
を含むことを特徴とするＤＣオフセット相殺回路。
【請求項２】
前記反転端子と前記出力端子の間に前記第２抵抗と並列に連結されるキャパシタをさらに含むことを特徴とする、請求項１記載のＤＣオフセット相殺回路。
【請求項３】
反転端子、非反転端子及び出力端子を備えた演算増幅器と、
前記反転端子に連結される第１抵抗と、
前記反転端子と前記出力端子の間に連結される第２抵抗及び前記反転端子と前記非反転端子の間に連結されるＤＣオフセット相殺抵抗とをそれぞれ備えた第１及び第２ＤＣオフセット相殺回路を含み、
前記第１ＤＣオフセット相殺回路及び第２ＤＣ相殺回路は直列連結されることを特徴とするプログラマブル利得増幅器。
【請求項４】
前記第１ＤＣオフセット相殺回路及び第２ＤＣオフセット相殺回路は、それぞれ前記反転端子と前記出力端子に前記第２抵抗と並列に連結されるキャパシタをさらに含むことを特徴とする、請求項３記載のプログラマブル利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣオフセット相殺回路及びこれを利用したプログラマブル利得増幅器に関し、より詳しくは、演算増幅器の反転端子と非反転端子の間にＤＣオフセット相殺抵抗が連結されたＤＣオフセット相殺回路及びこれを利用したプログラマブル利得増幅器（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｅｒ、以下、ＰＧＡと称する）に関する。
【背景技術】
【０００２】
一般的に、理想的なＯＰ−Ａｍｐであれば、入力電圧が０である時、出力電圧が０になるはずである。しかし、実際のＯＰ−Ａｍｐは入力電圧が０であっても微少な出力電圧を有するようになるが、このような電圧をオフセット電圧と呼ぶ。こうした直流オフセットは、演算増幅器（ＯＰ  Ａｍｐ）の内部構造によって発生する。これにより、通常、演算増幅器では直流オフセットを調整するために入力が０である場合、出力が０になるようにするオフセット調整手段を設けることもある。もしＤＣオフセットが存在すると正常な信号源の処理に悪影響を及ぼす恐れがあるが、ＤＣオフセットの存在は無線通信機器などにおいて最も重要な性能要素となる。
【０００３】
特に、カオスＲＦ送受信器などにおいて、Ａ／Ｄコンバータに入力されるアナログ信号はＤＣオフセットによる影響を多く受けるため、ＤＣオフセットの除去は必須的である。
【０００４】
図１は、カオスＲＦ送受信器の受信部の一部を示すブロック図である。図１に示すように、Ａ／Ｄコンバータ１０４に入力される信号は、アンテナを通じて入ってくる信号が検波器１０１と、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）１０２とを経て入って来る信号である。検波器１０１で検波された信号はアンテナを通じて入ってきた信号を検波した信号であるため、マルチパスフェージングによる影響や周囲の他の干渉信号などが入ってくると検波された信号の大きさが一定でなく不安定となる。こうなると、信号の大きさに応じてアナログ信号をデジタルパルスに変換するＡ／Ｄコンバータ１０４に影響を与え信号の判別を困難にするため、検波された信号をＡ／Ｄコンバータに入力される前に、入力される信号を受信される電力に関係なく一定の大きさに維持させるものが必要である。このような機能をするものがプログラマブル利得増幅器１０３である。
【０００５】
図２は、従来の技術による一般的なＰＧＡのブロック図である。図２に示すＰＧＡは、３つの演算増幅器２０１、２０２、２０３を含んでいる。第１演算増幅器２０１の反転端子には検波された信号が抵抗２２１、２２２を経て入力され、第１演算増幅器２０１の出力は抵抗２２３とキャパシタ２３１を経て第１演算増幅器２０１の反転端子にフィードバックされる。第１演算増幅器２０１の反転端子の入力抵抗値は、デジタル制御信号に応じて動作するスイッチ２１１によって可変され、これにより第１演算増幅器２０１の利得が制御される。
【０００６】
第２演算増幅器２０２の反転端子には第１演算増幅器２０１の出力が抵抗２２４、２２５、２２６を経て入力され、第２演算増幅器２０２の出力は抵抗２２７とキャパシタ２３２を経て第２演算増幅器２０２の反転端子にフィードバックされる。第２演算増幅器２０２の反転端子の入力抵抗値は、デジタル制御信号に応じて動作するスイッチ２１２、２１３によって可変され、これにより第２演算増幅器２０２の利得が制御される。
【０００７】
３ビットのデジタル制御信号を利用してスイッチを動作させ、これにより第１演算増幅器２０１と第２演算増幅器２０２の利得を制御することによって、ＰＧＡの全体の利得を一定に維持するようになる。上記キャパシタ２３１、２３２はＬＰＦの役割を果たすもので、低い周波数の帯域のみをフィードバックするが、これは選択的に適用される。
【０００８】
第３演算増幅器２０３の反転端子には抵抗２２８を経て第２演算増幅器２０２の出力が入力され、第３演算増幅器２０３の出力が抵抗２２９とキャパシタ２３３とから成るＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）でフィルターリングされ、非反転端子にフィードバックされる。第３演算増幅器２０３の出力は抵抗２３０を経て第１演算増幅器２０１の反転端子に入力される。
【０００９】
従来の技術によるＰＧＡでのＤＣオフセット相殺は次のように行われる。
【００１０】
第３演算増幅器２０３より出力されるＰＧＡ出力は、低い周波数成分をＰＧＡの入力によりフィードバックされるが、フィードバックされる過程で第３演算増幅器２０３のフィードバック回路である抵抗２２９とキャパシタ２３３で構成されたＬＰＦを通して第１演算増幅器２０１に入力され、ＤＣ成分が出力できなくなる。
【００１１】
従来の技術によるＰＧＡの場合、ＤＣ相殺のためにはフィードバックをする過程が必修的であり、そのための追加的な演算増幅器と、それによる付随的な素子が必要となるため電力消耗が多く、バッテリーを利用する携帯用無線通信機器に使用するには適していない問題点があった。また、フィードバックに使用される第３演算増幅器２０３も非理想的な演算増幅器であるため、ＤＣオフセット相殺が必要であり、ＤＣオフセットに該当する別途のＤＣ電圧を加えるとＬＰＦで正常動作する。そして、従来の技術によるＰＧＡを集積回路で実現する場合には相対的に広い空間を占めるパッドを追加しなければならないため面積を多く占め、チップの外から電圧を可変させる回路と最適化しなければならないなど、設計と実現上において困難があった。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述した従来の技術の問題を解決するためのもので、その目的はＤＣオフセット相殺抵抗を利用したＤＣオフセット相殺回路及びこれを利用したＰＧＡ回路を提供することによって、低電力の無線通信機器を可能にする。
【課題を解決するための手段】
【００１３】
上記した技術的課題を達成すべく、本発明は、反転端子、非反転端子及び出力端子を備えた演算増幅器と、上記反転端子に連結される第１抵抗と、上記反転端子と上記出力端子の間に連結される第２抵抗及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗とを含むことを特徴とするＤＣオフセット相殺回路を提供する。
【００１４】
本発明の一実施形態で、上記反転端子と上記出力端子の間に上記第２抵抗と並列に連結されるキャパシタをさらに含むことができる。
【００１５】
また、本発明は、反転端子、非反転端子及び出力端子を備えた演算増幅器と、上記反転端子に連結される第１抵抗と、上記反転端子と上記出力端子の間に連結される第２抵抗及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗をそれぞれ備えた第１及び第２ＤＣオフセット相殺回路とを含み、上記第１ＤＣオフセット相殺回路及び第２ＤＣ相殺回路は直列連結されることを特徴とするプログラマブル利得増幅器を提供する。
【００１６】
本発明の一実施形態で、上記第１ＤＣオフセット相殺回路及び第２ＤＣオフセット相殺回路はそれぞれ上記反転端子と上記出力端子に上記第２抵抗と並列に連結されるキャパシタをさらに含むことであることができる。
【発明の効果】
【００１７】
本発明によれば、演算増幅器の反転端子と非反転端子にＤＣオフセット相殺抵抗を連結することによって、簡単な回路構成でＤＣオフセット相殺回路を実現することができ、これを利用して簡単にＰＧＡを実現することができ、設計が容易となる。またＰＧＡの実現に使用される演算増幅器の数を減らすことにより全体的に素子の数が減少されコストダウンが可能になるだけでなく、消費電力を節減することによりＰＧＡが採用されるバッテリーを使用する携帯用無線通信機器の使用時間を延長することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付された図面を参照して本発明の一実施形態によるＤＣオフセット相殺回路及びこれを利用したＰＧＡに対する好ましい実施形態を詳しく説明する。しかし、本発明の実施形態は様々な他の形態に変形でき、本発明の範囲が以下に説明される実施形態に限定されることではない。本発明の実施形態は、本発明が属する技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるのである。従って、図面に示される構成要素の形状及び大きさなどはより明確な説明のために誇張され得、図面上において実質的に同じ構成及び機能を有する構成要素は同一な参照符号を付す。
【００１９】
図３は本発明によるＤＣオフセット相殺回路の回路図である。図３に示すように、本発明によるＤＣオフセット相殺回路は反転端子、非反転端子及び出力端子を備えた演算増幅器３０１と、上記反転端子に連結される第１抵抗３０２と、上記反転端子と上記出力端子の間に連結される第２抵抗３０３及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗３０４とを含んで構成されている。
【００２０】
本発明の一実施形態において、上記反転端子と上記出力端子の間に上記第２抵抗３０３と並列に連結されるキャパシタ３０５をさらに含んで構成することができる。
【００２１】
以下、本発明によるＤＣオフセット相殺回路の作用及び効果を図面を参照して説明する。
【００２２】
理想的な演算増幅器の利得と入力インピーダンス（Ｚｉｎ）は無限大であり、その出力抵抗は０である。しかし、実際の演算増幅器の利得とインピーダンスは有限な値を有するようになり、特に演算増幅器の入力端には周波数に応じて変わるキャパシタ成分（Ｃｇｓ）を有するようになり、等価的に、図３に示されたキャパシタ３０６で表現される。
【００２３】
この際、演算増幅器３０１の内部入力インピーダンス（Ｚｇｓ）は、下記の数学式で表される。
【数１】
2007251946.tif 000003
【００２４】
即ち、非反転端子の内部入力インピーダンス（Ｚｇｓ）は周波数（ｆ）に応じてその値が変化する。上記数学式において、ｆＤＣはＤＣオフセット相殺のための基準周波数であり、入力信号の周波数（ｆ）がｆＤＣより低い場合にはＤＣオフセットが相殺され、ｆＤＣより高い周波数の信号ではＤＣオフセットが相殺されない。
【００２５】
図４（ａ）は、本発明によるＤＣ相殺回路の周波数に対する非反転端子の内部入力インピーダンスを示すグラフである。
【００２６】
図４（ａ）に示すように、入力信号の周波数（ｆ）がｆＤＣより高い場合（ｆ≧ｆＤＣ）には内部入力インピーダンス（Ｚｇｓ）は０に近くなり、反転端子の電圧は仮想接地され、演算増幅器３０１は理想的な演算増幅器のように動作する。入力信号の周波数（ｆ）がｆＤＣより低い場合（ｆ≦ｆＤＣ）には内部入力インピーダンス（Ｚｇｓ）は無限大に増加する。
【００２７】
周波数をｆＤＣを基準に分け演算増幅器の動作を説明すると次の通りである。
【００２８】
先ず周波数がｆＤＣ以上である場合は、上述したように演算増幅器は理想的な演算増幅器のように動作する。また非反転端子の内部入力インピーダンス（Ｚｇｓ）は０に収斂し、理想的な演算増幅器の仮想短絡原理によって反転端子と非反転端子は短絡されたものと見做されるため、反転端子と非反転端子は同一な電圧を有するようになり、非反転端子は入力抵抗が０であるため、電圧が０となる。
【００２９】
この際、入力信号の電圧をＶｉｎ、演算増幅器の反転端子の電圧をＶ＿、第１抵抗の抵抗値をＲ１、第２抵抗の抵抗値をＲ２にすれば、Ｖ＿は０となるため第１抵抗に流れる電流Ｉと演算増幅器３０１の出力電圧（Ｖｏｕｔ）及び利得（Ｇ）は下記の数学式により求められる。
【数２】
2007251946.tif 000004
【００３０】
図４（ｂ）は、周波数がｆＤＣより高い場合での本発明によるＤＣオフセット相殺回路の出力を示すグラフである。
【００３１】
周波数がｆＤＣより低い場合、演算増幅器は、これ以上理想的な演算増幅器のように動作しない。この場合の第１抵抗に流れる電流Ｉと演算増幅器３０１の出力電圧（Ｖｏｕｔ）及び利得（Ｇ）は下記の数学式により求めることができる。
【数３】
2007251946.tif 000005
【００３２】
図４（ｃ）は、周波数がｆＤＣより低い場合での本発明によるＤＣオフセット相殺回路の出力を示すグラフである。
【００３３】
上記数学式３において、利得は理想的な演算増幅器での利得
2007251946.tif 000006
と、非理想的な演算増幅器によって生じる利得である
2007251946.tif 000007
の和から成る。即ち、周波数がｆＤＣより低い場合にはＶ―の成分による利得が減るため、
2007251946.tif 000008
だけ減るが、この成分がＤＣオフセット相殺成分である。
【００３４】
このように、演算増幅器の回路を図３のように構成する場合、ＤＣ成分が相殺できるようになる。
【００３５】
本発明の一実施形態で、上記演算増幅器３０１の反転端子と出力端子の間に第２抵抗３０３と並列に連結されるキャパシタ３０５を含むことができる。キャパシタ３０５と第２抵抗３０３のＲＣ並列回路は、ＬＰＦの役割を果たし、出力される信号から低い周波数帯域のみ通過させ反転端子にフィードバックするので、演算増幅器のＤＣオフセットが相殺される周波数帯域のみを選択してフィードバックすることによって、より正確なＤＣオフセット相殺効果を得ることができる。
【００３６】
このように、１つの演算増幅器の反転端子と非反転端子にＤＣ相殺抵抗を連結することによって、簡単にＤＣオフセット相殺回路を構成することができるので設計が容易であり、ＤＣオフセット相殺のための回路構成に必要な素子の数を減らし費用と消費電力を減らすことができる。
【００３７】
図５は本発明によるＰＧＡの回路図である。図５を参照すると、本発明によるＰＧＡは反転端子、非反転端子及び出力端子を備えた演算増幅器５１１と、上記反転端子に連結される第１抵抗５１２、５１６と、上記反転端子と上記出力端子の間に連結される第２抵抗５１３及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗５１４とを備えた第１ＤＣオフセット相殺回路５１０と、反転端子、非反転端子及び出力端子を備えた演算増幅器５２１と、上記反転端子に連結される第１抵抗５２２、５２６、５２８と、上記反転端子と上記出力端子の間に連結される第２抵抗５２３及び上記反転端子と上記非反転端子の間に連結されるＤＣオフセット相殺抵抗５２４とを備えた第２ＤＣオフセット相殺回路５２０とを含み、上記第１ＤＣオフセット相殺回路５１０と第２ＤＣオフセット相殺回路５２０は直列に連結される。
【００３８】
また、本発明の好ましい実施形態で、上記第１ＤＣオフセット相殺回路５１０は、上記反転端子と上記出力端子に上記第２抵抗５１３と並列に連結されるキャパシタ５１５をさらに含み、上記第２ＤＣオフセット相殺回路５２０は上記反転端子と上記出力端子に上記第２抵抗５２３と並列に連結されるキャパシタ５２５をさらに含むことができる。
【００３９】
以下、本発明によるＰＧＡの作用及び効果を図面を参照して説明する。
【００４０】
図５に示すように、本発明によるＰＧＡは２つのＤＣオフセット相殺回路５１０、５２０が直列に連結される。第１ＤＣオフセット相殺回路５１０を経て１次的にＤＣオフセットを相殺し、第２ＤＣオフセット相殺回路５２０でＤＣオフセットを相殺することで、より効果的にＤＣオフセットを相殺することができる。
【００４１】
図５を参照すると、第１ＤＣオフセット相殺回路５１０の第１抵抗５１２、５１６はデジタル制御信号に応じて動作するスイッチ５１７によって抵抗値が可変される。また、第２ＤＣオフセット相殺回路５２０の第１抵抗５２２、５２６、５２８はデジタル制御信号に応じて動作するスイッチ５２７、５２９によって抵抗値が可変される。
【００４２】
本発明の一実施形態によるＰＧＡは、３ビットのデジタル制御信号を利用してＰＧＡの利得を制御するが、上記制御信号によってスイッチ５１７、５２７、５２９が動作しながら第１ＤＣオフセット相殺回路５１０と第２ＤＣオフセット相殺回路５２０の第１抵抗の抵抗値を変化させ、これによりＰＧＡの全体利得を一定に維持するようになる。ＰＧＡのデジタル制御信号の数は例示的なものであり、本発明はこれに限定されない。デジタル制御信号の数に応じてスイッチと、これに連結される抵抗の数は変更され得る。
【００４３】
このように、ＰＧＡを２つの演算増幅器５１１、５２１を使用して構成することによって、従来の技術の３つの演算増幅器を使用するＰＧＡより少ない数の素子を使用して低費用でＰＧＡを実現することができ、かつ容易にＰＧＡを設計することができる。そして全体素子の数が減ることにより消費電力を節減することができ、それにより、バッテリーを使用する携帯用無線通信機器の動作時間が延長される効果を奏する。
【図面の簡単な説明】
【００４４】
【図１】カオスＲＦ送受信器の受信部の一部を示すブロック図である。
【図２】従来の技術による一般的なプログラマブル利得増幅器（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）の回路図である。
【図３】本発明によるＤＣオフセット相殺回路の回路図である。
【図４】ａは本発明によるＤＣオフセット相殺回路の演算増幅器における非反転端子の内部入力インピーダンス周波数の特性図であり、ｂ及びｃは本発明によるＤＣオフセット相殺回路の出力電圧周波数の特性図である。
【図５】本発明によるプログラマブル利得増幅器（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）の回路図である。
【符号の説明】
【００４５】
３０１、５１１、５２１  演算増幅器
３０２  第１抵抗
３０３  第２抵抗
３０４、５１４、５２４  ＤＣオフセット相殺抵抗
３０５、５１５、５２５  キャパシタ
３０６  演算増幅器内部のキャパシタ
５１０  第１ＤＣオフセット相殺回路
５２０  第２ＤＣオフセット相殺回路
【図１】
2007251946.tif 000009
【図２】
2007251946.tif 000010
【図３】
2007251946.tif 000011
【図４】
2007251946.tif 000012
【図５】
2007251946.tif 000013