(57)【要約】【課題】状態遷移したときに内部電源電圧の復帰応答が良い電源回路を提供する。【解決手段】電源回路は、外部電圧Ｖｃｃを入力し、外部電圧と異なる内部電圧Ｖpp-intを出力する電圧変換回路１００と、電圧変換回路の出力と定電圧源ＧＮＤとの間に接続された第１、第２のトランジスタＮ１０、Ｎ２０と、第１および第２のトランジスタの間に設けられ、内部電圧を分割する抵抗Ｒ１０、Ｒ２０と、第１、第２の入力部および出力部を有する比較器ＡＭＰと、第１の入力部に基準電圧を与える基準電圧源Ｖrefと、第１、第２のトランジスタ間のノードＮ１から抵抗分割された電圧を第２の入力部へ帰還させる帰還部ＦＢと、任意電圧を第２の入力部へ供給する設定電圧源Ｖsetと、設定電圧源と第２の入力部との間に直列に接続された第３のトランジスタＮ３０と、第１から第３のトランジスタを制御する制御信号発信源Ｖdc-enとを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部電圧源から外部電圧を入力し、前記外部電圧と異なる内部電圧を出力する電圧変換回路と、
前記電圧変換回路の出力と定電圧源との間に接続された第１のスイッチング素子および第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との間に設けられ、前記内部電圧を分割する抵抗器と、
第１の入力部、第２の入力部および出力部を有し、該出力部が前記電圧変換回路に接続された比較器と、
前記第１の入力部に基準電圧を供給する基準電圧源と、
前記第１のスイッチング素子および前記第２のスイッチング素子の間にあるノードから前記抵抗によって分割された電圧を前記第２の入力部へフィードバックするフィードバック部と、
任意に設定された電圧を前記第２の入力部へ供給する設定電圧源と、
前記設定電圧源と前記第２の入力部との間に直列に接続された第３のスイッチング素子と、
前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子を制御する制御信号発信源とを備えた電源回路。
【請求項２】
前記電圧変換回路と前記外部電圧源との間に接続された第４のスイッチング素子と、
前記外部電圧源から前記比較器へ電力を供給する電力経路に介在する第５のスイッチング素子とをさらに備え、
前記制御信号発信源は、前記第４のスイッチング素子および前記第５のスイッチング素子をさらに制御することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記電圧変換回路が前記比較器により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子および前記第２のスイッチング素子をオン状態にし、かつ、前記第３のスイッチング素子をオフ状態にし、
前記電圧変換回路が前記外部電圧源により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子および前記第２のスイッチング素子をオフ状態にし、かつ、前記第３のスイッチング素子をオン状態にすることを特徴とする請求項１に記載の電源回路。
【請求項４】
前記電圧変換回路が前記比較器により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第５のスイッチング素子をオン状態にし、かつ、前記第３のスイッチング素子および前記第４のスイッチング素子をオフ状態にし、
前記電圧変換回路が前記外部電圧源により制御されている場合には、前記制御信号発信源は、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第５のスイッチング素子をオフ状態にし、かつ、前記第３のスイッチング素子および前記第４のスイッチング素子をオン状態にすることを特徴とする請求項２に記載の電源回路。
【請求項５】
前記設定電圧源の電圧は、前記内部電圧よりも低く、かつ前記定電圧源の電圧よりも高いことを特徴とする請求項１から請求項４のいずれかに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路に関する。
【背景技術】
【０００２】
システムＬＳＩ等の半導体装置は、一定の電源電圧を全てのシステムに共通に使用することが困難になってきている。このような半導体装置には、電源電圧を変換して出力する電源回路が必要である。電源回路は、消費電力を低減させるためにスタンドバイ機能を有する場合がある。スタンドバイ機能は、電源回路を不活性化してＤＣ電流を切断する機能である。
【０００３】
スタンドバイ機能付き電源回路は、互いに並列に接続された２つの電圧変換回路と、基準電圧発生回路（ＢＧＲ(Band Gap Reference)回路ともいう）とを備えている。この２つの電圧変換回路は、ＢＧＲ回路と出力端子との間に接続されている。
【０００４】
ＢＧＲ回路は、外部電圧を入力して、基準電圧を出力する。２つの電圧変換回路は、基準電圧を基準として、外部電圧を降圧または昇圧した内部電源電圧に変換し、この内部電源電圧を出力する。内部電源電圧は、電源回路の出力端子から出力され、半導体装置内で電源電圧として用いられる。
【０００５】
２つの電圧変換回路の一方（第１の電圧変換回路）は常時活性状態にあり、他方（第２の電圧変換回路）は制御信号によって活性状態または不活性状態に制御される。第２の電圧変換回路が活性状態であるときには、内部電源電圧は第１および第２の電圧変換回路によって決定される電圧となり、一方、第２の電圧変換回路が不活性状態にあるときには、内部電源電圧は、常時活性状態である第１の電圧変換回路によって決定される電圧となる。
【０００６】
従来の電源回路では、第２の電圧変換回路が不活性状態から活性状態へ遷移したときには、内部電源電圧は所望の電圧から外れて、定常状態へ復帰するまでに時間を要する。即ち、第２の電圧変換回路が不活性状態から活性状態へ遷移したときの過渡応答時間が長かった。これは、電源回路内に設けられた配線の寄生容量および抵抗器によりＲＣ遅延が生じるためである。
【特許文献１】特開２００４−１５７６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電圧変換回路が不活性状態から活性状態へ遷移したときに、出力端子から出力される内部電源電圧の復帰応答が改善された電源回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った実施形態による電源回路は、外部電圧源から外部電圧を入力し、前記外部電圧と異なる内部電圧を出力する電圧変換回路と、前記電圧変換回路の出力と定電圧源との間に接続された第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との間に設けられ、前記内部電圧を分割する抵抗と、第１の入力部、第２の入力部および出力部を有し、該出力部が前記電圧変換回路に接続された比較器と、前記第１の入力部に基準電圧を供給する基準電圧源と、前記第１のスイッチング素子および前記第２のスイッチング素子の間にあるノードから前記抵抗によって分割された電圧を前記第２の入力部へフィードバックするフィードバック部と、任意に設定された電圧を前記第２の入力部へ供給する設定電圧源と、前記設定電圧源と前記第２の入力部との間に直列に接続された第３のスイッチング素子と、前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子を制御する制御信号発信源とを備えている。
【発明の効果】
【０００９】
本発明による電源回路によれば、電圧変換回路が不活性状態から活性状態へ遷移したときに、出力端子から出力される内部電源電圧の復帰応答が改善される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し、本発明による実施形態を説明する。尚、本実施形態は本発明を限定するものではない。ＰＭＩＳトランジスタとＮＭＩＳトランジスタとを互いに交代させても同様の効果を得ることができる。ただし、この場合、制御信号のハイとロウも交代させる必要がある。
【００１１】
図１は、スタンドバイ機能を具備した電源昇圧回路のブロック図である。ＢＧＲ回路は、外部電圧源の電圧Ｖｃｃを入力して、基準電圧Ｖrefを出力する。外部電圧Ｖｃｃは、例えば、５Ｖである。
【００１２】
第１の電圧変換回路ＶＣｓおよび第２の電圧変換回路ＶＣａは、互いに並列に接続され、かつ、ＢＧＲ回路と出力端子との間に接続されている。電圧変換回路ＶＣｓおよび電圧変換回路ＶＣａは、基準電圧Ｖrefおよび外部電圧Ｖｃｃを入力する。電圧変換回路ＶＣｓおよび電圧変換回路ＶＣａは、基準電圧Ｖrefを基準として外部電圧Ｖｃｃを昇圧した内部電源電圧Ｖpp-intを出力する。内部電源電圧Ｖpp-intは、電源回路の出力端子から出力され、電源電圧として半導体装置内で用いられる。
【００１３】
電圧変換回路ＶＣｓは常時活性状態にあり、電圧変換回路ＶＣａは制御信号Ｖdc-enにより活性状態または不活性状態に制御される。電圧変換回路ＶＣａが活性状態であるときには、内部電源電圧Ｖpp-intは電圧変換回路ＶＣｓおよび電圧変換回路ＶＣａによって決定される電圧となり、一方で、電圧変換回路ＶＣａが不活性状態にあるときには、内部電源電圧Ｖpp-intは、常時活性状態である電圧変換回路ＶＣｓによって決定される電圧となる。
【００１４】
図２は、本発明に係る実施形態に従った電圧変換回路ＶＣａの回路図である。本実施形態による電圧変換回路ＶＣａを以下ＶＣ回路１００という。ＶＣ回路１００は、昇圧回路１０、ＰＭＩＳトランジスタＰ１０、ＮＭＩＳトランジスタＮ１０〜Ｎ３０、抵抗器Ｒ１０、抵抗器Ｒ２０、比較器ＡＭＰおよびスイッチＳＷを備えている。
【００１５】
昇圧回路１０はＶＣ回路１００の出力端子と入力端子との間に接続されており、外部電圧源から外部電圧Ｖｃｃを入力して内部電圧Ｖpp-intを出力する。トランジスタＮ１０およびＮ２０は、出力端子と定電圧源としてのグランドＧＮＤとの間に接続されている。トランジスタＮ１０とＮ２０との間には、抵抗器Ｒ１０およびＲ２０が接続されており、抵抗器Ｒ１０およびＲ２０は、ノードＮ１で接続されている。トランジスタＮ１０、抵抗器Ｒ１０、抵抗器Ｒ２０およびトランジスタＮ２０は、出力端子とグランドＧＮＤとの間に直列に接続されている。 
比較器ＡＭＰは、２つの入力部および出力部を有している。その出力部は、昇圧回路１０に接続されている。比較器ＡＭＰは、第１の入力部および第２の入力部からそれぞれ基準電圧源Ｖrefおよびモニタ電圧Ｖmonを入力し、基準電圧源Ｖrefとモニタ電圧Ｖmonとの差を増幅して出力する。出力ＣＭoutの電圧は、トランジスタＰ１０がオン状態である場合には外部電源電圧Ｖｃｃであり、トランジスタＰ１０がオフ状態である場合には比較器ＡＭＰからの出力電圧である。基準電圧Ｖrefは、外部電圧Ｖｃｃに基づいてＢＧＲ回路から供給される一定の電圧である。
【００１６】
抵抗器Ｒ１０およびＲ２０は、出力端子における内部電源電圧Ｖpp-intを分圧する。内部電源電圧Ｖpp-intを分圧したノードＮ１における電圧Ｖmonは、ノードＮ１から比較器ＡＭＰの第２の入力部へフィードバックされる。ノードＮ１から比較器ＡＭＰの入力部までの配線がフィードバック部ＦＢとして機能する。
【００１７】
トランジスタＮ１０は、ノードＮ１と出力端子との間を接続または切断することができる。トランジスタＮ２０は、ノードＮ１とグランドＧＮＤとの間を接続または切断することができる。トランジスタＮ１０は、昇圧回路１０の出力に接続されているため、トランジスタＮ２０、Ｎ３０、Ｐ１０に比較して高耐圧であることが好ましい。また、トランジスタＮ１０は、比較器ＡＭＰが活性状態である場合に内部電源電圧Ｖpp-intを正確に伝達するために低抵抗であることが好ましい。これは、トランジスタＮ１０の閾値電圧が低いことが好ましいことを意味する。即ち、トランジスタＮ１０は、高耐圧であり、かつ、低閾値電圧を有するトランジスタであることが好ましい。
【００１８】
スイッチＳＷは、第２の入力部と設定電圧源との間に接続されている。これにより、スイッチＳＷは、第２の入力部を設定電圧源に接続し、若しくは、第２の入力部を設定電圧源から切断する。設定電圧Ｖsetは、任意に設定され得る。
【００１９】
トランジスタＰ１０は、昇圧回路１０の入力と外部電圧源との間に接続されている。トランジスタＮ３０は、外部電圧源から比較器ＡＭＰへ電力を供給する経路に介在する。トランジスタＮ３０は、比較器ＡＭＰとグランドＧＮＤとの間に接続されている。トランジスタＮ３０によって、外部電圧源から比較器ＡＭＰへの電力の供給を断つことができる。
【００２０】
トランジスタＰ１０、Ｎ１０〜Ｎ３０のそれぞれのゲート、並びに、スイッチＳＷは、制御信号発信源に接続されている。トランジスタＮ１０〜Ｎ３０は同じスイッチング動作を実行し、スイッチＳＷおよびトランジスタＰ３０はトランジスタＮ１０〜Ｎ３０とは逆のスイッチング動作を実行する。即ち、トランジスタＮ１０〜Ｎ３０がオン状態のときには、スイッチＳＷおよびトランジスタＰ３０はオフ状態であり、トランジスタＮ１０〜Ｎ３０がオフ状態のときには、スイッチＳＷおよびトランジスタＰ３０はオン状態である。
【００２１】
図３は、昇圧回路１０の内部構成を示す回路図である。昇圧回路１０は、出力ＣＭoutを入力し、これをチャージポンプによって昇圧して内部電源電圧Ｖpp-intを出力する。昇圧回路１０は、例えば、５Ｖの出力ＣＭoutを２０Ｖの内部電源電圧Ｖpp-intへ昇圧する。昇圧回路１０は、クロック信号ＣＬＫによって動作する。チャージポンプは、キャパシタＣＰ１〜ＣＰｎおよびトランジスタＴｒ１〜Ｔｒｎで構成されている。チャージポンプは、隣り合うキャパシタに逆相のクロック信号ＣＬＫ、ＣＬＫＢを入力することによって出力ＣＭoutの電圧を昇圧する。
【００２２】
図４は、スイッチＳＷの実施形態の回路図である。本実施形態において、スイッチＳＷは、互いに並列に接続されたＮＭＩＳトランジスタおよびＰＭＩＳトランジスタからなる。ＮＭＩＳトランジスタおよびＰＭＩＳトランジスタは、一体に形成されており、それにより１つのスイッチとして動作する。
【００２３】
制御信号発信源からの制御信号Ｖdc-enは、ＮＭＩＳトランジスタまたはＰＭＩＳトランジスタのいずれか一方のゲートに反転入力され、他方に非反転入力される。例えば、制御信号Ｖdc-enは、ＮＭＩＳトランジスタのゲートに反転入力され、ＰＭＩＳトランジスタのゲートに非反転入力される。それによって、制御信号Ｖdc-enがロウのときには、ＮＭＩＳトランジスタおよびＰＭＩＳトランジスタの両方がオン状態になる。制御信号Ｖdc-enがハイのときには、ＮＭＩＳトランジスタおよびＰＭＩＳトランジスタの両方がオフ状態になる。このように、スイッチＳＷは、スイッチング動作を実行することができる。
【００２４】
図５は、ＶＣ回路１００が活性状態（アクティブ状態）と不活性状態（スタンドバイ状態）との間を遷移したときの内部電源電圧Ｖpp-intおよびモニタ電圧Ｖmonを示すグラフである。図５を参照して、ＶＣ回路１００の動作を説明する。ここで、Ｖpp-setは、基準電圧Ｖrefによって設定された内部電源電圧Ｖpp-intである。基準電圧Ｖrefが一定であれば、一定のＶpp-setが内部電源電圧Ｖpp-intとして出力される。
【００２５】
まず、ＶＣ回路１００が活性状態（図５に示すＡ１）にあるときの動作を説明する。ＶＣ回路１００が活性状態のときには、制御信号発信源の電圧Ｖdc-enがハイ（high）になっている。それにより、トランジスタＮ１０〜Ｎ３０がオン状態であり、トランジスタＰ１０およびスイッチＳＷがオフ状態である。
【００２６】
トランジスタＮ１０〜Ｎ３０がオン状態であるので、出力端子は抵抗器Ｒ１０、Ｒ２０を介してグランドＧＮＤに接続される。従って、ノードＮ１における電圧は、出力端子における内部電源電圧Ｖpp-intを抵抗器Ｒ１０、Ｒ２０によって分圧した電圧になる。より詳細には、ノードＮ１における電圧は、（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖpp-intになる。
【００２７】
スイッチＳＷがオフ状態であるので、設定電圧源は比較器ＡＭＰの第２の入力部と切断されている。従って、活性状態においては、ノードＮ１における電圧がモニタ電圧Ｖmonとしてフィードバックされる。即ち、モニタ電圧Ｖmonは、（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖpp-intである。このように、モニタ電圧ＶmonはノードＮ１を介して内部電源電圧Ｖpp-intをモニタすることができる。
【００２８】
トランジスタＮ３０がオン状態であるので、比較器ＡＭＰが活性状態にある。比較器ＡＭＰの第１の入力部には定電圧Ｖrefが供給される。その第２の入力部にはモニタ電圧Ｖmonとして（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖpp-intが入力される。比較器ＡＭＰは、基準電圧Ｖrefとモニタ電圧Ｖmonとを比較して、それらの差を増幅して出力する。
【００２９】
トランジスタＰ１０がオフ状態であるので、昇圧回路１０は外部電圧源から切断されている。したがって、比較器ＡＭＰの出力がＣＭoutとして昇圧回路１０へ供給される。基準電圧Ｖrefとモニタ電圧Ｖmonとが等しくなると、比較器ＡＭＰは、ロウを出力する。よって、ＮＯＲゲートＧ１０は、クロック信号ＣＬＫに従ってハイおよびロウを繰り返し出力する。昇圧回路１０は、クロック信号ＣＬＫの動作に基づいて外部電圧Ｖｃｃを昇圧する。即ち、比較器ＡＭＰの出力は、ＮＯＲゲートＧ１０においてクロック信号ＣＬＫを通過させる許可信号として作用する。
【００３０】
内部電源電圧Ｖpp-intは、抵抗器Ｒ１０、Ｒ２０によって分圧されて比較器ＡＭＰへフィードバックされる。従って、比較器ＡＭＰは、定電圧Ｖrefとモニタ電圧Ｖmonとを等しくするように動作する。定電圧Ｖrefとモニタ電圧Ｖmonとが等しくなったとき、即ち、Ｖref＝Ｖmon＝（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖpp-int  であるときに、ＶＣ回路１００は定常状態となる。この定常状態のときの出力端子の電圧Ｖpp-intを定常電圧Ｖpp-setとする。このとき、Ｖref＝Ｖmon＝（Ｒ２０／（Ｒ１０＋Ｒ２０））*Ｖpp-set  である。
【００３１】
次に、ＶＣ回路１００が不活性状態（図５に示すＳ）になったときの動作を説明する。ＶＣ回路１００が不活性状態のときには、制御信号発信源の電圧Ｖdc-enがロウ（low）になっている。それにより、トランジスタＮ１０〜Ｎ３０がオフ状態になり、トランジスタＰ１０およびスイッチＳＷがオン状態になる。
【００３２】
トランジスタＮ１０がオフ状態になるので、ノードＮ１は出力端子から切断される。さらに、トランジスタＮ２０がオフ状態になるので、ノードＮ１はグランドＧＮＤからも切断される。従って、ノードＮ１は浮遊状態となる。
【００３３】
一方で、スイッチＳＷがオン状態になるので、設定電圧源が比較器ＡＭＰの第２の入力部へ接続される。それによって、設定電圧Ｖsetがモニタ電圧Ｖmonとして第２の入力部へ入力される。尚、設定電圧Ｖsetは任意の電圧であるが、本実施形態において、設定電圧Ｖsetは、グランドＧＮＤの電圧よりも高く、かつ定電圧Ｖrefよりも低い電圧である。
【００３４】
トランジスタＮ３０がオフ状態になるので、比較器ＡＭＰが不活性状態となる。トランジスタＰ１０がオン状態になるので、外部電圧源が昇圧回路１０に接続される。従って、昇圧回路１０は、比較器ＡＭＰからの出力に依らず、外部電圧源に依存する。本実施形態において、外部電圧Ｖｃｃはハイレベルの電圧である。これにより、ＣＭoutの電圧は、ハイレベルに維持され、図３に示すＮＯＲゲートＧ１０は、クロック信号ＣＬＫに関わらずロウを出力する。従って、昇圧回路１０は、昇圧動作を行わない。即ち、外部電圧Ｖｃｃは、ＮＯＲゲートＧ１０においてクロック信号ＣＬＫの通過を許可しない無効信号として作用する。
【００３５】
トランジスタＰ１０がオフ状態になることによって、出力端子の電圧Ｖpp-intは、図１に示すＶＣｓの出力に依存する。本実施形態において、ＶＣｓの出力電圧は、Ｖpp-setである。従って、ＶＣ回路１００の不活性状態において、Ｖpp-intは、Ｖpp-setのまま維持される。このとき、内部電源電圧Ｖpp-intは変動しない。これは、電圧変換回路ＶＣａが不活性状態になるので、内部電源電圧Ｖpp-intは、電圧変換回路ＶＣｓに依存するからである。
【００３６】
ＶＣ回路１００が不活性状態のとき、昇圧回路１０は動作していない。トランジスタＮ１０の閾値電圧が低いため、トランジスタＮ１０を介して電流がリークし、内部電源電圧Ｖpp-intが低下するおそれがある。この問題に対処するために、設定電圧Ｖsetを高く設定する。設定電圧Ｖsetは、ＶＣ回路１００が不活性状態のときには、スイッチＳＷ、ノードＮ１および抵抗Ｒ１０を介してトランジスタＮ１０へバックバイアスとして印加される。従って、この設定電圧Ｖsetを高くすることによって、トランジスタＮ１０の閾値電圧が高くなり、リーク電流が減少する。その結果、内部電源電圧Ｖpp-intの低下がＶＣ回路１００の不活性時において抑制される。ただし、設定電圧Ｖsetが高すぎる場合には、ＶＣ回路１００が不活性状態から活性状態へ遷移したときに、内部電源電圧Ｖpp-intの復帰応答が悪化する。従って、設定電圧Ｖsetは、基準電圧Ｖrefと同じか、それよりも幾分高めに設定されることが好ましい。勿論、リーク電流が充分に低く抑えることができるのであれば、設定電圧Ｖsetは、基準電圧Ｖrefより低くてもかまわない。
【００３７】
次に、ＶＣ回路１００が、再度、活性状態（図５に示すＡ２）に復活したときの動作を説明する。制御信号発信源の電圧Ｖdc-enがハイになる。トランジスタＮ１０〜Ｎ３０がオン状態になり、トランジスタＰ１０およびスイッチＳＷがオフ状態になる。それにより、比較器ＡＭＰが起動し、その結果、モニタ電圧Ｖmonが、設定電圧Ｖsetから定電圧Ｖrefに復活する。
【００３８】
本実施形態によれば、設定電圧Ｖsetと定電圧Ｖrefとの差を小さくすることができる。従って、モニタ電圧Ｖmonは、短時間で設定電圧Ｖsetから定電圧Ｖrefへ復帰する。それによって、内部電源電圧Ｖpp-intは、Ｖpp-setから外れることなく定常状態を維持することができる。即ち、ＶＣ回路１００が不活性状態から活性状態へ遷移したときの過渡応答時間が短い。
【００３９】
本実施形態において、設定電圧Ｖsetは、グランドＧＮＤの電圧よりも高く、かつ定電圧Ｖrefよりも低い電圧である。しかし、設定電圧Ｖsetは定電圧Ｖrefに等しいことが好ましい。それによって、ＶＣ回路１００が活性状態および不活性状態のいずれの場合においても、モニタ電圧Ｖmonは定電圧Ｖrefになる。よって、ＶＣ回路１００が不活性状態から活性状態に遷移したときに、モニタ電圧Ｖmonは変動することがなく、ＶＣ回路１００の復活応答の特性がさらに向上する。尚、モニタ電圧Ｖmonが定電圧Ｖrefに等しい場合には、比較器ＡＭＰの第１の入力部および第２の入力部に同電位の信号が入力される。一般に、これは、ＶＣ回路１００が不活性状態のときに、比較器ＡＭＰに発散などの誤動作をもたらす原因となる。しかし、本実施形態によれば、ＶＣ回路１００が不活性状態のときに比較器ＡＭＰがトランジスタＮ２０により外部電圧源から切断される。よって、モニタ電圧Ｖmonが定電圧Ｖrefに等しくても比較器ＡＭＰは誤動作を起こさない。
【００４０】
本実施形態によれば、ＶＣ回路１００が不活性状態のときには、設定電圧ＶsetがトランジスタＮ１０へバックバイアスとして印加される。従って、この設定電圧Ｖsetを高くすることによって、トランジスタＮ１０の閾値電圧が高くなり、リーク電流が減少する。その結果、内部電源電圧Ｖpp-intの低下がＶＣ回路１００の不活性時において抑制され得る。
【００４１】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った電源昇圧回路のブロック図である。第２の実施形態による電源昇圧回路は、図１に示す電圧変換回路ＶＣｓを有さず、それに代えてキャパシタＣｓを出力端子とグランドとの間に有する。第２の実施形態による電源昇圧回路の他の構成は、第１の実施形態による電源昇圧回路の構成と同様でよい。
【００４２】
電圧変換回路ＶＣａの待機時において、キャパシタＣｓは内部電源電圧Ｖpp-intを保持しかつ安定化させるために設けられている。従って、キャパシタＣｓが設けられている場合には、電圧変換回路ＶＣｓは不要である。ただし、電圧変換回路ＶＣｓが設けられている場合であっても、内部電源電圧Ｖpp-intの安定化のために、キャパシタＣｓは設けられていることが好ましい（図１参照）。
【００４３】
電圧変換回路ＶＣａは、図２に示す構成と同様であり、モニタ電圧Ｖｍｏｎおよび内部電源電圧Ｖpp-intの動作は、図５に示す動作と同様でよい。
【００４４】
第２の実施形態によれば、電圧変換回路ＶＣｓに代えてキャパシタＣｓを有するため、装置全体のサイズが小さくなる。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【図面の簡単な説明】
【００４５】
【図１】スタンドバイ機能を具備した電源昇圧回路のブロック図。
【図２】本発明に係る実施形態に従った電圧変換回路ＶＣａの回路図。
【図３】昇圧回路１０の内部構成を示す回路図。
【図４】スイッチＳＷの実施形態の回路図。
【図５】ＶＣ回路１００が活性状態と不活性状態との間を遷移したときの内部電源電圧Ｖpp-intおよびモニタ電圧Ｖmonを示すグラフ。
【図６】本発明に係る第２の実施形態に従った電源昇圧回路のブロック図。
【符号の説明】
【００４６】
１００…ＶＣ回路
Ｐ１０、Ｐ２０、Ｐ３０…ＰＭＩＳトランジスタ
Ｎ１０、Ｎ２０…ＮＭＩＳトランジスタ
Ｒ１０、Ｒ２０…抵抗器
ＡＭＰ…比較器
ＳＷ…スイッチ
ＧＮＤ…グランド
Ｖref…定電圧
Ｖｃｃ…外部電圧源電圧
Ｖpp-int…内部電源電圧
Ｖset…設定電圧
Ｖdc-en…制御信号
Ｖmon…モニタ電圧
【図１】
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【図２】
2007325468.tif 000004
【図３】
2007325468.tif 000005
【図４】
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【図５】
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【図６】
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