(57)【要約】【課題】  配線に必要な空間を確保しつつ、高速の伝送信号を減衰少なく配線上に流すことができる半導体装置を提供する。【解決手段】  シリコン基板１上に、第１のＭＯＳ型トランジスタ２、第２のＭＯＳ型トランジスタ３、配線部４、第１のゲートコントロール回路５、第２のゲートコントロール回路６、及び層間絶縁膜１３を有する半導体装置である。  第１のＭＯＳ型トランジスタ２の第１のドレイン９と、第２のＭＯＳ型トランジスタ３の第２のソース１０は、配線部４を介して接続されている。  また、配線部４の下のシリコン基板１上には、凹部２０が形成されている。凹部２０は、シリコン基板１を所定の深さまで掘り下げて形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数の素子形成領域と、
前記複数の素子形成領域同士を接続する配線部とを備え、
前記配線部の下方に形成され、前記配線部を用いて接続されている前記素子形成領域の表面より低い位置に表面を有する凹部が、前記半導体基板上に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された複数の素子形成領域と、
前記複数の素子形成領域同士を接続する配線部と、
前記配線部の下方に形成され、前記半導体基板の抵抗率よりも高い抵抗率を有する抵抗負荷部とを具備したことを特徴とする半導体装置。
【請求項３】
前記半導体基板の抵抗率よりも高い抵抗率を有する抵抗負荷部が、前記凹部の底面に接して形成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作用半導体装置に関する。
【背景技術】
【０００２】
近年では、半導体装置の製造プロセスの最小線幅が微細化し、絶縁膜厚が薄くなってきたことに加え、半導体装置上の伝送信号が高速化・高周波数化したことによって、寄生素子の影響による伝送信号の劣化が顕著に見られるようになってきた。
【０００３】
これまでも、寄生素子の影響を低減する手段として、例えば、配線と基板との間の層間絶縁膜として低誘電率の絶縁物を用いている。また、配線と基板との間の絶縁膜の厚さを厚くすること、すなわち、配線と半導体基板との距離を大きく設定するといった提案もなされている（例えば、特許文献１、特許文献２参照。）。
【０００４】
しかし、いずれの方法も、寄生素子の影響を下げる効果はあるものの、配線に必要な空間の高さが高くなるため、最小線幅が微細化した製造プロセスに適さないという課題がある。
【特許文献１】特開２００２−５７２１５号公報
【特許文献２】特開平５−２１１２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、配線に必要な空間を確保しつつ、寄生素子の影響を低減させる半導体装置を提供することを目的とする。  
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様による半導体装置は、
半導体基板と、
前記半導体基板上に形成された複数の素子形成領域と、
前記複数の素子形成領域同士を接続する配線部とを備え、
前記配線部の下方に形成され、前記配線部を用いて接続されている前記素子形成領域の表面より低い位置に表面を有する凹部が、前記半導体基板上に形成されている。
【発明の効果】
【０００７】
本発明の半導体装置によれば、特に最小線幅が微細化した製造プロセスを用いた場合でも配線に必要な空間を確保しつつ、寄生素子の影響を低減させる半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
（実施例１）
本発明の実施例１に係る半導体装置について、図１乃至図４を用いて説明する。
【０００９】
図１は、本実施例の半導体装置を図３に示すＡ−Ａ’面で見た断面図である。図２は、本実施例の半導体装置を上面から見た図である。図３は、図２の半導体装置の一部を拡大した図である。
【００１０】
図１乃至図３に示すように、本実施例の半導体装置は、半導体基板、例えばシリコン基板１上に、第１のＭＯＳ型トランジスタ２、第２のＭＯＳ型トランジスタ３、配線部４、第１のゲートコントロール回路５、第２のゲートコントロール回路６、及び層間絶縁膜１３を有する。
【００１１】
第１のＭＯＳ型トランジスタ２と第２のＭＯＳ型トランジスタ３は、シリコン基板１上に形成された素子形成領域であり、トランジスタ機能を有する。
【００１２】
トランジスタ２は、第１のソース７、第１のゲート８、及び第１のドレイン９を有する。トランジスタ３は、第２のソース１０、第２のゲート１１、及び第２のドレイン１２を有する。
【００１３】
第１のゲートコントロール回路５は第１のゲート８に接続され、トランジスタ２をオンオフ制御する。第２のゲートコントロール回路６は第２のゲート１１に接続され、トランジスタ３をオンオフ制御する。
【００１４】
第１のドレイン９と第２のソース１０は、配線部４を介して接続されている。第１のソース７と第２のドレイン１２は、図３には図示されていない配線を介して、図３には図示されていない他の素子に接続されている。
【００１５】
本実施例の半導体装置では、配線部４の幅Ｗは９０ｎｍ、第１のドレイン９と第２のソース１０との間隔Ｄはおよそ４００ｎｍである。
【００１６】
配線部４の下のシリコン基板１上には、凹部２０が形成されている。凹部２０は直線状の溝形状である。凹部２０の幅は、配線部４の幅Ｗとほぼ等しく、およそ同様９０ｎｍである。凹部２０の長さは、第１のドレイン９と第２のソース１０との間隔Ｄにほぼ等しく、およそ４００ｎｍである。凹部２０の深さは、第１のドレイン９や第２のソース１０の深さにほぼ等しく、およそ２５ｎｍである。凹部２０は、例えば異方性エッチングを用いて、シリコン基板１を所定の深さまで掘り下げて形成される。
【００１７】
シリコン基板１の表面と配線部４の下部との間隔ｄ０はおよそ２５０ｎｍ、シリコン基板１上の凹部２０の底部と配線部４の下部との間隔ｄ１はおよそ２７５ｎｍである。
【００１８】
次に、凹部２０の効果について、図４と数式を用いて説明する。
【００１９】
図４は、伝送信号が、第１のドレイン９から第２のソース１０へ、配線部４上を流れた場合の寄生素子を等価回路で示した図である。伝送信号は、配線部４上の入力端子３０から出力端子３１の方向に流れる。
【００２０】
配線部４は、抵抗値Ｒ１の第１の抵抗成分３３で示される。配線部４の下部と凹部２０の底面との間は、容量Ｃ１の第１のキャパシタ成分３４で示される。シリコン基板１は、抵抗値Ｒ２の第２の抵抗成分３５で示される。
【００２１】
キャパシタの電極の面積をｓ、キャパシタの電極の間隔をｄ、キャパシタの電極間を満たす誘電体の誘電率をεとすると、キャパシタの容量Ｃは、
Ｃ＝ε×（ｓ／ｄ）  の式で表される。すなわち、キャパシタの容量は電極間の間隔に反比例する。
【００２２】
本実施例の半導体装置では、凹部２０が形成されているため、配線部４の下部とシリコン基板１の表面との間隔ｄ０に比べて、配線部４の下部と凹部２０の底面との間隔ｄ１が、ｄ０を基準にしておよそ１０％長い。その結果、凹部２０が形成されていない場合のキャパシタ容量をＣ０とすると、ｄ１がｄ０に比べて１０％長いことから逆数を計算すると、第１のキャパシタ成分３４の容量Ｃ１はＣ０に比べて９％小さくなる。
【００２３】
次に、図４に示すように、配線部４上を伝送信号が流れる際に、入力端子３０に印加される電圧をＶｉｎ、出力端子３１から出力される電圧をＶｏｕｔとした場合、寄生素子で構成された等価回路はローパスフィルタとなる。すなわち、Ｖｉｎはローパスフィルタの影響を受けて減衰し、Ｖｏｕｔとなる。
【００２４】
このローパスフィルタの伝達関数をＨ１とすると、Ｈ１＝Ｖｏｕｔ／Ｖｉｎで表される。ここで、伝達関数の分母が零になる周波数が、カットオフ周波数となる。カットオフ周波数をＦｐと定義すると、本実施例の半導体装置におけるＦｐは以下の値となる。
【００２５】
１
Ｆｐ    ＝  ────────────    ………（１）
２πＣ１（Ｒ１＋Ｒ２）
式（１）に基づき、カットオフ周波数Ｆｐは容量Ｃ１に反比例する。すなわち、容量Ｃ１が小さくなるに従い、カットオフ周波数Ｆｐが大きくなる。これは、Ｆｐが高周波側に延びることを意味する。
【００２６】
ここで、伝送信号を矩形波とすると、一般に、伝送信号が高速になるに従い、サンプリング時間を確保するために、信号の立ち上がり時間及び立ち下がり時間は早くなる必要がある。伝送信号の立ち上がり及び立ち下がり時間が早くなることは、伝送信号に含まれる周波数成分が高周波側に延びることを意味する。すなわち、伝送信号が高速になるに従い、高周波側に延びた周波数成分に至るまで配線部４上を流れる必要がある。
【００２７】
本実施例の半導体装置では、第１のキャパシタ成分３４の容量Ｃ１が、凹部２０が形成されない場合に比べて９％程度小さい。従って、式（１）に基づき、カットオフ周波数がおよそ１０％程度大きくなる。つまり、配線部４上を流れる周波数成分が、およそ１０％程度、高周波信側に延びる。その結果、配線部４上を、凹部２０が形成されていない場合に比べて高速の伝送信号が流れる。
【００２８】
以上に説明した通り、本実施例の半導体装置では、シリコン基板１を掘り下げる構造であるため、例えば層間絶縁膜を通常形成される高さを超えて積み上げる必要がない。したがって、特に最小線幅が微細化した製造プロセスに適している。
【００２９】
また、凹部２０は、例えば、異方性エッチング技術を用いて、例えば、素子分離領域と同時に形成されるなど、他の製造工程と同時に形成可能である。従って、所定の製造プロセスの工数に工数追加をすることなく実現可能である。
【００３０】
容量Ｃ１は、凹部２０の深さに応じて、その値を変えることが可能である。従って、本実施例の半導体装置では、容量Ｃ１の値が、凹部２０がない場合に比べて９％下がる構造としたが、その他の任意の容量値を取ることが可能である。
【００３１】
本実施例の半導体装置では、凹部２０の形状が直線状の溝形状である例を示したが、凹部２０が配線部４の下方にシリコン基板１よりも掘り下げて形成され、同様の効果が得られるのであれば、任意の形状も可能である。
【００３２】
本実施例の半導体装置では、凹部２０の幅が配線部４の幅Ｗとほぼ等しく、凹部２０の長さが第１のドレイン９と第２のソース１０との間隔Ｄとほぼ等しい例を示したが、凹部２０が配線部４の下方にシリコン基板１よりも掘り下げて形成され、同様の効果が得られるのであれば、本実施例の半導体装置よりも広い幅や狭い幅や、長さが短い形状も可能である。
【００３３】
（実施例２）
本発明の実施例２に係る半導体装置ついて、図２、図３、図５、図６を用いて説明する。
【００３４】
図５は、本実施例の半導体装置を図３に示すＡ−Ａ’面で見た断面図である。図２は、本実施例の半導体装置を上面から見た図である。図３は、図２の半導体装置の一部を拡大した図である。
【００３５】
図２、図３、及び図５に示すように、本実施例の半導体装置は、実施例１と同様に、シリコン基板１上に、第１のＭＯＳ型トランジスタ２、第２のＭＯＳ型トランジスタ３、配線部４、第１のゲートコントロール回路５、第２のゲートコントロール回路６、及び層間絶縁膜１３を有する。これらの回路の構成については、実施例１と同様なので省略する。
【００３６】
配線部４の下のシリコン基板１上には窪みが設けられ、窪みの中に抵抗負荷部２１が形成されている。抵抗負荷部２１は配線部４に沿って形成された抵抗領域である。この抵抗負荷部２１の上面は、シリコン基板１の上面と同一の平面にある。
【００３７】
抵抗負荷部２１の幅は、配線部４の幅Ｗとほぼ等しく、およそ９０ｎｍである。またその長さは、第１のドレイン９と第２のソース１０との間隔Ｄにほぼ等しく、およそ４００ｎｍである。またその厚さは、第１のドレイン９や第２のソース１０の深さにほぼ等しく、およそ２５ｎｍである。
【００３８】
抵抗負荷部２１は、シリコン基板１の抵抗率より高い抵抗率を有する領域である。本実施例の半導体装置では、シリコン基板１はＰ型シリコンであり、シリコン基板１の抵抗率は１００Ω・ｃｍであり、抵抗負荷部２１の抵抗率は１０４Ω・ｃｍである。
【００３９】
抵抗負荷部２１は、例えば、シリコン基板１をエッチングし絶縁物や高負荷物質で埋める方法で形成される。また、シリコン基板１に高抵抗物質をイオン埋め込み方式を用いて直接ドーピングし、アニールする方法でも形成可能である。
【００４０】
次に、抵抗負荷部２１の効果について、図６と数式を用いて説明する。
【００４１】
図６は、伝送信号が、第１のドレイン９から第２のソース１０へ、配線部４上を流れた場合の寄生素子を等価回路で示した図である。伝送信号は、配線部４上の入力端子３０から出力端子３１の方向に流れる。
【００４２】
配線部４は抵抗値Ｒ１の第１の抵抗成分３３で示される。配線部４とシリコン基板１との間は、容量Ｃ２の第２のキャパシタ成分３６で示される。抵抗負荷部２１を有するシリコン基板１は、抵抗値Ｒ３の第３の抵抗成分３７で示される。
【００４３】
次に、配線部４を介して第１のドレイン９から第２のソース１０へ信号が流れる場合に、配線部４に印加される電圧をＶｉｎ、配線部４から出力される電圧をＶｏｕｔとした場合、この寄生素子で構成された等価回路は、実施例１と同様にローパスフィルタとなる。
【００４４】
図６に示すように、入力端子３０に印加される電圧をＶｉｎ、出力端子３１から出力される電圧をＶｏｕｔとした場合、寄生素子で構成された等価回路はローパスフィルタとなる。すなわち、Ｖｉｎはローパスフィルタの影響を受けて減衰し、Ｖｏｕｔとなる。
【００４５】
本実施例の半導体装置におけるローパスフィルタの伝達関数Ｈ２とすると、Ｈ２＝Ｖｏｕｔ／Ｖｉｎで表される。ここで、ｆを周波数、ω＝２πｆ、ｓ＝ｊωと定義すると、Ｈ２（ｓ）は次の通りに算出される。
【００４６】
Ｖｏｕｔ            １＋ｓＣ２Ｒ３
Ｈ２（ｓ）＝  ──────  ＝  ───────────  …（２）
Ｖｉｎ          １＋ｓＣ２（Ｒ１＋Ｒ３）
このとき、実施例１で説明したカットオフ周波数Ｆｐを超えた高周波領域では、容量Ｃ２のインピーダンス１／ｓＣ２は零で近似できるため、Ｖｏｕｔは以下の値となる。
【００４７】
Ｒ３
Ｖｏｕｔ  ＝  ──────  ・  Ｖｉｎ      ………（３）
Ｒ１＋Ｒ３
式（３）で示されるように、ＶｏｕｔはＶｉｎを、第１の抵抗成分３３と第３の抵抗成分３７とで分圧した結果となる。つまり、第３の抵抗成分３７が大きくなるに従い、Ｖｏｕｔが増えていく。
【００４８】
本実施例の半導体装置では、抵抗負荷部２１がない場合に比べて、第３の抵抗成分３７の抵抗値Ｒ３が大きくなるため、カットオフ周波数を超えた高周波領域において、Ｖｏｕｔが大きくなる。つまり、配線部４上に高周波成分が流れやすくなり、抵抗負荷部２１がない場合に比べて高速の伝送信号が少ない減衰で伝達される。
【００４９】
また、本実施例の半導体装置は、カットオフ周波数を超えた高周波領域において、伝達信号の周波数成分をさらに流れやすくすることができる。
【００５０】
本実施例の半導体装置では、シリコン基板１に抵抗負荷部２１を埋め込む構造であるため、例えば層間絶縁膜を通常形成される高さを超えて積み上げする必要がない。したがって、特に最小線幅が微細化した製造プロセスに適している。
【００５１】
また、抵抗負荷部２１は、例えば、異方性エッチング技術やイオン埋め込み方式を用いて、例えば、素子分離領域と同時に形成されるなど、他の製造工程と同時に形成可能である。従って、所定の製造プロセスの工数に工数追加をすることなく実現可能である。
【００５２】
また、抵抗負荷部２１の抵抗率は、例えば、使用する高負荷物質の材料や抵抗負荷部２１の形状を変えることで、その値を変えることが可能である。従って、本実施例の半導体装置では、抵抗負荷部２１の抵抗率を１０４Ω・ｃｍとしたが、その他の任意の値をとることが可能である。
【００５３】
本実施例の半導体装置では、抵抗負荷部２１が配線部４に沿って形成されている例を示したが、抵抗負荷部２１が配線部４の下方に形成され、同様の効果が得られるのであれば、その他の任意の形状も可能である。
【００５４】
本実施例の半導体装置では、抵抗負荷部２１の幅が配線部４の幅Ｗとほぼ等しく、抵抗負荷部２１の長さが第１のドレイン９と第２のソース１０との間隔Ｄとほぼ等しい例を示したが、抵抗負荷部２１が配線部４の下方に形成され、同様の効果が得られるのであれば、本実施例の半導体装置よりも広い幅や狭い幅や、長さが短い形状も可能である。
【００５５】
また、本実施例では、抵抗負荷部２１をシリコン基板１に埋め込む構成の例を示したが、シリコン基板１上に凹部を形成し、抵抗負荷部２１を堆積させる構成も可能である。
【００５６】
（実施例３）
本発明の実施例３に係る半導体装置について、図２、図３、図７、図８を用いて説明する。
【００５７】
図７は、本実施例の半導体装置を図３に示すＡ−Ａ’面で見た断面図である。図２は、本実施例の半導体装置を上面から見た図である。図３は、図２の半導体装置の一部を拡大した図である。
【００５８】
図２、図３、及び図７に示すように、本実施例の半導体装置は、実施例１と同様に、シリコン基板１上に、第１のＭＯＳ型トランジスタ２、第２のＭＯＳ型トランジスタ３、配線部４、第１のゲートコントロール回路５、第２のゲートコントロール回路６、及び層間絶縁膜１３を有する。これらの回路の構成については、実施例１と同様なので省略する。
【００５９】
配線部４の下のシリコン基板１上には、凹部２０が形成されている。凹部２０は、実施例１と同様に、直線状の溝形状であり、幅がおよそ９０ｎｍ、長さがおよそ４００ｎｍ、深さがおよそ２５ｎｍである。
【００６０】
また、凹部２０の底部には、抵抗負荷部２３が形成されている。抵抗負荷部２３は、実施例２で説明した抵抗負荷部２１と同様に、配線部４に沿って形成され、シリコン基板１の抵抗率より高い抵抗率を有する抵抗領域である。抵抗負荷部２３は、その幅がおよそ９０ｎｍ、長さがおよそ４００ｎｍ、厚さがおよそ２５ｎｍである。
【００６１】
本実施例の半導体装置では、シリコン基板１はＰ型シリコンであり、シリコン基板１の抵抗率は１００Ω・ｃｍであり、抵抗負荷部２３の抵抗率は１０４Ω・ｃｍである。
【００６２】
凹部２０は、実施例１と同様に、例えば異方性エッチングを用いて、シリコン基板１を所定の深さまで掘り下げて形成される。
【００６３】
また、抵抗負荷部２３は、凹部２０が形成された後に、例えば、凹部２０の下のシリコン基板１をエッチングし絶縁物や高負荷物質で埋める方法で形成される。また、シリコン基板１に高抵抗物質をイオン埋め込み方式を用いて直接ドーピングし、アニールする方法でも形成可能である。
【００６４】
実施例１と同様に、シリコン基板１と配線部４の下部との間隔ｄ０はおよそ２５０ｎｍ、シリコン基板１と凹部２０の底部との間隔ｄ１はおよそ２７５ｎｍである。
【００６５】
次に、凹部２０と抵抗負荷部２３の効果について、図８と数式を用いて説明する。
【００６６】
図８は、伝送信号が、第１のドレイン９から第２のソース１０へ、配線部４上を流れた場合の寄生素子を等価回路で示した図である。伝送信号は、配線部４上の入力端子３０から出力端子３１の方向に流れる。
【００６７】
配線部４は抵抗値Ｒ１の第１の抵抗成分３１で示される。配線部４とシリコン基板１との間は、容量Ｃ１の第１のキャパシタ成分３４で示される。抵抗負荷部２３を有するシリコン基板１は、抵抗値Ｒ３の第３の抵抗成分３７で示される。
【００６８】
次に、配線部４を介して第１のドレイン９から第２のソース１０へ伝送信号が流れる場合に、配線部４に印加される電圧をＶｉｎ、配線部４から出力される電圧をＶｏｕｔとした場合、この寄生素子で構成された等価回路は、実施例１及び実施例２と同様にローパスフィルタとなる。
【００６９】
本実施例の半導体装置では、第１のキャパシタ成分３４の容量Ｃ１が、凹部２０が形成されない場合に比べて９％程度小さい。従って、実施例１で説明した通り、配線部４上を、凹部２０が形成されていない場合に比べて高速の伝送信号が流れる。
【００７０】
また、本実施例の半導体装置では、抵抗負荷部２３がない場合に比べて、第３の抵抗成分３７の抵抗値Ｒ３が大きくなる。従って、実施例２で説明した抵抗負荷部２１の効果と同様に、カットオフ周波数を超えた高周波領域において、配線部４上に高周波成分が流れやすくなり、抵抗負荷部２３がない場合に比べて高速の伝送信号が少ない減衰で伝達される。
【００７１】
以上に説明した通り、本実施例の半導体装置は、カットオフ周波数を超えた高周波領域において、高速の伝送信号が少ない減衰で伝達される。また、カットオフ周波数が高周波側に延びている。すなわち、本実施例の半導体装置は、配線部４上に高周波成分が流れやすくすることが可能である。
【００７２】
本実施例の半導体装置では、凹部２０を形成するためにシリコン基板１を掘り下げる構造であるため、例えば層間絶縁膜を通常形成される高さを超えて積み上げる必要がない。また、抵抗負荷部２３についても、凹部２０の底部に埋め込む構造で形成されるため、例えば層間絶縁膜を通常形成される高さを超えて積み上げる必要がない。したがって、特に最小線幅が微細化した製造プロセスに適している。
【００７３】
本実施例の半導体装置では、凹部２０や抵抗負荷部２３は、例えば、異方性エッチング技術やイオン埋め込み方式を用いて、例えば、素子分離領域と同時に形成されるなど、他の製造工程と同時に形成可能である。従って、実施例１や実施例２と同様に、他の工程と同時に形成されるので、所定の製造プロセスの工数に工数追加をすることなく形成可能である。
【００７４】
また、実施例１と同様に、容量Ｃ１は、凹部２０の深さに応じて、その値を変えることが可能である。従って、本実施例の半導体装置では、容量Ｃ１の値が、凹部２０がない場合に比べて９％下がる構造としたが、その他の任意の容量値を取ることが可能である。
【００７５】
また、実施例２と同様に、抵抗負荷部２３の抵抗率は、例えば、使用する高負荷物質の材料や抵抗負荷部２３の形状を変えることで、その値を変えることが可能である。従って、本実施例の半導体装置では、抵抗負荷部２３の抵抗率を１０４Ω・ｃｍとしたが、その他の任意の値をとることが可能である。
【００７６】
本実施例の半導体装置では、凹部２０の形状が直線状の溝形状である例を示したが、凹部２０が配線部４の下方にシリコン基板１よりも掘り下げて形成され、同様の効果が得られるのであれば、任意の形状も可能である。
【００７７】
本実施例の半導体装置では、凹部２０の幅が配線部４の幅Ｗとほぼ等しく、凹部２０の長さが第１のドレイン９と第２のソース１０との間隔Ｄとほぼ等しい例を示したが、凹部２０が配線部４の下方にシリコン基板１よりも掘り下げて形成され、同様の効果が得られるのであれば、本実施例の半導体装置よりも広い幅や狭い幅や、長さが短い形状も可能である。
【００７８】
本実施例の半導体装置では、抵抗負荷部２３が配線部４に沿って形成されている例を示したが、抵抗負荷部２３が配線部４の下方に形成され、同様の効果が得られるのであれば、その他の任意の形状も可能である。
【００７９】
本実施例の半導体装置では、抵抗負荷部２３の幅が配線部４の幅Ｗとほぼ等しく、抵抗負荷部２３の長さが第１のドレイン９と第２のソース１０との間隔Ｄとほぼ等しい例を示したが、抵抗負荷部２３が配線部４の下方に形成され、同様の効果が得られるのであれば、本実施例の半導体装置よりも広い幅や狭い幅や、長さが短い形状も可能である。
【００８０】
また、本実施例では、抵抗負荷部２３を凹部２０の底面にシリコン基板１に埋め込む構成の例を示したが、凹部２０の底面を掘って、抵抗負荷部２１を堆積させる構成も可能である。
【００８１】
（その他の実施の形態）
本発明の実施例１乃至実施例３に係る半導体装置では、図１乃至図８に示すように、図中左から右方向に向かって、第１のソース７、第１のドレイン９、第２のソース１０、及び、第２のドレイン１２の順に形成されているが、このソースとドレインを入れ換えた構成も可能である。すなわち、左から右方向に、第１のドレイン９、第１のソース７、第２のドレイン１２、及び、第２のソース１０の順に形成される構造も可能である。
【００８２】
本発明の実施例１乃至実施例３に係る半導体装置では、ＭＯＳ型トランジスタの例を示したが、例えば、トレンチ構造を有するキャパシタやバイポーラトランジスタを用いた構成も可能である。
【００８３】
本発明の実施例１乃至実施例３に係る半導体装置は、層間絶縁膜１３を有しているが、この層間絶縁膜１３をさらに低誘電率の物質に代えることで、第１のキャパシタ成分３４の容量Ｃ１と第２のキャパシタ成分３６の容量Ｃ２を、さらに下げる構成も可能である。
【００８４】
本発明の実施例１乃至実施例３に係る半導体装置は、凹部２０、抵抗負荷部２１、及び抵抗負荷部２３を、シリコン基板１上に形成しているが、配線部４の下に設けるのであれば、例えば、半導体基板中のＰ型ウェル上やＮ型ウェル上などの領域に形成する構成も可能である。
【００８５】
本発明の実施例１乃至実施例３に係る半導体装置は多層配線構造であり、本実施例の半導体装置では配線部４のみ図示しているが、配線部４の上部には図示されていない配線部を有する構成も可能である。
【００８６】
本発明の実施例１乃至実施例３に係る半導体装置は、配線部４はアルミニウムや銅アルミ配線やカッパー配線の他、任意の配線材料を有する構成も可能である。
【００８７】
本発明の実施例１乃至実施例３に係る半導体装置では、例えば、配線部４や凹部２０の幅や長さを示したが、例えば使用する製造プロセスの世代や用いられる回路に応じてその他の値をとる構成も可能である。
【００８８】
上記に示す通り、本発明は実施の形態を用いて説明したが、この開示の一部をなす論述及び図面は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を上記に説明した形態に限定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【図面の簡単な説明】
【００８９】
【図１】実施例１の半導体装置を図３に示すＡ−Ａ’面で見た断面図である。
【図２】本発明の半導体装置を上面から見た図である。
【図３】図２の半導体装置の一部を拡大した図である。
【図４】実施例１の半導体装置の寄生素子を等価回路で示した図である。
【図５】実施例２の半導体装置を図３に示すＡ−Ａ’面で見た断面図である。
【図６】実施例２の半導体装置の寄生素子を等価回路で示した図である。
【図７】実施例３の半導体装置を図３に示すＡ−Ａ’面で見た断面図である。
【図８】実施例３の半導体装置の寄生素子を等価回路で示した図である。
【符号の説明】
【００９０】
１  シリコン基板
２  第１のＭＯＳ型トランジスタ
３  第２のＭＯＳ型トランジスタ
４  配線部
５  第１のゲートコントロール回路
６  第２のゲートコントロール回路
７  第１のソース
８  第１のゲート
９  第１のドレイン
１０  第２のソース
１１  第２のゲート
１２  第２のドレイン
１３  層間絶縁膜
２０  凹部
２１、２３  抵抗負荷部
３０  入力端子
３１  出力端子
３３  第１の抵抗成分
３４  第１のキャパシタ成分
３５  第２の抵抗成分
３６  第２のキャパシタ成分
３７  第３の抵抗成分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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