(57)【要約】【課題】ゲート電極とコンタクトパッドとの短絡を防止する半導体装置の自己整列コンタクト形成方法を提供する。【解決手段】半導体基板上に第１導電層及び第１絶縁層を順序に形成する段階と、絶縁層パターン及び導電層パターンを形成する段階と、第２絶縁層を形成する段階と、第２絶縁層上に層間絶縁膜を形成する段階と、層間絶縁膜上にオープン領域を有するマスクパターンを形成する段階と、導電層パターンの間の活性領域の一部が露出されるときまで層間絶縁膜及び第２絶縁層を順序にエッチングしてコンタクトホール及びスペーサを同時に形成し、スペーサは導電層パターンと絶縁層パターンの両側壁に形成され、コンタクトホールはスペーサとその隣接のスペーサとの間に形成される段階と、マスクパターンを除去する段階と、コンタクトホールに第２導電層を充填する段階とを含むことを特徴とする。【選択図】図４
2007329501.tif 000002
【特許請求の範囲】
【請求項１】
順序に積層されたゲート電極及びゲートマスクを備えながら、半導体基板の活性領域を横切る対のゲートパターンを形成する段階と、
前記ゲートパターンが形成された結果物上に絶縁層及び層間絶縁膜を順序に形成する段階と、
前記層間絶縁膜上に、前記活性領域上で前記層間絶縁膜の上部面を露出させるオープン領域を有するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクで使用して前記層間絶縁膜及び前記絶縁層を異方性エッチングすることにより、前記ゲートパターンの間の半導体基板を露出させるコンタクトホール及び前記ゲートパターンの側壁に配置されるスペーサを一緒に形成する段階と、
前記フォトレジストパターンを除去する段階と、
前記コンタクトホールを充填する導電層を形成する段階と、
前記ゲートマスクが露出されるまで前記導電層及び前記層間絶縁膜を一緒に平坦化エッチングすることにより、前記ゲートパターンによりノード分離されるコンタクトパッドを形成する段階を含む半導体装置の自己整列コンタクト形成方法。
【請求項２】
前記絶縁層及び前記ゲートマスクは前記層間絶縁膜に対してエッチング選択性を有する絶縁性物質に形成されることを特徴とする請求項１に記載の半導体装置の自己整列コンタクト形成方法。
【請求項３】
前記対のゲートパターンは前記活性領域を横切ることにより、一つの前記活性領域は前記対のゲートパターンにより露出される三つの領域を含み、
一つの前記コンタクトホールは前記対のゲートパターンにより露出される前記活性領域の三つの部分を同時に露出させるように形成されることを特徴とする請求項１に記載の半導体装置の自己整列コンタクト形成方法。
【請求項４】
一つの前記オープン領域は一つの前記活性領域全体の上部で前記層間絶縁膜の上部面を露出させるように形成され、
一つの前記コンタクトホールは一つの前記活性領域全体のような広さを有するように形成されることを特徴とする請求項１に記載の半導体装置の自己整列コンタクト形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは半導体メモリ装置の自己整列コンタクトパッド（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ  ｐａｄ）の形成方法に関するものである。
【背景技術】
【０００２】
半導体素子が高集積化されることによって、ギガビットＤＲＡＭ（ｇｉｇａ  ｂｉｔ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）時代を迎えるようになる。しかし、ギガビットＤＲＡＭ時代に入りながら素子の大きさが０．１８μｍ以下の線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）で形成されることによって、素子と素子、そして層と層を連結するコンタクトホールの大きさと誤整列マージン（ｍｉｓａｌｉｇｎｍｅｎｔ  ｍａｒｇｉｎ）は共に減少された。
【０００３】
このような問題点を解決するため、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で制作されるコンタクトホールの大きさを減少し、フォト設備上での整列の正確度を増加させることが要求される。このため、自己整列コンタクトが提案された。自己整列コンタクト長所は、フォト工程時、誤整列マージンを増加させることができ、コンタクト抵抗を減少させることができる。このような長所のため、自己整列コンタクトは、以後高集積素子に使用される重要なコンタクト形成方法の１つとされる。
【０００４】
図１は、従来半導体装置の自己整列コンタクト形成方法を説明するための断面図である。図１を参照すると、従来半導体メモリ装置の自己整列コンタクトパッド形成方法は、まず半導体基板１上に活性領域２と非活性領域を定義するため素子隔離膜３が形成される。素子隔離膜３は、一般によく知られたＬＯＣＯＳ（Ｌｃｏａｌ  Ｏｘｉｄａｔｉｏｎｏｆ  Ｓｉｌｉｃｏｎ）方法乃至浅いトレンチ隔離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）方法で形成される。
【０００５】
半導体基板１上にゲート酸化膜（未図示）が形成された後、ゲート酸化膜上にゲート電極（ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）用導電層及びゲートマスク（ｇａｔｅ  ｍａｓｋ）用絶縁層が順序に蒸着される。絶縁層は、後続工程で形成される層間絶縁膜６とエッチング選択比を有する絶縁物質、例えば窒化膜で形成される。絶縁層及び導電層が、この分野でよく知られたフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程でパターニングされて各々ゲートマスク４ｂ及びゲート電極４ａが形成される。
【０００６】
ゲート電極４ａ両側の活性領域２上にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造形成のための低濃度ソース／ドレーン不純物イオンが注入される。ゲート電極４ａ及びゲートマスク４ｂの両側壁にゲートスペーサ（ｇａｔｅ  ｓｐａｃｅｒ）５が形成される。ゲートスペーサー５も後続工程で形成される絶縁層間膜６とエッチング選択比を有する絶縁物質、例えば窒化膜で形成される。ゲートスペーサ５両側の活性領域２上に高濃度ソース／ドレーン不純物イオンが注入されてトランジスター（ｔｒａｎｓｉｓｔｏｒ）が完成される。
【０００７】
半導体基板１前面に層間絶縁膜６が蒸着され、層間絶縁膜６上に形成されたフォトレジストパターン（未図示）をマスクとして用いて層間絶縁膜６がエッチングされてコンタクトホール７ａ、７ｂが形成される。コンタクトホール７ａ、７ｂは、例えば半導体基板１の上部から見て円型乃至楕円型で形成される。コンタクトホール７ａ、７ｂが完全に充填されるように層間絶縁膜６上にポリシリコン膜が蒸着される。層間絶縁膜６の上部表面が露出されるときまで、ポリシリコン膜がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程乃至エッチバック（ｅｔｃｈ  ｂａｃｋ）工程等で平坦化エッチングされて自己整列コンタクトパッド８ａ、８ｂ、即ちストレージノードコンタクトパッド８ａ及びビットラインコンタクトパッド８ｂが各々形成される。
【０００８】
上述のような従来半導体装置の自己整列コンタクト形成方法は、コンタクトホール７ａ、７ｂを形成するためのエッチング工程のとき、ゲート電極４ａを囲んでいる絶縁物質、特にゲートスペーサ５が損われる問題が発生される。結果的に、ゲート電極４ａと自己整列コンタクトパッド８ａ、８ｂが短絡（ｓｈｏｒｔ）される問題が発生される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の諸般問題を解決するために提案されたものとして、コンタクトホールエッチング工程のとき、ゲートスペーサが損われてゲート電極と自己整列コンタクトパッドが短絡されることを防止できる半導体装置の自己整列コンタクト形成方法を提供するものである。
【課題を解決するための手段】
【００１０】
上述の目的を達成するための本発明によると、半導体装置の自己整列コンタクト形成方法は、活性領域と非活性領域とを定義して形成された素子隔離膜を有する半導体基板上に第１導電層及び第１絶縁層を形成する段階と、第１絶縁層及び第１導電層を順序に部分的にエッチングして（ｐａｒｔｉｃａｌｌｙ  ｅｔｃｈ）各々絶縁層パターン及び導電層パターンを形成する段階と、半導体基板前面に第２絶縁層を形成する段階と、第２絶縁層上に層間絶縁膜を形成する段階と、層間絶縁膜上にオープン領域を有するマスクパターンを形成する段階と、マスクパターンを使用して導電層パターンの間の活性領域の一部が露出されるときまで層間絶縁膜及び第２絶縁層を順序にエッチングしてコンタクトホール及びスペーサを同時に形成し、スペーサは、導電層パターンと絶縁層パターンの両側壁に形成され、コンタクトホールは、スペーサとその隣接のスペーサとの間に形成される段階と、マスクパターンを除去する段階と、コンタクトホールに第２導電層を充填する段階とを含む。
【００１１】
この望ましい実施形態において、マスクパターン形成前に層間絶縁膜を平坦化エッチングする段階とを付加的に含む。
【００１２】
図４を参照すると、本発明の実施形態による新たな半導体装置の自己整列コンタクト形成方法は、半導体基板前面にゲートスペーサ形成用絶縁層が蒸着された後、絶縁層上に平坦な上部表面を有する層間絶縁膜が蒸着される。層間絶縁膜及び絶縁層が部分的にエッチングされてゲート電極の間の活性領域の一部が露出されるようにコンタクトホールが形成され、同時にゲートスペーサが形成される。このような半導体装置の製造方法によって、コンタクトホールとゲートスペーサを同時に形成することによってコンタクトホール形成のためのエッチング工程のとき、ゲートスペーサが損われることが防止でき、従ってゲート電極とコンタクトパッドとの間の短絡が防止できる。
【発明の効果】
【００１３】
本発明は、コンタクトホールとゲートスペーサを同時に形成することによって、コンタクトホール形成のためのエッチング工程のときゲートスペーサが損われることが防止でき、従って、ゲート電極とコンタクトパッドとの間の短絡が防止できる効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、図２乃至図６を参照すると、本発明の実施形態を詳細に説明する。図２乃至図６は、本発明の実施形態による半導体装置の自己整列コンタクト形成方法の工程の流れ順に示す図である。図２を参照すると、本発明の実施形態による半導体メモリ装置の自己整列コンタクトパッド形成方法は、まず半導体基板１００上に活性領域１０１と非活性領域を定義するための素子隔離膜１０２が形成される。素子隔離膜１０２は、例えばＬＯＣＯＳ方法及び浅いトレンチ隔離方法のうちいずれか１つで形成される。活性領域１０１は、半導体基板１００の上部から見て、例えば、長い楕円の形態で形成される。半導体基板１００上にゲート酸化膜（未図示）を間に置いて、ゲート電極用導電層及びゲートマスク用絶縁層が順序に形成される。ゲート酸化膜は、例えば、５０Å乃至１００Åの厚さ範囲内に形成される。
【００１５】
ゲート電極用導電層は、例えばポリシリコン膜とタングステンシリサイド膜（ｔｕｎｇｓｔｅｎ  ｓｉｌｉｃｉｄｅ）が積層された多層膜で形成される。ポリシリコン膜とタングステンシリサイド膜は、各々約１０００Åの厚さを有するように形成される。ゲートマスク用絶縁層は、後続工程で形成される層間絶縁膜１０８とエッチング選択比を有する物質、例えば、シリコン窒化膜（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ  ｌａｙｅｒ）で形成される。
【００１６】
そしてシリコン窒化膜上に酸化膜がさらに形成されることができる。これは後続ゲート電極用導電層エッチングのとき、エッチングマスクとして用いるためである。ゲートマスク用絶縁層は、１０００Å乃至２０００Ａの厚さ範囲内で形成され、このときシリコン窒化膜は、約１５００Åの厚さを有するように形成され、酸化膜は、約５００Åの厚さを有するように形成される。
【００１７】
導電層及び絶縁層は、この分野でよく知られたフォトエッチング工程によってパターニングされて半導体基板１００上にゲート電極１０４ａ及びゲートマスク１０４ｂが形成される。より詳しくは、ゲートマスク用絶縁層上にフォトレジストパターン（未図示）が形成された後、これをマスクとして使用してゲートマスク用絶縁層がエッチングされてゲートマスク１０４ｂが形成される。続いて、フォトレジストパターンが除去された後、ゲートマスク１０４ｂを使用してゲート電極用導電層がエッチングされてゲート電極１０４ａが形成される。
【００１８】
ゲート電極１０４ａ両側の活性領域１０１上にＬＤＤ構造のための低濃度ソース／ドレーン不純物イオンが注入される。ゲート電極１０４ａ及びゲートマスク１０４ｂを含んで半導体基板１００前面にゲートスペーサ形成用絶縁層１０６が蒸着される。絶縁層１０６は、ゲートマスク１０４ｂと同じように、後続工程によって形成される層間絶縁膜１０８とエッチング選択比を有する物質、例えば窒化物で形成される。絶縁層１０６は、３００Å乃至１０００Åの厚さ範囲内に形成され、望ましくは、約５００Åの厚さを有するように形成される。
【００１９】
図面には図示しなかったが、コア（ｃｏｒｅ）及び周辺回路（ｐｅｒｉｐｈｅｒａｌ）領域がオープンされるようにフォトレジストパターンが形成される。このフォトレジストパターンをマスクとして用いて絶縁層１０６がエッチバック工程でエッチングされてコア及び周辺回路領域のゲートスペーサが形成される。続いて、ゲートスペーサ両側の活性領域上に高濃度ソース／ドレーン不純物イオンが注入されてコア及び周辺回路領域のトランジスターが完成される。このとき、セルアレー領域の絶縁層１０６はエッチングされず残るため、後続自己整列コンタクトエッチング工程のとき、層間絶縁膜１０８に対するエッチング阻止層（ｅｔｃｈ  ｓｔｏｐｐｉｎｇ  ｌａｙｅｒ）として使用される。
【００２０】
図３において、絶縁層１０６を含んで半導体基板１００前面に層間絶縁膜１０８が形成される。層間絶縁膜１０８は、例えば酸化膜としてボイド（ｖｏｉｄ）を発生させないフィリング（ｆｉｌｉｎｇ）特性が優れた膜質で形成される。層間絶縁膜１０８は、３０００Å乃至９０００Åの厚さ範囲内に蒸着され、望ましくは、約５０００Åの厚さを有するように蒸着される。次に、層間絶縁膜１０８は、ＣＭＰ工程乃至エッチバック工程によって平坦化エッチングされてその上部表面が平坦化され、ゲートマスク１０４ｂ上に約１０００Åの厚さｔに残すようになる。
【００２１】
層間絶縁膜１０８上にセルアレー領域の自己整列コンタクト形成領域１１１がオープンされるようにフォトレジストパターン１１０が形成される。コンタクト形成領域１１１は、各々のストレージノードコンタクト領域及びビットラインコンタクト領域である場合もあるし、ストレージノードコンタクト領域とビットラインコンタクト領域を１つにまとめたマージコンタクト領域である場合もある。ここでは、マージコンタクト領域を図示した。図７を参照すると、マージコンタクト領域の場合、例えば活性領域１０１及び非活性領域の一部を含むＴ字型で形成される。
【００２２】
Ｔ字型マージコンタクト領域の場合は、ストレージノードコンタクト領域とビットラインコンタクト領域とが別々になる場合よりも、その大きさが大きいため、コンタクト領域の大きさが小さくなるときに発生するエッチング停止現象が防止される。又、Ｋｏｈｙａｍａ等が“Ａ  Ｆｕｌｌｙ  Ｐｒｉｎｔａｂｌｅ、Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ａｎｄ  Ｐｌａｎａｒｉｚｅｄ  Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  ＤＲＡＭ  Ｃｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  １Ｇｂｉｔ  ＤＲＡＭ  ａｎｄ  Ｂｅｙｏｎｄ”、ｓｙｍｐ．ｏｎ  ＶＬＳＩ  ｔｅｃｈ．ｄｉｇｅｓｔ  ｏｆ  ｔｅｃｈｎｉｃａｌ  ｐａｐｅｒｓ、ｐｐ．１７−１８、１９９７で提案した構造よりもフォトレジストパターンが占める面積が増加されてエッチング選択比が向上される。
【００２３】
このように、コンタクトホールを完全にオープンすることができない技術的問題（ｎｏｔ−ｏｐｅｎ  ｉｓｓｕｅ）を、コンタクトホールの広さを増加させる方法で予防することができる。コンタクトホールの広さが広くなる場合、コンタクトホールを完全にオープンすることができない（ｎｏｔ−ｏｐｅｎ）問題を防止するためのオーバーエッチング（ｏｖｅｒ−ｅｔｃｈ）の必要性は減少し、このようなオーバーエッチングの減少はスペーサの損失を減らすのに寄与することができる。
【００２４】
図４において、フォトレジストパターン１１０をマスクとして用いてゲート電極１０４ａの間の活性領域１０１の一部が露出されるときまで層間絶縁膜１０８及び絶縁層１０６が順序にエッチングされてコンタクトホール１１１ａが形成される。層間絶縁膜１０８がエッチングされるときに、絶縁層１０６がエッチング停止層として用いる。一方、絶縁層１０６のエッチングでゲート電極１０４ａ及びゲートマスク１０４ｂの両側壁にセルアレー領域のゲートスペーサ１０６ａが形成される。
【００２５】
自己整列コンタクトパッドとその下部の活性領域との間の接触抵抗（ｃｏｎｔａｃｔｒｅｓｉｓｔａｎｃｅ）を減少させるために、ゲートスペーサ１０６ａ両側の活性領域上に不純物イオンが注入される。
【００２６】
最後に、フォトレジストパターン１１０が除去された後、コンタクトホール１１１ａが完全に充填されるときまで、層間絶縁膜１０８上に導電層、例えばポリシリコン１１２が蒸着される。ポリシリコン膜１１２は、３０００Å乃至７０００Åの厚さ範囲内に蒸着される。ポリシリコン膜１１２が、図５のように、層間絶縁膜１０８の上部表面が露出されるときまでＣＭＰ工程乃至エッチバック工程で平坦化エッチングされる。ポリシリコン膜１１２がＣＭＰ工程でエッチングされる場合、通常のポリシリコンエッチング用スラリー（ｓｌｕｒｒｙ）を使用して行われる。
【００２７】
次に、ゲートマスク１０４ｂの上部表面が露出されるときまで層間絶縁膜１０８及びポリシリコン膜１１２がＣＭＰ工程で平坦化エッチングされると、図６のようにストレージノードコンタクトパッド１１２ａ及びビットラインコンタクトパッド１１２ｂが互いに電気的に分離される。層間絶縁膜１０８及びポリシリコン膜１１２に対するＣＭＰ工程は、通常の酸化膜エッチング用スラリーを使用して行われる。一方、コンタクト形成領域１１１がマージコンタクト領域ではない場合、ストレージノードコンタクトパッド１１２ａ及びビットラインコンタクトパッド１１２ｂを互いに電気的に分離させるための平坦化エッチング工程は省略される。
【図面の簡単な説明】
【００２８】
【図１】従来の半導体装置の自己整列コンタクト形成方法を説明するための断面図である。
【図２】本発明の実施形態による半導体装置の自己整列コンタクト形成方法を工程の流れ順に示す図である。
【図３】本発明の実施形態による半導体装置の自己整列コンタクト形成方法を工程の流れ順に示す図である。
【図４】本発明の実施形態による半導体装置の自己整列コンタクト形成方法を工程の流れ順に示す図である。
【図５】本発明の実施形態による半導体装置の自己整列コンタクト形成方法を工程の流れ順に示す図である。
【図６】本発明の実施形態による半導体装置の自己整列コンタクト形成方法を工程の流れ順に示す図である。
【図７】マージコンタクト領域を上部から見た平面図である。
【符号の説明】
【００２９】
１，１００  半導体基板
２，１０１  活性領域
３，１０２  素子隔離膜
４ａ，１０４ａ  ゲート電極
４ｂ，１０４ｂ  ゲートマスク
５，１０６ａ  ゲートスペーサ
６，１０８  層間絶縁膜
７ａ，７ｂ，１１１ａ  ビットラインコンタクトパッド
８ａ，１１２ａ  ストレージノードコンタクトパッド
８ｂ，１１２ｂ  ビットラインコンタクトパッド
１０６  ゲートスペーサ形成用絶縁層
１１０  フォトレジストパターン
１１１  コンタクト形成領域
【図１】
2007329501.tif 000003
【図２】
2007329501.tif 000004
【図３】
2007329501.tif 000005
【図４】
2007329501.tif 000006
【図５】
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【図６】
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【図７】
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