(57)【要約】【課題】ワード線カップリング電流の影響を低減したデータセンスを可能とした半導体記憶装置を提供する。【解決手段】半導体記憶装置は、互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、前記セルアレイのワード線を駆動するロウデコーダと、前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられる。【選択図】図７
2007193854.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのワード線を駆動するロウデコーダと、
前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられる
ことを特徴とする半導体記憶装置。
【請求項２】
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記セルアレイの前記センスアンプ側のビット線端部に配置されてセンスアンプ活性化に先立って一定時間ビット線をプリチャージするための第１のビット線プリチャージ回路と、
前記セルアレイの前記センスアンプと反対側のビット線端部に配置されて、第１のビット線プリチャージ回路と同時に活性化される第２のビット線プリチャージ回路とを有する
ことを特徴とする半導体記憶装置。
【請求項３】
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記センスアンプに付属して、センスアンプ活性化前に一定時間ビット線をプリチャージするためのビット線プリチャージ回路とを有し、
データ読み出し時、前記センスアンプ活性化前に前記セルアレイのビット線方向の異なる選択領域に応じて異なるビット線プリチャージ電流が与えられる
ことを特徴とする半導体記憶装置。
【請求項４】
前記セルアレイの選択領域に応じたビット線プリチャージ電流の設定は、前記ビット線プリチャージ回路とビット線との間に介在させたトランジスタのゲート電圧制御により行われる
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記セルアレイは、複数ずつのメモリセルが直列接続されてＮＡＮＤストリングを構成する
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、複数ずつのメモリセルが直列接続されてＮＡＮＤストリングを構成するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記セルアレイのデータ書き込みを、ＮＡＮＤストリング内のビット線側のメモリセルから順に行うことにより、書き込みベリファイ読み出し時と通常読み出し時とで前記センスアンプに流入するワード線カップリング電流を揃えるようにした
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が増している。特に１つのメモリセルにおいて２ビットの情報を記憶することのできる多値技術の採用により、小さなチップ面積で、より多くの情報を記憶することを可能としている。
【０００３】
ＮＡＮＤ型はメモリセルを直列接続したＮＡＮＤストリング構造をとるためセル電流が小さく、高速なランダムアクセスには向かない。そのため通常は、データをページバッファに読み出しこれをシリアルに出力することでデータ転送レートを上げ、ＤＲＡＭなどのバッファメモリを介して高速なシステムに対応するなどしている。
【０００４】
通常、ＮＡＮＤ型フラッシュメモリのセンスアンプは、選択セルのオン／オフによってセンスアンプ内ラッチの電荷が放電される否かを利用してセルデータを読み出している。このためメモリセルにアクセスして読み出すにはマイクロ秒単位の時間が必要であった。
【０００５】
これに対して、例えば、二つのメモリセルをペアとして同時に選択して、それらのセル電流差を検出する電流検出型センスアンプを用いて高速センスを可能とするフラッシュメモリが既に提案されている（特許文献１参照）。
【０００６】
一方、微小なセル電流差を高速にセンスするセンスアンプ方式を採用した場合、ワード線立ち上げ時の容量カップリングによるビット線に過渡的に流れる電流（以下、これをワード線カップリング電流、或いは単にカップリング電流という）が無視できなくなる。即ち、ワード線を立ち上げると、ワード線からセル容量を介しセルチャネルを介してビット線に過渡電流が流れる。このワード線カップリング電流は、検出すべきセル電流が小さくなると、センスアンプによるセル電流検出の妨げとなる。
【０００７】
また、ビット線上の選択セル位置によって、ワード線のカップリング電流の影響が異なる。即ちセルアレイが大きくなると、ビット線の抵抗及び容量が大きくなり、選択されるワード線位置によってセンスアンプに伝達されるカップリングノイズが異なるからである。
【特許文献１】特開２００４−３１９００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、ワード線カップリング電流の影響を低減したデータセンスを可能とした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の第１の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのワード線を駆動するロウデコーダと、
前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられることを特徴とする。
【００１０】
この発明の第２の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記セルアレイの前記センスアンプ側のビット線端部に配置されてセンスアンプ活性化に先立って一定時間ビット線をプリチャージするための第１のビット線プリチャージ回路と、
前記セルアレイの前記センスアンプと反対側のビット線端部に配置されて、第１のビット線プリチャージ回路と同時に活性化される第２のビット線プリチャージ回路とを有することを特徴とする。
【００１１】
この発明の第３の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記センスアンプに付属して、センスアンプ活性化前に一定時間ビット線をプリチャージするためのビット線プリチャージ回路とを有し、
データ読み出し時、前記センスアンプ活性化前に前記セルアレイのビット線方向の異なる選択領域に応じて異なるビット線プリチャージ電流が与えられることを特徴とする。
【００１２】
この発明の第４の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、複数ずつのメモリセルが直列接続されてＮＡＮＤストリングを構成するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記セルアレイのデータ書き込みを、ＮＡＮＤストリング内のビット線側のメモリセルから順に行うことにより、書き込みベリファイ読み出し時と通常読み出し時とで前記センスアンプに流入するワード線カップリング電流を揃えるようにした
ことを特徴とする。
【発明の効果】
【００１３】
この発明によると、ワード線カップリング電流の影響を低減したデータセンスを可能とした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１５】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア構成を示している。メモリコアは、セルアレイ１ｔ，１ｃとこれらが共有するセンスアンプ回路２及び、セルアレイ１ｔ，１ｃのワード線（ＴＷＬ，ＣＷＬ，ＲＷＬ）を選択駆動するロウデコーダ３ｔ，３ｃを有する。
【００１６】
この実施の形態においては、セル電流を参照電流との比較で検出してデータ読み出しを行うため、センスアンプ回路３には電流検出型の差動アンプが用いられる。そのため、一方のセルアレイ１ｔには、複数の情報セル（Ｔ−ｃｅｌｌ）ブロックＴ−ＢＬＫに対して、参照電流を生成するための一つの参照セル（Ｒ−ｃｅｌｌ）ブロックＲ−ＢＬＫが配置されている。もう一方のセルアレイ１ｃには同様に、複数の情報セル（Ｃ−ｃｅｌｌ）ブロックＣ−ＢＬＫに対して、一つの参照セルブロックＲ−ＢＬＫが配置されている。
【００１７】
情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫと参照セルブロックＲ−ＢＬＫの間に構成上の相違はない。即ち、セルアレイ１ｔ，１ｃの中で多数のセルブロックの中の少なくとも一つずつが参照セルブロックとして選択されて使用される。そして、後に説明するように、情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫの各セルには、例えば４値記憶であれば４つのデータレベルが書き込まれ、参照セルブロックＲ−ＢＬＫ内の各セルには一つの参照レベルが書かれる。
【００１８】
セルブロックＴ−ＢＬＫ（或いはＣ−ＢＬＫ，Ｒ−ＢＬＫ）は、図２に示すように、複数のＮＡＮＤセルストリングＴ−ＮＡＮＤ（或いはＣ−ＮＡＮＤ，Ｒ−ＮＡＮＤ）を配列して構成されている。各ＮＡＮＤセルストリングは、直列接続された複数の不揮発性メモリセルＭＣ０−ＭＣ３１と、その両端に配置された選択ゲートトランジスタＳ１及びＳ２を有する。
【００１９】
メモリセルＭＣ０−ＭＣ３１の制御ゲートは異なるワード線ＴＷＬ０−ＴＷＬ３１（或いはＣＷＬ０−ＣＷＬ３１，ＲＷＬ０−ＲＷＬ３１）に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。
【００２０】
セルアレイ１ｔ，１ｃのビット線ＢＬ，ＢＢＬは対をなして、センスアンプ回路２に接続される。一方のセルアレイ１ｔ（１ｃ）から一つの情報セルブロックＴ−ＢＬＫ（Ｃ−ＢＬＫ）が選択されるとき、他方のセルアレイ１ｃ（１ｔ）から参照セルブロックＲ−ＢＬＫが選択されて、それらの中の選択情報セルＴ−ｃｅｌｌ（Ｃ−ｃｅｌｌ）と選択参照セルＲ−ｃｅｌｌのセル電流がビット線ＢＬ，ＢＢＬを介してセンスアンプ回路２に入る。
【００２１】
図３は、この実施の形態で４値データ記憶を行う場合について、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに書かれるデータレベルの関係を示している。情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌには、セルしきい値で定義される４つのデータレベルＬ０−Ｌ３の一つが書かれる。参照セルＲ−ｃｅｌｌには同じくセルしきい値で定義される参照レベルＬｒが書かれる。
【００２２】
最下位データレベルＬ０は、例えばベリファイ電圧Ｐ０で消去確認がなされるしきい値が負の消去状態である。データレベルＬ１−Ｌ３はそれぞれベリファイ電圧Ｐ１−Ｐ３で書き込み確認がなされる正のしきい値電圧状態である。参照レベルＬｒは、例えばベリファイ電圧Ｐｒ（＝０Ｖ）で書き込み確認がなされる、略しきい値電圧０Ｖの状態である。
【００２３】
データ消去は、ブロック単位で、ブロック内の全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａを印加して、メモリセルの浮遊ゲートの電子を放出させる動作として行われる。データ消去は、情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫも参照セルブロックＲ−ＢＬＫも同じである。
【００２４】
データ書き込みは、選択ブロック内の選択ワード線に書き込み電圧Ｖｐｇｍを印加し、書き込みデータに応じてメモリセルの浮遊ゲートに電子を注入する動作として行われる。データ書き込みは、情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫも参照セルブロックＲ−ＢＬＫも同じであり、書き込みベリファイ時に用いられるベリファイ電圧Ｐ１−Ｐ３及び参照ベリファイ電圧Ｐｒにより、図３に示すデータレベルＬ１−Ｌ３及び参照レベルＬｒが得られる。
【００２５】
セルアレイ１ｔ側の情報セルＴ−ｃｅｌｌとセルアレイ１ｃ側の情報セルＣ−ｃｅｌｌとは、同様のデータレベルが書かれるが、センスアンプ回路２では、参照セルＲ−ｃｅｌｌとのセル電流差を検出することにより、逆データとしてセンスされる。従って、４つのデータレベルＬ０−Ｌ３のビット割付は、情報セルＴ−ｃｅｌｌとＣ−ｃｅｌｌの間で異なる。
【００２６】
具体的に説明すれば、４値データを上位ビットＨＢと下位ビットＬＢで（ＨＢ，ＬＢ）で表すものとして、例えばセルアレイ１ｔ側の情報セルＴ−ｃｅｌｌでは、Ｌ０＝（１，０），Ｌ１＝（１，１），Ｌ２＝（０，１），Ｌ３＝（０，０）とされる。これに対してセルアレイ１ｃ側の情報セルＣ−ｃｅｌｌでは、Ｌ０＝（０，０），Ｌ１＝（０，１），Ｌ２＝（１，１），Ｌ３＝（１，０）とされる。
【００２７】
データ読み出し時、データレベルＬ０−Ｌ３を参照レベルＬｒとの関係で判別するために、３つ読み出しのステップでワード線に与えられる読み出し電圧が、Ｒ１，Ｒ２及びＲ３である。参照セルＲ−ｃｅｌｌについては、ほぼその参照データレベルＬｒ位置の読み出し電圧Ｒｒが用いられる。書き込みベリファイ読み出し時には、情報セルについてベリファイ電圧Ｐ１，Ｐ２及びＰ３が、参照セルについてベリファイ電圧Ｐｒ（＝Ｒｒ）が用いられる。
【００２８】
図４は、通常読み出し時及び書き込みベリファイ読み出し時の選択セルのバイアス関係を示している。ビット線ＢＬ側である情報セルＮＡＮＤストリングＴ−ＮＡＮＤの中の一つの情報セルＴ−ｃｅｌｌが選択され、同時にビット線ＢＢＬ側で対応する参照セルＮＡＮＤストリングＲ−ＮＡＮＤの中の一つの参照セルＲ−ｃｅｌｌが選択される。選択された情報セル及び参照セルにつながるワード線には、読み出し電圧Ｒ１（又はＲ２，Ｒ３）とＲｒが与えられる。その以外の非選択ワード線及び選択ゲート線には、データによらずセルをオンさせる読み出しパス電圧Ｖｒｅａｄが与えられる。
【００２９】
書き込みベリファイ時には、情報セルＴ−ｃｅｌｌには読み出し電圧Ｒ１−Ｒ３に代わって、ベリファイ電圧Ｐ１−Ｐ３のいずれかが与えられ、参照セルＲ−ｃｅｌｌにはベリファイ電圧Ｐｒが与えられる。
【００３０】
この様なバイアス条件で、情報セルＮＡＮＤストリングに流れるセル電流Ｉｃと参照セルＮＡＮＤストリングに流れる参照電流Ｉｒの差をセンスユニット２１で検出することにより、データを判定する。
【００３１】
図５は、センスユニット２１内のセンスアンプＳＡの構成を示している。センスユニット２１は、センスアンプＳＡと、読み出し及び書き込みデータ保持を行うためのデータラッチＬＡＴを備えるが、以下ではセンスアンプＳＡのみに着目して説明する。
【００３２】
図５は、１μＡ程度のセル電流を高速でセンスすることを目的とするラッチタイプのセンスアンプＳＡである。このセンスアンプＳＡは、共通ドレインが第１の出力ノードＯＵＴに接続され、共通ゲートＧＡが第２の出力ノードＯＵＴＢに接続されたＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ１の対、及び共通ドレインが第２の出力ノードＯＵＴＢに接続され、共通ゲートＧＢが第１の出力ノードＯＵＴに接続されたＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２の対を備えたラッチを主体として構成されている。
【００３３】
ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースは共通に接地端子Ｖｓｓに接続されている。ゲートＧＡ，ＧＢと接地端子Ｖｓｓの間には、定常状態でオンであり、センス信号ＳＥｎ＝“Ｌ”によりオフになるＮＭＯＳトランジスタＭＮ３，ＭＮ４を介在させている。このＮＭＯＳトランジスタＭＮ３，ＭＮ４がＳＥｎ＝“Ｈ”であるセンス初期のセル電流増幅を行う。
【００３４】
ＰＭＯＳトランジスタＭＰ４，ＭＰ５のソースはそれぞれ、入力ノードＩＮＢ，ＩＮとなる。これらの入力ノードＩＮＢ，ＩＮと電源端子Ｖｄｄ側の電流源スイッチ素子である活性化ＰＭＯＳトランジスタＭＰ１との間には、ＰＭＯＳトランジスタＭＰ２，ＭＰ３を介在させている。これらのＰＭＯＳトランジスタＭＰ２，ＭＰ３のゲートはそれぞれ、共通ゲートＧＡ，ＧＢに接続されている。
【００３５】
ビット線ＢＬ，ＢＢＬがそれぞれ接続される入力ノードＩＮ，ＩＮＢには、活性化信号ＡＣＣｎにより制御されるリセット用ＮＭＯＳトランジスタＭＮ５，ＭＮ６が接続されている。入力ノードＩＮ，ＩＮＢにはまた、ビット線ＢＬ，ＢＢＬをプリチャージするためのＮＭＯＳトランジスタＭＮ１２，ＭＮ１３が接続され、ビット線プリチャージ時にセンスアンプＳＡをビット線から切り離すために、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１が挿入されている。
【００３６】
更に入力ノードＩＮ，ＩＮＢとビット線ＢＬ，ＢＢＬとの間には、データ消去時に高電圧がセンスアンプに印加されることを防止するための高耐圧トランジスタＭＮ１４，ＭＮ１５を介在させている。
【００３７】
図６は、このセンスアンプＳＡの動作波形を示している。センスアンプＳＡは、ＡＣＣｎ＝ＳＥｎ＝“Ｈｉｇｈ”の非活性の間、ＰＭＯＳトランジスタＭＰ１がオフ、ＮＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６がオンである。従って、入力ノードＩＮ，ＩＮＢ及び出力ノードＯＵＴ，ＯＵＴＢは全て、低レベル＝Ｖｓｓに設定されている。
【００３８】
ＡＣＣ＝“Ｈ”，ＡＣＣｎ＝“Ｌ”としてセンスアンプを活性にする前に、信号ＡＣＣｐｒを一定時間“Ｈ”として、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３により、ビット線ＢＬ，ＢＢＬをプリチャージする。その後、ＡＣＣｐｒ及びＡＣＣｎを“Ｌ”にして、電流源を切り換える。即ち、プリチャージ用ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３をオフにし、代わって電流源ＰＭＯＳトランジスタＭＰ１をオンにすると共に、転送用ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１をオンにする。
【００３９】
これにより、センスアンプＳＡが活性になり、同時にビット線ＢＬ，ＢＢＬを介して情報セルの電流（セル電流）Ｉｃ，参照セルの電流（参照電流）Ｉｒがセンスアンプに流入する。センスアンプでは、セル電流差Ｉｃ−Ｉｒに応じて、ＰＭＯＳトランジスタＭＰ５−ＮＭＯＳトランジスタＭＮ３の電流パス及びＰＭＯＳトランジスタＭＰ４−ＮＭＯＳトランジスタＭＮ４の電流パスに微小な電流差が生じ、出力ノードＯＵＴ，ＯＵＴＢに微小な電圧差が生じる。これがセンス初期の増幅動作である。
【００４０】
その後、センス信号ＳＥｎをＳＥｎ＝“Ｌｏｗ”として、ＮＭＯＳトランジスタＭＮ３，ＭＮ４をオフにすると、出力ノードＯＵＴ，ＯＵＴＢの電圧差は、ラッチの正帰還により増幅され、最終的に一方がＨｉｇｈ（＝Ｖｄｄ）に、他方がＬｏｗ（＝Ｖｓｓ）に確定する。例えば、セル電流がＩｃ＞Ｉｒであれば、図６に示したように、ＯＵＴ＝“Ｈ”，ＯＵＴＢ＝“Ｌ”となる。
【００４１】
このセンスアンプＳＡは電流センス型であって、基本的に入力ノードＩＮ，ＩＮＢに接続されるビット線ＢＬ，ＢＢＬの容量がセンス速度に影響しない。従って、数ｐＦのビット線容量を持ち、数百ｎＡ程度のセル電流しかない流れないＮＡＮＤ型フラッシュメモリにおいても十分に高速なセンスが可能である。
【００４２】
以上のようなＮＡＮＤ型ラッシュメモリにおいて、セル電流が数百ｎＡと小さい場合、ワード線立ち上げ時に容量結合によりビット線に乗る電流即ち、ワード線カップリング電流の影響が無視できなくなる。このカップリング電流の影響を低減するいくつかの手法を以下に説明する。ここで想定しているワード線の抵抗は１２０ｋΩ、容量は０．３４ｐＦであり、ビット線の抵抗は６０ｋΩ、容量は１ｐＦである。
【００４３】
［ワード線駆動方式］
図７は、ワード線カップリング電流のセンスアンプへの流入を低減することを可能としたワード線駆動方式を示している。ワード線ＴＷＬ（ＣＷＬ，ＲＷＬ）を立ち上げたときのカップリング電流は、定常的に流れ続けるのではなく、ピークをもってその後、ビット線の遅延により減衰する。図７では、二つのカップリング電流波形Ａ，Ｂを示している。波形Ａは、選択ＮＡＮＤストリングがセンスアンプに近い場合であり、波形Ｂは遠い場合である。
【００４４】
選択ＮＡＮＤストリングがセンスアンプに近いと、波形Ａに示すように、カップリング電流のピークは大きく、ビット線の抵抗、キャパシタによる遅延は小さい。一方、選択ＮＡＮＤストリングがセンスアンプから遠いと、カップリング電流ピークは比較的小さいが、センスアンプとの間でビット線の抵抗、キャパシタが大きいので遅延は大きくなる。波形Ａのカップリング電流量ピークは数十ｎＡに達し、セル電流Ｉｃを例えば数百ｎＡとした場合に、電流センス上問題となる。
【００４５】
図７の方式では、ワード線立ち上げタイミングｔ０を、信号ＡＣＣｐｒを立ち上げるビット線プリチャージ開始タイミングｔ１より先にする。これにより、ビット線プリチャージ用トランジスタをオフにし、活性化信号ＡＣＣを立ち上げてセンス開始するタイミングｔ３では、センスアンプに流入するカップリング電流を大きく減らすことができる。
【００４６】
ここで、“ワード線立ち上げ”とは、図４で説明したように、選択ワード線に読み出し電圧を、非選択ワード線に読み出しパス電圧Ｖｒｅａｄを与えると同時に、選択ゲート線ＳＧＳ，ＳＧＤにも読み出しパス電圧Ｖｒｅａｄ（或いは他の適当なオン電圧）を与えることをいう。これにより、図７に示したように、プリチャージ信号ＡＣＣｐｒの立ち上げタイミングｔ１でビット線にプリチャージ電流が流れはじめ、選択された情報セルと参照セルに応じて、セル電流Ｉｃと参照電流Ｉｒとが決まる。そしてタイミングｔ３のセンスアンプ活性化によりこのセル電流Ｉｃと参照電流Ｉｒとがセンスアンプに入る。
【００４７】
ワード線カップリング電流は、セル電流Ｉｃ，Ｉｒに対して逆極性電流となるが、このようにビット線プリチャージ開始前にワード線を立ち上げることによって、センスアンプに流入するカップリング電流を数ｎＡ程度に止めることが可能である。即ちこのワード線駆動方式によって、カップリング電流のセル電流に対する絶対値を低減することができ、微小セル電流による高速センスが可能になる。
【００４８】
一方、読み出すセルの位置に依存してカップリング電流がばらつくという問題は、セル電流自体が微小であるため、ばらつきが小さなものであってもセンスマージンを落とすことになる。カップリング電流は、読み出すセルトランジスタのゲートとストリングが接続されているビット線との間の電圧に比例して大きくなるという特性を持っている。
【００４９】
このためにワード線立ち上げ電圧を低くすることで相対的にゲート−ビット線間電圧を小さくすることが有効であるが、パスワード線レベルＶｒｅａｄはセルのデータ状態によらずセルがオンするまで上げる必要があるため、下げる電圧にも限界がある。
【００５０】
［ビット線プリチャージ方式−両端からのプリチャージ］
そこで好ましくは、ビット線プリチャージの方法を工夫してビット線の電圧を上げて、相対的にこのゲート−ビット線間電圧を小さくする方法を用いる。即ち図８に示すように、ビット線ＢＬ（ＢＢＬ）のセンスアンプＳＡの入力ノード端に設けられたビット線プリチャージ回路３１（トランジスタＭＮ１２，ＭＮ１３)とは別に、ビット線末端にもう一つのビット線プリチャージ回路３１ｂ（トランジスタＭＮ１２ｂ，ＭＮ１３ｂ)を設ける。
【００５１】
これらのビット線プリチャージ回路３１，３１ｂは、プリチャージ信号ＡＣＣｐｒにより同時に駆動され、セルアレイ１ｔ（１ｃ）の両側から、即ちビット線ＢＬ（ＢＢＬ）をその両端からプリチャージする。
【００５２】
図９は、このようなビット線プリチャージ方式を適用した場合のビット線電圧変化（実線）を、従来方式（破線）と比較して示している。これによりビット線を従来と同じ時間でより高い電位までチャージすることができるから、ゲート−ビット線間電圧を低減し、ワード線カップリング電流の絶対値を抑えることができる。
【００５３】
さらに、従来はビット線の遅延によってプリチャージ完了時点でビット線電位が不均一になりセル位置による電流のばらつきを生んでいた。これに対し、ビット線両端からプリチャージによりビット線電位の不均一が緩和され、セル位置に依存したカップリング電流のばらつきを低減することができる。
【００５４】
このビット線プリチャージ方式は、データセンスの高速化のためには、前述したワード線駆動方式と併用することが好ましいが、単独でも意味がある。即ちこのビット線プリチャージ方式は、短時間でビット線電位を上げて、ワード線カップリング電流の絶対値を抑えることを可能とするので、ワード線立ち上げタイミングが例えばビット線プリチャージと同時或いはそれより遅れる場合でも、高速センスにとって有効になる。
【００５５】
［ビット線プリチャージ方式−プリチャージ電流制御］
ビット線の時定数が大きいと、ビット線プリチャージ終了時点でビット線上の位置に応じてビット線電圧が異なる事態が生じる。例えば図１０に示したように、セルアレイ１ｔ（１ｃ）をビット線方向に２分したとき、センスアンプＳＡに近いセルアレイ領域Ｉと、センスアンプＳＡから遠い方のセルアレイ領域IIとではビット線電圧が異なる。そしてビット線プリチャージ電圧はカップリング電流の大きさを決定するから、セルアレイ領域ＩとIIが選択された場合のカップリング電流が異なることになる。
【００５６】
これに対しては、ビット線プリチャージ時、選択セル位置に応じて、センスアンプＳＡの入力ノード近くにある高耐圧トランジスタＭＮ１４（ＭＮ１５）のゲート電圧を制御し、プリチャージ電流を制御する。具体的に、センスアンプに近い領域Ｉが選択されたときには、ゲート電圧ＣＮＣ＝Ｖａとしてビット線プリチャージを行い、センスアンプから遠い領域IIを読み出すときは、ゲート電圧ＣＮＣをより高く、ＣＮＣ＝Ｖｂ（＞Ｖａ）とする。
【００５７】
即ち、セルアレイ領域IIが選択されたときには、セルアレイ領域Ｉが選択されたときに比べてより大きなビット線プリチャージ電流を流す。これにより、プリチャージ終了時のセルアレイ領域Ｉ，IIのビット線電圧を揃えることができ、その結果セルアレイ領域Ｉ,IIが選択されたときのカップリング電流のばらつきを低減することが可能になる。
【００５８】
なお、領域Ｉ，IIを読み出す際の高耐圧トランジスタＭＮ１４（ＭＮ１５）に加えるゲート電圧差は、ワード線の立ち上げタイミングを決めればほぼ一定である。
【００５９】
図１１は、セルアレイ１ｔ（１ｃ）をビット線の方向に領域Ｉ，II及びIIIに３等分して、選択セル位置に応じて高耐圧トランジスタＭＮ１４（ＭＮ１５）のゲート電圧制御を行う例である。この場合、プリチャージによるビット線電位分布を考慮すると、セルアレイ領域IIが選択されたときとセルアレイ領域IIIが選択されたときのカップリング電流の相違は、セルアレイ領域Ｉが選択されたときとセルアレイ領域II（またはIII）が選択されたときのカップリング電流の相違に比べて、小さい。
【００６０】
そこで、センスアンプに近いセルアレイ領域Ｉが選択されたときには、ゲート電圧ＣＮＣ＝Ｖａとしてビット線プリチャージを行い、センスアンプから遠い領域IIまたはIIIが選択されたときは、ゲート電圧ＣＮＣをより高く、ＣＮＣ＝Ｖｂ（＞Ｖａ）とする。これにより、選択セル位置に応じたワード線カップリング電流のばらつきを十分に低減することが可能になる。
【００６１】
なおここまでは、高耐圧トランジスタのゲート電圧をセルアレイの選択領域に応じて２段階に切り替える場合を説明したが、セルアレイの規模に応じて、３段階或いはそれ以上に切り替えを行うようにしてもよい。
【００６２】
プリチャージ電流をセルアレイの選択領域に応じて切り替える、このビット線プリチャージ方式は、データセンスの高速化のためには、前述したワード線駆動方式と併用することが好ましいが、単独でも意味がある。
【００６３】
［書き込み順序］
次に、ＮＡＮＤストリング内の選択セル位置によるカップリング電流の影響を考える。ＮＡＮＤストリング内には多数のメモリセルが直列接続され、図４で説明したように、読み出し時選択セル以外の非選択セルは、読み出しパス電圧Ｖｒｅａｄが与えられて、パストランジスタとして用いられる。
【００６４】
パストランジスタは、電流を制限する抵抗として作用するから、その抵抗が大きいほど、そのパストランジスタよりソース線側のセルのワード線からビット線へのカップリングは小さい。一方、ベリファイ読み出しや通常読み出しにおいて、選択セルに与える読み出し電圧やベリファイ電圧に比べて、非選択セルに与えるパス電圧Ｖｒｅａｄは高く、従って、非選択ワード線からのカップリングが選択ワード線のそれより大きい。
【００６５】
以上を前提として、書き込みベリファイ読み出しと通常読み出しとの間のカップリング電流の影響を考えると、ＮＡＮＤストリング内での書き込み順序によって、書き込みベリファイ読み出し時と通常読み出し時との間のワード線カップリング電流の影響が異なる。
【００６６】
具体的に説明する。図１２は、ビット線ＢＬ側のセルから順に書き込みを行う場合について、書き込みベリファイ読み出し時と通常読み出し時との選択メモリセルよりビット線側の非選択メモリセルの状態が同じであることを示している。ここでは、ワード線ＷＬ２によりメモリセルＭＣ２が選択された場合である。
【００６７】
書き込みベリファイ読み出しでは、選択セルＭＣ２よりビット線ＢＬ側の非選択セルＭＣ０，ＭＣ１は、既書き込みである。通常読み出しは、ＮＡＮＤストリング全体が書かれた後に行われるから、やはり選択セルＭＣ２よりビット線側の非選択セルＭＣ０，ＭＣ１は、既書き込みである。従って、書き込みベリファイ読み出しと通常読み出しとでワード線カップリングの影響が同じである。
【００６８】
これに対して、図１３は、共通ソース線ＣＥＬＳＲＣ側のセルから順に書き込みを行う場合について、書き込みベリファイ読み出し時と通常読み出し時との間で、選択メモリセルよりビット線側の非選択メモリセルの状態が大きく異なることを示している。ここでも、ワード線ＷＬ２によりメモリセルＭＣ２が選択された場合を示している。
【００６９】
このとき、書き込みベリファイ読み出しでは、選択セルＭＣ２よりビット線ＢＬ側の非選択セルＭＣ０，ＭＣ１は、未書き込み（消去状態）であり、通常読み出しではこれらの非選択セルＭＣ０，ＭＣ１は、既書き込みである。従って、書き込みベリファイ読み出し時のカップリングの影響が通常読み出し時のそれより大きく現れる。
【００７０】
以上から、ビット線側のセルから順に書き込みを行うと、書き込みベリファイ読み出し時と通常読み出し時のセンスマージンを揃えることができ、高速センスのために好ましいことがわかる。また、ビット線側から順に書き込む方式にすれば、ワード線カップリング電流の影響が最も大きいビット線に近いセルから、パストランジスタとしての抵抗が大きくなる。従って、書き込みの最初にビット線とＮＡＮＤストリングの接続部に電流制限抵抗を挿入する格好になり、それ以降の書き込みベリファイ時のカップリングの影響を低減することになる。
【００７１】
このＮＡＮＤストリング内の書き込み順序の規定は、データセンスの高速化のためには、前述したワード線駆動方式やビット線プリチャージ方式と併用することが好ましいが、単独でも意味がある。
【図面の簡単な説明】
【００７２】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア構成を示す図である。
【図２】同メモリコアのセルブロックの構成を示す図である。
【図３】同フラッシュメモリの４値データ記憶方式を説明するための図である。
【図４】同フラッシュメモリのセンスユニットのセンス方式を説明するための図である。
【図５】同センスユニットのセンスアンプ構成を示す図である。
【図６】同センスアンプの動作波形を示す図である。
【図７】この実施の形態でのワード線駆動方式を説明するための図である。
【図８】この実施の形態でのビット線プリチャージ方式を説明するための図である。
【図９】同ビット線プリチャージ方式によるビット線電圧変化を従来例と比較して示す図である。
【図１０】他のビット線プリチャージ方式を説明するための図である。
【図１１】図１０のビット線プリチャージ方式を変形した方式を説明するための図である。
【図１２】ビット線側のセルから書き込みを行う場合の書き込みベリファイ読み出しと通常読み出しのカップリングの影響を比較するための図である。
【図１３】共通ソース線側のセルから書き込みを行う場合の書き込みベリファイ読み出しと通常読み出しのカップリングの影響を比較するための図である。
【符号の説明】
【００７３】
１ｔ，１ｃ…セルアレイ、２…センスアンプ回路、２１…センスユニット、ＳＡ…センスアンプ、３ｔ，３ｃ…ロウデコーダ、Ｔ−ＮＡＮＤ，Ｃ−ＮＡＮＤ…情報セルＮＡＮＤストリング、Ｒ−ＮＡＮＤ…参照セルＮＡＮＤストリング、Ｔ−ＢＬＫ，Ｃ−ＢＬＫ…情報セルブロック、Ｒ−ＢＬＫ…参照セルブロック、ＴＷＬ，ＣＷＬ，ＲＷＬ…ワード線、ＢＬ，ＢＢＬ…ビット線、ＭＣ０−ＭＣ３１…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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