(57)【要約】【課題】下部電極の剥離のない、信頼性の高い強誘電体または高誘電体キャパシタを含む半導体記憶装置及びその製造方法を提供することにある。【解決手段】基板１上に形成された第１の絶縁層１０と、第１の絶縁層１０内に形成された、コンタクトプラグ９と、コンタクトプラグ９と電気的に接続し、下部電極８、容量絶縁膜２０及び上部電極２１とからなる容量素子７とを備え、下部電極８は導電性バリア膜１４と電極膜１８とで構成されている。導電性バリア膜１４と容量絶縁膜２０との間には段差部Ｓを有しており、この段差部Ｓは第２の絶縁層１９で覆われている。熱処理等で下部電極８に応力が加わっても、段差部Ｓを覆う第２の絶縁層１９によって、下部電極８を押さえる力が作用するため、下部電極８の剥離を防止できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第１の絶縁層と、該第１の絶縁層内に形成されたコンタクトプラグと、該コンタクトプラグと電気的に接続し、下部電極、容量絶縁膜及び上部電極とからなる容量素子とを備えた半導体記憶装置であって、
前記下部電極は導電性バリア膜と電極膜とで構成されており、
前記導電性バリア膜と前記容量絶縁膜との間に段差部を有し、該段差部は第２の絶縁層で覆われていることを特徴とする半導体記憶装置。
【請求項２】
前記導電性バリア膜は、少なくともＩｒ膜を含み、前記段差部は、前記Ｉｒ膜と前記容量絶縁膜との間に形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記導電性バリア膜は、ＴｉＡｌＮ膜、Ｉｒ膜、及びＩｒＯｘ膜とで構成されており、前記段差部は、前記Ｉｒ膜と前記ＩｒＯｘ膜との界面に設けられていることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記段差部は、前記電極膜と前記容量絶縁膜との界面に設けられていることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項５】
前記コンタクトプラグは、Ｗプラグからなることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項６】
前記容量絶縁膜は、強誘電体膜または高誘電体膜からなることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項７】
基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層中にコンタクトプラグを形成する工程と、
前記第１の絶縁層上に、前記コンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、
前記容量素子を形成する工程は、
前記第１の絶縁層上に、導電性バリア膜と電極膜とからなる下部電極を、前記導電性バリア膜と前記電極膜との間に段差部をもつように形成する工程と、
前記第１の絶縁層上に、前記段差部を覆うとともに、前記電極膜の表面を露出した第２の絶縁層を形成する工程と、
前記第２の絶縁層上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記導電性バリア膜は、少なくともＩｒ膜を含み、前記段差部は、前記Ｉｒ膜と前記容量絶縁膜との間に形成されることを特徴とする、請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記導電性バリア膜は、ＴｉＡｌＮ膜、Ｉｒ膜、及びＩｒＯｘ膜の積層膜で形成され、前記段差部は、前記Ｉｒ膜と前記ＩｒＯｘ膜との界面に設けられることを特徴とする、請求項８に記載の半導体記憶装置。
【請求項１０】
基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層中にコンタクトプラグを形成する工程と、
前記第１の絶縁層上に、前記コンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、
前記容量素子を形成する工程は、
前記第１の絶縁層上に、導電性バリア膜と電極膜とからなる下部電極を形成する工程と、
前記第１の絶縁層上に、前記下部電極を覆う第２の絶縁層を形成する工程と、
前記第２の絶縁層に、前記下部電極の一部を露出する開口部を形成する工程と、
前記第２の絶縁層上に、前記開口部を埋めるように容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記電極膜と前記容量絶縁膜との界面に段差部が形成され、該段差部は第２の絶縁層で覆われていることを特徴とする、請求項１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体または高誘電体キャパシタを含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
Ｗプラグ上に強誘電体キャパシタが形成された所謂スタック型ＦｅＲＡＭにおいては、強誘電体膜を酸化雰囲気で熱処理を行う際に、Ｗプラグの酸化を防止するために、キャパシタの下部電極下に酸素バリア膜が形成されている。また、強誘電体膜の水素による還元を防止するために、下部電極下に水素バリア膜が形成されている。このように、ＦｅＲＡＭの特性劣化を防止するために、下部電極は、電極膜と複数のバリア膜とからなる積層膜で構成されることが多い。しかしながら、このような積層膜は、異なる材料からなる膜が積層されているため、応力等が加わると剥離しやすいという課題がある。
【０００３】
このような課題に対して、下部電極の剥離を防止する方法が、特許文献１に記載されている。
【０００４】
図７は、特許文献１に記載されたＦｅＲＡＭの構成を示した断面図である。図７に示すように、半導体基板１０１上の絶縁層１０２内には、密着層（Ｔｉ／ＴｉＮ）１０４とＷ膜１０３からなるＷプラグ１０５が形成されている。強誘電体キャパシタは、下部電極１１０、容量絶縁膜１１１、及び上部電極１１２で構成され、下部電極１１０は、Ｗプラグ１０５と電気的に接続されている。
【０００５】
下部電極１１０は、水素バリア膜としてのＴｉＡｌＮ膜１０６、酸素バリア膜としてのＩｒ膜１０７、ＩｒＯｘ膜１０８、及びＰｔ膜からなる電極膜１０９で構成された積層膜からなる。また、容量絶縁膜１１１は、ＰＺＴ、もしくはＳＢＴの材料からなる強誘電体膜であり、成膜後、約８００℃の酸素雰囲気中で焼結されている。また、上部電極１１２はＰｔ膜で構成されている。
【０００６】
そして、強誘電体キャパシタは、上記の下部電極１１０、容量絶縁膜１１１、上部電極１１２をそれぞれ構成する膜を順次堆積した後、フォトリソ及びドライエッチングにより、上部電極１１２から下部電極１１０までを一括してエッチングして形成される。
【０００７】
ここで、ＩｒＯｘ膜１０８は、酸素バリア膜として機能するだけでなく、膜の密着性を向上させる効果も有するため、酸素バリア膜をＩｒ膜１０７とＩｒＯｘ膜１０８との積層膜にすることによって、下部電極１１０の剥離防止を図っている。
【特許文献１】特開２００４−３０３９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載された方法は、下部電極１１０を構成する積層膜の一つに、密着性の良い膜（ＩｒＯｘ膜１０８）を含ませることによって下部電極１１０の剥離の防止を図るものである。
【０００９】
しかしながら、強誘電体膜１１１は、膜の結晶化や分極特性改善のために行われる高温熱処理時において、熱収縮が起こるという性質を有するため、この熱収縮による応力が下部電極１１０に加わった場合、従来の密着性の良い膜による効果だけでは、下部電極の剥離を有効に防止することは難しい。
【００１０】
図８は、強誘電体キャパシタの部分の断面図で、強誘電体膜１１１の熱収縮に伴う下部電極１１０に加わる応力の様子を示したものである。図８に示すように、強誘電体膜１１１の高温熱処理時に、強誘電体膜１１１の熱収縮によって、強誘電体膜１１１中には矢印に示すような引張応力が生じる。この引張応力は、開放されている（強誘電体膜１１１上の絶縁膜は、高温熱処理時において、同様に熱収縮するため、実質的に開放されているに等しい）強誘電体膜１１１の表面側に向かって大きくなるため、図８に示すように、強誘電体膜１１１の両端では上回転方向の応力緩和が発生する。その応力が下層の下部電極１１０にも負荷として加わることになり、その結果、図８に示すように、下部電極１１０の積層構造の中で密着性が弱いバリア膜、例えばＴｉＡｌＮ膜１０６とＩｒ膜１０７との界面で剥離するおそれがある。このような剥離が発生すると、強誘電体キャパシタの信頼性が低下し、問題となる。
【００１１】
本発明はかかる点に鑑みてなされたもので、その主な目的は、下部電極の剥離のない、信頼性の高い強誘電体または高誘電体キャパシタを含む半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係わる半導体記憶装置は、基板上に形成された第１の絶縁層と、第１の絶縁層内に形成されたコンタクトプラグと、コンタクトプラグと電気的に接続し、下部電極、容量絶縁膜及び上部電極とからなる容量素子とを備えた半導体記憶装置であって、下部電極は導電性バリア膜と電極膜とで構成されており、導電性バリア膜と容量絶縁膜との間に段差部を有し、該段差部は第２の絶縁層で覆われていることを特徴とする。
【００１３】
上記構成によれば、高温熱処理等で下部電極に応力が加わったときでも、導電性バリア膜と容量絶縁膜との間に設けられた段差部を第２の絶縁層で覆うことによって、下部電極を構成する導電性バリア膜及び電極膜の積層膜中に密着性の弱い界面があっても、第２の絶縁層によって下部電極（密着性の弱い界面を含む）を押さえる力が作用するため、下部電極の剥離を防止することができる。
【００１４】
ある好適な実施形態において、上記導電性バリア膜は少なくともＩｒ膜を含み、段差部はＩｒ膜と容量絶縁膜との間に形成されていることが好ましい。
【００１５】
これにより、導電性バリア膜を、密着性の弱いＩｒ層を含む積層膜で構成した場合でも、このＩｒ層と容量絶縁層との間に段差部を設け、この段差部を覆う第２の絶縁層によってＩｒ層を押されることによって、下部電極においてＩｒ層との界面で剥離が起きることを防止することができる。
【００１６】
ある好適な実施形態において、上記導電性バリア膜は、ＴｉＡｌＮ膜、Ｉｒ膜、及びＩｒＯｘ膜とで構成されており、段差部はＩｒ膜とＩｒＯｘ膜との界面に設けられていることが好ましい。
【００１７】
また、上記段差部は、電極膜と容量絶縁膜との界面に設けられていてもよい。
【００１８】
本発明に係わる半導体記憶装置の製造方法は、基板上に第１の絶縁層を形成する工程と、第１の絶縁層中にコンタクトプラグを形成する工程と、第１の絶縁層上にコンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、容量素子を形成する工程は、第１の絶縁層上に、導電性バリア膜と電極膜とからなる下部電極を、導電性バリア膜と電極膜との間に段差部をもつように形成する工程と、第１の絶縁層上に、段差部を覆うとともに電極膜の表面を露出した第２の絶縁層を形成する工程と、第２の絶縁層上に容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを含むことを特徴とする。
【００１９】
ある好適な実施形態において、上記導電性バリア膜は少なくともＩｒ膜を含み、段差部は、Ｉｒ膜と容量絶縁膜との間に形成される。
【００２０】
ある好適な実施形態において、上記導電性バリア膜は、ＴｉＡｌＮ膜、Ｉｒ膜、及びＩｒＯｘ膜の積層膜で形成され、段差部はＩｒ膜とＩｒＯｘ膜との界面に設けられる。
【００２１】
本発明に係わる他の半導体記憶装置の製造方法は、基板上に第１の絶縁層を形成する工程と、第１の絶縁層中にコンタクトプラグを形成する工程と、第１の絶縁層上にコンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、容量素子を形成する工程は、第１の絶縁層上に導電性バリア膜と電極膜とからなる下部電極を形成する工程と、第１の絶縁層上に下部電極を覆う第２の絶縁層を形成する工程と、第２の絶縁層に下部電極に一部を露出する開口部を形成する工程と、第２の絶縁層上に開口部を埋めるように容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを含むことを特徴とする。
【００２２】
ある好適な実施形態において、上記電極膜と容量絶縁膜との界面に段差部が形成され、該段差部は第２の絶縁層で覆われている。
【発明の効果】
【００２３】
本発明に係わる半導体記憶装置及びその製造方法によれば、高温熱処理等で下部電極に応力が加わったときでも、導電性バリア膜と容量絶縁膜との間に設けられた段差部を第２の絶縁層で覆うことによって、下部電極を構成する導電性バリア膜及び電極膜の積層膜中に密着性の弱い界面があっても、第２の絶縁層によって下部電極を押さえる力が作用するため、下部電極の剥離を防止することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体記憶装置の構成を模式的に示した断面図で、本発明の特徴部分であるメモリセルを含む要部の構成を示したものである。なお、本実施形態では、容量絶縁膜に強誘電体膜を使用したＦｅＲＡＭを例に説明する。
【００２６】
図１に示すように、本発明の半導体記憶装置は、基板１上に形成された第１の絶縁層１０と、第１の絶縁層１０内に形成された、コンタクトプラグ９と、コンタクトプラグ９と電気的に接続し、下部電極８、容量絶縁膜２０及び上部電極２１とからなる容量素子７とを備えたもので、下部電極８は導電性バリア膜１４と電極膜１８とで構成されている。そして、導電性バリア膜１４と容量絶縁膜２０との間には段差部Ｓを有しており、この段差部Ｓは第２の絶縁層１９で覆われている（第２の絶縁層１９が段差部Ｓに埋め込まれた状態）ことを特徴とするものである。
【００２７】
導電性バリア膜１４は、コンタクトプラグ（例えばＷプラグ）９や、容量絶縁膜（例えばＳＢＴ膜またはＰＺＴ膜等の強誘電体膜）２０の特性劣化を防ぐために、水素バリア膜、または酸素バリア膜として作用する膜が積層された構成になっている。例えば、図１に示した例では、水素バリア膜として作用するＴｉＡｌＮ膜１５と、酸素バリア膜として作用するＩｒ膜１６及びＩｒＯｘ膜１７とが積層された積層膜で導電性バリア膜１４を構成している。
【００２８】
ところで、導電性バリア膜１４を構成する積層膜にＩｒ膜１６が含まれている場合、このＩｒ膜１６は膜の密着性が弱いことから、導電性バリア膜１４に応力が加わったとき、Ｉｒ膜１６と界面をなす部位、すなわち、ＴｉＡｌＮ膜１５とＩｒ膜１６との界面、または、Ｉｒ膜１６とＩｒＯｘ膜１７との界面において剥離が生じるおそれがある。
【００２９】
そこで、本発明においては、導電性バリア膜１４の中で、密着性の弱い膜（例えば、Ｉｒ膜１６）に着目して、導電性バリア膜１４と容量絶縁膜２０との間であって、密着性の弱い膜よりも上方（容量絶縁膜２０側）に位置する界面に段差部Ｓを設け、この段差部Ｓに第２の絶縁層１９で覆うことによって、第２の絶縁層１９がその下方（容量絶縁膜２０と反対側）に位置する導電性バリア膜１４（密着性の弱い膜を含む）を押さえる力が作用して、密着性の弱い膜の界面での剥離を防止するようにしたものである。
【００３０】
すなわち、高温熱処理等で導電性バリア膜１４（あるいは下部電極８）に応力が加わったときでも、導電性バリア膜１４と容量絶縁膜２０との間に設けられた段差部Ｓを第２の絶縁層１９で覆うことによって、下部電極８を構成する導電性バリア膜１４及び電極膜１８の積層膜中に密着性の弱い界面があっても、第２の絶縁層１９によって導電性バリア膜１４（あるいは下部電極８）を押さえる力が作用するため、導電性バリア膜１４（あるいは下部電極８）の剥離を防止することができる。
【００３１】
図１に示した導電性バリア膜１４の積層膜においては、段差部Ｓは、密着性の弱いＩｒ膜１６の上方に位置する界面、例えば、Ｉｒ膜１６とＩｒＯｘ膜１７との界面に設けられる。また、段差部Ｓを覆う第２の絶縁層１９は、例えば、段差部Ｓが設けられた下部電極８を形成した後、例えばＣＶＤ法によって第２の絶縁層１９を堆積することによって、容易に形成することができる。
【００３２】
図２は、図８に示した従来の場合と同様に、強誘電体膜２０の分極特性を改善するために高温熱処理を行ったときに、強誘電体膜２０の熱収縮に伴う下部電極８に加わる応力の様子を示したものである。図２に示すように、強誘電体膜２０の高温熱処理時に、強誘電体膜２０の熱収縮によって、強誘電体膜２０中には矢印に示すような引張応力が生じるが、Ｉｒ膜１６とＩｒＯｘ膜１７との界面に設けられた段差部Ｓを覆う第２の絶縁層１９によって、白抜きの矢印で示す方向にＩｒ膜１６を押さえる力が作用するので、下部電極８の積層構造の中で密着性が弱いＴｉＡｌＮ膜１５とＩｒ膜１６との界面での剥離を防止することができる。
【００３３】
なお、上記実施形態では、段差部ＳをＩｒ膜１６とＩｒＯｘ膜１７との界面に設けたが、Ｉｒ膜１６よりも上方に位置する界面、例えば、ＩｒＯｘ膜１７と下部電極膜（例えばＰｔ膜）１８との界面に段差部Ｓを設けても、同様の効果を得ることができる。
【００３４】
ここで、「段差部」とは、導電性バリア膜１４と容量絶縁膜２０との間に設けられたものであって、この段差部を第２の絶縁層１９で覆うスペースがあればよく、その形状は特に制限されない。また、段差部が設けられる位置は、必ずしも、導電性バリア膜１４から容量絶縁膜２０に至る積層膜のいずれかの界面に設ける必要はなく、積層膜を構成する一の膜自身を加工して、そこに段差部が形成されたものであってもよい。
【００３５】
次に、本実施形態における半導体記憶装置の製造方法について、図３（ａ）〜（ｄ）に示した工程断面図を参照しながら説明する。
【００３６】
まず、図３（ａ）に示すように、半導体基板１に形成された素子分離領域（ＳＴＩ：Shallow  Trench  Insulation）２で区分けされたメモリセル領域に、ゲート絶縁膜３ａ、ゲート電極３、及び不純物拡散層４を形成した後、半導体基板１上に、例えばシリコン酸化膜からなる第１の絶縁層１０を形成し、第１の絶縁層１０中に、不純物拡散層４に接続するビット線コンタクトプラグ５、及び容量素子７の下部電極（ストレージノード）８に接続するストレージノードコンタクトプラグ９を形成する。
【００３７】
また、ストレージノードコンタクトプラグ９の形成においては、必要であれば、第１の絶縁層１０の上に水素バリア膜（例えば、ＳｉＮ膜等）１１を形成して、一括してコンタクトホールを形成してもよい。
【００３８】
ビット線コンタクトプラグ５は、第１の絶縁層１０中にコンタクトホールを形成し、その内壁にＣＶＤ法により密着層（Ｔｉ／ＴｉＮ）（不図示）を堆積し、さらにＷ膜をコンタクトホール内に充填し形成している。
【００３９】
また、ストレージノードコンタクトプラグ９は、第１の絶縁層１０及び水素バリア膜１１に形成したコンタクトホール内壁に、ＣＶＤ法により密着層（Ｔｉ／ＴｉＮ）１２を堆積し、さらにＷ膜１３をコンタクトホール内に充填した後、水素バリア膜１１の表面上に堆積している密着層１２、Ｗ膜１３をＣＭＰ（Chemical Mecanical Polishing）法またはエッチバック法を用いて除去することによって形成している。
【００４０】
その後、水素バリア膜１１上に、ストレージノードコンタクトプラグ９と接続するＴｉＡｌＮ膜１５、Ｉｒ膜１６、ＩｒＯｘ膜１７を順次形成し、さらにその上に、下部電極膜（例えばＰｔ膜）１８を形成する。そして、下部電極膜１８上に第１のレジストマスクパターン２６を設け、ドライエッチングにより下部電極膜１８及びＩｒＯｘ膜１７を電極サイズ（Ａ）に加工する。
【００４１】
次に、図３（ｂ）に示すように、第１のレジストマスクパターン２６の電極サイズ（Ａ）よりも幾分大きいサイズの第２のレジストマスクパターン２７を設け、Ｉｒ膜１６及びＴｉＡｌＮ膜１５をドライエッチングにより電極サイズ（Ｂ）に加工する。この２段階のフォトリソ・ドライエッチング工程によって、図３（ｃ）に示すように、Ｉｒ膜１６とＩｒＯｘ膜１７との界面において段差部Ｓが形成される。
【００４２】
次に、図３（ｃ）に示すように、段差部Ｓが形成された下部電極８上に、例えばシリコン酸化膜からなる第２の絶縁層１９を堆積する。
【００４３】
そして、図３（ｄ）に示すように、第２の絶縁層１９をＣＭＰ法により平坦化した後、エッチバック法を用いて下部電極膜１８を露出させる。
【００４４】
その後、第２の絶縁層１９及び下部電極８上に、強誘電体膜（例えば、ＢＳＴ膜）をスピンコート法で堆積し、約６００℃の酸素雰囲気中で仮焼結して容量絶縁膜２０を形成し、さらにその上に、上部電極（例えばＰｔ膜）２１をＰＶＤ法で形成した後、上部電極２１のパターニングを行うことによって、図１に示したような容量素子７を完成させる。
【００４５】
なお、その後、図１に示すように、上部電極２１上に第３の絶縁膜２２を形成した後、強誘電体膜２０の分極特性改善のために、酸素雰囲気で約８００℃の高温熱処理を行って、強誘電体膜の結晶化を図る。そして、必要であれば、メモリセル全体を覆うように、水素バリア膜としてＴｉＡｌＯｘ膜２３をＰＤＶ法により形成した後、第４の絶縁層２４を堆積し、その上に配線層２５を形成して、半導体記憶装置を完成させる。
【００４６】
（第２の実施形態）
第１の実施形態においては、導電性バリア膜１４と容量絶縁膜２０との間に設けるべき段差部Ｓを、Ｉｒ膜１６とＩｒＯｘ膜１７との界面に形成したが、本実施形態では、下部電極膜１８と容量絶縁膜２０との界面に段差部Ｓを形成する例を説明する。
【００４７】
図４は、本発明の第２の実施形態における半導体記憶装置の構成を模式的に示した断面図である。なお、容量素子７の基本的な構成は、第１の実施形態と同じであるので、共通する部分は説明を省略する。
【００４８】
図４に示すように、本実施形態における容量素子７は、ＴｉＡｌＮ膜１５、Ｉｒ膜１６、及びＩｒＯｘ膜１７からなる導電性バリア膜１４と、Ｐｔ膜からなる電極膜１８との積層膜で構成された下部電極８と、ＳＢＴ膜またはＰＺＴ膜等の強誘電体膜からなる容量絶縁膜２０と、Ｐｔ膜からなる上部電極２１とで構成されている。そして、段差部Ｓが、下部電極膜１８と容量絶縁膜２０との界面に形成されている。
【００４９】
図５は、図２に示した場合と同様に、強誘電体膜２０の分極特性を改善するために高温熱処理を行ったときに、強誘電体膜２０の熱収縮に伴う下部電極８に加わる応力の様子を示したものである。強誘電体膜２０の熱収縮によって、強誘電体膜２０中、下部電極膜１８、及び導電性バリア膜１４には、図５に示したような矢印の方向に応力が発生していると考えられる。強誘電体膜２０の上面側（上部電極側）では、隣接する下部電極８間でつながった状態にあり、かつ、第２の絶縁層１９と接しているため、強誘電体膜２０中の引張応力は下方（下部電極膜１８側）に向かうほど従い大きくなる。その結果、図２に示したような上回転方向の力が発生しない。加えて、下部電極膜１８及び導電性バリア膜１４に加わる負荷も、従来に比べて下部電極膜１８両端より内側方向に移動することから、応力緩和が起こりやすい下部電極膜１８の両端に加わる負荷は小さくなる。それ故、下部電極膜１８と強誘電体膜２０との界面に設けられた段差部Ｓを覆っている第２の絶縁層１９によって、白抜きの矢印で示す方向に下部電極膜１８を押さえる力が作用するので、下部電極膜１８、及びバリア膜１４の両端で生じていた内側上向きの応力を確実に押さえ、下部電極８の積層構造の中で密着性が弱いＴｉＡｌＮ膜１５とＩｒ膜１６との界面での剥離を確実に防止することができる。
【００５０】
次に、本実施形態における半導体記憶装置の製造方法について、図６（ａ）〜（ｅ）に示した工程断面図を参照しながら説明する。なお、図３（ａ）〜（ｄ）に示した第１の実施形態における製造工程と同一の工程については、説明を省略する。
【００５１】
まず、図６（ａ）に示すように、素子分離領域２で区分けされたメモリセル領域に、ゲート絶縁膜３ａ、ゲート電極３、及び不純物拡散層４が形成された半導体基板１を用意し、半導体基板１上に、ビット線コンタクトプラグ５、ストレージノードコンタクトプラグ９を形成した後、ＴｉＡｌＮ膜１５、Ｉｒ膜１６、ＩｒＯｘ膜１７、及び下部電極膜１８を形成する。ここまでは、図３（ａ）と同じ工程である。
【００５２】
次に、図６（ｂ）に示すように、レジストマスクパターン２９を用いて、ドライエッチングにより下部電極８と導電性バリア膜１４の積層膜を一括にエッチングする。
【００５３】
その後、図６（ｃ）に示すように、下部電極８間を絶縁するために、下部電極８間、及び下部電極８上に第２の絶縁層１９を堆積した後、第２の絶縁層１９を、ＣＭＰ法を用いて下部電極膜１８上に数十ｎｍ程度の膜厚の第２の絶縁層１９が残るまで平坦化する。
【００５４】
次に、図６（ｄ）に示すように、第２の絶縁層１９上にレジストマスクパターン３０を形成した後、ドライエッチングにより第２の絶縁層１９をエッチングして、下部電極膜１８の一部が露出するように開口部３１を形成する。
【００５５】
その後、図６（ｅ）に示すように、開口部３１内、及び第２の絶縁層１９上に容量絶縁膜２０をスピンコート法により堆積する。このとき、開口部３１内には容量絶縁膜２０が充填されるとともに、開口部３１上、及び第２の絶縁層１９上の容量絶縁膜２０の表面は平坦に形成される。すなわち、容量絶縁膜２０は、開口部３１内では所定の膜厚（例えば、約１００ｎｍ）をもって、また、下部電極８間では数十ｎｍ程度の膜厚をもって、隣接する下部電極８間でつながった状態で形成される。その後、容量絶縁膜２０上に上部電極２１を形成した後、上部電極２１と容量絶縁膜２０のパターニングを行うことによって、図５に示したような容量素子７を完成させる。つまり、開口部３１の深さは、少なくとも上述した所定の膜厚（例えば、約１００ｎｍ）と同じ程度となればよい。
【００５６】
ところで、上記の方法において、第２の絶縁層１９を形成した後に、下部電極膜１８上に数十ｎｍ程度の膜厚の第２の絶縁層１９が残るように平坦化を行ったが、下部電極膜１８上に形成した第２の絶縁層１９は、下部電極８の形状を受けて凹凸形状となり、その状態で第２の絶縁層１９をＣＭＰで平坦化を行った場合、その段差形状に影響して、研磨による平坦化の均一性が悪化してしまうおそれがある。
【００５７】
これを回避するためには、第２の絶縁層１９をＣＭＰで平坦化する前に、第２の絶縁層１９の開口部３１を形成し、その後、第２の絶縁層１９の平坦化を行うことが好ましい。この方法によれば、下部電極膜１８上に堆積している第２の絶縁層１９の凸部堆積量が減るため、ＣＭＰによる平坦化では凸部の研磨量が減って、より研磨量の均一性が上がり、その結果、下部電極８上における第２の絶縁層１９の残膜量の設定をウェハ面内で均一良く形成することができる。
【００５８】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、容量絶縁膜２０として強誘電体膜を用いたが、高誘電体膜その他の誘電体膜でも、同様の効果を得ることができる。また、導電性バリア膜１４として、ＴｉＡｌＮ膜１５／Ｉｒ膜１６／ＩｒＯｘ膜１７の積層膜を用いたが、他の材料からなるバリア膜の組み合わせからなる積層膜でも構わない。
【産業上の利用可能性】
【００５９】
本発明によれば、下部電極の剥離のない、信頼性の高い強誘電体または高誘電体キャパシタを含む半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
【図２】本発明の第１の実施形態における下部電極に加わる応力の様子を説明した断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
【図５】本発明の第２の実施形態における下部電極に加わる応力の様子を説明した断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図７】従来の半導体記憶装置の構成を示した断面図である。
【図８】従来の下部電極に加わる応力の様子を説明した断面図である。
【符号の説明】
【００６１】
１      半導体基板
２      素子分離領域
３      ゲート電極
３ａ    ゲート絶縁膜
４      不純物拡散層
５      ビット線コンタクトプラグ
７      容量素子
８      下部電極
９      ストレージノードコンタクトプラグ
１０    第１の絶縁層
１１    水素バリア膜
１２    密着層
１３    Ｗ膜
１４    導電性バリア膜
１５    ＴｉＡｌＮ膜
１６    Ｉｒ膜
１７    ＩｒＯｘ膜
１８    電極膜
１９    第２の絶縁層
２０    容量絶縁膜
２１    上部電極
２３    ＴｉＡｌＯｘ膜
２５    配線層
２６、２７、２９、３０  レジストマスクパターン
３１    開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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