(57)【要約】【課題】低い伝送速度で大きな出力電圧振幅をもたらし且つ高い伝送速度で低い出力電圧振幅を単独のドライバでもたらすこと。【解決手段】低電圧差動信号(LVDS)ドライバは、信号を駆動するよう動作する少なくとも２つのプログラマブルフィンガと、少なくとも２つのプレドライバとを含む。プレドライバの各々は１つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにする。イネーブルにされたプログラマブルフィンガは信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは信号を駆動せず且つ当該ドライバの容量負荷に寄与しない。【選択図】図１
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【特許請求の範囲】
【請求項１】
低電圧差動信号(LVDS)ドライバであって、
信号を駆動するよう動作する少なくとも２つのプログラマブルフィンガと、
少なくとも２つのプレドライバと、
を有し、前記プレドライバの各々は１つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにし、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ当該ドライバの容量負荷に寄与しない低電圧差動信号ドライバ。
【請求項２】
前記少なくとも２つのプログラマブルフィンガ各々が複数のトランジスタを有し、前記複数のトランジスタは、複数のｐチャネル金属酸化物電界効果トランジスタ及び複数のｎチャネル金属酸化物電界効果トランジスタを有する請求項１記載の低電圧差動ドライバ。
【請求項３】
当該低電圧差動ドライバは５つのプログラマブルフィンガを有し、２つのプログラマブルフィンガのみが高速の信号伝送を促すようにイネーブルにされ、当該低電圧差動ドライバは低い出力電圧振幅を有する請求項１記載の低電圧差動ドライバ。
【請求項４】
前記高速の信号伝送は約１０ギガビット毎秒以上であり、差動回路の低い出力電圧振幅は約600mV以下であり、シングルエンド回路の低出力電圧振幅は約300mV以下である請求項３記載の低電圧差動ドライバ。
【請求項５】
当該低電圧差動ドライバは５つのプログラマブルフィンガを有し、５つ全てのプログラマブルフィンガが低速の信号伝送を促すようにイネーブルにされ、当該低電圧差動ドライバは高い出力電圧振幅を有する請求項１記載の低電圧差動ドライバ。
【請求項６】
低電圧差動信号(LVDS)を駆動する方法であって、
LVDSドライバの１つ以上のプログラマブルフィンガを選択的にイネーブルにし、前記プレドライバの各々は信号を駆動するよう動作し、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しない方法。
【請求項７】
１つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、
２つのプログラマブルフィンガのみを高速の信号伝送を促すようにイネーブルにすること、及び
低い出力電圧振幅を持つようにすることを含む請求項６記載の方法。
【請求項８】
低電圧差動信号(LVDS)を駆動するシステムであって、
信号を駆動する手段と、
LVDSドライバの１つ以上の駆動手段を選択的にイネーブルにする手段と、
を有し、イネーブルにされた駆動手段は前記信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされた駆動手段は前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しないシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に信号通信に関連し、特に高速ディジタル伝送用の低電圧差動信号(LVDS:  Low  Voltage  Differential  Signal)ドライバに関連する。
【背景技術】
【０００２】
高速ディジタル伝送に関し、様々な相補型金属酸化物半導体(CMOS)ドライバアーキテクチャが存在する。CMOSドライバアーキテクチャは、大きな出力振幅及び高速性を単独のドライバで必要とする規格に合わせる困難性を有する。大きな固有の容量負荷はこの困難性に寄与し、更には大きなリターンロス(return  loss)になる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の課題は、低い伝送速度で大きな出力電圧振幅をもたらし且つ高い伝送速度で低い出力電圧振幅を単独のドライバでもたらすことである。
【課題を解決するための手段】
【０００４】
本発明によれば、低い伝送速度で大きな出力電圧振幅をもたらし且つ高い伝送速度で低い出力電圧振幅を単独のドライバでもたらすことに関する従来技術の欠点及び問題が軽減又は解消される。
【０００５】
本発明の一実施例によれば、低電圧差動信号(LVDS)ドライバは、信号を駆動するよう動作する少なくとも２つのプログラマブルフィンガと、少なくとも２つのプレドライバとを含む。前記プレドライバの各々は１つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにする。イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ当該ドライバの容量負荷に寄与しない。
【発明を実施するための最良の形態】
【０００６】
本発明の実施例は１つ以上の技術的利点をもたらすかもしれない。一実施例の技術的利点は、大きな出力振幅及び高速データレートを単独のドライバで必要とするスタンダード(規格)をサポートすることを含む。例えば、単独のLVDSドライバは、低伝送速度で大きな出力電圧振幅をサポートし、高伝送速度で小さな出力電圧振幅をサポートする。他の実施例の他の技術的利点は、アプリケーションの条件に基づいてそのアプリケーションについてプログラム可能な選択されたフィンガ数を利用することを含む。あるアプリケーションについてプログラム可能な適切なフィンガ数を設定することは、電力を節約する。或るアプリケーションで使用されるプログラム可能なフィンガ数を調整することは、リターンロスを改善することにもなる。
【０００７】
本発明の実施例は上記の技術的利点の全部又は一部を含んでもよいし、全く含まなくてもよい。１以上の他の技術的利点は、明細書、図面及び特許請求の範囲から当業者に更に明確になるであろう。
【０００８】
本発明並びにその特徴及び利点の完全な理解を更に図るため、添付図面を参照しながら以下詳細に説明される。
【実施例１】
【０００９】
本発明の実施例及びその利点は図１乃至３を参照することで最良に理解され、図中同様な番号は同様な要素及び対応する要素に使用される。
【００１０】
図１は高速ディジタル伝送用のLVDSドライバ２８を有する大規模集積回路(LSI-IC)１２間でのディジタル伝送用のネットワーク要素１０を示す。図示の例では、ネットワーク要素１０は複数のLSI-IC１２を含む。LSI-IC１２は相互接続部１６により結合された受信部１４及びLVDSドライバ２８を含む。受信部(レシーバ)１４はLVDSドライバ２８からパケットを受信する。レシーバ１４は適切な如何なるレシーバを含んでもよい。パケットに関するものは、パケット、データグラム、フレームその他のデータ単位を含んでよいLVDSドライバ２８はLSI-IC１２からの高速ディジタル伝送用の差動信号を駆動(ドライブ)する。相互接続部１６はLVDS２８及びレシーバ１４間でのパケット伝送を促す。相互接続部１６はケーブル又はプリント回路基板トレースのような適切な如何なる要素を含んでもよい。
【００１１】
LVDS２８はネットワーク要素１０のLSI-IC１２内で使用されるように描かれているが、本発明の実施例は、ディジタル信号伝送を要する適切な如何なるネットワーク中の適切な如何なるネットワーク要素内で又は適切な他の如何なるアプリケーションで使用されてもよい。
【００１２】
図２は大出力電圧振幅及び高速ディジタル伝送をもたらすLVDSドライバ２８のブロック図を示す。従来のドライバアーキテクチャは、大きな内部容量負荷を有する。この大きな内部容量負荷は、低伝送速度で大きな出力電圧振幅を要し且つ高伝送速度で小さな出力電圧振幅を要する規格に合わせることを困難にする。
【００１３】
図示の例では、LVDSドライバ２８は、プレドライバ３０及びプログラマブルフィンガ３２を含み、入力IN1、反転IN1、IN2及び反転IN2を受信する。プログラマブルフィンガ３２は、プレドライバ３０に関連付けられてよい。例えば、プレドライバ３０ａはプログラマブルフィンガ３２ａに関連付けられ、プレドライバ３０ｂはプログラマブルフィンガ３２ｂに関連付けられる。プレドライバ３０は、関連するプログラマブルフィンガ３２の動作を制御する。プログラマブルフィンガ３２はLVDSドライバ２８に選択的に関与し又はそこから解放される。従って、多数の関与するプログラマブルフィンガ３２が、LVDS２８により提供される総容量負荷及び最大電圧振幅を制御するのに使用されてよい（各プログラマブルフィンガ３２は、容量負荷及び最大電圧振幅双方に寄与するからである。）。例えば、出力電圧振幅をより低く要求されるが容量負荷にはより敏感な高速伝送中では、総容量負荷を減らすために、少数のプログラマブルフィンガ３２ａがイネーブルされてもよい。例えば、10.4ギガビット毎秒で、出力振幅はシングルエンド回路の場合に300mV及び差動回路の場合に600mVである。一方、出力電圧振幅をより高く要求されるが容量負荷に敏感でなくてよい低速伝送中では、多数のプログラマブルフィンガ３２がイネーブルされてよい。例えば、3.125ギガビット毎秒で、出力振幅はシングルエンド回路で600mV及び差動回路で1200mVである。
【００１４】
単なる一例として、LVDS２８は５つのプログラマブルフィンガ３２を含み、別のアプリケーションは異なる数のプログラマブルフィンガ３２による動作を必要としてもよい。必要なプログラマブルフィンガ３２ａに関連するプレドライバ３０各々は、関連するプログラマブルフィンガ３２をイネーブルにし、残りのプレドライバ３０はそれらに関連するプログラマブルフィンガ３２をディセーブルにする。例えば、特定の実施例では、10G(１０ギガビット毎秒)の動作の場合に２つのプログラマブルフィンガ３２がターンオンされ、3G（３ギガビット毎秒）の動作について５つに至るまでのプログラマブルフィンガ３２がターンオンされてもよい。LDVSドライバ２８は適切などのアプリケーションについても適切な如何なる伝送速度で動作してもよい。
【００１５】
図３はLVDSドライバ２８の回路図を例示する。図示の例では、LVDSドライバ２８はプレドライバロジック４０及びトランジスタ４２を含む。プレドライバロジック４０は適切な如何なる要素を含んでもよい。図示の例では、プレドライバ３０各々がプレドライバロジック４０を含む。プログラマブルフィンガ３２はトランジスタ４２を含む。図示の例では、プログラマブルフィンガ３２は、トランジスタ４２ａ，４２ｃ，４２ｅ，４２ｇにより示されるようなｐチャネルメタルオキサイド半導体電界効果トランジスタ(PMOSトランジスタ)と、トランジスタ４２ｂ，４２ｄ，４２ｆ，４２ｈにより示されるようなｎチャネルメタルオキサイド半導体電界効果トランジスタ(ＮMOSトランジスタ)とを含む。
【００１６】
図示の例では、トランジスタ４２ａ及び４２ｃは、直流(DC)電源(VDD)に結合し、ソース型電流源として機能する。トランジスタ４２ｂ，４２ｄは電源ソース(Vss)に結合し、シンク型電流源として機能する。他の例として、電流源を形成するため、カスケード電流ミラーが実現されてもよい。トランジスタ４２ｅ，４２ｆ，４２ｇ，４２ｈは相補スイッチとして機能する。
【００１７】
プログラマブルフィンガ３２各々は、それらに関連するプレドライバ３０により、アプリケーションに依存して完全にイネールブル又はディセーブルにされる。プレドライバ３０に対する信号をPDで与えることは、プログラマブルフィンガ３２を制御してイネーブルにすることを許可する。選択されたプログラマブルフィンガ３２ａがイネーブルにされると、Y1及びZ1はA1と同じになり、Y2及びZ2はA2と同じになる。以下のテーブルに示されるように、A1,A2の値はY1,Z1,Y2,Z2の値を決定する。選択されたプログラマブルフィンガ３２ａがディセーブルにされると、Y1,Y2はVDDに等しい値になり、Z1,Z2はVSSに等しい値になる。以下のテーブルは、論理関数を示す：
【００１８】
【表１】
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【００１９】
PDが論理値０を有する場合、プログラマブルフィンガ３２ａはイネーブルになる。或いは、PDが論理値１の場合に、入力信号A1及びA2によらず、プログラマブルフィンガ３２ａはディセーブルにされてもよい。上記の論理テーブルは、イネーブル及びディセーブルされる際にプログラマブルフィンガ３２に適用可能である。プログラマブルフィンガ３２がディセーブルされる場合、プログラマブルフィンガ３２中の要素は、出力ノードOUT及び反転OUTでの如何なる内部容量負荷にも寄与しない。出力電圧振幅は、アクティブなプログラマブルフィンガ３２、出力ノードでの負荷及び切り替わるPMOS/NMOS負荷のパスによって加わる送電流に依存する。
【００２０】
動作時にあっては、どのプログラマブルフィンガ３２をイネーブルにし、どのプログラマブルフィンガ３２をディセーブルにするかを決定すると、プレドライバ３０はプログラマブルフィンガ３２をイネーブルに及びディセーブルにする。アプリケーションの条件に合うように、適切な如何なる数のプログラマブルフィンガ３２がイネーブルに又はディセーブルにされてもよい。入力はプレドライバ３０のPDで用意され、関連するプログラマブルフィンガ３２の制御を可能にする。上述したように、PD=1の場合、プログラマブルフィンガ３２はディセーブルにされ、Y1=Y2=VDD及びZ1=Z2=VSSである。別の例として、PD＝０であって、入力信号A1及びA2がゼロ又は１の論理値を有する場合に、プログラマブルフィンガ３２はイネーブルにされ、Y1,Z1=A1及びY2,Z2=A2である。従ってアプリケーションは、イネーブルに及びディセーブルにされたプログラマブルフィンガ３２の構成に基づいて進行する。イネーブルに及びディセーブルにされたプログラマブルフィンガ３２ａの構成は、別のアプリケーションを促進するように変わってもよい。一例では、イネーブル及びディセーブルされたプログラマブルフィンガ３２ａの総数が、少なくとも２つのプログラマブルフィンガ３２である。
【００２１】
以上本発明がいくつかの実施例の中で説明されてきたが、変更、変形、代替、変換及び修正の多数のものが当業者に示唆され、本発明はそのような変更、変形、代替、変換及び修正を添付の特許請求の範囲に包含することが意図されている。
【００２２】
以下、本発明により教示される手段が例示的に列挙される。
【００２３】
（付記１）
低電圧差動信号(LVDS)ドライバであって、
信号を駆動するよう動作する少なくとも２つのプログラマブルフィンガと、
少なくとも２つのプレドライバと、
を有し、前記プレドライバの各々は１つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにし、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ当該ドライバの容量負荷に寄与しない低電圧差動信号ドライバ。
【００２４】
（付記２）
前記少なくとも２つのプレドライバ各々が、プレドライバロジックを有する付記１記載の低電圧差動ドライバ。
【００２５】
（付記３）
前記少なくとも２つのプログラマブルフィンガ各々が複数のトランジスタを有し、前記複数のトランジスタは、複数のｐチャネル金属酸化物電界効果トランジスタ及び複数のｎチャネル金属酸化物電界効果トランジスタを有する付記１記載の低電圧差動ドライバ。
【００２６】
（付記４）
当該低電圧差動ドライバは５つのプログラマブルフィンガを有し、２つのプログラマブルフィンガのみが高速の信号伝送を促すようにイネーブルにされ、当該低電圧差動ドライバは低い出力電圧振幅を有する付記１記載の低電圧差動ドライバ。
【００２７】
（付記５）
前記高速の信号伝送は約１０ギガビット毎秒以上であり、差動回路の低い出力電圧振幅は約600mV以下であり、シングルエンド回路の低出力電圧振幅は約300mV以下である付記４記載の低電圧差動ドライバ。
【００２８】
（付記６）
当該低電圧差動ドライバは５つのプログラマブルフィンガを有し、５つ全てのプログラマブルフィンガが低速の信号伝送を促すようにイネーブルにされ、当該低電圧差動ドライバは高い出力電圧振幅を有する付記１記載の低電圧差動ドライバ。
【００２９】
（付記７）
前記低速の信号伝送は約３ギガビット毎秒以下であり、差動回路の高い出力電圧振幅は約1200mV以上であり、シングルエンド回路の高出力電圧振幅は約600mV以上である付記６記載の低電圧差動ドライバ。
【００３０】
（付記８）
低電圧差動信号(LVDS)を駆動する方法であって、
LVDSドライバの１つ以上のプログラマブルフィンガを選択的にイネーブルにし、前記プレドライバの各々は信号を駆動するよう動作し、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しない方法。
【００３１】
（付記９）
１つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、前記LVDSドライバのPDで信号を受信することを含む付記８記載の方法。
【００３２】
（付記１０）
１つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、ゼロ又は１の論理値を有する入力を受信することを含む付記８記載の方法。
【００３３】
（付記１１）
１つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、
２つのプログラマブルフィンガのみを高速の信号伝送を促すようにイネーブルにすること、及び
低い出力電圧振幅を持つようにすることを含む付記８記載の方法。
【００３４】
（付記１２）
前記高速の信号伝送は約１０ギガビット毎秒以上であり、差動回路の低い出力電圧振幅は約600mV以下であり、シングルエンド回路の低出力電圧振幅は約300mV以下である付記１１記載の方法。
【００３５】
（付記１３）
１つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、
５つのプログラマブルフィンガを低速の信号伝送を促すようにイネーブルにすること、及び
高い出力電圧振幅を持つようにすることを含む付記８記載の方法。
【００３６】
（付記１４）
前記低速の信号伝送は約３ギガビット毎秒以下であり、差動回路の高い出力電圧振幅は約1200mV以上であり、シングルエンド回路の高出力電圧振幅は約600mV以上である付記１３記載の方法。
【００３７】
（付記１５）
低電圧差動信号(LVDS)を駆動するシステムであって、
信号を駆動する手段と、
LVDSドライバの１つ以上の駆動手段を選択的にイネーブルにする手段と、
を有し、イネーブルにされた駆動手段は前記信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされた駆動手段は前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しないシステム。
【００３８】
（付記１６）
前記LVDSドライバのPDで信号を受信する手段を更に含む付記１５記載のシステム。
【００３９】
（付記１７）
ゼロ又は１の論理値を有する入力を受信する手段を更に含む付記１５記載のシステム。
【００４０】
（付記１８）
高速で信号を駆動する手段と、
低出力電圧振幅を持たせる手段と、
を更に有する付記１５記載のシステム。
【００４１】
（付記１９）
低速で信号を駆動する手段と、
高出力電圧振幅を持たせる手段と、
を更に有する付記１５記載のシステム。
【図面の簡単な説明】
【００４２】
【図１】高速ディジタル伝送用のLVDSドライバを有する大規模集積回路間でのディジタル伝送用ネットワーク要素の一例を示す。
【図２】大出力電圧振幅及び高速ディジタル伝送をもたらすLVDSドライバのブロック図を示す。
【図３】LVDSドライバの回路図を例示する。
【符号の説明】
【００４３】
１０  ネットワーク要素
１２  大規模集積回路(LSI,IC)
１４  受信部
１６  相互接続部
２８  LVDSドライバ
３０  プレドライバ
３２  プログラマブルフィンガ
４０  プレドライバロジック
４２  トランジスタ
【図１】
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【図２】
2007325272.tif 000005
【図３】
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