(57)【要約】  【課題】  待機状態移行時に、内部記憶部を効率的に活用して外部記憶部に記憶されるデータを転送し、更にプロセッサが退避データを使用可能となるようにアドレスを制御して、消費電力の削減と、処理効率の向上を実現する電子回路を提供する。  【解決手段】  通常状態と待機状態とで動作する電子回路１であって、プロセッサ２と、複数の内部記憶部３〜６と、複数の内部記憶部３〜６のそれぞれに対して電力の供給と非供給を切り替える電力供給切り替え部７と、待機状態に移行する場合に、電子回路の外部に設けられている外部記憶部２１に記憶されている所定の退避データを複数の内部記憶部３〜６の内、少なくとも一つの内部記憶部に転送する転送部８と、複数の内部記憶部３〜６のアドレス値を変換するアドレス制御部９を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
通常状態と待機状態とで動作する電子回路であって、
プロセッサと、
複数の内部記憶部と、
前記複数の内部記憶部のそれぞれに対して電力の供給と非供給を切り替える電力供給切り替え部と、
前記待機状態に移行する場合に、前記電子回路の外部に設けられている外部記憶部に記憶されている所定の退避データを前記複数の内部記憶部の内、少なくとも一つの内部記憶部に転送する転送部と、
前記複数の内部記憶部のアドレス値を変換するアドレス制御部を備える電子回路。
【請求項２】
前記転送部は、前記複数の内部記憶部の内、前記退避データの記憶に必要となる少なくとも一つの退避記憶部に、前記退避データを転送する請求項１記載の電子回路。
【請求項３】
前記アドレス制御部は、前記待機状態に移行する場合に、前記退避記憶部のアドレス値を、前記外部記憶部の前記プロセッサから見たアドレス値と同じアドレス値に変換する請求項１から２のいずれか記載の電子回路。
【請求項４】
前記退避データは、前記プロセッサで用いられるプログラムデータを含む請求項１から３のいずれか記載の電子回路。
【請求項５】
前記アドレス制御部は、前記プログラムを記憶する前記退避記憶部のアドレス値を、前記プログラムデータに含まれる絶対アドレス値と同じアドレス値に変換する請求項４記載の電子回路。
【請求項６】
前記電力供給切り替え部は、前記待機状態において、前記退避記憶部に対してのみ電力を供給する請求項１から５のいずれか記載の電子回路。
【請求項７】
前記プロセッサは、前記通常状態と前記待機状態を通知するモード信号を、前記転送部、前記アドレス制御部及び前記電力供給切り替え部の少なくとも一つに出力する請求項１から６のいずれか記載の電子回路。
【請求項８】
前記プロセッサは、前記退避データのデータ容量から前記複数の内部記憶部の内、前記退避記憶部となる内部記憶部を決定して決定結果を生成し、前記決定結果を前記転送部、前記アドレス制御部及び前記電力供給切り替え部の少なくとも一つに出力する請求項１から７のいずれか記載の電子回路。
【請求項９】
前記アドレス制御部は、前記決定結果により決定される退避記憶部のアドレス値を、前記外部記憶部の前記プロセッサから見たアドレス値と同じアドレス値に変換する請求項８記載の電子回路。
【請求項１０】
前記電力供給切り替え部は、前記複数の内部記憶部の内、前記決定結果により決定される退避記憶部に対してのみ電力を供給する請求項８記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電力削減のために待機状態時に電力供給が停止される外部記憶部に記憶されているデータを、電子回路内部の記憶部を効率よく用いて退避させ、更に退避されたデータを待機状態中であってもプロセッサが使用できる電子回路に関するものである。
【背景技術】
【０００２】
携帯電話などのバッテリなどで駆動される電子機器は、消費電力削減のために、待ち受け時などは、待機状態に移行する。待機状態である場合は、電子機器に含まれる電子回路で不要な部分に対する電力供給が停止され、動作電力に加えて、ＭＯＳトランジスタのリーク電流に起因する消費電力も削減される。このとき、消費電力の削減量を増加させるために、電子回路の外部記憶部への電力供給も削減される。
【０００３】
ここで、外部記憶部への電力供給が停止される際に、電子回路内部に設けられた退避用の内部記憶部に、外部記憶部に記憶されているデータを退避させることが行われている。例えば、特許文献１は、待機状態時には、外部記憶部に記憶されているデータを、電子回路内部に存在するスキャン用ＳＲＡＭに退避させる技術を開示している。
【０００４】
しかしながら、スキャン用ＳＲＡＭは、通常大規模であり、外部記憶部に記憶されているデータの退避用としては、不必要に大きい場合が多い。このため、待機状態中でも電力が供給されるスキャン用ＳＲＡＭでの消費電力が大きくなり、待機状態であるにもかかわらず十分な消費電力削減が図れない問題があった。
【０００５】
あるいは、スキャン用ＳＲＡＭに対して、退避させるデータ量が非常に大きい場合には、データの退避が不十分となる問題があった。
【０００６】
また、スキャン用ＳＲＡＭにデータを退避させた場合には、プロセッサから見たアドレス値が変化してしまい、待機状態においては、プロセッサが退避させたデータを使用できない、特にプログラムデータを使用できない問題があった。
【０００７】
このように、消費電力削減のための待機状態への移行時の、電力供給が停止される外部記憶部に記憶されているデータの退避において、内部記憶部の効率的かつ十分な活用がなされていない問題があった。
【０００８】
加えて、内部記憶部に退避させられたデータを、待機状態中には、プロセッサが使用できないという問題があった。
【特許文献１】特開２００２−１９６８４６号公報
【特許文献２】特開２００１−１３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで本発明は、待機状態移行時に、内部記憶部を効率的に活用して外部記憶部に記憶されるデータを転送して、消費電力の削減と、処理効率の向上を実現する電子回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
第１の発明に係る電子回路は、通常状態と待機状態とで動作する電子回路であって、プロセッサと、複数の内部記憶部と、複数の内部記憶部のそれぞれに対して電力の供給と非供給を切り替える電力供給切り替え部と、待機状態に移行する場合に、電子回路の外部に設けられている外部記憶部に記憶されている所定の退避データを複数の内部記憶部の内、少なくとも一つの内部記憶部に転送する転送部と、複数の内部記憶部のアドレス値を変換するアドレス制御部を備える。
【００１１】
この構成により、待機状態となって、消費電力削減のために外部記憶部への電力を非供給とする場合でも、所定のデータを退避させることができる。結果として、電力削減と、待機状態中の最低限の動作確保が両立される。
【００１２】
第２の発明に係る電子回路では、転送部は、複数の内部記憶部の内、退避データの記憶に必要となる少なくとも一つの退避記憶部に、退避データを転送する。
【００１３】
この構成により、外部記憶部に記憶されているデータが効率的に退避される。
【００１４】
第３の発明に係る電子回路では、アドレス制御部は、待機状態に移行する場合に、退避記憶部のアドレス値を、外部記憶部のプロセッサから見たアドレス値と同じアドレス値に変換する。
【００１５】
この構成により、内部記憶部に退避させられたデータを、プロセッサが使用できる。このため、消費電力削減のための待機状態中であっても、プロセッサは最低限の動作を行うことができる。
【００１６】
第４の発明に係る電子回路では、退避データは、プロセッサで用いられるプログラムデータを含む。
【００１７】
この構成により、プログラムデータが待機状態中であっても、確実に退避させられる。
【００１８】
第５の発明に係る電子回路では、アドレス制御部は、プログラムを記憶する退避記憶部のアドレス値を、プログラムデータに含まれる絶対アドレス値と同じアドレス値に変換する。
【００１９】
この構成により、待機状態中であっても、プロセッサはプログラムデータを使用することができる。
【００２０】
第６の発明に係る電子回路では、電力供給切り替え部は、待機状態において、退避記憶部に対してのみ電力を供給する。
【００２１】
この構成により、消費電力が削減される。
【００２２】
第７の発明に係る電子回路では、プロセッサは、通常状態と待機状態を通知するモード信号を、転送部、アドレス制御部及び電力供給切り替え部の少なくとも一つに出力する。
【００２３】
この構成により、通常状態と待機状態の切り替わり時に必要な処理が確実に実行される。
【００２４】
第８の発明に係る電子回路では、プロセッサは、退避データのデータ容量から複数の内部記憶部の内、退避記憶部となる内部記憶部を決定して決定結果を生成し、決定結果を転送部、アドレス制御部及び電力供給切り替え部の少なくとも一つに出力する。
【００２５】
この構成により、事後的な変更にフレキシブルに対応して、待機状態に移行する際に、退避データが退避される。
【００２６】
第９の発明に係る電子回路では、アドレス制御部は、決定結果により決定される退避記憶部のアドレス値を、外部記憶部のプロセッサから見たアドレス値と同じアドレス値に変換する。
【００２７】
この構成により、待機状態中であっても、プロセッサはプログラムデータを使用することができる。
【００２８】
第１０の発明に係る電子回路では、電力供給切り替え部は、複数の内部記憶部の内、決定結果により決定される退避記憶部に対してのみ電力を供給する。
【００２９】
この構成により、消費電力が最小限に抑えられる。
【発明の効果】
【００３０】
本発明によれば、待機状態となるときに、通常は他の目的に使用されている複数の内部記憶部を、効率的に活用して外部記憶部の所定のデータを退避させることができる。このため、待機状態においては、外部記憶部や演算などの処理回路をはじめ、所定のデータの退避に用いられない内部記憶部への電力供給が停止されて、消費電力が削減される。
【００３１】
また、待機状態において、所定のデータが退避させられた内部記憶部のアドレス値が、外部記憶部のプロセッサから見たアドレス値と同じアドレス値に変換されることで、待機状態中でも、プロセッサはプログラムデータなどの所定のデータを使用できる。
【００３２】
以上により、リソースが有効活用されて消費電力が削減されつつ、電子回路の動作への影響も防止される。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１における電子回路のブロック図である。
【００３５】
電子回路１は、通常状態と待機状態とで動作する。ここで、通常状態は、電子回路１内部に設けられている演算回路や処理回路などが動作している状態であり、電子回路１及びその周辺回路（例えば、外部記憶部２１）に対して電力が供給されている。
【００３６】
これに対して、待機状態は、電子回路１内部に設けられている演算回路や処理回路が動作を停止する状態であり、電子回路１及びその周辺回路に対する電力供給が制限される。具体的には、電子回路１内部の最低限の回路などに対してのみ電力が供給され、これら以外に対しては、電力が供給されない。例えば、待機状態であっても動作の必要なプロセッサ２に対しては電力が供給されるが、演算などを行う処理回路１０〜１３に対しては電力が供給されない。なお、外部記憶部２１に対しては、待機状態時においては、電力が供給されない。このように、待機状態に移行することで、消費電力が削減される。
【００３７】
なお、電子回路１を備える電子機器が待機状態に移行する場合とは、携帯電話であれば、待ち受け中などである。
【００３８】
電子回路１は、次の要素を備える。
【００３９】
電子回路１を制御するプロセッサ２、複数の内部記憶部（第１内部記憶部３〜第４内部記憶部６）、電力供給切り替え部７、転送部８、及びアドレス制御部９などである。
【００４０】
まず、各部の詳細について説明する。
【００４１】
プロセッサ２は、電子回路１内部の処理回路１０〜１３などを制御する。このとき、プロセッサ２は、外部記憶部２１に記憶されているプログラムデータを用いる。すなわち、プロセッサ２は、バス１４を介して、外部記憶部２１に記憶されているプログラムデータをロードし、プログラムデータに含まれる命令にしたがって、処理回路１０〜１３などに対して、演算命令などを出力する。
【００４２】
プロセッサ２には、プログラムデータを用いて動作を行う回路全般が含まれる。
【００４３】
また、プロセッサ２は、通常状態と待機状態を示すモード信号１５を、電力供給切り替え部７、転送部８、アドレス制御部９に対して出力する。電力供給切り替え部７、転送部８、アドレス制御部９は、モード信号１５により、電子回路１が通常状態と待機状態のいずれであるかを認識できる。
【００４４】
なお、外部記憶部２１は、プロセッサ２で使用されるプログラムデータなどの、種々のデータを記憶している。また、プロセッサ２は、バス１４を介して、外部記憶部２１に対してアクセス可能である。また、外部記憶部２１は、ＲＯＭやＲＡＭなどを含み、複数の記憶媒体から構成されてもよく、単数の記憶媒体から構成されても良い。
【００４５】
次に、複数の内部記憶部３〜６について説明する。
【００４６】
第１内部記憶部３〜第４内部記憶部６は、電子回路１に含まれるデータの記憶部である。図１では、電子回路１に４つの内部記憶部（第１内部記憶部３、第２内部記憶部４、第３内部記憶部５、第４内部記憶部６）が設けられているが、これ以外の個数でも良い。また、４つの内部記憶部を、ここでは第１内部記憶部３〜第４内部記憶部６と記載している。いずれも複数の内部記憶部の一つである。
【００４７】
第１内部記憶部３〜第４内部記憶部６は、電子回路１に設けられたＳＲＡＭやＤＲＡＭなどのメモリであってもよく、フリップフロップなどで構成されるレジスタであっても良い。また、第１内部記憶部３〜第４内部記憶部６は、独立して設けられてもよく、特定の演算部に用いられる記憶部の一部、もしくは全部であってもよい。
【００４８】
例えば、図１では、第１内部記憶部３は、処理回路１０に用いられる記憶部である。同様に、第２内部記憶部４は処理回路１１に用いられる。第３内部記憶部５は、処理回路１２に用いられ、第４内部記憶部６は、処理回路１３に用いられる。
【００４９】
このように、電子回路１が通常状態にある場合、複数の内部記憶部は、一般的に、演算などを行う処理回路などで用いられる。
【００５０】
なお、後で述べるように、電子回路１が待機状態にある場合、第１内部記憶部３などの複数の内部記憶部３〜６には、外部記憶部２１に記憶されている所定のデータ（以下、「退避データ」という）が転送される。複数の内部記憶部３〜６は、待機状態においては、退避データを記憶する役割を有する。
【００５１】
また、複数の内部記憶部３〜６のそれぞれは、異なる記憶容量や、記憶方式などを有してもよい。
【００５２】
次に、電力供給切り替え部７について説明する。
【００５３】
電子回路１が通常状態にある場合には、電子回路１内部には、電力が供給される。このため、プロセッサ２、第１内部記憶部３〜第４内部記憶部６、処理回路１０〜１３、転送部８などに対して、電力が供給される。
【００５４】
これに対して、電子回路１が待機状態にある場合には、電子回路１には、部分的に電力が供給される。例えば、待機状態においては、処理回路１０〜１３などには電力が供給されない。同様に、複数の内部記憶部３〜６の内、動作の不要な内部記憶部に対しても、電力が供給されない。
【００５５】
ここで、電力供給切り替え部７は、複数の内部記憶部（第１内部記憶部３〜第４内部記憶部６）に対する、電力の供給と非供給を切り替える。
【００５６】
電子回路１が通常状態である場合には、電力供給切り替え部７は、複数の内部記憶部３〜６への電力を供給する。一方、電子回路１が待機状態である場合には、電力供給切り替え部７は、電力供給を必要とする内部記憶部のみに電力を供給する。
【００５７】
電力供給切り替え部７が、複数の内部記憶部３〜６のそれぞれに対する電力供給の切り替えを行うことで、待機状態における電子回路１の消費電力が削減される。
【００５８】
なお、図１では、電力供給切り替え部７は、複数の内部記憶部３〜６に対する電力の供給／非供給を切り替えのみが示されているが、処理回路１０〜１３などに対する電力の供給／非供給を切り替えを含んでも良い。待機状態において、処理回路１０〜１３などへの電力が非供給となることで、待機状態での消費電力は更に低減する。
【００５９】
図２には、電力供給切り替え部７の内部構成が示される。図２は、本発明の実施の形態１における電力供給切り替え部の内部ブロック図である。
【００６０】
電力信号３０は、電力供給切り替え部７内部のスイッチ３１に入力する。スイッチ３１は、プロセッサ２から出力されるモード信号１５に基づいて、オン／オフを切り替える。
【００６１】
スイッチ３１は、電子回路１内部に設けられた複数の内部記憶部３〜６のそれぞれに対応して設けられている。図１、図２では、第１内部記憶部３〜第４内部記憶部６の４つの内部記憶部が設けられているので、スイッチ３１も４つ設けられる。
【００６２】
なお、スイッチ３１は、アナログスイッチ、ＭＯＳスイッチなどでもよい。また、スイッチ以外であっても、電力信号３０の供給を切り替える機能を有するものであれば何でも良い。
【００６３】
また、電力の供給と非供給の切り替えが不要である内部記憶部に対応するスイッチ３１は、省略されて良い。
【００６４】
次に、転送部８について説明する。
【００６５】
転送部８は、電子回路１が待機状態に移行する場合に、外部記憶部２１に記憶されている退避データを複数の内部記憶部３〜６の内、退避データの容量に応じて必要となる少なくとも一つの内部記憶部に転送する。転送部８は、バス１４を介して退避データを転送する。
【００６６】
後で説明するように、待機状態に移行する場合には、消費電力削減のために外部記憶部２１への電力が供給されない。このため、電力が供給されない待機状態の期間は、外部記憶部２１に記憶されているデータの使用ができない。
【００６７】
しかしながら、外部記憶部２１には、プロセッサ２で使用されるプログラムデータなど、待機状態中であっても必要となる所定の退避データが記憶されている。
【００６８】
このため、待機状態に移行する場合には、この退避データは、内部記憶部３〜６に転送される。このとき、、複数の内部記憶部３〜６の内で、退避データの記憶に必要となる少なくとも一つの内部記憶部（以下、「退避記憶部」という）に、退避データが転送される。
【００６９】
また、転送部８は、通常状態に移行する際には、退避記憶部に退避させられた退避データを、外部記憶部２１に転送する。これにより、プロセッサ２は、外部記憶部２１に記憶されているプログラムデータなどのデータに対してアクセスを行うことができる。
【００７０】
転送部８は、ダイレクト・メモリ・アクセス・コントローラ（以下、「ＤＭＡコントローラ」という）などで実現される。
【００７１】
次に、アドレス制御部９について説明する。
【００７２】
アドレス制御部９は、複数の内部記憶部３〜６のアドレス値を変換する。
【００７３】
第１内部記憶部３から第４内部記憶部６のそれぞれは、プロセッサ２から見て異なるアドレス値の範囲を有している。このため、待機状態において、複数の内部記憶部３〜６に退避データが退避させられた場合には、退避データは、外部記憶部２１に記憶されている状態と異なるアドレスに記憶されていることになる。
【００７４】
このため、同じプログラムデータでありながら、待機状態中では、退避データは、異なるアドレス値を持つことになる。
【００７５】
通常、プログラムデータには絶対アドレス値が含まれているため、プログラムデータが異なるアドレスに記憶されると、プロセッサ２は、このプログラムデータを使用できなくなる。
【００７６】
アドレス制御部９は、このように退避させられた退避データを記憶する退避記憶部のアドレス値を、プロセッサ２から見た外部記憶部２１と同じアドレス値に変換を行う。
【００７７】
すなわち、プログラムデータに含まれる絶対アドレス値と同一になるように、退避記憶部のアドレス値を変換する。
【００７８】
アドレス制御部９によるアドレス値の変換により、プロセッサ２は、退避記憶部に記憶されている退避データを、通常状態と同様に読み出して処理することができる。
【００７９】
次に、電子回路１の動作について、図３を用いて説明する。図３は、本発明の実施の形態１における、退避データの退避を示す図である。
【００８０】
プロセッサ２は、モード信号１５を、電力供給切り替え部７、転送部８、アドレス制御部９に対して、モード信号１５を出力する。モード信号１５は、通常状態から待機状態への移行、及びその逆を通知する。
【００８１】
このモード信号１５により、転送部８は、退避データを退避記憶部に転送する。電力供給切り替え部７は、動作不要な回路への電力を非供給とする。アドレス制御部９は、後で述べるように、退避記憶部となる内部記憶部のアドレス値を変換する。
【００８２】
図３に示されるように、外部記憶部２１は、０番地から９９９番地までのアドレス値を有している。プログラムデータは、０番地から９９番地までに記憶されている。
【００８３】
第１内部記憶部３は、１０００番地から１０４９番地までのアドレス値を有しており、第２内部記憶部４は、１０５０番地から１０９９番地までのアドレス値を有しているとする。
【００８４】
通常状態においては、プロセッサ２は、外部記憶部２１に記憶されているプログラムデータを使用する。プログラムデータは０番地から９９番地に記憶されており、プログラムデータ内部には、このアドレス値に基づいた絶対アドレス値の要素が含まれる（例えば、１番地から１０番地へのジャンプなど）。
【００８５】
待機状態になると、プログラムデータは、退避データとして複数の内部記憶部３〜６の内、退避記憶部となる内部記憶部に転送される。プログラムデータは、０番地から９９番地までの容量を必要とするので、第１内部記憶部３と第２内部記憶部４の２つが、退避記憶部となる。
【００８６】
プログラムデータは、第１内部記憶部３と第２内部記憶部４に記憶される。この後、消費電力削減のために、外部記憶部２１と第３内部記憶部５、第４内部記憶部６への電力は供給されない。電力供給切り替え部７は、第１内部記憶部３と第２内部記憶部４への電力を供給状態に、第３内部記憶部５と第４内部記憶部６への電力を非供給状態に切り替える。
【００８７】
また、外部記憶部２１への電力も非供給に切り替えることができ、消費電力が削減される。しかも、外部記憶部２１に記憶されていた退避データは、処理回路１０〜１３などに用いられる複数の内部記憶部に転送されるため、待機状態中であっても、退避データが失われない。更に、複数の内部記憶部３〜６は、通常状態では、処理回路１０〜１３などに用いられ、待機状態では不使用となる記憶部であるので、電子回路１内部のリソースの有効活用が図られる。
【００８８】
更に、電子回路１内部の処理回路１０〜１３など、動作不要の回路に対しても電力が供給されない。このように、動作不要の回路などに対する電力供給が制限されることで、待機状態における消費電力が削減される。
【００８９】
この状態では、プロセッサ２から見て、プログラムデータは、１０００番地から１０９９番地に記憶されていることになり、本来の０番地から９９番地までに記憶されていることと異なる。
【００９０】
アドレス制御部９は、待機状態においては、退避記憶部となっている第１記憶部３のアドレス値を０番地から４９番地までに変換する。同様に、アドレス制御部９は、第２記憶部４のアドレス値を５０番地から９９番地までに変換する。このアドレス制御により、プロセッサ２は、通常状態と同じく、０番地から９９番地までにプログラムデータが記憶されているものと扱える。結果として、待機状態であっても、プロセッサ２は、プログラムデータを使用した処理を行える。
【００９１】
もちろん、プログラムデータの容量が大きい場合には、第１内部記憶部３と第２内部記憶部４のみでなく、第３内部記憶部５や第４内部記憶部６も、退避記憶部として利用される。
【００９２】
図４には、通常状態と待機状態でのプロセッサ２から見た論理アドレスが示されている。図４は、本発明の実施の形態１における、電子回路のアドレスマップである。
【００９３】
通常状態では、外部記憶部２１などが図４に示されるようにアドレスを持っているのに対して、待機状態においては、第１内部記憶部３と第２内部記憶部４の論理アドレス値が、０番地から９９番地までとして、プロセッサ２から扱われる。このような、アドレス値の変換により、プロセッサ２は、待機状態中でも退避させられたプログラムデータなどを使用できる。
【００９４】
なお、退避データの容量や、退避記憶部となる内部記憶部やそのアドレス値などは、あらかじめ定められておいても良いが、必要に応じて計算されて定められても良い。
【００９５】
例えば、プロセッサ２は、退避させるべき退避データの容量を基に、複数の内部記憶部３〜６の内、退避記憶部とすべき内部記憶部を決定する。プロセッサ２は、この決定した結果を、電力供給切り替え部７、転送部８、アドレス制御部９に出力する。
【００９６】
電力供給切り替え部７は、退避記憶部と決定された内部記憶部以外の内部記憶部への電力を非供給にする。転送部８は、退避記憶部と決定された内部記憶部へ、退避データを、外部記憶部２１から転送する。アドレス制御部９は、退避記憶部と決定された内部記憶部のアドレス値を、外部記憶部２１のプロセッサ２からみたアドレス値と同じアドレス値に変換する。
【００９７】
以上の処理は、退避データとするべきデータの容量が変化する場合に有効である。
【００９８】
このように、退避データとするべきデータの容量が変化する場合であっても、プロセッサ２が、計算により退避記憶部を決定して、決定した結果を必要な要素に通知することで、フレキシブルな対応ができる。
【００９９】
（実施の形態２）
次に、本発明の実施の形態２について説明する。
【０１００】
図５、図６は、本発明の実施の形態２における電子回路の動作シーケンスを示す図である。
【０１０１】
図５は、通常状態から待機状態への移行における動作シーケンスを示している。
【０１０２】
まずステップ５０にて、プロセッサ２は、モード信号１５を出力する。このモード信号１５により、通常状態から待機状態への移行、及びその逆が通知される。
【０１０３】
なお、通常状態と待機状態の変化の原因は、電子回路１内部の処理に応じたものでもよく、電子回路１外部からの処理に応じたものでもよい。例えば、電子回路１が用いられる電子機器を使用するユーザーからの、待機状態への移行要求に応じたものでも良い。
【０１０４】
次にステップ５１にて、プロセッサ２は、退避データの転送に関する情報を設定する。例えば、複数の内部記憶部３〜６のいずれを退避記憶部とするのかに関する情報や、アドレス値の変換式などに関する情報である。
【０１０５】
次に、ステップ５２にて、プロセッサ２は、転送部８に対して退避データの転送命令を出力する。転送部８は、転送命令に従って、外部記憶部２１から退避記憶部へ、退避データを転送する。退避データが転送された状態は、図３に示される通りである。
【０１０６】
ステップ５３にて、転送部８は、転送が完了したことをプロセッサ２に通知する。転送部８がＤＭＡコントローラで実現されているときは、転送完了のステータス信号が、転送完了信号とされる。退避データの転送完了により、外部記憶部２１への電力供給は停止されても良い状態となる。
【０１０７】
転送完了通知を受けたプロセッサ２は、ステップ５４にて、アドレス制御部９に対して、アドレス変換命令を出力する。アドレス変換命令を受けたアドレス制御部９は、退避記憶部のアドレス値を、外部記憶部２１のプロセッサ２から見たアドレス値と同じアドレス値に変換する。このアドレス変換により、プロセッサ２は、退避記憶部に記憶されている退避データを、通常状態と同じように取り扱うことができる。
【０１０８】
次に、ステップ５５にて、プロセッサ２は、電力供給切り替え部７に対して、電力供給切り替え命令を出力する。命令を受けた電力供給切り替え部７は、退避記憶部以外の内部記憶部への電力を非供給とする。また、待機状態においては動作不要である処理回路１０〜１３などに対する電力も非供給とする。電力供給が制限されることで、待機状態中の消費電力が大きく削減される。
【０１０９】
電力供給切り替え部７は、電力供給切り替えの処理が完了すると、ステップ５６にて、完了通知をプロセッサ２に出力する。プロセッサ２は、通常状態から待機状態への移行にかかわる一連の処理を終了する。
【０１１０】
以上の処理シーケンスにより、通常状態から待機状態への移行時に、データの破損や誤動作を防止できる。更に、当然ながら消費電力を削減しつつ、内部記憶部を有効に活用して退避データを記憶する。その上で、待機状態中であっても、プロセッサ２がプログラムデータなどを使用できる。
【０１１１】
次に、図６は、待機状態から移行状態への動作シーケンスを示している。
【０１１２】
まずステップ６０にて、プロセッサ２は、モード信号１５を出力し、待機状態から通常状態へ移行することを通知する。アドレス制御部９は、待機状態から通常状態への移行通知を受けて、アドレス値の変換を停止する。アドレス値変換の停止により、プロセッサ２は、外部記憶部２１と複数の内部記憶部３〜６のアドレス値を、通常状態でのアドレス値として扱うことができる。
【０１１３】
次に、ステップ６１にて、プロセッサ２は、電力供給切り替え部７に対して、電力供給切り替え命令を出力する。電力供給切り替え部７は、複数の内部記憶部３〜６への電力を供給状態に切り替える。また、他の処理回路や外部記憶部への電力供給も再開される。
【０１１４】
電力供給切り替え部７は、ステップ６２にて、電力供給切り替えの完了通知を出力する。以上で、待機状態から通常状態への移行が完了する。
【０１１５】
以上の処理シーケンスにより、待機状態から通常状態への移行時の、誤動作などを防止できる。
【０１１６】
（実施の形態３）
次に、実施の形態３について説明する。
【０１１７】
図７は、本発明の実施の形態３における電子機器の斜視図である。
【０１１８】
図７には、電子機器の一例として携帯電話が示されている。携帯電話７０は、電子回路１、外部メモリ２１などを搭載している。電子回路１、および外部メモリ２１の構成や動作は、実施の形態１、２で説明したものと同じである。
【０１１９】
携帯電話７０は、折りたたみ可能となっており、折りたたみによる開閉を検知する開閉検知部７１を備えている。開閉検知部７１は、検知した開閉の状態を、電子回路１に通知する。
【０１２０】
電子回路１は、この開閉検知部７１で検知された携帯電話の開閉を認識する。この、開閉の認識により、電子回路１は、通常状態と待機状態を認識する。
【０１２１】
携帯電話が折りたたまれた時は、開閉検知部７１からの通知に従い、電子回路１は、待機状態であると判断する。携帯電話が開かれた時は、通話やメールなどの操作が行われるので、通常状態であると判断される。
【０１２２】
通常状態と待機状態の移行における、電子回路１の動作は実施の形態１と２で説明されたとおりである。
【０１２３】
このように、携帯電話が折りたたまれて待機状態となった場合は、消費電力が削減され、バッテリ７２の動作時間が長くなる。また、電子回路１内部に設けられた複数の内部記憶部が有効に活用されて、回路規模を増加させること無く、待機状態が実現される。
【０１２４】
また、待機状態中でも、プロセッサはプログラムデータなどを使用することができる。
【０１２５】
このように、電子回路１が搭載される電子機器の任意の動作を用いることで、容易に通常状態と待機状態を切り替えることができる。
【０１２６】
なお、例えば電子機器がノートブック型パソコンである場合には、表示画面の折り畳みを利用して、通常状態と待機状態が判断されても良い。あるいは電子機器がデジタルカメラであれば、レンズの開閉を利用して、通常状態と待機状態が判断されても良い。
【産業上の利用可能性】
【０１２７】
本発明は、例えば、携帯端末などの消費電力削減と回路規模削減の両方が求められる電子機器等の分野において好適に利用できる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施の形態１における電子回路のブロック図
【図２】本発明の実施の形態１における電力供給切り替え部の内部ブロック図
【図３】本発明の実施の形態１における、退避データの退避を示す図
【図４】本発明の実施の形態１における、電子回路のアドレスマップ
【図５】（本発明の実施の形態２における電子回路の動作シーケンスを示す図
【図６】本発明の実施の形態２における電子回路の動作シーケンスを示す図
【図７】本発明の実施の形態３における電子機器の斜視図
【符号の説明】
【０１２９】
１  電子回路
２  プロセッサ
３  第１内部記憶部
４  第２内部記憶部
５  第３内部記憶部
６  第４内部記憶部
７  電力供給切り替え部
８  転送部
９  アドレス制御部
１０、１１、１２、１３  処理回路
１４  バス
２１  外部記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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