(57)【要約】【課題】音声受信装置を小型化し製造コストの低減する。【解決手段】入力されるＡＥＳ信号を高速クロックでサンプリングすることでサンプリングポイントを検出する。検出されたサンプリングポイントに基づいてＡＥＳ信号をシフトレジスタ部１１により内部に取り込み、プリアンブル検出部１３においてＡＥＳ信号のヘッダ領域のプリアンブル部を検出する。そして、ＡＥＳ復号部１４により上記検出されたプリアンブル部をもとにＡＥＳ信号のバイフェーズ変調を復号することで音声データを抽出する。【選択図】図１
2007251871.tif 000002
【特許請求の範囲】
【請求項１】
ＡＥＳ（Audio Engineering Society）フォーマットの音声信号を入力する入力手段と、
前記入力された音声信号のクロック周波数より高速クロック周波数で前記音声信号をサンプリングする高速サンプリング手段と、
前記高速サンプリングされた音声信号を位相制御することでサンプリングポイントを検出する位相制御手段と、
前記検出されたサンプリングポイントに基づいて前記音声信号をシフトレジスタに取り込み、前記音声信号のヘッダ領域のプリアンブル部を検出する検出手段と、
前記検出されたプリアンブル部をもとに前記音声信号を復調して音声データを抽出する抽出手段と
を具備することを特徴とする音声受信装置。
【請求項２】
ＡＥＳフォーマットの音声信号を入力し、
前記入力された音声信号のクロック周波数より高速クロック周波数で前記音声信号をサンプリングし、
前記高速サンプリングされた音声信号を位相制御することでサンプリングポイントを検出し、
前記検出されたサンプリングポイントに基づいて前記音声信号をシフトレジスタに取り込み、前記音声信号のヘッダ領域のプリアンブル部を検出し、
前記検出されたプリアンブル部をもとに前記音声信号を復調して音声データを抽出することを特徴とする音声受信装置に用いられる信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＡＥＳ（Audio Engineering Society）信号をデコードして音声データを抽出する音声受信装置とその信号処理方法に関する。
【背景技術】
【０００２】
音声受信装置では、ＡＥＳ信号から音声データを抽出するために、ＰＬＬ（Phase Locked Loop）回路を用いて入力信号と出力信号との位相差を検出し、ＶＣＯ（電圧制御発振器）等を制御することで、正確に同期した周波数の信号を発振することができる。  
このＰＬＬ回路はＡＥＳ信号の入力チャンネル毎に設ける必要があるため、ＡＥＳ信号の入力が多チャンネルになるにつれて、入力基板が大型化し、コスト高となっていた。
【０００３】
なお、画像音声処理装置において、ハードウェアを共通化して小型化すると共に、内部機能の設定を変更可能とすることで多様な機能を効率的に実現する手法が提案されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００４−２３１３２公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来では、ＡＥＳ信号の入力毎にＰＬＬ回路を必要としていたため、多数のＡＥＳ入力を受ける場合には、基板が大型化し、コスト面の負担が大きかった。
【０００５】
この発明は上記事情に着目してなされたもので、その目的とするところは、装置の小型化及び製造コストの低減を可能とする音声受信装置とその信号処理方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためにこの発明に係わる音声受信装置は、ＡＥＳ（Audio Engineering Society）フォーマットの音声信号を入力する入力手段と、前記入力された音声信号のクロック周波数より高速クロック周波数で前記音声信号をサンプリングする高速サンプリング手段と、前記高速サンプリングされた音声信号を位相制御することでサンプリングポイントを検出する位相制御手段と、前記検出されたサンプリングポイントに基づいて前記音声信号をシフトレジスタに取り込み、前記音声信号のヘッダ領域のプリアンブル部を検出する検出手段と、前記検出されたプリアンブル部をもとに前記音声信号を復調して音声データを抽出する抽出手段とを具備することを特徴とする。
【０００７】
また、この発明に係わる音声受信装置に用いられる信号処理方法は、ＡＥＳフォーマットの音声信号を入力し、前記入力された音声信号のクロック周波数より高速クロック周波数で前記音声信号をサンプリングし、前記高速サンプリングされた音声信号を位相制御することでサンプリングポイントを検出し、前記検出されたサンプリングポイントに基づいて前記音声信号をシフトレジスタに取り込み、前記音声信号のヘッダ領域のプリアンブル部を検出し、前記検出されたプリアンブル部をもとに前記音声信号を復調して音声データを抽出することを特徴とする。
【０００８】
上記構成による音声受信装置とその信号処理方法では、ＰＬＬ回路を有しない回路方式であるため、例えば汎用ＦＰＧＡ（Field Programmable Gate Array）の中でデコードすることが可能となる。ＰＬＬ回路を減らすことでコストを抑えることができ、基板の省スペース化も実現できる。特に多チャンネルのＡＥＳ信号を受ける場合に効果が大きい。
【発明の効果】
【０００９】
したがってこの発明によれば、装置の小型化及び製造コストの低減を可能とする音声受信装置とその信号処理方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態を詳細に説明する。  
図１は、この発明に係わる音声受信装置の一実施形態を示すブロック図である。  
この音声受信装置１は、シフトレジスタ部１１と、位相制御部１２と、プリアンブル検出部１３と、ＡＥＳ復号部１４とを備える。位相制御部１２の制御の下、シフトレジスタ部１１は入力されるＡＥＳ信号を高速クロックでシフトする。例えば、ＡＥＳ信号（６Ｍｂｐｓ）を高速クロック（４８Ｍｂｐｓ）でサンプリングするようにする。図２は、サンプリングポイントを説明する図である。同図において、位相制御部１２はポイントＡにてサンプリングカウンタをリセットし、ポイントＢ（サンプリングポイント）でＡＥＳ信号をシフトレジスタ部１１に取り込むように制御する。
【００１１】
プリアンブル検出部１３は、上記シフトレジスタ部１１に取り込まれたＡＥＳ信号のヘッダ領域のプリアンブル部（固定パターン）を検出し内部カウンタの同期をとる。この内部カウンタでＡＥＳ復号のタイミングを合わせる。ＡＥＳ復号部１４は、上記タイミングにしたがってＡＥＳ信号から音声データの部分を抽出する。
【００１２】
このように、入力されるＡＥＳ信号を高速クロックでサンプリングすることでサンプリングポイントＢを算出し、シフトレジスタ部１１で内部に取り込み、プリアンブル検出部１３によりＡＥＳ信号のヘッダ領域のプリアンブル部を検出する。そして、ＡＥＳ復号部１４により検出されたプリアンブル部をもとにＡＥＳ信号のバイフェーズ変調を復号することで音声データを抽出することができる。
【００１３】
図３は、ＦＰＧＡに実装する場合の内部処理を示すブロック図である。また、図４にサンプリングポイントを検出する手順を示す。
【００１４】
図３において、入力されたＡＥＳ信号（６Ｍｂｐｓ）は、先ず遅延回路（Ｄ型フリップフロップ）３１において内部クロック（４８Ｍｂｐｓ）ＣＫの１クロック分遅延されたのち、ａとして否定回路３２と遅延回路（Ｄ型フリップフロップ）３３とに入力される。遅延回路３３からの出力ａ´と否定回路３２からの出力ｂは、否定論理積回路３４に入力され論理演算されたのち出力ｃとしてカウンタ３５に入力される。このとき、遅延回路３３の出力ａ´は否定回路３２の出力ｂの立ち下がり、立ち上がりから１クロック分遅れて立ち上がり、立ち下がりとなるため、否定論理積回路３４の出力ｃは、図４に示すように、入力ＡＥＳ信号の立ち下がり直後にパルス波形（同図斜線部）となる。そこで、カウンタ３５において、出力ｃの立ち下がりでカウント値をリセットした後、内部クロックをカウントして図２に示すポイントＢを生成する。このポイントＢに従ってシフトレジスタ３６にデータを取り込み、プリアンブル部の固定パターンを検出して位相制御を行った後、バイフェーズデコーダ３７において復調を行い、音声データを出力する。
【００１５】
以上述べたように、この実施形態では、入力されるＡＥＳ信号を高速クロックでサンプリングすることでサンプリングポイントＢを算出し、シフトレジスタ部１１で内部に取り込み、プリアンブル検出部１３によりＡＥＳ信号のプリアンブル部を検出する。そして、ＡＥＳ復号部１４により上記検出されたプリアンブル部をもとにＡＥＳ信号のバイフェーズ変調を復号することで音声データを抽出することが可能となる。
【００１６】
したがって上記実施形態によれば、ＰＬＬ回路が不要となることからコストを抑えることができ、基板の省スペース化も実現できる。特に多チャンネルのＡＥＳ信号の入力を受ける場合には、従来回路に比して多数のＰＬＬ回路を削減できるため、大きな効果を奏することができる。
【００１７】
要するにこの発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００１８】
【図１】この発明に係わる音声受信装置の一実施形態を示すブロック図。
【図２】サンプリングポイントを説明するための図。
【図３】ＦＰＧＡに実装する内部処理を示すブロック図。
【図４】サンプリングポイントを検出する手順を示す図。
【符号の説明】
【００１９】
１…音声受信装置、１１…シフトレジスタ部、１２…位相制御部、１３…プリアンブル検出部、１４…ＡＥＳ復号部、３１…遅延回路、３２…否定回路、３３…遅延回路、３４…否定論理積回路、３５…カウンタ、３６…シフトレジスタ、３７…バイフェーズデコーダ。
【図１】
2007251871.tif 000003
【図２】
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【図３】
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【図４】
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