(57)【要約】【課題】複数の電源部にそれぞれ逆流阻止部を接続した電源装置に関し、逆流阻止を確実化し、且つ効率向上を図る。【解決手段】安定化直流電圧を出力する複数の電源部の出力端子にそれぞれ逆流阻止部を介して負荷に直流電流を供給する電源装置に於いて、逆流阻止部は、電源部と接続する入力端子Ｔｉｎと、負荷と接続する出力端子Ｔｏｕｔとの間に接続したｎ型ＦＥＴＱ１と、このｎ型ＦＥＴＱ１のソースＳ・ドレインＤ間の電圧を比較して、ソース電圧Ｖｓがドレイン電圧Ｖｄより高い時にローレベル出力、低い時にハイレベル出力となる比較回路ＣＯＭと、この比較回路ＣＯＭのローレベル出力時にｎ型ＦＥＴＱ１のゲートＧに電圧を印加してオン状態とし、比較回路ＣＯＭのハイレベル出力時にｎ型ＦＥＴＱ１のゲートに電圧を印加しないでオフ状態とする制御用ｎ型ＦＥＴＱ２とを含む構成を有するものである。【選択図】図１
2007209121.tif 000002
【特許請求の範囲】
【請求項１】
安定化直流電圧を出力する複数の電源部の出力端子にそれぞれ逆流阻止部を介して負荷に直流電流を供給する電源装置に於いて、
前記逆流阻止部は、前記電源部と接続する入力端子と、前記負荷と接続する出力端子との間に接続したｎ型電界効果トランジスタと、該ｎ型電界効果トランジスタのソース・ドレイン間の電圧を比較して、ソース電圧がドレイン電圧より高い時にローレベル出力、低い時にハイレベル出力となる比較回路と、該比較回路のローレベル出力時に前記ｎ型電界効果トランジスタのゲートに電圧を印加してオン状態とし、前記比較回路のハイレベル出力時に前記ｎ型電界効果トランジスタのゲートに電圧を印加しないでオフ状態とする制御用ｎ型電界効果トランジスタとを含む構成を備えた
ことを特徴とする電源装置。
【請求項２】
前記逆流阻止部は、前記比較回路の動作電圧及び前記ｎ型電界効果トランジスタと制御用ｎ型電界効果トランジスタの動作電圧とを供給する端子と、前記電源部と接続する前記入力端子と、前記負荷と接続する出力端子との３端子構成の集積回路化した構成を有することを特徴とする請求項１記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低損失の逆流阻止手段を備えた電源装置に関する。
【背景技術】
【０００２】
低電圧且つ大電流の直流負荷に安定化直流電力を供給する電源装置は、複数個のスイッチング電源等からなる電源部を並列運転する構成が一般的である。その場合、内部障害発生等により出力電圧が低下した電源部に対して、正常な他の電源部から電流が逆流する問題があることになるから、この逆流を阻止する為のブロッキングダイオードを各電源部の出力端子に接続し、各電源部は、ブロッキングダイオードを介して負荷に安定化直流電力を供給する構成が知られている。このブロッキングダイオードを接続した電源装置の一例を図３に示すもので、電源部３１，３２は、例えば、スイッチング電源により構成し、負荷３３にそれぞれブロッキングダイオードＤ１，Ｄ２を介して安定化直流電圧を印加するものである。各電源部３１，３２が正常の場合、ブロッキングダイオードＤ１，Ｄ２を介して矢印方向の電流を負荷３３に供給する。又障害発生の電源部に対しては、ブロッキングダイオードの逆方向に電圧が印加されるから、逆流を阻止することができる。
【０００３】
このブロッキングダイオードＤ１，Ｄ２の順方向に電流が流れる正常な状態に於いて、低電圧且つ大電流を負荷３３に供給する場合に、ブロッキングダイオードＤ１，Ｄ２の順方向電圧降下に相当する電力損失が生じることになり、電源装置の効率を向上する点から、この電力損失を低減する必要がある。そこで、ブロッキングダイオードＤ１，Ｄ２を、オン抵抗の小さい電界効果トランジスタ（以下ＦＥＴと略称する）に置換した構成が各種提案されている。例えば、負荷電流が大きい時にＦＥＴをオン状態として低抵抗状態とし、負荷電流が小さい時はＦＥＴをオフ状態として、内部の寄生ダイオード（ボディダイオード）の順方向特性により負荷電流を供給し、且つオフ状態として時の寄生ダイオードをブロッキングダイオードと同様に逆流阻止用として作用させる構成が提案されている（例えば、特許文献１参照）。
【０００４】
又ブロッキングダイオードと並列にＦＥＴを接続し、このＦＥＴをオン状態として、ブロッキングダイオードとＦＥＴとの並列回路を介して負荷に直流電流を供給して、ＦＥＴのオン抵抗がブロッキングダイオードの順方向抵抗に比較して小さいことにより、電力損失を低減し、障害発生によりオン状態のＦＥＴを介して逆流する場合、この逆流電流を検出してＦＥＴのゲート電圧を遮断してオフ状態とし、ブロッキングダイオードにより逆流を阻止する構成が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平０３−１０３０２９号公報
【特許文献２】特開２００１−１１９９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
負荷に印加する電圧は、１〜２Ｖ程度以下の低電圧化の傾向にあり、それに伴って電流は増大する傾向にある。従って、電源装置の出力電圧を低電圧とし、出力電流容量の増大又は電源部の並列数の増大を図ることになる。その場合に、前述のように、ダイオードの順方向抵抗分に比較して、オン抵抗値が小さいＦＥＴを用いた構成を適用することが考えられる。又電源部の出力電圧が１〜２Ｖ以下の低電圧とすることにより、ＦＥＴのオン、オフ制御を迅速且つ確実に実行することが容易でなくなる問題がある。又ブロッキングダイオードの単体に比較して、ＦＥＴとその駆動制御部分とを含む構成が大型化する問題がある。更に、ＦＥＴは、ｐ型とｎ型とがあり、ｐ型はｎ型に比較してオン抵抗が大きく、且つ高価である問題がある。
【０００６】
本発明は、従来の問題点を解決するものであり、低電圧大電流の電源装置の小型化及び効率向上を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電源装置は、安定化直流電圧を出力する複数の電源部の出力端子にそれぞれ逆流阻止部を介して負荷に直流電流を供給する電源装置に於いて、前記逆流阻止部は、前記電源部と接続する入力端子と、前記負荷と接続する出力端子との間に接続したｎ型電界効果トランジスタと、該ｎ型電界効果トランジスタのソース・ドレイン間の電圧を比較して、ソース電圧がドレイン電圧より高い時にローレベル出力、低い時にハイレベル出力となる比較回路と、該比較回路のローレベル出力時に前記ｎ型電界効果トランジスタのゲートに電圧を印加してオン状態とし、前記比較回路のハイレベル出力時に前記ｎ型電界効果トランジスタのゲートに電圧を印加しないでオフ状態とする制御用ｎ型電界効果トランジスタとを含む構成を備えている。
【０００８】
又前記逆流阻止部は、前記比較回路の動作電圧及び前記ｎ型電界効果トランジスタと制御用ｎ型電界効果トランジスタの動作電圧とを供給する端子と、前記電源部と接続する前記入力端子と、前記負荷と接続する出力端子との３端子構成の集積回路化した構成とすることができる。
【発明の効果】
【０００９】
ｎ型電界効果トランジスタは、ｐ型電界効果トランジスタに比較してオン抵抗が低く、且つ廉価であり、電源部が正常で負荷に電流を供給する状態に於ける電力損失を低減して効率の向上を図ることができる。又従来のブロッキングダイオードと大差のない大きさの集積回路化が可能であり、電源装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の電源装置は、図２を参照して説明すると、安定化直流電圧を出力する複数の電源部の出力端子にそれぞれ逆流阻止部を介して負荷に直流電流を供給する電源装置に於いて、逆流阻止部は、電源部と接続する入力端子Ｔｉｎと、負荷と接続する出力端子Ｔｏｕｔとの間に接続したｎ型電界効果トランジスタＱ１と、このｎ型電界効果トランジスタＱ１のソースＳ・ドレインＤ間の電圧を比較して、ソース電圧Ｖｓがドレイン電圧Ｖｄより高い時にローレベル出力、低い時にハイレベル出力となる比較回路ＣＯＭと、この比較回路ＣＯＭのローレベル出力時に前記ｎ型電界効果トランジスタＱ１のゲートＧに電圧を印加してオン状態とし、比較回路ＣＯＭのハイレベル出力時に前記ｎ型電界効果トランジスタＱ１のゲートに電圧を印加しないでオフ状態とする制御用ｎ型電界効果トランジスタＱ２とを含む構成を有するものである。
【実施例１】
【００１１】
図１は、本発明の実施例１の説明図であり、１，２はスイッチング電源等の安定化直流電圧を出力する電源部、３は負荷、４，５は逆流阻止部、Ｖｃｃは逆流阻止部の動作電圧を示す。逆流阻止部４，５は、ｎ型ＦＥＴとその駆動部とを含み、電源部１，２の出力端子と負荷３との間に接続する。
【００１２】
図２は、本発明の実施例１の逆流阻止部の説明図であり、図１に於ける逆流阻止部４，５の構成を示すもので、Ｑ１は寄生ダイオードを有するｎ型電界効果トランジスタ（以下ｎ型ＦＥＴと略称する）、Ｑ２は寄生ダイオードを有する制御用ｎ型電界効果トランジスタ（以下制御用ｎ型ＦＥＴと略称する）、Ｄはドレイン、Ｓはソース、Ｇはゲート、ＣＯＭは比較回路、Ｃ１はコンデンサ、ＺＤはツェナーダイオード、Ｒ１〜Ｒ３は抵抗、Ｔｉｎは電源部の出力端子に接続する入力端子、Ｉｄは負荷に供給する電流、Ｖｓはソース電圧、Ｖｄはドレイン電圧、Ｔｏｕｔは負荷に接続する出力端子、Ｖｃｃは電源部から供給する動作電圧を示す。
【００１３】
動作電圧Ｖｃｃは、電源部から所望の値として供給し、比較回路ＣＯＭの動作電圧とすると共に、抵抗Ｒ１を介して制御用ｎ型ＦＥＴＱ２のゲートに印加し、又ツェナーダイオードＺＤと抵抗Ｒ２とにより定電圧化して、抵抗Ｒ３を介して制御用ｎ型ＦＥＴＱ２のドレインＤとｎ型ＦＥＴＱ１のゲートＧとに印加する。又入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に、ｎ型ＦＥＴＱ１のソースＳとドレインＤとを接続し、ゲートＧに電圧を印加してオン状態とした時に、矢印方向の電流Ｉｄを負荷に供給し、電圧を印加しない時にオフ状態とし、寄生ダイオードも逆方向の特性で接続されているから、逆流阻止を行うことができる。又制御用ｎ型ＦＥＴＱ２は、ｎ型ＦＥＴＱ１のゲートＧに電圧を印加するか否かを制御するＦＥＴであり、寄生ダイオードは、ｎ型ＦＥＴＱ１のゲートＧに対して逆方向となるように接続する。又コンデンサＣ１は、比較回路ＣＯＭの動作電圧Ｖｃｃの安定化を図る為のものである。
【００１４】
比較回路ＣＯＭは、ｎ型ＦＥＴＱ１のソース電圧Ｖｓとドレイン電圧Ｖｄとが、Ｖｓ＞Ｖｄの関係の場合に、ローレベル出力、反対にＶｓ＜Ｖｄの関係の場合に、ハイレベル出力となる構成を有し、既に知られているＦＥＴ等による各種の構成を適用することができる。入力端子Ｔｉｎに接続した電源部が正常の場合、Ｖｓ＞Ｖｄの関係となるから、比較回路ＣＯＭはローレベル出力となり、従って、制御用ｎ型ＦＥＴＱ２はオフ状態となって、抵抗Ｒ２の両端の電圧が、ｎ型ＦＥＴＱ１のゲートＧに印加され、オン状態となる。このオン状態のｎ型ＦＥＴＱ１を介して、矢印方向の電流Ｉｄが出力端子Ｔｏｕｔから負荷に供給される。
【００１５】
入力端子Ｔｉｎに接続した電源部の出力電圧が低下し、出力端子Ｔｏｕｔから負荷に印加する電圧が、他の電源部の出力電圧より低下すると、ｎ型ＦＥＴＱ１のソース電圧Ｖｓとドレイン電圧Ｖｄとの関係は、Ｖｓ＞Ｖｄとなる。それにより、比較回路ＣＯＭはハイレベル出力となり、抵抗Ｒ１を介して制御用ｎ型ＦＥＴＱ２のゲートＧに電圧が印加されてオン状態となる。従って、ｎ型ＦＥＴＱ１のゲートＧは、制御用ｎ型ＦＥＴＱ２を介してソースＳとの間が短絡状態となり、ｎ型ＦＥＴＱ１はオフ状態となる。即ち、逆流阻止状態となる。
【００１６】
逆流阻止部は、ｎ型ＦＥＴＱ１を介して負荷に供給する電流Ｉｄの大きさに対応した電流容量の構成とし、他の制御用ｎ型ＦＥＴＱ２や比較回路ＣＯＭ等を含めて集積回路化が可能であり、入力端子Ｔｉｎと出力端子Ｔｏｕｔと動作電圧Ｖｃｃを印加する端子との３端子構成とすることができる。従って、ブロッキングダイオードを用いる場合に比較しても、特に大型化することはない。逆流阻止部の動作電圧Ｖｃｃを供給することにより、比較回路ＣＯＭやｎ型ＦＥＴの動作の確実化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１の説明図である。
【図２】本発明の実施例１の逆流阻止部の説明図である。
【図３】従来例の電源回路の要部説明図である。
【符号の説明】
【００１８】
１，２  電源部
３  負荷
４，５  逆流阻止部
Ｑ１  ｎ型電界効果トランジスタ（ｎ型ＦＥＴ）
Ｑ２  制御用ｎ型電界効果トランジスタ（制御用ｎ型ＦＥＴ）
ＣＯＭ  比較回路
Ｃ１  コンデンサ
ＺＤ  ツェナーダイオード
Ｒ１〜Ｒ３  抵抗
Ｖｃｃ  動作電圧
【図１】
2007209121.tif 000003
【図２】
2007209121.tif 000004
【図３】
2007209121.tif 000005