(57)【要約】【課題】  回路間のノイズ伝搬を好適に抑制することのできる半導体装置を提供する。【解決手段】  Ｐ型シリコン基板１の表面近傍に、Ｎウエル２と、Ｐ型シリコン基板１よりも高濃度の不純物を含有するＰウエル３とが相互に隣接して形成され、Ｎウエル２及びＰウエル３の双方に回路領域をそれぞれ有するアナログ回路領域１０およびデジタル回路領域２０が配置される。さらに、アナログ回路領域１０とデジタル回路領域２０との間に位置する分離領域３０として、Ｐ型シリコン基板１の表面近傍に、Ｐ型シリコン基板１よりも高濃度の不純物を含有するＰ型不純物領域５と、このＰ型不純物領域５内に複数のＮ型拡散層４がアナログ回路領域１０およびデジタル回路領域２０に沿って互いに並列して形成される。【選択図】図２
2007059511.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の２つの回路領域間に、空乏層を有する回路分離領域が設けられていることを特徴とした半導体装置。
【請求項２】
前記空乏層は、複数設けられ、いずれも２つの回路領域を結ぶ線と交差する方向に沿って配置されていることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記空乏層の長さは、２つの回路領域の少なくとも一方の幅よりも長いことを特徴とした請求項１または２に記載の半導体装置。
【請求項４】
前記空乏層の深さは、２つの回路領域の深さと同じであることを特徴とした請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記回路分離領域は、アナログ回路領域とデジタル回路領域との間に設けられることを特徴とした請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記デジタル回路領域は、０．１ＧＨｚから１０ＧＨｚの高周波ノイズを発生する回路であることを特徴とした請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上の２つの回路間のノイズ伝搬の抑制に係る構造に関する。
【背景技術】
【０００２】
半導体装置に複数の回路が混在する場合、各回路間でのノイズ伝搬が問題となる。特にアナログ回路とデジタル回路とを含む集積回路を備える半導体装置では、高速動作するデジタル回路において発生する高周波ノイズが、ノイズの影響を受けやすいアナログ回路に伝搬され、アナログ回路の動作を阻害することがある。このため、アナログ／デジタル混在の集積回路では、デジタル回路において発生する高周波ノイズがアナログ回路に影響を与えないようにすることが重要な要素の一つとなっている。
【０００３】
このため従来のアナログ／デジタル混在の集積回路では、例えば、図７および図８に示すように、アナログ回路領域１１０とデジタル回路領域１２０との間に分離領域１３０としてＰ型不純物領域１０３Ａ（この例では、アナログ回路領域のＰウエル１０３とデジタル回路領域のＰウエル１０３と同一ウエル）を形成して、この内部にグランド電極１０５を通して接地電位に維持したＰ＋拡散層１０６を、一方の回路領域側（好ましくはデジタル回路領域１２０側）に沿って配置し、これによりデジタル回路領域１２０で発生したノイズがアナログ回路領域１１０に入り込むのを遮断する技術が用いられていた。
【０００４】
なお、図７は、アナログ／デジタル混在の集積回路を示す平面図であり、図８は、図７中のＡ−Ａ’線に沿う断面図である。図７および図８において、Ｐ型半導体基板１０１の表面近傍に、Ｎウエル１０２と、Ｐ型半導体基板１０１よりも高濃度の不純物を含有するＰウエル１０３とが相互に隣接して形成され、Ｎウエル１０２及びＰウエル１０３の双方に回路領域をそれぞれ有するアナログ回路領域１１０およびデジタル回路領域１２０が配置される。さらに、アナログ回路領域１１０とデジタル回路領域１２０との間に位置する分離領域１３０に、Ｐ型不純物領域１０３Ａ（アナログ回路領域のＰウエル１０３とデジタル回路領域のＰウエル１０３と同一ウエル）が形成されている。
【０００５】
しかしながら、図７および図８の構成では、Ｐ型不純物領域１０３Ａの表面を伝播するノイズは低減できるものの、Ｐ型半導体基板１０１（例えば、不純物濃度１×１０１５ｃｍ−３において抵抗率１２Ω・ｃｍ）に比べて、Ｐ型不純物領域１０３Ａ（例えば、不純物濃度１×１０１７ｃｍ−３において抵抗率０．３Ω・ｃｍ）の抵抗率が極めて低いため、Ｐ型不純物領域１０３Ａ内部を伝播するノイズまでは低減効果は得られなかった。
【０００６】
このため、特許文献１に記載されるように、アナログ回路領域１１０とデジタル回路領域１２０との間の分離領域１３０ＡにＰ型半導体基板１０１と同じ高抵抗領域１０１Ａを設けることで、分離領域１３０Ａ内部を伝播するノイズを低減する構成が提案されている。
【０００７】
図９は特許文献１に記載のアナログ／デジタル混在の集積回路を示す平面図であり、図１０は、図９中のＡ−Ａ’線に沿う断面図である。Ｐ型半導体基板１０１の表面近傍に、Ｎウエル１０２と、Ｐ型半導体基板１０１よりも高濃度の不純物を含有するＰウエル１０３とが相互に隣接して形成され、Ｎウエル１０２及びＰウエル１０３の双方に回路領域をそれぞれ有するアナログ回路領域１１０およびデジタル回路領域１２０が配置される。ここで、アナログ回路領域１１０とデジタル回路領域１２０との間に位置する分離領域１３０Ａとして、Ｎウエル１０２及びＰウエル１０３のいずれもが形成されないＰ型半導体基板１０１Ａが設けられる。
【特許文献１】特開平６−３２６２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
高抵抗を有するＰ型半導体基板１０１（１０１Ａ）を分離領域１３０Ａに設けた場合には、ノイズ伝搬経路の電気抵抗が高まるので、デジタル回路領域１２０からアナログ回路領域１１０への高周波のノイズ成分を減衰させることが可能であるが、Ｐ型半導体基板１０１の高抵抗化のためにはＰ型半導体基板１０１の溶存酸素の量を減らす必要があるため製造過程でＰ型半導体基板１０１にスリップが入りやすい問題があった。また、Ｐ型半導体基板１０１の表面（特に分離領域１３０Ａ部分）の不純物濃度を低濃度（好ましくは１×１０１５ｃｍ−３以下）に保つためには、熱処理中の不純物のオーバードープなどに注意が必要となり、製造安定性に問題があった。
【０００９】
この発明は、こうした実状に鑑みてなされたものであって、回路間のノイズ伝搬を好適に抑制することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある態様の半導体装置は、半導体基板上の２つの回路領域間に、空乏層を有する回路分離領域が設けられていることを特徴とする。
【００１１】
この態様によると、電子や正孔などのキャリアが存在しない空乏層が介在することによって回路分離領域が高抵抗化（回路分離領域のコンダクタンスが低下）されるため、ノイズ伝搬経路の電気抵抗が高まることとなり、２つの回路領域間のノイズ伝播を抑制することができる。
【００１２】
また別の態様によると、空乏層は、複数設けられ、いずれも２つの回路領域を結ぶ線と交差する方向に沿って配置されていることを特徴とする。なお、空乏層の数は５個以上であることが望ましい。これにより分離回路領域に占める空乏層の割合が増加し、回路分離領域をさらに高抵抗化できるので、２つの回路領域間のノイズ伝播を効果的に抑制することができる。さらに、空乏層が並んで配置している場合には、２つの回路領域間において空乏層が直列接続された抵抗体として機能するため、回路分離領域がより高抵抗化され、２つの回路領域間のノイズ伝播をより効果的に抑制することができる。
【００１３】
さらに別の態様によると、空乏層の長さは、２つの回路領域の少なくとも一方の幅よりも長いことを特徴とする。このようにすることにより、回路領域の一方の側から見て空乏層が間隔（隙間）なく配置されるので、２つの回路領域間のノイズ伝播を好適に抑制することができる。
【００１４】
さらに別の態様によると、空乏層の深さは、２つの回路領域の深さと同じであることを特徴とする。このようにすることにより、回路領域の一方の側から見て空乏層が深さ方向に隙間なく配置されるので、２つの回路領域間のノイズ伝播を好適に抑制することができる。
【００１５】
さらに別の態様によると、回路分離領域は、アナログ回路領域とデジタル回路領域との間に設けられることを特徴とする。この態様によると、高速動作されて高周波ノイズを発生するデジタル回路領域とそうした高周波ノイズの影響を受け易いアナログ回路領域と間に回路分離領域が設けられるので、より顕著な効果が奏せられるようになる。
【００１６】
上記構成において、デジタル回路領域は、０．１ＧＨｚから１０ＧＨｚの高周波ノイズを発生する回路であることが望ましい。このような場合には、ノイズ伝播の表皮効果（信号の周波数が高くなればなるほど、その表面に電流が集中する現象）が顕著となり、空乏層の影響を強く受けるため、２つの回路領域間のノイズ伝播をより効果的に抑制することができる。
【発明の効果】
【００１７】
本発明によれば、回路分離領域を高抵抗化し、回路間のノイズ伝搬を好適に抑制することのできる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明の第１実施形態に係るアナログ／デジタル混在の半導体装置の平面図であり、図２は、図１中のＡ−Ａ’線に沿う断面図である。尚、図２では、両回路領域内の素子および主面上の絶縁膜および電極等の図示を省略している。
【００１９】
図１および図２において、本発明の第１実施形態に係るアナログ／デジタル混在の半導体装置１００は、Ｐ型シリコン基板１の表面近傍に、Ｎウエル２（不純物ピーク濃度：１×１０１８ｃｍ−３）と、Ｐ型シリコン基板１（不純物濃度：１×１０１５ｃｍ−３）よりも高濃度の不純物を含有するＰウエル３（不純物ピーク濃度：１×１０１８ｃｍ−３）とが相互に隣接して形成され、Ｎウエル２及びＰウエル３の双方に回路領域をそれぞれ有するアナログ回路領域１０およびデジタル回路領域２０が配置される。さらに、アナログ回路領域１０とデジタル回路領域２０との間に位置する分離領域３０として、Ｐ型シリコン基板１の表面近傍に、Ｐ型シリコン基板１よりも高濃度の不純物を含有するＰ型不純物領域５（不純物ピーク濃度：１×１０１８ｃｍ−３）と、このＰ型不純物領域５内に複数のＮ型拡散層４（不純物ピーク濃度：１×１０１８ｃｍ−３）がアナログ回路領域１０およびデジタル回路領域２０に沿って互いに並列して形成されている。ここで、Ｎ型拡散層４は、アナログ回路領域１０およびデジタル回路領域２０の２つの回路領域を結ぶ線と交差する方向に沿って、且つ、それぞれが並列に配置されている。また、Ｎ型拡散層４の長さ（Ｌ３０）は、アナログ回路領域１０の幅（Ｗ１０）およびデジタル回路領域２０の幅（Ｗ２０）よりも長くなるように配置されている。さらに、Ｐ型不純物領域５およびＮ型拡散層４の深さ（Ｄ３０）は、アナログ回路領域１０の深さ（Ｄ１０）およびデジタル回路領域２０の深さ（Ｄ２０）と同じ深さになるように設定されている。なお、分離領域３０の幅（アナログ回路領域１０とデジタル回路領域２０との間の間隔）は、２０μｍから２００μｍ程度であり、分離領域３０内には２μｍ幅のＮ型拡散層４が２μｍ間隔で５つ並列配置され、Ｎ型拡散層４のトータル幅は１０μｍとなっている。
【００２０】
尚、Ｐ型シリコン基板１は本発明の「半導体基板」、アナログ回路領域１０およびデジタル回路領域２０は本発明の「２つの回路領域」、及び分離領域３０は本発明の「回路分離領域」の一例である。
【００２１】
図３は、半導体装置１００の分離領域３０部分の拡大断面図（一部）である。このように構成されたアナログ／デジタル混在の半導体装置１００においては、図３に示すように、Ｐ型不純物領域５とＮ型拡散層４との間でのＰＮ接合により空乏層６（電子や正孔などのキャリアが存在しない領域）が形成される。また、空乏層６は、Ｎ型拡散層４とＰ型不純物領域５との界面に沿って形成されるため、Ｎ型拡散層４と同様、アナログ回路領域１０およびデジタル回路領域２０の２つの回路領域を結ぶ線と交差する方向に沿って、且つ、それぞれが並列に配置され、さらに、空乏層６の長さも、アナログ回路領域１０とデジタル回路領域２０の幅（Ｗ１０、Ｗ２０）よりも長く形成される。また、空乏層６の深さも、アナログ回路領域１０とデジタル回路領域２０の深さ（Ｄ１０、Ｄ２０）と同じに形成される。
【００２２】
空乏層６は、電子や正孔などのキャリアが存在しない領域であるため、Ｎ型拡散層４およびＰ型不純物領域５と比べて高抵抗な領域となる。したがって、空乏層６がアナログ回路領域１０とデジタル回路領域２０との間に複数（第１実施形態では１０箇所）介在することによって、回路分離領域が高抵抗化（コンダクタンスが低下）されるため、ノイズ伝搬経路の電気抵抗が高まることとなり、回路領域間のノイズ伝播を抑制することができる。また、５箇所のＮ型拡散層４の長さ（Ｌ３０）を２つの回路領域の幅（Ｗ１０、Ｗ２０）よりも長く、且つ、互いに並列して配置し、それぞれの深さ（Ｄ３０）を２つの回路領域の深さ（Ｄ１０、Ｄ２０）と同じにすることによって、それに対応した空乏層６が回路間に１０箇所形成されるために、回路分離領域のさらなる高抵抗化を実現できるので、２つの回路間のノイズ伝播をより効果的に抑制することができる。
【００２３】
以下に、本発明の第１実施形態における分離領域が高周波ノイズの伝搬抑制に有効であることについて、図４および図５を用いて説明する。
【００２４】
図４は、Ｐウエル上のＰＮ接合素子から分離領域幅を５０μｍとした場合のＰウエル上の素子に伝達するノイズ電力（Ｓ２１パラメータ）の周波数依存を示した図である。図中には、（ａ）Ｎ型拡散層４なし、（ｂ）Ｎ型拡散層４幅１０μｍ×１個、（ｃ）Ｎ型拡散層４幅２μｍ×５個、及び（ｄ）Ｎ型拡散層４幅０．５μｍ×２０個を示す。なお、図中では、Ｎ型拡散層４の数で表現しているが、空乏層６は、１個のＮ型拡散層４に対応して２個形成されている。図４から明らかなように、Ｎ型拡散層４を設けない場合に比べてＮ型拡散層４を設けた場合には、いずれもノイズ電力の低減が可能である。しかしながら、（ｂ）Ｎ型拡散層４幅１０μｍ幅×１個の場合には、１ＧＨｚ以上の高周波領域のノイズ低減効果は低減し、１０ＧＨｚ以上の高周波領域ではノイズ電力の低減効果は見られないことが分かる。これに対し、（ｃ）Ｎ型拡散層４幅２μｍ×５個および（ｄ）Ｎ型拡散層４幅０．５μｍ×２０個の場合のように、Ｎ型拡散層４を複数設けた場合には、１００ＧＨｚ程度までの高周波領域までノイズ電力の低減効果が見られる。
【００２５】
図５は、回路分離領域に導入するＮ型拡散層４のトータル幅を１０μｍとした場合のＮ型拡散層の数とノイズ電力（Ｓ２１パラメータ）の関係を示した図である。図中には、（ａ）周波数０．１ＧＨｚ（１００ＭＨｚ）、（ｂ）周波数１ＧＨｚ、及び（ｃ）周波数１０ＧＨｚを示す。図５から明らかなように、いずれの周波数でもＮ型拡散層４の数が５個以上であれば、効果的にノイズ電力を低減できることがわかる。特に、周波数が１０ＧＨｚの高周波になれば、さらにその効果は増加することが分かる。これは、高周波となるほど表皮効果（信号の周波数が高くなればなるほど、その表面に電流が集中する現象）が顕著となり、表面近傍を横切る空乏層６の影響を多く受けるためである。
【００２６】
本発明の第１実施形態においては、分離領域３０におけるＮ型拡散層４のトータル幅を１０μｍとしたが、Ｐ型拡散層の濃度を１×１０１６ｃｍ−３とした上でＮ型拡散層４の幅および間隔をそれぞれ０．５μｍとすれば、複数のＮ型拡散層４が設けられた領域すべてを空乏化することが可能となり、この領域を高抵抗化（低コンダクタンス化）させ、且つ、分離領域の縮小化を図ることが可能となる。
（第２実施形態）
図６は、本発明の第２実施形態に係るアナログ／デジタル混在の半導体装置の断面図を示す。第１実施例と異なる箇所は、分離領域３０ＡのＮ型拡散層４の基板表面側に、Ｎ型拡散層４よりも高濃度の不純物を含有するＮ型高濃度層７を形成し、それぞれ配線９を用いて電源（図示せず）に接続していることである。それ以外については、第１実施例と同様である。
【００２７】
本発明の第２実施形態によれば、配線９およびＮ型高濃度層７を介してＮ型拡散層４に対して逆バイアスを掛けることによって、Ｐ型不純物領域５とＮ型拡散層４との間のＰＮ接合部（空乏層６）の実効幅を広げることができるので、分離領域３０Ａが高抵抗化（低コンダクタンス化）し、ノイズ低減効果をさらに増長することができる。
【００２８】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、回路間のノイズ伝搬対策として適用することができる。
【００２９】
本発明の実施の形態においては、Ｎ型拡散層４をそれぞれ孤立した配置の例について説明したが、形成される空乏層６が、アナログ回路領域１０およびデジタル回路領域２０の２つの回路領域を結ぶ線と交差する方向に沿って、且つ、それぞれが互いに並列に配置されるのであれば、Ｎ型拡散層４を、例えば、くし型あるいはミアンダ状に一体的に形成してもよい。
【００３０】
また本発明の実施の形態においては、Ｎ型拡散層４を直線状に配置した例を説明したが、一方の回路領域の周囲を取り囲むように配置してもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。
【図２】図１中におけるＡ−Ａ’線に沿った断面図である。
【図３】図２中における半導体装置の分離領域部分（一部）の拡大断面図である
【図４】Ｐウエル上の素子に伝達するノイズ電力（Ｓ２１パラメータ）の周波数依存を示した図である。
【図５】Ｎ型拡散層の数と伝播するノイズ電力（Ｓ２１パラメータ）の関係を示した図である。
【図６】本発明の第２実施形態に係るアナログ／デジタル混在の半導体装置の断面図である。
【図７】従来技術のアナログ／デジタル混在の半導体装置の平面図である。
【図８】図７中におけるＡ−Ａ’線に沿った断面図である。
【図９】他の従来技術のアナログ／デジタル混在の半導体装置の平面図である。
【図１０】図９中におけるＡ−Ａ’線に沿った断面図である。
【符号の説明】
【００３２】
１  Ｐ型シリコン基板
２  Ｎウエル
３  Ｐウエル
４  Ｐ型拡散層
５  Ｐ型不純物領域
６  空乏層
７  Ｎ型高濃度層
８  絶縁膜
９  配線
１０  アナログ回路領域
２０  デジタル回路領域
３０、３０Ａ  分離領域
１００  半導体装置
【図１】
2007059511.tif 000003
【図２】
2007059511.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007059511.tif 000009
【図８】
2007059511.tif 000010
【図９】
2007059511.tif 000011
【図１０】
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