(57)【要約】【課題】OE(Output Enable)信号を使用せずに簡略な構成にて表示パネルを駆動する駆動装置を提供。【解決手段】表示装置に備えられる走査線駆動回路16には、画素信号(DATA) 20を入力するDFF (D-Flip Flop)22-1とDFF 22-1の出力Q1に接続されたDFF 22-2とDFF 22-2の出力Q2に接続されたDFF 22-3と、DFF 22-3の出力Q3に接続される不図示のDFFと、最終段に接続されたDFF 22-nとを備え、これらDFF 22の出力はアンド回路26-1〜26-nが接続されており、各DFF 22および各アンド回路26には共通のクロック信号(CLK) 24が入力されて、このクロック信号24に応動してDFF 22の各保持値をそれぞれ次段のDFF 22に順次遅延してシフトする。【選択図】図１
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【特許請求の範囲】
【請求項１】
表示パネルを駆動する駆動装置において、該装置は、前記表示パネルを走査線方向に駆動する走査線駆動手段を備え、該走査線駆動手段は、
複数の遅延手段の出力を順次接続し、入力データを第１のクロック信号に応動して順次シフトするシフトレジスタ手段と、
前記複数の遅延手段の出力にそれぞれに対応して接続され、該出力と前記第１のクロック信号とを演算する複数の演算手段と、
該複数の演算手段の演算出力に対応してそれぞれ接続され、前記演算出力の電圧レベルをそれぞれ変換して出力する複数のレベルシフト手段とを備えることを特徴とする駆動装置。
【請求項２】
請求項１に記載の駆動装置において、該装置は、前記第１のクロック信号と第２のクロック信号とを第３のクロック信号に基づいて生成する生成手段を備え、
前記シフトレジスタ手段は、前記第１および第２のクロック信号に応動して前記入力データをシフトすることを特徴とする駆動装置。
【請求項３】
請求項２に記載の駆動装置において、前記生成手段は、前記第３のクロック信号のデューティー比を変更して前記第１のクロック信号を生成することを特徴とする駆動装置。
【請求項４】
請求項３に記載の駆動装置において、前記生成手段は、前記第１のクロック信号を逆相にして前記第２のクロック信号を生成することを特徴とする駆動装置。
【請求項５】
請求項２に記載の駆動装置において、前記生成手段は、前記第３のクロック信号をそれぞれ逆相で異なるタイミングにて反転し、前記第１および第２のクロック信号を生成することを特徴とする駆動装置。
【請求項６】
請求項２に記載の駆動装置において、前記遅延手段は、前記第１のクロック信号に応動して前記入力データを保持し、前記第２のクロック信号に応動して前記入力データを出力することを特徴とする駆動装置。
【請求項７】
請求項２に記載の駆動装置において、前記複数のシフトレジスタ手段は、それぞれ外部から供給されるリセット信号に応動してリセット動作を行うことを特徴とする駆動装置。
【請求項８】
請求項１に記載の駆動装置において、該装置は、画素信号を前記表示パネルに供給して駆動する信号線駆動手段を備えることを特徴とする駆動装置。
【請求項９】
請求項１に記載の駆動装置において、前記表示パネルは液晶表示パネルであることを特徴とする駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを駆動する駆動装置に係り、たとえば液晶表示パネルやエレクトロルミネッセンス表示パネルを駆動する駆動装置に関するものである。
【背景技術】
【０００２】
近年、映像を表示する表示装置として、液晶表示装置やエレクトロルミネッセンス表示装置等のフラットディスプレイ装置が知られている。このようなフラット型の表示装置は、水平および垂直走査方向にそれぞれ配列されたスイッチング素子および液晶セルを含む液晶表示パネルに接続した走査線を駆動する走査線駆動回路と、画素信号を信号線に印加して駆動する信号線駆動回路とを有し、各信号線を各走査線ごとに順次走査し、一水平期間ごとの画素を各水平走査期間について順次を書き込む駆動方式をとっている。
【０００３】
垂直走査方向に走査する駆動信号を印加する走査線駆動回路は、たとえば従来、特許文献１の図６にも示されているように、シフトレジスタ、非選択化回路およびレベルシフタを有する構成において、シフトクロックＣＫをシフトレジスタに入力してスタート信号ＳＴを順次シフトし、出力制御信号ＥＮを非選択化手段に印加して、ＡＮＤゲートから出力される走査信号をローレベルにする構成であった。
【特許文献１】特開２００３−１４０６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら従来の駆動方式では、シフトレジスタからＡＮＤゲートに入力する走査信号のオーバーラップを防止するために出力制御信号ＥＮ、つまりOE(Output
Enable)信号を用意する必要があり、このためOE(Output Enable)信号を生成する必要があるとともに信号線が増えるという問題があった。またこのためにトータル的にコスト高になるという問題があった。
【０００５】
本発明はこのような従来技術の欠点を解消し、OE(Output Enable)信号を使用せずに簡略な構成にて液晶表示パネル等の表示パネルを駆動することのできる駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は上述の課題を解決するために、表示パネルを駆動する駆動装置において、この装置は、表示パネルを走査線方向に駆動する走査線駆動手段を備え、走査線駆動手段は、複数の遅延手段の出力を順次接続し、入力データを第１のクロック信号に応動して順次シフトするシフトレジスタ手段と、複数の遅延手段の出力にそれぞれに対応して接続され、この出力と前記第１のクロック信号とを演算する複数の演算手段と、複数の演算手段の演算出力に対応してそれぞれ接続され、演算出力の電圧レベルをそれぞれ変換して出力する複数のレベルシフト手段とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、走査線駆動手段は、複数の遅延手段の出力を順次接続し、入力データを第１のクロック信号に応動して順次シフトするシフトレジスタ手段を備えて、第１のクロック信号に応動してシフトレジスタ手段の出力を選択することにより、OE信号およびOE信号の入力線を削減することができる。また、第１および第２のクロック信号を第３のクロック信号から分離して生成する生成手段を備えて、これら２つの第１および第２のクロック信号に応動してシフトレジスタ手段の各遅延手段が動作する構成により、良好な出力信号を得ることができ、また回路規模を極端に増大させることなくシフトレジスタ手段に対するリセット動作を行うことができる。
【発明を実施するための最良の形態】
【０００８】
次に添付図面を参照して本発明による駆動装置の実施例を詳細に説明する。図２を参照すると、本発明による駆動装置が適用された表示装置の一実施例が示されている。本実施例における表示装置10は、水平および垂直走査方向にそれぞれ配列されたスイッチング素子および液晶セルを含む液晶表示パネル12と、画素信号を信号線に印加して駆動する信号線駆動回路14と、垂直走査方向に走査する駆動信号を生成する走査線駆動回路16とを含み、各信号線を各走査線ごとに順次走査し、一水平期間ごとの画素を各水平走査期間について順次を書き込む。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で表す。
【０００９】
液晶表示パネル12は、基板上に複数の走査線を水平走査方向に設け、これら走査線に直交する垂直走査方向に複数の信号線を設け、走査線と信号線の交点近傍には少なくとも１つ以上のスイッチング素子とこのスイッチング素子に接続された画素電極と配置したアクティブマトリックス表示パネルが適用される。
【００１０】
信号線駆動回路14は、外部から入力される画素信号に応じて、液晶表示パネル12の各信号線を駆動する画素信号X1〜Xmを生成する。信号線駆動回路14の出力X1〜Xmは液晶表示パネル12に接続されている。
【００１１】
走査線駆動回路16は、液晶表示パネル12の各走査線を垂直走査方向に走査する駆動信号Y1〜Ynを生成する。走査線駆動回路16の出力Y1〜Ynは液晶表示パネル12に接続されている。本実施例における走査線駆動回路16の構成例を図１に示す。
【００１２】
図示するように走査線駆動回路16は、画素信号(DATA) 20を入力する第１段目のDFF (D-Flip Flop)22-1と、DFF 22-1の出力Q1に接続された２段目のDFF 22-2と、DFF 22-2の出力Q2に接続されたDFF 22-3と、DFF 22-3の出力Q3に接続される不図示のDFFと、最終段ｎ（ｎは整数）に接続されたDFF 22-nとを備えている。これらDFF 22-1〜22-n（単にDFF 22と称する）にはそれぞれ共通のクロック信号(CLK) 24が入力され、DFF 22はクロック信号の立ち上がりにて各保持値を次段のDFF 22に順次遅延してシフトするシフトレジスタを形成している。各DFF 22の出力Q1〜Qnはそれぞれアンド回路26-1〜26-nの一方の入力に接続される。
【００１３】
アンド回路26-1〜26-nの他方の入力にはクロック信号(CLK) 24がそれぞれ入力されて、各アンド回路26-1〜26-n（単にアンド回路26と称する）は、各DFF 22の出力Q1〜Qnと、クロック信号(CLK) 24との論理和を演算し、演算の結果を各出力28-1〜28-nに出力する。これら出力28-1〜28-nはそれぞれレベルシフタ30-1〜30-nに接続されている。レベルシフタ30-1〜30-nは、アンド回路26の出力28-1〜28-nを液晶表示パネル12内のスイッチング素子を駆動する電圧レベルにレベル変換を行う回路である。
【００１４】
DFF 22は、クロック信号(CLK)24がロウレベル(L)の区間には、それぞれ出力Q1〜Qnをロウレベルにし、クロック信号(CLK) 24がロウレベル(H)の区間には、それぞれ出力Q1〜Qnを、入力20への入力信号に応じてDFF 22（シフトレジスタ）の保持データを出力する。また、DFF 22はデータ遷移をクロック信号(CLK) 24に立ち上がりにて行う構成である。このDFF 22の動作を図３に示すタイミングチャートを参照して説明する。
【００１５】
図示するように、DFF 22-1の出力Q1は、クロック信号(CLK)24の立ち上がりタイミング（時間t1）にてハイレベルとなり、クロック信号の次の立ち上がりタイミング（時間t3）にてロウレベルなる。次段のDFF 22-2はこの立ち上がりタイミング（時間t3）にて出力Q1を入力し、その変化を受けてハイレベルとなる。同様にしてさらに次段のDFF 22-3はタイミング（時間t5）にて出力Q2を入力し、その変化を受けてハイレベルとなる。
【００１６】
これら出力Q1〜Q3は、それぞれアンド回路26にてクロック信号（CLK）とのアンドが演算されて時間t1〜t2の出力Y1と、時間t3〜t4の出力Y2と、時間t5〜t6の出力Y3とがそれぞれ生成され、各レベルシフタ30から駆動信号Y1〜Y3としてそれぞれ出力される。さらに後段のDFF 22から出力される駆動信号Ynについても同様に生成されて液晶表示パネル12に供給される。
【００１７】
このように本実施例では、DFF 22に供給するクロック信号を各アンド回路26に供給するように接続する構成によって、OE(Output Enable)信号を使用せずにOE信号を利用した場合と同様の機能を実現することができ、シフトレジスタ（DFF 22）の出力をアンド回路26にて選択する構成により、信号線を削減するとともに、本走査線駆動回路16を集積回路にて形成した際のチップサイズを小さくすることができる。
【００１８】
次に図４を参照して表示装置の他の実施例を説明する。本実施例における全体構成は図２に示した第１の実施例における表示装置10と同様の構成でよいが、走査線駆動回路16については図４に示す走査線駆動回路400を適用する点で第１の実施例とは異なる。
【００１９】
図示するように本実施例における走査線駆動回路400は、図１に示した構成と同様のアンド回路26-1〜26-nと、アンド回路26-1〜26-nの出力28-1〜28-nにそれぞれ接続されたレベルシフタ30-1〜30-nとを有している。走査線駆動回路400はさらに、画素信号(DATA) 20をオア回路402を介してその入力404に入力する第１段目のDFF (D-Flip Flop)406-1と、DFF 406-1の出力Q1に接続された２段目のDFF 406-2と、DFF 406-2の出力Q2に接続されたDFF 406-3と、DFF 406-3の出力Q3に接続される不図示のDFFと、最終段ｎ（ｎは整数）に接続されたDFF 406-nとを備えている。これらDFF 406-1〜406-n（単にDFF 406と称する）には２種類のクロック信号(CLK1およびCLK2) 410,412がそれぞれ入力され、DFF 406はこれらクロック信号に応じて各保持値を次段のDFF 406にシフトするシフトレジスタを形成している。
【００２０】
各DFF 406の出力Q1〜Qnはそれぞれアンド回路26-1〜26-nの一方の入力に接続される。アンド回路26-1〜26-nの他方の入力にはそれぞれ共通にクロック信号(CLK1)410が入力される。DFF 406の構成例を図５に示す。同図ではDFF 406-1を例に挙げて説明するが、他のDFF 406-2〜406-nについても同様の構成でよい。DFF 406-1の入力404にはスイッチ500を介してバッファ502,504が互いに入出力が逆になるようにして並列接続されている。これらバッファ502,504にはさらにスイッチ506を介して、さらに互いに入出力が逆になるようにして並列接続されたバッファ508,510が接続され、バッファ508,510の他方が出力Q1を形成している。
【００２１】
スイッチ500にはクロック信号（CLK1）410が与えられ、スイッチ506にはクロック信号（CLK2）412が与えられる。クロック信号（CLK1,CLK2）410,412に応動して各スイッチ500,506がオン／オフすることにより、DFF 406は、入力データ404を保持し、遅延して出力するシフトレジスタを形成している。図４に戻って、これらクロック信号（CLK1,CLK2）410,412を生成する生成回路420は、元となるクロック信号（CLK）を入力24に入力し、リセット信号（RES）を入力422に入力することによりクロック信号（CLK1,CLK2）410,412を生成する。クロック信号（CLK1）410は、クロック信号（CLK）24のデューティ比（矩形波の１周期とハイレベル側の幅の比率）を変更して生成したクロックである。またクロック信号（CLK2）412は、クロック信号（CLK1）410と位相が180°ずらして生成した逆相のクロックである。
【００２２】
生成回路420の構成例を図６に示す。図示するように生成回路420は、クロック信号（CLK）24をそれぞれ一方の入力に入力するアンド回路600およびノア回路602と、アンド回路600の出力604に接続されたオア回路606と、ノア回路602の出力608に接続されたオア回路610とを有し、オア回路610の出力412は、ノット回路614を介してアンド回路600の他方の入力に接続されるとともに、この出力412は生成回路420の出力を形成して、クロック信号（CLK2）を出力する。
【００２３】
また、各オア回路606,610の他方の入力には、ロウレベルのリセット信号（RES）422が入力され、オア回路606の出力410はノア回路602の他方の入力に接続されるとともに生成回路420の出力を形成して、クロック信号（CLK1）を出力する。
【００２４】
これらクロック信号（CLK1,CLK2）410,412と、出力Q1〜Qnと、出力Y1〜Ynとの生成状態を図７に示す。時間t1にてクロック信号（CLK）24が立ち上がりがアンド回路600およびノア回路602に与えられると出力608がロウレベルとなってオア回路610出力412（クロック信号CLK2）がロウレベルに移行するとともにその値がノット回路614にて反転されてアンド回路600に与えられる。
【００２５】
アンド回路600は時間t2にて入力24とノット回路614との論理積を出力604に出力し、クロック信号（CLK1）410がハイレベルとなる。次いで時間ｔ3にてクロック信号（CLK）24がロウレベルに移行するとその出力604がロウレベルになり、オア回路606の出力がロウレベルとなって、クロック信号（CLK1）410がロウレベルに移行する。
【００２６】
時間t4になると、ロウレベルのクロック信号（CLK）24と、すでにロウレベルになっているクロック信号（CLK1）410がノア回路602に入力されることによりその出力608が時間t4にてハイレベルなり、これがオア回路610を通してハイレベルのクロック信号（CLK2）412が生成されて出力412に出力される。
【００２７】
このようにして生成されたクロック信号（CLK1,CLK2）410,412がそれぞれDFF 406に入力されて、各DFF 406は、クロック信号（CLK1）410のタイミングにてスイッチ500（図５）がオンされて入力データを保持し、クロック信号（CLK2）412のタイミングにてスイッチ506（図５）がオンされて保持データを出力する。つまりクロック信号（CLK1）410はハイレベルとなりその後ロウレベルとなった後にクロック信号（CLK2）412がハイレベルとなってデータの移動が行われる。このような動作が各DFF 406にて行われることにより、図７に示すように出力Y1〜Y3が各レベルシフタ30-1〜30-3から出力されて、液晶表示パネル12が駆動される。レベルシフタ30-nの出力Ynも同様にして液晶表示パネル12に供給される。
【００２８】
このように本実施例では、逆相でそれぞれ時間差のあるハイレベルとロウレベルの推移が行われる２つのクロック信号を元のクロックから分離して生成し、これらクロック信号によって入力データを順次遅延してシフトする構成により、図１に示した実施例における効果に加えて、シフトレジスタの出力波形にサグ（ヒゲ）が生じることが防止されて、OE信号を入力する信号線を使用せずに、完全にオーバーラップのない良好な駆動信号を生成することができる。
【００２９】
この場合、走査線駆動回路400内の信号線が必要となるものの、２つのクロック信号を生成する生成回路420は走査線駆動回路400内に一つ備えられればよく、デバイスのチップ面積には大きな影響が発生しない。
【００３０】
なお、図６に示した生成回路420の構成において、有意のリセット信号（RES）が入力422に与えられると、オア回路606,610にそれぞれ直接入力されて、それらの出力410,412を同時にハイレベルとなることにより、これらハイレベルのクロック信号410,412によって各DFF 406内のスイッチ500,506を同時にオンさせる一斉リセットを行うことができる。この結果、リセット中のシフトレジスタがスルー状態となるので、各DFF 406に対してリセット信号を供給することなく、また素子数を増大させることなくリセット機能を実現することができる。
【００３１】
なお、上記各実施例における走査線駆動回路16は、液晶表示パネル12を走査する構成として説明したがこれに限らず、たとえばEL(エレクトロルミネッセンス)表示パネルを駆動してもよい。また、走査線駆動回路16を複数のブロックごとに備えてそれぞれ液晶パネルに接続し、液晶パネルをブロックごとに駆動するように構成してもよい。
【図面の簡単な説明】
【００３２】
【図１】走査線駆動回路の構成例を示す図である。
【図２】本発明が適用された表示装置の実施例を示す概略図である。
【図３】走査線駆動回路の動作を示すタイミングチャートである。
【図４】走査線駆動回路の他の構成例を示す図である。
【図５】DFFの構成例を示す図である。
【図６】生成回路の構成例を示す図である。
【図７】走査線駆動回路の動作を示すタイミングチャートである。
【符号の説明】
【００３３】
10  表示装置
12  液晶表示パネル
14  信号線駆動回路
16  走査線駆動回路
22-1〜22-n  DFF (D-Flip Flop)
26-1〜26-n  アンド回路
30−1〜30-n  レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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