(57)【要約】【課題】高速クロックでも誤動作を起こすことなく安定してパルス出力できて、シンクロナスリードの動作周波数を向上させた場合でも、安定したアドレス供給をする。【解決手段】セット信号によってセットされ、セット信号が解除されるタイミングまたはクロックに同期してリセットされる出力パルスを発生するパルス発生回路１０において、セット信号によりアドレスロード信号ＬＤがセットされるタイミングと、このアドレスロード信号ＬＤがセットされた後の最初の内部クロックＣＬＫの立ち上がりエッジとの時間的な間隔が所定期間よりも短い場合に、次の内部クロックＣＬＫの立ち上がりエッジでアドレスロード信号ＬＤがリセットされるように、セット信号による出力がセットされるタイミングを調整可能とするタイミング調整回路４が設けられている。【選択図】  図１
2007193896.tif 000002
【特許請求の範囲】
【請求項１】
セット信号によってセットされ、該セット信号が解除されるタイミングまたはクロックに同期してリセットされる出力パルスを発生するパルス発生回路において、
該セット信号により該出力パルスがセットされるタイミングと、該出力パルスがセットされた後の最初のクロックエッジとの時間的な間隔が所定期間よりも短い場合に、次のクロックエッジで出力パルスがリセットされるように、該セット信号による出力がセットされるタイミングを調整可能とするタイミング調整回路が設けられたパルス発生回路。
【請求項２】
前記所定期間は、前記出力パルスが誤動作を起こさないようなパルス期間になるように期間設定されている請求項１に記載のパルス発生回路。
【請求項３】
前記タイミング調整回路は、外部からの入力データにより出力遅延のタイミングを調整可能とする請求項１に記載のパルス発生回路。
【請求項４】
前記タイミング調整回路は、データを記憶する記憶部を有し、該記憶部に記憶したデータにより出力遅延のタイミングを調整可能とする請求項１または３に記載のパルス発生回路。
【請求項５】
前記タイミング調整回路は、前記セット信号の反転信号を遅延させる第１ディレイ手段と、該第１ディレイ手段の出力と該セット信号が入力される第１ナンドゲート手段と、該第１ナンドゲート手段からの出力を遅延させる第２ディレイ手段と、該第２ディレイ手段の出力と該セット信号が入力されて遅延出力信号を出力する第２ナンドゲート手段との直列回路を有している請求項１，３および４のいずれかに記載のパルス発生回路。
【請求項６】
前記遅延出力信号は、前記セット信号の反転信号に対して信号の立ち下がりにのみ出力遅延を発生させる請求項５に記載のパルス発生回路。
【請求項７】
前記遅延時間は、前記出力パルスの最低パルス幅を決定している請求項６に記載のパルス発生回路。
【請求項８】
前記第１ディレイ手段および前記第２ディレイ手段はそれぞれ、互いに異なる時間的な出力遅延をそれぞれ発生可能とする直列接続の複数の遅延発生用素子と、該複数の遅延発生用素子の直列素子段数ｎ（ｎ＝１以上の整数）から一を選択する複数のスイッチ手段と、外部からの入力データに基づいて、該複数のスイッチ手段のいずれかを選択的にオン制御するための選択制御信号を出力する選択制御手段とを有している請求項５に記載のパルス発生回路。
【請求項９】
前記選択制御手段は、前記外部からの入力データに応じた記憶データを出力するデータラッチ手段と、該データラッチ手段から出力された記憶データに基づいて選択制御信号を出力するデコーダ手段とを有している請求項８に記載のパルス発生回路。
【請求項１０】
前記第１ディレイ手段および前記第２ディレイ手段はそれぞれ、インバータ手段とバッファ手段の少なくともいずれかで構成されている請求項５に記載のパルス発生回路。
【請求項１１】
前記セット信号を反転信号として出力する入力反転回路と、前記クロックに同期して該セット信号の反転信号により出力のセットとリセットが為される第１のフリップフロップ回路と、該第１のフリップフロップ回路の出力がハイレベルの間、出力をセット出力としてセットし、該反転信号のセットレベルが反転している間に該クロックに同期して当該セット出力をリセットし、該セット出力により該第１のフリップフロップ回路の出力をセット出力としてセットする第２のフリップフロップ回路と、該第１および第２のフリップフロップ回路からの各出力信号と該反転信号が入力されて前記出力パルスを出力する論理回路とを更に有し、
前記タイミング調整回路は、該反転信号を出力遅延させることにより該第２のフリップフロップ回路への出力のタイミングを調整する請求項１に記載のパルス発生回路。
【請求項１２】
請求項１〜１１のいずれかに記載のパルス発生回路からの出力パルスをアドレスロード信号に用いてデータが読み出される半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のパルス信号を発生するパルス発生回路および、このパルス信号をアドレスロード信号ＬＤに用いてデータを読み出す半導体記憶装置に関する。
【背景技術】
【０００２】
この種の従来の半導体記憶装置には、メモリ素子に記憶されているデータを高速に読み出す方式としてシンクロナスバーストリードモード（以下、シンクロナスリードという）がある。このシンクロナスリードとは、外部から入力されたクロック信号に同期して、メモリ素子に記憶されているデータ（情報）を読み出すモードであり、その他の読み出しモードである非同期ランダムリードや非同期ページモードに比較して、メモリ素子に記憶されている各データを連続して高速に読み出すことができるモードである。このシンクロナスリードは、特許文献１の「バーストモード・フラッシュメモリ」にも説明されており、また、例えば図８にも示すような構成例によって制御される。
【０００３】
図８は、従来の半導体記憶装置に用いられるシンクロナスリード制御部の構成例を示すブロック図である。
【０００４】
図８において、従来のシンクロナスリード制御部１００は、チップイネーブル端子入力、アドレスバリッド端子入力、外部アドレスおよび外部クロックが入力される入力バッファ１０１と、入力バッファ１０１からのアドレスバリッド信号ＡＤＶ、リセット信号ＲＳＴおよび内部クロックＣＬＫが入力されてパルス信号のアドレスロード信号ＬＤを出力するパルス発生回路１０２と、入力バッファ１０１からのアドレスＲ１およびパルス発生回路１０２からのアドレスロード信号ＬＤが入力されてラッチアドレスＲ２を出力するアドレスラッチ回路１０３と、アドレスラッチ回路１０３からのラッチアドレスＲ２、パルス発生回路１０２からのアドレスロード信号ＬＤおよび入力バッファ１０１からの内部クロックＣＬＫが入力されてシンクロナスリード制御を行うシンクロナスリード制御回路１０４とを有している。
【０００５】
上記構成により、まず、チップイネーブル端子入力によってメモリを活性化し、アドレスバリッド端子入力により外部からのアドレス入力を有効とした時点から、パルス発生回路１０２により、アドレスのロード、アドレスラッチを行うアドレスロード信号ＬＤを生成して、シンクロナスリード制御処理が開始され、外部から入力されたアドレスデータ（例えば外部アドレスＡ０〜２３）がアドレスラッチ回路１０３によりラッチされ、さらに、アドレスラッチ回路１０３から、シンクロナスリードを制御するシンクロナスリード制御回路１０４にラッチアドレスＲ２を供給する。
【０００６】
このアドレスロード信号ＬＤを生成するパルス発生回路１０２として、従来は、例えば、特許文献２に記載されているパルス型フリップフロップ回路が使用されてきた。
【０００７】
図９は、図８のパルス発生回路１０２の具体的構成例を示す回路図である。
【０００８】
図９において、従来のパルス発生回路１０２は、アドレスバリッド信号ＡＤＶが入力されてセットバー（Ｂ）信号ＳＥＴＢを出力するロウパルス発生回路１０２１ａおよび、内部クロックＣＬＫが入力されてリセットクロックバー（Ｂ）信号ＲＳＴＣＬＫＢを出力するロウパルス発生回路１０２１ｂと、これらのリセット信号ＲＳＴ、セットＢ信号ＳＥＴＢおよびリセットクロックＢ信号ＲＳＴＣＬＫＢを入力としてアドレスロード信号ＬＤを出力するフリップフロップ１０２２とを有している。
【０００９】
この場合、アドレスバリッド信号ＡＤＶは、チップイネーブル端子入力によってメモリが活性化され、かつアドレスバリッド端子で外部からのアドレスの入力を有効にした状態でハイレベルとなり、アドレスの入力が無効の状態やチップが活性化されていない状態ではロウレベルとなる信号である。
【００１０】
内部クロックＣＬＫは、外部クロックから生成された内部クロック信号であり、外部クロックと同相で位相が異なっている。
【００１１】
リセット信号ＲＳＴは、チップイネーブル端子入力によってメモリが活性化されたときにロウレベル（ＶＳＳレベル）の状態となり、活性化されていない状態ではハイレベル（ＶＣＣレベル）の状態となる信号である。
【００１２】
アドレスロード信号ＬＤは、図８のアドレスラッチ回路１０３と、シンクロナスリード制御回路１０４とに出力される信号であって、これがハイレベルになるとアドレスのロードとシンクロナスリードの制御が開始され、ロウレベルになるとアドレスのロードが終了してラッチさせるための信号である。
【００１３】
下記の（表１）に図９の理想的な回路動作の真理値表を示している。
【００１４】
【表１】
2007193896.tif 000003
上記表１で、このアドレスロード信号ＬＤがアドレスバリッド信号ＡＤＶの立ち上がりエッジでハイレベルになっているのは、メモリを活性化しアドレスバリッド端子で外部からのアドレスの入力を有効にした時点からアドレスのロードとシンクロナスリードの制御を開始するためである。アドレスバリッド信号ＡＤＶが立ち下がったときは、メモリが活性化されていない状態なので、アドレスロード信号ＬＤもロウレベルとなり、リセット信号ＲＳＴはハイレベルの状態となる。
【００１５】
また、上記表１で、内部クロックＣＬＫの立ち上がりエッジでアドレスロード信号ＬＤがロウレベルになるのは、アドレスバリッド端子で外部からのアドレスの入力を有効にした後の最初の外部クロックエッジからアドレスのホールド時間が制限されているためである。このように、内部クロックＣＬＫの立ち上がりエッジでアドレスロード信号ＬＤをロウレベルにすることにより、有効なアドレスのみをラッチすることができ、無効なアドレスをラッチすることがない。
図１０は、図９のパルス発生回路１０２の回路動作を示す各部出力信号のタイミングチャート（各部の出力波形図）である。
【００１６】
図１０に示すように、アドレスが有効状態となってアドレスバリッド信号ＡＤＶが立ち上がると、この立ち上がりエッジを受けてセットＢ信号ＳＥＴＢが立ち下がり、アドレスロード信号ＬＤがハイレベルになる（時点ｔａ）。
【００１７】
一方、内部クロックＣＬＫが立ち上がると、この立ち上がりエッジを受けて、リセットクロックＢ信号ＲＳＴＣＬＫＢが立ち下がる。このリセットクロックＢ信号ＲＳＴＣＬＫＢがロウレベルになる前に、セットＢ信号ＳＥＴＢのロウパルス期間が終了し、これがハイレベルに戻っているため、リセットクロックＢ信号ＲＳＴＣＬＫＢの立ち下がりにより、図９のフリップフロップ１０２２が反転して、アドレスロード信号ＬＤもロウレベルに戻り(時点ｔｂ)、これでアドレスロード信号ＬＤのパルス生成が完了する。
【特許文献１】特開２００１−１７６２７７号公報
【特許文献２】特開平１０−５１２１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図１０において、アドレスバリッド信号ＡＤＶの立ち上がりから、内部クロックＣＬＫの最初の立ち上がりまでの期間をアドレスセットアップ期間ｔａｓｐとして規定している。
【００１９】
図９のパルス発生回路１０２では、図１０に示すように、ロウパルス発生回路１０２１ａ，１０２１ｂで作成される遅延時間ｔｄｅｌａｙにより、作成されるセットＢ信号ＳＥＴＢ、リセットクロックＢ信号ＲＳＴＣＬＫＢにより、図１０のタイミングで、アドレスロード信号ＬＤを作成する。図９の回路は遅延時間ｔｄｅｌａｙがアドレスセットアップ期間ｔａｓｐより短い期間であるように設計する必要がある。
【００２０】
図１１は、図１０のタイミングチャートにおいて、アドレスセットアップ期間ｔａｓｐを短くした場合の回路動作を示す各部出力信号のタイミングチャート（各部の出力波形図）である。
【００２１】
図１１に示すように、内部クロックＣＬＫの立ち上がり時点ｔｃでは、セットＢ信号ＳＥＴＢがロウレベルのままであるため、フリップフロップ１０２２をリセットすることができず、アドレスロード信号ＬＤはハイレベルのままであり、リセットクロックＢ信号ＲＳＴＣＬＫＢがロウレベル期間内に、セットＢ信号ＳＥＴＢがハイレベルになるときにアドレスロード信号ＬＤはロウレベルの状態となる(時点ｔｄ)。
【００２２】
図１２は、図１１のタイミングチャートにおいて、遅延時間ｔｄｅｌａｙを大きくした場合の回路動作を示す各部出力信号のタイミングチャート（各部の出力波形図）である。
【００２３】
図１２に示すように、図１１のタイミングチャートよりもさらに、遅延時間ｔｄｅｌａｙが大きくなった場合は、最初のリセットクロックＢ信号ＲＳＴＣＬＫＢのロウレベル期間ｔｅでは、セットＢ信号ＳＥＴＢがロウレベルのままであるため、リセットクロックＢ信号ＲＳＴＣＬＫＢが次にロウレベルになる時点ｔｆまで、フリップフロップ１０２２がリセットされずにアドレスロード信号ＬＤがハイレベルになる。
【００２４】
以上の図１１および図１２のタイミングの場合、アドレスロード信号ＬＤの期間が長く、前述のアドレスのホールド時間の制限により、無効なアドレスをラッチしてしまうという問題が発生する。
【００２５】
アドレスセットアップ時間ｔａｓｐを大きく設定し、アドレスセットアップ時間ｔａｓｐに対して相対的に、遅延時間ｔｄｅｌａｙを短くするように設定を行えば上記の問題は発生しないが、動作周波数を速くするためには、アドレスセットアップ時間ｔａｓｐも短くする必要が生じる。
また、アドレスセットアップ時間ｔａｓｐを短くしても問題が発生しないよう、遅延時間ｔｄｅｌａｙを短くしていくと、パルス発生回路１０２のセットＢ信号ＳＥＴＢ、リセットクロックＢ信号ＲＳＴＣＬＫＢのロウパルス幅が狭くなり、セットＢ信号ＳＥＴＢ、リセットクロックＢ信号ＲＳＴＣＬＫＢが十分に出力されない状態になるという問題が発生する。
【００２６】
内部クロックＣＬＫの周波数が高くなって例えば周波数１３３ＭＨｚ（クロック周期７．５ｎｓ）であれば、アドレスセットアップはクロック周期の１／２の３．７５ｎｓに設定することが多く、図９のロウパルス発生回路の遅延時間を３．７５ｎｓ以下に設定する必要がある。
【００２７】
しかしながら、所定の電圧範囲、温度条件などでメモリを使用する環境や、製造バラツキによってもパルス幅が変化することを考慮する必要がある。例えば低電圧、高温度のような条件下では遅延時間ｔｄｅｌａｙが長くなる。逆に、高電圧、低温度のような条件下では遅延が少なくなり、パルス発生回路１０２のセットＢ信号ＳＥＴＢ、リセットクロックＢ信号ＲＳＴＣＬＫＢのパルス幅が狭くなる。また、製造条件（工程での注入量のバラツキ等）により、遅延時間ｔｄｅｌａｙ、セットＢ信号ＳＥＴＢ、リセットクロックＢ信号ＲＳＴＣＬＫＢのパルス幅が変化してしまう。
上記のロウパルス発生回路１０２１ａ，１０２１ｂの遅延時間を３．７５ｎｓ以下に設定するためには、例えば設計センター値を１．８７５ｎｓにし、上記のような条件を考慮しても、遅延時間が３．７５ｎｓ以下であり、なおかつ、セットＢ信号ＳＥＴＢ、リセットクロックＢ信号ＲＳＴＣＬＫＢが正しく生成され、パルス発生回路１０２の動作が正しく行われることを確認しなくてはならない。
このように、従来回路では内部クロックＣＬＫの周波数を高くすると、設計が困難になる問題が発生する。
【００２８】
図１０の回路動作のタイミングからも分かるように、アドレスセットアップ時間ｔａｓｐが短時間であるほど、上記アドレスロード信号ＬＤのハイレベル期間も短時間となる。
【００２９】
上記アドレスセットアップ時間ｔａｓｐは、図８に示すように、外部からの入力であるアドレスバリッド端子入力と、外部クロックとのエッジの位置関係で決定される。これらの信号は多くの周辺装置を選択し動作命令を与えるプロセッサから与えられる。このため、アドレスセットアップ時間ｔａｓｐを短時間とすれば、プロセッサがアドレスバリッド信号ＡＤＶをメモリに与え、メモリがアドレスを認識するまでの期間が短縮される。このため、プロセッサのメモリへのアクセス期間を短くすることができ、プロセッサの使用効率を向上させることができる。
【００３０】
外部装置からのアドレスセットアップ信号の規定値の要求は、外部アドレスの入力タイミングなどにより異なる。また、図８のアドレスラッチ回路１０３の能力によりアドレスロード信号ＬＤの最小ハイレベル幅も異なってくる。このため、使用プロセッサの能力や周辺装置などの環境により、アドレスホールド時間を最適の値に調整可能にすることが考えられるが、従来のパルス発生回路１０２では、アドレスセットアップ時間ｔａｓｐを短くするには、上記のような不具合が発生しないか検討する必要があるため、これを実現するためには、回路設計を再度行う必要が発生する。
本発明は、上記従来の問題を解決するもので、高速クロックでも誤動作を起こすことなく安定してパルス出力できるパルス発生回路および、これを用いて、例えばシンクロナスリードの動作周波数を向上させた場合でも、確実に有効アドレスをラッチできる、安定したアドレスラッチ信号を供給でき、アドレスセットアップ時間を簡単に調整可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明のパルス発生回路は、セット信号によってセットされ、該セット信号が解除されるタイミングまたはクロックに同期してリセットされる出力パルスを発生するパルス発生回路において、該セット信号により該出力パルスがセットされるタイミングと、該出力パルスがセットされた後の最初のクロックエッジとの時間的な間隔が所定期間よりも短い場合に、次のクロックエッジで出力パルスがリセットされるように、該セット信号による出力がセットされるタイミングを調整可能とするタイミング調整回路が設けられたものであり、そのことにより上記目的が達成される。
【００３２】
また、好ましくは、本発明のパルス発生回路における所定期間は、前記出力パルスが誤動作を起こさないようなパルス期間になるように期間設定されている。
【００３３】
さらに、好ましくは、本発明のパルス発生回路におけるタイミング調整回路は、外部からの入力データにより出力遅延のタイミングを調整可能とする。
【００３４】
さらに、好ましくは、本発明のパルス発生回路におけるタイミング調整回路は、データを記憶する記憶部を有し、該記憶部に記憶したデータにより出力遅延のタイミングを調整可能とする。
【００３５】
さらに、好ましくは、本発明のパルス発生回路におけるタイミング調整回路は、前記セット信号の反転信号を遅延させる第１ディレイ手段と、該第１ディレイ手段の出力と該セット信号が入力される第１ナンドゲート手段と、該第１ナンドゲート手段からの出力を遅延させる第２ディレイ手段と、該第２ディレイ手段の出力と該セット信号が入力されて遅延出力信号を出力する第２ナンドゲート手段との直列回路を有している。
【００３６】
さらに、好ましくは、本発明のパルス発生回路における遅延出力信号は、前記セット信号の反転信号に対して信号の立ち下がりにのみ出力遅延を発生させる。
【００３７】
さらに、好ましくは、本発明のパルス発生回路における遅延時間は、前記パルス信号の最低パルス幅を決定している。
【００３８】
さらに、好ましくは、本発明のパルス発生回路における第１ディレイ手段および第２ディレイ手段はそれぞれ、互いに異なる時間的な出力遅延をそれぞれ発生可能とする直列接続の複数の遅延発生用素子と、該複数の遅延発生用素子の直列素子段数ｎ（ｎ＝１以上の整数）から一を選択する複数のスイッチ手段と、外部からの入力データに基づいて、該複数のスイッチ手段のいずれかを選択的にオン制御するための選択制御信号を出力する選択制御手段とを有している。
【００３９】
さらに、好ましくは、本発明のパルス発生回路における選択制御手段は、前記外部からの入力データに応じた記憶データを出力するデータラッチ手段と、該データラッチ手段から出力された記憶データに基づいて選択制御信号を出力するデコーダ手段とを有している。
【００４０】
さらに、好ましくは、本発明のパルス発生回路における第１ディレイ手段および第２ディレイ手段はそれぞれ、インバータ手段とバッファ手段の少なくともいずれかで構成されている。
さらに、好ましくは、本発明のパルス発生回路において、前記セット信号を反転信号として出力する入力反転回路と、前記クロックに同期して該セット信号の反転信号により出力のセットとリセットが為される第１のフリップフロップ回路と、該第１のフリップフロップ回路の出力がハイレベルの間、出力をセット出力としてセットし、該反転信号のセットレベルが反転している間に該クロックに同期して当該セット出力をリセットし、該セット出力により該第１のフリップフロップ回路の出力をセット出力としてセットする第２のフリップフロップ回路と、該第１および第２のフリップフロップ回路からの各出力信号と該反転信号が入力されて前記出力パルスを出力する論理回路とを更に有し、前記タイミング調整回路は、該反転信号を出力遅延させることにより該第２のフリップフロップ回路への出力のタイミングを調整する。また、このパルス発生回路は、前記セット信号が解除の間、出力をセットし、該セット信号が入力されている間、該セット信号を取り込む第１のフリップフロップ回路と、該第１フリップフロップの信号がハイレベルの間、出力をセットし、該セット信号が入力されている間にクロック信号に同期して出力をリセットする信号を出力する第２フリップフロップ回路と、該セット信号が入力され、セット信号により出力をセットし、第１フリップフロップの出力の状態により、セット信号の解除と、第２フリップフロップ回路からの出力をリセットする信号とを選択し、選択した信号に同期して、出力をリセットする論理回路とを更に有している。
【００４１】
本発明の半導体記憶装置は、本発明の上記パルス発生回路からの出力パルスをアドレスロード信号に用いてデータが読み出されるものであり、そのことにより上記目的が達成される。
上記構成により、本発明では、セット信号によって出力パルスがセットされ、セット信号が解除されるタイミングまたはクロックに同期して出力パルスがリセットされるパルス発生回路が実現でき、高速なクロックにおいても安定したパルス発生が可能となる。
【００４２】
また、上記パルス発生回路においてセット信号により出力信号がセットされるタイミングの調整が可能なタイミング調整回路を有することにより、セット信号により出力パルスがセットされるタイミングとセット後の最初のクロックエッジとの間隔が、規定のアドレスセットアップ時間より短い場合に、次のクロックエッジで出力パルスがリセットされることが可能になりアドレスロード信号ＬＤの出力が確実になると共に、上記タイミング調整回路のタイミング調整によりアドレスセットアップ時間も変更可能になる。
【００４３】
よって、シンクロナスリードの動作周波数を向上させた場合でも、安定したアドレスの供給が可能になる。
【発明の効果】
【００４４】
以上説明したように、本発明によれば、従来回路のように回路内部でパルスを発生させることなくフリップフロップの出力のアドレスロード信号ＬＤを反転させることができるので、動作可能なクロック周波数を上昇させることができる。
また、セット信号により出力パルスがセットされるタイミングと、セット後の最初のクロックエッジとの間隔が、規定のアドレスセットアップ時間より短い場合、タイミング調整回路により次のクロックエッジまでリセットされないので、アドレスの供給時に誤動作を起こすような短パルスが発生しない。また、タイミング調整回路のタイミング調整によりアドレスセットアップ時間も変更することができる。
【００４５】
よって、高速なクロックにおいてもパルスを発生させることができ、かつ誤動作を引き起こす短パルスを発生させない。これにより、シンクロナスリードの動作周波数を向上させた場合でも、安定したアドレスの供給が可能になると共に、システム構成に最適なアドレスセットアップ時間に調整することができる。
【発明を実施するための最良の形態】
【００４６】
以下に、本発明のパルス発生回路の実施形態について図面を参照しながら説明する。
図１は、本発明の実施形態に係るパルス発生回路の要部構成例を示すブロック図、図２は、図１のパルス発生回路の具体的構成例を示す回路図である。なお、図１ではリセット信号ＲＳＴを省いているため、図２では、リセット信号ＲＳＴが入力される論理回路が追加されている。また、図１のセット信号は図２のアドレスバリッド信号ＡＤＶに対応している。
図１および図２において、本実施形態のパルス発生回路１０は、内部クロックＣＬＫと同期してセット信号（アドレスバリッド信号ＡＤＶ）により出力のセットとリセットが為される第１のフリップフロップ回路としてのマスタースレーブ型フリップフロップ回路１（以下、単にフリップフロップ１という）と、このマスタースレーブ型フリップフロップ回路１の出力がハイレベルの間、出力をセットし、該セット信号が反転している間に内部クロックＣＬＫに同期して出力をリセットし、セット出力によりマスタースレーブ型フリップフロップ回路１の出力をセットする第２のフリップフロップ回路としてのマスタースレーブ型フリップフロップ回路２（以下、単にフリップフロップ２という）と、セット信号を反転信号として出力するインバータからなる入力反転回路３と、セット信号の反転信号を出力遅延させることによりフリップフロップ２への出力がセットされるタイミングを調整するディレイ調整回路で構成されたタイミング調整回路４と、二つのフリップフロップ１，２からの各出力信号Ｃ，Ｄとセット信号（アドレスバリッド信号ＡＤＶ）の反転信号Ａが入力されて出力パルス（アドレスロード信号ＬＤ）を出力する論理回路５とを有しており、セット信号によってセットされ、このセット信号が解除されるタイミングまたはクロックに同期してリセットされる出力パルス（アドレスロード信号ＬＤ）を発生する。
【００４７】
タイミング調整回路４は、セット信号（アドレスバリッド信号ＡＤＶ）により出力パルスであるアドレスロード信号ＬＤがセットされるタイミングと、このアドレスロード信号ＬＤがセットされた後の内部クロックＣＬＫの最初のクロックエッジとの時間的な間隔が所定期間よりも短い場合に、次のクロックエッジでアドレスロード信号ＬＤがリセットされるように、セット信号の反転信号が入力され、フリップフロップ２への出力がセットされるタイミングを調整する。
【００４８】
この所定期間は、出力パルスであるアドレスロード信号ＬＤの供給時に誤動作を起こさないようなパルス期間になるように期間設定されている。
【００４９】
内部クロックＣＬＫは、外部クロックから生成された内部クロック信号である。
【００５０】
アドレスバリッド信号ＡＤＶは、セット信号であり、チップイネーブル端子によってメモリを活性化し、かつ、アドレスバリッド端子で外部からのアドレスの入力を有効にした状態がハイレベルとなり、アドレスの入力が無効の状態やチップが活性化されていない状態ではロウレベルとなる信号である。
【００５１】
リセット信号ＲＳＴは、チップイネーブル端子によってメモリを活性化するとロウレベルになり、活性化されていない状態ではハイレベルとなる信号である。
【００５２】
アドレスロード信号ＬＤは、上記ハイレベルになるとアドレスのロードとシンクロナスリードの制御が開始され、ロウレベルになるとアドレスのロードが終了する信号である。
【００５３】
図３（ａ）〜図３（ｃ）は、図１のパルス発生回路１０の動作時のタイミングチャート（各部出力信号の出力波形図）である。
【００５４】
上記構成により、図３（ａ）〜図３（ｃ）を用いて図１の動作を説明する。
まず、図３（ａ）に示すように、フリップフロップ２は、その初期状態で、アドレスバリッド信号ＡＤＶの反転した状態のハイレベル状態を取り込み、その出力がハイレベルになる。このフリップフロップ２の出力はフリップフロップ１をセットするため、フリップフロップ１の出力がハイレベルになり、フリップフロップ１の出力は、フリップフロップ２をセットする。このため、フリップフロップ２は、初期状態でセットされた状態を保っている。
次に、アドレスバリッド信号ＡＤＶ（セット信号）がハイレベルになると、論理回路５によりアドレスロード信号ＬＤは内部クロックＣＬＫの状態に関係なくハイレベルになると共に、フリップフロップ１のセットが解除される。
【００５５】
さらに、アドレスバリッド信号ＡＤＶがハイレベルとなって出力パルスであるアドレスロード信号ＬＤがセットされてから、内部クロックＣＬＫの最初のクロックエッジが立ち上がる前にアドレスバリッド信号ＡＤＶがロウレベルとなり、これによって出力パルスであるアドレスロード信号ＬＤのセットが解除される。
【００５６】
この場合、フリップフロップ１は内部クロックＣＬＫの立ち上がりに同期するため、フリップフロップ１がアドレスバリッド信号ＡＤＶの反転状態のロウレベル状態を出力に反映させる前にアドレスバリッド信号ＡＤＶの反転状態がハイレベルになる。このため、フリップフロップ１の出力はハイレベルのままであり、フリップフロップ２のセット状態は解除されずに、論理回路５はアドレスバリッド信号ＡＤＶがロウレベルになると、アドレスロード信号ＬＤをロウレベルとする。
【００５７】
このような図３（ａ）のタイミングでは、アドレスバリッド信号ＡＤＶがロウレベルになるときには、図８に示すアドレスラッチ回路１０３のアドレスＲ１に有効なアドレスがセットされている状態になっており、アドレスバリッド信号ＡＤＶがロウレベルになると同時にアドレスロード信号ＬＤがロウレベルになることにより、有効なアドレスをラッチできる。
【００５８】
次に、図３（ｂ）のタイミングとして、アドレスバリッド信号ＡＤＶがハイレベルになって出力パルスであるアドレスロード信号ＬＤがセットされてから、内部クロックＣＬＫの最初のクロックエッジが立ち上がった後もアドレスバリッド信号ＡＤＶがハイレベルであり、内部クロックＣＬＫの立ち上がりによりアドレスロード信号ＬＤのセットが解除される場合を示す。フリップフロップ１のセットが解除された後、内部クロックＣＬＫの立ち上がりエッジで、アドレスバリッド信号ＡＤＶの反転信号Ａの状態を出力（アドレスロード信号ＬＤ）に反映するため、ロウレベルとなりフリップフロップ２のセットを解除する。このタイミングでフリップフロップ２はタイミング調整回路４から、所定のタイミング調整が為された後の遅延信号を取り込む。このタイミング調整回路４は、図１の反転信号Ａを遅延させる回路であるが、内部クロックＣＬＫの立ち上がりとアドレスバリッド信号ＡＤＶの立ち上がりとの間の時間が所定の調整量に対して十分大きいため（所定時間以上のため）、タイミング調整回路４からの遅延した出力信号Ｂの状態は反転信号Ａの状態と同じである。このため、フリップフロップ２の出力はロウレベルとなり、この状態を論理回路５が受け取り、アドレスロード信号ＬＤをロウレベルにする。その後、アドレスバリッド信号ＡＤＶがロウレベルになりフリップフロップ２の出力がハイレベルになることにより初期状態に戻る。
【００５９】
このような図３（ｂ）のタイミングでは、アドレスバリッド信号ＡＤＶがロウレベルになった後の最初の内部クロックＣＬＫの立ち上がりまでに、図８に示すアドレスラッチ回路１０３のアドレスＲ１に有効なアドレスがセットされている状態になっており、内部クロックＣＬＫの立ち上がり時に、アドレスロード信号ＬＤがロウレベルになることにより、有効なアドレスをラッチできる。
【００６０】
次に、図３（ｃ）のタイミングとして、アドレスバリッド信号ＡＤＶがハイレベルになって出力パルスであるアドレスロード信号ＬＤがセットされてから、内部クロックＣＬＫの最初のクロックエッジが立ち上がった後もアドレスバリッド信号ＡＤＶがハイレベルであり、アドレスバリッド信号ＡＤＶの立ち上がりエッジの後すぐに、内部クロックＣＬＫの立ち上がりエッジがあり、アドレスロード信号ＬＤのハイレベル幅が短くなる場合には、内部クロックＣＬＫの次の立ち上がりによりアドレスロード信号ＬＤのセットが解除される場合を示す。フリップフロップ１のセットが解除された後、内部クロックＣＬＫの立ち上がりエッジで、アドレスバリッド信号ＡＤＶの反転信号Ａの状態を出力（アドレスロード信号ＬＤ）に反映するため、ロウレベルとなりフリップフロップ２のセットを解除する。このタイミングでフリップフロップ２はタイミング調整回路４から後の遅延信号を取り込む。アドレスバリッド信号ＡＤＶの反転信号Ａの状態はロウレベルだが、タイミング調整回路４により出力信号Ｂの状態はハイレベルである。このため、フリップフロップ２の出力状態はハイレベルのままであり、アドレスロード信号ＬＤはハイレベルのままになる。次の内部クロックＣＬＫの立ち上がり時には出力信号Ｂの状態は反転信号Ａの状態と同じロウレベルとなり、フリップフロップ２の出力もロウレベルとなり、アドレスロード信号ＬＤもロウレベルとなる。その後、アドレスバリッド信号ＡＤＶがロウレベルになり、フリップフロップ２の出力がハイレベルになることにより初期状態に戻る。
【００６１】
このような図３（ｃ）のタイミングでは、規定のアドレスセットアップ時間を満足していないため、アドレスバリッド信号ＡＤＶがロウレベルになった後の最初の内部クロックＣＬＫの立ち上がり時には、図８に示すアドレスラッチ回路１０３のアドレスＲ１に有効なアドレスがセットされている状態ではない。次の内部クロックＣＬＫの立ち上がり時に、有効なアドレスがセットされている状態になり、２番目の内部クロックＣＬＫの立ち上がりで、アドレスロード信号ＬＤがロウレベルになることにより、有効なアドレスをラッチできる。
【００６２】
このような場合に、出力パルスは、図３（ｃ）のように内部クロックＣＬＫの次のクロックエッジでアドレスロード信号ＬＤがリセットされるので、アドレスの供給時に誤動作を起こすような短パルスのアドレスロード信号ＬＤは発生せず、アドレスの供給時に誤動作を起こさないパルス期間のアドレスロード信号ＬＤが発生する。
ここで、図２の具体的構成例における動作を図４（ａ）〜図４（ｄ）の各タイミング図を用いて更に詳細に説明する。
【００６３】
図４（ａ）〜図４（ｄ）は、図２の動作をさらに詳細に説明するための具体的なタイミングチャート（各部出力信号の出力波形図）である。
（初期状態）
初期状態では、図４（ａ）〜図４（ｄ）に共通である。アドレスバリッド信号ＡＤＶがロウレベルの期間、リセット信号ＲＳＴがハイレベルであり、回路はリセットされて初期状態になっている。
リセット信号ＲＳＴがハイレベルになることにより、図２の信号Ｅがロウレベルになり、フリップフロップ１はセットされ、フリップフロップ１からの出力信号Ｃはハイレベルとなる。これによりフリップフロップ２がセットされ、フリップフロップ２からの出力信号Ｄはハイレベルにセットされる。
以下に、内部クロックＣＬＫとアドレスバリッド信号ＡＤＶとの各エッジの位置関係について、場合に分けて説明する。
【００６４】
まず、内部クロックＣＬＫの立ち上がり後、アドレスバリッド信号ＡＤＶがハイレベルになり、且つ次の内部クロックＣＬＫの立ち上がりまでにアドレスバリッド信号ＡＤＶがロウレベルになる場合について、図４（ａ）のタイミング図を用いて説明する。なお、この図４（ａ）のタイミングは図３（ａ）のタイミングに対応している。
【００６５】
図４（ａ）に示すように、アドレスバリッド信号ＡＤＶがハイレベルになったとき（リセット信号ＲＳＴがロウレベルになったとき）、論理回路５のＯＲＮＡＮＤ回路に入力されているフリップフロップ１からの出力信号Ｃは、ハイレベルの状態、信号Ｅの反転信号（信号Ｅがインバータを介した信号）はロウレベルの状態になっている。また、３入力ＡＮＤ回路の入力信号Ｄ（フリップフロップ２からの出力信号Ｄ）、信号Ｅはハイレベルの状態である。よって、ＯＲＮＡＮＤ回路は、アドレスバリッド信号ＡＤＶの反転信号Ａを更に反転出力する（出力信号Ｆ）。このため、時点ｔ１のタイミングで信号Ｆがハイレベルになり、フリップフロップ２からの出力信号Ｄおよび信号Ｅも共にハイレベルの状態であるから、３入力ＡＮＤ回路からの出力であるアドレスロード信号ＬＤもハイレベルになる。
【００６６】
さらに、フリップフロップ１は、信号Ｅがハイレベルになりセットが解除されるが、内部クロックＣＬＫの立ち上がりエッジに同期するため、アドレスバリッド信号ＡＤＶが内部クロックＣＬＫの次の立ち上がりエッジまでの間で変化しても、フリップフロップ１からの出力信号Ｃは変化せずにハイレベルの状態である。このように、フリップフロップ１からの出力信号Ｃがハイレベルであれば、フィリップフロップ２はセット状態をつづけ、出力信号Ｄ，Ｅの状態は変わらない。このため、論理回路５はアドレスバリッド信号ＡＤＶの立ち下りエッジによりアドレスロード信号ＬＤをロウレベルにする（時点ｔ２）。
【００６７】
このような図４（ａ）のタイミングでは、アドレスバリッド信号ＡＤＶがロウレベルになるときに、図８に示すアドレスラッチ回路１０３のアドレスＲ１に有効なアドレスがセットされている状態になっており、アドレスバリッド信号ＡＤＶがロウレベルになると同時にアドレスロード信号ＬＤがロウレベルになる。これによって、有効なアドレスをラッチできる。
【００６８】
次に、図４（ｂ）に示すように、内部クロックＣＬＫの立ち上がり後、図４（ａ）に示すように、アドレスバリッド信号ＡＤＶがハイレベルになり、且つ次の内部クロックＣＬＫの立ち上がり時にもアドレスバリッド信号ＡＤＶがハイレベルである場合について説明する。なお、この図４（ｂ）のタイミングは図３（ｂ）のタイミングに対応している。
【００６９】
アドレスロード信号ＬＤの立ち上がりは、図４（ａ）の場合と同じである。その後、内部クロックＣＬＫの立ち上がりにより（時点ｔ３）、フリップフロップ１は、アドレスバリッド信号ＡＤＶの反転信号Ａの状態を出力信号Ｃとして出力し、この出力信号Ｃはロウレベルになる。このため、フリップフロップ２のセットが解除され、タイミング調整回路４からの出力信号Ｂの値がラッチされ、これと同時に、フリップフロップ２からの出力信号Ｄがロウレベルになる。出力信号Ｄがロウレベルになることにより、論理回路５の３入力ＡＮＤ回路からのアドレスロード信号ＬＤもロウレベルになる(時点ｔ３)。
【００７０】
このように、フリップフロップ２からの出力信号Ｄがロウレベルになり、フリップフロップ１のＮＯＲ-ＮＯＲ入力のアドレスバリッド信号ＡＤＶの状態が内部に反映できる状態になるが、アドレスバリッド信号ＡＤＶがハイレベルのため、引き続き信号Ｅはハイレベルである。アドレスバリッド信号ＡＤＶがロウレベル（リセット信号ＲＳＴがハイレベル）になることにより、信号Ｅがロウレベルになり、フリップフロップ１がセットされ、フリップフロップ１からの出力信号Ｃがハイレベルとなり、フリップフロップ２がセットされる（ｔ４）。
【００７１】
さらに、内部クロックＣＬＫの立ち上がりエッジで、フリップフロップ２からの出力信号Ｄがハイレベルとなり（ｔ５）、フリップフロップ１のＮＯＲ−ＮＯＲゲートに入力されるアドレスバリッド信号ＡＤＶが無効となる。
【００７２】
このような図４（ｂ）のタイミングで、アドレスバリッド信号ＡＤＶがロウレベルになった後の最初の内部クロックＣＬＫの立ち上がりまでに、図８に示すアドレスラッチ回路１０３のアドレスＲ１に有効なアドレスがセットされている状態になっており、内部クロックＣＬＫの立ち上がり時に、アドレスロード信号ＬＤがロウレベルになることにより、有効なアドレスをラッチできる。
【００７３】
次に、図４（ｃ）に示すように、内部クロックＣＬＫの立ち上がりより前に、アドレスバリッド信号ＡＤＶがハイレベルになる場合（タイミング調整回路４により対応できる時間の場合）について説明する。なお、この図４（ｃ）のタイミングは図３（ｃ）のタイミングに対応している。
【００７４】
アドレスロード信号ＬＤの立ち上がりは図４（ａ）の場合と同じで、アドレスロード信号ＬＤの立ち下がりは、図４（ｂ）の場合と同じであるが、内部クロックＣＬＫの立ち上がり、時刻”ｔ６”では、タイミング調整回路４からの出力信号Ｂの遅延（タイミング調整回路４により生成、図４（ｃ）では斜線にて表示）により、時刻”ｔ６”ではまだ出力信号Ｂはハイレベルになっており、フリップフロップ２からの出力信号Ｄとして出力される値はハイレベルで、時刻”ｔ６”では、アドレスロード信号ＬＤはハイレベルのままである。
【００７５】
次の内部クロックＣＬＫの立ち上がり時刻”ｔ７”では、タイミング調整回路４からの出力信号Ｂがロウレベルになっており、フリップフロップ２からの出力信号Ｄとしてロウレベルが出力され、アドレスロード信号ＬＤもロウレベルになる。
【００７６】
このような図４（ｃ）のタイミングでは、規定のアドレスセットアップ時間を満足していないため、アドレスバリッド信号ＡＤＶがロウレベルになった後の最初の内部クロックＣＬＫの立ち上がり時には、図８に示すアドレスラッチ回路１０３のアドレスＲ１に有効なアドレスがセットされている状態ではない。次の内部クロックＣＬＫの立ち上がり時に、有効なアドレスがセットされている状態になり、２番目の内部クロックＣＬＫの立ち上がりエッジで、アドレスロード信号ＬＤがロウレベルになることにより、有効なアドレスをラッチできる。
【００７７】
次に、本実施形態の効果について説明するために、図４（ｄ）に示すように、本実施形態のタイミング調整回路４がない場合において、内部クロックＣＬＫの立ち上がりより前に、アドレスバリッド信号ＡＤＶがハイレベルになる場合について説明する。
【００７８】
アドレスロード信号ＬＤの立ち上がりは図４（ａ）の場合と同じで、アドレスロード信号ＬＤの立ち下がりは、図４（ｃ）の場合と同じであるが、タイミング調整回路４からの出力信号Ｂによる遅延がないため、最初の内部クロックＣＬＫの立ち上がり時刻”ｔ１３”で、アドレスロード信号ＬＤがロウレベルになり、アドレスロード信号ＬＤのパルス幅が短くなる。
【００７９】
このような図４（ｄ）のタイミングの場合、本実施形態のタイミング調整回路４がないため、アドレスバリッド信号ＡＤＶが立ち上がった直後の内部クロックＣＬＫの立ち上がりにより、アドレスロード信号ＬＤが短パルスとなり、図８のアドレスラッチ回路１０３が動作しない場合が発生する。このような誤動作が発生しないように、本実施形態では、タイミング調整回路４を設けている。
【００８０】
このように、本回路により、アドレスバリッド信号ＡＤＶに同期したアドレスロード信号ＬＤのセットタイミングを得られると共に、アドレスロード信号ＬＤが短パルスで出力されることがなく、所望のタイミングでリセットされる回路を実現できる。
【００８１】
図５〜図７はそれぞれ、図２のタイミング調整回路４の具体的構成例を示す回路図である。このタイミング調整回路４は、先に説明したように図２の出力信号Ｂの遅延を発生させるための回路である。
【００８２】
図５（ａ）は、図２のようにタイミング調整回路４の回路例を示し、素子がもつ固有の遅延時間を使用して出力信号Ｂの遅延を行う回路であり、図５（ｂ）は、その回路のゲートによる遅延時間を考慮したタイミング図である。
【００８３】
図５（ａ）に示すように、タイミング調整回路４は、アドレスバリッド信号ＡＤＶの反転信号を反転させる第１インバータ手段としてのインバータと、このインバータの出力とアドレスバリッド信号ＡＤＶが入力される第１ゲート手段としてのナンドゲートと、このナンドゲートからの出力を反転させる第２インバータ手段としてのインバータと、このインバータの出力とアドレスバリッド信号ＡＤＶが入力されて遅延出力信号を出力するナンドゲート手段としてのナンドゲートとの直列回路を有している。
【００８４】
上記構成により、図５（ｂ）に示すように、アドレスバリッド信号ＡＤＶの反転信号Ａである入力信号ＡＤＶＢおよびアドレスバリッド信号ＡＤＶが入力され、入力信号ＡＤＶＢに対して遅延出力信号Ｂは信号の立ち下がりにのみ遅延時間Ｔが発生するようになっている。
【００８５】
このタイミング調整回路４の遅延時間Ｔは、アドレスロード信号ＬＤの最低パルス幅を決定している。
【００８６】
アドレスバリッド信号ＡＤＶのハイレベル幅を内部クロックＣＬＫの１周期以下にした場合、図４（ａ）にも示すように、アドレスバリッド信号ＡＤＶのハイレベル幅がアドレスロード信号ＬＤのハイレベル幅になるが、アドレスバリッド信号ＡＤＶのハイレベル幅を内部クロックＣＬＫの１周期以上にした場合、内部クロックＣＬＫの立ち上がりエッジとアドレスバリッド信号ＡＤＶの立ち上がりエッジとの関係によりアドレスロード信号ＬＤのハイレベル幅が決定される。
【００８７】
例えば内部クロックＣＬＫの立ち上がりエッジとアドレスバリッド信号ＡＤＶの立ち上がりエッジとの時間間隔に所定期間以上の差がある場合、図４（ｂ）のように、アドレスバリッド信号ＡＤＶの立ち上がりエッジでアドレスロード信号ＬＤがセットされ、次の内部クロックＣＬＫの立ち上がりエッジで、アドレスロード信号ＬＤがリセットされる。よって、アドレスロード信号ＬＤのハイレベル幅は、アドレスバリッド信号ＡＤＶの立ち上がりエッジから次の内部クロックＣＬＫの立ち上がりエッジまでの期間となる。
【００８８】
また、アドレスバリッド信号ＡＤＶの立ち上がりエッジが内部クロックＣＬＫの立ち上がりエッジに近づき、タイミング調整回路４で発生される遅延時間と同じになった（または超えた）場合、図４（ｃ）のように、最初の内部クロックＣＬＫの立ち上がりエッジは無視され、次の内部クロックＣＬＫの立ち上がりエッジまでアドレスロード信号ＬＤのハイレベル幅が延長される。
【００８９】
つまり、アドレスバリッド信号ＡＤＶのパルスハイレベル幅でアドレスロード信号ＬＤのハイレベル幅が決定されない場合、内部クロックＣＬＫとアドレスバリッド信号ＡＤＶの立ち上がりタイミングの差、すなわちアドレスセットアップ時間が、タイミング調整回路４で発生される出力信号Ｂによる遅延時間になる直前がアドレスロード信号ＬＤの最小パルス幅（パルスハイレベル幅）となっている。
【００９０】
アドレスセットアップ期間の規定は使用されるシステムによって要求が異なり、アドレスロード信号ＬＤのハイレベル幅の必要最低幅は、図８のアドレスラッチ回路１０３の能力により決定されるため、システムの動作の効率を考え、アドレスロード信号ＬＤの最小パルス幅を変更する必要がある。この最小パルス幅を狭く設定し過ぎると、アドレスラッチの誤動作が発生する。この最小パルス幅を広く設定し過ぎると、頻繁に図４（ｃ）の状態が起こるため、アドレスロード信号ＬＤのハイレベル期間が長くなり、システム本来の実力を十分に発揮できない場合が発生する。
【００９１】
そこで、図６のようなタイミング調整回路４Ａにより、タイミング調整回路４Ａからの出力信号Ｂの遅延時間を調節することができる。
【００９２】
図６に示すように、このタイミング調整回路４Ａは、図５（ａ）の二つのインバータを二つのディレイ回路４１（ＤｅｌａｙＡ）に置き換えたもので、アドレスバリッド信号ＡＤＶの反転信号Ａを遅延させる第１ディレイ手段としてのディレイ回路４１と、このディレイ回路４１の出力とアドレスバリッド信号ＡＤＶが入力される第１ナンドゲート手段としてのナンドゲート４２と、このナンドゲート４２からの出力を遅延させる第２ディレイ手段としてのディレイ回路４１と、このディレイ回路４１の出力とアドレスバリッド信号ＡＤＶが入力されて遅延出力信号Ｂを出力する第２ナンドゲート手段としてのナンドゲート４２との直列回路を有しており、図５（ａ）のインバータにディレイ回路４１のディレイ段数を付加する機能を持っている。
【００９３】
このようなディレイ回路４１の回路例を図７（ａ）に示している。
図７（ａ）に示すように、このディレイ回路４１（ＤｅｌａｙＡ）は、時間的な遅延を発生させる直列接続の複数の遅延発生用素子（バッファ４３）と、この複数のバッファ４３の素子段数ｎ（ｎ＝０以上の整数）を選択する複数のスイッチ手段（スイッチ４５）と、外部からの入力データに基づいて、複数のスイッチ４５のいずれかを選択的にオン制御するための選択制御信号（ゲート入力；ｓｅｌ０〜ｓｅｌ７）を出力する選択制御手段とを有している。
【００９４】
この選択制御手段は、外部からの入力データに応じた記憶データを出力するデータラッチ手段（データラッチ４６）と、このデータラッチ４６から出力された記憶データに基づいてゲート入力（ｓｅｌ０〜ｓｅｌ７）を出力するデコーダ手段（デコーダ４７）とを有している。
更に具体的に説明すると、ディレイ段数ｎ（ｎ＝７）の場合、遅延を発生する素子であるバッファ４３を７個およびインバータ４４を１個（計８個）と、ゲート入力（ｓｅｌ０〜ｓｅｌ７）が“１”のとき導通で、“０”のときに非導通となる７個のスイッチ４５と、３ビットのデータラッチ４６と、このデータラッチ４６からの３ビットのデータにより８個のスイッチ４５から１個のスイッチ４５を選択する選択制御信号としての選択信号ｓｅｌを発生する１個のデコーダ４７とを有している。
【００９５】
上記構成により、データＤＩ０〜ＤＩ２は、フリップフロップなどで構成される、３ビットのデータラッチ４６により記憶され、データラッチ４６からの出力信号Ｄ０〜Ｄ２はデコーダ４７に入力される。このデコーダ４７は図７（ｂ）中に示す真理値表のように、出力信号Ｄ０〜Ｄ２の値により選択信号ｓｅｌ０〜ｓｅｌ７の１出力のみが“１”となる。この選択信号ｓｅｌ０〜ｓｅｌ７により７個のスイッチ４５のオン・オフを制御する。例えば出力信号Ｄ２が”０“、出力信号Ｄ１が”０“、出力信号Ｄ０”１“の場合、選択信号ｓｅｌ１が入力されるスイッチ４５のみがオンし、他のスイッチ４５は全てオフする。これにより、遅延回路であるディレイ回路４１のディレイ段数はバッファ０段とインバータ１段になる。同様に、出力信号Ｄ２が”１“、出力信号Ｄ１が”１“、出力信号Ｄ０”１“の場合、選択信号ｓｅｌ７のスイッチ４５のみがオンし、バッファ６段とインバータ１段がディレイ段数となる。なお、出力信号Ｄ２が”０“、出力信号Ｄ１が”０“、出力信号Ｄ０”０“の場合には、全てのスイッチ４５がオフし、ディレイ段数はバッファ７段とインバータ１段になる。
【００９６】
このように、図７（ａ）のディレイ回路４１は外部からの入力データＤＩ０〜ＤＩ２により素子段数が変更可能である。よって、図６のタイミング調整回路４Ａのディレイ時間がデータ入力ＤＩ０〜ＤＩ２によって可変調整が可能な回路となる。
【００９７】
このようにして、セット信号（アドレスバリッド信号ＡＤＶ）によって出力パルス（アドレスロード信号ＬＤ）がセットされ、セット信号が解除されるタイミングまたはクロックに同期して出力パルスがリセットされるパルス発生回路１０が実現でき、セット信号により出力パルス信号がセットされるタイミングとセット後の最初のクロックエッジとの間隔が所定期間よりも短い場合でも、アドレスの供給時に誤動作を起こすような短パルスのアドレスロード信号ＬＤの発生がなく、従来回路でパルス発生が不可能であった高速なクロックにおいても良好なアドレスロード信号ＬＤを発生させることができると共に、アドレスセットアップ期間が最適に調整可能な回路構成を得ることができる。
【００９８】
以上により、本実施形態によれば、高速な内部クロックＣＬＫにおいても、動作効率のよいパルス信号（アドレスロード信号ＬＤ）を発生させることができ、かつ、このパルス信号（アドレスロード信号ＬＤ）として誤動作を引き起こす短パルスを発生させない。これにより、シンクロナスリードの動作周波数を向上させた場合でも、誤動作なく安定したアドレス供給を行うことができる。さらに、アドレスセットアップ期間が簡単に調整可能であるため、システムに応じた最適な調整が可能でシステム全体での動作効率の向上を図ることができる。
【００９９】
なお、以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１００】
本発明は、所定のパルス信号を発生するパルス発生回路および、このパルス信号をアドレスロード信号ＬＤとして用いてデータを読み出す半導体記憶装置の分野において、高速なクロックでパルスを発生させることができ、かつ誤動作を引き起こす短パルスを発生させない。これにより、シンクロナスリードの動作周波数を向上させた場合でも、安定したアドレス供給をおこなうことができる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施形態に係るパルス発生回路の要部構成例を示すブロック図である。
【図２】図１のパルス発生回路の具体的構成例を示す回路図である。
【図３】（ａ）〜（ｃ）は、図１および図２のパルス発生回路の動作例を示すタイミングチャートである。
【図４ａ】図２のパルス発生回路の具体的動作例を示すタイミングチャートである。
【図４ｂ】図２のパルス発生回路の具体的動作例を示すタイミングチャートである。
【図４ｃ】図２のパルス発生回路の具体的動作例を示すタイミングチャートである。
【図４ｄ】図２のパルス発生回路の具体的動作例を示すタイミングチャートである。
【図５】（ａ）は図２のタイミング調整回路の構成例を示す回路図、（ｂ）は（ａ）の回路各部における出力信号波形図である。
【図６】図２のタイミング調整回路の他の構成例を示す回路図である。
【図７】（ａ）は図６のディレイ回路の構成例を示す回路図、（ｂ）は（ａ）のデコーダの真理値表である。
【図８】従来の半導体記憶装置に用いられるシンクロナスリード制御部の構成例を示すブロック図である。
【図９】図８のパルス発生回路の具体的構成例を示す回路図である。
【図１０】図９のパルス発生回路の動作タイミングを示す各部出力信号のタイミングチャートである。
【図１１】図１０のタイミングチャートにおいて、アドレスセットアップ期間ｔａｓｐを短くした場合の回路動作を示す各部出力信号のタイミングチャートである。
【図１２】図１１のタイミングチャートにおいて、遅延時間ｔｄｅｌａｙを大きくした場合の回路動作を示す各部出力信号のタイミングチャートである。
【符号の説明】
【０１０２】
１，２  マスタースレーブ型フリップフロップ回路
３  入力反転回路
４，４Ａ  タイミング調整回路
５  論理回路
１０  パルス発生回路
ＡＤＶ  アドレスバリッド信号（セット信号）
ＲＳＴ  リセット信号
ＣＬＫ  内部クロック信号
ＬＤ    アドレスロード信号（出力パルス）
【図１】
2007193896.tif 000004
【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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