(57)【要約】【課題】発振回路が発振するクロック信号の周期より周期が長いパルス信号を生成する。【解決手段】コンパレータ１００の出力がハイレベルのとき、トランジスタ１３０がオン状態にあり、入力信号Ａの信号レベルに応じて直流電源でコンデンサ１７０を充電し、コンデンサ１７０でコンデンサ１８０を充電し、徐々に信号Ｃの値を上昇させる。信号Ｃの値がコンパレータ１００の非反転入力端子の電位に達するとコンパレータ１００の出力がローレベルになる。コンパレータ１００の出力がローレベルのとき、トランジスタ１４０がオン状態にあり、入力信号Ａの信号レベルに応じてコンデンサ１７０の電荷をグランド板に放電し、コンデンサ１８０の電荷をコンデンサ１７０へ転送し、徐々に信号Ｃの値を降下させる。信号Ｃの値がコンパレータ１００の非反転入力端子の電位に達するとコンパレータ１００の出力がハイレベルになる。【選択図】図１
2007215143.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子に入力される第１入力電位と第２入力端子に入力される第２入力電位とに基づきハイレベル又はローレベルの信号を出力してパルス信号を生成するコンパレータと、
直流電源から供給される電位と前記コンパレータの出力信号の電位とを基に前記第２入力電位を生成する電位生成手段と、
前記コンパレータの前記第１入力端子とグランド板との間に設けられた蓄電手段と、
入力部が直流電源に接続され、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わる充電用スイッチ手段と、
前記充電用スイッチ手段の出力部と前記蓄電手段のコンパレータ側との間に直列に接続され、基準パルス信号のレベルに応じてオン状態とオフ状態とが切り替わり、奇数段目と偶数段目とで基準パルス信号の異なるレベルでオン状態となるＮ（Ｎは２以上の整数）段のスイッチ手段と、
前記スイッチ手段と当該スイッチ手段の１つ後段の前記スイッチ手段とを接続する各々の配線とグランド板との間に設けられた（Ｎ−１）段の補助蓄電手段と、
を備えたことを特徴とするパルス生成回路。
【請求項２】
１段目の前記スイッチ手段の前記充電用スイッチ手段側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段を更に備えたことを特徴とする請求項１記載のパルス生成回路。
【請求項３】
前記蓄電手段のコンパレータ側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段と、
前記蓄電手段のコンパレータ側と前記グランド板との間に前記放電用スイッチ手段と直列に接続された抵抗手段と、
を更に備えたことを特徴とする請求項１記載のパルス生成回路。
【請求項４】
前記放電用スイッチ手段がオン状態のときに前記基準パルス信号を発振する発振回路の動作を停止させる停止手段を更に備えたことを特徴とする請求項３記載のパルス発生回路。
【請求項５】
前記蓄電手段及び前記補助蓄電手段の少なくとも一つは複数の容量値を有し、
複数の容量値を有する前記蓄電手段又は前記補助蓄電手段の容量値を外部から指定された容量値に設定する容量設定手段を更に備えたことを特徴とする請求項１記載のパルス発生回路。
【請求項６】
前記抵抗手段は複数の抵抗値を有し、
前記抵抗手段の抵抗値を外部から指定された抵抗値に設定する抵抗設定手段を更に備えたことを特徴とする請求項３記載のパルス発生回路。
【請求項７】
前記蓄電手段は複数の容量値を有し、
前記蓄電手段の容量値を外部から指定された容量値に設定する容量設定手段を更に備えたことを特徴とする請求項６記載のパルス発生回路。
【請求項８】
前記電位生成手段は、
直流電源と前記コンパレータの第２入力端子との間に設けられた第１抵抗手段と、
前記コンパレータの第２入力端子と前記コンパレータの出力端子の間に設けられた第２抵抗手段と、
を備え、
前記第１抵抗手段及び前記第２抵抗手段の少なくとも一方は複数の抵抗値を有し、
複数の抵抗値を有する前記第１抵抗手段又は前記第２抵抗手段の抵抗値を外部から指定された抵抗値に設定する抵抗設定手段を更に備えたことを特徴とする請求項１記載のパルス発生回路。
【請求項９】
第１入力端子に入力される第１入力電位と第２入力端子に入力される第２入力電位とに基づきハイレベル又はローレベルの信号を出力してパルス信号を生成するコンパレータと、
直流電源から供給される電位と前記コンパレータの出力信号の電位とを基に前記第２入力電位を生成する電位生成手段と、
前記コンパレータの前記第１入力端子とグランド板との間に設けられた蓄電手段と、
直流電源と前記蓄電手段のコンパレータ側の間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わる充電用スイッチ手段と、
前記直流電源と前記蓄電手段のコンパレータ側の間に前記充電用スイッチ手段と直列に接続された充電用抵抗手段と、
を備えたことを特徴とするパルス生成回路。
【請求項１０】
前記蓄電手段のコンパレータ側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段と、
前記蓄電手段のコンパレータ側と前記グランド板との間に前記放電用スイッチ手段と直列に接続された放電用抵抗手段と、
を更に備えたことを特徴とする請求項９記載のパルス生成回路。
【請求項１１】
第１入力端子に入力される第１入力電位と第２入力端子に入力される第２入力電位とに基づきハイレベル又はローレベルの信号を出力してパルス信号を生成するコンパレータと、
直流電源から供給される電位と前記コンパレータの出力信号の電位とを基に前記第２入力電位を生成する外部に設けられた電位生成手段に接続するための第１接続部と、
前記コンパレータの前記第１入力端子が接続され、外部に設けられた蓄電手段に接続するための第２接続部と、
入力部が直流電源に接続され、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わる充電用スイッチ手段と、
前記充電用スイッチ手段の出力部と前記第２接続部との間に直列に接続され、基準パルス信号のレベルに応じてオン状態とオフ状態とが切り替わり、奇数段目と偶数段目とで基準パルス信号の異なるレベルでオン状態となるＮ（Ｎは２以上の整数）段のスイッチ手段と、
前記スイッチ手段と当該スイッチ手段の１つ後段の前記スイッチ手段とを接続する各々の配線に接続され、外部に設けられた（Ｎ−１）段の補助蓄電手段に接続するための（Ｎ−１）段の第３接続部と、
を備えたことを特徴とする半導体装置。
【請求項１２】
１段目の前記スイッチ手段の前記充電用スイッチ手段側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段を更に備えたことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
外部に設けられた抵抗手段に接続するための第４接続部と、
前記第２接続部と前記第４接続部との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段と、
を更に備えたことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記コンパレータが出力するパルス信号のパルス数をカウントするカウンタ手段を更に備えたことを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記コンパレータが出力するパルス信号に基づき割り込み信号を生成する割り込み信号生成手段を更に備えたことを特徴とする請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号を生成するパルス生成回路及び半導体装置に関する。
【背景技術】
【０００２】
多くの電気機器には耐用年数や保証期間などが設けられていることから、電気機器の稼働時間を計時する必要がある。これまでは、複数のカウンタビットを連結して構成されたカウンタ回路を電気機器に搭載し、発振回路が発振するクロック信号（以下、原発振クロックという。）のクロック数をカウンタ回路でカウントすることにより、電気機器の稼働時間の計時が行われていた（例えば、特許文献１参照。）。
【特許文献１】特開２００４−５７５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、電気機器の耐用年数などは数年である。このため、カウンタ回路により３２ｋＨｚ程度の原発振クロックのクロック数をカウントして数年の稼働時間の計時を可能にするためには、カウンタビットを数十段連結して構成されたカウンタ回路が必要になる。
カウンタ回路を構成するカウンタビットの段数が多いほど、カウンタ回路を含む半導体装置の単価が高くなる。また、カウンタビットの段数が多いほどカウンタ回路の検査に要する時間が長くなるため、検査に要する費用が高くなり、カウンタ回路を含む半導体装置の単価の上昇につながる。さらに、カウンタビットの段数が多いほどカウンタ回路の信頼性が低く、カウンタ回路を含む半導体装置の市場での不良率が高い。
【０００４】
これらの問題は、原発振クロックの周期より周期が長いパルス信号をカウンタ回路でカウントするようにすれば、カウンタ回路を構成するカウンタビットの段数を少なくすることができ解決する。
そこで、本発明は、発振回路が発振するクロック信号の周期より周期が長いパルス信号を生成することが可能なパルス生成回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明のパルス生成回路は、第１入力端子に入力される第１入力電位と第２入力端子に入力される第２入力電位とに基づきハイレベル又はローレベルの信号を出力してパルス信号を生成するコンパレータと、直流電源から供給される電位と前記コンパレータの出力信号の電位とを基に前記第２入力電位を生成する電位生成手段と、前記コンパレータの前記第１入力端子とグランド板との間に設けられた蓄電手段と、入力部が直流電源に接続され、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わる充電用スイッチ手段と、前記充電用スイッチ手段の出力部と前記蓄電手段のコンパレータ側との間に直列に接続され、基準パルス信号のレベルに応じてオン状態とオフ状態とが切り替わり、奇数段目と偶数段目とで基準パルス信号の異なるレベルでオン状態となるＮ（Ｎは２以上の整数）段のスイッチ手段と、前記スイッチ手段と当該スイッチ手段の１つ後段の前記スイッチ手段とを接続する各々の配線とグランド板との間に設けられた（Ｎ−１）段の補助蓄電手段と、を備える。
【発明の効果】
【０００６】
上記のパルス生成回路によれば、基準クロック信号（発振回路が発振するクロック信号：原発振クロック）の出力レベルに応じて、直流電源により１段目の補助蓄電手段を充電し、２段目以降の補助蓄電手段を１段前の補助蓄電手段により充電し、蓄電手段を（Ｎ−１）段目の補助蓄電手段により充電する。この回路動作が繰り返し行われ、蓄電手段のコンパレータ側の電位が上昇していく。これにより、蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を基準クロック信号の複数クロック分の時間にすることができ、基準クロック信号の周期より周期が長いパルス信号を生成することができる。
【０００７】
上記のパルス生成回路において、１段目の前記スイッチ手段の前記充電用スイッチ手段側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段を更に備えるようにしてもよい。
これによれば、基準クロック信号の出力レベルに応じて、蓄電手段に蓄えられた電荷が（Ｎ−１）段目の補助蓄電手段に転送され、（Ｎ−１）段目から２段目の各補助蓄電手段に転送された電荷が１段前の補助蓄電手段に転送され、１段目の補助蓄電手段に転送された電荷がグランド板に放電される。この回路動作が繰り返し行われ、蓄電手段のコンパレータ側の電位が降下していく。これにより、蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を基準クロック信号の複数クロック分の時間にすることができ、基準クロック信号の周期より周期が長いパルス信号を生成することができる。
【０００８】
上記のパルス生成回路において、前記蓄電手段のコンパレータ側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段と、前記蓄電手段のコンパレータ側と前記グランド板との間に前記放電用スイッチ手段と直列に接続された抵抗手段と、を更に備えるようにしてもよい。
【０００９】
蓄電手段の容量値と抵抗手段の抵抗値とで蓄電手段の単位時間当たりの放電量が決まる。従って、蓄電手段の容量値と抵抗手段の抵抗値とによって、蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間が変わる。このことから、蓄電手段の容量値と抵抗手段の抵抗値とを適宜選択することによって、コンパレータの出力レベルの期間の長さを変えることができ、所望のデューティ比のパルス信号を生成することが可能になる。
【００１０】
上記のパルス生成回路において、前記放電用スイッチ手段がオン状態のときに前記基準パルス信号を発振する発振回路の動作を停止させる停止手段を更に備えるようにしてもよい。
これによれば、蓄電手段の放電時には基準パルス信号を発振する発振回路の動作を停止させるため、基準クロック信号の周期より周期が長いパルス信号を生成しながら、パルス生成回路及び発振回路を含む回路ブロックでの低消費電力化を実現することができる。
【００１１】
上記のパルス生成回路において、前記蓄電手段及び前記補助蓄電手段の少なくとも一つは複数の容量値を有し、複数の容量値を有する前記蓄電手段又は前記補助蓄電手段の容量値を外部から指定された容量値に設定する容量設定手段を更に備えるようにしてもよい。
蓄電手段の単位時間当たりの充電量は蓄電手段の容量値及び補助蓄電手段の容量値などによって決まる。パルス生成回路は蓄電手段の容量値及び補助蓄電手段の容量値の少なくとも一つを切り替えることが可能な構成であることから、パルス生成回路は蓄電手段の単位時間当たりの充電量を切り替えることが可能になっている。このため、パルス生成回路は蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を切り替えることができ、生成するパルス信号の周期の長さを切り替えることができる。
【００１２】
また、蓄電手段の放電を（Ｎ−１）段の補助蓄電手段を介して行う場合、蓄電手段の単位時間当たりの放電量は蓄電手段の容量値及び補助蓄電手段の容量値などによって決まる。パルス生成回路は蓄電手段の容量値及び補助蓄電手段の容量値の少なくとも一つを切り替えることが可能な構成であることから、パルス生成回路は蓄電手段の単位時間当たりの放電量を切り替えることが可能になっている。このため、パルス生成回路は蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を切り替えることができ、生成するパルス信号の周期の長さを切り替えることができる。
【００１３】
上記のパルス生成回路において、前記抵抗手段は複数の抵抗値を有し、前記抵抗手段の抵抗値を外部から指定された抵抗値に設定する抵抗設定手段を更に備えるようにしてもよい。
蓄電手段の単位時間当たりの放電量は蓄電手段の容量値及び抵抗手段の抵抗値によって決まる。パルス生成回路は抵抗手段の抵抗値を切り替えることが可能な構成であることから、パルス生成回路は蓄電手段の単位時間当たりの放電量を切り替えることが可能になっている。このため、パルス生成回路は、蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を切り替えることができ、生成するパルス信号の周期の長さを切り替えることができる。
【００１４】
上記のパルス生成回路において、前記蓄電手段は複数の容量値を有し、前記蓄電手段の容量値を外部から指定された容量値に設定する容量設定手段を更に備えるようにしてもよい。
これによれば、蓄電手段の容量値を切り替えることができる構成であるため、蓄電手段の単位時間当たりの放電量を蓄電手段の容量値及び抵抗手段の抵抗値の双方によって切り替えることができる。
【００１５】
上記のパルス生成回路において、前記電位生成手段は、直流電源と前記コンパレータの第２入力端子との間に設けられた第１抵抗手段と、前記コンパレータの第２入力端子と前記コンパレータの出力端子の間に設けられた第２抵抗手段と、を備え、前記第１抵抗手段及び前記第２抵抗手段の少なくとも一方は複数の抵抗値を有し、複数の抵抗値を有する前記第１抵抗手段又は前記第２抵抗手段の抵抗値を外部から指定された抵抗値に設定する抵抗設定手段を更に備えるようにしてもよい。
【００１６】
コンパレータの出力がハイレベル及びローレベルの夫々のときのコンパレータの第２入力端子に入力される第２入力電位は第１抵抗手段の抵抗値と第２抵抗手段の抵抗値とによって決まる。パルス生成回路は第１抵抗手段及び第２抵抗手段の少なくとも一方の抵抗値を切り替えることが可能な構成であることから、コンパレータの出力がハイレベル及びローレベルの夫々のときのコンパレータの第２入力端子に入力される第２入力電位を切り替えることができる構成になっている。このため、パルス生成回路は蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を切り替えることができ、生成するパルス信号の周期の長さを切り替えることができる。
【００１７】
本発明のパルス生成回路は、第１入力端子に入力される第１入力電位と第２入力端子に入力される第２入力電位とに基づきハイレベル又はローレベルの信号を出力してパルス信号を生成するコンパレータと、直流電源から供給される電位と前記コンパレータの出力信号の電位とを基に前記第２入力電位を生成する電位生成手段と、前記コンパレータの前記第１入力端子とグランド板との間に設けられた蓄電手段と、直流電源と前記蓄電手段のコンパレータ側の間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わる充電用スイッチ手段と、前記直流電源と前記蓄電手段のコンパレータ側の間に前記充電用スイッチ手段と直列に接続された充電用抵抗手段と、を備える。
【００１８】
蓄電手段の容量値と充電用抵抗手段の抵抗値が大きいほど、蓄電手段のコンパレータ側の電位の単位時間当たりに上昇する電位量は小さい。従って、蓄電手段の容量値と充電用抵抗手段の抵抗値の少なくとも一方の値を大きくすることによって、蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を長くすることができる。この結果、パルス生成回路は発振回路が発振するクロック信号の周期より周期が長いパルス信号を生成することが可能である。
【００１９】
上記のパルス生成回路において、前記蓄電手段のコンパレータ側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段と、前記蓄電手段のコンパレータ側と前記グランド板との間に前記放電用スイッチ手段と直列に接続された放電用抵抗手段と、を更に備えるようにしてもよい。
【００２０】
蓄電手段の容量値が大きいほど放電用抵抗手段の抵抗値が大きいほど、蓄電手段のコンパレータ側の電位の単位時間当たりに降下する電位量が小さい。従って、蓄電手段の容量値と放電用抵抗手段の抵抗値の少なくとも一方の値を大きくすることによって、蓄電手段に接続されたコンパレータの第１入力端子に入力される第１入力電位がコンパレータの出力が反転してから次にコンパレータの出力が反転する第２入力電位に達するまでに要する時間を長くすることができる。この結果、パルス生成回路は発振回路が発振するクロック信号の周期より周期が長いパルス信号を生成することが可能である。
【００２１】
本発明の半導体装置は、第１入力端子に入力される第１入力電位と第２入力端子に入力される第２入力電位とに基づきハイレベル又はローレベルの信号を出力してパルス信号を生成するコンパレータと、直流電源から供給される電位と前記コンパレータの出力信号の電位とを基に前記第２入力電位を生成する外部に設けられた電位生成手段に接続するための第１接続部と、前記コンパレータの前記第１入力端子が接続され、外部に設けられた蓄電手段に接続するための第２接続部と、入力部が直流電源に接続され、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わる充電用スイッチ手段と、前記充電用スイッチ手段の出力部と前記第２接続部との間に直列に接続され、基準パルス信号のレベルに応じてオン状態とオフ状態とが切り替わり、奇数段目と偶数段目とで基準パルス信号の異なるレベルでオン状態となるＮ（Ｎは２以上の整数）段のスイッチ手段と、前記スイッチ手段と当該スイッチ手段の１つ後段の前記スイッチ手段とを接続する各々の配線に接続され、外部に設けられた（Ｎ−１）段の補助蓄電手段に接続するための（Ｎ−１）段の第３接続部と、を備える。
【００２２】
半導体装置が出力するパルス信号の充電用スイッチ手段をオン状態にするレベルの期間の長さは、電位生成手段が生成する第２入力電位、蓄電手段の容量値、補助蓄電手段の容量値、補助蓄電手段の段数によって決まる。このため、半導体装置を接続する電位生成手段、蓄電手段及び補助蓄電手段を変えるだけで、パルス信号の周期の長さを変えることができる。
【００２３】
上記の半導体装置において、１段目の前記スイッチ手段の前記充電用スイッチ手段側とグランド板との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段を更に備えるようにしてもよい。
半導体装置が出力するパルス信号の放電用スイッチ手段をオン状態にするレベルの期間の長さは、電位生成手段が生成する第２入力電位、蓄電手段の容量値、補助蓄電手段の容量値、補助蓄電手段の段数によって決まる。このため、半導体装置を接続する電位生成手段、蓄電手段及び補助蓄電手段を変えるだけで、パルス信号の周期の長さを変えることができる。
【００２４】
上記の半導体装置において、外部に設けられた抵抗手段に接続するための第４接続部と、前記第２接続部と前記第４接続部との間に設けられ、前記コンパレータの出力レベルに応じてオン状態とオフ状態とが切り替わり、前記充電用スイッチ手段がオフ状態となる前記コンパレータの出力レベルでオン状態となる放電用スイッチ手段と、を更に備えるようにしてもよい。
【００２５】
半導体装置が出力するパルス信号の放電用スイッチ手段をオン状態にするレベルの期間の長さは、電位生成手段が生成する第２入力電位、蓄電手段の容量値、抵抗手段の抵抗値によって決まる。このため、半導体装置を接続する電位生成手段、蓄電手段及び抵抗手段を変えるだけで、パルス信号の周期の長さを変えることができる。
上記の半導体装置において、前記コンパレータが出力するパルス信号のパルス数をカウントするカウンタ手段を更に備えるようにしてもよい。
【００２６】
これによれば、基準クロック信号の周期より周期が長いコンパレータが出力するパルス信号のパルス数をカウンタ回路でカウントするため、基準クロック信号のクロック数をカウントするカウンタ回路に比べて、最大計時時間が同じ場合にはカウンタ回路のカウンタビットの段数が少なくてすむ。
上記の半導体装置において、前記コンパレータが出力するパルス信号に基づき割り込み信号を生成する割り込み信号生成手段を更に備えるようにしてもよい。
【００２７】
これによれば、半導体装置の外部に設けられた蓄電手段の放電は基準クロック信号と無関係に行われるため、蓄電手段の放電時に基準クロック信号の発振動作が停止してもコンパレータの出力が反転する。このため、基準クロック信号の発振動作が停止してもコンパレータの出力により割り込み信号を生成することができる。
【発明を実施するための最良の形態】
【００２８】
≪第１の実施の形態≫
以下、本発明の第１の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図１を参照しつつ説明する。図１は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【００２９】
パルス生成回路１は、コンパレータ１００と、抵抗１１０、１１５と、インバータ回路１２０、ＰチャネルＭＯＳトランジスタ（以下、Ｐｃｈ−ＭＯＳトランジスタという。）１３０と、ＮチャネルＭＯＳトランジスタ（以下、Ｎｃｈ−ＭＯＳトランジスタという。）１４０と、スイッチ１５０、１６０と、コンデンサ１７０、１８０とを備える。
抵抗１１０の一端は電位Ｖｒｅｆを生成する直流電源に接続され、他端はコンパレータ１００の非反転入力端子及び抵抗１１５の一端に接続されている。抵抗１１５の一端は抵抗１１０の他端及びコンパレータ１００の非反転入力端子に接続され、他端はコンパレータ１００の出力端子に接続されている。コンパレータ１００の反転入力端子は、コンデンサ１８０の一方の極板に接続されている。
【００３０】
コンパレータ１００と抵抗１１０、１１５とはヒステリシスコンパレータを構成する。抵抗１１０と抵抗１１５とは、電位Ｖｒｅｆとコンパレータ１００の出力端子の電位とに基づき非反転入力端子に入力する電位を生成する電位生成手段を構成する。
ここで、抵抗１１０の抵抗値をｒ１、抵抗１１５の抵抗値をｒ２とすると、コンパレータ１００の出力がハイレベル（ＶＤＤ）のとき、コンパレータ１００の非反転入力端子に入力される電位ＴｈＨは、Ｖｒｅｆ＋（ＶＤＤ−Ｖｒｅｆ）×｛ｒ１／（ｒ１＋ｒ２）｝である。また、コンパレータ１００の出力がローレベル（ＶＳＳ：本実施の形態及び後述す実施の形態では０Ｖ）のとき、コンパレータ１００の非反転入力端子に入力される電位ＴｈＬは、Ｖｒｅｆ＋（ＶＳＳ−Ｖｒｅｆ）×｛ｒ１／（ｒ１＋ｒ２）｝である。
【００３１】
コンパレータ１００の出力がハイレベル（ＶＤＤ）のとき、反転入力端子の入力電位が上昇して電位ＴｈＨを超えると、コンパレータ１００の出力はハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に反転する。一方、コンパレータ１００の出力がローレベル（ＶＳＳ）のとき、反転入力端子の入力電位が降下して電位ＴｈＬを下まわると、コンパレータ１００の出力はローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に反転する。
【００３２】
コンパレータの出力が反転する電位ＴｈＨと電位ＴｈＬとが変わると、コンパレータ１００の反転入力端子に入力される電位がコンパレータ１００の出力が反転してから次にコンパレータ１００の出力が反転する電位ＴｈＨ、電位ＴｈＬに達するまでに要する時間が変わる。従って、抵抗１１０の抵抗値及び抵抗１１５の抵抗値を変更することによりパルス信号の周期の長さを変えることができる。
【００３３】
インバータ回路１２０の入力部がコンパレータ１００の出力端子に接続されており、入力部に入力される入力信号を反転した反転信号を出力部から出力する。
Ｐｃｈ−ＭＯＳトランジスタ１３０は、ゲート電極がインバータ回路１２０の出力部に接続され、ソース電極が電源電圧ＶＤＤの直流電源に接続され、基板が自身のソース電極に接続されている。Ｐｃｈ−ＭＯＳトランジスタ１３０は、ゲート電極にローレベルの信号が入力されているときオン状態（導通状態）にあり、ゲート電極にハイレベルの信号が入力されているときオフ状態にある。
【００３４】
Ｎｃｈ−ＭＯＳトランジスタ１４０は、ゲート電極がインバータ回路１２０の出力部に接続され、ドレイン電極がＰｃｈ−ＭＯＳトランジスタ１３０のドレイン電極に接続され、ソース電極がグランド板に接続され、基板が自身のソース電極に接続されている。Ｎｃｈ−ＭＯＳトランジスタ１４０は、ゲート電極にハイレベルの信号が入力されているときオン状態にあり、ゲート電極にローレベルの信号が入力されているときオフ状態にある。
【００３５】
スイッチ１５０とスイッチ１６０とは、Ｐｃｈ−ＭＯＳトランジスタ１３０のドレイン電極とＮｃｈ−ＭＯＳトランジスタ１４０のドレイン電極とを接続する配線とコンデンサ１８０の一方の極板との間に直列に接続されている。
詳しくは、スイッチ１５０の第１入出力部がＰｃｈ−ＭＯＳトランジスタ１３０のドレイン電極とＮｃｈ−ＭＯＳトランジスタ１４０のドレイン電極とを接続する配線に接続されている。スイッチ１５０の第２入出力部とスイッチ１６０の第１入出力部とが接続されている。スイッチ１６０の第２入出力部がコンデンサ１８０の一方の極板に接続されている。
【００３６】
スイッチ１５０は、Ｐｃｈ−ＭＯＳトランジスタ１５１、Ｎｃｈ−ＭＯＳトランジスタ１５２及びインバータ回路１５３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。
Ｐｃｈ−ＭＯＳトランジスタ１５１のソース／ドレイン電極とＮｃｈ−ＭＯＳトランジスタ１５２のソース／ドレイン電極とが接続され、その接続点がスイッチ１５０の第１入出力部である。また、Ｐｃｈ−ＭＯＳトランジスタ１５１のソース／ドレイン電極とＮｃｈ−ＭＯＳトランジスタ１５２のソース／ドレイン電極とが接続され、その接続点がスイッチ１５０の第２入出力部である。
【００３７】
Ｎｃｈ−ＭＯＳトランジスタ１５２のゲート電極はインバータ回路１５３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ１５１の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ１５２の基板はグランド板に接続される。
本実施の形態では、Ｐｃｈ−ＭＯＳトランジスタ１５１のゲート電極及びインバータ回路１５３の入力部の夫々には不図示の発振回路により発振された原発振クロック（基準パルス信号）が入力される。スイッチ１５０は、原発振クロックがローレベル（本実施の形態及び後述す実施の形態では０Ｖ）のときオン状態にあり、原発振クロックがハイレベル（ＶＤＤ）のときオフ状態にある。
【００３８】
スイッチ１６０は、Ｐｃｈ−ＭＯＳトランジスタ１６１、Ｎｃｈ−ＭＯＳトランジスタ１６２及びインバータ回路１６３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。
Ｐｃｈ−ＭＯＳトランジスタ１６１のソース／ドレイン電極とＮｃｈ−ＭＯＳトランジスタ１６２のソース／ドレイン電極とが接続され、その接続点がスイッチ１６０の第１入出力部である。また、Ｐｃｈ−ＭＯＳトランジスタ１６１のソース／ドレイン電極とＮｃｈ−ＭＯＳトランジスタ１６２のソース／ドレイン電極とが接続され、その接続点がスイッチ１６０の第２入出力部である。
【００３９】
Ｐｃｈ−ＭＯＳトランジスタ１６１のゲート電極はインバータ回路１６３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ１６１の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ１６２の基板はグランド板に接続される。
本実施の形態では、Ｎｃｈ−ＭＯＳトランジスタ１６２のゲート電極及びインバータ回路１６３の入力部の夫々には原発振クロックが入力される。スイッチ１６０は、原発振クロックがローレベルのときオフ状態にあり、原発振クロックがハイレベルのときオン状態にある。つまり、スイッチ１６０はスイッチ１５０がオン状態のときオフ状態にあり、スイッチ１５０がオフ状態のときオン状態にある。
【００４０】
コンデンサ１７０は、一方の極板がスイッチ１５０とスイッチ１６０とを接続する配線に接続され、他方の極板がグランド板に接続されている。
コンデンサ１８０は、一方の極板がスイッチ１６０の第２入出力部及びコンパレータ１００の反転入力端子に接続され、他方の極板がグランド板に接続されている。
コンデンサ１７０の容量値とコンデンサ１８０の容量値とが変わると、コンデンサ１８０の一方の電極の電位の変化する割合が変わる。従って、コンデンサ１７０の容量値とコンデンサ１８０の容量値とを変更すると、コンパレータ１００の反転入力端子に入力される電位がコンパレータ１００の出力が反転してから次にコンパレータ１００の出力が反転する電位ＴｈＨ、電位ＴｈＬに達するまでに要する時間が変わる。つまり、コンデンサ１７０の容量値とコンデンサ１８０の容量値とを変更することにより、コンパレータ１００が出力するパルス信号の周期の長さを変えることができる。例えば、コンデンサ１７０の容量値を固定とした場合コンデンサ１８０の容量値が大きいほどコンパレータ１００が出力するパルス信号の周期が長くなる。また、コンデンサ１８０の容量値を固定とした場合コンデンサ１７０の容量値が小さいほどコンパレータ１００が出力するパルス信号の周期が長くなる。
＜コンデンサ１８０の充電動作の概要＞
パルス生成回路１におけるコンデンサ１８０の充電動作について説明する。
【００４１】
Ｐｃｈ−ＭＯＳトランジスタ１３０がオン状態のときに、原発振クロックがローレベルになると、スイッチ１５０がオン状態に、スイッチ１６０がオフ状態になり、コンデンサ１７０が電源電圧ＶＤＤの直流電源によりＰｃｈ−ＭＯＳトランジスタ１３０及びスイッチ１５０を介して充電される。
次に、原発振クロックがハイレベルになると、スイッチ１５０がオフ状態に、スイッチ１６０がオン状態になり、コンデンサ１７０に蓄えられた電荷がスイッチ１６０を介してコンデンサ１８０に転送され、コンデンサ１８０が充電される。
【００４２】
原発振クロックのローレベル時の直流電源によるコンデンサ１７０の充電動作と、原発振クロックのハイレベル時のコンデンサ１７０に蓄えられた電荷のコンデンサ１８０への転送によるコンデンサ１８０の充電動作とが繰り返し行われ、コンデンサ１８０の電位が上昇していく。
＜コンデンサ１８０の放電動作の概要＞
パルス生成回路１におけるコンデンサ１８０の放電動作について説明する。
【００４３】
Ｎｃｈ−ＭＯＳトランジスタ１４０がオン状態のときに、原発振クロックがローレベルになると、スイッチ１５０がオン状態に、スイッチ１６０がオフ状態になり、コンデンサ１７０に蓄えられた電荷がスイッチ１５０及びＮｃｈ−ＭＯＳトランジスタ１４０を介してグランド板に放電される。
次に、原発振クロックがハイレベルになると、スイッチ１５０がオフ状態に、スイッチ１６０がオン状態になり、コンデンサ１８０に蓄えられた電荷がスイッチ１６０を介してコンデンサ１７０に転送され、コンデンサ１８０の電荷が放電される。
【００４４】
原発振クロックのローレベル時のコンデンサ１７０に蓄えられた電荷のグランド板への放電動作と、原発振クロックのハイレベル時のコンデンサ１８０に蓄えられた電荷のコンデンサ１７０への転送によるコンデンサ１８０の放電動作とが繰り返し行われ、コンデンサ１８０の電位が降下していく。
＜コンパレータ１００の反転動作の概要＞
パルス生成回路１におけるコンパレータ１００の出力の反転動作について説明する。
（ハイレベルからローレベルへの反転）
コンパレータ１００の出力がハイレベルのとき、コンパレータ１００の出力がインバータ回路１２０により反転させられて、Ｐｃｈ−ＭＯＳトランジスタ１３０のゲート電極にローレベルの信号が入力される。Ｐｃｈ−ＭＯＳトランジスタ１３０のゲート電極にローレベルの信号が入力されているとき、Ｐｃｈ−ＭＯＳトランジスタ１３０はオン状態にある。
【００４５】
パルス生成回路１では上述したコンデンサ１８０の充電動作が行われて、コンパレータ１００の反転入力端子に入力される電位が上昇していく。このコンパレータ１００の反転入力端子に入力される電位が上昇していく過程で、反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えると、コンパレータ１００の出力がハイレベルからローレベルに反転する。
（ローレベルからハイレベルへの反転）
コンパレータ１００の出力がローレベルのとき、コンパレータ１００の出力がインバータ回路１２０により反転させられて、Ｎｃｈ−ＭＯＳトランジスタ１４０のゲート電極にハイレベルの信号が入力される。Ｎｃｈ−ＭＯＳトランジスタ１４０のゲート電極にハイレベルの信号が入力されているとき、Ｎｃｈ−ＭＯＳトランジスタ１４０はオン状態にある。
【００４６】
パルス生成回路１では上述したコンデンサ１８０の放電動作が行われて、コンパレータ１００の反転入力端子に入力される電位が降下していく。このコンパレータ１００の反転入力端子に入力される電位が降下していく過程で、反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下まわると、コンパレータ１００の出力がローレベルからハイレベルに反転する。
＜回路動作＞
以下、図１を参照しつつ回路構成を説明したパルス生成回路の回路動作について図２を参照しつつ説明する。図２は図１のパルス生成回路の回路動作を示すタイミングチャートである。
【００４７】
抵抗１００の一端に入力される信号Ｅの値が電位Ｖｒｅｆにある。コンデンサ１７０、１８０は夫々放電状態にある。また、コンパレータ１００の出力の信号Ｚがハイレベルにあり、インバータ回路１２０の出力の信号ＺＺはローレベルにある。Ｐｃｈ−ＭＯＳトランジスタ１３０はオン状態にあり、Ｎｃｈ−ＭＯＳトランジスタ１４０はオフ状態にある。
【００４８】
時間ｔ１０１において、入力信号Ａ（原発振クロック）がローレベルになると、スイッチ１５０はオン状態になり、スイッチ１６０はオフ状態になる。このとき、Ｐｃｈ−ＭＯＳトランジスタ１３０がオン状態にあることから、コンデンサ１７０は電源電圧ＶＤＤの直流電源によりＰｃｈ−ＭＯＳトランジスタ１３０及びスイッチ１５０を介して充電され、信号Ｂの値が上昇する。スイッチ１６０はオフ状態にあることから、信号Ｃの値は変化しない。
【００４９】
コンパレータ１００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えないので、コンパレータ１００の出力の信号Ｚはハイレベルを保持する。インバータ回路１２０の出力の信号ＺＺはローレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ１３０はオン状態を保持し、Ｎｃｈ−ＭＯＳトランジスタ１４０はオフ状態を保持する。
【００５０】
時間ｔ１０２において、入力信号Ａがハイレベルになると、スイッチ１５０はオフ状態になり、スイッチ１６０はオン状態になる。このとき、コンデンサ１７０に蓄えられた電荷がスイッチ１６０を介してコンデンサ１８０に転送され、コンデンサ１８０が充電される。これにより、信号Ｂの値が降下し、信号Ｃの値が上昇する。
コンパレータ１００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えないので、コンパレータ１００の出力の信号Ｚはハイレベルを保持する。インバータ回路１２０の出力の信号ＺＺはローレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ１３０はオン状態を保持し、Ｎｃｈ−ＭＯＳトランジスタ１４０はオフ状態を保持する。
【００５１】
以降、上記の動作が繰り返し行われ、コンデンサ１８０が充電されていき、信号Ｃの値が上昇していく。
時間ｔ１０３において、入力信号Ａがハイレベルになると、スイッチ１５０はオフ状態になり、スイッチ１６０はオン状態になる。このとき、コンデンサ１７０に蓄えられた電荷がスイッチ１６０を介してコンデンサ１８０に転送され、コンデンサ１８０が充電される。これにより、信号Ｂの値が降下し、信号Ｃの値が上昇する。
【００５２】
信号Ｃの値が上昇していく過程で、コンパレータ１００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超え、コンパレータ１００の出力の信号Ｚがハイレベルからローレベルに反転し、インバータ回路１２０の出力の信号ＺＺはローレベルからハイレベルに反転する。Ｐｃｈ−ＭＯＳトランジスタ１３０はオフ状態になり、Ｎｃｈ−ＭＯＳトランジスタ１４０はオン状態になる。
【００５３】
時間ｔ１０４において、入力信号Ａがローレベルになると、スイッチ１５０はオン状態になり、スイッチ１６０はオフ状態になる。このとき、Ｎｃｈ−ＭＯＳトランジスタ１４０がオン状態にあることから、コンデンサ１７０に蓄えられた電荷がスイッチ１５０及びＮｃｈ−ＭＯＳトランジスタ１４０を介してグランド板に放電し、信号Ｂの値が降下する。スイッチ１６０はオフ状態にあることから、信号Ｃの値は変化しない。
【００５４】
コンパレータ１００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下まわらないので、コンパレータ１００の出力の信号Ｚはローレベルを保持する。インバータ回路１２０の出力の信号ＺＺはハイレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ１３０はオフ状態を保持し、Ｎｃｈ−ＭＯＳトランジスタ１４０はオン状態を保持する。
【００５５】
時間ｔ１０５において、入力信号Ａがハイレベルになると、スイッチ１５０はオフ状態になり、スイッチ１６０はオン状態になる。このとき、コンデンサ１８０に蓄えられた電荷がスイッチ１６０を介してコンデンサ１７０へ転送される。これにより、信号Ｃの値が降下し、信号Ｂの値が上昇する。
コンパレータ１００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下まわらないので、コンパレータ１００の出力の信号Ｚはローレベルを保持する。インバータ回路１２０の出力の信号ＺＺはハイレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ１３０はオフ状態を保持し、Ｎｃｈ−ＭＯＳトランジスタ１４０はオン状態を保持する。
【００５６】
以降、上記の動作が繰り返し行われ、コンデンサ１８０に蓄えられた電荷が放電されていき、信号Ｃの値が降下していく。
時間ｔ１０６において、入力信号Ａがハイレベルになると、スイッチ１５０はオフ状態になり、スイッチ１６０はオン状態になる。このとき、コンデンサ１８０に蓄えられた電荷がスイッチ１６０を介してコンデンサ１７０へ転送される。これにより、信号Ｃの値が降下し、信号Ｂの値が上昇する。
【００５７】
信号Ｃの値が降下していく過程で、コンパレータ１００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下まわり、コンパレータ１００の出力の信号Ｚがローレベルからハイレベルへ反転し、インバータ回路１２０の出力の信号ＺＺはハイレベルからローレベルへ反転する。Ｐｃｈ−ＭＯＳトランジスタ１３０はオン状態になり、Ｎｃｈ−ＭＯＳトランジスタ１４０はオフ状態となる。
【００５８】
以降、上述した動作が繰り返し行われ、コンパレータ１００の出力部から原発振クロックの周期より周期が長いパルス信号が出力される。
＜効果＞
本実施の形態のパルス生成回路１は、原発振クロックの周期より長い周期のパルス信号を生成することができる。例えば、パルス生成回路１が生成するパルス信号のパルス数をカウントするカウンタ回路は、原発振クロックのクロック数をカウントするカウンタ回路と比較して、最大計時時間が同じ場合、カウンタ回路を構成するカウンタビットの段数を削減することができる。パルス生成回路１が生成するパルス信号の周期が長くなると、削減できるカウンタビットの段数が増加し、カウンタ回路を含む半導体装置の回路規模を小さくすることができる。この結果、半導体装置の低コスト化につながるとともに、市場での不良率の低下につながる。
≪第２の実施の形態≫
以下、本発明の第２の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は第１の実施の形態のパルス生成回路とはコンパレータの反転入力端子に接続されたコンデンサを放電する放電パスが異なるものである。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図３を参照しつつ説明する。図３は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【００５９】
パルス生成回路１ａは、コンパレータ２００と、抵抗２１０、２１５と、インバータ回路２２０と、Ｐｃｈ−ＭＯＳトランジスタ２３０と、スイッチ２４０、２５０と、コンデンサ２６０、２７０と、スイッチ２８０と、抵抗２８６とを備える。
抵抗２１０の一端は電位Ｖｒｅｆを生成する直流電源に接続され、他端はコンパレータ２００の非反転入力端子及び抵抗２１５の一端に接続されている。抵抗２１５の一端は抵抗２１０の他端及びコンパレータ２００の非反転入力端子に接続され、他端はコンパレータ２００の出力端子に接続されている。コンパレータ２００の反転入力端子は、コンデンサ２７０の一方の極板に接続されている。
【００６０】
コンパレータ２００と抵抗２１０、２１５とはヒステリシスコンパレータを構成する。抵抗２１０と抵抗２１５とは、電位Ｖｒｅｆとコンパレータ２００の出力端子の電位とに基づき非反転入力端子に入力する電位を生成する電位生成手段を構成する。ヒステリシスコンパレータの動作は、第１の実施の形態で説明したコンパレータ１００と抵抗１１０、１１５とから構成されたヒステリシスコンパレータの動作と同じあり、第１の実施の形態の説明が適用できるため、その説明を省略する。
【００６１】
インバータ回路２２０の入力部がコンパレータ２００の出力端子に接続されており、入力部に入力される入力信号を反転した反転信号を出力部から出力する。
Ｐｃｈ−ＭＯＳトランジスタ２３０は、ゲート電極がインバータ回路２２０の出力部に接続され、ソース電極が電源電圧ＶＤＤの直流電源に接続され、基板が自身のソース電極に接続されている。Ｐｃｈ−ＭＯＳトランジスタ２３０は、ゲート電極にローレベルの信号が入力されているときオン状態にあり、ゲート電極にハイレベルの信号が入力されているときオフ状態にある。
【００６２】
スイッチ２４０とスイッチ２５０とは、Ｐｃｈ−ＭＯＳトランジスタ２３０のドレイン電極とコンデンサ２７０の一方の極板との間に直列に接続されている。
詳しくは、スイッチ２４０の入力部がＰｃｈ−ＭＯＳトランジスタ２３０のドレイン電極に接続されている。スイッチ２４０の出力部とスイッチ２５０の入力部とが接続されている。スイッチ２５０の出力部がコンデンサ２７０の一方の極板に接続されている。
【００６３】
スイッチ２４０は、Ｐｃｈ−ＭＯＳトランジスタ２４１、Ｎｃｈ−ＭＯＳトランジスタ２４２及びインバータ回路２４３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。
Ｐｃｈ−ＭＯＳトランジスタ２４１のソース電極とＮｃｈ−ＭＯＳトランジスタ２４２のドレイン電極とが接続され、その接続点がスイッチ２４０の入力部である。また、Ｐｃｈ−ＭＯＳトランジスタ２４１のドレイン電極とＮｃｈ−ＭＯＳトランジスタ２４２のソース電極とが接続され、その接続点がスイッチ２４０の出力部である。
【００６４】
Ｎｃｈ−ＭＯＳトランジスタ２４２のゲート電極はインバータ回路２４３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ２４１の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ２４２の基板はグランド板に接続される。
本実施の形態では、Ｐｃｈ−ＭＯＳトランジスタ２４１のゲート電極及びインバータ回路２４３の入力部の夫々には不図示の発振回路により発振された原発振クロックが入力される。スイッチ２４０は、原発振クロックがローレベルのときオン状態にあり、原発振クロックがハイレベルのときオフ状態にある。
【００６５】
スイッチ２５０は、Ｐｃｈ−ＭＯＳトランジスタ２５１、Ｎｃｈ−ＭＯＳトランジスタ２５２及びインバータ回路２５３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。
Ｐｃｈ−ＭＯＳトランジスタ２５１のソース電極とＮｃｈ−ＭＯＳトランジスタ２５２のドレイン電極とが接続され、その接続点がスイッチ２５０の入力部である。また、Ｐｃｈ−ＭＯＳトランジスタ２５１のドレイン電極とＮｃｈ−ＭＯＳトランジスタ２５２のソース電極とが接続され、その接続点がスイッチ２５０の出力部である。
【００６６】
Ｐｃｈ−ＭＯＳトランジスタ２５１のゲート電極はインバータ回路２５３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ２５１の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ２５２の基板はグランド板に接続される。
本実施の形態では、Ｎｃｈ−ＭＯＳトランジスタ２５２のゲート電極及びインバータ回路２５３の入力部の夫々には原発振クロックが入力される。スイッチ２５０は、原発振クロックがローレベルのときオフ状態にあり、原発振クロックがハイレベルのときオン状態にある。つまり、スイッチ２５０はスイッチ２４０がオン状態のときオフ状態にあり、スイッチ２４０がオフ状態のときオン状態にある。
【００６７】
コンデンサ２６０は、一方の極板がスイッチ２４０とスイッチ２５０とを接続する配線に接続され、他方の極板がグランド板に接続されている。
コンデンサ２７０は、一方の極板がスイッチ２５０の出力部、コンパレータ２００の反転入力端子及びスイッチ２８０の入力部に接続され、他方の極板がグランド板に接続されている。
【００６８】
コンデンサ２６０の容量値とコンデンサ２７０の容量値とが変わると、コンデンサ２７０の一方の電極の電位の変化する割合が変わる。従って、コンデンサ２６０の容量値とコンデンサ２７０の容量値とを変更すると、コンパレータ２００の反転入力端子に入力される電位がコンパレータ２００の出力がハイレベルに反転してから次にコンパレータ１００の出力がローレベルに反転する電位ＴｈＨに達するまでに要する時間が変わる。つまり、コンデンサ２６０の容量値とコンデンサ２７０の容量値とを変更することにより、コンパレータ２００が出力するパルス信号のハイレベルの期間の長さを変えることができる。例えば、コンデンサ２６０の容量値を固定とした場合コンデンサ２７０の容量値が大きいほどコンパレータ２００が出力するパルス信号のハイレベルの期間が長くなる。また、コンデンサ２７０の容量値を固定とした場合コンデンサ２６０の容量値が小さいほどコンパレータ２００が出力するパルス信号のハイレベルの期間が長くなる。
【００６９】
スイッチ２８０は、Ｐｃｈ−ＭＯＳトランジスタ２８１、Ｎｃｈ−ＭＯＳトランジスタ２８２及びインバータ回路２８３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ２８０の入力部がコンデンサ２７０の一方の極板に接続されている。
Ｎｃｈ−ＭＯＳトランジスタ２８２のゲート電極及びインバータ回路２８３の入力部は夫々インバータ回路２２０の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ２８１のゲート電極はインバータ回路２８３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ２８１の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ２８２の基板はグランド板に接続される。
【００７０】
Ｐｃｈ−ＭＯＳトランジスタ２８１のソース電極とＮｃｈ−ＭＯＳトランジスタ２８２のドレイン電極とが接続され、その接続点がスイッチ２８０の入力部である。また、Ｐｃｈ−ＭＯＳトランジスタ２８１のドレイン電極とＮｃｈ−ＭＯＳトランジスタ２８２のソース電極とが接続され、その接続点がスイッチ２８０の出力部である。
スイッチ２８０は、インバータ回路２２０の出力がローレベルのとき（コンパレータ２００の出力がハイレベルのとき）オフ状態にあり、インバータ回路２２０の出力がハイレベルのとき（コンパレータ２００の出力がローレベルのとき）オン状態にある。
【００７１】
抵抗２８６は、一端がスイッチ２８０の出力部に接続され、他端がグランド板に接続されている。
コンデンサ２７０の容量値と抵抗２８６の抵抗値とにより、コンデンサ２７０の単位時間当たりの放電量を変えることができる。このため、コンデンサ２７０の一方の極板に接続されたコンパレータ２００の反転入力端子に入力される電位がコンパレータ２００の出力がローレベルに反転してから次にコンパレータの出力がハイレベルに反転する電位ＴｈＬに達するまでに要する時間を変えることができる。つまり、コンパレータ２００が出力するパルス信号のローレベルの期間の長さを変えることができる。例えば、コンデンサ２７０の容量値を固定とした場合抵抗２８６の抵抗値が大きいほどコンパレータ２００が出力する信号のローレベルの期間が長くなる。また、抵抗２８６の抵抗値を固定とした場合コンデンサ２７０の容量値が大きいほどコンパレータ２００が出力するローレベルの期間が長くなる。
＜コンデンサ２７０の放電動作の概要＞
パルス生成回路１ａにおけるコンデンサ２７０の放電動作について説明する。
【００７２】
スイッチ２８０がオン状態のとき、コンデンサ２７０がスイッチ２８０及び抵抗２８６を介してグランド板に電気的に接続され、コンデンサ２７０に蓄えられた電荷をグランド板に放電する放電パスが形成される。
コンデンサ２７０に蓄えられた電荷がスイッチ２８０及び抵抗２８６を介してグランド板に放電され、コンデンサ２７０の電位が降下していく。
【００７３】
なお、コンデンサ２７０の充電動作は、第１の実施の形態のコンデンサ１８０の充電動作と同じであり、第１の実施の形態の説明が適用できるため、その説明を省略する。
＜コンパレータ２００の反転動作の概要＞
パルス生成回路１ａにおけるコンパレータ２００の出力の反転動作について説明する。
（ローレベルからハイレベルへの反転）
コンパレータ２００の出力がローレベルのとき、コンパレータ２００の出力がインバータ回路２２０により反転させられて、スイッチ２８０のＮｃｈ−ＭＯＳトランジスタ２８２のゲート電極及びインバータ回路２８３の入力部の夫々にハイレベルの信号が入力される。これによって、スイッチ２８０はオン状態にある。
【００７４】
パルス生成回路１ａでは上述したコンデンサ２７０の放電動作が行われて、コンパレータ２００の反転入力端子に入力される電位が降下していく。このコンパレータ２００の反転入力端子に入力される電位が降下していく過程で、反転入力端子に入力される入力電位が非反転入力端子に入力されている電位ＴｈＬを下まわると、コンパレータ２００の出力はローレベルからハイレベルに反転する。
【００７５】
なお、コンパレータ２００の出力のハイレベルからローレベルへの反転動作は、第１の実施の形態のコンパレータ１００のハイレベルからローレベルへの反転動作と同じであり、第１の実施の形態の説明が適用できるため、その説明を省略する。
＜回路動作＞
以下、図３を参照しつつ回路構成を説明したパルス生成回路の回路動作について図４を参照しつつ説明する。図４は図３のパルス生成回路の回路動作を示すタイミングチャートである。
【００７６】
抵抗２１０の一端に入力される信号Ｅの値が電位Ｖｒｅｆにある。コンデンサ２６０、２７０は夫々放電状態にある。また、コンパレータ２００の出力の信号Ｚ２がハイレベルにあり、インバータ回路２２０の出力の信号ＺＺ２はローレベルにある。Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態にあり、スイッチ２８０はオフ状態にある。
時間ｔ２０１において、入力信号Ａ（原発振クロック）がローレベルになると、スイッチ２４０はオン状態になり、スイッチ２５０はオフ状態になる。このとき、Ｐｃｈ−ＭＯＳトランジスタ２３０がオン状態にあることから、コンデンサ２６０は電源電圧ＶＤＤの直流電源によりＰｃｈ−ＭＯＳトランジスタ２３０及びスイッチ２４０を介して充電され、信号Ｂ２の値が上昇する。スイッチ２５０及びスイッチ２８０は夫々オフ状態にあることから、信号Ｃ２の値は変化しない。
【００７７】
コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えないので、コンパレータ２００の出力の信号Ｚ２はハイレベルを保持する。インバータ回路２２０の出力の信号ＺＺ２はローレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態を保持し、スイッチ２８０はオフ状態を保持する。
時間ｔ２０２において、入力信号Ａがハイレベルになると、スイッチ２４０はオフ状態になり、スイッチ２５０はオン状態になる。また、スイッチ２８０はオフ状態になっている。このとき、コンデンサ２６０に蓄えられた電荷がスイッチ２５０を介してコンデンサ２７０に転送され、コンデンサ２７０が充電される。これにより、信号Ｂ２の値が降下し、信号Ｃ２の値が上昇する。
【００７８】
コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えないので、コンパレータ２００の出力の信号Ｚ２はハイレベルを保持する。インバータ回路２２０の出力の信号ＺＺ２はローレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態を保持し、スイッチ２８０はオフ状態を保持する。
以降、上記の動作が繰り返し行われ、コンデンサ２７０が充電されていき、信号Ｃ２の値が上昇していく。
【００７９】
時間ｔ２０３において、入力信号Ａがハイレベルになると、スイッチ２４０はオフ状態になり、スイッチ２５０はオン状態になる。また、スイッチ２８０はオフ状態になっている。このとき、コンデンサ２６０に蓄えられた電荷がスイッチ２５０を介してコンデンサ２７０に転送され、コンデンサ２７０が充電される。これにより、信号Ｂ２の値が降下し、信号Ｃ２の値が上昇する。
【００８０】
信号Ｃ２の値が上昇していく過程の時刻ｔ２０４において、コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超え、コンパレータ２００の出力の信号Ｚ２がハイレベルからローレベルへ反転し、インバータ回路２２０の出力の信号ＺＺ２はローレベルからハイレベルへ反転する。Ｐｃｈ−ＭＯＳトランジスタ２３０はオフ状態になり、スイッチ２８０はオン状態になる。
【００８１】
コンデンサ２７０に蓄えられていた電荷がスイッチ２８０及び抵抗２８６を介してグランド板に放電され、信号Ｃ２の値が降下する。
信号Ｃ２の値が降下していく過程の時刻ｔ２０５において、コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下まわり、コンパレータ２００の出力の信号Ｚ２がローレベルからハイレベルへ反転し、インバータ回路２２０の出力の信号ＺＺ２はハイレベルからローレベルへ反転する。Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態になり、スイッチ２８０はオフ状態になる。
【００８２】
以降、上述した動作が繰り返し行われ、コンパレータ２００の出力部から原発振クロックの周期より周期が長いパルス信号が出力される。
＜効果＞
本実施の形態のパルス生成回路１ａは、第１の実施の形態のパルス生成回路の効果に加え、コンデンサ２７０の容量値と抵抗２８６の抵抗値とを適宜選択することにより、任意のデューティ比のパルス信号を生成することが可能になる。
≪第３の実施の形態≫
以下、本発明の第３の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は第２の実施の形態のパルス生成回路に原発振クロックを発振する発振回路の動作を停止させる回路部を付加したものである。
ある。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図５を参照しつつ説明する。図５は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【００８３】
パルス発生回路１ｂは、第２の実施の形態で示した接続関係にあるコンパレータ２００と、抵抗２１０、２１５と、インバータ回路２２０と、Ｐｃｈ−ＭＯＳトランジスタ２３０と、スイッチ２４０、２５０と、コンデンサ２６０、２７０と、スイッチ２８０と、抵抗２８６とを備え、更に、ＮＯＲ回路３００と、ピン３１０、３２０とを備える。
スイッチ２４０は、Ｐｃｈ−ＭＯＳトランジスタ２４１、Ｎｃｈ−ＭＯＳトランジスタ２４２及びインバータ回路２４３を備え、スイッチ２５０は、Ｐｃｈ−ＭＯＳトランジスタ２５１、Ｎｃｈ−ＭＯＳトランジスタ２５２及びインバータ回路２５３を備える。
【００８４】
本実施の形態においては、スイッチ２４０のＰｃｈ−ＭＯＳトランジスタ２４１のゲート電極及びインバータ回路２４３の入力部並びにスイッチ２５０のＮｃｈ−ＭＯＳトランジスタ２５２のゲート電極及びインバータ回路２５３の入力部の夫々に入力される信号は、ＮＯＲ回路３００の出力である。
ＮＯＲ回路３００の第１入力部がインバータ回路２２０の出力部に接続され、ＮＯＲ回路３００の第２入力部がピン３２０に接続されている。また、ＮＯＲ回路３００の出力部はスイッチ２４０のＰｃｈ−ＭＯＳトランジスタ２４１のゲート電極及びインバータ回路２４３の入力部並びにスイッチ２５０のＮｃｈ−ＭＯＳトランジスタ２５２のゲート電極及びインバータ回路２５３の入力部の夫々に接続されている。さらに、ＮＯＲ回路３００の出力部はピン３１０に接続されている。
【００８５】
ＮＯＲ回路３００は、第１入力部及び第２入力部の双方にローレベルの信号が入力されたときにハイレベルの信号Ａ’を出力し、それ以外の場合にローレベルの信号Ａ’を出力する。
発振回路は、発振子４００、抵抗４１０及びコンデンサ４２０、４３０を備える回路ブロックとＮＯＲ回路３００とにより構成される。発振子４００は、一方の電極がピン３１０に接続され、他方の電極がピン３２０に接続されている。抵抗４１０は、一端が発振子４００の一方の電極に接続され、他端が発振子４００の他方の電極に接続されている。抵抗４１０はＮＯＲ回路３００とともに帰還増幅回路を構成する。
【００８６】
コンデンサ４２０は、一方の極板が発振子４００の一方の電極に接続され、他方の極板がグランド板に接続されている。コンデンサ４３０は、一方の極板が発振子４００の他方の電極に接続され、他方の極板がグランド板に接続されている。コンデンサ４２０及びコンデンサ４３０は発振子４００の動作条件における周波数偏差の合わせ込みなどを行うための負荷容量である。
＜発振回路の動作＞
インバータ回路２２０の出力がローレベルの場合の発振回路の動作を説明する。
【００８７】
ＮＯＲ回路３００の第１入力部にはローレベルの信号が入力される。第１入力部にローレベルの信号が入力されているＮＯＲ回路３００は、第２入力部に入力される信号のレベルを反転した信号を出力部から出力することになるため、発振回路は原発振クロックを発振する。
インバータ回路２２０の出力がハイレベルの場合の発振回路の動作を説明する。
【００８８】
ＮＯＲ回路３００の第１入力部にはハイレベルの信号が入力される。第１入力部にハイレベルの信号が入力されているＮＯＲ回路３００の出力はローレベルに固定され、発振回路は原発振クロックの発振を停止する。
＜回路動作＞
以下、図５を参照しつつ回路構成を説明したパルス生成回路の回路動作について図６を参照しつつ説明する。図６は図５のパルス生成回路の回路動作を示すタイミングチャートである。ただし、本実施の形態のコンデンサ２７０の容量値と抵抗２８６の抵抗値とにより決まる時定数の値が第２の実施の形態のコンデンサ２７０の容量値と抵抗２８６の抵抗値とにより決まる時定数の値より大きいとする。
【００８９】
抵抗２１０の一端に入力される信号Ｅの値が電位Ｖｒｅｆにある。コンデンサ２６０、２７０は夫々放電状態にある。また、コンパレータ２００の出力の信号Ｚ３がハイレベルにあり、インバータ回路２２０の出力の信号ＺＺ３はローレベルにある。Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態にあり、スイッチ２８０はオフ状態にある。インバータ回路２２０の出力の信号ＺＺ３がローレベルであることから、発振回路は発振動作を行い、ＮＯＲ回路３００の出力である入力信号Ａ’はローレベル及びハイレベルを交互に繰り返す。
【００９０】
時間ｔ３０１において、ＮＯＲ回路３００の出力の入力信号Ａ’がローレベルになると、スイッチ２４０はオン状態になり、スイッチ２５０はオフ状態になる。このとき、Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態にあることから、コンデンサ２６０は電源電圧ＶＤＤの直流電源によりＰｃｈ−ＭＯＳトランジスタ２３０及びスイッチ２４０を介して充電され、信号Ｂ３の値が上昇する。スイッチ２５０及びスイッチ２８０は夫々オフ状態にあることから、信号Ｃ３の値は変化しない。
【００９１】
コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えないので、コンパレータ２００の出力の信号Ｚ３はハイレベルを保持する。インバータ回路２２０の出力の信号ＺＺ３はローレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態を保持し、スイッチ２８０はオフ状態を保持する。
時間ｔ３０２において、入力信号Ａ’がハイレベルになると、スイッチ２４０はオフ状態になり、スイッチ２５０はオン状態になる。また、スイッチ２８０はオフ状態になっている。このとき、コンデンサ２６０に蓄えられた電荷がスイッチ２５０を介してコンデンサ２７０に転送され、コンデンサ２７０が充電される。これにより、信号Ｂ３の値が降下し、信号Ｃ３の値が上昇する。
【００９２】
コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えないので、コンパレータ２００の出力の信号Ｚ３はハイレベルを保持する。インバータ回路２２０の出力の信号ＺＺ３はローレベルを保持し、Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態を保持し、スイッチ２８０はオフ状態を保持する。
以降、上記の動作が繰り返し行われ、コンデンサ２７０が充電されていき、信号Ｃ３の値が上昇していく。
【００９３】
時間ｔ３０３において、入力信号Ａ’がハイレベルになると、スイッチ２４０はオフ状態になり、スイッチ２５０はオン状態になる。また、スイッチ２８０はオフ状態になっている。このとき、コンデンサ２６０に蓄えられた電荷がスイッチ２５０を介してコンデンサ２７０に転送され、コンデンサ２７０が充電される。これにより、信号Ｂ３の値が降下し、信号Ｃ３の値が上昇する。
【００９４】
信号Ｃ３の値が上昇していく過程の時刻ｔ３０４において、コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超え、コンパレータ２００の出力の信号Ｚ３がハイレベルからローレベルへ反転し、インバータ回路２２０の出力の信号ＺＺ３はローレベルからハイレベルへ反転する。Ｐｃｈ−ＭＯＳトランジスタ２３０はオフ状態になり、スイッチ２８０はオン状態になる。インバータ回路２２０の出力の信号ＺＺ３がハイレベルであることから、発振回路は原発振クロックの発振を停止し、ローレベルの入力信号Ａ’がＮＯＲ回路３００の出力部から出力される。
【００９５】
コンデンサ２７０に蓄えられていた電荷がスイッチ２８０及び抵抗２８６を介してグランド板に放電され、信号Ｃ３の値が降下する。
信号Ｃ３の値が降下していく過程の時刻ｔ３０５において、コンパレータ２００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下まわり、コンパレータ２００の出力の信号Ｚ３がローレベルからハイレベルへ反転し、インバータ回路２２０の出力の信号ＺＺ３はハイレベルからローレベルへ反転する。Ｐｃｈ−ＭＯＳトランジスタ２３０はオン状態になり、スイッチ２８０はオフ状態になる。インバータ回路２２０の出力の信号ＺＺ３がローレベルであることから、発振回路は発振動作を行い、ＮＯＲ回路３００の出力である入力信号Ａ’はローレベル及びハイレベルを交互に繰り返す。
【００９６】
以降、上述した動作が繰り返し行われ、コンパレータ２００の出力部から原発振クロックの周期より周期が長いパルス信号が出力される。
＜効果＞
本実施の形態のパルス生成回路１ｂは、第２の実施の形態のパルス生成回路の効果に加え、コンデンサ２７０の放電時に原発振クロックの発振動作を停止させているために、パルス生成回路及び発振回路を含む回路ブロックでの低消費電力化を実現することができる。
≪第４の実施の形態≫
以下、本発明の第４の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は、第１の実施の形態のパルス生成回路の抵抗１１０、１１５及びコンデンサ１７０、１８０と、それ以外の回路部とを別個に設けたものである。なお、第４の実施の形態のパルス生成回路の回路動作は、第１の実施の形態のパルス生成回路の回路動作と同じであり、第１の実施の形態の説明が適用できるため、その説明を省略する。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図７を参照しつつ説明する。図７は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【００９７】
パルス生成回路は、半導体装置１ｃと、抵抗５７０、５７５と、コンデンサ５８０、５８５とから構成され、抵抗５７０、５７５及びコンデンサ５８０、５８５は半導体装置１ｃの外部に設けられている。また、半導体装置１ｃは、コンパレータ５００と、インバータ回路５０５、Ｐｃｈ−ＭＯＳトランジスタ５１０と、Ｎｃｈ−ＭＯＳトランジスタ５２０と、スイッチ５３０、５４０と、ピン５５０、５５５、５６０、５６５とを備える。
【００９８】
コンパレータ５００の非反転入力端子がピン５５０に接続されており、反転入力端子がピン５６５に接続されている。また、コンパレータ５００の出力端子がピン５５５に接続されている。
インバータ回路５０５の入力部がコンパレータ５００の出力端子に接続されており、入力部に入力される入力信号を反転した反転信号を出力部から出力する。
【００９９】
Ｐｃｈ−ＭＯＳトランジスタ５１０は、ゲート電極がインバータ回路５０５の出力部に接続され、ソース電極が電源電圧ＶＤＤの直流電源に接続され、基板が自身のソース電極に接続されている。Ｐｃｈ−ＭＯＳトランジスタ５１０は、ゲート電極にローレベルの信号が入力されているときオン状態にあり、ゲート電極にハイレベルの信号が入力されているときオフ状態にある。
【０１００】
Ｎｃｈ−ＭＯＳトランジスタ５２０は、ゲート電極がインバータ回路５０５の出力部に接続され、ドレイン電極がＰｃｈ−ＭＯＳトランジスタ５１０のドレイン電極に接続され、ソース電極がグランド板に接続され、基板が自身のソース電極に接続されている。Ｎｃｈ−ＭＯＳトランジスタ５２０は、ゲート電極にハイレベルの信号が入力されているときオン状態にあり、ゲート電極にローレベルの信号が入力されているときオフ状態にある。
【０１０１】
スイッチ５３０とスイッチ５４０とは、Ｐｃｈ−ＭＯＳトランジスタ５１０のドレイン電極とＮｃｈ−ＭＯＳトランジスタ５２０のドレイン電極とを接続する配線とピン５６５の間に直列に接続されている。
詳しくは、スイッチ５３０の第１入出力部がＰｃｈ−ＭＯＳトランジスタ５１０のドレイン電極とＮｃｈ−ＭＯＳトランジスタ５２０のドレイン電極とを接続する配線に接続されている。スイッチ５３０の第２入出力部とスイッチ５４０の第１入出力部とが接続され、スイッチ５３０の第２入出力部とスイッチ５４０の第１入出力部とを接続する配線に接続された配線がピン５６０に接続される。スイッチ５４０の第２入出力部がピン５６５に接続されている。
【０１０２】
スイッチ５３０は、Ｐｃｈ−ＭＯＳトランジスタ５３１、Ｎｃｈ−ＭＯＳトランジスタ５３２及びインバータ回路５３３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ５３０は第１の実施の形態において接続関係を示したスイッチ１５０と同じ回路構成になっている。スイッチ５３０は、原発振クロック（入力信号Ａ）がローレベルのときオン状態にあり、原発振クロックがハイレベルのときオフ状態にある。
【０１０３】
スイッチ５４０は、Ｐｃｈ−ＭＯＳトランジスタ５４１、Ｎｃｈ−ＭＯＳトランジスタ５４２及びインバータ回路５４３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ５４０は第１の実施の形態において接続関係を示したスイッチ１６０と同じ回路構成になっている。スイッチ５４０は、原発振クロックがローレベルのときオフ状態にあり、原発振クロック（入力信号Ａ）がハイレベルのときオン状態にある。つまり、スイッチ５４０はスイッチ５３０がオン状態のときにオフ状態にあり、スイッチ５３０がオフ状態のときにオン状態にある。
【０１０４】
半導体装置１ｃは、ピン５５０により、一端が電位Ｖｒｅｆ（信号Ｅ）を生成する直流電源に接続された抵抗５７０の他端に接続される。また、半導体装置１ｃは、ピン５５０により、抵抗５７０の一端に接続され、ピン５５５により抵抗５７５の他端に接続される。
コンパレータ５００と半導体装置１ｃを接続した外部の抵抗５７０及び抵抗５７５とによりヒステリシスコンパレータを構成し、抵抗５７０と抵抗５７５とは、電位Ｖｒｅｆとコンパレータ５００の出力端子の電位とに基づき非反転入力端子に入力する電位を生成する電位生成手段を構成する。ヒステリシスコンパレータの動作は、第１の実施の形態で説明したヒステリシスコンパレータの動作と同じあり、第１の実施の形態の説明が適用できるため、その説明を省略する。
【０１０５】
半導体装置１ｃは、ピン５６０により、一方の極板がグランド板に接続されたコンデンサ５８０の他方の極板に接続される。また、半導体装置１ｃは、ピン５６５により、一方の極板がグランド板に接続されたコンデンサ５８５の他方の極板に接続される。
＜効果＞
本実施の形態のパルス生成回路は、原発振クロックの周期より長い周期のパルス信号を生成することができる。また、本実施の形態のパルス生成回路が生成するパルス信号の周期は、抵抗５７０の抵抗値及び抵抗５７５の抵抗値並びにコンデンサ５８０の容量値及びコンデンサ５８５の容量値により決まる。従って、半導体装置１ｃを接続する抵抗５７０、５７５及びコンデンサ５８０、５８５を変更するだけで、パルス生成回路１ｃが生成するパルス信号の周期の長さを変えることができる。見方を変えれば、パルス生成回路１ｃが生成するパルス信号の周期の長さにかかわらず共通の半導体装置１ｃを使用することが可能である。
≪第５の実施の形態≫
以下、本発明の第５の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は、第２の実施の形態のパルス生成回路の抵抗２１０、２８６の夫々を複数の抵抗値を有する抵抗手段に置き換え、コンデンサ２７０を複数の容量値を有する蓄電手段に置き換えたものである。なお、第５の実施の形態のパルス生成回路の回路動作は、第２の実施の形態のパルス生成回路の回路動作と同じであり、第２の実施の形態の説明が適用できるため、その説明を省略する。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図８を参照しつつ説明する。図８は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【０１０６】
パルス生成回路１ｄは、コンパレータ６００と、抵抗６１１〜６１４と、レジスタ６２１と、Ｎｃｈ−ＭＯＳトランジスタ６２２、６２５、６２８、６３１と、Ｐｃｈ−ＭＯＳトランジスタ６２３、６２６、６２９、６３２と、インバータ回路６２４、６２７、６３０、６３３と、抵抗６４０と、インバータ回路６４５と、Ｐｃｈ−ＭＯＳトランジスタ６５０と、スイッチ６６０、６７０と、コンデンサ６８０と、レジスタ６９１と、Ｎｃｈ−ＭＯＳトランジスタ６９２、６９５、６９８、７０１と、Ｐｃｈ−ＭＯＳトランジスタ６９３、６９６、６９９、７０２と、インバータ回路６９４、６９７、７００、７０３と、コンデンサ７１１〜７１４と、スイッチ７２０と、抵抗７３１〜７３４と、レジスタ７４１と、Ｎｃｈ−ＭＯＳトランジスタ７４２、７４５、７４８、７５１と、Ｐｃｈ−ＭＯＳトランジスタ７４３、７４６、７４９、７５２と、インバータ回路７４４、７４７、７５０、７５３とを備える。
【０１０７】
抵抗６１１の一端が電位Ｖｒｅｆ（信号Ｅ）を生成する直流電源に接続され、他端が抵抗６１２の一端に接続されている。抵抗６１２の他端が抵抗６１３の一端に接続され、抵抗６１３の他端が抵抗６１４の一端に接続され、抵抗６１４の他端がコンパレータ６００の非反転入力端子及び抵抗６４０の一端に接続されている。
レジスタ６２１は４ビットのレジスタであり、外部から指定された値を記憶する。レジスタ６２１は各ビットに関し、ビットの値が０のときローレベル（ＶＳＳ）の信号を出力し、１のときハイレベル（ＶＤＤ）の信号を出力するように構成されている。
【０１０８】
Ｎｃｈ−ＭＯＳトランジスタ６２２のゲート電極及びインバータ回路６２４の入力部はレジスタ６２１の最下位ビットに接続され、Ｐｃｈ−ＭＯＳトランジスタ６２３のゲート電極はインバータ回路６２４の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２３のソース電極とＮｃｈ−ＭＯＳトランジスタ６２２のドレイン電極は夫々抵抗６１１の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２３のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６２２のソース電極は夫々抵抗６１１の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２３の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６２２の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ６２２、Ｐｃｈ−ＭＯＳトランジスタ６２３及びインバータ回路６２４により構成されるトランスファーゲートはレジスタ６２１の最下位ビットの記憶値が０のときオフ状態になり、その最下位ビットの記憶値が１のときオン状態になる。
【０１０９】
Ｎｃｈ−ＭＯＳトランジスタ６２５のゲート電極及びインバータ回路６２７の入力部はレジスタ６２１の最下位ビットの１つ上のビット（以下、下位１ビットという。）に接続され、Ｐｃｈ−ＭＯＳトランジスタ６２６のゲート電極はインバータ回路６２７の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２６のソース電極とＮｃｈ−ＭＯＳトランジスタ６２５のドレイン電極は夫々抵抗６１２の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２６のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６２５のソース電極は夫々抵抗６１２の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２６の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６２５の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ６２５、Ｐｃｈ−ＭＯＳトランジスタ６２６及びインバータ回路６２７により構成されるトランスファーゲートはレジスタ６２１の下位１ビットの記憶値が０のときオフ状態になり、その下位１ビットの記憶値が１のときオン状態になる。
【０１１０】
Ｎｃｈ−ＭＯＳトランジスタ６２８のゲート電極及びインバータ回路６３０の入力部はレジスタ６２１の最下位ビットの２つ上のビット（以下、下位２ビットという。）に接続され、Ｐｃｈ−ＭＯＳトランジスタ６２９のゲート電極はインバータ回路６３０の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２９のソース電極とＮｃｈ−ＭＯＳトランジスタ６２８のドレイン電極は夫々抵抗６１３の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２９のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６２８のソース電極は夫々抵抗６１３の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６２９の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６２８の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ６２８、Ｐｃｈ−ＭＯＳトランジスタ６２９及びインバータ回路６３０により構成されるトランスファーゲートはレジスタ６２１の下位２ビットの記憶値が０のときオフ状態になり、その下位２ビットの記憶値が１のときオン状態になる。
【０１１１】
Ｎｃｈ−ＭＯＳトランジスタ６３１のゲート電極及びインバータ回路６３３の入力部はレジスタ６２１の最上位ビットに接続され、Ｐｃｈ−ＭＯＳトランジスタ６３２のゲート電極はインバータ回路６３３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６３２のソース電極とＮｃｈ−ＭＯＳトランジスタ６３１のドレイン電極は夫々抵抗６１４の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６３２のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６３１のソース電極は夫々抵抗６１４の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６３２の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６３１の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ６３１、Ｐｃｈ−ＭＯＳトランジスタ６３２及びインバータ回路６３３により構成されるトランスファーゲートはレジスタ６２１の最上位ビットの記憶値が０のときオフ状態になり、その最上位ビットの記憶値が１のときオン状態になる。
【０１１２】
例えば、外部から指定されてレジスタ６２１に記憶された値が１（最下位ビット）、０（下位１ビット）、０（下位２ビット）、０（最上位ビット）である場合、抵抗６１１の両端は短絡状態にある。このことから、電位Ｖｒｅｆを生成する直流電源とコンパレータ６００の非反転入力端子との間の抵抗値は、抵抗６１２、抵抗６１３及び抵抗６１４の合成抵抗値になる。このように、抵抗６１１〜６１４、レジスタ６２１、Ｎｃｈ−ＭＯＳトランジスタ６２２、６２５、６２８、６３１、Ｐｃｈ−ＭＯＳトランジスタ６２３、６２６、６２９、６３２、及びインバータ回路６２４、６２７、６３０、６３３から構成される回路ブロックは、外部から指定されてレジスタ６２１に記憶されたレジスタ値に基づいて電位Ｖｒｅｆを生成する直流電源とコンパレータ６００の非反転入力端子との間の抵抗値を切り替え可能になっている。
【０１１３】
抵抗６４０の一端はコンパレータ６００の非反転入力端子に接続され、他端はコンパレータ６００の出力端子に接続されている。
インバータ回路６４５の入力部がコンパレータ６００の出力端子に接続されており、入力部に入力される入力信号を反転した反転信号を出力部から出力する。
Ｐｃｈ−ＭＯＳトランジスタ６５０は、ゲート電極がインバータ回路６４５の出力部に接続され、ソース電極が電源電圧ＶＤＤの直流電源に接続され、基板が自身のソース電極に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６５０は、ゲート電極にローレベルの信号が入力されているときオン状態にあり、ゲート電極にハイレベルの信号が入力されているときオフ状態にある。
【０１１４】
スイッチ６６０の入力部がＰｃｈ−ＭＯＳトランジスタ６５０のドレイン電極に接続され、スイッチ６６０の出力部とスイッチ６７０の入力部とが接続され、スイッチ６６０の出力部はコンデンサ６８０の一方の極板に接続されている。
スイッチ６６０は、Ｐｃｈ−ＭＯＳトランジスタ６６１、Ｎｃｈ−ＭＯＳトランジスタ６６２及びインバータ回路６６３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ６６０は第２の実施の形態において接続関係を示したスイッチ２４０と同じ回路構成になっている。スイッチ６６０は、原発振クロック（入力信号Ａ）がローレベルのときオン状態にあり、原発振クロックがハイレベルのときオフ状態にある。
【０１１５】
スイッチ６７０は、Ｐｃｈ−ＭＯＳトランジスタ６７１、Ｎｃｈ−ＭＯＳトランジスタ６７２及びインバータ回路６７３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ６７０は第２の実施の形態において接続関係を示したスイッチ２５０と同じ回路構成になっている。スイッチ６７０は、原発振クロック（入力信号Ａ）がローレベルのときオフ状態にあり、原発振クロックがハイレベルのときオン状態にある。つまり、スイッチ６７０はスイッチ６６０がオン状態のときオフ状態にあり、スイッチ６６０がオフ状態のときオン状態にある。
【０１１６】
コンデンサ６８０の一方の極板がスイッチ６６０の出力部に接続され、他方の極板がグランド板に接続されている。
レジスタ６９１は４ビットのレジスタであり、外部から指定された値を記憶する。レジスタ６９１は各ビットに関し、ビットの値が０のときローレベル（ＶＳＳ）の信号を出力し、１のときハイレベル（ＶＤＤ）の信号を出力するように構成されている。
【０１１７】
Ｎｃｈ−ＭＯＳトランジスタ６９２のゲート電極及びインバータ回路６９４の入力部はレジスタ６９１の最下位ビットに接続され、Ｐｃｈ−ＭＯＳトランジスタ６９３のゲート電極はインバータ回路６９４の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９３のソース電極とＮｃｈ−ＭＯＳトランジスタ６９２のドレイン電極は夫々スイッチ６７０の出力部とコンパレータ６００の反転入力端子とに接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９３のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６９２のソース電極は夫々コンデンサ７１１の一方の極板に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９３の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６９２の基板はグランド板に接続されている。コンデンサ７１１の他方の極板はグランド板に接続されている。Ｎｃｈ−ＭＯＳトランジスタ６９２、Ｐｃｈ−ＭＯＳトランジスタ６９３及びインバータ回路６９４により構成されるトランスファーゲートはレジスタ６９１の最下位ビットの記憶値が０のときオフ状態になり、その最下位ビットの記憶値が１のときオン状態になる。
【０１１８】
Ｎｃｈ−ＭＯＳトランジスタ６９５のゲート電極及びインバータ回路６９７の入力部はレジスタ６９１の最下位ビットの１つ上のビット（以下、下位１ビットという。）に接続され、Ｐｃｈ−ＭＯＳトランジスタ６９６のゲート電極はインバータ回路６９７の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９６のソース電極とＮｃｈ−ＭＯＳトランジスタ６９５のドレイン電極は夫々スイッチ６７０の出力部とコンパレータ６００の反転入力端子とに接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９６のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６９５のソース電極は夫々コンデンサ７１２の一方の極板に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９６の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６９５の基板はグランド板に接続されている。コンデンサ７１２の他方の極板はグランド板に接続されている。Ｎｃｈ−ＭＯＳトランジスタ６９５、Ｐｃｈ−ＭＯＳトランジスタ６９６及びインバータ回路６９７により構成されるトランスファーゲートはレジスタ６９１の下位１ビットの記憶値が０のときオフ状態になり、その最下位ビットの記憶値が１のときオン状態になる。
【０１１９】
Ｎｃｈ−ＭＯＳトランジスタ６９８のゲート電極及びインバータ回路７００の入力部はレジスタ６９１の最下位ビットの２つ上のビット（以下、下位２ビットという。）に接続され、Ｐｃｈ−ＭＯＳトランジスタ６９９のゲート電極はインバータ回路７００の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９９のソース電極とＮｃｈ−ＭＯＳトランジスタ６９８のドレイン電極は夫々スイッチ６７０の出力部とコンパレータ６００の反転入力端子とに接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９９のドレイン電極とＮｃｈ−ＭＯＳトランジスタ６９８のソース電極は夫々コンデンサ７１３の一方の極板に接続されている。Ｐｃｈ−ＭＯＳトランジスタ６９９の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ６９８の基板はグランド板に接続されている。コンデンサ７１３の他方の極板はグランド板に接続されている。Ｎｃｈ−ＭＯＳトランジスタ６９８、Ｐｃｈ−ＭＯＳトランジスタ６９９及びインバータ回路７００により構成されるトランスファーゲートはレジスタ６９１の下位２ビットの記憶値が０のときオフ状態になり、その最下位ビットの記憶値が１のときオン状態になる。
【０１２０】
Ｎｃｈ−ＭＯＳトランジスタ７０１のゲート電極及びインバータ回路７０３の入力部はレジスタ６９１の最上位ビットに接続され、Ｐｃｈ−ＭＯＳトランジスタ７０２のゲート電極はインバータ回路７０３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７０２のソース電極とＮｃｈ−ＭＯＳトランジスタ７０１のドレイン電極は夫々スイッチ６７０の出力部とコンパレータ６００の反転入力端子とに接続されている。Ｐｃｈ−ＭＯＳトランジスタ７０２のドレイン電極とＮｃｈ−ＭＯＳトランジスタ７０１のソース電極は夫々コンデンサ７１４の一方の極板に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７０２の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ７０１の基板はグランド板に接続されている。コンデンサ７１４の他方の極板はグランド板に接続されている。Ｎｃｈ−ＭＯＳトランジスタ７０１、Ｐｃｈ−ＭＯＳトランジスタ７０２及びインバータ回路７０３により構成されるトランスファーゲートはレジスタ６９１の最上位ビットの記憶値が０のときオフ状態になり、その最下位ビットの記憶値が１のときオン状態になる。
【０１２１】
例えば、外部から指定されてレジスタ６９１に記憶された値が０（最下位ビット）、１（下位１ビット）、１（下位２ビット）、１（最上位ビット）である場合、コンパレータ６００の反転入力端子とコンデンサ７１１との間は開放状態にある。このことから、コンパレータ６００の反転入力端子とグランド板との間の容量値は、コンデンサ７１２、コンデンサ７１３、コンデンサ７１４の合成容量値になる。このように、レジスタ６９１、Ｎｃｈ−ＭＯＳトランジスタ６９２、６９５、６９８、７０１、Ｐｃｈ−ＭＯＳトランジスタ６９３、６９６、６９９、７０２、インバータ回路６９４、６９７、７００、７０３及びコンデンサ７１１〜７１４から構成される回路ブロックは、外部から指定されてレジスタ６９１に記憶されたレジスタ値に基づいてコンパレータ６００の反転入力端子とグランド板との間の容量値を切り替え可能になっている。
【０１２２】
スイッチ７２０は、Ｐｃｈ−ＭＯＳトランジスタ７２１、Ｎｃｈ−ＭＯＳトランジスタ７２２及びインバータ回路７２３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ７２０の入力部が、Ｎｃｈ−ＭＯＳトランジスタ６９２、６９５、６９８、７０１のドレイン電極及びＰｃｈ−ＭＯＳトランジスタ６９３、６９６、６９９、７０２のソース電極の夫々に接続されている。スイッチ７２０は第２の実施の形態において接続関係を示したスイッチ２８０と同じ回路構成になっている。スイッチ７２０は、インバータ回路６４５の出力がローレベルのとき（コンパレータ６００の出力がハイレベルのとき）オフ状態にあり、インバータ回路６４５の出力がハイレベルのとき（コンパレータ６００の出力がローレベルのとき）オン状態にある。
【０１２３】
抵抗７３１の一端がスイッチ７２０の出力部（Ｐｃｈ−ＭＯＳトランジスタ７２１のドレイン電極とＮｃｈ−ＭＯＳトランジスタ７２２のソース電極とを接続する接続点）に接続され、他端が抵抗７３２の一端に接続されている。抵抗７３２の他端が抵抗７３３の一端に接続され、抵抗７３３の他端が抵抗７３４の一端に接続され、抵抗７１４の他端がグランド板に接続されている。
【０１２４】
レジスタ７４１は４ビットのレジスタであり、外部から指定された値を記憶する。レジスタ７４１は各ビットに関し、ビットの値が０のときローレベル（ＶＳＳ）の信号を出力し、１のときハイレベル（ＶＤＤ）の信号を出力するように構成されている。
Ｎｃｈ−ＭＯＳトランジスタ７４２のゲート電極及びインバータ回路７４４の入力部はレジスタ７４１の最下位ビットに接続され、Ｐｃｈ−ＭＯＳトランジスタ７４３のゲート電極はインバータ回路７４４の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４３のソース電極とＮｃｈ−ＭＯＳトランジスタ７４２のドレイン電極は夫々抵抗７３１の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４３のドレイン電極とＮｃｈ−ＭＯＳトランジスタ７４２のソース電極は夫々抵抗７３１の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４３の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ７４２の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ７４２、Ｐｃｈ−ＭＯＳトランジスタ７４３及びインバータ回路７４４により構成されるトランスファーゲートはレジスタ７４１の最下位ビットの記憶値が０のときオフ状態になり、その最下位ビットの記憶値が１のときオン状態になる。
【０１２５】
Ｎｃｈ−ＭＯＳトランジスタ７４５のゲート電極及びインバータ回路７４７の入力部はレジスタ７４１の１つ上のビット（以下、下位１ビットという。）に接続され、Ｐｃｈ−ＭＯＳトランジスタ７４６のゲート電極はインバータ回路７４７の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４６のソース電極とＮｃｈ−ＭＯＳトランジスタ７４５のドレイン電極は夫々抵抗７３２の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４６のドレイン電極とＮｃｈ−ＭＯＳトランジスタ７４５のソース電極は夫々抵抗７３２の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４６の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ７４５の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ７４５、Ｐｃｈ−ＭＯＳトランジスタ７４６及びインバータ回路７４７により構成されるトランスファーゲートはレジスタ７４１の下位１ビットの記憶値が０のときオフ状態になり、その下位１ビットの記憶値が１のときオン状態になる。
【０１２６】
Ｎｃｈ−ＭＯＳトランジスタ７４８のゲート電極及びインバータ回路７５０の入力部はレジスタ７４１の２つ上のビット（以下、下位２ビットという。）に接続され、Ｐｃｈ−ＭＯＳトランジスタ７４９のゲート電極はインバータ回路７５０の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４９のソース電極とＮｃｈ−ＭＯＳトランジスタ７４８のドレイン電極は夫々抵抗７３３の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４９のドレイン電極とＮｃｈ−ＭＯＳトランジスタ７４８のソース電極は夫々抵抗７３３の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７４９の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ７４８の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ７４８、Ｐｃｈ−ＭＯＳトランジスタ７４９及びインバータ回路７５０により構成されるトランスファーゲートはレジスタ７４１の下位２ビットの記憶値が０のときオフ状態になり、その下位２ビットの記憶値が１のときオン状態になる。
【０１２７】
Ｎｃｈ−ＭＯＳトランジスタ７５１のゲート電極及びインバータ回路７５３の入力部はレジスタ７４１の最上位ビットに接続され、Ｐｃｈ−ＭＯＳトランジスタ７５２のゲート電極はインバータ回路７５３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７５２のソース電極とＮｃｈ−ＭＯＳトランジスタ７５１のドレイン電極は夫々抵抗７３４の一端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７５２のドレイン電極とＮｃｈ−ＭＯＳトランジスタ７５１のソース電極は夫々抵抗７３４の他端に接続されている。Ｐｃｈ−ＭＯＳトランジスタ７５２の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ７５１の基板はグランド板に接続されている。このＮｃｈ−ＭＯＳトランジスタ７５１、Ｐｃｈ−ＭＯＳトランジスタ７５２及びインバータ回路７５３により構成されるトランスファーゲートはレジスタ７４１の最上位ビットの記憶値が０のときオフ状態になり、その最上位ビットの記憶値が１のときオン状態になる。
【０１２８】
例えば、外部から指定されてレジスタ７４１に記憶された値が１（最下位ビット）、０（下位１ビット）、０（下位２ビット）、０（最上位ビット）である場合、抵抗７３１の両端は短絡状態にある。このことから、スイッチ７２０の出力部とグランド板との間の抵抗値は、抵抗７３２、抵抗７３３及び抵抗７３４の合成抵抗値になる。このように、抵抗７３１〜７３４、レジスタ７４１、Ｎｃｈ−ＭＯＳトランジスタ７４２、７４５、７４８、７５１、Ｐｃｈ−ＭＯＳトランジスタ７４３、７４６、７４９、７５２、及びインバータ回路７４４、７４７、７５０、７５３から構成される回路ブロックは、外部から指定されてレジスタ７４１に記憶されたレジスタ値に基づいてスイッチ７２０の出力部とグランド板との間の抵抗値を切り替え可能になっている。
＜効果＞
本実施の形態のパルス生成回路１ｄは、電位Ｖｒｅｆを生成する直流電源とコンパレータ６００の非反転入力端子との間の抵抗値、スイッチ６７０の出力部とグランド板との間の容量値、スイッチ７２０の出力部とグランド板との間の容量値を外部からの指定に基づいて切り替え可能な構成になっている。このため、パルス生成回路１ｄは周期の異なる複数のパルス信号を生成することができる。
≪第６の実施の形態≫
以下、本発明の第６の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は、第４の実施の形態のパルス生成回路にタイマカウンタとＣＰＵ（Central Processing Unit）とを付加したものである。なお、第６の実施の形態のパルス生成回路のパルス生成動作は、第１の実施の形態のパルス生成回路のパルス生成動作と同じであり、第１の実施の形態の説明が適用できるため、その説明を省略する。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図９を参照しつつ説明する。図９は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【０１２９】
パルス生成回路は、半導体装置１ｅと、抵抗５７０、５７５と、コンデンサ５８０、５８５とから構成され、抵抗５７０、５７５及びコンデンサ５８０、５８５は半導体装置１ｃの外部に設けられている。
半導体装置１ｃは、第４の実施の形態において示した接続関係にあるコンパレータ５００と、インバータ回路５０５、Ｐｃｈ−ＭＯＳトランジスタ５１０と、Ｎｃｈ−ＭＯＳトランジスタ５２０と、スイッチ５３０、５４０と、ピン５５０、５５５、５６０、５６５とを備え、更に、タイマカウンタ８００と、ＣＰＵ８１０とを備える。
【０１３０】
半導体装置１ｅは、半導体装置１ｃと同じように、抵抗５７０、５７５とコンデンサ５８０、５８０とに接続されている。
スイッチ５３０は、Ｐｃｈ−ＭＯＳトランジスタ５３１、Ｎｃｈ−ＭＯＳトランジスタ５３２及びインバータ回路５３３を備え、スイッチ５４０は、Ｐｃｈ−ＭＯＳトランジスタ５４１、Ｎｃｈ−ＭＯＳトランジスタ５４２及びインバータ回路５４３を備える。
【０１３１】
タイマカウンタ８００はコンパレータ５００の出力端子及びＣＰＵ８１０に接続されている。タイマカウンタ８００は原発振クロックの周期より周期の長いコンパレータ５００が出力するパルス信号のエッジ（例えば、立ち上がりエッジ）でカウンタ値を１カウントアップする。ＣＰＵ８１０はタイマカウンタ８００のカウンタ値の読み出しを行う。
＜効果＞
本実施の形態のパルス生成回路は、第４の実施の形態のパルス生成回路の効果に加え、原発振クロックの周期より周期が長いコンパレータ５００が出力するパルス信号のパルス数をタイマカウンタ８００でカウントしている。このため、原発振クロックのクロック数をカウントするタイマカウンタに比べて、最大計時時間が同じ場合にはタイマカウンタ８００のカウンタビットの段数が少なくてすむ。
≪第７の実施の形態≫
以下、本発明の第７の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は、第２の実施の形態のパルス生成回路の抵抗２１０、２１５、２８６及びコンデンサ２６０、２７０と、それ以外の回路部とを別個に設けたものである。さらに、本実施の形態のパルス生成回路は、第２の実施の形態のパルス生成回路に割り込み制御信号を生成する割り込み制御回路とＣＰＵとを付加したものである。なお、第７の実施の形態のパルス生成回路のパルス生成動作は、第２の実施の形態のパルス生成回路のパルス生成動作と同じであり、第２の実施の形態の説明が適用できるため、その説明を省略する。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図１０を参照しつつ説明する。図１０は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【０１３２】
パルス生成回路は、半導体装置１ｆと、抵抗９８０、９８２、９８８と、コンデンサ９８４、９８６とから構成され、抵抗９８０、９８２、９８８及びコンデンサ９８４、９８６は半導体装置１ｆの外部に設けられている。また、半導体装置１ｆは、コンパレータ９００と、インバータ回路９１０と、Ｐｃｈ−ＭＯＳトランジスタ９２０と、スイッチ９３０、９４０、９５０と、割り込み制御回路９６０と、ＣＰＵ９６５とを備える。
【０１３３】
コンパレータ９００の非反転入力端子がピン９７０に接続されており、反転入力端子がピン９７６に接続されている。また、コンパレータ９００の出力端子がピン９７２に接続されている。
インバータ回路９１０の入力部がコンパレータ９００の出力端子に接続されており、入力部に入力される入力信号を反転した反転信号を出力部から出力する。
【０１３４】
Ｐｃｈ−ＭＯＳトランジスタ９２０は、ゲート電極がインバータ回路９１０の出力部に接続され、ソース電極が電源電圧ＶＤＤの直流電源に接続され、基板が自身のソース電極に接続されている。Ｐｃｈ−ＭＯＳトランジスタ９２０は、ゲート電極にローレベルの信号が入力されているときオン状態にあり、ゲート電極にハイレベルの信号が入力されているときオフ状態にある。
【０１３５】
スイッチ９３０とスイッチ９４０とは、Ｐｃｈ−ＭＯＳトランジスタ９２０のドレイン電極とピン９７６との間に直列に接続されている。
詳しくは、スイッチ９３０の入力部がＰｃｈ−ＭＯＳトランジスタ９２０のドレイン電極に接続されている。スイッチ９３０の出力部とスイッチ９４０の入力部とが接続され、スイッチ９３０の出力部とスイッチ９４０の入力部とを接続する配線に接続された配線がピン９７４に接続される。スイッチ９４０の出力部がピン９７６に接続されている。
【０１３６】
スイッチ９３０は、Ｐｃｈ−ＭＯＳトランジスタ９３１、Ｎｃｈ−ＭＯＳトランジスタ９３２及びインバータ回路９３３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ９３０は第２の実施の形態において接続関係を示したスイッチ２４０と同じ回路構成になっている。スイッチ９３０は、原発振クロック（入力信号Ａ）がローレベルのときオン状態にあり、原発振クロックがハイレベルのときオフ状態にある。
【０１３７】
スイッチ９４０は、Ｐｃｈ−ＭＯＳトランジスタ９４１、Ｎｃｈ−ＭＯＳトランジスタ９４２及びインバータ回路９４３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ９４０は第２の実施の形態において接続関係を示したスイッチ２５０と同じ回路構成になっている。スイッチ９４０は、原発振クロック（入力信号Ａ）がローレベルのときオフ状態にあり、原発振クロックがハイレベルのときオン状態にある。つまり、スイッチ９４０はスイッチ９３０がオン状態のときオフ状態にあり、スイッチ９３０がオフ状態のときオン状態にある。
【０１３８】
スイッチ９５０は、入力部がピン９７６に接続され、出力部がピン９７８に接続されている。スイッチ９５０は、Ｐｃｈ−ＭＯＳトランジスタ９５１、Ｎｃｈ−ＭＯＳトランジスタ９５２及びインバータ回路９５３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ９５０は第２の実施の形態において接続関係を示したスイッチ２８０と同じ回路構成になっている。スイッチ９５０は、インバータ回路９１０の出力がローレベルのとき（コンパレータ９００の出力がハイレベルのとき）オフ状態にあり、インバータ回路９１０の出力がハイレベルのとき（コンパレータ９００の出力がローレベルのとき）オン状態にある。
【０１３９】
半導体装置１ｆは、ピン９７０により、一端が電位Ｖｒｅｆ（信号Ｅ）を生成する直流電源に接続された抵抗９８０の他端に接続される。また、半導体装置１ｆは、ピン９７０により、抵抗９８２の一端に接続され、ピン９７２により抵抗９８２の他端に接続される。
コンパレータ９００と半導体装置１ｆを接続した外部の抵抗９８０及び抵抗９８２とによりヒステリシスコンパレータを構成し、抵抗９８０と抵抗９８２とは、電位Ｖｒｅｆとコンパレータ９００の出力端子の電位とに基づき非反転入力端子に入力する電位を生成する電位生成手段を構成する。ヒステリシスコンパレータの動作は、第１の実施の形態で説明したヒステリシスコンパレータの動作と同じあり、第１の実施の形態の説明が適用できるため、その説明を省略する。
【０１４０】
半導体装置１ｆは、ピン９７４により、一方の極板がグランド板に接続されたコンデンサ９８４の他方の極板に接続される。また、半導体装置１ｆは、ピン９７６により、一方の極板がグランド板に接続されたコンデンサ９８６の他方の極板に接続される。
半導体装置１ｆは、ピン９７８により、一端がグランド板に接続された抵抗９８８の他端に接続される。
【０１４１】
割り込み制御回路９６０はコンパレータ９００の出力端子及びＣＰＵ９６５に接続されている。割り込み制御回路９６０はコンパレータ９００が出力するパルス信号の立ち上がりエッジで割り込み信号を生成し、割り込み信号をＣＰＵ９６５へ出力する。ＣＰＵ９６５はスタンバイモード時に割り込み制御回路９６０から割り込み信号が入力されるとスタンバイモードから動作モードに戻る。
＜効果＞
本実施の形態のパルス生成回路は、原発振クロックより長い周期のパルス信号を生成することができる。また、本実施の形態のパルス生成回路が生成するパルス信号の周期は、抵抗９８０の抵抗値及び抵抗９８２の抵抗値並びにコンデンサ９８４の容量値、コンデンサ９８６の容量値及びコンデンサ９８８の容量値により決まる。従って、半導体装置１ｆを接続する抵抗９８０、９８２及びコンデンサ９８４、９８６、９８８を変更するだけで、パルス生成回路１ｆが生成するパルス信号の周期の長さを変えることができる。見方を変えれば、パルス生成回路１ｆが生成するパルス信号の周期の長さにかかわらず共通の半導体装置１ｆを使用することが可能である。
【０１４２】
また、コンデンサ９８６の放電は発振回路が発振する原発振クロックに無関係に行われるため、コンデンサ９８６の放電期間中に原発振クロックの発振が停止した場合であっても、コンパレータ９００の出力はローレベルからハイレベルに反転する。割り込み制御回路９６０はコンパレータ９００が出力するパルス信号の立ち上がりエッジで割り込み制御信号を発生し、割り込み制御信号をＣＰＵ９６５へ出力する。このため、コンデンサ９８６の放電期間中に原発振クロックの発振が停止した場合であっても、ＣＰＵ９６５には割り込み制御回路９６０から割り込み信号が入力され、ＣＰＵ９６５はスタンバイモードから動作モードに復帰することが可能である。
≪第８の実施の形態≫
以下、本発明の第８の実施の形態におけるパルス生成回路について図面を参照しつつ説明する。ただし、本実施の形態のパルス生成回路は第２の実施の形態のパルス生成回路とはコンパレータの反転入力端子に接続されたコンデンサを充電する充電パスが異なるものである。
＜回路構成＞
以下、本実施の形態におけるパルス生成回路の回路構成について図１１を参照しつつ説明する。図１１は本実施の形態のパルス生成回路の回路構成を示す回路図である。
【０１４３】
パルス生成回路１ｇは、コンパレータ１０００と、抵抗１０１０、１０１５と、インバータ回路１０２０と、抵抗１０３０と、スイッチ１０４０と、コンデンサ１０５０と、スイッチ１０６０と、抵抗１０７０とを備える。
抵抗１０１０の一端は電位Ｖｒｅｆ（信号Ｅ）を生成する直流電源に接続され、他端はコンパレータ１０００の非反転入力端子及び抵抗１０１５の一端に接続されている。抵抗１０１５の一端は抵抗１０１０の他端及びコンパレータ１０００の非反転入力端子に接続され、他端はコンパレータ１０００の出力端子に接続されている。コンパレータ１０００の反転入力端子は、コンデンサ１０５０の一方の極板に接続されている。
【０１４４】
コンパレータ１０００と抵抗１０１０、１０１５とはヒステリシスコンパレータを構成する。抵抗１０１０と抵抗１０１５とは、電位Ｖｒｅｆとコンパレータ１０００の出力端子の電位とに基づき非反転入力端子に入力する電位を生成する電位生成手段を構成する。ヒステリシスコンパレータの動作は、第１の実施の形態で説明したヒステリシスコンパレータの動作と同じあり、第１の実施の形態の説明が適用できるため、その説明を省略する。
【０１４５】
インバータ回路１０２０の入力部がコンパレータ１０００の出力端子に接続されており、入力部に入力される入力信号を反転した反転信号を出力部から出力する。
抵抗１０３０の一端は電源電圧ＶＤＤの直流電源に接続されている。
スイッチ１０４０の入力部は抵抗１０３０の他端に接続されており、出力部はコンデンサ１０５０の一方の極板に接続されている。スイッチ１０４０は、Ｐｃｈ−ＭＯＳトランジスタ１０４１、Ｎｃｈ−ＭＯＳトランジスタ１０４２及びインバータ回路１０４３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。
【０１４６】
Ｐｃｈ−ＭＯＳトランジスタ１０４１のソース電極とＮｃｈ−ＭＯＳトランジスタ１０４２のドレイン電極とが接続され、その接続点がスイッチ１０４０の入力部である。また、Ｐｃｈ−ＭＯＳトランジスタ１０４１のドレイン電極とＮｃｈ−ＭＯＳトランジスタ１０４２のソース電極とが接続され、その接続点がスイッチ１０４０の出力部である。
Ｐｃｈ−ＭＯＳトランジスタ１０４１のゲート電極及びインバータ回路１０４３の入力部は夫々インバータ回路１０２０の出力部に接続されている。Ｎｃｈ−ＭＯＳトランジスタ１０４２のゲート電極はインバータ回路１０４３の出力部に接続されている。Ｐｃｈ−ＭＯＳトランジスタ１０４１の基板は電源電圧ＶＤＤの直流電源に接続され、Ｎｃｈ−ＭＯＳトランジスタ１０４２の基板はグランド板に接続される。
【０１４７】
スイッチ１０４０は、インバータ回路１０２０の出力がローレベルのとき（コンパレータ１０００の出力がハイレベルのとき）オン状態にあり、インバータ回路１０２０の出力がハイレベルのとき（コンパレータ１０００の出力がローレベルのとき）オフ状態にある。
コンデンサ１０５０は、一方の極板がスイッチ１０４０の出力部、コンパレータ１０００の反転入力端子及びスイッチ１０６０の入力部に接続され、他方の極板がグランド板に接続されている。
【０１４８】
スイッチ１０６０は、Ｐｃｈ−ＭＯＳトランジスタ１０６１、Ｎｃｈ−ＭＯＳトランジスタ１０６２及びインバータ回路１０６３を備え、ＣＭＯＳトランスファーゲートと呼ばれる回路構成になっている。スイッチ１０６０の入力部はコンデンサ１０５０の一方の極板に接続されている。スイッチ１０６０は第２の実施の形態において接続関係を示したスイッチ２８０と同じ回路構成になっている。
【０１４９】
スイッチ１０６０は、インバータ回路１０２０の出力がローレベルのとき（コンパレータ１０００の出力がハイレベルのとき）オフ状態にあり、インバータ回路１０２０の出力がハイレベルのとき（コンパレータ１０００の出力がローレベルのとき）オン状態にある。つまり、スイッチ１０６０はスイッチ１０４０がオン状態のときオフ状態にあり、スイッチ１０４０がオフ状態のときオン状態にある。
【０１５０】
抵抗１０７０は、一端がスイッチ１０６０の出力部に接続され、他端がグランド板に接続されている。
抵抗１０３０の抵抗値とコンデンサ１０５０の容量値とにより、コンデンサ１０５０の単位時間当たりの充電量を変えることができる。このため、コンデンサ１０５０の一方の極板に接続されたコンパレータ１０００の反転入力端子に入力される電位がコンパレータ１０００の出力がハイレベルに反転してから次にコンパレータの出力がローレベルに反転する電位ＴｈＨに達するまでに要する時間を変えることができる。つまり、コンパレータ１０００が出力するパルス信号のハイレベルの期間の長さを変えることができる。例えば、コンデンサ１０５０の容量値を固定とした場合抵抗１０３０の抵抗値が大きいほどコンパレータ１０５０が出力する信号のハイレベルの期間が長くなる。また、抵抗１０３０の抵抗値を固定とした場合コンデンサ１０５０の容量値が大きいほどコンパレータ１０００が出力するローレベルの期間が長くなる。
【０１５１】
コンデンサ１０５０の容量値と抵抗１０７０の抵抗値とにより、コンデンサ１０５０の単位時間当たりの放電量を変えることができる。このため、コンデンサ１０５０の一方の極板に接続されたコンパレータ１０００の反転入力端子に入力される電位がコンパレータ１０００の出力がローレベルに反転してから次にコンパレータ１０００の出力がハイレベルに反転する電位ＴｈＬに達するまでに要する時間を変えることができる。つまり、コンパレータ１０００が出力するパルス信号のローレベルの期間の長さを変えることができる。例えば、コンデンサ１０５０の容量値を固定とした場合抵抗１０７０の抵抗値が大きいほどコンパレータ１０００が出力する信号のローレベルの期間が長くなる。また、抵抗１０７０の抵抗値を固定とした場合コンデンサ１０５０の容量値が大きいほどコンパレータ１０００が出力するローレベルの期間が長くなる。
＜コンデンサ１０５０の充電動作の概要＞
パルス生成回路１ｇにおけるコンデンサ１０５０の充電動作について説明する。
【０１５２】
スイッチ１０４０がオン状態のとき、コンデンサ１０５０が抵抗１０３０及びスイッチ１０４０を介して電源電圧ＶＤＤの直流電源に電気的に接続され、コンデンサ１０５０を充電する充電パスが形成される。
直流電源により抵抗１０３０及びスイッチ１０４０を介してコンデンサ１０５０に電荷が充電され、コンデンサ１０５０の電位が上昇していく。
【０１５３】
なお、コンデンサ１０５０の放電動作は、第２の実施の形態のコンデンサ２７０の放電動作と同じであり、第２の実施の形態の説明が適用できるため、その説明を省略する。
＜コンパレータ１０００の反転動作の概要＞
パルス生成回路１ｇにおけるコンパレータ１０００の出力の反転動作について説明する。
（ハイレベルからローレベルへの反転）
コンパレータ１０００の出力がハイレベルのとき、コンパレータ１０００の出力がインバータ回路１０２０により反転させられて、スイッチ１０４０のＰｃｈ−ＭＯＳトランジスタ１０４２のゲート電極及びインバータ回路１０４３の入力部の夫々にローレベルの信号が入力される。これによって、スイッチ１０４０はオン状態にある。
【０１５４】
パルス生成回路１ｇでは上述したコンデンサ１０５０の充電動作が行われて、コンパレータ１０００の反転入力端子に入力される電位が上昇していく。このコンパレータ１０００の反転入力端子に入力される電位が上昇していく過程で、反転入力端子に入力される入力電位が非反転入力端子に入力されている電位ＴｈＨを超えると、コンパレータ１０００の出力はハイレベルからローレベルに反転する。
【０１５５】
なお、コンパレータ１０００の出力のローレベルからハイレベルへの反転動作は、第２の実施の形態のコンパレータ２００のローレベルからハイレベルへの反転動作と同じであり、第２の実施の形態の説明が適用できるため、その説明を省略する。
＜パルス生成回路１ｇのパルス生成動作の概要＞
パルス生成回路１ｇにおけるパルス生成動作について説明する。
【０１５６】
コンパレータ１０００の出力がハイレベルのとき、スイッチ１０４０がオン状態でスイッチ１０６０がオフ状態にあるので、コンデンサ１０５０の充電動作が行われ、コンパレータ１０００の反転入力端子に入力される電位が上昇する。このコンパレータ１０００の反転入力端子に入力される電位が上昇する過程で、コンパレータ１０００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＨを超えると、コンパレータ１０００の出力はハイレベルからローレベルに反転する。
【０１５７】
コンパレータ１０００の出力がローレベルのとき、スイッチ１０４０がオフ状態でスイッチ１０６０がオン状態にあるので、コンデンサ１０５０の放電動作が行われ、コンパレータ１０００の反転入力端子に入力される電位が降下する。このコンパレータ１０００の反転入力端子に入力される電位が降下する過程で、コンパレータ１０００の反転入力端子に入力される電位が非反転入力端子に入力されている電位ＴｈＬを下回ると、コンパレータ１０００の出力はローレベルからハイレベルに反転する。
【０１５８】
これが繰り返し行われることによって、コンパレータ１０００の出力部からパルス信号が出力されることになる。
＜効果＞
本実施の形態のパルス生成回路１ｇは、抵抗１０３０の抵抗値、コンデンサ１０５０の容量値及び抵抗１０７０の抵抗値を適宜選択することによって、発振回路が発振する原発振クロックの周期より周期が長いパルス信号を生成することができる。
≪捕捉≫
本発明は上記の第１から第７の実施の形態に限定されるものではなく、例えば、次のようなものであってもよい。
（１）上記の第１の実施の形態は、直列に接続された２段のスイッチ１５０とスイッチ１６０とが設けられ、１段の補助蓄電手段としてのコンデンサ１７０が設けられている場合である。しかし、これに限られるものではなく、直列に接続されたＭ（Ｍは３以上の整数）段のスイッチを設け、補助蓄電手段としてのコンデンサを（Ｍ−１）段設けるようにしてもよい。例えば、直列に接続されたスイッチが３段の場合、Ｐｃｈ−ＭＯＳトランジスタ１３０及びＮｃｈ−ＭＯＳトランジスタ１４０側の１段目のスイッチと２段目のスイッチとを接続する配線とグランド板との間に１段目の補助蓄電手段としてのコンデンサを設け、２段目のスイッチと３段目のスイッチとを接続する配線とグランド板との間に２段目の補助蓄電手段としてのコンデンサを設ける。
【０１５９】
上記の第２及び第３の実施の形態の夫々は、直列に接続された２段のスイッチ２４０とスイッチ２５０とが設けられ、１段の補助蓄電手段としてのコンデンサ２６０が設けられている場合である。しかし、これに限られるものではない。直列に接続されたＭ（Ｍは３以上の整数）段のスイッチを設け、補助蓄電手段としてのコンデンサを（Ｍ−１）段設けるようにしてもよい。
【０１６０】
上記の第４の実施の形態は、直列に接続された２段のスイッチ５３０とスイッチ５４０とが設けられ、補助蓄電手段としてのコンデンサに接続するための１段のピン５６０が設けられている場合である。しかし、これに限られるものではない。直列に接続されたＭ（Ｍは３以上の整数）段のスイッチを設け、補助蓄電手段としてのコンデンサに接続するためのピンを（Ｍ−１）段設けるようにしてもよい。
【０１６１】
上記の第７の実施の形態は、直列に接続された２段のスイッチ９３０とスイッチ９４０とが設けられ、補助蓄電手段としてのコンデンサに接続するための１段のピン９７４が設けられている場合である。しかし、これに限られるものではない。直列に接続されたＭ（Ｍは３以上の整数）段のスイッチを設け、補助蓄電手段としてのコンデンサに接続するためのピンを（Ｍ−１）段設けるようにしてもよい。
【０１６２】
上記の各場合において、例えば、Ｍ段のスイッチのうち奇数段目の各スイッチは原発振クロックのローレベルでオン状態となり、Ｍ段のスイッチのうち偶数段目の各スイッチは原発振クロックのハイレベルでオン状態となるようにする。
（２）上記の第１の実施の形態において、コンデンサ１８０の一方の極板とスイッチ１６０の第２入出力部とを接続する接続点と、コンパレータ１００の反転入力端子との間に、原発振クロックがローレベルでオン状態（導通状態）にあり、原発振クロックがハイレベルでオフ状態にあるトランスファーゲートなどのスイッチを設けるようにしてもよい。
【０１６３】
上記の第２の実施の形態において、コンデンサ２７０の一方の極板とスイッチ２５０の出力部とスイッチ２８０の入力部とを接続する接続点と、コンパレータ２００の反転入力端子との間に、原発振クロックがローレベルでオン状態（導通状態）にあり、原発振クロックがハイレベルでオフ状態にあるトランスファーゲートなどのスイッチを設けるようにしてもよい。
【０１６４】
上記の第３の実施の形態から第７の実施の形態においても同様の箇所にトランスファーゲートなどのスイッチを設けるようにしてもよい。
（３）上記の第４及び第６の実施の形態は、抵抗５７０、５７５及びコンデンサ５８０、５８５の全てを半導体装置１ｃの外部に設けている場合であるが、これに限らず、抵抗５７０、５７５及びコンデンサ５８０、５８５の一部を半導体装置内に設け、残りを半導体装置の外部に設けるようにしてもよい。
【０１６５】
第７の実施の形態は、抵抗９８０、９８２、９８４及びコンデンサ９８４、９８６の全てを半導体装置１ｃの外部に設けている場合であるが、これに限らず、抵抗９８０、９８２、９８４及びコンデンサ９８４、９８６の一部を半導体装置内に設け、残りを半導体装置の外部に設けるようにしてもよい。
（４）上記の第５の実施の形態は、第２の実施の形態の抵抗２１５、２８６の抵抗値を切り替え可能にするとともに、コンデンサ２７０の容量値を切り替え可能にしたものである。しかし、これに限らず、第２の実施の形態のパルス生成回路において、抵抗２１０、２１５、２１８の抵抗値及びコンデンサ２６０、２７０の容量値の少なくとも一つを切り替え可能に構成してもよい。
【０１６６】
第１の実施の形態のパルス生成回路において、抵抗１１０、抵抗１１５の抵抗値及びコンデンサ１７０、１８０の容量値の少なくとも一つを切り替え可能に構成してもよい。
（５）上記の第６の実施の形態において説明したタイマカウンタ８００及びＣＰＵ８１０を第１から第５の実施の形態及び第７の実施の形態の夫々に適用するようにしてもよい。
（６）上記の第７の実施の形態において説明した割り込み制御回路９６０及びＣＰＵ９６５を第２、第３及び第５の実施の夫々に適用するようにしてもよい。
【産業上の利用可能性】
【０１６７】
本発明は分周回路に適用することができる。
【図面の簡単な説明】
【０１６８】
【図１】第１の実施の形態のパルス生成回路の回路構成を示す回路図。
【図２】図１のパルス生成回路の回路動作を示すタイミングチャート。
【図３】第２の実施の形態のパルス生成回路の回路構成を示す回路図。
【図４】図３のパルス生成回路の回路動作を示すタイミングチャート。
【図５】第３の実施の形態のパルス生成回路の回路構成を示す回路図。
【図６】図５のパルス生成回路の回路動作を示すタイミングチャート。
【図７】第４の実施の形態のパルス生成回路の回路構成を示す回路図。
【図８】第５の実施の形態のパルス生成回路の回路構成を示す回路図。
【図９】第６の実施の形態のパルス生成回路の回路構成を示す回路図。
【図１０】第７の実施の形態のパルス生成回路の回路構成を示す回路図。
【図１１】第８の実施の形態のパルス生成回路の回路構成を示す回路図。
【符号の説明】
【０１６９】
１  パルス生成回路
１００  コンパレータ
１１０、１１５  抵抗
１２０  インバータ回路
１３０  ＰチャネルＭＯＳトランジスタ
１４０  ＮチャネルＭＯＳトランジスタ
１５０、１６０  スイッチ
１７０、１８０  コンデンサ
【図１】
2007215143.tif 000003
【図２】
2007215143.tif 000004
【図３】
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【図４】
2007215143.tif 000006
【図５】
2007215143.tif 000007
【図６】
2007215143.tif 000008
【図７】
2007215143.tif 000009
【図８】
2007215143.tif 000010
【図９】
2007215143.tif 000011
【図１０】
2007215143.tif 000012
【図１１】
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