(57)【要約】【課題】ＵＳＢ装置及びＵＳＢ装置を含むデータ処理システムを提供する。【解決手段】ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）装置は、ＵＳＢのデータラインを介してＵＳＢホストから信号を受信する受信器、及び制御信号に応答してデータラインにプルアップ抵抗を接続するプルアップ抵抗回路を含む。プルアップ抵抗回路はＵＳＢホストがＵＳＢ装置をリセットする時、前記信号の電圧レベルがスレッショルド電圧より低くなるようにプルアップ抵抗の抵抗値を調節する。【選択図】図１
2007193796.tif 000002
【特許請求の範囲】
【請求項１】
ＵＳＢを介してＵＳＢホストと接続されるＵＳＢ装置において、
前記ＵＳＢのデータラインを介して信号を受信する受信器と、
制御信号に応答して前記データラインにプルアップ抵抗を接続し、前記ＵＳＢホストが前記ＵＳＢ装置をリセットする時、前記信号の電圧レベルがスレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節するプルアップ抵抗回路を含むことを特徴とするＵＳＢ装置。
【請求項２】
前記プルアップ抵抗回路は、
前記ＵＳＢホストが前記ＵＳＢ装置をリセットしてから所定時間が経過した後、前記信号の電圧レベルが前記スレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節することを特徴とする請求項１に記載のＵＳＢ装置。
【請求項３】
前記プルアップ抵抗回路は、
一端が電源電圧と接続され、直列に順に接続された複数個のプルアップ抵抗と、
前記複数個のプルアップ抵抗の他端と前記データラインとの間に接続された第１スイッチと、
前記プルアップ抵抗それぞれに並列に接続された複数個の第２スイッチと、
前記制御信号に応答して前記第１スイッチ及び第２スイッチをオン／オフする制御回路とを含むことを特徴とする請求項２に記載のＵＳＢ装置。
【請求項４】
前記制御信号は、伝送速度を示す第１及び第２制御信号、前記ＵＳＢの前記データラインの状態を示すライン状態信号及びプルアップイネーブル信号を含むことを特徴とする請求項３に記載のＵＳＢ装置。
【請求項５】
前記第１スイッチは前記ＵＳＢ装置が前記ＵＳＢホストと接続されることが感知される時、活性化される前記プルアップイネーブル信号によって制御されることを特徴とする請求項４に記載のＵＳＢ装置。
【請求項６】
前記制御回路は、
前記プルアップイネーブル信号によってイネーブルされ、前記ライン状態信号がＳＥ０状態を示した後、所定時間が経過すれば、第１レベルのタイマ信号を出力するタイマと、
前記第１及び第２制御信号及び前記タイマ信号に応答してスイッチイネーブル信号を出力する論理ゲートと、
前記スイッチイネーブル信号によってイネーブルされ、前記検出信号が前記信号の電圧レベルが前記スレッショルド電圧より低くなるまで前記第２スイッチのオン／オフを所定の順に変更するスイッチ制御回路を含むことを特徴とする請求項４に記載のＵＳＢ装置。
【請求項７】
前記スイッチ制御回路は、前記ライン状態信号が前記ＳＥ０状態の終了を示す時、ディセーブルされることを特徴とする請求項６に記載のＵＳＢ装置。
【請求項８】
前記複数個のプルアップ抵抗それぞれは互いに異なる抵抗値を有することを特徴とする請求項６に記載のＵＳＢ装置。
【請求項９】
前記複数個のプルアップ抵抗の抵抗値の和は３０９０ｏｈｍを超過しないことを特徴とする請求項８に記載のＵＳＢ装置。
【請求項１０】
ＵＳＢを介してＵＳＢホストと接続されるＵＳＢ装置において、
前記ＵＳＢのデータラインを介して信号を受信する受信器と、
前記受信器から前記信号が入力され、制御信号を出力する機能回路ブロックと、
前記ＵＳＢの前記データラインを介して受信される前記信号の電圧レベルがスレッショルド電圧より低いか否かを検出し、検出信号を出力するスケルチ検出器と、
前記制御信号及び前記検出信号に応答して前記データラインにプルアップ抵抗を接続し、前記ＵＳＢホストが前記ＵＳＢ装置をリセットする時、前記信号の電圧レベルが前記スレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節するプルアップ抵抗回路を含むことを特徴とするＵＳＢ装置。
【請求項１１】
前記制御信号は、伝送速度を示す第１及び第２制御信号、前記ＵＳＢの前記データラインの状態を示すライン状態信号及びプルアップイネーブル信号を含むことを特徴とする請求項１０に記載のＵＳＢ装置。
【請求項１２】
前記プルアップ抵抗回路は、
一端が電源電圧と接続され、直列に順に接続された複数個のプルアップ抵抗と、
前記複数個のプルアップ調節抵抗の他端と前記データラインとの間に接続された第１スイッチと、
前記プルアップ抵抗それぞれに並列に接続された複数個の第２スイッチと、
前記プルアップイネーブル信号によってイネーブルされ、前記ライン状態信号がＳＥ０状態を示した後、所定時間が経過すれば、第１レベルのタイマ信号を出力するタイマと、
前記第１及び第２制御信号及び前記タイマ信号に応答してスイッチイネーブル信号を出力する論理ゲートと、
前記スイッチイネーブル信号によってイネーブルされ、前記検出信号が前記信号の電圧レベルが前記スレッショルド電圧より低くなるまで前記第２スイッチのオン／オフを所定の順に変更し、前記ライン状態信号が前記ＳＥ０状態の終了を示す時、ディセーブルされるスイッチ制御回路とを含むことを特徴とする請求項１１に記載のＵＳＢ装置。
【請求項１３】
前記第１スイッチは前記ＵＳＢ装置が前記ＵＳＢホストと接続されることが感知される時、活性化される前記プルアップイネーブル信号によって制御されることを特徴とする請求項１２に記載のＵＳＢ装置。
【請求項１４】
ホストと、
前記ホストとＵＳＢを介して接続されるＵＳＢ装置とを含み、
前記ＵＳＢ装置は、
前記ＵＳＢのデータラインを介して信号を受信する受信器と、
制御信号に応答して前記データラインにプルアップ抵抗を接続し、前記ＵＳＢホストが前記ＵＳＢ装置をリセットする時、前記信号の電圧レベルがスレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節するプルアップ抵抗回路とを含むことを特徴とするデータ処理システム。
【請求項１５】
ＵＳＢを介してＵＳＢホストと接続されるＵＳＢ装置の動作方法において、
前記ＵＳＢのデータラインの状態がＳＥ０状態であるか否かを判断する第１段階と、
前記データラインの状態がＳＥ０状態である時、前記データラインの電圧レベルがスレッショルド電圧より高いか否かを判断する第２段階と、
前記データラインの電圧レベルがスレッショルド電圧より高い時、前記データラインと接続されたプルアップ抵抗の抵抗値を変更する第３段階とを含むことを特徴とするＵＳＢ装置の動作方法。
【請求項１６】
前記第１段階は、
前記データラインの状態がＳＥ０状態に遷移した後、所定時間が経過した時、前記データラインの電圧レベルがスレッショルド電圧より高いか否かを判断する段階を含むことを特徴とする請求項１５に記載のＵＳＢ装置の動作方法。
【請求項１７】
前記所定時間は最小２μｓであることを特徴とする請求項１６に記載のＵＳＢ装置の動作方法。
【請求項１８】
前記データラインの状態が前記ＳＥ０状態からｃｈｉｒｐ‐Ｋ状態に移るまで前記第２段階及び前記第３段階は繰り返し実行されることを特徴とする請求項１５に記載のＵＳＢ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
最近、コンピュータ周辺装置のインターフェースとして広く用いられているＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）は、従来の並列バスとは異なりＰｎＰ（ｐｌｕｇ ａｎｄ ｐｌａｙ）、ＩＤの自動割り当て及びホットプラグ（ｈｏｔ ｐｌｕｇ）が可能である。さらに、ＵＳＢケーブルはたった４本のライン、すなわち、２本の信号ラインと電源ライン及び接地ラインのみを有する。従って、細密なケーブルと小さなコネクタを作るのが可能になって生産費を減少させることができ、さらに安価な周辺装置の開発が可能になる。
【背景技術】
【０００２】
“ＵＳＢ仕様書（ｓｐｅｃｉｆｉｃａｔｉｏｎ）ＲＥＶＩＳＩＯＮ ２.０（２０００年 ４月 ２７日）”によれば、高速動作モード（ｈｉｇｈ ｓｐｅｅｄ ｍｏｄｅ）は４８０Ｍｂ／ｓのデータ伝送を支援する。また、低速動作モード（ｌｏｗ ｓｐｅｅｄ ｍｏｄｅ）及びフルスピード動作モード（ｆｕｌｌ ｓｐｅｅｄ ｍｏｄｅ）はそれぞれ１.２５Ｍｂ／ｓと１２Ｍｂ／ｓのデータ伝送を支援する。
【０００３】
ＵＳＢホストとＵＳＢ装置とは前記動作モードのうちの一つの動作モードで動作し、このような動作モードはＵＳＢ装置がＵＳＢホストに接続される時、所定の初期化動作によって設定される。初期化動作以後、ＵＳＢホストとＵＳＢ装置との間の円滑なデータ通信のためには、初期化動作が正確に行われる必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は初期化動作を正確に実行することができるＵＳＢ装置を提供することにある。
【０００５】
本発明の他の目的は初期化動作を正確に実行することができるＵＳＢ装置の制御方法を提供することにある。
【０００６】
本発明の他の目的はＵＳＢホストとＵＳＢ装置との間の初期化動作を正確に実行することができるデータ処理システムを提供することにある。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための本発明の特徴によれば、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）を介してＵＳＢホストと接続されるＵＳＢ装置は、前記ＵＳＢのデータラインを介して信号を受信する受信器、及び制御信号に応答して前記データラインにプルアップ抵抗を接続し、前記ＵＳＢホストが前記ＵＳＢ装置をリセットする時、前記信号の電圧レベルがスレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節するプルアップ抵抗回路を含む。
【０００８】
前記プルアップ抵抗回路は、前記ＵＳＢホストが前記ＵＳＢ装置をリセットしてから所定時間が経過した後、前記信号の電圧レベルが前記スレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節する。
【０００９】
前記プルアップ抵抗回路は、プルアップ抵抗と、第１スイッチ、第２スイッチ及び制御回路を含む。前記プルアップ抵抗は一端が電源電圧と接続され、直列に順に接続される。前記第１スイッチは前記複数個のプルアップ抵抗の他端と前記データラインとの間に接続される。前記第２スイッチは前記プルアップ抵抗それぞれに並列に接続される。そして制御回路は前記制御信号に応答して前記第１スイッチ及び第２スイッチをオン／オフする。
【００１０】
前記第１スイッチは前記ＵＳＢ装置が前記ＵＳＢホストと接続されることが感知される時、活性化されるプルアップイネーブル信号によって制御される。
【００１１】
前記制御回路は、前記プルアップイネーブル信号によってイネーブルされ、前記ライン状態信号がＳＥ０状態を示した後、所定時間が経過すれば、第１レベルのタイマ信号を出力するタイマ、前記第１及び第２制御信号及び前記タイマ信号に応答してスイッチイネーブル信号を出力する論理ゲート、及び前記スイッチイネーブル信号によってイネーブルされ、前記検出信号が前記信号の電圧レベルが前記スレッショルド電圧より低くなるまで前記第２スイッチのオン／オフを所定の順に変更するスイッチ制御回路を含む。
【００１２】
本発明の他の特徴によれば、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）を介してＵＳＢホストと接続されるＵＳＢ装置は、前記ＵＳＢのデータラインを介して信号を受信する受信器と、前記受信器から前記信号を入力し、制御信号を出力する機能回路ブロックと、前記ＵＳＢの前記データラインを介して受信される前記信号の電圧レベルがスレッショルド電圧より低いか否かを検出し、検出信号を出力するスケルチ検出器、及び前記制御信号及び前記検出信号に応答して前記データラインにプルアップ抵抗を接続し、前記ＵＳＢホストが前記ＵＳＢ装置をリセットする時、前記信号の電圧レベルが前記スレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節するプルアップ抵抗回路を含む。
【００１３】
本発明の他の特徴によるデータ処理システムは、ホスト、及び前記ホストとＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）を介して接続されるＵＳＢ装置を含む。前記ＵＳＢ装置は、前記ＵＳＢのデータラインを介して信号を受信する受信器、及び制御信号に応答して前記データラインにプルアップ抵抗を接続し、前記ＵＳＢホストが前記ＵＳＢ装置をリセットする時、前記信号の電圧レベルがスレッショルド電圧より低くなるように前記プルアップ抵抗の抵抗値を調節するプルアップ抵抗回路を含む。
【発明の効果】
【００１４】
このような本発明によれば、多様な原因によってデータ信号の電圧レベルが変化する時、プルアップ抵抗の抵抗値の変更によってデータ信号の電圧レベル変化を補償することができる。そのため、ＵＳＢ装置がＵＳＢホストに接続される時、安定した初期化を実行することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の望ましい実施形態を添付の図面を参照して詳細に説明する。
【００１６】
図１は本発明の望ましい実施形態によるデータ処理システムを示す図である。
【００１７】
図１を参照すると、データ処理システム１００はＵＳＢホスト１０１そしてＵＳＢホスト１０１とＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ、１０２）を介して接続されたＵＳＢ装置１０３を含む。ＵＳＢ１０２は一対の差動信号であるデータ信号（ＤＰ、ＤＭ）を伝送するためのデータラインと電源電圧ＶＣＣ及び接地電圧ＧＮＤを伝達するための電源ライン（図示せず）とを含む。
【００１８】
ＵＳＢ装置１０３は送受信器１１０と、機能回路ブロック１２０とを含む。図１には送受信器１１０内の本発明の受信器能に係る回路構成のみを示したが、伝送のための回路構成をさらに含むことができる。送受信器１１０はプルアップ抵抗回路１１１、高速（ｈｉｇｈ ｓｐｅｅｄ、ＨＳ）受信器１１２、フルスピード（ｆｕｌｌ ｓｐｅｅｄ、ＦＳ）受信器１１３そしてスケルチ検出器（ｓｑｕｅｌｃｈ ｄｅｔｅｃｔｏｒ、１１４）を含む。機能回路ブロック１２０はＵＳＢ装置１０３がＵＳＢホスト１０１とデータ送受信を実行するのに必要な制御を実行するコントローラである。
【００１９】
高速受信器１１２は高速動作モードにおいてデータ信号を受信するために用いられ、フルスピード受信器１１３はフルスピード動作モードにおいてデータ信号を受信するために用いられる。受信器１１２を介して受信されたデータ信号ＤＩＮ＿Ｈ、ＤＩＮ＿Ｆは機能回路ブロック１２０に提供される。
【００２０】
スケルチ検出器１１４はデータラインを介して伝送されるデータ信号（ＤＰ、ＤＭ）がノイズであるか有効な信号であるかを感知する。すなわち、スケルチ検出器１１４はデータ信号（ＤＰ、ＤＭ）とスケルチスレッショルド電圧ＶＨＳＳＱとを比較し、比較結果に応じて検出信号ＳＱを出力する。例えば、スケルチ検出器１１４は伝送信号の大きさが１００ｍＶ以下の場合、出力端子にハイレベルの検出信号ＳＱを出力し、伝送信号が１５０ｍＶ以上の場合、出力端子にローレベルの検出信号ＳＱを出力する。この実施形態においてスケルチスレッショルド電圧ＶＨＳＳＱは最小値である１００ｍＶを意味する。スケルチ検出器１１４からの検出信号ＳＱは機能回路ブロック１２０に提供される。
【００２１】
機能回路ブロック１２０は受信器１１２、１１３からデータ信号ＤＩＮ＿Ｈ、ＤＩＮ＿Ｌが入力され、ＵＳＢ装置１０３がＵＳＢ１０２を介してＵＳＢホスト１０１と接続されたと判別されれば、制御信号を出力する。機能回路ブロック１２０から出力される制御信号は、ライン状態信号ＬＩＮＥ＿ＳＴＡＴＥ［１：０］、動作モードを示す第１制御信号ＴＥＲＭ＿ＳＥＬ及び第２制御信号ＸＣＶＲ＿ＳＥＬそしてプルアップイネーブル信号RPU_ENを含む。
【００２２】
プルアップ抵抗回路１１１は機能回路ブロック１２０からの制御信号ＬＩＮＥ＿ＳＴＡＴＥ、ＴＥＲＭ＿ＳＥＬ、ＳＣＶＲ＿ＳＥＬ、プルアップイネーブル信号ＲＰＵ＿ＥＮそして検出信号ＳＱに応答してデータ信号ＤＰが伝達されるデータラインに適切なプルアップ抵抗を接続する。
【００２３】
図１に示したプルアップ抵抗回路１１１の具体的な構成を図２に示した。図２を参照すると、プルアップ抵抗回路１１１はプルアップ抵抗ＲＰＵ１‐ＲＰＵｎ、スイッチＳＷ１‐ＳＷｎ、スイッチ制御回路２１０、ＡＮＤゲート２２０そしてタイマ２３０を含む。
【００２４】
プルアップ抵抗ＲＰＵ１‐ＲＰＵｎは直列に接続される。プルアップ抵抗ＲＰＵｎの一端は電源電圧ＶＣＣと接続され、プルアップ抵抗ＲＰＵ１の他端はスイッチＳＷ１の一端と接続される。スイッチＳＷ１の他端はデータ信号ＤＰを伝達するデータラインと接続される。スイッチＳＷ２‐ＳＷｎのそれぞれとプルアップ抵抗ＲＰＵ２‐ＲＰＵｎのそれぞれは互いに対応し、スイッチＳＷ２‐ＳＷｎのそれぞれは対応したプルアップ抵抗に並列に接続される。スイッチＳＷ２‐ＳＷｎのそれぞれはスイッチ制御回路２１０からのスイッチ制御信号ＳＷＣ２‐ＳＷＣｎのそれぞれによって制御される。スイッチＳＷ１は図１に示した機能回路ブロック１２０からのプルアップイネーブル信号ＲＰＵ＿ＥＮによって制御される。
【００２５】
タイマ２３０はプルアップイネーブル信号ＲＰＵ＿ＥＮが活性化される時、カウントをスタートし、カウント値が所定値（例えば、２ｍｓ）に到逹した時、ハイレベルのタイマ信号ＴＭを出力する。タイマ２３０はライン状態信号ＳＥ０がＳＥ０状態からｃｈｉｒｐ‐Ｋ状態に移る時、ローレベルのタイマ信号ＴＭを出力する。
【００２６】
ＡＮＤゲート２２０はタイマ２３０からのタイマ信号ＴＭそして機能回路ブロック１２０から第１及び第２制御信号ＴＥＲＭ＿ＳＥＬ、ＳＣＶＲ＿ＳＥＬが入力され、スイッチイネーブル信号ＳＷ＿ＥＮを出力する。
【００２７】
スイッチ制御回路２１０はスイッチイネーブル信号ＳＷ＿ＥＮがハイレベルであれば、スイッチＳＷ２‐ＳＷｎがすべてオンになるようにスイッチ制御信号ＳＷＣ２‐ＳＷＣｎを出力する。その後、ライン状態信号ＬＩＮＥ＿ＳＴＡＴＥ［１：０］がＳＥ０状態を示せば、検出信号ＳＱに応じてプルアップ抵抗ＲＰＵ２‐ＲＰＵｎのうちの一部がデータ信号ＤＰを伝達するデータラインと接続されるようにスイッチ制御信号ＳＷＣ２‐ＳＷＣｎを出力する。
【００２８】
このような構成を有するプルアップ抵抗回路１１１はライン状態信号ＬＩＮＥ＿ＳＴＡＴＥがＳＥ０状態を示す間、データ信号ＤＰ、ＤＭがスレッショルド電圧ＶＨＳＳＱより高い時、電源電圧ＶＣＣとデータ信号ＤＰを伝達するデータラインの間に接続されるプルアップ抵抗の数を調節してデータラインのプルアップ抵抗値を変更する。
【００２９】
続いて、図３及び図４に示したタイミング図を参照して図２に示したプルアップ抵抗回路１１１の具体的な動作を説明する。
【００３０】
図３及び図４は図２に示したプルアップ抵抗回路１１１において使用される信号のタイミング図である。まず、図３を参照すると、第１区間Ｔ１においてＵＳＢ装置１０３がＵＳＢ１０２を介してＵＳＢホスト１０１に接続されれば、ＵＳＢ装置１０３内のプルアップ抵抗によってデータ信号ＤＰの電圧レベルが上昇する。受信器１１２、１１３を介してデータ信号ＤＩＮ＿Ｈ、ＤＩＮ＿Ｆが入力された機能回路ブロック１２０は第１及び第２制御信号ＴＥＲＭ＿ＳＥＬ、ＸＣＶＲ＿ＳＥＬをハイレベルに出力し、ライン状態信号ＬＩＮＥ＿ＳＴＡＴＥ［１：０］がＪ状態を示すように制御する。
【００３１】
第２区間Ｔ２において、ＵＳＢホスト１０１はデータ信号ＤＰ、ＤＭをすべてローレベルに駆動してＵＳＢ装置１０３をリセットする。すなわち、図２においてＳＥ０状態はリセット状態を意味する。
【００３２】
第３区間Ｔ３において、ライン状態をＳＥ０として認識した機能回路ブロック１２０は第２制御信号ＳＣＶＲ＿ＳＥＬを高速動作モードを示すローレベルに変更してＣｈｉｒｐ‐Ｋを駆動する。
【００３３】
第４区間Ｔ４において、機能回路ブロック１２０はＵＳＢホスト１０１からのＣｈｉｒｐ‐ＫＪを待つ。
【００３４】
図３に示したタイミング図の第２区間Ｔ２において、第１及び第２制御信号ＴＥＲＭ＿ＳＥＬ、ＳＣＶＲ＿ＳＥＬがすべてハイレベルであるため、データ信号ＤＰの電圧レベルが ８００ｍＶの以下であれば、機能回路ブロック１２０はライン状態をＳＥ０状態に認識するに問題がない。しかし、第４区間Ｔ４において、第１及び第２制御信号ＴＥＲＭ＿ＳＥＬ、ＳＣＶＲ＿ＳＥＬがそれぞれハイレベル及びローレベルで高速動作モードを示すため、データ信号ＤＰ／ＤＭがスケルチスレッショルド電圧ＶＨＳＳＱより高ければ、ライン状態をＳＥ０状態の代りにＪ状態に認識することができる。
【００３５】
第４区間においてデータ信号ＤＰの電圧は数１のとおりである。
【００３６】
【数１】
2007193796.tif 000003
【００３７】
数式１において分かるように、データ信号ＤＰの電圧はＵＳＢ装置１０３のプルアップ抵抗だけでなく、ホスト終端（ｔｅｒｍｉｎａｔｉｏｎ）抵抗によっても変化する。高速ＨＳ動作モードであるＵＳＢホスト１０１のホスト終端抵抗は４５Ω±１０％であり、フルスピードＦＳ動作モードであるＵＳＢホスト１０１のホスト終端抵抗は２８〜４４Ωである。
【００３８】
このようにホスト終端抵抗の値の許容範囲が広くてデータ信号ＤＰの電圧範囲が広い。例えば、電源電圧ＶＣＣが３.３Vであり、プルアップ抵抗が１.５ｋΩ、そしてＵＳＢホスト１０１が高速動作モードである時、データ信号DPの電圧は８６.７６ｍＶないし１０５.４２ｍＶである。また、電源電圧ＶＣＣが３．３Ｖであり、プルアップ抵抗が１．５ｋΩ、そしてＵＳＢホスト１０１がプルスピード動作モードである時、データ信号ＤＰの電圧は６０．７４ｍＶないし９４．０４ｍＶである。すなわち、データ信号ＤＰの電圧がスケルチスレッショルド電圧ＶＨＳＳＱである１００ｍＶより高いことがある。このような場合、機能回路ブロック１２０は第４区間Ｔ４において、ライン状態をＳＥ０状態ではない他の状態と認識することがある。これはＵＳＢホスト１０１とＵＳＢ装置１０３の円滑な初期化及び正常的なデータ通信を不可能にする主な原因になる。
【００３９】
図４は本発明の実施形態によるプルアップ抵抗回路１１１からプルアップ抵抗調整の時に用いられる信号のタイミング図である。図４を参照すると、“ＵＳＢ仕様書（ｓｐｅｃｉｆｉｃａｔｉｏｎ）ＲＥＶＩＳＩＯＮ２．０（２０００年４月２７日）”は第２区間Ｔ２を２．５μｓ〜６ｍｓに規定している。すなわち、ＵＳＢ装置１０３が２．５μｓの間にＳＥ０状態を検出し、６ｍｓ以内にＣｈｉｒｐ‐Ｋを生成すれば良い。この時、ＵＳＢ装置１０３の第１及び第２制御信号ＴＥＲＭ＿ＳＥＬ、ＸＣＶＲ＿ＳＥＬはすべてハイレベル、すなわち、フルスピードを示すため、機能回路ブロック１２０はライン状態の判断の時、スケルチ検出器１１４からの検出信号ＳＱを参照しない。そのため、機能回路ブロック１２０はライン状態をＳＥ０状態の代わりにＪ状態に認識する場合はない。
【００４０】
本発明のＵＳＢ装置１０３は、第２区間Ｔ２のスタートから２．５μｓの以後のデータ信号ＤＰの電圧レベルがスケルチスレッショルド電圧ＶＨＳＳＱより高いと検出されれば、データ信号ＤＰと接続されたプルアップ抵抗の抵抗値を調整してデータ信号ＤＰの電圧レベルがスケルチスレッショルド電圧ＶＨＳＳＱより低くなるように制御する。第２区間Ｔ２でデータ信号ＤＰと接続されたプルアップ抵抗の抵抗値が調節されたので、第４区間Ｔ４でデータ信号ＤＰの電圧レベルがスケルチスレッショルド電圧ＶＨＳＳＱより高い場合は発生しない。そのため、高速動作モード検出のためのハンドシェークプロトコル（ｈａｎｄｓｈａｋｅ ｐｒｏｔｏｃｏｌ）の失敗の可能性が減少する。
【００４１】
図５は本発明の望ましい実施形態によるＵＳＢ装置の制御手順を示すフローチャートである。図２、図４及び図５を参照すると、第１区間Ｔ１においてＵＳＢ装置１０３がＵＳＢホスト１０１に接続されれば、ＵＳＢ装置１０３の内のプルアップ抵抗によってデータ信号ＤＰの電圧レベルが上昇する。機能回路ブロック１２０は受信器１１２、１１３から入力される信号ＤＩＮ＿Ｈ、ＤＩＮ＿ＦからＵＳＢ装置１０３がＵＳＢホスト１０１に接続されたと判断し、ライン状態信号ＬＩＮＥ＿ＳＴＡＴＥ［１：０］をＪ状態に設定する（段階５００）。
【００４２】
第２区間ＳＥ０においてプルアップイネーブル信号ＲＰＵ＿ＥＮが活性化されれば（段階５１０）、スイッチＳＷ１はターンオンされ、タイマ２３０は動作を開始する。タイマ２３０は内部タイマ値が２μＳ経過した時、ハイレベルのタイマ信号ＴＭを出力する（段階５２０）。第１及び第２制御信号ＴＥＲＭ＿ＳＥＬ、ＸＣＶＲ＿ＳＥＬがすべてハイレベルであり、タイマ信号ＴＭがハイレベルである時、ＡＮＤゲート２２０はハイレベルのスイッチイネーブル信号ＳＷ＿ＥＮを出力する。
【００４３】
スイッチ制御回路２１０はライン状態信号ＬＩＮＥ＿ＳＴＡＴＥ［１：０］がＪ状態からＳＥ０状態に変化される時、スイッチＳＷ２‐ＳＷｎをすべてオンさせて電源電圧ＶＣＣがプルアップ抵抗ＲＰＵｎ‐ＲＰＵ２を通じず、スイッチＳＷｎ‐ＳＷ２を通じてプルアップ抵抗ＲＰＵ１の一端に印加されるようにする。
【００４４】
続いて、ＡＮＤゲート２２０からのスイッチイネーブル信号ＳＷ＿ＥＮがハイレベルになれば、スイッチ制御回路２１０はスケルチ検出器１１４からの検出信号ＳＱに応答して動作する（段階５３０）。すなわち、検出信号ＳＱがハイレベルであれば、電源電圧ＶＣＣとデータ信号ＤＰとの間のプルアップ抵抗値が変更されるようにスイッチ制御信号ＳＷ２‐ＳＷｎを出力する（段階５４０）。例えば、抵抗ＲＰＵ１の抵抗値は１．５ｋΩであり、抵抗ＲＰＵ２‐ＲＰＵｎの抵抗値は１００〜５００Ωである。抵抗ＲＰＵ２‐ＲＰＵｎの抵抗値は互いに異なるように設定することができる。または、互いに同一に設定することができる。ただ、スイッチＳＷ１がオンされ、スイッチＳＷ２‐ＳＷｎがすべてオフされた時、プルアップ抵抗ＲＰＵ１‐ＲＰＵｎの抵抗値の和が３０９０Ωを超過しないようにプルアップ抵抗ＲＰＵ１‐ＲＰＵｎの抵抗値を設定すべきである。
【００４５】
例えば、抵抗ＲＰＵ２‐ＲＰＵｎの抵抗値が抵抗ＲＰＵ２から抵抗ＲＰＵｎの順に大きい場合、スイッチ制御回路２１０の動作は次のとおりである。スイッチＳＷ２‐ＳＷｎがすべてオン状態で検出信号ＳＱがハイレベルであれば、スイッチ制御回路２１０はスイッチＳＷ２のみをオフし、残りのスイッチＳＷ３‐ＳＷｎをオンする。そのため、データ信号ＤＰに接続される抵抗値はプルアップ抵抗ＲＰＵ１、ＲＰＵ２の抵抗値の和である。また、スイッチＳＷ２がオフ状態であり、スイッチＳＷＣ３‐ＳＷＣｎがオン状態で検出信号ＳＱがハイレベルであれば、スイッチ制御回路２１０はスイッチＳＷ３のみをオフし、残りのスイッチＳＷ２、ＳＷ４‐ＳＷｎをオンする。そのため、データ信号ＤＰに接続される抵抗値はプルアップ抵抗ＲＰＵ１、ＲＰＵ３の抵抗値の和である。このような方法によってデータ信号ＤＰに接続される抵抗値を変更することができる。また、オフされるスイッチＳＷ２‐ＳＷｎの数を二つまたはそれ以上にすることによって、抵抗ＲＰＵ２‐ＲＰＵｎの抵抗値の組み合わせによってデータ信号ＤＰに接続されるプルアップ抵抗の抵抗値を変更することができる。
【００４６】
スイッチ制御回路２１０は検出信号ＳＱがハイレベルになれば、スイッチ制御信号ＳＷＣ２‐ＳＷＣｎの状態を固定し、プルアップ抵抗の変更動作を終了する。
【００４７】
第２区間Ｔ２においてデータ信号ＤＰはプルアップ抵抗値の変更によってスケルチスレッショルド電圧ＶＨＳＳＱより低くなったので、第４区間Ｔ４においてデータ信号ＤＰはスケルチスレッショルド電圧ＶＨＳＳＱより低い。そのため、第２制御信号ＸＣＶＲ＿ＳＥＬがローレベルに低くなって高速動作モードに設定されても、機能回路ブロック１２０がライン状態をＳＥ０状態の代りにＪに認識する場合は発生しない。
【００４８】
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されないことはよく理解されるであろう。従って、請求範囲はそのような変形例及びその類似の構成全てを含むことができる限り、幅広く解釈すべきである。
【図面の簡単な説明】
【００４９】
【図１】本発明の望ましい実施形態によるデータ処理システムを示す図である。
【図２】図１に示したプルアップ抵抗の具体的な構成を示す図である。
【図３】図２に示したプルアップ抵抗回路で用いられる信号のタイミング図である。
【図４】図２に示したプルアップ抵抗回路で用いられる信号のタイミング図である。
【図５】本発明の望ましい実施形態によるＵＳＢ装置の制御手続きを示すフローチャートである。
【符号の説明】
【００５０】
１００  データ処理システム
１０１  ＵＳＢホスト
１０２  ＵＳＢ
１０３  ＵＳＢ装置
１１０  送受信器
１１１  プルアップ抵抗回路
１１２  高速受信器
１１３  フルスピード受信器
１１４  スケルチ検出器
１２０  機能回路ブロック
２１０  スイッチ制御回路
２２０  ＡＮＤゲート
２３０  タイマ
ＲＰＵ１‐ＲＰＵｎ  プルアップ抵抗
ＳＷ１‐ＳＷｎ  スイッチ
【図１】
2007193796.tif 000004
【図２】
2007193796.tif 000005
【図３】
2007193796.tif 000006
【図４】
2007193796.tif 000007
【図５】
2007193796.tif 000008