(57)【要約】【課題】駆動回路が異常停止した場合にも画素電極の残留電荷を減少させ、液晶の劣化を防止でき、低電圧駆動可能な液晶表示装置を実現する。【解決手段】画素に設ける電界効果トランジスタをゲート端子にオフ信号が印加されてない状態でオンとなるディプレッションモードとする。また画素部に基板電圧を供給する基板電圧供給線を設け、画素部に設けたスルーホールを介して基板電圧を供給し、入力信号に対して最適なしきい値を制御する。表示領域周辺部には映像信号線と基板電圧供給線とが交差するよう配線を設ける。【選択図】        図２
2007011095.tif 000002
【特許請求の範囲】
【請求項１】
第1の基板と、第２の基板と、
上記第１の基板と第２の基板とに挟まれた液晶組成物と、
上記第１の基板に設けられた複数の画素部と、
該画素部に設けられた画素電極と、
上記画素部に設けられ上記画素電極に接続したスイッチング素子と、
該スイッチング素子の制御端子に接続する走査信号線と、
該走査信号線に走査信号を供給する走査信号回路と、
上記画素部に映像信号を供給する映像信号回路と、
上記映像信号回路からスイッチング素子の入力端子とを接続する映像信号線とを有し、
上記スイッチング素子は制御端子にオフ信号が印加されない場合に、上記画素電極と上記映像信号線とを導通状態とし、
上記画素部には上記第１の基板に基板電圧を供給するコンタクトホールを有することを特徴とする液晶表示装置。
【請求項２】
上記第１の基板はシリコン基板で、上記コンタクトホールはシリコン基板に不純物を注入した不純物領域の上に形成されたものであることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
第1の基板と、第２の基板と、
上記第１の基板と第２の基板とに挟まれた液晶組成物と、
上記第１の基板に設けられた表示領域と、
上記表示領域にマトリクス状に設けられた複数の画素領域と、
上記画素領域に設けられた画素電極と、
上記画素電極に映像信号を供給するスイッチング素子と、
上記スイッチング素子に映像信号を供給する映像信号線と、
上記スイッチング素子を制御する走査信号を供給する走査信号線と、
上記映像信号線に映像信号を出力する映像信号回路と、
上記走査信号線に走査信号を出力する走査信号回路と、
上記映像信号線と同層で、上記表示領域の周囲に設けられ、上記第１の基板に基板電圧を供給する第１の基板電圧供給線と、
上記映像信号線と同層で、上記映像信号線と並列に形成され、上記画素領域の上記第１の基板に基板電圧を供給する第２の基板電圧供給線と、
上記スイッチング素子は、上記走査信号回路からの出力信号が停止した場合に、上記画素電極と上記映像信号線とを導通状態とし、
上記映像信号回路と上記映像信号線とを電気的に接続し、上記第１の基板電圧供給線と交差する接続線を有することを特徴とする液晶表示装置。
【請求項４】
上記第２の基板電圧供給線は上記画素領域に設けられたコンタクトホールを介して上記画素領域の上記第１の基板に基板電圧を供給することを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
上記第１の基板はシリコン基板で、上記基板電圧はシリコン基板に不純物を注入した不純物領域を介して供給されることを特徴とする請求項３に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係わり、特に半導体基板上に駆動回路と反射電極とが設けられる反射型液晶表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器等の表示端末用に広く普及している。この液晶表示装置は、基本的には少なくとも一方が透明な基板（例えばガラス板やプラスチック基板等）からなる一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持して所謂液晶パネル（液晶表示素子または液晶セルとも言う）を構成する。
【０００３】
この液晶パネルは、画素形成用の各種電極に選択的に電圧を印加して所定画素部分の液晶組成物を構成する液晶分子の配向方向を変化させて画像を表示する。液晶パネルの中で画素がマトリックス状に配置され、表示部を形成したものが知られている。画素がマトリックス状に配置された液晶パネルは、単純マトリックス方式とアクティブマトリックス方式との２つの方式に大きく分類されている。単純マトリクス方式は、一対の絶縁基板のそれぞれに形成した交差する２本のストライプ状電極の交差点で画素を形成する。また、アクティブマトリクス方式は画素電極と画素選択用のアクティブ素子（例えば、薄膜トランジスタ）を有し、このアクティブ素子を選択することにより、当該アクティブ素子に接続した画素電極と該画素電極に対向する基準電極とで画素を形成する。
【０００４】
アクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。一般に、アクティブマトリクス型液晶表示装置は、一方の基板に形成した電極と他方の基板に形成した電極との間に液晶層の配向方向を変えるための電界を印加する、所謂縦電界方式を採用している。また、液晶層に印加する電界の方向を基板面とほぼ平行な方向とする、所謂横電界方式（ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式とも言う）の液晶表示装置が実用化されている。
【０００５】
一方、液晶表示装置を用いる表示装置として、液晶プロジェクタが実用化されている。液晶プロジェクタは光源からの照明光を液晶パネルに照射し、液晶パネルの画像をスクリーンに投写するものである。液晶プロジェクタに用いられる液晶パネルには反射型と透過型とがあるが、前述したアクティブマトリクス型液晶表示装置を用いた透過型の液晶プロジェクタが普及している。他方、液晶パネルを反射型とした場合には、画素電極を反射面とし、画素電極の下部に配線等の構成を形成することで、表示部のほぼ全域を有効な反射面とすることができ、液晶パネルの小型化、高精細化、高輝度化において、透過型に比較して有利であるため、反射型の液晶プロジェクタ量産化のために開発が進められている。
【０００６】
また、液晶プロジェクタ用のアクティブマトリクス型液晶表示装置として、小型でかつ、高精細な液晶表示装置を実現できることから、画素電極を形成した基板上に、画素電極を駆動する駆動回路をも形成する所謂駆動回路一体型液晶表示装置が知られている。
【０００７】
さらには、駆動回路一体型液晶表示装置において、画素電極及び、画素用スイッチング素子、駆動回路等を絶縁基板ではなく、半導体基板上に形成した反射型液晶表示装置（Liquid  Crystal  on  Silicon、以下ＬＣＯＳとも呼ぶ）が知られている。
【０００８】
ＬＣＯＳを用いた液晶表示装置については、例えば下記「特許文献１」などにより提案されている。また、ＬＣＯＳの駆動方法については、下記「特許文献２」などにより提案されている。
【０００９】
【特許文献１】ＵＳＰ６，７８４，９５６号
【特許文献２】特開２００３−３４４８２４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
現在、ＬＣＯＳはリアプロジェクションＴＶの表示素子として注目されている。ＬＣＯＳを汎用品であるＴＶ用途に用いる場合には、不測の使用方法に対しても正常な動作が求められている。例えば突然の電源遮断等にも対応可能である事が要求される。
【００１１】
液晶表示装置では、液晶に直流電圧が印加されると劣化が起こるため、動作時は交流駆動が行われ、駆動停止時には画素電極に電荷が残らないように、液晶表示装置を駆動している。そのため、各駆動回路にて電源を落とす順番と時間を厳密に制御し、画素電極に残る電荷（以下残留電荷と呼ぶ）を低減している。
【００１２】
しかしながら、突然の電源遮断時には、電源を停止するシーケンスが実行できず、残留電荷が発生して液晶が劣化することになる。また、残留電荷を低減するために厳密に電源停止シーケンスを制御することは困難であった。
【００１３】
本発明は前記従来技術の問題点を解決するためになされたものであり、本発明は液晶表示装置において、残留電荷を低減する構成を提供し、さらには厳密に電源停止シーケンスを制御することなく、残留電荷の低減を可能とする技術を提供することにある。
【００１４】
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
液晶表示装置の画素用スイッチング素子に、ディプレッションモードの電界効果トランジスタを用い、電源オフ時に画素電極と信号線との間が電気的に導通状態となるようにした。
【００１７】
また、基板電圧を画素部に供給するように基板電圧供給線を設け、通常動作時には入力映像信号の振幅範囲で、トランジスタが走査信号により充分にオン・オフするようにした。
【発明の効果】
【００１８】
本発明によれば、駆動回路が異常停止した場合にも画素電極の残留電荷を減少させ、液晶の劣化を防止でき、低電圧駆動可能な液晶表示装置を実現する。
【発明を実施するための最良の形態】
【００１９】
液晶表示装置の画素用スイッチング素子に、ディプレッションモードの電界効果トランジスタを用い、電源オフ時に画素電極と信号線との間が電気的に導通状態となるようにした。
【００２０】
また、基板電圧を画素部に供給するように基板電圧供給線を設け、通常動作時には入力映像信号の振幅範囲で、トランジスタが走査信号により充分にオン・オフするようにした。
【００２１】
また、基板電圧供給線と映像信号線とを同一層で形成する場合には、表示領域周辺部で基板電圧供給線と映像信号線とが交差するよう配線を設けた。
【実施例１】
【００２２】
以下、本発明の実施例について図面を参照して説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２３】
図１は、本発明の実施例である液晶表示装置の概略構成を示すブロック図である。
【００２４】
本実施例の液晶表示装置は、液晶パネル（液晶表示素子）１００と、表示制御装置１１１とで構成される。液晶パネル１００は、マトリックス状に画素部１０１が設けられた表示部１１０（表示領域とも呼ぶ）と、水平駆動回路（映像信号線駆動回路）１２０と、垂直駆動回路（走査信号線駆動回路）１３０と、画素電位制御回路１３５と、補助回路１４５から構成される。また、表示部１１０と水平駆動回路１２０と垂直駆動回路１３０と画素電位制御回路１３５と補助回路１４５とは同一基板上に設けられている。
【００２５】
表示制御装置１１１は外部から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号等の制御信号を基に、水平駆動回路１２０および、垂直駆動回路１３０、画素電位制御回路１３５を制御する。また、表示制御装置１１１は液晶パネルに表示すべき表示信号を水平駆動回路１２０に供給する。１３１は表示制御装置１１１から出力する制御信号線であり、１３２は表示信号線である。
【００２６】
水平駆動回路１２０からは垂直方向（図中Ｙ方向）に、複数本の映像信号線（ドレイン信号線または垂直信号線ともいう）１０３が延びており、また複数本の映像信号線１０３は水平方向（Ｘ方向）に並んで設けられている。垂直駆動回路１３０からは水平方向（Ｘ方向）に複数本の走査信号線（ゲート信号線または水平信号線ともいう）１０２が延びており、また複数本の走査信号線１０２は垂直方向（Ｙ方向）に並んで設けられている。画素電位制御回路１３５からは水平方向（Ｘ方向）に複数本の画素電位制御線１３６が延びており、また複数本の画素電位制御線１３６は垂直方向（Ｙ方向）に並んで設けられている。さらに、水平駆動回路１２０からは、垂直方向に複数本の基板電圧供給線１０６が映像信号線１０３に並行して設けられている。この基板電圧供給線１０６により画素部１０１が設けられた半導体基板に基板電圧が供給される。なお、基板電圧の詳細については後述する。
【００２７】
画素部１０１は模式的に正方形で示したが、隣合う２本の走査信号線１０２と隣合う２本の映像信号線１０３とに囲まれ、画素電極が設けられた領域を示している。図１は、同一の構成からなる画素部１０１がマトリクス状に形成され、表示する像の画素を構成することをわかり易く示したものである。画素電極と対向電極と両電極に挟まれて液晶層が設けられており（図示せず）、画素電極と対向電極の間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化することを利用して表示が行われる。
【００２８】
表示部１１０の垂直駆動回路１３０とは反対側の辺部には、補助回路１４５が設けられている。垂直駆動回路１３０から出力した走査信号線１０２は補助回路１４５にも接続している。
【００２９】
水平駆動回路１２０は、水平シフトレジスタ１２１と、電圧選択回路１２３とから構成される。表示制御装置１１１から制御信号線１３１や表示信号線１３２が水平シフトレジスタ１２１と電圧選択回路１２３とに接続され、制御信号や表示信号が送信されている。なお、表示信号はアナログ信号の場合もデジタル信号の場合も利用可能である。また各回路の電源電圧線については表示を省略したが、必要な電圧が供給されているものとする。
【００３０】
表示制御装置１１１は、外部から垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、制御信号線１３１を介して垂直駆動回路１３０にスタートパルスを出力する。次に、表示制御装置１１１は水平同期信号に基づいて、１水平走査時間（以下１ｈと示す）毎に、走査信号線１０２を順次選択するようにシフトクロックを垂直駆動回路１３０に出力する。垂直駆動回路１３０は、シフトクロックに従い走査信号線１０２を選択し、走査信号線１０２に走査信号を出力する。すなわち、垂直駆動回路１３０は図１中上から順番に１水平走査時間１ｈの間、走査信号線１０２を選択する信号を出力する。
【００３１】
また、表示制御装置１１１は、ディスプレイタイミング信号が入力されると、これを表示開始と判断し、表示信号を水平駆動回路１２０に出力する。表示制御装置１１１から表示信号は順次出力されるが、水平シフトレジスタ１２１は表示制御装置１１１から送られてくるシフトクロックに従いタイミング信号を出力する。タイミング信号は、電圧選択回路１２３が各映像信号線１０２に出力すべき表示信号を取り込むタイミングを示している。
【００３２】
表示信号がアナログ信号である場合は、電圧選択回路１２３はタイミング信号に従いアナログ信号の中から一定の電圧を表示信号（階調電圧）として取り込み、該取り込んだ階調電圧を映像信号として映像信号線１０３に出力する。表示信号がデジタル信号の場合には、電圧選択回路１２３はタイミング信号に従い表示信号を取り込み、表示信号（デジタルデータ）を元に階調電圧を選択（デコード）して映像信号線１０３に出力する。映像信号線１０３に出力された階調電圧は、映像信号として垂直駆動回路１３０からの走査信号が出力されるタイミングに従い画素部１０１の画素電極に書き込まれる。
【００３３】
前述したように、液晶表示装置では液晶組成物の劣化を防止するため、対向電極に対する画素電極の極性が反転するような交流駆動が行われている。そのため、映像信号として出力する電圧は、一定周期で対向電極の電圧に対して反転した信号が供給される。本願明細書では、画素部に書き込まれた信号を画素電位制御信号により極性を反転させて、交流駆動を行う方法を用いた場合を説明する。
【００３４】
画素電位制御回路１３５は、表示制御装置１１１からの制御信号にもとづき、画素電極に書き込まれた映像信号の電圧を制御する。映像信号線１０３から画素電極に書き込まれた階調電圧は、対向電極の基準電圧に対してある電位差を有している。画素電位制御回路１３５は画素部１０１に制御信号を供給して画素電極と対向電極との間の電位差を変化させる。なお、画素電位制御回路１３５については後で詳述する。
【００３５】
補助回路１４５は、その出力が走査信号線１０２に接続しており、走査信号線１０２が特定の電圧となるように動作する。前述したように、走査信号線１０２には垂直駆動回路１３０から走査信号が出力しているが、補助回路１４５は垂直駆動回路１３０の出力を補助し、配線抵抗により走査信号線１０２に生じる、走査信号の差（波形なまり）を解消するよう働く回路である。垂直駆動回路１３０からの出力が高電圧の場合に補助する場合では、プルアップ回路となるが、低電圧の場合に補助する場合では、プルダウン回路となる。なお、補助回路１４５についても後で詳述する。
【００３６】
なお、本願発明は低電圧化の目的で画素電位制御回路１３５を用いた液晶表示装置に適用して有効であり、また、波形なまりの低減という目的で補助回路１４５を用いた液晶表示装置に適用して有効であるが、本願発明の実施例は画素電位制御回路１３５及び補助回路１４５を有する液晶表示装置に限られるものではない。
【００３７】
次に、残留電荷について説明する。残留電荷防止の方法として、液晶表示装置の駆動を停止する場合には、走査信号線１０２に画素電極と映像信号線１０３とを導通させる走査信号を供給し、画素電極と映像信号１０３とを導通状態とし、画素電極の電荷を映像信号線１０３に移動させた後、各駆動回路の動作を停止させて、画素電極の残留電荷を減少させている。この時、理想的には、映像信号線１０３、画素電極、対向電極共に接地電位とすることができれば、残留電荷による液晶の劣化は低減可能である。しかしながら、ＴＶ等の汎用品では、走査信号線１０２に走査信号を供給する機会もなく駆動回路が停止する事態が発生する可能性が増加するため、電源オフ時の制御方法とは異なる新たな対応が要求されている。
【００３８】
次に図２を用いて、本発明の１実施例である液晶パネル１００の画素部１０１について説明する。図２は画素部１０１の等価回路を示す回路図である。画素部１０１は表示部１１０の隣接する２本の走査信号線１０２と、隣接する２本の映像信号線１０３との交差領域（４本の信号線で囲まれた領域）に設けられ、表示部１１０内にマトリックス状に配置される。また、映像信号線１０３に並行して基板電圧供給線１０６が設けられている。
【００３９】
図２では図を簡略化するため１つの画素部だけを示している。各画素部１０１は、アクティブ素子３０（画素部のスイッチング素子とも呼ぶ）と画素電極１０９を有している。また、画素電極１０９には画素容量１１５が接続されている。画素容量１１５の一方の電極は画素電極１０９に接続され、他方の電極は画素電位制御線１３６に接続されている。さらに画素電位制御線１３６は画素電位制御回路１３５に接続されている。
【００４０】
本実施例では、アクティブ素子３０は制御端子にオフ信号が印加されていない状態では、導通状態（オン）となる素子である。例えば、チャネル領域に不純物が注入された、ディプレッション（Depletion）モードの電界効果トランジスタ（以下ＭＩＳトランジスタまたは、ＭＩＳとも呼ぶ）を用いることができる。図２においては、アクティブ素子３０をｐ型トランジスタで示しているが、ｎ型トランジスタとすることも可能である。
【００４１】
前述したように、走査信号線１０２には垂直駆動回路１３０から走査信号が出力している。この走査信号によりアクティブ素子３０のオン・オフが制御される。映像信号線１０３には映像信号として階調電圧が供給されており、アクティブ素子３０がオンになると、映像信号線１０３から画素電極１０９に階調電圧が供給される。画素電極１０９に対向するように対向電極１０７（コモン電極）が配置されており、画素電極１０９と対向電極１０７との間には液晶層（図示せず）が設けられており、液晶層に電界が印加される。
【００４２】
なお、図２に示す回路図上では画素電極１０９と対向電極１０７との間は等価的に液晶容量１０８が接続されているように表示した。画素電極１０９と対向電極１０７との間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化し、偏光素子と組合わせることで、各画素の光の透過率（反射率）を変化させることが可能となる。画像に階調を持たせるには、光の透過率に対応して画素電極に電圧（階調電圧）を印加する。
【００４３】
前述したように、アクティブ素子３０にはディプレッションモードのＭＩＳトランジスタを用いるため、ゲート端子にオフ信号が供給されていない場合には、アクティブ素子３０は導通状態となる。そのため、駆動回路が停止した場合には、画素電極１０９と映像信号線１０３との間が電気的に導通状態となる。よって、液晶表示装置の電源オフ時には、画素電極１０９の電荷は映像信号線１０３へ移動し、画素電極１０９に残留する電荷の量を低減することができる。
【００４４】
ただし、アクティブ素子３０をディプレッションモードのＭＩＳトランジスタとし、ＭＩＳトランジスタのしきい値を変動させると、入力映像信号の振幅によっては、走査信号でアクティブ素子３０を充分にオン状態、オフ状態とすることができないという問題が生じる。
【００４５】
図３にしきい値を変化させた場合のｐ型ＭＩＳトランジスタのオン抵抗値と入力信号電圧との関係を示す。図３（ａ）は測定に用いた回路図を示し、図３（ｂ）に測定結果を示す。ＭＩＳトランジスタ２８０のゲート端子２８１には、オン信号として０Ｖを印加する。ドレイン２８２にはソース２８３より０．１Ｖ高くなるように電圧Ｖｄｓが印加されている。入力信号Ｖｉｎは０Ｖから８Ｖの範囲で変動する。なお、基板電圧はＶｂｂ＝８Ｖを印加している。
【００４６】
測定は入力信号電圧を変化させ、ドレイン２８２に流れ込む電流Ｉｍを測定し、オン抵抗Ｒonは、ソース−ドレイン間の電圧Ｖｄｓと電流Ｉｍから計算してもとめた。
【００４７】
図３（ｂ）において、波形２８５は不純物の打ち込みにより、波形２８６に対してしきい値を低くしたＭＩＳトランジスタのオン抵抗Ｒonを示す。波形２８５では入力信号が２Ｖの場合に、オン抵抗は１×１０5Ω以下であるのに対して、波形２８６では入力信号が２Ｖの場合に、オン抵抗は１×１０6Ω以上になっており、波形２８５のＭＩＳトランジスタは波形２８６のＭＩＳトランジスタに対して動作範囲が低電圧側に広がっている。
【００４８】
なお、図３及び図４に示すＭＩＳトランジスタは、ディプレッションモードのトランジスタであり、液晶表示装置に供給される電源が切断された場合には、基板電位も略接地電位となり、制御端子にもオフ電圧が供給されないことから，オン抵抗値は充分低くなり（前述の１×１０5Ω以下）、画素電極と映像信号線は電気的に導通状態となる。
【００４９】
次に、図４（ａ）にオフ抵抗について測定結果を示す。図３に示した、不純物の打ち込みにより、しきい値を低くしたＭＩＳトランジスタにおいて、波形２８７は基板電圧７Ｖとし、オフ信号として７Ｖをゲート端子に印加したものである。波形２８７では入力信号が６．５Ｖの場合にオフ抵抗１×１０6Ω以下となっており、入力信号の範囲の高電圧側を６．５Ｖとするには不適である。
【００５０】
対して、波形２８８は不純物の打ち込みにより、しきい値を低くしたＭＩＳトランジスタではあるが、基板電圧を８Ｖとし、オフ信号として８Ｖをゲート端子に印加したものである。入力信号６．５Ｖでオフ抵抗は１×１０6Ω以上であり、基板電圧を７Ｖから８Ｖとすることで、高電圧側の動作範囲が広がっている。
【００５１】
図４（ｂ）に、不純物の打ち込みによるしきい値の制御と、最適な基板電圧を調整した場合の入力信号に対するオン・オフ抵抗値を示す。図４（ｂ）では、基板電圧を８Ｖとして、オン信号に０Ｖ、オフ信号に８Ｖをゲート電極に印加した。
【００５２】
図４（ｂ）によると、入力信号の範囲を２Ｖから６．５Ｖとした場合に、入力信号の範囲内でオン抵抗値は１×１０5Ω以下で、オフ抵抗値は１×１０6Ω以上であり２Ｖから６．５Ｖは充分有効な入力信号範囲となる。
【００５３】
さらには、入力信号範囲の振幅を４．５Ｖとした場合に、振幅の約１０％にあたる０．５Ｖ程度の余裕をもたせて、入力信号が１．５Ｖでオン抵抗が１×１０5Ω以下で、７．０Ｖで、オフ抵抗は１×１０6Ω以上であることが要求される。より望ましくは、振幅の約２０％にあたる１．０Ｖ程度の余裕をもたせて、入力信号が１．０Ｖでもオン抵抗が１×１０5Ω以下で、７．５Ｖでも、オフ抵抗が１×１０6Ω以上であることが望ましい。
【００５４】
そのために、余裕ある入力信号振幅範囲内で、充分なオン抵抗値とオフ抵抗値とするために、不純物の打ち込み量の制御と、最適な基板電圧の供給が必要となる。本実施例では、画素部に設けたアクティブ素子にも基板電圧を供給するため、表示領域１１０内部に基板電圧供給線１０６を設けることとした。
【００５５】
図２に示すように、表示領域１１０の内部にも映像信号線１０３と並列に基板電圧供給線１０６が設けられている。表示領域１１０の内部では、基板電圧供給線１０６は画素部毎に基板電圧を供給するよう接続されている。また、表示部１１０の周囲に形成された垂直駆動回路１３０や画素電位制御回路１３５にも基板電圧を供給するため、表示領域１１０の周囲にも基板電圧供給線１０６が設けられている。画素部の基板電圧を正確な電圧で印加する必要のない場合では、この表示領域周囲の基板電圧供給線１０６で画素部への基板電圧の供給を行うことが可能である。
【００５６】
次に図５を用いて、反射型液晶表示装置の画素部を説明する。図５は本発明の一実施例である反射型液晶表示装置の模式断面図である。図５において、１００は液晶パネル、１は第１の基板である駆動回路基板、２は第２の基板である透明基板、３は液晶組成物、４はスペーサである。スペーサ４は駆動回路基板１と透明基板２との間に一定の間隔であるセルギャップ(cell gap)ｄを形成している。このセルギャップｄに液晶組成物３が挟持されている。５は反射電極（画素電極）で駆動回路基板１に形成されている。６は対向電極で反射電極５との間で液晶組成物３に電圧を印加する。７、８は配向膜で液晶分子を一定方向に配向させる。３０はＭＩＳトランジスタで反射電極５に階調電圧を供給する。
【００５７】
符号３２はＭＩＳトランジスタ３０のチャネル領域で、本願明細書ではｐ型のＭＩＳトランジスタを記載している。さらにＭＩＳトランジスタ３０はディプレッションモードなので、不純物の打ち込みによりｎウエルの表面にｐ型の不純物領域が形成されている。符号２９０は画素部スルーホールで、画素部までに延伸した基板電圧供給線１０６から画素部のｎウェルに基板電圧を供給している。
【００５８】
符号３４はＭＩＳトランジスタ３０のソース領域、３５はドレイン領域、３６はゲート電極である。３８は絶縁膜、３１は画素容量を形成する第１の電極で、４０は画素容量を形成する第２の電極である。第１の電極３１は不純物拡散領域で、絶縁膜３８を介し第１の電極３１と第２の電極４０とはキャパシタを形成する。
【００５９】
図５では、第１の電極３１と第２の電極４０とを画素容量を形成する代表的な電極として示しており、他にも画素電極と電気的に接続した導体層と画素電位制御信号線と電気的に接続した導体層とが、誘電体層を挟んで対向していれば画素容量を形成することが可能である。
【００６０】
４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２はドレイン領域３５から第２の電極４０とを電気的に接続している。４３は第２の層間膜、４４は第１の遮光膜、４５は第３の層間膜、４６は第２の遮光膜である。第２の層間膜４３と第３の層間膜４５にはスルーホール（層間接続部）４２ＣＨが形成され、第１の導電膜４２と第２の遮光膜４６が電気的に接続されている。４７は第４の層間膜、４８は反射電極５を形成する第２の導電膜である。
【００６１】
ソース領域３４には映像信号線１０３が電気的に接続されており、ＭＩＳトランジスタ３０に映像信号が供給されている。ＭＩＳトランジスタ３０のドレイン領域３５から第１の導電膜４２、スルーホール４２ＣＨ、第２の遮光膜４６を介して映像信号は反射電極５に伝えられる。
【００６２】
ＭＩＳトランジスタ３０に映像信号を供給する映像信号線１０３は第１の導電膜４２と同層で形成されている。また、映像信号線１０３と並列に基板電圧供給線１０６が第１の導電膜４２と同層で形成されており、ｎ型ウエル領域に基板電圧を供給している。
【００６３】
また、第1の遮光膜４４はキャパシタを形成する第１の電極３１と電気的に接続しており、第1の遮光膜４４を介して第１の電極３１に画素電位制御信号が供給される。
【００６４】
本実施例の液晶表示装置は反射型であり、大量の光が液晶パネル１００に照射される。遮光膜は駆動回路基板の半導体層に光が入射しないよう遮光している。反射型液晶表示装置において液晶パネル１００に照射された光は、透明基板２側（図５中上側）から入射し、液晶組成物３を透過し反射電極５で反射し再度液晶組成物３、透明基板２を透過して液晶パネル１００から出射する。しかしながら、液晶パネル１００に照射される光の一部は、反射電極５の隙間から駆動回路基板側に漏れ込む。第１の遮光膜４４と第２の遮光膜４６はアクティブ素子３０に光が入射しないように設けられている。本実施例では、この遮光膜を導電層で形成し、第２の遮光膜４６を反射電極５に電気的に接続し、第１の遮光膜４４に画素電位制御信号を供給することで、遮光膜を画素容量の一部としても機能するようにしている。
【００６５】
なお、第１の遮光層４４に画素電位制御信号を供給すると、階調電圧が供給される第２の遮光膜４６と映像信号線１０３を形成する第１の導電層４２や走査信号線１０２を形成する導電層（ゲート電極３６と同層の導電層）との間に電気的シールド層として第１の遮光膜４４を設けることができる。このため、第１の導電層４２やゲート電極３６等と第２の遮光膜４６や反射電極５との間の寄生容量成分が減少する。前述したように液晶容量ＣＬに対して画素容量ＣＣは充分大きくする必要があるが、第１の遮光膜４４を電気的シールド層として設けると、液晶容量ＬＣと並列に接続される寄生容量も小さくなりより効率的である。さらに信号線からの雑音の飛び込みを減少することも可能となる。
【００６６】
また、液晶表示素子を反射型とし、駆動回路基板１の液晶組成物３側の面に反射電極５を形成した場合、駆動回路基板１として不透明なシリコン基板等を用いることが可能である。また、アクティブ素子３０や配線を反射電極５の下に設けることができ、画素となる反射電極５を広くし、所謂高開口率を実現することができる利点がある。また、液晶パネル１００に照射される光による熱を駆動回路基板１（シリコン基板とも呼ぶ）の裏面から放熱できるといった利点もある。
【００６７】
本実施例では、アクティブ素子３０にディプレッションモードのＭＩＳトランジスタを用いて、駆動回路が停止した場合には、アクティブ素子３０が導通状態となり画素電極の残留電荷を減少させるものとしたが、アクティブ素子３０のしきい値電圧を正確に制御し、入力信号振幅内で充分なオン抵抗値とオフ抵抗値とを得るため、画素部にも基板電圧を供給するスルーホール２９０を設けた。そこで画素部に基板電圧を供給するためには、表示領域１１０にも基板電圧供給線１０６を延伸する必要が生じる。
【００６８】
図６に表示領域１１０の周辺から表示領域内部に基板電圧供給線１０６を延伸させる構成を示す。図６(ａ)は表示領域周辺を示す概略平面図で、図６（ｂ）は図６(ａ)のＡ−Ａ線で示す概略断面図である。図６（ａ）は表示領域周辺を示しているが、表示領域１１０と周囲には境界線があるわけではない。表示領域１１０には、画素部１０１が形成されており、周辺部には水平駆動回路１２０が設けられている。
【００６９】
水平駆動回路１２０には水平駆動回路用の基板電圧供給線として第１基板電圧供給線３８２と、第１基板電圧供給線３８２から基板に電圧を供給する水平駆動回路部スルーホール３８７と、映像信号出力配線３８１が設けられている。この映像信号出力配線３８１には映像信号が供給されている。
【００７０】
表示領域１１０には画素部１０１と映像信号線１０３と基板電圧供給線１０６とが設けられており、映像信号線１０３と基板電圧供給線１０６とは、並列で、同層の導電膜から構成されている。
【００７１】
表示領域１１０と水平駆動回路１２０との間には、第２基板電圧供給線３８３が映像信号線１０３と同層の導電膜で形成され、表示領域１１０の周辺部に周辺部スルーホール３８９を介して、半導体基板の不純物領域に基板電圧を供給している。
【００７２】
さらに、表示領域１１０に向けて第２基板電圧供給線３８３から画素部用の基板電圧供給線１０６が延伸している。この画素部用の基板電圧供給線１０６は映像信号線１０３と並列に形成され、画素部１０１にて基板電圧を供給している。基板電圧供給線１０６と映像信号線１０３とは表示領域１１０内では並列に設けられるため、交差することがないので同層の導電膜で形成することが可能である。
【００７３】
しかしながら、周辺部用の第２基板電圧供給線３８３は映像信号線１０３と交差するように表示領域１１０の周辺に沿って設けられるので、映像信号線１０３と同層の導電膜で形成した場合に短絡するという問題が生じる。そこで、本実施形態では、映像信号出力端子３８１と映像信号線１０３との間に接続用配線３８５を映像信号線１０３とは異なる層の導電膜で形成している。
【００７４】
映像信号出力端子３８１と接続用配線３８５は出力部スルーホール３８６で接続され、映像信号線１０３と異なる層で第２基板電圧供給線３８３と交差し、映像信号線用スルーホール３８８で接続用配線３８５と映像信号線１０３とが電気的に接続される。
【００７５】
図６（ｂ）に示すように、接続用配線３８５を映像信号線１０３の下層に設ける場合には、図５のゲート電極３６と同じ層で形成することが可能である。映像信号線用スルーホール３８８は第１の層間絶縁膜４１に開口を設けたものとなる。
【００７６】
次に、低電圧交流駆動について説明する。液晶表示装置の駆動方法としては、前述したように液晶層に直流電流が印加されないように交流駆動が行われる。交流駆動を行うためには、対向電極１０７の電位を基準電位とした場合に、電圧選択回路１２３からは基準電位に対して正極性と負極性の電圧が階調電圧として出力する。しかしながら、電圧選択回路１２３を正極性と負極性の電位差に耐えるような高耐圧な回路とすると、アクティブ素子３０をはじめとし回路規模が大きくなるという問題や、動作速度が遅くなるといった問題が生じることとなる。
【００７７】
そこで、電圧選択回路１２３から画素電極１０９に供給する映像信号（階調電圧）は、基準電位に対して同極性の信号を用いながらも交流化駆動を行うことを検討した。例えば、電圧選択回路１２３から出力する階調電圧は、基準電位に対し正極性の電圧を用い、基準電位に対し正極性の電圧を画素電極に書き込んだ後に、画素電位制御回路１３５から画素容量１１５の電極に印加している画素電位制御信号の電圧を引き下げることにより、画素電極１０９の電圧も降下させて、基準電位に対して負極性の電圧を生じることができる。このような駆動方法を用いると、電圧選択回路１２３が出力する最大値と最小値との差が小さいため、電圧選択回路１２３は低耐圧の回路とすることが可能となる。なお１例として、画素電極１０９に正極性の電圧を書き込んで画素電位制御回路１３５により負極性の電圧を生じさせる場合について説明したが、負極性の電圧を書き込んで正極性の電圧を生じさせるには、画素電位制御信号の電圧を引き上げることにより可能である。
【００７８】
次に図７を用いて、前述した画素電極１０９の電圧を変動させる方法について説明する。図７は説明のため液晶容量１０８を第１のコンデンサ５３で表わし、画素容量１１５を第２のコンデンサ５４で表わし、アクティブ素子３０をスイッチ１０４で示したものである。画素容量１１５の画素電極１０９に接続される電極を電極５６とし、画素容量１１５の画素電位制御線１３６に接続される電極を電極５７とする。また、画素電極１０９と電極５６とが接続された点を節点５８で示す。ここでは説明のため、他の寄生容量は無視できるものとして、第１のコンデンサ５３の容量はＣＬで、第２のコンデンサ５４の容量はＣＣとする。
【００７９】
まず図７（ａ）に示すように、第２のコンデンサ５４の電極５７には外部から電圧Ｖ１を印加する。次に、走査信号によりスイッチ１０４がオンになると、映像信号線１０３から電圧が画素電極１０９及び電極５６に供給される。ここで、節点５８に供給された電圧をＶ２とする。
【００８０】
次に、図７（ｂ）に示すように、スイッチ１０４がオフになった時点で、電極５７に供給している電圧（画素電位制御信号）をＶ１からＶ３に降下させる。このとき、第１のコンデンサ５３と第２のコンデンサ５４とに充電された電荷の総量は変化しないことから、節点５８の電圧が変化して、節点５８の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（Ｖ１−Ｖ３）となる。
【００８１】
ここで、第１のコンデンサ５３の容量ＣＬが第２のコンデンサ５４の容量ＣＣに比べて充分小さい場合（ＣＬ＜＜ＣＣ）は、ＣＣ／（ＣＬ＋ＣＣ）≒１となり節点５８の電圧はＶ２−Ｖ１＋Ｖ３となる。ここでＶ２＝０、Ｖ３＝０とすると、節点５８の電圧を−Ｖ１とすることができる。
【００８２】
前述した方法によれば、画素電極１０９に映像信号線１０３から供給する電圧は対向電極１０７の基準電位に対し正極性にして、負極性の信号は電極５７に印加する電圧（画素電位制御信号）を制御することにより作り出すことができる。このような方法で負極性の信号を作り出すと、電圧選択回路１２３からは負極性の信号を供給する必要が無くなり、周辺回路を低耐圧の素子で形成することが可能となる。
【００８３】
次に図８を用いて、図２に示す画素電位制御回路１３５の動作タイミングについて説明する。Φ１は映像信号線１０３に供給される階調電圧を示す。Φ２は走査信号線１０２に供給される走査信号である。Φ３は画素電位制御信号線１３６に供給される画素電位制御信号（降圧信号）である。Φ４は画素電極１０９の電位を示している。なお、画素電位制御信号Φ３は図７で示した電圧Ｖ３とＶ１で振幅する信号である。
【００８４】
図８を説明するあたり、Φ１は正極性用入力信号Φ１Ａと、負極性用入力信号Φ１Ｂを示している。ここで、負極性用とは画素電極に印加された電圧が画素電位制御信号により変動して、基準電位Ｖｃｏｍに対して負極性となる場合の信号のことである。本実施例では映像信号Φ１として正極性用入力信号Φ１Ａと負極性用入力信号Φ１Ｂ共に、対向電極１０７に印加された基準電位Ｖｃｏｍに対して電位が正極性となるような電圧が供給される場合を説明する。
【００８５】
図８において期間ｔ０からｔ２の間では、階調電圧Φ１が正極性用入力信号Φ１Ａの場合を示している。まず、ｔ０において画素制御信号Φ３として電圧Ｖ１を出力する。次に時刻ｔ１において走査信号Φ２が選択されロウレベルとなると、図２に示すｐ型トランジスタ３０がオン状態となり、映像信号線１０３に供給されている正極性用入力信号Φ１Ａが、画素電極１０９に書き込まれる。画素電極１０９に書き込まれる信号は図８ではΦ４で示している。また、図８においてｔ１で画素電極１０９に書き込まれた電圧はＶ２Ａで示している。次に、走査信号Φ２が非選択状態となり、ハイレベルになると、トランジスタ３０はオフ状態となり、画素電極１０９は電圧を供給する映像信号線１０３から切り離された状態になる。液晶表示装置は画素電極１０９に書き込まれた電圧Ｖ２Ａに従った階調を表示する。
【００８６】
次に、期間ｔ２からｔ４の間で階調電圧Φ１が負極性用入力信号Φ１Ｂの場合を説明する。負極性用入力信号Φ１Ｂの場合、時刻ｔ２において走査信号Φ２が選択され、画素電極１０９にはΦ４に示すような電圧Ｖ２Ｂが書き込まれる。その後、トランジスタ３０をオフ状態とし、時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３において画素容量１１５に供給している電圧を画素電位制御信号Φ３に示すようにＶ１からＶ３に降圧する。画素電位制御信号Φ３をＶ１からＶ３に変動させると画素容量１１５が結合容量の役割を果たし、画素電位制御信号Φ３の振幅に従い、画素電極の電位を下げることができる。これにより基準電位Ｖｃｏｍに対して負極性の電圧Ｖ２Ｃを画素内に作り出すことができる。
【００８７】
前述した方法で、負極性の信号を作り出すと、周辺回路を低耐圧の素子で形成することが可能となる。すなわち、電圧選択回路１２３から出力する信号は正極性側の狭い振幅の信号であるため、電圧選択回路１２３は低耐圧の回路とすることが可能となる。さらに電圧選択回路１２３が低電圧で駆動可能であれば、他の周辺回路である、水平シフトレジスタ１２０、表示制御装置１１１等は低耐圧の回路であるため、液晶表示装置全体として低耐圧の回路による構成が可能となる。
【００８８】
次に図９を用いて、画素電位制御回路１３５の回路構成を示す。ＳＲは双方向シフトレジスタであり、上下双方向に信号をシフトすることが可能である。双方向シフトレジスタＳＲはクロックドインバータ６１、６２、６５、６６で構成されている。６７はレベルシフタで、６９は出力回路である。双方向シフトレジスタＳＲ等は電源電圧ＶＤＤで動作している。レベルシフタ６７は双方向シフトレジスタＳＲから出力する信号の電圧レベルを変換する。レベルシフタ６７からは電源電圧ＶＤＤより高電位である電源電圧ＶＢＢと電源電圧ＶＳＳ（ＧＮＤ電位）との間の振幅を有する信号が出力される。出力回路６９は電源電圧ＶＰＰとＶＳＳが供給されており、レベルシフタ６７からの信号に従い、電圧ＶＰＰとＶＳＳとを画素電位制御線１３６に出力する。図８にて説明した画素電位制御信号Φ３の電圧Ｖ１が電源電圧ＶＰＰで、電圧Ｖ３が電源電圧ＶＳＳとなる。なお、図９では出力回路６９をｐ型トランジスタとｎ型トランジスタからなるインバータで示している。ｐ型トランジスタに供給する電源電圧ＶＰＰとｎ型トランジスタに供給する電源電圧ＶＳＳの値を選ぶことで、電圧ＶＰＰとＶＳＳとを画素電位制御信号Φ３として出力することが可能である。
【００８９】
ただし、後述するようにｐ型トランジスタを形成するシリコン基板には基板電圧ＶＢＢが供給されているので、電源電圧ＶＰＰの値は基板電圧ＶＢＢに対して適切な値が設定される。
【００９０】
２６はスタート信号入力端子で、制御信号の一つであるスタート信号を画素電位制御回路１３５に供給する。図９に示す双方向シフトレジスタＳＲ１からＳＲｎは、スタート信号が入力すると外部から供給されるクロック信号のタイミングに従い、順番にタイミング信号を出力する。レベルシフタ６７はタイミング信号に従い電圧ＶＳＳと電圧ＶＢＢを出力する。出力回路６９はレベルシフタ６７の出力に従い電圧ＶＰＰと電圧ＶＳＳを画素電位制御線１３６に出力する。図８の画素電位制御信号Φ３に示すタイミングとなるように、スタート信号およびクロック信号を双方向シフタレジスタＳＲに供給することで、画素電位制御回路１３５から希望するタイミングで画素電位制御信号Φ３を出力することが可能である。なお２５はリセット信号入力端子である。
【００９１】
ここで、画素電位制御回路１３５と垂直駆動回路１３０との位置関係について検討する。図８の説明において前述したように、画素電位制御信号は走査信号と連動して駆動される。そのため、画素電位制御線１３６は走査信号線１０２と並列に設けられている。よって、画素電位制御回路１３５が設けられる位置は、走査信号線１０２の端部近傍が適当であるが、走査信号線１０２の一方の端には垂直駆動回路１３０が設けられており、画素電位制御回路１３５が設けられるのは、垂直駆動回路１３０とは反対側の走査信号線１０２端部近傍となる。
【００９２】
従来、垂直駆動回路１３０は走査信号線１０２の一方の端部に設けられている。しかしながら、水平方向の画素数が増加すると、走査信号の波形なまりによる問題が生じ、その解決方法として、走査信号線１０２の両端に垂直駆動回路１３０を設けることが考えられる。ところが、画素電位制御回路１３５を設けると、その回路規模より垂直駆動回路１３０を走査信号線１０２の両端に設ける面積の余裕がないことがわかった。そこで、垂直駆動回路１３０よりも回路規模が小さい回路を、走査信号の波形なまりによる問題を解決するために、垂直駆動回路１３０の補助回路（プルアップ回路）１４５として設けることとした。
【００９３】
図９に示すように、プルアップ回路１４５は走査信号線１０２の画素電位制御回路１３５側端部に接続される。プルアップ回路１４５は制御信号線１４３に制御され基板電圧ＶＢＢの電源線と走査信号線１０２とを接続し、走査信号線１０２の電位が基板電圧ＶＢＢとなるように機能する。基板電圧ＶＢＢは画素部のアクティブ素子３０（図２参照）がオフ状態となる走査信号のオフ電圧で、プルアップ回路１４５はアクティブ素子３０がオフ状態となることを補助する。すなわち、プルアップ回路１４５は垂直駆動回路１３０から離れて、配線抵抗による波形なまりの影響が大であるアクティブ素子３０が、急峻にオフ状態となるように働く。
【００９４】
波形なまりは、高解像度化に伴う水平方向の画素数の増加により、走査信号線の配線抵抗の増加と、寄生容量の悪化により顕著になって来ている。この波形なまりは、走査信号線を駆動する垂直駆動回路１３０の出力端子から近端側の信号波形に対して、遠端側の信号波形の立ち上がりや立ち下がりにおいて、電圧の変化が急峻でなくなる（なまる）現象で、垂直駆動回路１３０からの距離により差がある。この波形なまりの差により、飛び込み電位に差が生じフリッカ、横スミア等の表示品質の低下が生じることとなる。飛び込み電位は、アクティブ素子３０のゲート端子と画素電極との寄生容量により、走査信号線が非選択状態になる際に画素電極の電位が変動する現象である。
【００９５】
一般に、飛び込み電位により対向電極の電圧（コモン電圧）に対して画素電極に直流成分が残る。残留直流成分を解消するため、コモン電位を最適の電圧となるよう（直流成分が解消するよう）に調整する。しかしながら、飛び込み電位が画面左右で異なると、コモン電位の調整では、画面左右での直流成分の差を解消することができない。そこで、図９に示す回路では、補助回路１４５（プルアップ回路）を設け、飛び込み電位による問題を解決するために、アクティブ素子３０のオフスイッチング時に走査信号線を両端から駆動する構成としている。
【００９６】
図９に示す補助回路１４５では、画面左右での波形なまりの差を減少させ、飛び込み電位を走査信号線の両端で同程度とすることで、表示品質を水平方向に一様としている。また、補助回路１４５をプルアップ回路とすることで、走査信号線１本あたりスイッチング素子１個で構成することができ、狭い領域内に補助回路を形成することが可能である。なお、スイッチング素子をｐ型のトランジスタで示したが、アクティブ素子３０をｎ型のトランジスタとし、低電圧でオフ状態となるスイッチング素子とする場合には補助回路１４５をプルダウン回路としｎ型のスイッチング素子を用いることが可能である。
【００９７】
次に、図１０（ａ）（ｂ）を用いて、双方向シフトレジスタＳＲに用いられるクロックドインバータ６１、６２を説明する。図中符号ＵＤ１は第１方向設定線、ＵＤ２は第２方向設定線である。
【００９８】
図１０に示す第１方向設定線ＵＤ１は、図９では下から上に走査する場合Ｈレベルで、第２方向設定線ＵＤ２は、図９では上から下に走査する場合Ｈレベルである。図９では図を見やすくするために結線を省略してあるが、第１方向設定線ＵＤ１、第２方向設定線ＵＤ２は共に双方向シフトレジスタＳＲを構成するクロックドインバータ６１、６２に接続されている。
【００９９】
クロックドインバータ６１は図１０（ａ）に示すように、ｐ型トランジスタ７１、７２とＮ型トランジスタ７３、７４からなる。ｐ型トランジスタ７１は第２方向設定線ＵＤ２に接続されており、ｎ型トランジスタ７４は第１方向設定線ＵＤ１に接続されている。そのため第１方向設定線ＵＤ１がＨレベルで第２方向設定線ＵＤ２がＬレベルの場合、クロックドインバータ６１はインバータとして働き、第２方向設定線ＵＤ２がＨレベルで第１方向設定線ＵＤ１がＬレベルの場合ハイインピーダンスとなる。
【０１００】
逆にクロックドインバータ６２は図１０（ｂ）に示すように、ｐ型トランジスタ７１は第１方向設定線ＵＤ１に接続されており、ｎ型トランジスタ７４は第２方向設定線ＵＤ２に接続されている。そのため第２方向設定線ＵＤ２がＨレベルの場合インバータとして働き、第１方向設定線ＵＤ１がＨレベルの場合ハイインピーダンスとなる。
【０１０１】
次にクロックドインバータ６５は図１０（ｃ）に示す回路構成であり、ＣＬＫ１がＨレベルで、ＣＬＫ２がＬレベルの場合に、入力を反転出力し、ＣＬＫ１がＬレベルで、ＣＬＫ２がＨレベルの場合に、ハイインピーダンスとなる。
【０１０２】
また、クロックドインバータ６６は、図１０（ｄ）に示す回路構成であり、ＣＬＫ２がＨレベルで、ＣＬＫ１がＬレベルの場合に、入力を反転出力し、ＣＬＫ２がＬレベルで、ＣＬＫ１がＨレベルの場合に、ハイインピーダンスとなる。図１０では、クロック信号線の結線を省略してあるが図１０のクロックドインバータ６５、６６にはクロック信号線ＣＬＫ１、ＣＬＫ２が接続されている。
【０１０３】
以上説明したように、双方向シフトレジスタＳＲをクロックドインバータ６１、６２、６５、６６で構成することで、タイミング信号を順番に出力することが可能である。また画素電位制御回路１３５を双方向シフトレジスタＳＲで構成することで、画素電位制御信号Φ３を双方向に走査することが可能である。すなわち、垂直駆動回路１３０も同様の双方向シフトレジスタにより構成されており、本発明による液晶表示装置は上下双方向の走査が可能である。そのため、表示する像を上下逆転する場合などに、走査方向を反転して図中下から上に走査する。そこで垂直駆動回路１３０が下から上に走査する場合には、画素電位制御回路１３５も第１方向設定線ＵＤ１と第２方向設定線ＵＤ２の設定を変更することにより、下から上に走査するよう対応する。なお、水平シフトレジスタ１２１も同様の双方向シフトレジスタにより構成されている。
【０１０４】
次に図１１、図１２を用いて、垂直駆動回路１３０について説明する。図１１は垂直駆動回路１３０の概略回路図で、図１２は図１１に示す回路のタイミングチャートである。図１１に示す垂直駆動回路１３０も双方向シフトレジスタＶＳＲで構成され、双方向に走査可能である。垂直駆動回路１３０も前述した画素電位制御回路１３５と同様の構成をしているが、符号１４４で示す垂直走査制御回路が加わっている。垂直走査制御回路１４４は、垂直走査制御線ＣＮＴ１とＣＮＴ２により、双方向シフトレジスタＶＳＲの出力ＧＳを制御する。垂直走査制御線ＣＮＴ１とＣＮＴ２の信号により、垂直駆動回路１３０は順次走査駆動、２ライン同時駆動、１ライン飛び越し走査駆動等の各種駆動が可能である。なお、垂直走査制御線ＣＮＴ１とＣＮＴ２は、図１等に示す制御信号線１３１の一つである
図１２は図１１の垂直駆動回路１３０において図中上から下の順方向に、順次走査駆動する場合の駆動タイミングを示している。映像信号として１Ｈ（１水平走査期間）の間、水平駆動回路１２０から階調電圧として任意の電圧が出力している。垂直駆動回路１３０は階調電圧を画素電極に取り込むため、１Ｈの間、画素部のアクティブ素子をオン状態にする走査信号（Ｇ１〜Ｇｎ）を出力する。
【０１０５】
符号ＶＣＬＫはクロックドインバータ６５、６６に入力するクロックで、図１０に示すクロックＣＬＫに相当する。符号ＶＤｉｎは走査開始信号で、端子２６から入力する。符号ＵＤは、順方向、逆方向走査を定める信号で、図１２の場合ハイレベルで順方向となる。符号ＶＤｏｕｔは走査終了信号で走査終了後に端子２７から出力する。符号ＣＮＴ１とＣＮＴ２は、前述した垂直走査制御線の信号（垂直走査制御信号）を示す。
【０１０６】
双方向シフトレジスタＶＳＲ１はクロックＶＣＬＫの立ち下がりエッジで、入力信号を保持し出力し、次のクロックＶＣＬＫの立ち下がりエッジまで値を保持する。そのため、双方向シフトレジスタＶＳＲ１からの出力はＧＳ１に示す波形となる。また、双方向シフトレジスタＶＳＲ２はクロックＶＣＬＫの立ち上がりエッジで、入力信号を保持し出力し、次のクロックＶＣＬＫの立ち上がりエッジまで値を保持する。そのため、双方向シフトレジスタＶＳＲ２からの出力はＧＳ２に示す波形となる。そこで、垂直走査制御信号ＣＮＴ１とＣＮＴ２を図１２に示すように出力し、垂直走査制御回路１４４のＡＮＤ回路で演算して、出力バッファ６９から走査信号Ｇ１〜Ｇｎとして走査信号線１０２に出力する。
【０１０７】
次に図１３、図１４を用いて、プルアップ回路１４５の動作について説明する。なお、図１３では図が複雑になることを避けるため、表示部１１０の左右周辺の回路を示している。プルアップ回路１４５は前述した垂直走査制御線ＣＮＴ１とＣＮＴ２の信号により制御される。垂直走査制御線ＣＮＴ１とＣＮＴ２から制御信号線１４３が出力し、プルアップ回路１４５に入力している。なお、レベルシフタ６７では電圧を変換し、プルアップ回路１４５のスイッチング素子が駆動可能な電圧としている。
【０１０８】
図１４においても、図１２と同様に垂直走査制御線ＣＮＴ１とＣＮＴ２の信号が出力しており、垂直走査制御信号ＣＮＴ１とＣＮＴ２の値をＮＯＲ演算することで、制御信号線１４３に出力される制御信号ＶＰを形成することができる。制御信号ＶＰは走査信号Ｇ１〜Ｇｎがハイレベルになるタイミングで、プルアップ回路１４５のスイッチング素子をオン状態にする。
【０１０９】
プルアップ回路１４５を設けることで、画素部のアクティブ素子３０がオン状態からオフ状態に変化するオフスイッチング時に、走査信号線１０３を両端から駆動して、電圧ＶＢＢとなるようにすることが可能になる。なお、画素部のアクティブ素子３０は制御端子にハイレベルが供給されてないとオン状態となるディプレッションモードのｐ型ＭＩＳトランジスタの場合で説明したが、アクティブ素子３０はｐ型ＭＩＳトランジスタ、ｎ型ＭＩＳトランジスタのどちらも用いることが可能である。
【０１１０】
次に図１５、図１６を用いて、水平駆動回路１２０においてゴーストと呼ぶ水平方向の映像のぼけを防止する回路について説明する。図１５において、符号ＨＳＲは水平駆動回路１２０の水平シフトレジスタ１２１を構成する双方向シフトレジスタを示している。符号１２５は遅延回路で双方向シフトレジスタＨＳＲからの出力信号を一定期間遅延させて、ゴーストを防止している。この遅延回路１２５は、双方向シフトレジスタＨＳＲからの出力信号を２系統の信号線で受け、一方の信号線に２個インバータを設けることで、インバータを通過する時間分アンド回路への入力を遅らせている。そして、この遅延した時間分アンド回路からの出力信号の立ち上がりが遅れることとなる。
【０１１１】
アンド回路の出力はゲート回路８９に入力している。符号ＩＭＧ１、ＩＭＧ２は映像信号供給線で映像信号が供給されている。ゲート回路８９がオン状態となることで、映像信号供給線ＩＭＧ１、ＩＭＧ２と映像信号線１０３が導通状態となり、映像信号が映像信号線１０３に出力される。ゲート回路８９は双方向シフトレジスタＨＳＲから出力するサンプリングパルスで一定期間選択されることで、オン状態となる。なお、図１５の回路では、映像信号を２相に分けて供給する場合を示している。そのため、映像信号供給線ＩＭＧ１とＩＭＧ２の２本の信号線が交互にゲート回路８９に接続している。
【０１１２】
ゴーストの原因の一つにサンプリングパルス幅の広がりが挙げられる。図１５の水平シフトレジスタ１２１からは、図１６の符号ＤＳのようにサンプリングパルスが出力しているが、サンプリングパルスＤＳになまりが生じると、サンプリングパルス幅が広がってしまい、同時に２本の映像信号線に映像信号を供給したり、異なる映像信号線に出力すべき映像信号を書き込んでしまうことで、映像にぼやけが生じてゴーストとなってしまう。
【０１１３】
図１５に示す回路の映像信号線１０３（１）と１０３（３）とを例にとって説明すると、図１６のパルスＤＳ１とＤＳ３のように信号の開始と終了で出力が重なった場合には、映像信号線１０３（１）への映像信号の出力終了と、映像信号線１０３（３）への出力開始において、ゲート回路８９（１）が完全にオフしていない状態で、ゲート回路８９（３）がオン状態となり、映像信号線１０３（１）のデータの一部が映像信号線１０３（３）に漏れ込んでしまう。そのため、隣り合う信号線の表示が重なって観察される所謂ゴースト現象が生じてしまうという問題が発生する。
【０１１４】
そこで、図１５に示す回路では、水平シフトレジスタ１２１の出力と、ゲート回路８９との間に遅延回路を設け、サンプリングパルスの立ち上がりを遅らせることとした。図１６に示すように、サンプリングパルスＤ１の立下りに対して、サンプリングパルスＤ３は遅れて立ち上がっており、サンプリングパルスＤ３によりオン状態とされたゲート回路８９（３）により、映像信号線１０３（１）に書き込まれる映像信号が異なる映像信号線１０３（３）に書き込まれることが防止できる。
【０１１５】
映像信号を複数に相展開して伝送する場合には、誤って書き込まれる映像信号が数ライン離れた映像信号となるため、サンプリングパルスのなまりにより生ずるゴーストが顕著になる。例えば、双方向シフトレジスタＨＳＲが制御するゲート回路８９の数が６個の場合などでは、６列間隔をおいてゴースト現象が生じてしまい、著しく表示品質を低下させるという問題が生じる。なお、図１５に記載した遅延回路の他に、双方向シフトレジスタＨＳＲとゲート回路８９との間に設ける回路（例えばレベルシフト回路６７）のオン時の立ち上がりの速度を遅くし、オフ時の立ち下がりの速度を速くする構成としても良い。
【０１１６】
次に、図１７に第１の遮光膜４４を画素電位制御線１３６として利用する構成について示す。図５に示すように、第１の遮光膜４４と第２の遮光膜４６とは第３の層間膜４５を介して対向しており、画素容量の一部を形成している。４９は画素電位制御線１３６の一部を形成する導電層である。導電層４９により第１の電極３１と第１の遮光膜４４とは電気的に接続されている。また、導電層４９を用いて画素電位制御回路１３５から画素容量までの配線を形成することが可能である。ただし、本実施例では第１の遮光膜４４を画素電位制御用配線として利用した。
【０１１７】
図１７は第１の遮光膜４４の配置を示す平面図である。４６は第２の遮光膜であるが、位置を示すために点線で示している。４２ＣＨはスルーホールで、第１の導電膜４２と第２の遮光膜４６とを接続している。なお、図１７では第１の遮光膜４４を解り易く示すために、他の構成は省略している。第１の遮光膜４４は、画素電位制御線１３６の機能を有しており図中Ｘ方向に連続して形成されている。第１の遮光膜４４は遮光膜として機能するために表示領域全面を覆うように形成されているが、画素電位制御線１３６の機能も持たせるために、Ｘ方向に延在し（走査信号線１０２と並列の方向）、Ｙ方向に並んでライン状に形成され、画素電位制御回路１３５に接続される。また、画素容量の電極としても働くために、第２の遮光膜４６となるべく広い面積で重なるように形成されている。さらに、遮光膜として漏れる光が少なくなるように、隣接する第１の遮光膜４４の間隔はなるべく狭くなるよう形成されている。
【０１１８】
ただし、図１７に示すように隣接する第１の遮光膜４４の間隔を狭く形成すると、遮光膜４４の一部が隣接する第２の遮光膜４６と重なり合うことになる。前述したように、本液晶表示装置は双方向に走査可能である。そこで、双方向に画素電位制御信号を走査した場合に、次段の第２の遮光膜４６と重なり合う場合と重なり合わない場合とが生じる。図１７の場合では、図中上から下に走査する場合に第１の遮光膜４４と次段の第２の遮光膜４６とが重なり合っている。
【０１１９】
図１８を用いて遮光膜４４の一部が次段の第２の遮光膜４６と重なり合うことによる問題点と解決方法を説明する。図１８（ａ）は問題点を説明するタイミング図である。Φ２Ａは任意の行の走査信号でありＡ行目の走査信号とする。Φ２Ｂは次段の行の走査信号でありＢ行目の走査信号とする。なお、問題が発生する期間ｔ２からｔ３の間について説明し、その他の期間については省略する。
【０１２０】
図１８（ａ）において、Ａ行目において時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３に画素電位制御信号Φ３Ａを変化させている。時刻ｔ２から１ｈ後には走査信号Φ２Ａの出力は終了しており、走査信号Φ２Ａで駆動されるＡ行目のアクティブ素子３０はオフ状態となり、Ａ行目の画素電極１０９は映像信号線１０３から切り離されている。時刻ｔ２から２ｈ後の時刻ｔ３であれば、信号の切り換わりによる遅延等を考慮しても、Ａ行目のアクティブ素子３０は充分にオフ状態となっている。しかしながら、時刻ｔ３はＢ行目の走査信号Φ２Ｂが切り換わる時である。
【０１２１】
Ａ行目の第１の遮光膜４４とＢ行目の第２の遮光膜４６とが重なり合っているため、Ｂ行目の画素電極とＡ行目の画素電位制御信号線との間で容量が生じていることになる。時刻ｔ３はＢ行目のアクティブ素子３０がオフ状態へと切り換わる時であるため、Ｂ行目の画素電極１０９は映像信号線１０３から充分に切り離されていない。この時にＢ行目の画素電極１０９との間で容量成分を有するＡ行目の画素電子制御信号Φ３Ａが切り換わると、画素電極１０９と映像信号線１０３との間が充分に切り離されていないため、映像信号線１０３と画素電極１０９との間で電荷が移動する。すなわち、Ａ行目の画素電位制御信号Φ３Ａの切り換わりが、Ｂ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに影響を与えることとなる。
【０１２２】
この画素電子制御信号Φ３Ａによる影響は、液晶表示装置の走査方向が一定であるならば均一な影響となり、あまり目立つことはない。しかしながら、赤、緑、青等の色毎に液晶表示装置を備え、各液晶表示装置の出力を重ねてカラー表示する場合に、液晶表示装置の光学的配置による理由で、例えば１つの液晶表示装置だけ下から上に走査し、他の液晶表示装置は上から下に走査することがある。このように複数の液晶表示装置のうちで走査方向が異なるものがある場合には、表示品質が不均一となり美観を損ねることとなる。
【０１２３】
次に、図１８（ｂ）を用いて解決方法を説明する。Ａ行目の画素電位制御信号Φ３ＡをＡ行目の走査信号Φ２Ａの開始より３ｈ遅れて出力するようにする。この場合、Ｂ行目の走査信号Φ２Ｂも切り換わった後であり、Ｂ行目のアクティブ素子３０は充分にオフ状態であるためＡ行目の画素電位制御信号Φ３ＡによるＢ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに与える影響が減少する。
【０１２４】
なお、この場合、負極性用入力信号が書き込まれる時間が、正極性用入力信号に対して３ｈもの間短くなるが、例えば走査信号線１０２の数が１００を超えるような場合では３％以下の値となる。そのため、負極性用入力信号と正極性用入力信号の実効値の違いは基準電位Ｖｃｏｍの値等により調整することが可能である。
【０１２５】
次に図１９を用いて画素容量に供給される電圧ＶＰＰと基板電位ＶＢＢとの関係について説明する。図１９（ａ）は出力回路６９を構成するインバータ回路を示している。
【０１２６】
図１９（ａ）において３２はｐ型トランジスタのチャンネル領域でありシリコン基板１にイオン打ち込み等の方法によりｎ型ウエルが形成されている。シリコン基板１には基板電圧ＶＢＢが供給されており、ｎ型ウエル３２の電位はＶＢＢとなっている。ソース領域３４とドレイン領域３５はｐ型半導体層であり、シリコン基板１にイオン打ち込み等の方法により形成される。ｐ型トランジスタ３０のゲート電極３６に基板電圧ＶＢＢより低電位の電圧が印加されるとソース領域３４とドレイン領域３５とが導通状態となる。
【０１２７】
一般に絶縁部を設ける等の必要がないため構造が簡単になることから、同じシリコン基板のトランジスタには共通の基板電位ＶＢＢが印加されている。本発明の液晶表示装置は同じシリコン基板１上に駆動回路部のトランジスタと、画素部のトランジスタが形成されている。画素部のディプレッションモードのｐ型ＭＩＳトランジスタには前述したように、しきい値を調整する理由で、同じ電位の基板電位ＶＢＢが印加されている。
【０１２８】
図１９（ａ）に示すインバータ回路では、ソース領域３４には画素容量に供給される電圧ＶＰＰが印加されている。ソース領域３４はｐ型半導体層でありｎ型ウエル３２との間はｐｎ接合となっている。ｎ型ウエル３２の電位よりもソース領域３４の電位が高くなると、ソース領域３４からｎ型ウエル３２に電流が流れるという不具合が生じる。そのため、基板電圧ＶＢＢに対して電圧ＶＰＰは低電位になるように設定される。
【０１２９】
前述したように画素電極の電圧は、画素電極に書き込まれた電圧をＶ２、液晶容量をＣＬ、画素容量をＣＣ、画素電圧制御信号の振幅がＶＰＰとＶＳＳとすると、電圧降下後の画素電極の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（ＶＰＰ−ＶＳＳ）で表わされる。ここで、ＶＳＳにＧＮＤ電位を選ぶと、画素電極の電圧変動の大きさは電圧ＶＰＰと液晶容量ＣＬと画素容量ＣＣで決まることになる。
【０１３０】
図１９（ｂ）を用いてＣＣ／（ＣＬ＋ＣＣ）と電圧ＶＰＰとの関係を示す。なお説明を簡単にするために基準電圧ＶｃｏｍをＧＮＤ電位としている。また、電圧を印加しないと白表示（ノーマリーホワイト）となる方式の場合で、黒表示（階調最小）となるよう階調電圧が画素電極に印加される場合を説明する。図１９（ｂ）のΦ１は電圧選択回路１２３から画素電極に書き込まれる階調電圧を示している。Φ１Ａは正極性の場合で、Φ２Ａは負極性の場合の階調電圧である。黒表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる階調電圧の電位差が最大になるようにΦ１Ａ、Φ１Ｂともに設定される。図１９（ｂ）においてΦ１Ａは正極性用信号なので、従来通り基準電圧Ｖｃｏｍとの電位差が最大となるように＋Ｖｍａｘとし、Φ１ＢはＶｃｏｍ（ＧＮＤ）として、画素電極に書き込んだ後で画素容量を用いて引き下げる。
【０１３１】
Φ４Ａ、Φ４Ｂ共に画素電極の電圧を示しており、Φ４ＡはＣＣ／（ＣＬ＋ＣＣ）が１の理想的な場合を示し、Φ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下となる場合を示す。Φ４Ａの負極性の場合、Φ１ＢはＶｃｏｍ（ＧＮＤ）が書き込まれているので、画素電圧制御信号の振幅ＶＰＰに従い引き下げられた−Ｖｍａｘは、ＣＣ／（ＣＬ＋ＣＣ）＝１より、−Ｖｍａｘ＝−ＶＰＰとなる。
【０１３２】
対してΦ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下のため、＋Ｖｍａｘ＜ＶＰＰ２となるような画素電圧制御信号を供給する必要がある。前述したようにＶＰＰ＜ＶＢＢである必要があるため、＋Ｖｍａｘ＜ＶＰＰ＜ＶＢＢといった関係になる。ここで、低耐圧回路とするために、画素電圧を引き下げる方法を用いているが、画素電圧制御信号の電圧ＶＰＰが高電圧になってしまうと、基板電圧ＶＢＢが高電圧となってしまい結局高耐圧回路となってしまうという不具合が生じる。そのため、ＣＣ／（ＣＬ＋ＣＣ）がなるべく１となるように、すなわちＣＬ＜＜ＣＣとなるように、ＣＬとＣＣの値を定める必要がある。
【０１３３】
なお、従来のガラス基板に薄膜トランジスタを形成する液晶表示装置では、画素電極をなるべく広く（所謂高開口率化）する必要があるため、せいぜいＣＬ＝ＣＣとすることが実現可能な程度である。また、本発明の液晶表示装置は駆動回路部と画素部とが同一シリコン基板上に形成されるものであるため、基板電位ＶＢＢを高電圧としては低耐圧化できないという問題点を有している。
【０１３４】
図１９に示すように、画素電圧制御信号はインバータ回路の電源電圧で設定できることから、電圧ＶＰＰは内部の回路で最適な電圧を形成することも、また外部から供給して、最適な電圧となるように調整することも可能である。
【０１３５】
本実施例では、交流駆動を低電圧で行うために、画素電極に基準電圧に対して同一極性の映像信号を書き込み、画素電位制御信号を用いて逆極性の映像信号を生じるようにしたものであるが、単一極性の映像信号で済むことから、外部から液晶表示装置に映像信号を供給する回路も単一極性で動作する安価な回路とすることが可能である。
【０１３６】
しかしながら、図１９を用いて説明したように、画素電圧制御信号の振幅ＶＰＰが大きくなると、基板電圧ＶＢＢも高電圧となってしまい低電圧化が困難になってしまう。そこで、画素電圧制御信号の振幅ＶＰＰを小さくするために液晶容量ＣＬに対して画素容量ＣＣを充分大きくし、ＣＣ／（ＣＬ＋ＣＣ）を１に近くした場合に、画素電圧制御信号の振幅ＶＰＰは水平駆動回路１２０から出力する映像信号の振幅に近づくこととなり、さらには、基板電圧ＶＢＢも低電圧化可能となる。
【０１３７】
ここで、再度図４（ｂ）に戻って水平駆動回路１２０から出力する映像信号と基板電圧ＶＢＢとの関係について検討する。半導体基板に印加される電圧の最大値を基板電圧ＶＢＢとし、最小値を基準電圧ＶＳＳ（単一極性で駆動するためには最小値は０Ｖとなる）とすると、水平駆動回路１２０から出力する映像信号の信号振幅の最大幅は理想的にはＶＳＳとＶＢＢとの間となる。
【０１３８】
しかしながら、画素部のＭＩＳトランジスタ３０のオン抵抗値とオフ抵抗値は図４（ｂ）に示すような特性があるため、水平駆動回路１２０から出力する映像信号の振幅は、ＭＩＳトランジスタ３０が充分なオン抵抗値とオフ抵抗値となる最大幅に一定のマージンをもって決定される。
【０１３９】
本実施例では、ＭＩＳトランジスタ３０のしきい値と基板電圧ＶＢＢとを調整して、走査信号をＶＳＳとＶＢＢとの間で振幅させた場合に、入力信号の振幅範囲内でＭＩＳトランジスタ３０のオン抵抗値は１×１０5Ω以下で、オフ抵抗値は１×１０6Ω以上となるように調整して、図４（ｂ）に示す特性となるようにした。
【０１４０】
前述した、画素電位制御信号を用い液晶表示装置を単一極性で低電圧駆動とする場合には、外部から液晶表示装置に映像信号を供給する回路についても低電圧駆動の安価な回路を用いることが可能となる。例えば、液晶表示装置の定格電源電圧をＶＳＳが０Ｖで、ＶＢＢが８Ｖとした場合には、外部回路に低電圧駆動の安価な回路を用いることができる。
【０１４１】
しかしながら、走査信号をＶＳＳ（０Ｖ）とＶＢＢ（８Ｖ）との間で振幅させたとしても、しきい値の絶対値を１．５Ｖとし、マージンを低電圧側と高電圧側、それぞれ１Ｖ取り、合計２Ｖとすると、８Ｖ−１．５Ｖ−２Ｖ＝４．５Ｖとなり、水平駆動回路１２０から出力可能な映像信号の振幅は４．５Ｖとなる。この振幅は、液晶層の印加電圧に対する透過率の特性から求められる希望の信号振幅に対して限界の値である。
【０１４２】
そのため、ＭＩＳトランジスタ３０のしきい値と基板電圧ＶＢＢとを調整して、図４（ｂ）に示すように、入力信号の振幅範囲内でＭＩＳトランジスタ３０のオン抵抗値が１×１０5Ω以下で、オフ抵抗値が１×１０6Ω以上となるように調整しているが、さらに、しきい値を調整する不純物の濃度や、基板電圧ＶＢＢの電圧値を精度良く制御することが必要となる。
【０１４３】
本実施例では、基板電圧ＶＢＢを精度良く画素部のＭＩＳトランジスタ３０に供給するために、表示領域１１０内に基板電圧供給線１０６を延伸し、画素部にスルーホール２９０を形成してＭＩＳトランジスタ３０の近傍に基板電圧を供給している。
【０１４４】
次に図２０を用いて画素電位制御信号を用いドット反転駆動する場合の実施例を説明する。図２０に示す液晶表示装置１００は奇数列用画素電位制御回路１３５（１）と偶数列用画素電位制御回路１３５（２）を有している。ドット反転駆動では例えば１行の画素電極に正極性の階調電圧が書き込まれる場合に、奇数列の画素電極は正極性のままで、偶数列の画素電極は画素電位制御信号を用いて交流化駆動するものである。図２０に示すように奇数列用と偶数列用の画素電位制御信号回路を設けて、画素電位制御信号を交互に出力してドット反転駆動が可能となる。
【０１４５】
次に反射型液晶表示装置について説明する。液晶表示素子の動作原理の一つとして電界制御複屈折モード（ELECTRICALLY CONTROLLED BIRIEFRINGENCE MODE）が知られている。電界制御複屈折モードでは、液晶層を通過する光の常光と異常光との位相差により生じる複屈折効果を利用している。液晶層を挟む２つの電極の間に電圧を印加することで、液晶組成物の分子配列（光学軸の方向）が変化し、液晶パネル中の複屈折率が変化する。電界制御複屈折モードは、この複屈折率の変化を光透過率の変化として利用し像を形成するものである。
【０１４６】
さらに図２１を用いて、電界制御複屈折モードの１つである単偏光板ツイストネマティクモード（ＳＰＴＮ）について説明する。９は偏光ビームスプリッタで光源（図示せず）からの入射光Ｌ１を２つの偏光に分割し、直線偏光となった光Ｌ２を出射する。図２１では、液晶パネル１００に入射させる光に、偏光ビームスプリッタ９を透過した光（Ｐ波）を用いる場合を示しているが、偏光ビームスプリッタ９で反射した光（Ｓ波）を用いることも可能である。液晶組成物３は液晶分子長軸が駆動回路基板１と透明基板２に対して平行に配列し（homogeneous alignment)、誘電異方性が正のネマティク液晶を用いる。また、液晶分子は配向膜７、８により約９０度ねじれた状態で配向している。
【０１４７】
まず図２１（ａ）に電圧が印加されていない場合を示す。液晶パネル１００に入射した光は液晶組成物３の複屈折性により楕円偏光となり反射電極５面では円偏光となる。反射電極５で反射した光は再度液晶組成物３中を通過し再び楕円偏光となり出射時には直線偏光に戻り、入射光Ｌ２に対して９０度位相が回転した光Ｌ３（Ｓ波）として出射する。出射光Ｌ３は再び偏光ビームスプリッタ９に入射するが、偏光面で反射され出射光Ｌ４となる。この出射光Ｌ４をスクリーン等に照射して表示を行う。この場合、電圧を印加していない場合に光が出射する所謂ノーマリーホワイト（ノーマリオープン）と呼ばれる表示方式となる。
【０１４８】
対して図２１（ｂ）に液晶組成物３に電圧が印加されている場合を示す。液晶組成物３に電圧が印加されると、液晶分子が電界方向に配列するため、液晶内で複屈折が起きる率が減少する。そのため、直線偏光で液晶パネル１００に入射した光Ｌ２はそのまま反射電極５で反射され入射光Ｌ２と同じ偏光方向の光Ｌ５として出射する。出射光Ｌ５は偏光ビームスプリッタ９を透過し光源に戻る。そのため、スクリーン等に光が照射されないため、黒表示となる。
【０１４９】
単偏光板ツイストネマティクモードでは、液晶の配向方向が基板と平行であるため、一般的な配向方法を用いることができ、プロセス安定性が良い。またノーマリーホワイトで使用するため、低電圧側でおこる表示不良に対して裕度を持たせることができる。すなわち、ノーマリーホワイト方式では、暗レベル（黒表示）が高電圧を印加した状態で得られる。この高電圧の場合には液晶分子のほとんどが基板面に垂直な電界方向に揃っているので、暗レベルの表示は、低電圧時の初期配向状態にあまり依存しない。さらに、人間の目は、輝度ムラを輝度の相対的な比率として認識し、かつ、輝度に対し対数スケールに近い反応を有する。そのため、人間の目は暗レベルの変動には敏感である。こうした理由から、ノーマリーホワイト方式は、初期配向状態による輝度ムラに対して有利な表示方式である。
【０１５０】
上述した電界制御複屈折モードでは高いセルギャップの精度が求められる。すなわち、電界制御複屈折モードでは、光が液晶中を通過する間に生じる異常光と常光との間の位相差を利用しているため、透過光強度は異常光と常光との間のリタデーションΔｎ・ｄに依存する。ここで、Δｎは屈折率異方性で、ｄはスペーサ４によって形成される透明基板２と駆動回路基板１との間のセルギャップである。
【０１５１】
このため、本実施例の場合、表示ムラを考慮しセルギャップ精度は、±０．０５μｍ以下とした。また、反射型では液晶に入射した光は反射電極で反射し再度液晶を通過するため、同じ屈折率異方性Δｎの液晶を用いる場合、透過型に対してセルギャップｄは半分になる。一般の透過型液晶表示素子の場合セルギャップｄは５〜６μｍ程度であるのに対し、本実施例では約２μｍである。
【０１５２】
本実施例では高いセルギャップ精度と、より狭いセルギャップに対応するため、従来からあるビーズ分散法に代わり柱状のスペーサを駆動回路基板１上に形成する方法を用いた。
【０１５３】
図２２に駆動回路基板１上に設けられた反射電極５とスペーサ４との配置を説明する模式平面図を示す。一定の間隔を保つように多数のスペーサ４が駆動回路基板全面にマトリックス状に形成されている。反射電極５は液晶表示素子が形成する像の最小の画素である。図２２では簡略化のため、符号５Ａ、５Ｂで示す縦４画素、横５画素で示した。
【０１５４】
図２２では縦４画素、横５画素の画素が、表示領域を形成している。液晶表示素子で表示する像はこの表示領域に形成される。表示領域の外側にはダミー画素１１３が設けられている。このダミー画素１１３の周辺にスペーサ４と同じ材料で周辺枠１１が設けられている。さらに、周辺枠１１の外側にはシール材１２が塗布される。１３は外部接続端子で液晶パネル１００に外部からの信号を供給するのに用いられる。
【０１５５】
スペーサ４と周辺枠１１の材料には、樹脂材料を用いた。反射電極５が形成された駆動回路基板１上にスピンコート法等でレジスト材を塗布し、マスクを用いてレジストをスペーサ４と周辺枠１１のパターンに露光する。その後除去剤を用いレジストを現像してスペーサ４と周辺枠１１とを形成する。
【０１５６】
スペーサ４と周辺枠１１とをレジスト材等を原料として形成すると、塗布する材料の膜厚でスペーサ４と周辺枠１１の高さを制御でき、高い精度でスペーサ４と周辺枠１１を形成することが可能である。また、スペーサ４の位置はマスクパターンで決めることができ、希望する位置に正確にスペーサ４を設けることが可能である。液晶プロジェクタでは画素上にスペーサ４が存在すると、拡大投映された像にスペーサによる影が見えてしまう問題がある。スペーサ４をマスクパターンによる露光、現像で形成することで、映像表示した際に、問題とならない位置にスペーサ４を設けることができる。
【０１５７】
また、スペーサ４と同時に周辺枠１１を形成しているので、液晶組成物３を駆動回路基板１と透明基板２との間に封入する方法として、液晶組成物３を駆動回路基板１に滴下しその後透明基板２を駆動回路基板１に貼り合せる方法を用いることができる。
【０１５８】
液晶組成物３を駆動回路基板１と透明基板２の間に配置し、液晶パネル１００を組立てた後は、周辺枠１１により囲まれた領域内に液晶組成物３が保持される。また、周辺枠１１の外側にはシール材１２が塗布され、液晶組成物３を液晶パネル１００内に封入する。前述したように、周辺枠１１はマスクパターンを用いて形成されるので、高い位置精度で駆動回路基板１上に形成することができる。そのため、液晶組成物３の境界を高い精度で定めることが可能である。また、周辺枠１１はシール材１２の形成領域の境界も高い精度で定めることが可能である。
【０１５９】
シール材１２は駆動回路基板１と透明基板２とを固定する役目と、液晶組成物３にとって有害な物質が進入することを阻止する役目がある。流動性があるシール材１２を塗布した場合に、周辺枠１１はシール材１２のストッパとなる。シール材１２のストッパとして、周辺枠１１を設けることで、液晶組成物３の境界やシール材１２の境界での設計裕度を広くすることができ、液晶パネル１００の端辺から表示領域までの間を狭く（挟額縁化）することが可能である。
【０１６０】
周辺枠１１と表示領域との間にはダミー画素１１３が設けられている。表示領域を囲むように周辺枠１１が形成されていることから、駆動回路基板１をラビング処理する際に、周辺枠１１により周辺枠１１の近傍がうまくラビングできない問題がある。液晶組成物３を一定の方向に配向するため、配向膜を形成しラビング処理が行われる。本実施例では、駆動回路基板１にスペーサ４、周辺枠１１が形成された後に、配向膜７が塗布される。その後、液晶組成物３が一定方向に配向するよう、配向膜７を布等を用いて擦ることでラビング処理が行われる。
【０１６１】
ラビング処理において、周辺枠１１が駆動回路基板１より突出しているため、周辺枠１１の近傍の配向膜７は、周辺枠１１による段差により充分に擦られない。そのため、周辺枠１１の近傍には液晶組成物３の配向が不均一な部分が生じやすい。液晶組成物３の配向不良による表示ムラを目立たなくするため、周辺枠１１の内側数画素をダミー画素１１３とすることで、表示に寄与しない画素としている。
【０１６２】
ところが、ダミー画素１１３を設け、画素５Ａ、５Ｂと同じように信号を供給すると、ダミー画素１１３と透明基板２との間には液晶組成物３が存在するため、ダミー画素１１３による表示も観察されてしまうという問題が生じる。ノーマリホワイトで使用する場合、液晶組成物３に電圧を印加しないと、ダミー画素１１３が白く表示される。そのため、表示領域の境が明確でなくなり、表示品質をそこなう。ダミー画素１１３を遮光することも考えられるが、画素と画素の間隔は数μｍのため、表示領域の境に精度良く遮光枠を形成することは困難である。そこで、ダミー画素１１３には黒表示となるような電圧を供給し、表示領域を囲む黒枠として観察されるようにした。
【０１６３】
図２３にダミー画素１１３の駆動方法について説明する。ダミー画素１１３には黒表示となるような電圧を供給するために、ダミー画素が設けられた領域は一面黒表示となる。一面黒表示となるならば、表示領域に設けた画素と同じように個別に形成する必要がなく、複数のダミー画素を電気的に接続して、一体の画素として設けることができる。また、駆動に必要な時間を考えると、ダミー画素のために書き込み時間を設けことは無駄である。そこで、複数のダミー画素の電極を連続して設けて、１つのダミー画素電極とすることが可能である。しかしながら、複数のダミー画素を接続して１つのダミー画素とすると画素電極の面積が増加することから、液晶容量が大きくなってしまう。前述したように液晶容量が大きくなると画素容量を用いて画素電圧を引き下げる効率が低下する。
【０１６４】
そこで、ダミー画素も表示領域の画素と同様に個別に設けることとした。しかしながら、有効画素と同様に１ライン毎の書き込みを行った場合、新たに設けた複数行のダミー行を駆動する時間が長くなる。そして、その分有効画素に書き込みを行う時間が短くなってしまうという問題が生じる。対して高精細表示を行う場合には、高速の映像信号（ドットクロックの高い信号）が入力するため、ますます画素の書き込み時間に対する制限が生じてくる。
【０１６５】
そこで１画面の書き込み期間中に数ライン分の書き込み時間を節約するために、図２３に示すようにダミー画素については垂直駆動回路１３０の垂直双方向シフトレジスタＶＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ走査信号を出力するようにした。また、同じく画素電圧制御回路１３５についても双方向シフトレジスタＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ画素電圧制御信号を出力するようにした。
【０１６６】
次に、図２４、図２５を用いて駆動回路基板１上に設けられるアクティブ素子３０とその周辺の構成を説明する。図２４、図２５において図５と同じ符号は同じ構成を示す。なお、図２４はアクティブ素子３０周辺を示す概略平面図で、図２５は図２４のＢ−Ｂ線における断面図であるが、図２４と図２５との各構成間の距離は一致していない。また図２５は走査信号線１０２とゲート電極３６、映像信号線１０３とソース領域３５、ドレイン領域３４、画素容量を形成する第１の電極３１、と第１の導電層４２と、コンタクトホール３５ＣＨ、３４ＣＨ、４０ＣＨ、４２ＣＨ、４９ＣＨ、２９０の位置関係を示すもので、その他の構成は省略した。
【０１６７】
図２４において１０２は走査信号線である。走査信号線１０２は、図２４中、Ｘ方向に延在しＹ方向に並設されていて、アクティブ素子３０をオン・オフする走査信号が供給される。図２５に示すように、走査信号線１０２はゲート電極と同じ２層膜からなっており、例えばポリシリコンとタングステンシリサイドを積層した２層膜を用いることができる。図２４中、映像信号線１０３はＹ方向に延在しＸ方向に並設されていて、反射電極５に書き込まれる映像信号が供給される。映像信号線１０３は第１の導電膜４２と同じ多層金属膜からなっており、例えばチタンタングステンとアルミの多層金属膜を用いることができる。
【０１６８】
映像信号は絶縁膜３８と第１の層間膜４１に空けられたコンタクトホール３５ＣＨを通り第１の導電膜４２によりドレイン領域３５に伝わる。走査信号線１０２に走査信号が供給されると、アクティブ素子３０はオンになり、映像信号は半導体領域（ｐ型ウエル）３２からソース領域３４に伝わり、コンタクトホール３４ＣＨを通り第１の導電膜４２に伝わる。第１の導電膜４２に伝わった映像信号は、コンタクトホール４０ＣＨを通り画素容量の第２の電極４０に伝わる。
【０１６９】
図２５において、１は駆動回路基板であるシリコン基板、３２はシリコン基板１の表面にイオン打ち込みで形成した不純物領域、前述したように３０はディプレッションモードのｐ型ＭＩＳトランジスタである。３３はチャネルストッパ、３４はｐ型ウエル３２にイオン打ち込みで導電化し形成したドレイン領域、３５はｐ型ウエル３２にイオン打ち込みで形成したソース領域、３１はｐ型ウエル３２にイオン打ち込みで導電化し形成した画素容量の第１の電極である。第１の電極３１もボロン（Ｂ）等をイオン打ち込みした、ｐ型の不純物領域であり、ディプレッションモードのキャパシタを形成している。なお、本実施例ではアクティブ素子３０をｐ型トランジスタで示したが、ｎ型トランジスタとすることも可能である。
【０１７０】
３６はゲート電極、３７はゲート電極端部の電界強度を緩和するオフセット領域、３８は絶縁膜、３９はトランジスタ間を電気的に分離するフィールド酸化膜、４０は画素容量を形成する第２の電極で絶縁膜３８を介しシリコン基板１に設けた第１の電極２１との間で容量を形成する。ゲート電極３６と第２の電極４０は、絶縁膜３８上にアクティブ素子３０のしきい値を低くするための導電層と低抵抗の導電層とを積層した２層膜からなっている。２層膜としては例えばポリシリコンとタングステンシリサイドの膜を用いることができる。４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２は接触不良を防止するバリアメタルと低抵抗の導電膜の多層膜からなっている。第１の導電膜として、例えばチタンタングステンとアルミの多層金属膜をスパッタで形成して用いることができる。
【０１７１】
また、図２４に示すように映像信号は層間接続部４２ＣＨを通り反射電極５へと伝わっていく。層間接続部４２ＣＨはフィールド酸化膜３９の上に形成されている。フィールド酸化膜３９は膜厚が厚いため、フィールド酸化膜の上は他の構成に比較して高い位置となっている。層間接続部４２ＣＨはフィールド酸化膜３９上に設けられることで、上層の導電膜により近い位置とすることができ、接続部の長さを短くしている。なお、図２４では層間接続部４２ＣＨをプラグで形成する場合を示している、図５と同様にコンタクトホールとすることも可能である。
【０１７２】
第２の層間膜４３は、第１の導電膜４２と第２の導電膜４４とを絶縁している。第２の層間膜４３は、各構成物により生じている凹凸を埋める平坦化膜４３Ａとその上を覆う絶縁膜４３Ｂとの２層で形成されている。平坦化膜４３ＡはＳＯＧ（spin on grass）を塗布して形成している。絶縁膜４３ＢはＴＥＯＳ膜であり、反応ガスとしてＴＥＯＳ（Tetraethylorthosilicate）を用いＳｉＯ２膜をＣＶＤにより形成したものである。
【０１７３】
第２の層間膜４３の形成後、ＣＭＰ（ケミカル・メカニカル・ポリシング）により第２の層間膜４３は研磨される。第２の層間膜４３はＣＭＰにより研磨することで平坦化する。平坦化された第２の層間膜の上に第１の遮光膜４４が形成される。第１の遮光膜４４は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。
【０１７４】
第１の遮光膜４４は駆動回路基板１の略全面を被っており、開口は図２５に示す層間接続部４２ＣＨの部分だけある。第１の遮光膜４４の上に第３の層間膜４５がＴＥＯＳ膜で形成されている。さらに第３の層間膜４５の上に第２の遮光膜４６が形成されている。第２の遮光膜４６は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。第２の遮光膜４６は層間接続部４２ＣＨで第１の導電膜４２と接続されている。層間接続部４２ＣＨでは、接続をとるために第１の遮光膜４４を形成する金属膜と第２の遮光膜４６を形成する金属膜とが積層されている。
【０１７５】
第１の遮光膜４４と第２の遮光膜４６を導電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電膜）で形成し、第１の遮光膜４４に画素電位制御信号を供給し、第２の遮光膜４６に階調電圧を供給すると、第１の遮光膜４４と第２の遮光膜４６とで画素容量を形成することができる。また、階調電圧に対する第３の層間膜４５の耐圧と、膜厚を薄くして容量を大きくすることを考慮すると、第３の層間膜４５は１５０ｎｍから４５０ｎｍが好ましく、より好ましくは、約３００ｎｍである。
【０１７６】
第２の遮光膜４６と第２の導電膜４８との接続には、プラグＰＧを用いている。プラグＰＧは第４の層間膜４７にスルーホールを形成し、タングステン等を用いてスルーホールを充填して形成する。そのため、プラグＰＧではコンタクトホール等に比較して、その上部に形成される膜（反射電極５）の凹凸が減少し、反射電極５を平坦の膜で形成することが可能である。反射電極５の凹凸は液晶パネル１００の反射率を減少させることから、従来、反射電極５（第２の導電膜４８）とその下の層との接続に用いられていたコンタクトホールは、各画素１個形成していた。対してプラグＰＧで第２の遮光膜４６と第２の導電膜４８（反射電極５）と接続すると、プラグＰＧ上の反射電極５が比較的平坦であるため、各画素に複数のプラグＰＧを設けることが可能となっている。
【０１７７】
次に、図２６に駆動回路基板１に透明基板２を重ね合わせた図を示す。駆動回路基板１の周辺部には、周辺枠１１が形成されており、液晶組成物３は周辺枠１１と駆動回路基板１と透明基板２とに囲まれた中に保持さる。重ね合わされた駆動回路基板１と透明基板２との間で周辺枠１１の外側には、シール材１２が塗布される。シール材１２により駆動回路基板１と透明基板２とが接着固定され液晶パネル１００が形成される。１３は外部接続端子である。
【０１７８】
次に図２７に外部接続端子１３を拡大した概略図を示す。図２７（ａ）は平面図で、図２７（ｂ）は図２７（ａ）Ｃ−Ｃで示す線の断面図である。図中１３Ｂは接続時の位置合わせを容易にするために、他の端子よりも長く形成した外部接続端子である。また、１４は外部接続端子１３の周辺に形成したダミーパターンである。駆動回路基板１内において、外部接続端子１３と外部接続端子１３の間は端子接続時のショートを防止するため、外部接続端子１３以外の構成を設けない。そのため、駆動回路基板１内の他の領域に比較してパターン密度が粗になっている。パターン密度が粗の部分は、他の領域に比較して層間膜の研磨量が多くなるという問題が生じる。そのため、外部接続端子１３の周辺にはダミーパターンが設けられており、パターン密度を均一にすることができ、薄い均一な膜が研磨可能となった。
【０１７９】
端子を構成する導電膜は、図２７（ｂ）に示すように、第１の導電膜４２と第１の遮光膜４４と第２の遮光膜４６及び、第２の導電膜４８（反射電極５を形成する金属膜）を積み重ねて形成している。接続部の第２の遮光膜４６と第２の導電膜４８との接続は、画素部と同様にプラグＰＧを用いている。プラグＰＧを用いることで外部接続端子１３を比較的平坦に形成することが可能になっている。また、プラグＰＧをタングステン等の金属を用いて密に形成することで、第２の導電膜４８が薄い膜のため、異方性導電膜の導電粒子が第２の導電膜４８を突き破っても、導電粒子がプラグＰＧに埋め込むように接触して、接続信頼性が保たれる。
【０１８０】
次に図２８にフレキシブルプリント配線板８０が接続される様子を示す。フレキシブルプリント配線板８０は液晶パネル１００に外部からの信号を供給するために用いられる。前述したように、フレキシブルプリント配線板８０は異方性導電膜（図示せず）を用い外部接続端子１３に接続される。フレキシブルプリント配線板８０の両外側の端子は他の端子に比較して長く形成され、透明基板２に形成された対向電極５に接続され、対向電極用端子８１を形成している。すなわち、フレキシブルプリント配線板８０は、駆動回路基板１と透明基板２の両方に接続されている。
【０１８１】
従来の対向電極５への配線は駆動回路基板１に設けられた外部接続端子にフレキシブルプリント配線板が接続され、駆動回路基板１を経由して対向電極５に接続されるものであった。本実施例の透明基板２にはフレキシブルプリント配線板８０との接続部８２が設けられ、フレキシブルプリント配線板８０と対向電極５とが直接接続される。すなわち、液晶パネル１００は透明基板２と駆動回路基板１とが重ね合わされて形成されるが、透明基板２の一部は駆動回路基板１より外側に出て接続部８２を形成しており、この透明基板２の外側に出た部分でフレキシブルプリント配線板８０と接続されている。
【０１８２】
図２９、図３０に液晶表示装置２００の構成を示す。図２９は液晶表示装置２００を構成する各構成物の分解組立て図である。また図３０は液晶表示装置２００の平面図である。
【０１８３】
図２９に示すように、フレキシブルプリント配線板８０が接続された液晶パネル１００は、クッション材７１を間に挟んで、放熱板７２に配置される。クッション材７１は高熱伝導性であり、放熱板７２と液晶パネル１００との隙間を埋めて、液晶パネル１００の熱が放熱板７２に伝わり易すくする役目を持つ。７３はモールドで、放熱板７２に接着固定されている。７６は遮光枠で液晶表示装置２００の表示領域の外枠を表示する。
【０１８４】
また図３０に示すように、フレキシブルプリント配線板８０はモールド７３と放熱板７２との間を通りをモールド７３の外側に取り出されている。７５は遮光板で、光源からの光が液晶表示装置２００を構成する他の部材にあたることを防いでいる。
【０１８５】
以上、本発明者によってなされた発明を、前記発明の実施例に基づき具体的に説明したが、本発明は、前記発明の実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０１８６】
【図１】本発明の実施例である液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施例である液晶パネルの一例を示すブロック図である。
【図３】入力信号とオン抵抗値との関係を示す図である。
【図４】入力信号とオフ抵抗値、入力信号とオン抵抗値との関係を示す図である。
【図５】本発明の実施例である液晶表示装置の画素部を示す概略断面図である。
【図６】表示回路周辺部に設けられた基板電位供給線を示す概略平面図である。
【図７】画素電位を制御する方法を説明する概略回路図である。
【図８】図２に示す液晶パネルの駆動方法を示すタイミング図である。
【図９】本発明の実施例である液晶表示装置の画素電位制御回路の構成を示す概略回路図である。
【図１０】画素電位制御回路に用いられるクロックドインバータを示す概略回路図である。
【図１１】本発明の実施例である液晶表示装置の垂直駆動回路の構成を示す概略回路図である。
【図１２】図１１に示す垂直駆動回路の動作を示すタイミング図である。
【図１３】本発明の実施例である液晶表示装置のプルアップ回路の構成を示す概略回路図である。
【図１４】図１３に示すプルアップ回路の動作を示すタイミング図である。
【図１５】本発明の実施例である液晶表示装置の水平駆動回路の構成を示す概略回路図である。
【図１６】図１５に示す水平駆動回路の動作を示すタイミング図である。
【図１７】遮光膜を用いて画素電位制御線を形成する構成を示す概略平面図である。
【図１８】本発明の実施例である液晶表示装置の駆動方法を示すタイミング図である
【図１９】本発明の実施例である液晶表示装置の画素電位制御回路に用いられるインバータ回路の概略断面図と動作を示すタイミング図である
【図２０】本発明の実施例である液晶表示装置を示す概略平面図である。
【図２１】本発明の実施例である液晶表示装置を示す概略図である。
【図２２】本発明の実施例である液晶表示装置の液晶パネルを示す概略平面図である。
【図２３】本発明の実施例である液晶表示装置を示す概略回路図である。
【図２４】本発明による液晶表示装置のアクティブ素子周辺の概略平面図である。
【図２５】本発明による液晶表示装置のアクティブ素子周辺の概略断面図である。
【図２６】本発明の実施例である液晶表示装置の液晶パネルを示す概略図である。
【図２７】本発明の実施例である液晶表示装置の端子部分を示す概略図である。
【図２８】本発明の実施例である液晶表示素子の液晶パネルにフレキシブル基板を接続したようすを示す概略図である。
【図２９】本発明の実施例である液晶表示装置を示す概略組み立て図である。
【図３０】本発明の実施例である液晶表示装置を示す概略平面図である。
【符号の説明】
【０１８７】
１…半導体基板、２…透明基板、３…液晶組成物、４…スペーサ、５…反射電極、６…対向電極、７、８…配向膜、９…偏光ビームスプリッタ、１１…周辺枠、１２…シール材、１４…外部接続端子、２５…走査リセット信号入力端子、２６…走査スタート信号入力端子、２７…走査終了信号出力端子、２８…リセット用トランジスタ、３０…アクティブ素子、３４…ソース領域、３５…ドレイン領域、３６…ゲート領域、３８…絶縁膜、３９…フィールド酸化膜、４１…第１の層間膜、４２…第１の導電膜、４３…第２の層間膜、４４…第１の遮光膜、４５…第３の層間膜、４６…第２の遮光膜、４７…第４の層間膜、４８…第２の導電膜、６１〜６２…クロックドインバータ、６５〜６６…クロックドインバータ、７１…クッション材、７２…放熱板、７３…モールド、７４…保護用接着材、７５…遮光板、７６…遮光枠、８０…フレキシブル配線板、１００…液晶パネル、１０１…画素部、１０２…走査信号線、１０３…映像信号線、１０４…スイッチング素子、１０７…対向電極、１０８…液晶容量、１０９…画素電極、１１０…表示部、１１１…表示制御装置、１１３…ダミー画素、１１５…画素容量、１２０…水平駆動回路、１２１…水平シフトレジスタ、１２２…表示データ保持回路、１２３…電圧選択回路、１３０…垂直駆動回路、１３１…制御信号線、１３２…表示データ線。
【図１】
2007011095.tif 000003
【図２】
2007011095.tif 000004
【図３】
2007011095.tif 000005
【図４】
2007011095.tif 000006
【図５】
2007011095.tif 000007
【図６】
2007011095.tif 000008
【図７】
2007011095.tif 000009
【図８】
2007011095.tif 000010
【図９】
2007011095.tif 000011
【図１０】
2007011095.tif 000012
【図１１】
2007011095.tif 000013
【図１２】
2007011095.tif 000014
【図１３】
2007011095.tif 000015
【図１４】
2007011095.tif 000016
【図１５】
2007011095.tif 000017
【図１６】
2007011095.tif 000018
【図１７】
2007011095.tif 000019
【図１８】
2007011095.tif 000020
【図１９】
2007011095.tif 000021
【図２０】
2007011095.tif 000022
【図２１】
2007011095.tif 000023
【図２２】
2007011095.tif 000024
【図２３】
2007011095.tif 000025
【図２４】
2007011095.tif 000026
【図２５】
2007011095.tif 000027
【図２６】
2007011095.tif 000028
【図２７】
2007011095.tif 000029
【図２８】
2007011095.tif 000030
【図２９】
2007011095.tif 000031
【図３０】
2007011095.tif 000032