(57)【要約】【課題】ハードマスクを用いたドライエッチングによって立体スタック型誘電体キャパシタを歩留りよく形成する誘電体メモリの製造方法を提供する。【解決手段】基板１００上に第１の絶縁膜１０７を形成する工程と、第１の絶縁膜に凹部を形成する工程と、凹部の底面および壁面に、下部電極１０８を形成する工程と、下部電極上に容量絶縁膜１０９を形成する工程と、容量絶縁膜上に第２の導電層１１０を形成する工程と、第２の導電層上に、凹部を埋め込むように第２の絶縁膜１１１を形成する工程と、第２の絶縁膜上に、凹部を覆うレジストマスク１１２を形成する工程と、レジストマスクにより第２の絶縁膜をパターニングする工程と、パターニングされた第２の絶縁膜をハードマスクとして、第２の導電層および容量絶縁膜をパターニングする工程とを備える。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に凹部を形成する工程と、
前記凹部の底面および壁面に、第１の導電層を形成する工程と、
前記第１の導電層上に誘電体層を形成する工程と、
前記誘電体層上に第２の導電層を形成する工程と、
前記第２の導電層上に、前記凹部を埋め込むように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記凹部を覆うレジストマスクを形成する工程と、
前記レジストマスクにより前記第２の絶縁膜をパターニングする工程と、
前記パターニングされた前記第２の絶縁膜をハードマスクとして、前記第２の導電体層および前記誘電体層をパターニングする工程とを備える誘電体メモリの製造方法。
【請求項２】
前記第２の導電層の上面よりも上方において、前記凹部の開口を、前記第２の絶縁膜によって塞ぐ請求項１記載の誘電体メモリの製造方法。
【請求項３】
前記凹部内底部に形成された前記第２の絶縁膜の膜厚と、前記凹部内上部に形成された前記第２の絶縁膜の膜厚との和は、前記凹部外の前記第２の絶縁膜の膜厚よりも大きい請求項２記載の誘電体メモリの製造方法。
【請求項４】
前記第１の導電層と前記第２の導電層を貴金属材料により形成する請求項１記載の誘電体メモリの製造方法。
【請求項５】
前記貴金属材料としてＰｔ、Ｉｒ、またはＲｕを用いる請求項４記載の誘電体メモリの製造方法。
【請求項６】
前記第２の導電層と前記第２の絶縁膜との間にＴｉまたはＡｌを含む窒化膜ないし酸化膜を形成する工程を含む請求項１記載の誘電体メモリの製造方法。
【請求項７】
前記第２の絶縁膜がシリコン酸化膜又はシリコン窒化膜である、請求項１記載の誘電体メモリの製造方法。
【請求項８】
前記第２の絶縁膜を形成した後、前記第２の絶縁膜を化学的機械研磨により平坦化する工程をさらに含む請求項１記載の誘電体メモリの製造方法。
【請求項９】
前記誘電体層をパターニングする工程の後、前記基板上に、前記第２の絶縁膜を覆う第３の絶縁膜を形成する工程をさらに備えることを特徴とする請求項１記載の誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立体スタック型の容量素子を有する誘電体メモリの製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体材料を応用した不揮発性メモリのひとつである。昨今の半導体デバイスの微細化・高集積化に伴い、強誘電体メモリも微細化が迫られているが、キャパシタ部を微細化するためには、微細加工技術が必要である。
【０００３】
しかしながら、強誘電体キャパシタを構成する材料として用いられるＰｔ、Ｉｒ、ＰＺＴ等の材料は、エッチングが非常に困難な材料である。特に、ＰｔやＩｒのドライエッチングでは、ＬＳＩ製造プロセスに使用されるレジストプロセスにおいて、フェンスと呼ばれる残渣が発生し、微細加工の障壁となる。そのため、ＰｔやＩｒのドライエッチングにおいて、ハードマスクを用いた高温ドライエッチングが採用されている（例えば、特許文献１を参照）。
【特許文献１】特開２００３−２５８２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
更なるメモリセルの微細化を図るために、強誘電体キャパシタの面積を確保する方法として、ホールやトレンチ内に強誘電体キャパシタを形成する立体スタック型のキャパシタが用いられている。これにより、小さい投影面積で、大きな総キャパシタ面積を確保することが可能となる。
【０００５】
しかしながら、このような立体スタック型の強誘電体キャパシタに上述したハードマスクを用いた従来のエッチングを適用した場合、以下のような課題が生じることを発明者らは見出した。
【０００６】
まず、一般的な成膜方法（例えばスパッタ法）を用いた場合、アスペクト比の大きいホールやトレンチ内では、その上部、側壁、及び底部におけるそれぞれの成膜の膜厚に大きなばらつきが生じる。そのため、ホールやトレンチの底部のハードマスクの膜厚が、ホールやトレンチの外部におけるハードマスクの膜厚よりも薄くなるという事態が生じる。
【０００７】
その結果、ホールやトレンチ内に、下部電極、強誘電体膜、及び上部電極を堆積した後、ハードマスクを用いて、強誘電体膜及び上部電極をエッチングする際、ホールやトレンチの底部におけるハードマスクが同時にエッチングされて、膜厚が薄くなるという問題が起こっていた。ハードマスクの膜厚が薄くなることにより、ピンホールが発生して、その後の洗浄工程で使用した薬液がホールやトレンチ内に残留し、キャパシタが劣化し歩留りの低下をもたらすという問題があった。
【０００８】
さらに、レジストプロセスを用いたエッチングによってハードマスク形成したときに、ホールやトレンチ内にレジストが残りパーティクルとなって、その後の工程で歩留りの低下をもたらすという問題もあった。
【０００９】
上記問題に鑑みて、本発明は、アスペクト比の大きい凹部へハードマスクを適用して誘電体メモリを製造する際の歩留まりを向上することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の誘電体メモリの製造方法は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に凹部を形成する工程と、前記凹部の底面および壁面に、第１の導電層を形成する工程と、前記第１の導電層上に誘電体層を形成する工程と、前記誘電体層上に第２の導電体層を形成する工程と、前記第２の導電層上に、前記凹部を埋め込むように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記凹部を覆うレジストマスクを形成する工程と、前記レジストマスクにより前記第２の絶縁膜をパターニングする工程と、前記パターニングされた前記第２の絶縁膜をハードマスクとして、前記第２の導電体層および前記誘電体層をパターニングする工程とを備える。
【００１１】
このように、ハードマスク材料を凹部内に埋め込むことで、ハードマスク材料の成膜が凹部底部と凹部外で膜厚差がある成膜方法でも、凹部底部に対する十分なハードマスク膜厚を確保することができる。また、ハードマスク材料が凹部内に埋め込まれていることで、次工程で熱処理を行なう場合に、強誘電体キャパシタの電極材料のマイグレーションを抑制し、断線を防ぐことができる。さらに、レジストマスクによるハードマスク形成時に、凹部内部にレジスト残渣は発生せず、レジスト残渣によるパーティクルの影響で歩留りを低下させることがない。さらに、エッチング後の洗浄において薬液が凹部内に残留しないため、薬液の残留によるキャパシタの劣化が発生せず歩留りを低下させることがない。
【発明の効果】
【００１２】
本発明によれば、アスペクト比の大きい凹部をハードマスクで埋め込むことにより、歩留まりが向上した誘電体メモリの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
上記構成の本発明の誘電体メモリの製造方法において、前記第２の導電層の上面よりも上方において、前記凹部の開口を、前記第２の絶縁膜によって塞ぐことが好ましい。
【００１４】
また、前記凹部内底部に形成された前記第２の絶縁膜の膜厚と、前記凹部内上部に形成された前記第２の絶縁膜の膜厚との和は、前記凹部外の前記第２の絶縁膜の膜厚よりも大きいことが好ましい。
【００１５】
また、前記第１の導電層と前記第２の導電層を貴金属材料により形成することが好ましい。前記貴金属材料としては、Ｐｔ、Ｉｒ、またはＲｕを用いることが好ましい。
【００１６】
また、前記第２の導電層と前記第２の絶縁膜との間にＴｉまたはＡｌを含む窒化膜ないし酸化膜を形成する工程を含むことが好ましい。
【００１７】
また、前記第２の絶縁膜がシリコン酸化膜又はシリコン窒化膜であることが好ましい。
【００１８】
また、前記第２の絶縁膜を形成した後、前記第２の絶縁膜を化学的機械研磨により平坦化する工程をさらに含むことが好ましい。
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。
【００２０】
（第１の実施形態）
図１Ａ、１Ｂは、本発明の第１の実施形態における誘電体メモリの製造方法の工程を示す断面図である。
【００２１】
図１Ａ（ａ）は、本実施形態における誘電体メモリを構成するため要素膜が成膜された状態であって、次にハードマスクが形成される前の状態を示す。すなわち、半導体基板１００に素子分離層１０１が形成され、不純物拡散層１０２が形成されている。半導体基板１００上には第１の層間絶縁膜１０３が形成されている。第１の層間絶縁膜１０３上にはＳｉＮ等からなる絶縁性下部水素バリア膜１０４が形成され、第１の層間絶縁膜１０３と絶縁性下部水素バリア膜１０４とを貫通して、不純物拡散層１０２と接続するコンタクトプラグ１０５が形成されている。
【００２２】
なお、絶縁性下部水素バリア膜１０４は、例えば、窒化シリコン、酸化チタンアルミニウムからなる。
【００２３】
さらに、絶縁性下部水素バリア膜１０４の上に、コンタクトプラグ１０５と接続する導電層１０６が形成され、導電層１０６の上に半導体基板１００の全面に亘って第１の絶縁膜１０７が形成されている。そして、導電層１０６の上面を露出するように第１の絶縁膜１０７に開口部が形成されている。
【００２４】
ここで、導電層１０６は、例えば、イリジウムからなる導電性酸素バリア膜、例えば、窒化チタンアルミニウムからなる導電性水素バリア膜、又は容量素子の下部電極となる電極膜、又はそれらの積層膜から構成される。電極膜は、例えば、ＩｒやＩｒＯ2及びＰｔ等の貴金属系材料により形成される。
【００２５】
さらに、第１の絶縁膜１０７に形成した開口部の底部及び壁面に第１の導電層からなる下部電極１０８が形成され、下部電極１０８の上に強誘電体からなる容量絶縁膜１０９が形成され、容量絶縁膜１０９の上に第２の導電層１１０が形成されている。
【００２６】
次に、図１Ａ（ｂ）に示すように、ハードマスク材料として第２の絶縁膜１１１を第２の導電層１１０上に半導体基板１００の全面に亘って形成する。第２の絶縁膜１１１としては、例えばシリコン酸化膜やシリコン窒化膜を用いることが望ましい。ここで、第２の絶縁膜１１１は、開口部内をほぼ完全に埋め込むことが、本発明の特徴である。
【００２７】
次に、図１Ａ（ｃ）のように、第２の絶縁膜１１１上に、開口部を覆うパターン形状を有するフォトレジスト１１２を形成する。
【００２８】
次に、図１Ｂ（ａ）のように、フォトレジスト１１２をマスクとして用いて第２の絶縁膜１１１をドライエッチによりパターニングすることで、ハードマスク１１３を形成する。
【００２９】
次に、図１Ｂ（ｂ）のように、ハードマスク１１３を用いて第２の導電層１１０と容量絶縁膜１０９とをドライエッチングによりパターニングすることで、上部電極１１０ａを形成する。
【００３０】
ここで、ハードマスク１１３との間で十分なエッチング選択比を得るために、第２の導電層１１０、および容量絶縁膜１０９のエッチングにはそれぞれ、臭化水素と酸素の混合ガス、および塩化硼素を用いることが望ましい。
【００３１】
この工程では、ハードマスク材料である第２の絶縁膜１１１の厚さは、開口部の内部の深さ方向における厚さが、開口部の外の第２の導電層１１０上における厚さよりも厚いこと、すなわち、凹部が完全に埋まった状態が望ましい。凹部が完全に埋め込まれた状態とは、開口部の外の第２の導電層１１０の上面よりも上方で、第２の絶縁膜１１１が凹部の開口を塞いでいる状態である。開口部内の第２の絶縁膜１１１中には、空洞があっても構わない。また、完全に凹部を塞ぐことは、開口部の半径以上の厚さに第２の絶縁膜１１１を成膜することで可能である。その理由については後述する。
【００３２】
凹部内部が第２の絶縁膜１１１で完全に埋め込まれていることで、第２の絶縁膜１１１により第２の下部電極１０８、容量絶縁膜１０９、上部電極１１０ａの密着性を向上させて、次工程にて熱処理を行う場合に生じる下部電極１０８、容量絶縁膜１０９、上部電極１１０ａのマイグレーションを抑制することができる。また、レジストマスク１１２によるハードマスク１１３形成時に、凹部内部にレジスト残渣は発生せず、レジスト残渣によるパーティクルの影響に起因する歩留りの低下が回避される。さらに、エッチング後の洗浄において薬液が凹部内に残留しないため、薬液の残留によるキャパシタの劣化が発生せず歩留りを低下させることがないという効果も得られる。
【００３３】
ここで、上部電極１１０ａを形成するために用いたハードマスク１１３は、後工程において除去しなくてもよく、半導体基板１００の全体に亘って、ハードマスク１１３を覆う絶縁膜を形成してもよい。
【００３４】
次に、図２を用いて、本実施の形態の特徴である第２の絶縁膜よりなるハードマスクについて、具体的に説明する。図２は、ハードマスク材料である第２の絶縁膜１１１の厚さに応じた凹部の塞がり状態について示したものである。
【００３５】
図２の状態では、凹部内部に形成した下部電極１０８、容量絶縁膜１０９、および第２の導電層１１０上に第２の絶縁膜１１１によって形成したハードマスク１１３が設けられている。
【００３６】
図２（ａ）は、従来のハードマスクを用いた例である。凹部上部のハードマスク１１３をハードマスク上部１１３ａとし、その膜厚をＡ、凹部底部のハードマスク１１３をハードマスク底部１１３ｂとし、その膜厚をＢとしたとき、Ａ＞Ｂであることが一般的である。これは、一般的な成膜方法では凹部内部に成膜材料が入りにくいためである。Ａ＞Ｂであるとき、第２の導電層１１０と容量絶縁膜１０９をエッチングすると、ハードマスク底部１１３ｂはハードマスク上部１１３ａよりも消失する時間が短い。ハードマスク底部１１３ｂがエッチング中に消失すると、凹部底部の第２の導電層１１０及び容量絶縁膜１０９がエッチングされてしまう。その結果、強誘電体キャパシタとしての特性が劣化する。具体的には残留分極量が低下することで信頼性に影響を与える。
【００３７】
一方、本実施の形態を示した図２（ｂ）では、ハードマスク１１３の材料である第２の絶縁膜が、第２の導電層１１０の上面よりも上方で凹部を塞ぎ、ハードマスク１１３が凹部内部に完全に埋め込まれている。そのため、凹部内には空洞であるボイド１１４の上下にハードマスク１１３の材料である第２の絶縁膜が存在し、ボイド１１４は完全にハードマスク１１３によって囲まれている。なお、ボイド１１４は存在しない方が望ましいが、凹部内外で膜厚差が生じる成膜方法ではほとんどの場合ボイド１１４が形成される。
【００３８】
図２（ｂ）の場合、ボイド１１４下部のハードマスク底部１１３ｂの膜厚Ｂと、ボイド１１４上部のハードマスク１１３の膜厚Ｂ’を合わせた厚さが、凹部内部の実効的なハードマスク膜厚となる。そのため、Ａ≦Ｂ＋Ｂ’となり、凹部内部のハードマスク底部１１３ｂがエッチングによって消失する時間を、ハードマスク上部１１３ａよりも長時間化することが可能である。
【００３９】
このように、本実施形態によれば、ハードマスク材料が凹部内に埋め込まれていることで、次工程で熱処理を行なう場合に、強誘電体キャパシタの電極材料のマイグレーションを抑制し、断線を防ぐことができる。さらに、レジストマスクによるハードマスク形成時に、凹部内部にレジスト残渣は発生せず、レジスト残渣によるパーティクルの影響で歩留りを低下させることがない。さらに、エッチング後の洗浄において薬液が凹部内に残留しないため、薬液の残留によるキャパシタの劣化が発生せず歩留りを低下させることがない。
【００４０】
（第２の実施形態）
図３Ａ、３Ｂは、本発明の第２の実施形態における誘電体メモリの製造方法の工程を示す断面図である。
【００４１】
本実施形態では、第１の実施形態と異なり、第２の導電層１１０と第２の絶縁膜１１１の間に密着層１１５を形成する工程を設けている。
【００４２】
図３Ａ（ａ）は、第２の導電層１１０を形成した後の断面図である。ここまでの工程は、図１Ａに示した第１の実施形態と同様であり、同一の要素に同一の参照符号を付して、説明の重複を省略する。本実施形態について、図３Ａ（ａ）の断面構造から説明する。
【００４３】
第２の導電層１１０を成膜した後、第２の導電層１１０上に図３Ａ（ｂ）に示すように密着層１１５を形成する。
【００４４】
次に、強誘電体キャパシタの上部電極をエッチングにより形成するためのハードマスク材料として、図３Ａ（ｃ）に示すように、密着層１１５上に第２の絶縁膜１１１を形成する。
【００４５】
次に、図３Ｂ（ａ）に示すように、第２の絶縁膜１１１をドライエッチによってパターニングするためのフォトレジスト１１２を形成する。
【００４６】
次に、図３Ｂ（ｂ）に示すように、フォトレジスト１１２により第２の絶縁膜１１１をドライエッチによりパターニングし、ハードマスク１１３を形成する。
【００４７】
次に、図３Ｂ（ｃ）に示すように、ハードマスク１１３を用いて密着層１１５、第２の導電層１１０、および容量絶縁膜１０９をドライエッチングによりパターニングすることで、強誘電体キャパシタを形成する。
【００４８】
一般的に、第２の導電層１１０の材料であるＰｔやＩｒ等の貴金属に対して、第２の絶縁膜１１１を形成するシリコン酸化膜やシリコン窒化膜等の絶縁膜は密着力が低い。その理由は、ＰｔやＩｒはストレスを有しているため、その応力により絶縁膜が剥がれやすくなるためである。特に、後工程にて熱処理が存在するプロセスによって強誘電体キャパシタを形成するような場合は、密着層がないと絶縁膜が剥がれる事態も場合によって生じる。また、凹部内部の膜はストレスを有し、その応力により膜が剥がれ易いということもある。
【００４９】
そのため、ＰｔやＩｒと、シリコン酸化膜やシリコン窒化膜等の絶縁膜との間には、密着層が形成されていることが望ましい。密着層１１５の材料としては、ＴｉやＡｌによる酸化膜や窒化膜が適している。密着層は絶縁体または導電体のいずれでもよい。
【００５０】
本実施形態によれば、第１の実施形態で得られる効果に加えて、上部電極と第２の絶縁膜との密着性が向上し、さらに安定したキャパシタ特性を得ることができる。
【００５１】
（第３の実施形態）
図４は、本発明の第３の実施形態における誘電体メモリの製造方法の工程を示す断面図である。
【００５２】
本実施形態が第１の実施形態と異なる点は、上部電極形成のためのハードマスク材料である第２の絶縁膜１１１を形成したのち、化学的機械研磨（ＣＭＰ）により第２の絶縁膜１１１の平坦化を行うことである。第１の実施形態と同一内容については、説明を省略する。
【００５３】
図４（ａ）は、図１Ａ（ｂ）までと同様の工程が終了した状態を示す。次に、図４（ｂ）に示すように、ＣＭＰ法により、第２の絶縁膜１１１を平坦化する。その後の工程は、図１Ａ（ｃ）〜図１Ｂ（ｂ）と同様である。図４（ｃ）に、図１Ｂ（ａ）に対応する、第２の絶縁膜１１１をドライエッチによりパターニングしてハードマスク１１３が形成された状態を示す。
【００５４】
図４（ｃ）と第１の実施形態における図２（ｂ）とを比較すると、ハードマスク１１３の上面に窪みがない点が異なる。例えば、ハードマスク１１３に窪みがあると、容量絶縁膜及び上部電極のエッチング後にその窪みが拡大し、後工程の層間膜形成で平坦性が低下し、多層配線工程で断線が発生する可能性を含む。しかし、本実施形態によれば、あらかじめハードマスク１１３を平坦にしておくことで、エッチング後も平坦な面が残り、その後の層間膜形成での平坦性に対する影響を緩和することができる。
【００５５】
また、強誘電体キャパシタを形成する凹部のアスペクト比が小さくなると、凹部内部を第２の絶縁膜１１１で埋め込むために必要な膜厚が厚くなる。つまり図２（ｂ）に示したハードマスク上部１１３ａの膜厚Ａが厚くなる。第２の絶縁膜１１１が厚くなると、強誘電体キャパシタの上部電極形成後におけるハードマスク残膜膜厚が厚くなり、その後の工程で層間絶縁膜を形成する際の埋め込み特性が悪くなる。そのため、あらかじめ必要以上の第２の絶縁膜１１１はＣＭＰにより除去しておくことが望ましい。
【産業上の利用可能性】
【００５６】
本発明に係る誘電体メモリの製造方法は、立体スタック型の誘電体キャパシタを形成する工程で有用である。
【図面の簡単な説明】
【００５７】
【図１Ａ】本発明の第１の実施形態に係る誘電体メモリの製造方法の工程を示す断面図
【図１Ｂ】図１Ａに続く工程を示す断面図
【図２】本発明によるハードマスクと従来例によるハードマスクの比較を説明する要部断面図
【図３Ａ】本発明の第２の実施形態に係る誘電体メモリの製造方法の工程を示す断面図
【図３Ｂ】図３Ａに続く工程を示す断面図
【図４】本発明の第３の実施形態に係る誘電体メモリの製造方法の工程を示す断面図
【符号の説明】
【００５８】
１００  半導体基板
１０１  素子分離層
１０２  不純物拡散層
１０３  第１の層間絶縁膜
１０４  絶縁性下部水素バリア膜
１０５  コンタクトプラグ
１０６  導電層
１０７  第１の絶縁膜
１０８  下部電極
１０９  容量絶縁膜
１１０  第２の導電層
１１０ａ  上部電極
１１１  第２の絶縁膜
１１２  レジストマスク
１１３  ハードマスク
１１３ａ  ハードマスク上部
１１３ｂ  ハードマスク底部
１１４  ボイド
１１５  密着層
【図１Ａ】
2007329280.tif 000003
【図１Ｂ】
2007329280.tif 000004
【図２】
2007329280.tif 000005
【図３Ａ】
2007329280.tif 000006
【図３Ｂ】
2007329280.tif 000007
【図４】
2007329280.tif 000008