(57)【要約】【課題】  ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきを防止し、微細化に好適な半導体装置の製造方法を提供する。【解決手段】  半導体基板１１の主面にゲート絶縁膜を介して上部の不純物濃度が下部より高く、且つ第１および第２の領域における導電型が互いに異なるゲート電極膜を形成する工程と、ゲート電極パターンを有する第１絶縁膜をマスクとして、第１および第２の領域のゲート電極膜の上部をエッチングして第１および第２ゲート電極の上部１８ａ、２３ａを形成する工程と、第１および第２ゲート電極の上部１８ａ、２３ａの側壁に第２絶縁膜を形成する工程と、第１および第２絶縁膜をマスクとして、第１および第２の領域のゲート電極膜の下部をエッチングして第１および第２ゲート電極の下部１８ｂ、２３ｂを形成する工程を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面にゲート絶縁膜を介して上部の不純物濃度が下部より高く、且つ第１および第２の領域における導電型が互いに異なるゲート電極膜を形成する工程と、
前記第１および第２の領域に形成されたゲート電極パターンを有する第１絶縁膜をマスクとして、前記第１および第２の領域の前記ゲート電極膜の上部をエッチングして第１および第２ゲート電極の上部を形成する工程と、
前記第１および第２ゲート電極の上部側壁に第２絶縁膜を形成する工程と、
前記第１および第２絶縁膜をマスクとして、前記第１および第２の領域の前記ゲート電極膜の下部をエッチングして前記第１および第２ゲート電極の下部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極膜が、ポリシリコンまたはシリコン・ゲルマニウム化合物であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部の不純物濃度が、１Ｅ１８ｃｍ−３以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜が、自然酸化膜、シリコン酸化膜、ＢＳＧ膜、ＰＳＧ膜およびシリコン窒化膜のいずれかであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板に形成された互いに異なる導電型の第１領域および第２領域と、
前記第１領域にゲート絶縁膜を介して形成され、上部のゲート長方向の長さが下部より小さく、且つ側壁に段差部を有する第１導電型の第１ゲート電極と、前記第１ゲート電極の両側に形成された第１導電型のソースおよびドレイン領域を備えた第１トランジスタと、
前記第２領域にゲート絶縁膜を介して形成され、上部のゲート長方向の長さが下部より小さく、且つ側壁に段差部を有する第２導電型の第２ゲート電極と、前記第２ゲート電極の両側に形成された第２導電型のソースおよびドレイン領域を備えた第２トランジスタと、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート型電界効果トランジスタの微細化が求められている。  
微細化による短チャンネル効果を抑制し従来の閾値電圧を維持するために、ＣＭＯＳ半導体装置では、ｐ＋ポリシリコンゲート電極を有するｐ−ＭＯＳトランジスタとｎ＋ポリシリコンゲート電極を有するｎ−ＭＯＳトランジスタを同一半導体基板に形成した所謂デュアルゲート構造が用いられている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された半導体装置の製造方法では、ポリシリコンゲート電極の側壁の上部に厚さ７０〜８０ｎｍのサイドウォールスペーサを形成し、サイドウォールスペーサの直下に中空領域を設けている。
【０００４】
次に、このサイドウォールスペーサ上からイオン注入を行ない、ゲート電極注入とソース／ドレイン注入を同時に行ない、サイドウォールスペーサの直下にはイオンが注入されないオフセット領域を形成している。
【０００５】
次に、サイドウォールスペーサの直下に形成された中空領域を利用して、ＬＤＤ（Lightly Doped Drain）領域やハロー領域を低エネルギーの入射角３０〜６０°の斜めイオン注入で形成している。
【０００６】
然しながら、高濃度のｐ＋ポリシリコンゲート電極およびｎ＋ポリシリコンゲート電極を得るために、予めポリシリコン膜にｐ型およびｎ型不純物を高濃度にドープする場合に、高濃度にドープされたポリシリコン膜は導電型によりＲＩＥ（Reactive Ion Etching）のエッチング速度が異なるため、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとで、得られるゲート電極の寸法や形状にばらつきが生じるという問題がある。
【０００７】
その結果、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとに特性のばらつきが生じ、特性が安定したＣＭＯＳ半導体装置が得られないという問題がある。従って、微細化が妨げられるという問題がある。
【特許文献１】特開平１１−２３８８７９号公報（９頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ｐチャネル絶縁ゲート型電界効果トランジスタとｎチャネル絶縁ゲート型電界効果トランジスタとのゲート電極形状のばらつきを防止し、微細化に好適な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板の主面にゲート絶縁膜を介して上部の不純物濃度が下部より高く、且つ第１および第２の領域における導電型が互いに異なるゲート電極膜を形成する工程と、前記第１および第２の領域に形成されたゲート電極パターンを有する第１絶縁膜をマスクとして、前記第１および第２の領域の前記ゲート電極膜の上部をエッチングして第１および第２ゲート電極の上部を形成する工程と、前記第１および第２ゲート電極の上部側壁に第２絶縁膜を形成する工程と、前記第１および第２絶縁膜をマスクとして、前記第１および第２の領域の前記ゲート電極膜の下部をエッチングして前記第１および第２ゲート電極の下部を形成する工程とを有することを特徴としている。
【００１０】
本発明の一態様の半導体装置では、半導体基板に形成された互いに異なる導電型の第１領域および第２領域と、前記第１領域にゲート絶縁膜を介して形成され、上部のゲート長方向の長さが下部より小さく、且つ側壁に段差部を有する第１導電型の第１ゲート電極と、前記第１ゲート電極の両側に形成された第１導電型のソースおよびドレイン領域を備えた第１トランジスタと、前記第２領域にゲート絶縁膜を介して形成され、上部のゲート長方向の長さが下部より小さく、且つ側壁に段差部を有する第２導電型の第２ゲート電極と、前記第２ゲート電極の両側に形成された第２導電型のソースおよびドレイン領域を備えた第２トランジスタと、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、ｐチャネル絶縁ゲート型電界効果トランジスタとｎチャネル絶縁ゲート型電界効果トランジスタとで、ゲート電極形状のばらつきを防止することができる。
【００１２】
その結果、特性の揃ったｐチャネル絶縁ゲート型電界効果トランジスタとｎチャネル絶縁ゲート型電界効果トランジスタが得られるので、所望の半導体装置を安定して製造することができる。  
従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
図１は本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２乃至図１１は半導体装置の製造工程を順に示す断面図である。
【００１５】
本実施例は、予め上部の不純物濃度が下部より高くなるように不純物を高濃度にドープしたゲート電極膜を形成し、ゲート電極膜の上部をエッチングしてゲート電極の上部を形成し、ゲート電極の上部側壁に絶縁膜のサイドウォールスペーサを形成し、サイドウォールスペーサをマスクとしてゲート電極膜の下部をエッチングしてゲート電極の下部を形成したｐ―ＭＯＳトランジスタとｎ−ＭＯＳトランジスタを有するＣＭＯＳ半導体装置を製造する場合の例である。
【００１６】
図１に示すように、本実施例の半導体装置１０は、半導体基板、例えばｎ型シリコン基板１１にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離されたｎ型ウェル領域１３およびｐ型ウェル領域１４と、ｎ型ウェル領域１３に形成されたｐ−ＭＯＳトランジスタ１５と、ｐ型ウェル領域１４に形成されたｎ−ＭＯＳトランジスタ１６とを具備している。
【００１７】
ｐ−ＭＯＳトランジスタ１５は、ゲート絶縁膜１７と、上部１８ａのゲート長方向の長さが下部１８ｂより小さく、且つ側壁に段差部１９を有するｐ＋ポリシリコン第１ゲート電極１８と、ｐ＋ポリシリコン第１ゲート電極１８の両側に形成されたソース領域２０およびドレイン領域２１とを有している。
【００１８】
同様に、ｎ−ＭＯＳトランジスタ１６は、ゲート絶縁膜２２と、上部２３ａのゲート長方向の長さが下部２３ｂより小さく、且つ側壁に段差部２４を有するｎ＋ポリシリコン第２ゲート電極２３と、ｎ＋ポリシリコン第２ゲート電極２３の両側に形成されたソース領域２５およびドレイン領域２６とを有している。
【００１９】
ｐ＋ポリシリコン第１ゲート電極１８とｎ＋ポリシリコン第２ゲート電極２３は、例えばゲート長３０ｎｍ、ゲート高さ１５０ｎｍ、上部１８ａ、２３ａの長さ２０〜３０ｎｍ、段差部１９、２４の幅２ｎｍ程度であり、その形状は略等しく形成されている。
【００２０】
以後、ｐ＋ポリシリコン第１ゲート電極１８を単に第１ゲート電極１８、ｎ＋ポリシリコン第２ゲート電極２３を単に第２ゲート電極２３とも称する。
【００２１】
次に、半導体装置１０の製造方法について図２乃至図１１を用いて詳しく説明する。  
始めに、図２に示すように、ｎ型シリコン基板１１にトレンチを形成し、トレンチ内部に絶縁物を埋め込んで形成したＳＴＩ１２により電気的に分離されたｎ型ウェル領域１３およびｐ型ウェル領域１４を形成する。
【００２２】
次に、ｎ型シリコン基板１１上に、ゲート絶縁膜３０として、例えば熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜と、ゲート電極膜３１として、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ１５０ｎｍ程度のアンドープポリシリコン膜を順次形成する。
【００２３】
次に、図３に示すように、ゲート電極膜３１上にフォトリソグラフィ法によりｎ型ウェル領域１３に対向する位置に開口３２を有するフォトレジスト膜３３を形成し、フォトレジスト膜３３をマスクとしてゲート電極膜３１にホウ素（Ｂ）を、例えば加速電圧１ｋｅＶ、ドーズ量２Ｅ１５ｃｍ−２程度イオン注入する。
【００２４】
これにより、ゲート電極膜３１にはＢイオンの注入プロファイルに従って、ゲート電極膜３１の上部の不純物濃度がゲート電極膜３１の下部より高い不純物濃度プロファイルを有する第１の領域３４が形成される。  
次に、図４に示すように、ゲート電極膜３１上にフォトリソグラフィ法によりｐ型ウェル領域１４に対向する位置に開口３５を有するフォトレジスト膜３６を形成し、フォトレジスト膜３６をマスクとしてゲート電極膜３１に燐（Ｐ）を、例えば加速電圧５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度イオン注入する。
【００２５】
これにより、ゲート電極膜３１にはＰイオンの注入プロファイルに従って、ゲート電極膜３１の上部の不純物濃度がゲート電極膜３１の下部より高い不純物濃度プロファイルを有する第２の領域３７が形成される。
【００２６】
次に、図５に示すように、ゲート電極膜３１の第１および第２の領域３４、３７上にフォトリソグラフィ法によりゲート電極パターンを有する第１絶縁膜４０、４１として、例えば厚さ５０ｎｍ程度のＴＥＯＳ膜をそれぞれ形成する。
【００２７】
次に、第１絶縁膜４０、４１をマスクとしてＣＦ４系ガスを用いたＲＩＥ法により、ゲート電極膜３１の上部を異方性が得られる条件でほぼ垂直にエッチングする。これにより、第１および第２ゲート電極の上部１８ａ、２３ａが形成される。
【００２８】
ＣＦ４系ガスは、プロセスの合間に第１および第２の領域３４、３７上に形成された自然酸化膜のエッチングとポリシリコン膜のエッチングが連続して行なえ、且つポリシリコン膜のエッチング速度が比較的大きいために第１および第２ゲート電極の上部１８ａ、２３ａの形状がより均等に形成できることから、ＲＩＥのエッチングガスとして好ましい。
【００２９】
但し、第１絶縁膜４０、４１も同時にエッチングされるため、第１絶縁膜４０、４１の膜厚はエッチング量よりも大きく設定されている。従って、第１絶縁膜４０、４１はマスクとして耐エッチング性を有している。
【００３０】
また、ＨＢｒ系ガスを用いる場合には、ＨＢｒ系ガスでは酸化膜の均一なエッチングが難しいので、始にＣＦ４系ガスにより表面の自然酸化膜をエッチングし、次にＨＢｒ系ガスによりポリシリコン膜をエッチングしても良い。更に、ＣＦ４系とＨＢｒ系の混合ガスを用いて、自然酸化膜とポリシリコンを連続してエッチングしても良い。
【００３１】
次に、図６に示すように、例えばｎ型シリコン基板１１を大気に１〜２時間曝し、大気中の酸素とゲート電極膜３１のポリシリコンとを反応させることにより、第１および第２ゲート電極の上部１８ａ、２３ａの側壁を含むゲート電極膜３１の上面に第２絶縁膜４５、４６として、２ｎｍ程度の薄い自然酸化膜を形成する。この自然酸化膜がサイドウォールスペーサとして機能する。
【００３２】
次に、図７に示すように、第１および第２ゲート電極の上部１８ａ、２３ａの側壁を除いて、ゲート電極膜３１上の第２絶縁膜４５、４６を、例えばＣ４Ｆ８系ガスを用いたＲＩＥ法によりエッチングして、ゲート電極膜３１を露出させる。
【００３３】
次に、第１絶縁膜４０、４１および第２絶縁膜４５、４６をマスクとして、ＨＢｒ／Ｃｌ２系ガスを用いたＲＩＥ法により、ゲート絶縁膜３０が露出するまで、ゲート電極膜３１をほぼ垂直にエッチングする。
【００３４】
これにより、第１および第２ゲート電極の下部１８ｂ、２３ｂが形成され、上部１８ａ、２３ａのゲート長方向の長さが下部１８ｂ、２３ｂより小さく、且つ側壁に段差部１９、２４を有するｐ＋ポリシリコン第１ゲート電極１８およびｎ＋ポリシリコン第２ゲート電極２３が得られる。
【００３５】
ここで、第１および第２ゲート電極の上部１８ａ、２３ａは第２絶縁膜４５、４６で保護されているので、サイドエッチングによるゲート電極形状のばらつきが防止され、形状の揃ったゲート電極１８、２３を得ることが可能である。
【００３６】
図１２は、燐およびホウ素が高濃度に注入されたポリシリコン膜のＲＩＥ法によるエッチング速度を示す図で、図中のａは燐が高濃度に注入されたポリシリコン膜、ｂはホウ素が高濃度に注入されたポリシリコン膜、ｃは比較としてアンドープポリシリコン膜の場合である。
【００３７】
図１２に示すように、実験によれば、燐が高濃度に注入されたポリシリコン膜ａのエッチング速度はホウ素が高濃度に注入されたポリシリコン膜ｂより１．２倍程度大きな値が得られた。
【００３８】
また、燐が高濃度に注入されたポリシリコン膜ａのエッチング速度はアンドープポリシリコン膜ｃより大きく、ホウ素が高濃度に注入されたポリシリコン膜ｂのエッチング速度はアンドープポリシリコン膜ｃより小さくなる結果が得られた。
【００３９】
更に、実験によれば、ポリシリコン膜中の燐の濃度が１Ｅ１８ｃｍ−３を越えるあたりから、ポリシリコン膜のエッチング速度が大きくなる結果が得られた。  
これから、ゲート電極膜３１の表面から不純物濃度が略１Ｅ１８ｃｍ−３になるまでの領域を上部とし、それより深い領域を下部と規定する。
【００４０】
例えば、ゲート電極膜３１に燐を加速電圧５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度イオン注入した場合に、ピーク不純物濃度が〜Ｅ２１ｃｍ−３台、不純物濃度が１Ｅ１８ｃｍ−３になる深さが３０ｎｍ程度の注入プロファイルが得られるので、ここでは、表面から深さ３０ｎｍまでの領域を上部とし、深さ３０ｎｍ以上の領域を下部としている。
【００４１】
図１３は第１および第２ゲート電極１８、２３の形状と、従来の上部１８ａ、２３ａを第２絶縁膜４５、４６で保護しない場合のゲート電極の形状とを模式的に示す図である。
【００４２】
図１３に示すように、第１および第２ゲート電極１８、２３ではゲート電極の形状が揃っており、電気的・機械的な対象性が保たれているので段差部１９、２４はｐ―ＭＯＳトランジスタ１５、ｎ−ＭＯＳトランジスタ１６の特性に影響を及ぼさない。
【００４３】
一方、上部１８ａ、２３ａを第２絶縁膜４５、４６で保護しない場合の第１および第２ゲート電極５０、５１では、第２ゲート電極５１の上部が第１ゲート電極５０の上部よりエッチング速度が大きいために優先的にサイドエッチングされ、サイドエッチング部５２が形成されてしまう。
【００４４】
その結果、第１および第２ゲート電極５０、５１ではゲート電極の形状が不揃いになり、電気的・機械的な対象性が保たれないのでｐ―ＭＯＳトランジスタ１５、ｎ−ＭＯＳトランジスタ１６の特性に影響を及ぼし、特性がばらつく要因になる。
【００４５】
次に、図８に示すように、ゲート絶縁膜３０上にフォトリソグラフィ法によりｎ型ウェル領域１３に対向する位置に開口（図示せず）を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜および第１ゲート電極１８をマスクとしてホウ素（Ｂ）を、例えば加速電圧１０ｋｅＶ、ドーズ量２Ｅ１０ｃｍ−２程度イオン注入し、ｎ型ウェル領域１３にソース領域２０の低不純物濃度層２０ａおよびドレイン領域２１の低不純物濃度層２１ａを形成する。
【００４６】
次に、図９に示すように、ゲート絶縁膜３０上にフォトリソグラフィ法によりｐ型ウェル領域１４に対向する位置に開口（図示せず）を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜および第２ゲート電極２３をマスクとして燐（Ｐ）を、例えば加速電圧１０ｋｅＶ、ドーズ量２Ｅ１０ｃｍ−２程度イオン注入し、ｐ型ウェル領域１４にソース領域２５の低不純物濃度層２５ａ、およびドレイン領域２６の低不純物濃度層２６ａを形成する。
【００４７】
次に、図１０に示すように、第１および第２ゲート電極１８、２３の側面に、例えばシリコン酸化膜とシリコン窒化膜が積層されたサイドウォールスペーサ４７、４８を形成する。
【００４８】
次に、ゲート絶縁膜３０上にフォトリソグラフィ法によりｎ型ウェル領域１３に対向する位置に開口（図示せず）を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜およびサイドウォールスペーサ４７をマスクとしてホウ素（Ｂ）を、例えば加速電圧１００ｋｅＶ、ドーズ量２Ｅ１２ｃｍ−２程度イオン注入し、ｎ型ウェル領域１３に、低不純物濃度層２０ａより深いソース領域２０の高不純物濃度層２０ｂおよび低不純物濃度層２１ａより深いドレイン領域２１の高不純物濃度層２１ｂを形成する。
【００４９】
次に、図１１に示すように、ゲート絶縁膜３０上にフォトリソグラフィ法によりｐ型ウェル領域１４に対向する位置に開口（図示せず）を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜およびサイドウォールスペーサ４８をマスクとして燐（Ｐ）を、例えば加速電圧１００ｋｅＶ、ドーズ量２Ｅ１２ｃｍ−２程度イオン注入し、ｐ型ウェル領域１４に、低不純物濃度層２５ａより深いソース領域２５の高不純物濃度層２５ｂおよび低不純物濃度層２６ａより深いドレイン領域２６の高不純物濃度層２６ｂを形成する。
【００５０】
次に、熱処理により、低不純物濃度層２０ａ、２１ａ、２５ａ、２６ａおよび高不純物濃度層２０ｂ、２１ｂ、２５ｂ、２６ｂを電気的に活性化し、ソース領域２０、２５およびドレイン領域２１、２６を形成する。
【００５１】
次に、第１絶縁膜４０、４１および第１および第２ゲート電極１８、２３の下を除いたゲート絶縁膜３０をそれぞれ除去し、第１および第２ゲート電極１８、２３、ソース領域２０、２５およびドレイン領域２１、２６上にニッケル（Ｎｉ）膜を、例えばスパッタリング法により形成し、熱処理することによりＮｉシリサイド層（図示せず）を形成する。
【００５２】
これにより、ｐ＋ポリシリコン第１ゲート電極１８とｎ＋ポリシリコン第２ゲート電極２３とのゲート電極形状のばらつきが防止され、特性の揃ったｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を有するＣＭＯＳ半導体装置１０が完成する。
【００５３】
以上説明したように、本実施例によれば、不純物濃度が高いゲート電極の上部をエッチングした後、ゲート電極の上部側壁を第２絶縁膜で保護して不純物濃度が低いゲート電極の下部をエッチングしているので、エッチング速度が大きいゲート電極の上部がサイドエッチングされることが無く、ｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６とのゲート電極形状のばらつきを防止することができる。
【００５４】
その結果、特性の揃ったｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６が得られ、所望のＣＭＯＳ半導体装置１０を安定して製造することができる。
【００５５】
従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
【００５６】
ここでは、ゲート電極膜３１における第１および第２の領域３４、３７は、アンドープポリシリコン膜にｐ型不純物またはｎ型不純物をイオン注入して形成した場合について説明したが、予めｐ型不純物またはｎ型不純物がドープされたドープドポリシリコン膜を各領域でパターン形成することで得たものであっても構わない。
【実施例２】
【００５７】
図１４および図１５は本発明の実施例２に係る半導体装置の製造工程を順に示す断面図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、第２絶縁膜をＢＳＧ（Boron Silicate Glass）膜としたことにある。
【００５８】
即ち、図１４に示すように、第１および第２ゲート電極の上部１８ａ、２３ａを含むゲート電極膜３１上にＣＶＤ法によりＢＳＧ膜６０を５〜１０ｎｍ程度形成する。
【００５９】
次に、図１５に示すように、第１および第２ゲート電極の上部１８ａ、２３ａの上面にフォトレジスト膜（図示せず）を形成し、フォトレジスト膜をマスクとしてＲＩＥ法によりＢＳＧ膜６０をエッチングして上部１８ａ、２３ａの側壁にＢＳＧ膜６０を残置し、厚さ数ｎｍ程度の第２絶縁膜６１、６２を形成する。
【００６０】
次に、図７から図１１に示す工程に従い、ｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を形成することにより、ＣＭＯＳ半導体装置１０が完成する。
【００６１】
以上説明したように、本実施例の半導体装置の製造方法によれば、自然酸化膜よりも厚い絶縁膜を制御して形成できるので、自然酸化膜の膜厚ばらつきにより第２ゲート電極の上部２３ａ側壁がサイドエッチングされる恐れがない利点がある。
【００６２】
ここでは、第２絶縁膜がＢＳＧ膜である場合について説明したが、ＣＶＤ法によるシリコン窒化膜、ＰＳＧ（Phosphorus Silicate Glass）膜またはシリコン酸化膜であっても構わない。
【実施例３】
【００６３】
図１６は本発明の実施例３に係る半導体装置の製造工程の要部を示す断面図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、ゲート電極膜３１をポリシリコン膜からシリコン・ゲルマニウム化合物（ＳｉＧｅ）膜としたことにある。
【００６４】
即ち、図１６に示すように、ゲート酸化膜３０上にゲート電極膜として、ＳｉＨ４ガスとＧｅＨ４ガスを用いたＣＶＤ法によりＧｅの組成が２０ａｔｍ％、厚さ１５０ｎｍ程度の多結晶シリコン・ゲルマニウム（ＳｉＧｅ）化合物膜７０を形成する。
【００６５】
次に、図３から図１１に示す工程に従い、ｐ−ＭＯＳトランジスタ１５とｎ−ＭＯＳトランジスタ１６を形成することにより、ＣＭＯＳ半導体装置１０が完成する。
【００６６】
シリコン・ゲルマニウム化合物は、キャリアの移動度がポリシリコンより大きいためゲート抵抗をより低減させることができるので、ゲート電極の空乏化の抑制が容易になる。
【００６７】
以上説明したように、本実施例の半導体装置の製造方法によれば、ゲート電極膜をポリシリコン膜に代えてシリコン・ゲルマニウム化合物膜７０としたので、ｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタの特性が向上する利点がある。
【００６８】
ここでは、シリコン・ゲルマニウム化合物膜のゲルマニウムの組成が２０ａｔｍ％の場合について説明したが、所望の特性が得られる範囲で自由に設定することができる。
【００６９】
また、ゲート電極膜がシリコン・ゲルマニウム化合物膜に炭素（Ｃ）を添加したＳｉＧｅＣ膜であっても構わない。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例１に係るポリシリコン膜のエッチング速度を示す図。
【図１３】本発明の実施例１に係るゲート電極の形状を従来例と比較して示す図。
【図１４】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００７１】
１０  半導体装置
１１  ｎ型シリコン基板
１２  ＳＴＩ
１３  ｎ型ウェル領域
１４  ｐ型ウェル領域
１５  ｐ―ＭＯＳトランジスタ
１６  ｎ―ＭＯＳトランジスタ
１７、２２  ゲート絶縁膜
１８、５０  第１ゲート電極
１８ａ、２３ａ  上部
１８ｂ、２３ｂ  下部
１９、２４  段差部
２０、２５  ソース領域
２１、２６  ドレイン領域
２３、５１  第２ゲート電極
３０  ゲート絶縁膜
３１  ゲート電極膜
３４  第１の領域
３７  第２の領域
４０、４１  第１絶縁膜
４５、４６、６１、６２  第２絶縁膜
６０  ＢＳＧ膜
７０  シリコン・ゲルマニウム化合物膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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