(57)【要約】【課題】高速インターフェース方式の半導体装置及びその方法を提供する。【解決手段】高速インターフェース方式の送信側半導体装置は、第１及び第２グループデータとともに、実質的に９０°の位相差を有する第１及び第２ストローブ信号を伝送する。送信側半導体装置は、受信側半導体装置からフィードバックされた位相エラー情報に基づいて、第１及び第２ストローブ信号のうち少なくとも一つのストローブ信号の位相を調節して伝送する。本発明に係る受信側ＱＤＲ半導体装置は、送信側半導体装置から第１及び第２ストローブ信号を受信し、第１及び第２ストローブ信号を用いて第１及び第２グループデータを受信する。本発明によれば、受信側半導体装置では、ＰＬＬあるいはＤＬＬを要しないので、従来のＱＤＲインターフェースシステムよりも回路面積及び電力消耗を減少させることができる。また、ストローブ信号を使ってソース同期の具現が可能であるため位相ノイズ除去能に優れている。【選択図】図４
2007174660.tif 000002
【特許請求の範囲】
【請求項１】
実質的に９０°の位相差を有する第１及び第２クロック信号を生成させるクロック信号生成回路と、
前記第１及び第２クロック信号に応答して第１グループデータをマルチプレクシングして伝送する第１グループデータ送信回路と、
前記第１及び第２クロック信号に応答して第２グループデータをマルチプレクシングして伝送する第２グループデータ送信回路と、
前記第１クロック信号に基づいた第１ストローブ信号を伝送する第１ストローブ信号伝送回路と、
前記第２クロック信号に基づいた第２ストローブ信号を伝送する第２ストローブ信号伝送回路と、を備え、
前記第１及び第２ストローブ信号伝送回路のうち少なくとも一つは、受信側半導体装置からフィードバックされた位相エラー情報に基づいて、対応するストローブ信号の位相を調節して伝送することを特徴とする高速インターフェース方式の半導体装置。
【請求項２】
前記第１ストローブ信号伝送回路は、
前記第１クロック信号の位相を調節する第１位相調節器と、
前記第１位相調節器の出力信号を信号線を介して伝送する第１信号送信器と、を備え、
前記第２ストローブ信号伝送回路は、
前記第２クロック信号の位相を調節する第２位相調節器と、
前記第２位相調節器の出力信号を信号線を介して伝送する第２信号送信器と、を備えることを特徴とする請求項１に記載の高速インターフェース方式の半導体装置。
【請求項３】
前記第１位相調節器は、受信側半導体装置での前記第１ストローブ信号の受信位相が前記第１グループデータのうちいずれか一つのデータの受信位相に一致するように、前記第１ストローブ信号の位相を調節し、
前記第２位相調節器は、前記受信側半導体装置での前記第２ストローブ信号の受信位相が前記第２グループデータのうちいずれか一つのデータの受信位相に一致するように、前記第２ストローブ信号の位相を調節することを特徴とする請求項２に記載の高速インターフェース方式の半導体装置。
【請求項４】
前記第１及び第２グループデータ伝送回路は各々、
前記第１及び第２クロック信号の位相を調節して出力するデータ位相調節器と、
前記位相調節器の出力信号を用いて、入力される信号をマルチプレクシングするマルチプレクサと、
前記マルチプレクサの出力信号を伝送するデータ送信器と、を備えることを特徴とする請求項３に記載の高速インターフェース方式の半導体装置。
【請求項５】
前記半導体装置は、
メモリコントローラであることを特徴とする請求項１に記載の高速インターフェース方式の半導体装置。
【請求項６】
高速インターフェース方式の半導体装置において、
実質的に９０°の位相差を有する第１及び第２ストローブ信号を受信して、第１グループ用ストローブ信号と第２グループ用ストローブ信号とを発生させるストローブ信号受信回路と、
前記第１グループ用ストローブ信号を基準として第１グループデータを受信する第１グループデータ受信回路と、
前記第２グループ用ストローブ信号を基準として第２グループデータを受信する第２グループデータ受信回路と、を備えることを特徴とする高速インターフェース方式の半導体装置。
【請求項７】
前記ストローブ信号受信回路は、
前記第１ストローブ信号を受信して、前記第１グループ用ストローブ信号のうち一つである第１受信ストローブ信号を出力する第１ストローブ信号バッファと、
前記第１ストローブ信号の位相を調節して、前記第２グループ用ストローブ信号のうち一つである第１追加ストローブ信号を出力する第２ストローブ信号バッファと、
前記第２ストローブ信号を受信して、前記第２グループ用ストローブ信号のうち他の一つである第２受信ストローブ信号を出力する第３ストローブ信号バッファと、
前記第２ストローブ信号の位相を調節して、前記第１グループ用ストローブ信号のうち他の一つである第２追加ストローブ信号を出力する第４ストローブ信号バッファと、を備え、
前記第１グループデータ受信回路は、前記第１受信ストローブ信号及び第２追加ストローブ信号に応答して第１グループデータを受信し、
前記第２グループデータ受信回路は、前記第２受信ストローブ信号及び第１追加ストローブ信号に応答して第２グループデータを受信することを特徴とする請求項６に記載の高速インターフェース方式の半導体装置。
【請求項８】
前記第２ストローブ信号バッファは、前記第１追加ストローブ信号の位相が前記第２グループデータのうちいずれか一つのデータの位相に一致するように、前記第１追加ストローブ信号の位相を調節し、
前記第４ストローブ信号バッファは、前記第２追加ストローブ信号の位相が前記第１グループデータのうちいずれか一つのデータの位相に一致するように、前記第２追加ストローブ信号の位相を調節することを特徴とする請求項７に記載の高速インターフェース方式の半導体装置。
【請求項９】
前記第１及び第２グループデータ受信回路は各々、
前記第１グループデータまたは第２グループデータのうち対応するデータをバッファリングするバッファと、
前記バッファの出力信号を受信してデマルチプレクシングされた出力データを出力するデータ受信器と、を備え、
前記データ受信器は、
前記第１受信ストローブ信号、前記第２追加ストローブ信号、前記第１受信ストローブ信号の反転信号及び前記第２追加ストローブ信号の反転信号に各々応答して前記バッファの出力信号を積分する第１ないし第４積分器と、
前記第２追加ストローブ信号、前記第１受信ストローブ信号の反転信号、前記第２追加ストローブ信号の反転信号及び前記第１受信ストローブ信号に各々応答して、前記バッファの出力信号と前記第１ないし第４積分器のうち対応する積分器の出力信号を選択的に受信し、該受信された信号を感知増幅する第１ないし第４感知部と、を備えることを特徴とする請求項６に記載の高速インターフェース方式の半導体装置。
【請求項１０】
前記第１ないし第４感知部は各々、
選択信号に応答して前記バッファの出力信号を受信する経路と前記第１ないし第４積分器のうち対応する積分器の出力信号を受信する経路とのうちいずれか一つを選択的に形成することによって、前記バッファの出力信号と前記第１ないし第４積分器のうち対応する積分器の出力信号とのうちいずれか一つを受信するマルチプレクシング部と、
前記マルチプレクシング部によって受信された信号を感知増幅するセンスアンプ部と、
前記センスアンプ部によって感知増幅された信号をラッチするラッチと、を備えることを特徴とする請求項９に記載の高速インターフェース方式の半導体装置。
【請求項１１】
半導体装置の高速インターフェース方法において、
（ａ）実質的に９０°の位相差を有する第１及び第２クロック信号を生成させる段階と、
（ｂ）前記第１及び第２クロック信号に応答して第１グループデータをマルチプレクシングして伝送する段階と、
（ｃ）前記第１及び第２クロック信号に応答して第２グループデータをマルチプレクシングして伝送する段階と、
（ｄ）前記第１クロック信号に基づいた第１ストローブ信号を伝送する段階と、
（ｅ）前記第２クロック信号に基づいた第２ストローブ信号を伝送する段階と、を備え、
前記第１及び第２ストローブ信号のうち少なくとも一つは、受信側半導体装置からフィードバックされた位相エラー情報に基づいて、その位相が調節されて伝送されることを特徴とする半導体装置の高速インターフェース方法。
【請求項１２】
前記（ｄ）段階は、
受信側半導体装置での前記第１ストローブ信号の受信位相が前記第１グループデータのうちいずれか一つのデータの受信位相に一致するように、前記第１ストローブ信号の位相を調節する段階を備えることを特徴とする請求項１１に記載の半導体装置の高速インターフェース方法。
【請求項１３】
前記（ｅ）段階は、
前記受信側半導体装置による前記第２ストローブ信号の受信位相が前記第２グループデータのうちいずれか一つのデータの受信位相に一致するように、前記第２ストローブ信号の位相を調節する段階を備えることを特徴とする請求項１１に記載の半導体装置の高速インターフェース方法。
【請求項１４】
半導体装置の高速インターフェース方法において、
（ａ）送信側半導体装置から実質的に９０°の位相差を有する第１及び第２ストローブ信号を受信して、第１グループ用ストローブ信号と第２グループ用ストローブ信号とを発生させる段階と、
（ｂ）前記第１グループ用ストローブ信号を基準として第１グループデータを受信し、前記第２グループ用ストローブ信号を基準として第２グループデータを受信する段階と、を備えることを特徴とする半導体装置の高速インターフェース方法。
【請求項１５】
前記（ａ）段階は、
（ａ１）第１ストローブ信号バッファを用いて前記第１ストローブ信号を受信して第１受信ストローブ信号を出力する段階と、
（ａ２）前記第１ストローブ信号バッファと異なる第２ストローブ信号バッファとを用いて前記第１ストローブ信号の位相を調節して第１追加ストローブ信号を出力する段階と、
（ａ３）第３ストローブ信号バッファを用いて前記第２ストローブ信号を受信して第２受信ストローブ信号を出力する段階と、
（ａ４）前記第３ストローブ信号バッファと異なる第４ストローブ信号バッファとを用いて第２ストローブ信号の位相を調節して第２追加ストローブ信号を出力する段階と、を備えることを特徴とする請求項１４に記載の半導体装置の高速インターフェース方法。
【請求項１６】
前記（ｂ）段階は、
（ｂ１）前記第１受信ストローブ信号及び前記第２追加ストローブ信号に応答して前記第１グループデータを受信する段階と、
（ｂ２）前記第２受信ストローブ信号及び前記第１追加ストローブ信号に応答して前記第２グループデータを受信する段階と、を備えることを特徴とする請求項１５に記載の半導体装置の高速インターフェース方法。
【請求項１７】
前記（ａ２）段階は、前記第１追加ストローブ信号の位相が前記第２グループデータのうちいずれか一つのデータの位相に一致するように、前記第１追加ストローブ信号の位相を調節する段階を備え、
前記（ａ２）段階は、前記第２追加ストローブ信号の位相が前記第１グループデータのうちいずれか一つのデータの位相に一致するように、前記第２追加ストローブ信号の位相を調節する段階を備えることを特徴とする請求項１６に記載の半導体装置の高速インターフェース方法。
【請求項１８】
高速インターフェース方式の半導体システムにおいて、
第１及び第２グループデータとともに、実質的に９０°の位相差を有する第１及び第２ストローブ信号を伝送する送信側半導体装置と、
前記送信側半導体装置から前記第１及び第２ストローブ信号を受信し、前記第１及び第２ストローブ信号を用いて前記第１及び第２グループデータを受信する受信側半導体装置と、を備え、
前記送信側半導体装置は、前記受信側半導体装置からフィードバックされた位相エラー情報に基づいて、前記第１及び第２ストローブ信号のうち少なくとも一つのストローブ信号の位相を調節して伝送することを特徴とする高速インターフェース方式の半導体システム。
【請求項１９】
前記受信側半導体装置は、
前記第１ストローブ信号を受信して第１受信ストローブ信号を出力する第１ストローブ信号バッファと、
前記第１ストローブ信号の位相を調節して第１追加ストローブ信号を出力する第２ストローブ信号バッファと、
前記第２ストローブ信号を受信して第２受信ストローブ信号を出力する第３ストローブ信号バッファと、
前記第２ストローブ信号の位相を調節して第２追加ストローブ信号を出力する第４ストローブ信号バッファと、
前記第１受信ストローブ信号及び前記第２追加ストローブ信号に応答して前記第１グループデータを受信する第１グループデータ受信回路と、
前記第２受信ストローブ信号及び前記第１追加ストローブ信号に応答して前記第２グループデータを受信する第２グループデータ受信回路と、を備えることを特徴とする請求項１８に記載の高速インターフェース方式の半導体システム。
【請求項２０】
前記送信側半導体装置は、
前記第１受信ストローブ信号の位相が前記第１グループデータのうちいずれか一つのデータの位相に一致するように、前記第１ストローブ信号の位相を調節し、
前記第２受信ストローブ信号の位相が前記第２グループデータのうちいずれか一つのデータの位相に一致するように、前記第２ストローブ信号の位相を調節することを特徴とする請求項１９に記載の高速インターフェース方式の半導体システム。
【請求項２１】
前記受信側半導体装置は、
前記第１追加ストローブ信号の位相が前記第２グループデータのうちいずれか一つのデータの位相に一致するように、前記第１追加ストローブ信号の位相を調節し、
前記第２追加ストローブ信号の位相が前記第１グループデータのうちいずれか一つのデータの位相に一致するように、前記第２追加ストローブ信号の位相を調節することを特徴とする請求項２０に記載の高速インターフェース方式の半導体システム。
【請求項２２】
前記送信側半導体装置は、
前記第１受信ストローブ信号及び前記第２追加ストローブ信号の位相を基準にとして前記第１グループデータの各位相を調節し、
前記第２受信ストローブ信号及び前記第１追加ストローブ信号の位相を基準にとして前記第２グループデータの各位相を調節することを特徴とする請求項２１に記載の高速インターフェース方式の半導体システム。
【請求項２３】
半導体装置の高速インターフェース方法において、
第１及び第２クロック信号を発生させる段階と、
送信側半導体装置が第１グループデータのうちいずれか一つのデータと前記第１クロック信号に基づいた第１ストローブ信号とを受信側半導体装置に伝送する段階と、
受信側半導体装置が前記第１ストローブ信号を基準として前記第１グループデータのうちいずれか一つのデータを受信して第１位相エラー情報を前記送信側半導体装置にフィードバックする段階と、
前記送信側半導体装置が前記第１位相エラー情報に基づいて前記第１ストローブ信号の位相を調節する段階と、
前記送信側半導体装置が第２グループデータのうちいずれか一つのデータと前記第２クロック信号に基づいた第２ストローブ信号とを前記受信側半導体装置に伝送する段階と、
前記受信側半導体装置が前記第２ストローブ信号を基準として前記第２グループデータのうちいずれか一つのデータを受信して第２位相エラー情報を前記送信側半導体装置にフィードバックする段階と、
前記送信側半導体装置が前記第２位相エラー情報に基づいて前記第２ストローブ信号の位相を調節する段階と、を備えることを特徴とする半導体装置の高速インターフェース方法。
【請求項２４】
前記方法は、
前記送信側半導体装置が前記第２グループデータのうちいずれか一つのデータと前記第１ストローブ信号とを受信側半導体装置に伝送する段階と、
前記受信側半導体装置が前記第１ストローブ信号を受信し、前記受信された信号の位相を調節して第１追加ストローブ信号を発生させる段階と、
前記送信側半導体装置が前記第１グループデータのうちいずれか一つのデータと前記第２ストローブ信号とを受信側半導体装置に伝送する段階と、
前記受信側半導体装置が前記第２ストローブ信号を受信し、前記受信された信号の位相を調節して第２追加ストローブ信号を発生させる段階と、をさらに備えることを特徴とする請求項２３に記載の半導体装置の高速インターフェース方法。
【請求項２５】
前記方法は、
前記位相調節された第１ストローブ信号及び前記第２追加ストローブ信号を基準として前記第１グループデータのうち残りのデータの各位相を調節する段階と、
前記位相調節された第２ストローブ信号及び前記第1追加ストローブ信号を基準として前記第２グループデータのうち残りのデータの各位相を調節する段階と、をさらに備えることを特徴とする請求項２４に記載の半導体装置の高速インターフェース方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ送受信装置に係り、特に、高速インターフェース方式、例えばＱＤＲ（Ｑｕａｄｒａｔｕｒｅ  Ｄａｔａ  Ｒａｔｅ）で動作する半導体装置及び高速インターフェース方法に関する。
【背景技術】
【０００２】
半導体装置のデータ伝送速度を高める方法として、一クロックサイクルの間にデータピン(あるいは、バス)当り二つ以上のビット(あるいは、シンボル)データを伝送する方式が多く使われている。例えば、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式のＤＲＡＭがある。ＤＤＲ方式よりさらに高いデータ伝送率を果たすために、最近ではＱＤＲ方式が導入されている。
【０００３】
図１は、ＤＤＲ方式とＱＤＲ方式の概念を説明するための図である。
【０００４】
図１（ａ）は、ＤＤＲ方式を示す。ＤＤＲ方式では、データ伝送のためにストローブ（ｓｔｒｏｂｅ）信号を使う。ＤＤＲ方式は、図１（ａ）に示すように、コントローラやメモリからデータＤＱ’ｓを伝送する場合にストローブ信号ＤＱＳの上昇エッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）と下降エッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）とを使い、データＤＱ’ｓを判別する場合もストローブ信号ＤＱＳの上昇エッジと下降エッジとを使う。
【０００５】
この方式は、ストローブ信号ＤＱＳの周波数より２倍速い速度でデータＤＱ’ｓを伝送できる。すなわち、ＤＤＲ方式を使えば、クロック（ＣＬＫ）周波数より２倍速いデータ伝送速度を達成できる。しかし、データ伝送速度が数Ｇｂ／ｓ以上になる半導体システムでは、ストローブ信号ＤＱＳの周波数も数ＧＨｚにしなければならない。ストローブ信号ＤＱＳが数ＧＨｚになると、チップ上でのストローブ信号ＤＱＳの分配が難しく、データＤＱ’ｓを判別するサンプリング回路も動作しにくくなる。したがって、この問題を解決するためには、図１（ｂ）に示すようなＱＤＲ方式を使わなければならない。
【０００６】
ＱＤＲ方式を使えば、クロックＣＬＫ周波数より４倍速いデータ伝送速度を達成できる。ＱＤＲ方式は、０°と９０°の位相を有する二つのストローブ信号ＤＱＳ＿０、ＤＱＳ＿９０の各々の上昇エッジと下降エッジとを使ってデータＤＱ’ｓを伝送する方式である。したがって、データＤＱ’ｓを伝送する装置及び受信する装置は、二つのストローブ信号ＤＱＳ＿０、ＤＱＳ＿９０を必要とする。
【０００７】
図２は、従来技術によるＱＤＲ送信側半導体装置２００及びＱＤＲ受信側半導体装置２５０を備えるＱＤＲ送受信半導体装置を概略的に示すブロック図である。
【０００８】
ＱＤＲ送信側半導体装置２００(例えば、メモリコントローラの一部)は、データ送信回路２１０、ＰＬＬ２２０及びストローブ信号送信器２３０を備える。送信側半導体装置２００は、ＰＬＬ２２０を用いて９０°の位相差を有する二つのクロック信号ＤＱＳ＿０、ＤＱＳ＿９０を生成する。データ送信回路２１０は、ＰＬＬ２２０で生成された二つのクロック信号ＤＱＳ＿０、ＤＱＳ＿９０を用いてデータＤＱ’ｓを送信する。ストローブ信号送信器２３０は、ＰＬＬ２２０から生成されたクロック信号ＤＱＳ＿０、ＤＱＳ＿９０のうち一つのクロック信号ＤＱＳを受信側半導体装置２５０に伝送する。
【０００９】
受信側半導体装置２５０(例えば、メモリ装置の一部)は、データ受信回路２６０、ストローブバッファ２７０及びＤＬＬ／ＰＬＬ２８０を備える。ストローブバッファ２７０は、送信側半導体装置２００から伝送されるストローブ信号ＤＱＳを受信してバッファリングする。ＤＬＬ／ＰＬＬ２８０は、ストローブ信号ＤＱＳに同期する内部クロック信号ＤＱＳ＿０’とストローブ信号ＤＱＳと９０°の位相差を有する内部クロック信号ＤＱＳ＿９０’を生成する。データ受信回路２６０は、ＤＬＬ／ＰＬＬ２８０から出力される二つの内部クロック信号ＤＱＳ＿０’、ＤＱＳ＿９０’を用いてデータＤＱ’ｓを受信する。
【００１０】
このように、従来技術によるＱＤＲ方式は、受信側半導体装置２５０で９０°の位相のクロック信号ＤＱＳ＿０’、ＤＱＳ＿９０’を生成させるＰＬＬ／ＤＬＬ２８０を必要とする。この場合、回路面積と電力消耗とが増加する。また、ＰＬＬやＤＬＬを使って内部クロック信号ＤＱＳ＿０’、ＤＱＳ＿９０’が生成されるため、図１（ｂ）に示したようにＰＬＬあるいはＤＬＬの特性による位相ジッタ（ｐｈａｓｅ  ｊｉｔｔｅｒ）が発生する場合がある。また、データＤＱ’ｓとクロック信号ＤＱＳ＿０’、ＤＱＳ＿９０’との間に経路差が発生し、位相ノイズ追跡（ｐｈａｓｅ  ｎｏｉｓｅ  ｔｒａｃｋｉｎｇ）が難しい。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の技術的課題は、クワドラチャ（Ｑｕａｄｒａｔｕｒｅ）ストローブ信号を使用し、位相ノイズ除去能に優れ、回路面積と電力消耗とを減らす高速インターフェース方式の半導体装置及びその方法を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の側面としての高速インターフェース方式の半導体装置は、クロック信号生成回路と、第１及び第２グループデータ送信回路及び第１及び第２ストローブ信号伝送回路とを備える。クロック信号生成回路は、実質的に９０°の位相差を有する第１及び第２クロック信号を生成させ、第１及び第２グループデータ送信回路は、各々前記第１及び第２クロック信号に応答して第１及び第２グループデータをマルチプレクシングして伝送する。第１及び第２ストローブ信号伝送回路は、各々前記第１及び第２クロック信号に基づいた第１及び第２ストローブ信号を伝送する。そして、前記第１及び第２ストローブ信号伝送回路のうち少なくとも一つは、受信側半導体装置からフィードバックされた位相エラー情報に基づいて、対応するストローブ信号の位相を調節して伝送する。
【００１３】
本発明の第２の側面としてのＱＤＲ半導体装置は、ストローブ信号受信回路及び第１及び第２グループデータ受信回路を備える。ストローブ信号受信回路は、実質的に９０°の位相差を有する第１及び第２ストローブ信号を受信して、第１グループ用ストローブ信号と第２グループ用ストローブ信号とを発生させる。第１及び第２グループデータ受信回路は、各々前記第１グループ用ストローブ信号を基準として第１グループデータを受信し、前記第２グループ用ストローブ信号を基準として第２グループデータを受信する。
【００１４】
前記ストローブ信号受信回路は、前記第１ストローブ信号を受信して前記第１グループ用ストローブ信号のうち一つである第１受信ストローブ信号を出力する第１ストローブ信号バッファと、前記第１ストローブ信号の位相を調節して前記第２グループ用ストローブ信号のうち一つである第1追加ストローブ信号を出力する第２ストローブ信号バッファと、前記第２ストローブ信号を受信して前記第２グループ用ストローブ信号のうち他の一つである第２受信ストローブ信号を出力する第３ストローブ信号バッファと、前記第２ストローブ信号の位相を調節して前記第１グループ用ストローブ信号のうち他の一つである第２追加ストローブ信号を出力する第４ストローブ信号バッファと、を備えることが望ましい。
【００１５】
前記第１グループデータ受信回路は、前記第１受信ストローブ信号及び第２追加ストローブ信号に応答して第１グループデータを受信し、前記第２グループデータ受信回路は、前記第２受信ストローブ信号及び第１追加ストローブ信号に応答して第２グループデータを受信する。
【００１６】
本発明の第３の側面としての半導体装置の高速インターフェース方法は、（ａ）実質的に９０°の位相差を有する第１及び第２クロック信号を生成させる段階と、（ｂ）前記第１及び第２クロック信号に応答して第１グループデータをマルチプレクシングして伝送する段階と、（ｃ）前記第１及び第２クロック信号に応答して第２グループデータをマルチプレクシングして伝送する段階と、（ｄ）前記第１クロック信号に基づいた第１ストローブ信号を伝送する段階と、（ｅ）前記第２クロック信号に基づいた第２ストローブ信号を伝送する段階と、を備える。そして、前記第１及び第２ストローブ信号のうち少なくとも一つは、受信側半導体装置からフィードバックされた位相エラー情報に基づいて、その位相が調節されて伝送される。
【００１７】
本発明の第４の側面としての半導体装置の高速インターフェース方法は、（ａ）送信側半導体装置から実質的に９０°の位相差を有する第１及び第２ストローブ信号を受信して、第１グループ用ストローブ信号と第２グループ用ストローブ信号とを発生させる段階と、（ｂ）前記第１グループ用ストローブ信号を基準として第１グループデータを受信し、前記第２グループ用ストローブ信号を基準として第２グループデータを受信する段階と、を備える。
【００１８】
本発明の第５の側面としての半導体装置の高速インターフェース方法は、送信側半導体装置が第１及び第２クロック信号を発生させる段階と、前記送信側半導体装置が第１グループデータのうちいずれか一つのデータと前記第１クロック信号に基づいた第１ストローブ信号とを受信側半導体装置に伝送する段階と、前記受信側半導体装置が前記第１ストローブ信号を基準として前記第１グループデータのうちいずれか一つのデータを受信して第１位相エラー情報を前記送信側半導体装置にフィードバックする段階と、前記送信側半導体装置が前記第１位相エラー情報に基づいて前記第１ストローブ信号の位相を調節する段階と、前記送信側半導体装置が第２グループデータのうちいずれか一つのデータと前記第２クロック信号に基づいた第２ストローブ信号とを前記受信側半導体装置に伝送する段階と、前記受信側半導体装置が前記第２ストローブ信号を基準として前記第２グループデータのうちいずれか一つのデータを受信して第２位相エラー情報を前記送信側半導体装置にフィードバックする段階と、前記送信側半導体装置が前記第２位相エラー情報に基づいて前記第２ストローブ信号の位相を調節する段階と、を備える。
【発明の効果】
【００１９】
本発明によれば、受信側半導体装置では、ＰＬＬあるいはＤＬＬを要しないので、従来のＱＤＲインターフェースシステムよりも回路面積及び電力消耗を減少させることができる。また、ストローブ信号を使ってソース同期（ｓｏｕｒｃｅ  ｓｙｎｃｈｒｏｎｏｕｓ）を実現させることができるため、位相ノイズ除去能に優れている。また、既存のＤＤＲメモリシステムで使用するストローブ信号ＤＱＳ代わりに本発明では二つのストローブ信号ＤＱＳ０、ＤＱＳ１を使用しているために既存のＤＤＲメモリと互換性を維持させやすいという長所がある。
【発明を実施するための最良の形態】
【００２０】
本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照して、本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を説明する。
【００２１】
以下、添付図面を参照して、本発明の望ましい実施形態を説明する。各図面に付された同一の参照符号は、同一の部材を示す。
【００２２】
図３Ａは、本発明の一実施形態に係る送信器(例えば、送信側半導体装置３００)と受信器(例えば、受信側半導体装置４００)の構成を概略的に示すブロック図である。図３Ｂは、図３Ａに示した送信器３００及び受信器４００によって実行される本発明のＱＤＲインターフェース方法を説明するための図面である。
【００２３】
図３Ａ及び図３Ｂを参照して、本発明の半導体装置及びＱＤＲインターフェース方法を概略的に説明する。
【００２４】
本発明のＱＤＲインターフェース方法によれば、送信側半導体装置３００は、ＰＬＬ３５０を用いて９０°の位相差を有する二つのクロック信号ＣＬＫ１、ＣＬＫ２を生成して第１グループ(例えば、第１バイト)データＤＱ＜Ｎ−１：０＞及び、第２グループ(例えば、第２バイト)データＤＱ＜２Ｎ−１：Ｎ＞を伝送し、また、第１及び第２グループデータＤＱ＜Ｎ−１：０＞、ＤＱ＜２Ｎ−１：Ｎ＞とともに二つのストローブ信号ＤＱＳ０、ＤＱＳ１を受信側半導体装置４００に伝送する。ストローブ信号ＤＱＳ０、ＤＱＳ１は、各々クロック信号ＣＬＫ１、ＣＬＫ２と同一位相の信号であるか、あるいはクロック信号ＣＬＫ１、ＣＬＫ２に対して位相が補正された信号である。ここで、Ｎはデータをグループ化する単位であって、８(例えば、“バイト（ｂｙｔｅ）”)または４(例えば、“ニブル（ｎｉｂｂｌｅ）”)である。すなわち、８個または４個のＤＱ当り一つのストローブ信号が伝送される。
【００２５】
上述した動作を実行するために、送信側半導体装置３００は、９０°の位相差を有する二つのクロック信号ＣＬＫ１、ＣＬＫ２を生成するＰＬＬ３５０、第１及び第２グループデータ送信回路３１０、３２０及び第１及び第２ストローブ信号送信回路３３０、３４０を備える。二つのクロック信号ＣＬＫ１、ＣＬＫ２を生成する回路として、ＰＬＬ３５０の代わりにＤＬＬ回路が使われることもある。第１及び第２グループデータ送信回路３１０、３２０は、各々二つのクロック信号ＣＬＫ１、ＣＬＫ２を用いて４＊Ｎビットデータを４倍の周波数を有するデータＤＱ＜Ｎ−１：０＞、ＤＱ＜２Ｎ−１：Ｎ＞に変換して伝送する。第１及び第２ストローブ信号送信回路３３０、３４０は、各々二つのクロック信号ＣＬＫ１、ＣＬＫ２を用いてクワドラチャストローブ信号、すなわち、９０°の位相差を有する二つのストローブ信号ＤＱＳ０、ＤＱＳ１を伝送する。
【００２６】
受信側半導体装置４００は、送信側半導体装置３００から伝送される二つのストローブ信号ＤＱＳ０、ＤＱＳ１を用いて、第１及び第２グループデータＤＱ＜Ｎ−１：０＞、ＤＱ＜２Ｎ−１：Ｎ＞を受信する。本発明の望ましい実施形態では、Ｎ個の第１グループデータＤＱ＜Ｎ−１：０＞に対しては０°の位相の第１ストローブ信号ＤＱＳ０が伝送され、Ｎ個の第２グループデータＤＱ＜２Ｎ−１：Ｎ＞に対しては９０°の位相の第２ストローブ信号ＤＱＳ１が伝送される。
【００２７】
受信側半導体装置４００は、ストローブ信号受信回路４１、４２、第１及び第２グループデータ受信回路５１０、５２０を備える。ストローブ信号受信回路４１、４２は、送信側半導体装置３００から各々受信されるストローブ信号ＤＱＳ０、ＤＱＳ１をバッファリングし、位相調節(例えば、シフト)して出力する。第１及び第２グループデータ受信回路５１０、５２０は、各々ストローブ信号受信回路４１、４２から出力される他の一対のストローブ信号を用いて、第１及び第２グループデータＤＱ＜Ｎ−１：０＞、ＤＱ＜２Ｎ−１：Ｎ＞を受信する。
【００２８】
本発明は、ＱＤＲインターフェース性能として、既存のＤＤＲ  ＳＤＲＡＭ（図２参照）でのストローブ信号ＤＱＳを０°と９０°の位相を有するデュアルストローブ信号ＤＱＳ０、ＤＱＳ１に代替する。この場合、０°と９０°の位相を有するストローブ信号ＤＱＳ０、ＤＱＳ１の上昇エッジと下降エッジとを基準にデータＤＱ＜ｉ＞を伝送し、受信チップ４００でストローブ信号ＤＱＳ０、ＤＱＳ１を用いてデータＤＱ＜ｉ＞を判別すれば、ストローブ信号ＤＱＳ０、ＤＱＳ１の周波数より４倍速いデータ伝送が可能である。ここで、ｉは、０から（２Ｎ−１）までの整数である。また、第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１が直接受信チップ、すなわち受信側半導体装置４００に印加されるので、受信側半導体装置４００で９０°の位相差を有するストローブ信号ＤＱＳ１を別途生成させる必要がなく、ＰＬＬやＤＬＬを使用しなくてもよい。
【００２９】
図４は、本発明の一実施形態に係る送信側半導体装置３００と受信側半導体装置４００との構成をさらに詳細に示すブロック図である。図４に示された本実施形態では、Ｎは８であると仮定する。
【００３０】
送信側半導体装置３００は、上述したように、第１及び第２グループデータ送信回路３１０、３２０、第１及び第２ストローブ信号送信回路３３０、３４０及びＰＬＬ３５０を備える。また、図４に示したように、送信側半導体装置３００は、基準電圧Ｖｒｅｆを受信側半導体装置４００に伝送するための基準電圧送信器３６０をさらに備える。
【００３１】
第１及び第２ストローブ信号送信回路３３０、３４０は、各々第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２に基づいた第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１を伝送する。第１ストローブ信号送信回路３３０は、０°の位相を有するクロック信号ＣＬＫ１を用いて第１ストローブ信号ＤＱＳ０を伝送し、第２ストローブ信号送信回路３４０は、９０°の位相とクロック信号ＣＬＫ１と同一の周波数を有するクロック信号ＣＬＫ２とを用いて第２ストローブ信号ＤＯＳ１を伝送する。
【００３２】
第１ストローブ信号送信回路３３０は、第１信号送信器３３２及び第１位相調節器３３１を含み、第２ストローブ信号送信回路３４０は、第２信号送信器３４２及び第２位相調節器３４１を含む。第１及び第２位相調節器３３１、３４１は、各々第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１の位相を調節する。これについての詳細な説明は図５Ａないし図５Ｄを参照して後述する。
【００３３】
第１グループデータ送信回路３１０は、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２を用いて４＊８ビットデータをマルチプレクシングして第１グループデータＤＱ＜７：０＞を伝送し、第２グループデータ送信回路３２０は、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２を用いて４＊８ビットデータをマルチプレクシングして第２グループデータＤＱ＜１５：８＞を伝送する。したがって、第１及び第２グループデータ送信回路３１０は、各々８個のマルチプレクサ３１１、３２１、８個のデータ送信器３１２、３２２及び８個の位相調節器３１３、３２３を備える。すなわち、図４に示したように、第１グループデータ送信回路３１０は、マルチプレクサ３１１、データ送信器３１２及び位相調節器３１３を含む回路を８個（×８）備え、第２グループデータ送信回路３２０は、マルチプレクサ３２１、データ送信器３２２及び位相調節器３２３を含む回路を８個（×８）備える。
【００３４】
位相調節器３１３、３２３は、対応するデータＤＱ＜ｉ＞の位相を調節するために、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の位相を調節する。これについての詳細な説明は、図５Ａないし図５Ｄを参照して後述する。
【００３５】
マルチプレクサ３１１、３２１は、対応する位相調節器３１３、３２３を介して位相調節された第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２に応答して、４ビットの並列データを直列データにマルチプレクシングする。データ送信器３１２、３２２は、対応するマルチプレクサ３１１、３２１から出力されるデータＤＱ＜ｉ＞を受信側半導体装置４００に伝送する（ｉは、０から（Ｎ−１）までの整数である）。
【００３６】
図４に示すように、受信側半導体装置４００は、第１ないし第４ストローブ信号バッファ回路４１０、４２０、４３０、４４０及び第１及び第２グループデータ受信回路５１０、５２０を備える。第１及び第３ストローブ信号バッファ回路４１０、４３０は、各々第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１を受信してバッファリングし、第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１を出力する。第２及び第４ストローブ信号バッファ回路４２０、４４０は、各々、第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１を受信して位相を調節(例えば、シフト)し、第１及び第２追加ストローブ信号ＤＱＳ０＿２、ＤＱＳ１＿２を出力する。
【００３７】
第１グループデータ受信回路５１０は、第１及び第４ストローブ信号バッファ回路４１０、４４０の出力信号、すなわち、第１受信ストローブ信号ＤＱＳ０＿１及び第２追加ストローブ信号ＤＱＳ１＿２に応答して第１グループデータＤＱ＜７：０＞をデマルチプレクシングする。
【００３８】
第２グループデータ受信回路５２０は、第２及び第３ストローブ信号バッファ回路４２０、４３０の出力信号、すなわち、第１追加ストローブ信号ＤＱＳ０＿２及び第２受信ストローブ信号ＤＱＳ１＿１に応答して第２グループデータＤＱ＜１５：８＞をデマルチプレクシングする。
【００３９】
第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１を受信する第１及び第３ストローブ信号バッファ回路４１０、４３０の他に第２及び第４ストローブ信号バッファ回路４２０、４４０をさらに用いる理由は、第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１の信号線の経路差のために発生する位相エラーを除去して９０°の位相差を維持し、各ストローブ信号バッファ回路４１０、４２０、４３０、４４０が８個のデータＤＱ＜ｉ＞のみを駆動するためである。
【００４０】
上述した本発明の一実施形態に係るＱＤＲ伝送方式によれば、データ伝送速度を４Ｇｂ／ｓ(例えば、ライン当り、すなわち各データピン当り)と仮定する時、ストローブ信号ＤＱＳ０、ＤＱＳ１の周波数は１ＧＨｚになる。もし、ＤＤＲ方式を用いる場合には、ＤＱＳの周波数を２ＧＨｚにしなければならない。
【００４１】
図５Ａないし図５Ｄは、本発明の一実施形態に係る、図４に示す送信器３００及び受信器４００によって実行されるクワドラチャストローブ信号の位相補正方法を示す信号タイミング図である。
【００４２】
図５Ａは、位相補正されていない各データＤＱ＜ｉ＞及びストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿２、ＤＱＳ０＿２、ＤＱＳ１＿１の位相を示す。受信側で各データＤＱ＜ｉ＞とストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿２、ＤＱＳ０＿２、ＤＱＳ１＿１の位相とを同期させるために、まず、第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１に対する位相調節がなされる。
【００４３】
第１受信ストローブ信号ＤＱＳ０＿１は、第１データＤＱ＜０＞を基準として位相補正がなされる。すなわち、送信側半導体装置３００がＤＤＲ方式で第１クロック信号ＣＬＫ１を用いて第１データＤＱ＜０＞と第１ストローブ信号ＤＱＳ０とを伝送し、第１受信ストローブ信号ＤＱＳ０＿１を第１データＤＱ＜０＞に整列（ａｌｉｇｎ）させる。具体的には、送信側半導体装置３００がＤＤＲ方式で第１クロック信号ＣＬＫ１を用いて第１データＤＱ＜０＞を伝送すると、受信側半導体装置４００は第１受信ストローブ信号ＤＱＳ０＿１を用いて第１データＤＱ＜０＞を受信し、この場合のデータ(あるいは、位相)エラーを判別(検出)して、エラー判別(検出)結果を送信側半導体装置３００にフィードバックする。送信側半導体装置３００は、フィードバックされたエラー判別(検出)情報に基づいて、第１ストローブ信号送信回路３３０の位相調節器３３１を介して第１ストローブ信号ＤＱＳ０の位相を調節する。これにより、第１データＤＱ＜０＞に基づいて第１受信ストローブ信号ＤＱＳ０＿１の位相が調節される。そして、送信側半導体装置３００は位相調節された第１受信ストローブ信号ＤＱＳ０＿１を用いて第１データを再び受信し、この場合のエラー情報(データエラー情報あるいは位相エラー情報)を再び送信側半導体装置３００にフィードバックする。このような過程が反復的になされる。このような反復過程を通じて第１データＤＱ＜０＞と第１受信ストローブ信号ＤＱＳ０＿１との位相を正確に同期させる。
【００４４】
第２受信ストローブ信号ＤＱＳ１＿１は、第９データＤＱ＜８＞を基準として位相補正がなされる。すなわち、送信側半導体装置３３０がＤＤＲ方式で第２クロック信号ＣＬＫ２を用いて第９データＤＱ＜８＞と第２ストローブ信号ＤＱＳ１とを伝送し、第２受信ストローブ信号ＤＱＳ１＿１を第９データＤＱ＜８＞に整列させる。第２受信ストローブ信号ＤＱＳ１＿１の位相補正過程は、上述した第１受信ストローブ信号ＤＱＳ０＿１の位相補正過程と同一であるので、これについての詳細な説明は省略する。第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１の位相調節は、送信側半導体装置３００の第１及び第２ストローブ信号送信回路３３０、３４０の位相調節器３３１、３４１で第１及び第２ストローブ信号ＤＱＳ０、ＤＱＳ１の位相を調節することでなされる。
【００４５】
図５Ｂは、位相補正された第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１及び各データＤＱ＜ｉ＞の位相を示す。
【００４６】
第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１の位相補正がなされた後に、第１及び第２追加ストローブ信号ＤＱＳ０＿２及びＤＱＳ１＿２の位相補正がなされる。このために、送信側半導体装置３００がＤＤＲ方式で第２クロック信号ＣＬＫ２を用いて第１データＤＱ＜０＞と第２ストローブ信号ＤＱＳ１とを伝送するとともに第１クロック信号ＣＬＫ１を用いて第９データＤＱ＜８＞と第１ストローブ信号ＤＱＳ０とを伝送することによって、第１追加ストローブ信号ＤＱＳ０＿２を第９データＤＱ＜８＞に整列させ、第２追加ストローブ信号ＤＱＳ１＿２を第１データＤＱ＜０＞に整列させる。第１及び第２追加ストローブ信号ＤＱＳ０＿２、ＤＱＳ１＿２の位相補正過程は、上述した第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１の位相補正過程と同一である。但し、第１及び第２追加ストローブ信号ＤＱＳ０＿２、ＤＱＳ１＿２の位相調節は、受信側半導体装置４００の第２及び第４ストローブ信号バッファ回路４２０、４４０でなされる。
【００４７】
図５Ｃは、位相補正された第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、第１及び第２追加ストローブ信号ＤＱＳ０＿２、ＤＱＳ１＿２及び各データＤＱ＜ｉ＞の位相を示す。４個のストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、ＤＱＳ０＿２、ＤＱＳ１＿２に対する位相補正を通じてストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、ＤＱＳ０＿２、ＤＱＳ１＿２に対するスキュー（ｓｋｅｗ）が除去される。
【００４８】
４個のストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、ＤＱＳ０＿２、ＤＱＳ１＿２に対する位相補正がすべてなされた後、各データＤＱ＜ｉ＞とストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、ＤＱＳ０＿２、ＤＱＳ１＿２との間に発生するスキューを除去するために、送信半導体装置３００で各データＤＱ＜ｉ＞別に、すなわち、各データピン(図示せず)別にデータＤＱ＜ｉ＞の位相を補正する。各データＤＱ＜ｉ＞に対する位相補正は、グループ(バイト)別にデータＤＱ＜ｉ＞を対応するストローブ信号ＤＱＳ０＿１及びＤＱＳ１＿２、ＤＱＳ０＿２及びＤＱＳ１＿１に整列させてスキューを除去する。
【００４９】
具体的には、第１グループデータＤＱ＜７：０＞の各位相は、第１受信ストローブ信号ＤＱＳ０＿１及び第２追加ストローブ信号ＤＱＳ１＿２に整列させ、第２グループデータＤＱ＜１５：８＞の各位相は第１追加ストローブ信号ＤＱＳ０＿２及び第２受信ストローブ信号ＤＱＳ１＿１に整列させる。各データＤＱ＜ｉ＞に対する位相調節は、送信側半導体装置３００の第１及び第２グループデータ送信回路３１０、３２０の位相調節器３１３、３２３でなされる。
【００５０】
図５Ｄは、各データＤＱ＜ｉ＞に対する位相補正を完了した後の第１及び第２受信ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、第１及び第２追加ストローブ信号ＤＱＳ０＿２、ＤＱＳ１＿２及び各データＤＱ＜ｉ＞の位相を示す。図５Ｄに図示されたように、各データＤＱ＜ｉ＞に対する位相補正まで完了することによって、受信側半導体装置４００で各データＤＱ＜ｉ＞の位相は、対応するストローブ信号ＤＱＳ０＿１及びＤＱＳ１＿２、ＤＱＳ０＿２及びＤＱＳ１＿１に正確に同期する。
【００５１】
上述したストローブ信号ＤＱＳ０＿１及びＤＱＳ１＿２、ＤＱＳ０＿２及びＤＱＳ１＿１と各データＤＱ＜ｉ＞との位相補正は、システム初期モードからなされることが望ましい。ストローブ信号ＤＱＳ０＿１及びＤＱＳ１＿２、ＤＱＳ０＿２及びＤＱＳ１＿１と各データＤＱ＜ｉ＞とに対する位相補正を実行してスキューが除去されると、データ伝送がなされる。
【００５２】
図６は、図４に図示された第１データ受信回路、第１及び第４ストローブ信号バッファ回路の一具体例を示す回路図である。
【００５３】
図６を参照するに、第１グループデータ受信回路５１０は、各データＤＱ＜ｉ＞に対して、データバッファ６１０及びデータ受信器６２０を含む。したがって、第１グループデータ受信回路５１０は、図５に示されたデータバッファ６１０及びデータ受信器６２０を８個（×８）備える。
【００５４】
データバッファ６１０は、データＤＱ＜ｉ＞と基準電圧Ｖｒｅｆとを受信してデータ電圧と基準電圧との差に基づいた信号を出力する。データ受信器６２０は、第１ないし第４積分器６２１〜６２４及び第１ないし第４感知部６３１〜６３４を含む。
【００５５】
第１ストローブ信号バッファ回路４１０は、バッファ６４０及び駆動部６５０を備える。
【００５６】
第４ストローブ信号バッファ回路４４０は、バッファ６６０及び駆動部６７０を備える。
【００５７】
図７は、図６に示したデータ受信回路５１０のデータ受信器６２０の動作を説明するための図である。図８は、図６に示した感知部（６３ｊ、ｊ＝１、２、３、４）の一具体例を表わす回路図である。
【００５８】
図６ないし図８を参照して、第１ないし第４積分器６２１〜６２４及び第１ないし第４感知部６３１〜６３４の動作を説明する。
【００５９】
第１積分器６２１は、０°のクロック信号Ｐ０に応答して入力データＩＮ１を積分する。すなわち、第１積分器６２１は、図７に示したように、０°のクロック信号Ｐ０の上昇エッジから９０°のクロック信号Ｐ９０の上昇エッジまでの区間Ｔｉｎｔの間に入力データＩＮ１を積分する。第１感知部６３１は、所定の選択信号(図８に示すＳＥＬ１、ＳＥＬ２)及び９０°のクロック信号Ｐ９０に応答して、第１積分器６２１の出力信号ＩＮ２とデータバッファ６１０の出力信号ＩＮ１とのうち何れか一つを選択的に受信し、選択された信号を感知増幅してラッチする。すなわち、第１感知部６３１は、９０°のクロック信号Ｐ９０の上昇エッジ時点Ｔｓから選択された信号を感知増幅して、ラッチする。
【００６０】
第２積分器６２２は、９０°のクロック信号Ｐ９０に応答して入力データＩＮ１を積分する。第２感知部６３２は、所定の選択信号(図８に示すＳＥＬ１、ＳＥＬ２)及び１８０°のクロック信号Ｐ１８０に応答して、第２積分器６２２の出力信号ＩＮ２とデータバッファ６１０の出力信号ＩＮ１とのうち何れか一つを選択的に受信し、選択された信号を感知増幅してラッチする。
【００６１】
第３積分器６２３は、１８０°のクロック信号Ｐ１８０に応答して入力データＩＮ１を積分する。第３感知部６３３は、所定の選択信号(図８に示すＳＥＬ１、ＳＥＬ２)及び２７０°のクロック信号Ｐ２７０に応答して、第３積分器６２３の出力信号ＩＮ２とデータバッファ６１０の出力信号ＩＮ１とのうち何れか一つを選択的に受信し、選択された信号を感知増幅してラッチする。
【００６２】
第４積分器６２４は、２７０°のクロック信号Ｐ２７０に応答して入力データＩＮ１を積分する。第４感知部６３４は、所定の選択信号(図８に示すＳＥＬ１、ＳＥＬ２)及び０°のクロック信号Ｐ０に応答して、第４積分器６２４の出力信号ＩＮ２とデータバッファ６１０の出力信号ＩＮ１とのうち何れか一つを選択的に受信し、選択された信号を感知増幅してラッチする。
【００６３】
ここで、０°のクロック信号Ｐ０及び１８０°のクロック信号Ｐ１８０は、第１ストローブ信号バッファ回路４１０から出力される信号であって、０°のクロック信号Ｐ０は上述した第１受信ストローブ信号ＤＱＳ０＿１と同一であり、１８０°のクロック信号Ｐ１８０は第１受信ストローブ信号ＤＱＳ０＿１の反転信号（１８０°の位相差を有する信号）である。９０°のクロック信号Ｐ９０及び２７０°のクロック信号Ｐ２７０は、第４ストローブ信号バッファ回路４４０から出力される信号であって、９０°のクロック信号Ｐ９０は上述した第２追加ストローブ信号ＤＱＳ１＿２と同一であり、２７０°のクロック信号Ｐ２７０は第２追加ストローブ信号ＤＱＳ１＿２の反転信号である。
【００６４】
図８を参照して、図６に示した感知部（６３ｊ、ｊ＝１〜４）の具体的な構成及び動作を説明する。図８に示すように、感知部６３１は、マルチプレクシング部８１０、センスアンプ部８２０及びラッチ８３０を含み、マルチプレクシング機能を有するフリップフロップ回路である。
【００６５】
マルチプレクシング部８１０は、第１ないし第６ＮＭＯＳトランジスタＮＴ１〜ＮＴ６、第１及び第２ＡＮＤゲートＡＮＤ１〜ＡＮＤ２を含む。
【００６６】
第１及び第２ＮＭＯＳトランジスタＮＴ１、ＮＴ２は、各々そのゲートで第１入力信号ＩＮ１及び第１入力信号の反転信号ＩＮ１Ｂを受信する。第３及び第４ＮＭＯＳトランジスタＮＴ３、ＮＴ４は、各々そのゲートで第２入力信号ＩＮ２及び第２入力信号の反転信号ＩＮ２Ｂを受信する。
【００６７】
第１ＡＮＤゲートＡＮＤ１は、第１選択信号ＳＥＬ１とクロック信号ＰＣＬＫとを論理和して出力し、第２ＡＮＤゲートＡＮＤ２は、第２選択信号ＳＥＬ２とクロック信号ＰＣＬＫとを論理和して出力する。
【００６８】
第５トランジスタＮＴ５は、第１ＡＮＤゲートＡＮＤ１の出力信号に応答してターンオン／ターンオフされ、第６トランジスタＮＴ６は、第２ＡＮＤゲートＡＮＤ２出力信号に応答してターンオン／ターンオフされる。
【００６９】
第１及び第２選択信号ＳＥＬ１、ＳＥＬ２は、各々第１入力信号ＩＮ１を受信するか、第２入力信号ＩＮ２を受信するかを表わす信号であって、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）設定またはプログラムヒューズなどを利用して設定される。第１入力信号ＩＮ１を受信する場合には、第１選択信号ＳＥＬ１が所定の論理レベル(ここでは、ハイレベル)で活性化され、第２入力信号ＩＮ２を受信する場合には、第２選択信号ＳＥＬ２がハイレベルで活性化される。第１入力信号(データバッファ６１０の出力信号)ＩＮ１を受信する場合には、データバッファ６１０の出力信号ＩＮ１を積分せずにサンプリングしてデータを判別する。これをサンプリング方式と言う。第２入力信号(積分器６２１、６２２、６２３または６２４の出力信号)ＩＮ２を受信する場合には、データバッファ６１０の出力信号ＩＮ１を積分してデータを判別する。これを積分方式と言う。
【００７０】
ここで、第１及び第２入力信号ＩＮ１、ＩＮ２は、各々データバッファ（図６に示す６１０）の出力信号及び対応する積分器６２１、６２２、６２３または６２４の出力信号であって、第１感知部６３１の場合には、第１積分器６２１の出力信号である。クロック信号ＰＣＬＫは、対応するクロック信号Ｐ９０、Ｐ１８０、Ｐ２７０またはＰ０であって、第１感知部６３１の場合には、９０°のクロック信号Ｐ９０である。
【００７１】
第１選択信号ＳＥＬ１が活性化された場合には、第５トランジスタＮＴ５がターンオンされて第１入力信号ＩＮ１を受信する経路(すなわち、第１ノードＮ１から第１トランジスタＮＴ１及び第５トランジスタＮＴ５を経てグラウンドまでの経路と第２ノードＮ２から第２トランジスタＮＴ２及び第５トランジスタＮＴ５を経てグラウンドまでの経路)が形成され、センスアンプ部８２０が第１入力信号ＩＮ１を感知増幅する。一方、第２選択信号ＳＥＬ２が活性化された場合には、第６トランジスタＮＴ６がターンオンされて第２入力信号ＩＮ２を受信する経路(すなわち、第１ノードＮ１から第３トランジスタＮＴ３及び第６トランジスタＮＴ６を経てグラウンドまでの経路と第２ノードＮ２から第４トランジスタＮＴ４及び第６トランジスタＮＴ６を経てグラウンドまでの経路)が形成され、センスアンプ部８２０が第２入力信号ＩＮ２を感知増幅する。
【００７２】
センスアンプ部８２０は、第１ないし第４ＰＭＯＳトランジスタＰＴ１〜ＰＴ４、第７ないし第１１ＮＭＯＳトランジスタＮＴ７〜ＮＴ１１及びＡＮＤゲートＡＮＤ３を含む。
【００７３】
クロック信号ＰＣＬＫが論理ローレベルである場合、第１及び第４ＰＭＯＳトランジスタＰＴ１、ＰＴ４はターンオンされ、第３及び第４ノードＮ３、Ｎ４がハイレベル(約ＶＤＤ)でプリチャージされる。クロック信号ＰＣＬＫが論理ハイレベルになると、第１及び第４ＰＭＯＳトランジスタＰＴ１、ＰＴ４はターンオフされ、そのゲートが第４ノードＮ４に連結された第７及び第８ＮＭＯＳトランジスタＮＴ７、ＮＴ８及びそのゲートが第３ノードＮ３に連結された第９及び第１０ＮＭＯＳトランジスタＮ９、Ｎ１０がターンオンされる。
【００７４】
第１選択信号ＳＥＬ１がハイレベルになって第１入力信号ＩＮ１を受信する場合を仮定する。この場合には、第１入力信号ＩＮ１によって第１及び第２ＮＭＯＳトランジスタＮＴ１、ＮＴ２を介して流れる電流量の差が発生し、これにより第７及び第１０ＮＭＯＳトランジスタＮＴ７、ＮＴ１０を介して流れる電流量にも差が発生する。したがって、第３ノードＮ３の電圧と第４ノードＮ４の電圧とが変わる。第１入力信号ＩＮ１がハイレベルである場合には、第７及び第１ＮＭＯＳトランジスタＮＴ７、ＮＴ１を介して流れる電流量が第１０及び第２ＮＭＯＳトランジスタＮＴ１０、ＮＴ２を介して流れる電流量より多いので、第３ノードＮ３の電圧レベルは次第に低くなり、第４ノードＮ４の電圧レベルは次第に高くなる。反対に、第１入力信号ＩＮ１がローレベルである場合には、第４ノードＮ４の電圧レベルは次第に低くなり、第３ノードＮ３の電圧レベルは次第に高くなる。
【００７５】
第２選択信号ＳＥＬ２がハイレベルになって第２入力信号ＩＮ２を受信する場合には、第２入力信号ＩＮ２によって第３ノードＮ３と第４ノードＮ４との間に電圧差が発生する。
【００７６】
ラッチ８３０は、第３及び第４ノードＮ３、Ｎ４の出力電圧をラッチし、出力信号ＯＵＴとして出力する。
【００７７】
上述したような感知部を利用することによって、データ受信器６３１は、サンプリング方式と積分方式とを利用できる。積分方式を用いる場合には、送信側半導体装置３００は、データＤＱ＜ｉ＞を第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２のエッジ（ｅｄｇｅ）に整列して伝送することが望ましく、サンプリング方式を用いる場合には、送信側半導体装置３００は、データＤＱ＜ｉ＞を第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２のセンター（ｃｅｎｔｅｒ）に整列して伝送することが望ましい。特に、サンプリング方式は、ストローブ信号ＤＱＳ０＿１、ＤＱＳ１＿１、ＤＱＳ０＿２、ＤＱＳ１＿２及び各データＤＱ＜ｉ＞の位相補正時に使われることが望ましい。
【００７８】
メモリコントローラとメモリ装置は、通常的に、データを送受信するので、上述した本発明の送信側半導体装置３００の機能と受信側半導体装置４００の機能とが半導体装置に具現されることが望ましい。しかし、両機能が、必ずしもともに一つの半導体装置に具現されなければならないものではない。
【００７９】
上述した実施形態では、二つのグループのデータを基準に説明したが、データグループの数は増加することができ、これによって伝送されるストローブ信号の数も増加できる。２バイト（１６ビット）ＤＱ当り１対のストローブ信号（９０°の位相差を有する二つのストローブ信号）が伝送されることが望ましい。
【００８０】
本発明は、図面に示された実施形態を参照して説明されたが、これは例示的なものに過ぎず、当業者であるならばこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の真の保護範囲は、特許請求の範囲によって決まるべきである。
【産業上の利用可能性】
【００８１】
本発明は、高速インターフェース方式の半導体装置及びインターフェース方法に関連する技術分野に適用可能である。
【図面の簡単な説明】
【００８２】
【図１】ＤＤＲ方式とＱＤＲ方式のデータ伝送を説明するための図である。
【図２】従来技術によるＱＤＲ半導体装置を概略的に示すブロック図である。
【図３Ａ】本発明の一実施形態に係る送信側半導体装置と受信側半導体装置の概略的なブロック図である。
【図３Ｂ】図３Ａに示された送信側半導体装置と受信側半導体装置で実行されるＱＤＲインターフェース方法を説明するための図である。
【図４】図３Ａに示された送信側半導体装置と受信側半導体装置の構成をさらに詳細に示すブロック図である。
【図５Ａ】本発明の一実施形態に係るクワドラチャストローブ信号の位相補正方法を示す信号タイミング図である。
【図５Ｂ】本発明の一実施形態に係るクワドラチャストローブ信号の位相補正方法を示す信号タイミング図である。
【図５Ｃ】本発明の一実施形態に係るクワドラチャストローブ信号の位相補正方法を示す信号タイミング図である。
【図５Ｄ】本発明の一実施形態に係るクワドラチャストローブ信号の位相補正方法を示す信号タイミング図である。
【図６】図４に示された第１データ受信回路、第１及び第４ストローブ信号バッファ回路の一具体例を示す回路図である。
【図７】図６に示されたデータ受信器の動作を説明するための図である。
【図８】図６に示された感知部の一具体例を示す回路図である。
【符号の説明】
【００８３】
３００                            送信側半導体装置
４００                            受信側半導体装置
３５０                            ＰＬＬ
３１０、３２０                    第１及び第２グループデータ送信回路
３３０、３４０                    第１及び第２ストローブ信号送信回路
４１、４２                        ストローブ信号受信回路
５１０、５２０                    第１及び第２グループデータ受信回路
３６０                            基準電圧送信器
３３２                            第１信号送信器
３３１                            第１位相調節器
３４２                            第２信号送信器
３４１                            第２位相調節器
３１１、３２１                    マルチプレクサ
３１２、３２２                    データ送信器
３１３、３２３                    位相調節器
４１０、４２０、４３０、４４０    第１ないし第４ストローブ信号バッファ回路
６１０                            データバッファ
６２０                            データ受信器
６２１〜６２４                    第１ないし第４積分器
６３１〜６３４                    第１ないし第４感知部
６４０、６６０                    バッファ
６５０、６７０                    駆動部
８１０                            マルチプレクシング部
８２０                            センスアンプ部
８３０                            ラッチ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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