(57)【要約】【課題】  次世代型の微細化に対応可能な高耐圧系のＭＩＳ型素子を有する半導体装置及びその製造方法、ＭＩＳ型高耐圧トランジスタを提供する。【解決手段】  ＳＯＩ基板における半導体領域１２は、水平方向と比べて高さ方向に大きいチャネル部１３を有する。ゲート電極１５は、半導体領域１２におけるチャネル部１３の上面及び左右側面にゲート絶縁膜１４を介して接する。チャネル部１３を隔てた両側の半導体領域１２にソース／ドレイン電極用のＮ型不純物拡散層１６１，１６２が形成されている。ドレイン領域側のゲート電極１５の端部近傍に沿う半導体領域１２の上面及び左右側面の部分はゲート絶縁膜１４よりも厚い選択的絶縁膜１７１で覆われ、選択的絶縁膜１７１下には、低濃度Ｎ−型不純物拡散層１７２が形成される（オフセット構造１７）。【選択図】  図１
2007059427.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた絶縁層と、
前記絶縁層上に設けられ、水平方向と比べて高さ方向に大きく拡張された電流経路部を
有する第１導電型の半導体領域と、
前記半導体領域における前記電流経路部の上面及び左右側面にゲート絶縁膜を介して接
するゲート電極と、
前記電流経路部を隔てた両側の前記半導体領域に形成された第２導電型で電極用の不純
物拡散層と、
前記ゲート電極の端部近傍に沿う前記半導体領域の上面及び左右側面の部分が前記ゲー
ト絶縁膜よりも厚い選択的絶縁膜で覆われたオフセット構造と、
を具備する半導体装置。
【請求項２】
前記電流経路部は、前記絶縁層上に略垂直に拡張される領域を有する請求項１記載の半導
体装置。
【請求項３】
前記半導体領域は、前記絶縁層上に対し略垂直な領域を有する請求項１または２に記載の
半導体装置。
【請求項４】
前記オフセット構造は、前記電極用の不純物拡散層よりも低濃度で前記選択的絶縁膜下に
設けられる第２導電型不純物拡散層を含む請求項１〜３いずれか一つに記載の半導体装置
。
【請求項５】
前記オフセット構造は、前記選択的絶縁膜を前記ゲート電極の両端部近傍にそれぞれ設け
る請求項１〜４いずれか一つに記載の半導体装置。
【請求項６】
絶縁層上に積層された半導体基体に対する選択的なエッチングを経て前記絶縁層上に水平
方向と比べて高さ方向に大きい寸法の第１導電型の半導体領域を形成する工程と、
前記半導体領域の一部の上面とそれに続く左右側面に沿う帯状の領域に第２導電型不純
物拡散層を形成する工程と、
前記第２導電型不純物拡散層に沿った前記半導体領域上に選択的絶縁膜を形成する工程
と、
前記半導体領域に対し電流経路部を機能させるための不純物調整を行う工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記半導体領域における前記電流経路部の上面及び左右側面に前記ゲート絶縁膜及び前
記選択的絶縁膜の一部を介して接するゲート電極を形成する工程と、
前記ゲート電極及び前記選択的絶縁膜をマスクとして前記電流経路部を隔てた両側の前
記半導体領域に前記第２導電型不純物拡散層より高濃度の第２導電型で電極用の不純物拡
散層を形成する工程と、
を含む半導体装置の製造方法。
【請求項７】
前記第２導電型不純物拡散層は、前記半導体領域上に形成するマスクパターンに応じて露
出した前記半導体領域上へのイオン注入工程を経て形成され、前記選択的絶縁膜は、前記
マスクパターンに応じて露出した前記半導体領域の酸化工程を経て形成される請求項６記
載の半導体装置の製造方法。
【請求項８】
前記半導体領域に対し電流経路部を機能させるための不純物調整を行う工程は、前記第１
導電型の半導体領域を形成する工程の後、または前記選択的絶縁膜の形成後の、いずれか
で実施される請求項６または７に記載の半導体装置の製造方法。
【請求項９】
半導体基板に埋め込まれた絶縁層と、
前記絶縁層上に設けられ、水平方向と比べて高さ方向に大きく拡張されたチャネル部を
有する第１導電型の半導体領域と、
前記半導体領域上に形成された高耐圧用のゲート絶縁膜と、
前記半導体領域における前記チャネル部の上面及び左右側面に前記ゲート絶縁膜を介し
て接するゲート電極と、
前記チャネル部を隔てた両側の前記半導体領域に形成された第２導電型のソース／ドレ
イン領域と、
前記ゲート電極の前記ドレイン領域側端部近傍に沿う前記半導体領域の上面及び左右側
面が前記ゲート絶縁膜よりも厚い選択的絶縁膜で覆われると共に前記選択的絶縁膜下に前
記ドレイン領域よりも低濃度の第２導電型不純物拡散層を設けたオフセット構造と、
を具備するＭＩＳ型高耐圧トランジスタ。
【請求項１０】
前記オフセット構造は、前記選択的絶縁膜を前記ゲート電極の両端部近傍にそれぞれ設け
る請求項９に記載のＭＩＳ型高耐圧トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型素子を含む半導体装置に関する。特に、限られた領域に高耐圧系の
ＭＩＳ型素子を構成する半導体装置及びその製造方法、ＭＩＳ型高耐圧トランジスタに関
する。
【背景技術】
【０００２】
ＩＴＲＳ（国際半導体技術ロードマップ）では、２０１０年以降のトランジスタとして
、ＦｉｎＦＥＴ構造等を用いた３次元構造のトランジスタが採用されるという予測をして
いる。近年、議論され、試作されているＦｉｎＦＥＴ型トランジスタは、高速で微細なト
ランジスタである。ゲート面積が同サイズのプレーナ型トランジスタに比べて大きいこと
から、チャネル電流量が大きく、より高速なデバイスを実現できる（例えば、特許文献１
参照）。
【特許文献１】特開２００５−１０１５８８号公報（第１７頁、図２０、図２１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記ＦｉｎＦＥＴ型トランジスタとして想定されているものは、高速で微細なトランジ
スタである。ところで、電源などのインターフェイスには、高耐圧トランジスタが用いら
れている。次世代型のトランジスタとしてＦｉｎＦＥＴ型トランジスタが利用されるよう
になると、高耐圧トランジスタについても、微細化の要求が厳しくなると推測される。
【０００４】
本発明は上記のような事情を考慮してなされたもので、次世代型の微細化に対応可能な
高耐圧系のＭＩＳ型素子を有する半導体装置及びその製造方法、ＭＩＳ型高耐圧トランジ
スタを提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、半導体基板に埋め込まれた絶縁層と、前記絶縁層上に設け
られ、水平方向と比べて高さ方向に大きく拡張された電流経路部を有する第１導電型の半
導体領域と、前記半導体領域における前記電流経路部の上面及び左右側面にゲート絶縁膜
を介して接するゲート電極と、前記電流経路部を隔てた両側の前記半導体領域に形成され
た第２導電型で電極用の不純物拡散層と、前記ゲート電極の端部近傍に沿う前記半導体領
域の上面及び左右側面の部分が前記ゲート絶縁膜よりも厚い選択的絶縁膜で覆われたオフ
セット構造と、を具備する。
【０００６】
上記本発明に係る半導体装置によれば、電流経路部が高さ方向に大きく拡張される。ま
た、オフセット構造を設け、耐圧を稼ぐことができる。これにより、半導体集積回路中で
高耐圧を必要とする素子においても占有面積の縮小が可能である。
【０００７】
なお、上記本発明に係る半導体装置において、より好ましくは次のいずれかの特徴を有
して、素子の微細化及び高耐圧化に寄与する。
前記電流経路部は、前記絶縁層上に略垂直に拡張される領域を有することを特徴とする
。
前記半導体領域は、前記絶縁層上に対し略垂直な領域を有することを特徴とする。
前記オフセット構造は、前記電極用の不純物拡散層よりも低濃度で前記選択的絶縁膜下
に設けられる第２導電型不純物拡散層を含むことを特徴とする。
前記オフセット構造は、前記選択的絶縁膜を前記ゲート電極の両端部近傍にそれぞれ設
けることを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法は、絶縁層上に積層された半導体基体に対する選択
的なエッチングを経て前記絶縁層上に水平方向と比べて高さ方向に大きい寸法の第１導電
型の半導体領域を形成する工程と、前記半導体領域の一部の上面とそれに続く左右側面に
沿う帯状の領域に第２導電型不純物拡散層を形成する工程と、前記第２導電型不純物拡散
層に沿った前記半導体領域上に選択的絶縁膜を形成する工程と、前記半導体領域に対し電
流経路部を機能させるための不純物調整を行う工程と、前記半導体領域上にゲート絶縁膜
を形成する工程と、前記半導体領域における前記電流経路部の上面及び左右側面に前記ゲ
ート絶縁膜及び前記選択的絶縁膜の一部を介して接するゲート電極を形成する工程と、前
記ゲート電極及び前記選択的絶縁膜をマスクとして前記電流経路部を隔てた両側の前記半
導体領域に前記第２導電型不純物拡散層より高濃度の第２導電型で電極用の不純物拡散層
を形成する工程と、を含む。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、高さ方向を稼ぐ半導体領域の形成、
この半導体領域の一部の上面、それに続く側面に沿った帯状の第２導電方不純物拡散層及
び選択的絶縁膜の形成が重要である。これにより、半導体集積回路中においてより小さい
占有面積で高耐圧を必要とする素子が形成できる。
【００１０】
なお、上記本発明に係る半導体装置の製造方法において、より好ましくは次のいずれか
の特徴を有して、工数の負担を軽減すると共に信頼性が得られる製法を実現する。
前記第２導電型不純物拡散層は、前記半導体領域上に形成するマスクパターンに応じて
露出した前記半導体領域上へのイオン注入工程を経て形成され、前記選択的絶縁膜は、前
記マスクパターンに応じて露出した前記半導体領域の酸化工程を経て形成されることを特
徴とする。
前記半導体領域に対し電流経路部を機能させるための不純物調整を行う工程は、前記第
１導電型の半導体領域を形成する工程の後、または前記選択的絶縁膜の形成後の、いずれ
かで実施されることを特徴とする。
【００１１】
本発明に係るＭＩＳ型高耐圧トランジスタは、半導体基板に埋め込まれた絶縁層と、前
記絶縁層上に設けられ、水平方向と比べて高さ方向に大きく拡張されたチャネル部を有す
る第１導電型の半導体領域と、前記半導体領域上に形成された高耐圧用のゲート絶縁膜と
、前記半導体領域における前記チャネル部の上面及び左右側面に前記ゲート絶縁膜を介し
て接するゲート電極と、前記チャネル部を隔てた両側の前記半導体領域に形成された第２
導電型のソース／ドレイン領域と、前記ゲート電極の前記ドレイン領域側端部近傍に沿う
前記半導体領域の上面及び左右側面が前記ゲート絶縁膜よりも厚い選択的絶縁膜で覆われ
ると共に前記選択的絶縁膜下に前記ドレイン領域よりも低濃度の第２導電型不純物拡散層
を設けたオフセット構造と、を具備する。
【００１２】
上記本発明に係るＭＩＳ型高耐圧トランジスタによれば、チャネル部が高さ方向に大き
く拡張された構成をとり、占有面積の縮小に寄与する。また、オフセット構造は、選択的
絶縁膜とその下の第２導電型不純物拡散層を有する。選択的絶縁膜は、高耐圧用のゲート
絶縁膜の５倍を越える厚さを有し、その下の第２導電型不純物拡散層は、ドレイン領域よ
りも低濃度の領域となっている。これにより、チャネル部とドレイン領域は抵抗を介して
つながるような構成となり、耐圧を稼ぐことができる。
【００１３】
なお、上記本発明に係るＭＩＳ型高耐圧トランジスタにおいて、前記オフセット構造は
、前記選択的絶縁膜を前記ゲート電極の両端部近傍にそれぞれ設けることを特徴とする。
片側オフセット構造に替えて、両側オフセット構造でも同様に素子の微細化及び高耐圧化
に寄与する。
【発明を実施するための形態】
【００１４】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す投影図であり、Ｆｉｎ型
構造を有する高耐圧ＭＩＳ型ＦＥＴを示す。図２は、図１のＦ２−Ｆ２線に沿う断面図、
図３は、図１のＦ３−Ｆ３線に沿う断面図である。各図を参照して、以下説明する。
【００１５】
シリコン半導体基板１０に、埋め込み絶縁層１１が形成されている。Ｐ型の半導体領域
１２は、埋め込み絶縁層１１上に形成され、いわゆるＳＯＩ（silicon on insulator）基
板を構成する。半導体領域１２は、水平方向と比べて高さ方向に大きい電流経路部つまり
チャネル部１３を有する。より好ましくは、半導体領域１２は埋め込み絶縁層１１上に対
し水平方向と比べて高さ方向に大きい略垂直な領域を有し、それに伴いチャネル部１３も
埋め込み絶縁層１１上に対し略垂直に拡張される。
【００１６】
ゲート絶縁膜１４は、半導体領域１２上、つまり上面及び両側部を覆っている。ゲート
絶縁膜１４は、例えばシリコン熱酸化膜による高耐圧仕様であり、その厚さは３０〜３０
０ｎｍの範囲で決められた所定の膜厚に設定されている。なお、ゲート絶縁膜１４は、シ
リコン酸化膜に限らず、窒化膜等、他の物質で構成される、あるいは他の物質（例えば不
純物）を含ませた構成にしてもよい。ゲート電極１５は、チャネル部１３の上面及び左右
側面にゲート絶縁膜１４を介して接する。ゲート電極１５は、ポリシリコンゲート電極や
ポリサイドゲート電極が考えられる。
【００１７】
チャネル部１３を隔てた両側の半導体領域１２は広い領域であり、ソース／ドレイン電
極用のＮ型不純物拡散層１６１，１６２が形成されている。図１では、説明の便宜上、Ｎ
型不純物拡散層１６２は、表面の一部のみ図示する。すなわち、ソース領域はＮ型不純物
拡散層１６１を含み、ドレイン領域はＮ型不純物拡散層１６２を含む。これらＮ型不純物
拡散層１６１，１６２は、図２では埋め込み絶縁層１１にまで届いているように表してい
るが、必ずしも埋め込み絶縁層１１に接触するようには形成されないと考える。ドレイン
領域側のゲート電極１５の端部近傍は、オフセット構造１７を配している。ここでは、ド
レイン領域側のゲート電極１５の端部近傍に沿う半導体領域１２の上面及び左右側面の部
分はゲート絶縁膜１４よりも厚い選択的絶縁膜１７１で覆われている。選択的絶縁膜１７
１は、例えばＬＯＣＯＳ（選択酸化分離）法による酸化膜であり、およそ３００〜１４０
０ｎｍの範囲で決められた所定の膜厚に設定されている。また、選択的絶縁膜１７１下に
は、ソース／ドレイン電極用のＮ型不純物拡散層１６１，１６２よりも低濃度のＮ−型不
純物拡散層１７２が形成されている。このようなオフセット構造１７は、チャネル部１３
とドレインＮ型不純物拡散層１６２の間の抵抗機能を有し、高耐圧に優れたＭＩＳ型ＦＥ
Ｔの構成に寄与する。
【００１８】
上記第１実施形態に係る半導体装置によれば、半導体領域１２のパターニング形状によ
り、電流経路部であるチャネル部１３が高さ方向に大きく拡張される。ゲート電極１５が
被る半導体領域１２の上面幅Ｗ１の取り方によって２ゲート構造、３ゲート構造にもなり
得る。また、オフセット構造１７を設け、耐圧を稼ぐことができる。これにより、半導体
集積回路中、特にＳＯＩ基板で高耐圧を必要とする素子においても占有面積の縮小が可能
である。
【００１９】
このようなＦｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴは、通常耐圧で構成されるトラ
ンジスタ素子やＦｉｎ型ＭＯＳＦＥＴと同じＳＯＩ基板上に製作することができる。ＳＯ
Ｉ基板上に他の素子と分けて上記Ｆｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴを形成すれ
ば、リーク電流の抑制が可能な高耐圧素子が実現できる。
【００２０】
図４〜図７は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法であって、
前記図１のＦｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴの製造方法を製造工程順に示す投
影図である。第１実施形態と同様の箇所には同一の符号を付して説明する。
【００２１】
図４に示すように、シリコン半導体基板１０、埋め込み絶縁層１１、その上の半導体基
体（１２）でなるＳＯＩ基板に対し、選択的なエッチングを経て、Ｆｉｎ構造パターンを
形成する。すなわち、埋め込み絶縁層１１上に水平方向と比べて高さ方向に大きい寸法の
半導体領域１２の部分を形成する。より好ましくは、半導体領域１２は、埋め込み絶縁層
１１上に対し水平方向と比べて高さ方向に大きい略垂直な部分を構成する。この部分は後
述する電流経路部、つまりチャネル部として機能する。このチャネル部の両端に続く半導
体領域１２の領域は、後述するソース／ドレイン領域（Ｓ／Ｄ）であり、チャネル部より
広い領域となるが、説明の便宜上ドレイン側の図示は表面の一部のみとする。半導体領域
１２は、図示しない他の素子に関するＦｉｎ構造パターン形成と同一工程でパターニング
可能である。次に、ウェル領域としての不純物ドープを行い、各導電型の基板調整を行う
。この不純物ドープは図示しない他の素子に関するウェル領域の形成工程と同一工程で達
成可能である。ここでは、半導体領域１２は、Ｐ型のウェル領域となる。
【００２２】
次に、図５に示すように、半導体領域１２上にマスクパターン２１を形成する。マスク
パターン２１は、例えば酸化膜／窒化膜の積層をフォトリソグラフィー技術によるパター
ンエッチングで加工する。マスクパターン２１に応じて露出した半導体領域１２に対しイ
オン注入を施す。ここでは、半導体領域１２の一部の上面とそれに続く左右側面に沿う帯
状の領域にＮ型の不純物をイオン注入し、Ｎ−型不純物拡散層１７２を形成する。その後
、同じマスクパターン２１を用いて露出した半導体領域１２の選択的な熱酸化工程を経る
このようにＬＯＣＯＳ法と同じ要領で、Ｎ−型不純物拡散層１７２に沿った半導体領域１
２上に５００ｎｍ程度の選択的絶縁膜１７１を形成する。その他、図示しないが、マスク
パターン２１形成後、露出した半導体領域１２を溝状に若干エッチングしてからＮ−型不
純物拡散層１７２の形成、選択的絶縁膜１７１を形成してもよい（セミリセスＬＯＣＯＳ
と同じ要領）。
【００２３】
このようにして、オフセット構造１７は、片側オフセット構造を形成する。すなわち、
ドレイン領域側における半導体領域１２の一部の上面とそれに続く左右側面に沿う帯状の
領域に、選択的絶縁膜１７１とその下のＮ−型不純物拡散層１７２を配することができる
（図２、図３参照）。
【００２４】
次に、図６に示すように、マスクパターン２１を除去し、半導体領域１２に対し、チャ
ネルドープを行う。すなわち、チャネル部１３としての電流経路部を機能させるための不
純物調整をイオン注入によって行う。なお、このチャネルドープは、この時点で実施する
替わりにウェル領域としての不純物ドープを行った後に、実施してもよい。次に、半導体
領域１２上にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、熱酸化法を用いた８０
ｎｍ程度のシリコン酸化膜とする。ゲート絶縁膜１４は、図示しない他の素子のゲート酸
化膜に比べて相当厚くするため、他の素子領域はマスク（図示せず）しておくなど工夫が
必要である。なお、ゲート絶縁膜１４は、シリコン酸化膜に限らず、窒化膜等、他の物質
で形成、あるいは他の物質（例えば不純物）を含ませるようにしてもよい。
【００２５】
次に、図７に示すように、ゲート絶縁膜１４及び選択的絶縁膜１７１上にポリシリコン
層を形成し、パターニングする。これにより、半導体領域１２におけるチャネル部１３の
上面及び左右側面に、ゲート絶縁膜１４及び選択的絶縁膜１７１の一部を介して接するゲ
ート電極１５を形成する。ゲート電極１５は、図示しない他の素子におけるゲート電極の
形成工程と同一工程で形成可能である。なお、図示しないが、ゲート電極１５をパターニ
ング前にシリサイド化することによって、ポリサイドゲート電極が形成可能である。次に
、ゲート電極１５及び選択的絶縁膜１７１をマスクとしてチャネル部１３を隔てた両側の
半導体領域１２に、Ｎ−型不純物拡散層１７２形成時よりも高濃度のＮ型不純物をイオン
注入する。これにより、ソース／ドレイン電極用のＮ型不純物拡散層１６１，１６２が形
成される。Ｎ型不純物拡散層１６１，１６２も、図示しない他の素子におけるソース／ド
レイン領域形成工程と同一工程で形成可能である。これらＮ型不純物拡散層１６１，１６
２は、図２では埋め込み絶縁層１１にまで届いているように表しているが、必ずしも埋め
込み絶縁層１１に接触するようには形成されないと考える。
【００２６】
上記第２実施形態に係る半導体装置の製造方法によれば、高さ方向を稼ぐ半導体領域１
２のパターニング形成、この半導体領域１２の一部の上面、それに続く側面に沿った帯状
のオフセット構造１７の形成が重要である。また、半導体領域１２の上面幅Ｗ１の取り方
によって２ゲート構造、３ゲート構造にもなり得る。また、上記の各種イオン注入に関し
ては、半導体領域１２の形状を考慮し、斜めイオン注入技術が有用である。これにより、
ＳＯＩ半導体集積回路中においてより小さい占有面積で高耐圧を必要とする素子が形成で
きる。
【００２７】
このようなＦｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴは、通常耐圧で構成されるトラ
ンジスタ素子やＦｉｎ型ＭＯＳＦＥＴと同じＳＯＩ基板上に製作することができる。ＳＯ
Ｉ基板上に他の素子と絶縁物で分離された状態で上記Ｆｉｎ型構造を有する高耐圧ＭＩＳ
型ＦＥＴを形成すれば、リーク電流の抑制が可能な高耐圧素子が実現できる。
【００２８】
図８は、本発明の第３実施形態に係る半導体装置の要部を示す上面図であり、Ｆｉｎ型
構造を有する高耐圧ＭＩＳ型ＦＥＴを示す。図９は、図８のＦ９−Ｆ９線に沿う断面図、
図１０は、図８のＦ１０−Ｆ１０線に沿う断面図である。前記第１実施形態と同様の箇所
には同一の符号を付す。
図８に示すようにこの実施形態は、第１実施形態に比べて、オフセット構造１７を設け
る箇所を２箇所とした構成が異なっている。オフセット構造１７Ｓ，１７Ｄは、ゲート電
極１５の両端部近傍にそれぞれ設けている。いわゆる両側オフセット構造である。その他
の構成は第１実施形態と同様であるため、説明は省略する。
【００２９】
図１１は、本発明の第４実施形態に係る半導体装置の製造方法であって、前記図８のＦ
ｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴの製造方法の要部を示す断面投影図である。第
３実施形態と同様の箇所には同一の符号を付して説明する。
前記図４に示すのと同様に、ＳＯＩ基板に対し、Ｆｉｎ構造パターンとなる半導体領域
１２を形成し、Ｐ型のウェル領域を構成する。
そして、図１１に示すように、半導体領域１２上にマスクパターン３１を形成する。マ
スクパターン３１は、例えば酸化膜／窒化膜の積層をフォトリソグラフィー技術によるパ
ターンエッチングで加工する。マスクパターン３１に応じて露出した２箇所の半導体領域
１２に対しイオン注入を施す。ここでは、半導体領域１２の一部の上面とそれに続く左右
側面に沿う帯状の領域にＮ型の不純物をイオン注入し、Ｎ−型不純物拡散層１７２Ｓ，１
７２Ｄを形成する。
【００３０】
その後、前記図５と同様の技術を用い、同じマスクパターン３１を用いて露出した２箇
所の半導体領域１２の選択的な熱酸化工程を経る（ＬＯＣＯＳ法と同じ要領）。これによ
り、Ｎ−型不純物拡散層１７２Ｓ，１７２Ｄそれぞれに沿った半導体領域１２上に選択的
絶縁膜１７１Ｓ，１７１Ｄを形成する。このようにして、オフセット構造１７Ｓ，１７Ｄ
は、両側オフセット構造として、半導体領域１２の一部の上面とそれに続く左右側面に沿
う帯状の領域に選択的絶縁膜１７１とその下のＮ−型不純物拡散層１７２を配することが
できる。
【００３１】
さらに、前記図６と同様の技術を用いて、マスクパターン３１の除去後、半導体領域１
２に対するチャネルドープを実施する。
その後、前記図７の技術を用いて、ゲート絶縁膜１４、その上にポリシリコン層を形成
し、パターニングする。これにより、半導体領域１２におけるチャネル部１３の上面及び
左右側面に、ゲート絶縁膜１４及び選択的絶縁膜１７１Ｓ，１７１Ｄの一部を介して接す
るゲート電極１５を形成する。なお、図示しないが、ゲート電極１５をパターニング前に
シリサイド化することによって、ポリサイドゲート電極が形成可能である。次に、ゲート
電極１５及び選択的絶縁膜１７１Ｓ，１７１Ｄをマスクとしてチャネル部１３を隔てた両
側の半導体領域１２に、Ｎ−型不純物拡散層１７２Ｓ，１７２Ｄ形成時よりも高濃度のＮ
型不純物をイオン注入する。これにより、ソース／ドレイン電極用のＮ型不純物拡散層１
６１，１６２が形成される（図８、図９、図１０参照）。なお、図９においても、Ｎ型不
純物拡散層１６１，１６２は、埋め込み絶縁層１１にまで届いているように表しているが
、必ずしも埋め込み絶縁層１１に接触するようには形成されないと考える。
【００３２】
上記第３、第４実施形態に係る半導体装置及びその製造方法においても、第１、第２実
施形態と同様の効果が得られる。すなわち、高さ方向を稼ぐ半導体領域１２のパターニン
グ形成、この半導体領域１２の一部の上面、それに続く側面に沿った帯状のオフセット構
造１７Ｓ，１７Ｄの形成が重要である。また、半導体領域１２の上面幅Ｗ１の取り方によ
って２ゲート構造、３ゲート構造にもなり得る。これにより、ＳＯＩ半導体集積回路中に
おいてより小さい占有面積で高耐圧を必要とする素子が形成できる。また、このようなＦ
ｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴは、通常耐圧で構成されるトランジスタ素子や
Ｆｉｎ型ＭＯＳＦＥＴと同じＳＯＩ基板上に製作することができる。ＳＯＩ基板上に他の
素子と分けて上記Ｆｉｎ型構造を有する高耐圧ＭＩＳ型ＦＥＴを形成すれば、リーク電流
の抑制が可能な高耐圧素子が実現できる。
【００３３】
以上説明したように本発明によれば、半導体領域のパターニング形状により、電流経路
部であるチャネル部が高さ方向に大きく拡張される。これまでの高耐圧用素子のＬＯＣＯ
Ｓオフセット構造は、基板表面側一方向のみ（水平方向のみ）の構造であった。しかし、
このＦｉｎ構造では、半導体領域の上面と２つの側面方向にＬＯＣＯＳオフセット構造を
形成することができ、効果的に耐圧を持たせることができる。これにより、半導体集積回
路中、特にＳＯＩ基板で高耐圧を必要とする素子においても占有面積の縮小が可能である
。この結果、次世代型の微細化に対応可能な高耐圧系のＭＩＳ型素子を有する半導体装置
及びその製造方法、ＭＩＳ型高耐圧トランジスタを提供することができる。
【００３４】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨
を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る半導体装置の要部を示す投影図。
【図２】図１のＦ２−Ｆ２線に沿う断面図。
【図３】図１のＦ３−Ｆ３線に沿う断面図。
【図４】第２実施形態に係る半導体装置の製造方法を示す工程第１図。
【図５】図４に続く工程第２図。
【図６】図５に続く工程第３図。
【図７】図６に続く工程第４図。
【図８】第３実施形態に係る半導体装置の要部を示す投影図。
【図９】図８のＦ９−Ｆ９線に沿う断面図。
【図１０】図８のＦ１０−Ｆ１０線に沿う断面図。
【図１１】第４実施形態に係る半導体装置の製造方法の要部を示す断面投影図。
【符号の説明】
【００３６】
１０…シリコン半導体基板、１１…埋め込み絶縁層、１２…半導体領域、１３…チャネ
ル部、１４…ゲート絶縁膜、１５…ゲート電極、１６１，１６２…電極用のＮ型不純物拡
散層、１７，１７Ｓ，１７Ｄ…オフセット構造、１７１，１７１Ｓ，１７１Ｄ…選択的絶
縁膜、１７２，１７２Ｓ，１７２Ｄ…低濃度Ｎ−型不純物拡散層、２１，３１…マスクパ
ターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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