(57)【要約】【課題】ＩＧＢＴとＦＷＤを同一の半導体基板に形成してなる半導体装置において、小型化と電力損失の低減を両立した半導体装置を提供する。【解決手段】トレンチゲート構造のＩＧＢＴとＦＷＤを同一の半導体基板１０１に形成してなる半導体装置１００であって、半導体基板１０１の平面方向において、半導体基板１０１の第１主面表層に形成され、トレンチ１０３が貫通配置されたベース領域１０２を、トレンチ１０３によって、エミッタ領域１０６を含み、エミッタ電極１０７に接触する複数の第１領域１０２ａと、エミッタ領域１０６を含まない複数の第２領域１０２ｂとに区画し、複数の第２領域１０２ｂの一部をエミッタ電極１０７に接触するようにした。【選択図】図１
2007258363.tif 000002
【特許請求の範囲】
【請求項１】
第１主面及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、
前記第１主面より前記第１半導体領域を貫通し、底面が前記半導体基板に達するトレンチと、
前記トレンチの底面及び側面上に形成された絶縁膜を介して、前記トレンチを埋める第１電極と、
前記トレンチの側面部位に隣接し、前記第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、
前記第１半導体領域の一部及び前記第２半導体領域に共通に接触した第２電極と、
前記半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、
前記半導体基板の第２主面側に、前記第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、
前記半導体基板の平面方向において、前記第１半導体領域は、前記トレンチによって、前記第２半導体領域を含み、前記第２電極に接触する複数の第１領域と、前記第２半導体領域を含まない複数の第２領域とに区画され、
複数の前記第２領域のうち、一部の前記第２領域が前記第２電極に接触していることを特徴とする半導体装置。
【請求項２】
複数の前記第２領域のうち、１０％以上〜３０％以下の前記第２領域が前記第２電極に接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１主面及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、
前記第１主面より前記第１半導体領域を貫通し、底面が前記半導体基板に達するトレンチと、
前記トレンチの底面及び側面上に形成された絶縁膜を介して、前記トレンチを埋める第１電極と、
前記トレンチの側面部位に隣接し、前記第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、
前記第１半導体領域の少なくとも一部及び前記第２半導体領域に共通に接触した第２電極と、
前記半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、
前記半導体基板の第２主面側に、前記第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、
前記半導体基板の平面方向において、前記第１半導体領域は、前記トレンチによって、前記第２半導体領域を含み、前記第２電極に接触する複数の第１領域と、前記第２半導体領域を含まず、前記第２電極に接触する複数の第２領域とに区画され、
前記第２領域の不純物濃度が、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であることを特徴とする半導体装置。
【請求項４】
第２領域内の第１主面側表層に選択的に形成され、前記第２領域よりも高濃度の第２導電型の第５半導体領域を含み、
前記第５半導体領域の不純物濃度が、５×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下であることを特徴請求項３に記載の半導体装置。
【請求項５】
第１主面及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、
前記第１主面より前記第１半導体領域を貫通し、底面が前記半導体基板に達するトレンチと、
前記トレンチの底面及び側面上に形成された絶縁膜を介して、前記トレンチを埋める第１電極と、
前記トレンチの側面部位に隣接し、前記第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、
前記第１半導体領域の少なくとも一部及び前記第２半導体領域に共通に接触した第２電極と、
前記半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、
前記半導体基板の第２主面側に、前記第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、
前記半導体基板の平面方向において、前記第１半導体領域は、前記トレンチによって、前記第２半導体領域を含み、前記第２電極に接触する複数の第１領域と、前記第２半導体領域を含まず、前記第２電極に接触する複数の第２領域とに区画され、
電子線照射によって、キャリアのライフタイムが、１．０μｓ以下に調整されていることを特徴とする半導体装置。
【請求項６】
第１主面及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、
前記第１主面より前記第１半導体領域を貫通し、底面が前記半導体基板に達するトレンチと、
前記トレンチの底面及び側面上に形成された絶縁膜を介して、前記トレンチを埋める第１電極と、
前記トレンチの側面部位に隣接し、前記第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、
前記第１半導体領域の少なくとも一部及び前記第２半導体領域に共通に接触した第２電極と、
前記半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、
前記半導体基板の第２主面側に、前記第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、
前記半導体基板の平面方向において、前記第１半導体領域は、前記トレンチによって、前記第２半導体領域を含み、前記第２電極に接触する複数の第１領域と、前記第２半導体領域を含まず、前記第２電極に接触する複数の第２領域とに区画され、
Ｈｅ線照射によって、キャリアのライフタイムが、０．１μｓ以下に調整されていることを特徴とする半導体装置。
【請求項７】
前記第１半導体領域において、隣り合う前記第１領域の間に、少なくとも１つの前記第２領域が配設されていることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板と前記第３半導体領域及び前記第４半導体領域との間に、第１導電型の第６半導体領域が形成されていることを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）を同一の半導体基板に形成してなる半導体装置に関する。
【背景技術】
【０００２】
モータ等の負荷を駆動するためのインバータ回路は、直流と交流との交換機であり、直流電圧を交流電圧に変換して、負荷であるモータ等に給電する。誘導性のモータを駆動するためのインバータ回路は、スイッチング素子である絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とフリーホイールダイオード（ＦＷＤ）で構成される。ここで、ＩＧＢＴは、スイッチング素子として用いられ、ＦＷＤは、ＩＧＢＴのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がＩＧＢＴのスイッチングにより変化しないようにしている。より具体的には、直流電源とモータとを繋ぎ、モータに電圧を印加していたＩＧＢＴがオフすると、モータを流れていた電流がモータのＬに蓄積されているエネルギーによりＦＷＤを通って直流電流を流し、逆起電力発生によるＩＧＢＴの破壊を防止するとともに、モータに印加する電圧極性を安全に反転させることができる。これによって、モータの電流をＩＧＢＴのスイッチングにより急激に遮断することなく、スイッチングにより直流電源から交流電圧を給電することができる。インバータ回路は、この様な動作を行うため、当該ＩＧＢＴとは逆直列に、即ち、あるＩＧＢＴと対になる当該ＩＧＢＴに対して逆並列に接続されたＦＷＤを必要としている。
【０００３】
このような、ＩＧＢＴとＦＷＤを同一の半導体基板に形成（一体化）してなる半導体装置として、例えば非特許文献１，２が開示されている。
【非特許文献１】Proc. of ISPSD' 04, p133-136, H. Takahashi, et al（三菱電機）
【非特許文献２】Proc. of ISPSD' 04, p261-264, R. Natarajan, et al（ＲＰＩ）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献１に示される半導体装置の場合、Ｎ導電型の半導体基板（Ｎ−層）の第１主面側表層に形成されたＰ導電型のベース層の全面が、Ｎ導電型のエミッタ層及びオーミック接触用のＰ導電型の拡散層を介して、エミッタ電極（ＦＷＤから見てアノード電極）と電気的に接続されている。すなわち、Ｐ導電型のベース層全面が、ＩＧＢＴのエミッタ領域及びＦＷＤのアノード領域となっている。このように、非特許文献１に示される半導体装置においては、Ｐ導電型のコレクタ層から半導体基板に注入される正孔（ホール）のエミッタ電極への排出経路が多い（大きい）ので、ＩＧＢＴの動作時に半導体基板にホールが蓄積されがたい。すなわち、ＩＧＢＴのオン電圧が高く、ＩＧＢＴの定常損失が大きい、ひいては半導体装置としての電力損失が大きいという問題がある。
【０００５】
また非特許文献２に示される半導体装置の場合、同一の半導体基板ではあるものの、ＩＧＢＴのエミッタ領域とＦＷＤのアノード領域を完全に分離している。したがって、ＩＧＢＴとＦＷＤを個別に最適設計できるものの、チップシュリンク効果は殆ど期待することができない。仮に、ＩＧＢＴのエミッタ領域とＦＷＤのアノード領域を周期的に配置したとしても、単に並べただけでは非特許文献１同様の問題が生じる。また、ＦＷＤ動作時のＳＷにおいて、ＩＧＢＴ形成領域に蓄積されたホールがＳＷ時間を引き延ばし、ＦＷＤのＳＷ損失を増加させる、ひいては半導体装置としての電力損失を増大させるという問題がある。
【０００６】
本発明は上記問題点に鑑み、ＩＧＢＴとＦＷＤを同一の半導体基板に形成してなる半導体装置において、小型化と電力損失の低減を両立した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する為に請求項１に記載の発明は、第１主面及び第２主面を有する第１導電型の半導体基板と、半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、第１主面より第１半導体領域を貫通し、底面が半導体基板に達するトレンチと、トレンチの底面及び側面上に形成された絶縁膜を介して、トレンチを埋める第１電極と、トレンチの側面部位に隣接し、第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、第１半導体領域の一部及び第２半導体領域に共通に接触した第２電極と、半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、半導体基板の第２主面側に、第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、半導体基板の平面方向において、第１半導体領域は、トレンチによって、第２半導体領域を含み、第２電極に接触する複数の第１領域と、第２半導体領域を含まない複数の第２領域とに区画され、複数の第２領域のうち、一部の第２領域が第２電極に接触していることを特徴とする。
【０００８】
本発明によれば、複数の第２領域の一部のみが第２電極と接触し、残りの第２領域は第２電極と接触しないようにしている。したがって、第２の電極と接触しない第２領域の分、第１半導体領域全面が第２電極と接触（電機的に接続）する構成に比べて、ＩＧＢＴの動作時に半導体基板にキャリアが蓄積されやすい。また、第２電極と接触する第２領域の分、ＦＷＤの動作時に半導体基板に蓄積されているキャリアの排出効果が高まる。したがって、ＩＧＢＴとＦＷＤを同一の半導体基板に形成してなる半導体装置として、電力損失（ＩＧＢＴとＦＷＤの電力損失和）を低減することができる。
【０００９】
また、第１半導体領域は、トレンチによって、第１領域と第２領域に区画され、第２領域のうち、第２電極と接触する領域がＦＷＤとして機能する。したがって、半導体装置を小型化することができる。
【００１０】
具体的には、請求項２に記載のように、複数の第２領域のうち、１０％以上〜３０％以下の範囲にある所定個数の第２領域が第２電極に接触する構成とすると、半導体装置の電力損失をより低減することができる。このことは、本発明者によっても確認されている。なお、１０％未満とすると、ＩＧＢＴ動作時に半導体基板にキャリアは蓄積されやすくなるため、ＩＧＢＴの定常損失は向上するが、ＦＷＤの注入効率は低下するため、ＦＷＤの定常損失が大きくなり、結果的に電力損失和が大きくなる。また、３０％を超えると、ＦＷＤの注入効率が向上するため、ＦＷＤの定常損失は低減されるが、逆にＩＧＢＴの定常損失は大きくなり、結果的に電力損失和が大きくなる。
【００１１】
次に、請求項３に記載の発明は、第１主面及び第２主面を有する第１導電型の半導体基板と、半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、第１主面より前記第１半導体領域を貫通し、底面が半導体基板に達するトレンチと、トレンチの底面及び側面上に形成された絶縁膜を介して、トレンチを埋める第１電極と、トレンチの側面部位に隣接し、第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、第１半導体領域の少なくとも一部及び第２半導体領域に共通に接触した第２電極と、半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、半導体基板の第２主面側に、第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、半導体基板の平面方向において、第１半導体領域は、トレンチによって、第２半導体領域を含み、第２電極に接触する複数の第１領域と、第２半導体領域を含まず、第２電極に接触する複数の第２領域とに区画され、第２領域の不純物濃度が、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であることを特徴とする。
【００１２】
このように本発明によれば、第２領域の不純物濃度を、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３の範囲内の濃度としている。すなわち、一般的な第２領域よりも低濃度としている。したがって、全ての第２領域を第２電極と接触させる構成でありながら、従来の構成よりも、第２領域を介して第２電極へのキャリア排出効率が低減されている。また、全ての第２領域が第２電極と接触しているので、ＦＷＤの逆回復損失（ＳＷ損失：ＩＧＢＴがＯＮされた際に、ＦＷＤに逆方向の電流が瞬間的に流れることによる）を低減することができる。すなわち、半導体装置として、電力損失（ＩＧＢＴとＦＷＤの電力損失和）を低減することができる。なお、５×１０１５ｃｍ−３未満とすると、ＦＷＤの注入効率は低下するため、ＦＷＤの定常損失が大きくなり、結果的に電力損失和が大きくなる。また、２×１０１６ｃｍ−３を超えると、ＩＧＢＴ動作時に半導体基板にキャリアは蓄積されがたくなるため、ＩＧＢＴの定常損失が大きくなり、結果的に電力損失和が大きくなる。このことは、本発明者によっても確認されている。
【００１３】
また、第１半導体領域は、トレンチによって、第１領域と第２領域に区画され、第２領域のうち、第２電極と接触する領域がＦＷＤとして機能する。したがって、半導体装置が小型化されている。
【００１４】
なお、請求項４に記載のように、第２領域内の第１主面側表層に選択的に形成され、第２領域よりも高濃度の第２導電型の第５半導体領域を含み、第５半導体領域の不純物濃度が、５×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下の範囲に調整された構成とすると良い。
【００１５】
通常、オーミック接触とするために、第２電極と接触する第２領域の表層に高濃度の第５半導体領域を形成するが、濃度が高いほど、第５半導体領域を介して第２電極へのキャリア排出効率が高くなる。また、ＦＷＤの動作時には、キャリアが半導体基板に高濃度に注入され、上述の逆回復損失時のリカバリー電流（逆方向電流のピーク値）が大きくなって、ＦＷＤのＳＷ損失が大きくなる。これに対し、本発明によれば、第５半導体領域の不純物濃度を、５×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下の範囲と従来よりも低濃度にしているので、半導体装置として、電力損失（ＩＧＢＴとＦＷＤの電力損失和）をより低減することができる。なお、５×１０１６ｃｍ−３未満とすると、ＦＷＤの注入効率は低下するため、ＦＷＤの定常損失が大きくなり、結果的に電力損失和が大きくなる。また、２×１０１７ｃｍ−３を超えると、ＩＧＢＴ動作時に半導体基板にキャリアは蓄積されがたくなるため、ＩＧＢＴの定常損失が大きくなり、結果的に電力損失和が大きくなる。このことは、本発明者によっても確認されている。
【００１６】
次に、請求項５に記載の発明は、第１主面及び第２主面を有する第１導電型の半導体基板と、半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、第１主面より前記第１半導体領域を貫通し、底面が半導体基板に達するトレンチと、トレンチの底面及び側面上に形成された絶縁膜を介して、トレンチを埋める第１電極と、トレンチの側面部位に隣接し、第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、第１半導体領域の少なくとも一部及び第２半導体領域に共通に接触した第２電極と、半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、半導体基板の第２主面側に、第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、半導体基板の平面方向において、第１半導体領域は、トレンチによって、第２半導体領域を含み、第２電極に接触する複数の第１領域と、第２半導体領域を含まず、第２電極に接触する複数の第２領域とに区画され、電子線照射によって、キャリアのライフタイムが、１．０μｓ以下に調整されていることを特徴とする。
【００１７】
このように、電子線照射によってキャリアの再結合を促す結晶欠陥を意図的に形成し、キャリアのライフタイムを、１．０μｓ以下に調整することによっても、全ての第２領域を第２電極と接触させる構成でありながら、従来の構成より、第２電極へのキャリア排出効率を低減させることができる。また、全ての第２領域が第２電極と接触しているので、ＦＷＤの逆回復損失を低減することができる。すなわち、半導体装置として、電力損失（ＩＧＢＴとＦＷＤの電力損失和）を低減することができる。このことは、本発明者によっても確認されている。
【００１８】
また、請求項６に記載のように、第１主面及び第２主面を有する第１導電型の半導体基板と、半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、第１主面より前記第１半導体領域を貫通し、底面が半導体基板に達するトレンチと、トレンチの底面及び側面上に形成された絶縁膜を介して、トレンチを埋める第１電極と、トレンチの側面部位に隣接し、第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、第１半導体領域の少なくとも一部及び第２半導体領域に共通に接触した第２電極と、半導体基板の第２主面側に選択的に形成された第２導電型の第３半導体領域と、半導体基板の第２主面側に、第３半導体領域の形成範囲を除いて選択的に形成された第１導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に共通に接触した第３電極と、を含む半導体装置であって、半導体基板の平面方向において、第１半導体領域は、トレンチによって、第２半導体領域を含み、第２電極に接触する複数の第１領域と、第２半導体領域を含まず、第２電極に接触する複数の第２領域とに区画され、Ｈｅ線照射によって、キャリアのライフタイムが、０．１μｓ以下に調整されていることを特徴とする。
【００１９】
このように、Ｈｅ線照射によってキャリアの再結合を促す結晶欠陥を意図的に形成し、キャリアのライフタイムを、０．１μｓ以下に調整することによっても、全ての第２領域を第２電極と接触させる構成でありながら、従来の構成より、第２電極へのキャリア排出効率を低減させることができる。また、全ての第２領域が第２電極と接触しているので、ＦＷＤの逆回復損失を低減することができる。すなわち、半導体装置として、電力損失（ＩＧＢＴとＦＷＤの電力損失和）を低減することができる。このことは、本発明者によっても確認されている。
【００２０】
請求項１〜６いずれか１項に記載の半導体装置においては、請求項７に記載のように、第１半導体領域において、隣り合う第１領域の間に、少なくとも１つの第２領域が配設された構成とすると良い。これにより、ＩＧＢＴの動作時において、半導体基板にキャリアを効率よく蓄積することができる。
【００２１】
請求項１〜７いずれか１項に記載の半導体装置においては、請求項８に記載のように、半導体基板と第３半導体領域及び第４半導体領域との間に、第１導電型の第６半導体領域が形成された構成を採用することができる。
【００２２】
このように、第６半導体領域（所謂フィールドストップ層）をＩＧＢＴの構成要素として備える場合、他の構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板（半導体装置）の厚さを薄くすることができる。したがって、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の要部の概略構成を示す断面図である。
【００２４】
図１に示すように、本実施形態に係る半導体装置１００は、トレンチゲート構造のＦＳ（フィールドストップ）型ＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）を同一の半導体基板に形成してなる半導体装置１００である。
【００２５】
半導体基板１０１は、ドリフト層となるＮ導電型（Ｎ−）のＦＺウエハであり、例えば濃度が１×１０１４ｃｍ−３程度である。この半導体基板１０１の第１主面側表層には、ＩＧＢＴの形成領域において、第１半導体領域であるＰ導電型（Ｐ）のベース領域１０２が選択的に形成されている。
【００２６】
ベース領域１０２には、半導体基板１０１の第１主面よりベース領域１０２を貫通し、底面が半導体基板１０１に達するトレンチ１０３が選択的に形成されている。本実施形態においては、直径略１μｍ、深さ略５μｍのトレンチ１０３が形成されている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜１０４（例えば酸化膜）を介して、トレンチ１０３内に例えば濃度が１×１０２０ｃｍ−３程度のポリシリコンが充填され、第１電極であるゲート電極１０５が構成されている。
【００２７】
また、ベース領域１０２には、トレンチ１０３（ゲート電極１０４）の側面部位に隣接して、第１主面側表層に第２の半導体領域であるＮ導電型（Ｎ＋）のエミッタ領域１０６が選択的に形成されている。本実施形態において、エミッタ領域１０６は、厚さ０．５μｍ程度、濃度が１×１０１９ｃｍ−３程度である。そして、エミッタ領域１０６は、例えばアルミニウム系材料を用いて構成された第２電極であるエミッタ電極１０７と電気的に接続されている。
【００２８】
ここで、ベース領域１０２は、トレンチ１０３により、エミッタ領域１０６を含み、エミッタ電極１０７と電気的に接続された複数の第１領域１０２ａと、エミッタ領域１０６を含まない複数の第２領域１０２ｂとに区画されている。本実施形態においては、エミッタ領域１０６が、トレンチ１０３によって区画された複数のベース領域１０２のうち、互いに隣接するベース領域１０２の一方のみに形成されている。すなわち、隣り合う第１領域１０２ａの間に、１つの第２領域１０２ｂが配設されている。換言すれば、第１領域１０２ａと第２領域１０２ｂが交互に配設されている。そして、複数の第２領域１０２ｂのうち、図１に示すように、一部の第２領域１０２ｂがエミッタ電極１０７と電気的に接続されている。この点を本実施形態の半導体装置１００は特徴とする。この特徴点の効果については後述する。なお、エミッタ電極１０７と電気的に接続されない第２領域１０２ｂ上には絶縁膜（図示略）が配置され、エミッタ電極１０７と接続しないように構成されている。
【００２９】
本実施形態においては、半導体基板１０１の平面方向において、トレンチ１０３間の第１領域１０２ａの幅を略２μｍ、濃度を１×１０１７ｃｍ−３程度、トレンチ１０３間の第２領域１０２ｂの幅を略２１μｍ、濃度を１×１０１８ｃｍ−３程度としている。
【００３０】
また、ベース領域１０２のうち、エミッタ電極１０７と電気的に接続される領域（第１領域１０２ａの全てと、第２領域１０２ｂの一部）には、第１主面側表層にＰ導電型（Ｐ＋）のコンタクト領域１０８，１０９が選択的に形成されている。なお、コンタクト領域１０８が第１領域１０２ａに形成されたものであり、コンタクト領域１０９が第２領域１０２ｂに形成されたものである。本実施形態において、コンタクト領域１０８，１０９は、ともに厚さ０．８μｍ程度、濃度が１×１０１９ｃｍ−３程度である。
【００３１】
半導体基板１０１の第２主面側表層には、第３半導体領域であるＰ導電型（Ｐ＋）のコレクタ層１１０が選択的に形成されている。本実施形態において、コレクタ層１１０は、厚さ０．５μｍ程度、濃度が１×１０１８ｃｍ−３程度である。また、半導体基板１０１の第２主面側表層には、コレクタ層１１０の形成範囲を除いて、第４半導体領域であるＮ導電型（Ｎ＋）のカソード層１１１が選択的に形成されている。本実施形態において、カソード層１１１は、厚さ０．５μｍ程度、濃度が１×１０１８ｃｍ−３程度である。そして、コレクタ層１１０及びカソード層１１１は、例えばアルミニウム系材料を用いて構成されたコレクタ電極１１３と電気的に接続されている。
【００３２】
また、本実施形態においては、図１に示すように、ドリフト層としての半導体基板１０１とコレクタ層１１０及びカソード層１１１との間に、第６半導体領域であるＮ導電型（Ｎ）のフィールドストップ層１１２が形成されている。このようにトレンチゲート構造のＩＧＢＴとして、空乏層を止めるフィールドストップ層１１２を備えたＩＧＢＴを採用すると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０１（半導体装置１００）の厚さを薄くすることができる。したがって、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。なお、図１に示すベース領域１０２の表面（半導体基板１０１の第１主面）からコレクタ層１１０の表面（半導体基板１０１の第２主面）までの厚さは、略１３０μｍである。
【００３３】
次に、上記構成の半導体装置１００におけるＩＧＢＴの動作を説明する。エミッタ電極１０７とコレクタ電極１１３間に所定のコレクタ電圧を、エミッタ電極１０７とゲート電極１０５間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、第１領域１０２ａのエミッタ領域１０６と半導体基板１０１との間の部分がＮ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極１０７より電子が半導体基板１０１に注入される。そして、注入された電子により、コレクタ層１１０と半導体基板１０１が順バイアスされ、これによりコレクタ層１１０からホールが注入されて半導体基板１０１の抵抗が大幅に下がり、ＩＧＢＴの電流容量が増大する。また、エミッタ電極１０７とゲート電極１０５間にオン状態で印加されていた、ゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、Ｎ型に反転していたチャネル領域がＰ型の領域に戻り、エミッタ電極１０７からの電子の注入が止まる。この注入停止により、コレクタ層１１０からのホールの注入も止まる。その後、半導体基板１０１に蓄積されていたキャリア（電子とホール）が、それぞれコレクタ電極１１３とエミッタ電極１０７から排出されるか、又は、互いに再結合して消滅する。
【００３４】
また、半導体装置１００におけるＦＷＤの動作を説明する。ベース領域１０２のうち、エミッタ電極１０７と電気的に接続された部分（第１領域１０２ａと一部の第２領域１０２ｂ）がＦＷＤのアノード領域となり、エミッタ電極１０７がアノード電極も兼ねている。エミッタ電極１０７（アノード電極）と半導体基板１０１との間にアノード電圧（順バイアス）を印加し、アノード電圧が閾値を超えると、アノード領域（第１領域１０２ａと一部の第２領域１０２ｂ）と半導体基板１０１が順バイアスされ、ダイオードが導電する。エミッタ電極１０７（アノード電極）と半導体基板１０１との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板１０１側へ伸びることで、逆方向耐圧を保持することができる。
【００３５】
次に、本実施形態に係る半導体装置１００の特徴部分の効果について説明する。上述したように、本実施形態に係る半導体装置１００においては、トレンチ１０３によって区画され、表層にエミッタ領域１０６の形成されない複数の第２領域１０２ｂのうち、一部の第２領域１０２ｂのみをエミッタ電極１０７（アノード電極）と電気的に接続し、残りの第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続しないようにしている。すなわち、一部の第２領域１０２ｂのみを、第１領域１０２ａに構成されるＦＷＤに追加して、ＦＷＤとして機能させるようにしている。
【００３６】
したがって、ＩＧＢＴの動作時において、エミッタ電極１０７（アノード電極）と電気的に接続しない第２領域１０２ｂからホールが排出されないので、ベース領域１０２全面をエミッタ電極１０７（アノード電極）と電気的に接続する構成に比べて、半導体基板１０１にホールが蓄積されやすい。また、ＦＷＤの動作時において、エミッタ電極１０７（アノード電極）と電気的に接続した第２領域１０２ｂからも、半導体基板１０１に蓄積されているホールが排出されるので、ホールの排出効果が高まる。したがって、ＩＧＢＴとＦＷＤを同一の半導体基板１０１に形成してなる半導体装置１００として、電力損失（ＩＧＢＴとＦＷＤの電力損失和）を低減することができる。
【００３７】
また、ベース領域１０２のうち、エミッタ電極１０７と電気的に接続された部分（第１領域１０２ａと一部の第２領域１０２ｂ）がＦＷＤのアノード領域となる。すなわち、ＩＧＢＴとＦＷＤは、一体的に構成されて、したがって、半導体装置１００を小型化することができる。
【００３８】
なお、電力損失（ＩＧＢＴとＦＷＤの電力損失和）低減の効果については、本発明者によるシミュレーションからも明らかとなっている。その結果を図２に示す。図２は、第２領域１０２ｂのエミッタ電極接続数と電圧和との関係を示すシミュレーション結果である。なお、ＶｆはＦＷＤの順方向電圧（定常損失）、ＶｏｎはＩＧＢＴのオン電圧（定常損失）である。シミュレーションに当たっては、上述した半導体装置１００を、第２領域１０２ｂを７つ含む（第１領域１０２ａも７つ含む）構成とし、エミッタ電極接続数と電圧Ｖｆ，Ｖｏｎとの関係を確認している。なお、ＩＧＢＴ、ＦＷＤともに、順バイアス電流の実効値を４００Ａとした。
【００３９】
図２に示すように、７つの第２領域１０２ｂのうち、１個乃至２個の第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続する、換言すれば、複数の第２領域１０２ｂのうち、１０％以上〜３０％以下の範囲にある所定個数の第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続すると、半導体装置１００の電圧和（定常損失和）をより小さくすることができることが明らかとなった。なお、１０％未満とすると、ＩＧＢＴ動作時に半導体基板１０１にキャリアが蓄積されやすくなり、ＩＧＢＴの定常損失は向上するが、ＦＷＤの注入効率は低下するため、ＦＷＤの定常損失が大きくなり、上記範囲よりも、結果的に電力損失和が大きくなるものと考えられる。また、３０％を超えると、ＦＷＤの注入効率が向上し、ＦＷＤの定常損失は低減されるが、逆にＩＧＢＴの定常損失は大きくなり、上記範囲よりも、結果的に電力損失和が大きくなるものと考えられる。
【００４０】
なお、図２においては、電圧和（定常損失和）を示しているが、ＳＷ損失を含めた電力損失でも同様の結果、すなわち、複数の第２領域１０２ｂのうち、１０％以上〜３０％以下の範囲にある所定個数の第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続すると、半導体装置１００の電力損失（電力損失和）をより小さくすることができること明らかとなっている。
【００４１】
（第２実施形態）
次に、本発明の第２実施形態を、図３〜図５に基づいて説明する。図３は、本発明の第２実施形態に係る半導体装置１００の要部の概略構成を示す断面図である。図４は、第２領域１０２ｂの濃度と電力損失和との関係を示すシミュレーション結果である。図５は、図４に示すシミュレーション結果のうち、逆回復損失の低減を示す図である。
【００４２】
第２実施形態に係る半導体装置１００は、第１実施形態に係る半導体装置１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。
【００４３】
第１実施形態においては、複数の第２領域１０２ｂのうち、一部の第２領域１０２ｂのみをエミッタ電極１０７（アノード電極）と電気的に接続することで、半導体装置１００の定常損失、ひいては電力損失を低減する例を示した。これに対し、本実施形態に係る半導体装置１００は、基本的に第１実施形態と同様の構成である。異なる点は、図３に示すように、全ての第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続するとともに、第２領域１０２ｂの不純物濃度を、従来の第２領域の濃度（例えば第１実施形態においては１×１０１８ｃｍ−３程度）よりも低濃度とした点である。
【００４４】
このように本実施形態においては、第２領域１０２ｂの不純物濃度を、従来の第２領域の濃度（例えば第１実施形態においては１×１０１８ｃｍ−３程度）よりも低濃度としている。したがって、全ての第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続する構成でありながら、従来の構成よりも、エミッタ電極１０７（アノード電極）へのキャリア排出効率を低減している。すなわち、ＩＧＢＴの動作時において、半導体基板１０１へのキャリア蓄積効果を高めている。
【００４５】
また、全ての第２領域１０２ｂをエミッタ電極１０７（アノード電極）と電気的に接続している。したがって、ＦＷＤの逆回復損失（ＳＷ損失：ＩＧＢＴがＯＮされた際に、ＦＷＤに逆方向の電流（そのピーク値をリカバリー電流Ｉｒｒと言う）が瞬間的に流れることによる）を低減することができる。以上により、本実施形態に係る半導体装置１００は、電力損失（ＩＧＢＴとＦＷＤの電力損失和）を低減することができる。
【００４６】
なお、電力損失（ＩＧＢＴとＦＷＤの電力損失和）低減の効果については、本発明者によるシミュレーションからも明らかとなっている。シミュレーションに当たっては、上述した半導体装置１００を、第２領域１０２ｂを７つ含み（第１領域１０２ａも７つ含み）、コンタクト領域１０９の無い構成とし、インバータの駆動周波数５ｋＨｚ，１０ｋＨｚにおいてそれぞれシミュレーションを実施した。
【００４７】
図４に示すように、１×１０１６ｃｍ−３程度、より具体的には、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下の範囲内の濃度とすることが好ましい。これにより、駆動周波数に関係なく、半導体装置１００の電力損失（電力損失和）をより小さくすることができる。なお、図５に示すように、上記範囲において、ＦＷＤの逆回復損失（リカバリー電流Ｉｒｒ）を低減することができることも明らかである。なお、５×１０１５ｃｍ−３未満とすると、ＩＧＢＴ動作時に半導体基板１０１にキャリアが蓄積されやすくなり、ＩＧＢＴの定常損失は向上するが、ＦＷＤの注入効率は低下するため、ＦＷＤの定常損失が大きくなり、上記範囲よりも、結果的に電力損失和が大きくなるものと考えられる。また、２×１０１６ｃｍ−３を超えると、ＦＷＤの注入効率が向上し、ＦＷＤの定常損失は低減されるが、逆にＩＧＢＴの定常損失は大きくなり、上記範囲よりも、結果的に電力損失和が大きくなるものと考えられる。
【００４８】
また、本実施形態に係る半導体装置１００においても、ベース領域１０２がＦＷＤのアノード領域となる。すなわち、ＩＧＢＴとＦＷＤは、一体的に構成されて、したがって、半導体装置１００を小型化することができる。
【００４９】
なお、上述においては、コンタクト領域１０９の無い構成において、シミュレーションを実施している。しかしながら、エミッタ電極１０７（アノード電極）とオーミック接触とするために、第２領域１０２ｂの表層にコンタクト領域１０９は必要である。コンタクト領域１０９の濃度が高いほど、コンタクト領域１０９を介してエミッタ電極１０７（アノード電極）へのホール排出効率が高くなる。また、ＦＷＤの動作時には、ホールが半導体基板１０１に高濃度に注入され、上述の逆回復損失時のリカバリー電流Ｉｒｒが大きくなって、ＦＷＤのＳＷ損失が大きくなる。なお、コンタクト領域１０９が特許請求の範囲の第５半導体領域に相当する。
【００５０】
そこで、本発明者は、図４に示すシミュレーション同様、コンタクト１０９領域の濃度と、電力損失（ＩＧＢＴとＦＷＤの電力損失和）の関係についても、シミュレーションを実施した。その結果、１×１０１７ｃｍ−３程度、より具体的には、５×１０１６ｃｍ−３以上２×１０１７ｃｍ−３以下の範囲内の濃度とすると、駆動周波数に関係なく、半導体装置１００の電力損失（電力損失和）をより小さくすることができることが明らかとなった。なお、濃度を１×１０１７ｃｍ−３とした場合、５ｋＨｚの駆動周波数において、図４の結果に対し、２００Ｗ程度の損失増加に抑えることができた。
【００５１】
（第３実施形態）
次に、本発明の第３実施形態を、図６及び図７に基づいて説明する。図６は、電子線照射による、キャリアのライフタイムと電力損失和との関係を示すシミュレーション結果である。図７は、Ｈｅ線照射による、キャリアのライフタイムと電力損失和との関係を示すシミュレーション結果である。
【００５２】
第３実施形態に係る半導体装置１００は、第１，２実施形態に係る半導体装置１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。
【００５３】
本実施形態に係る半導体装置１００の構成は、第２実施形態に係る半導体装置１００（図３参照）と同じである。異なる点は、放射線（例えば電子、中性子、Ｈｅ）を照射することによって、キャリアの再結合を促す結晶欠陥を意図的に形成し、キャリアのライフタイムを調整して、電力損失（電力損失和）の低減を図っている点である。
【００５４】
例えば電子線照射においては、図６に示すように、キャリアのライフタイムを、１．０μｓ以下に調整することが好ましい。これにより、従来の構成より、エミッタ電極１０７（アノード電極）へのキャリア排出効率を低減することができる。また、全ての第２領域１０２ｂがエミッタ電極１０７（アノード電極）と接触しているので、ＦＷＤの逆回復損失を低減することができる。すなわち、駆動周波数に関係なく、半導体装置１００の電力損失（電力損失和）をより小さくすることができる。なお、電子の場合、粒子が大きく、半導体装置１００のＩＧＢＴとＦＷＤが構成される領域を、厚さ方向において全域に照射することができる。その照射タイミングは特に限定されるものではない。本実施形態においては、半導体装置１００を構成した後で電子線を照射するようにしている。なお、ＩＧＢＴ、ＦＷＤともに、順バイアス電流の実効値を２００Ａとした。
【００５５】
また、図７に示すように、Ｈｅ線を照射することによって、キャリアのライフタイムを、０．１μｓ以下に調整しても良い。これにより、従来の構成より、エミッタ電極１０７（アノード電極）へのキャリア排出効率を低減することができる。また、全ての第２領域１０２ｂがエミッタ電極１０７（アノード電極）と接触しているので、ＦＷＤの逆回復損失を低減することができる。すなわち、駆動周波数に関係なく、半導体装置１００の電力損失（電力損失和）をより小さくすることができる。なお、Ｈｅの場合、電子よりも粒子が小さく、電子線に比べて照射エリアが浅いので、半導体装置１００において、第１主面側から１０μｍも深さまでライフタイムを局所制御した構成において、シミュレーションを行っている。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５７】
本実施形態においては、ＩＧＢＴ素子の構成例として、フィールドストップ層１１２を備えるＦＳ型のＩＧＢＴの例を示した。しかしながら、半導体装置１００が、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）のＩＧＢＴを含むものであっても、同様又は本実施形態に準ずる効果を期待することができる。
【００５８】
また、本実施形態においては、第１導電型をＮ導電型、第２導電型をＰ導電型とする例を示したが、第１導電型をＰ導電型、第２導電型をＮ導電型としても良い。
【００５９】
また、本実施形態においては、第１領域１０２ａと第２領域１０２ｂとを交互に配置する例を示した。しかしながら、交互に限定されるものではない。複数の第１領域１０２ａと複数の第２領域１０２ｂを備えた構成であれば良い。好ましくは、隣り合う第１領域１０２ａの間に少なくとも１つの第２領域１０２ｂが配置されれば良い。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態に係る半導体装置の要部概略構成を示す断面図である。
【図２】第２領域のエミッタ電極接続数と電圧和との関係を示すシミュレーション結果である。
【図３】第２実施形態に係る半導体装置の要部の概略構成を示す断面図である。
【図４】第２領域の濃度と電力損失和との関係を示すシミュレーション結果である。
【図５】図４に示すシミュレーション結果のうち、逆回復損失の低減を示す図である。
【図６】第３実施形態に係る半導体装置において、キャリアのライフタイムと電力損失和との関係を示すシミュレーション結果である。
【図７】変形例を示す図である。
【符号の説明】
【００６１】
１００・・・半導体装置
１０１・・・半導体基板
１０２・・・ベース領域（第１半導体領域）
１０２ａ・・・第１領域
１０２ｂ・・・第２領域
１０３・・・トレンチ
１０５・・・ゲート電極（第１電極）
１０６・・・エミッタ領域（第２半導体領域）
１０７・・・エミッタ電極（第２電極）
１０８・・・コンタクト領域
１０９・・・コンタクト領域（第５半導体領域）
１１０・・・コレクタ層（第３半導体領域）
１１１・・・カソード層（第４半導体領域）
１１２・・・フィールドストップ層（第６半導体領域）
１１３・・・コレクタ電極（第３電極）
【図１】
2007258363.tif 000003
【図２】
2007258363.tif 000004
【図３】
2007258363.tif 000005
【図４】
2007258363.tif 000006
【図５】
2007258363.tif 000007
【図６】
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【図７】
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