(57)【要約】【課題】電源電圧の変動等に起因するゲインの変動を防ぐことが可能な半導体装置を提供する。【解決手段】半導体装置１００は、供給された電流を差動出力電圧に変換する負荷部１と、差動入力電圧を電流に変換して負荷部１に供給するトランスコンダクタンス回路２と、制御電圧に基づいて負荷部１に電流を供給する電圧制御電流源部３と、負荷部１で変換された差動出力電圧に基づいて電圧制御電流源部３に制御電圧を供給する出力電圧制御回路４とを備える。【選択図】図４
2007325212.tif 000002
【特許請求の範囲】
【請求項１】
供給された電流を差動出力電圧に変換する負荷部と、
差動入力電圧を電流に変換して前記負荷部に供給するトランスコンダクタンス回路と、
制御電圧に基づいて前記負荷部に電流を供給する電圧制御電流源部と、
前記負荷部で変換された差動出力電圧に基づいて前記電圧制御電流源部に前記制御電圧を供給する出力電圧制御回路とを備える半導体装置。
【請求項２】
前記出力電圧制御回路は、前記負荷部で変換された差動出力電圧の同相電圧を検出し、前記検出した同相電圧に基づいて前記電圧制御電流源部に前記制御電圧を供給する請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、第１の電流源を備え、
前記負荷部は、
第１の抵抗と、
第２の抵抗とを含み、
前記トランスコンダクタンス回路は、
制御電極に前記差動入力電圧の一方が供給され、導通電極の一方に前記第１の抵抗の一端が電気的に接続され、導通電極の他方に前記第１の電流源の電流出力が接続される第１のトランジスタと、
制御電極に前記差動入力電圧の他方が供給され、導通電極の一方に前記第２の抵抗の一端が電気的に接続され、導通電極の他方に前記第１の電流源の電流出力が接続される第２のトランジスタとを含み、
前記電圧制御電流源部は、
制御入力に前記制御電圧が供給され、電流出力が前記第１の抵抗の一端に電気的に接続される第１の電圧制御電流源と、
制御入力に前記制御電圧が供給され、電流出力が前記第２の抵抗の一端に電気的に接続される第２の電圧制御電流源とを含み、
前記出力電圧制御回路は、第１の入力が前記第１の抵抗の一端に電気的に接続され、第２の入力が前記第２の抵抗の一端に電気的に接続される請求項１記載の半導体装置。
【請求項４】
前記負荷部は、
第１の抵抗と、
第２の抵抗とを含み、
前記トランスコンダクタンス回路は、
制御電極に所定電圧が供給され、導通電極の一方に前記第１の抵抗の一端が電気的に接続され、導通電極の他方に前記差動入力電圧の一方が供給される第１のトランジスタと、
制御電極に所定電圧が供給され、導通電極の一方に前記第２の抵抗の一端が電気的に接続され、導通電極の他方に前記差動入力電圧の他方が供給される第２のトランジスタとを含み、
前記電圧制御電流源部は、
制御入力に前記制御電圧が供給され、電流出力が前記第１の抵抗の一端に電気的に接続される第１の電圧制御電流源と、
制御入力に前記制御電圧が供給され、電流出力が前記第２の抵抗の一端に電気的に接続される第２の電圧制御電流源とを含み、
前記出力電圧制御回路は、第１の入力が前記第１の抵抗の一端に電気的に接続され、第２の入力が前記第２の抵抗の一端に電気的に接続される請求項１記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、第１の電流源を備え、
前記負荷部は、
第１の抵抗と、
第２の抵抗と、
一端が前記第１の抵抗の一端および前記第２の抵抗の一端に接続される第３の抵抗とを含み、
前記トランスコンダクタンス回路は、
制御電極に前記差動入力電圧の一方が供給され、導通電極の一方に前記第１の抵抗の他端が電気的に接続され、導通電極の他方に前記第１の電流源の電流出力が接続される第１のトランジスタと、
制御電極に前記差動入力電圧の他方が供給され、導通電極の一方に前記第２の抵抗の他端が電気的に接続され、導通電極の他方に前記第１の電流源の電流出力が接続される第２のトランジスタとを含み、
前記電圧制御電流源部は、制御入力に前記制御電圧が供給され、電流出力が前記第３の抵抗の一端に電気的に接続され、
前記出力電圧制御回路は、第１の入力が前記第１の抵抗の他端に電気的に接続され、第２の入力が前記第２の抵抗の他端に電気的に接続される請求項１記載の半導体装置。
【請求項６】
前記負荷部は、
第１の抵抗と、
第２の抵抗と、
一端が前記第１の抵抗の一端および前記第２の抵抗の一端に接続される第３の抵抗とを含み、
前記トランスコンダクタンス回路は、
制御電極に所定電圧が供給され、導通電極の一方に前記第１の抵抗の他端が電気的に接続され、導通電極の他方に前記差動入力電圧の一方が供給される第１のトランジスタと、
制御電極に所定電圧が供給され、導通電極の一方に前記第２の抵抗の他端が電気的に接続され、導通電極の他方に前記差動入力電圧の他方が供給される第２のトランジスタとを含み、
前記電圧制御電流源部は、制御入力に前記制御電圧が供給され、電流出力が前記第３の抵抗の一端に電気的に接続され、
前記出力電圧制御回路は、第１の入力が前記第１の抵抗の他端に電気的に接続され、第２の入力が前記第２の抵抗の他端に電気的に接続される請求項１記載の半導体装置。
【請求項７】
前記半導体装置は、さらに、
電流出力が前記第３の抵抗の一端に接続される第２の電流源を備える請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動増幅器を備えた半導体装置に関する。
【背景技術】
【０００２】
差動増幅器は、単相出力型の増幅器と比べて出力信号の振幅が大きく、また、同相電圧（コモンモード電圧）の雑音の影響を受けにくいため、集積回路で広く用いられている。
【０００３】
近年のプロセス微細化に伴い、集積回路の低電圧化および低消費電力化が強く求められている。このため、集積回路に用いられる差動増幅器は、低電圧で動作し、かつ低電圧動作を可能とするために電源電圧の変動に強いことが要求される。
【０００４】
たとえば、特許文献１〜５には、差動増幅回路と、差動出力電圧の同相電圧（以下、同相出力電圧とも称する。）を制御するための同相帰還回路とで構成される差動増幅器が開示されている。
【特許文献１】特開２００４−２９７７６２号公報
【特許文献２】特開平８−２２８１１５号公報
【特許文献３】特開２００５−３４７９４９号公報
【特許文献４】特開２００５−２８６８２２号公報
【特許文献５】特開２００４−３６３９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１〜４記載の差動増幅器では、同相帰還回路は、差動増幅器の出力負荷となるか差動増幅器の出力抵抗を決定するトランジスタへの供給電流を変化させることで同相出力電圧を制御している。このため、特許文献１〜４記載の差動増幅器では、電源電圧の変動等によって同相出力電圧が変化すると、同相帰還回路からトランジスタへの供給電流の変化によって差動増幅器のゲインが変化してしまうという問題点があった。この問題点は、差動増幅器の出力抵抗値がダイオード負荷型差動増幅器等と比べて小さい抵抗負荷型差動増幅器において特に顕著となる。また、特許文献５には差動増幅器の詳細な構成は開示されていない。
【０００６】
それゆえに、本発明の目的は、電源電圧の変動等に起因するゲインの変動を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、供給された電流を差動出力電圧に変換する負荷部と、差動入力電圧を電流に変換して負荷部に供給するトランスコンダクタンス回路と、制御電圧に基づいて負荷部に電流を供給する電圧制御電流源部と、負荷部で変換された差動出力電圧に基づいて電圧制御電流源部に制御電圧を供給する出力電圧制御回路とを備える。
【発明の効果】
【０００８】
本発明によれば、電源電圧の変動等に起因するゲインの変動を防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１０】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【００１１】
図１を参照して、半導体装置２００は、スイッチＳＷと、低雑音増幅器Ａ１と、高出力増幅器Ａ２と、ミキサ部ＭＩＸ１〜ＭＩＸ４と、フィルタＦ１〜Ｆ４と、分配器ＤＩＶ１〜ＤＩＶ２と、ＡＤ（Analog to Digital）コンバータＣＶ１およびＣＶ２と、ＤＡ（Digital to Analog）コンバータＣＶ３およびＣＶ４と、バッファＢ１〜Ｂ４と、電圧制御発振器（ＶＣＯ：Voltage Control Oscillator）ＬＯＣ１およびＬＯＣ２とを備える。
【００１２】
スイッチＳＷは、アンテナＡＮＴで受信されたＲＦ（Radio Frequency）帯の受信信号を低雑音増幅器Ａ１に出力するか、あるいは高出力増幅器Ａ２から受けたＲＦ帯の送信信号をアンテナＡＮＴへ出力するかを図示しない制御信号に応じて切り替える。
【００１３】
低雑音増幅器Ａ１は、スイッチＳＷから受けた受信信号を増幅し、ミキサ部ＭＩＸ１およびミキサ部ＭＩＸ２に出力する。
【００１４】
電圧制御発振器ＬＯＣ１は、局部発振信号を生成し、分配器ＤＩＶ１に出力する。分配器ＤＩＶ１は、電圧制御発振器ＬＯＣ１から受けた局部発振信号をミキサ部ＭＩＸ１およびＭＩＸ２に分配する。
【００１５】
ミキサ部ＭＩＸ１およびＭＩＸ２は、分配器ＤＩＶ１から局部発信信号を受けて、低雑音増幅器Ａ１から受けた信号をたとえばベースバンド帯の信号に周波数変換する。
【００１６】
フィルタＦ１は、ミキサ部ＭＩＸ１から受けた信号の周波数成分のうち、所定の周波数帯域外の周波数成分を減衰させる。フィルタＦ２は、ミキサ部ＭＩＸ２から受けた信号の周波数成分のうち、所定の周波数帯域外の周波数成分を減衰させる。
【００１７】
ＡＤコンバータＣＶ１は、アナログ信号であるフィルタＦ１を通過した信号をデジタル信号に変換してバッファＢ１に出力する。ＡＤコンバータＣＶ２は、アナログ信号であるフィルタＦ２を通過した信号をデジタル信号に変換してバッファＢ２に出力する。
【００１８】
バッファＢ１は、ＡＤコンバータＣＶ１から受けたデジタル信号を外部へ出力する。バッファＢ２は、ＡＤコンバータＣＶ２から受けたデジタル信号を外部へ出力する。
【００１９】
バッファＢ３は、外部から受けたデジタル信号をＤＡコンバータＣＶ３に出力する。バッファＢ４は、外部から受けたデジタル信号をＤＡコンバータＣＶ４に出力する。
【００２０】
ＤＡコンバータＣＶ３は、バッファＢ３から受けたデジタル信号をアナログ信号に変換してフィルタＦ３に出力する。ＤＡコンバータＣＶ４は、バッファＢ４から受けたデジタル信号をアナログ信号に変換してフィルタＦ４に出力する。
【００２１】
フィルタＦ３は、ＤＡコンバータＣＶ３から受けた信号の周波数成分のうち、所定の周波数帯域外の周波数成分を減衰させる。フィルタＦ４は、ＤＡコンバータＣＶ４から受けた信号の周波数成分のうち、所定の周波数帯域外の周波数成分を減衰させる。
【００２２】
電圧制御発振器ＬＯＣ２は、局部発振信号を生成し、分配器ＤＩＶ２に出力する。分配器ＤＩＶ２は、電圧制御発振器ＬＯＣ２から受けた局部発振信号をミキサ部ＭＩＸ３およびＭＩＸ４に分配する。
【００２３】
ミキサ部ＭＩＸ３は、分配器ＤＩＶ２から局部発信信号を受けて、フィルタＦ３を通過した信号をＲＦ帯の送信信号に周波数変換する。ミキサ部ＭＩＸ４は、分配器ＤＩＶ２から局部発信信号を受けて、フィルタＦ４を通過した信号をＲＦ帯の送信信号に周波数変換する。
【００２４】
高出力増幅器Ａ２は、ミキサ部ＭＩＸ３およびＭＩＸ４から受けた送信信号を増幅し、スイッチＳＷに出力する。
【００２５】
スイッチＳＷは、アンテナＡＮＴで受信されたＲＦ帯の受信信号を低雑音増幅器Ａ１に出力するか、あるいは高出力増幅器Ａ２から受けたＲＦ帯の送信信号をアンテナＡＮＴへ出力するかを図示しない制御信号に応じて切り替える。
【００２６】
図２は、本発明の第１の実施の形態に係るミキサ部の構成を示す図である。図２に示すミキサ部ＭＩＸは、図１に示す半導体装置２００が備えるミキサ部ＭＩＸ１〜ＭＩＸ４に対応する。
【００２７】
図２を参照して、ミキサ部ＭＩＸは、差動増幅器１００と、ミキサ回路１０１と、ＤＣオフセット除去回路１０２とを含む。
【００２８】
ミキサ回路１０１は、差動信号である入力信号ＭＩＸＩＮ１およびＭＩＸＩＮ２と、局部発振信号ＬＯおよびＬＯＢとを乗算することにより、入力信号ＭＩＸＩＮ１およびＭＩＸＩＮ２を周波数変換して出力信号ＭＩＸＯＵＴ１およびＭＩＸＯＵＴ２として出力する。局部発振信号ＬＯおよびＬＯＢは、たとえば位相が１８０度異なる。
【００２９】
差動増幅器１００は、差動信号である出力信号ＭＩＸＯＵＴ１およびＭＩＸＯＵＴ２を増幅して出力する。
【００３０】
ＤＣオフセット除去回路１０２は、差動増幅器１００から出力される差動信号のＤＣオフセットを調整する。より詳細には、ＤＣオフセット除去回路１０２は、制御端子ＴＣＯＮＴに入力される制御信号に応じて動作状態および待機状態を切り替える。ＤＣオフセット除去回路１０２は、動作状態において、差動増幅器１００から受けた差動信号に基づいて制御信号を生成し、差動増幅器１００に出力する。差動増幅器１００は、ＤＣオフセット除去回路１０２から受けた制御信号に基づいて出力信号ＶＯＵＴＭおよびＶＯＵＴＰのＤＣオフセットを変更する。このような構成により、差動増幅器１００における抵抗およびトランジスタ等のプロセスばらつき等により発生するＤＣオフセットを除去することができる。
【００３１】
半導体装置２００を、たとえば時分割通信方式および常時通信方式等、複数の通信方式に対応する通信機に使用する場合、半導体装置２００を、時分割通信方式に対応するＤＣオフセット除去回路および常時通信方式に対応するＤＣオフセット除去回路等、ＤＣオフセット除去回路を複数個備える構成とする。そして、半導体装置２００が、通信方式に応じて最適なＤＣオフセット除去回路に切り替えることにより複数の通信方式に対応することができる。このとき、半導体装置２００は、たとえば、通信機が備えるベースバンド帯の信号を処理するベースバンド回路からの制御信号に基づいてＤＣオフセット除去回路の切り替えを行なう。
【００３２】
なお、ミキサ部ＭＩＸは、差動増幅器１００とＤＣオフセット除去回路１０２の出力との間に抵抗およびバッファが配置される構成であってもよい。また、ＤＣオフセット除去回路１０２の入力および出力間にバッファが配置される構成であってもよい。また、バッファの代わりに増幅器が配置される構成であってもよい。
【００３３】
図３は、本発明の第１の実施の形態に係るミキサ回路の構成を示す図である。
図３を参照して、ミキサ回路１０１は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１１〜Ｍ１４と、入力端子ＴＩＮ１およびＴＩＮ２と、入力端子ＴＬおよびＴＬＢと、出力端子ＴＯＵＴ１およびＴＯＵＴ２とを含む。
【００３４】
ＮチャネルＭＯＳトランジスタＭ１１の一方の導通電極と、ＮチャネルＭＯＳトランジスタＭ１３の一方の導通電極と、入力端子ＴＩＮ１とが接続される。ＮチャネルＭＯＳトランジスタＭ１２の一方の導通電極と、ＮチャネルＭＯＳトランジスタＭ１４の一方の導通電極と、入力端子ＴＩＮ２とが接続される。ＮチャネルＭＯＳトランジスタＭ１１の他方の導通電極と、ＮチャネルＭＯＳトランジスタＭ１４の他方の導通電極と、出力端子ＴＯＵＴ２とが接続される。ＮチャネルＭＯＳトランジスタＭ１２の他方の導通電極と、ＮチャネルＭＯＳトランジスタＭ１３の他方の導通電極と、出力端子ＴＯＵＴ１とが接続される。入力端子ＴＬと、ＮチャネルＭＯＳトランジスタＭ１３の制御電極と、ＮチャネルＭＯＳトランジスタＭ１４の制御電極とが接続される。入力端子ＴＬＢと、ＮチャネルＭＯＳトランジスタＭ１１の制御電極と、ＮチャネルＭＯＳトランジスタＭ１２の制御電極とが接続される。
【００３５】
入力端子ＴＩＮ１に入力信号ＭＩＸＩＮ１が入力される。入力端子ＴＩＮ２に入力信号ＭＩＸＩＮ２が入力される。入力端子ＴＬに局部発振信号ＬＯが入力される。入力端子ＴＬＢに局部発振信号ＬＯＢが入力される。出力端子ＴＯＵＴ１から出力信号ＭＩＸＯＵＴ１が出力される。出力端子ＴＯＵＴ２から出力信号ＭＩＸＯＵＴ２が出力される。
【００３６】
局部発振信号ＬＯおよびＬＯＢに基づくＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１４のスイッチング動作により、入力信号ＭＩＸＩＮ１およびＭＩＸＩＮ２と局部発振信号ＬＯおよびＬＯＢとの乗算結果が出力信号ＭＩＸＯＵＴ１およびＭＩＸＯＵＴ２として出力される。
【００３７】
図４は、本発明の第１の実施の形態に係る差動増幅器の構成を示す図である。
図４を参照して、差動増幅器１００は、差動増幅回路５０と、電圧制御電流源部３と、同相帰還回路（出力電圧制御回路）４とを備える。差動増幅回路５０は、負荷部１と、トランスコンダクタンス回路２と、電流源（第１の電流源）ＣＳ１とを含む。負荷部１は、抵抗ＲＬ１およびＲＬ２を含む。トランスコンダクタンス回路２は、ＮチャネルＭＯＳトランジスタＭ１およびＭ２を含む。電圧制御電流源部３は、電圧制御電流源ＶＣＣＳ１およびＶＣＣＳ２を含む。同相帰還回路４は、同相電圧検出回路１２と、演算増幅回路１３とを含む。同相電圧検出回路１２は、抵抗ＲＣＳ１およびＲＣＳ２を含む。
【００３８】
差動増幅回路５０において、ＮチャネルＭＯＳトランジスタＭ１のソース（導通電極）と電流源ＣＳ１の一端（電流出力）とが接続される。ＮチャネルＭＯＳトランジスタＭ１のドレイン（導通電極）と、電圧制御電流源ＶＣＣＳ１の一端（電流出力）と、抵抗ＲＬ１の一端とが共通の接続点Ａに接続される。ＮチャネルＭＯＳトランジスタＭ２のソース（導通電極）と電流源ＣＳ１の一端（電流出力）とが接続される。ＮチャネルＭＯＳトランジスタＭ２のドレイン（導通電極）と、電圧制御電流源ＶＣＣＳ２の一端（電流出力）と、抵抗ＲＬ２の一端とが共通の接続点Ｂに接続される。
【００３９】
同相帰還回路４において、抵抗ＲＣＳ１の一端（同相帰還回路４の第１の入力）が差動増幅回路５０における接続点Ａに接続される。抵抗ＲＣＳ２の一端（同相帰還回路４の第２の入力）が差動増幅回路５０における接続点Ｂに接続される。演算増幅回路１３は、非反転入力端子が抵抗ＲＣＳ１の他端と、抵抗ＲＣＳ２の他端とに接続され、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力が電圧制御電流源ＶＣＣＳ１の制御入力および電圧制御電流源ＶＣＣＳ２の制御入力に接続される。
【００４０】
電流源ＣＳ１の他端が接地電位に接続される。抵抗ＲＬ１の他端と、抵抗ＲＬ２の他端とが固定電位に接続される。
【００４１】
トランスコンダクタンス回路２は、差動入力電圧を電流に変換して負荷部１に供給する。より詳細には、ＮチャネルＭＯＳトランジスタＭ１のゲート（制御電極）に外部から差動入力電圧の一方である入力電圧ＶＩＮＰが入力される。ＮチャネルＭＯＳトランジスタＭ１は、入力電圧ＶＩＮＰおよび入力電圧ＶＩＮＭに基づいてドレイン電流を抵抗ＲＬ１に供給する。ＮチャネルＭＯＳトランジスタＭ２のゲート（制御電極）に外部から差動入力電圧の他方である入力電圧ＶＩＮＭが入力される。ＮチャネルＭＯＳトランジスタＭ２は、入力電圧ＶＩＮＭおよび入力電圧ＶＩＮＰに基づいてドレイン電流を抵抗ＲＬ２に供給する。差動増幅器１００のゲインはＮチャネルＭＯＳトランジスタＭ１およびＭ２のドレイン電流に依存する。ここで、入力電圧ＶＩＮＰは図２に示すミキサ部ＭＩＸの差動出力信号の一方である出力信号ＭＩＸＯＵＴ１に相当する。また、入力電圧ＶＩＮＭは図２に示すミキサ部ＭＩＸの差動出力信号の他方である出力信号ＭＩＸＯＵＴ２に相当する。
【００４２】
電圧制御電流源部３は、同相帰還回路４から受けた制御電圧に基づいて負荷部１に電流を供給する。より詳細には、電圧制御電流源ＶＣＣＳ１は、演算増幅回路１３から受けた制御電圧に基づいて抵抗ＲＬ１に電流を供給する。電圧制御電流源ＶＣＣＳ２は、演算増幅回路１３から受けた制御電圧に基づいて抵抗ＲＬ２に電流を供給する。なお、電圧制御電流源部３は、負荷部１に一定の電流を供給する電流源をさらに含む構成であってもよい。
【００４３】
負荷部１は、トランスコンダクタンス回路２および電圧制御電流源部３から供給された電流を差動出力電圧に変換する。より詳細には、抵抗ＲＬ１は、ＮチャネルＭＯＳトランジスタＭ１および電圧制御電流源ＶＣＣＳ１から供給された電流を電圧に変換する。すなわち、接続点Ａにおける電圧は、差動増幅回路５０の差動出力電圧の一方である出力電圧ＶＯＵＴＭとして同相帰還回路４および外部へ出力される。抵抗ＲＬ２は、ＮチャネルＭＯＳトランジスタＭ２および電圧制御電流源ＶＣＣＳ２から供給された電流を電圧に変換する。すなわち、接続点Ｂにおける電圧は、差動増幅回路５０の差動出力電圧の他方である出力電圧ＶＯＵＴＰとして同相帰還回路４および外部へ出力される。
【００４４】
同相帰還回路４は、負荷部１で変換された差動出力電圧に基づいて電圧制御電流源部３に制御電圧を供給する。より詳細には、同相電圧検出回路１２は、負荷部１で変換された差動出力電圧の同相電圧を検出する。すなわち、負荷部１で変換された差動出力電圧は、抵抗ＲＣＳ１およびＲＣＳ２で分圧され、分圧された電圧が同相電圧として演算増幅回路１３に出力される。なお、抵抗ＲＣＳ１の抵抗値およびＲＣＳ２の抵抗値は同じであることが好ましい。演算増幅回路１３は、同相電圧検出回路１２から受けた同相電圧と基準電圧Ｖｒｅｆとを比較し、比較結果を表わす制御電圧を電圧制御電流源ＶＣＣＳ１およびＶＣＣＳ２に出力する。
【００４５】
このように、同相帰還回路４、電圧制御電流源部３および負荷部１で構成される負帰還ループにより、差動増幅回路５０の同相出力電圧が一定になるように制御される。
【００４６】
ところで、特許文献１〜４記載の差動増幅器では、電源電圧の変動等によって同相出力電圧が変化すると、同相帰還回路からトランジスタへの供給電流の変化によって差動増幅器のゲインが変化してしまうという問題点があった。しかしながら、本発明の第１の実施の形態に係る半導体装置では、同相帰還回路４は、負荷部１で変換された差動出力電圧の同相電圧を検出し、検出した同相電圧に基づいて電圧制御電流源部３に制御電圧を供給する。電圧制御電流源部３は、同相帰還回路４から受けた制御電圧に基づいて負荷部１に電流を供給する。また、トランスコンダクタンス回路２は、差動入力電圧を電流に変換して負荷部１に供給する。負荷部１は、トランスコンダクタンス回路２および電圧制御電流源部３から供給された電流を差動出力電圧に変換する。このような構成により、電源電圧の変動等によって同相出力電圧が変化しても、トランスコンダクタンス回路２から負荷部１への供給電流が変化することを防ぐことができる。すなわち、差動増幅器１００のゲインを決定するトランスコンダクタンス回路２から負荷部１への供給電流を変化させることなく差動増幅器１００の差動出力電圧の同相電圧を調整することができる。したがって、本発明の第１の実施の形態に係る半導体装置では、同相出力電圧の制御に対して差動増幅器のゲインを一定にすることができ、電源電圧の変動等に起因するゲインの変動を防ぐことができる。
【００４７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００４８】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対して、差動増幅器の構成を変更した半導体装置に関する。
【００４９】
図５は、本発明の第２の実施の形態に係る差動増幅器の構成を示す図である。
図５を参照して、差動増幅回路５０は、負荷部１と、トランスコンダクタンス回路２と、抵抗ＲＳ１およびＲＳ２と、バイアス回路１１とを含む。トランスコンダクタンス回路２は、ＮチャネルＭＯＳトランジスタＭ１およびＭ２を含む。バイアス回路１１は、電流源ＣＳ１１と、ＮチャネルＭＯＳトランジスタＭ３と、抵抗Ｒ１とを含む。電圧制御電流源部３は、ＮチャネルＭＯＳトランジスタ（電圧制御電流源）ＶＣＣＳ１およびＶＣＣＳ２を含む。
【００５０】
差動増幅回路５０において、ＮチャネルＭＯＳトランジスタＭ３のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ１のゲート（制御電極）と、ＮチャネルＭＯＳトランジスタＭ２のゲート（制御電極）とが電流源ＣＳ１１の出力に接続される。ＮチャネルＭＯＳトランジスタＭ３のソースに抵抗Ｒ１の一端が接続される。ＮチャネルＭＯＳトランジスタＭ１のソース（導通電極）と抵抗ＲＳ１の一端とが共通の接続点Ｃに接続される。ＮチャネルＭＯＳFトランジスタＭ１のドレイン（導通電極）と、ＮチャネルＭＯＳトランジスタＶＣＣＳ１のドレインと、抵抗ＲＬ１の一端とが共通の接続点Ａに接続される。ＮチャネルＭＯＳトランジスタＭ２のソース（導通電極）と抵抗ＲＳ２の一端とが共通の接続点Ｄに接続される。ＮチャネルＭＯＳトランジスタＭ２のドレイン（導通電極）と、ＮチャネルＭＯＳトランジスタＶＣＣＳ２のドレインと、抵抗ＲＬ２の一端とが共通の接続点Ｂに接続される。
【００５１】
接続点Ｃに外部から差動入力電圧の一方である入力電圧ＶＩＮＰが入力される。接続点Ｄに外部から差動入力電圧の一方である入力電圧ＶＩＮＭが入力される。
【００５２】
接続点Ａにおける電圧は、差動増幅回路５０の差動出力電圧の一方である出力電圧ＶＯＵＴＭとして同相帰還回路４および外部へ出力される。接続点Ｂにおける電圧は、差動増幅回路５０の差動出力電圧の他方である出力電圧ＶＯＵＴＰとして同相帰還回路４および外部へ出力される。
【００５３】
同相帰還回路４において、抵抗ＲＣＳ１の一端（同相帰還回路４の第１の入力）が差動増幅回路５０における接続点Ａに接続される。抵抗ＲＣＳ２の一端（同相帰還回路４の第２の入力）が差動増幅回路５０における接続点Ｂに接続される。演算増幅回路１３は、非反転入力端子が抵抗ＲＣＳ１の他端と、抵抗ＲＣＳ２の他端とに接続され、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力がＮチャネルＭＯＳトランジスタＶＣＣＳ１のゲートおよびＮチャネルＭＯＳトランジスタＶＣＣＳ２のゲートに接続される。
【００５４】
抵抗Ｒ１の他端と、抵抗ＲＳ１およびＲＳ２の他端と、ＮチャネルＭＯＳトランジスタＶＣＣＳ１およびＶＣＣＳ２のソースとが接地電位に接続される。
【００５５】
バイアス回路１１は、ＮチャネルＭＯＳトランジスタＭ１のゲートおよびＮチャネルＭＯＳトランジスタＭ２のゲートに所定のバイアス電圧を供給する。
【００５６】
トランスコンダクタンス回路２は、差動入力電圧を電流に変換して負荷部１に供給する。より詳細には、ＮチャネルＭＯＳトランジスタＭ１のソースに外部から差動入力電圧の一方である入力電圧ＶＩＮＰが入力される。ＮチャネルＭＯＳトランジスタＭ１は、入力電圧ＶＩＮＰに基づいてドレイン電流を抵抗ＲＬ１に供給する。ＮチャネルＭＯＳトランジスタＭ２のソースに外部から差動入力電圧の他方である入力電圧ＶＩＮＭが入力される。ＮチャネルＭＯＳトランジスタＭ２は、入力電圧ＶＩＮＭに基づいてドレイン電流を抵抗ＲＬ２に供給する。すなわち、本発明の第２の実施の形態に係る差動増幅器では、第１の実施の形態に係る差動増幅器と同様に、入力電圧ＶＩＮＭまたはＶＩＮＰによってＮチャネルＭＯＳトランジスタＭ１またはＭ２のゲート−ソース間電圧が変化し、ドレイン電流が変化する。
【００５７】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【００５８】
したがって、本発明の第２の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、同相出力電圧の制御に対して差動増幅器のゲインを一定にすることができ、電源電圧の変動等に起因するゲインの変動を防ぐことができる。
【００５９】
また、本発明の第２の実施の形態に係る差動増幅器では、電流源ＣＳ１を備えない構成により、第１の実施の形態に係る差動増幅器と比較して、電流源ＣＳ１による電圧降下分だけ電源電圧すなわち負荷部１に接続される固定電位を低くすることができ、低電圧化および低消費電力化を図ることができる。
【００６０】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６１】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対して、差動増幅器の構成を変更した半導体装置に関する。
【００６２】
図６は、本発明の第３の実施の形態に係る差動増幅器の構成を示す図である。
図６を参照して、差動増幅回路５０は、負荷部１と、トランスコンダクタンス回路２と、電流源（第１の電流源）ＣＳ１と、電流源ＣＳ２（第２の電流源）とを含む。負荷部１は、抵抗ＲＬ１およびＲＬ２と、抵抗ＲＴとを含む。電圧制御電流源部３は、電圧制御電流源ＶＣＣＳ３を含む。
【００６３】
差動増幅回路５０において、ＮチャネルＭＯＳトランジスタＭ１のソース（導通電極）と電流源ＣＳ１の一端（電流出力）とが接続される。ＮチャネルＭＯＳトランジスタＭ１のドレイン（導通電極）と、抵抗ＲＬ１の一端とが接続点Ａに接続される。ＮチャネルＭＯＳトランジスタＭ２のソース（導通電極）と電流源ＣＳ１の一端（電流出力）とが接続される。ＮチャネルＭＯＳトランジスタＭ２のドレイン（導通電極）と、抵抗ＲＬ２の一端とが接続点Ｂに接続される。
【００６４】
同相帰還回路４において、抵抗ＲＣＳ１の一端（同相帰還回路４の第１の入力）が差動増幅回路５０における接続点Ａに接続される。抵抗ＲＣＳ２の一端（同相帰還回路４の第２の入力）が差動増幅回路５０における接続点Ｂに接続される。演算増幅回路１３は、非反転入力端子が抵抗ＲＣＳ１の他端と、抵抗ＲＣＳ２の他端とに接続され、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力が電圧制御電流源ＶＣＣＳ３の制御入力に接続される。
【００６５】
抵抗ＲＬ１の他端と、抵抗ＲＬ２の他端と、抵抗ＲＴの一端と、電流源ＣＳ２の一端（電流出力）と、電圧制御電流源ＶＣＣＳ３の一端（電流出力）とが共通の接続点Ｅに接続される。電流源ＣＳ１の他端が接地電位に接続される。抵抗ＲＴの他端が固定電位に接続される。
【００６６】
トランスコンダクタンス回路２は、差動入力電圧を電流に変換して負荷部１に供給する。より詳細には、ＮチャネルＭＯＳトランジスタＭ１のゲート（制御電極）に外部から差動入力電圧の一方である入力電圧ＶＩＮＰが入力される。ＮチャネルＭＯＳトランジスタＭ１は、入力電圧ＶＩＮＰおよび入力電圧ＶＩＮＭに基づいてドレイン電流を抵抗ＲＬ１および抵抗ＲＴに供給する。ＮチャネルＭＯＳトランジスタＭ２のゲート（制御電極）に外部から差動入力電圧の他方である入力電圧ＶＩＮＭが入力される。ＮチャネルＭＯＳトランジスタＭ２は、入力電圧ＶＩＮＭおよび入力電圧ＶＩＮＰに基づいてドレイン電流を抵抗ＲＬ２および抵抗ＲＴに供給する。
【００６７】
電圧制御電流源部３は、同相帰還回路４から受けた制御電圧に基づいて負荷部１に電流を供給する。より詳細には、電圧制御電流源ＶＣＣＳ３は、演算増幅回路１３から受けた制御電圧に基づいて抵抗ＲＴに電流を供給する。なお、電圧制御電流源部３は、負荷部１に一定の電流を供給する電流源をさらに含む構成であってもよい。
【００６８】
負荷部１は、トランスコンダクタンス回路２および電圧制御電流源部３から供給された電流を差動出力電圧に変換する。より詳細には、抵抗ＲＬ１および抵抗ＲＴは、ＮチャネルＭＯＳトランジスタＭ１、電圧制御電流源ＶＣＣＳ３および電流源ＣＳ２から供給された電流を電圧に変換する。すなわち、接続点Ａにおける電圧は、差動増幅回路５０の差動出力電圧の一方である出力電圧ＶＯＵＴＭとして同相帰還回路４および外部へ出力される。抵抗ＲＬ２および抵抗ＲＴは、ＮチャネルＭＯＳトランジスタＭ２、電圧制御電流源ＶＣＣＳ３および電流源ＣＳ２から供給された電流を電圧に変換する。すなわち、接続点Ｂにおける電圧は、差動増幅回路５０の差動出力電圧の他方である出力電圧ＶＯＵＴＰとして同相帰還回路４および外部へ出力される。
【００６９】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【００７０】
したがって、本発明の第３の実施の形態に係る半導体装置では、第１の実施の形態に係る半導体装置と同様に、同相出力電圧の制御に対して差動増幅器のゲインを一定にすることができ、電源電圧の変動等に起因するゲインの変動を防ぐことができる。
【００７１】
また、本発明の第３の実施の形態に係る差動増幅器では、電圧制御電流源部３における電圧制御電流源を共通化する構成により、同相出力電圧の制御が電圧制御電流源のプロセスばらつき等の影響を受けることを防ぐことができる。
【００７２】
また、本発明の第３の実施の形態に係る差動増幅器では、差動増幅回路５０の同相出力電圧を制御する負帰還ループのループゲインを、差動増幅回路５０のゲインに関係なく調整することができるため、負帰還ループを容易に安定化させることができる。
【００７３】
また、本発明の第３の実施の形態に係る差動増幅器では、電流源ＣＳ２を備える構成により、抵抗ＲＴに流れる電流を小さくして抵抗ＲＴにおける電圧降下を小さくすることができる。これにより、ＮチャネルＭＯＳトランジスタＭ１およびＭ２の飽和領域における動作範囲を大きくすることができるため、差動増幅器５０の最大出力振幅を大きくすることができる。また、差動増幅器５０の同相出力電圧の範囲を大きくすることができる。なお、半導体装置２００の電源電圧を高くすることができ、抵抗ＲＴの他端に接続される固定電位を高くすることができる等の場合には、差動増幅器１００は、電流源ＣＳ２を備えない構成であってもよい。
【００７４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７５】
＜第４の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置に対して、差動増幅器の構成を変更した半導体装置に関する。
【００７６】
図７は、本発明の第４の実施の形態に係る差動増幅器の構成を示す図である。
図７を参照して、差動増幅回路５０は、負荷部１と、トランスコンダクタンス回路２と、抵抗ＲＳ１およびＲＳ２と、電流源ＣＳ２（第２の電流源）と、バイアス回路１１とを含む。トランスコンダクタンス回路２は、ＮチャネルＭＯＳトランジスタＭ１およびＭ２を含む。バイアス回路１１は、電流源ＣＳ１１と、ＮチャネルＭＯＳトランジスタＭ３と、抵抗Ｒ１とを含む。電圧制御電流源部３は、ＮチャネルＭＯＳトランジスタ（電圧制御電流源）ＶＣＣＳ３を含む。
【００７７】
差動増幅回路５０において、ＮチャネルＭＯＳトランジスタＭ３のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ１のゲート（制御電極）と、ＮチャネルＭＯＳトランジスタＭ２のゲート（制御電極）とが電流源ＣＳ１１の出力に接続される。ＮチャネルＭＯＳトランジスタＭ３のソースに抵抗Ｒ１の一端が接続される。ＮチャネルＭＯＳトランジスタＭ１のソース（導通電極）と抵抗ＲＳ１の一端とが共通の接続点Ｃに接続される。ＮチャネルＭＯＳトランジスタＭ２のソース（導通電極）と抵抗ＲＳ２の一端とが共通の接続点Ｄに接続される。
【００７８】
接続点Ｃに外部から差動入力電圧の一方である入力電圧ＶＩＮＰが入力される。接続点Ｄに外部から差動入力電圧の一方である入力電圧ＶＩＮＭが入力される。
【００７９】
接続点Ａにおける電圧は、差動増幅回路５０の差動出力電圧の一方である出力電圧ＶＯＵＴＭとして同相帰還回路４および外部へ出力される。接続点Ｂにおける電圧は、差動増幅回路５０の差動出力電圧の他方である出力電圧ＶＯＵＴＰとして同相帰還回路４および外部へ出力される。
【００８０】
抵抗Ｒ１の他端と、抵抗ＲＳ１およびＲＳ２の他端とが接地電位に接続される。
バイアス回路１１は、ＮチャネルＭＯＳトランジスタＭ１のゲートおよびＮチャネルＭＯＳトランジスタＭ２のゲートに所定のバイアス電圧を供給する。
【００８１】
トランスコンダクタンス回路２は、差動入力電圧を電流に変換して負荷部１に供給する。より詳細には、ＮチャネルＭＯＳトランジスタＭ１のソースに外部から差動入力電圧の一方である入力電圧ＶＩＮＰが入力される。ＮチャネルＭＯＳトランジスタＭ１は、入力電圧ＶＩＮＰに基づいてドレイン電流を抵抗ＲＬ１および抵抗ＲＴに供給する。ＮチャネルＭＯＳトランジスタＭ２のソースに外部から差動入力電圧の他方である入力電圧ＶＩＮＭが入力される。ＮチャネルＭＯＳトランジスタＭ２は、入力電圧ＶＩＮＭに基づいてドレイン電流を抵抗ＲＬ２および抵抗ＲＴに供給する。すなわち、本発明の第４の実施の形態に係る差動増幅器では、第３の実施の形態に係る差動増幅器と同様に、入力電圧ＶＩＮＭまたはＶＩＮＰによってＮチャネルＭＯＳトランジスタＭ１またはＭ２のゲート−ソース間電圧が変化し、ドレイン電流が変化する。
【００８２】
その他の構成および動作は第３の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【００８３】
したがって、本発明の第４の実施の形態に係る半導体装置では、第３の実施の形態に係る半導体装置と同様に、同相出力電圧の制御に対して差動増幅器のゲインを一定にすることができ、電源電圧の変動等に起因するゲインの変動を防ぐことができる。
【００８４】
また、本発明の第４の実施の形態に係る差動増幅器では、電流源ＣＳ１を備えない構成により、第３の実施の形態に係る差動増幅器と比較して、電流源ＣＳ１による電圧降下分だけ電源電圧すなわち負荷部１に接続される固定電位を低くすることができ、低電圧化および低消費電力化を図ることができる。
【００８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施の形態に係るミキサ部の構成を示す図である。
【図３】本発明の第１の実施の形態に係るミキサ回路の構成を示す図である。
【図４】本発明の第１の実施の形態に係る差動増幅器の構成を示す図である。
【図５】本発明の第２の実施の形態に係る差動増幅器の構成を示す図である。
【図６】本発明の第３の実施の形態に係る差動増幅器の構成を示す図である。
【図７】本発明の第４の実施の形態に係る差動増幅器の構成を示す図である。
【符号の説明】
【００８７】
１  負荷部、２  トランスコンダクタンス回路、３  電圧制御電流源部、４  同相帰還回路（出力電圧制御回路）、１１  バイアス回路、１２  同相電圧検出回路、１３  演算増幅回路、５０  差動増幅回路、１００  差動増幅器、１０１  ミキサ回路、１０２  ＤＣオフセット除去回路、２００  半導体装置、ＳＷ  スイッチ、Ａ１  低雑音増幅器、Ａ２  高出力増幅器、ＭＩＸ，ＭＩＸ１〜ＭＩＸ４  ミキサ部、Ｆ１〜Ｆ４  フィルタ、ＤＩＶ１〜ＤＩＶ２  分配器、ＣＶ１，ＣＶ２  ＡＤコンバータ、ＣＶ３，ＣＶ４  ＤＡコンバータ、Ｂ１〜Ｂ４  バッファ、ＬＯＣ１，ＬＯＣ２  電圧制御発振器、ＡＮＴ  アンテナ、Ｍ１〜Ｍ３，Ｍ１１〜Ｍ１４  ＮチャネルＭＯＳトランジスタ、ＴＩＮ１，ＴＩＮ２  入力端子、ＴＬ，ＴＬＢ  入力端子、ＴＯＵＴ１，ＴＯＵＴ２  出力端子、ＣＳ１  電流源（第１の電流源）、ＣＳ２  電流源（第２の電流源）、ＣＳ１１  電流源、Ｒ１，ＲＬ１，ＲＬ２，ＲＣＳ１，ＲＣＳ２，ＲＳ１，ＲＳ２，ＲＴ  抵抗、ＶＣＣＳ１〜ＶＣＣＳ３  ＮチャネルＭＯＳトランジスタ（電圧制御電流源）。
【図１】
2007325212.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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