(57)【要約】【課題】  複数の機能マクロで共有される電源配線の配置スペースを削減して省スペース化が可能な半導体装置を提供する。【解決手段】  多層配線及び耐湿リング１０１を有するＬＳＩチップ１００において、複数の機能マクロ（ＩＯマクロ１０３、ＩＯマクロ群１０７）におけるＶＳＳ電源端子を耐湿リング１０１に電気的に接続することで、耐湿リング１０１を、複数の機能マクロにおけるＶＳＳ電源端子を接続する電源配線として機能させる。これにより、ＶＳＳ電源配線を耐湿リング１０１の内側の領域に配置するスペースを削減でき、ＬＳＩチップ１００の省スペース化が可能になる。【選択図】  図１
2007059449.tif 000002
【特許請求の範囲】
【請求項１】
多層配線及び耐湿リングを有する半導体装置において、
複数の機能マクロにおける共通電位となる電源端子を前記耐湿リングに電気的に接続したことを特徴とする半導体装置。
【請求項２】
前記電源端子は、ＶＳＳ電源端子であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源端子を、双方向ダイオードを介して前記耐湿リングに接続したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電源端子を、所望の配線層を用いて前記耐湿リングに接続したことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記電源端子を、複数層の配線層を用いて前記耐湿リングに接続することを特徴とする請求項１記載の半導体装置。
【請求項６】
２重の前記耐湿リングを有し、前記２重の耐湿リングは互いに電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記２重の耐湿リングは複数層に渡って互いに電気的に接続されていることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に多層配線及び耐湿リングを有する半導体装置に関する。
【背景技術】
【０００２】
近年の電化製品（特にポータブル品）は小型化が求められおり、その電化製品に搭載しているＬＳＩ（Large Scale Integrated circuit）に対しても、多機能性や小型化が求められている。多機能性を実現するために、近年のＬＳＩチップには、固有の機能を有する回路群である機能マクロが多数搭載されている。
【０００３】
ところで、従来のＬＳＩチップ上では、機能マクロ群のＶＳＳ電源端子を共通のＶＳＳ電源配線に接続したものがあったが、近年の機能マクロ群は低電圧駆動化及び高性能化のゆえに、ある機能マクロの基準電位となるＶＳＳ電源端子にノイズが入ることで、ＶＳＳ電源端子を共通のＶＳＳ電源配線に接続した機能マクロ群が誤動作する問題がある。特にアナログ系の機能マクロではこの現象が起きやすくなっている。このような不具合への対策として、ＶＳＳ電源をデジタル系やアナログ系など機能マクロの種類ごとに分離する方法があった。
【０００４】
また、従来のＬＳＩでは、耐湿リングを備えたものが知られている（例えば特許文献１参照）。耐湿リングは、水分やエッチング液がＬＳＩチップ内部に侵入することによって生じる故障や劣化を防ぐため、ＬＳＩチップのスクライブラインと、ＩＯ（入出力）パッドの間でリング状に形成されている。また、耐湿リングは多層配線に対応して多層構造となっている。
【０００５】
ここで、耐湿リングを備えた従来のＬＳＩチップの構成を具体的に説明する。
図１０は、従来の耐湿リングを備えたＬＳＩチップのレイアウトを示す概略図である。
ＬＳＩチップ８００は、外周部に耐湿リング８０１を配置しており、その内側に配置される各種機能マクロや配線を保護している。図中の太枠のブロックはＩＯパッド８０２を示している。なお、ここでは機能マクロのうち、信号−ＩＯマクロと、ＶＳＳ−ＩＯマクロなどの、信号やＶＳＳの入出力回路として機能するＩＯマクロ８０３、８０４またはＩＯマクロ群８０５、８０６、８０７、８０８のみを図示している。各ＩＯマクロ群８０５〜８０８で、二重線で示したブロックはＶＳＳ−ＩＯマクロ、その他は信号−ＩＯマクロを示している。各ＩＯマクロ８０３、８０４、ＩＯマクロ群８０５〜８０８には、演算機能やメモリモジュールなど図示しない他の機能マクロが接続される。
【０００６】
ここで、例えば、ＩＯマクロ８０３、８０４とＩＯマクロ群８０７の組と、ＩＯマクロ群８０５、８０６の組と、ＩＯマクロ群８０８がそれぞれ異なる種類の図示しない機能マクロに接続する場合、機能マクロの種類ごとにＶＳＳ電源端子を分離することで、前述のノイズ対策を行う。このとき、同じ種類の機能マクロのＶＳＳ電源端子は、ＶＳＳ電源配線８０９、８１０、８１１により共有化されている。ＶＳＳ電源配線８０９、８１０、８１１は、ＶＳＳ−ＩＯマクロから引き出されて各信号−ＩＯマクロの図示しないＶＳＳ電源端子に接続される。
【０００７】
また、ＥＳＤ（Electro-Static Discharge；静電気放電）対策が施されたＬＳＩチップが知られている。ＥＳＤは、帯電した導電性の物体（人体も含む）が、例えばＬＳＩの端子に近接または接触すると、放電が発生して機能マクロの素子を破壊してしまう現象である。
【０００８】
図１１は、ＥＳＤ対策を施した従来のＬＳＩチップのレイアウトを示す概略図である。
図１０と同様に、ＬＳＩチップ９００の外周部に耐湿リング９０１が形成されており、その内側領域にＩＯパッド９０２と、信号−ＩＯマクロと、ＶＳＳ−ＩＯマクロなどの、信号やＶＳＳの入出力を行うＩＯマクロ群９０３、９０４、９０５、９０６とが配置されている。なお、ＩＯパッド９０２及び各ＩＯマクロ群９０３〜９０６で斜線が施されたブロックは、ＶＳＳを共有していることを示している。
【０００９】
ＥＳＤ対策を施したＬＳＩチップ９００は、図１０のＬＳＩチップ８００と異なり、各ＩＯマクロ群９０３〜９０６のＶＳＳ−ＩＯマクロ（二重線で示したブロック）は、双方向ダイオード９０３ａ、９０４ａ、９０５ａ、９０６ａを介して共通のＶＳＳ電源配線９０７に接続している。
【００１０】
このような構成により、ＥＳＤが印加されると、ＥＳＤによる電流が双方向ダイオード９０３ａ〜９０６ａを介して共通のＶＳＳ電源配線９０７に流れ込み、ＥＳＤの基準電位となるＩＯマクロ群９０３〜９０６の図示しないＶＳＳ電源端子に双方向ダイオード９０３ａ〜９０６ａを介して放出される。これにより機能マクロの素子の破壊を防止することができる。
【特許文献１】特開平２−１２３７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、従来のＬＳＩでは、複数の機能マクロで共有される電源配線を配置する領域のために、他の回路や機能マクロなどの配置が困難になり、省スペース化の障害となっていた。
【００１２】
本発明はこのような点に鑑みてなされたものであり、複数の機能マクロで共有される電源配線の配置スペースを削減して省スペース化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記問題を解決するために、多層配線及び耐湿リングを有する半導体装置において、図１に示すように、複数の機能マクロにおける共通電位となる電源端子を耐湿リング１０１に電気的に接続したことを特徴とする半導体装置（ＬＳＩチップ１００）が提供される。
【００１４】
上記の構成によれば耐湿リング１０１が、複数の機能マクロ（図１ではＩＯマクロ１０３、１０４とＩＯマクロ群１０７）における共通電位となる電源端子を電気的に接続する電源配線となる。そのため、共通電位の電源配線を耐湿リング１０１の内側の領域に配置するスペースが削減される。
【発明の効果】
【００１５】
本発明は、多層配線及び耐湿リングを有する半導体装置において、複数の機能マクロにおける共通電位となる電源端子を耐湿リングに電気的に接続したので、耐湿リングが、複数の機能マクロにおける共通電位となる電源端子を接続する電源配線となる。そのため、共通電位の電源配線を耐湿リングの内側の領域に配置するスペースを削減でき、半導体装置の省スペース化が可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
第１の実施の形態のＬＳＩチップは、ノイズ対策のためにＶＳＳ電源端子を機能マクロの種類ごとに分離したＬＳＩチップ（図１０参照）の省スペース化を図ったものである。
【００１７】
図１は、第１の実施の形態のＬＳＩチップのレイアウトを示す概略図である。
ＬＳＩチップ１００は、外周部に耐湿リング１０１を有しており、その内側の領域に配置される各種機能マクロや配線を保護している。耐湿リング１０１は、例えば、配線材料と同じ、例えばアルミニウムや、銅などにより形成される。図中の太枠のブロックはＩＯパッド１０２を示している。なお、ここでは機能マクロのうち、信号−ＩＯマクロと、ＶＳＳ−ＩＯマクロなどの、信号やＶＳＳの入出力回路として機能するＩＯマクロ１０３、１０４またはＩＯマクロ群１０５、１０６、１０７、１０８のみを図示している。各ＩＯマクロ群１０５〜１０８で、二重線で示したブロックはＶＳＳ−ＩＯマクロであり、その他は信号−ＩＯマクロを示している。各種信号は信号−ＩＯマクロに接続されたＩＯパッド１０２を介して外部との入出力がなされ、ＶＳＳ電源端子はＶＳＳ−ＩＯマクロに接続したＩＯパッド１０２を介して外部と接続される。各ＩＯマクロ１０３、１０４、ＩＯマクロ群１０５〜１０８には演算機能やメモリモジュールなど図示しない他の機能マクロが接続される。
【００１８】
以下に、第１の実施の形態のＬＳＩチップ１００上に形成されるＶＳＳ電源配線１０９、１１０、１１１、１１２について説明する。
例えば、ＩＯマクロ１０３、１０４とＩＯマクロ群１０７の組と、ＩＯマクロ群１０５、１０６の組と、ＩＯマクロ群１０８のＶＳＳ電源端子を分離する場合の等価回路は以下のようになる。
【００１９】
図２は、第１の実施の形態のＬＳＩチップの等価回路である。
ここで機能マクロ１２０、１２１は同じ種類の機能マクロであり、機能マクロ１２０は図１のＩＯマクロ群１０５に対応しており、機能マクロ１２１はＩＯマクロ群１０６に対応している。また、機能マクロ１２２、１２３、１２５は同じ種類の機能マクロであり、機能マクロ１２２は図１のＩＯマクロ１０４に対応しており、機能マクロ１２３はＩＯマクロ群１０７に対応しており、機能マクロ１２５はＩＯマクロ１０３に対応している。また、機能マクロ１２４は図１のＩＯマクロ群１０８に対応している。
【００２０】
第１の実施の形態のＬＳＩチップ１００は、ノイズ対策のためにＶＳＳ電源端子を機能マクロの種類ごとに分離したものであり、同一種類の機能マクロ１２０、１２１はＶＳＳ電源配線１２６で互いのＶＳＳ電源端子ＶＳＳ１、ＶＳＳ２を接続してＶＳＳを共有し、機能マクロ１２２、１２３、１２５はＶＳＳ電源配線１２７、１２８でＶＳＳ電源端子ＶＳＳ３、ＶＳＳ４、ＶＳＳ６を接続してＶＳＳを共有している。また、機能マクロ１２４のＶＳＳ電源端子ＶＳＳ５は他と分離されている。また、ＶＳＳ電源配線１２６は、図１のＶＳＳ電源配線１０９に対応し、ＶＳＳ電源配線１２７は、ＶＳＳ電源配線１１０に対応している。このような配置は従来（図１０）と同様である。
【００２１】
しかし、機能マクロ１２３、１２５のＶＳＳを共有化するためのＶＳＳ電源配線１２８は配線距離が長く、耐湿リング１０１の内側領域に形成すると他の回路などの形成が困難になる。そこで第１の実施の形態のＬＳＩチップ１００では、図１に示すように、ＩＯマクロ群１０７の図示しないＶＳＳ電源端子に接続したＶＳＳ電源配線１１１とＩＯマクロ１０３の図示しないＶＳＳ電源端子に接続したＶＳＳ電源配線１１２とを耐湿リング１０１に電気的に接続して、図２のＶＳＳ電源配線１２８として機能させている。このようにすることで、耐湿リング１０１の内側領域に配置するＶＳＳ電源配線１２８の配線領域を削減でき、省スペース化が可能になる。
【００２２】
なお、図１ではＩＯマクロ１０３、ＩＯマクロ群１０７と同じＶＳＳ電源を共有するＩＯ１０４に対しては、比較的配線距離が短いため従来と同様のＶＳＳ電源配線１１０を用いたが、耐湿リング１０１からＶＳＳ電源配線を引くようにしてもよい。
【００２３】
次に、第２の実施の形態のＬＳＩチップを説明する。第２の実施の形態のＬＳＩチップは、ＥＳＤ対策を施したＬＳＩチップ（図１１参照）の省スペース化を図ったものである。
【００２４】
図３は、第２の実施の形態のＬＳＩチップのレイアウトを示す概略図である。
ＬＳＩチップ２００は、外周部に、例えばアルミニウムや、銅などにより形成された耐湿リング２０１を有しており、その内部に、第１の実施の形態のＬＳＩチップ１００と同様に、ＩＯパッド２０２と、ＩＯマクロ群２０３、２０４、２０５、２０６とが配置されている。また、二重線で示したブロックはＶＳＳ−ＩＯマクロ、その他は信号−ＩＯマクロを示している。各種信号は信号−ＩＯマクロに接続されたＩＯパッド２０２により外部から供給される。なお、ＩＯパッド２０２及び各ＩＯマクロ群２０３〜２０６で斜線が施されたブロックは、ＶＳＳを共有していることを示している。
【００２５】
各ＩＯマクロ群２０３〜２０６の図示しないＶＳＳ電源端子は、双方向ダイオード２０３ａ、２０４ａ、２０５ａ、２０６ａを介して耐湿リング２０１に接続している。また、各ＩＯマクロ群２０３〜２０６には演算機能やメモリモジュールなど図示しない他の機能マクロが接続される。
【００２６】
図４は、第２の実施の形態のＬＳＩチップの等価回路である。
ここで、機能マクロ２１０はＩＯマクロ群２０３、機能マクロ２１１はＩＯマクロ群２０４、機能マクロ２１２はＩＯマクロ群２０５、機能マクロ２１３はＩＯマクロ群２０６にそれぞれ対応している。また、機能マクロ２１０〜２１３のＶＳＳ電源端子ＶＳＳ４、ＶＳＳ５、ＶＳＳ６、ＶＳＳ７は双方向ダイオード２１０ａ、２１１ａ、２１２ａ、２１３ａを介して共通のＶＳＳ電源配線２１４に接続している。双方向ダイオード２１０ａ〜２１３ａは、図３の双方向ダイオード２０３ａ〜２０６ａにそれぞれ対応している。また、ＥＳＤから機能マクロ２１０〜２１３を保護するための電源クランプ回路２１０ｂ、２１１ｂ、２１２ｂ、２１３ｂがそれぞれ、ＶＤＤ電源端子ＶＤＤ４−ＶＳＳ電源端子ＶＳＳ４間、ＶＤＤ電源端子ＶＤＤ５−ＶＳＳ電源端子ＶＳＳ５間、ＶＤＤ電源端子ＶＤＤ６−ＶＳＳ電源端子ＶＳＳ６間、ＶＤＤ電源端子ＶＤＤ７−ＶＳＳ電源端子ＶＳＳ７間に接続されている。
【００２７】
なお、電源クランプ回路２１０ｂ〜２１３ｂは、それぞれの機能マクロ２１０〜２１３に含めるようにしてもよい。
図４のような回路で、共通のＶＳＳ電源配線２１４を従来（図１１参照）のように耐湿リング２０１内の領域に配置するとスペースをとり、他の回路などの配置が困難になる。しかし、図３で示した第２の実施の形態のＬＳＩチップ２００では、各ＩＯマクロ群２０３〜２０６の図示しないＶＳＳ電源端子を、双方向ダイオード２０３ａ〜２０６ａを介して耐湿リング２０１に接続しており、耐湿リング２０１を図４の共通のＶＳＳ電源配線２１４として機能させている。これにより、配線領域を大幅に削減でき、省スペース化が可能になる。
【００２８】
なお、双方向ダイオード２０３ａ〜２０６ａは、実際のレイアウト上はＶＳＳ−ＩＯマクロ内に形成されるため、面積増大の問題は少ない。
ところで、機能マクロのＶＳＳ電源端子と耐湿リングの接続部は、以下のようにして形成することができる。
【００２９】
図５は、最上層の配線層を用いてＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
耐湿リング３００と、機能マクロのＶＳＳ電源端子部３０１は、半導体基板３０２上に多層構造で形成されている。耐湿リング３００の層３０３、３０４、３０５及びＶＳＳ電源端子部３０１の配線層３０６、３０７、３０８は、それぞれ層間絶縁膜３０９を介して形成されており、各層の間はコンタクト３１０で接続されている。耐湿リング３００の層３０３、３０４、３０５とＶＳＳ電源端子部３０１の配線層３０６、３０７、３０８及びコンタクト３１０の材質としては、アルミニウムまたは銅などが用いられる。図５の例では、最上層の配線層３０８を用いて耐湿リング３００の最上の層３０５と接続している。
【００３０】
図６は、最上層以外の配線層を用いてＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
図５と同じ構成については同一符号を付している。図６の例では、ＶＳＳ電源端子部３０１の中間階層の配線層３０７を用いて耐湿リング３００の層３０４と接続している。これにより、最上層に信号配線３１１などの別の配線があっても、最上層で信号配線３１１を迂回するようにして接続するのではなく、別の配線層３０７を用いて耐湿リング３００とＶＳＳ電源端子部３０１との接続が可能となる。
【００３１】
図７は、複数の配線層を用いてＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
図５、図６と同じ構成については同一符号を付している。図７の例では、ＶＳＳ電源端子部３０１の複数の配線層、例えば配線層３０６、３０７を用いて耐湿リング３００の層３０３、３０４と接続している。これにより、ＶＳＳ電源端子部３０１と半導体基板３０２とのつながりが強くなり、ＶＳＳ電源端子部３０１に流れ込む電流をより半導体基板３０２へと流せるようになり、ＶＳＳ電源端子部３０１の電位の上昇を抑制することができる。
【００３２】
図８は、２重の耐湿リングを有するＬＳＩチップにおいて、ＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
ここでは、コンタクト３１０で接続された層３０３ａ、３０４ａ、３０５ａからなる内周側の耐湿リング３００ａと、コンタクト３１０で接続された層３０３ｂ、３０４ｂ、３０５ｂからなる外周の耐湿リング３００ｂを有するＬＳＩチップを示している。
【００３３】
この場合、ＶＳＳ電源端子部３０１の配線層３０６と内周の耐湿リング３００ａの層３０３ａとを接続して、さらに、層３０３ａを、外周の耐湿リング３００ｂの層３０３ｂと配線層３１２により接続している。これにより、ＶＳＳ電源端子部３０１と半導体基板３０２とのつながりが強くなり、ＶＳＳ電源端子部３０１に流れ込む電流をより半導体基板３０２へと流せるようになり、ＶＳＳ電源端子部３０１の電位の上昇を抑制することができる。なお、複数層に渡って耐湿リング３００ａ、３００ｂを接続することによって、この効果をさらに高めることができる。
【００３４】
なお、図１、図３で示したＩＯマクロの配置は一例にすぎずＩＯパッドの配置も上記の例に限定されない。例えば以下のように、ＩＯマクロ上にＩＯパッドを配置した場合にも同様に適用可能である。
【００３５】
図９は、ＩＯマクロ上にＩＯバッドを配置したＬＳＩチップのレイアウトを示す図である。
図９（Ａ）で示すＬＳＩチップ４００において、耐湿リング４０１の内側の領域には、それぞれＩＯパッド４０２を有した信号−ＩＯマクロ４０３、４０４、４０５、４０６と、ＶＳＳ−ＩＯマクロ４０７が配置されている。例えば、信号−ＩＯマクロ４０４、４０５、４０６とＶＳＳ−ＩＯマクロ４０７のＶＳＳを共有する場合、ＶＳＳ電源配線を以下のように接続する。
【００３６】
ＶＳＳ−ＩＯマクロ４０７に比較的、近接して配置される信号−ＩＯマクロ４０５、４０６にはＶＳＳ電源配線４０８を用いて、それぞれの図示しないＶＳＳ電源端子を接続する。
【００３７】
一方、ＶＳＳ−ＩＯマクロ４０７から離れた信号−ＩＯマクロ４０４に対しては、ＶＳＳ−ＩＯマクロ４０７の図示しないＶＳＳ電源端子と耐湿リング４０１とをＶＳＳ電源配線４０９で接続し、信号−ＩＯマクロ４０４に近接する耐湿リング４０１からＶＳＳ電源配線４１０を引き出し、信号−ＩＯマクロ４０４の図示しないＶＳＳ電源端子に接続する。これにより配線スペースの削減を図っている。なお、図９（Ａ）では、ＶＳＳ電源配線４０８、４１０は、信号−ＩＯマクロ４０４、４０５、４０６のＩＯパッド４０２に対して耐湿リング４０１側に配置しているが、図９（Ｂ）ではＬＳＩチップ４００の中央側に配置している。
【００３８】
このように、いろいろなレイアウトのＬＳＩチップに対して本発明を適用することが可能である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態のＬＳＩチップのレイアウトを示す概略図である。
【図２】第１の実施の形態のＬＳＩチップの等価回路である。
【図３】第２の実施の形態のＬＳＩチップのレイアウトを示す概略図である。
【図４】第２の実施の形態のＬＳＩチップの等価回路である。
【図５】最上層の配線層を用いてＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
【図６】最上層以外の配線層を用いてＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
【図７】複数の配線層を用いてＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
【図８】２重の耐湿リングを有するＬＳＩチップにおいて、ＶＳＳ電源端子部と耐湿リングを接続した例を示す断面図である。
【図９】ＩＯマクロ上にＩＯバッドを配置したＬＳＩチップのレイアウトを示す図である。
【図１０】従来の耐湿リングを備えたＬＳＩチップのレイアウトを示す概略図である。
【図１１】ＥＳＤ対策を施した従来のＬＳＩチップのレイアウトを示す概略図である。
【符号の説明】
【００４０】
１００  ＬＳＩチップ
１０１  耐湿リング
１０２  ＩＯパッド
１０３、１０４  ＩＯマクロ
１０５、１０６、１０７、１０８  ＩＯマクロ群
１０９、１１０、１１１、１１２  ＶＳＳ電源配線
【図１】
2007059449.tif 000003
【図２】
2007059449.tif 000004
【図３】
2007059449.tif 000005
【図４】
2007059449.tif 000006
【図５】
2007059449.tif 000007
【図６】
2007059449.tif 000008
【図７】
2007059449.tif 000009
【図８】
2007059449.tif 000010
【図９】
2007059449.tif 000011
【図１０】
2007059449.tif 000012
【図１１】
2007059449.tif 000013