(57)【要約】【課題】  書き込みを完了する段階が状態毎に異ならないように初期の制御ゲート電圧及び段階が進む場合における制御ゲート電圧の増分の設定を適切に行い、閾値電圧を精度よく制御することができる不揮発性半導体記憶装置を提供する。【解決手段】  メモリセルアレイと制御回路とを備える不揮発性半導体記憶装置であって、書き込み動作において、制御回路が、書き込み対象のメモリセルの制御ゲートに印加する各書き込み状態に対応した制御ゲート電圧を、制御ゲート電圧の各書き込み状態間での電圧差が、各書き込み状態を判定するための閾値電圧の各書き込み状態間での電圧差に等しくなるように設定し、未書き込みメモリセルに対し書き込み状態に対応した制御ゲート電圧を印加する電圧印加処理と、メモリセルの閾値電圧が対応する書き込み状態の閾値電圧範囲内にあるか否かを判定するベリファイ処理を繰り返し実行する。【選択図】        図２
2007193885.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な３値以上の多値記憶可能なメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、前記メモリセルに対する書き込み動作を制御する制御回路とを備える不揮発性半導体記憶装置であって、
前記メモリセルの多値記憶状態が、閾値電圧範囲が相互に重なり合わない消去状態と複数の異なる書き込み状態で規定され、
前記消去状態から前記複数の書き込み状態の何れか１つへの書き込み動作において、前記制御回路が、前記消去状態にある書き込み対象の前記メモリセルの制御ゲートに印加する前記各書き込み状態に対応した制御ゲート電圧を、前記制御ゲート電圧の前記各書き込み状態間での電圧差が、前記各書き込み状態を判定するための閾値電圧の前記各書き込み状態間での電圧差に等しくなるように設定し、
書き込み対象の前記メモリセルの内の書き込みが完了していない未書き込みメモリセルに対し、前記書き込み状態に対応した制御ゲート電圧を印加する電圧印加処理と、前記メモリセルの閾値電圧が、対応する前記書き込み状態の閾値電圧範囲内にあるか否かを判定するベリファイ処理を書き込み対象の前記メモリセルの全てが書き込み完了と判定されるまで或いは一定の繰り返し回数に至るまで繰り返し実行することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電圧印加処理において、異なる前記書き込み状態間での前記制御ゲート電圧の電圧差が、常に一定となるように設定されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
所定回目の前記電圧印加処理において前記未書き込みメモリセルに対して印加される前記制御ゲート電圧と、その１回前の前記電圧印加処理において前記未書き込みメモリセルに対して印加された前記制御ゲート電圧との電圧差が、前記未書き込みメモリセルに対応する前記書き込み状態の閾値電圧範囲幅以下であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記制御ゲート電圧の大きさを決定するデジタル／アナログコンバータの機能を有する回路を制御することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な３値以上の多値記憶可能なメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能なメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置として、様々な種類のフラッシュメモリが提案されている。一般的に、どの種類のフラッシュメモリであっても、メモリセルへのデータの記憶は、メモリセルに含まれる浮遊ゲートの電荷蓄積量を変化させて、そのメモリセルの閾値電圧を変化させる事によって行われる。電荷蓄積量を精度良く制御する事で多値データの記憶が可能になる。
【０００３】
多値フラッシュメモリのデータ書き込み速度を上げるための技術として、一回の書き込みコマンドで複数ワードのデータを書き込む書き込み方法がある（例えば、特許文献１、非特許文献１参照）。この方法では、例えば、多値データとして４値データを取る場合には、一つのメモリセル当たり２ビットの記憶が可能であるため、通常４ワード以上のデータバッファを用意する。そして、書き込むデータとそのデータを記憶するアドレスが制御回路に入力されると、書き込みを要求されたデータが、制御回路によって一旦データバッファにセットされる。制御回路は、書き込み動作の各工程により、指定されたアドレスに対応するメモリセルの閾値電圧を、データバッファにセットされたデータに対応する閾値電圧まで変化させる。制御回路、データバッファ、及び、それらに関する動作の詳細はここでは省略する。
【０００４】
以下、特許文献１及び非特許文献１に示す方法における書き込み動作について詳細に説明する。尚、フラッシュメモリは、一般的に、電気的に書き換え可能なメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えて構成されている。尚、ここでのメモリセルアレイは複数のブロックに分割されており、消去動作はブロック単位で一括して行われる。
【０００５】
また、ここでは、多値データとして４値データを取る場合について説明する。４値のデータに対応する４つの状態を状態“１１”、状態“１０”、状態“０１”、及び、状態“００”と定義する。各状態はメモリセルの閾値電圧に対応付けられる。メモリセルアレイは複数のメモリセルで構成されるため、夫々のメモリセルの特性のばらつきにより、各状態に対応する閾値電圧は、各状態毎にある分布形状を持つ。尚、各状態に対応する閾値電圧分布の形状は、フラッシュメモリの種類により異なる。通常、４値の内の１値は消去状態として利用し、残りの３値を書き込み状態として利用する。ここでは、状態“１１”を消去状態、と定義し、残りの状態“１０”、状態“０１”、及び、状態“００”を多値書き込み後の３つの状態と定義する。
【０００６】
更に、書き込みを要求されたブロックに含まれるメモリセルは全て消去状態、即ち、状態“１１”であるとする。書き込みを要求されたデータに対応して状態“１０”、状態“０１”、及び、状態“００”の何れかの状態に書き込む事を要求されるメモリセルは、通常、夫々の状態毎に複数存在する。また、書き込み対象となるブロック内のメモリセルの領域は、単一のメモリセルではなく、複数のメモリセルからなるグループを形成する。
【０００７】
書き込み動作は、書き込み工程及びベリファイ工程からなる段階を繰り返して行うことによって実行される。先ず、状態“１０”、状態“０１”、及び、状態“００”の順に、書き込み対象となるメモリセルに対して第１段階の書き込み工程を実施する。最初に、書き込み対象となるメモリセルのグループの中で、状態“１０”に書き込む事を要求されたメモリセルに対して第１段階の書き込み工程を実施する。具体的には、書き込み対象となるメモリセルに対して、状態“１０”に対応する第１段階の書き込み工程のための制御ゲート電圧とドレイン電圧を必要な時間だけ印加する。書き込み対象のメモリセルが複数指定された場合は、メモリセル毎に順次書き込み工程を行うか、若しくは、メモリセルアレイの構成や電圧ポンプ回路等によって許容される範囲で複数のメモリセルに対して同時に書き込み工程を実施する。許容限界を超える場合は、書き込み工程は複数回に分けて順次実施する。
【０００８】
続いて、書き込み対象となるメモリセルのグループの中で、状態“０１”に書き込む事を要求されたメモリセルに対して第１段階の書き込み工程を実施する。具体的には、書き込み対象となるメモリセルに対して、状態“０１”に対応する第１段階の書き込み工程のための制御ゲート電圧とドレイン電圧を必要な時間だけ印加する。書き込み対象のメモリセルが複数指定された場合は、メモリセル毎に順次書き込み工程を行うか、若しくは、メモリセルアレイの構成や電圧ポンプ回路等によって許容される範囲で複数のメモリセルに対して同時に書き込み工程を実施する。許容限界を超える場合は、書き込み工程は複数回に分けて順次実施する。
【０００９】
最後に、書き込み対象となるメモリセルのグループの中で、状態“００”に書き込む事を要求されたメモリセルに対して第１段階の書き込み工程を実施する。具体的には、書き込み対象となるメモリセルに対して、状態“００”に対応する第１段階の書き込み工程のための制御ゲート電圧とドレイン電圧を必要な時間だけ印加する。書き込み対象のメモリセルが複数指定された場合は、メモリセル毎に順次書き込み工程を行うか、若しくは、メモリセルアレイの構成や電圧ポンプ回路等によって許容される範囲で複数のメモリセルに対して同時に書き込み工程を実施する。許容限界を超える場合は、書き込み工程は複数回に分けて順次実施する。
【００１０】
このように、書き込み対象となるメモリセルのグループの中のメモリセルの全てに対して、夫々のメモリセルに書き込むべき状態に応じた第１段階の書き込み工程を全て行った後、書き込み対象となったメモリセルが夫々所定の閾値電圧に達したか否かを判定するベリファイ工程を実施する。
【００１１】
ベリファイ工程は、第１段階の書き込み工程実施後のメモリセルから読み出されたデータが、そのメモリセルに対応するデータバッファに記憶されたデータと一致するか否かを比較して行う。書き込み対象であるメモリセルのグループの中のメモリセルの全てのデータが、対応するデータバッファに記憶されたデータと一致している場合には、比較結果が合格であると判定し、一連の書き込み動作を終了する。書き込み対象であるメモリセルのグループの中に対応するデータバッファに記憶されたデータと一致しないメモリセルが存在する場合には、比較結果が不合格であると判定し、第２段階の書き込み工程に移行する。
【００１２】
第２段階の書き込み工程は、データバッファに記憶されたデータと異なるデータが読み出されたメモリセルに対してのみ実施する。データバッファに記憶されたデータと一致するデータが読み出されたメモリセルに対しては、第２段階以降の書き込み工程は実施しない。
【００１３】
第２段階の書き込み工程は、第１段階の書き込み工程と同様に、状態“１０”、状態“０１”、及び、状態“００”の順に、書き込み対象となるメモリセルに対して、夫々対応する状態に応じた制御ゲート電圧とドレイン電圧を必要な時間だけ印加する。第２段階の書き込み工程における制御ゲート電圧は、各状態に対して、第１段階の書き込み工程における制御ゲート電圧よりも増加した値に設定されている。
【００１４】
第２段階の書き込み工程が全ての書き込み状態について終了した後、第２段階の書き込み工程において書き込み対象となったメモリセルに対して再びベリファイ工程が実施される。実施手順は第１段階の書き込み工程終了後のベリファイ工程と同一である。
【００１５】
第２段階の書き込み工程後のベリファイ工程での比較結果が不合格であると判定された場合、第３段階の書き込み工程に進む。このように、ベリファイ工程における比較結果が合格と判定される段階まで、或いは、予め仕様で決められた最大の段階まで、書き込み工程とベリファイ工程を繰り返す。書き込み工程における制御ゲート電圧は、電圧ポンプ回路等が許容する範囲で、各書き込み状態に応じて、段階を追う毎に増加するように設定する。
【００１６】
【特許文献１】米国特許第６７００８２０号明細書
【特許文献２】米国特許第５５６６１２５号明細書
【特許文献３】特開２００５−６３５１６号公報
【非特許文献１】Ｍ．Ｔａｕｂほか、“Ａ  ９０ｎｍ  ５１２Ｍｂ  １６６ＭＨｚ  Ｍｕｌｔｉｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  １．５ＭＢｙｔｅ／ｓ  Ｐｒｏｇｒａｍｍｉｎｇ”、ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒ、ｐｐ．５４、２００５年
【発明の開示】
【発明が解決しようとする課題】
【００１７】
多値フラッシュメモリのデータ書き込み方法として上述の方法を採用すると、上記の方法では、第１段階における書き込みのための制御ゲート電圧の設定方法や段階が進む場合における制御ゲート電圧の増分の設定方法等が明確に示されていないために、第１段階における制御ゲート電圧の設定値や段階が進む場合における制御ゲート電圧の増分等が書き込み状態に対応する最適値からずれる可能性がある。このような場合、あるベリファイ工程において、ある状態については、当該状態に書き込むべき全てのメモリセルに対する書き込み工程が完了し、それらのメモリセルに対して以後書き込み工程は実施されないが、一方、それ以外の状態については、これらの状態に書き込むべきメモリセルへの書き込み工程及びベリファイ工程が以後も繰り返されるという場合が生じる。つまり、書き込みが合格と判定されるベリファイ工程の段階が状態毎に異なり、書き込みを完了する段階が状態毎に異なる事になる。
【００１８】
先に書き込みを完了したメモリセルの閾値電圧は、書き込みを完了した段階で、その状態に対して要求された閾値電圧範囲内に到達している。しかし、それ以外の状態に書き込むべきメモリセルの閾値電圧は、その後の段階の書き込み工程で変動を続ける。このため、先に書き込みを完了したメモリセルの閾値電圧は、書き込みが完了していない状態に対するその後の書き込み工程時に、書き込み工程を続行している隣接するメモリセルとの間の浮遊ゲート間カップリング等の影響を受けて、閾値電圧が変動することとなる。つまり、先に書き込みが完了した状態のメモリセルでは、書き込みが完了した時点の閾値電圧と、全てのメモリセルの書き込みが完了した時点での閾値電圧との間に差異が生じることとなるという問題があった。つまり、書き込みを完了する段階が状態毎に異なる場合、閾値電圧を精度よく制御することが困難になる。
【００１９】
具体的には、例えば、各状態の閾値電圧分布を具体的に次のように定義したとする。即ち、メモリセルの閾値電圧の分布範囲が１．５Ｖから３．０Ｖまでの間にあるメモリセルの状態を状態“１１”とする。メモリセル閾値電圧の分布範囲が３．５Ｖから４．０Ｖまでの間にあるメモリセルの状態を状態“１０”とする。メモリセル閾値電圧の分布範囲が４．５Ｖから５．０Ｖまでの間にあるメモリセルの状態を状態“００”とする。メモリセル閾値電圧の分布範囲が５．５Ｖから７．０Ｖまでの間にあるメモリセルの状態を状態”００”とする（図１０）。尚、ここで挙げた具体的数値は説明のための一例である。
【００２０】
一例として、各状態の各段階の書き込み工程に対して同一の書き込み電圧を用いた場合、状態“１０”、状態“０１”、及び、状態“００”への書き込み対象となるメモリセルの閾値電圧分布は、書き込み速度が特に早い、或いは、特に遅いメモリセルのような例外的な特性を示すメモリセルを除き、各段階の書き込み工程で、同様に変動していく。図１１はこの様子を模式的に示しており、特に例外的な特性を示すメモリセルがない場合において、書き込み電圧（制御ゲート電圧及びドレイン電圧）印加時におけるメモリセルの閾値電圧の推移を、閾値電圧が閾値電圧分布の下限値付近に位置するメモリセルの閾値電圧の推移で代表させて表示している。
【００２１】
状態“１０”に書き込むメモリセルの閾値電圧、状態“０１”に書き込むメモリセルの閾値電圧、及び、状態“００”に書き込むメモリセルの閾値電圧は、全て、最初は消去状態である状態“１１”の閾値電圧分布に位置する。前述の通り、この例では、各メモリセルに対して、各状態の各段階の書き込み工程に対して同一の書き込み電圧を印加していくので、状態“１０”、状態“０１”、及び、状態“００”に書き込む夫々のメモリセルの閾値電圧は、ベリファイ工程毎にほぼ同じ値を示して推移する。書き込み工程を実施したメモリセルの閾値電圧分布の下限値付近の閾値電圧も同様に推移する。
【００２２】
書き込み工程による閾値電圧の振る舞いは次の通りである。状態“１０”に書き込むメモリセルは図１１中の“Ａ”の表記で示された第２段階で書き込み工程が終了する。この時、状態“０１”と状態“００”に書き込むメモリセルの閾値電圧も同じ値を示す。この段階以降は、状態“０１”に書き込むメモリセルと状態“００”に書き込むメモリセルに対する書き込み工程が続行する。状態“０１”に書き込むメモリセルは図１１中の“Ｂ”の表記で示された第５段階で書き込み工程が終了する。この時、状態“００”に書き込むメモリセルの閾値電圧も同じ値を示す。この段階以降は、状態“００”に書き込むメモリセルに対する書き込み工程のみが続行する。状態“００”に書き込むメモリセルは図１１中の“Ｃ”の表記で示された第７段階で書き込み工程が終了する。
【００２３】
この例の場合、Ａの段階で状態“１０”への書き込みが終了した後、状態“０１”への書き込みを実施したメモリセルの閾値電圧はＡの段階からＢの段階までΔＶｔ＿０１Ｆだけ、また、状態“００”への書き込みを実施したメモリセルの閾値電圧はＡの段階からＣの段階までΔＶｔ＿００Ｆだけ、夫々、閾値電圧が変化する。この現象は、閾値電圧分布のどの位置に分布しているメモリセルでも同様である。しかし、例えば、状態“１０”への書き込みを実施したメモリセルに隣接して、状態“０１”への書き込みを実施したメモリセルや状態“００”への書き込みを実施したメモリセルが存在すれば、その隣接メモリセルの閾値電圧の変動に対応する浮遊ゲート間カップリングの影響を強く受ける。このため、状態“０１”への書き込みを実施したメモリセルや状態“００”への書き込みを実施したメモリセルに隣接する状態“１０”への書き込みを実施したメモリセルの閾値電圧は、全ての状態が書き込まれたＣの段階で、Ａの段階で確定した値から変動することとなる。
【００２４】
また、別の例として、各状態の各段階の書き込み工程に対して異なる書き込み電圧を用いた場合、最適な設定値でない限り、書き込みを完了する段階が、書き込む状態毎に異なることとなる。具体的には、各状態へ書き込むメモリセルの閾値電圧分布の中央値が図１２で示されるような振る舞いをするような書き込み電圧を与えられた場合、状態“００”に書き込まれるメモリセルの閾値電圧はＡの段階で確定する。その後、状態“０１”に書き込まれるメモリセルはＡの段階からＢの段階までにΔＶｔ＿０１Ｆだけ閾値電圧が変動し、状態“１０”に書き込まれるメモリセルはＡの段階からＣの段階までにΔＶｔ＿１０Ｆだけ閾値電圧が変動する。仮に、状態“００”への書き込みを実施したメモリセルに隣接して、状態“０１”への書き込みを実施したメモリセルや状態“１０”への書き込みを実施したメモリセルが存在する場合には、その隣接メモリセルの閾値電圧の変動に対応する浮遊ゲート間カップリングの影響を強く受ける。このため、状態“０１”への書き込みを実施したメモリセルや状態“００”への書き込みを実施したメモリセルに隣接する状態“１０”への書き込みを実施したメモリセルの閾値電圧は、全ての状態が書き込まれたＣの段階で、Ａの段階で確定した値から変動することとなる。
【００２５】
多値フラッシュメモリでは、一般に、閾値電圧を読み出す場合のマージンを２値フラッシュメモリのように大きく設定する事ができないため、この閾値電圧の変動は誤読み出しの原因となる虞がある。この課題は、仮想接地ＮＯＲ型やＮＡＮＤ型等の高密度実装型のメモリセルアレイ構成を採用したフラッシュメモリで顕著に現れる。ワード線及びビット線のどちらの方向でも隣接メモリセル間の閾値電圧の変動に際して現れる。また、通常のＮＯＲ型のフラッシュメモリの場合、間にコンタクト構造を有しているメモリセル間では、コンタクト構造が副次的に遮蔽効果を及ぼすために浮遊ゲート間カップリングの影響が弱まるが、間にコンタクト構造を有していないメモリセル間では浮遊ゲート間カップリングの影響が強くなる。ＡＮＤ型等のメモリセルアレイ構成を採用したフラッシュメモリでも、微細化が進めば浮遊ゲート間カップリングの影響がより顕著になる。
【００２６】
本発明は上記の問題に鑑みてなされたものであり、その目的は、書き込みを完了する段階が状態毎に異ならないように初期の制御ゲート電圧及び段階が進む場合における制御ゲート電圧の増分の設定を適切に行い、閾値電圧を精度よく制御することができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的に書き換え可能な３値以上の多値記憶可能なメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、前記メモリセルに対する書き込み動作を制御する制御回路とを備える不揮発性半導体記憶装置であって、前記メモリセルの多値記憶状態が、閾値電圧範囲が相互に重なり合わない消去状態と複数の異なる書き込み状態で規定され、前記消去状態から前記複数の書き込み状態の何れか１つへの書き込み動作において、前記制御回路が、前記消去状態にある書き込み対象の前記メモリセルの制御ゲートに印加する前記各書き込み状態に対応した制御ゲート電圧を、前記制御ゲート電圧の前記各書き込み状態間での電圧差が、前記各書き込み状態を判定するための閾値電圧の前記各書き込み状態間での電圧差に等しくなるように設定し、書き込み対象の前記メモリセルの内の書き込みが完了していない未書き込みメモリセルに対し、前記書き込み状態に対応した制御ゲート電圧を印加する電圧印加処理と、前記メモリセルの閾値電圧が、対応する前記書き込み状態の閾値電圧範囲内にあるか否かを判定するベリファイ処理を書き込み対象の前記メモリセルの全てが書き込み完了と判定されるまで或いは一定の繰り返し回数に至るまで繰り返し実行することを第１の特徴とする。
【００２８】
上記特徴の不揮発性半導体記憶装置は、前記電圧印加処理において、異なる前記書き込み状態間での前記制御ゲート電圧の電圧差が、常に一定となるように設定されていることを第２の特徴とする。
【００２９】
上記特徴の不揮発性半導体記憶装置は、所定回目の前記電圧印加処理において前記未書き込みメモリセルに対して印加される前記制御ゲート電圧と、その１回前の前記電圧印加処理において前記未書き込みメモリセルに対して印加された前記制御ゲート電圧との電圧差が、前記未書き込みメモリセルに対応する前記書き込み状態の閾値電圧範囲幅以下であることを第３の特徴とする。
【００３０】
上記何れかの特徴の不揮発性半導体記憶装置は、前記制御回路は、前記制御ゲート電圧の大きさを決定するデジタル／アナログコンバータの機能を有する回路を制御することを第４の特徴とする。
【発明の効果】
【００３１】
本発明によれば、消去状態にある書き込み対象のメモリセルのゲートに印加する制御ゲート電圧を、各書き込み状態に対応する制御ゲート電圧の各書き込み状態間での電圧差が、各書き込み状態を判定するための閾値電圧の各書き込み状態間での電圧差に等しくなるように設定するので、各書き込み状態の閾値電圧分布の幅にかかわらず、書き込み動作を全ての書き込み状態について同じ繰り返し回数で終了させることができる。更に、一度の書き込みコマンドで一括して書き込む複数の隣接メモリセルからなるグループ内のメモリセル間の浮遊ゲート間カップリングの影響を最低限に抑制することができる。これにより、同一グループ内のメモリセルについて、メモリセル間の浮遊ゲート間カップリングの影響によるメモリセルの閾値電圧変動幅が、通常のゲート電圧のステップ幅程度まで低減されるため、書き込み動作の終了後に生じる閾値電圧変動幅が小さくなり、誤読み出しを減少させることができる。更に、副次的にチャージロスディスターブを低減できる。また、書き込み時のオーバーシュートを抑え、誤書き込みの防止効果、浮遊ゲートとチャネルの間の酸化膜に対する電界緩和効果も期待できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００３３】
図７は、本発明装置７００の一実施形態における機能的な概略ブロック構成を示している。尚、図７では、アドレス入力信号ＡＤＤ、データ入力信号ＤＩ、制御信号ＣＴＲＬ等の入力回路、データ出力信号ＤＯ等の出力回路、及び、アドレス入力に関するデコーダ回路等の周辺回路の詳細は、公知の不揮発性半導体記憶装置、例えばフラッシュメモリ等と同様のため、その記載は省略している。
【００３４】
図７（ａ）は、本発明装置７００のメモリセルアレイ７０１に対する電圧印加処理とベリファイ処理を有する書き込み動作に関係する回路部分を中心に記載してある。図７（ａ）に示すように、本発明装置７００は、メモリセルアレイ７０１、リファレンスメモリセルアレイ７０２、メモリセルアレイ７０１とリファレンスメモリセルアレイ７０２のワード線にワード線電圧を供給するワード線電圧供給回路７０３、メモリセルアレイ７０１とリファレンスメモリセルアレイ７０２のビット線にビット線電圧を供給するビット線電圧供給回路７０４、メモリセルアレイ７０１の読み出し対象のメモリセルと接続する選択ビット線から読み出された読み出し電圧とリファレンスメモリセルアレイ７０２の選択ビット線から読み出された参照電圧とを比較してメモリセルアレイ７０１の複数のメモリセルの書き込み状態を検証する複数のセンスアンプで構成されるセンスアンプ回路７０５、電圧印加処理中にワード線電圧として供給される書き込みゲート電圧とビット線電圧として供給される書き込みドレイン電圧と電圧印加処理時のカウンターバイアスとしてのドレイン電圧を生成する書き込み回路７０６、ベリファイ処理中にワード線電圧として供給されるベリファイゲート電圧とビット線電圧として供給されるベリファイドレイン電圧とベリファイ処理時のカウンターバイアスとしてのベリファイドレイン電圧を生成する読み出し電圧発生回路７０７、及び、上記ワード線電圧供給回路７０３、ビット線電圧供給回路７０４、センスアンプ回路７０５、書き込み回路７０６及び読み出し電圧発生回路７０７の動作を制御する制御回路７０８を備えて構成される。
【００３５】
メモリセルアレイ７０１は、本実施形態では仮想接地型のメモリセルアレイであり、図８（ａ）に示すように、電気的に書き換え可能なメモリセル８００を行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線ＷＬ０〜ＷＬｎ−１と列方向に延伸する複数のビット線ＢＬ０〜ＢＬｍを備え、同一行のメモリセル８００の夫々が、制御ゲートを共通のワード線ＷＬ０〜ＷＬｎ−１に接続し、同一列のメモリセル８００の夫々が、ドレイン若しくはソースに相当する端子を共通のビット線ＢＬ０〜ＢＬｍに接続してなる。更に、本実施形態では、メモリセルアレイ７０１は複数のブロックに分割されており、消去動作はブロック単位で行われる。尚、本実施形態のメモリセルアレイ７０１は仮想設置型のメモリセルアレイであるので、ビット線ＢＬ０〜ＢＬｍは、メモリセルに対する動作によってドレイン、或いは、ソースとなる。メモリセルアレイ７０１はデータを記憶する。
【００３６】
図８（ｂ）及び（ｃ）は、メモリセル８００の概略構造を示す模式図である。メモリセル８００は、従来のＥＴＯＸ型フラッシュメモリ等の浮遊ゲート型のフラッシュメモリセルと同様のトランジスタ構成であり、チャネル領域８１１と制御ゲート８１２の間に、トンネル酸化膜８１３と層間絶縁膜８１４に挟まれた電荷蓄積の機能を有する浮遊ゲート８１０が形成されたトランジスタから構成される。浮遊ゲート８１０に蓄積される電荷量を調節する事で、トランジスタの閾値電圧を調節し、２値以上のデータを記憶する事ができる。
【００３７】
リファレンスメモリセルアレイ７０２は、メモリセルアレイ７０１と同様に、図８（ａ）に示すように、電気的に書き換え可能なメモリセル８００を行方向及び列方向に夫々複数配列して構成される。リファレンスメモリセルアレイ７０２は、書き込み動作におけるベリファイ処理や通常の読み出し動作において、センスアンプ動作時の参照電圧供給源となる。リファレンスメモリセルアレイ７０２の各列のメモリセル８００は、読み出し用、書き込みベリファイ用、消去ベリファイ用等、用途毎に予め閾値電圧が設定されている。尚、本実施形態では、メモリセルアレイ７０１とリファレンスメモリセルアレイ７０２との間でワード線を共通にしている。これは、センスアンプ動作のばらつきを抑えるためである。
【００３８】
ワード線電圧供給回路７０３は、制御回路７０８の制御によって、電圧印加処理では、書き込み回路７０６が生成する書き込みゲート電圧をアドレス入力信号によって選択された選択ワード線に供給し、ベリファイ処理では、読み出し電圧発生回路７０７が生成するベリファイゲート電圧を選択ワード線に供給する。
【００３９】
ビット線電圧供給回路７０４は、制御回路７０８の制御によって、電圧印加処理では、書き込み回路７０６が生成する書き込みドレイン電圧をアドレス入力信号によって選択された選択ビット線に供給するとともに、電圧印加処理時のカウンターバイアスを必要な選択ビット線に供給する。更に、ビット線電圧供給回路７０４は、ベリファイ処理では、読み出し電圧発生回路７０７が生成したベリファイドレイン電圧を選択ビット線に供給し、ベリファイ処理時のカウンターバイアスを必要な選択ビット線に供給する。
【００４０】
書き込み回路７０６は、図７（ｃ）に示すように、制御回路７０８の閾値電圧変動手段７１８からの信号に基づき、ワード線電圧として供給される書き込みゲート電圧とビット線電圧として供給される書き込みドレイン電圧と書き込み動作時のカウンターバイアスとしてのドレイン電圧を生成するデジタル／アナログコンバータの機能を有するデジタル／アナログコンバータ回路７１６を備えて構成される。
【００４１】
制御回路７０８は、図７（ｂ）に示すように、閾値電圧変動手段７１８、ベリファイ回路７４８、データバッファ７５８等を備えて構成される。制御回路７０８は、外部から書き込みに関する信号が入力されると、電圧印加処理やベリファイ処理の制御、各種ストレスパルスの電圧や印加時間の調節等を行う。また、制御回路７０８は、電圧印加処理やベリファイ処理の対象となるメモリセルを選択する。更に、本実施形態では、電圧印加処理は、複数の相互に隣接する隣接メモリセルからなるグループ単位で実施され、一度の書き込みコマンドで、グループ内の全てのメモリセルに対し一括して書き込む。
【００４２】
閾値電圧変動手段７１８は、ベリファイ回路７４８からベリファイ処理の結果を受け取り、書き込み電圧の印加の許可を判断する書き込み電圧印加許可判断手段７２８、及び、書き込み動作を繰り返す書き込み動作繰り返し手段７３８等を備えて構成されている。書き込み電圧印加許可判断手段７２８及び書き込み動作繰り返し手段７３８は、ベリファイ処理における判定結果を用いてシーケンス制御を行う。
【００４３】
データバッファ７５８は、通常の読み出し時に、各センスアンプの出力を一時的に格納し、データ出力として外部の出力端子に出力する。また、データバッファ７５８は、ベリファイ処理において、外部から入力されたデータを一時的に記憶し、ベリファイ処理における判定時に記憶されたデータを出力する。尚、一度の書き込みコマンドでグループ内の全てのメモリセルを一括して書き込む場合、書き込み対象となるブロック内のメモリセルの領域は仕様に基づいて決定され、データバッファ７５８はそのグループの容量に応じて用意する。
【００４４】
以下、制御回路７０８の動作について説明する。ここで、一般的なフラッシュメモリでは、データの記憶単位であるワード（１６ビット）若しくはバイト（８ビット）単位で各データを、メモリセルアレイ中の書き込むべき領域にビット毎に分けて記憶させる。図９は、仮想接地型のメモリセルアレイ構成を持つメモリセルアレイ７０１内の一ブロックを領域９００として示している。本実施形態では、消去動作はブロック単位で実行され、一度の消去コマンドでブロック内の全てのメモリセルのデータが一括して消去される。領域９００は、ｍ×ｎ個のメモリセルで構成されている。ここで、ｍとｎは夫々正の整数である。この内、一度の書き込みコマンドで一括して書き込みを実施するメモリセルのグループが、ｈ×ｋ個の互いに隣接するメモリセルからなる領域９１０として示されている。ここで、ｈとｋは夫々正の整数であり、ｈはｍに等しいか小さい値であり（ｈ≦ｍ）、また、ｋはｎに等しいか小さい値である（ｋ≦ｎ）。
【００４５】
領域９１０の全てのメモリセルを一度の書き込みコマンドで一括して書き込む場合の手順を、図３、７、９を参照して説明する。尚、領域９１０は予め消去され、データの書き込みの準備が整っている状態にあるものとする。本実施形態では、１メモリセルあたり４値のデータを記憶させるものとする。
【００４６】
制御回路７０８は、書き込みコマンド、アドレス、及び、データが入力されると、先ず、入力されたデータをデータバッファ７５８に格納する。続いて、制御回路７０８は、入力されたアドレスに従い、書き込むべき領域を決定する。このアドレスは、例えば、書き込むべき領域の内、最も若い番号の行アドレスと最も若い列アドレスで指定する事ができる。或いは、メモリセルアレイ７０１の一括して書き込まれる領域の大きさは事前に決まっているため、領域毎に別のアドレスを割り当てておいてもよい。メモリセルアレイ７０１内の書き込み動作を実施する開始アドレスと終了アドレスを決定すると、制御回路７０８は、データバッファ７５８に格納されたデータに基づいて、書き込み対象となったメモリセルをどの状態に書き込むべきかを決定する。
【００４７】
本実施形態では１メモリセルあたり４値のデータを記憶させるので、メモリセルを閾値電圧の低い順に状態“１１”、“１０”、“０１”、及び、“００”と対応付け、その内、状態“１１”は消去状態、残りの状態“１０”、“０１”、及び、“００”は書き込み状態であるとする。尚、データバッファ７５８に“１１”と記憶されている場合、“１１”は消去状態なので、“１１”と記憶されているデータバッファ７５８に対応するメモリセルに書き込み電圧は印加しない。データバッファ７５８に“１０”、“０１”、或いは、“００”と記憶されている場合、書き込み対象となるメモリセルに対し状態“１０”、“０１”、或いは、“００”に対応する電圧を印加する。
【００４８】
続いて、制御回路７０８は、書き込み対象となるメモリセルに対し第１段階の書き込み電圧が印加できるように書き込み回路７０６に指示を出す。書き込み回路７０６は各書き込み状態に対する第１段階の電圧を用意する（ステップ３０２）。尚、書き込み電圧の設定方法の詳細は後述するため、ここではその説明を省略する。
【００４９】
引き続き、制御回路７０８は、データバッファ７５８に格納されたデータに基づき、書き込み対象の最初のメモリセルのアドレスとその書き込み状態に関して書き込み回路７０６に指示を出し、書き込み回路７０６はその指示に従って、ビット線電圧供給回路７０４とワード線電圧供給回路７０３に必要な電圧を必要なビット線とワード線に必要な時間印加させる（ステップ３０４、電圧印加処理）。
【００５０】
ステップ３０４の終了後、制御回路７０８は、次の書き込み対象のメモリセルのアドレスとその書き込み状態に関して書き込み回路７０６に指示を出し、書き込み回路７０６はその指示に従って、ビット線電圧供給回路７０４とワード線電圧供給回路７０３に必要な電圧を必要なビット線とワード線に必要な時間印加させる（ステップ３０６、電圧印加処理）。この電圧印加処理工程を最終のアドレスに至るまで順に繰り返す（ステップ３１４）。
【００５１】
その後、書き込み対象となったメモリセルが所定の閾値電圧に達したか否かを判断するベリファイ処理工程（ステップ３１６）に移る。制御回路７０８は、データバッファ７５８に格納されたデータに基づき、書き込み電圧を印加したメモリセルのアドレスとその書き込み状態に関して、読み出し電圧発生回路７０７に指示を出し、読み出し電圧発生回路７０６はその指示に従って、ビット線電圧供給回路７０４とワード線電圧供給回路７０３に必要な電圧を必要なビット線とワード線に必要な時間印加させる。同時に、制御回路７０８は、データバッファ７５８に格納されたデータに基づき、書き込み電圧を印加したメモリセルの書き込み状態に対応するリファレンスレベルで動作を行うようにセンスアンプ回路７０５に対して指示を出し、そのメモリセルの閾値電圧が対応する状態の閾値電圧に達しているか否か（つまり、所定の書き込み状態に達しているか否か）を判断させる。センスアンプ回路７０５による比較結果は制御回路７０８に返される。
【００５２】
ベリファイ処理工程では、ワード線電圧供給回路７０３によって、読み出し電圧発生回路７０７が生成するベリファイゲート電圧が、メモリセルアレイ７０１とリファレンスメモリセルアレイ７０２の夫々読み出し対象のメモリセルに対して印加される。更に、ビット線電圧供給回路７０４によって、ベリファイドレイン電圧とベリファイ時のビット線カウンターバイアスが、メモリセルアレイ７０１とリファレンスメモリセルアレイ７０２の夫々読み出し対象のメモリセルに対して印加される。そして、メモリセルアレイ７０１の読み出し電圧と参照電圧としてのリファレンスメモリセルアレイ７０２の読み出し電圧とがセンスアンプ回路７０５に入力される。各センスアンプの出力は制御回路７０８に出力される。制御回路７０８のベリファイ回路７４８は、ベリファイ処理の判定を行う。
【００５３】
制御回路７０８は、センスアンプ回路７０５から返された結果に基づき、ベリファイ処理を行ったメモリセルが所定の閾値電圧に到達していれば、そのメモリセルに対応するデータバッファのデータを“１１”に変更する。これにより、以降は、このメモリセルに書き込み電圧が印加されないようにする。
【００５４】
制御回路７０８は、これらの工程を書き込み対象領域内の最初のアドレスから最終のアドレスに至るまで順に繰り返す。
【００５５】
制御回路７０８は、書き込み対象領域内の全てのメモリセルに対するデータバッファ７５８のデータが全て“１１”であればベリファイ工程はパスと判定し（ステップ３１８）、書き込み工程を終了する。もし、書き込み対象領域内の全てのメモリセルに対するデータバッファ７５８のデータの中に“１１”でないものが存在すれば、制御回路７０８は、書き込み段階を１つ進め（ステップ３３２）、必要なメモリセル（ステップ３３４）に対して上述の動作（ステップ３０６、３１４、３１６）を繰り返す。書き込み段階が進む毎に増加させる書き込み電圧の設定手法は後述する。制御回路７０８は、書き込み段階が予め指定されていた段階（繰り返し回数の上限値）より大きくなった場合、フェイルと判定（ステップ３４０）し、書き込み動作を終了する。
【００５６】
次に、仮想設置型のメモリセルアレイ７０１におけるメモリセルのグループの比較的単純な例について、図１３から図１５を基に説明する。図１３から図１５の夫々の図中で『現在書き込み中』と表示された領域が、メモリセルのグループに相当する。
【００５７】
図１３から図１５では、メモリセルアレイの全体構成として、４本のワード線（ｒｏｗ０、１，２、及び、３）と９本のビット線（ｃｏｌ０、１，２，３，４，５，６，７、及び、８）に接続された３２個（＝４×８個）のメモリセルからなるメモリセルアレイが示されている。この３２個のメモリセルが１ブロックを構成している。図１３の例では、１つのブロックに含まれるメモリセル全てがメモリセルのグループとして定義されている。図１４の例では、１つの消去ブロック内の同じ２本のビット線同士に接続されたメモリセル全てが、メモリセルのグループとして定義されている。そして、図１５の例では、１つのブロック内の１本の同じワード線に接続されたメモリセルの全てが、メモリセルのグループとして定義されている。尚、ここで示された構成や数値は、説明のための便宜上の構成や数値であり、ここで取り上げた構成や値に限定されるものではない。
【００５８】
図１３の場合は、１つの消去ブロックに含まれる全てのメモリセル（ｃｏｌ０〜８とｒｏｗ０〜３に接続された３２個のメモリセル）が、１つのコマンドで一括して書き込み動作の対象となるため、書き込み動作が始まる前に書き込みが完了するメモリセルは存在しない。図１４の場合は、図中の『既に書き込み終了』と表示された領域のメモリセル（ｃｏｌ０〜３とｒｏｗ０〜３に接続された１２個のメモリセル）が、『現在書き込み中』と表示された領域のメモリセル（ｃｏｌ３〜４とｒｏｗ０〜３に接続された４個のメモリセル）に対する書き込み動作が始まる前に書き込みが完了している。このため、『既に書き込み終了』と表示された領域のメモリセルの中でも特に、『現在書き込み中』と表示された領域のメモリセルに隣接するメモリセル（ｃｏｌ２〜３とｒｏｗ０〜３に接続された４個のメモリセル）の既に確定されている閾値電圧が、『現在書き込み中』と表示された領域のメモリセルに対する書き込み動作による閾値電圧変動の影響を受けて、メモリセル間の浮遊ゲート間カップリングを介して、最も大きく変動する。図１４ではこの影響を矢印で示してある。図１５の場合は、図中の『既に書き込み終了』と表示された領域のメモリセル（ｃｏｌ０〜８とｒｏｗ０〜１に接続された１６個のメモリセル）が、『現在書き込み中』と表示された領域のメモリセル（ｃｏｌ０〜８とｒｏｗ２に接続された８個のメモリセル）に対する書き込み動作が始まる前に書き込みが完了している。『既に書き込み終了』と表示された領域のメモリセルの中でも特に、『現在書き込み中』と表示された領域のメモリセルに隣接するメモリセル（ｃｏｌ０〜８とｒｏｗ１に接続された８個のメモリセル）の既に確定されている閾値電圧が、『現在書き込み中』と表示された領域のメモリセルに対する書き込み動作による閾値電圧変動の影響を受けて、メモリセル間の浮遊ゲート間カップリングを介して、最も大きく変動する。図１５ではこの影響を矢印で示してある。
【００５９】
浮遊ゲート間カップリングは、隣接メモリセル間で最も大きく、図１４のように隣接ビット線間に接続された２列のメモリセル間でも、図１５のように隣接ワード線に接続された２行のメモリセル間でも生じる。メモリセルアレイの構成によって浮遊ゲート間カップリングの影響は決定されるので、図１４或いは図１５のようにメモリセルのグループを組む場合は、周辺回路構成や仕様が許す限り、浮遊ゲート間カップリングの影響が少ない方に組めばよい。図１４及び図１５では、アドレスの順番に書き込みを実施した場合、メモリセルアレイ内で最後に書き込み動作を行うグループに属するメモリセルを除く全てのメモリセルにおいて、書き込みを終了したメモリセルが書き込み中の隣接メモリセルから受ける最も大きな影響は一方向のみである。また、図１３に示される例が浮遊ゲート間カップリングの影響が最も小さくなるグループ構成になる。
【００６０】
仮想設置型のメモリセルアレイでは、ブロック内のメモリセルが、アレイノイズ電流を抑制するための分離領域、或いは、ビット線の抵抗低減のために拡散層で形成されたビット線をその上部に金属層で形成されたビット線に接続するためのコンタクトを配置した領域等で区切られる場合がある。このような領域を間に挟むメモリセル間では、浮遊ゲート間カップリングの影響は通常の隣接メモリセル間よりも小さくなる。従って、このような領域で囲まれた領域をグループに設定してもよい。
【００６１】
このように、複数の隣接メモリセルからなるグループを一括して書き込む場合には、メモリセル間の浮遊ゲート間カップリングを介して、書き込み動作中のメモリセルの閾値電圧の変動に伴う、既に書き込みを終了したメモリセルへの閾値電圧の変動を抑制することができる。更に、ここでは詳述はしなかったが、ベリファイにより閾値電圧が確定する以前にチャージロスのディスターブを、書き込み電圧を印加されたメモリセルが受けるので、ディスターブによる閾値電圧の変動も込みでベリファイされる事になる。本発明の書き込み手法は、チャージロスディスターブを低減する副次的効果もある。
【００６２】
しかし、メモリセルのグループを一括して書き込む場合は、最適な書き込み電圧を設定して最適な書き込み手順に従って行わない限り、書き込みが合格と判定されるベリファイ処理工程の段階が状態毎に異なり、書き込みを完了する段階が状態毎に異なる結果となり、その有効性は損なわれる。
【００６３】
仮想接地型のメモリセルアレイにおけるメモリセルの閾値電圧を変化させる手段としては、例えば、チャネルホットエレクトロン（ＣＨＥ）書き込み手法がある。本実施形態では、この書き込み手法を用いた場合について説明する。
【００６４】
チャネルホットエレクトロン（ＣＨＥ）書き込み手法では、書き込み電圧に対する閾値電圧特性は線形領域と飽和領域の２種類の特性に分けられる。通常、書き込み電圧は飽和領域に属する条件の中で選択される。飽和領域では、書き込みドレイン電圧と書き込み時間を一定にすると、ゲート電圧に応じて閾値電圧が決定される。初期の閾値電圧を同じにして、先に記述したのと異なるゲート電圧を印加すると、閾値電圧は前者と異なる値を示す。この２つの閾値電圧間の差は印加したゲート電圧の差にほぼ等しくなる。この詳細なデータについてはここでは記述しないが、例えば、特許文献２の図６に記載のデータが参照データとしてあげられる。
【００６５】
また、ある書き込み対象のメモリセルに対して、第１段階として、書き込みドレイン電圧と書き込み時間が一定の条件の下で、初期のゲート電圧を印加し、メモリセルの閾値電圧を初期値から第１段階の閾値電圧に上昇させる。その後、第２段階として、書き込みドレイン電圧と書き込み時間を同一のままでゲート電圧のみ上昇させて、再度、書き込み対象のメモリセルに書き込み電圧を印加すると、メモリセルの閾値電圧は再度上昇する。この際、第１段階から第２段階へのメモリセルの閾値電圧の上昇分は、第１段階のゲート電圧に対する第２段階のゲート電圧の増分にほぼ等しくなる。この詳細なデータについてもここでは記述しないが、例えば、特許文献３にこの点に関する記述がある。
【００６６】
以下、本発明装置７００において、チャネルホットエレクトロン（ＣＨＥ）書き込み手法を用いた場合のゲート電圧の設定方法について説明する。尚、書き込みドレイン電圧と書き込み時間は一定であるものとする。本実施形態では、メモリセルアレイ内の各メモリセルが４値のデータを記憶可能であり、４つの状態を夫々、状態“１１”、状態“１０”、状態“０１”、及び、状態“００”と定義する。
【００６７】
本発明装置７００における多値フラッシュメモリに対するゲート電圧の設定方法の概念は、図２に示すように、３つのステップからなる。具体的には、メモリセルの各状態の閾値電圧範囲仕様を決めるステップ２１、最下位の書き込み状態に対する初期のゲート電圧を決めるステップ２２、そして、各状態の閾値電圧範囲仕様に基づいて最下位の書き込み状態より上位の書き込み状態に対するゲート電圧を決めるステップ２３の３つである。
【００６８】
各状態の閾値電圧範囲仕様を決めるステップ２１は、本実施形態では４つのサブステップ２１０１〜２１０４からなる。先ず、状態“１１”について、閾値電圧範囲仕様を設定する。より具体的には、図１に示すように、閾値電圧範囲をＶｔ＿１１ＬからＶｔ＿１１Ｈまでに設定し、代表値をＶｔ＿１１と設定する（ステップ２１０１）。続いて、状態“１０”について、閾値電圧範囲をＶｔ＿１０ＬからＶｔ＿１０Ｈまでに設定し、そのベリファイ電圧をＶｔ＿１０と設定する（ステップ２１０２）。引き続き、状態“０１”について、閾値電圧範囲をＶｔ＿０１ＬからＶｔ＿０１Ｈまでに設定し、そのベリファイ電圧をＶｔ＿０１と設定する（ステップ２１０３）。最後に、状態“００”について、閾値電圧範囲をＶｔ＿００ＬからＶｔ＿００Ｈまでに設定し、そのベリファイ電圧をＶｔ＿００と設定する（ステップ２１０４）。ここで、前述の各パラメータは、相互に、Ｖｔ＿１１Ｌ＜Ｖｔ＿１１Ｈ＜Ｖｔ＿１０Ｌ＜Ｖｔ＿１０Ｈ＜Ｖｔ＿０１Ｌ＜Ｖｔ＿０１Ｈ＜Ｖｔ＿００Ｌ＜Ｖｔ＿００Ｈの関係を持つ。ベリファイ電圧は閾値電圧範囲の下限値にほぼ等しい値である。尚、ベリファイ電圧の代わりに、閾値電圧範囲内での頻度分布の最頻値、中央値、或いは、下限値を用いてもよい。また、各状態の閾値電圧範囲の各パラメータは、フラッシュメモリの仕様、製造時のメモリセル特性のばらつき、或いは、回路動作時のばらつき等を考慮して設定される。尚、本実施形態では欠陥起因のように、正常な閾値電圧分布から外れたメモリセルの閾値電圧を閾値電圧範囲から除外する。
【００６９】
最下位の書き込み状態に対する初期のゲート電圧を決めるステップ２２では、図２に示すように、本実施形態では、状態“１０”の初期のゲート電圧の設定を行う。この際、ゲート電圧は、状態“１０”の閾値電圧範囲の下限値を超えない値Ｖｇ１０（１）に設定する（ステップ２２０１）。
【００７０】
各状態の閾値電圧範囲仕様に基づいて最下位の書き込み状態より上位の書き込み状態に対するゲート電圧を決めるステップ２３では、状態“０１”の初期のゲート電圧の設定、状態“００”の初期のゲート電圧の設定、次段階でのストレス増分の設定を行う。次段階でのストレス増分は、状態“１０”、状態“０１”、及び、状態“００”の各場合とも等しく設定する。図２及び図６に示すように、状態“０１”の初期のゲート電圧Ｖｇ＿０１（１）は、Ｖｇ＿０１（１）＝Ｖｇ＿１０（１）＋（Ｖｔ＿０１−Ｖｔ＿１０）に設定する（ステップ２３０１）。状態“００”の初期のゲート電圧Ｖｇ＿００（１）は、Ｖｇ＿００（１）＝Ｖｇ＿１０（１）＋（Ｖｔ＿００−Ｖｔ＿１０）に設定する（２３０２）。また、次段階でのゲート電圧の増分はΔＶｇに設定する（２３０３）。ここで、ΔＶｇは書き込み分布幅より小さい電圧に設定する。
【００７１】
以上のようにゲート電圧を設定した場合、異なる状態に対する書き込み電圧を印加されたメモリセルの閾値電圧間の差は、夫々の状態のベリファイ電圧の差にほぼ等しくなる。最初の書き込み電圧で、最も早く書き込まれるメモリセルに最適化して書き込み電圧を設定した場合、無駄な書き込み段階を経ることなく、かつ、オーバーシュートすることなく書き込みができる。
【００７２】
また、各状態に対する書き込み段階が進む際の書き込みゲート電圧の増分が一定であるため、書き込み対象のメモリセルの閾値電圧の変化量は、どの書き込み状態に対しても一定となる。これにより、書き込み対象のメモリセルが各状態に書き込まれる段階の中央値はほぼ同じになり、書き込みを完了したメモリセルが受ける、浮遊ゲート間カップリングの影響は小さくなる。通常、書き込みを完了したメモリセルが受ける浮遊ゲート間カップリングの影響は、隣接するメモリセルがどの状態に書き込まれようと、ゲート電圧の増分程度の閾値電圧の変動による影響が主になる。また、ゲート電圧の増分が一定であるため、浮遊ゲートとチャネルの間の酸化膜にかかる電界が一定であるので、電界緩和効果もある。
【００７３】
〈別実施形態〉
上記実施形態では、制御回路７０８の制御において、書き込み動作を図３の手順に従って実施する場合について説明したが、図４に示される手順で実行してもよい。図４のステップ４００、４０２、４０４、４１４、４１６、４１８、４２０、４３０、４３２、４３４、及び、４４０は図３のステップ３００、３０２、３０４、３１４、３１６、３１８、３２０、３３０、３３２、３３４、及び、３４０と同等である。これらの説明は前述と同じである。
【００７４】
図４に示す手順では、図３のステップ３０６に相当するステップが異なる。図３に示す手順では、書き込みを要求されたアドレスの順番に書き込む方法を示している。これに対して、図４に示す手順では、書き込みを要求されたアドレスに対して、状態の順番に書き込む方法を示している。
【００７５】
具体的には、制御回路７０８は、先ず、データバッファ７５８に格納されたデータに基づき、状態“００”の書き込みを要求されたメモリセルに対してのみ、順番に、上述と同様の方法で状態“００”に対応する書き込み電圧を印加する（ステップ４０８）。続いて、状態“０１”の書き込みを要求されたメモリセルに対してのみ、順番に、上述と同様の方法で状態“０１”に対応する書き込み電圧を印加する（ステップ４１０）。最後に、状態“１０”の書き込みを要求されたメモリセルに対してのみ、順番に、上述と同様の方法で状態“１０”に対応する書き込み電圧を印加する（ステップ４１２）。尚、ここでは、状態”００”、”０１”、”１０”の順に書き込みを実行する場合について説明したが、書き込みの順番はこれに固定されるものでない。
【図面の簡単な説明】
【００７６】
【図１】本発明に係る不揮発性半導体記憶装置における各状態に対するメモリセルの閾値電圧分布を示す概略分布図
【図２】本発明に係る不揮発性半導体記憶装置における書き込み電圧の設定方法を示すフローチャート
【図３】本発明に係る不揮発性半導体記憶装置の一実施形態における書き込み手順のフローチャート
【図４】本発明に係る不揮発性半導体記憶装置の一実施形態における書き込みの手順のフローチャート
【図５】本発明に係る不揮発性半導体記憶装置の一実施形態における書き込み電圧印加によるメモリセルの閾値電圧の挙動を示すグラフ
【図６】本発明に係る不揮発性半導体記憶装置における書き込み電圧の設定方法の概念を示すグラフ
【図７】本発明に係る不揮発性半導体記憶装置の一実施形態における機能的なブロック構成を示す概略ブロック構成図
【図８】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリセルアレイ及びメモリセルの構成を示す概略構成図
【図９】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリセルアレイの構成を示す回路図
【図１０】従来技術に係る不揮発性半導体記憶装置における各状態に対するメモリセルの閾値電圧分布を示す概略分布図
【図１１】従来技術に係る不揮発性半導体記憶装置におけるメモリセルの書き込み電圧印加による閾値電圧の挙動を示すグラフ
【図１２】従来技術に係る不揮発性半導体記憶装置におけるメモリセルの書き込み電圧印加による閾値電圧の挙動を示すグラフ
【図１３】本発明に係る不揮発性半導体記憶装置の一実施形態における書き込み動作におけるメモリセルアレイを示す概略回路図
【図１４】本発明に係る不揮発性半導体記憶装置の一実施形態における書き込み動作におけるメモリセルアレイを示す概略回路図
【図１５】本発明に係る不揮発性半導体記憶装置の一実施形態における書き込み動作におけるメモリセルアレイを示す概略回路図
【符号の説明】
【００７７】
７００      ：本発明に係る不揮発性半導体記憶装置
７０１      ：メモリセルアレイ
７０２      ：リファレンスメモリセルアレイ
７０３      ：ワード線電圧供給回路
７０４      ：ビット線電圧供給回路
７０５      ：センスアンプ回路
７０６      ：書き込み回路
７０７      ：読み出し電圧発生回路
７０８      ：制御回路
７１６      ：デジタル−アナログコンバータ回路
７１８      ：閾値電圧変動手段
７２８      ：書き込み電圧印加許可判断手段
７３８      ：書き込み動作繰り返し手段
７４８      ：ベリファイ回路
７５８      ：データバッファ
Ｖｔ＿１１Ｌ：状態“１１”の閾値電圧分布の下限値
Ｖｔ＿１１Ｈ：状態“１１”の閾値電圧分布の上限値
Ｖｔ＿１０Ｌ：状態“１０”の閾値電圧分布の下限値
Ｖｔ＿１０Ｈ：状態“１０”の閾値電圧分布の上限値
Ｖｔ＿０１Ｌ：状態“０１”の閾値電圧分布の下限値
Ｖｔ＿０１Ｈ：状態“０１”の閾値電圧分布の上限値
Ｖｔ＿００Ｌ：状態“００”の閾値電圧分布の下限値
Ｖｔ＿００Ｈ：状態“００”の閾値電圧分布の上限値
Ｖｔ＿１１  ：状態“１１”の閾値電圧分布の代表値
Ｖｔ＿１０  ：状態“１０”の閾値電圧分布の代表値
Ｖｔ＿０１  ：状態“０１”の閾値電圧分布の代表値
Ｖｔ＿００  ：状態“００”の閾値電圧分布の代表値
Ｖｇ＿１０（ｎ）：状態“１０”への第ｎ段階の書き込み電圧のゲート電圧
Ｖｇ＿０１（ｎ）：状態“０１”への第ｎ段階の書き込み電圧のゲート電圧
Ｖｇ＿００（ｎ）：状態“００”への第ｎ段階の書き込み電圧のゲート電圧
ΔＶｇ      ：ゲート電圧の増分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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