(57)【要約】【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。【選択図】図１
2007251131.tif 000002
【特許請求の範囲】
【請求項１】
シリコン−ゲルマニウム立体構造ＣＭＯＳ上の局所配線の製造方法であって、
ゲートを有するアクティブなシリコンＣＭＯＳ素子をシリコン基板上に製造する工程；
該シリコン基板上に絶縁体層を形成する工程；
該絶縁体層を貫き、該シリコン基板および該シリコンＣＭＯＳ素子のゲートへと達するシードウィンドウを開口する工程；
該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンＣＭＯＳ素子との間の接点を形成するゲルマニウム薄膜形成工程；
該ゲルマニウム薄膜をパターンニングおよびエッチングする工程；
該ゲルマニウム薄膜を誘電物質中に封入する工程；
該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層を高速熱アニールする高速熱アニール工程；
該ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために冷却する工程；
単結晶の該ゲルマニウム薄膜上にゲルマニウムＣＭＯＳ素子を製造する工程；ならびに
該シリコンＣＭＯＳ素子および該ゲルマニウムＣＭＯＳ素子間に局所配線を形成するために、単結晶ゲルマニウムおよび多結晶ゲルマニウムからなる群から選ばれるゲルマニウムを用いる工程
を包含することを特徴とする方法。
【請求項２】
上記高速熱アニール工程が、
約９２０℃から１０００℃の間の目標温度に、高速に加熱を行う第１アニール段階、および
０秒間を超え、かつ６０秒間以下である時間、該目標温度にてアニールをおこなう第２アニール段階
を包含していることを特徴とする請求項１に記載の方法。
【請求項３】
上記ゲルマニウム薄膜形成工程が、ポリゲルマニウムおよびアモルファスゲルマニウムからなる群より選ばれるゲルマニウムの層を形成するサブ工程を包含することを特徴とする請求項１に記載の方法。
【請求項４】
上記シードウィンドウが、ゲルマニウム結晶化プロセスがゲルマニウムとシリコンとの接点から開始し得るために該接点を提供し、かつゲルマニウムベースの素子とシリコンベースの素子との間の電気的な接点を提供することを特徴とする請求項１に記載の方法。
【請求項５】
シリコン−ゲルマニウム立体構造ＣＭＯＳ  ＳＲＡＭセル上の局所配線の製造方法であって、
シリコンゲートトランジスタを製造する工程；
シリコンＮＭＯＳプルダウントランジスタ、およびシリコンＮＭＯＳパスゲートトランジスタを製造する工程；
液相エピタキシャル成長により、絶縁体上ゲルマニウム（Ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）薄膜を製造する絶縁体上ゲルマニウム薄膜製造工程；
ゲルマニウムＰＭＯＳプルアップトランジスタを製造するゲルマニウムＰＭＯＳプルアップトランジスタ製造工程；ならびに
該ゲルマニウムＰＭＯＳプルアップトランジスタ、該シリコンＮＭＯＳプルダウントランジスタ、および該シリコンＮＭＯＳパスゲートトランジスタを接続するゲルマニウム局所配線を形成する局所配線形成工程
を包含することを特徴とする方法。
【請求項６】
上記絶縁体上ゲルマニウム薄膜製造工程、および上記局所配線形成工程が、それぞれ、
上記ゲルマニウムを流動化させるために十分な温度である一方、他の物質は固体状態に維持することができる温度にて、高速熱アニールを実施する高速熱アニールサブ工程を包含することを特徴とする請求項５に記載の方法。
【請求項７】
上記高速熱アニールサブ工程が、
約９２０℃から１０００℃の間の目標温度に、高速に加熱を行う第１アニール段階、および
０秒間を超え、かつ６０秒間以下である時間、該目標温度にてアニールをおこなう第２アニール段階
を包含していることを特徴とする請求項６に記載の方法。
【請求項８】
上記ゲルマニウム局所配線における抵抗を低減させるために、該ゲルマニウム局所配線を、リンおよびヒ素からなる群より選ばれるｎ型添加剤によりドーピングする工程をさらに包含することを特徴とする請求項５に記載の方法。
【請求項９】
上記ゲルマニウム薄膜においてＰＮダイオードが形成されることを防ぐために、ＧｅＭｘを形成する工程をさらに包含し、
該Ｍは、Ｔｉ、Ｃｏ、Ｎｉ、およびＴａからなる群より選ばれる金属であり、
該ｘは、０．３から３の間の値を有することを特徴とする請求項５に記載の方法。
【請求項１０】
上記ゲルマニウムＰＭＯＳプルアップトランジスタが、ｎ型ポリシリコン、ｎ型ポリゲルマニウム、およびｎ型ポリシリコンゲルマニウムからなる群より選ばれる物質から製造されるゲートを備えており、
上記ゲルマニウムＰＭＯＳプルアップトランジスタ製造工程が、該ゲート、上記シリコンＮＭＯＳトランジスタのゲート、および該シリコンＮＭＯＳトランジスタのソース／ドレインの間の局所配線におけるＰＮ接合の形成を防ぐために、チャンネル埋め込み型ＰＭＯＳトランジスタを形成するサブ工程を包含することを特徴とする請求項５に記載の方法。
【請求項１１】
シリコン−ゲルマニウム立体構造ＣＭＯＳ上の局所配線の製造方法であって、
シリコン基板を準備する工程；
ゲート誘電体層を成膜し、該ゲート誘電体層上にゲートを形成する工程；
該シリコン基板上に、デバイスゲートを有するアクティブなシリコンＣＭＯＳ素子を製造する工程；
該シリコン基板上に絶縁体層を形成する工程；
該絶縁体層を貫き、該シリコン基板および該デバイスゲートに達するシードウィンドウを開口する工程；
該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンＣＭＯＳ素子との間の接点を形成するゲルマニウム薄膜形成工程；
該ゲルマニウム薄膜をパターンニングおよびエッチングする工程；
該ゲルマニウム薄膜を誘電物質中に封入する工程；
該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層をアニールするアニール工程；ならびに
続くゲルマニウムＣＭＯＳ素子の製造、および局所配線に用いられる単結晶ゲルマニウム層、ならびに局所配線に用いられる多結晶ゲルマニウム層を形成するために、ゲルマニウムの液相エピタキシャル成長を提供するために、該基板および該基板上に形成された各層を冷却する工程
を包含することを特徴とする方法。
【請求項１２】
上記アニール工程が、
約９２０℃から１０００℃の間の目標温度に、高速に加熱を行う第１アニール段階、および
０秒間を超え、かつ６０秒間以下である時間、該目標温度にてアニールをおこなう第２アニール段階
を包含していることを特徴とする請求項１１に記載の方法。
【請求項１３】
上記ゲルマニウム薄膜形成工程が、ポリゲルマニウムおよびアモルファスゲルマニウムからなる群より選ばれるゲルマニウムの層を形成するサブ工程を包含することを特徴とする請求項１１に記載の方法。
【請求項１４】
上記シードウィンドウが、ゲルマニウム結晶化プロセスがゲルマニウムとシリコンとの接点から開始し得るために該接点を提供し、かつゲルマニウムベースの素子とシリコンベースの素子との間の電気的な接点を提供することを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速度集積回路に関するものであり、特に、シリコンＣＭＯＳ素子上のゲルマニウムＣＭＯＳ素子、およびその他の立体構造ＣＭＯＳ素子の製造方法に関する。
【背景技術】
【０００２】
公知のシリコン−ゲルマニウム構造は、従来のシリコンＣＭＯＳの上方、または上部に製造され、該従来のシリコンＣＭＯＳを該ゲルマニウムＣＭＯＳから分離するために、誘電体層が設けられている。
【非特許文献１】Liu et al., High quality single-crystal Germanium on insulator by liquid-phase epitaxy on Silicon substrate, Applied Physics Letters, vol. 84, no.14, pp 2563-2565
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記シリコンＣＭＯＳおよび上記ゲルマニウムＣＭＯＳ間の配線を製造するのは難しい。本発明は、素子の集積度を著しく向上させることができる、上記シリコンＣＭＯＳおよび上記ゲルマニウムＣＭＯＳ間の局所配線を提供する。
【課題を解決するための手段】
【０００４】
本発明に係る方法は、上記課題を解決するために、シリコン−ゲルマニウム立体構造ＣＭＯＳ上の局所配線の製造方法において、シリコン基板（ウエハー）上にアクティブなシリコンＣＭＯＳ素子を製造する工程；該シリコン基板上に絶縁体層を形成する工程；該絶縁体層を貫き、該シリコン基板および該素子のゲート（デバイスゲート）に達するシードウィンドウを開口する工程；該絶縁体層上にゲルマニウム薄膜を形成する工程であって、該ゲルマニウム薄膜のゲルマニウムが該ウィンドウを充填して、該ゲルマニウム薄膜と該シリコン基板との間、および該ゲルマニウム薄膜と該シリコンＣＭＯＳ素子との間の接点を形成する工程；該ゲルマニウム薄膜をパターンニングおよびエッチングする工程；該ゲルマニウム薄膜を誘電物質中に封入する工程；該ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、該基板およびその上に形成された各層を高速熱アニールする工程；該ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために冷却する工程；単結晶の該ゲルマニウム薄膜上にゲルマニウムＣＭＯＳ素子を製造する工程；ならびに、該シリコンＣＭＯＳ素子および該ゲルマニウムＣＭＯＳ素子間の局所配線を形成するために、単結晶ゲルマニウムおよび多結晶ゲルマニウムからなる群から選ばれるゲルマニウムを用いる工程を包含することを特徴としている。
【０００５】
また、本発明に係る方法は、シリコン−ゲルマニウム立体構造ＣＭＯＳ  ＳＲＡＭセル上の局所配線の製造方法において、シリコンＮＭＯＳプルダウントランジスタ、およびシリコンＮＭＯＳパスゲートトランジスタを製造する工程；ゲルマニウムＰＭＯＳプルアップトランジスタを製造する工程；ならびに該ゲルマニウムＰＭＯＳプルアップトランジスタ、該シリコンＮＭＯＳプルダウントランジスタ、および該シリコンＮＭＯＳパスゲートトランジスタを接続するゲルマニウム局所配線を形成する工程を包含することを特徴としている。
【０００６】
本発明に係る方法の目的は、容易に製造されるシリコンＣＭＯＳおよびゲルマニウムＣＭＯＳ間の配線を提供することにある。
【０００７】
上述した本発明の要旨及び目的は、本発明の特性を迅速に理解するために提供される。以下の発明を実施するための最良の形態を図面と組み合わせて参照することにより、本発明をより完全に理解し得る。
【発明を実施するための最良の形態】
【０００８】
シリコン／シリコン立体構造素子の配線は、通常、複数の基板に形成される積層素子において基板中に形成される基板ビアホールの中を伸びる金属線を製造することによって形成される。本発明に係る方法は、ゲルマニウムの液相エピタキシャル成長を利用する。上記液相エピタキシャル成長は、ゲルマニウムがシリコンと直接接触するシーディング領域において、シリコンＣＭＯＳおよびゲルマニウムＣＭＯＳ間の局所配線を提供する。
【０００９】
図１中の１０に、本発明に係る一般的な方法の概要を示す。製造される素子の特性によっては、本発明に係る一般的な方法の工程すべてが必要とされるわけではない。まず、シリコンベースのＣＭＯＳ素子を多数備えているシリコン基板が準備される（ステップ１２）。次に、約５００ｎｍから約１０００ｎｍの間の厚さを有する、例えばシリコン酸化物、またはシリコン窒化物のような絶縁物質の薄い層が、上記シリコン基板上に形成される（ステップ１４）。上述した絶縁層は単一の絶縁層であり得、また複数の絶縁層の組み合わせであり得る。続いて、上記絶縁層をパターニングする前に、該絶縁層を平滑化するためにＣＭＰ処理が用いられる（ステップ１６）。そして、パターニングおよびエッチングによりシードウィンドウが形成される。上記シードウィンドウは、任意のＣＭＯＳ素子のゲートおよび上記シリコン基板に達するように、あるいは単結晶シリコンにおけるアクティブな層に達するように開口される。ゲルマニウム薄膜は非選択的に、約５ｎｍから５００ｎｍの厚さに形成され、上記シードウィンドウを充填する（ステップ１８）。上記ゲルマニウム薄膜は、多結晶ゲルマニウムまたはアモルファスゲルマニウムであり得る。上記ゲルマニウム薄膜の形成方法は、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、物理的気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌｅ  ｂｅａｍ  ｅｐｉｔａｘｙ）、またはその他の好適な薄膜形成方法であり得る。続いて、上記ゲルマニウム薄膜が所望の形態へとパターニングおよびエッチングされる（ステップ２０）。上記形態は、上記ゲルマニウム薄膜のゲルマニウムがシリコン基板または任意のＣＭＯＳ素子のゲートと、その間に挟まる層や物質なしに、直接接触する小さな領域を必ず備えている。上記領域は、続く、ゲルマニウムのエピタキシャルプロセスのためのシードを提供する。上記ゲルマニウム薄膜を封入するために、約１０ｎｍから５００ｎｍの膜厚を有する、シリコン酸化物誘電体、または、例えばシリコン窒化物のようなその他の誘電体の均一な層が形成される（ステップ２２）。
【００１０】
上記ゲルマニウム薄膜を、約９２０℃から１０００℃の間の目標温度に加熱するために高速熱アニール（ＲＴＡ：Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）が用いられる（ステップ２４）。上記基板が上記目標温度に到達した後、約０秒から６０秒の間該基板はアニールされる。なお、上記基板のアニールは、少なくとも０秒間を超える時間行われる。上記基板が上記目標温度に到達した直後に冷却されたとき、非常に短いアニール時間が生じる。ゲルマニウム結晶の溶解温度は９３８℃である。したがって、上述した加熱処理中、上記ゲルマニウム薄膜は溶解する。そのとき、ＳｉＮおよびＳｉＯ２膜が微小るつぼとして働き、液化したゲルマニウムが流出することを防ぐ。上述した温度では、上記シリコン基板、ＳｉＯ２、およびＳｉＮ層は、固体のままである。上記基板は、その後冷却される。冷却プロセス中、ゲルマニウムの液相エピタキシャル（ＬＰＥ：Ｌｉｑｕｉｄ  ｐｈａｓｅ  ｅｐｉｔａｘｉａｌ）成長が生じる（ステップ２６）。上記液相エピタキシャル成長では、上記シードウィンドウにおけるシリコン／ゲルマニウムの接触部分から成長界面が開始し、上記ゲルマニウム薄膜中を側方向に広がり、単結晶のゲルマニウム層を形成する。また、どのような欠陥も上記シードウィンドウに集中し、そこで終結する。ここまでの過程は、絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ）形成と称される。この過程は、絶縁体上ゲルマニウムＣＭＯＳ薄膜素子の製造のための基材を提供する。もし、シードウィンドウが、ポリシリコン、すなわちシリコンＣＭＯＳ素子のゲート物質に達するように開口していた場合、再結晶化されたゲルマニウム膜は、事実上多結晶である。この局面において、多結晶ゲルマニウム膜が局所配線として使用され得る。上記ゲルマニウム薄膜が単結晶シリコン基板および上記ポリシリコンのゲートと直接接触する上記シードウィンドウの制御が、本発明の重要な特徴点である。このウィンドウは、上部ゲルマニウムＣＭＯＳおよび底部シリコンＣＭＯＳ間の局所配線を形成するために使用し得る。
【００１１】
図２は、本発明に係る方法によるゲルマニウムＬＰＥの結果を説明する図である。シリコン基板４０は、該基板上に製造されたシリコンＣＭＯＳを有し、該基板上に形成された絶縁体層４２、および該絶縁体層上に形成されたゲルマニウム層４４を有する。なお、絶縁体層４２は、例えば、シリコン窒化物、シリコン酸化物、またはそれらの層の組み合わせである。立体構造シリコン−ゲルマニウムＣＭＯＳ回路は、上述の形態の基板上に製造し得る。上記シリコン基板、シリコンＣＭＯＳ回路、およびゲルマニウムＣＭＯＳ回路間のシードウィンドウ４６は、立体構造シリコン−ゲルマニウムＣＭＯＳ回路のための局所配線（ＬＩ：Ｌｏｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ）を形成するために設けられる。上記立体構造シリコン−ゲルマニウム間の局所配線は、スタティックランダムアクセスメモリー（ＳＲＡＭ：Ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の用途に特に有用である。本発明に係る立体構造シリコン−ゲルマニウムＣＭＯＳの製造方法により構築したＳＲＡＭが、以下の記述において、局所配線の有用性を示すための例として用いられる。
【００１２】
図３は、６トランジスタＳＲＡＭセルの概略図である。上記セルは、２個のＮＭＯＳトランジスタ（Ｔ３およびＴ４）、２個のＰＭＯＳトランジスタ（Ｔ５およびＴ６）、ならびに２個のパスゲートＮＭＯＳトランジスタ（Ｔ１およびＴ２）を備えている。上記ＰＭＯＳトランジスタは、データを貯蔵するための簡単なラッチを構成するために用いられる。上記パスゲートＮＭＯＳトランジスタは、上記セルをビット線（ＢＬ：Ｂｉｔ  ｌｉｎｅｓ）に接続する。本発明に係る方法により構成されたＳｉ−Ｇｅ立体構造ＳＲＡＭの本実施形態では、Ｔ１およびＴ２は、シリコンＮＭＯＳパスゲートトランジスタであり、Ｔ３およびＴ４はシリコンＮＭＯＳプルダウントランジスタであり、Ｔ５およびＴ６はゲルマニウムＮＭＯＳプルアップトランジスタである。Ｓｉ−Ｇｅ立体構造ＳＲＡＭセルの高集積度を達成するために、図３中の３０に示す、Ｔ１、Ｔ３、およびＴ５のソース／ドレイン、ならびにＴ４、およびＴ６のゲート間の必要な電気的接続と、図３中の３２に示す、Ｔ２、Ｔ４、およびＴ６のソース／ドレイン、ならびにＴ３、およびＴ５のゲート間の必要な電気的接続とを形成するために、局所配線が必要である。
【００１３】
図４に示すように、アクティブ層４８は、シリコン基板４０において、トレンチ分離構造５０によって規定されており、シリコン酸化物によって充填されている。ＳＲＡＭセルにおいては、シリコンパスゲートトランジスタおよびプルダウントランジスタは、シリコン基板中に形成され、好ましい実施形態では、該トランジスタはどちらもＮＭＯＳ型トランジスタである。
【００１４】
図５に示すように、最新のシリコンＣＭＯＳ製造プロセスにしたがい、シリコンＣＭＯＳトランジスタのゲート誘電体５２、およびゲート５４の製造、ならびにソース／ドレイン領域４９の形成を包含して、該シリコンＣＭＯＳトランジスタが完成される。本発明に係る方法によるこの製造段階では、ＮＭＯＳトランジスタのみを図示する。なお、ＣＭＯＳ（ＮＭＯＳおよびＰＭＯＳ）は、ＳＲＡＭメモリアレイを囲む周辺制御回路上に製造されている。
【００１５】
図６は、層間誘電体（ＩＬＤ；Ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｉｃ）５６の形成（ステップ１４）、ならびに続いて行われる基板表面を平坦化するためのＣＭＰ処理、および、続くゲルマニウムのエピタキシャルプロセスのためのシードウィンドウ４６および５８の開口（ステップ１６）を説明する図である。シードウィンドウ４６は、単結晶シリコン４９へと開口される。一方、シードウィンドウ５８は、ポリシリコン、ポリシリコンゲルマニウム、または金属であり得るトランジスタゲート５４に達するように開口される。ＩＬＤ層５６は、ＳｉＯ２、ＳｉＮ、ＳｉＯ２およびＳｉＮの組み合わせ、または誘電体層の任意の組み合わせであり得る。なお、ＳＲＡＭセルにおけるシードウィンドウの位置を、図１１に示す。
【００１６】
図７は、ゲルマニウム４４の成膜（ステップ１８）、パターニング（ステップ２０）、および誘電体層５９への封入（ステップ２２）を説明する図である。図１１に示すようにに、示すＳＲＡＭメモリセルでは、ゲルマニウムのエピタキシャル成長のために４個のシードウィンドウが設けられている。２個のウィンドウ４６は、単結晶シリコン４９に達するように開口されており、他の２個のウィンドウ５８は、ゲート５４に達するように開口されている。誘電体層５９は、ＳｉＯ２、ＳｉＮ、またはその他の好適な誘電体であり得、約１０ｎｍから５００ｎｍの間の厚さを有している。
【００１７】
図８は、ＲＴＡプロセス（ステップ２４）、およびステップ２２において形成されたゲルマニウム４４を封入する誘電体層２２の除去後の上記基板を説明する図である。ゲルマニウムＬＰＥプロセス（ステップ２４）の過程では、単結晶シリコンと接触しているゲルマニウム膜上にて単結晶ゲルマニウム４４ａが成長する一方、ゲート５４と接触しているゲルマニウム膜上にて多結晶ゲルマニウム４４ｂが形成される。シリコン素子のゲート物質は、ポリシリコン、ポリシリコンゲルマニウム、またはその他の金属であり得る。ＬＰＥにより形成されたポリゲルマニウム膜は、局所配線のために用いられる。上記配線の抵抗を低減させるためには、局所配線のために用いる上記ゲルマニウム膜への適切なドーピング、例えば、ｎ型の添加剤（例えばリン、またはヒ素）のドーピングが必要である。
【００１８】
図９は、ゲルマニウムゲート誘電体として用いる絶縁体層６０の形成、該ゲート誘電体においてウィンドウ６１をウィンドウ５８と揃った位置に開口するためのエッチング、およびゲルマニウムゲート物質の成膜の後の構造を示す図である。ウィンドウ６１は、プルアップトランジスタゲート６２（すなわちゲルマニウムＰＭＯＳ）、およびプルダウントランジスタゲート５４（すなわちシリコンＮＭＯＳ）間の電気的接続のために、上記ゲート誘電体中に開口される。
【００１９】
図１０は、ゲルマニウムトランジスタのゲート６２の形成および規定後の、ほとんど完成したＳｉ−Ｇｅ立体構造ＳＲＡＭセルを説明する図である。このＳＲＡＭセルの例において用いられる局所配線は、（１）ゲルマニウムＰＭＯＳゲート、（２）シリコンＮＭＯＳゲート、（３）ゲルマニウムＰＭＯＳソース／ドレイン、および（４）シリコンＮＭＯＳソース／ドレインを接続する。ＭＯＳトランジスタの構造において共通しているように、ＮＭＯＳのゲートおよびソース／ドレインはｎ型ドーピングされており、一方、ＰＭＯＳのゲートおよびソース／ドレインはｐ型ドーピングされている。ＮＭＯＳのゲート／ソース／ドレインがｎ型ドーピングされており、ＰＭＯＳのゲート／ソース／ドレインがｐ型ドーピングされている場合、このＳＰＡＭセルの例における局所配線は、接触上の問題を有し得る。そこで、上記接触上の問題を防ぎ、上記局所配線におけるより低い抵抗値を提供するため、該局所配線はｎ型ドーピングされている。この場合、ｎ型ドーピングされた上記ゲルマニウム局所配線、およびｐ型ドーピングされた上記ゲルマニウムＰＭＯＳソース／ドレインの間の接続接点において、ＰＮ接合の形成が生じる。上記ＰＮ接合の形成を防ぐため、上記ゲルマニウム局所配線上、および上記ゲルマニウムＰＭＯＳソース／ドレイン領域上に、ＧｅＭｘの層が設けられる。Ｍは、例えばＴｉ、Ｃｏ、またはＮｉのような金属を示し、ｘは、０．３から３の間の値である。上記ＧｅＭｘの形成は、シリコンＶＬＳＩ技術において一般的に用いられる自己整合的シリサイドプロセスに類似している。
【００２０】
上記ゲルマニウムＰＭＯＳゲートでは、ゲルマニウムトランジスタのゲート物質は、ポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、または、例えば、ＴｉＮ、ＴａＮ、Ｗ、もしくはＮｉＳｉのような金属であり得る。上記ゲルマニウムＰＭＯＳゲート物質が金属の場合、上記シリコンＮＭＯＳゲート／ソース／ドレイン、上記ｎ型ゲルマニウム配線、および上記ゲルマニウムＰＭＯＳ金属ゲート間の接触上の問題は存在しない。上記ゲルマニウムＰＭＯＳゲート物質がポリシリコン、ポリシリコンゲルマニウム、またはポリゲルマニウムである場合、埋め込みチャンネル型ゲルマニウムＰＭＯＳが、上記ＳＲＡＭセルにおいて使用される必要があり得る。埋め込みチャンネル型ゲルマニウムＰＭＯＳの場合、該ゲルマニウムＰＭＯＳのゲートはｎ型ドーピングされている。したがって、上記ｎ型ゲルマニウム局所配線、上記ｎ型ゲルマニウムＰＭＯＳゲート、および上記シリコンＮＭＯＳゲート／ソース／ドレインの間の接触抵抗の低さが保証される。
【００２１】
誘電体の成膜、および上記基板の製造を完了させるための最新の配線工程におけるシリコンＩＣプロセス技術を用いた金属処理後に、本発明に係る方法によって製造されるべき構造が完成される。
【００２２】
図１１は、本発明に係る方法により製造されるべきシリコン−ゲルマニウムＣＭＯＳ  ＳＲＡＭセルの概略的な説明図である。最新のＩＣプロセスに従って、上記ＳＲＡＭセルの、ワード線（ＷＬ：Ｗｏｒｄ  ｌｉｎｅ）、ビット線、Ｖｄｄ、およびアース、ならびに周辺回路が構築される。
【００２３】
以上のように、シリコン−ゲルマニウム立体構造ＣＭＯＳ上の局所配線の製造方法は、シリコン基板上にアクティブなシリコンＣＭＯＳ素子を製造する工程を包含する。絶縁体層が、上記シリコン基板上に形成される。そして、シードウィンドウが、上記絶縁体層を貫き、上記シリコン基板、およびシリコンＣＭＯＳ素子ゲートに達するように開口される。ゲルマニウム薄膜が、上記絶縁体層上に形成され、ウィンドウを充填し、該ゲルマニウム薄膜と上記シリコン素子との間の接点を形成する。上記ゲルマニウム薄膜は、誘電物質中に封入される。上記ゲルマニウムを流動化させるために十分な温度である一方、他の層は固体状態に維持することができる温度にて、上記基板が加熱される。上記ゲルマニウムを単結晶ゲルマニウムおよび多結晶ゲルマニウムとして結晶させるために上記基板が冷却される。上記多結晶ゲルマニウムは、局所配線を提供する。ゲルマニウムＣＭＯＳ素子が上記単結晶ゲルマニウム薄膜上に製造され得る。
【００２４】
図面および明細書に示したとおり、本発明を実施するための最良の形態のすべての工程が既に記述された。付加的な工程は必要ではなく、また、本発明を実施する際には、間に挟まる工程または層なしに、記載された様々な層を形成し得る。
【００２５】
したがって、単結晶ゲルマニウム層、および多結晶ゲルマニウム層の形成を容易にするために、シリコンＣＭＯＳ素子中にシードウィンドウを提供することにより、シリコン−ゲルマニウム立体構造ＣＭＯＳ上に局所配線を製造する方法は既に開示された。請求項に規定された本発明の範囲で、さらなる変更や修正がなされ得ることを、当業者は容易に理解する。
【産業上の利用可能性】
【００２６】
本発明を用いれば、立体構造ＣＭＯＳ素子の集積度を向上させることができるので、本発明は集積回路分野において有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る方法を示すブロック図である。
【図２】本発明に係る方法において用いられる、ゲルマニウム液相エピタキシーの基本的な構造を表す図である。
【図３】本発明の一実施例に係る６トランジスタのＳＲＡＭセルの概略的な説明図である。
【図４】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図５】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図６】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図７】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図８】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図９】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図１０】本発明の一実施例に係るＳｉ−ＧｅＳＲＡＭセルの製造過程の一つの段階を示す説明図である。
【図１１】本発明の一実施例に係る完成した６トランジスタＳｉ−Ｇｅ立体構造ＳＲＡＭセルの構造を示す概略的な説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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