(57)【要約】【課題】磁束量子を情報担体とする単一磁束量子回路に基づくシグマデルタ変調回路またはデルタ変調回路において、ビット精度向上のための、積分リークのない積分回路、さらに熱雑音および量子化雑音の低減方法を提供する。【解決手段】ジョセフソン接合とインダクタで積分回路を構成し、積分リークを低減し、複数の変調器を並べ出力を加算することで互いに無相関な熱雑音のビット精度に与える影響を低減する。さらに積分回路のジョセフソン接合へ供給するＳＦＱパルスの密度または位相を変えることで、各変調器の出力間での量子化雑音の相関性を無くし、ビット精度の向上を図る。【選択図】図３
2007329797.tif 000002
【特許請求の範囲】
【請求項１】
一端が接地された二つのジョセフソン接合を直列に接続した接合対と、
該接合対のジョセフソン接合の接続点に一端が接続された第１のインダクタと、
該第１のインダクタの他端に接続され、一端が接地されたジョセフソン接合と、
前記第１のインダクタと磁場結合した第２のインダクタと、
を備え、
前記第２のインダクタにアナログ入力電流を加え、前記接合対の他端に第１の単一磁束量子クロック信号を入力し、前記第１のインダクタとジョセフソン接合点に前記第１の単一磁束量子クロック信号の周期より長い周期を持つ第２の単一磁束量子クロック信号を入力するとともに、前記接合対のジョセフソン接合の接続点の電圧信号を単一磁束量子信号として出力することを特徴とする単一磁束量子変調回路。
【請求項２】
一端が接地された二つのジョセフソン接合を直列に接続した第１の接合対と、
一端が接地された二つのジョセフソン接合を直列に接続した第２の接合対と、
前記第１の接合対のジョセフソン接合の接続点に一端が接続された第１のインダクタと、
該第１のインダクタの他端に接続され、一端が接地されたジョセフソン接合と、
前記第１のインダクタと磁場結合した第２のインダクタと、
を備え、
前記第２のインダクタにアナログ入力電流を加え、前記第１の接合対の他端と前記第２の接合対の他端を第３のインダクタで接続するとともに前記第２の接合対のジョセフソン接合の接続点に第１の単一磁束量子クロック信号を入力し、前記第１のインダクタとジョセフソン接合点に前記第１の単一磁束量子クロック信号の周期より長い周期を持つ第２の単一磁束量子クロック信号を入力するとともに、前記第１の接合対のジョセフソン接合の接続点の電圧信号を単一磁束量子信号として出力することを特徴とする単一磁束量子変調回路。
【請求項３】
前記第２のインダクタの両端に抵抗を接続した請求項１記載の単一磁束量子変調回路。
【請求項４】
前記第２のインダクタの両端に抵抗を接続した請求項２記載の単一磁束量子変調回路。
【請求項５】
前記第２の単一磁束量子クロック信号が、前記第１の単一磁束量子クロック信号をカウンタ回路に通して生成される請求項１記載の単一磁束量子変調回路。
【請求項６】
前記第２の単一磁束量子クロック信号が、前記第１の単一磁束量子クロック信号をカウンタ回路に通して生成される請求項２記載の単一磁束量子変調回路。
【請求項７】
前記第２の単一磁束量子クロック信号が、前記第１の単一磁束量子クロック信号をカウンタ回路に通して生成される請求項３記載の単一磁束量子変調回路。
【請求項８】
前記第２の単一磁束量子クロック信号が、前記第１の単一磁束量子クロック信号をカウンタ回路に通して生成される請求項４記載の単一磁束量子変調回路。
【請求項９】
前記第２のインダクタの両端に抵抗を接続するとともに、前記第２の単一磁束量子クロック信号が、前記第１の単一磁束量子クロック信号をトグル型フリップフロップ回路に通して生成される請求項１記載の単一磁束量子変調回路。
【請求項１０】
一端が接地された二つのジョセフソン接合を直列に接続した接合対と、
該接合対のジョセフソン接合の接続点に一端が接続された第１のインダクタと、
該第１のインダクタの他端に接続され、一端が接地されたジョセフソン接合と、
前記第１のインダクタと磁場結合した第２のインダクタと、
を備え、
前記第２のインダクタにアナログ入力電流を加え、前記接合対の他端に第１の単一磁束量子クロック信号を入力し、前記第１のインダクタとジョセフソン接合点に前記第１の単一磁束量子クロック信号の周期より長い周期を持つ第２の単一磁束量子クロック信号を入力するとともに、前記接合対のジョセフソン接合の接続点の電圧信号を単一磁束量子信号として出力する単一磁束量子変調回路を単位回路として、複数個の単一磁束量子変調回路の前記第２のインダクタを直列に接続しインダクタ連鎖を構成することで、
一つのアナログ入力電流を  前記複数個の単一磁束量子変調回路の第２のインダクタにすべて流すものであり、
前記複数の単一磁束量子変調回路の前記接合対の他端に入力される第１の単一磁束量子クロック信号は、一つの単一磁束量子クロック信号を分配して入力されるものであり、周期および位相が一致するものであり、
前記複数個の単一磁束量子変調回路の前記第１のインダクタとジョセフソン接合点に前入力される第２の単一磁束量子クロック信号は、前記第１の単一磁束量子クロック信号を分周し、前記第１の単一磁束量子クロック信号の周期より長い周期を持ち、かつそれぞれの周期の長さ、位相が異なるものであり、
前記複数個の単一磁束量子変調回路の前記接合対のジョセフソン接合の接続点の電圧信号は加算して出力されるものである、
ことを特徴とする単一磁束量子変調回路。
【請求項１１】
前記第２のインダクタの両端に抵抗を接続した請求項１０記載の単一磁束量子変調回路。
【請求項１２】
前記インダクタ連鎖の始端にと終端に抵抗を並列接続した請求項１０記載の単一磁束量子変調回路。
【請求項１３】
一端が接地された二つのジョセフソン接合を直列に接続した接合対と、
該接合対のジョセフソン接合の接続点に一端が接続された第１のインダクタと、
該第１のインダクタの他端に接続され、一端が接地されたジョセフソン接合と、
前記第１のインダクタと磁場結合した第２のインダクタと、
を備え、
前記第２のインダクタに並列に抵抗を接続するとともに、前記第２のインダクタにアナログ入力電流を加え、前記接合対の他端に第１の単一磁束量子クロック信号を入力し、前記第１のインダクタとジョセフソン接合点に前記第１の単一磁束量子クロック信号の周期より長い周期を持つ第２の単一磁束量子クロック信号を入力するとともに、前記接合対のジョセフソン接合の接続点の電圧信号を単一磁束量子信号として出力する単一磁束量子変調回路を単位として二つの単一磁束量子変調回路の前記第２のインダクタを直列に接続したインダクタ対を構成することで、一つのアナログ入力電流を前記二つの単一磁束量子変調回路の第２のインダクタにすべて流すものであり、
前記二つの単一磁束量子変調回路の前記接合対の他端に入力される第１の単一磁束量子クロック信号は、一つの単一磁束量子クロック信号を分配して入力されるものであり、周期および位相が一致するものであり、
前記二つの単一磁束量子変調回路の前記第１のインダクタとジョセフソン接合の接続点に入力される前記第２の単一磁束量子クロック信号は、前記１つの単一磁束量子クロック信号をトグル型フリップフロップ回路に通して生成されるものであり、一方の前記単一磁束量子変調回路の第２の単一磁束量子クロック信号には前記トグルフリップフロップの出力を、他方の前記単一磁束量子変調回路の第２の単一磁束量子クロック信号には前記トグルフリップフロップの反転出力を入力するものであり、
前記二つの単一磁束量子変調回路の前記接合対のジョセフソン接合の接続点の電圧信号は加算して出力されるものである、
ことを特徴とする単一磁束量子変調回路。
【請求項１４】
一端が接地された二つのジョセフソン接合を直列に接続した接合対と、
該接合対のジョセフソン接合の接続点に一端が接続された第１のインダクタと、
該第１のインダクタの他端に接続され、一端が接地されたジョセフソン接合と、
前記第１のインダクタと磁場結合した第２のインダクタと、
を備え、
前記第２のインダクタにアナログ入力電流を加え、前記接合対の他端に第１の単一磁束量子クロック信号を入力し、前記第１のインダクタとジョセフソン接合点に前記第１の単一磁束量子クロック信号の周期より長い周期を持つ第２の単一磁束量子クロック信号を入力するとともに、前記接合対のジョセフソン接合の接続点の電圧信号を単一磁束量子信号として出力する単一磁束量子変調回路を単位として二つの単一磁束量子変調回路の前記第２のインダクタを直列に接続しインダクタ対を構成することで、一つのアナログ入力電流を前記二つの単一磁束量子変調回路の第２のインダクタにすべて流すものであり、
前記二つの単一磁束量子変調回路の前記接合対の他端に入力される第１の単一磁束量子クロック信号は、一つの単一磁束量子クロック信号を分配して入力されるものであり、周期および位相が一致するものであり、
前記二つの単一磁束量子変調回路の前記第１のインダクタとジョセフソン接合の接続点に入力される前記第２の単一磁束量子クロック信号は、前記１つの単一磁束量子クロック信号をトグル型フリップフロップ回路に通して生成されるものであり、一方の前記単一磁束量子変調回路の第２の単一磁束量子クロック信号には前記トグルフリップフロップの出力を、他方の前記単一磁束量子変調回路の第２の単一磁束量子クロック信号には前記トグルフリップフロップの反転出力を入力するものであり、
前記二つの単一磁束量子変調回路の前記接合対のジョセフソン接合の接続点の電圧信号は加算して出力されるものである、単一磁束量子変調回路を大単位の単一磁束量子変調回路として、
２つの大単位の単一磁束量子変調回路の前記インダクタ対を直列に接続し、一つのアナログ入力電流を前記２つの大単位の単一磁束量子変調回路のインダクタ対にすべて流すものであり、かつその電流の向きは２つの大単位単一磁束量子回路に
おいて互いに反対とするものであり、
前記二つの大単位の単一磁束量子変調回路の直列接続された２つの前記インダクタ対の両端に抵抗を接続するとともに、
前記二つの大単位の単一磁束量子変調回路に入力されるそれぞれの一つの単一磁束量子クロック信号は、ある一つの単一磁束量子クロック信号を分配して入力されるものであり、周期および位相が一致するものであり、
前記二つの大単位の単一磁束量子変調回路のうち、一方の大単位の単一磁束量子変調回路の加算された出力から、他方の大単位の単一磁束量子変調回路の加算された出力を減算して出力される、
ことを特徴とする単一磁束量子変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は単一磁束量子回路に関わり、アナログ信号をデジタル信号に変換するシグマデルタ変調またはデルタ変調の実現方法に関わる。
【背景技術】
【０００２】
単一磁束量子（Φ０＝ｈ／２ｅ＝２．０７×１０−１５Ｗｅｂｅｒ）を情報担体とする単一磁束量子（ＳＦＱ：Single Flux Quantum）回路は、数１０ギガヘルツ（１０９Ｈｚ）以上の超高速動作と、ゲートあたり数マイクロワット（μＷ）以下の低消費電力特性を特徴とする超電導回路である。アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、１巻１号（１９９１年）１頁（非特許文献１）に示される原理に基づいて、これまで種々の論理ゲートが開発され、これらを組み合わせた実用回路の開発が広く進められている。
【０００３】
ＳＦＱ回路の応用として、アナログ／デジタル（Ａ／Ｄ：Analog/Digital）変換器がある。ＳＦＱ回路の特長である高速性を活かすため、変換方式はオーバーサンプリング方式がとられる。帯域より十分高い周波数、少数ビット精度でアナログ信号をサンプリング／量子化し（オーバーサンプリング）、次に量子化データ信号をデシメーションフィルタにて信号処理することで、必要な周波数帯域において高精度なデジタル信号を得る。量子化の際、発生する量子化雑音はサンプリング周波数の半分の帯域まで拡散し、かつサンプリング周波数に依存しない。したがって、入力信号の周波数帯域内の雑音は、サンプリング周波数が高いほど、低下させることができる。このため、入力信号の周波数帯域に対するサンプリング周波数の比（オーバーサンプリング比）を向上させることで、変換精度を上昇することが可能となる。たとえば、オーバーサンプリング比を２倍向上させることで、ビット精度は、０．５ビット上昇する。
【０００４】
ＳＦＱ回路に基づくオーバーサンプリング方式について、シグマデルタ型変調が米国特許５１４０３２４号明細書（特許文献１）およびアイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、３巻（１９９３年）２７３２頁（非特許文献２）に開示されている。また、デルタ型変調がアイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、５巻（１９９５年）２２６０頁（非特許文献３）に開示されている。これらの論文にそって、従来のシグマデルタ変調回路とデルタ変調回路の動作原理を説明する。
【０００５】
図１（Ａ）はシグマデルタ変調器、（Ｂ）はデルタ変調器、のそれぞれの原理構成をブロックで示す図である。
【０００６】
シグマデルタ変調器１００は、加算回路１０１、積分回路１０２、比較回路１０３および１ビットＤ／Ａ変換回路１０４で構成される。まず、アナログ信号１１１は積分回路１０２で積分された後、比較回路１０３に入力される。そこで、閾値と比較され、その結果は“１”と“０”のデジタルな量子化データ信号１１２として出力される。また、比較結果はＤ／Ａ変換回路１０４でアナログ信号に変換され、加算回路１０１にて積分回路１０２の入力側にフィードバックされる。比較回路１０３から得られる量子化データ信号出力は、入力信号１１１の信号レベルに比例した密度の“１”を出力する。変調器の後段に設置するデジタルフィルタでこの密度を計算することで、入力信号を反映したデジタル信号を得る。
【０００７】
一方、デルタ変調器では、比較回路１０３の前段に積分回路を備えていないので、アナログ信号１１１に対しては積分動作が行われず、比較回路１０３からのフィードバック信号のみが積分回路１０２で積分される。このため、比較回路１０３から出力されるデジタル信号は、アナログ信号１１１の変化分のみを反映する。出力信号からアナログ信号を反映させたデジタル信号を復元するために変調器とデジタルフィルタの間にデジタル積分器１０５が必要となる。
【０００８】
これらの方式の特徴は、Ａ／Ｄ変換の過程で発生する量子化雑音の周波数分布を信号帯域より高い領域に移動させることで信号帯域内の量子化雑音を低減することである。この雑音の周波数分布を変化させる方法をノイズシェーピングという。このノイズシェーピングを用いることで、オーバーサンプリングにおけるビット精度をさらに効率的に向上させることができる。たとえば、オーバーサンプリング比を二倍向上させることで、ノイズシェーピングの効果でビット精度は１．０ビット上昇する。先述のオーバーサンプリングの効果を合わせると、ビット精度の上昇は１．５ビットとなる。このため、変調器を数１０ＧＨｚという高速動作が可能なＳＦＱ回路で構成することで、半導体回路で変調回路を構成した場合と比較して１０〜１００倍のオーバーサンプリング比を得、飛躍的なビット精度の向上が期待できる。
【０００９】
図２（Ａ）はＳＦＱ回路に基づくシグマデルタ変調器２００の等価回路の一例を示す図である。回路は、積分抵抗２０１と積分インダクタ２０２で構成した積分回路２０３、２つのジョセフソン接合２０４および２０５で構成したコンパレータ回路２０６で構成される。入力されたアナログ信号２１０はまず積分回路２０３にて積分され、その結果は積分インダクタ２０２に流れる周回電流２１１として現れる。この周回電流２１１はコンパレータ回路２０６に入力され、サンプリング信号となるＳＦＱクロック信号２１２の入力によりコンパレータ回路２０６固有の閾値と比較されその結果がＳＦＱデータ信号２１３として出力される。その結果は、コンパレータ回路２０６の働きにより積分回路２０３にフィードバックされる。なお、積分回路２０３には、アナログ信号２１０の他にオフセット電流源２０７より、オフセット電流が入力される。
【００１０】
ここで、コンパレータ回路２０６の動作を説明する。被比較電流となる積分回路２０３の周回電流２１１は、ジョセフソン接合２０４とジョセフソン接合２０５に分かれて流れる。この状態でＳＦＱクロック信号２１２をコンパレータ回路２０６に入力すると、ジョセフソン接合２０４および接合２０５にＳＦＱクロック信号に伴う新たな周回電流２１４が流れる。ジョセフソン接合２０５には積分回路２０３からの周回電流２１１とＳＦＱクロック信号２１２による周回電流２１４が同方向に、一方ジョセフソン接合２０４には、お互いに逆方向に流れる。
【００１１】
積分回路２０３の周回電流２１１がコンパレータ回路２０６の閾値を越える場合、ジョセフソン接合２０５に流れるＳＦＱクロック信号２１２に伴う周回電流２１４と積分回路２０３の周回電流２１１の合計値は、ジョセフソン接合２０５の臨界電流値を越える。このため、ジョセフソン接合２０５が数ｐｓの間、電圧状態となり、コンパレータ回路２０６の出力端には数ｐｓの電圧パルスが生じ、１個のＳＦＱが量子化データ信号２１３としてシグマデルタ変調器２００から出力される。これはデジタル信号“１”が出力されたことを意味する。このジョセフソン接合に関する一連の動作を今後は、ジョセフソン接合が“スイッチ”すると表現する。また、ジョセフソン接合２０５がスイッチしたことにより、積分回路２０３側にもＳＦＱ１個に相当する周回電流が、元から流れていた積分回路の周回電流２１１とは逆方向に流れる。これは、コンパレータ回路２０６から積分回路２０３側にＳＦＱ１個に相当する周回電流をフィードバックしたことを意味する。
【００１２】
一方、積分回路２０３の周回電流２１１がコンパレータ回路２０６の閾値を越えない場合、今度はジョセフソン接合２０４に流れるＳＦＱクロック信号２１２に伴う周回電流２１４と積分回路２０３の周回電流２１１の合計値が、ジョセフソン接合２０４の臨界電流値を越える。このため、今度はジョセフソン接合２０４がスイッチし、コンパレータ回路２０６の出力端には電圧パルスが生じず、コンパレータ回路２０６からはＳＦＱが出力されない。これはシグマデルタ変調器２００からデジタル信号“０”が量子化データ信号２１３として出力されたことを意味する。またこの場合は、コンパレータ回路２０６から積分回路２０３へのフィードバックも生じない。以上の動作原理により、シグマデルタ変調に必要な積分、比較、フードバックを実現する。
【００１３】
積分回路２０３には、アナログ信号２１０の他にオフセット電流源２０７より、オフセット電流が入力される。一般的に、この電流はアナログ信号２１０の入力フルスケールの５０％に設定され、アナログ信号２１０の無信号入力時のコンパレータの動作を制御する。具体的には、アナログ信号２１０の無信号時に、サンプリングクロック信号（ＳＦＱクロック信号２１２）の入力に応じて、“１”と“０”を交互に出力する状態を作り出し、変調器から出力されるデジタルデータ信号における“１”の密度を５０％にする。
【００１４】
デルタ変調も上述のシグマデルタ変調とほぼ同様の原理で説明できる。図２（Ｂ）はＳＦＱ回路に基づくデルタ変調器２２０の等価回路の一例を示す図である。回路は図２（Ａ）のシグマデルタ変調とほぼ同様である。異なるのは、アナログ信号２１０が積分回路２０３に直接入力されるのではなく、積分回路２０３の積分インダクタ２０２との磁場結合を介した入力インダクタ２０８から入力される点である。アナログ信号２１０に対しては積分動作が行われず、コンパレータ回路２０６からのフィードバック信号のみが積分される。このため、コンパレータ２０６から出力されるＳＦＱ量子化データ信号２１３は、アナログ信号の変化分のみを反映する。出力信号からアナログ信号を反映させたデジタル信号を復元するために変調器の出力側にデジタル積分器が必要となる。
【００１５】
ＳＦＱ回路に基づくこれらの変調回路は、抵抗と一個または二個のインダクタおよびコンパレータ回路の構成に必要な二個または四個のジョセフソン接合で構成できるため回路の実現が非常に容易である。また、回路動作に必要なＳＦＱ信号はサンプリングクロック信号の１つであり、一般的にＳＦＱ回路で問題となる回路内における二つ以上のＳＦＱ信号間でのタイミング制約を受けない。このため、これらの変調回路は、原理上最も高速な動作が期待できる。
【００１６】
【特許文献１】米国特許５１４０３２４号明細書
【非特許文献１】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、１巻１号（１９９１年）１頁
【非特許文献２】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、３巻（１９９３年）２７３２頁
【非特許文献３】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、５巻（１９９５年）２２６０頁
【発明の開示】
【発明が解決しようとする課題】
【００１７】
半導体回路、ＳＦＱ回路であるに関わらずＡ／Ｄ変換器では、変換精度が重要視される。先に述べたように、シグマデルタ変調およびデルタ変調では、ノイズシェーピングを用いて、入力信号の周波数帯域に対するサンプリング周波数の比（オーバーサンプリング比）を上昇させることで、効率的な変換精度の向上を実現してきた。
【００１８】
しかし、ＳＦＱ回路で構成した変調器は、以下に示す２つの原因により実際に得られるビット精度は、理論値よりも低下する。
【００１９】
まず、第１の原因は、コンパレータ回路を構成するジョセフソン接合および積分回路を構成する抵抗で発生する熱雑音である。もともと、ジョセフソン接合には電圧状態における抵抗成分が存在する。さらに、ＳＦＱ回路ではジョセフソン接合がスイッチした場合、電圧状態を数ｐｓだけ維持させるためにシャント抵抗をジョセフソン接合に対して接続する。これらの抵抗成分をＲとすると、接合の両端に発生する熱雑音の電流振幅ｉの２乗平均は、式（１）で表される。
【００２０】
【数１】
2007329797.tif 000003
ここで、ＫＢはボルツマン定数、Ｔは温度、Ｂは雑音の帯域幅である。
積分回路の抵抗も同様である。ただし、ジョセフソン接合は、抵抗状態である期間つまり電圧状態の時間が数ｐｓでありかつ抵抗の大きさは、２−３Ωである。一方、積分抵抗は常に雑音を生成し、抵抗値は数ｍΩに設定されるためその雑音電流は大きい。
【００２１】
熱雑音を考慮した場合、変調器の積分回路および比較回路にて量子化雑音に熱雑音が重畳する形となるため、ビット精度が低下する。たとえば、量子化雑音と熱雑音が同じ電力であるとすると、ビット精度の低下分は１．０ビットである。
【００２２】
第２の原因は、積分抵抗と積分インダクタで構成される積分回路に存在する積分リークである。これは、式（２）で決定されるカットオフ周波数ｆＣより低い周波数の信号は積分できないということである。
【００２３】
【数２】
2007329797.tif 000004
ここで、Ｒは積分抵抗の抵抗値、Ｌは積分インダクタのインダクタンスである。インダクタと抵抗で構成される積分回路を用いた変調器では、このカットオフ周波数以下の量子化雑音を低減することができないため、実際に得られるビット精度は、変調器に理想的な積分回路を用いた場合に得られる理論値より低下する。たとえば、帯域が１０ＭＨｚにおいて、カットオフ周波数が１ＭＨｚの場合、ビット精度の低下はほとんどない。しかし、カットオフ周波数が１０ＭＨｚの場合、ビット精度は、１ビット低下する。
【００２４】
積分リークによるビット精度の低下を防ぐには、積分回路のカットオフ周波数を低減することが挙げられる。そのため、積分回路のインダクタンスの増加と同時に抵抗の低減が必要となる。しかし、それぞれの方法には以下の問題点があった。まずインダクタンスを増加させると、ビット精度低下の新たな原因となる。インダクタンスの増加に伴い比較回路から積分回路へフィードバックされる周回電流が低下し、これに合わせて量子化幅も低下する。このため、量子化雑音と比較して先述のジョセフソン接合で発生する熱雑音の電力値が相対的に大きくなる。結果として、熱雑音がビット精度に与える影響が大きくなり、ビット精度が低下する。
【００２５】
一方、抵抗値を低減した場合、変調器におけるアナログ信号の入力感度、オフセット電流の増大を招く。たとえば、ＳＦＱ回路に基づくシグマデルタ変調器の一般的な回路パラメータである、サンプリング周波数１０ＧＨｚ、インダクタ４０ｐＨ、抵抗が１ｍΩである場合、カットオフ周波数は、４ＭＨｚ、アナログ信号の入力フルスケール（振幅）で１０．３５ｍＡ、オフセット電流も１０．３５ｍＡとなる。カットオフ周波数をさげるため、抵抗値を１／１０にすると、入力電流およびオフセット電流は１００ｍＡを越えるため、入力感度は悪化する。超電導回路でＡ／Ｄ変換器を構成する以上、高いビット精度と高感度の両立は不可欠である。
【００２６】
また、上述のＳＦＱ回路に基づく変調器では、ビット精度を向上させるにはサンプリングクロックの周波数向上が必要であるが、ＳＦＱ回路の動作速度つまりジョセフソン接合の応答速度にも限界（現在の回路作製プロセスで約４０ＧＨｚ）が存在する。このため、周波数向上以外でビット精度を向上させる方法として、比較回路において閾値を複数にする方法、比較器を複数並べてインターリーブで駆動する方法が提案されている。
【００２７】
前者の方法では、積分回路の周回電流の大きさによりジョセフソン接合がスイッチする時刻が異なることを利用する。比較回路内で、ジョセフソン接合のスイッチする時刻の差違を検出し、１ビットより多い比較出力を得る。この方法においても、ジョセフソン接合の応答速度に限界があるため、ジョセフソン接合がスイッチする時刻の差違検出にも限界が存在する。現在のところ、４通りの時間判別つまり２ビット程度が現実的な値である。
【００２８】
後者の方法では、たとえば２つの比較回路を交互に駆動させることにより、個々の比較回路の動作周波数を上昇させることなく、積分回路に対しては２倍の周波数でフィードバックを行うことで、変調器全体ではサンプリング周波数を見かけ上２倍に向上させる。この方法によれば、従来回路に比較回路を１つ増やすだけで周波数を２倍、つまり、ビット精度を１．５倍に上昇できる。しかし積分回路では、２つの比較回路からのフィードバックをマージすることになる。結局、このマージする回路は２倍の周波数で動作する必要がある。この制約により、インターリーブ方式の変調方式は期待した程サンプリング周波数を向上させることはできない。結果として、上記２つの方法は、回路を構成する素子（ＳＦＱ回路ではジョセフソン接合）の応答速度の影響を受けることになる。
【課題を解決するための手段】
【００２９】
上記問題に対して、本発明では、まず従来のＳＦＱ変調器においてビット精度を低下させていた原因の一つである熱雑音を低減し、積分回路のリークがない積分回路を有する単一磁束量子変調回路を提案する。
【００３０】
すなわち、積分回路が積分リークを持つのは、積分回路が抵抗と積分インダクタで構成されていることによるものであることに着目し、本発明では積分回路をジョセフソン接合と積分インダクタとで構成する。抵抗をジョセフソン接合に変えることで、熱雑音のビット精度に与える影響を低減する効果も有する。アナログ入力信号は、積分インダクタと磁気的に結合している入力インダクタから積分回路に入力する。積分回路の出力はジョセフソン接合の接合対で構成したコンパレータに加え、積分回路の出力が閾値を超えたとき、コンパレータ回路から積分回路へフィードバックする。積分回路の出力が入力されるジョセフソン接合の接合対の位置から量子化データを得る。
【００３１】
アナログ信号は、入力インダクタを介して入力されるため、変調回路の動作は基本的にデルタ変調となる。そこで、入力インダクタの両端に抵抗を接続してアナログ信号を積分する積分回路を構成することで、シグマデルタ変調を実現する。
【００３２】
また、入力インダクタに入力したアナログ信号は、別の同様な単一磁束量子変調回路の入力インダクタに入力できる。したがって、複数の単一磁束変調回路をそれぞれの入力インダクタを直列接続することで、複数の単一磁束変調回路に１つのアナログ信号を同時に入力することが可能となる。複数の変調回路の出力を加算することで、各変調回路で発生する熱雑音および量子化雑音がビット精度の低下に与える影響を低減することができる
【発明の効果】
【００３３】
本発明によれば、磁束量子を情報担体とする単一磁束量子回路が積分リークを持たないので、これを基礎構成したシグマデルタ変調回路またはデルタ変調回路は、積分リーク、熱雑音および量子化雑音を低減することができ、ＳＦＱ回路の高速性を最大限に生かしつつビット精度の向上を実現できる。
【発明を実施するための最良の形態】
【００３４】
以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は実施例により限定されない。
【００３５】
（実施例１）
図３は本発明の基礎となる単一磁束量子変調回路３００の構成を示す図である。回路は、積分インダクタ３０２およびジョセフソン接合３０１で構成した積分回路３０３、積分回路３０３に接続されたジョセフソン接合３０４および３０５からなる接合対で構成したコンパレータ回路３０６、さらにアナログ信号３１０を入力する入力インダクタ３０８で構成される。積分インダクタ３０２と入力インダクタ３０８は磁場結合している。この回路は、アナログ信号３１０に対して積分動作は行わないため、デルタ変調を実行する。
【００３６】
図３に示す回路の特徴は、第一に、積分リークが発生しないことである。積分インダクタ３０２とジョセフソン接合３０１で構成した積分回路は、抵抗を含まないためである。第２に、熱雑音の低減である。積分回路内のジョセフソン接合３０１においても熱雑音は発生するが、抵抗の場合と比較して雑音に伴う電流は、数１０分の１に低減できる。第３に、アナログ信号の入力は積分インダクタに磁場結合させた入力インダクタを介して行うので感度の向上を図れるのみならず、入力アナログ信号を他の単一磁束量子変調回路３００に導入して再利用ができることである。
【００３７】
この単一磁束量子変調回路３００の詳細な動作について以下に説明する。コンパレータ回路３０６を構成する接合対は２つのジョセフソン接合３０４および３０５を直列に接続し、一端を接地して構成される。この２つの接合の接続点は、比較対象となる積分回路３０３からの周回電流３１１を入力し、同接続点から比較結果である量子化データ信号３１３を得る。コンパレータ回路３０６の閾値は、構成するジョセフソン接合３０４および３０５の臨界電流値により決定される。コンパレータ回路３０６の動作を説明するために、被比較電流がコンパレータ回路３０６の閾値より大きい場合を仮定する。接合対の他端よりサンプリング信号であるＳＦＱクロック信号３１２を入力すると、ジョセフソン接合３０５がスイッチして量子化信号が接続点からＳＦＱ一個が量子化データ信号３１３（デジタル真理値は“１”）として出力される。また、このスイッチにより、ＳＦＱ一個に相当する周回電流が積分回路３０３へフィードバックされる。
【００３８】
一方、被比較電流がコンパレータ回路３０６の閾値より小さい場合は、今度はＳＦＱクロック信号３１２の入力に対してジョセフソン接合３０４がスイッチし、ＳＦＱは出力されない。量子化データ信号としては、デジタル真理値は“０”である。。また積分回路へのフィードバック動作も行われない。
【００３９】
ここで、入力アナログ信号３１０が無信号時のコンパレータ回路３０６のオフセット動作を制御する方法について説明する。従来の変調回路では、積分抵抗にフルスケールの半分のオフセット電流を加え、デジタル信号に含まれる“１”の密度を５０％にしていた。
【００４０】
図３に示す回路では積分回路に抵抗を含まないため、従来の変調回路でオフセット電流を積分抵抗に流すのに代えて、ジョセフソン接合３０１にＳＦＱオフセット信号３１５を入力することでコンパレータ回路３０６を制御する。ＳＦＱサンプリングクロック信号３１２の半分の密度のＳＦＱパルス列をＳＦＱオフセット信号３１５として入力すると、無信号時のコンパレータは“１”の密度が５０％のデジタル信号を出力する。図３に示す回路を用いると、数１０ｍＡという大きなオフセット電流は不要になるため、電流がつくる漏れ磁場が回路に与える悪影響を低減することができる。また、ＳＦＱサンプリング信号３１２に対するＳＦＱオフセット信号３１５のＳＦＱパルスの密度は、無信号時のコンパレータ回路の出力の“１”の密度と一致する。このため、ＳＦＱサンプリング信号３１２に対するＳＦＱオフセット信号３１５のＳＦＱパルスの密度を変化させることで、コンパレータ回路３０６のオフセット動作を自由に変えることができる。ＳＦＱオフセット信号３１５は、ＳＦＱサンプリングクロック信号３１２をトグル型フリップフロップ等のカウンタ回路で分周することで容易に得られる。
【００４１】
（実施例２）
図４は、実施例１の図３に示した単一磁束量子変調回路３００を複数接続して、ビット精度を上げる構成例を示す図である。図４に示す回路は、図３で示した単一磁束変調回路３００を単位回路とする回路３００１，３００２，---，３００Ｎ−１，３００Ｎを備え、各々の入力インダクタ３０８を直列に接続して構成される。まず、ＳＦＱクロック信号４１２は、スプリッタ回路４０１２で複製され、複製されたＳＦＱクロック信号の一つが、スプリッタ回路４０１１にて複製され単一磁束量子変調回路３００１，３００２へＳＦＱクロック信号３１２１，３１２２として供給される。スプリッタ回路４０１２で複製された他のＳＦＱクロック信号が、同様にして、後段の各変調回路へのＳＦＱクロック信号を供給し、最後に、スプリッタ回路４０１Ｍで複製されたＳＦＱクロック信号が、スプリッタ回路４０１Ｍ−１にて複製され、単一磁束量子変調回路３００Ｎ−１，３００ＮへＳＦＱクロック信号３１２Ｎ−１，３１２Ｎを供給する。この際、ＳＦＱクロック信号４１２の入力点から全ての変調回路へＳＦＱクロック信号を配分する配線長を同一にして、ＳＦＱパルスの位相を合わせる。
【００４２】
一方、各変調回路間でのＳＦＱオフセット信号３１５１，３１５２，---，３１５Ｎは、ＳＦＱサンプリング信号（ＳＦＱクロック信号）４１２とのＳＦＱ密度比をすべて５０％にしてもよいし、また必ずしも同じにする必要はない。また、ＳＦＱオフセット信号３１５１，３１５２，---，３１５ＮのＳＦＱパルスの位相を合わせる必要もない。ＳＦＱオフセット信号３１５１，３１５２，---，３１５ＮをＳＦＱクロック信号４１２を分周して供給するものとするときは、各変調回路内にカウンタ回路を設置して、それぞれで分周比を調節することもできる。
【００４３】
各変調回路からのデジタル出力３１３１，３１３２，---，３１３Ｎは、加算回路４０２に入力される。この加算回路４０２はＳＦＱ回路で構成しても良いし、各信号のデータレートを落としてから半導体回路に伝送し、そこで加算してもよい。加算回路４０２から量子化データ４１６が得られる。
【００４４】
この複数の直列接続された単一磁束変調回路３００１，３００２，---，３００Ｎ−１，３００Ｎの動作について説明する。第１段の単一磁束変調回路３００１の入力端子から入力されたアナログ信号４１０は、各変調回路のアナログ入力信号３１０１，３１０２，---，３１０Ｎとなり、各変調回路でインダクタ３０８を介して積分回路のインダクタ３０２に誘導される。各変調回路は、単一磁束変調回路の上述した動作に基づいて、コンパレータ回路３０６からデジタル出力３１３１，３１３２，---，３１３Ｎを出力する。各変調回路からの出力信号には、入力されたデジタル信号を反映したデジタル信号が含まれている。また各変調回路に入力されるアナログ信号は、同じである。よって、Ｎ個の加算によりその出力信号４１６の電力レベルは一つの単一磁束変調回路から得られる出力信号のＮ２倍となる。一方、各変調回路で発生する熱雑音は白色雑音と見なしてよく、変調回路間での相関性はない。よって、熱雑音のＮ個の加算による雑音電力は、一つの単一磁束変調回路の雑音電力のＮ倍となる。結果として、変調回路からの出力をＮ個加算した場合のビット精度の向上Δは、式（３）で表される。
【００４５】
【数３】
2007329797.tif 000005
一方、各変調回路で発生する量子化雑音は、アナログ信号の瞬時値に依存するため、各変調器間で相関が生じる。よって、同じアナログ信号を入力された変調回路の出力をそのまま加算した場合、量子化雑音の電力レベルもＮ２倍となり、ビット精度は向上しない。しかし、図４に示す回路では、各変調回路に加えられるＳＦＱオフセット信号３１５１，３１５２，---，３１５Ｎのパルス密度を変えることで、コンパレータの無信号時の動作条件を変えることができる。このため、ＳＦＱオフセット信号３１５のパルス密度の異なる変調器間では、同じアナログ信号の入力について量子化雑音の相関性を低減することができる。このため、ＳＦＱオフセット信号３１５のパルス密度または位相を、お互いに変えた変調回路からの出力を加算することで、量子化雑音に関する電力をＮ倍とすることができる。結果として、変調回路からの出力をＮ個加算した場合のビット精度の向上は、式（３）と同様となる。
【００４６】
（実施例３）
図５は、実施例１の図３で説明した本発明の単一磁束量子変調回路をシグマデルタ変調器へ発展させた構成を示す図である。図５に示す回路は、実施例１の単一磁束量子変調回路３００の入力インダクタの両端にアナログ信号積分用抵抗５０１を接続して構成される。以下に回路動作を説明する。
【００４７】
アナログ信号３１０は入力インダクタ３０８およびアナログ信号積分用抵抗５０１で構成したアナログ信号積分回路で積分され、積分結果は入力インダクタを流れる周回電流５１０に反映される。この周回電流は入力インダクタ３０８と磁場結合している積分回路３０３の積分インダクタ３０２に誘導され、周回電流３１１としてコンパレータ回路３０６に入力される。図５に示す回路は、図３で示される単一磁束量子変調回路３００のデルタ変調動作に加え、アナログ入力信号３１０を入力インダクタ３０８と積分抵抗５０１で積分することでシグマデルタ変調動作を実現する。実施例１で示した回路では、ＳＦＱオフセット信号のＳＦＱパルス密度は５０％に設定した。この実施例では、カウンタ回路として１段のトグル型フリップフロップ回路５０４で構成した場合を示す。ＳＦＱクロック信号３１２をスプリッタ回路５０２で分岐させて、一方を変調回路３００のコンパレータ回路３０６へ入力し、残りの一方をトグル型フリップフロップ回路５０４で２分周し、パルス密度が５０％のＳＦＱオフセット信号３１５を積分回路３０３へ供給する。なおスプリッタ回路５０２、フリップフロップ回路５０４および積分回路３０３間のＳＦＱ信号のための配線には、ジョセフソン伝送線路５０３１，５０３２を用いた。
【００４８】
（ビット精度の評価）
次に、実施例３を用いた変調回路のビット精度を回路シミュレーションにより評価した。本発明における積分リークの低減効果を説明するため、従来技術で構成した変調器のノイズシェーピングと比較した。従来技術で構成した変調回路は図２（Ａ）に示したものと同一である。この回路を構成する積分回路は、インダクタと抵抗からなる。
【００４９】
回路シミュレーションでは、両回路ともにアナログ信号３１０として波高値はフルスケールの５０％、周波数は９．７ＭＨｚである正弦波を入力した。またサンプリングクロック信号の周波数は１０ＧＨｚに設定した。Ｎｂ系超電導体回路の動作温度４．２Ｋを想定し、回路内のすべての抵抗成分に、式（１）で電流の大きさを定義した熱雑音電流源付加した。コンパレータから出力されるデータＳＦＱ信号のスペクトラムを高速フーリエ変換にて得た。最後にスペクトラムにおけるアナログ信号電力と帯域内（１０ＭＨｚ）の雑音電力の比（ＳＮ比）を求め、さらに以下に示すＳＮ比とビット精度の関係式（４）により、ビット精度を評価した。
【００５０】
【数４】
2007329797.tif 000006
図６（Ａ）、（Ｂ）は、それぞれ、動作温度４．２Ｋにおける従来技術および本発明に基づく変調器の出力データ信号のスペクトラムを示す図である。双方ともに、１０ＭＨｚ以上の周波数領域では、ノイズ電力レベルが周波数とともに低下するノイズシェーピングが見られる。しかし、図６（Ａ）から分るように、従来技術では、カットオフ周波数４ＭＨｚ前後から、ノイズレベルが低下しなくなる。また、ノイズフロアも高い。一方、本発明では、図６（Ｂ）から分るように、１ＭＨｚ以下の低周波領域でもノイズシェーピングが見られる。
【００５１】
得られた周波数スペクトラムから、ますＳＮ比を求めた。動作温度４．２Ｋにおいて、従来技術ではＳＮ比が７１ｄＢであるのに対し、本発明ではＳＮ比が７８ｄＢとなった。これらの結果から、本発明を用いることで動作温度４．２Ｋでは７ｄＢのＳＮ比が向上することが明らかとなった。式（４）により、ビット精度に換算すると１．２ビットの精度改善が可能であることが示された。
【００５２】
（実施例４）
図７は、実施例２の図４で説明した本発明の単一磁束量子変調回路をシグマデルタ変調器へ発展させた構成を示す図である。図７に示す回路は、実施例２の単一磁束量子変調回路３００の入力インダクタの両端に積分抵抗５０１を接続して構成される。各入力インダクタと並列接続した積分抵抗により、各単一磁束量子変調回路内にアナログ信号用の積分回路が構成される。アナログ信号３１０はアナログ信号用の積分回路で積分され、積分結果は入力インダクタを流れる周回電流５１０に反映される。結果として、各単一磁束量子変調回路は、シグマデルタ変調回路を実行する。
【００５３】
また、図８は、積分抵抗を１つに省略した構成例を示す。実施例２の図４に示す直列接続した入力インダクタの始点と終点を１つの積分抵抗で並列接続することで、複数の入力インダクタと積分抵抗でアナログ信号用の積分回路を構成する。各入力インダクタに流れる周回電流５１０は、アナログ信号の積分値であるので、実施例３と同様に、各単一磁束量子変調回路は、シグマデルタ変調を実行する
（実施例５）
図９は、単一磁束量子変調回路を高温超電導体（ＨＴＳ：High TC Superconductor）で構成することを前提として構成した回路を示す図である。図９に示す回路は、図３に示す単一磁束量子変調回路３００と同じ機能を果たすものであるが、ＨＴＳに適した回路構成とするため、図３で示した回路構成を一部変更した。まず、コンパレータ７０６にはＨＴＳＳＦＱ回路に適した４接合型コンパレータを用いた。コンパレータからのＳＦＱデータ信号は、ジョセフソン伝送線路を伝播して出力される。ここで、７０３，７０４はジョセフソン接合であり、ジョセフソン接合の接合対を構成している。また、７２１，７２２もジョセフソン接合であり、ジョセフソン接合の接合対を構成している。この二つのジョセフソン接合の接合対をインダクタ７３１、７３２を介して並列に接続し、４接合型コンパレータ７０６を構成した。７０７１，７０７２，７０７３はジョセフソン伝送線路である。７１２はＳＦＱクロック信号（サンプリングＳＦＱ信号）、７１３は出力である量子化データ信号、７１５はＳＦＱオフセット信号である。３１０はアナログ入力信号である。
【００５４】
図１０（Ａ）は、図９に示す等価回路をＨＴＳの作製プロセスを想定して構成した回路レイアウトを示す図、（Ｂ）はジョセフソン接合３０１に着目した構造をＡ−Ａの位置で矢印方向に見た断面図、（Ｃ）は入力インダクタ３０８と積分インダクタ３０２に着目した構造をＢ−Ｂの位置で矢印方向に見た断面図である。
【００５５】
図１０（Ｂ）に示すように、回路は、基板８００上に形成される１層のグランドプレーン８０１と２層の超電導層（ベース電極８０３、カウンタ電極８０２）および必要な層間絶縁８０４，８０５とで構成される。ジョセフソン接合３０１は、ベース電極８０３にカウンタ電極８０２が乗り上げる段差の部分（ランプエッジ）で構成される。ジョセフソン接合の臨界電流値は、カウンタ電極８０２の線幅で決定される。ジョセフソン接合３０１の一端の接地はグランドプレーン８０１とベース電極８０３との間に形成した段差にベース電極８０３が乗り上げる形の斜面部分の面積を十分に大きくとったコンタクトホール８０６により行う。なお、図１０に示すレイアウトでは表れないが、ベース電極８０３に乗り上げるカウンタ電極８０２の線幅を流れる電流より充分大きくとることで、ベース電極８０３とカウンタ電極８０２間のコンタクトを形成することができる。
【００５６】
図１０（Ｃ）に示すように、入力インダクタ３０８はブランドプレーン８０１層を一部分離して形成し、その上にカウンタ層３０２を形成することで積分インダクタ３０２を構成する。この構成により、入力インダクタ３０８と積分インダクタ３０２との磁場結合が実現できる。
【００５７】
なお、図９の回路には、抵抗が表れていないので、図１０では抵抗の構成については説明しなかったが、高温超電導体を扱うことに慣れている当業者には、必要となる抵抗の構成については、説明するまでも無く容易に実施できる。
【００５８】
回路動作はコンパレータ回路７０６の動作を除いて図３と同様である。以下にコンパレータ回路７０６の動作を説明する。ＳＦＱクロック信号７１２の入力で、コンパレータ回路７０６のジョセフソン接合７２２がスイッチする。このとき、ＳＦＱ１個がコンパレータ回路７０６内に取り込まれる。被比較電流である積分回路３０３の周回電流３１１がコンパレータ回路７０６の閾値より小さい場合は、ジョセフソン接合７０４はスイッチして出力端よりＳＦＱデータ信号７１３は出力されない。一方、被比較電流がコンパレータ回路７０６の閾値以上である場合は、ジョセフソン接合７０３がスイッチしてＳＦＱデータ信号７１３が出力される。実施例１と同様に、ＳＦＱクロック７１２信号の１周期分の期間内に、出力端よりＳＦＱが量子化データ信号として出力されない場合は、デジタルデータ“０”、ＳＦＱが出力された場合は、デジタルデータ“１”として定義される。
【００５９】
実施例５で説明した単一磁束量子変調回路は、デルタ変調を実行する。これを、シグマデルタ変調器として機能させたい場合は、実施例３で説明したように、入力インダクタに抵抗を並列接続し、図１１に示す回路を構成すればよい。
【００６０】
また、実施例５で説明した単一磁束量子変調回路は、実施例２で説明したように複数接続することができる。また、実施例４で説明した積分抵抗を入力インダクタに並列接続することで、シグマデルタ変調を実行させることも可能である。
【００６１】
（実施例６）
図３に示す本発明の実施例１の単一磁束量子変調回路を２個接続し、シグマデルタ変調回路を構成した実施例６を説明する。
【００６２】
図１２は、図５に示す単一磁束量子デルタ変調回路３００と積分抵抗５０１で構成される単一磁束量子シグマデルタ変調回路３００を２個用いて構成されるシグマデルタ変調回路９００の実施例を示す図である。各変調回路３００１，３００２の入力インダクタ３０８１，３０８２を直列に接続することで、同じアナログ信号９１０を同時に入力する。また、サンプリング信号となるＳＦＱクロック信号９１２は、スプリッタ回路９０２で分岐し、ジョセフソン伝送線路９０３４,９０３５を介して各変調回路へ同時に入力する。一方、スプリッタ回路９０２で分岐して得られるＳＦＱオフセット信号３１５をトグル型フリップフロップ回路９０４から得られる位相の１８０°異なったＳＦＱオフセット信号３１５１，３１５２に変換することで、２つの変調回路３００１，３００２へ供給されるＳＦＱオフセット信号を位相のずらされたものとした。このため、各変調回路で発生する量子化雑音の相関性を低減することができる。
【００６３】
各変調回路３００１，３００２から量子化データ信号３１３１および３１３２が出力信号として得られる。この出力信号には、入力されたアナログ信号９１０を反映したデジタル信号が含まれており、かつ２つの変調回路３００１および３００２に入力されるアナログ信号は同じである。よって、２個の加算によりその信号電力レベルは単一の変調回路の量子化データ信号と比較して４倍（＝２２倍）となる。一方、各変調回路で発生する熱雑音は白色雑音と見なしてよく、変調回路間での相関性はない。よって、熱雑音の２個の加算ではその雑音電力は単一の変調回路における量子化雑音電力の２倍となる。２つの変調回路からの出力を加算することで、信号電力対雑音電力比の向上は２倍（３ｄＢ）、ビット精度の向上は、式（３）より０．５ビットとなる。
【００６４】
（実施例７）
図３に示す本発明の実施例１の単一磁束量子変調回路を４個接続し、シグマデルタ変調回路を構成した実施例を説明する。
【００６５】
図１３は、実施例４で説明した図９の単一磁束量子シグマデルタ変調回路９００を２個用いて構成されるシグマデルタ変調回路を構成した例を示す図である。実施例４と同様に、それぞれの変調回路９００１と９００２の入力インダクタ３０８１−３０８４を直列に接続することで、各変調回路９００１，９００２へのアナログ信号１０１０を同時に入力する。ただし実施例４と異なり、アナログ信号に対応する周回電流３１１は変調回路９００１と９００２において向きが互いに反対に流れるように接続される。さらに実施例４と異なり、アナログ信号積分用の抵抗５０１が省略されその代わりに２つの変調回路９００１，９００２を跨ぐ形で積分抵抗１００６が接続される。これにより積分抵抗の個数を減少させることが可能となる。一方、サンプリング信号となるＳＦＱクロック信号１０１２は、スプリッタ回路１００２で分岐し、各変調回路９００１，９００２へ同時に入力する。
【００６６】
各変調回路９００１，９００２から出力信号として量子化データ信号３１３１、３１３２、３１３３および３１３４が得られる。この出力信号には、入力されたアナログ信号を反映したデジタル信号が含まれており、かつ４つの変調回路３００１および３００２に入力されるアナログ信号はその大きさは同じである。ここで、周回電流５１１の向きが同じ変調回路の出力同士つまり、３１３１と３１３２、または３１３３と３１３４をそれぞれ加算回路１００３１，１０３１２で加算する。両加算回路１００３１，１０３１２で得られた加算量子化データ信号１０１４１および１０１４２は、互いに反対方向のアナログ信号を反映した量子化データ信号を含んでいる。よって、この両加算量子化データ信号を減算回路１００４により減算、たとえば加算量子化データ信号１０１４１から１０１４２を減ずることで、最終的な量子化データ信号１０１５を得る。最終信号１０１５の信号電力レベルは単一の変調回路の量子化データ信号３１３と比較して１６倍（＝４２倍）となる。一方、各変調回路で発生する熱雑音は白色雑音と見なしてよく、変調回路９００１，９００２間での相関性はない。よって、熱雑音の加算と減算によりその雑音電力は単一の変調回路における量子化雑音電力の４倍となる。結果として、信号電力対雑音電力比は４倍（６ｄＢ）でありビット精度の向上は、式（３）より１ビットとなる。
【図面の簡単な説明】
【００６７】
【図１】（Ａ）はシグマデルタ変調器、（Ｂ）はデルタ変調器、のそれぞれの原理構成をブロックで示す図である。
【図２】（Ａ）はＳＦＱ回路に基づくシグマデルタ変調器の等価回路の一例を示す図、（Ｂ）はＳＦＱ回路に基づくデルタ変調器の等価回路の一例を示す図である。
【図３】本発明の基礎となる単一磁束量子変調回路の構成を示す図である。
【図４】図３に示した単一磁束量子変調回路を複数接続して、ビット精度を上げる構成例を示す図である。
【図５】図３で説明した本発明の単一磁束量子変調回路をシグマデルタ変調器へ発展させた構成を示す図である。
【図６】（Ａ）、（Ｂ）は、それぞれ、動作温度４．２Ｋにおける従来技術および本発明に基づく変調器の出力データ信号のスペクトラムを示す図である。
【図７】図４で説明した本発明の単一磁束量子変調回路をシグマデルタ変調器へ発展させた構成の一例を示す図である。
【図８】図４で説明した本発明の単一磁束量子変調回路をシグマデルタ変調器へ発展させた構成の別の例を示す図である。
【図９】単一磁束量子変調回路を高温超電導体（ＨＴＳ：High TC Superconductor）で構成することを前提として構成した回路を示す図である。
【図１０】（Ａ）は、図７に示す等価回路をＨＴＳの作製プロセスを想定して構成した回路レイアウトを示す図、（Ｂ）はジョセフソン接合３０１に着目した構造をＡ−Ａの位置で矢印方向に見た断面図、（Ｃ）は入力インダクタ３０８と積分インダクタ３０２に着目した構造をＢ−Ｂの位置で矢印方向に見た断面図である。
【図１１】図９で説明した本発明の単一磁束量子変調回路をシグマデルタ変調器へ発展させた構成の一例を示す図である。
【図１２】図５に示す単一磁束量子デルタ変調回路３００と積分抵抗５０１で構成される単一磁束量子シグマデルタ変調回路３００を２個用いて構成されるシグマデルタ変調回路９００の実施例を示す図である。
【図１３】図１２の単一磁束量子シグマデルタ変調回路９００を２個用いて構成されるシグマデルタ変調回路を構成した例を示す図である。
【符号の説明】
【００６８】
１００…シグマデルタ変調器、１０１…加算回路、１０２…積分回路、１０３…比較回路、１０４…１ビットＤ／Ａ変換回路、１０５…デジタル積分回路、１１０…デルタ変調器、１１１…アナログ信号、１１２…量子化データ信号、２００…シグマデルタ変調回路、２０１…積分抵抗、２０２…積分インダクタ、２０３…積分回路、２０４，２０５…ジョセフソン接合、２０６…コンパレータ回路、２０７…オフセット電流源、２０８…入力インダクタ、２１０…アナログ信号、２１１…周回電流、２１２…ＳＦＱクロック信号、２１３…量子化データ信号、２１４…周回電流、２２０…デルタ変調回路、３００…単一磁束量子変調回路、３０１…ジョセフソン接合、３０２…積分インダクタ、３０３…積分回路、３０４，３０５…ジョセフソン接合、３０６…コンパレータ回路、３０８…入力インダクタ、３１０…アナログ信号、３１１…周回電流、３１２…ＳＦＱクロック信号、３１３…量子化データ信号、３１５…ＳＦＱオフセット信号、４０１…スプリッタ回路、４０２…加算回路、４１０…アナログ信号、４１２…ＳＦＱクロック信号、４１６…量子化データ信号、５０１…アナログ信号入力用積分抵抗、５０２…スプリッタ回路、５０３ジョセフソン伝送線路、５０４…トグル型フリップフロップ回路、５１０：周回電流、７０３，７０４…ジョセフソン接合、７０６…コンパレータ回路、７０７…ジョセフソン伝送線路、７１２…ＳＦＱクロック信号、７１３…量子化データ信号、７１５…ＳＦＱオフセット信号、７２１,７２２…ジョセフソン接合、７３１,７３２… インダクタ、８００…基板、８０１…グランドプレーン層、８０２…カウンタ電極、８０３…ベース電極、８０４,８０５…絶縁層、８０６…グランドコンタクト、９０２…スプリッタ回路、９０３…ジョセフソン伝送線路、９０４…トグル型フリップフロップ回路、９１０…アナログ信号、９１２…ＳＦＱクロック信号、１００１：ジョセフソン伝送線路、１００２：スプリッタ回路、１００３：加算回路、１００４：減算回路、１００６：アナログ入力信号積分抵抗、１０１０：アナログ信号、１０１２：ＳＦＱクロック信号、１０１３：量子化データ信号、１０１４：加算量子化データ信号、１０１５：量子化データ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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