(57)【要約】      （修正有）【課題】非相補入力構造を有する比較回路を提供する。【解決手段】非相補比較器は、メモリセル、差動アンプまたは評価機能を行なうのに適した他のタイプの回路等の評価エレメントと、評価エレメントの第１および第２のノードのうちの対応するノードに各々接続された少なくとも第１および第２の入力枝とを含む。第１および第２の入力枝は、お互いに対して非相補構造を有し、非相補構造は各々、それと関連して、対応する入力信号の関数となる値を有する可変パラメータ、例えば可変抵抗、可変電流、可変電圧を有する。評価エレメントは、入力枝に印加される少なくとも第１および第２の入力の比較を行う。【選択図】図８
2007329963.tif 000002
【特許請求の範囲】
【請求項１】
評価エレメントと、
該評価エレメントの第１および第２のノードのうちの対応する１つに各々接続された少なくとも第１および第２の入力枝とを含み、
第１および第２の入力枝は、お互いに対して非相補構造を有すると共に、それぞれ第１および第２の入力信号を受け取り、非相補構造は各々、それと関連して、入力信号のうちの対応する１つの入力信号の関数である値を有する可変パラメータを有し、評価エレメントは、第１および第２の入力信号の比較を行なう比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路に関し、特に、２つ以上の入力信号の比較を行なうセンスアンプ、差動アンプおよび他の比較回路に関する。
【背景技術】
【０００２】
超ＬＳＩ（ＶＬＳＩ）集積回路および他のタイプの電子回路は、一般に、２つ以上の信号の比較を行なう回路を含んでいる。後者の回路は、ここでは比較回路または単に比較器と呼ばれており、アナログ領域またはデジタル領域で実施される。
【０００３】
アナログ領域において、２つの基本的な比較器は、アナログセンスアンプと差動アンプである。また、差動アンプは、演算アンプまたは単にＯＰアンプとも呼ばれている。これらのアナログ比較器は、典型的に、お互いの相補信号である２つの信号の差を決定する。ここで、２つの信号のうちの一方の信号の相補信号は、コモンモード信号のまわりに映し出された他の信号として定義される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１は、アナログ領域の相補信号の概念を示す。図に示されるように、コモンモード入力電圧ＶＣＭは、２つの信号ＶＡおよびＶＢの算術平均であり、（ＶＡ＋ＶＢ）／２と定義される。信号ＶＡおよびＶＢは、コモンモード電圧より量Δだけ上または下に等しく置き換えられる。これらの２つの信号は、お互いのアナログ相補信号である。ＶＡおよびＶＢの間隔は、ディファレンシャルモード入力電圧として知られており、ＶＤ＝（ＶＡ−ＶＢ）＝２Δで与えられる。したがって、２つの信号は、コモンモード成分とディファレンシャルモード成分として表わすことができる。Δの大きさが小さい場合、これらのアナログ比較回路は、増幅を行ない、したがって、非常に小さい電圧差を検知するのに使用することができる。
【０００５】
図２Ａおよび２Ｂは、従来の差動アンプの例を示す。ここで説明されるこれらおよび他の回路用の電源は、たとえばＶｄｄおよびグラウンドであるが、他の電源を使用できるのはもちろんである。たとえば、グラウンド以外のＶｓｓ電源値を使用することができる。
【０００６】
差動アンプは、ある信号を他の信号に関して抽出する能力を有するアナログアンプである。他の信号は、コモンモード値またはその相補信号とすることができる。図２Ａを参照すると、差動アンプは、２つの平衡入力ＶＡおよびＶＢが入力される。信号ＶｎｃｈおよびＶｐｃｈの発生は、従来の法則に従う。図２Ｂの差動アンプにおいては、２つの入力信号は、信号ＶＡおよびコモンモード電圧ＶＣＭである。これらの差動アンプは両方とも、２つの入力信号の差を比較し、１つ以上の出力を発生する。より詳細には、図２Ａの差動アンプは、出力信号ｏｕｔとその相補信号ｏｕｔを発生し、図２Ｂの差動アンプは、相補出力信号ｏｕｔを発生する。
【０００７】
図３Ａおよび３Ｂは、従来のセンスアンプの例である。各センスアンプは、図示のように配置されたトランジスタｍ１，ｍ２，ｍ３，ｍ４，ｍ５およびｍ６を含む。例示を簡単にするため、トランジスタの呼称ｍ１，ｍ２，ｍ３等は、ここでは、異なる回路の異なるトランジスタを示すために再使用されることが注目されるべきである。したがって、これらの呼称は、全ての図面において共通の構成要素を示すように解釈されるべきではない。
【０００８】
図３Ａおよび３Ｂの回路におけるトランジスタｍ１およびｍ２は、センスアンプの評価動作中正帰還を提供する交差接続部を形成する。ｍ３およびｍ４のゲートに印加される入力クロック信号ｃｋがハイになると、回路は初期化され、ｍ３は、出力ノードの電位を等しくする。図３Ａにおいて、入力信号ＶＡおよびその相補信号ＶＢは各々、この例ではそれぞれトランジスタｍ５およびｍ６に相当するセンスアンプの評価“枝部”の１つに印加される。また、評価枝部は、ここでは入力枝とも呼ばれる。図３Ｂでは、入力信号ＶＡは、コモンモード電圧ＶＣＭと比較される。
【０００９】
図３Ａおよび図３Ｂの回路は共に、クロック信号ｃｋがハイになると評価される。小さなディファレンシャルモード信号に対しては、評価枝部、すなわち左枝部（ｍ５）および右枝部（ｍ６）の両方が、イネーブルにされることに注目されたい。これは、出力ノードがフルデジタル値に達するのを防ぎ、さらなる電力消費を生じさせる。
【００１０】
デジタル領域では、センスアンプは、互いの相補信号である２つのデジタルブール関数の比較を行なうのに使用することができる。平凡なケースは、ブール関数とその相補信号が比較される場合である。たとえば、入力信号ＶＢが入力信号ＶＢのブール相補信号であると仮定されたい。ＶＡ＝０ならば、ＶＢ＝１であり、ＶＢ＝０ならば、ＶＡ＝１であることを注目されたい。したがって、図３Ａおよび図３Ｂで与えられるセンスアンプ回路は、この場合にはデジタル信号を抽出するのに使用することができる。図３Ｂでは、ＶＣＭの値は、０と１の間、すなわちＶｄｄ／２になる。
【００１１】
図４Ａおよび４Ｂは、ブール関数が１つ以上の値を有する場合の比較を行なうのに適するセンスアンプを示す。この場合には、相補関数Ｆは、ブール関数Ｆに周知のデ＝モーガンの定理を適用することにより形成される。たとえば、Ｆ＝ＡＢならば、デ＝モーガンの定理によりＦ＝Ａ＋Ｂとなる。図４Ａのセンスアンプは、これらの２つのブール関数を実行する。Ｆ＝ＡＢのための左入力枝回路構造は、ｍ５およびｍ６の直列接続に相当する。これに対応する結果は、回路の反対側に見出される。同様に、Ｆ＝Ａ＋Ｂのための右入力枝回路構造は、ｍ７およびｍ８の並列接続に相当する。この回路に印加される入力は相補的なものでなければならないことに注目されたい。たとえば、Ａ＝１およびＢ＝０ならば、Ａ＝０およびＢ＝１になる。より詳細には、この例では、入力信号ＡおよびＢの４つの徹底的な組み合わせの全てにおいて、回路の一方の側に印加される入力は、他方の側に印加される入力のバイナリ相補信号である。したがって、回路の１つだけの枝が、特定の時間にイネーブルにされる。
【００１２】
図４Ａおよび４Ｂの回路におけるトランジスタｍ１，ｍ２，ｍ３およびｍ４は、図３Ａおよび図３Ｂの回路と同様に構成される。上述のように、図４および４Ｂの各回路の左入力枝は、各々が入力ＡおよびＢのうちの対応するものと関連しているトランジスタｍ５およびｍ６からなり、各回路の右入力枝は、トランジスタｍ７およびｍ８からなる。デ＝モーガンの定理の結果として、右枝の並列なトランジスタは左枝の直列接続に変形する。また、回路の一方の側から他方の側への入力の反転に注目されたい。このように、回路の各々の側の実際構造または接続は、デ＝モーガン定理により他方の側のそれに関連している。その結果、回路を動作させるために、各々の側に印加される入力は、前に示されたように相補的でなければならない。トランジスタ接続の構造は、入力間のこの関係を必要とする。
【００１３】
図４Ａおよび４Ｂの回路は、図３Ａおよび３Ｂの対応する回路と実質的に同じように動作する。しかしながら、図４の回路のトランジスタｍ５〜ｍ８の入力はデジタルであり、デ＝モーガン定理に従うので、２つの評価枝のうちの１つ、すなわち、ｍ５およびｍ６からなる左枝またはｍ７およびｍ８からなる右枝は、十分にイネーブルにされるが、他方は十分にデセーブルにされる。これにより、出力ノードはフルデジタル値を達成し、評価後の回路の電力消費を減らすことができる。
【００１４】
コモンモード技術は、より複雑なブール関数に適用することができるが、一般に、関数がより複雑になりかつ入力数が増加するにつれて、予測するのがより難しくなる。図４Ｂに関して、センスアンプの右枝のデバイスのゲートは、それらに印加されたコモンモード電圧ＶＣＭを持つ。トランジスタｍ７およびｍ８の幅に対するトランジスタｍ５およびｍ６の幅は、この回路を役立たずにさせる可能性がある。しかしながら、右枝のトランジスタの幅を左枝のそれより小さい適当なサイズにすることによって、この回路は適切に動作させることができる。これに関して図には示されていないが、２つの並列トランジスタｍ７およびｍ８を実行するために、単一デバイスを使用することができる。また、この単一デバイスに印加される電圧は、Ｖｄｄ／２の代わりにＶｄｄとすることができるが、幅は更に減らす必要がある。この電圧値は、いつも一定であり、もちろんあらゆる評価に対して同じである。
【００１５】
デジタルおよびアナログ領域の相補信号の意味の違いを注目されたい。デジタル領域では、２組の入力は２ｎで与えられる不連続な入力数の可能性を持っており、ここで、ｎは所定の枝の入力数である。たとえば、図４Ａの回路の左枝の入力は、００，０１，１０または１１とすることができる。図３Ａに関して説明されたアナログケースでは、２つの入力は、コモンモード電圧あたりにΔの連続する値を持つことができる。Δ＝Ｖｄｄ／２の特別なケースでは、アナログセンスアンプは、デジタルセンスアンプとして動作する。
【００１６】
上記に説明した従来のアナログ比較器では、多くて２つのアナログ入力だけが、一度に比較される。両方とも参照によりここに含まれる、発明者ティー・ジェイ・ガバラ（Ｔ．Ｊ．Ｇａｂａｒａ）の名前で２００１年２月２０日に発行され、“多入力比較器”と題する米国特許第６，１９１，６２３号と、発明者ティー・ジェイ・ガバラ（Ｔ．Ｊ．Ｇａｂａｒａ）とエス・エイ・ムジタバ（Ｓ．Ａ．Ｍｕｊｔａｂａ）の名前で１９９８年９月２９日に発行され、“多入力比較器”と題する米国特許出願第０９／１６２，８５２号には、２つ以上の入力を有する比較回路が開示されている。
【００１７】
図５Ａ，５Ｂおよび５Ｃは、相補入力構造を有するゲート構造例を示す。図５Ａを参照すると、それぞれ、トランジスタｍ７，ｍ８とｍ５，ｍ６のペアからなる上部および下部トランジスタアレイは、ｎチャンネルデバイスを用いて構成されている。この相補トランジスタアレイ枝は、一方の枝が並列トランジスタを有する場合、他方の枝が、直列に接続されたその対応するトランジスタを有するという点で、反対の接続構造を有する。相補入力構造の使用のために、図５Ａの上部枝の入力は、反転される必要がある。図５Ｂは、上部枝への入力を発生するインバータで構成された図５Ａの回路を示す。インバータおよびｎチャンネルデバイスは、ｐチャンネルデバイスで置き換えることができ、その結果は図５Ｃの回路になる。図５Ａ，５Ｂおよび５Ｃの各回路において、出力Ｆは、図示のようにインバータの出力で発生する。図５Ｃの回路は、ＣＭＯＳ  ＡＮＤゲートの例であり、前に説明された相補トランジスタ構造に支持する。したがって、図４Ａに関して説明されたようにセンスアンプの左および右枝と、図５Ｃに示される関連したスタティックゲート構造の上部および下部枝のそれぞれの間には、単純な１対１の対応がある。
【００１８】
図６Ａ，６Ｂおよび６Ｃは、相補入力を有するゲート構造のさらなる例を示す。図６Ａに示される回路は、トランジスタｍ５，ｍ６，ｍ７およびｍ８とインバータからなるＣＭＯＳ  ＯＲゲートであり、入力ＡおよびＢは各々、２つのゲートの静電容量を駆動する。図６Ｂは、ＡおよびＢ入力で駆動される２つの上部直列ｐチャンネルが、グラウンドに接続されたゲートを有する単一のｐチャンネルトランジスタｍ７で置き換えられた場合に生じる回路を示す。この回路は、図４Ｂの回路に多少類似している。前述したように、図４Ｂのようにコモンモード電圧を用いる代わりに、このケースで印加される電圧はＶｄｄとすることができる。しかしながら、図６Ｂのｍ７は、ｐチャンネルトランジスタなので、印加電圧は、極性を反対に、すなわちＶｓｓにしなければならない。この電圧はいつも一定なので、図４Ｂおよび図６Ｂは、同じふるまいを示す。
【００１９】
トランジスタを適当なサイズにすることにより、図６Ｂの回路は、デジタル動作を行なうように構成することができる。このゲート構造は、疑似ＮＭＯＳゲートとして知られており、増大したスループット速度に関する利点を提供する。しかしながら、この回路は、ＡまたはＢのどちらかがハイの場合に、Ｖｄｄとグラウンド間に抵抗性パスを形成するという点で、過度の電力消費を示すことがある。このゲート構造では、いつもイネーブルにされている単一の上部デバイス（図６Ｂのｍ７）は、相補構造（図６Ａのｍ７およびｍ８）に取って代わる。上部デバイスは、入力ＡまたはＢのどちらにも駆動されないが、そのグラウンド電位入力は、その電圧がいつも一定であるので、コモンモード電圧と類似している。
【００２０】
図６Ｃは、電力消費が軽減されているが図６Ｂの回路と実質的に同じ速度の利点を有する、修正された回路を示す。図６Ｃの回路では、クロック信号ｃｋが、交互に各枝をイネーブルにするのに使用されている。すなわち、ｃｋがローになると、上部枝が、ノードｆｏｕｔをプリチャージするｍ７によりイネーブルにされるが、下部枝は、直列トランジスタｍ１によりディセーブルにされる。ｃｋがハイになると、上部枝がディセーブルにされ、下部枝は、ＡまたはＢの値がノードｆｏｕｔをローに引張るかまたは変更のない状態のままにするかのどちらかにより暫定的にイネーブルにされる。したがって、この回路では、両方の枝が同時にイネーブルにされる状態を持つことは決してできない。両方の枝に印加されるｃｋ信号は、この状態を保証する。回路が評価されると、ｃｋはハイになり、この時間間隔の間、ｍ７に印加される電圧は一定つまりＶｄｄになる。図６Ｃの回路は、ドミノＣＭＯＳとして知られており、ｍ７枝に印加される電圧が評価の間一定のままなので、図６Ｂのコモンモード回路と同等である。
【００２１】
図６Ｂおよび６Ｃの回路におけるコモンモード信号は、評価の間本質的に一定であることに注目されたい。最終的なブール結果は、結局入力ブール変数の値に依存し、コモンモード枝の状態に依存しない。換言すれば、コモンモードは、回路の平衡点を決定するが、最終的な出力は、入力変数の関数となる。
【００２２】
図７Ａ，７Ｂおよび７Ｃは、参照によりここに含まれる、発明者ダブリュ・ティー・メイウェザー３世（Ｗ．Ｔ．Ｍａｙｗｅａｔｈｅｒ，ＩＩＩ）の名前で１９８８年８月３０日に発行され、“マルチビット  デジタル  スレショールド比較器”と題する米国特許第４，７６７，９４９号に開示されているタイプのデジタル比較回路を示す。図７Ａの回路は、図示のように配置されたトランジスタｍ１〜ｍ１０およびインバータを含む。図７Ａに示されるような回路は、デ＝モーガン定理が、回路の上部および下部枝間で従われるとは思えないという点で、非相補入力構造を有すると思われる。しかしながら、図７Ｂおよび７Ｃに示されるような図７Ａの分解は、図７Ａの入力構造が事実上相補的であることを示す。
【００２３】
図７Ｂは、下部枝ｎチャンネルのみをまね、デ＝モーガン定理を使用して相補的な上部枝回路を形成している。すなわち、ｍ１およびｍ２の並列接続に対するｍ３の直列接続は、ｍ９およびｍ１０の直列接続と並列になっているｍ４として変形されている。最後に、ｍ７およびｍ８の直列接続からなる並列枝は、ｍ５およびｍ６の並列接続からなる直列経路に変形されている。
【００２４】
次いで、図７Ｂのトランジスタｍ５およびｍ６は、各トランジスタペアｍ５，ｍ５ａとｍ６，ｍ６ａとして二重にされ、図７Ｂにおいて“線”と示された線は、図７Ｃに示されるように切断されている。この線は、各経路が信号ＸおよびＹの影響を含むので切断することができる。トランジスタｍ５ａ，ｍ６ａ，ｍ９およびｍ１０からなる経路は、冗長なトランジスタｍ５ａおよびｍ６ａを除去することによりさらに簡単にすることができる。この簡単化により、図７Ａに示されるような回路が生じ、それにより、この回路が事実上相補的な入力構造を有するのが確かめられる。
【００２５】
前記のことから明らかになるように、従来の比較回路は、相補入力の処理のために構成された相補入力構造を有する。そこで、従来の回路に対して減少した電力消費、トランジスタ数およびスループット遅延に関して技術上改善する必要がある。
【課題を解決するための手段】
【００２６】
本発明は、２つ以上の入力信号を含む比較および他の関連動作を行なうのに使用される非相補的入力構造を有する比較回路を提供する。これらの比較回路は、ここでは非相補比較器と呼ばれる。所定の非相補比較器で比較されるかさもなければ処理される入力信号は、非相補入力信号でも良いが、非相補入力信号にする必要はない。
【００２７】
本発明の一態様によれば、非相補比較器は、メモリセル、たとえばランダムアクセスメモリ（ＲＡＭ）セル、差動アンプまたは評価機能を行なうのに適した他のタイプの回路等の評価エレメントと、評価エレメントの第１および第２のノードのうちの対応するノードに各々接続された少なくとも第１および第２の入力枝とを含む。第１および第２の入力枝は、お互いに対して非相補構造を有し、非相補構造は各々、それと関連して、対応する入力信号の関数となる値を有する可変パラメータ、たとえば可変抵抗、可変電流または可変電圧を有する。評価エレメントは、それぞれ第１および第２の入力枝に印加される少なくとも第１および第２の入力の比較を行なう。入力枝は、各々、トランジスタの重み付けされたアレイとして実行することができ、重み付けされたアレイの各トランジスタは、その枝に印加される入力信号の特定のビットまたは他の部分に対応する所定の枝と関連づけられている。
【００２８】
本発明による非相補比較器は、多数字比較器として使用され、デジタルワードの相対重みを決定したり、他の比較回路、たとえば多数決回路、アナログコモンモード比較器、以上／以下回路、アレイ加算および比較回路、シリアル加算−バイナリサーチ（ＳＡ−ＢＳ）回路、アナログ加算器、加算−比較−選択（ＡＣＳ）回路、結合メモリセル比較器およびマスク機能付き比較器等を実行したりすることができる。
【００２９】
好適には、本発明の非相補比較器は、広い範囲の様々な比較器ベースの回路における電力消費、トランジスタ数およびスループット遅延のかなりの減少を提供する。
【発明を実施するための最良の形態】
【００３０】
本発明は、例示的な非相補比較器を用いてここで説明される。ここで使用される用語“非相補比較器”は、非相補入力構造を含むように、さもなければ２つ以上の非相補入力信号を比較することができるように構成された回路を指す。用語“非相補入力構造”は、お互いのブール相補部として実行されない、たとえば、上述のデ＝モーガン定理によるお互いの相補部として実行されない２つ以上の入力構造を指す。
【００３１】
しかしながら、本発明は、ここで特に説明されるもの以外の回路構造で使用するのにも適していることが理解されるべきである。たとえば、本発明は、センスアンプおよび差動アンプに基づく比較回路に適用できるばかりでなく、他のタイプの回路配置に基づく比較回路にも適用できる。さらに、上記の定義から明らかなように、本発明は、２入力、３入力または３以上の入力を有する比較回路を実行するのに使用することができる。例示的な比較回路では、電源Ｖｓｓはグラウンドとして示されているが、周知の通り、特定のゼロでない電圧レベルとすることができる。また、当業者は、所定の回路におけるトランジスタデバイスの極性を一般に反対にすることができる、たとえば、ｐチャンネルをｎチャンネルで置き換えたり、その逆にしたりすることができることが分かる。さらに、説明される回路は、たとえば、バイポーラー接合トランジスタ（ＢＪＴ）、ＧａＡｓトランジスタ等の他のトランジスタ技術や、他の技術を、それらの組み合わせと同様に使用して実行することもできる。
【００３２】
本発明の一態様にしたがって、基本的な非相補比較器が提供される。以下に詳細に説明されるように、一実施例における基本的な非相補比較器構造は、デジタルワードの相対重みを決定する多数字比較器ばかりでなく、たとえば多数決回路、アナログコモンモード比較器、以上／以下回路、アレイ加算および比較回路、シリアル加算−バイナリサーチ（ＳＡ−ＢＳ）回路、アナログ加算器、加算−比較−選択（ＡＣＳ）回路、結合メモリセル比較器およびマスク機能付き比較器等の他の比較回路も形成するために使用することができる。好適には、本発明の非相補比較器は、広い範囲の様々な比較器ベースの回路における電力消費、トランジスタ数およびスループット遅延のかなりの減少を提供することができる。
【００３３】
分離
上述のように、従来のアナログおよびデジタルセンスアンプにおいて重要な論点は、２つの枝が同時にイネーブルにされるか否かである。また、評価枝からの比較出力の分離を提供することが重要である。
【００３４】
図８は、本発明によるアナログセンスアンプを示し、両方とも同時にイネーブルにされる左入力枝Ｆおよび右入力枝Ｆを有する。しかしながら、評価後、出力はフルデジタル値を達成するが、図３Ａおよび３Ｂに関して前に説明したような電力消費不具合を受けない。トランジスタｍ１，ｍ２，ｍ３およびｍ４は、交差結合型ランダムアクセスメモリ（ＲＡＭ）セルを形成し、評価の間２つの枝ＦおよびＦの内容を比較する。また、トランジスタｍ３およびｍ４は、各枝ＦおよびＦからの出力ノードｏｕｔおよびｒｏｕｔを分離して、上述の分離を提供するのに役立つ。図８の回路は、さらに、図示のように配置されたトランジスタｍ５乃至ｍ９を含む。
【００３５】
図９は、図８のアナログセンスアンプのタイミング図である。トランジスタｍ５乃至ｍ８は、クロック信号ｃｋがハイの時に、ＲＡＭセルを初期化するのに使用される。ノードｌｏｕｔ，ｌｂｏｔ，ｒｏｕｔおよびｒｂｏｔは、この時間間隔の間Ｖｓｓまたグラウンド電位に設定される。評価の間、ｃｋがローになると、ｌｏｕｔまたはｒｏｕｔのどちらかが、入力信号ｉｎおよびｉｎの相対値に依存してハイになる。両入力信号が十分にデジタルである、すなわちＶｄｄまたはグラウンドの値を有し、その結果、回路は、デジタルセンスアンプとして動作していると仮定されたい。クロック期間の初期化および評価間隔への区分けのため、出力信号は、評価間隔の間のみ有効になることに注目されたい。このセンスアンプ回路を標準的なロジック回路にインターフェースするために、出力信号ｌｏｕｔおよびｒｏｕｔは、全クロックサイクルにわたって一定の信号を発生するＲＳフリップフロップに印加される。また、他のタイプのフリップフロップまたは他の回路を用いて、全クロックサイクルの間のデータを獲得することができる。
【００３６】
一般に、比較回路において特別に重要な２つの異なるタイプの分離がある。第１のタイプの分離は、評価枝からの比較器出力の分離であり、これは図８の比較回路に関して前に説明された。ノードｌｏｕｔおよびｒｏｕｔにおける容量性負荷を注意深くバランスさせることができない場合は、第２のタイプの分離を組み込むことができる。この第２のタイプの分離は、比較器出力からの比較器ランダムアクセスメモリ（ＲＡＭ）セルまたは他の評価エレメントの分離である。比較回路において両方のタイプの分離があれば、電力消費の減少と改善された信号完全性を含むかなりの恩恵を提供することができる。しかしながら、このタイプの分離は、一定の環境においては、たとえば、各出力において実質的に等しい容量性負荷を保証することができる場合には必要とされないことがあることが注目されるべきである。
【００３７】
図１０Ａは、本発明の技術にしたがって上述した第２のタイプの分離を提供するように追加の回路で修正された図８の回路を示す。トランジスタｍ１０およびｍ１１は、出力ｌｏｕｔおよびｒｏｕｔからノードｌｐｏｓおよびｒｐｏｓの評価を分離する。これは、ＲＡＭセルの評価が、負荷ｌｏｕｔおよびｒｏｕｔのあり得る非対称と無関係になるため重要である。図１０Ａの回路に印加される２つのクロック信号ｃｋ１およびｃｋ２がある。クロック信号ｃｋ１は、図８のクロック信号ｃｋと同様にｍ５，ｍ６，ｍ７およびｍ８に印加される。クロック信号ｃｋ２は、クロック信号ｃｋ１の遅延された変形であり、インバータストリングをタッピングすることによりまたは技術上知られている他の適切な手段により発生させることができる。また、図１０Ａの回路は、好適には、ノードｌｐｏｓおよびｒｐｏｓをグラウンドに初期化するためにｃｋ１で作動する２つの追加のトランジスタ（図示しない）を含む。
【００３８】
図１０Ｂは、図１０Ａの回路の実施例を示す。図１０Ｂのトランジスタに隣接した数字は、トランジスタの幅をマイクロメートル（μｍ）で示す。図１０Ｂの回路において、ノードｌｐｏｓおよびｒｐｏｓに接続された２つの追加のトランジスタは、ｃｋ１がハイの時に、これらのノードをＶｓｓ（この例ではグラウンド）にプリチャージするのに使用される。他のあり得る構成の１つは、これらの２つの初期化用トランジスタを、ノードｌｐｏｓおよびｒｐｏｓ間に接続されて初期化中これらのノードの電圧を等しくするように構成された単一の初期化用トランジスタで置き換える。
【００３９】
また、ノードｌｂｏｔおよびｒｂｏｔに接続された２つの追加のトランジスタがある。これらの２つの追加のトランジスタは、各々０．４μｍの幅を有し、そのゲートへのＶｄｄの印加により永久にオンになっている。これらの２つのトランジスタは、回路の両サイドに等しい結果を与え、ｌｂｏｔおよびｒｂｏｔに接続されたゲート構造が直列のトランジスタからなる場合は、電荷分割状態の説明を助ける。電荷分割は、直列経路のいくつかが十分にイネーブルにされていない場合に起こるが、イネーブルにされた直列経路がチャージされる際に寄生容量により評価エレメントに短い電流バーストをいまだ供給する。例として、入力枝は、３つの直列トランジスタを含み、上部の２つがイネーブルにされていると仮定されたい。評価中、これらの２つのトランジスタは、電荷を寄生容量に伝え、経路の間違ったイネーブル化をトリガする可能性がある。なぜなら、第３の下部トランジスタがイネーブルにされていないからである。したがって、前に説明されたように２つのイネーブルにされたトランジスタは、回路の両サイドに電流を加えるのを助け、３つのトランジスタ経路のこの“間違ったイネーブル化”の影響を隠す。
【００４０】
図１０Ｃは、評価セル出力にロジック回路を組み込むように修正された図１０Ｂの回路を示す。また、図１０Ｃの回路におけるトランジスタまたは他のロジックゲートに隣接した数字は、対応するトランジスタの幅をマイクロメートル（μｍ）で示す。この回路において、左側出力ｌｏｕｔは、ノードｌｐｏｓに接続された入力を有するインバータ５０−１の出力で発生する。右側出力ｒｏｕｔは、ノードｒｐｏｓに接続された入力を有するインバータ５０−２の出力で発生する。ｌｏｕｔおよびｒｏｕｔ出力は、それぞれ、ＮＯＲゲート５２およびＮＡＮＤゲート５４に印加される。また、これらのゲートは、ｃｓ１およびｃｓ２で示される条件信号入力を受け、図面に示されるように、出力ｏｕｔａおよびｏｕｔｂを発生する。これらの出力ｏｕｔａおよびｏｕｔｂは、他のもう１つの比較回路に供給されるかさもなければ後続の処理のために抽出される。インバータ５０−１および５０−２は、同じサイズを有し、したがって、ノードｌｐｏｓおよびｒｐｏｓにバランスされた容量性負荷を提供する。図１０Ｂにおけるｃｋ２でクロックされるｐチャンネルパストランジスタは、図１０Ｃの回路ではなくされ、それにより、クロック遅延がなくなる。
【００４１】
図１０Ａ，１０Ｂおよび１０Ｃで示される特定の配置は単なる例示であることが強調されるべきである。当業者は、多くの他の配置が本発明の技術を用いて可能であることが分かる。
【００４２】
また、当業者には分かるように、多くの他の初期化技術を使用することができることも理解されるべきである。ここで説明される残りの回路において、初期化回路は、典型的に、例示を簡単かつ明快にするために図示していない。
【００４３】
初期化
図１０Ｄは、ノードｌｐｏｓおよびｒｐｏｓ間の容量不平衡または不整合に取り組むように特に構成された図１０Ｃの回路の修正された変形を示す。この容量不平衡は、たとえば、回路がシリコンで実施される場合に、物理的レイアウト中にうっかりして生じることがある。図１０Ｄの回路は、図示のように追加のトランジスタｍ６，ｍ７およびｍ８の包含により、このタイプのレイアウト関連不整合に、より強くなるように設計され玲宇。図１０Ｄの回路は、さらに、前に説明したようなＲＡＭセルトランジスタｍ１〜ｍ４と、図示のように配置されたトランジスタｍ９，ｍ１０，ｍ１１およびｍ１２と、インバータ６０−１および６０−２と、２入力ＮＡＮＤゲート６２，６４とを含む。インバータ６０−１および６０−２の出力は、それぞれＮＡＮＤゲート６２，６４の第１の入力に接続される。さらに、各ＮＡＮＤゲートのうちの一方のＮＡＮＤゲートの出力は、図示のように他方のＮＡＮＤゲートの第２の入力に帰還接続される。
【００４４】
追加のトランジスタｍ６〜ｍ８は、各々クロック信号ｃｋ２でクロックされる。ｃｋ２  はｃｋ１のわずかに遅延された変形なので、ｃｋ１がＶｓｓに減少した場合、ｃｋ２は、まだＶｄｄに近い電位にある。したがって、ＲＡＭセルが、トランジスタｍ５によりイネーブル状態になった場合、トランジスタｍ６〜ｍ８は、いまだイネーブルにされている。したがって、トランジスタｍ６〜ｍ８は、ノードｌｐｏｓおよびｒｐｏｓの等しくされた電位を維持しようとし、それにより、ノードｌｐｏｓおよびｒｐｏｓ間の容量不平衡の影響が実質的にキャンセルされる。さらに、ＲＡＭセルは、ｍ５によってこの期間の間イネーブルにされているので、ＲＡＭセルの再生能力が増大される。また、この期間の間、評価枝の可変パラメータは、トランジスタｍ６およびｍ７によってノードｌｐｏｓおよびｒｐｏｓで検出される。トランジスタｍ３およびｍ４は、ノードｌｐｏｓおよびｒｐｏｓの電位がこれらのデバイスのスレショールド電圧以下とされるので、まだイネーブルにされない。しかしながら、ｍ６およびｍ７はイネーブルにされるので、ｌｐｏｔおよびｒｐｏｔにおける枝のパラメータは、ＲＡＭセルがイネーブルにされている間、ノードｌｐｏｓおよびｒｐｏｓに転送される。
【００４５】
したがって、図１０Ｄの追加のトランジスタｍ６〜ｍ８は、以下の機能、すなわち、（１）評価枝野か編のパラメータと関連する情報をＲＡＭセルに転送すること、および（２）ＲＡＭセルのノードｌｐｏｓおよびｒｐｏｓにおける容量不平衡を等しくすることに役立つ。
【００４６】
また、図１０Ｄの回路は、例として示されており、望まいし結果を得るために、他の構成を用いることができる。
【００４７】
非相補機能評価
図１１は、本発明の一実施例による基本的な非相補比較器を示す。この実施例の基本的な比較器は、デジタルセンスアンプの形態になっているが、当業者には分かるように、他の形態に構成することができる。この回路は、トランジスタｍ１，ｍ２，ｍ３およびｍ４から形成された交差結合型ＲＡＭセルを含む。図８および１０Ａのｍ５乃至ｍ８のような初期化トランジスタを含むことができるが、この図には示されていない。クロック信号ｃｋがトランジスタｍ９に印加され、図８および１０Ａの回路のようにＲＡＭセルへのＶｄｄの印加を制御する。
【００４８】
入力ｉｎ１およびｉｎ２は、それぞれ、Ｒ１およびＲ２として示される評価枝に印加される。前に述べたように、評価枝は、ここでは入力枝とも呼ばれる。本発明にしたがって、これらの枝は、お互いに対して非相補的な入力構造を有し、したがって、従来のデジタル回路構造のようにふるまわない。入力枝は、ＲＡＭセルのノード、たとえばこの実施例の回路ではノードｏｕｔおよびｏｕｔｎに接続される。この実施例の回路では、評価枝が接続されるノードは、セルの両サイドにあるが、この特定のタイプの構成は、本発明の必要条件ではない。
【００４９】
図１１の基本的な比較回路の評価枝は、評価の間可変抵抗と見なされる。より詳細には、図に示されるように、左枝Ｒ１と関連する可変抵抗は、入力ｉｎ１の関数であり、左枝Ｒ２と関連する可変抵抗は、入力ｉｎ２の関数である。図１１の比較回路の出力ｏｕｔおよびｏｕｔｎは、以下の通り可変抵抗の関数である。
（Ｒ１＜Ｒ２）ならば、回路はｏｕｔ＝１およびｏｕｔｎ＝０に評価する。
（Ｒ１＞Ｒ２ ）ならば、回路はｏｕｔ＝０およびｏｕｔｎ＝１に評価する。
この実施例では、評価は、クロック信号ｃｋがローになる時に起こるが、これはもちろん、一例であり本発明の必要条件ではない。
【００５０】
可変抵抗Ｒ１およびＲ２による図１１の比較回路は、たとえｉｎ１がｉｎ２の相補でないとしても、入力信号ｉｎ１を入力信号ｉｎ２と比較することができる。換言すれば、ｉｎ１のバイナリ重みがｉｎ２のバイナリ重みより大きい場合は、Ｒ１＜Ｒ２およびｏｕｔ＝１となり、それにより、ｉｎ１＞ｉｎ２であることが示される。前に述べたように、従来の比較器は、一般に、このように非相補入力を処理することができない。可変抵抗は、以下に説明されるように、重み付けされたトランジスタアレイを用いて実行される。
【００５１】
また、図１１に示されるような仕方で構成された非相補比較器は、ここでは“シーソー”ロジックとも呼ばれる。
【００５２】
本発明の図１１の回路および他の実施例は、評価エレメントとしてＲＡＭセルを用いているが、本発明は、他のタイプのメモリセルばかりでなく、他のタイプの評価エレメントと共に使用することができる。したがって、ＲＡＭセルの使用は、単なる例であり、どのようにも本発明を制限するものと解釈されるべきではない。ここで使用される用語“評価エレメント”は、メモリセル、交差結合型差動アンプ、他のタイプの差動アンプばかりでなく、この実施例に関してここで￥説明されるタイプの評価を行なうことができる他の回路を含むつもりである。
【００５３】
本発明による所定の評価エレメントは、それ自体比較を行なうことができる必要はないことが注目されるべきである。たとえば、サンプリング回路を使用して、可変パラメータをサンプリングすることにより、入力枝と関連する可変パラメータを評価することができる。次いで、その結果生じるサンプルは、さらに他の局部または遠隔回路で処理され、サンプルから関連情報を抽出することができる。このサンプリング回路ベースの本発明の実施は、この用語がここで使用されるとおり比較回路と見なされる。
【００５４】
本発明の図１１の回路および他の実施例で使用される可変抵抗は、単なる例として示される。本発明の他の実施例は、他のタイプの可変パラメータ、たとえば可変電流、可変電圧等を使用することができる。たとえば、ＢＪＴを用いて実施される本発明の実施例では、可変パラメータは、入力枝の各々と関連する可変電流とすることができる。
【００５５】
図１１に示される例示的な回路構成は、一定の電力消費態様を有する。図１１の回路は、スイッチ（トランジスタｍ９）、ＲＡＭセル（トランジスタｍ１〜ｍ４）および評価枝を含むことに注目されたい。この順番は、各評価枝の下部ノードが、一定の電位、このケースではＶｓｓまたはグラウンドにあるので重要であり、したがって、セルの動作中電位の変化がない。したがって、これらのノードと関連する交流（ＡＣ）電力消費はゼロである。第二に、評価枝と関連するか編パラメータ値は、各トランジスタｍ３およびｍ４を介してノードｏｕｔｎおよびｏｕｔに転送される。評価枝の上部ノードにおける静電容量は大きくなることがあるので、これらのノードにおける電位はあまり大きくならない。したがって、これは、電力の第２の減少に導く。
【００５６】
図１２は、図１１の回路のタイミング図を示し、クロック信号ｃｋと、入力ｉｎ１およびｉｎ２と、出力ｏｕｔおよびｏｕｔｎの波形を含む。入力信号ｉｎ１およびｉｎ２は、タイミング図に示されるようにｃｋの立ち下がりエッジに関して設定時間必要条件を満足する必要がある。この実施例の入力および出力は、アナログ評価中を除いて、完全にデジタルである。ｃｋが、ＲＡＭセルを評価するためにローになると、入力デジタル値は、セルの内部でアナログ要素に変換される。これは、図において、デジタル−ツー−アナログ（ＤＴＡ）変換として示されている。アナログ要素は、図においてアナログ−ツー−デジタル（ＡＴＤ）変換で示されるように、評価され、比較され、デジタル出力値に戻し変換される。ＤＴＡおよびＡＴＤ動作は共に、ｉｎ１およびｉｎ２が各々９ビットデジタルワードになる実行の際には、９ビットワード比較のため１ｎｓｅｃ以下を費やすことが示されている。評価後の最終出力ｏｕｔおよびｏｕｔｎは、完全にデジタルになる。
【００５７】
図１１の回路は、図１０Ａおよび１０Ｂに関して前に示されたようにクロックｃｋ１およびｃｋ２で制御される追加のトランジスタを使用するように構成されることが注目されるべきである。
【００５８】
図１３は、トランジスタｍ１〜ｍ４およびｍ９が、“ＲＡＭセル”と名付けられたエレメントと置き換えられた図１１の簡略図である。このＲＡＭセルエレメントは、後続の図においてさらに簡単にするために使用される。前述したように、ＲＡＭセルは、本発明に関して使用することができるタイプの評価エレメントの単なる一例であり、他のタイプのメモリセル、差動アンプ、サンプリング回路または評価機能を行なうことができる他の回路を使用することができる。この簡略化された回路は、図１０Ａ〜１０Ｄのデュアルクロックｃｋ１およびｃｋ２を用いるように構成されていると思われる。このデュアルクロック化は、図においてＲＡＭセルに印加されるものとして示されるクロック入力ＣＫ１−２  で示される。
【００５９】
デジタルセンスアンプに関して示されているが、図１１の比較器は、アナログおよびデジタル領域の両方で使用することができる。より詳細には、多ビットデジタルワードを比較する際に使用するのに良く適しているが、この基本的な比較器は、他の比較回路、たとえば、多数決回路、アナログコモンモード比較器、以上／以下回路、アレイ加算および比較回路、シリアル加算−バイナリサーチ（ＳＡ−ＢＳ）回路、アナログ加算器、加算−比較−選択（ＡＣＳ）回路、結合メモリセル比較器およびマスク機能付き比較器を形成するために使用することができる。これらの他の回路の例は、以下に詳細に説明される。
【００６０】
重み付けされたアレイ
図１４は、図１１の評価枝の各々が、トランジスタの重み付けされたアレイとして実行される方法を示す。この図では、入力ｉｎ１は、ｎビットデジタルワードＡ＝ａ０，ａ１，ａ２，．．．ａｎ−１であり、入力ｉｎ２は、ｎビットデジタルワードＢ＝ｂ０，ｂ１，ｂ２，．．．ｂｎ−１である。交差結合型ＲＡＭセルは図示されていない。所定の評価枝内で、所定の多ビット入力ワードのビットは各々、対応するトランジスタのゲートに印加される。トランジスタの幅は、対応するビットの有効性にしたがったサイズにされる。すなわち、入力ワードＡの最上位ビット（ＭＳＢ）ａｎ−１に対応するトランジスタは、２ｎ−１幅と関連し、入力ワードＡの最下位ビット（ＬＳＢ）ａ０に対応するトランジスタは、２０幅と関連している。入力ワードＢと関連する重み付けされたアレイのトランジスタは、同じ方法でサイズが決められる。
【００６１】
図１４では、デジタル重み付けを伴うＮタイプトランジスタで形成されているものとして示されているが、他の実施例のアレイは、様々な他のトランジスタ形態、タイプおよびサイズを使用して形成することができる。より詳細には、アレイは、デジタル的に、リニアにまたはこの２つの組み合わせとして重み付けすることができ、トランジスタタイプは、Ｎ、Ｐまたはこの両方の組み合わせにすることができ、そして、バイポーラートランジスタまたは他のタイプのトランジスタを、ＭＯＳトランジスタの代わりに使用することができる。
【００６２】
また、重み付けは、所定のアレイにおける最低の重み付けされたデバイスとして所定の幅を有する単一トランジスタを使用し、次いで、より大きな重み付けされたデバイスを実行するために所定幅を有するトランジスタの並列接続を使用することにより達成することができることが注目されるべきである。たとえば、図１４の左アレイにおける２０デバイスは、所定幅の単一トランジスタとして実行することができ、２１デバイスは、所定幅の２個のトランジスタの並列接続として実行され、２２デバイスは、所定幅の４個のトランジスタの並列接続として実行され、以下同様である。同様の重み付け技術は、ここに説明される他の重み付けされたアレイと共に実行することができる。
【００６３】
図１４の重み付けされたアレイ構造例は、２つのｎビットデジタル入力ワードＡおよびＢの強度を比較することができる。たとえば、ｎ＝８であり、入力Ａ＝１０１０１０１０、Ｂ＝１０１０１０１１であると仮定されたい。Ｂ＞Ａなので、右アレイ抵抗Ｒ２は、左アレイ抵抗Ｒ１より小さくなり、その結果、図１３んかいろは、ｏｕｔ＝０およびｏｕｔｎ＝１となるように評価する。
【００６４】
両入力ＡおよびＢが等しい場合は、重み付けされたアレイは、タイを示し、回路の出力は、評価された後“１”または“０”値のどちらかを有する。また、これは、“準安定”状態としても知られている。いくつかのアプリケーションでは、この不定は受け入れ可能である。他のアプリケーションでは、等しいことの認識が重要であり、回路のふるまいは、評価後首尾一貫したままで一貫した出力を保証する。この論点は、図１５に関して説明されるように、アレイの各々にオフセット能力を組み込むことにより、または、イクスクルーシブオア（ＸＯＲ）ゲートのストリングを使用して、等しい状態が生じたことを示すことにより、または、他の適切な手段により取り組むことができる。
【００６５】
図１５は、オフセット能力を含むｎビット入力Ａと関連する左アレイを示す。信号ｏｆｆｓｅｔは、重み付けされたアレイにおける追加のトランジスタのゲートに印加される。この追加のトランジスタは、２０以下のデジタル重み付けに対応する、すなわちこのケースでは２ー１のデジタル重み付けに対応する幅を有する。したがって、この実施例における追加のトランジスタの幅は、アレイ中の次の最小トランジスタ、すなわち２０重み付けと関連するトランジスタの幅の１／２となる。
【００６６】
いくつかのアプリケーションでは、オフセットトランジスタは、２０重み付けと関連するトランジスタと同じまたはそれより小さい幅を持つことができるが、２０トランジスタより長いゲート長もまたもしくはかけがえとして持つことができ、その結果生じるふるまいは、望ましいオフセット機能を提供する。換言すれば、ゲート長のようなパラメータの適切な選択により、オフセットトランジスタのふるまいは、たとえその有効幅が２０トランジスタと実質的に同じであっても、幅が２−１だけ重み付けされたデバイスのふるまいに近くなるように行なわれる。
【００６７】
重み付けされたアレイのうちの１つまたは両方のための信号ｏｆｆｓｅｔは、一定の電位に設定することができるか、または、前の動作で発生させることができる。それが一定の電位の場合、たとえば、左アレイオフセット＝Ｖｄｄ、右アレイオフセット＝０の場合は、タイにおいて、左アレイは、常により低い抵抗を有する。また、オフセット信号値の他の組み合わせを用いて、ＡおよびＢ入力が等しい場合に特定のアレイが“勝つ”のを保証することができる。ＡおよびＢの両方がゼロの場合でさえ、オフセットは、比較回路の出力が不定にならないことを保証する。
【００６８】
ＸＯＲゲートのストリングを使用することの他の上述の解決法は、パリティチェックの従来形態にしたがう。これは、全ての比較可能なビットが等しく、これが当該ケースであることを示す１つのデジタル値を与える場合を捜す。これは、一般に、面積と電力消費に関してよりコストのかかる動作である。
【００６９】
図１４に示されるような重み付けされたアレイにおいては、最低のデジタル重みは、アレイの感度を決定する。しかしながら、ｎが大きい場合、たとえば３２より大きいかまたは３２に等しい場合、最低のデジタル重みは、ノイズから区別がつかないほど小さくなる。したがって、所定のアレイをパイプライン化される仕方で多くのより少ないアレイに区分けすることが望ましい。
【００７０】
図１６は、３２ビット比較器用のこのようなパイプライン化されたアレイの一例を示す。３２ビット比較器は、パイプライン化される仕方で配置された４つの８ビット比較器段を含む。図には、最初の２つの段のみが示されている。この例では、所定の８ビット比較器の左および右アレイは各々、デジタル重み付け２７乃至２０と関連する８個のトランジスタと、２−１の重みと関連する追加のオフセットトランジスタを含む。パイプラインの第１段に対して、８つの入力ビットａ０，ａ１，ａ２，．．．ａ７が、左アレイの８つのトランジスタに印加され、８つの入力ビットｂ１，ｂ２，．．．ｂ７が、右アレイの８つのトランジスタに印加される。また、第１段の左オフセットは“１”に設定され、この段の右オフセットは“０”に設定される。タイの場合には、左アレイが勝つ。この段が、第１段のＲＡＭセルで評価されると、その結果は、次段のオフセットトランジスタの次ペアに転送される。
【００７１】
第１段のＲＡＭセルの出力は、次段に印加される前にフリップされることに注目されたい。例として、ａ０−７＝ｂ０−７と仮定されたい。上記に説明したオフセット配置のため、左アレイ出力ｏｕｔ０−７はローになる。第１段ＲＡＭセルの出力ｍｏｎはハイになり、前段からトランジスタｍｎ１へ情報を送る。これは、入力ａ０−７がｂ０−７入力より大きいことを示している。この時、第１段ＲＡＭセルの出力ｍｏｆｆはローになり、第２段の右アレイの対応するトランジスタに印加される。
【００７２】
パイプラインの次段において、８つの入力ビットａ８，ａ９，．．．ａ１５は、左アレイの８つのトランジスタに印加され、８つの入力ビットｂ８，ｂ９，．．．ｂ１５は、右アレイの８つのトランジスタに印加され、そして、パイプラインの残りの段（図示しない）についても以下同様である。
【００７３】
所定のパイプライン段からのオフセット信号は、次のパイプライン段に進み、どのアレイが所定の段内で“勝っている”かに関する指示を供給する。このように、３２ビット比較器は、各段が５１２から１の感度を有する、図１６に示されるように構成された８ビット比較の４段パイプラインで実行することができる。したがって、この感度は、全段にわたって比較されるビットの総数よりむしろ、各段のビット数で決定される。また、このパイプライン化方法は、回路の面積必要条件を減少させる。より詳細には、パイプライン化は、重み付けされたトランジスタを再評価し、その結果、３２ｎｄ入力ビットは、２３２＝４×１０９の代わりに２８＝２５６の重み付け係数を有するデバイスに印加される。しかしながら、４段パイプラインの結果として、これは、この例における最終的な出力を発生するのにクロック信号の４つの遅延を費やす。
【００７４】
パイプライン化された構造
図１６に関して一般的に説明されたタイプのパイプライン化は、図１７に関して説明されるＮツリー対Ｎツリー構造と、図１８に関して説明されるＮツリー対Ｐツリー構造を含む、多くの異なるパイプライン化された構造を用いて実行することができる。用語“Ｎツリー”および“Ｐツリー”は、対応する比較段の評価枝の重み付けされたアレイが、それぞれｎチャンネルおよびｐチャンネルトランジスタを用いて形成されていることを示す。
【００７５】
図１７は、図１６に示されるものと同様なＮツリー対Ｎツリーパイプライン化構造の一例を示す。図において、パイプライン化されたフローは下部から上部に至ることに注目されたい。クロック信号ｃｋ１，ｃｋ２およびｃｋ３は、図示のようにインバータチェーン１００の第２のインバータ毎にタッピングすることによって発生する。また、遅延ロックループや多位相発振器等の他の技術を使用して、必要なクロック信号を発生させることもできる。クロック信号ｃｋ１，ｃｋ２およびｃｋ３は、図に示されるように比較器のトランジスタに印加される。２つの段が図１７に示されており、各段は、重み付けされたアレイを有する右および左評価枝を含む。各評価枝は、“Ｎツリー”として示されており、これらの枝には、図示のように入力のペアａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２およびｄ１，ｄ２が入力される。出力は、ｌｏｕｔ１，ｒｏｕｔ１，ｌｏｕｔ２およびｒｏｕｔ２で示される。クロスオーバーは、望ましい最終動作に依存して必要とされてもされなくても良い。
【００７６】
ここで用いられている用語“クロック遅延”は、所定のクロック信号の遅延を指し、たとえば、図に示されるように、ｃｋ１の立ち下がりエッジの中点からｃｋ２の立ち下がりエッジの中点まで測定された図１７におけるクロック信ｃｋ１およびｃｋ２間の遅延を指す。
【００７７】
図１８は、Ｎツリー対Ｐツリーパイプライン化構造の一例を示す。パイプライン化されたフローは下部から上部に至り、インバータが、第１段の各出力ｌｏｕｔ１およびｒｏｕｔ１と、第２段のＰツリー評価枝の対応する入力の間に挿入されていることに注目されたい。このインバータは、第１段の出力の極性が、第２段の入力のために予め調整されていることを必要とする。これは、Ｎツリー対Ｐツリー構造のため生じる。適切なクロック発生回路が図に示されており、これは、直列インバータの第１のツリーの各々の後にタッピングされたインバータチェーン１１０からなる。図１８のパイプライン化構造において、第１段の評価枝には、図示のように、入力ペアａ１，ａ２およびｂ１，ｂ２が入力される。第１段の出力ｌｏｕｔ１およびｒｏｕｔ１は反転されて、それぞれ、第２段のＰツリー構造へ入力ｃ１およびｄ１として印加される。また、これらのＰツリー構造には、図示のように入力ｃ２およびｄ２も入力される。第２段は、出力ｌｏｕｔ２およびｒｏｕｔ２を発生する。
【００７８】
前に述べたように、図１６のパイプライン化比較器は、図１７もしくは図１８の回路構造、または当業者に明らかな他の適切なパイプライン化構造を用いて実行することができる。
【００７９】
多数決回路
図１９は、図１１の基本的な比較回路を用いて構成された多数決回路の一例を示す。このタイプの多数決回路は、２つのｎビットデジタル入力のどちらがより大きな強度を有するか、すなわち、どちらがより多い数の“１”値を有するかを決定するのに有用である。この例では、多数決回路は、４ビット比較器である。左および右評価枝の重み付けされたアレイの各トランジスタは、実質的に等しい幅を有する。これは、左および右アレイの４個のトランジスタの各々と関連する２０重み付けで示される。左評価枝の重み付けされたアレイトランジスタには、４つのビットａ，ｂ，ｃおよびｄの形のデジタル入力が入力されるが、右評価枝の重み付けされたアレイトランジスタには、４つのビットｗ，ｘ，ｙおよびｚの形のデジタル入力が入力される。ａｂｃｄ入力が、ｗｘｙｚ入力より多い“１”値を含む場合は、左枝抵抗Ｒ１は、右枝抵抗Ｒ２より小さくなり、比較既出力信号ｏｕｔおよびｏｕｔは、評価に基づいてそれぞれ“１”および“０”になる。
【００８０】
図には示されていないが、前に説明したように“タイ”の場合に予測可能な出力を発生させるために、本発明による図１９の回路または他の多数決回路に、１つ以上のオフセットトランジスタを含めることができる。
【００８１】
アナログコモンモード比較器
図２０は、図１１の基本的な比較回路を使用して構成されたアナログコモンモード比較器の一例を示す。図２０の回路は、図１９の回路と同様に等しい重み付けで構成された重み付けされたアレイを有する左および右評価枝を含む。左評価枝には、バランスされたアナログ入力ペアａ，ａおよびｂ、ｂが入力され、右評価枝には、バランスされたアナログ入力ペアｃ，ｃおよびｄ、ｄが入力される。コモンモード比較器出力ｏｕｔおよびｏｕｔは、アナログ入力信号ｃおよびｄに対するアナログ入力信号ａおよびｂのコモンモード間の差を表わすデジタル信号を提供する。
【００８２】
以上／以下回路
図２１は、図１１の基本的な比較回路の２つの組み合わせを用いて構成した以上／以下回路の一例を示す。このような回路は、比較動作による境界をおくのが望ましいアプリケーションに有用である。より詳細には、以上／以下回路において、上限および下限の両方を提供することができる。図２１の回路は、特定の４ビットデジタル入力信号ｉｎが、４ビット下限ｉｎ１および４ビット上限ｉｎ２間の値を有するかどうかを判定する比較を実行する。信号ｉｎは、図１１の比較回路のうちの第１の比較回路の右枝と、図１１の比較回路のうちの第２の比較回路の左枝に印加される。下限ｉｎ１は、紺も例では１０００バイナリの値を有し、第２の比較かいろの右評価枝に印加される。上限ｉｎ２は、この例では１１００バイナリの値を有し、第１の比較回路の左評価枝に印加される。
【００８３】
この図は、上限および下限に対する入力ｉｎの関係に依存して発生するｏｕｔ１およびｏｕｔ２信号の特定の値を示す評を含む。表の“≦１０００”および“≧１１００”記載事項から、この回路は、限界と等しいことを示すようには構成されていないこと、すなわち、限界は除外されていることが分かる。これは、“１”への両比較器の右評価枝のオフセット値の割り当ておよび“０”への両比較器の左評価枝のオフセット値の割り当てによる。限界は、オフセット値を反転することにより含めることができる。
【００８４】
３つ以上の入力用の比較器
上記に説明した例の比較器は、２つの非相補信号を同時に比較するように構成されている。好適には、この比較器は、２つの入力信号の相対重みの早くて効率的な決定を許す。また、図１１の比較器は、２つ以上の入力を同時に処理する広い範囲の様々な非相補比較回路を実行するのに使用することができる。このような回路の例は、図２２乃至２４に関して以下に説明される。
【００８５】
アレイ加算および比較回路
図２２は、図１１の基本的な比較回路の変形を用いて構成されたアレイ加算および比較回路の一例を示す。この回路は、可変抵抗Ｒ１およびＲ２に対応する左評価枝のペアと、可変抵抗Ｒ３に対応する１つの右評価枝とを含む。この回路は、２つの入力による加算動作を行ない、次いでその結果を第３の入力と比較する。より詳細には、各々が左評価枝のうちの１つに印加される２つのｎビット入力ｉｎ１およびｉｎ２の合成された影響が、右評価枝に印加された第３の入力ｉｎ３と直接比較される。
【００８６】
可変抵抗Ｒ１，Ｒ２およびＲ３は各々、前に説明されたように重み付けされたアレイを用いて実行することができ、それぞれ入力ｉｎ１，ｉｎ２およびｉｎ３の関数となる。入力ｉｎ１およびｉｎ２は、それぞれＲ１およびＲ２に対応する重み付けされたアレイによりアナログ要素に変換される。これらのアナログ要素は、ノードｌｂｏｔで互いに加算され、アレイＲ３による入力ｉｎ３の変換によってノードｒｂｏｔで発生するアナログ要素と比較される。この比較結果は、ノードｏｕｔおよびｏｕｔｎから与えられる。図２２の回路の入力および出力は、完全にデジタルである。入力ｉｎ１，ｉｎ２およびｉｎ３のアナログ要素への変換は、ＤＴＡ変換の１タイプであり、アナログ結果のデジタル携帯への再変換は、ＡＴＤ変換の１タイプである。これらは共に、図１１に関して前に説明されている。図１１の回路と同様に、図２２の回路は、９ビットデジタル入力に対して１ｎｓｅｃの下でその合体されたＤＴＡおよびＡＴＤ動作を行なうことができる。
【００８７】
図２３は、２つの５ビット入力ｉｎ１およびｉｎ２を加算し、次いでその結果を６ビット入力ｉｎ３と比較するための重み付けされたアレイを説明する、図２２の回路のより特殊な例を示す。重み付けされたアレイは、各々が、２０から２４または２５までデジタル的に重み付けされた幅を有する５個もしくは６個のトランジスタと、２−１で示される幅を有する追加のトランジスタとを用いて、前に説明されたように構成される。２つの左評価枝のうちの第１の左評価枝における重み付けされたアレイの追加のトランジスタＭｅｑは、図示のようにグラウンドに接続されたゲートを有する。２つの左評価枝のうちの第２の左評価枝における重み付けされたアレイのオフセットトランジスタは、ｏｆｆｓｅｔ１＋２で示されるオフセット信号をそのゲートに印加した。右評価枝における重み付けされたアレイのオフセットトランジスタは、ｏｆｆｓｅｔ３で示されるオフセット信号をそのゲートに印加した。２つのオフセットトランジスタのうちの一方はイネーブルにされるが、他方はディセーブルされ、それにより、前に説明されたのと同じように、同等の結果の場合の予測可能な出力が保証される。
【００８８】
図に示されるように、２つの５ビット入力ｉｎ１およびｉｎ２は、それぞれ１１０１０および０１１１１であり、６ビット入力ｉｎ３は１０１００１であると仮定されたい。バイナリ加算により、２つの５ビット入力の和は、１０１００１となり、これは、可変抵抗Ｒ３と関連する重み付けされたアレイに印加される入力ｉｎ３と等しい。２つのサイドの同値は、２０＝１μｍと仮定して、各サイドのイネーブルにされたトランジスタの合計幅を加算することにより明らかである。可変抵抗Ｒ１およびＲ２と関連する重み付けされたアレイにおいて、トランジスタの合計幅は、Ｒ１およびＲ２間の合計４１μｍに対して、それぞれ２６μｍおよび１５μｍになる。可変抵抗Ｒ３と関連する重み付けされたアレイにおいて、合計幅は、４１μｍとなり、Ｒ１およびＲ２を合わせた合計と同じである。
【００８９】
最も左の重み付けされたアレイにおける追加のトランジスタＭｅｑは、両ノードｌｂｏｔおよびｒｂｏｔの寄生ドレン容量は実質的に同一になることを保証する。あるケースでは、対応する評価枝が、ＲＡＭセルと同等と思われるのを保証することが重要である。この追加のトランジスタは、図２３においてグラウンドに接続されたゲートを有するものとして示されているが、他の実施例では、追加の信号情報、たとえばキャリー入力を回路に持ち込むのに使用することができる。
図２２および２３の回路は、ＲＡＭセルの一方のサイドの２以上の数字を加算して、その結果にセルの他方のサイドの２以上の数字と比較するように拡張することができる。
【００９０】
図２４Ａは、このような回路の一例を示し、ここでは、３つの入力ｉｎ１，ｉｎ２およびｉｎ３は、３つの左評価枝に印加され、これらの３つの入力の加算結果は、２つの右評価枝に印加される２つの入力ｉｎ４およびｉｎ５の加算結果と比較される。評価枝と関連しているのは、各々が前に説明されたようにトランジスタの重み付けされたアレイとして実行できる、対応する可変抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およびＲ５である。オフセット信号ｏｆｆｓｅｔ１＋２＋３およびｏｆｆｓｅｔ４＋５は、図示のようにＲＡＭセルの両サイドの最も内側の枝に印加される。
【００９１】
図２４Ｂは、各々が、図２２に関して説明されたものと同様に構成されたアレイ加算および比較回路の配置を使用して実行される加算回路を示す。図２４Ｂの加算回路は、図示のように配置された９つのアレイ加算および比較回路を含み、２つの８ビット入力を加算して、９ビットの結果を発生するように動作する。９つのアレイ加算および比較回路は各々、ＲＡＭセルと、１つの重み付けされたアレイを有する左入力枝と、２つの重み付けされたアレイを有する右入力枝とを含み、図２２に関して説明されたものと同じように動作する。左入力枝アレイは各々、９ビット入力を受け取る。各右入力枝の２つのアレイは、８ビット入力のペアを受け取る。より詳細には、各右入力枝の２つのアレイは、加算されるべき２つの８ビット信号ｉｎ１およびｉｎ２のうちの１つを入力として受け取る。また、各右入力枝におけるアレイの１つは、オフセット信号および信号のキャリーも受け取る。
【００９２】
図２４Ｂの加算回路は、図１７に関して前に説明されたものと同様なＮツリー対Ｎツリーパイプライン化構造を用いて実行される。さらに、この加算回路は、図２５に関して以下に説明されるタイプのバイナリサーチ方法を使用するが、図２５のような有限状態マシン（ＦＳＭ）よりむしろ追加のセルを含む。
【００９３】
図２４Ｂのバイナリサーチ処理は、その９ビット左枝入力として基準入力１００００００００を受け取るアレイ加算および比較回路で始まる。これは、第１のアレイ加算および比較回路と呼ばれる。次いで、ｉｎ１およびｉｎ２の和は、この基準入力と比較される。この比較が、我が基準入力より小さいことを示している場合は、出力ｏ１８はローになる。バッファ１２０は、この出力ライン上に配置される。バッファは、残りの比較のための最上位ビットの大きなファンアウトを駆動するのに使用される。図示されていないが、同様のバッファをｏ１７乃至ｏ１０ノードに配置することができる。
【００９４】
ｏ１８出力が決定されると、図において“ａ”で示されるように、その結果は、図示のように最上位ビット位置にある残りのアレイ加算および比較回路に印加される。第１のアレイ加算および比較回路は、クロックｃｋ１およびｃｋ２を使用し、第２のアレイ加算および比較回路は、クロックｃｋ３およびｃｋ４を使用し、以下同様である。このパイプライン化構造に組み込まれた追加の遅延、たとえばｃｋ１−２およびｃｋ３−４は、バッファ１２０の遅延を説明するために、ｃｋ１−２およびｃｋ２−３の代わりに、それぞれ第１および第２のアレイ加算および比較回路のために使用される。より高い数字名ｋを有する各クロックは、ｃｋ１の対応するクロックエッジに対してｋ−１遅延インクリメントΔだけ遅延されたクロックエッジを有する。したがって、ｃｋ３およびｃｋ４の間、次の比較は、この時ｉｎ１およびｉｎ２の和を９ビット値ａ１０００００００と比較する第２のアレイ加算および比較回路で評価される。ここで、上述の“ａ”は、出力ｏ１８として第１のアレイ加算および比較回路で決定される。ｏ１７出力は、第２の比較から決定され、図において“ｂ”で示される。この結果は、図示のように第２の最上位ビット位置にある残りのアレイ加算および比較回路に印加される。
【００９５】
同様に、第３のアレイ加算および比較回路は、ｉｎ１およびｉｎ２の和を９ビット値ａｂ１００００００と比較する。出力ｏ１６に対応する結果は、図において“ｃ”で示され、残りの９ビットワードの次の最上位ビット位置に置かれる。この処理は、各比較に対して、最後の比較が評価されるまで、“ｄ”，“ｅ”，．．“ｈ”で示される結果を形成するように継続する。この和は、９ビットワード“ａｂｃｄｅｆｇｈおよびｏ１０”で与えられる。前に述べたように、この技術は、Ｎツリー対Ｎツリーパイプライン化構造のタイプを使用し、前の段からのいくつかの結果は、上記に説明されたように複数の後段に送られる。
【００９６】
シリアル加算−バイナリサーチ（ＳＡ−ＢＳ）回路
図２５は、図１１の基本的な比較器の変形を用いて構成されたシリアル加算−バイナリサーチ（ＳＡ−ＢＳ）回路の一例を示す。この回路は、ＲＡＭセルと、２つの左評価枝と、１つの右評価枝とを含む。２つの左評価枝は、それぞれｎビット入力ｉｎ１およびｉｎ２を受け取る可変抵抗Ｒ１およびＲ２からなる。可変抵抗Ｒ１およびＲ２は各々、前に説明されたようにｎ以上のトランジスタの重み付けされたアレイとして実行される。右評価枝は、トランジスタの重み付けされたアレイとして実行されるように図において示されている可変抵抗からなる。この重み付けされたアレイは，その入力として、有限状態マシン（ＦＳＭ）１３０で発生する知られている基準値ａｎ−ｏ＝ａｎ，ａｎ−１，．．ａｏを受け取る。図２５の回路は、ｎビット入力ｉｎ１およびｉｎ２の和を計算するように構成される。
【００９７】
この例のＦＳＭ１３０は、図示のようにレジスタ１３２で基準値ａｎ−０＝１００．．．００を初めに発生する。これは、バイナリサーチ処理の第１ステップである。次いで、回路の左サイドの２つの重み付けされたアレイを用いて実行される通り、この基準値と入力ｉｎ１およびｉｎ２の和の比較が行われる。回路出力ｏｕｔｎは、この比較結果を示すデジタル信号であり、図に示されるようにＦＳＭの入力に帰還される。ＦＳＭは、この信号を用いて、バイナリサーチ処理において次に半分に区分けされるべきなのは上部範囲か下部範囲かを決定する。この決定が、上部範囲を区分けするように行われた場合は、処理の次のステップの基準ワードは、１１０．．．００になる。決定が下部範囲を区分けするように行われた場合は、処理の次のステップの基準ワードは、０１０．．．００になる。したがって、バイナリサーチ処理は、ＭＳＢ内の初めの“１”を１ビット位置だけ右にシフトし、次の基準値のＭＳＢを、加算結果が初期基準ワードより大きい場合は“１”と置き換え、または加算結果が初期基準ワードより小さい場合は“０”と置き換える。また、ＭＳＢは、キャリーアウトビットとして役立つ。バイナリサーチ処理は、入力ｉｎ１およびｉｎ２の加算結果が基準ワードおよび何らかのキャリーアウトビットで示されるまで継続する。
【００９８】
図２６は、上記に説明されたシリアル加算−バイナリサーチ動作を行うための１組のＣ言語プログラミング符号を示す。図２５の回路を用いた加算動作を終了するクロックサイクルの時間は、ｎ、すなわち、入力ｉｎ１およびｉｎ２と基準ワードａｎ−０の各々におけるビット数である。
【００９９】
図２５は、その入力としてオフセット信号を受け取る追加のトランジスタをその左サイドに含む。この例では、オフセットはＶｄｄに設定される。このようにオフセットを設定すると、回路の左サイドは、入力ｉｎ１およびｉｎ２の加算結果がすなわち“タイ”の場合に基準値と実質的に同じになる場合における比較で常に“勝つ”ことが確実になる。
【０１００】
上述のタイの場合の図２５回路の動作の一例は以下の通りである。バイナリサーチの最初のステップにおける入力ｉｎ１およびｉｎ２の加算結果が、初期基準値にも相当するちょうど１００．．．００であると仮定されたい。前に説明されたオフセットは、回路の左サイドがこの最初の比較に勝つことを保証する。そして、基準値は１１０．．．００になり、その結果、回路の右サイドは次の比較に勝つ。次いで、基準値は１０１．．．００になり、回路の右サイドは、残りのすべての比較時に勝ち続ける。最後の比較において、基準値は１００．．．０１となる。したがって、右サイドは、基準値が、２つの左サイドアレイを用いて実行された状態の２つの入力の加算と同じである１００．．．００のまま勝つ。
【０１０１】
図２７は、各々が第１の入力信号Ａの８ビットと第２の入力しんごうＢの８ビットを受け取る４つのより小さい８ビットＳＡ−ＢＳ回路の直列相互接続で形成される３２ビット知りある加算−バイナリサーチ（ＳＡ−ＢＳ）回路の一例を示す。最上部の８ビットＳＡ−ＢＳ回路において、オフセット入力はＶｄｄに設定され、そのキャリーアウトビットは，次のＳＡ−ＢＳ回路にそのオフセット入力として直列に送られる。同様に、第２のＳＡ−ＢＳ回路からのキャリーアウト−１６は、そのオフセット入力として第３のＳＡ−ＢＳ回路に送られ、第３のＳＡ−ＢＳ回路からのキャリーアウト−２４は、そのオフセット入力として第４のＳＡ−ＢＳ回路に送られる。第４のＳＡ−ＢＳ回路からのキャリーアウト−３２は、３２ビット加算器のキャリーアウトビットとなる。
【０１０２】
キャリーアウト−８は、評価に１クロック遅延を費やすので、第２のＳＡ−ＢＳ回路は、この結果のためにさらなるクロック遅延を待たなければならない。同様に，第３および第４のＳＡ−ＢＳ回路は各々、それぞれのキャリーアウト−１６およびキャリーアウト−２４入力のためにさらなるクロック遅延を待たなければならない。その結果、３２ビット加算は、１１クロック遅延の合計時に終了する。キャリーアウトビットは、典型的にキャリーアウトビットの決定前に最下位加算を計算する従来のデジタル加算器と違って、決定される最初のビットである。
【０１０３】
アナログ加算回路
図２８は、図２５のＳＡ−ＢＳ回路のアナログ変形を示す。このアナログ加算回路は、回路の左評価サイドの第１および第２の５ビット重み付けされたアレイと、回路の右評価サイドの１つの６ビット重み付けされたアレイとを含む。アレイは、左サイドアレイのための重み付け２０乃至２４と、右サイドアレイのための重み付け２０乃至２５とにしたがったサイズの幅を有するｎチャンネルトランジスタからなる。回路の各サイドと関連しているのは、一定電流を供給する対応する電流源Ｉである。オフセットおよびキャリーアウトデバイスは示されていないが、実質的に図２５の回路のように構成することができる。アナログ加算回路は、結合された第１および第２の左サイド５ビットアレイを横切る電圧降下を、デジタルサーチャー１４２により有限状態マシン（ＦＳＭ）１４０の制御の下に発生する所定の基準値のために右サイドアレイを横切る電圧降下と比較する。ＦＳＭの入力は、回路の出力ｏｕｔで駆動される。決定は、図２５の回路に関して説明されたのと同じように行なわれる。しかしながら、アナログ加算回路において、一定電流が引き続いて流れるので、決定は、基準値の更新時を除いて絶えず行なわれる。他の実施例では、電力を節約するために、切換式電流源を用いることができる。
【０１０４】
加算−比較−選択（ＡＣＳ）回路
図２９は、本発明による非相補比較器を用いてより効率的に実行することができる従来の加算−比較−選択（ＡＣＳ）回路の構造を示す。図２９の例におけるＡＣＳ動作は、異なる２組の入力により行なわれ、最も大きい組の和は、後続の処理ブロックに送られる。このような動作は、ビタビ符号化、最大見込み符号化等の通信信号処理アプリケーションにおいて基本的なものである。図２９は、第１および第２の加算器１５０−１および１５０−２と、減算器１５２と、マルチプレクサ１５４を含む。入力ｉｎ１およびｉｎ２は、第１の加算器１５０−１で加算され、入力ｉｎ３およびｉｎ４は、第２の加算器１５０−２で加算される。２つの加算の結果は、減算器１５２でそれらを減算することにより比較され、減算の結果は、マルチプレクサ１５４に選択入力として印加されて、加算結果のうちの１つを選択する。この従来方法は、回路面積および電力消費に関して役に立たない。
【０１０５】
図３０は、図１１の基本的な非相補比較器の変形を用いて実行されるＡＣＳ回路を示す。このＡＣＳ回路は、ＲＡＭセルと、各々が２つの並列か辺抵抗を有する左サイドおよび右サイド評価枝と、マルチプレクサ１６０とを含む。回路の左サイドは、それぞれｎビット入力ｉｎ１およびｉｎ２を受け取る可変抵抗Ｒ１およびＲ２を含み、回路の右サイドは、それぞれｎビット入力ｉｎ３およびｉｎ４を受け取る可変抵抗Ｒ３およびＲ４を含む。可変抵抗は各々、前に説明されたように、重み付けされたアレイを用いて実行される。左サイド可変抵抗Ｒ２は、オフセット入力として信号ｏｆｆｓｅｔ１＋２を受け取り、右サイド可変抵抗Ｒ３は、オフセット入力として信号ｏｆｆｓｅｔ３＋４を受け取る。また、入力ｉｎ１，ｉｎ２，ｉｎ３およびｉｎ４は、マルチプレクサ１６０に入力として印加され、回路の出力は、マルチプレクサ１６０に選択信号として印加される。
【０１０６】
動作時、入力の両ペアｉｎ１，ｉｎ２およびｉｎ３，ｉｎ４は、共に同時に加算され、一方のペアの加算結果は、他方のペアの加算結果と比較される。比較結果は、マルチプレクサの出力に通過させるためのペアのうちの特定のペアを選択するのに用いられる出力信号ｏｕｔとなる。図３０の回路は、マルチプレクサで選択されて通過させられる２つの入力の和を計算しないことに注目されたい。その代わりとして、選択信号は、ｉｎ１およびｉｎ２、またはｉｎ３，およびｉｎ４の両方を通過させるのに使用される。これは、多くのアプリケーションにおいては、図３１に関してより詳細に説明されるように、図３０に示されるタイプの複数のＡＣＳ回路からなる層状構成の終わりで一度だけ加算を行なうのに適しているためである。
【０１０７】
図３１は、８つの異なる入力ペアを比較するように構成された上述の層状構成の一例を示す。第１の層１７０−１は４つのＡＣＳ回路からなり、第２の層１７０−２は２つのＡＣＳ回路からなり、そして第３の層１７０−３は１つのＡＣＳ回路からなる。加算器１７２は、第３の層１７０−３の１つのＡＣＳ回路で選択された特定の入力ペアにおける２つの入力の和を計算するために含まれる。この構成では、８つの入力ペアは全て、実際の加算動作を行なうことなく比較される。より詳細には、一層からの勝利ペアは、最後の勝利ペアが確認されるまで後続の層において互いに比較され、次いで、加算が、最後の勝利ペアの入力についてのみ行なわれる。図３０の回路が基礎をおく非相補比較器は、この特に効率的なＡＣＳ構成を考慮に入れている。
【０１０８】
図３２は、一例のＡＣＳ回路のために本発明に帰因する性能改善を示すシミュレーション結果の図表を示す。マイクロワット（μＷ）の電力必要条件、トランジスタ数およびピコ秒の遅延が、従来の図２９ＡＣＳ回路および（図において“シーソー”で示される）本発明の図３０ＡＣＳ回路に関して比較される。
【０１０９】
このシミュレーションは、１．５Ｖの電源Ｖｄｄと２００ＭＨｚの動作周波数を伴う０．１６μｍＣＭＯＳ技術を用いて行なわれた。遅延は、１０５°Ｃの周囲温度で測定され、電力は０°Ｃおよび高いＶｄｄで測定された。図２９の従来のＡＣＳ回路は、加算器および減算器エレメントのリップル−キャリーデザインを用いるように仮定された。図３２の表から分かるように、図３０のＡＣＳ回路は、選択動作のための電力およびトランジスタ数の少ないコスト増加で、従来の図２９のＡＣＳ回路に対して、加算および比較動作に必要とされる電力（×２０ゲインファクタ）、トランジスタ数（×９５ゲインファクタ）および遅延（×２．１７ゲインファクタ）に関するかなりの節約になった。
【０１１０】
結合メモリセル比較器
図３３および３４は、本発明による結合メモリセル比較器の例を示す。これらの比較器は、図１１の基本的な比較器のことなる組み合わせを用いて形成される。
【０１１１】
図３３は、図示のように並列に接続された図１１の比較器のペアを含む。この回路は、構成されたように、入力ｉｎ２およびｉｎ３の和を入力ｉｎ１およびｉｎ４の和と比較する。図３３の上部線は、オープンにすることができ、この場合、回路は、ｉｎ１をｉｎ２＋ｉｎ３と比較し、次いで、ｉｎ２＋ｉｎ３とｉｎ４の第２の比較を行なう。
【０１１２】
図３４は、図３３と同様に構成されているが、図示のように第１および第２の図１１比較器に接続された第３の図１１比較器を含む。この実施例において、Ｒ２およびＲ３で示される入力枝は各々、ここで前に説明されるタイプの複数の重み付けされたアレイを含むことができる。図３４の回路は、入力ｉｎ２およびｉｎ３の和を、入力ｉｎ１およびｉｎ５の和、および入力ｉｎ４およびｉｎ６の和と比較する。
【０１１３】
当業者は、他の結合メモリセル比較器を、図１１に関して説明されたタイプの複数の相互接続された比較器を用いて発生させることができることが分かる。たとえば、上記に引用した米国特許第６，１９１，６２３号屋米国特許出願第０９／１６２，８５２号に開示されているような多入力比較器技術をここで説明されている比較器と共に用いて、３つ以上の入力を有する広い範囲の様々な異なる比較器を構成することができる。
【０１１４】
マスク機能付き比較器
図３５は、図１１の基本的な比較器の変形を用いて構成された、マスク機能付き比較回路の一例を示す。この回路では、マスクビットは、左および右入力枝と関連する重み付けされたアレイに印加される。この例では、重み付けされたアレイは各々、３２マスクビットと３２入力ビットを受け取る。より詳細には、左サイドの重み付けされたアレイは、入力ビット０，１，．．．３１の形で入力信号を受け取り、右サイドの重み付けされたアレイは、図示のように、サーチビット０，１，．．．３１の形で入力信号を受け取る。マスクビットは、重み付けされたアレイの上部トランジスタのゲートに印加され、入力およびサーチビットは、それぞれ左および右アレイの下部トランジスタに印加される。左および右アレイのトランジスタは、図示のように、２−１重み付けを有する左アレイのオフセットトランジスタを除いて、一定の２０重み付けでデジタル的に重み付けされる。左アレイのオフセットトランジスタは、図に示されるようにＶｄｄに接続されたゲートを有する。
【０１１５】
動作時、図３５の回路は、入力ビットとサーチビットの比較を実行し、特定のビットは、印加されたマスクビットにしたがってマスクされる、すなわち、比較から除外される。
【０１１６】
他の比較器構成
図３６は、本発明による比較器の他の例を示す。この回路は、クロックされずかつ“積み重ねた”構成であり、ここでは、電流源Ｉは、各々が、図示のように配置された可変抵抗Ｒ１およびＲ２を有する左および右評価枝に印加される。入力ｉｎ１およびｉｎ２は、それぞれ、左および右枝の両方における可変抵抗Ｒ１およびＲ２に印加される。次いで、その結果生じる出力信号ｏｕｔおよびｏｕｔｎは、図示のように、差動アンプ１８０に印加される。可変抵抗は、前に説明されたように重み付けされたアレイを用いて実行することができる。各枝における上部抵抗のためのアレイは、ｎチャンネルトランジスタを用いて形成されると、この例の回路に関して仮定される。各枝における上部抵抗のためのアレイが代わりにｐチャンネルトランジスタを用いて形成されている場合は、入力は反転されるべきである。
【０１１７】
ここで説明された本発明の特定の実施例は、単なる例示的なもののつもりである。たとえば、前に述べたように、異なるデバイスタイプやトランジスタ技術を他の実施例で使用することができる。さらに、ここで説明された基本的な比較器は、他の構成で実行することができ、また、ここで特に説明されたもの以外の高水準回路アプリケーションで使用することができる。他にあり得る他の構成は、評価エレメントが、入力枝と関連する可変パラメータをサンプリングするサンプリング回路の形になっており、その結果、サンプルが、印加された入力の関係に関してそれから情報を抽出するように後で処理される、回路である。
【０１１８】
また、本発明の比較回路は、追加の回路構成要素または他の処理もしくはメモリエレメントを含むかまたは含まない集積回路の形で実行することができる。また、上記により詳細に説明されたように、本発明は、実施例に関して説明された可変抵抗以外の可変パラメータ、たとえば可変電流または可変電圧で動作することができる。さらに、本発明は、非相補入力信号ばかりでなく相補入力信号にも適用可能である。請求項の範囲内のこれらおよび多くの他の実施例は、当業者に容易に明らかになる。
【図面の簡単な説明】
【０１１９】
【図１】コモンモード電圧に基づくアナログ相補電圧を示す図である。
【図２】２Ａおよび２Ｂは、従来のアナログ差動アンプを示す。
【図３】３Ａおよび３Ｂは、従来のアナログセンスアンプを示す。
【図４】４Ａおよび４Ｂは、従来のデジタルセンスアンプを示す。
【図５】５Ａ，５Ｂおよび５Ｃは、従来の相補構造の、従来のスタティックＣＭＯＳゲートへの改良を示す。
【図６】６Ａ，６Ｂおよび６Ｃは、従来のＯＲゲートの、従来の疑似ＮＭＯＳおよびドミノゲート構造への改良を示す。
【図７】７Ａ，７Ｂおよび７Ｃは、従来のロジックゲートの相補性を示す。
【図８】アンプ出力が評価後評価枝から分離される、本発明によるアナログセンスアンプを示す。
【図９】図８のアナログセンスアンプのタイミング図である。
【図１０Ａ】ＲＡＭセルが本発明にしたがってアンプ出力から分離される、アナログセンスアンプを示す。
【図１０Ｂ】ＲＡＭセルが本発明にしたがってアンプ出力から分離される、アナログセンスアンプを示す。
【図１０Ｃ】ＲＡＭセルが本発明にしたがってアンプ出力から分離される、アナログセンスアンプを示す。
【図１０Ｄ】ＲＡＭセルが本発明にしたがってアンプ出力から分離される、アナログセンスアンプを示す。
【図１１】本発明による２入力非相補比較器の一実施例を示す。
【図１２】図１１の非相補比較器のタイミング図である。
【図１３】図１１の非相補比較器の簡略図である。
【図１４】図１１の比較器の評価枝を実行するために重み付けされたアレイを使用できる方法を示す図である。
【図１５】図１４の重み付けされたアレイのうちの所定の１つをにオフセットを加えることができる方法を示す図である。
【図１６】本発明による比較器における重み付けされたアレイの区分けおよびパイプライン化を示す図である。
【図１７】本発明によるＮツリー対Ｎツリーパイプライン化構造を有する比較器を示す。
【図１８】本発明によるＮツリー対Ｐツリーパイプライン化構造を有する比較器を示す。
【図１９】本発明による多数決回路を示す。
【図２０】本発明によるアナログコモンモード比較器を示す。
【図２１】本発明による以上／以下回路を示す。
【図２２】本発明によるアレイ加算および比較回路を示す。
【図２３】重み付けされたアレイが図２２の比較器の実施例で使用される方法を示す図である。
【図２４Ａ】本発明による他のアレイ加算および比較回路を示す。
【図２４Ｂ】アレイ加算および比較回路の配置を使用するのに実行される加算回路を示す。
【図２５】本発明によるシリアル加算−バイナリサーチ（ＳＡ−ＢＳ）回路を示す。
【図２６】図２５の回路のＳＡ−ＢＳ動作のＣ言語符号例を示す。
【図２７】本発明による３２ビット加算回路を示す。
【図２８】本発明によるアナログ加算回路を示す。
【図２９】従来の加算−比較−選択（ＡＣＳ）回路を示す。
【図３０】本発明による非相補比較器を用いて実行されたＡＣＳ回路を示す。
【図３１】図３０に示されるタイプのＡＣＳ回路から形成されたＡＣＳ構成を示す。
【図３２】図２９の従来のＡＣＳ回路に対する図３０のＡＣＳ回路の利点を示すシミュレーション結果の図表である。
【図３３】本発明による結合メモリセル比較器を示す。
【図３４】本発明による結合メモリセル比較器を示す。
【図３５】本発明によるマスク機能を有する比較回路を示す。
【図３６】本発明による非相補比較器の積み重ね実行を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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