(57)【要約】【課題】消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる半導体装置を提供する。【解決手段】半導体装置は、メモリセルＭＣとドライバとを備えている。メモリセルは電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタＣＴと、電流通路の一端が上記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続される選択ゲートトランジスタＳＴとを有する。上記ドライバは、読み出し動作時に、上記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を上記セルトランジスタの制御ゲートに印加するように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、
電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、
読み出し時に、前記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を前記セルトランジスタの制御ゲートに印加するように構成されたドライバと
を具備することを特徴とする半導体装置。
【請求項２】
前記ドライバは、読み出し時に前記セルトランジスタの制御ゲートに前記セルトランジスタの中性閾値電圧と実質的に等しい電位を印加するワード線ドライバを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記セルトランジスタはＮチャネル型であり、前記ワード線ドライバは読み出し時に前記セルトランジスタの制御ゲートに正の電位を印加することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ドライバは、読み出し時に前記セルトランジスタの制御ゲートに印加する電位を設定するように構成された電位設定回路を更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体装置。
【請求項５】
前記電位設定回路は、読み出し時のワード線電位を前記ワード線ドライバに供給するように構成された第１の電位発生回路と、書き込み／消去用の電位を前記ワード線ドライバに供給するように構成された第２の電位発生回路とを含むことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一つのＦＧ（Floating Gate）型トランジスタと一つの選択ゲートトランジスタとから構成されるメモリセルを有する半導体装置に関するもので、特に不揮発性半導体記憶装置におけるセルトランジスタの中性閾値電圧の設定と読み出し時のセルトランジスタ及び選択ゲートトランジスタに与える電位に係るものである。
【背景技術】
【０００２】
比較的高速な読み出しを要求されるロジック混載用途の半導体記憶装置の一種として、ＦＧ型トランジスタ（セルトランジスタ）と選択ゲートトランジスタとから構成されたメモリセルを有する不揮発性半導体記憶装置が提案されている。このメモリセルは、例えば非特許文献１に記載されているように、ＦＧ型トランジスタのドレインがビット線に接続され、ソースが選択ゲートトランジスタのドレインに接続され、この選択ゲートトランジスタのソースがソース線に接続された構成になっている。上記ＦＧ型トランジスタの制御ゲートと上記選択ゲートトランジスタのゲートには、ワード線ドライバの出力信号が供給されて駆動される。
【０００３】
類似したメモリセル構造の不揮発性半導体記憶装置としては、例えば特許文献１に記載されているＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、複数のＦＧ型トランジスタと二つの選択ゲートトランジスタで構成される。上記複数のＦＧ型トランジスタの電流通路が直列接続され、これら直列接続されたＦＧ型トランジスタのドレイン側とビット線間、及びソース側とソース線間にそれぞれ選択ゲートトランジスタが設けられている。
【０００４】
上記非特許文献１のメモリセルは、ドレイン側に選択ゲートトランジスタが存在しないので、読み出し時にこのドレイン側の選択ゲートトランジスタのチャンネル抵抗の影響を受けることがない。よって、セル電流を大きくすることができ、読み出しが早くなるという利点がある。
【０００５】
その反面、書き込み時に非選択ビット線に印加される電位をソース側の選択ゲートトランジスタだけで止めて、非選択ビット線からソース線に電流が流れないようにしなくてはならない。そのため、選択ゲートトランジスタのリーク電流特性にはＮＡＮＤ型よりも厳しいものが要求され、その対策が望まれている。
【０００６】
従来、セルトランジスタの中性閾値電圧の設定と読み出し時の制御ゲート電位の与え方は以下の通りである。
【０００７】
（１）  セルトランジスタの中性閾値電圧の典型的な値は１Ｖ程度。
【０００８】
（２）  読み出し時にセルトランジスタの制御ゲートＣＧには０Ｖを与える。
【０００９】
（３）  一般に“１”データに対しては、セルトランジスタの閾値電圧が−２Ｖ程度になるように、また“０”データに対しては閾値電圧が２Ｖ程度になるように書き込み・消去の条件を設定する。
【００１０】
ところで、上記非特許文献１に記載されている従来の不揮発性半導体記憶装置では、セルトランジスタと選択ゲートトランジスタに対して同一工程でチャネルイオンインプランテーションを行うので、セルトランジスタの中性閾値電圧を１Ｖ程度に設定すると、選択ゲートトランジスタの閾値電圧は０．５Ｖ程度の値になる。書き込み時に、選択ゲートトランジスタのソース／ドレイン領域には約７Ｖの電圧が掛かるが、この際に１Ｖ程度の閾値電圧ではメモリセルのソース線からビット線へ無視できない程度のリーク電流が流れてしまう恐れがある。このようなリーク電流が流れると、ビット線の電位が設定値の−７Ｖから上昇し、誤書き込みが生ずる。
【００１１】
これを防ぐには、選択ゲートトランジスタの閾値電圧をよりも高く（例えば１Ｖ程度）設定するのが望ましい。しかし、選択ゲートトランジスタの閾値電圧とセルトランジスタの中性閾値電圧は、チャネルイオンインプランテーションを変更すると連動して変化する。書き込み時に、非選択セルに与えるビット線電位のソース線へのリークを小さく抑えることは、負電位の発生回路への負担を減らす上で重要である。しかし、選択ゲートトランジスタの閾値電圧を高くした場合にはセルトランジスタの中性閾値電圧も高くなってしまい、次のような問題が生じる可能性がある。
【００１２】
（ａ）  消去しにくくなるので消去時間が長くなる。あるいは消去電圧を高くしなくてはならない。これは消去閾値電圧（例えば−２Ｖ）が中性閾値電圧から遠くなるので、所望の消去閾値電圧まで消去しようとすると、より多くの電荷を注入する必要があるためである。
【００１３】
（ｂ）  消去閾値電圧が中性閾値電圧から遠くなるので、消去データの高温放置特性が劣化する。これは、（ａ）で述べた通り、消去状態のセルの浮遊ゲートには、より多くの電荷が保持されているため、データ保持の際にトンネル酸化膜に掛かる電界が増すので、データ保持中にトンネル酸化膜を通過する微小リーク電流が増加するからである。
【００１４】
なお、セルトランジスタと選択ゲートトランジスタで別工程のチャネルイオンインプランテーションを施す方法も考えられるが、チャネルイオンインプランテーションを打ち分ける（２工程で行う）のは、製造工程の複雑化や微細化の観点から現実的ではない。
【００１５】
このように、従来の半導体装置では、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を減少させるのは非常に難しい。
【非特許文献１】T.Ditewing et.al., "An Embeded 1.2V-Read Flash Memory Module in a 0.18um Logic Process", 2001 IEEE ISSCC Digest 2.4 pp34-35, Feb/2001
【特許文献１】特開平７−０７３６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
この発明の一態様によると、電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、読み出し動作時に、前記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を前記セルトランジスタの制御ゲートに印加するように構成されたドライバとを具備する半導体装置が提供される。
【発明の効果】
【００１８】
この発明によれば、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ワード線ドライバ１４、ソース線ドライバ１５、読み出し（リード）時ワード線電位発生回路１６、書き込み／消去（ライト／イレーズ）用電位発生回路１７及びコントロール回路１８等を含んで構成されている。
【００２０】
上記メモリセルアレイ１１には、メモリセルがマトリックス状に配置されている。各メモリセルの行はワード線ドライバ１４によって選択され、各メモリセルの列はカラムデコーダ１２によって選択される。上記ワード線ドライバ１４はワード線ＷＬを駆動し、上記ソース線ドライバ１５はソース線ＳＬに電位を与える。そして、上記センスアンプ１３でビット線ＢＬの電位を増幅するようになっている。
【００２１】
上記ワード線ドライバ１４には、読み出し時ワード線電位発生回路１６と書き込み／消去用電位発生回路１７から発生された書き込み／消去用の電位が供給される。これらの回路１６，１７は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。上記読み出し時ワード線電位発生回路１６、書き込み／消去用電位発生回路１７、センスアンプ１３及びワード線ドライバ１４はそれぞれ、コントロール回路１８によって制御される。また、上記ソース線ドライバ１５には、接地電位ＧＮＤが供給されており、この接地電位ＧＮＤをソース線ＳＬに印加する構成になっている。
【００２２】
図２は、上記図１に示した回路におけるメモリセルアレイ１１中の各メモリセルを示す回路図である。このメモリセルＭＣは、一つのＦＧ型トランジスタ（セルトランジスタ）ＣＴと一つの選択ゲートトランジスタＳＴとから構成されている。上記セルトランジスタＣＴのドレインはビット線ＢＬに接続され、制御ゲートＣＧはワード線ドライバ１４に接続される。上記選択ゲートトランジスタＳＴのドレインは上記セルトランジスタＣＴのソースに接続され、ソースはソース線ＳＬ（接地電位ＧＮＤ）に接続され、ゲートはワード線ドライバ１４に接続される。各端子毎に示されている電位は、読み出し時に各端子に与えられる電位を表している。
【００２３】
上記ワード線ドライバ１４は、セルトランジスタＣＴの制御ゲートＣＧ用のドライバ／デコーダ部と、選択ゲートトランジスタＳＴのゲートＳＧ用のドライバ／デコーダ部とを備えている。両ドライバ／デコーダ部によって、セルトランジスタＣＴの制御ゲートＣＧと選択ゲートトランジスタＳＴのゲートＳＧがそれぞれ、読み出し動作、書き込み動作、消去動作等に応じて制御される。
【００２４】
図３は、上記図２に示したメモリセルＭＣの断面構成図である。Ｐ型半導体基板（またはＰウェル領域）２１の主表面には、セルトランジスタＣＴのドレインとして働くＮ型不純物拡散層２２、セルトランジスタＣＴのソース及び選択ゲートトランジスタＳＴのドレインとして働くＮ型不純物拡散層２３、及び選択ゲートトランジスタＳＴのソースとして働くＮ型不純物拡散層２４がそれぞれ離隔して形成されている。上記拡散層２２はビット線ＢＬに接続され、上記拡散層２４はソース線ＳＬ（接地電位ＧＮＤ）に接続される。
【００２５】
上記Ｎ型不純物拡散層２２，２３間の基板２１の主表面上には、第１ゲート絶縁膜２５を介して浮遊ゲート２６が設けられ、この浮遊ゲート２６上に第２のゲート絶縁膜２７を介して制御ゲート２８（ＣＧ）が設けられている。これによって、セルトランジスタＣＴが構成される。上記制御ゲート２８は、セルトランジスタＣＴの制御ゲートＣＧ用のドライバ／デコーダ部に接続される。
【００２６】
上記Ｎ型不純物拡散層２３，２４間の基板２１の主表面上には、ゲート絶縁膜２９を介してゲート３０（ＳＧ）が設けられている。これによって、選択ゲートトランジスタＳＴが構成される。上記ゲート３０は、選択ゲートトランジスタＳＴのゲートＳＧ用のドライバ／デコーダ部に接続される。
【００２７】
上記図１乃至図３に示したような構成において、
（Ａ）  選択ゲートトランジスタＳＴの閾値電圧は、リーク防止に十分な位高く、例えば１Ｖ程度にする。
【００２８】
（Ｂ）  上記（Ａ）の影響でセルトランジスタＣＴの中性閾値電圧も高くなる。すなわち、セルトランジスタＣＴと選択ゲートトランジスタＳＴに対して同一工程でチャネルイオンインプランテーションを行うと、チャネル領域の不純物濃度が等しく、選択ゲートトランジスタＳＴの閾値電圧を１Ｖに設定すると、セルトランジスタＣＴの中性閾値電圧は、図４（ａ）に示すように例えば２Ｖ程度（Coupling＝０．５の場合）になる。
【００２９】
（Ｃ）  読み出し時のセルトランジスタＣＴの制御ゲートＣＧの電位は、セルトランジスタＣＴの中性閾値電圧と同じ位の値を使う（図４（ｂ）参照）。
【００３０】
（Ｄ）  上記（Ｃ）に合わせて、書き込み・消去の閾値電圧の設定値をセルトランジスタＣＴの中性閾値電圧を中心として高低対称になるように設定する。すなわち、図４（ｂ）から明らかなように、セルトランジスタＣＴの中性閾値電圧である２Ｖを中心にして、書き込み閾値電圧を５Ｖ、消去閾値電圧を−１Ｖに設定する。
【００３１】
このような構成によれば、書き込み・消去の閾値電圧がセルトランジスタの中性閾値電圧を中心として対称であるので、書き込み閾値電圧とセルトランジスタの中性閾値電圧との間に十分なマージンを確保でき、中性閾値電圧を高く設定せざるを得ないような場合でも消去の長時間化や消去電圧の高電圧化を避けることができる。
【００３２】
また、同様な理由により、消去セルの高温放置特性の劣化も防ぐことができる。
【００３３】
逆に、従来技術では、消去特性の劣化や、消去セルの高温放置特性の劣化を避けるために、選択ゲートトランジスタの閾値電圧を高くすることが難しかったが、本実施形態の技術を用いれば、これらを気にすることなく、選択ゲートトランジスタの閾値電圧を高く設定することが可能である。
【００３４】
従って、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる。
【００３５】
［第２の実施形態］
図５は、この発明の第２の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ワード線ドライバ１４、ソース線ドライバ１５、読み出し時ワード線電位発生回路１６、書き込み／消去用電位発生回路１７、コントロール回路１８及び中性閾値検出回路４１等を含んで構成されている。
【００３６】
上記中性閾値検出回路４１は、セルトランジスタＣＴの中性閾値を検出するものであり、セルトランジスタＣＴと実質的に等価なＦＧ型トランジスタを用いて、読み出し時ワード線電位発生回路１６の出力電位を制御する。
【００３７】
上記読み出し時ワード線電位発生回路１６、上記書き込み／消去用電位発生回路１７及び上記中性閾値検出回路４１は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。
【００３８】
図６は、上記図１に示した回路における中性閾値検出回路４１の構成例を示している。この中性閾値検出回路４１は、セルトランジスタＣＴの中性閾値電圧と実質的に等しい、あるいは同程度の電圧を出力する。中性閾値検出回路４１は、パターン構成やサイズがセルトランジスタＣＴと同等なＦＧ型トランジスタ（ダミートランジスタ）３１、ＦＢ回路３２及び電圧コピー回路３３を含んで構成されている。
【００３９】
上記ＦＧ型トランジスタ３１の電流通路の一端には１Ｖ程度の電圧ＶＩＮが印加されており、他端にはＦＢ回路３２の入力端が接続されている。このＦＢ回路３１は、ＦＧ型トランジスタ（中性状態）を流れる電流が、例えば１０−６ＡになるようにＦＧ型トランジスタ３１の制御ゲート電圧を制御するものである。このＦＢ回路３２の出力端には、ＦＧ型トランジスタ３１の制御ゲート及び電圧コピー回路３３の入力端が接続される。そして、上記電圧コピー回路３３の出力端からセルトランジスタＣＴの中性閾値電圧と実質的に等しい電圧（多少のズレは許容でき、中性閾値電圧程度であれば良い）ＶＯＵＴを出力する。
【００４０】
なお、単体のＦＧ型トランジスタ（ダミートランジスタ）３１を用いると特性のばらつきが発生する恐れがあるので、複数個、例えば１００個程度のＦＧ型トランジスタの電流通路を並列接続して設け、合成した電流をＦＢ回路３２に供給しても良い。これによって、特性のばらつきによる影響を低減して高精度化が図れる。
【００４１】
［第３の実施形態］
上述した第１，第２の実施形態に係る不揮発性半導体記憶装置においては、読み出し時にセルトランジスタの制御ゲートに印加する電位が予め決まっている。しかしながら、製造工程のばらつきや、何らかの理由でセルトランジスタの中性閾値電圧が初期に期待していた値から変わる可能性がある。この場合には、セルトランジスタの中性閾値電圧の設定変更が必要になる。
【００４２】
そこで、本第３の実施形態では、不揮発性半導体記憶装置の製造後に、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定できるようにしている。
【００４３】
図７は、この発明の第３の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ワード線ドライバ１４、ソース線ドライバ１５、読み出し時ワード線電位発生回路１６、書き込み／消去用電位発生回路１７、コントロール回路１８、中性閾値検出回路４１及びフューズ４２等を含んで構成されている。
【００４４】
上記読み出し時ワード線電位発生回路１６には、フューズ４２に記憶されたデータが入力され、このデータに基づいてセルトランジスタＣＴの中性閾値電圧が変更可能になっている。
【００４５】
上記読み出し時ワード線電位発生回路１６、上記書き込み／消去用電位発生回路１７及び上記フューズ４２は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。
【００４６】
すなわち、セルトランジスタＣＴの中性閾値電圧は、製造後にテストを行えば測定できるので、例えば製造後にテストを行い、その測定値に応じて読み出し時にセルトランジスタＣＴの制御ゲートに印加する電位を決定する。この時に決定した値（中性閾値電圧）は、例えばフューズ４２を切断することによって記憶する。
【００４７】
上記フューズ４２には、例えばメタルフューズやポリシリコンフューズ等の電気フューズや集積回路を構成する素子の絶縁膜破壊を利用したアンチフューズ等を用いることができる。ゲート酸化膜破壊型アンチフューズは、破壊する絶縁膜としてＭＯＳＦＥＴのゲート酸化膜を使用するもので、ＣＭＯＳ型の集積回路では特別な追加プロセスを必要としないため、ＣＭＯＳ製品に広く適用することができる。もちろん、上記電気フューズやアンチフューズに代えて、レーザを照射して溶断するレーザ溶断型フューズを用いることもできる。
【００４８】
このような構成により、より性能の高い不揮発性半導体記憶装置を提供できる。
【００４９】
なお、中性閾値検出回路４１を設けず、フューズ４２のみ設けて読み出し時にセルトランジスタＣＴの制御ゲートに印加する電位を変更しても良い。
【００５０】
［第４の実施形態］
図８は、この発明の第４の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ワード線ドライバ１４、ソース線ドライバ１５、読み出し時ワード線電位発生回路１６、書き込み／消去用電位発生回路１７、コントロール回路１８、中性閾値検出回路４１及びコマンドデコーダ４３等を含んで構成されている。
【００５１】
上記読み出し時ワード線電位発生回路１６には、外部テストコマンドをデコードするコマンドデコーダ４３から出力されるデコード結果が入力される。そして、このデコード結果に基づいて、読み出し時ワード線電位発生回路１６の出力電位が決定され、セルトランジスタＣＴの制御ゲートに印加する電位を設定することにより中性閾値電圧が変更される。
【００５２】
上記読み出し時ワード線電位発生回路１６、上記書き込み／消去用電位発生回路１７及び上記コマンドデコーダ４３は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。
【００５３】
セルトランジスタＣＴの中性閾値電圧は、上述したように製造後にテストを行えば測定できるので、この測定値に応じてセルトランジスタＣＴの制御ゲートに印加する電位を設定する。設定した電位は、コマンドデコーダ４３に外部テストコマンドを入力してすることで自由に変更できる。
【００５４】
なお、中性閾値検出回路４１を設けず、コマンドデコーダ４３のみ設けて読み出し時にセルトランジスタＣＴの制御ゲートに印加する電位を変更しても良い。
【００５５】
上述した各実施形態によれば、一つのＦＧ型メモリセルと一つの選択ゲートから構成されるメモリセルを有する不揮発性半導体記憶装置において、“１”データと“０”データに対応するセルトランジスタ閾値電圧の設定値を、従来技術よりも正側にずらした値に設定し、且つ読み出し時に読み出し対象のセルトランジスタの制御ゲートに正の電圧を与えてデータを読み出す。これにより、選択ゲートトランジスタの閾値電圧の設定値を高めに設定することが可能となり、データ保持特性を劣化させずに、書き込み時のセルリーク電流を減少させることができる。
【００５６】
従って、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる。
【００５７】
以上第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５８】
【図１】この発明の第１の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図１に示した回路におけるメモリセルアレイ中の各メモリセルを示す回路図。
【図３】図２に示したメモリセルの断面構成図。
【図４】読み出し時の電位設定について説明するための図。
【図５】この発明の第２の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図。
【図６】図５に示した回路における中性閾値検出回路の構成例を示す回路図。
【図７】この発明の第３の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図。
【図８】この発明の第４の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図。
【符号の説明】
【００５９】
１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４…ワード線ドライバ、１５…ソース線ドライバ、１６…リード（読み出し）時ワード線電位発生回路、１７…ライト／イレーズ（書き込み／消去）用電位発生回路、１８…コントロール回路、４１…中性閾値検出回路、４２…フューズ、４３…コマンドデコーダ、ＭＣ…メモリセル、ＣＴ…セルトランジスタ、ＳＴ…選択ゲートトランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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