(57)【要約】【課題】モータ制御回路におけるデジタルフィルタにおいて、小さい回路規模でありながら、高い分解能で周波数特性をきりかえることを可能とすること。【解決手段】サンプリングクロック周期を設定するコントローラ１１０と、コントローラ１１０の設定値に応じて周期を変化させてサンプリングクロックを発生させる可変クロックジェネレータ１０５と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延器１０４と、入力信号に係数を乗じて出力する１つまたは複数の係数乗算器１０２と、を備える。【選択図】        図１
2007251533.tif 000002
【特許請求の範囲】
【請求項１】
サンプリングクロック周期を設定するサンプリングクロック周期設定手段と、
前記サンプリングクロック周期設定手段の設定値に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、
前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、
前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、
を備えることを特徴とするデジタルフィルタ。
【請求項２】
サンプリングクロック周期を設定するサンプリングクロック周期設定手段と、
前記サンプリングクロック周期設定手段の設定値に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、
前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、
前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、
を備え、
前記係数の可変分解能よりも、前記サンプリングクロック周期の可変分解能の方が高く設定されることを特徴とするデジタルフィルタ。
【請求項３】
サンプリングクロック周期を設定するサンプリングクロック周期設定手段と、
前記サンプリングクロック周期設定手段の設定値に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、
前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、
前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、
を備え、
前記複数のサンプリングクロック発生手段に対する複数の周期設定値を独立に設定可能としたことを特徴とするデジタルフィルタ。
【請求項４】
モータの速度等を制御するモータ制御装置であって、
デジタルフィルタに対するサンプリングクロック周期を設定するサンプリングクロック設定手段と、
サーボループ内に設けられ、前記サンプリングクロック設定手段のサンプリングクロック周期に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を有し、デジタルフィルタ周波数特性を、前記サンプリングクロック周期の設定により変化させるデジタルフィルタと、
を備えることを特徴とするモータ制御装置。
【請求項５】
モータの速度等を制御するモータ制御装置であって、
デジタルフィルタに対するサンプリングクロック周期を設定するサンプリングクロック設定手段と、
サーボループ内に設けられ、前記サンプリングクロック設定手段のサンプリング周期に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、設定値に応じて係数の可変が可能であり、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を有し、前記係数の可変分解能よりも、前記サンプリングクロック周期の可変分解能の方が高く設定されるデジタルフィルタと、
を備えることを特徴とするモータ制御装置。
【請求項６】
モータの速度等を制御するモータ制御装置であって、
デジタルフィルタに対するサンプリングクロック周期を設定するサンプリングクロック設定手段と、
サーボループ内に設けられ、前記サンプリングクロック設定手段のサンプリングクロック周期に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を有し、前記複数のサンプリングクロック発生手段に対する複数の周期設定値を独立に設定可能としたデジタルフィルタと、
を備えることを特徴とするモータ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータなどの速度制御回路に利用可能なデジタルフィルタおよびモータ制御装置に関するものである。
【背景技術】
【０００２】
従来、モータ制御回路をデジタル回路によって構成する場合、その内部にはデジタルフィルタが用いられる。制御対象とするモータの種類や動作条件によって、制御特性を最適化するために、一般に、デジタルフィルタの周波数特性は、きりかえ可能となっている。
このようなモータ制御回路やデジタルフィルタの例としては、遅延手段と係数乗算手段と加算手段を用いて構成されたデジタルフィルタが示されている（たとえば、特許文献１、図２参照）。
【０００３】
図１１に、従来のモータ制御回路におけるデジタルフィルタの例を示す。同フィルタは、減算器９０１、係数乗算器９０２、加算器９０３、遅延器９０４から構成されている。係数乗算器９０２は、その入力信号に、係数を乗じて出力する。係数は、設定値に応じて変化させることが可能である。遅延器９０４は、その入力信号を遅延させて出力する。遅延量は、所定の周波数を有するサンプリングクロックの周期分に相当する。同フィルタは、以下に示すように、１次ローパスフィルタの特性を有している。同フィルタの伝達関数は、ｚ変換演算子を用いた場合、（式１）で表される。
【数１】
2007251533.tif 000003
【０００４】
また、ラプラス演算子ｓを用いた、１次ローパスフィルタの伝達関数は、（式２）で表される。
【数２】
2007251533.tif 000004
と表される。なおω１は、１次ローパスフィルタのカットオフ角周波数である。
【０００５】
ラプラス変換演算子で表現された伝達関数を、ｚ変換演算子で表現しなおす、ｓ−ｚ変換の方法として、双一次変換法、後退差分法などが知られている。後退差分法では、（式３）なる関係式を用いて、ｓ−ｚ変換を行う。Ｔｓは、サンプリング周期である。式３を式２に代入して、ｓ−ｚ変換を行うと、式２は、（式４）で表される。
【数３】
2007251533.tif 000005
【数４】
2007251533.tif 000006
【０００６】
式４と式１を対応させると、式１は
【数５】
2007251533.tif 000007
（式５）なるカットオフ角周波数を持つ、１次ローパスフィルタの伝達関数を表していることがわかる。このような、従来のデジタルフィルタでは、周波数特性をきりかえる場合、係数乗算器の係数Ｋをきりかえている。たとえば、
サンプリング周期 Ｔｓ＝１００（μｓ）、カットオフ角周波数 ω１＝２π・５０Ｈｚ  (カットオフ周波数５０Ｈｚ)の場合、式５より、係数Ｋ＝０．０３０５、と設定する。
【０００７】
また、カットオフ周波数を１０％上昇させて、カットオフ角周波数ω１＝２π・５５Ｈｚ  （カットオフ周波数５５Ｈｚ）とする場合、係数Ｋは、係数＝０．０３３４、と設定する。
【０００８】
【特許文献１】特許第３０３０１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記係数の算出結果よりわかるように、従来のデジタルフィルタでは、周波数特性を高い分解能で切り替えようとした場合、係数乗算器の係数分解能も相応に高いものが必要になってくる。これは、係数乗算器のデータビット幅を広く取る必要があることを意味する。このため、係数乗算器のデータビット幅が広がるとそれにつれて回路規模が大きくなり、回路の大型化し、回路コストが上昇するなどの問題が生じる。
【００１０】
本発明は、上記に鑑みてなされたものであって、モータ制御回路におけるデジタルフィルタにおいて、小さい回路規模でありながら、高い分解能で周波数特性をきりかえることを可能とすることを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、サンプリングクロック周期を設定するサンプリングクロック周期設定手段と、前記サンプリングクロック周期設定手段の設定値に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を備えることを特徴とする。
【００１２】
この発明によれば、サンプリング周期の設定により、周波数特性のきりかえを行うことで、係数乗算手段に、従来のデジタルフィルタのように分解能の高い乗算器を使用する必要はなく、簡易な係数乗算手段を用いて、デジタルフィルタが構成でき、周波数特性の設定は従来と同様に高い分解能で設定可能である。
【００１３】
また、請求項２にかかる発明は、サンプリングクロック周期を設定するサンプリングクロック周期設定手段と、前記サンプリングクロック周期設定手段の設定値に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を備え、前記係数の可変分解能よりも、前記サンプリングクロック周期の可変分解能の方が高く設定されることを特徴とする。
【００１４】
この発明によれば、まず大まかに目標とする周波数特性に近い特性が得られるように係数を設定し、細かい周波数特性の設定はサンプリング周期の設定により行うことで、広範囲に周波数特性の設定を変化させた場合でも、サンプリング周波数の変化範囲を小さく抑えることができ、サンプリング周期変化に伴う位相特性変化を小さく抑えることができる。
【００１５】
また、請求項３にかかる発明は、サンプリングクロック周期を設定するサンプリングクロック周期設定手段と、前記サンプリングクロック周期設定手段の設定値に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を備え、前記複数のサンプリングクロック発生手段に対する複数の周期設定値を独立に設定可能としたことを特徴とする。
【００１６】
この発明によれば、複数の遅延器を有し、それぞれの遅延器に異なるサンプリング周期を設定し、周波数特性のきりかえを行うことで、高次フィルタの複数の周波数特性パラメータをそれぞれ独立に、簡易な回路構成で、高い分解能で設定することが可能である。
【００１７】
また、請求項４にかかる発明は、モータの速度等を制御するモータ制御装置であって、デジタルフィルタに対するサンプリングクロック周期を設定するサンプリングクロック設定手段と、サーボループ内に設けられ、前記サンプリングクロック設定手段のサンプリングクロック周期に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を有し、デジタルフィルタ周波数特性を、前記サンプリングクロック周期の設定により変化させるデジタルフィルタと、を備えることを特徴とする。
【００１８】
この発明によれば、モータの速度等を制御するモータ制御装置において、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはないため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることが可能になる。
【００１９】
また、請求項５にかかる発明は、モータの速度等を制御するモータ制御装置であって、デジタルフィルタに対するサンプリングクロック周期を設定するサンプリングクロック設定手段と、サーボループ内に設けられ、前記サンプリングクロック設定手段のサンプリング周期に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、設定値に応じて係数の可変が可能であり、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を有し、前記係数の可変分解能よりも、前記サンプリングクロック周期の可変分解能の方が高く設定されるデジタルフィルタと、を備えることを特徴とする。
【００２０】
この発明によれば、モータの速度等を制御するモータ制御装置において、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはないため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることが可能になる。
【００２１】
また、請求項６にかかる発明は、モータの速度等を制御するモータ制御装置であって、デジタルフィルタに対するサンプリングクロック周期を設定するサンプリングクロック設定手段と、サーボループ内に設けられ、前記サンプリングクロック設定手段のサンプリングクロック周期に応じて周期を変化させてサンプリングクロックを発生させるサンプリングクロック発生手段と、前記サンプリングクロックの周期分、入力信号を遅延させて出力する１つまたは複数の遅延手段と、前記入力信号に係数を乗じて出力する１つまたは複数の係数乗算手段と、を有し、前記複数のサンプリングクロック発生手段に対する複数の周期設定値を独立に設定可能としたデジタルフィルタと、を備えることを特徴とする。
【００２２】
この発明によれば、モータの速度等を制御するモータ制御装置において、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはないため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることが可能になる。
【発明の効果】
【００２３】
本発明（請求項１）にかかるデジタルフィルタは、サンプリング周期の設定により、周波数特性のきりかえを行うことで、係数乗算手段に、従来のデジタルフィルタのように分解能の高い乗算器を使用する必要はなく、簡易な係数乗算手段を用いて、デジタルフィルタが構成でき、周波数特性の設定は従来と同様に高い分解能で設定することができるという効果を奏する。
【００２４】
また、本発明（請求項２）にかかるデジタルフィルタは、まず大まかに目標とする周波数特性に近い特性が得られるように係数を設定し、細かい周波数特性の設定はサンプリング周期の設定により行うことで、広範囲に周波数特性の設定を変化させた場合でも、サンプリング周波数の変化範囲を小さく抑えることができ、サンプリング周期変化に伴う位相特性変化を小さく抑えることができるという効果を奏する。
【００２５】
また、本発明（請求項３）にかかるデジタルフィルタは、複数の遅延器を有し、それぞれの遅延器に異なるサンプリング周期を設定し、周波数特性のきりかえを行うことで、高次フィルタの複数の周波数特性パラメータをそれぞれ独立に、簡易な回路構成で、高い分解能で設定することができるという効果を奏する。
【００２６】
また、本発明（請求項４）にかかるモータ制御装置は、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはないため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることができるという効果を奏する。
【００２７】
また、本発明（請求項５）にかかるモータ制御装置は、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはないため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることができるという効果を奏する。
【００２８】
また、本発明（請求項６）にかかるモータ制御装置は、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはないため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下に添付図面を参照して、この発明にかかるデジタルフィルタおよびモータ制御装置の最良な実施の形態を詳細に説明する。
【００３０】
（第１の実施の形態）
本発明の実施の形態にかかるデジタルフィルタの構成を図１に示す。図１のデジタルフィルタは、従来のデジタルフィルタと同様に、減算器１０１、係数乗算器１０２、加算器１０３、遅延器１０４、コントローラ１１０を備えている。係数乗算器１０２は、その入力信号に、係数を乗じて出力する。遅延器１０４は、その入力信号を遅延させて出力する。遅延量は、所定の周波数を有するサンプリングクロックの周期分に相当する。同フィルタでは、先に示した従来のデジタルフィルタと異なり、サンプリングクロックの周波数が可変となっている。可変クロックジェネレータ１０５は、サンプリングクロックを発生し、その周期は、コントローラ１１０によるサンプリングクロック周期設定値(Ｔｓ設定値)に応じて変化する。
【００３１】
図１のデジタルフィルタの伝達関数は、ｚ変換演算子を用いた場合、前述した式１で表される。前述の式１〜４の導出過程と同様にして、図１のデジタルフィルタは、１次ローパスフィルタの特性を持っており、そのカットオフ角周波数ω１は、係数Ｋとサンプリング周期Ｔｓを用いて、式５で表される。図２に１次ローパスフィルタの周波数特性例を示す。ここで、従来のデジタルフィルタでは、前述のように、係数Ｋの設定のみにより、周波数特性のきりかえを行っていた。これに対し、図１の本発明のデジタルフィルタでは、サンプリング周期Ｔｓの設定により、周波数特性のきりかえを行う。
【００３２】
たとえば、
係数Ｋ＝１／３２＝０．０３１２５（固定値）
カットオフ角周波数 ω１＝２π・５０Ｈｚ  （カットオフ周波数５０Ｈｚ）
の場合、式5より、サンプリング周期は、
サンプリング周期Ｔｓ＝１０２．７（μｓ）
と設定すればよい。
【００３３】
また、カットオフ周波数を１０％上昇させて
カットオフ角周波数ω１＝２π・５５Ｈｚ  (カットオフ周波数５５Ｈｚ)
とする場合、
サンプリング周期Ｔｓ＝９３．３（μｓ）
と設定すればよい。
【００３４】
すなわち、本発明によれば、係数Ｋは固定値であるため、従来のデジタルフィルタに比べ、係数乗算器の回路構成を簡易化することが可能である。そして、デジタルフィルタの周波数特性のきりかえは、サンプリング周期Ｔｓの設定により可能なため、従来のデジタルフィルタと同様な分解能で周波数特性をきりかえることが可能である。
【００３５】
図３に、図１に示したデジタルフィルタのより具体的な回路図例を示す。図１と同じ機能を有する回路ブロックには、同一の番号を付してある。係数乗算器１０２は、前述の例の場合、固定値１／３２を乗じるだけなので、特別な乗算器を使用する必要はなく、データをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の方向に、５ビットシフトするだけで実現できる。なお、本例では、係数乗算器として、シフト回路を例にあげたが、これに限らず、さまざまな簡易な回路構成が利用可能である。
【００３６】
可変クロックジェネレータ１０５は、分周器で構成される。この分周器は、システムクロックＣの周期を、与えられたサンプリングクロック周期設定値(Ｔｓ設定値)に応じて分周し、サンプリングクロックＳを出力する。たとえば、システムクロックＣの周波数を１０ＭＨｚ(クロック周期０．１μｓとし、分周比を１０２７とすれば、前述の、カットオフ周波数５０Ｈｚの場合のサンプリング周期１０２．７μｓの設定が可能であり、また、分周比を９３３とすれば、前述のカットオフ周波数５５Ｈｚの場合のサンプリング周期９３．３μｓの設定が可能である。
【００３７】
図９に、可変クロックジェネレータ１０５の他の構成例を示す。本例では、可変クロックジェネレータ１０５は、加算器４０１、レジスタ４０２、Ｄフリップフロップ４０３、分周器４０４で構成される。Ｄフリップフロップ４０３に入力には、加算器４０２からの桁あふれ信号（Ｃａｒｒｙ  Ｏｕｔ）が接続されている。本例では、可変クロックジェネレータ１０５には、サンプリングクロック周期のかわりに、サンプリングクロック周波数ｆｓに対応する値を設定する。サンプリングクロック周波数ｆｓは、設定値に比例した値となる。たとえば、システムクロック周波数が１０ＭＨｚ、加算器ビット数を１０ビット、分周器４０４の分周比が２５６のとき、ｆｓ設定値を２５５とすると、サンプリングクロック周波数ｆｓは、１０ＭＨｚ×２５５／１０２４／２５６＝９．７３ｋＨｚ（周期１０２．８μｓ）となり、前述のカットオフ周波数５０Ｈｚの設定にほぼ近い値となる。
【００３８】
以上説明したように、従来のデジタルフィルタでは、前述のように、係数Ｋの設定のみにより、周波数特性のきりかえを行っていた。これに対し、本発明のデジタルフィルタでは、サンプリング周期Ｔｓの設定により、周波数特性のきりかえを行う。このため、本発明では、係数乗算器に、従来のデジタルフィルタのように分解能の高い乗算器を使用する必要はなく、簡易な乗算器を用いて、デジタルフィルタが構成でき、周波数特性の設定は従来と同様に高い分解能で設定可能である。また、係数を、データのシフトだけで実現できる値に設定すれば、係数乗算器はデータのシフトだけで実現可能なため、さらに回路構成を簡易化することが可能になる。
【００３９】
（第２の実施の形態）
本発明によるデジタルフィルタの他の実施の形態を図４に示す。図３と同じ機能を有する回路ブロックには、同一の番号を付してある。図４のデジタルフィルタでは、係数乗算器１０６は、可変ビットシフト回路で構成されており、係数設定値(Ｋ設定値)に応じて、入力信号を所定のビット数だけシフトさせて出力する。すなわち、この実施の形態では、係数乗算器では、２のべき乗の係数(１／２，１／４，１／８，１／１６・・・など)を設定することが可能である。
【００４０】
図４のデジタルフィルタでは、周波数特性のきりかえは、サンプリング周期Ｔｓの設定と、係数Kの設定との組み合わせにより実現される。係数Ｋの設定値は、前述のように、２のべき乗単位の粗いものなので、まず大まかに目標とする周波数特性に近い特性が得られるように係数Ｋを設定し、細かい周波数特性の設定はサンプリング周期Ｔｓの設定により行う。
【００４１】
たとえば、カットオフ角周波数ω１＝２π・５０Ｈｚ  (カットオフ周波数５０Ｈｚ)とする場合、式５より、
係数Ｋ＝１／３２＝０．０３１２５
サンプリング周期Ｔｓ＝１０２．７（μｓ）
と設定すればよい。
【００４２】
また、カットオフ周波数を１／５に低下させて
カットオフ角周波数ω１＝２π・１０Ｈｚ  (カットオフ周波数１０Ｈｚ)
とする場合、たとえば
係数Ｋ＝１／１２８＝０．００７８１２５
サンプリング周期Ｔｓ＝１２８．４（μｓ）
と設定すればよい。
【００４３】
図１、図３に示した実施の形態では、周波数特性のきりかえをサンプリング周期Ｔｓの設定で行っていた。このため、周波数特性を大幅に変化させる場合、サンプリング周期も大幅に変化させる必要がある。デジタルフィルタは、一般に、あるサンプリングタイミングで得られた出力を、つぎのサンプリングタイミングまでホールドする、いわゆるゼロ次ホールド処理を行っている。ゼロ次ホールド処理を行うと、サンプリング周期に応じた位相特性の変化が生じる。位相φの角周波数による変化は、式６で表される。
【数６】
2007251533.tif 000008
【００４４】
この位相特性変化の大幅な変化を避けるために、サンプリング周期もほぼ一定に保つことが好ましいケースもある。このような場合に、図３のデジタルフィルタは適した特性を有する。前述の計算結果より明らかなように、周波数特性を５倍の周波数レンジさせた場合でも、サンプリング周期Ｔｓの変化は２５％程度の変化に抑えられている。
【００４５】
このように、本発明のデジタルフィルタでは、まず大まかに目標とする周波数特性に近い特性が得られるように係数Ｋを設定し、細かい周波数特性の設定はサンプリング周期Ｔｓの設定により行う。このため、この第２の実施の形態では、第１の実施の形態の効果に加え、広範囲に周波数特性の設定を変化させた場合でも、サンプリング周波数の変化範囲を小さく抑えることができ、サンプリング周期変化に伴う位相特性変化を小さく抑えることができる。
【００４６】
（第３の実施の形態）
本発明の実施の形態にかかるデジタルフィルタの構成例を図５に示す。図５において、入力Ｄｉｎから、中間信号Ｄｉｎｔ１に至るまでの構成は、図４で示したデジタルフィルタと同じである。すなわち、ＤｉｎからＤｉｎｔ１までの伝達特性は、１次ローパスフィルタの特性を持っている。ＤｉｎからＤｉｎｔ１までの回路構成において、図４と同じ機能を有する回路ブロックには、同一の番号を付してある。なお、図５のデジタルフィルタでは、係数乗算器１０６が乗じる係数はＫ１としてある。また、可変クロックジェネレータ１０５が発生するサンプリングクロックはＳ１とし、そのサンプリング周期はＴｓ１としてある。
【００４７】
ここで、Ｄｉｎｔ１から出力Ｄｏｕｔまでの構成について説明する。Ｄｉｎｔ１から、出力Ｄｏｕｔまでの構成も、デジタルフィルタを構成しており、係数乗算器２０１、加算器２０２，２０３、遅延器２０４、可変クロックジェネレータ２０５で構成される。
【００４８】
係数乗算器２０６は、１０６と同様に、可変ビットシフト回路で構成されており、係数設定値Ｋ２に応じて、入力信号を所定のビット数だけシフトさせて出力する。すなわち、係数乗算器２０６では、２のべき乗の係数(１／２，１／４，１／８，１／１６・・・など)を設定することが可能である。
【００４９】
可変クロックジェネレータ２０５は、分周器で構成される。この分周器は、システムクロックＣの周期を、与えられたサンプリングクロック周期設定値に応じて分周し、周期Ｔｓ２のサンプリングクロックＳ２を出力する。
【００５０】
Ｄｉｎｔ１から出力Ｄｏｕｔまでのデジタルフィルタは、以下に示すように、低域積分フィルタの特性を有している。同フィルタの伝達関数は、ｚ変換演算子を用いた場合、（式７）と表される。
【数７】
2007251533.tif 000009
【００５１】
また、ラプラス演算子sを用いた、低域積分フィルタの伝達関数は、（式８）と表される。
【数８】
2007251533.tif 000010
なおω２は、低域積分フィルタの折れ点角周波数である。
【００５２】
式３の後退差分法におけるｓ−ｚ変換式を式８に代入すると、式８は、（式９）と表される。
【数９】
2007251533.tif 000011
【００５３】
式９と式７を対応させると、式７は、（式１０）でなる折れ点角周波数を持つ、低域積分フィルタの伝達関数を表していることがわかる。
【数１０】
2007251533.tif 000012
【００５４】
上記より、図５に示すデジタルフィルタは、前半が１次ローパスフィルタの、後半が低域積分フィルタの特性を有していることがわかる。ＤｉｎからＤｏｕｔまでの総合特性は、１次ローパスフィルタと低域積分フィルタの直列結合となり、その周波数特性は、図６に示すものとなる。ω１はローパスフィルタのカットオフ角周波数であり、ω２は低域積分フィルタの折れ点周波数である。
【００５５】
図５のデジタルフィルタでは、ω１のきりかえは、係数Ｋ１とサンプリングクロック周期Ｔｓ１の設定により行い、ω２のきりかえは、係数Ｋ２とサンプリングクロック周期Ｔｓ２の設定により行う。
【００５６】
たとえば、
カットオフ角周波数ω１＝２π・５０Ｈｚ  (カットオフ周波数５０Ｈｚ)
折れ点角周波数ω２＝２π・１０Ｈｚ  (折れ点周波数１０Ｈｚ)
とする場合、式５、式１０より、
係数Ｋ１＝１／３２＝０．０３１２５
サンプリング周期Ｔｓ１＝１０２．７（μｓ）
係数Ｋ２＝１／１２８＝０．００７８１２５
サンプリング周期Ｔｓ２＝１２４．３（μｓ）
と設定すればよい。
【００５７】
本発明によるデジタルフィルタの他の構成例を図７に示す。図７のデジタルフィルタは、減算器３０１，３０２、加算器３０４，３０８、係数乗算器３０３，３０７、遅延器３０５，３０９、可変クロックジェネレータ３０６，３１０で構成される。この構成における周波数特性を図８に示す。
【００５８】
係数乗算器３０３，３０７はそれぞれ、可変ビットシフト回路で構成されており、それぞれ係数設定値Ｋ１，Ｋ２に応じて、入力信号を所定のビット数だけシフトさせて出力する。すなわち、係数乗算器３０３，３０７では、２のべき乗の係数(１／２，１／４，１／８，１／１６・・・など)を設定することが可能である。
【００５９】
可変クロックジェネレータ３０６，３１０はそれぞれ、分周器で構成される。この分周器は、システムクロックＣの周期を、与えられたサンプリングクロック周期設定値に応じて分周し、それぞれ周期Ｔｓ１，Ｔｓ２のサンプリングクロックＳ１，Ｓ２を出力する。
【００６０】
入力Ｄｉｎから、出力Ｄｏｕｔまでの本デジタルフィルタの伝達特性は、以下に示すように、２次ローパスフィルタの特性を有している。同フィルタの伝達関数は、z変換演算子を用いた場合、（式１１）と表される。
【数１１】
2007251533.tif 000013
ここで、ｚ１、ｚ２は、それぞれ遅延器３０５，３０９における遅延を示す。本例では、遅延器によって遅延量が異なるため、このように表記を分けている。
【００６１】
また、ラプラス演算子sを用いた、２次ローパスフィルタの伝達関数は、（式１２）と表される。
【数１２】
2007251533.tif 000014
なおω０は、２次ローパスフィルタのカットオフ角周波数であり、Ｑはクオリティファクタ(共振の鋭さを示す値)である。
【００６２】
式３の後退差分法におけるs-z変換式を変形すると、（式１３）なる逆変換式が得られる。
【数１３】
2007251533.tif 000015
これを、遅延器３０５，３０９にそれぞれ対応させると、（式１４）となる。
【数１４】
2007251533.tif 000016
式１４を式１１に代入すると、式１１は、（式１５）と表される。
【数１５】
2007251533.tif 000017
【００６３】
式１５と式１２を対応させると、式１５は（式１６）、（式１７）なる関係で示される２次ローパスフィルタの伝達関数を表していることがわかる。
【数１６】
2007251533.tif 000018
【数１７】
2007251533.tif 000019
【００６４】
図７のデジタルフィルタで、たとえば、
カットオフ角周波数ω１＝２π・５０Ｈｚ  (カットオフ周波数５０Ｈｚ)
クオリティファクタＱ＝２．５
とする場合、式１６、式１７より、
係数Ｋ１＝１／１６＝０．０６２５
サンプリング周期Ｔｓ１＝８４．９（μｓ）
係数Ｋ２＝１／６４＝０．０１５６２５
サンプリング周期Ｔｓ２＝１１８．４（μｓ）
と設定すればよい。
【００６５】
このように、本発明のデジタルフィルタでは、複数の遅延器を有し、それぞれの遅延器に異なるサンプリング周期を設定し、周波数特性のきりかえを行う。このため、第３の実施の形態では、第１、第２の実施の形態の効果に加え、高次フィルタの複数の周波数特性パラメータ(図５のフィルタではω１とω２、図７ではω０とＱ)をそれぞれ独立に、簡易な回路構成で、高い分解能で設定可能である。
【００６６】
（第４の実施の形態）
図１０に第４の実施の形態にかかるモータ制御装置を示す。基準パルス発生回路５０１は、モータ５０８の目標回転速度に対応した周波数を有する基準パルスを発生する。モータ５０８に接続されたＦＧ信号発生器５０９は、モータが所定回転角を回転するたびにＦＧパルスを発生させる。位相比較器５０２、周波数比較器５０３は、それぞれ、基準パルスとＦＧパルスとの位相差、周波数差を検出し、差分に応じたデジタルデータを出力する。両差分信号は、加算器５０４によって加算された後、デジタルフィルタ５０５を通過する。デジタルフィルタ５０５は、図５で示したデジタルフィルタであり、１次ローパスフィルタ５０５１と、低域積分フィルタ５０５２とを直列結合したものである。ＰＷＭ変調回路５０６は、デジタルフィルタ出力データに比例したデューティを有するＰＷＭ信号を発生する。ドライバ５０７は、ＰＷＭ信号に応じて、モータ５０８に駆動電流を印加する。コントローラ５１０は、デジタルフィルタ５０５に対し、係数Ｋ１，Ｋ２、サンプリングクロック周期Ｔｓ１，Ｔｓ２を与える。なお、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）は、モータの制御で一般的に使用されているパルス幅変調の略である。
【００６７】
モータ制御回路においては、低域積分フィルタ５０５２は、定常状態における制御誤差を低減するという効果を発揮するが、反面、モータの起動時にはモータの回転数が安定するまでの時間を増大させる場合がある、この問題を解決するために、モータの起動時と、定常回転時とで、低域積分フィルタの周波数特性をきりかえることが考えられる。
【００６８】
そこで、本発明では、サンプリングクロック周期Ｔｓ２のきりかえで、低域積分フィルタの周波数特性を容易にきりかえることが可能である。従来のデジタルフィルタでも、係数のきりかえによって周波数特性をきりかえることは可能であるが、きりかえ時にデジタルフィルタ出力が不連続となり、回転変動が生じる場合がある。本発明のデジタルフィルタでは、サンプリングクロック周期Ｔｓ２をきりかえても、遅延器出力が不連続に変化することはなく、その結果デジタルフィルタ出力が不連続になることはない。したがって、周波数特性きりかえによる回転変動が発生せず、安定したモータの制御が可能である。
【００６９】
すなわち、本発明のモータ制御装置では、サーボループ内のデジタルフィルタの周波数特性のきりかえを、モータの動作中に容易に行うことができ、きりかえ時にデジタルフィルタの出力が不連続になることはない。このため、モータの起動時にモータの回転数が安定するまでの時間を短縮させることが可能になるなどの効果が得られる。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかるデジタルフィルタおよびモータ制御装置は、モータなどの速度制御回路など有用であり、特に、モータ制御装置に適している。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態にかかるデジタルフィルタの構成を示すブロック図である。
【図２】図１における１次ローパスフィルタの周波数特性を示すグラフである。
【図３】図１のデジタルフィルタにおける具体的な構成例を示すブロック図である。
【図４】本発明の第２の実施の形態にかかるデジタルフィルタの構成を示すブロック図である。
【図５】本発明の第３の実施の形態にかかるデジタルフィルタの構成を示すブロック図である。
【図６】図５における１次ローパスフィルタの周波数特性を示すグラフである。
【図７】図５とは異なるデジタルフィルタの構成を示すブロック図である。
【図８】図７における周波数特性を示すグラフである。
【図９】図１とは異なる可変クロックジェネレータの構成例を示すブロック図である。
【図１０】本発明の第４の実施の形態にかかるモータ制御装置の構成を示すブロック図である。
【図１１】従来のモータ制御回路におけるデジタルフィルタの構成を示すブロック図である。
【符号の説明】
【００７２】
１０１，１０６，２０１，３０１，３０２  減算器
１０２，３０３，３０７  係数乗算器
１０３，２０２，２０３  加算器
１０４，２０４，３０５，３０９  遅延器
１０５，２０５，３０６，３１０  可変クロックジェネレータ
１１０  コントローラ
５０１  基準パルス発生回路
５０２  位相比較器
５０３  周波数比較器
５０４  加算器
５０５  デジタルフィルタ
５０６  ＰＷＭ変調回路
５０７  ドライバ
５０８  モータ
５０９  ＦＧ信号発生器
１１０，５１０  コントローラ
５０５１  １次ローパスフィルタ
５０５２  低域積分フィルタ
【図１】
2007251533.tif 000020
【図２】
2007251533.tif 000021
【図３】
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【図４】
2007251533.tif 000023
【図５】
2007251533.tif 000024
【図６】
2007251533.tif 000025
【図７】
2007251533.tif 000026
【図８】
2007251533.tif 000027
【図９】
2007251533.tif 000028
【図１０】
2007251533.tif 000029
【図１１】
2007251533.tif 000030