(57)【要約】【課題】高速動作に対応するＡ／Ｄ変換器を得る。【解決手段】このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。スイッチドキャパシタ回路１３を構成するキャパシタが充電されたあとこのキャパシタの充電電荷が変動する場合に、このキャパシタに対して、この電荷変動分だけ再充電する。【選択図】  図１
2007174288.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力値の変化に追従し、所定のタイミングでアナログ入力値をホールドしてアナログ入力ホールド値を出力するトラックホールド回路と、
所定の参照値を生成する参照値生成回路と、
所定のタイミングでオン・オフ動作するスイッチ回路および、前記所定のタイミングでもって前記所定の参照値に対応した第１の電圧により充電されるキャパシタ回路を含み、前記所定の参照値または前記第１の電圧と前記アナログ入力ホールド値との差分に対応した第２の電圧をホールドするスイッチドキャパシタ回路と、
前記スイッチドキャパシタ回路によりホールドされた前記第２の電圧を増幅してプリアンプ出力を提供するものであって、前記キャパシタ回路の容量よりも小さな入力容量を持つプリアンプと、
前記プリアンプ出力に対応したロジックレベルを発生するコンパレータと、
前記コンパレータで発生された前記ロジックレベルを、前記アナログ入力値に対応したバイナリコードに変換するエンコーダとを具備したＡ／Ｄ変換器。
【請求項２】
前記第１の電圧により前記キャパシタ回路が充電されたあとこのキャパシタ回路の充電電荷が変動する場合に、前記キャパシタ回路に対して、この電荷変動分を再充電する回路をさらに備えた請求項１に記載のＡ／Ｄ変換器。
【請求項３】
所定のクロックから前記所定のタイミングを与える第１タイミング信号および第２タイミング信号を発生するタイミング発生回路をさらに備え、このタイミング発生回路は、前記第１タイミング信号および第２タイミング信号を生成するとともに、前記所定のクロックの後方信号エッジから始まる所定時間のパルス幅を持つ第１パルス信号と、前記所定のクロックの前方信号エッジから始まる所定時間のパルス幅を持つ第２パルス信号を生成するように構成され、
前記アナログ入力ホールド値は第１アナログ入力ホールド値および第２アナログ入力ホールド値を含み、前記所定の参照値は第１参照値および第２参照値を含み、前記プリアンプ出力は第１プリアンプ出力および第２プリアンプ出力を含み、
前記キャパシタ回路は、第１キャパシタおよび第２キャパシタを含み、前記スイッチ回路は、前記第１タイミング信号により前記第１キャパシタの一端と前記第１参照値との接続をオン・オフする第１スイッチと、前記第１タイミング信号により前記第２キャパシタの一端と前記第２参照値との接続をオン・オフする第２スイッチと、前記第２タイミング信号により前記第１キャパシタの一端と前記第１アナログ入力ホールド値との接続をオン・オフする第３スイッチと、前記第２タイミング信号により前記第２キャパシタの一端と前記第２アナログ入力ホールド値との接続をオン・オフする第４スイッチを含み、
前記プリアンプが、前記第１キャパシタの他端に接続されるゲートと前記第２プリアンプ出力を提供するドレインとソースを持つ第１トランジスタと、前記第２キャパシタの他端に接続されるゲートと前記第１プリアンプ出力を提供するドレインとソースを持つ第２トランジスタと、前記第１トランジスタのソースおよび第２トランジスタのソースへ選択的に接続される電流源と、前記第１パルス信号により前記第１トランジスタのゲート・ドレイン間をオン・オフする第５スイッチと、前記第１パルス信号により前記第２トランジスタのゲート・ドレイン間をオン・オフする第６スイッチと、前記第１パルス信号により前記第１トランジスタおよび第２トランジスタそれぞれのソースと前記電流源との間をオン・オフする第７スイッチと、前記第２パルス信号により前記第１トランジスタおよび第２トランジスタそれぞれのソースと前記電流源との間をオン・オフする第８スイッチを備える請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記第１の電圧により前記キャパシタ回路が充電されたあとこのキャパシタ回路の充電電荷が変動する場合に、前記キャパシタ回路に対して、この電荷変動分を、前記第７スイッチのオンにより再充電するように構成された請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記トラックホールド回路は、前記アナログ入力ホールド値として、前記アナログ入力値に対応した正のアナログ入力ホールド値および負のアナログ入力ホールド値を出力するように構成され、
前記参照値生成回路は、前記所定の参照値として、正の参照値および負の参照値を生成するように構成され、
前記スイッチドキャパシタ回路は、前記第２の電圧として、前記正のアナログ入力ホールド値および負のアナログ入力ホールド値の第１差分と、前記正の参照値および負の参照値の第２差分との間の第３差分をホールドするように構成され、
前記プリアンプは、前記第３差分を増幅し、前記プリアンプ出力として、正のプリアンプ出力および負のプリアンプ出力を提供する差動増幅器回路で構成され、
前記コンパレータが前記正のプリアンプ出力と前記負のプリアンプ出力との大小比較結果により前記ロジックレベルを発生するように構成された請求項１ないし請求項４のいずれか１項に記載のＡ／Ｄ変換器。
【請求項６】
前記スイッチドキャパシタ回路、前記プリアンプ、および前記コンパレータの組み合わせが複数組設けられ、
前記参照値生成回路は、前記複数組の組数に対応した数の、互いに異なる参照値を生成するように構成され、
前記複数組それぞれの前記スイッチドキャパシタ回路が、前記所定の参照値として、前記参照値生成回路からの前記互いに異なる参照値を用いるように構成された請求項１ないし請求項５のいずれか１項に記載のＡ／Ｄ変換器。
【請求項７】
前記スイッチドキャパシタ回路および前記プリアンプの組み合わせが少なくとも２組存在し、前記コンパレータが前記スイッチドキャパシタ回路および前記プリアンプの組み合わせ数より多く存在し、
前記参照値生成回路は、少なくとも２つの互いに異なる参照値を生成するように構成され、
２組の前記スイッチドキャパシタ回路は、それぞれ、前記所定の参照値として、前記参照値生成回路からの前記互いに異なる参照値を用いるように構成され、
２組の前記プリアンプの出力間に、１以上の中間タップを持つ補間／アベレージング抵抗列が設けられ、
２組の前記プリアンプの出力に前記コンパレータのうちの２つの入力が接続され、前記補間／アベレージング抵抗列の前記１以上の中間タップに前記コンパレータのうちの前記２つ以外のいずれかの入力が接続され、全ての前記コンパレータの出力が前記エンコーダに提供されるように構成された請求項１ないし請求項５のいずれか１項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換器に関する。特に、スイッチドキャパシタを利用した並列型Ａ／Ｄ変換器の改良に関する。
【背景技術】
【０００２】
近年、アナログ情報をデジタル化するＡ／Ｄ変換器の需要が高まっている。とくに、デジタルＴＶやＤＶＤビデオレコーダなどにおいて、広帯域アナログ信号を高速でデジタル化する要求が高い。その要求に答える高速Ａ／Ｄ変換器として、並列型Ａ／Ｄ変換器がある（特許文献１参照）。高速Ａ／Ｄ変換器の他の従来技術としては、１．３Ｇサンプル／秒を具現するＡ／Ｄ変換器（非特許文献１）や、２００Ｍサンプル／秒を具現するＡ／Ｄ変換器（非特許文献２）が知られている。
【特許文献１】特開２００３−２１８６９７
【非特許文献１】Michael Choi他、“A 6-b 1.3-Gsample/s A/D Converter in 0.35-μｍ CMOS”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 12, DECEMBER 2001（pp.1847-1858）
【非特許文献２】Declan Dalton他、“A 200-MSPS 6-Bit Flash ADC in 0.6-μｍ CMOS”, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING, VOL. 45, NO. 11, NOVEMBER 1998（pp.1433-1444）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１のＡ／Ｄ変換器では、制御クロックＣＬＫが高レベルであると、１ｓｔプリアンプおよび２ｎｄプリアンプは共にリセット状態にある。サンプルホールド回路がサンプリングした値をホールドすると、制御クロックＣＬＫが低レベルとなる。すると、１ｓｔプリアンプはアンプモードに入って増幅動作を開始し、２ｎｄプリアンプはオフセット圧縮からアンプモードとなってゲインを上げる。このＡ／Ｄ変換器は消費電力の低減を目指しているが、この文献の１ｓｔプリアンプ（図２）は、次に述べる非特許文献１と同様に、低電圧動作には向いていない。
【０００４】
非特許文献１のＡ／Ｄ変換器では、その図２に示されるように、初段にトラックホールド（Ｔ／Ｈ）を設けることで高速化を実現している。この図２に示されるような並列型のＡ／Ｄ変換器では、ＣＭＯＳプロセスの微細化に伴いトランジスタの耐圧が下がり、電源電圧も低下している。そのためＡ／Ｄ変換器も低電圧・低消費電力化が必須となっている。同文献の図１０はその図２の１ｓｔコンパレータの回路構成を示している。この回路構成では、電源電圧Ｖｄｄが低下するとトランジスタの線形領域に入ってしまうため、低電圧動作に向いていない。また、非特許文献１の図２ではVref+、Vref-という参照電圧が直接入力されているが、電源電圧が低くなるとVref+、Vref-の電圧範囲が制限され、特に両端のプリアンプ動作が厳しくなる。
【０００５】
非特許文献２の図２は同文献のＡ／Ｄ変換器のブロック構成を示し、その図６はコンパレータの回路構成とタイミングチャートを示している。同文献の図２の入力回路（Input Circuitry）は駆動力が大きいソースフォロワで構成されている。同文献の図６において、ＡＺ２とＡＺ３がハイレベル（スイッチオン）のときに“リファレンス電圧（Ｒｅｆ）−コンパレータ出力（Ｏｕｔ）の同相電圧”でサンプリング容量（Ｃｓ）が充電される。ＡＺ１がハイレベル（スイッチオン）になると、コンパレータの差動入力は“入力電圧（Ｉｎ）−リファレンス電圧（Ｒｅｆ）”となる。コンパレータはこの差動入力を増幅し、さらに後段のＣＣラッチとＲＴＺラッチがコンパレータにより増幅された信号をロジックレベルまで増幅する。ところが、ＡＺ１がハイレベルの間、入力電圧は動いているため、ＣＣラッチのクロックのスキューがＡ／Ｄ変換器のダイナミックレンジを制限する。動作が高速化されるほどスキューを低減しなければならない。その対策として各クロックラインを等長とするとトータルの配線が長くなってしまい、その配線の持つ抵抗分により消費される電力が無視できなくなる。
【０００６】
いずれにせよ、クロックスキューの影響（ダイナミックレンジ制限、消費電力の増加等）は動作速度が早くなる程顕著に現れるため、非特許文献２ではクロックスキューが動作速度の上限を決めるネックの１つとなる。また、特許文献１あるいは非特許文献１では低電圧動作に適しないため低消費電力化に課題を残す。
【０００７】
この発明の課題の１つは、高速動作に対応するＡ／Ｄ変換器を得ることである。
【課題を解決するための手段】
【０００８】
この発明の一実施の形態に係るＡ／Ｄ変換器は、アナログ入力値の変化に追従し、所定のタイミングでアナログ入力値をホールドしてアナログ入力ホールド値（Vinp、Vinn）を出力するトラックホールド回路（１１）と、所定の参照値（Vrefp、Vrefn）を生成する参照値生成回路（１２）と、所定のタイミング（Φ1、Φ2）でオン・オフ動作するスイッチ回路（SW1〜SW4）および、前記所定のタイミング（Φ1、Φ2）でもって前記所定の参照値（Vrefp、Vrefn）に対応した第１の電圧（Vrefp-Vcm、Vrefn-Vcm）により充電されるキャパシタ回路（Cs1、Cs2）を含み、前記所定の参照値（Vrefp、Vrefn）または前記第１の電圧（Vrefp-Vcm、Vrefn-Vcm）と前記アナログ入力ホールド値（Vinp、Vinn）との差分に対応した第２の電圧（[Vinp-Vinn]-[Vrefp-Vrefn]）をホールドするスイッチドキャパシタ回路（１３）を備えている。このＡ／Ｄ変換器はまた、前記スイッチドキャパシタ回路（１３）によりホールドされた前記第２の電圧（[Vinp-Vinn]-[Vrefp-Vrefn]）を増幅してプリアンプ出力（Voutp、Voutn）を提供するものであって、前記キャパシタ回路（Cs1、Cs2）の容量よりも小さな入力容量を持つプリアンプ（１４）と、前記プリアンプ出力（Voutp、Voutn）に対応したロジックレベルを発生するコンパレータ（１５）と、前記コンパレータ（１５）で発生された前記ロジックレベルを、前記アナログ入力値に対応したバイナリコード（ｎビットデジタル出力）に変換するエンコーダ（１６）とを具備している。
【０００９】
このＡ／Ｄ変換器は、前記第１の電圧（Vrefp-Vcm、Vrefn-Vcm）により前記キャパシタ回路（Cs1、Cs2）が充電されたあとこのキャパシタ回路（Cs1、Cs2）の充電電荷が（チャージインジェクション、クロックフィールドスルーなどによって）変動する場合に、前記キャパシタ回路（Cs1、Cs2）に対して、この電荷変動分を再充電する回路（図２のΦ1aでオンオフ制御される図４のSW7）をさらに備えることができる。
【発明の効果】
【００１０】
高速動作に対応するＡ／Ｄ変換器が得られる。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の一実施の形態に係る並列型Ａ／Ｄ変換器の構成を説明する図である。このＡ／Ｄ変換器は、差動アナログ入力をクロックＣＬＫに同期してサンプリングしｎビットのデジタル出力に変換して出力する回路であり、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とで構成される。
【００１２】
トラックホールド回路１１は、アナログ入力値の変化に追従し、所定のタイミングでアナログ入力値をホールドしてアナログ入力ホールド値（Vinp、Vinn）を出力する。このトラックホールド回路１１は、前記アナログ入力ホールド値（Vinp、Vinn）として、前記アナログ入力値に対応した正のアナログ入力ホールド値（Vinp）および負のアナログ入力ホールド値（Vinn）を出力するように構成されている。
【００１３】
参照電圧生成回路（または参照値生成回路）１２は、所定の参照値（Vrefp、Vrefn）を生成する。この参照電圧生成回路１２は、前記所定の参照値（Vrefp、Vrefn）として、正の参照値（Vrefp）および負の参照値（Vrefn）を生成するように構成されている。
【００１４】
スイッチドキャパシタ回路１３は、所定のタイミング（Φ1、Φ2）でオン・オフ動作するスイッチ回路（SW1〜SW4）および、前記所定のタイミング（Φ1、Φ2）でもって前記所定の参照値（Vrefp、Vrefn）に対応した第１の電圧（Vrefp-Vcm、Vrefn-Vcm）により充電されるキャパシタ回路（Cs1、Cs2）を含む。スイッチドキャパシタ回路１３は、前記所定の参照値（Vrefp、Vrefn）または前記第１の電圧（Vrefp-Vcm、Vrefn-Vcm）と前記アナログ入力ホールド値（Vinp、Vinn）との差分に対応した第２の電圧（[Vinp-Vinn]-[Vrefp-Vrefn]）をホールドする。このスイッチドキャパシタ回路１３は、前記第２の電圧として、前記正のアナログ入力ホールド値（Vinp）および負のアナログ入力ホールド値（Vinn）の第１差分（Vinp-Vinn）と、前記正の参照値（Vrefp）および負の参照値（Vrefn）の第２差分（Vrefp-Vrefn）との間の第３差分（[Vinp-Vinn]-[Vrefp-Vrefn]）をホールドするように構成されている。
【００１５】
プリアンプ１４は、前記キャパシタ回路（Cs1、Cs2）の容量よりも小さな入力容量を持ち、スイッチドキャパシタ回路１３によりホールドされた前記第２の電圧（[Vinp-Vinn]-[Vrefp-Vrefn]）を増幅してプリアンプ出力（Voutp、Voutn）を提供する。このプリアンプ１４は、前記第３差分（[Vinp-Vinn]-[Vrefp-Vrefn]）を増幅し、前記プリアンプ出力（Voutp、Voutn）として、正のプリアンプ出力（Voutp）および負のプリアンプ出力（Voutn）を提供する差動増幅器回路で構成することができる。
【００１６】
コンパレータ１５は、前記プリアンプ出力（Voutp、Voutn）に対応したロジックレベルを発生する。このコンパレータ１５は、前記正のプリアンプ出力（Voutp）と前記負のプリアンプ出力（Voutn）との大小比較結果により前記ロジックレベルを発生するように構成されている。
【００１７】
エンコーダ１６は、コンパレータ１５で発生された前記ロジックレベルを、前記アナログ入力値に対応したバイナリコード（ｎビットデジタル出力）に変換する。
【００１８】
図１のＡ／Ｄ変換器において、スイッチドキャパシタ回路１３、プリアンプ１４、およびコンパレータ１５の組み合わせ（１３＋１４＋１５）は、複数組（１３１〜１３５＋１４１〜１４５＋１５１〜１５５）設けられている（図１の例では５組みだけ図示）。参照電圧生成回路１２は、前記複数組の組数（例えば５組）に対応した数の、互いに異なる参照値（Ref+〜Ref-をRp1〜Rp5とRn1〜Rn5で分圧したもの）を生成するように構成されている。また、前記複数組それぞれのスイッチドキャパシタ回路１３は、前記所定の参照値（Vrefp、Vrefn）として、参照電圧生成回路１２からの前記互いに異なる参照値（Ref+〜Ref-をRp1〜Rp5…とRn1〜Rn5…で分圧したもの）を用いるように構成されている。
【００１９】
図２は、図１のＡ／Ｄ変換器で用いられるタイミング発生回路１７から得られる信号の相互関係を例示するタイミングチャート図である。タイミング発生回路１７（詳細は図３参照）は、クロックＣＬＫの入力を基準とし、φ1、φ2、φ1a、φ2a、φ3という信号を出力する。
【００２０】
図１のトラックホールド回路１１の出力は、φ1が“High”のときは差動アナログ入力にトラッキングし、φ1が“Low”になるとφ1が“Low”になる直前の出力値をホールドする。参照電圧発生回路１２は、抵抗分圧回路（Rp1〜Rp5、Rn1〜Rn5）により、正側基準電圧Ref+と負側基準電圧Ref-との間の電圧を複数の電圧に分圧している。分圧された電圧は、スイッチドキャパシタ回路１３に入力される。この分圧された基準電圧を用いて、スイッチドキャパシタ回路１３は、トラックホールド回路１１の出力である差動アナログ信号との比較を行う（φ1a、φ2a等については後述）。
【００２１】
図３は、図１のＡ／Ｄ変換器で用いられるタイミング発生回路１７の具体例を説明する回路図である。図１のＡ／Ｄ変換器では、スイッチドキャパシタ回路１３を構成するキャパシタが充電されたあとこのキャパシタの充電電荷が変動する場合に、このキャパシタに対して、この電荷変動分だけ再充電する。そのために特別設計のタイミング発生回路１７が設けられる。
【００２２】
このタイミング発生回路１７は、所定のクロックＣＬＫから前記所定のタイミング（Φ1、Φ2）を与える第１タイミング信号Φ1および第２タイミング信号Φ2を発生するもので、図２に例示されるような第１タイミング信号Φ1および第２タイミング信号Φ2を生成する。タイミング発生回路１７はさらに、所定のクロックＣＬＫの後方信号エッジから始まる所定時間のパルス幅（遅延１＋遅延２）を持つ第１パルス信号Φ1a（図２（ｄ）参照）と、所定のクロックＣＬＫの前方信号エッジから始まる所定時間のパルス幅（遅延１＋遅延２）を持つ第２パルス信号Φ2a（図２（ｅ）参照）を生成するように構成されている。
【００２３】
図４は、図１のＡ／Ｄ変換器で用いられるスイッチドキャパシタ回路１３およびプリアンプ１４の具体例を説明する回路図である。図１のＡ／Ｄ変換器においては、前記アナログ入力ホールド値（Vinp、Vinn）としては第１アナログ入力ホールド値Vinpおよび第２アナログ入力ホールド値Vinnがあり、前記所定の参照値（Vrefp、Vrefn）としては第１参照値Vrefpおよび第２参照値Vrefnがあり、前記プリアンプ出力（Voutp、Voutn）としては第１プリアンプ出力Voutpおよび第２プリアンプ出力Voutnがある。
【００２４】
スイッチドキャパシタ回路１３を構成する前記キャパシタ回路（Cs1、Cs2）は、第１キャパシタCs1および第２キャパシタCs2を含む。また、スイッチドキャパシタ回路１３を構成する前記スイッチ回路（SW1〜SW4）は、第１タイミング信号Φ1により第１キャパシタCs1の一端と前記第１参照値Vrefpとの接続をオン・オフする第１スイッチSW1と、第１タイミング信号Φ1により第２キャパシタCs2の一端と第２参照値Vrefnとの接続をオン・オフする第２スイッチSW2と、第２タイミング信号Φ２により第１キャパシタCs1の一端と第１アナログ入力ホールド値Vinpとの接続をオン・オフする第３スイッチSW3と、第２タイミング信号Φ２により第２キャパシタCs2の一端と第２アナログ入力ホールド値Vinnとの接続をオン・オフする第４スイッチSW4を含んでいる。
【００２５】
また、プリアンプ１４は、第１キャパシタCs1の他端に接続されるゲートと第２プリアンプ出力Voutnを提供するドレインとソースを持つ第１トランジスタＭ１と、第２キャパシタCs2の他端に接続されるゲートと第１プリアンプ出力Voutpを提供するドレインとソースを持つ第２トランジスタＭ２と、第１トランジスタＭ１のソースおよび第２トランジスタＭ２のソースへ選択的に接続される電流源（Ｍ３）とを備えている。ここで、電流源（Ｍ３）は、所定のバイアス電圧ＶＢにより一定のドレイン電流が流れるように構成された第３トランジスタＭ３により構成することができる。
【００２６】
プリアンプ１４はさらに、第１パルス信号Φ1aにより第１トランジスタＭ１のゲート・ドレイン間をオン・オフする第５スイッチSW5と、第１パルス信号Φ1aにより第２トランジスタＭ２のゲート・ドレイン間をオン・オフする第６スイッチSW6と、第１パルス信号Φ1aにより第１トランジスタＭ１および第２トランジスタＭ２それぞれのソースと前記電流源（または第３トランジスタＭ３のドレイン）との間をオン・オフする第７スイッチSW7と、第２パルス信号Φ2aにより第１トランジスタＭ１および第２トランジスタＭ２それぞれのソースと前記電流源（または第３トランジスタＭ３のドレイン）との間をオン・オフする第８スイッチSW8を備えている。
【００２７】
前記第１の電圧（Vrefp-Vcm、Vrefn-Vcm）により前記キャパシタ回路（Cs1、Cs2）が充電されたあとこのキャパシタ回路（Cs1、Cs2）の充電電荷がチャージインジェクションやクロックフィールドスルーなどによって変動する場合には、前記キャパシタ回路（Cs1、Cs2）に対して、この電荷変動分を、第７スイッチSW7のオンにより（遅延１＋遅延２という限られた期間だけ）再充電する。タイミング発生回路１７は、スイッチドキャパシタ回路１３およびプリアンプ１４に対して、この電荷変動分再充電を実現するようなタイミングでパルス信号Φ1aを発生するように構成されている。
【００２８】
ここで、Vrefp、Vrefnは参照電圧発生回路１２からの出力信号であり、Vinp、Vinnはトラックホールド回路１１からの出力信号である。スイッチドキャパシタ回路１３を正しく動作させるためには、φ1によるスイッチＳＷ１、ＳＷ２とφ2によるスイッチＳＷ３、ＳＷ４が同時にオンしてはならない。この「同時オンしない」ための“φ1とφ2のノンオーバーラップ量”は、図３の“遅延３”、“遅延４”で設定する。
【００２９】
φ1が“High”になると、スイッチＳＷ１、ＳＷ２がオンとなる。続いて、φ1aが“High”になると、スイッチＳＷ５、ＳＷ６、ＳＷ７がオンとなり、プリアンプ１４に電流が流れ始め、プリアンプ１４の入出力レベルは、プリアンプ出力の同相レベルVcmにセットされる。したがって、サンプリング容量Cs1には、“Cs1×（Vrefp−Vcm）”、サンプリング容量Cs2には、“Cs2×(Vrefn−Vcm)”の電荷が充電される。ここで、サンプリング容量Cs1、Cs2に電荷を充電するのに最低限必要な時間を、φ1aのパルス幅に設定する。φ1aのパルス幅は、図３の“遅延１＋遅延２”で設定できる。
【００３０】
φ1aが“High”のとき、Vrefp、Vrefn、Vcmは固定電位なので、一旦、サンプリング容量Cs1、Cs2への充電が終われば、その電荷量は常に一定である。しかしながら、実際にはスイッチ（ＭＯＳトランジスタのドレイン〜ソース間の導通・非道通を利用した電子スイッチ）のチャージインジェクション、クロックフィードスルーがあるために、電荷量は若干変動する。その場合は、“遅延１＋遅延２”でチャージインジェクション、クロックフィードスルーによって変動した電荷量のみを再充電すればよい。この再充電の電荷は僅かなため、再充電は直ぐに完了する。したがって、高速化が可能である。
【００３１】
φ1aが“High”の期間、プリアンプ１４にはフィードバックがかかっている（スイッチＳＷ５、ＳＷ６がオンしていることからトランジスタＭ１、Ｍ２のドレインからゲートに１００％フィードバックがかかる）ので、オフセットキャンセルを行うことが出来る。プリアンプ１４の入力換算オフセット電圧をVosとすると、オフセットキャンセルによって、入力換算オフセット電圧Vosは１／（１＋Ａ０）に抑圧することが出来る。ここで、Ａ０は差動トランジスタ対Ｍ１、Ｍ２と負荷ＲＬ１、ＲＬ２からなる差動増幅回路の利得である。
【００３２】
φ2が“High”になると、スイッチＳＷ３、ＳＷ４がオンとなる。このとき、トラックホールド回路１１の出力はホールドされている。したがって、プリアンプ１４の差動入力は、“（Vinp−Vinn）―（Vrefp−Vrefn）”でホールドされる。続いて、φ2aが“High”になると、スイッチＳＷ８がオンとなり、プリアンプ１４は差動入力を増幅する。プリアンプ１４が、差動入力を増幅すると、コンパレータ１６がφ3の立ち上がりでプリアンプ１４の差動出力“Voutp−Voutn”の大小を比較し、ロジックレベルまで大きく増幅する。そして、エンコーダ１６が、コンパレータ１５の出力をバイナリコードに変換して出力する。ここで、プリアンプ１４が差動入力を増幅するのに最低限必要な時間を、図３の“遅延１”で設定する。
【００３３】
整理すると、Φ1aによりサンプリング容量Cs1、Cs2の電荷変動分を再充電するが、その期間は“遅延１＋遅延２”で設定される。Φ2aの期間はプリアンプ１４の差動入力を増幅するが、その期間は“遅延１”で設定される。図１、図３の回路構成では、Φ2aが立ち上がってから“遅延１”後（つまりプリアンプ１４の増幅が完了した後）にコンパレータ１５のクロックΦ3が立ち上がって、プリアンプ１４の出力をさらにロジックレベルまで増幅するようになっている。
【００３４】
ホールド時、トラックホールド回路１１の負荷には、サンプリング容量Cs2と、プリアンプ１４の入力容量が直列に接続されている。プリアンプ１４の入力容量（例えば数pFかそれ以下）はサンプリング容量Cs2（例えば数10pF以上）と比較して十分に小さくすることができるため、トラックホールド回路１１の容量負荷はほぼプリアンプ１４の入力容量で決まる。したがって、トラックホールド回路１１は僅かな容量負荷で動作できるから、高速化が可能となる。また、プリアンプ１４の差動入力は、“（Vinp−Vinn）―（Vrefp−Vrefn）”でホールドされるので、各コンパレータ（１６）に供給されるφ3にスキューがあってもＡ／Ｄ変換器の精度にほとんど影響を与えない。
【００３５】
図５は、この発明の他の実施の形態に係る並列型Ａ／Ｄ変換器の構成を説明する図である。この構成では、スイッチドキャパシタ回路１３およびプリアンプ１４の組み合わせ（１３＋１４）が少なくとも２組存在し（１３ａ、１３ｂ＋１４ａ、１４ｂ）、コンパレータ１５がスイッチドキャパシタ回路１３およびプリアンプ１４の組み合わせ数より多く存在する（例えば１５ａ〜１５ｅの５個）。この場合、参照電圧生成回路１２は少なくとも２つの互いに異なる参照値（Ref+〜Ref-をRp…とRn…で分圧したもの）を生成するように構成される。また、２組のスイッチドキャパシタ回路１３ａおよび１３ｂは、それぞれ、前記所定の参照値（Vrefp、Vrefn）として、参照電圧生成回路１２からの前記互いに異なる参照値（Ref+〜Ref-をRp…とRn…で分圧したもの）を用いるように構成される。
【００３６】
２組のプリアンプ１４ａおよび１４ｂの出力間には、１以上の中間タップ（図５では３タップ）を持つ補間／アベレージング抵抗列１８が設けられる。また、２組のプリアンプ１４ａおよび１４ｂの出力に５個のコンパレータ１５ａ〜１５ｅのうちの２つ（１５ａ、１５ｅ）の入力が接続され、補間／アベレージング抵抗列１８の前記１以上の中間タップにコンパレータ１５ａ〜１５ｅのうちの前記２つ以外（１５ｂ〜１５ｄ）のいずれかの入力が接続される。そして、全てのコンパレータ１５ａ〜１５ｅの出力がエンコーダ１６に提供されるように構成されている。
【００３７】
図５は、補間／アベレージング抵抗列１８を使用する並列型Ａ／Ｄ変換器を例示している。この補間をすることによって、スイッチドキャパシタ回路１３＋プリアンプ１４の個数を減らせるために、図１のような回路構成と比べてさらに消費電力を削減することが可能となる。また、隣り合うプリアンプ１４を抵抗で接続しているので、個々のプリアンプ１４の入力換算オフセット電圧Vosを平均化することが出来る。さらに、スイッチドキャパシタ回路１３の数が少なくなったことからトラックホールド回路１１の容量負荷が小さくなるので、高速化も可能となる。
【００３８】
＜実施の形態による効果＞
１．高速化
図４の構成を含むＡ／Ｄ変換器において、φ1aが“High”のときは、チャージインジェクション、クロックフィードスルーによって変動したサンプリング容量（Cs1、Cs2）の電荷量のみを再充電すればよい。φ2が“High”ときは、トラックホールド回路１１の負荷がプリアンプ１４の入力容量（小容量）で決まる。φ3のスキューはＡ／Ｄ変換器の性能にほとんど影響を与えない。以上より、高速化が可能となる。
【００３９】
２．低消費電力化
図４の構成を含むＡ／Ｄ変換器において、φ1a、φ2aのパルス幅を（正常なＡ／Ｄ変換動作にとって）最低限必要な時間に設定することによって、プリアンプ（１４）の低消費電力化を図ることが出来る。クロックの周波数が下がれば、φ1a、φ2aのデューティーサイクルが下がっていくので、より効果が高くなる。
【００４０】
なお、この発明は前述した実施の形態に限定されるものではなく、現在または将来の実施段階では、その時点で利用可能な技術に基づき、その要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４１】
【図１】この発明の一実施の形態に係る並列型Ａ／Ｄ変換器の構成を説明する図。
【図２】図１のＡ／Ｄ変換器で用いられるタイミング発生回路から得られる信号の相互関係を例示するタイミングチャート図。
【図３】図１のＡ／Ｄ変換器で用いられるタイミング発生回路の具体例を説明する回路図。
【図４】図１のＡ／Ｄ変換器で用いられるスイッチドキャパシタ回路およびプリアンプの具体例を説明する回路図。
【図５】この発明の他の実施の形態に係る並列型Ａ／Ｄ変換器の構成を説明する図。
【符号の説明】
【００４２】
１１…トラックホールド回路；１２…参照電圧発生回路；１３…スイッチドキャパシタ回路；１４…プリアンプ；１５…コンパレータ；１６…エンコーダ；１７…タイミング発生回路；１８…補間／アベレージング抵抗列；１９…クロック発生器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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