(57)【要約】【課題】  本発明が解決しようとする課題は、ＩＢＩＳモデルの作成時間の短縮とＩＢＩＳモデルの品質の向上を実現する技術を提供することにある。【解決手段】  本発明は、回路設計時に作成しなければならないピンアサイン情報とバッファ情報とを利用してFPGA内の回路をＶＨＤＬファイルで作成し、この回路に基づいて各ベンダから提供される配置配線ツールを用いてIBISモデルを出力させることにより、上記課題を解決する。【選択図】  図１
2007011912.tif 000002
【特許請求の範囲】
【請求項１】
モデル生成システムであって、
デバイスのピンに関する情報を示すピン情報に基づいて、回路情報と制約情報とを作成する作成手段と、
前記作成された回路情報と制約情報とに基づいてモデルを生成する生成手段と
を有することを特徴とするモデル生成システム。
【請求項２】
前記作成手段は、前記ピン情報のバッファタイプ及びピン番号から制約情報を作成する手段であることを特徴とする請求項１に記載のモデル生成システム。
【請求項３】
前記作成手段は、前記ピン情報の方向の情報及び信号情報から回路情報を作成する手段であることを特徴とする請求項１又は請求項２に記載のモデル生成システム。
【請求項４】
モデル生成方法であって、
デバイスのピンに関する情報を示すピン情報に基づいて、回路情報と制約情報とを作成する作成ステップと、
前記作成された回路情報と制約情報とに基づいてモデルを生成する生成ステップと
を有することを特徴とするモデル生成方法。
【請求項５】
前記作成ステップは、
前記ピン情報のバッファタイプ及びピン番号から制約情報を作成するステップであることを特徴とする請求項４に記載のモデル生成方法。
【請求項６】
前記作成ステップは、前記ピン情報の方向の情報及び信号情報から回路情報を作成するステップであることを特徴とする請求項４又は請求項５に記載のモデル生成方法。
【請求項７】
モデル生成システムのプログラムであって、前記プログラムは、前記システムを、
デバイスのピンに関する情報に基づいて、回路情報と制約情報とを作成する作成手段と、
前記作成された回路情報と制約情報とに基づいてモデルを生成する生成手段と
して機能させることを特徴とするプログラム。
【請求項８】
前記プログラムは、
前記作成手段を、前記ピン情報のバッファタイプ及びピン番号から制約情報を作成する手段として機能させることを特徴とする請求項７に記載のプログラム。
【請求項９】
前記プログラムは、
前記作成手段を、前記ピン情報の方向の情報及び信号情報から回路情報を作成する手段として機能させることを特徴とする請求項７又は請求項８に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイスの特性をシミュレーションによって解析するためのモデルを作成するための技術に関する。
【背景技術】
【０００２】
通常、半導体ベンダにより半導体素子等のデバイスをモデル化した素子モデルが提供される。この半導体ベンダにより提供される素子モデルを使って回路を設計し、シミュレーションを行っている（例えば、特許文献１）。
【０００３】
従来、ＦＰＧＡ（Field
Programmable Gate Array）のようなプログラムブルデバイスの場合、一般的な素子モデルであるＩＢＩＳモデル（Input/output Buffer
Information Specification Models）を作成する度に、バッファ情報とピン番号とをテキストファイルを用いて手動で入力しなければならなかった。
【０００４】
また、ＩＢＩＳモデルを作成する際、手動で入力しなければならないピンの数も多ピン（〜1500ピン）となり、多大な作成工数が必要となっていた。
【０００５】
ここで、従来技術によるＩＢＩＳモデルの作成手順を説明する。
【０００６】
従来技術では、手動入力でテキストファイルを編集することによって作成されている。
【０００７】
図７は、従来技術におけるＩＢＩＳモデルの作成システムである。
【０００８】
記憶部５は、ピンアサイン情報５１と入出力情報５２とを有する。
【０００９】
ピンアサイン情報５１には、回路設計時に作成される情報である。
【００１０】
入出力情報５には、バッファタイプが示されている。
【００１１】
まず、ピンアサイン情報５１に基づいて、ＩＢＩＳモデルにピン番号を手動で一つ一つ追加していく。
【００１２】
次に、このピン番号にバッファタイプを６２にて手動にて一つ一つ割当てていく。
【００１３】
ＦＰＧＡの全ピン数分、ピン番号とバッファモデルとが割当てられたならば、63にて終了となる。
【００１４】
上述したように、従来のＩＢＩＳモデルの作成において、ＦＰＧＡのようなプログラムブルデバイスの場合、各ユーザがバッファモデルと設定したピン番号とに基づいて、ＩＢＩＳモデルを作成しなければならない。しかしその際、下記のような問題がある。
【００１５】
第１の問題は、多ピン（〜1500ピン）の場合、ＩＢＩＳモデルの編集に多大な工数が必要となる。
【００１６】
第２の問題は、ＩＢＩＳモデルの作成が手動作成のため、ミスが発生しやすい。
【特許文献１】特開２００２−２４５１１２
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明が解決しようとする課題は、上記問題点を解決することであって、ＩＢＩＳモデルの作成時間の短縮とＩＢＩＳモデルの品質の向上とを実現する技術を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するための第１の発明は、
モデル生成システムであって、
デバイスのピンに関する情報を示すピン情報に基づいて、回路情報と制約情報とを作成する作成手段と、
前記作成された回路情報と制約情報とに基づいてモデルを生成する生成手段と
を有することを特徴とする。
【００１９】
上記課題を解決するための第２の発明は、上記第１の発明において、
前記作成手段は、前記ピン情報のバッファタイプ及びピン番号から制約情報を作成する手段であることを特徴とする。
【００２０】
上記課題を解決するための第３の発明は、上記第１又は第２に記載の発明において、
前記作成手段は、前記ピン情報の方向の情報及び信号情報から回路情報を作成する手段であることを特徴とする。
【００２１】
上記課題を解決するための第４の発明は、
モデル生成方法であって、
デバイスのピンに関する情報を示すピン情報に基づいて、回路情報と制約情報とを作成する作成ステップと、
前記作成された回路情報と制約情報とに基づいてモデルを生成する生成ステップと
を有することを特徴とする。
【００２２】
上記課題を解決するための第５の発明は、上記第４の発明において、
前記作成ステップは、
前記ピン情報のバッファタイプ及びピン番号から制約情報を作成するステップであることを特徴とする。
【００２３】
上記課題を解決するための第６の発明は、上記第４又は第５の発明において、
前記作成ステップは、前記ピン情報の方向の情報及び信号情報から回路情報を作成するステップであることを特徴とする。
【００２４】
上記課題を解決するための第７の発明は、
モデル生成システムのプログラムであって、前記プログラムは、前記システムを、
デバイスのピンに関する情報に基づいて、回路情報と制約情報とを作成する作成手段と、
前記作成された回路情報と制約情報とに基づいてモデルを生成する生成手段と
して機能させることを特徴とする。
【００２５】
上記課題を解決するための第８の発明は、上記第７の発明において、
前記プログラムは、
前記作成手段を、前記ピン情報のバッファタイプ及びピン番号から制約情報を作成する手段として機能させることを特徴とする。
【００２６】
上記課題を解決するための第９の発明は、上記第７又は上記第８の発明において、
前記プログラムは、
前記作成手段を、前記ピン情報の方向の情報及び信号情報から回路情報を作成する手段として機能させることを特徴とする。
【００２７】
本発明は、回路設計時に作成しなければならないピンアサイン情報とバッファ情報とを利用してＦＰＧＡ内の回路をＶＨＤＬファイルで作成し、この回路に基づいて各ベンダから提供される配置配線ツールを用いてＩＢＩＳモデルを出力させることにより、手動にてＩＢＩＳモデルを作成する必要が無くなる。さらに、ＩＢＩＳモデルの作成時に起きる人為的なミスも無くなる。
【発明の効果】
【００２８】
本発明によると、以下に記載するような効果を奏する。
【００２９】
第１の効果は、ＩＢＩＳモデルを人の手を介さずに作成するように構成しているので、手動で作成する場合に比べて工数が削減できる。
【００３０】
第２の効果は、人為的なミスが無くなるため、作成されたモデルの品質を向上させることが出来る。
【発明を実施するための最良の形態】
【００３１】
本発明は、ＦＰＧＡやＰＬＤ等の多ピンデバイスにおいて、伝送線路シミュレーションに用いられるＩＢＩＳモデルを作成するためのシステムである。
【００３２】
まず、本発明のシステムの各部の構成を説明する。
【００３３】
図１は、本発明の一実施例としてのモデル生成システムのブロック図である。
【００３４】
本発明のモデル生成システムは、設計情報記憶部１、ファイル生成部２、及び配置配線ツール３を有する。
【００３５】
ここで、各構成部について説明する。
【００３６】
設計情報記憶部１は、デバイスの設計情報として、ピン情報１１及び入出力情報１２を有する。
【００３７】
ピン情報１１には、ＩＢＩＳモデルを作成するにあたって必要となるピン番号が記憶されている。このピン番号は、ピンを一意に識別する番号である。
【００３８】
入出力情報１２には、デバイスのピンに関する様々な情報が記憶されているものであって、ピン番号と、信号名と、方向と、バッファタイプと、その他の情報とが互いに対応付けられて記憶されている。入出力情報１２の一例を図２に示す。尚、この入出力情報１２は、デバイス（回路）を設計する際に作成されるデータである。
【００３９】
ピン番号は、ピンを一意に識別するための番号であり、ピン情報１１に記憶されているピン番号と対応する。
【００４０】
信号名は、そのピンに入力又は出力される信号の種類を示すものである。
【００４１】
方向は、そのピンの入出力方向、すなわち、入力、出力、双方向を示すものである。
【００４２】
その他の情報は、そのピンに関する、信号名、方向、及びバッファタイプ以外の各種情報である。
【００４３】
バッファタイプは、そのピンのバッファタイプを示すものである。
【００４４】
ファイル生成部２は、回路作成部２１を有する。
【００４５】
回路作成部２１は、ピン情報１１と入出力情報１２とを読み込む。そして、ピン情報１１に基づいて、入出力情報１２を満足するデバイス内の回路を作成し、その回路の機能に関する情報を、ＶＨＤＬ（Very Highspeed Integrated Circuit Hardware
Discription Language）ファイルとして出力する。図３は、回路作成部２１が作成した回路の機能に関する情報をＶＨＤＬファイルとして出力した際のデータの一例である。尚、ＶＨＤＬファイルは、ＨＤＬの１種であり、電子回路の動作を記述するためのさまざまな機能を持っているファイルである。更に、マイクロプロセッサのような複雑な動作をするデバイスを記述することが出来、合成ソフトを用いることによりＶＨＤＬから回路図を作成することもできる。
【００４６】
更に、回路作成部２１は、入出力情報のピン番号とバッファタイプとから、図４に示すようなフォーマットの制約ファイルを生成する。
【００４７】
ここで、デバイス内の回路の作成について、図５を用いて詳細に説明する。尚、ここでは、ＯＲ回路を用いて説明する。
【００４８】
回路作成部２１は、ピン情報１１に記載されているピン番号に基づいて、そのピン番号に対応付けられている方向の情報を入出力情報１２から検索する。そして、ピンの方向が入力であるピン番号を論理回路に接続して、このピンに対応付けられている信号を入力する。この論理回路からの出力を、ピン情報１１のピンの方向が出力である全てのピン番号に接続して回路を作成する。回路作成部２１は、この作成した回路の機能に関する情報をＶＨＤＬファイルとして出力する。
【００４９】
配置配線ツール３は、各デバイスベンダが提供するツールである。また、配置配線ツール３は、制約ファイル２１及びＶＨＤＬファイル２２に基づいて、ＩＢＩＳモデルを生成する。尚、制約ファイル２１及びＶＨＤＬファイル２２に基づいて、ＩＢＩＳモデルを生成する方法は、如何なる方法であっても良い。
【００５０】
続いて、本発明の動作について説明する。
【００５１】
図６は、本発明の動作を説明するためのフローチャートである。
【００５２】
回路作成部２１は、ピン番号、信号名、バッファタイプ、及びピンの方向を読み込む（ステップＳ１）。
【００５３】
回路作成部２１は、ピン番号とバッファタイプとから制約ファイルを生成する（ステップＳ２）。
【００５４】
更に、回路作成部２１は、ピン情報１１のピンの方向が入力であるピン番号を論理回路に接続して、そのピン番号に対応する信号を入力する（ステップＳ３）。
【００５５】
そして、この論理回路からの出力を、ピン情報１１のピンの方向が出力である全ピン番号に接続して回路を作成する（ステップＳ４）。
【００５６】
全ての種類の論理回路、例えば、ＡＮＤ、ＯＲ、ＮＯＴ等に接続したかを確認する（ステップＳ５）。
【００５７】
ステップＳ３からステップＳ５を、全ての入力ピンに対して行ったかを確認する（ステップＳ６）。
【００５８】
上述したように、本発明は、回路設計時に作成しなければならない入出力情報（ピンアサイン情報及びバッファ情報）を利用してＦＰＧＡ内の回路をＶＨＤＬファイルで作成し、この回路に基づいて各ベンダから提供される配置配線ツールを用いてＩＢＩＳモデルを出力させる構成をとっているので、手動にてＩＢＩＳモデルを作成する必要が無くなる。さらに、ＩＢＩＳモデルの作成時に起きる人為的なミスも無くなる。
【００５９】
尚、上述した回路作成部を、プログラムで動作するプロセッサや、情報が記憶されるメモリや、記憶媒体によって、上述した実施の形態と同様の機能、動作を実現させても良い。
【図面の簡単な説明】
【００６０】
【図１】図１は、本発明のブロック図である。
【図２】図２は、データの一例である。
【図３】図３は、ＶＨＤＬファイルの一例である。
【図４】図４は、制約ファイルの一例である。
【図５】図５は、回路作成部を説明するための図である。
【図６】図６は、動作を説明するための図である。
【図７】従来技術を説明するための図である。
【符号の説明】
【００６１】
１１          ピン情報
１２          入出力情報
２１          回路作成部
２２          ＶＨＤＬファイル
２３          制約ファイル
３１          ＦＰＧＡ設計ツール
３３          ＩＢＩＳモデル
【図１】
2007011912.tif 000003
【図２】
2007011912.tif 000004
【図３】
2007011912.tif 000005
【図４】
2007011912.tif 000006
【図５】
2007011912.tif 000007
【図６】
2007011912.tif 000008
【図７】
2007011912.tif 000009