(57)【要約】【課題】デジタル制御方法とアナログ制御方法を混合して動作範囲を極大化する、デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル回路を提供する。【解決手段】本発明は、差動入力クロック信号が印加される差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部とを備える。【選択図】図５
2007097140.tif 000002
【特許請求の範囲】
【請求項１】
差動入力クロック信号が印加される差動入力トランジスタと、
電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、
前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部と
を備えたことを特徴とする電圧制御遅延ラインの遅延セル。
【請求項２】
前記差動入力トランジスタの各ドレイン端に接続されて差動出力クロック信号を出力する第１出力ノード及び第２出力ノードをさらに備えたことを特徴とする請求項１に記載の電圧制御遅延ラインの遅延セル。
【請求項３】
前記アナログ制御トランジスタ部が、
電源電圧端に自身の一方端が接続され、第１アナログ制御電圧に応答して駆動するアナログ制御ロードトランジスタ部と、
接地電圧端に自身の一方端が接続され、第２アナログ制御電圧に応答して駆動するアナログ制御電流ソーストランジスタ部と
を備えたことを特徴とする請求項２に記載の電圧制御遅延ラインの遅延セル。
【請求項４】
前記デジタル制御トランジスタ部が、
前記アナログ制御ロードトランジスタ部の他方端と前記第１及び第２出力ノードとの間に接続され、デジタルコードに応答して駆動するデジタル制御ロードトランジスタ部と、
前記差動入力トランジスタの共通ソース端と前記アナログ制御電流ソーストランジスタ部との間に接続され、前記デジタルコードの補数値に応答して駆動するデジタル制御電流ソーストランジスタ部と
を備えたことを特徴とする請求項３に記載の電圧制御遅延ラインの遅延セル。
【請求項５】
前記アナログ制御ロードトランジスタ部が、
前記第１出力ノード側と前記第２出力ノード側に対応して対称をなす複数の単位対称ロード
を備えたことを特徴とする請求項３に記載の電圧制御遅延ラインの遅延セル。
【請求項６】
前記単位対称ロードの何れか１つが、前記第１アナログ制御電圧をゲートで受ける第１トランジスタと、ゲートとドレイン端が共通接続された第２トランジスタとが一対をなす単位ロードから構成されることを特徴とする請求項５に記載の電圧制御遅延ラインの遅延セル。
【請求項７】
前記デジタル制御ロードトランジスタ部が、前記単位対称ロードに対応するビット数のデジタルコードにより制御されることを特徴とする請求項６に記載の電圧制御遅延ラインの遅延セル。
【請求項８】
前記デジタル制御ロードトランジスタ部が、前記アナログ制御ロードトランジスタ部の各トランジスタに対応する個数を備えたことを特徴とする請求項７に記載の電圧制御遅延ラインの遅延セル。
【請求項９】
前記アナログ制御ロードトランジスタ部の前記単位対称ロードに対応する前記デジタル制御ロードトランジスタ部の各トランジスタが、同一コードをゲートで受けることを特徴とする請求項８に記載の電圧制御遅延ラインの遅延セル。
【請求項１０】
前記アナログ制御電流ソーストランジスタ部が、前記アナログ制御ロードトランジスタ部の単位対称ロードの個数に対応する複数のトランジスタを備えたことを特徴とする請求項２に記載の電圧制御遅延ラインの遅延セル。
【請求項１１】
前記デジタル制御電流ソーストランジスタ部が、前記アナログ制御電流ソーストランジスタ部に対応する数の複数のトランジスタを備えたことを特徴とする請求項１０に記載の電圧制御遅延ラインの遅延セル。
【請求項１２】
入力クロック信号とフィードバック信号が印加されて位相差を検出し、アップ検出信号及びダウン検出信号を出力する位相検出器と、
前記アップ検出信号及びダウン検出信号が印加されて、これらの信号により調節された出力電流を生成するチャージポンプと、
前記出力電流をローパスフィルタリングしてアナログ制御電圧を生成するループフィルタと、
前記アナログ制御電圧と前記入力クロック信号及びデジタルコードを受信し、前記アナログ制御電圧及び前記デジタルコードに応じて前記入力クロック信号を遅延させて出力クロック信号を生成する電圧制御遅延ラインと、
遅延要素のレプリカからなり、前記出力クロック信号が印加されて前記フィードバック信号を生成する遅延レプリカモデルと、
前記デジタルコードを生成するデジタルコード生成手段と
を備えたことを特徴とするアナログ／デジタル制御遅延固定ループ。
【請求項１３】
前記デジタルコード生成手段が、フューズオプションにより具現されることを特徴とする請求項１２に記載のアナログ／デジタル制御遅延固定ループ。
【請求項１４】
前記デジタルコード生成手段が、レジスタ制御により具現されることを特徴とする請求項１２に記載のアナログ／デジタル制御遅延固定ループ。
【請求項１５】
前記デジタルコード生成手段が、デジタルフィルタを用いて具現されることを特徴とする請求項１２に記載のアナログ／デジタル制御遅延固定ループ。
【請求項１６】
前記電圧制御遅延ラインが、直列接続された複数の遅延セルを備え、
前記遅延セルが、
差動入力クロック信号を受ける差動入力トランジスタと、
電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、
前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部と、
を備えたことを特徴とする請求項１２に記載のアナログ／デジタル制御遅延固定ループ。
【請求項１７】
前記差動入力トランジスタの各ドレイン端に接続されて差動出力クロック信号を出力する第１出力ノード及び第２出力ノードをさらに備えたことを特徴とする請求項１６に記載のアナログ／デジタル制御遅延固定ループ。
【請求項１８】
前記アナログ制御トランジスタ部が、
電源電圧端に自身の一方端が接続され、第１アナログ制御電圧に応答して駆動するアナログ制御ロードトランジスタ部と、
接地電圧端に自身の一方端が接続され、第２アナログ制御電圧に応答して駆動するアナログ制御電流ソーストランジスタ部と
を備えたことを特徴とする請求項１７に記載のアナログ／デジタル制御遅延固定ループ。
【請求項１９】
前記デジタル制御トランジスタ部が、
前記アナログ制御ロードトランジスタ部の他方端と前記第１及び第２出力ノードとの間に接続され、デジタルコードに応答して駆動するデジタル制御ロードトランジスタ部と、
前記差動入力トランジスタの共通ソース端と前記アナログ制御電流ソーストランジスタ部との間に接続され、前記デジタルコードの補数値に応答して駆動するデジタル制御電流ソーストランジスタ部と
を備えたことを特徴とする請求項１８に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２０】
前記アナログ制御ロードトランジスタ部が、
前記第１出力ノード側と前記第２出力ノード側に対応して対称をなす複数の単位対称ロードを備えたことを特徴とする請求項１８に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２１】
前記単位対称ロードの何れか１つが、前記第１アナログ制御電圧をゲートで受ける第１トランジスタと、ゲートとドレイン端が共通接続された第２トランジスタとが一対をなす単位ロードから構成されることを特徴とする請求項２０に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２２】
前記デジタル制御ロードトランジスタ部が、前記単位対称ロードに対応するビット数のデジタルコードにより制御されることを特徴とする請求項２１に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２３】
前記デジタル制御ロードトランジスタ部が、前記アナログ制御ロードトランジスタ部の各トランジスタに対応する個数を備えたことを特徴とする請求項２２に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２４】
前記アナログ制御ロードトランジスタ部の前記単位対称ロードに対応する前記デジタル制御ロードトランジスタ部の各トランジスタが、同一コードをゲートで受けることを特徴とする請求項２３に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２５】
前記アナログ制御電流ソーストランジスタ部が、前記アナログ制御ロードトランジスタ部の単位対称ロードの個数に対応する複数のトランジスタを備えたことを特徴とする請求項１７に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２６】
前記デジタル制御電流ソーストランジスタ部が、前記アナログ制御電流ソーストランジスタ部に対応する個数の複数のトランジスタを備えたことを特徴とする請求項２５に記載のアナログ／デジタル制御遅延固定ループ。
【請求項２７】
前記アナログ制御ロードトランジスタ部が、
前記第１出力ノード側と前記第２出力ノード側に対応して対称をなす複数の単位対称ロード
を備えたことを特徴とする請求項４に記載の電圧制御遅延ラインの遅延セル。
【請求項２８】
前記単位対称ロードの何れか１つが、前記第１アナログ制御電圧をゲートで受ける第１トランジスタと、ゲートとドレイン端が共通接続された第２トランジスタとが一対をなす単位ロードから構成されることを特徴とする請求項２７に記載の電圧制御遅延ラインの遅延セル。
【請求項２９】
前記デジタル制御ロードトランジスタ部が、前記単位対称ロードに対応するビット数のデジタルコードにより制御されることを特徴とする請求項２８に記載の電圧制御遅延ラインの遅延セル。
【請求項３０】
前記デジタル制御ロードトランジスタ部が、前記アナログ制御ロードトランジスタ部の各トランジスタに対応する個数を備えたことを特徴とする請求項２９に記載の電圧制御遅延ラインの遅延セル。
【請求項３１】
前記アナログ制御ロードトランジスタ部の前記単位対称ロードに対応する前記デジタル制御ロードトランジスタ部の各トランジスタが、同一コードをゲートで受けることを特徴とする請求項３０に記載の電圧制御遅延ラインの遅延セル。
【請求項３２】
前記アナログ制御電流ソーストランジスタ部が、前記アナログ制御ロードトランジスタ部の単位対称ロードの個数に対応する複数のトランジスタを備えたことを特徴とする請求項２７に記載の電圧制御遅延ラインの遅延セル。
【請求項３３】
前記デジタル制御電流ソーストランジスタ部が、前記アナログ制御電流ソーストランジスタ部に対応する数の複数のトランジスタを備えたことを特徴とする請求項３２に記載の電圧制御遅延ラインの遅延セル。
【請求項３４】
前記アナログ制御ロードトランジスタ部が、
前記第１出力ノード側と前記第２出力ノード側に対応して対称をなす複数の単位対称ロードを備えたことを特徴とする請求項１９に記載のアナログ／デジタル制御遅延固定ループ。
【請求項３５】
前記単位対称ロードの何れか１つが、前記第１アナログ制御電圧をゲートで受ける第１トランジスタと、ゲートとドレイン端が共通接続された第２トランジスタとが一対をなす単位ロードから構成されることを特徴とする請求項３４に記載のアナログ／デジタル制御遅延固定ループ。
【請求項３６】
前記デジタル制御ロードトランジスタ部が、前記単位対称ロードに対応するビット数のデジタルコードにより制御されることを特徴とする請求項３５に記載のアナログ／デジタル制御遅延固定ループ。
【請求項３７】
前記デジタル制御ロードトランジスタ部が、前記アナログ制御ロードトランジスタ部の各トランジスタに対応する個数を備えたことを特徴とする請求項３６に記載のアナログ／デジタル制御遅延固定ループ。
【請求項３８】
前記アナログ制御ロードトランジスタ部の前記単位対称ロードに対応する前記デジタル制御ロードトランジスタ部の各トランジスタが、同一コードをゲートで受けることを特徴とする請求項３７に記載のアナログ／デジタル制御遅延固定ループ。
【請求項３９】
前記アナログ制御電流ソーストランジスタ部が、前記アナログ制御ロードトランジスタ部の単位対称ロードの個数に対応する複数のトランジスタを備えたことを特徴とする請求項３４に記載のアナログ／デジタル制御遅延固定ループ。
【請求項４０】
前記デジタル制御電流ソーストランジスタ部が、前記アナログ制御電流ソーストランジスタ部に対応する個数の複数のトランジスタを備えたことを特徴とする請求項３９に記載のアナログ／デジタル制御遅延固定ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に同期式ＤＲＡＭの遅延固定ループ回路に関し、更に詳細には、遅延セルの動作範囲を増加させてコース遅延量を決められるようにする遅延固定ループ回路に関する。
【背景技術】
【０００２】
一般に、メモリ設計において高速データの伝送を阻害するクロックスキュー成分のうち、チップ内部のクロックバッファを通過するのにかかる時間は、ＤＲＡＭの肝心なタイミングパラメータを決定するうえで、重要である。外部クロックは、ＣＭＯＳレベルに入力されないため、ＤＲＡＭなどは、それをクロックバッファを介して受け取らなければならず、複数の内部回路にクロック信号を供給するために駆動能力の大きいクロックドライバ回路を通さなければならない。そのため、内部クロック信号は外部クロックに比べて遅延が追加され、内部の各種回路はこうした内部クロックの制御を受けて、外部クロックと常に一定の遅延を有するようになる。これにより、外部クロックの入力後からデータの出力までにかかる時間である、クロックアクセスタイム（ｔＡＣ）が遅延成分だけ増加し、システム設計に負担となり、その結果、ＤＲＡＭの高速動作ができなくなる。このような遅延成分を除去することで、メモリの高速化を実現するための回路が位相遅延ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；以下、「ＰＬＬ」と称す）と遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；以下、「ＤＬＬ」と称す）である。
【０００３】
基本的にＤＬＬは、ＰＬＬと同様に、外部クロック信号と内部クロック信号の位相を周期的に比較して２信号の位相差に応じて位相を増加させるか、それとも減少させるかを検出する位相検出器と、このような位相の増加／減少信号に応じて一定の出力電圧レベルを出力するチャージポンプと、チャージポンプからの出力電圧レベルの高周波成分をフィルタリングするループフィルタとを有するが、但し、ループフィルタからの出力電圧レベルを受信する際に、ＰＬＬは電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；以下、「ＶＣＯ」と称す）を用いるのに対し、ＤＬＬは電圧制御遅延ライン（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ；以下、「ＶＣＤＬ」と称す）を用いるという点で互いに異なっている。
【０００４】
一方、高速メモリにおいてロック（ｌｏｃｋｉｎｇ）は非常に重要である。特に、広い範囲の動作周波数を有するメモリにおいては、ＤＬＬの遅延追跡範囲が非常に重要である。特に、動作電圧が低いほどＤＬＬにおいて調節電圧の範囲は小さくなるため、数百ＭＨｚから数ＧＨｚの動作範囲を有するチップを製作することは非常に難しい。
【０００５】
図１は、一般のアナログ制御ＤＬＬ回路の基本動作を説明するために示すブロック構成図である。
【０００６】
図１を参照すれば、出力クロック信号ＦＯＵＴにメモリ内の遅延要素でモデル化して出力したフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫと入力クロック信号ＦＲＥＦを受信して位相差を検出し、アップＵＰ及びダウンＤＯＷＮ検出信号を出力する位相検出器（ＰＤ）１０と、位相検出器１０から出力されるアップＵＰ及びダウンＤＯＷＮ検出信号のうちのアップＵＰ検出信号には出力電流ＩＣを増加させ、ダウンＤＯＷＮ検出信号には出力電流ＩＣを減少させるチャージポンプ（ＣＰ）２０と、増加／減少した出力電流ＩＣをローパスフィルタリングしてアナログ制御電圧ＶＣＴＲＬを生成するループフィルタ３０と、アナログ制御電圧ＶＣＴＲＬと入力クロック信号ＦＲＥＦとを受信してアナログ制御電圧ＶＣＴＲＬによる所定の値だけ入力クロック信号ＦＲＥＦを遅延させ、出力クロック信号ＦＯＵＴとして出力する電圧制御遅延ライン（ＶＣＤＬ）４０及び、出力クロック信号ＦＯＵＴを受信して遅延要素でモデル化してフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫを生成する遅延レプリカモデル５０とから構成されることができる。
【０００７】
図２は、従来のＶＣＤＬ４０の構成を説明するために示すブロック構成図である。
【０００８】
図２を参照すれば、ＶＣＤＬ４０は、入力される入力クロック信号ＩＮ、ＩＮＢを一定の遅延値だけ遅延させて出力クロック信号ＯＵＴＢ、ＯＵＴとして出力する複数の遅延セル４０Ａ〜４０Ｄが直列接続されて構成されることができる。
【０００９】
図３は、図２の複数の遅延セル４０Ａ〜４０Ｄの何れか１つの実施例に係る回路図である。
【００１０】
図３を参照すれば、入力クロック信号ＩＮ、ＩＮＢをゲート入力として受け取り、ソース結合されているそれぞれのＮＭＯＳトランジスタ４４、４５と、供給電圧端ＶＤＤとそれぞれのＮＭＯＳトランジスタ４４、４５との間に結合されている対称的なロード４２、４３と、ＮＭＯＳトランジスタ４４、４５のソースと接地電圧端ＶＳＳとの間に接続されているＮＭＯＳトランジスタ４６とから構成されることができる。対称的なロード４２、４３は、互いに同じ構成を有し、そのうちの１つのロード４２は並列になっている２つのＰＭＯＳトランジスタから構成されることができ、１つのＰＭＯＳトランジスタには、ドレインとゲートが接続されており、もう１つのＰＭＯＳトランジスタはアナログ制御電圧ＰＣＴＲＬをゲート入力として受け取って、遅延値を調節する。
【００１１】
動作について説明すれば、それぞれのＮＭＯＳトランジスタ４４、４５にゲート入力される入力クロック信号ＩＮ、ＩＮＢは、対称的なロード４２、４３に入力されるアナログ制御電圧ＰＣＴＲＬに応じて所定の値だけ遅延されて出力信号ＯＵＴＢ、ＯＵＴとして出力される。一方、接地電圧端ＶＳＳと接続されているＮＭＯＳトランジスタ４６は、アナログ制御電圧ＮＣＴＲＬを受信してドレインと基板電圧変化を補償できる。
【００１２】
図４は、図３の遅延セルのＰＣＴＲＬやＮＣＴＲＬなどの、非線形アナログ制御電圧ＶＣＴＲＬの特性を説明するために表すグラフである。
【００１３】
図４を参考すれば、グラフにおける横軸はアナログ制御電圧ＶＣＴＲＬを表し、縦軸は遅延セル１つ当たりの遅延時間を表す。図４のグラフから、図３の複数の遅延セル４０の工程変換によって、アナログ制御電圧ＶＣＴＲＬに応じた遅延時間が変わることが分かる。例えば、１.５Ｖの動作電圧においてアナログ制御電圧ＶＣＴＲＬの範囲は、略０.７Ｖ〜１Ｖの間にある。この動作範囲内において、甲（ＴＹＰＩＣＡＬ）の場合は、６０ｐｓ〜３２ｐｓの遅延範囲を有し、乙（ＳＬＯＷ）の場合は９９ｐｓ〜４４ｐｓ、そして、丙（ＦＡＳＴ）の場合は４０ｐｓ〜２３ｐｓの遅延範囲を有する。このような場合、工程に応じて製品の速度格納方式（ｓｐｅｅｄ ｂｉｎｎｉｎｇ）を用いなければならない。また、乙（ＳＬＯＷ）の場合は、ノイズによる制御電圧ＶＣＴＲＬの小さな変化にも、遅延には大きな変化がもたらされる。したがって、ＤＬＬ回路が広い周波数範囲で動作する場合、ノイズに非常に敏感になる。これに対し、丙（ＦＡＳＴ）の場合は、広い周波数範囲で動作するにあたって、安定した遅延は確保できるものの、広い範囲の遅延動作を行うことはできない。
【特許文献１】特開２０００−１０１４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上記した従来の問題を解決するためになされたものであって、その目的は、デジタル制御方法とアナログ制御方法を混合して動作範囲を極大化する、デジタルとアナログ制御を用いた電圧制御遅延ライン（ＶＣＤＬ）の遅延セル回路、およびその遅延セルを利用したアナログ／デジタル制御遅延固定ループを提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る第１の電圧制御遅延ラインの遅延セルは、差動入力クロック信号が印加される差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部とを備えたことを特徴とする。
【００１６】
また本発明に係る第２の電圧制御遅延ラインの遅延セルは、上記第１の遅延セルの構成に加え、さらに前記差動入力トランジスタの各ドレイン端に接続されて差動出力クロック信号を出力する第１出力ノード及び第２出力ノードをさらに備えたことを特徴とする。
【００１７】
また本発明に係る第３の電圧制御遅延ラインの遅延セルは、上記第２の遅延セルの構成に加え、さらに前記アナログ制御トランジスタ部が、電源電圧端に自身の一方端が接続され、第１アナログ制御電圧に応答して駆動するアナログ制御ロードトランジスタ部と、接地電圧端に自身の一方端が接続され、第２アナログ制御電圧に応答して駆動するアナログ制御電流ソーストランジスタ部と、を備えたことを特徴とする。
【００１８】
また本発明に係る第４の電圧制御遅延ラインの遅延セルは、上記第３の遅延セルの構成に加え、さらに前記デジタル制御トランジスタ部が、前記アナログ制御ロードトランジスタ部の他方端と前記第１及び第２出力ノードとの間に接続され、デジタルコードに応答して駆動するデジタル制御ロードトランジスタ部と、前記差動入力トランジスタの共通ソース端と前記アナログ制御電流ソーストランジスタ部との間に接続され、前記デジタルコードの補数値に応答して駆動するデジタル制御電流ソーストランジスタ部と、を備えたことを特徴とする。
【００１９】
また本発明に係る第５の電圧制御遅延ラインの遅延セルは、上記第３又は第４の遅延セルの構成に加え、さらに前記アナログ制御ロードトランジスタ部が、前記第１出力ノード側と前記第２出力ノード側に対応して対称をなす複数の単位対称ロードを備えたことを特徴とする。
【００２０】
また本発明に係る第６の電圧制御遅延ラインの遅延セルは、上記第５の遅延セルの構成に加え、さらに前記単位対称ロードの何れか１つが、前記第１アナログ制御電圧をゲートで受ける第１トランジスタと、ゲートとドレイン端が共通接続された第２トランジスタとが一対をなす単位ロードから構成されることを特徴とする。
【００２１】
また本発明に係る第７の電圧制御遅延ラインの遅延セルは、上記第６の遅延セルの構成に加え、さらに前記デジタル制御ロードトランジスタ部が、前記単位対称ロードに対応するビット数のデジタルコードにより制御されることを特徴とする。
【００２２】
また本発明に係る第８の電圧制御遅延ラインの遅延セルは、上記第７の遅延セルの構成に加え、さらに前記デジタル制御ロードトランジスタ部が、前記アナログ制御ロードトランジスタ部の各トランジスタに対応する個数を備えたことを特徴とする。
【００２３】
また本発明に係る第９の電圧制御遅延ラインの遅延セルは、上記第８の遅延セルの構成に加え、さらに前記アナログ制御ロードトランジスタ部の前記単位対称ロードに対応する前記デジタル制御ロードトランジスタ部の各トランジスタが、同一コードをゲートで受けることを特徴とする。
【００２４】
また本発明に係る第１０の電圧制御遅延ラインの遅延セルは、上記第２又は第５の遅延セルの構成に加え、さらに前記アナログ制御電流ソーストランジスタ部が、前記アナログ制御ロードトランジスタ部の単位対称ロードの個数に対応する複数のトランジスタを備えたことを特徴とする。
【００２５】
また本発明に係る第１１の電圧制御遅延ラインの遅延セルは、上記第１０の遅延セルの構成に加え、さらに前記デジタル制御電流ソーストランジスタ部が、前記アナログ制御電流ソーストランジスタ部に対応する数の複数のトランジスタを備えたことを特徴とする。
【００２６】
また、本発明に係る第１のアナログ／デジタル制御遅延固定ループは、入力クロック信号とフィードバック信号が印加されて位相差を検出し、アップ検出信号及びダウン検出信号を出力する位相検出器と、前記アップ検出信号及びダウン検出信号が印加されて、これらの信号により調節された出力電流を生成するチャージポンプと、前記出力電流をローパスフィルタリングしてアナログ制御電圧を生成するループフィルタと、前記アナログ制御電圧と前記入力クロック信号及びデジタルコードを受信し、前記アナログ制御電圧及び前記デジタルコードに応じて前記入力クロック信号を遅延させて出力クロック信号を生成する電圧制御遅延ラインと、遅延要素のレプリカからなり、前記出力クロック信号が印加されて前記フィードバック信号を生成する遅延レプリカモデルと、前記デジタルコードを生成するデジタルコード生成手段とを備えたことを特徴とする。
【００２７】
また本発明に係る第２のアナログ／デジタル制御遅延固定ループは、上記第１の遅延固定ループの構成に加え、前記デジタルコード生成手段が、フューズオプションにより具現されることを特徴とする。
【００２８】
また本発明に係る第３のアナログ／デジタル制御遅延固定ループは、上記第１の遅延固定ループの構成に加え、前記デジタルコード生成手段が、レジスタ制御により具現されることを特徴とする。
【００２９】
また本発明に係る第４のアナログ／デジタル制御遅延固定ループは、上記第１の遅延固定ループの構成に加え、前記デジタルコード生成手段が、デジタルフィルタを用いて具現されることを特徴とする。
【００３０】
また本発明に係る第５のアナログ／デジタル制御遅延固定ループは、上記第１の遅延固定ループの構成に加え、前記電圧制御遅延ラインが、直列接続された複数の遅延セルを備え、前記遅延セルが、差動入力クロック信号を受ける差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部と、を備えたことを特徴とする。
【００３１】
また本発明に係る第６のアナログ／デジタル制御遅延固定ループは、上記第５の遅延固定ループの構成に加え、前記差動入力トランジスタの各ドレイン端に接続されて差動出力クロック信号を出力する第１出力ノード及び第２出力ノードをさらに備えたことを特徴とする。
【００３２】
また本発明に係る第７のアナログ／デジタル制御遅延固定ループは、上記第６の遅延固定ループの構成に加え、前記アナログ制御トランジスタ部が、電源電圧端に自身の一方端が接続され、第１アナログ制御電圧に応答して駆動するアナログ制御ロードトランジスタ部と、接地電圧端に自身の一方端が接続され、第２アナログ制御電圧に応答して駆動するアナログ制御電流ソーストランジスタ部と、を備えたことを特徴とする。
【００３３】
また本発明に係る第８のアナログ／デジタル制御遅延固定ループは、上記第７の遅延固定ループの構成に加え、前記デジタル制御トランジスタ部が、前記アナログ制御ロードトランジスタ部の他方端と前記第１及び第２出力ノードとの間に接続され、デジタルコードに応答して駆動するデジタル制御ロードトランジスタ部と、前記差動入力トランジスタの共通ソース端と前記アナログ制御電流ソーストランジスタ部との間に接続され、前記デジタルコードの補数値に応答して駆動するデジタル制御電流ソーストランジスタ部と、を備えたことを特徴とする。
【００３４】
また本発明に係る第９のアナログ／デジタル制御遅延固定ループは、上記第７又は第８の遅延固定ループの構成に加え、前記アナログ制御ロードトランジスタ部が、前記第１出力ノード側と前記第２出力ノード側に対応して対称をなす複数の単位対称ロードを備えたことを特徴とする。
【００３５】
また本発明に係る第１０のアナログ／デジタル制御遅延固定ループは、上記第９の遅延固定ループの構成に加え、前記単位対称ロードの何れか１つが、前記第１アナログ制御電圧をゲートで受ける第１トランジスタと、ゲートとドレイン端が共通接続された第２トランジスタとが一対をなす単位ロードから構成されることを特徴とする。
【００３６】
また本発明に係る第１１のアナログ／デジタル制御遅延固定ループは、上記第１０の遅延固定ループの構成に加え、前記デジタル制御ロードトランジスタ部が、前記単位対称ロードに対応するビット数のデジタルコードにより制御されることを特徴とする。
【００３７】
また本発明に係る第１２のアナログ／デジタル制御遅延固定ループは、上記第１１の遅延固定ループの構成に加え、前記デジタル制御ロードトランジスタ部が、前記アナログ制御ロードトランジスタ部の各トランジスタに対応する個数を備えたことを特徴とする。
【００３８】
また本発明に係る第１３のアナログ／デジタル制御遅延固定ループは、上記第１２の遅延固定ループの構成に加え、前記アナログ制御ロードトランジスタ部の前記単位対称ロードに対応する前記デジタル制御ロードトランジスタ部の各トランジスタが、同一コードをゲートで受けることを特徴とする。
【００３９】
また本発明に係る第１４のアナログ／デジタル制御遅延固定ループは、上記第６又は第９の遅延固定ループの構成に加え、前記アナログ制御電流ソーストランジスタ部が、前記アナログ制御ロードトランジスタ部の単位対称ロードの個数に対応する複数のトランジスタを備えたことを特徴とする。
【００４０】
また本発明に係る第１５のアナログ／デジタル制御遅延固定ループは、上記第１４の遅延固定ループの構成に加え、前記デジタル制御電流ソーストランジスタ部が、前記アナログ制御電流ソーストランジスタ部に対応する個数の複数のトランジスタを備えたことを特徴とする。
【発明の効果】
【００４１】
本発明によれば、デジタル制御とアナログ制御により遅延セルの広い動作範囲を確保することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４２】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【００４３】
図５は、本発明のデジタルコード生成部６００を含むアナログ／デジタル制御ＤＬＬ回路の基本動作を説明するために示すブロック構成図である。
【００４４】
図５を参照すれば、出力クロック信号ＦＯＵＴに遅延要素でモデル化して出力したフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫと入力クロック信号ＦＲＥＦを受信して位相差を検出し、アップＵＰ検出信号及びダウンＤＯＷＮ検出信号を出力する位相検出器１００と、位相検出器１００から出力されるアップＵＰ及びダウンＤＯＷＮ検出信号のうち、アップＵＰ検出信号には出力電流ＩＣを増加させ、ダウンＤＯＷＮ検出信号には出力電流ＩＣを減少させるチャージポンプ２００と、増加／減少した出力電流ＩＣをローパスフィルタリングしてアナログ制御電圧ＶＣＴＲＬを生成するループフィルタ３００と、アナログ制御電圧ＶＣＴＲＬと入力クロック信号ＦＲＥＦ及びデジタルコードＣＯＤＥを受信して、デジタルコードＣＯＤＥとアナログ制御電圧ＶＣＴＲＬに応じた所定の値だけ入力クロック信号ＦＲＥＦを遅延させて出力クロック信号ＦＯＵＴとして出力する電圧制御遅延ライン４００と、出力クロック信号ＦＯＵＴを受信して遅延要素でモデル化してフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫを生成する遅延レプリカモデル５００及び、前記デジタルコードＣＯＤＥをフューズオプション、レジスタ制御、あるいはデジタルフィルタなどを用いて生成するデジタルコード生成手段６００とから構成される。
【００４５】
動作について説明すれば、位相検出器１００は、出力クロック信号ＦＯＵＴに遅延要素でモデル化して出力したフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫと入力クロック信号ＦＲＥＦを受信し、入力クロック信号ＦＲＥＦがフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫよりも位相が早ければ、アップＵＰ検出信号を出力し、入力クロック信号ＦＲＥＦがフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫよりも位相が遅ければ、ダウンＤＯＷＮ検出信号を出力する。
【００４６】
このように本件発明において「位相検出器」から出力される信号である「アップ検出信号及びダウン検出信号」とは、場合によっては、位相検出器で検出された位相差に応じて出力されるアップ検出信号、又はダウン検出信号のいずれかであっても構わない。
【００４７】
そして、位相検出器１００から出力されるアップＵＰ及びダウンＤＯＷＮ検出信号に応じて、チャージポンプはアップＵＰ検出信号には出力電流ＩＣを増加させて出力し、ダウンＤＯＷＮ検出信号には出力電流ＩＣを減少させて出力する。チャージポンプ２００で増加／減少した出力電流ＩＣをローパスフィルタリングしてアナログ制御電圧ＶＣＴＲＬを生成する。
【００４８】
一方、デジタルコード生成部６００は、電圧制御遅延ライン４００を制御するためのデジタルコードＣＯＤＥを生成して出力する。入力クロック信号ＦＲＥＦと、ループフィルタ３００から出力されるアナログ制御電圧ＶＣＴＲＬ及びデジタルコード生成部６００から出力されるデジタルコードＣＯＤＥを受信した電圧制御遅延ライン４００は、デジタルコードＣＯＤＥとアナログ制御電圧ＶＣＴＲＬに応じて所定の値だけ入力クロック信号ＦＲＥＦを遅延させて出力クロック信号ＦＯＵＴとして出力する。遅延レプリカモデル５００は、出力クロック信号ＦＯＵＴを受信して遅延要素でモデル化してフィードバック信号ＦＥＥＤＢＡＣＫ_ＣＬＫを生成する。
【００４９】
そして、デジタルコードＣＯＤＥを生成するデジタルコード生成部６００において、多様なモードで互いに異なる機能を有するようにするために、工程の最終ステップでメタルマスクをそれぞれ異なるように用いるか、または前記メタルマスクは同一にし、ワイヤボンディング（Ｗｉｒｅ Ｂｏｎｄｉｎｇ）を異ならせるか、もしくはフューズを切るかすることで、該当モードを選択するフューズオプションにより具現することができる。また、レジスタに格納される値を変えて、該当モードを選択するレジスタの制御により具現することができる。さらに、デジタルフィルタの使用により具現することができる。このような、デジタルコード生成部６００の技術的具現は、本発明の属する技術分野における当業者にとっては自明なことであるため、詳細は省略する。
【００５０】
図６は、本発明による電圧制御遅延ライン４００の複数の遅延セルの何れか１つの実施形態に係る回路図である。
【００５１】
図６を参照すれば、本発明の電圧制御遅延ライン４００は、図２の直列接続された複数の遅延セル４０Ａ〜４０Ｄを含む。本発明に係る電圧制御遅延ライン４００の複数の遅延セルの何れか1つは、差動入力クロック信号ＩＮ、ＩＮＢが印加される差動入力トランジスタ１０Ａ、１０Ｂと、電源供給端ＶＤＤ、ＶＳＳに一方端が接続され、アナログ制御電圧ＰＣＴＲＬ、ＮＣＴＲＬに応答してファイン遅延量を調節するためのアナログ制御トランジスタ部２０Ａ、２０Ｂ及び、前記アナログ制御トランジスタ部２０Ａ、２０Ｂと前記差動入力トランジスタ１０Ａ、１０Ｂとの間に接続され、デジタルコードＣＯＤＥ<３:０>に応答してコース遅延（ｃｏａｒｓｅ ｄｅｌａｙ）量を調節するためのデジタル制御トランジスタ部３０Ａ、３０Ｂとから構成され、前記差動入力トランジスタ１０Ａ、１０Ｂの各ドレイン端に接続され、差動出力クロック信号ＯＵＴＢ、ＯＵＴを出力する第１出力ノードＮ１及び第２出力ノードＮ２をさらに含んで構成される。
【００５２】
前記アナログ制御トランジスタ部２０Ａ、２０Ｂは、電源電圧端ＶＤＤに自身の一方端が接続され、第１アナログ制御電圧ＰＣＴＲＬに応答して駆動するアナログ制御ロードトランジスタ部２０Ａ及び、接地電圧端ＶＳＳに自身の一方端が接続され、第２アナログ制御電圧ＮＣＴＲＬに応答して駆動するアナログ制御電流ソーストランジスタ部２０Ｂから構成され、前記デジタル制御トランジスタ部３０Ａ、３０Ｂは、前記アナログ制御ロードトランジスタ部２０Ａの他方端と前記第１及び第２出力ノードＮ１、Ｎ２との間に接続され、デジタルコードＣＯＤＥ<３:０>に応答して駆動するデジタル制御ロードトランジスタ部３０Ａ及び、前記差動入力トランジスタ１０Ａ、１０Ｂの共通ソース端と前記アナログ制御電流ソース部２０Ｂとの間に接続され、前記デジタルコードＣＯＤＥ<３:０>の補数値に応答して駆動するデジタル制御電流ソーストランジスタ部３０Ｂから構成される。
【００５３】
詳細に説明すれば、前記アナログ制御ロードトランジスタ部２０Ａは、前記第１出力ノードＮ１側と前記第２出力ノードＮ２側に対応して対称をなす複数の単位対称ロードＰ１Ａ〜Ｐ１Ｄ、またはＰ２Ａ〜Ｐ２Ｄ、またはＰ３Ａ〜Ｐ３Ｄ、またはＰ４Ａ〜Ｐ４Ｄから構成され、前記単位対称ロードの何れか１つＰ１Ａ〜Ｐ１Ｄは、前記第１アナログ制御電圧ＰＣＴＲＬをゲートで受ける第１トランジスタＰ１Ａと、ゲートとドレイン端が共通接続された第２トランジスタＰ１Ｂとが一対をなす単位ロードＰ１Ａ、Ｐ１Ｂから構成される。言い換えれば、単位ロードＰ１Ａ、Ｐ１Ｂと、単位ロードＰ１Ｃ、Ｐ１Ｄとは、互いに対称に単位対称ロードＰ１Ａ〜Ｐ１Ｄに構成される。
【００５４】
前記デジタル制御ロードトランジスタ部３０Ａは、前記アナログ制御ロードトランジスタ部２０Ａの各トランジスタＰ１Ａ〜Ｐ１Ｄ、Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄ、Ｐ４Ａ〜Ｐ４Ｄに対応する個数から構成され、前記単位対称ロードＰ１Ａ〜Ｐ１Ｄに対応するビット数（４ｂｉｔ）のコードＣＯＤＥ<３:０>により制御される。前記デジタル制御ロードトランジスタ部３０Ａの各トランジスタＰ５Ａ〜Ｐ５Ｄ、Ｐ６Ａ〜Ｐ６Ｄ、Ｐ７Ａ〜Ｐ７Ｄ、Ｐ８Ａ〜Ｐ８Ｄは、前記アナログ制御ロードトランジスタ部２０Ａの前記単位対称ロードに対応する同一コードＣＯＤＥ<３:０>をゲートで受けることを特徴とする。
【００５５】
要するに、アナログ制御ロードトランジスタ部２０Ａの前記単位対称ロードＰ１Ａ〜Ｐ１Ｄに対応するコードＣＯＤＥ<０>は、デジタル制御ロードトランジスタ部３０ＡのトランジスタＰ５Ａ〜Ｐ５Ｄのゲートで印加され、前記単位対称ロードＰ２Ａ〜Ｐ２Ｄに対応するコードＣＯＤＥ<１>は、デジタル制御ロードトランジスタ部３０ＡのトランジスタＰ６Ａ〜Ｐ６Ｄのゲートで印加され、前記単位対称ロードＰ３Ａ〜Ｐ３Ｄに対応するコードＣＯＤＥ<２>は、デジタル制御ロードトランジスタ部３０ＡのトランジスタＰ７Ａ〜Ｐ７Ｄのゲートで印加され、前記単位対称ロードＰ４Ａ〜Ｐ４Ｄに対応するコードＣＯＤＥ<３>は、デジタル制御ロードトランジスタ部３０ＡのトランジスタＰ８Ａ〜Ｐ８Ｄのゲートで印加される。
【００５６】
また、前記アナログ制御電流ソーストランジスタ部２０Ｂは、前記アナログ制御ロードトランジスタ部２０Ａの単位対称ロードの数（４個）に対応する複数のトランジスタＮ１Ａ〜Ｎ４Ａから構成され、前記デジタル制御電流ソーストランジスタ部３０Ｂは、前記アナログ制御電流ソーストランジスタ部２０Ｂに対応する数の複数のトランジスタＮ１Ｂ〜Ｎ４Ｂから構成される。
【００５７】
一方、遅延セルの遅延時間は、Ｃｂ／ｇｍに比例する。Ｃｂは遅延セルのＰＭＯＳトランジスタとＮＭＯＳトランジスタのジャンクションキャパシタンス（ｊｕｎｃｔｉｏｎ ｃａｐ）とルーチングキャパシタンス（ｒｏｕｔｉｎｇ ｃａｐ）、そして、次の遅延セルのゲートキャパシタンス（ｇａｔｅ ｃａｐ）から構成される。また、ｇｍはＰＭＯＳトランジスタのベータ（β）とＰＣＴＲＬ電圧レベルにより決定される。コース遅延量を調節するために、ロードに用いられるＰＭＯＳトランジスタのゲート入力をバイナリウェート（ｂｉｎａｒｙ ｗｅｉｇｈｔｉｎｇ）を行って、全体の工程変換に対応できるように設計する。さらに、フォーリングタイムとスイングレベルを合せるために、テール電流（ｔａｉｌ ｃｕｒｒｅｎｔ）もバイナリウェートを行って設計する。したがって、デジタルコードＣＯＤＥ<３:０>を選択してＰＭＯＳトランジスタのｇｍとテール電流を調節してコース遅延量を決定し、アナログ制御電圧ＰＣＴＲＬ、ＮＣＴＲＬを調節して必要とするファイン遅延量を決定する。
【００５８】
すなわち、差動入力トランジスタ１０Ａ、１０Ｂに入力される差動入力クロック信号ＩＮ、ＩＮＢは、デジタルコードＣＯＤＥ<３:０>に応答するデジタル制御トランジスタ部３０Ａ、３０Ｂによりコース遅延量を調整することができ、アナログ制御電圧ＰＣＴＲＬ、ＮＣＴＲＬに応答するアナログ制御トランジスタ部２０Ａ、２０Ｂによりファイン遅延量が調節される。
【００５９】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６０】
【図１】一般のアナログ制御遅延固定ループ回路の基本動作を説明するために示すブロック構成図。
【図２】従来の電圧制御遅延ラインを構成を説明するために示すブロック構成図。
【図３】図２の複数の遅延セルの何れか１つの実施例に係る回路図。
【図４】図３の遅延セルの非線形アナログ制御電圧特性を説明するために表すグラフ図。
【図５】本発明のデジタルコード生成部を含むアナログ／デジタル制御遅延固定ループ回路の基本動作を説明するために示すブロック構成図。
【図６】本発明による電圧制御遅延ラインの複数の遅延セルの何れか１つの実施形態に係る回路図。
【符号の説明】
【００６１】
１００      位相検出器
２００      チャージポンプ
３００      ループフィルタ
４００      電圧制御遅延ライン
５００      遅延レプリカモデル
６００      デジタルコード生成部
【図１】
2007097140.tif 000003
【図２】
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【図３】
2007097140.tif 000005
【図４】
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【図５】
2007097140.tif 000007
【図６】
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