(57)【要約】【課題】本発明は、液晶表示装置に含まれたソースドライバに関する。【解決手段】本発明に係るソースドライバは、データラインを各々駆動するための多数の出力バッファと、前記出力バッファのスルーレート分布に応じて前記出力バッファに入力されるバイアス電圧を変更するバイアス回路とを含むことを特徴とする。【選択図】図１
2007011339.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示装置のソースドライバにおいて、
データラインを各々駆動するための多数の出力バッファと、
前記出力バッファのスルーレート分布に応じて前記出力バッファに入力されるバイアス電圧を変更するバイアス回路と
を含むことを特徴とするソースドライバ。
【請求項２】
前記各出力バッファは、
前記バイアス電圧が入力され、バイアス電流を出力するバイアス電流源と、
アナログ映像信号と前記データライン駆動信号が差動対で入力されて前記バイアス電流に応じて変更される差動電流を出力する入力部と、
前記差動電流に応答して前記データライン駆動信号を発生する増幅出力部と、
前記データライン駆動信号の周波数特性を安定化させるキャパシタと
を含むことを特徴とする請求項１に記載のソースドライバ。
【請求項３】
前記スルーレートは、前記バイアス電流に比例し、前記キャパシタ容量に反比例することを特徴とする請求項２に記載のソースドライバ。
【請求項４】
前記バイアス電圧は、前記バイアス電流を制御して前記スルーレートを調整することを特徴とする請求項３に記載のソースドライバ。
【請求項５】
前記バイアス回路は、前記バイアス電圧を調整することができる少なくとも１つの抵抗と少なくとも１つのヒューズを含むヒュージング抵抗部を含むことを特徴とする請求項１に記載のソースドライバ。
【請求項６】
前記ヒューズは、レーザや過電流供給で切断されて前記抵抗値を調整することができることを特徴とする請求項５に記載のソースドライバ。
【請求項７】
少なくともひとつの抵抗とヒューズが直列連結され、前記ヒューズを制御して前記抵抗値を減少させて前記バイアス電圧を増加させることを特徴とする請求項６に記載のソースドライバ。
【請求項８】
少なくともひとつの抵抗とヒューズは並列連結され、前記ヒューズを制御して前記抵抗値を増加させて前記バイアス電圧を減少させることを特徴とする請求項６に記載のソースドライバ。
【請求項９】
前記抵抗列は、直列連結と並列連結が混合して、前記ヒューズを制御して前記抵抗値を増加または減少させて前記バイアス電圧を減少または増加させることを特徴とする請求項６に記載のソースドライバ。
【請求項１０】
前記スルーレート分布の調節は、前記ソースドライバが出荷される以前に実行されることを特徴とする請求項１に記載のソースドライバ。
【請求項１１】
前記出力バッファの前記スルーレート分布は、前記液晶表示装置の画質の不良を起こさない範囲内にあることを特徴とする請求項１に記載のソースドライバ。
【請求項１２】
ソースドライバを構成する出力バッファのスルーレートを制御する方法において、
前記出力バッファのスルーレート分布を分析する段階と、
前記分析されたスルーレート分布が決められたスルーレート範囲に属するか否かを判別する段階と、
前記判別段階で前記スルーレート分布が前記範囲を逸脱すると、前記スルーレート分布が前記範囲に属するように前記出力バッファに印加されるバイアス電圧を調整する段階と
を含むことを特徴とするスルーレート制御方法。
【請求項１３】
前記スルーレートは、前記出力バッファの内部のバイアス電流とキャパシタ容量によって決められることを特徴とする請求項１２に記載のスルーレート制御方法。
【請求項１４】
前記バイアス電圧は、前記バイアス電流を増加または減少させて、前記スルーレートを調整することを特徴とする請求項１３に記載のスルーレート制御方法。
【請求項１５】
前記出力バッファの前記スルーレート範囲は、液晶表示装置の画質の不良を起こさない範囲であることを特徴とする請求項１２に記載のスルーレート制御方法。
【請求項１６】
前記バイアス電圧は、前記出力バッファのヒュージング抵抗部の抵抗値が増加または減少するように前記バイアス電圧を調節することを特徴とする請求項１２に記載のスルーレート制御方法。
【請求項１７】
前記抵抗値は、前記出力バッファのヒューズのうち少なくとも１つを切断することによって、増加または減少することを特徴とする請求項１６に記載のスルーレート制御方法。
【請求項１８】
ディスプレイ装置のデータラインを駆動するための電圧を出力する複数の出力バッファと、
前記出力バッファに可変バイアス電圧を供給して前記出力バッファが一定のスルーレート範囲を有するようにするバイアス回路とを含み、
前記出力バッファの各々は、
前記バイアス電圧が入力される第５ＰＭＯＳトランジスタを含み、第１及び第２ＰＭＯＳトランジスタにバイアス電流を供給するバイアス電流源と、
各々第１及び第２入力信号が入力される第１及び第２ＰＭＯＳトランジスタを含み、前記バイアス電流に対応する可変電流を出力する入力回路と、
電流ミラーを形成する第３、第４、第６及び第７ＰＭＯＳトランジスタと、カスコード増幅端を形成する第１、第２ＮＭＯＳトランジスタと、電流源を形成する第３及び第４ＮＭＯＳトランジスタとを含み、前記可変電流が入力され、前記出力電圧を発生する増幅出力回路と、
前記出力電圧の周波数の特性を安定化するキャパシタと
を含むことを特徴とするディスプレイ装置のソースドライバ。
【請求項１９】
前記バイアス回路は、電流ミラーを形成する第１及び第２ＮＭＯＳトランジスタと、電源電圧と前記電流ミラーの間に連結されたヒュージング抵抗部とを含むことを特徴とする請求項１８に記載のディスプレイ装置のソースドライバ。
【請求項２０】
前記バイアス電圧は、前記ヒュージング抵抗部により変更されることを特徴とする請求項１９に記載のディスプレイ装置のソースドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、具体的には液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）に関する。
【背景技術】
【０００２】
液晶表示装置は小型化、低電力の消費の長所を持ち、ノートブックコンピュータ及びＬＣＤＴＶなどに利用されている。特に、スイッチ素子として薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  ＴＲａｎｓｉｓｔｏｒ）を利用するアクティブマトリックスタイプ（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｔｙｐｅ）の液晶表示装置は動画を表示するのに適する。
【０００３】
液晶表示装置は液晶パネル、多数のデータラインを駆動する駆動電圧を発生するソースドライバ部、及び多数のゲートラインを駆動するゲートドライバ部で構成される。
【０００４】
液晶表示装置の大型化に応じて、液晶パネルの大きさが増加するようになった。液晶パネルの大きさの増加は駆動するデータライン数の増加をもたらし、これはソースドライバ部に具備された出力バッファの増加につながる。液晶パネルに均一な画像を表示するためには出力バッファに一定の特性が要求される。このために、すべての出力バッファに対する特性パラメータのばらつきがなく、均一でなければならない。出力バッファが持つ特性パラメータではスルーレート（Ｓｌｅｗ  Ｒａｔｅ）、ゲイン（Ｇａｉｎ）、位相マージン（Ｐｈａｓｅ  Ｍａｒｇｉｎ）、共通モード除去比（ＣＭＲＲ；Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ）、電源電圧変動除去比（ＰＳＲＲ；Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ）、ＡＣ特性などがある。出力バッファが持つ特性パラメータのうち、スルーレートは目に見える画質の不良の可否を決める重要な特性パラメータである。したがって、ソースドライバの出力バッファは、決められた分布内にスルーレート値がばらつくべきである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、出力バッファのスルーレートが決められた分布内にばらつくソースドライバを提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る液晶表示装置のソースドライバは、データラインを各々駆動するための多数の出力バッファと、前記出力バッファのスルーレート分布に応じて前記出力バッファに入力されるバイアス電圧を変更するバイアス回路とを含むことを特徴とする。
【０００７】
この実施形態において、前記各出力バッファに前記バイアス電圧が入力され、バイアス電流を出力するバイアス電流源と、アナログ映像信号と前記データライン駆動信号が差動対で入力されて前記バイアス電流に応じて変更される差動電流を出力する入力部と、前記差動電流に応答して前記データライン駆動信号を発生する増幅出力部と、前記データライン駆動信号の周波数特性を安定化させるキャパシタとを含むことを特徴とする。
【０００８】
この実施形態において、前記スルーレートは前記バイアス電流に比例して、前記キャパシタ容量に反比例することを特徴とする。
【０００９】
この実施形態において、前記バイアス電圧は前記バイアス電流を制御して前記スルーレートを調整することを特徴とする。
【００１０】
この実施形態において、前記バイアス回路は前記バイアス電圧を調整することができる抵抗と、ヒューズが直列連結された一つ以上の抵抗列を含むことを特徴とする。
【００１１】
この実施形態において、前記ヒューズはレーザや過電流の供給で切断されて、前記抵抗値を調整することができることを特徴とする。
【００１２】
この実施形態において、前記抵抗列は直列連結され、前記ヒューズを制御して前記抵抗値を減少させて前記バイアス電圧を増加させることを特徴とする。
【００１３】
この実施形態において、前記抵抗列は並列連結され、前記ヒューズを制御して前記抵抗値を増加させて前記バイアス電圧を減少させることを特徴とする。
【００１４】
この実施形態において、前記抵抗列は直列連結と並列連結が混合して、前記ヒューズを制御して前記抵抗値を増加または減少させて前記バイアス電圧を減少または増加させることを特徴とする。
【００１５】
この実施形態において、前記スルーレート分布の調節は前記ソースドライバが出荷される以前に実行されることを特徴とする。
【００１６】
この実施形態において、前記出力バッファの前記スルーレート分布は前記液晶表示装置の画質の不良を起こさない範囲内にあることを特徴とする。
【００１７】
本発明に係るソースドライバを構成する出力バッファのスルーレートを制御する方法は、前記出力バッファのスルーレート分布を分析する段階と、前記分析されたスルーレート分布が決められたスルーレート範囲に属するか否かを判別する段階と、前記判別段階で前記スルーレート分布が前記範囲を逸脱すれば、前記スルーレート分布が前記範囲に属するように前記出力バッファに印加されるバイアス電圧を調整する段階とを含むことを特徴とする。
【００１８】
この実施形態において、前記スルーレートは、前記出力バッファの内部のバイアス電流とキャパシタ容量によって決められることを特徴とする。
【００１９】
この実施形態において、前記バイアス電圧は、前記バイアス電流を増加または減少させて、前記スルーレートを調整することを特徴とする。
【００２０】
この実施形態において、前記出力バッファの前記スルーレート範囲は、液晶表示装置の画質の不良を起こさない範囲であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、バイアス電圧を調整してソースドライバ内の出力バッファが決められた分布内にスルーレート値が散布されて、液晶ディスプレー装置の画質の不良現象を防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る実施形態を添付の図を参照して詳細に説明する。
【００２３】
図１は本発明に係る液晶表示装置を示す図である。図１を参照すれば、液晶表示装置は、液晶パネル（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｐａｎｅｌ）３０、ソースドライバ部（ＳＤ；Ｓｏｕｒｃｅ  Ｄｒｉｖｅｒ）１０、及びゲートドライバ部（ＧＤ；Ｇａｔｅ  Ｄｒｉｖｅｒ）２０を含む。
【００２４】
ソースドライバ部１０は多数個のソースドライバＳＤ・１００で構成され、ゲートドライバ部２０は多数個のゲートドライバＧＤ・２００で構成される。ソースドライバ部１０に具備されている各々のソースドライバＳＤ・１００は液晶パネル３０上に配置されるデータラインＤＬを駆動する。ゲートドライバ部２０に具備されている各々のゲートドライバＧＤ・２００は液晶パネル３０上に配置されるゲートラインＧＬを駆動する。ここで、データラインはソースラインまたはチャネルともいう。
【００２５】
液晶パネル３０は多数の画素３１を含む。各々の画素３１はスイッチトランジスタＴＲ、液晶からの電流漏洩を減少させるための貯蔵キャパシタＣＳＴ、及び液晶キャパシタＣＬＣを含む。スイッチトランジスタＴＲはゲートラインＧＬを駆動する信号に応答してターンオン／ターンオフ（ｔｕｒｎ  ｏｎ／ｔｕｒｎ  ｏｆｆ）され、スイッチトランジスタＴＲの一端子はデータラインＤＬに連結される。貯蔵キャパシタＣＳＴはスイッチトランジスタＴＲの他の端子と接地電圧ＶＳＳとの間に連結され、液晶キャパシタＣＬＣはスイッチトランジスタＴＲの他の端子と共通電圧ＶＣＯＭとの間に連結される。
【００２６】
ソースドライバ１００の内部回路は、チップ製造メーカー（Ｃｈｉｐ  Ｍａｋｅｒ）に応じて少しずつ差があるが、一般的にソースドライバ１００はタイミングコントローラ（図示しない）から印加されたデジタルデータを順にシフトするシフトレジスタ、デジタルデータを対応するアナログ電圧値に変換するデジタルアナログ変換部ＤＡＣ、及び変換されたアナログ電圧値が入力されてパネルのデータラインを駆動するためのソースドライバ出力回路を含んでいる。アナログ電圧値を液晶パネル３０に提供することを命ずるクロック信号ＴＰが入力されれば、ソースドライバ出力部はデータラインＤＬを駆動してターンオンされた薄膜トランジスタＴＲを通じて液晶キャパシタＣＬＣに映像信号を印加する。このような機能以外に、本発明に係るソースドライバ１００はソースドライバ１００の出力が一定のスルーレート範囲を有するようにバイアス電圧を調整して出力する。その結果、ソースドライバ１００から出力される信号の変動が減り、改善された画質を提供することができるようになる。これに対する詳細構成は次のようである。
【００２７】
図２は本発明の望ましい実施形態に係るソースドライバ１００の回路図である。図２はソースドライバ１００を構成する多くの内部回路のうち、出力と係わる回路、例えばデジタルアナログ変換部ＤＡＣ１１０とバイアス回路１３０、及び多数の出力バッファ１２１〜１２ｎに対する構成を示す。
【００２８】
デジタルアナログ変換部１１０は、デジタル映像信号をアナログ映像信号に変換して出力する。デジタルアナログ変換部１１０から出力される各々のアナログ映像信号は階調電圧（Ｇｒａｙ  Ｖｏｌｔａｇｅ）ＶＩ１〜ＶＩｎを示す。
【００２９】
バイアス回路１３０は出力バッファ１２１〜１２ｎの各々にバイアス電圧Ｖｂｉａｓを供給する役割を果たす。本発明に係るバイアス回路１３０は出力バッファ１２１〜１２ｎが一定のスルーレート範囲を有するようにバイアス電圧を調整して出力する。
【００３０】
多数の出力バッファ１２１〜１２ｎにデジタルアナログ変換部１１０から発生された階調電圧ＶＩ１〜ＶＩｎと、バイアス回路１３０から発生されたバイアス電圧Ｖｂｉａｓが入力され、指数的に上昇する出力電圧ＶＯ１〜ＶＯｎを出力する。出力電圧ＶＯ１〜ＶＯｎはデータラインＤＬ１〜ＤＬｎを駆動する駆動電圧になる。この場合、出力バッファ１２１〜１２ｎから発生される出力電圧ＶＯ１〜ＶＯｎのスルーレートは出力バッファ１２１〜１２ｎに提供されるバイアス電圧Ｖｂｉａｓによって調節される。出力バッファ１２１〜１２ｎ及びバイアス回路１３０の詳細の構成を説明する前にスルーレートに対する定義は、次のようである。
【００３１】
図３は図２に示した出力バッファのスルーレート特性を説明するための波形図である。
【００３２】
一般的に出力バッファ１２１〜１２ｎの入力端に大きいステップ入力ＶＩを印加すれば、出力電圧ＶＯは時間に応じて線形的な勾配を有して直線的に変化している途中で一定の電圧Ｖａで飽和し、この時、勾配をスルーレートという。スルーレートが一定の範囲を逸脱して小さすぎるか、または大きすぎる場合は、画面に表示される映像に偏差が発生する。よって、本発明ではこのような問題を防止するためにスルーレートが一定の範囲内に収斂するように、出力バッファ１２１〜１２ｎにスルーレートが制御されたバイアス電圧Ｖｂｉａｓを与える。
【００３３】
図４は図２に示した出力バッファ１２１の回路図である。図４はフォールデッドカスコード（Ｆｏｌｄｅｄ  Ｃａｓｃｏｄｅ）演算増幅器を示す回路図であり、出力バッファ１２１は、バイアス電流源１２１３、入力部１２１５、増幅出力部１２１７、キャパシタ１２１９で構成される。
【００３４】
バイアス電流源１２１３はＰＭＯＳトランジスタＭＰ５で構成される。第５ＰＭＯＳトランジスタＭＰ５に第１バイアス電圧Ｖｂｉａｓ１が入力され、差動対である第１と第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２にバイアス電流Ｉを供給する。
【００３５】
入力部１２１５はＰＭＯＳトランジスタＭＰ１、ＭＰ２を含み、互いに相補（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）信号関係である第１入力信号ＩＮＰと第２入力信号IＮＮが入力される。入力部１２１５は出力信号ＶＯが入力信号ＩＮＰ、ＩＮＮのうち反転（Ｉｎｖｅｒｔｉｎｇ）入力信号IＮＮにフィードバックされる電圧フォロワ構造（ＶＯｌｔａｇｅ  Ｆｏｌｌｏｗｅｒ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ）を持つ。第１入力信号ＩＮＰはアナログ映像信号であり、第２入力信号IＮＮはデータライン駆動信号である。入力部１２１５はバイアス電流源１２１３から入力されるバイアス電流Ｉに対応して可変の差動電流を出力する。
【００３６】
増幅出力部１２１７はＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ６、ＭＰ７とＮＭＯＳトランジスタＭＮ１〜ＭＮ４とを含む。ウィルソン電流ミラーの構成を取るＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ６、ＭＰ７は増幅部の出力抵抗を増加させる役割を果たす。第１と第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２に第２バイアス電圧Ｖｂｉａｓ２が入力されて利得を増加させるためのカスコード増幅端になる。第３と第４ＮＭＯＳトランジスタＭＮ３、ＭＮ４に第３バイアス電圧Ｖｂｉａｓ３が入力されて電流電源の役割を果たす。
【００３７】
キャパシタ１２１９、Ｃは出力信号ＶＯの周波数の特性を安定化させる役割を実行する。
【００３８】
出力バッファ１２１のスルーレートは出力バッファ１２１に含まれているキャパシタＣによって発生する。出力バッファ１２１のスルーレートを数式で示せば、下のようである。
【００３９】
【数１】
2007011339.tif 000003
【００４０】
（式１）でＩは出力バッファ１２１に流れる電流を示し、Ｃは出力バッファ１２１内のキャパシタＣの容量を示す。（式１）から分かるように、出力バッファ１２１のスルーレートＳＲはバイアス電流Ｉに比例して、出力バッファ１２１に含まれているキャパシタＣに反比例する。よって、本発明ではバイアス電流Ｉの量を調節して出力バッファ１２１のスルーレートＳＲを調節するようになる。例えば、出力バッファ１２１のスルーレートＳＲが要求される範囲より低い値を持つ場合には、バイアス電流Ｉの量を増やし、出力バッファ１２１のスルーレートＳＲが要求される範囲より高い値を持つ場合には、バイアス電流Ｉの量を減らす。このようなバイアス電流Ｉの量はバイアス回路１３０から発生された第１バイアス電圧Ｖｂｉａｓ１のレベルによって調節される。
【００４１】
図５は本発明に係る出力バッファのスルーレート調節結果を示すばらつき図である。
【００４２】
図５のＢＳＲ１とＢＳＲ２はスルーレート改善前の出力バッファ１２１〜１２ｎのスルーレート分布を示し、ＡＳＲはスルーレート改善後の出力バッファ１２１〜１２ｎのスルーレート分布を各々示す。要求されるＳＲ範囲ＳＲ１〜ＳＲ２は出力バッファの画質の不良が発生しない安定的なスルーレート範囲を示す。ＢＳＲ１とＢＳＲ２は要求されるＳＲ範囲ＳＲ１〜ＳＲ２を逸脱した形態を取る。よって、本発明はスルーレート構成因子のうち、電流Ｉを調節してＢＳＲ１の中心軸Ｃ１とＢＳＲ２の中心軸Ｃ２をＣ０に移動させる。すなわち、出力バッファのスルーレート分布が要求されるＳＲ範囲ＳＲ１〜ＳＲ２内に入るようにバイアス回路１３０から発生された第１バイアス電圧Ｖｂｉａｓ１のレベルを調節して出力バッファの電流Ｉを調節する。要求されるＳＲ範囲ＳＲ１〜ＳＲ２はソースドライバチップ製造メーカーによって若干の差を持たせつつ決められるであろう。
【００４３】
ソースドライバ１００の設計検証段階で出力バッファ１２１〜１２ｎの様々な特性を分析して、画質の不良を起こす恐れがあるか否かを検査する段階を通る。検査段階においては、特性分析装備（図示しない）は各出力バッファ１２１〜１２ｎのスルーレート分布を分析して、スルーレート分布が図５の要求されるＳＲ範囲ＳＲ１〜ＳＲ２に属するか否かを確認する。もし、出力バッファ１２１〜１２ｎのスルーレート分布が要求されるＳＲ範囲ＳＲ１〜ＳＲ２を逸脱すれば、特性分析装備はバイアス回路１３０を調整して、出力バッファ１２１〜１２ｎに印加されるバイアス電圧を変更する。よって、出力バッファ１２１〜１２ｎに印加される変更されたバイアス電圧は、出力バッファ１２１〜１２ｎ内の電流Ｉを変化させて、スルーレートが要求されるＳＲ範囲ＳＲ１〜ＳＲ２に入るようになる。バイアス回路１３０の調整により、ソースドライバ１００内の出力バッファ１２１〜１２ｎが一定のスルーレート分布を持つようになり、ディスプレイ装置の画質の不良を防止することができるようになる。
【００４４】
図６は図２に示したバイアス回路の回路図である。図６は電流ミラー形態のバイアス回路１３０であり、ゲートが互いに連結されたＮＭＯＳトランジスタＱ１、Ｑ２とヒュージング抵抗部１３５で構成される。バイアス回路１３０の基準電流Ｉｒｅｆは、電源電圧ＶＤＤと電流ミラーとの間に接続されているヒュージング抵抗部１３５によって決められる。出力電流ＩＯは、基準電流Ｉｒｅｆの定数倍ｎに該当する値になる。定数ｎは二つのＮＭＯＳトランジスタＱ１、Ｑ２の大きさの比を示し、第１トランジスタＱ１に比べて第２トランジスタＱ２の幅と長Ｗ／Ｌがｎ倍になることを意味する。よって、出力電流ＩＯはヒュージング抵抗部１３５値によって変わり、出力電流ＩＯは第１バイアス電圧Ｖｂｉａｓ１値を調整する。
【００４５】
図７は図６に示したヒュージング抵抗部の一例を示す回路図である。本発明はバイアス回路１３０内のヒュージング抵抗部１３５の値を変化させて第１バイアス電圧Ｖｂｉａｓ１を調整し、図７は二つのノードＮ１、Ｎ２の間に連結されたヒュージング抵抗部１３５の一例を示す。二つのノードＮ１、Ｎ２の間に並列連結された多数の抵抗Ｒ１〜Ｒｎの各々はヒューズｆ１〜ｆｎと連結されている。各ヒューズｆ１〜ｆｎはバイアス回路１３０で所望する第１バイアス電圧Ｖｂｉａｓ１を出力するために抵抗値を調整する役割を果たす。
【００４６】
図８は図６に示したヒュージング抵抗部の他の例を示す回路図である。図８は二つのノードＮ１、Ｎ２の間にヒューズｆ１〜ｆｎと抵抗Ｒ１〜Ｒｎが直列に連結される。各ヒューズはバイアス回路１３０で所望する第１バイアス電圧Ｖｂｉａｓ１を出力するために抵抗値を調整する役割を果たす。
【００４７】
ヒュージング抵抗部１３５は図７の並列構造と図８の直列構造が混合した構造を持つこともできる。
【００４８】
もし、図２の出力バッファ１２１〜１２ｎのスルーレート分布が、要求されるＳＲ範囲ＳＲ１〜ＳＲ２を逸脱すれば、特性分析装備はバイアス回路１３０から出力バッファ１２１〜１２ｎに印加しなければならない第１バイアス電圧Ｖｂｉａｓ１を設定する。設定された第１バイアス電圧Ｖｂｉａｓ１を出力するために、バイアス回路１３０内のヒュージング抵抗部１３５値が調整される。所望するヒュージング抵抗部１３５の値はヒュージング装置（図示しない）などを利用して特定ヒューズｆ１〜ｆｎを切断することで設定される。特定ヒューズｆ１〜ｆｎを切断することはレーザや過電流を供給する方法などで実現することができる。
【００４９】
上述のように、本発明に係るソースドライバはバイアス電圧を調整してソースドライバ内の出力バッファが一定のスルーレート分布を持つようになり、液晶ディスプレイ装置の画質不良現象を防止することができる。
【００５０】
一方、このような本発明の特徴は液晶表示装置と類似の駆動方式を持つ平板ディスプレイ装置、例えばＥＣＤ（Ｅｌｅｃｔｒｏｃｈｒｏｍｉｃ  ｄｉｓｐｌａｙ）、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＡＭＤ（Ａｃｔｕａｔｅｄ  Ｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＧＬＶ（Ｇｒａｔｉｎｇ  Ｌｉｇｈｔ  Ｖａｌｕｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＥＬＤ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｔ  Ｄｉｓｐｌａｙ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）ディスプレイ、ＶＦＤ（Ｖａｃｕｕｍ  Ｆｌｕｏｒｅｓｃｅｎｔ  Ｄｉｓｐｌａｙ）のうちの少なくともいずれか一つに適用されることができる。そして、本発明が適用される液晶表示装置は大画面ＴＶ、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）、携帯用コンピュータ、キャムコーダ、自動車用ディスプレイ、情報通信用マルチメディア、及びバーチャルリアリティー分野などに適用することができる。
【００５１】
以上のように、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これはただ本発明を説明するための目的として使われたものであり、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使われたものではない。したがって、本技術分野の通常の知識を持った者であれば、今後、多様な変形及び均等な他の実施形態が可能であることを理解するであろう。したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって決められなければならないであろう。
【図面の簡単な説明】
【００５２】
【図１】本発明の望ましい実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の望ましい実施形態に係るソースドライバの回路図である。
【図３】図２に示した出力バッファのスルーレート特性を説明するための波形図である。
【図４】図２に示した出力バッファの回路図である。
【図５】本発明に係る出力バッファのスルーレート調節結果を示す散布図である。
【図６】図２に示したバイアス回路の回路図である。
【図７】図６に示したヒュージング抵抗部の一例を示す回路図である。
【図８】図６に示したヒュージング抵抗部の他の例を示す回路図である。
【符号の説明】
【００５３】
１０  ソースドライバ部
２０  ゲートドライバ部
３０  パネル 
１００  ソースドライバ
１１０  ＤＡＣ
１２１〜１２ｎ  出力バッファ
１３０  バイアス回路        
１３５  ヒュージング抵抗部
【図１】
2007011339.tif 000004
【図２】
2007011339.tif 000005
【図３】
2007011339.tif 000006
【図４】
2007011339.tif 000007
【図５】
2007011339.tif 000008
【図６】
2007011339.tif 000009
【図７】
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【図８】
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