(57)【要約】【課題】差動増幅器を介して伝搬する差動クロック信号のデューティサイクル歪みの補正に対する完全に差動的な手法を提供する。【解決手段】デューティサイクル歪み補正（ＤＣＤＣ）差動増幅器回路／デバイスは、出力線が補正回路に結合される差動増幅器を備える。補正回路は、差動低域フィルタおよび差動補正増幅器を含む。差動補正増幅器の出力は、増幅器の出力にドットバック（ｄｏｔｔｅｄ  ｂａｃｋ）される。増幅器の差動出力は、低域フィルタに通され、この低域フィルタは、各差動出力パルスに足し戻される反転された補正電流を生成するために、各補正増幅器のトランジスタを作動させる差動ＤＣ出力信号を供給する。ＤＣＤＣ差動増幅器は、差動出力の中のデューティサイクル歪みの補正に対する完全に差動的な手法を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
差動クロック入力を受信して、１組の出力線上に差動クロック出力を供給する差動増幅器と、
差動補正機構を利用して、差動増幅器で生成される差動クロック出力内のデューティサイクル歪みを自動的に補正する補正回路とを含む、電気回路デバイス。
【請求項２】
前記補正回路が、前記１組の出力線の各々に結合された１組の入力と、前記１組の出力線の各々に結合された１組の出力とを含み、さらに前記補正回路は、前記１組の入力で前記差動クロック出力を受信し、１組の差動補正電流を、前記１組の出力の各々について１つ生成し、これにより、前記差動クロック出力のデューティクロック・サイクルの歪みが、各差動補正電流により自動的に補正される、請求項１に記載のデバイス。
【請求項３】
前記補正回路が、
その入力端子として前記１組の入力を有し、前記差動クロック出力をフィルタリングして、前記差動クロック出力の中の各パルスから１組の反転された差動ＤＣオフセットを生成する差動低域フィルタと、
前記低域フィルタの差動出力に結合され、前記低域フィルタからの前記ＤＣオフセットを受信して、前記差動補正電流として前記１組の出力の前記各出力に送られる、比例した補正電流を生成する回路素子を有する、請求項１に記載のデバイス。
【請求項４】
前記補正増幅器が、前記差動増幅器の縮小バーションである、請求項２に記載のデバイス。
【請求項５】
前記補正増幅器が、前記ＤＣオフセットのうちの１つに結合されたゲート端子と、電流源に結合されたソース端子と、前記出力線の各々に結合されたドレイン端子とを各々有する、１組のトランジスタを含む、請求項２に記載のデバイス。
【請求項６】
前記補正増幅器が、前記差動補正電流の値を、前記差動クロック出力のＤＣ値に対して反転させる、請求項２に記載のデバイス。
【請求項７】
負の差動補正電流が、より大きい前記ＤＣ値を有する前記差動クロック出力信号に適用され、正の差動補正電流が、より小さい前記ＤＣ値を有する前記差動クロック出力信号に適用される、請求項６に記載のデバイス。
【請求項８】
差動クロック信号を供給するクロック・ソースと、
差動補正機構により、前記ＤＣＤＣ差動増幅器を介して伝搬する前記クロック信号内のデューティサイクル歪みを自動的に補正する、デューティサイクル歪み補正（ＤＣＤＣ）差動増幅器とを含む、特定用途向け集積回路（ＡＳＩＣ）。
【請求項９】
前記ＤＣＤＣ差動増幅器が、
前記差動クロック信号の入力を受信して、１組の出力線上に差動クロック出力を供給する差動増幅器と、
前記１組の出力線の各々に結合された１組の入力と、前記１組の出力線の各々に結合された１組の出力とを有し、前記１組の入力で前記差動クロック出力を受信し、１組の差動補正電流を、前記１組の出力の各々について１つ生成し、これにより、前記差動クロック出力のデューティクロック・サイクルの歪みが、前記各差動補正電流により自動的に補正される、差動補正回路とを含む、請求項８に記載のＡＳＩＣ。
【請求項１０】
前記差動補正回路が、
その入力端子として前記１組の入力を有し、前記差動クロック出力をフィルタリングして、前記差動クロック出力の中の各パルスから１組の反転された差動ＤＣオフセットを生成する差動低域フィルタと、
前記低域フィルタの差動出力に結合し、前記低域フィルタからの前記ＤＣオフセットを受信して、前記差動補正電流として前記１組の出力の前記各出力に送られる、比例した補正電流を生成する回路素子を有する補正増幅器とを含む、請求項９に記載のＡＳＩＣ。
【請求項１１】
前記補正増幅器が、前記ＤＣオフセットのうちの１つに結合されたゲート端子と、電流源に結合されたソース端子と、前記出力線の各々に結合されたドレイン端子とを各々有する、１組のトランジスタを含み、
各補正電流が、前記トランジスタの前記ゲート端子に前記各ＤＣオフセットを適用することにより生成され、かつその各補正電流が、前記適用されたＤＣオフセットの大きさに比例した大きさである、請求項９に記載のＡＳＩＣ。
【請求項１２】
前記補正増幅器が、前記差動補正電流の値を、前記差動クロック出力のＤＣ値に対して反転させる、請求項９に記載のＡＳＩＣ。
【請求項１３】
負の差動補正電流が、より大きい前記ＤＣ値を有する前記差動クロック出力信号に適用され、かつ正の差動補正電流が、より小さい前記ＤＣ値を有する前記差動クロック出力信号に適用される、請求項１２に記載のＡＳＩＣ。
【請求項１４】
増幅器回路における伝搬クロックのデューティサイクルの歪みを補正する方法であって、
差動入力クロック信号を受信して、差動出力線上の差動出力クロック信号を生成する差動増幅器から、前記差動増幅器の前記差動出力線上を伝搬する差動出力クロックのコピーを受信するステップと、
前記受信した差動出力クロックを、前記差動出力線の各々に、それぞれ結合された２つの入力を有し、前記差動出力クロックの交流周波数成分をフィルタリングにより除去して、前記差動出力クロックの個々の信号に対応する１組のＤＣオフセット電流を生成する差動低域フィルタに通すステップと、
前記１組のＤＣオフセット電流出力を、１組の補正トランジスタの各ゲートに結合して、前記ＤＣオフセット電流が、前記１組の補正トランジスタを作動させるようになされるステップとを含み、
前記トランジスタの各々が、前記差動出力クロックの前記デューティサイクルの歪みを補正するために、前記差動出力線の各々にドットされる反転された補正電流を生成する、方法。
【請求項１５】
前記補正電流の値を、前記差動クロック出力信号に対して反転させるステップをさらに含み、負の差動補正電流が、より大きい前記ＤＣ値を有する前記差動クロック出力信号に適用され、正の差動補正電流が、より小さい前記ＤＣ値を有する前記差動クロック出力信号に適用される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電気回路デバイスに関し、特に、電気回路デバイスを介した信号伝搬に関する。さらに詳細には、本発明は、電気回路デバイスを介した信号伝搬におけるデューティサイクル歪みを補正する方法および回路デバイスに関する。
【背景技術】
【０００２】
電気回路デバイスのデューティサイクルは、デバイスを介して伝搬するクロック信号のサイクル周期時間に対するアップ・パルス時間の割合である。現在の多くのデバイス実装では、これらのクロック信号は、（シングルエンド型クロック信号というよりもむしろ）差動クロック信号であり、デバイスを介して伝搬するとき、それらのデューティサイクルにおいて、歪みを示す傾向がある。
【０００３】
例えば、ＡＳＩＣ（特定用途向け集積回路）のような従来の回路デバイスは、増幅器（または、クロック・バッファ）の配列から成る差動クロック・ツリーを介して、アップおよびダウン・パルスを有する差動クロック入力信号を受信して伝搬する。これらのデバイスは、帯域幅で制限されているため、デューティサイクル歪みに関する問題をしばしば経験する。この歪みは、クロック・ツリーが、それらがバッファリングしているクロック周波数の近傍の帯域幅を有する／示す、直列の差動増幅段（または、バッファ）で構成されているためである。また、この歪みは、増幅段（バッファ）間の距離が大きいこと、および配線寄生容量による増幅器帯域幅の低下が原因で発生しうる。図１に示すように、各増幅段は、伝搬クロック信号に若干の歪みを引き起こす。
【０００４】
図１に示すように、入力クロック信号１１０ａ周期は、クロック・サイクル周期の異なった部分の間にある第１のパルス１１１および第２のパルス１１２の２つのパルスから成る。入力クロック信号１１０ａは、増幅器（クロック・バッファ）１０５の配列を介して伝搬する。パルス１１１および１１２が、各バッファ１０５を介して伝搬するとき、（第２のパルス１１２と比較して）当初は、より短いパルス時間（より高い周波数と同等）およびより低い振幅を有する第１のパルス１１１は、その振幅が減少して、他方、当初は、より長いパルス時間（より低い周波数）およびより大きい振幅を有する第２のパルス１１２は、その振幅が増加する。さらに、この並行して生じるパルス時間および振幅の増減は、クロック信号１１０ｂ／１１０ｃを伝搬するデューティサイクルを歪ませる。
【０００５】
これらのデバイスの効率に悪影響を与えるこれらの歪みに対して、伝搬の各段におけるデューティサイクル歪み量を減少させようとして、２つの設計が提案された。デューティサイクルが各段で補正されるとき、（段の間の）駆動距離を延伸でき、かつ差動増幅器の所要の帯域幅が下げられるため、各段における補正が実行される。第１の設計は、従来の増幅器設計に対する変更または修正を含むが、第２の設計は、シングルエンド型フィードバックを介した出力信号に対する調整を含む。
【０００６】
図２（ａ）は、等化増幅器２００を製作するために、一般的な増幅器回路に付加的なインピーダンス２１０（コンデンサと並列に取り付けられた抵抗器として示されている）を追加する第１の設計を示す。等化増幅器２００の中の付加的なインピーダンス２１０は、一般的な差動増幅器に高周波ピーキングを付加し、高周波（より低い振幅）パルス幅が、低周波（より高い振幅）パルス幅よりも増幅されるようになされる。デジェネレーション抵抗（インピーダンス２１０の中のＲ）は、ＤＣ利得を低下させるが、Ｒが大きくなるとき、高周波利得は一定の状態を保持する。また、低周波に対してより小さい利得、および高周波に対してより大きい利得を有し、デューティサイクルを補正する。
【０００７】
図２（ｂ）のグラフ２２０に示すように、ピーキングを付加することにより、クロック・サイクルの高周波部を大きくすることができ、他方、クロック・サイクルの低周波部は小さくなる。グラフ２２０は、図２（ａ）の設計を利用した場合の周波数に対する利得の関係を示す。破線曲線２２５は、クロック信号が一般的な／通常の増幅器設計を通されるときの応答を示し、他方、実線曲線２３０は、インピーダンス２１０を付加することで生じる調整を示す。特に、この設計は、図示される特定の回路で確認される歪みに対して、何らかの補正を提供するが、一般に、この高周波ピーキングの選択肢は、幅広いクロック周波数および増幅器設計の全般にわたって機能するものではない。したがって、ピーキングを固定周波数に同調する必要があるため、この設計はロバスト設計ではない。
【０００８】
第２の設計は、差動増幅器にシングルエンド型フィードバックを付加することを含み、それにより、増幅器出力のデューティサイクルが分析されて、その後、増幅器回路が、デューティサイクルを補正するように（フィードバック入力を用いて）調整される。通常、デューティサイクル補正用のフィードバック法は、レイル・ツー・レイルのシングルエンド型バッファ回路上で使用され（すなわち、相補入力）、シングルエンド型フィードバックを含む。図３は、このようなフィードバック回路の１つを示す。図示するように、基準電圧（ＶＲＥＦ）３１５は、供給電圧（ＶＤＤ）３１０から分圧器で作成され、第１の入力として増幅器３０６へ供給される。増幅器３０６は、第２の入力としてシングルエンド型誤差信号３３５を受信して、帰還電圧３２５を生成する。シングルエンド型誤差信号３３５は、クロック信号（ＬＰＦ入力）のＤＣ成分を生成するために、レプリカ・クロック・バッファ３２０の出力を低域フィルタ３３０でフィルタリングすることにより作成される。シングルエンド型帰還電圧３２５は、クロック・バッファ３０５とレプリカ・クロック・バッファ３２０の両方に送られ、クロック入力３００がクロック・バッファ３０５を通過するとき、クロック入力３００に対する調整をオフセットする。シングルエンド型フィードバック信号３３５を用いて、バッファ３０５のスイッチングしきい値は、バッファ３０５が、５０／５０デューティサイクル近傍で出力する電圧で切り替わるように調整される。
【０００９】
上述のシングルエンド型フィードバック手法は、いくつかの先行技術参考文献により様々な用途で利用されている。例えば、米国特許第５，３１５，１６４号は、シングルエンド型誤差電流を有するシングルエンド型回路の平均値の測定に基づいてスイッチングしきい値を変更するために、入ってくるクロックに誤差電流を加えることにより、シングルエンド型クロックを補正する。米国特許第５，８９６，０５３号は、シングルエンド型の相補型変換器を利用し、各々に対する平均ＤＣレベルを与えるために低域フィルタでフィルタリングされた、正確な、補完クロック信号を作成する。平均信号が、シングルエンド型誤差電圧を作る誤差増幅器へ供給され、このシングルエンド型誤差電圧は、デューティサイクルを調整する電圧制御型パルス幅変調器ブロックへフィードバックされる。
【特許文献１】米国特許第５，３１５，１６４号
【特許文献２】米国特許第５，８９６，０５３号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来のフィードバック手法は、シングルエンド型回路フィードバックを利用する。例えば、上述の設計は、インバータのバイアスを変更して、インバータに単一の正または負の電流を送ること（すなわち、単一の誤差電流を加える、または差し引くこと）により、出力パルス幅をより小さく、またはより大きくする。しかしながら、これらのシングルエンド型フィードバック回路は、雑音の影響を受けやすく、差動信号とシングルエンド型信号の間の変換のために付加的な回路を必要とする。さらに、この設計は、レプリカおよび他のフィードバック変換機構を使用するために広い面積を必要とする。全体的に見て、これらの回路は、不十分な雑音除去、デューティサイクル歪み、より高い電力、および面積の増大に関連する固有の問題を有する。
【課題を解決するための手段】
【００１１】
差動増幅器（または、クロック・バッファ）を介して伝搬する差動クロック信号のデューティサイクル歪みを補正する回路設計および方法が開示される。補正回路は、差動増幅器からの（差動）出力パルス／信号の両方に結合される。補正回路は、差動出力の各出力パルス／信号のＤＣ成分をフィルタリングする差動低域フィルタ、および低域フィルタからのＤＣ出力を比較して、１組の差動誤差調整ＤＣ電流を生成する差動誤差増幅器を含む。その後、差動誤差調整ＤＣ電流が、差動出力のそれぞれのパルスにフィードバックされ、差動出力のそれぞれのパルス信号に差動誤差調整ＤＣ電流を加えることにより、差動出力のデューティサイクルが補正される。デューティサイクル歪み補正（ＤＣＤＣ）増幅器は、差動出力の中のデューティサイクル歪みの補正に対する完全に差動的な手法を提供する。
【００１２】
本発明の上述の、ならびに付加的な目的、特徴、および利点は、以下の詳細な説明において明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
本発明自体、ならびに本発明の好ましい使用形態、さらなる目的、および利点は、添付図面とともに、例示的な実施形態についての以下の詳細な説明を参照することにより、最も良く理解されるであろう。
【００１４】
本発明は、差動増幅器（または、クロック・バッファ）を介して伝搬する差動クロック信号のデューティサイクル歪みを補正する回路設計および方法を提供する。利用される回路デバイスは、差動増幅器、低域フィルタ、および補正電流源を含み、これらの回路デバイスは、差動バッファの差動出力にドットされる（ｄｏｔｔｅｄ）補正出力を有する簡単な２段増幅器回路にまとめられている。
【００１５】
補正回路は、差動増幅器からの（差動）出力パルス／信号の両方に結合される。補正回路は、差動出力の各出力パルス／信号のＤＣ（直流）成分を透過する差動低域フィルタ、および低域フィルタからのＤＣ出力を比較して、１組の差動誤差調整ＤＣ電流を生成する差動誤差増幅器を含む。その後、差動誤差調整ＤＣ電流が、差動出力のそれぞれのパルスにフィードバックされ、差動出力のそれぞれのパルス信号に差動誤差調整ＤＣ電流を加えることにより、差動出力のデューティサイクルが補正される。増幅器と補正回路の組み合わせは、デューティサイクル歪み補正（ＤＣＤＣ）差動増幅器と呼ばれ、ＤＣＤＣ差動増幅器構成と、シングルエンド型フィードバック補正電流だけを供給する従来の増幅器補正回路とを区別する。
【００１６】
図の説明の中では、同様の要素は、図の全体にわたって同様の名前および参照番号を与えられる。後で説明される図が、異なった状況で、または異なった機能で要素を利用する場合、その要素は、図番を表す別個の先頭の数字（例えば、図４に対して４ｘｘ、および図５に対して５ｘｘ）を与えられる。要素に割り当てられた特定の数字は、説明を助けるためにだけ与えられたものであり、本発明に関して、いかなる（構造的、または機能的）制限をも意味するものではない。
【００１７】
ここで図を参照すると、図４は、本発明の一実施形態の、デューティサイクル補正用の「完全に差動的な」フィードバック・システムを実現する典型的なＤＣＤＣ差動増幅器設計を示す。回路は、差動増幅器（または、クロック・バッファ）４０５、および補正回路４２０の２つの主要構成部分で設計され、全体で、ＤＣＤＣ差動増幅器４００を形成する。クロック・バッファ４０５は、差動出力クロック線４１０上に差動クロック信号の出力を供給する。この出力信号ＯＵＴＰ４１５およびＯＵＴＮ４１７の組は、差動出力クロック線４１０上を伝搬する。図を、より明確に理解するために、ＯＵＴＰ４１５およびＯＵＴＮ４１７と名付けられたこれらの出力信号は、それぞれ、クロック（図示せず）で生成された正位相および負位相を示す。また、ＤＣＤＣ増幅器４００の中の他のデバイスを介して伝搬される対応する信号は、対応する文字ＰおよびＮを用いて名付けられ、生成された信号が、元々のＯＵＴＰおよびＯＵＴＮ位相（または、ＤＣＤＣ増幅器の入力に結合された前のデバイスのクロックで生成されたＩＮＰおよびＩＮＮクロック信号）に関連することを示す。
【００１８】
補正回路４２０は、低域フィルタ４３０および誤差補正増幅器４４０を含み、それぞれ、差動入力を受信してかつ差動出力を生成する。低域フィルタ４３０の入力ノードは、それぞれ、差動出力クロック線４１０のＯＵＴＰ４１５およびＯＵＴＮ４１７に結合される。これらの入力を用いて、低域フィルタ４３０は、１組の差動誤差出力、ＥＲＲＯＲ＿Ｐ４３５およびＥＲＲＯＲ＿Ｎ４３７を生成する。低域フィルタ４３０は、受信した差動出力信号（４１５／４１７）内のＤＣオフセットを検知し、これらのＤＣオフセットを差動出力信号（４１５／４１７）からフィルタリングして取り出し、その後、これらのＤＣオフセットをそれぞれの誤差出力（４３５／４３７）として誤差補正増幅器４４０に送る。
【００１９】
誤差補正増幅器４４０は、差動フィードバック出力、ＦＥＥＤＢＡＣＫ＿Ｐ４４５およびＦＥＥＤＢＡＣＫ＿Ｎ４４７を生成する差動電流ステアリング回路であり、これらの差動フィードバック出力は、それぞれの差動出力信号（４１５／４１７）に足し合わされて（ドットされて）、補正された差動出力４１５´／４１７´を生成する。図示するように、補正回路４２０は（誤差補正増幅器４４０により）、ＤＣ補正電圧を、増幅器自体に対するフィードバックではなく、差動出力（４１５／４１７）に直接、供給する。
【００２０】
図示するように、誤差補正増幅器４４０は、２つのＮチャネル・トランジスタを含み、それらのソースは電流源に結合され、それらのドレインは、それぞれ差動出力信号線４１０のうちの１つに結合されている。Ｎチャネル・トランジスタは、例えば、電界効果トランジスタ（ＦＥＴ）またはＣＭＯＳ  ＦＥＴなどの任意の種類のトランジスタでよい。また、特に、本発明の他の一実施形態では、Ｐチャネル・トランジスタを利用できる。この代替の実施形態では、誤差信号の極性が反転され、Ｐチャネル・トランジスタは、負のＤＣ電圧の相対的大きさに対応して作動しうる。
【００２１】
各トランジスタは、そのゲート入力で、低域フィルタ４３０からの２つの誤差出力（４３５／４３７）のうちの１つに結合される。各誤差出力（４３５／４３７）の相対的大きさは、各トランジスタを介して流れる電流量を決定する／電流量に影響を及ぼす（ゲート入力がトランジスタを作動させるため）。この電流は、トランジスタのソース端子に接続された特定の出力信号（４１５／４１７）に供給される補正電流の量を決定する。
【００２２】
このように、誤差補正増幅器４４０は、それぞれの出力、ＯＵＴＰ４１５およびＯＵＴＮ４１７に各々ドットされる２つの補正電流、ＣＯＲＲＥＣＴＩＯＮ＿Ｐ４４５およびＣＯＲＲＥＣＴＩＯＮ＿Ｎ４４７を供給する。各補正電流は、それぞれの出力信号（４１５／４１７）のＤＣオフセットの逆でありかつ比例している。例示的な実施形態では、補正電流は、差動出力信号（４１５／４１７）からのＤＣオフセットと、位相が（１８０度）ずれており、補正電流は、ＤＣオフセットを零の方向に向かって（上へ、または下へ）引き戻すように作用する。誤差補正増幅器４４０によるＤＣレベル比較は、誤差信号４３５／４３７の平均ＤＣレベルをほぼ同等（すなわち、零差動電圧）にさせる。誤差信号４３５／４３７のＤＣオフセットを零にすることにより、補正電流は、差動出力線４１０上の小さいパルス（４１７）を増大させ、差動出力線４１０上の大きいパルス（４１５）を縮小させて、全体的なデューティサイクルを改善するようになされる。
【００２３】
差動増幅器４０５は、通常の差動テイル電流および抵抗負荷を有する任意の通常の増幅器でよい。誤差補正増幅器４４０は、同様の構成部品（トランジスタおよび抵抗器）を有する、差動増幅器４０５の縮小バーションである。誤差補正増幅器４４０は、フィードバック信号４４５／４４７が、バッファ出力信号（４１５／４１７）と、位相が１８０度ずれるように接続される。したがって、ＯＵＴＰ４１５は、反転した（負の）ＦＥＥＤＢＡＣＫ＿Ｎ４４７に接続し、ＯＵＴＮ４１７は、反転した（正の）ＦＥＥＤＢＡＣＫ＿Ｐ４４５に接続する。これにより、両方が、平均するとほぼ同じ動作可能時間になるまで、より高い（相対的な）ＤＣ成分を有する出力パルスを引き下げるとともに、より低いＤＣ成分を有する出力パルスを引き上げる。補正増幅器の出力（４４５／４４７）からの差動ＤＣ電流は反転されて、デューティサイクル歪みに起因するバッファ出力信号（４１５／４１７）内のＤＣオフセットを効果的に除去する。
【００２４】
特に、供給されるフィードバック電流は、電流の差動対である。本発明は、ＤＣＤＣ増幅器を導入することにより、デューティサイクル歪みに関連する問題の補正に対する「完全に差動的な」手法を提供し、このＤＣＤＣ増幅器は、補正回路の入力および出力に結合された出力線を有する一般的な差動増幅器を含む。補正回路のすべての構成部品は、差動的であり、差動入力を受信して、差動出力を生成する。いかなる相補信号も必要としない。完全に差動的な手法を実行することにより、所要の差動フィードバック電流は小さい。フィードバック電流により生成される電圧は、相補信号を利用して実現するために必要とされるであろう電圧（スイッチ動作に対して数１００ミリボルト）よりも、実質的に小さい（例えば、数１０ミリボルト）。また、完全に差動的な手法を提供することにより、結果として得られる回路は、より少ない段数ですみ、電力消費量、所要面積、および誤差を低減する。
【００２５】
図４に示すように、すべての回路が差動的であるため、シングルエンド型回路または変換回路を必要としない。また、本発明の回路は設計が非常にコンパクトであるため、低電力であり、かつ非常に小さい面積ですむ。一実施形態では、面積がコンパクトで電力消費量が低い簡単な回路が、補正回路の作成に利用される。また、クロック・バッファの出力インピーダンスは、デューティサイクル歪みに起因する平均ＤＣオフセットを補正する補正回路電流により使用され、その結果、面積を節約できる。この空間効率の良い設計は、チップ上の多数の事例を有する標準回路ブックで利用されるとき、大きな利点をもたらす。
【００２６】
この差動フィードバック補正を差動増幅器出力に付加することは、ＤＣＤＣ増幅器の補正回路が、増幅器出力のデューティサイクルを動的に分析し、その後、同じ出力および後続の出力のデューティサイクルを補正するように出力を調整することを可能にする。設計は、差動クロック・デューティサイクル歪みが、信号の正負レッグ間に平均ＤＣ電圧オフセットを有することを認め、設計は、平均ＤＣオフセットを補正回路で打ち消すことを可能にし、このようにして、デューティサイクル歪みの実質的部分を除去する。
【００２７】
図５は、図４に示してかつ上述した補正回路４２０を介して伝搬する差動クロック信号５１５／５１７の補正を示す。クロックの各差動信号は、２つの差動クロック信号を有しており、それらは、図５において、実線で示されている、アップ・クロック（Ｔｕｐ）上の正の入力ＩＮＰ５１５、および破線で示されている、ダウン・クロック（Ｔｄｏｗｎ）上の負の入力ＩＮＮ５１７として示されている。図示される実施形態によれば、各クロック信号に対する相対的な時間の長さで示されるように、ＩＮＰ５１５のＴｕｐは、ＩＮＮ５１７のＴｄｏｗｎよりも、クロック周期の長い部分である。ＩＮＮ５１７の対応する周波数成分（Ｔｄｏｗｎ）は、ＩＮＰ５１５の周波数成分（Ｔｕｐ）よりも高い。また、アップ・パルス時間対ダウン・パルス時間の差は、ＩＮＰ５１５およびＩＮＮ５１７に対するＤＣ成分の対応する差と関連している。動作可能時間がより長いことは、ＩＮＰ５１５に対するＤＣ成分がより高いことに対応し、動作不能時間がより長いことは、ＩＮＮ５１７に対するＤＣ成分がより低いことに対応している。
【００２８】
差動入力信号ＩＮＰ５１５およびＩＮＮ５１７（図４の出力信号ＯＵＴＰ４１５およびＯＵＴＮ４１７に対応）は、低域フィルタ４３０を通過して、この低域フィルタ４３０は、各信号の交流成分をフィルタリングして取り除き、各信号のＤＣ成分ＥＲＲＯＲ＿Ｐ５２５およびＥＲＲＯＲ＿Ｎ５２７だけを誤差補正増幅器４４０に送る。これらの誤差出力は、差動信号（５１５／５１７）の平均ＤＣオフセットを表す。ＤＣオフセットの検出は、できるだけ多くの高周波（交流）成分を除去するために、低域フィルタ４３０を介して差動信号（５１５／５１７）をフィルタリングすることにより実行される。このフィルタリングは、デューティサイクル歪みに近い、差動信号（５１５／５１７）の平均ＤＣ差動電圧をもたらす。
【００２９】
図示するように、誤差出力は、補正／オフセット電流（ＦＥＥＤＢＡＣＫ＿ＰおよびＦＥＥＤＢＡＣＫ＿Ｎ）を生成する誤差補正増幅器４４０で受信される。これらの補正オフセット電流は、フィルタリングされた出力信号（すなわち、ＤＣ誤差出力）を増幅して、その後、これらの誤差出力を誤差補正増幅器４４０に送ることにより生成される。この補正増幅段の出力は、負の補正電流（「フィードバック」）を供給するために、負極性で増幅器出力線４１０´上を伝搬するそれぞれのバッファ出力信号（４１５／４１７）にドットされる（足し合わされる）。負の補正電流は、高いＤＣ成分を低減するとともに、低いＤＣ成分を増強することにより、補正出力信号５１５´／５１７´の中のデューティサイクルの補正をもたらす。図示するように、結果として得られた両方のパルス（ＴｕｐおよびＴｄｏｗｎ）の相対的なパルス幅は、最初に低域フィルタ４３０に入力されたときよりも、互いにより等しくなっている。したがって、より広いパルス（Ｔｕｐ）は、より短くなって、動作可能時間が、より少なくなるようになされ、他方、より狭いパルス（Ｔｄｏｗｎ）は、より長くなって、その動作可能時間が、より多くなるようになされる。信号の大きさに対する変化は、数１０ミリボルトのオーダーでありうる。
【００３０】
すべての既存の先行技術手法は、シングルエンド型クロッキングを利用しており、その場合、デューティサイクル測定は、シングルエンド型クロックのＤＣ平均を、固定基準電圧（ＤＡＣまたは分圧器）または相補クロックのＤＣ平均と比較することにより達成される。また、デューティサイクル補正は、シングルエンド型信号を用いて達成される。このような測定値は、本明細書で説明されたるように、差動信号の正確に差動的な比較よりも、はるかに多くの誤差を有する。また、デューティサイクル補正に対する従来のフィードバック手法の大半は、変換回路を利用する。
【００３１】
本発明は、デューティサイクルを補正するために小信号差動回路を利用する。この差動的手法は、雑音の排除に優れている。さらに、現在の設計は、製品変化を越えて非常に良い整合性を有する。このようにして、共に雑音の影響を受けやすい、シングルエンド型回路（例えば、シングルエンド型基準および帰還電圧）およびシングルエンド型帰還電圧を供給するための相補入力の比較を利用する、従来のフィードバック手法と異なり、本発明は、増幅器の差動出力の比較が行われ、差動補正電流が、直接、増幅器の出力に足し合わされる設計を提供する。
【００３２】
本発明の「完全に差動的な」手法の１つの付加的な利点は、本発明の「完全に差動的な」手法が、付加的なシングルエンド型回路または変換回路を必要としないため、回路が差動信号とシングルエンド型信号の間の変換を行うという要求がないことである。このことは、所要の回路の総段数を削減し、面積および雑音源を減少させる。また、完全に差動的な手法は、不十分な雑音除去、デューティサイクル歪み、より高い所要電力量、および付加された回路による面積の増大についての固有の問題を有する、このような従来の回路に関連する問題を実質的に取り除く。
【００３３】
最後に、重要なことは、本発明の例示的な実施形態は、組み込まれた管理ソフトウェアを有する完全に機能的なコンピュータ・システムの状況において説明されてきており、かつ引き続き説明されるであろうが、本発明の例示的な実施形態のソフトウェアの態様は、様々な形式のプログラムとして分散されうるとともに、本発明の例示的な実施形態は、実際に分散を行うために使用される信号保持媒体の特定の種類にかかわらず、等しく適用されることを、当業者は理解するであろうということである。信号保持媒体の例としては、フロッピィ・ディスクのような書き込み可能型の媒体、ハード・ディスク・ドライブ、ＣＤ−ＲＯＭ、ならびにデジタルおよびアナログ通信回線のような伝送型の媒体などがある。
【００３４】
本発明は、特に、好ましい実施形態に関して図示されかつ説明されたが、当業者は、本発明の要旨および範囲を逸脱することなく、形式および詳細における様々な変更を本発明に行うことができることを理解するであろう。
【図面の簡単な説明】
【００３５】
【図１】一連のクロック・バッファを介して伝搬するクロック信号に対するデューティクロック・サイクルにおける、先行技術の歪みの説明図である。
【図２】先行技術に基づく等化増幅器の回路図、およびデューティサイクルにおける歪みに対応するための利得対周波数曲線に対する調整を示す関連グラフである。
【図３】先行技術の、シングルエンド型または相補型バッファに対するデューティサイクルにおける歪みを補正するためのシングルエンド型フィードバック機構の回路図である。
【図４】本発明の一実施形態の、差動増幅器のデューティサイクルの歪みを補正する差動フィードバック補正回路を示す回路図である。
【図５】本発明の一実施形態に基づいて差動フィードバックを生成するために、図４の差動フィードバック補正回路を介した差動増幅器からの差動クロック出力の流れを示す伝搬フロー・チャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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