(57)【要約】  【課題】２つのＣＰＵが共同で処理を実行する制御装置において、定常状態でなくても、両ＣＰＵ間の通信に異常が発生したか否かを適切に判定できる技術を提供すること。  【解決手段】メインＣＰＵ２０は、サブＣＰＵ３０から入力した入力信号で示されるパラメータを、第１，第２の通信経路１０，４０から入力される規則信号の信号レベルが変化したタイミングそれぞれの差となる時間だけ前のパラメータと対比して異常の判定をする。これにより、サブＣＰＵ３０に入力された入力信号で示されるパラメータを取得するまでに伝送遅延が生じた場合であっても、その伝送遅延に応じたタイミングだけ前のパラメータを用いて対比を行うことができる。その結果、定常状態のときはもちろん、入力信号で示される情報が急激に変化する過渡期においても、異常の判定を、伝送遅延に応じた適切なパラメータ同士の対比により行うことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の通信経路を介して接続された２つのＣＰＵが、それぞれ外部から入力される同一の入力信号に基づく処理を、前記第１の通信経路を介した情報のやりとりを経て共同で実行するように構成された制御装置であって、
前記２つのＣＰＵ間は、信号レベルが規則的に変化する信号であって、前記２つのＣＰＵのうち一方のＣＰＵが他方のＣＰＵに対して出力する規則信号をやりとりするための通信経路である第２の通信経路を介して接続されており、
前記一方のＣＰＵには、
前記規則信号および外部から入力される前記入力信号それぞれを、前記第１の通信経路を介して前記他方のＣＰＵに出力する第１出力手段と、
前記規則信号を、前記第２の通信経路を介して前記他方のＣＰＵに出力する第２出力手段と、が備えられ、
前記他方のＣＰＵには、
前記第１の通信経路から入力される前記規則信号の信号レベルが変化したタイミング，および，前記第２の通信経路から入力される前記規則信号の信号レベルが変化したタイミングそれぞれの差となる時間を算出する時間差算出手段と、
外部から入力される前記入力信号に基づき、該入力信号で示されるパラメータであって、前記時間差算出手段により算出された時間だけ前のタイミングにおけるパラメータを特定するパラメータ特定手段と、
前記第１の通信経路を介して入力される入力信号について、該入力信号で示されるパラメータを、前記パラメータ特定手段により特定されたパラメータと対比し、該パラメータとの差となる成分を算出するパラメータ差算出手段と、
該パラメータ差算出手段により算出されるパラメータの差が、所定のしきい値以上である場合に、前記２つのＣＰＵ間の通信に異常が発生していると判定する異常判定手段と、が備えられている
ことを特徴とする制御装置。
【請求項２】
前記他方のＣＰＵにおいては、
前記入力信号で示されるパラメータを規則的なタイミングで順次登録するパラメータ登録手段が備えられ、
前記パラメータ特定手段は、前記パラメータ登録手段により登録されたパラメータのうち、前記時間差算出手段により算出された時間だけ前のタイミングで登録されたパラメータを特定する
ことを特徴とする請求項１に記載の制御装置。
【請求項３】
前記一方のＣＰＵにおいては、
クロック信号に基づいて前記規則信号を生成する信号生成手段が備えられ、
前記第１，第２出力手段が、前記信号生成手段により生成された信号を、前記規則信号として前記他方のＣＰＵに出力する、ように構成されている
ことを特徴とする請求項１または請求項２に記載の制御装置。
【請求項４】
前記一方のＣＰＵにおいては、
前記第１，第２出力手段が、前記入力信号に基づく処理を実行する過程において生成または使用する信号のうち、信号レベルが規則的に変化する信号を、前記規則信号として前記他方のＣＰＵに出力する、ように構成されている
ことを特徴とする請求項１または請求項２に記載の制御装置。
【請求項５】
請求項１から４のいずれかに記載の他方のＣＰＵに備えられた全ての手段として機能させるための各種処理手順を、コンピュータシステムに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信経路を介して接続された２つのＣＰＵが、それぞれ外部から入力される同一の入力信号に基づく処理を共同で実行するように構成された制御装置に関するものである。
【背景技術】
【０００２】
従来から、２つのＣＰＵが共同で処理を実行する制御装置においては、それらＣＰＵ間における信号の伝送遅延により適切な処理が実行されなくなる恐れがあるため、その伝送遅延に対応するための技術が種々提案されている。
【０００３】
例えば、各ＣＰＵ（制御部１ａ，１ｂ）それぞれが参照可能な時計（２ａ，２ｂ）を用意し、回線の混雑具合や伝送情報の量により不安定となる通信時間を補正する、といった技術がある（特許文献１参照）。
【特許文献１】特開平０５−２２７５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また、両ＣＰＵ間の伝送遅延が大きくなった場合には、両ＣＰＵ間の通信に異常が発生したものと判定することができるため、そのような判定ができたときにのみ、それに応じた何らかの処理を実行するようにすることも考えられる。
【０００５】
ここで、制御装置として、各ＣＰＵに同一の入力信号が入力され、それに基づいて共同で処理を実行する構成とされているものを例示すれば、以下のような判定方法が考えられる。それは、図４に示すように、一方のＣＰＵに入力される入力信号で示される情報と、同じタイミングで他方のＣＰＵに入力された入力信号で示される情報と、を一方のＣＰＵで対比し（ｓ１１〜ｓ２３）、その違いが大きくなっている場合に（ｓ２３：ＹＥＳ）、異常が発生したと判定する（それに応じた処理を行う；ｓ２５）方法である。
【０００６】
ただ、この方法では、入力信号で示される情報が急激に変化する過渡期においては、適切な判定を行うことができない恐れがある。一方のＣＰＵが他方のＣＰＵに入力された入力信号で示される情報を取得するまでには、両ＣＰＵ間の伝送遅延に応じた時間を要するため、その情報を取得した時点で、既に入力信号で示される情報の内容が変化してしまっている場合があるからである。この場合、入力信号で示される情報の内容は当然に変化しているべきであるにも拘わらず、各情報を対比するとその違いが大きくなるために異常が発生したと判定してしまう。
【０００７】
このような過渡期における誤判定を防止するためには、上記異常が発生したか否かの判定を、入力信号で示される情報が急激な変化を示さない状態（定常状態）のときにのみ行うようにする必要がある（ｓ３０「ＹＥＳ」でｓ２１へ移行する）。
【０００８】
つまり、制御装置として、各ＣＰＵに同一の入力信号が入力され、それに基づいて共同で処理を実行する構成とされているものにおいては、定常状態のときでなければ、両ＣＰＵ間の通信に異常が発生したか否かを適切に判定することができない。
【０００９】
本願発明は、このような課題を解決するためになされたものであり、その目的は、２つのＣＰＵが共同で処理を実行する制御装置において、定常状態でなくても、両ＣＰＵ間の通信に異常が発生したか否かを適切に判定できる技術を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するため請求項１に記載の制御装置は、第１の通信経路を介して接続された２つのＣＰＵが、それぞれ外部から入力される同一の入力信号に基づく処理を、前記第１の通信経路を介した情報のやりとりを経て共同で実行するように構成された制御装置である。
【００１１】
この制御装置において、前記２つのＣＰＵ間は、信号レベルが規則的に変化する信号であって、前記２つのＣＰＵのうち一方のＣＰＵが他方のＣＰＵに対して出力する規則信号をやりとりするための通信経路である第２の通信経路を介して接続されている。
【００１２】
また、前記一方のＣＰＵでは、第１出力手段が、前記規則信号および外部から入力される前記入力信号それぞれを、前記第１の通信経路を介して前記他方のＣＰＵに出力しており、第２出力手段が、前記規則信号を、前記第２の通信経路を介して前記他方のＣＰＵに出力している。
【００１３】
また、前記他方のＣＰＵでは、時間差算出手段が、前記第１の通信経路から入力される前記規則信号の信号レベルが変化したタイミング，および，前記第２の通信経路から入力される前記規則信号の信号レベルが変化したタイミングそれぞれの差となる時間を算出する。また、パラメータ特定手段が、外部から入力される前記入力信号に基づき、該入力信号で示されるパラメータであって、前記時間差算出手段により算出された時間だけ前のタイミングにおけるパラメータを特定する。また、パラメータ差算出手段が、前記第１の通信経路を介して入力される入力信号について、該入力信号で示されるパラメータを、前記パラメータ特定手段により特定されたパラメータと対比し、該パラメータとの差となる成分を算出する。そして、該パラメータ差算出手段により算出されるパラメータの差が、所定のしきい値以上である場合に、異常判定手段が、前記２つのＣＰＵ間の通信に異常が発生していると判定する。
【００１４】
このように構成された制御装置において、他方のＣＰＵは、一方のＣＰＵから入力した入力信号で示されるパラメータを、時間差算出手段により算出された時間だけ前におけるパラメータ（外部から入力される入力信号で示されるパラメータ）と対比している。
【００１５】
ここで、時間差算出手段により算出された時間は、第１，第２の通信経路から入力される規則信号の信号レベルが変化したタイミングそれぞれの差となる時間であり、この時間は、第２の通信経路において規則信号以外の情報による伝送遅延が生じないことからすると、その時点における伝送遅延を示すものといえる。
【００１６】
つまり、他方のＣＰＵでは、一方のＣＰＵに入力された入力信号で示されるパラメータを取得するまでに伝送遅延が生じた場合であっても、その伝送遅延に応じたタイミングだけ前のパラメータを用いて対比を行うことができるということになる。
【００１７】
これにより、入力信号で示される情報が急激な変化を示さない状態（定常状態）のときはもちろん、その情報が急激に変化する過渡期においても、２つのＣＰＵ間の通信に異常が発生しているか否かの判定を、伝送遅延に応じた適切なパラメータ同士の対比により行うことができる。
【００１８】
なお、上述したパラメータ特定手段は、外部から入力される入力信号で示されるパラメータであって、時間差算出手段により算出された時間だけ前のタイミングにおけるパラメータを特定する手段であり、その具体的な特定方法については特に限定されない。例えば、時間差算出手段により算出された時間と、入力信号で示されるパラメータとから、所定の数式に基づいて該当するパラメータを特定する、といった方法を考えることができる。
【００１９】
また、パラメータを特定する別の方法としては、入力信号で示されるパラメータの履歴を記憶しておき、その履歴から該当するパラメータを特定する、といった方法を考えることもできる。そのための構成としては、例えば、請求項２に記載の制御装置のように構成することが考えられる。
【００２０】
この制御装置においては、前記他方のＣＰＵに、前記入力信号で示されるパラメータを規則的なタイミングで順次登録するパラメータ登録手段が備えられている。そして、前記パラメータ特定手段は、前記パラメータ登録手段により登録されたパラメータのうち、前記時間差算出手段により算出された時間だけ前のタイミングで登録されたパラメータを特定する、ように構成されている。
【００２１】
この構成であれば、他方のＣＰＵは、一方のＣＰＵから入力したパラメータを、時間差算出手段により算出された時間，つまりその時点の伝送遅延に応じたタイミングだけ前に登録されたパラメータと対比することで、伝送遅延に応じた適切なパラメータ同士の対比を行うことができる。
【００２２】
なお、この構成におけるパラメータ登録手段は、パラメータを順次登録する手段であり、例えば、所定の記憶領域にパラメータを順番に記憶させることで登録を行うなどといった構成とすればよい。
【００２３】
また、この構成においては、パラメータ登録手段により登録されたパラメータの中に、時間差算出手段により算出された時間だけ前のタイミングで登録されたパラメータが存在しない場合、以下のようにしてパラメータを特定するようにすることが考えられる。それは、そのタイミングの前後に登録されたパラメータから補完してなるパラメータを特定する、そのタイミングの前後いずれかのタイミングで登録されたパラメータを特定する、などである。
【００２４】
ところで、上述した一方のＣＰＵにおいて、他方のＣＰＵに対して出力する規則信号としては、信号レベルが規則的に変化する信号であれば、どのような信号を用いてもよい。
例えば、制御装置またはＣＰＵに内蔵されたクロック生成器から出力されるクロック信号を適切な周期となるように逓倍または分周し、これを規則信号として用いることを考えることができる。このためには、請求項３に記載の制御装置ように構成するとよい。
【００２５】
この制御装置では、前記一方のＣＰＵに、クロック信号に基づいて前記規則信号を生成する信号生成手段が備えられ、前記第１，第２出力手段が、前記信号生成手段により生成された信号を、前記規則信号として前記他方のＣＰＵに出力する、ように構成されている。
【００２６】
このように構成すれば、クロック信号に基づいて生成される規則信号に基づいて、両ＣＰＵ間の伝送遅延を算出することができる。
また、一方のＣＰＵにおいて、入力信号に基づく処理を実行する過程において生成する信号の中に、信号レベルが規則的に変化する信号がある場合には、この信号を規則信号として用いることを考えることもできる。このためには、請求項４に記載の制御装置のように構成するとよい。
【００２７】
この制御装置では、前記一方のＣＰＵにおける第１，第２出力手段が、前記入力信号に基づく処理を実行する過程において生成または使用する信号のうち、信号レベルが規則的に変化する信号を前記規則信号として前記他方のＣＰＵに出力する、ように構成されている。
【００２８】
このように構成すれば、入力信号に基づく処理を実行する過程において生成または使用する信号のうち、信号レベルが規則的に変化する信号を規則信号とし、この信号に基づいて、両ＣＰＵ間の伝送遅延を算出することができる。
【００２９】
また、請求項５に記載のプログラムは、請求項１から４のいずれかに記載の他方のＣＰＵに備えられた全ての手段として機能させるための各種処理手順を、コンピュータシステムに実行させるためのプログラムである。
【００３０】
このようなプログラムにより制御されるコンピュータシステムは、請求項１から４のいずれかに記載の制御装置の一部を構成することができる。
なお、上述したプログラムは、コンピュータシステムによる処理に適した命令の順番付けられた列からなるものであって、各種記録媒体や通信回線を介して制御装置や、これを利用するユーザに提供されるものである。
【発明を実施するための最良の形態】
【００３１】
以下に本発明の実施形態を図面と共に説明する。
（１）全体構成
制御装置１は、第１の通信経路１０を介して接続されたメインＣＰＵ２０，サブＣＰＵ３０が、それぞれ外部から入力される同一の入力信号に基づく処理を、第１の通信経路１０を介した情報のやりとりを経て共同で実行するように構成されたものである。なお、本実施形態においては、制御装置１が、車両におけるアクセル信号（アクセルの開度を示すアナログ信号）を入力信号として車両の動作を制御するための処理を行うＥＣＵである場合を例示する。
【００３２】
また、２つのＣＰＵ間は、第１の通信経路１０の他、後述する規則信号のみをやりとりするための通信経路である第２の通信経路４０を介しても接続されている。この第２の通信経路４０は、規則信号のみがやりとりされる通信経路であることから、第１の通信経路１０とは異なり、規則信号以外の情報による伝送遅延が生じない。
【００３３】
メインＣＰＵ２０は、入力信号に基づく処理を実行する構成要素（図示されない）の他、アナログの入力信号をデジタルの信号に変換するＡＤ変換部２２、第１通信経路１０を介してサブＣＰＵ３０との間で通信を実現する第１通信部２４、第２の通信経路４０を介してサブＣＰＵ３０との間で通信を実現する第２通信部２６、後述する異常判定処理を経て両ＣＰＵ間の通信に異常が発生しているか否かを判定する異常検出部２８、などを備えている。
【００３４】
サブＣＰＵ３０は、入力信号に基づく処理を実行する構成要素（図示されない）の他、アナログの入力信号をデジタルの信号に変換するＡＤ変換部３２、第１通信経路１０を介してメインＣＰＵ２０との間で通信を実現する第１通信部３４、第２の通信経路４０を介してメインＣＰＵ２０との間で通信を実現する第２通信部３６、規則信号を生成する規則生成部３８などを備えている。
【００３５】
これらのうち、第１通信部３４は、ＡＤ変換部３２を介して外部から入力される信号，および，規則生成部３８から出力される規則信号それぞれをメインＣＰＵ２０側に出力するように構成されている。また、第２通信部３６は、規則生成部３８から出力される規則信号それぞれをメインＣＰＵ２０側に出力するように構成されている。また、規則生成部３８は、制御装置１に内蔵されたクロック生成器からのクロック信号を倍周した信号を、規則信号として生成するように構成されている。
（２）メインＣＰＵによる処理
続いて、メインＣＰＵ２０の異常検出部２８により実行される異常判定処理の処理手順を、図２に基づいて説明する。この異常判定処理は、メインＣＰＵ２０が起動した以降、一定時間間隔で繰り返し実行される処理である。
【００３６】
まず、ＡＤ変換部２２を介して外部から入力される信号に基づいて、この信号で示されるパラメータが取得される（ｓ１１０）。ここでは、ＡＤ変換部２２によりデジタル信号に変換されたアクセル信号に基づき、このアクセル信号で示されるアクセル開度が特定され、このアクセル開度がパラメータとして取得される。
【００３７】
次に、ｓ１１０により取得されたパラメータが正常なパラメータであるか否かがチェックされる（ｓ１２０）。ここでは、ｓ１１０により取得されたパラメータが、入力信号で示されるパラメータとして想定される範囲内に収まっている場合に、正常なパラメータであると判定される。
【００３８】
このｓ１２０で、正常なパラメータではないと判定された場合には（ｓ１２０：ＮＯ）、直ちに異常判定処理が終了する。
一方、ｓ１２０で、正常なパラメータであると判定された場合には（ｓ１２０：ＹＥＳ）、そのパラメータが変数Ａｃｃｍａｉｎ（ｉ）（１≦ｉ≦ｊ）にセットされる（ｓ１３０）。ここでは、それぞれ初期値「０」の変数Ａｃｃｍａｉｎ（１）〜（ｊ）のうち、初期値「０」のままとなっている最後尾の変数（カッコ内の値が最も大きい変数）、または、そのような変数がなければ直前に行われたｓ１３０にてパラメータがセットされた次の変数に、ｓ１１０にて取得されたパラメータがセットされる。
【００３９】
次に、第２通信部２６を介してサブＣＰＵ３０から入力される規則信号の信号レベルがチェックされる（ｓ１４０）。本実施形態においては、このｓ１４０にてチェックした信号レベルを記憶するための記憶領域が、異常検出部２８の内蔵メモリに確保されており、この記憶領域への信号レベル（を示す情報）の記憶（または上書き）が併せて行われる。
【００４０】
次に、ｓ１４０にてチェックされた信号レベルが、前回のｓ１４０にてチェックされた信号レベルから変化したか否かがチェックされる（ｓ１５０）。ここでは、直前に行われたｓ１４０において記憶された信号レベルが、このｓ１４０が行われる前に記憶されていた信号レベルとは異なるものになった場合に、信号レベルが変化したと判定される。
【００４１】
このｓ１５０で、信号レベルが変化していないと判定された場合（ｓ１５０：ＮＯ）、以下に示すｓ１６０〜ｓ２１０を行うことなく、プロセスが次の処理（ｓ２２０）へ移行する。
【００４２】
また、ｓ１５０で、信号レベルが変化していると判定された場合（ｓ１５０：ＹＥＳ）、その時点における現在時刻情報が変数ＴＡにセットされる（ｓ１６０）。ここでは、ｓ１４０にて信号レベルがチェックされた時点における現在時刻を特定可能な情報が、変数ＴＡにセットされる。
【００４３】
次に、第１通信部２４を介してサブＣＰＵ３０から入力されるパラメータが、変数Ａｃｃｓｕｂにセットされる（ｓ１７０）。
次に、第１通信部２４を介してサブＣＰＵ３０から入力される規則信号の信号レベルがチェックされる（ｓ１８０）。
【００４４】
次に、ｓ１８０にてチェックされた信号レベルが、前回のｓ１８０にてチェックされた信号レベルから変化しているか否かがチェックされる（ｓ１９０）。ここでは、直前に行われたｓ１９０において記憶された信号レベルが、このｓ１９０が行われる前に記憶されていた信号レベルとは異なるものになった場合に、信号レベルが変化したと判定される。
【００４５】
このｓ１９０で、信号レベルが変化していないと判定された場合（ｓ１９０：ＮＯ）、以下に示すｓ２００を行うことなく、プロセスが次の処理（ｓ２２０）へ移行する。
また、ｓ１９０で、信号レベルが変化していると判定された場合（ｓ１９０：ＹＥＳ）、その時点における現在時刻情報が変数ＴＢにセットされる（ｓ２００）。ここでは、ｓ１９０にて信号レベルがチェックされた時点における現在時刻を特定可能な情報が、変数ＴＢにセットされる。
【００４６】
次に、変数ＴＡ，ＴＢそれぞれにセットされた値に基づいて伝送遅延が算出された後（ｓ２１０）、プロセスが次の処理（ｓ２２０）へ移行する。このｓ２１０では、変数ＴＢにセットされた値（現在時刻情報で特定される現在時刻）Ｂから、変数ＴＡにセットされた値（現在時刻情報で特定される現在時刻）Ａを減算した値が、伝送遅延を示す値Ｃ（＝Ｂ−Ａ）として算出される（図３（ａ）参照）。
【００４７】
こうして、ｓ２１０で伝送遅延が算出された後、または、ｓ１５０，ｓ１９０で信号レベルが変化していないと判定された場合（ｓ１５０：ＮＯ，ｓ１９０：ＮＯ）、ｓ２１０にて算出された伝送遅延を示す値Ｃに応じた変数Ａｃｃ’ｍａｉｎが読み出される（ｓ２２０）。ここでは、変数Ａｃｃｍａｉｎ（１）〜（ｊ）のうち、直前に行われたｓ１３０でパラメータがセットされた変数Ａｃｃｍａｉｎ（ｉ）よりも、ｓ２１０にて算出された伝送遅延を示す値Ｃだけ前の変数Ａｃｃｍａｉｎ（ｉ−Ｃ）が、変数Ａｃｃ’ｍａｉｎとして読み出される。つまり、このｓ２２０では、第１，第２の通信経路１０，４０から入力される規則信号の信号レベルが変化したタイミングそれぞれの差となる時間（つまり伝送遅延に応じたタイミング）だけ前のパラメータが読み出されることになる（図３（ｂ）参照）。なお、このｓ２２０にて、該当する変数が存在していない場合には、例えば、該当する変数の前後となる変数にセットされたパラメータそれぞれから補完してなるパラメータや、該当する変数の前後いずれかの変数にセットされたパラメータが、変数Ａｃｃ’ｍａｉｎとして読み出される。
【００４８】
次に、ｓ２２０で読み出された変数Ａｃｃ’ｍａｉｎの値と、ｓ１７０にてパラメータがセットされたＡｃｃｓｕｂの値との差の絶対値が、異常判定値Ｄ（＝｜Ａｃｃ’ｍａｉｎ−Ａｃｃｓｕｂ｜）として算出される（ｓ２３０）。
【００４９】
そして、ｓ２３０にて算出された異常判定値Ｄが、両ＣＰＵ間の通信に異常が発生していない場合におけるしきい値よりも大きくなっている（Ｄ＞しきい値）か否かがチェックされる（ｓ２４０）。
【００５０】
このｓ２４０で、異常判定値Ｄがしきい値よりも大きくなっていないと判定された場合には（ｓ２４０：ＮＯ）、本異常判定処理が終了する一方、異常判定値Ｄがしきい値よりも大きくなっていると判定された場合には（ｓ２４０：ＹＥＳ）、その異常に対応するための処理（異常対応処理）が行われた後（ｓ２５０）で本異常判定処理が終了する。
【００５１】
なお、この異常対応処理とは、例えば、異常が発生した旨を報知するための信号を制御装置１外部に出力したり、その出力後に何らかの操作が行われるまで待機したり、フェイルセーフ用の処理に移行したり、といったことを行うことである。
（３）作用，効果
このように構成された制御装置１において、メインＣＰＵ２０は、サブＣＰＵ３０から入力した入力信号で示されるパラメータ（Ａｃｃｓｕｂ）を、第１，第２の通信経路１０，４０から入力される規則信号の信号レベルが変化したタイミングそれぞれの差となる時間だけ前のパラメータ（Ａｃｃｍａｉｎ（ｉ−Ｃ））と対比している（図２のｓ２１０〜ｓ２３０）。
【００５２】
つまり、メインＣＰＵ２０では、サブＣＰＵ３０に入力された入力信号で示されるパラメータを取得するまでに伝送遅延が生じた場合であっても、その伝送遅延に応じたタイミングだけ前のパラメータを用いて対比を行うことができる（図３（ｂ）のＡｃｃｍａｉｎ（ｉ−Ｃ）およびＰ参照）。
【００５３】
これにより、入力信号で示される情報が急激な変化を示さない状態（定常状態）のときはもちろん、その情報が急激に変化する過渡期においても、２つのＣＰＵ間の通信に異常が発生しているか否かの判定を、伝送遅延に応じた適切なパラメータ同士の対比により行うことができる。
【００５４】
また、メインＣＰＵ２０では、サブＣＰＵ３０側でクロック信号に基づいて生成される規則信号に基づいて、両ＣＰＵ間の伝送遅延を算出することができる。
（４）変形例
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態をとり得ることはいうまでもない。
【００５５】
例えば、上記実施形態においては、制御装置１が、車両におけるアクセル信号を入力信号として車両の動作を制御するための処理を行うＥＣＵである場合を例示した。しかし、本発明の制御装置は、上記ＥＣＵ以外の制御装置としても適用できることはいうまでもない。
【００５６】
また、上記実施形態においては、変数Ａｃｃｍａｉｎ（１）〜（ｊ）に順次セットされたパラメータのうち（図２のｓ１３０）、伝送遅延に応じた変数Ａｃｃｍａｉｎ（ｉ−Ｃ）にセットされたパラメータを、伝送遅延に応じた時間だけ前のタイミングにおけるパラメータとして特定する構成とされているものを例示した（同図ｓ２２０）。しかし、このようにパラメータの履歴を登録する方法以外に、同図ｓ２２０において、パラメータを特定する時点における外部からの入力信号で示されるパラメータから、所定の数式に基づいて該当するパラメータを特定（算出）するように構成してもよい。
【００５７】
また、上記実施形態においては、サブＣＰＵ３０が、規則生成部３８にてクロック信号を倍周してなる信号を規則信号として生成し、これをメインＣＰＵ２０に出力するように構成されたものを例示した。しかし、メインＣＰＵ２０に出力する信号としては、信号レベルが規則的に変化する信号であれば、規則生成部３８により生成された信号以外の信号を規則信号の代わりに用いる構成としてもよい。
【００５８】
例えば、サブＣＰＵ３０が、下記の信号またはフラグを使用または生成する場合であれば、これらのうちいずれかの信号またはフラグ（の値に応じて信号レベルを変化させる信号）を規則信号の代わりに用いることとしてもよい。
・車両のエンジンにおけるカム軸の回転に伴って信号レベルが変化するカム信号
・ドライバーがアクセルを離した事を検知するアイドリングフラグ
・車両におけるスロットル開度が所定値以上に大きくなった際にＯＮ（つまり信号レベルがＨレベル；以下同様）になるフルロードフラグ
・車両におけるオートマチックトランスミッションでギアがＮレンジに切り替えられた際にＯＮになるニュートラルフラグ
・車両のエンジンにおいて燃料噴射が停止されるとＯＮになる燃料カット実行フラグ
このように構成すれば、入力信号に基づく処理を実行する過程において生成または使用する信号のうち、信号レベルが規則的に変化する信号を規則信号の代わりとし、この信号に基づいて、両ＣＰＵ間の伝送遅延を算出することができる。
（５）本発明との対応関係
以上説明した実施形態において、サブＣＰＵ３０が本発明における一方のＣＰＵであり、メインＣＰＵ２０が本発明における他方のＣＰＵである。
【００５９】
また、サブＣＰＵ３０の第１通信部３４が本発明における第１出力手段であり、第２通信部３６が本発明における第２出力手段であり、規則生成部３８が本発明における信号生成手段である。
【００６０】
また、図２のｓ２１０が本発明における時間差算出手段であり、同図ｓ２２０が本発明におけるパラメータ特定手段であり、同図ｓ２３０が本発明におけるパラメータ差算出手段であり、同図ｓ２４０が本発明における異常判定手段であり、同図ｓ１３０が本発明におけるパラメータ登録手段である。
【図面の簡単な説明】
【００６１】
【図１】制御装置の全体構成を示すブロック図
【図２】異常判定処理を示すフローチャート
【図３】規則信号およびパラメータの変化を示すグラフ
【図４】従来の異常判定処理を示すフローチャート
【符号の説明】
【００６２】
１…制御装置、１０…第１通信経路、２２…ＡＤ変換部、２４…第１通信部、２６…第２通信部、２８…異常検出部、３２…ＡＤ変換部、３４…第１通信部、３６…第２通信部、３８…規則生成部、４０…通信経路。
【図１】
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【図２】
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【図３】
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【図４】
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