(57)【要約】【課題】  高いキャリア移動度を得ると共に大電流化を可能とする。【解決手段】  チャネル領域において、不純物が実質的にドープされていないＳｉ0.9Ｇｅ0.1Ｃスイッチング層１４と、Ｓｉ0.9Ｇｅ0.1Ｃスイッチング層１４の一部に設けられた溝の、スイッチング層表面と略直交する溝内壁に形成されたＳｉＣ電子供給層１０とが隣接して設けられている。【選択図】  図１
2007103727.tif 000002
【特許請求の範囲】
【請求項１】
ＨＥＭＴ構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型の炭化珪素半導体装置において、
結晶に不純物が実質的にドープされていないスイッチング層と、
前記スイッチング層の一部に設けられた溝と、
前記溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、
前記電子供給層との間に絶縁層を介して設けられたゲート電極と、
を有することを特徴とする炭化珪素半導体装置。
【請求項２】
ＨＥＭＴ構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型の炭化珪素半導体装置において、
結晶に不純物が実質的にドープされていないスイッチング層と、
前記スイッチング層の一部に設けられた溝と、
前記溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、
前記電子供給層と電気的に接続させて設けられたゲート電極と、
を有することを特徴とする炭化珪素半導体装置。
【請求項３】
前記結晶が、ＳｉＣ結晶、ＧａＡｓ結晶、ＧａＮ結晶、ＩｎxＧａ1-xＡｓ結晶〔０．０１≦ｘ≦０．２〕、又はＩｎxＧａ1-xＮ結晶〔０．０１≦ｘ≦０．２〕である請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記結晶がＳｉＣ結晶であって、前記スイッチング層は、ＳｉＣ結晶にＧｅ又はＳｎがドープされたＳｉ1-yＧｅyＣ混晶又はＳｉ1-yＳｎyＣ混晶〔０＜ｙ＜１〕を含む請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記電子供給層が、ＳｉＣ結晶、ＡｌzＧａ1-zＡｓ結晶〔０．１５≦ｚ≦０．５〕、又はＡｌzＧａ1-zＮ結晶〔０．１５≦ｚ≦０．５〕を含む請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記ＳｉＣ結晶が、４Ｈ−ＳｉＣ結晶である請求項３〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
基板上に、結晶に不純物が実質的にドープされていないスイッチング層を含む少なくとも１層の半導体層を形成する工程と、
少なくとも前記スイッチング層の一部に溝を形成する工程と、
形成された溝の内壁面に、前記スイッチング層と電気的に接続されるように電子供給層を形成する工程と、
前記電子供給層と電気的に接続されるようにゲート電極を形成する工程と、
を有する炭化珪素半導体装置の製造方法。
【請求項８】
基板上に、結晶に不純物が実質的にドープされていないスイッチング層を含む少なくとも１層の半導体層を形成する工程と、
少なくとも前記スイッチング層の一部に溝を形成する工程と、
形成された溝の内壁面に、前記スイッチング層と電気的に接続されるように電子供給層を形成する工程と、
前記電子供給層との間に絶縁膜を介してゲート電極を形成する工程と、
を有する炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度の炭化珪素半導体装置及びその製造方法に関し、詳しくは、ＭＯＳ（metal-oxide semiconductor；MOS）構造のゲート電極を有する高電子移動度の炭化珪素半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電流の流れ込むソース電極と流れ出るドレイン電極との間にゲート電極を設け、ゲート電極に加える電庄によってソース／ドレイン間の電流（ドレイン電流）を制御する電界効果トランジスタ（Field Effect Transistor；FET）が提案されており、ゲートにMOS構造を持つMOS型（MOSFET）とｐｎ接合又はショットキー接合を用いた接合型とがある。
【０００３】
ゲート電極をＭＯＳ構造にして設けたＭＯＳＦＥＴでは、半導体表面に少数のキャリアによる反転層ができることを利用し、ドレイン電流が流れるチャネル領域の伝導度を制御する。そして、ゲート電圧に変化を与えると電流値が変化するため、電気信号の増幅や電流のオン／オフスイッチとして機能し得る。
【０００４】
また、トランジスタの構造としては、電子を発生させるための不純物添加層と電子が動く層とを別層にして電子の移動速度を高めた高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor)が知られている。例えば半導体層の厚み方向に電子が縦断するように流れる縦型のＨＥＭＴを開示したものがある（例えば、特許文献１参照）。このＨＥＭＴは、溝の側壁の片側に高電子移動度領域を作り込み、厚さ方向に電子が移動するので、素子面積を縮小できるため、微細化に有利となるようになっている。
【特許文献１】特許平５−１２１４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、前記開示のＨＥＭＴの構造は、微細化を指向したもので、素子上面の一部にドレインを、他の一部にゲート電極を形成し、更に溝の互いに対向する面に電子供給層とゲート電極領域とを形成しているため、チャネルが溝の片側にしか作られず、本目的である大電流を流すのに適した構成となっていない。
【０００６】
縦型構造は通電面積が大きくとれるため、一般に大電流を得るの有利とされており、従来よりＳｉＣ結晶中を移動するキャリアの移動度を向上させる技術が種々検討されているものの、移動度の向上効果は必ずしも充分ではなく、チャネル移動度を含めた素子全体の大電流化は未だ不充分であるのが実状である。
【０００７】
本発明は、上記に鑑みなされたものであり、チャネル移動度が高く大電流を流すことが可能な炭化珪素半導体装置及びその製造方法を提供することを目的とし、該目的を達成することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体層の厚み方向（半導体層を挟むソース電極及びドレイン電極のソース側からドレイン側に向かって半導体層中を縦断する方向）に電流が流れる縦型構造のトランジスタにおいて、スイッチング領域（ゲート領域）に溝を設けることにより、キャリアを供給するバンドギャップの大きい半導体層とバンドギャップが小さく不純物散乱の影響がなくキャリア移動度の高い半導体層とを形成することが、ＨＥＭＴの更なる大電流化を図るのに効果的であるとの知見を得、かかる知見に基づいて達成されたものである。
【０００９】
前記目的を達成するために、第１の発明である炭化珪素半導体装置は、ＨＥＭＴ構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型構造を有し、結晶に不純物が実質的にドープされていないスイッチング層と、スイッチング層の一部に設けられた溝と、該溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、電子供給層との間に絶縁層を介して設けられたゲート電極と、で構成したものである。
【００１０】
第１の発明である炭化珪素半導体装置は、ソース電極及びドレイン電極と共に、ゲート電極がＭＯＳ構造にして設けられたＭＯＳ型に構成されている。
【００１１】
第１の発明においては、チャネル領域が形成される部位であるスイッチング領域を、不純物が実質的にドープされていないバンドギャップの小さいスイッチング層と、スイッチング層と隣接されたバンドギャップの大きい電子供給層とにより構成することで、チャネル領域をなすスイッチング層ではキャリアの不純物散乱が抑えられるので、チャネル領域におけるキャリア移動度を飛躍的に向上させ得ると共に、このチャネル領域に電子供給層からキャリア用の電子が直に供給されるので、素子内を移動するキャリアの移動度を効果的に向上させることができる。これにより、素子は低オン抵抗となり、素子特性を飛躍的に向上させることができる。
【００１２】
スイッチング層（チャネル領域）に溝を形成し、溝の側壁の壁面に電子供給層を形成することで、スイッチング領域（ゲート領域）において、バンドギャップの小さい半導体層及びバンドギャップの大きい半導体層の両層が隣接するように設けることができるので、キャリア移動度の向上効果が大きく、大電流が得られる。なお、第１の発明は、ノーマリーオフ特性とするため、電子供給層の厚さとキャリア濃度を調整し、かつゲート電極との間に絶縁層を設けている。
【００１３】
ここで、「実質的にドープされていない」とは、ｎ型もしくはｐ型半導体として機能し得る程度の不純物のドープはなされていないことをいい、具体的には、キャリア濃度が１×１０-15／ｃｍ3以下であることをいう。
【００１４】
第２の発明である炭化珪素半導体装置は、ＨＥＭＴ構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型構造を有し、結晶に不純物が実質的にドープされていないスイッチング層と、スイッチング層の一部に設けられた溝と、該溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、電子供給層と電気的に接触させて設けられたゲート電極と、で構成したものである。
【００１５】
第２の発明である炭化珪素半導体装置は、ソース電極及びドレイン電極と共に、ゲート電極がＦＥＴ構造（電界効果トランジスタ構造）に構成されている。
【００１６】
第２の発明においては、電子供給層とゲート電極とが電気的に接触されてノーマリーオン特性となっている。さらに第１の発明と同様に、チャネル領域をなすスイッチング層ではキャリアの不純物による散乱が抑えられるので、チャネル領域におけるキャリア移動度を飛躍的に向上させることができ、このチャネル領域に隣接の電子供給層からキャリア用の電子を直に供給し、素子内を移動するキャリアの移動度を効果的に向上させることができる。これにより、素子は低オン抵抗に構成され、素子特性を飛躍的に向上させることができる。
【００１７】
第１及び第２の発明のスイッチング層は、ＳｉＣ結晶、ＧａＡｓ結晶、ＧａＮ結晶、ＩｎxＧａ1-xＡｓ結晶〔０．０１≦ｘ≦０．２〕、又はＩｎxＧａ1-xＮ結晶〔０．０１≦ｘ≦０．２〕で構成されるのが素子特性を向上させるのに有効である。これら結晶を用いることで、更に高い周波数での動作を可能とすることができる。
【００１８】
ＳｉＣ結晶で構成する場合は特に、ＳｉＣ結晶（炭化珪素）にＧｅ（ゲルマニウム）又はＳｎ（スズ）をドープして得られた移動度の大きいＳｉ1-yＧｅyＣ混晶又はＳｉ1-yＳｎyＣ混晶を用いた構成が効果的である。Ｇｅ、Ｓｎは、ＳｉやＣに比べてイオン半径が大きく、禁制帯幅の狭いので、チャネル領域の格子定数が大きくなり、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられ、チャネル領域における電子等のキャリアの移動度を効果的に向上させることができる。
【００１９】
ＳｉＣ結晶としては、４Ｈ−ＳｉＣ結晶又は６Ｈ−ＳｉＣ結晶が効果的であり、４Ｈ−ＳｉＣ結晶が特に有効である。また、Ｓｉ1-yＧｅyＣ混晶及びＳｉ1-yＳｎyＣ混晶中のＳｎの濃度は、ｘが０＜ｘ＜０．１を満たす範囲が特に効果的である。
【００２０】
また、第１及び第２の発明の電子供給層は、ＳｉＣ結晶、ＡｌzＧａ1-zＡｓ結晶〔０．１５≦ｚ≦０．５〕、又はＡｌzＧａ1-zＮ結晶〔０．１５≦ｚ≦０．５〕で構成されるのが、素子特性を向上させるのに有効である。また、ＳｉＣ結晶には窒素（Ｎ）などを、ＡｌzＧａ1-zＡｓ結晶及びＡｌzＧａ1-zＮ結晶にはＳｉなどを、不純物として（好ましくは高濃度に）ドープすることができ、キャリアである電子の供給を良好に行なえる。
【００２１】
第３の発明である炭化珪素半導体装置の製造方法は、基板上に、結晶に不純物が実質的にドープされていないスイッチング層を含む少なくとも１層の半導体層を形成する工程と、少なくとも前記スイッチング層の一部に溝を形成する工程と、形成された溝の内壁面に、前記スイッチング層と電気的に接続されるように電子供給層を形成する工程と、前記電子供給層と電気的に接続されるようにゲート電極を形成する工程と、を設けて構成したものである。
【００２２】
第３の発明は、第２の発明である、ノーマリオン特性を有する炭化珪素半導体装置を作製するのに好適であり、チャネル領域において、不純物が実質的にドープされておらず、不純物散乱が小さく移動度の高いスイッチング層と、キャリアである電子の供給が可能な電子供給層とが互いに電気的に接続するように隣接して設けられるので、素子内を移動するキャリアの移動度を向上させることが可能であり、低オン抵抗で素子特性の良好な炭化珪素半導体装置を作製することができる。
【００２３】
すなわち、スイッチング層（チャネル領域）に溝を形成し、溝の側壁の壁面に電子供給層を形成することで、スイッチング領域（ゲート領域）において、バンドギャップの小さい半導体層及びバンドギャップの大きい半導体層の両層を隣接させて設けることができるので、キャリア移動度の向上効果が大きく、大電流が得られる。
【００２４】
第４の発明である炭化珪素半導体装置の製造方法は、第３の発明である炭化珪素半導体装置の製造方法において、ゲート電極を、電子供給層との間に絶縁膜を設け、絶縁膜を介して電気的に非接触にして形成するようにしたものである。この場合、第１の発明の作製に好適であり、ノーマリーオフ特性を有する炭化珪素半導体装置を作製することができる。
【発明の効果】
【００２５】
本発明によれば、キャリア移動度が高く大電流を流すことが可能な炭化珪素半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して、本発明の炭化珪素半導体装置の実施形態について詳細に説明する。なお、下記の各実施形態において、「不純物非ドープ」とは、不純物が実質的にドープされていないことをさし、具体的には既述の通りである。
【００２７】
（第１実施形態）
本発明の炭化珪素半導体装置の第１実施形態を図１〜図３を参照して説明する。本実施形態の炭化珪素半導体装置は、ゲート電極をＭＯＳ構造に構成すると共に、６方晶系のＳｉＣ結晶に気相成長法によりＧｅをＳｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）の組成となるようにドーピングしてなるＳｉＧｅＣ混晶からなる層（不純物非ドープ）をチャネル領域をなすスイッチング層として設け、更にＭＯＳ構造の溝部でスイッチング層と接するように電子供給層を設けてＨＥＭＴ構造とし、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって素子内を縦断する縦方向に電子が流れる縦型ＨＥＭＴに構成したものである。
【００２８】
また、本実施形態の炭化珪素半導体装置は、ゲート電極と電子供給層とが絶縁膜で隔てられ、電気的に非接触なノーマリーオフ特性を有してなるものである。
【００２９】
本実施形態のＨＥＭＴは、図１に示すように、Ｎ型の４Ｈ−ＳｉＣ基板（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１１の上に順次、厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２と、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３とが積層されており、ＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、ＭＯＳ構造を形成するための凹状の溝部１９が形成されている。
【００３０】
ＳｉＣドリフト層１３上には、溝部１９が形成されていない表面（溝非形成面）において更に、厚み２μｍのＳｉＧｅＣスイッチング層（不純物非ドープ）１４が積層されている。このＳｉＧｅＣスイッチング層１４は、６方晶系のＳｉＣに気相成長法によりＧｅをドーピングしたＳｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＧｅＣ混晶）からなる層であり、チャネル層としてキャリア用の電子が良好に移動できるようになっている。
【００３１】
このように、チャネル領域となるＳｉＧｅＣスイッチング層１４は、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、ＳｉＣに対するキャリアの移動度は高い。このキャリア移動度の高いＳｉＧｅＣ混晶からなるチャネル層に、後述するように、これと隣接するＳｉＣ電子供給層１０から電子供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性を得ることができる。
【００３２】
本実施形態では、ＳｉＧｅＣ混晶の組成をＧｅ／ＧｅＳｉ比（ｘ）が０．１である場合を示したが、Ｇｅの比率は０＜ｘ＜１の範囲で任意に選択することができ、この範囲内では上記同様に、チャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Ｇｅの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．２の範囲がより好ましく、０．００５＜ｘ≦０．２の範囲が特に好ましい。
【００３３】
ＳｉＧｅＣスイッチング層１４は、６方晶系のＳｉＣ結晶に気相成長法を用いた常法によりＧｅをドーピングして形成したものである。気相成長法は、結晶中のＳｉＣをＳｉＧｅＣに置き換えるようにして、成分組成がブロード状に変化する混晶ではなく、ＳｉＣ及びＳｉＧｅＣ間に急峻な界面を有する混晶を得ることができるため、チャネル層の界面に揺らぎが生じることに伴なう電子などの散乱を回避でき、移動度が向上すると共に、層構造を自由に制御可能である点で好ましい。
【００３４】
気相成長法で形成する場合、例えば、導入用の水素ガスをキャリアガスとして、ＳｉＨ4とプロパン（Ｃ3Ｈ8）ガスを流す等してできた気相ＳｉＣに有機金属（例えばテトラエチルゲルマニウム）ガス又はガス原料（ＧｅＨ4）を導入して部分的にＳｉＧｅＣを堆積成長させることにより行なうことができ、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
【００３５】
ＳｉＧｅＣスイッチング層１４の形成は、気相成長法以外に、液相成長法やエピタキシャル成長法、原料分子をイオン化し、加速して結晶中に注入するイオン注入法、など公知の方法を利用して行なうことができる。成分組成がブロード状に変化しない急峻な界面構造が得られ、移動度が向上する点で、本発明においては、気相成長法が特に好ましい。
【００３６】
また、ＳｉＧｅＣ混晶の形成に用いる炭化珪素は、種々の炭化珪素を選択することができるが、６方晶系のＳｉＣ結晶が好ましく、前記４Ｈ−ＳｉＣ結晶以外に６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、チャネル移動度が高く、絶縁破壊電界が大きい点で好ましい。６Ｈ−ＳｉＣ結晶を用いた場合も、上記と同様にしてＳｉＧｅＣスイッチング層を形成できる。
【００３７】
ＳｉＧｅＣスイッチング層の厚みとしては、特に制限されるものではないが、応力による結晶欠陥の発生を防ぐ点で、０．０１〜２．０μｍが好ましく、０．０１〜０．５μｍがより好ましい。
【００３８】
ＳｉＧｅＣスイッチング層１４の表面には、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５が積層されており、ＳｉＣコンタクト層１５上の一部領域にはＮｉからなるソース電極１６が形成されている。
【００３９】
ＳｉＣドリフト層１３に形成された溝部１９は、上記のようにスイッチング層１４及びＳｉＣコンタクト層１５が積層されることにより、図１に示すように、ＳｉＣドリフト層１３の溝の深さ分と両層の厚み分の側壁が２面形成されており、側壁ではスイッチング層１４及びＳｉＣコンタクト層１５が剥き出しになっている。各側壁はスイッチング層の表面と略直交関係にあり、溝部１９の内壁の一部を構成している。
【００４０】
また、形成された２面の側壁は、図１に示すように互いに向かい合う位置関係にあり、各々の側壁には、露出するスイッチング層１４及びＳｉＣコンタクト層１５と接するように側壁の壁面の沿って、つまりスイッチング層１４の表面と略直交するようにＳｉＣ電子供給層１０が形成されている。
【００４１】
ＳｉＣ電子供給層１０は、高濃度の窒素（Ｎ）がドープされたＳｉＧｅＣに比較しバンドギャップの大きい層であり、これと隣接して設けられたキャリア移動度の高いスイッチング層１４に電子を供給できるようになっている。
【００４２】
さらに、図１に示すように、ＳｉＣコンタクト層１５上のソース電極が形成されていない領域と、溝部１９におけるＳｉＣドリフト層１３の表面並びにＳｉＣ電子供給層１０とが覆われるようにして、厚み３０〜１００ｎｍのＳｉＯ2からなるゲート酸化膜１８が形成されている。
【００４３】
そして、溝部１９を含むゲート酸化膜１８上には、Ｔｉ層／Ａｌ層（ここで、Ｔｉ層／Ａｌ層は、厚み０．０３〜０．０５μｍのＴｉ層と厚み１〜４μｍのＡｌ層とを積層したものである。以下同様。）からなるゲート電極１７が形成されており、ＭＯＳ構造に構成されている。ゲート電極１７は、ゲート酸化膜１８によってソース電極１６やＳｉＧｅＣスイッチング層１４及びＳｉＣコンタクト層１５と非接触なようになっている。
【００４４】
また、４Ｈ−ＳｉＣ基板１１のＳｉＣバッファ層１２が設けられていない側の表面には、Ｎｉからなるドレイン電極２０が形成されており、ゲート電極１７の電圧制御により、ソース電極１６からドレイン電極２０に向かって素子内を縦断する方向（縦方向）に電子が流れるようになっている。このとき、電流はドレイン電極からソース電極に流れる。
【００４５】
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の縦型のＨＥＭＴを作製した場合を一例に、図２〜図３を参照して説明する。
【００４６】
−１）基板上への各層の形成−
ＳｉＣ基板（Ｎ+；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、窒素ドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃に加熱して、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：モノシラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）、Ｎ型伝導用原料：窒素（Ｎ2）〕を用いた常法により、図２−（ａ）に示すように、ＳｉＣ基板１１上に厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２をエピタキシャル成長させて形成した。
【００４７】
ＳｉＣバッファ層１２の形成後に連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＣバッファ層１２上に、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３をエピタキシャル成長させて積層した。
【００４８】
ＳｉＣドリフト層１３の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｇｅ導入用原料：テトラエチルゲルマニウム〔(Ｃ2Ｈ5)4Ｇｅ〕〕を用いた常法により、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶が得られるように成分流量、有機金属の容器温度を調節して、ＳｉＣドリフト層１３上に厚み２μｍのＳｉＧｅＣスイッチング層（実質的にドープしていない、キャリア濃度１×１０15cm-3）１４をエピタキシャル成長させて積層した。
【００４９】
引き続き連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＧｅＣスイッチング層１４上に、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５をエピタキシャル成長させて積層した。このようにして、図２−（ａ）に示すように、ＳｉＣ基板１１上に該基板側から順に、ＳｉＣバッファ層１２、ＳｉＣドリフト層１３、ＳｉＧｅＣスイッチング層１４、及びＳｉＣコンタクト層１５が積層された積層体（ウエハ）を得た。
【００５０】
−２）溝部の形成−
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面全体に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
【００５１】
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよい。また、フォトレジスト膜の除去は、Ｏ2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
【００５２】
次に、ＳＦ6ガスを用いたドライエッチング法により、図２−（ｃ）に示すように、ＳｉＯ2膜２１にて規制されたゲート形成領域に相当する範囲でＳｉＧｅＣスイッチング層１４及びＳｉＣコンタクト層１５を、ＳｉＣドリフト層１３の一部が除去され溝部１９と同幅に凹状に溝（深さ０．５μｍ）が形成されるようにエッチング処理し、深さ３．０μｍの溝（ＳｉＣコンタクト層（０．５μｍ）１５とＳｉＧｅＣスイッチング層（２μｍ）１４と深さ０．５μｍの総和；溝部１９）を形成した。その後、ＣＨＦ3ガスを用いたドライエッチング法により、ＳｉＯ2膜２１を除去した。なお、ＳｉＯ2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
【００５３】
上記では、ＳｉＣドリフト層１３の溝の深さを０．５μｍとしたが、ＳｉＣドリフト層の厚みや目的等に応じて、例えば０．１〜０．５μｍの範囲で適宜選択することができる。
【００５４】
−３）ＳｉＣ電子供給層の形成−
続いて、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、図２−（ｄ）に示すように、ＳｉＣコンタクト層１５及び溝部１９の全面に厚み０．０５〜０．１５μｍのＳｉＣ層（Ｎ+；窒素ドープ、キャリア濃度３〜５×１０18cm-3）２２をエピタキシャル成長させて積層した。
【００５５】
次に、ＳＦ6ガスを用いたドライエッチング法により、ウエハの厚み方向にエッチングを行なう異方性エッチング条件にて、溝部１９の側壁以外のＳｉＣ層２２を除去し、図２−（ｅ）に示すように、露出するスイッチング層１４及びＳｉＣコンタクト層１５と接触させて側壁の壁面の沿って、つまりスイッチング層１４の表面と略直交関係となるようにＳｉＣ電子供給層１０を形成した。
【００５６】
−４）熱酸化法によるゲート酸化膜の形成−
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の外側表面の全体を酸化し、図３−（ｆ）に示すように、ＳｉＯ2の酸化被膜２３を形成した。なお、図３−（ｆ）には、積層体の上部と底部に酸化被膜２３が形成されているところを示す。
【００５７】
−５）ソース電極の形成−
上記のように、積層体の上部に形成された酸化被膜２３上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域（ソース形成領域）が開口、つまりソース形成領域となる範囲の酸化被膜２３が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図３−（ｇ）に示すように、ソース形成領域に相当する範囲の酸化被膜２３を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口した。
【００５８】
このとき、図３−（ｇ）に示すように、溝部１９におけるＳｉＣドリフト層１３の露出面及びＳｉＣ電子供給層１０、並びにＳｉＣコンタクト層１５の一部に、これら表面を覆うようにしてゲート酸化膜１８が形成されている。
【００５９】
続いて、真空蒸着装置を用いて、図３−（ｇ）に示すように、ＳｉＣコンタクト層１５の露出部にＮｉを蒸着して厚み０．１μｍのソース電極１６を成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。
【００６０】
−６）ドレイン電極の形成−
次に、積層体の底部に形成された酸化被膜２３を、ＣＨＦ3ガスを用いたドライエッチング法によりエッチング処理して除去し、酸化被膜２３が除去されてＳｉＣ基板が露出した領域に、真空蒸着装置を用いて、図３−（ｇ）に示すようにドレイン電極２０を成膜した。
【００６１】
続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、１０００℃で１０分間熱処理を行なった。
【００６２】
−７）ゲート電極及び配線の形成−
次に、前記５）の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部１９内のゲート酸化膜１８及びソース電極１６が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図３−（ｈ）に示すように、露出したゲート酸化膜１８及びソース電極１６上にＴｉとＡｌとを蒸着し、厚み２．０５μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．０５μｍ＋Ａｌ厚２．０μｍ）からなるゲート電極１７と配線２４とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
【００６３】
−８）表面保護膜の形成−
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２４等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６上に設けられた配線２４の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図３−（ｉ）に示すように、ソース電極１６上の配線２４が露出するまでエッチング処理し、配線２４の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２５を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
【００６４】
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、Ｏ2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
【００６５】
以上のようにして、図１に示す縦型ＨＥＭＴを作製した。上記より作製したＨＥＭＴのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、溝部壁面に電子供給層を設けず且つＧｅドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるスイッチング層と窒素ドープＳｉＣ層とを積層してなる縦型ＨＥＭＴに比べ、２０％以上の移動度の向上効果が認められた。
【００６６】
本実施形態では、ＳｉＧｅＣ混晶として、Ｓｉ0.9Ｇｅ0.1Ｃ（ｘ＝０．１）混晶を用いてチャネル領域（ＳｉＧｅＣスイッチング層）を形成する場合を中心に説明したが、ｘ＝０．１に限らず、０＜ｘ＜１の範囲で選択できる組成ではいずれも上記と同様にＳｉＧｅＣスイッチング層を形成でき、また、電子供給層として窒素以外の不純物を導入して別形態のｎ型もしくはｐ型半導体層に構成することも可能である。
【００６７】
（第２実施形態）
本発明の炭化珪素半導体装置の第２実施形態を図４〜図７を参照して説明する。本実施形態は、第１実施形態におけるゲート電極と電子供給層とを電気的に接触させたノーマリーオン特性を有する構成としたものである。
【００６８】
なお、ＷＳｉ薄膜以外の層及びＳｉＣ基板は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【００６９】
本実施形態のＨＥＭＴは、図４に示すように、Ｎ型の４Ｈ−ＳｉＣ基板（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１１の上に順次、厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２と、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３とが積層されており、ＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、ゲート構造を形成するための凹状の溝部１９が形成されている。
【００７０】
ＳｉＣドリフト層１３上には、溝部１９が形成されていない表面（溝非形成面）において更に、厚み２μｍのＳｉＧｅＣスイッチング層（不純物非ドープ）１４が積層されている。このＳｉＧｅＣスイッチング層１４は、６方晶系のＳｉＣに気相成長法によりＧｅをドーピングしたＳｉ0.95Ｇｅ0.05Ｃ（ｘ＝０．０５）混晶（ＳｉＧｅＣ混晶）からなる層であり、チャネル層としてキャリア用の電子が良好に移動できるようになっている。
【００７１】
このように、チャネル領域となるＳｉＧｅＣスイッチング層１４は、Ｓｉ0.95Ｇｅ0.05Ｃ（ｘ＝０．０５）混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、ＳｉＣに対するキャリアの移動度は高い。このキャリア移動度の高いＳｉＧｅＣ混晶からなるチャネル層に、これと隣接するＳｉＣ電子供給層１０から電子供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性を得ることができる。
【００７２】
なお、ＳｉＧｅＣ混晶の組成をＳｉ0.95Ｓｎ0.05Ｃ（x=0.05）にする以外、ＳｉＧｅＣ組成の詳細や好ましい態様、成長法等の形成法、厚みなどその他については、第１実施形態と同様である。
【００７３】
ＳｉＧｅＣスイッチング層１４の表面には、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度１×１０19cm-3以上）１５が積層されており、ＳｉＣコンタクト層１５上の一部領域にはＮｉからなるソース電極１６が形成されている。
【００７４】
ＳｉＣドリフト層１３に形成された溝部１９は、第１実施形態と同様にスイッチング層１４及びＳｉＣコンタクト層１５が積層されて、ＳｉＣドリフト層１３の溝の深さ分と両層の厚み分の側壁が２面形成されており、側壁ではスイッチング層１４及びＳｉＣコンタクト層１５が剥き出しになっている。各側壁はスイッチング層の表面と略直交関係にあり、溝部１９の内壁の一部を構成している。
【００７５】
また、形成された２面の側壁は、図１に示すように互いに向かい合う位置関係にあり、各々の側壁には、露出するスイッチング層１４及びＳｉＣコンタクト層１５と接するように側壁の壁面の沿って、つまりスイッチング層１４の表面と略直交するようにＳｉＣ電子供給層１０が形成されている。ＳｉＣ電子供給層１０は、高濃度の窒素（Ｎ）がドープされたバンドギャップの大きい層であり、隣接して設けられたスイッチング層１４に電子を供給できるようになっている。
【００７６】
本実施形態では、ＳｉＣ電子供給層１０の表面に更に、スイッチング層１４の表面と略直交するようにして耐熱性のＷＳｉ薄膜３０が積層され、ゲート電極として電子供給層にバイアスが印加できるようになっている。
【００７７】
溝部１９のＳｉＣ電子供給層１０及びＷＳｉ薄膜３０が設けられていない露出部には、図４に示すようにＷＳｉ薄膜３０の一部が露出するように、厚み１００ｎｍのＳｉＯ2からなる絶縁膜３１が形成されており、この絶縁膜３１上に、露出するＷＳｉ薄膜３０と接合するようにして、Ｔｉ層／Ａｌ層からなるゲート電極１７が形成されている。このようにして、ゲート電極１７は、ＳｉＣドリフト層１３と絶縁されると共に、ＷＳｉ薄膜３０を介してＳｉＣ電子供給層１０と電気的に接続されてノーマリーオン特性が得られるように構成されている。
【００７８】
さらに、図４に示すように、ＳｉＣコンタクト層１５上のソース電極が形成されていない領域と、溝部１９の上部（すなわち、ゲート電極１７、ＷＳｉ薄膜３０及びＳｉＣ電子供給層１０）とが覆われるようにして、厚み３０〜１００ｎｍのＳｉＯ2からなる絶縁膜３５が形成されている。
【００７９】
また、４Ｈ−ＳｉＣ基板１１のＳｉＣバッファ層１２が設けられていない側の表面には、Ｎｉからなるドレイン電極２０が形成されており、ゲート電極１７の電圧制御により、ソース電極１６からドレイン電極２０に向かって素子内を縦断する方向（縦方向）に電子が流れるようになっている。このとき、電流はドレイン電極からソース電極に流れる。
【００８０】
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の縦型のＨＥＭＴを作製した場合を一例に、図５〜図７を参照して説明する。
【００８１】
−１）基板上への各層の形成−
ＳｉＣ基板（Ｎ+；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、窒素ドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃に加熱して、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：モノシラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）、Ｎ型伝導用原料：窒素（Ｎ2）〕を用いた常法により、図５−（ａ）に示すように、ＳｉＣ基板１１上に厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２をエピタキシャル成長させて形成した。
【００８２】
ＳｉＣバッファ層１２の形成後に連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＣバッファ層１２上に、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３をエピタキシャル成長させて積層した。
【００８３】
ＳｉＣドリフト層１３の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｇｅ導入用原料：テトラエチルゲルマニウム〔(Ｃ2Ｈ5)4Ｇｅ〕〕を用いた常法により、Ｓｉ0.95Ｇｅ0.05Ｃ（ｘ＝０．０５）混晶が得られるように調整して、ＳｉＣドリフト層１３上に厚み２μｍのＳｉＧｅＣスイッチング層（実質的にドープしていない、キャリア濃度１×１０15cm-3）１４をエピタキシャル成長させて積層した。
【００８４】
なお、Ｇｅについては、有機金属ガス（テトラエチルゲルマニウム）を発生させる容器（バブラ）に、所定流量のＨ2やＡｒを導入することで原料ガス流量を調節した。この際、容器は所望の分圧が得られるように、恒温槽中に一定の温度で保持されている。また、組成比はＳｉ及びＧｅの各原料ガスの供給比に対応して所望の組成比が得られる。
【００８５】
引き続き連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＧｅＣスイッチング層１４上に、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度１×１０19cm-3以上）１５をエピタキシャル成長させて積層した。このようにして、図５−（ａ）に示すように、ＳｉＣ基板１１上に該基板側から順に、ＳｉＣバッファ層１２、ＳｉＣドリフト層１３、ＳｉＧｅＣスイッチング層１４、及びＳｉＣコンタクト層１５が積層された積層体（ウエハ）を得た。
【００８６】
−２）溝部の形成−
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面全体に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、フォトレジスト膜の除去は、Ｏ2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
【００８７】
次に、ＳＦ6ガスを用いたドライエッチング法により、図５−（ｃ）に示すように、ＳｉＯ2膜２１にて規制されたゲート形成領域に相当する範囲でＳｉＧｅＣスイッチング層１４及びＳｉＣコンタクト層１５を、ＳｉＣドリフト層１３の一部が除去され溝部１９と同幅に凹状に溝（深さ０．５μｍ）が形成されるようにエッチング処理し、深さ３．０μｍの溝（ＳｉＣコンタクト層（０．５μｍ）１５とＳｉＧｅＣスイッチング層（２μｍ）１４と深さ０．５μｍの総和；溝部１９）を形成した。その後、ＣＨＦ3ガスを用いたドライエッチング法により、ＳｉＯ2膜２１を除去した。なお、ＳｉＯ2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
【００８８】
−３）ＳｉＣ電子供給層の形成−
続いて、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、図５−（ｄ）に示すように、ＳｉＣコンタクト層１５及び溝部１９の全面に厚み０．０２〜０．１μｍのＳｉＣ層（Ｎ+；窒素ドープ、キャリア濃度３〜５×１０18cm-3）２２をエピタキシャル成長させて積層した。
【００８９】
引き続いて、形成されたＳｉＣ層２２の表面に、図５−（ｄ）に示すように、真空蒸着法（ＥＢ蒸着法）により膜厚２００ｎｍのＷＳｉ薄膜３２を蒸着し、積層した。ＥＢ蒸着法以外のスパッタ蒸着法、ＣＶＤ法等によって行なってもよい。
【００９０】
次に、フッ素系のプラズマを用いたドライエッチング法により、ウエハの厚み方向にエッチングを行なう異方性エッチング条件にて、溝部１９の側壁以外のＳｉＣ層２２及びＷＳｉ薄膜３２を除去し、図５−（ｅ）に示すように溝部１９の側壁の壁面に沿って、つまりスイッチング層１４の表面と略直交するように、ＳｉＣ電子供給層１０及びＷＳｉ薄膜３０を形成した。
【００９１】
ここで、ＷＳｉ薄膜、電子供給層は、エッチング条件やエッチングガスをそれぞれ個別の条件設定を設けて行なうことにより所望の形状を実現できる。
【００９２】
−４）絶縁膜及びゲート電極の形成−
溝部１９にＷＳｉ薄膜及び電子供給層が形成された前記積層体の上面に、プラズマＣＶＤ法により、図６−（ｆ）に示すように、厚み２００〜５００ｎｍのＳｉＯ2層３３を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法、スパッタ技術を利用して形成することも可能である。
【００９３】
続いて、このＳｉＯ2層３３上に、厚みが１〜２μｍとなるようにフォトレジストを塗布し、通常のフォトリソ技術により、図６−（ｇ）のように、溝部１９内部にのみフォトレジスト３４が残るようにフォトレジストを除去した。
【００９４】
そして、フォトレジスト３４をマスクとして、ＳｉＯ2層３３のマスク下の部分が残るようにフッ化水素溶液を用いてエッチングし、図６−（ｈ）に示すように、溝部１９内部において、ＷＳｉ薄膜３０の一部が露出するようにして、凹形状のＳｉＯ2からなる絶縁膜３１を形成した。
【００９５】
次に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部１９内の絶縁膜３１が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図６−（ｉ）に示すように、露出した絶縁膜３１上にＷＳｉを蒸着し、厚み０．１μｍのゲート電極１７を凹状に成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
【００９６】
−５）ソース電極の形成−
次に、層間絶縁膜形成用として、プラズマＣＶＤ法により、積層体の上部に酸化被膜を形成すると共に、この酸化被膜上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域（ソース形成領域）が開口、つまりソース形成領域となる範囲の酸化被膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。なお、酸化被膜は、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図６−（ｉ）に示すように、ソース形成領域に相当する範囲の酸化被膜をＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、層間絶縁膜３５を得た。
【００９７】
続いて、真空蒸着装置を用いて、図６−（ｉ）に示すように、ＳｉＣコンタクト層１５の露出部にＮｉを蒸着して厚み０．１μｍのソース電極１６を成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。
【００９８】
−６）ドレイン電極の形成−
次に、ＳｉＣ基板１１のＳｉＣバッファ層１２が設けられていない側の表面に、真空蒸着装置を用いて、図７−（ｊ）に示すように、ドレイン電極２０を成膜した。続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、１０００℃で１０分間熱処理を行なった。
【００９９】
−７）配線の形成−
次に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図７−（ｊ）に示すように、露出したソース電極１６上にＴｉとＡｌとを蒸着し、厚み２．０５μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．０５μｍ＋Ａｌ厚２．０μｍ）からなる配線２４とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
【０１００】
−８）表面保護膜の形成−
次に、プラズマＣＶＤ法を用いた常法により、配線２４等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６上に設けられた配線２４の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図７−（ｋ）に示すように、ソース電極１６上の配線２４が露出するまでエッチング処理し、配線２４の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）３６を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、Ｏ2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
【０１０１】
以上のようにして、図４に示す縦型のＨＥＭＴを作製した。上記より作製したＨＥＭＴのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、溝部壁面に電子供給層を設けず且つＧｅドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるスイッチング層と窒素ドープＳｉＣ層とを積層してなる縦型のＨＥＭＴに比べ、３０％以上の移動度の向上効果が認められた。
【０１０２】
（第３実施形態）
本発明の炭化珪素半導体装置の第３実施形態を図８を参照して説明する。本実施形態は、第１実施形態の電子供給層をＡｌ0.2Ｇａ0.8Ａｓ結晶からなる層で構成すると共に、スイッチング層をＧａＡｓ結晶からなる層で構成し、ＨＥＭＴの構造（不純物非ドープのスイッチング層／電子供給層）をＧａＡｓ層とＡｌＧａＡｓ層とを組合わせたＧａＡｓ／ＡｌＧａＡｓ構造としたものである。
【０１０３】
なお、電子供給層及びスイッチング層以外の他の層及びＳｉＣ基板は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【０１０４】
本実施形態のＨＥＭＴは、図８に示すように、Ｎ型のＧａＡｓ基板（Ｎ+；Ｓｉドープ、キャリア濃度３×１０18cm-3以上）４１の上に順次、厚み１μｍのＧａＡｓバッファ層（Ｎ+；Ｓｉドープ、キャリア濃度３×１０18cm-3）４２と、厚み１５μｍのＧａＡｓドリフト層（Ｎ-；Ｓｉドープ、キャリア濃度５×１０15cm-3）４３とが積層されており、ＧａＡｓドリフト層４３のＧａＡｓバッファ層４２と接しない側には、ＭＯＳ構造を形成するための凹状の溝部１９が形成されている。ここで、Ｎ型の半導体のドーピングは、Ｓｉドープであり、Ｓｉの原料としてＳｉＨ4を用いて行なえる。
【０１０５】
ＧａＡｓドリフト層４３の溝部１９が形成されていない表面（溝非形成面）には、厚み２μｍのＧａＡｓスイッチング層（不純物非ドープのチャネル層）４０が積層されている。このＧａＡｓスイッチング層４０は、比較的高抵抗であるが、後述するように、これと隣接してＡｌＧａＡｓ電子供給層４４が形成され、このＡｌＧａＡｓ電子供給層４４から電子供給されるため、高い素子特性を得ることができる。
【０１０６】
ＧａＡｓスイッチング層４０は、６００〜７５０℃に加熱しつつ、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：トリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ3）〕を用いた常法により形成することができる。
【０１０７】
ＧａＡｓスイッチング層の厚みとしては、特に制限されるものではないが、スイッチング耐圧の点で、０．５〜３．０μｍが好ましく、０．５〜２．０μｍがより好ましい。
【０１０８】
ＡｌＧａＡｓ電子供給層４４は、第１実施形態のＳｉＣ電子供給層１０と同様に、溝部１９において露出するスイッチング層４０及びＳｉＣコンタクト層１５と接するように側壁の壁面の沿って、ＧａＡｓスイッチング層４０の表面と略直交するように形成されている。
【０１０９】
ＡｌＧａＡｓ電子供給層４４は、ＧａＡｓ結晶に気相成長法によりＡｌをドーピングしたＡｌ0.2Ｇａ0.8Ａｓ（ｚ＝０．２）混晶（ＡｌＧａＡｓ混晶）に不純物としてＳｉを高濃度にドーピングした、バンドギャップの大きい層であり、これと隣接して設けられたＧａＡｓスイッチング層４０に電子を供給できるようになっている。
【０１１０】
本実施形態では、ＡｌＧａＡｓ混晶の組成をＡｌ／（Ａｌ＋Ｇａ）比（ｚ）が０．２である場合を示したが、Ｇｅの比率は０．１５≦ｚ≦０．４の範囲で任意に選択することができ、この範囲内では、ＡｌＧａＡｓ混晶キャリア濃度の確保の点で有効である。これにより、高い素子特性が得られる。
【０１１１】
ＡｌＧａＡｓ電子供給層４４は、有機金属気相成長法を用いた常法により、Ｇａ、Ａｓ、Ａｌの原料を導入して形成したものである。Ａｌの原料は、トリメチルアルミニウム（ＴＭＡ）を用いた。気相成長法以外に、分子線エピタキシャル成長法など他の方法も利用することができる。気相成長法で形成する場合、例えば、有機金属ガリウムガスとヒ素ガスを流す等してできた気相ＧａＡｓに、有機金属アルミニウムガスを導入して部分的にＡｌＧａＡｓを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
【０１１２】
Ａｌの比率としては、０．１５≦ｚ≦０．４の範囲が好ましく、０．２≦ｚ≦０．３の範囲がより好ましい。
【０１１３】
また、スイッチング層は、ＧａＡｓ結晶に代えて、ＧａＡｓ結晶にインジウム（Ｉｎ）がドープされた混晶を用いて、ＩｎＧａＡｓ層とＡｌＧａＡｓ層とを組合わせたＩｎＧａＡｓ／ＡｌＧａＡｓ構造としてもよい。Ｉｎの原料は、トリメチルインジウム（ＴＭＩ）が挙げられる。この場合も、上記同様に大電流が得られる。ＩｎＧａＡｓ層は、例えば、ＧａＡｓ結晶に気相成長法によりＩｎをドーピングしたＩｎ0.05Ｇａ0.95Ａｓ（x=0.05）混晶を用いて構成することができる。Ｉｎの比率ｘは、０．０１≦ｘ≦０．２の範囲で任意に選択することができ、好ましくは０．０５≦ｘ≦０．１５の範囲である。
【０１１４】
（第４実施形態）
本発明の炭化珪素半導体装置の第４実施形態を図９を参照して説明する。本実施形態は、第３実施形態の電子供給層をＡｌ0.2Ｇａ0.8Ｎ結晶からなる層で構成すると共に、スイッチング層をＧａＮ結晶からなる層で構成し、ＨＥＭＴの構造（不純物非ドープのスイッチング層／電子供給層）をＧａＮ層とＡｌＧａＮ層とを組合わせたＧａＮ／ＡｌＧａＮ構造としたものである。
【０１１５】
なお、電子供給層及びスイッチング層以外の他の層及びＳｉＣ基板は、第１実施形態及び第３実施形態で使用した材料及び方法を用いて各実施形態と同様に形成、成膜が可能であり、第１実施形態及び第３実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【０１１６】
図９に示すように、ＳｉＣドリフト層１３の溝部１９が形成されていない表面（溝非形成面）に、厚み２μｍのＧａＮスイッチング層（不純物非ドープのチャネル層）５０が積層されている。このＧａＡｓスイッチング層５０は、比較的高抵抗であるが、後述するように、これと隣接してＡｌＧａＮ電子供給層５１が形成され、このＡｌＧａＮ電子供給層５１から電子供給されるため、高い素子特性を得ることができる。
【０１１７】
ＧａＮスイッチング層５０は、７００〜１２００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ3）〕を用いた常法により形成することができる。
【０１１８】
ＧａＮスイッチング層の厚みとしては、特に制限されるものではないが、耐圧等の点で、０．５〜３．０μｍが好ましく、１．０〜２．０μｍがより好ましい。
【０１１９】
ＡｌＧａＮ電子供給層５１は、第１実施形態のＳｉＣ電子供給層１０と同様に、溝部１９において露出するスイッチング層５０及びＳｉＣコンタクト層１５と接するように側壁の壁面の沿って、ＧａＮスイッチング層５０の表面と略直交するように形成されている。
【０１２０】
ＡｌＧａＮ電子供給層５１は、ＧａＮ結晶に気相成長法によりＡｌをドーピングしたＡｌ0.2Ｇａ0.8Ｎ（ｚ＝０．２）混晶（ＡｌＧａＮ混晶）に不純物として窒素（Ｎ）を高濃度にドーピングした、バンドギャップの大きい層であり、これと隣接して設けられたＧａＮスイッチング層５０に電子を供給できるようになっている。
【０１２１】
本実施形態では、ＡｌＧａＮ混晶の組成をＡｌ／（Ａｌ＋Ｇａ）比（ｚ）が０．２である場合を示したが、Ｇａの比率は０．１５≦ｚ≦０．４の範囲で任意に選択することができ、この範囲内では、ＡｌＧａＮ混晶のキャリア濃度確保の点で有効である。これにより、高い素子特性が得られる。
【０１２２】
ＡｌＧａＮ電子供給層５１は、気相成長法を用いた常法によりＧａ、Ｎ、Ａｌの原料を導入して形成したものである。気相成長法以外に、分子線エピタキシャル成長法など他の方法も利用することができる。気相成長法で形成する場合、例えば、有機金属ガリウムガスとアンモニアガスを流す等してできた気相ＧａＮにトリメチルアンモニウム（ＴＭＡ）などの有機金属アルミニウムガスを導入して部分的にＡｌＧａＮを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
【０１２３】
Ａｌの比率としては、０．１５≦ｚ≦０．４５の範囲が好ましく、０．２≦ｚ≦０．３の範囲がより好ましい。
【０１２４】
また、スイッチング層は、ＧａＮ結晶に代えて、ＧａＮ結晶にインジウム（Ｉｎ）がドープされた混晶を用いて、ＩｎＧａＮ層とＡｌＧａＮ層とを組合わせたＩｎＧａＮ／ＡｌＧａＮ構造としてもよい。この場合も、上記同様に大電流が得られる。ＩｎＧａＮ層は、例えば、ＧａＮ結晶に気相成長法によりＩｎをドーピングしたＩｎ0.05Ｇａ0.95Ｎ（x=0.05）混晶を用いて構成することができる。Ｉｎの比率ｘは、０．０１≦ｘ≦０．２の範囲で任意に選択することができ、好ましくは０．０５≦ｘ≦０．１５の範囲である。
【０１２５】
（第５実施形態）
本発明の炭化珪素半導体装置の第５実施形態を図１０を参照して説明する。本実施形態は、第１実施形態のスイッチング層を、６方晶系のＳｉＣ結晶に気相成長法によりＳｎをＳｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）の組成となるようにドーピングしてなるＳｉＳｎＣ混晶からなる層で構成し、ＨＥＭＴの構造（不純物非ドープのスイッチング層／電子供給層）をＳｉＳｎＣ層とＳｉＣ層とを組合わせたＳｉＳｎＣ／ＳｉＣ構造としたものである。
【０１２６】
なお、スイッチング層以外の他の層及びＳｉＣ基板は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【０１２７】
図１０に示すように、ＳｉＣドリフト層１３の溝部１９が形成されていない表面（溝非形成面）に、厚み２μｍのＳｉＳｎＣスイッチング層（不純物非ドープのチャネル層）６０が積層されている。このＳｉＳｎＣスイッチング層６０は、６方晶系のＳｉＣに気相成長法によりＳｎをドーピングしたＳｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＳｎＣ混晶）からなる層であり、チャネル層としてキャリア用の電子が良好に移動できるようになっている。
【０１２８】
このように、チャネル領域となるＳｉＳｎＣスイッチング層６０は、第１実施形態の場合と同様に、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、ＳｉＣに対するキャリアの移動度は高い。このキャリア移動度の高いＳｉＳｎＣ混晶からなるチャネル層に、後述するように、これと隣接するＳｉＣ電子供給層１０から電子供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性を得ることができる。
【０１２９】
本実施形態では、ＳｉＳｎＣ混晶の組成をＳｎ／（Ｓｎ＋Ｓｉ）比（ｘ）が０．１である場合を示したが、Ｓｎの比率は０＜ｘ＜１の範囲で任意に選択することができ、この範囲内では上記同様に、チャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Ｓｎの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．１の範囲がより好ましく、０．０５＜ｘ≦０．１５の範囲が特に好ましい。
【０１３０】
ＳｉＳｎＣスイッチング層６０は、６方晶系のＳｉＣ結晶に気相成長法を用いた常法によりＳｎをドーピングして形成したものである。気相成長法の詳細については、既述の通りであり、ＳｉＣ及びＳｉＳｎＣ間に急峻な界面を有する混晶を得ることができるため、チャネル層の界面に揺らぎが生じることに伴なう電子などの散乱を回避でき、移動度が向上すると共に、層構造を自由に制御可能である点で好ましい。
【０１３１】
気相成長法で形成する場合、例えば、ＳｉＨ4ガスとプロパン（Ｃ3Ｈ8）ガスを流してできた気相ＳｉＣに有機金属（例えばテトラエチルスズ）ガスを導入して部分的にＳｉＳｎＣを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
【０１３２】
ＳｉＳｎＣスイッチング層６０の形成は、気相成長法以外に、液相成長法やエピタキシャル成長法、原料分子をイオン化し、加速して結晶中に注入するイオン注入法、など公知の方法を利用して行なうことができる。成分組成がブロード状に変化しない急峻な界面構造が得られ、移動度が向上する点で、本発明においては、気相成長法が特に好ましい。
【０１３３】
また、ＳｉＳｎＣ混晶の形成に用いる炭化珪素は、種々の炭化珪素を選択することができるが、６方晶系のＳｉＣ結晶が好ましく、前記４Ｈ−ＳｉＣ結晶以外に６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、キャリア移動度が高く、同方向に成長した６Ｈ−ＳｉＣ結晶に比べて積層欠陥密度が小さい点で好ましい。６Ｈ−ＳｉＣ結晶を用いた場合も、上記と同様にしてＳｉＳｎＣスイッチング層を形成できる。
【０１３４】
ＳｉＳｎＣスイッチング層の厚みとしては、特に制限されるものではないが、スイッチング耐性と応力による欠陥発生を抑制する点で、０．０１〜２．０μｍが好ましく、０．０１〜０．３μｍがより好ましい。
【０１３５】
上記した各実施形態では、ドープに用いた不純物以外に、ＳｉＣやＳｉＧｅＣ、ＳｉＳｎＣのIV族半導体では、アルミニウム（Ａｌ）やリン（Ｐ），ホウ素（Ｂ）など、Ｓｉ及びＣと価電子数の異なる原子をｎ型又はｐ型半導体を形成し得るように適宜選択することができ、また、ＧａＡｓ、ＧａＮ、ＡｌＧａＡｓ、ＡｌＧｅＮなどのIII〜Ｖ族化合物半導体では、Ｐ型の半導体のドーピングにはマグネシウム（Ｍｇ）や亜鉛（Ｚｎ）などが好適であり、例えばそれぞれ、シクロペンタジエジルマグネシウム、ジエチルジンク（ＤＥＺｎ）などを用いることができる。
【０１３６】
また、ＳｉＣ基板として、Ｎ型の４Ｈ−ＳｉＣ基板を用いた例を示したが、前記例に制限されるものではなく、Ｎ型以外にＰ型のＳｉＣ基板や半絶縁性ＳｉＣ基板を用いることができ、ＳｉＣ基板の選択は、作製しようとする炭化珪素半導体装置の形態に合わせて適宜行なうことが可能である。
【図面の簡単な説明】
【０１３７】
【図１】本発明の第１実施形態に係る縦型のＨＥＭＴを示す概略構成図である。
【図２】本発明の第１実施形態に係る縦型のＨＥＭＴを作製しているところを説明するための工程図である。
【図３】本発明の第１実施形態に係る縦型のＨＥＭＴを作製しているところを説明するための工程図である。
【図４】本発明の第２実施形態に係る縦型のＨＥＭＴを示す概略構成図である。
【図５】本発明の第２実施形態に係る縦型のＨＥＭＴを作製しているところを説明するための工程図である。
【図６】本発明の第２実施形態に係る縦型のＨＥＭＴを作製しているところを説明するための工程図である。
【図７】本発明の第２実施形態に係る縦型のＨＥＭＴを作製しているところを説明するための工程図である。
【図８】本発明の第３実施形態に係る縦型のＨＥＭＴを示す概略構成図である。
【図９】本発明の第４実施形態に係る縦型のＨＥＭＴを示す概略構成図である。
【図１０】本発明の第５実施形態に係る縦型のＨＥＭＴを示す概略構成図である。
【符号の説明】
【０１３８】
１０…ＳｉＣ電子供給層
１４…Ｓｉ0.9Ｇｅ0.1Ｃスイッチング層
１６…ソース電極
１７…ゲート電極
１８…ゲート酸化膜
１９…溝部
２０…ドレイン電極
４０…ＧａＡｓスイッチング層
５０…ＧａＮスイッチング層
６０…Ｓｉ0.9Ｓｎ0.1Ｃスイッチング層
４１…Ａｌ0.2Ｇａ0.8Ａｓ電子供給層
５１…Ａｌ0.2Ｇａ0.8Ｎ電子供給層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007103727.tif 000008
【図７】
2007103727.tif 000009
【図８】
2007103727.tif 000010
【図９】
2007103727.tif 000011
【図１０】
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