(57)【要約】【課題】不揮発性メモリ素子及びその動作方法を提供する。【解決手段】スイッチング素子、スイッチング素子に連結されたストレージノードを備える不揮発性メモリ素子において、ストレージノードは、スイッチング素子に連結された下部金属層と、下部金属層上に順次に形成された第１絶縁層、中間金属層、第２絶縁層、上部金属層及びナノ層を備えることを特徴とする不揮発性メモリ素子である。【選択図】図１
2007221123.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子、前記スイッチング素子に連結されたストレージノードを備える不揮発性メモリ素子において、
前記ストレージノードは、
前記スイッチング素子に連結された下部金属層と、
前記下部金属層上に順次に形成された第１絶縁層、中間金属層、第２絶縁層、上部金属層及びナノ層を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１絶縁層及び第２絶縁層は、アルミニウム酸化膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記上部金属層は、仕事関数の低い金属層であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記上部金属層は、Ａｕ層であることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記ナノ層は、フラーレン層であって、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ８６層、Ｃ１１６層であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
スイッチング素子及びストレージノードを備える不揮発性メモリ素子の動作方法において、
前記ストレージノードは、前記スイッチング素子に連結された下部金属層、前記下部金属層状に順次に積層された第１絶縁層、中間金属層、第２絶縁層、上部金属層及びナノ層を備え、
前記スイッチング素子をオン状態に維持するステップと、
前記上部金属層と前記下部金属層との間に負電位を印加するステップと、を含む不揮発性メモリ素子の動作方法。
【請求項７】
前記負電位は、書き込み電位であって、少なくとも相異なる４個の負電位のうちいずれか一つであることを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項８】
前記負電位の印加後に、前記上部金属層と前記下部金属層との間に正電位を印加するステップをさらに含むことを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項９】
前記正電位は、読み取り電位であることを特徴とする請求項８に記載の不揮発性メモリ素子の動作方法。
【請求項１０】
前記正電位を印加して読み取るデータは、００、０１、１０または１１であることを特徴とする請求項８に記載の不揮発性メモリ素子の動作方法。
【請求項１１】
前記上部金属層と下部金属層との間に消去電位を印加することを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項１２】
前記正電位を印加して前記不揮発性メモリ素子の抵抗を測定した後、前記測定された抵抗を基準抵抗と比較するステップをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのような揮発性メモリ素子は、集積度を高め、消費電力は低減させ、製造工程が明確に確立されているという利点があるが、電源がオフにされると同時に保存されたデータも共に消失されるという短所を有している。既存の不揮発性メモリ素子、例えば、フラッシュメモリ素子は、消去電圧が高く、集積度が低く、動作速度が遅いという短所を有しているが、電源がオフになっても保存されたデータは消されないという利点を有している。
【０００３】
最近、インターネットが広く普及され、インターネットの活用技術が発展しつつ、有用かつ価値のある情報が増加している。このような情報を安全に保存するために、揮発性メモリ素子の利点及び不揮発性メモリ素子の利点を何れも有するメモリ素子に対する需要が増加している。
【０００４】
このような需要によって、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような不揮発性メモリ素子が開発されており、商用化のための試みが行われている。
【０００５】
ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭのような不揮発性メモリ素子は、ＤＲＡＭほどの集積度が得られ、ＤＲＡＭと類似した動作特性を有しつつ、既存の半導体メモリ素子の製造工程で製造され、記録されたデータは、電源がオフになっても消されない。
【０００６】
ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭの差は、ストレージノードの構成から分かる。
【０００７】
ＦＲＡＭのストレージノードは、上下部電極及び強誘電体を備え、ＭＲＡＭは、上下部磁性層及びその間にトンネリング膜を備える。ＭＲＡＭの前記上下部磁性層のうち何れか一つは、磁気分極が所定方向に固定されたピン止め層であり、残りの一つは、外部磁場によって磁気分極の方向が前記ピン止め層の磁気分極と同じであるか、または逆の自由層である。
【０００８】
ＰＲＡＭは、上下部電極、上下部電極の間の相変化層、下部電極と相変化層とを連結する下部電極コンタクト層を備える。
【０００９】
ＲＲＡＭは、上下部金属層を備え、上下部金属層間の絶縁層（抵抗層）を備える。これらの不揮発性メモリ素子の動作特性は、ストレージノードに含まれた、実質的にデータが記録される物質層の電流−電圧特性に起因する。
【００１０】
例えば、ＲＲＡＭのストレージノードの絶縁層は、初期の印加電圧によって抵抗特性が変わる。そして、変わった抵抗特性は、消去電圧が印加される前には、電源がオフになっても変わらない。
【００１１】
このようなＲＲＡＭは、不揮発性の特性を有するが、再現性が低く、セル間の抵抗偏差が大きく、上部電極が容易に損傷され、何よりマルチビットデータを保存できない。すなわち、従来のＲＲＡＭは、１ビットデータのみを記録できる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、前述の従来技術の問題点を改善するためのものであり、マルチビットデータを記録できる不揮発性メモリ素子を提供するところにある。
【００１３】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記技術的課題を解決するために、本発明は、スイッチング素子、前記スイッチング素子に連結されたストレージノードを備える不揮発性メモリ素子において、前記ストレージノードは、前記スイッチング素子に連結された下部金属層と、前記下部金属層上に順次に形成された第１絶縁層、中間金属層、第２絶縁層、上部金属層及びナノ層を備えることを特徴とする不揮発性メモリ素子を提供する。
【００１５】
前記第１絶縁層及び第２絶縁層は、アルミニウム酸化膜でありうる。
【００１６】
前記上部金属層は、仕事関数の低い金属層でありうる。このとき、前記上部金属層は、金（Ａｕ）層でありうる。
【００１７】
前記ナノ層は、フラーレン層であって、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ８６層、Ｃ１１６層でありうる。
【００１８】
前記他の技術的課題を解決するために、本発明は、スイッチング素子及びストレージノードを備える不揮発性メモリ素子の動作方法において、前記ストレージノードは、前記スイッチング素子に連結された下部金属層、前記下部金属層上に順次に積層された第１絶縁層、中間金属層、第２絶縁層、上部金属層及びナノ層を備え、前記スイッチング素子をオン状態に維持するステップと、前記上部金属層と前記下部金属層との間に負電位を印加するステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法を提供する。
【００１９】
前記動作方法で、前記負電位は、書き込み電位であって、少なくとも相異なる４個の負電位のうちいずれか一つでありうる。
【００２０】
前記動作方法は、前記負電位の印加後に、前記上部金属層と前記下部金属層との間に正電位を印加するステップをさらに含みうる。
【００２１】
前記正電位はｍ読み取り電位でありうる。前記正電位を印加して読み取るデータは、００、０１、１０または１１でありうる。
【００２２】
前記負電位を印加した後、前記上部金属層と下部金属層との間に消去電位を印加できる。
【００２３】
前記方法は、前記正電位を印加して前記不揮発性メモリ素子の抵抗を測定した後、前記測定された抵抗を基準抵抗と比較するステップをさらに含みうる。
【００２４】
前述した本発明を利用すれば、少なくとも２ビット以上のデータを記録して読み取りうる。
【発明の効果】
【００２５】
本発明のメモリ素子は、少なくとも４個の相異なる抵抗状態を有しうるので、２ビット以上のマルチデータを保存できる。
【発明を実施するための最良の形態】
【００２６】
以下、添付された図面を参照して本発明の実施形態による不揮発性メモリ素子及びその動作方法を詳細に説明する。この過程で図面に示す層や領域の厚さは、明細書の明確性のために誇張されている。
【００２７】
まず、本発明の実施形態による不揮発性メモリ素子（以下、メモリ素子）について説明する。
【００２８】
図１に示すように、基板４０に離隔された第１不純物領域４２及び第２不純物領域４４が形成されている。第１不純物領域４２は、Ｐ型またはＮ型の導電性不純物がドーピングされたソースであり、第２不純物領域４４は、同じ不純物がドーピングされたドレインであってもよく、その逆であってもよい。
【００２９】
第１不純物領域４２と第２不純物領域４４との間の基板４０上にゲート４６が存在する。ゲート４６と第１不純物領域４２及び第２不純物領域４４とは、スイッチング素子、例えば、トランジスタでありうる。基板４０上にゲート４６を覆う層間絶縁層４８が存在する。
【００３０】
層間絶縁層４８に第１不純物領域４２の露出されるコンタクトホール５０が形成されている。コンタクトホール５０は、導電性プラグ５２で充填されている。
【００３１】
層間絶縁層４８上に導電性プラグ５２を覆うストレージノード１００が存在する。ストレージノード１００は、導電性プラグ５２と、その周りの層間絶縁層４８の一部を覆う下部金属層６０とを備える。
【００３２】
また、ストレージノード１００は、下部金属層６０上に順次に積層された第１絶縁層６２、中間金属層６４、第２絶縁層６６及び上部金属層６８を備える。また、ストレージノード１００は、上部金属層６８上にナノ層７０を備える。
【００３３】
ストレージノード１００において、上部金属層６８は、仕事関数の低い金属層、例えば、Ａｕ層でありうる。
【００３４】
そして、第１絶縁層６２及び第２絶縁層６６は、所定の厚さのアルミニウム酸化膜、例えば、数ｎｍのＡｌ２Ｏ３膜でありうる。
【００３５】
また、前記ナノ層７０は、フラーレン層でありうる。前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ８６層、Ｃ１１６層でありうる。
【００３６】
次いで、前記ストレージノード１００を備えるメモリ素子の電流−電圧特性を通じて抵抗特性を説明する。
【００３７】
前記メモリ素子のストレージノード１００の上部金属層６８と下部金属層６０との間に、所定の負電位が印加された直後、上部金属層６８に負電圧を印加し、下部金属層６０に正電圧を印加した後、前記メモリ素子は、所定の電流−電圧特性を有するが、前記電流−電圧特性は、前記印加される負電位によって変わる。したがって、上部金属層６８と下部金属層６０との間に印加される負電位を、第１負電位及び第２負電位とするとき、前記メモリ素子に表れる第１電流−電圧特性及び第２電流−電圧特性も相異なる。
【００３８】
図２及び図３は、これについての例を示す。
【００３９】
図２は、３個の相異なる電流−電圧特性を示す。
【００４０】
図２において、第１グラフＧ１は、上部金属層６８と下部金属層６０との間に第１負電位を印加したとき、前記メモリ素子が有する電流−電圧特性を示す。そして、第２グラフＧ２は、上部金属層６８と下部金属層６０との間に第２負電位を印加したとき、前記メモリ素子が有する電流−電圧特性を示す。
【００４１】
前記第１負電位は、測定される電流が第１電流になるときの負電位値である。そして、前記第２負電位は、測定される電流が第２電流になるときの負電位値である。前記第１電流は、−１.０ｍＡ程度であり、前記第２電流は、−２.０ｍＡ程度である。
【００４２】
一方、図２においてベースグラフＧＯは、上部金属層６８と下部金属層６０との間に初期のセロ電位が印加されたときの電流−電圧特性を示す。
【００４３】
ベースグラフＧＯと第１グラフＧ１及び第２グラフＧ２とを比較すれば、所定の正電圧で、例えば、＋３Ｖで前記メモリ素子が有しうる電流値は相異なるということが分かる。このような事実は、前記メモリ素子が、所定の正電圧で相異なる抵抗値を有するということを意味する。すなわち、前記メモリ素子は、同一電圧で相異なる抵抗状態を有しうるということを意味する。
【００４４】
このとき、前記相異なる抵抗状態は、それぞれ前記メモリ素子のデータ状態に該当する。
【００４５】
図３は、前記メモリ素子が相異なる４個の電流−電圧特性を有する、したがって、４個の相異なる抵抗状態を有する場合を示す。
【００４６】
図３において第３グラフＧ３は、ストレージノード１００の上部金属層６８と下部金属層６０との間に第３負電位を印加したときに表れる電圧−電流特性を表す。前記第３負電位は、測定される電流が第３電流であるとき、例えば、−１.５ｍＡであるときの負電位値である。図３においてベースグラフＧＯと第１グラフＧ１及び第２グラフＧ２は、図２で説明した通りである。
【００４７】
前記メモリ素子が、図３に示すように、前記メモリ素子は、４個の相異なる抵抗状態を有し、各抵抗状態は、一つのデータ状態を表すところ、結局、前記メモリ素子は、４個の相異なるデータ状態を有しうる。
【００４８】
前記４個の相異なるデータ状態は、それぞれ００、０１、１０及び１１に対応させうる。したがって、前記メモリ素子は、２ビットデータを保存できる。
【００４９】
図２及び図３の説明から、前記メモリ素子は、印加される負電位が異なるとき、正の電圧範囲で表れる電流−電圧特性も変わるということが分かる。したがって、前記メモリ素子は、４個より多い相異なる抵抗状態を有しうるので、２ビットデータだけでなく、３ビットデータ以上のデータも記録できる。
【００５０】
図４は、前記メモリ素子が５個の相異なる電流−電圧特性（抵抗特性）を有する場合を示す。
【００５１】
＜動作方法＞
書き込み
前記メモリ素子にデータを記録することは、前記メモリ素子を前記した抵抗状態のうちいずれか一つの状態にする過程である。例えば、前記メモリ素子を、図３に示す４個の相異なる電流−電圧特性（抵抗特性）のうちいずれか一つの特性を有するようにする。このために、前記メモリ素子のスイッチング素子、すなわち、トランジスタをオン状態に維持した後、ストレージノード１００の上部金属層６８と下部金属層６０との間に所定の負電位を印加させる。このようにして、前記メモリ素子に前記負電位によって相異なる４つの抵抗状態（図３参照）を形成できるところ、前記メモリ素子に２ビットデータ００、０１、１０、１１のうちいずれか一つを記録できる。前記メモリ素子に３ビットデータ以上を記録するためには、前記メモリ素子の上部金属層６８と下部金属層６０との間に８個の相異なる負電位のうち何れか一つを印加する。このような方法で、３ビットより大きいマルチビットデータを記録できる。
【００５２】
読み取り
前記メモリ素子の読み取り過程は、前記メモリ素子がどのような抵抗状態を有しているかを測定する過程である。
【００５３】
前記メモリ素子が、図３に示すように、４個の相異なる電流−低圧特性（抵抗状態）を有する場合、まず、スイッチング素子をオン状態に維持し、ストレージノード１００の上部金属層６８と下部金属層６０との間に正の読み取り電圧を印加する。
【００５４】
図３から、前記メモリ素子が有する相異なる４つの抵抗状態を何れも読み取るためには、前記印加される正の読み取り電圧は、前記メモリ素子の抵抗状態が初期状態に戻りうる電圧より低い電圧であることが望ましい。
【００５５】
したがって、図３の場合において、前記正の読み取り電圧は、０Ｖよりは大きく、４Ｖより小さくてもよい。
【００５６】
前記正の読み取り電圧が３Ｖである場合に、前記メモリ素子から読み取った抵抗状態、すなわち、電流−電圧特性がベースグラフＧＯに従うとき、前記メモリ素子から２ビットデータのうち、例えば、００を読み取ったと見なしうる。
【００５７】
そして、同じ読み取り電圧で前記メモリ素子の抵抗状態が第１グラフＧ１に従うと読み取られたとき、前記メモリ素子で２ビットデータ、例えば、“０１”を読み取ったと見なしうる。
【００５８】
また、同じ過程を通じて、前記メモリ素子の抵抗状態が図３の第３グラフＧ３に従うと読み取られたとき、前記メモリ素子で２ビットデータ、例えば、１０を読み取ったと見なしうる。
【００５９】
また、同じ過程を通じて、前記メモリ素子の抵抗状態が図３の第２グラフＧ２に従うとき、前記メモリ素子から２ビットデータ、例えば、１１を読み取ったと見なしうる。
【００６０】
消去
前記メモリ素子の消去過程は、図３の場合を例とすれば、前記メモリ素子の抵抗状態を初期の抵抗状態に変化させる過程である。言い換えれば、前記メモリ素子の電流−電圧特性を、図３のベースグラフＧ０のような状態に変化させる過程である。
【００６１】
したがって、前記メモリ素子に記録されたデータを消去するために、まず、前記メモリ素子のスイッチング素子をオン状態に維持した後、そして、ストレージノード１００の上部金属層６８と下部金属層６０との間に前記読み取り電圧より大きい消去電圧、例えば、図３の場合において４.５Ｖ以上の電圧を印加させる。
【産業上の利用可能性】
【００６２】
本発明は、不揮発性メモリ素子が使用される製品に使用されうる。例えば、コンピュータ、カムコーダ、携帯電話、ＭＰ３、携帯用記録装置、ＧＰＳ、ＰＤＡ、デジタルカメラ、各種の画像処理装置、メモリ機能を有する家電製品などに使用されうる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態による不揮発性メモリ素子の断面図である。
【図２】図１の不揮発性メモリ素子の動作特性（電流−電圧特性）を示すグラフである。
【図３】図１の不揮発性メモリ素子の動作特性（電流−電圧特性）を示すグラフである。
【図４】図１の不揮発性メモリ素子の動作特性（電流−電圧特性）を示すグラフである。
【符号の説明】
【００６４】
４０  基板
４２  第１不純物領域
４４  第２不純物領域
４６  ゲート
４８  層間絶縁層
５０  コンタクトホール
５２  導電性プラグ
６０  下部金属層
６２  第１絶縁層
６４  中間金属層
６６  第２絶縁層
６８  上部金属層
７０  ナノ層
１００  ストレージノード
【図１】
2007221123.tif 000003
【図２】
2007221123.tif 000004
【図３】
2007221123.tif 000005
【図４】
2007221123.tif 000006