(57)【要約】【課題】簡易、且つ正確に転換できるハードウエア記述言語に転換する方法を提供する。【解決手段】ハードウエア構成図をハードウエア記述言語に転換する方法は、自動的にＶＨＤＬプログラミングコードにできるものである。この方法は、先ず、ハードウエア構成図を読み取り、ハードウエア構成図のスタートノードを探し出し、相対するサブハードウエア構成図を取得する。次にこのスタートノードの情報を分析し、入力及び出力のコンポーネントを加え、ハードウエア記述言語の実体を作る。続いてハードウエア構成図内のノードの型別を判断して相対するＶＨＤＬコンポーネントを作り、更に相関データをハードウエア記述言語のアーキテクチャー内に書き込む。その後、ハードウエア構成図の連接線に基づき、ＶＨＤＬコンポーネントの情報連接を作る。最後にストリング方式によって、ＶＨＤＬの実体とアーキテクチャーをファイルに出力する。【選択図】図１
2007183895.tif 000002
【特許請求の範囲】
【請求項１】
ハードウエア構成図は、少なくともスタートノード及び複数個のノードを含むハードウエア構成図をハードウエア記述言語に転換する方法において、その方法は下述のステップを含み、
（Ａ）ハードウエア構成図を読み取り、そのうち、このハードウエア構成図は複数個のサブハードウエア構成図を含み、
（Ｂ）ハードウエア構成図のスタートノードを探し出し、相対するサブハードウエア構成図を取得し、
（Ｃ）このスタートノードの情報を分析し、入力及び出力のコンポーネントを加えてハードウエア記述言語の実体を作り、すべてのスタートノードを分析し終え、
（Ｄ）このハードウエア構成図内のノードの型別を判断し、相対するハードウエア記述言語オブジェクトを作り、相関情報をハードウエア記述言語のアーキテクチャー内に書き込み、
（Ｅ）ハードウエア構成図の連接線に基づき、相対するハードウエア記述言語エレメントの信号連接を作り、
（Ｆ）ストリング方式でハードウエア記述言語の実体とアーキテクチャーを一つのファイルに出力することを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法。
【請求項２】
請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ステップ（Ａ）は、サブステップを含み、
（Ａ１）ハードウエア構成図を修正ハードウエア構成図に転換し、ハードウエア記述言語の転換を実行することを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法。
【請求項３】
請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ハードウエア構成図は、更にエンドノードを含むことを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法。
【請求項４】
請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ハードウエア構成図は、一種のプロセス制御図であることを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法。
【請求項５】
請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ハードウエア構成図は、ハードウエアコンポーネントとハードウエアコンポーネントの間の連接関係を表示することを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法。
【請求項６】
請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ステップ（Ｄ）は、コンポーネントインスタンス化方式を使用して相対するハードウエア記述言語を作ることを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードウエア構成図(Hardware Component Graphic,ＨＣＧ)をハードウエア記述言語に転換する方法に関するもので、特にハードウエア構成図をＶＨＤＬのハードウエア記述言語に転換する方法を指す。
【背景技術】
【０００２】
公知のハードウエア記述言語（例として：ＶＨＤＬ、Verilog）は、オブジェクト指向言語のプログラムロジックと実行プロセスを直接用いることができない。このため、先ずオブジェクト指向言語をＵＭＬ(Unified Modeling Language)内に定義したアクティブダイアグラム(Activity Diagram,AD)に転換する。ＡＤは一種のプロセスの記述図であることから、オブジェクト指向言語のプログラムロジックと実行プロセスを表示して用いることができる。しかし、ＡＤは実際のハードウエアとの間に何も関連もないため、直接ＡＤをハードウエア記述言語に転換することができない。そのため、先ずアクティブダイアグラム（ＡＤ）をハードウエア構成図(Hardware Component Graphic、ＨＣＧ)に転換しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ハードウエア構成図をハードウエア記述言語に転換する方法を提供し、自動的にハードウエア記述言語のプログラミングコードを作成することである。
【０００４】
本発明の特色に基づき、ハードウエア構成図をハードウエア記述言語に転換する方法を提供することにつき、このハードウエア構成図は少なくともスタートノード(Start Node)及び複数個のコンポーネントノード(component node)を含む。その方法は下述のステップを含む。（Ａ）ハードウエア構成図を読み取り、そのうち、このハードウエア構成図は複数個のサブハードウエア構成図を含む。（Ｂ）ハードウエア構成図のスタートノード(Start Node)を探し出し、相対するサブハードウエア構成図を取得する。（Ｃ）このスタートノード(Start Node)の情報を分析し、入力及び出力のコンポーネントを加え、ハードウエア記述言語の実体(entity)を作り、すべてのスタートノード(Start Node)を分析し終える。（Ｄ）このハードウエア構成図内のノード(node)の型別を判断し、相対するハードウエア記述言語（ＶＨＤＬ）オブジェクトを作り、相関情報をハードウエア記述言語のアーキテクチャー(Architecture)内に書き込む。（Ｅ）ハードウエア構成図の連接線に基づき、相対するハードウエア記述言語（ＶＨＤＬ）コンポーネントの信号連接を作る。（Ｆ）ストリング方式でハードウエア記述言語（ＶＨＤＬ）の実体(entity)とアーキテクチャー(Architecture)をひとつのファイルに出力する。
【課題を解決するための手段】
【０００５】
請求項１の発明は、ハードウエア構成図は、少なくともスタートノード及び複数個のノードを含むハードウエア構成図をハードウエア記述言語に転換する方法において、その方法は下述のステップを含み、
（Ａ）ハードウエア構成図を読み取り、そのうち、このハードウエア構成図は複数個のサブハードウエア構成図を含み、
（Ｂ）ハードウエア構成図のスタートノードを探し出し、相対するサブハードウエア構成図を取得し、
（Ｃ）このスタートノードの情報を分析し、入力及び出力のコンポーネントを加えてハードウエア記述言語の実体を作り、すべてのスタートノードを分析し終え、
（Ｄ）このハードウエア構成図内のノードの型別を判断し、相対するハードウエア記述言語オブジェクトを作り、相関情報をハードウエア記述言語のアーキテクチャー内に書き込み、
（Ｅ）ハードウエア構成図の連接線に基づき、相対するハードウエア記述言語エレメントの信号連接を作り、
（Ｆ）ストリング方式でハードウエア記述言語の実体とアーキテクチャーを一つのファイルに出力することを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法としている。
請求項２の発明は、請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ステップ（Ａ）は、サブステップを含み、
（Ａ１）ハードウエア構成図を修正ハードウエア構成図に転換し、ハードウエア記述言語の転換を実行することを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法としている。
請求項３の発明は、請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ハードウエア構成図は、更にエンドノードを含むことを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法としている。
請求項４の発明は、請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ハードウエア構成図は、一種のプロセス制御図であることを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法としている。
請求項５の発明は、請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ハードウエア構成図は、ハードウエアコンポーネントとハードウエアコンポーネントの間の連接関係を表示することを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法としている。
請求項６の発明は、請求項１記載のハードウエア構成図をハードウエア記述言語に転換する方法において、前記ステップ（Ｄ）は、コンポーネントインスタンス化方式を使用して相対するハードウエア記述言語を作ることを特徴とするハードウエア構成図をハードウエア記述言語に転換する方法としている。
【発明の効果】
【０００６】
本発明のハードウエア構成図をハードウエア記述言語に転換する方法は、簡易にＶＨＤＬプログラミングコードに転換でき、ハードウエア構成図（ＨＣＧ）が正確にＶＨＤＬプログラミングコードに転換できるという利点がある。
【発明を実施するための最良の形態】
【０００７】
本発明の方法において、ハードウエア構成図（ＨＣＧ）をＶＨＤＬハードウエア記述言語に転換して用いる。このハードウエア構成図（ＨＣＧ）は、少なくともスタートノード(Start Node)及び複数個のコンポーネントノード(component node)を含む。図１は、本発明のハードウエア構成図（ＨＣＧ）をＶＨＤＬハードウエア記述言語に転換するフローチャートである。先ず、ステップＳ１０１では、ハードウエア構成図（ＨＣＧ）を読み取る。そのうち、ハードウエア構成図（ＨＣＧ）は複数個のサブハードウエア構成図を含む。
【０００８】
図２において、ハードウエア構成図は、スタートノード(Start Node)２０１、エンドノード(end node)２０３及びコンポーネントノード(component node)２０５の三種形態のノードを含む。このノードとノードの間は、線で連接され、スタートオブジェクトの出力ポート(output port)から目標のオブジェクトである入力ポート(input port)へ連接することを表示する。
【０００９】
スタートノード(Start Node)２０１では、ジャバ(JAVA（登録商標）)プログラムのクラス名称(class name)、方法名称(method name)、パラメータ(parameter name)、ローカル変数(local variable)、グローバル変数(global variable)、リターンタイプ(return type)が記録される。パラメータの定義は、以下のとおりである。（１）Ｍは方法(method) の情報とし、方法の名称及びその修飾子(modifier)を含む。（２）Ｒはリターンバリューの情報とし、その形態、ビットの大きさ及びリターンバリュー名称を含む。（３）Ｐはパラメータの情報とし、その形態、ビットの大きさ及びパラメータ(parameter)名称を含む。（４）Ｌはローカル変数(local variable)の情報とし、形態、ビットの大きさ、ローカル変数名称を含む。
【００１０】
エンドノード(end node)２０３は、この方法(method)がすでに終了したことを表示し、返したい変数を表示する。エンドノード(end node)２０３の内容は、返したい変数名称とし、もし何の変数も返らない時は、ＶＩＯＤが表示される。
【００１１】
コンポーネントノード(component node)２０５は主に、レジスタ(register)、並列式エレメント(fork-element)、もしくは加算器(adder)等のハードウエアコンポーネントに対応する。コンポーネントノード(component node)は、その性質に基づき、コントロールパスモジュール(control path modules)とデータパスモジュール(data path modules)に分けることができる。合わせて図３に示すとおり、このコントロールパスモジュール(control path modules)は、Ｑエレメント(Q-element)３０１、並列式エレメント(Fork-element)３０３、ジョインエレメント(Join-element)３０５、デコーダエレメント(Decoder-element)３０７、併合エレメント(Merge element)３０９及びミクロオペレーション(micro-operation)(図未提示)を含む。
【００１２】
Ｑエレメント(Q-element)３０１は、その対応するハードウエアが実行される時、それに基づいて実行される。並列式エレメント(Fork-element)３０３は、対応するハードウエアが実行される時、平行して実行される。ジョインエレメント(Join-element)は、対応するハードウエアが相関演算に到達した時、出力信号を発する。デコーダエレメント(Decoder-element)は、対応するハードウエアが復号された後、適する出力信号を選択して発信する。併合エレメント(Merge element)３０９は対応するハードウエアが入力信号を併合した後に加えて出力する。ミクロオペレーション(micro-operation)は叙述(expression)の処理もしくは表示法(expression)の処理を表示する。
【００１３】
図４に示すとおり、データパスモジュール(data path modules)は、演算ロジックユニット（ＡＬＵ）、比較エレメント(compare-element)、レジスタエレメント(register-element)４４１、及び常数(Constants)４５１を含む。
【００１４】
演算ロジックユニット（ＡＬＵ）は、ＡＮＤエレメント(AND-element)４０１、ＯＲエレメント(OR-element)４０３、ＸＯＲエレメント(XOR-element)４０５、加法エレメント(ADD-element)、減法エレメント(SUB-element)４０９、乗法エレメント(MUL-element)４２１、除法エレメント(DIV-element)４２３に分けられる。
【００１５】
比較エレメント(compare-element)は、大小比較エレメント(CMP-element)４３１、及び相当比較エレメント(CMPEQ-element)４３３に分けられる。
【００１６】
コンポーネントノード(component node)２０５の内容表示法は、下述の二項に分けられる。
（１）レジスタ、常数のこれらが必要とするLabelで区別した表示法は、コンポーネント名称＿変数名称(Component name_variable name)である。
（２）大小比較エレメント(CMP-element)４３１、併合エレメント(Merge element)３０９などラベル(Label)を必要とせずに区別する表示法は、コンポーネント名称(component name)である。
またノードの間の連接線の表示法は、スタート点の出力端→目標点の出力端(source node output port→target node input port)である。
図４に示すのは、併合表示した連接線のラベル(edge label)を表示している。
【００１７】
図５は、合計(summation)のジャバ(JAVA（登録商標）)プログラミングコードであり、図６はそのハードウエア構成図（ＨＣＧ）である。最上面の二個のノードは、スタートノード(Start Node)２０１で、それぞれジャバ(JAVA（登録商標）)プログラミングコードのクラス(class)情報と方法(method)情報を記録する。最後の終了点はエンドノード(end node)であり、それはこの方法が終了したことを表示し、リターンバリューを要求する。その他のノードでは、レジスタ(register)、ミクロオペレーション(micro-operation)、並列式エレメント(Fork-element)３０３、加法エレメント(ADD-element)４０７などハードウエアコンポーネントに分けて表示し、ノードとノードの間の連接線によって、或るスタートオブジェクトの或る出力ポートから、目標オブジェクトの或る入力ポートへ連接する。
【００１８】
ステップＳ１０３で、ハードウエア構成図を修正する。ハードウエア構成図（ＨＣＧ）と実際のハードウエアコンポーネントの間には何の関連もない。そのため、ハードウエア構成図（ＨＣＧ）を直接ＶＨＤＬハードウエア記述言語に転換することができないので、先ずハードウエア構成図（ＨＣＧ）を修正し、修正したハードウエア構成図（ＨＣＧ）内のコンポーネントをＶＨＤＬハードウエア記述言語のコンポーネントと対応させる。本実施例では、図７においてジャバ(JAVA（登録商標）)加算器で説明し、図８では、ジャバ(JAVA（登録商標）)加算器に対応するハードウエア構成図（ＨＣＧ）を表示する。
【００１９】
先ず、クラス情報(class info)及びハードウエア構成図（ＨＣＧ）を通じて、対応するハードウエア構成図（ＨＣＧ）内の公開方法(public method)を探し出す。そしてその公開方法(public method)の部分をメソッドスタートノード(method Start Node)から一本線でクラススタートノード(class Start Node)へ連接する。この連接線上のラベルは”method_name req4p”で、この公開方法(public method )を表示することによって、対応するハードウエアインターフェイス上の一個の名称が、”method_name req4p”の入力信号となる。この入力信号はメソッドスタートノード(method Start Node)の一個の名称まで繋ぎ、req4pのポートになる。更にクラススタートノード(class Start Node)から一本線でメソッドスタートノード(method Start Node)へ連接する。この連接上のラベルは、”ack4p method_name”で、最後はメソッドスタートノード(method Start Node)のack4pポートから、一本の線でハードウエアインターフェイス上の一個の名称まで連接し、method_name Ack4pの出力信号となる(図９参照)。
【００２０】
各リターン(return)はこのデータを伝送し、終了信号をスタートノード(Start Node)へ伝送するため、判断式に出会った時、異なるリターンバリューの状況となる。この時、併合多数個リターンノード(merge multiple return node)が必要となる。それには先ずすべてのリターンバリュー(return value)をひとつのレジスタ(register)に入れ、そのレジスタを”retMthod_name”と命名する。続いて併合エレメント(Merge element)３０９で信号線をエンドノード(end node)まで繋ぎ、そのラベル名称を”return retMethod_name”とする。エンドノード(end node)はプロセス上の終了を表すだけなので、ハードウエア内では何の意義も代表しない。更に非同時システム内で、終了を意味するリターン信号(acknowledgement)を返信して実行する。これによってエンドノード(end node) を消去し、メソッドスタートノード(method Start Node)まで繋ぎ戻す(図１０参照)。
【００２１】
クラス情報(class info)及びハードウエア構成図（ＨＣＧ）を通じて、対応するハードウエア構成図（ＨＣＧ）のどのパラメータ(parameter)とリターンバリュー(return value)が公開(public)なのか知ることができる。公開のパラメータ(parameter)とリターンバリュー(return value)をクラススタートノード(class Start Node)へ繋ぎ、これらのノードは対応するハードウエアインターフェイスが外部の信号出入力に使用されることを表示する。パラメータの部分は、一本の入力信号をクラススタートノード(class Start Node)からパラメータのレジスタノード(register node)へ繋ぐ。このラベルは”parameter_name w”となり、ハードウエアインターフェイスからレジスタ内へデータを入力することを表示する。パラメータのレジスタノード(register node)から一本の信号線でハードウエアインターフェイスへ繋ぎ、そのラベルは”ack4p parameter_name”となり、レジスタから確認(acknowledgment)の信号がハードウエアインターフェイスへ戻る。またリターンバリュー(return value)は、メソッドスタートノード(method Start Node)から一本線をリターンバリューのレジスタノード(register node)へ繋ぐ。しかし、その出力ポートと接続したクラススタートノード(class Start Node)のポートは同じであるため、並列ノード(fork node)で、接続したクラススタートノード(class Start Node)の線をリターンレジスタノード(return register node)へ分ける。またリターンレジスタノード(return register node)は一本線でクラススタートノード(class Start Node)が代表するリターンバリューを出力する。そのラベルは”qretMthod_name”である(図１１参照)。
【００２２】
クラス情報(class info)から、その方法情報(method info)、及びハードウエア構成図（ＨＣＧ）内から収集した出力/入力連接線(in/out edges)を収集し、メソッドコール情報(method call info.)が作られる。続いてメソッドコール情報(method call info.)を使って、ハードウエア構成図（ＨＣＧ）内でメソッドコールノード(method call node)まで連接した連接線を、メソッドスタートノード(method start node)に連接しなおして、メソッドコール(method call)を表示する。連接線を処理する時、マルチプレクサ及びマルチプレクサ解除器を更に設置して出入力を制御する(図１２参照)。
【００２３】
ハードウエア構成図（ＨＣＧ）内では、度々いくつものレジスタが出現する。しかし、同様のラベルのレジスタは実際のところ、同一のレジスタである。このため、これらの意義が同じであるレジスタを併合することが必要で、図１３に示す修正ハードウエア構成図（modified ＨＣＧ）を形成する。
【００２４】
ステップＳ１０５では、ハードウエア構成図のスタートノード(Start Node)を探し出し、相対するサブハードウエア構成図を取得する。ステップＳ１０５のスタートノード(Start Node)は、メソッドスタートノード(method Start Node)を指す。この時、修正ハードウエア構成図（modified ＨＣＧ）からＶＨＤＬハードウエア記述言語オブジェクトとすでに、ひとつひとつ対応している。そのため、このメソッドスタートノード(method Start Node)からＶＨＤＬハードウエア記述言語オブジェクトが転換される。
【００２５】
ステップＳ１０７では、このメソッドスタートノード(method Start Node)の情報を分析し、入力及び出力のコンポーネントを加えることによって、ハードウエア記述言語の実体(entity)が作られ、すべてのスタートノード(Start Node)は分析が完成する。図１４〜図２０に示すのは、本発明に基づいて転換したＶＨＤＬプログラミングコードである。図１４〜図２０に於いて、実体(entity)の名称は、メソッドスタートノード(method Start Node)とし、そのメソッドスタートノード(method Start Node)内の連接を実体(entity)内の出力/及び入力ポート(in/out port)に転換する。
【００２６】
ステップＳ１０９では、ハードウエア構成図内のノード(node)の型別を判断し、相対するハードウエア記述言語（ＶＨＤＬ）オブジェクトを作り、関連する情報をハードウエア記述言語のアーキテクチャー(Architecture)内に記録する。ステップＳ１０９では、コンポーネントインスタンス化(component instantiation)方式を使用して相対するハードウエア記述言語(VHDL)を作る。例として図１３内のtestノードは図１４〜図２０内のラベルを転換してM6_testzIzIコンポーネントとする。図１３内のRxN_retAddziziノードは図１４〜図２０のラベルを転換してM8_retaddzIzIコンポーネントとする。
【００２７】
ステップＳ１１１では、修正ハードウエア構成図の連接線に基づき、相対するハードウエア記述言語（ＶＨＤＬ）コンポーネントの情報連接を作る。ステップＳ１１３では、ストリング方式でハードウエア記述言語（ＶＨＤＬ）の実体(entity)とアーキテクチャー(Architecture)を図１４〜図２０に示す一ファイルに出力する。図２１は、本発明の出力するＶＨＤＬプログラミングコード合成後の回路図である。
【００２８】
総合して、本発明は、ハードウエア構成図を修正ハードウエア構成図に修正する。この修正ハードウエア構成図とＶＨＤＬエレメントはひとつひとつが対応し、これによって、簡易にＶＨＤＬプログラミングコードに転換でき、ハードウエア構成図（ＨＣＧ）が正確にＶＨＤＬプログラミングコードに転換できる。
【図面の簡単な説明】
【００２９】
【図１】本発明ハードウエア構成図（ＨＣＧ）をＶＨＤＬハードウエア記述言語に転換するフローチャートである。
【図２】本発明のスタートノード、エンドノード及びコンポーネントノードの表示図である。
【図３】本発明のコントロールパスモジュールの表示図である。
【図４】本発明のデータパスモジュールの表示図である。
【図５】本発明の加法のJAVA（登録商標）プログラミングコードの表示図である。
【図６】図５のハードウエア構成図の表示図である。
【図７】本発明のJAVA（登録商標）加算器の表示図である。
【図８】図７のJAVA（登録商標）加算器のハードウエア構成図の表示図である。
【図９】本発明のハードウエア構成図修正プロセスの表示図である。
【図１０】本発明のハードウエア構成図修正プロセスの表示図である。
【図１１】本発明のハードウエア構成図修正プロセスの表示図である。
【図１２】本発明のハードウエア構成図修正プロセスの表示図である。
【図１３】本発明のハードウエア構成図修正プロセスの表示図である。
【図１４】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図１５】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図１６】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図１７】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図１８】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図１９】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図２０】本発明のハードウエア構成図をＶＨＤＬプログラミングコードに転換する表示図である。
【図２１】本発明の出力したＶＨＤＬプログラミングコード合成後の回路図である。
【符号の説明】
【００３０】
２０１        スタートノード(Start Node)
２０３        エンドノード(end node)
２０５        コンポーネントノード(component node)
３０１        Ｑエレメント(Q-element)
３０３        並列式エレメント(Fork-element)
３０５        ジョインエレメント(Join-element)
３０７        デコーダエレメント(Decoder-element)
３０９        併合エレメント(Merge element)
４０１        ＡＮＤエレメント(AND-element)
４０３        ＯＲエレメント(OR-element)
４０５        ＸＯＲエレメント(XOR-element)
４０７        加法エレメント(ADD-element)
４０９        減法エレメント(SUB-element)
４２１        乗法エレメント(MUL-element)
４２３        除法エレメント(DIV-element)
４３１        大小比較エレメント(CMP-element)
４３３        相当比較エレメント(CMPEQ-element)
４４１        レジスタ
４５１        常数
【図１】
2007183895.tif 000003
【図２】
2007183895.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007183895.tif 000009
【図８】
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【図９】
2007183895.tif 000011
【図１０】
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【図１１】
2007183895.tif 000013
【図１２】
2007183895.tif 000014
【図１３】
2007183895.tif 000015
【図１４】
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【図１５】
2007183895.tif 000017
【図１６】
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【図１７】
2007183895.tif 000019
【図１８】
2007183895.tif 000020
【図１９】
2007183895.tif 000021
【図２０】
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【図２１】
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