(57)【要約】【課題】  テスト手法が変更されても、その都度テスト効率を計算し直したり、新たなテストポイントを挿入する工程を追加することなく対応して、設計ＴＡＴを短縮する。【解決手段】  テストポイントの回路データと、このテストポイントに付属するテスト手法に関連した情報を含む設計データＤ１０１を入力し、データ入力部Ｋ１０１における設計データコード解析部Ｋ１０２によるコード解析を経た設計データがデータベース格納部Ｋ１０３により記憶装置７００に格納される。そして、外部から指定されたテスト手法Ｄ１０２に基づいて、記憶装置７００に格納された設計データから、不要なテストポイントのデータがテストポイント削除部Ｋ１０４により削除され、不要なテストポイントを含まない設計データＤ１０３が、データ出力部Ｋ１０５により出力される。【選択図】  図４
2007041670.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータによる設計に用いられる半導体集積回路の設計データ構造において、
テスト容易化を行う前記半導体集積回路の所定のノードに付加される少なくとも１つのテストポイントの回路データと、
前記テストポイントの回路データのそれぞれに関連付けられ且つこのテストポイントを有効にする、少なくとも１つのテスト手法に関する情報とを含み、
前記コンピュータが、前記テスト手法に関する情報のうちの所定の情報について所定条件を満たすテスト手法を指定した場合、前記所定条件を満たす前記所定の情報を有していない不要なテストポイントを無効化する
ことを特徴とする半導体集積回路の設計データ構造。
【請求項２】
請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、この設計データコード解析部による解析結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、
前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除部と、
前記テストポイント削除部により、前記不要なテストポイントが削除された残りのテストポイント及び半導体集積回路の回路データを出力する回路データ出力部とを備える
ことを特徴とする半導体集積回路の設計装置。
【請求項３】
請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析部による解析結果から削除するテストポイント削除部と、この削除結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、
前記テストポイント削除部により前記不要なテストポイントが削除され、前記データベース格納部により前記データベースに格納されている残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力部とを備える
ことを特徴とする半導体集積回路の設計装置。
【請求項４】
請求項２記載の半導体集積回路の設計装置において、
前記データベースに格納された前記半導体集積回路及び前記テストポイントの回路データを論理合成処理し、この論理合成処理結果を前記データベースに格納する論理合成処理部を備える
ことを特徴とする半導体集積回路の設計装置。
【請求項５】
請求項３記載の半導体集積回路の設計装置において、
前記データベースに格納された前記半導体集積回路及び前記テストポイントの回路データを論理合成処理し、この論理合成処理結果を前記データベースに格納する論理合成処理部を備えた
ことを特徴とする半導体集積回路の設計装置。
【請求項６】
請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、この設計データコード解析ステップによる解析結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、
前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除ステップと、
前記テストポイント削除ステップにて前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項７】
請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析ステップにおける解析結果から削除するテストポイント削除ステップと、この削除結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、
前記テストポイント削除ステップにて前記不要なテストポイントが削除され、前記データベース格納ステップにて前記データベースに格納されている残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項８】
請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、この設計データコード解析ステップによる解析結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、
前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除ステップと、
前記テストポイント削除ステップにて、前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを論理合成処理する論理合成処理ステップと、
前記論理合成処理ステップにて論理合成処理された前記残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項９】
請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析ステップにおける解析結果から削除するテストポイント削除ステップと、この削除結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、
前記テストポイント削除ステップにて前記不要なテストポイントが削除され、前記データベース格納ステップにて前記データベースに格納されている残りのテストポイント及び前記半導体集積回路の回路データを論理合成処理する論理合成処理ステップと、
前記論理合成処理ステップにて論理合成処理された前記残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項１０】
請求項１記載の半導体集積回路の設計データ構造において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられたテスト手法の種類を示す種類情報を含み、
前記コンピュータは、前記テスト手法に関する情報のうちの前記種類情報について、所定の種類のテスト手法を指定し、この所定の種類の種類情報を有するテスト手法に対応していない不要なテストポイントを無効化する
ことを特徴とする半導体集積回路の設計データ構造。
【請求項１１】
請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられたテスト手法の種類を示す種類情報を含み、
前記テストポイント削除ステップでは、前記コンピュータが前記種類情報において所定の種類を示すテスト手法を指定した場合、前記コンピュータにより指定された前記所定の種類の種類情報を含まないテスト手法に対する不要なテストポイントを削除する
ことを特徴とする半導体集積回路の設計方法。
【請求項１２】
請求項１記載の半導体集積回路の設計データ構造において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、前記テスト手法の用途に応じた効果を示す効果情報を含み、
前記コンピュータは、前記テスト手法に関する情報のうちの前記効果情報について、所定の効果を有するテスト手法を指定し、この所定の効果を有する前記効果情報を有するテスト手法に対応していない不要なテストポイントを無効化する
ことを特徴とする半導体集積回路の設計データ構造。
【請求項１３】
請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、
前記テストポイント削除ステップでは、含まれるテストポイントの効果情報を元に、面積増加に比べて効果の小さいテストポイントを削除する
ことを特徴とする半導体集積回路の設計方法。
【請求項１４】
請求項１記載の半導体集積回路の設計データ構造において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられた情報であって、含まれる前記テストポイントを自動削除しても良いか否かを示す指定情報を含み、
前記コンピュータは、前記テスト手法に関する情報のうちの前記指定情報について、自動削除をしても良いという情報を示す前記指定情報を含むテスト手法に対応する不要なテストポイントを無効化する
ことを特徴とする半導体集積回路の設計方法。
【請求項１５】
請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、
前記テストポイント削除ステップでは、含まれるテストポイントを自動削除しても良いか否かの指定情報を元に、面積増加に比べて効果の小さいテストポイントを削除する
ことを特徴とする半導体集積回路の設計方法。
【請求項１６】
請求項１記載の半導体集積回路の設計データ構造において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられた情報であって、含まれる複数のテストポイントの関連した重み付け情報を含み、
前記コンピュータは、前記テスト手法に関する情報のうちの前記重み付け情報について、所定の重み付け情報を含まないテスト手法に対応する不要なテストポイントを無効化する
ことを特徴とする半導体集積回路の設計方法。
【請求項１７】
請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられた情報であって、含まれる複数のテストポイントの関連した重み付け情報を含み、
前記テストポイント削除ステップでは、前記重み付け情報が、前記コンピュータにより指定された所定の重み付け情報を含まないテスト手法に対するテストポイントを削除する
ことを特徴とする半導体集積回路の設計方法。
【請求項１８】
請求項１記載の半導体集積回路の設計データ構造において、
前記コンピュータは、指定した前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントを最適化する
ことを特徴とする半導体集積回路の設計データ構造。
【請求項１９】
請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、この設計データコード解析部による解析結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、
前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除部と、
前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントについての最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理部と、
前記テストポイント削除部により前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力部とを備える
ことを特徴とする半導体集積回路の設計装置。
【請求項２０】
請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析部による解析結果から削除するテストポイント削除部と、この削除結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、
前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントについての最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理部と
前記データベースに格納されており、前記テストポイント削除部により前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力部とを備える
ことを特徴とする半導体集積回路の設計装置。
【請求項２１】
請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、この設計データコード解析ステップにおける解析結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、
前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除ステップと、
前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントについての最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理ステップと、
前記テストポイント削除ステップにより、前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力ステップとを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項２２】
請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、
前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データコードを解析する設計データコード解析ステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析ステップにおける解析結果から削除するテストポイント削除ステップと、この削除結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、
前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントの最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理ステップと
前記データベースに格納されており、前記テストポイント削除ステップにより前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力ステップとを含む
ことを特徴とする半導体集積回路の設計方法。
【請求項２３】
請求項１８記載の半導体集積回路の設計データ構造において、
前記テストポイントの回路データに関連付けられ、前記テストポイントの位置を示す位置情報を含み、
前記コンピュータは、前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントの前記位置情報を用いて、このテストポイントの最適化を行う
ことを特徴とする半導体集積回路の設計データ構造。
【請求項２４】
請求項２１又は２２記載の半導体集積回路の設計方法において、
前記テストポイントの回路データに関連付けられ、前記テストポイントの位置を示す位置情報を含み、
前記論理合成処理ステップは、前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントの前記位置情報を用いて、このテストポイントの共有化による最適化を伴った論理合成処理を行う
ことを特徴とする半導体集積回路の設計方法。
【請求項２５】
請求項１８記載の半導体集積回路の設計データ構造において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントのクロック周波数情報を含み、
前記コンピュータは、前記クロック周波数情報に基づいて、前記テストポイントの最適化を行う
ことを特徴とする半導体集積回路の設計データ構造。
【請求項２６】
請求項２１又は２２記載の半導体集積回路の設計方法において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントのクロック周波数情報を含み、
前記論理合成処理ステップは、前記クロック周波数情報に基づくクロックソースの共有化による最適化を伴った論理合成処理を行う
ことを特徴とする半導体集積回路の設計方法。
【請求項２７】
請求項１８記載の半導体集積回路の設計データ構造において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントの論理合成制約情報を含み、
前記コンピュータは、前記論理合成制約情報に基づいて、前記テストポイントの最適化を行う
ことを特徴とする半導体集積回路の設計データ構造。
【請求項２８】
請求項２１又は２２記載の半導体集積回路の設計方法において、
前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントの論理合成制約情報を含み、
前記論理合成処理ステップは、前記論理合成制約情報に基づくタイミングの最適化を伴った論理合成処理を行う
ことを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト容易化設計におけるテスト効率向上のための設計データ構造、設計装置および設計手法に関するものである。
【背景技術】
【０００２】
半導体集積回路のテスト容易化設計において、テストポイントを追加することによって、テスト効率を向上する方法が知られている。
【０００３】
例えば、試験可能性を改善する方法は、各ノードの可制御性、可観測性、および故障検出確率を計算するステップと、特定のノードの故障を選択するステップと、可制御性、可観測性、および故障検出率の各値が規定範囲内に存在せず、テスト効率が規定レベルに達していない場合にテストポイントとしてのフリップフロップを追加するステップとからなる。この技術については、例えば、特許文献１参照に記載がある。
【０００４】
また、ランダムパタンを用いてスキャンテストを行うテスト手法であるロジックＢＩＳＴの場合、ランダムパタンの特性により生じるデメリットを補うため、テストパタンがランダムに印加されることを想定して、０もしくは１になる確率が低い箇所に対して、０もしくは１になる確率を上げるようにテストポイントとしてのフリップフロップを追加する。このように、遷移確率の向上を目的としたテストポイントの追加方法が存在する。この技術については、例えば、非特許文献１に記載がある。
【０００５】
このように、テスト手法により異なる目的のテストポイントが付加される。
【特許文献１】特開平６−３３１７０９号公報
【非特許文献１】Ｍｉｃｈｉｎｏｂｕ  Ｎａｋａｏ、他４名、“ＬＯＷ  ＯＢＥＲＨＥＡＤ  ＴＥＳＴ  ＰＯＩＮＴ  ＩＮＳＥＲＴＩＯＮ  ＦＯＲ  ＳＣＡＮ−ＢＡＳＥＤ  ＢＩＳＴ”、ＩＴＣ  （ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＴＥＳＴ  ＣＯＮＦＥＲＥＮＣＥ）  １９９９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら前記特許文献１や非特許文献１に記載のテストポイント設計では、実際の設計においてテスト手法が変わるたびに、必要に応じてテストポイントを追加する設計フローへ移行しなければならず、設計資産流用、ＩＰ設計流通が通常設計の一つとなりつつある現在、無駄な設計工数の一部となっている。
【０００７】
図２５は従来のテストポイント設計フローである。ＲＴＬ設計データＤ００１を入力とし、論理合成ステップＳ００１においてＲＴＬ設計データＤ００１を論理合成してネットリストを生成する。そして、このネットリストに対してコンピュータにより指定されたテスト手法Ｄ００２のテスト効率を高めることを目的として、テスト効率計算ステップＳ００２においてテスト効率が計算される。このテスト効率の計算結果から、テスト効率を高めるために必要なテストポイント挿入ノードが決定される。続いて、テストポイント挿入ステップＳ００３において、テスト効率計算ステップＳ００２にて決定されたテストポイント挿入ノードに対してテストポイントが挿入され、テストポイントを含むネットリストＤ００３が生成する。
【０００８】
この設計フローでは、入力ＲＴＬ設計データＤ００１の内容に変更がなくても、もしくは、微量の変更であったとしても、テスト効率計算ステップＳ００２のステップを行う必要がある。複数の半導体集積回路に使用されるＩＰやコア設計においては、このようにテストポイントが挿入されていく実績が積まれた後は、前記ステップＳ００２は設計資産の流用により省くことが可能なステップであり、設計ＴＡＴの短縮が可能であると考えることができる。
【０００９】
上記課題を解決するために、本発明は、設計の際にテスト手法が変更されても、その都度テスト効率を計算し直したり、また、このテスト効率の計算結果に基づいて新たなテストポイントを挿入する工程を追加することなくテスト手法の変更に対応し、設計工数を削減することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明では、入力される設計データにおける半導体集積回路のデータに、テスト容易化設計のために適用されるテストポイントの回路データを予め付加しておくと共に、このテストポイントの回路データに関連付けて、テスト手法に関する諸々の情報も付加しておくことにより、実際の設計の際にテスト手法を変更する必要が生じたときに、そこで用いるテスト手法の有する所定の情報のうち所定条件を満たすテストポイントのみを残し、所定条件を満たさない不要なテストポイントを削除して、工程を追加することなくテスト手法の変更に対応する。
【００１１】
すなわち、請求項１記載の発明の半導体集積回路の設計データ構造は、コンピュータによる設計に用いられる半導体集積回路の設計データ構造において、テスト容易化を行う前記半導体集積回路の所定のノードに付加される少なくとも１つのテストポイントの回路データと、前記テストポイントの回路データのそれぞれに関連付けられ且つこのテストポイントを有効にする、少なくとも１つのテスト手法に関する情報とを含み、前記コンピュータが、前記テスト手法に関する情報のうちの所定の情報について所定条件を満たすテスト手法を指定した場合、前記所定条件を満たす前記所定の情報を有していない不要なテストポイントを無効化することを特徴とする。
【００１２】
請求項２記載の発明の半導体集積回路の設計装置は、請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、この設計データコード解析部による解析結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除部と、前記テストポイント削除部により、前記不要なテストポイントが削除された残りのテストポイント及び半導体集積回路の回路データを出力する回路データ出力部とを備えることを特徴とする。
【００１３】
請求項３記載の発明は、請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析部による解析結果から削除するテストポイント削除部と、この削除結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、前記テストポイント削除部により前記不要なテストポイントが削除され、前記データベース格納部により前記データベースに格納されている残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力部とを備えることを特徴とする。
【００１４】
請求項４記載の発明は、請求項２記載の半導体集積回路の設計装置において、前記データベースに格納された前記半導体集積回路及び前記テストポイントの回路データを論理合成処理し、この論理合成処理結果を前記データベースに格納する論理合成処理部を備えたことを特徴とする。
【００１５】
請求項５記載の発明は、請求項３記載の半導体集積回路の設計装置において、前記データベースに格納された前記半導体集積回路及び前記テストポイントの回路データを論理合成処理し、この論理合成処理結果を前記データベースに格納する論理合成処理部を備えたことを特徴とする。
【００１６】
請求項６記載の発明の半導体集積回路の設計方法は、請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、この設計データコード解析ステップによる解析結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除ステップと、前記テストポイント削除ステップにて前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含むことを特徴とする。
【００１７】
請求項７記載の発明は、請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析ステップにおける解析結果から削除するテストポイント削除ステップと、この削除結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、前記テストポイント削除ステップにて前記不要なテストポイントが削除され、前記データベース格納ステップにて前記データベースに格納されている残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含むことを特徴とする。
【００１８】
請求項８記載の発明は、請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、この設計データコード解析ステップによる解析結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除ステップと、前記テストポイント削除ステップにて、前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを論理合成処理する論理合成処理ステップと、前記論理合成処理ステップにて論理合成処理された前記残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含むことを特徴とする。
【００１９】
請求項９記載の発明は、請求項１記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析ステップにおける解析結果から削除するテストポイント削除ステップと、この削除結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、前記テストポイント削除ステップにて前記不要なテストポイントが削除され、前記データベース格納ステップにて前記データベースに格納されている残りのテストポイント及び前記半導体集積回路の回路データを論理合成処理する論理合成処理ステップと、前記論理合成処理ステップにて論理合成処理された前記残りのテストポイント及び前記半導体集積回路の回路データを出力する回路データ出力ステップとを含むことを特徴とする。
【００２０】
請求項１０記載の発明は、請求項１記載の半導体集積回路の設計データ構造において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられたテスト手法の種類を示す種類情報を含み、前記コンピュータは、前記テスト手法に関する情報のうちの前記種類情報について、所定の種類のテスト手法を指定し、この所定の種類の種類情報を有するテスト手法に対応していない不要なテストポイントを無効化することを特徴とする。
【００２１】
請求項１１記載の発明は、請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられたテスト手法の種類を示す種類情報を含み、前記テストポイント削除ステップでは、前記コンピュータが前記種類情報において所定の種類を示すテスト手法を指定した場合、前記コンピュータにより指定された前記所定の種類の種類情報を含まないテスト手法に対する不要なテストポイントを削除することを特徴とする。
【００２２】
請求項１２記載の発明は、請求項１記載の半導体集積回路の設計データ構造において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、前記テスト手法の用途に応じた効果を示す効果情報を含み、前記コンピュータは、前記テスト手法に関する情報のうちの前記効果情報について、所定の効果を有するテスト手法を指定し、この所定の効果を有する前記効果情報を有するテスト手法に対応していない不要なテストポイントを無効化することを特徴とする。
【００２３】
請求項１３記載の発明は、請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、前記テストポイント削除ステップは、含まれるテストポイントの効果情報を元に、面積増加に比べて効果の小さいテストポイントを削除することを特徴とする。
【００２４】
請求項１４記載の発明は、請求項１記載の半導体集積回路の設計データ構造において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられた情報であって、含まれる前記テストポイントを自動削除しても良いか否かを示す指定情報を含み、前記コンピュータは、前記テスト手法に関する情報のうちの前記指定情報について、自動削除をしても良いという情報を示す前記指定情報を含むテスト手法に対応する不要なテストポイントを無効化することを特徴とする。
【００２５】
請求項１５記載の発明は、請求項６〜９の何れか１項に記載の半導体集積回路の設計方法にいおいて、前記テスト手法に関する情報は、前記テストポイント削除ステップでは、含まれるテストポイントを自動削除しても良いか否かの指定情報を元に、面積増加に比べて効果の小さいテストポイントを削除することを特徴とする。
【００２６】
請求項１６記載の発明は、請求項１記載の半導体集積回路の設計データ構造において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられた情報であって、含まれる複数のテストポイントの関連した重み付け情報を含み、前記コンピュータは、前記テスト手法に関する情報のうちの前記重み付け情報について、所定の重み付け情報を含まないテスト手法に対応する不要なテストポイントを無効化することを特徴とする。
【００２７】
請求項１７記載の発明は、請求項６〜９の何れか１項に記載の半導体集積回路の設計方法において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられた情報であって、含まれる複数のテストポイントの関連した重み付け情報を含み、前記テストポイント削除ステップでは、前記重み付け情報が、前記コンピュータにより指定された所定の重み付け情報を含まないテスト手法に対するテストポイントを削除することを特徴とする。
【００２８】
請求項１８記載の発明は、請求項１記載の半導体集積回路の設計データ構造において、前記コンピュータは、指定した前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントを最適化することを特徴とする。
【００２９】
請求項１９記載の発明は、請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、この設計データコード解析部による解析結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除部と、前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントについての最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理部と、前記テストポイント削除部により前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力部とを備えることを特徴とする。
【００３０】
請求項２０記載の発明は、請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計装置において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析部と、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析部による解析結果から削除するテストポイント削除部と、この削除結果をデータベースに格納するデータベース格納部とから構成されるデータ入力部と、前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントについての最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理部と前記データベースに格納されており、前記テストポイント削除部により前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力部とを備えることを特徴とする。
【００３１】
請求項２１記載の発明は、請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データのコードを解析する設計データコード解析ステップと、この設計データコード解析ステップにおける解析結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記データベースに格納された前記解析結果から削除するテストポイント削除ステップと、前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントについての最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理ステップと、前記テストポイント削除ステップにより、前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力ステップとを含むことを特徴とする。
【００３２】
請求項２２記載の発明は、請求項１８記載の半導体集積回路の設計データ構造を用いた半導体集積回路の設計方法において、前記設計データ構造を読み込み、この設計データ構造に含まれる前記半導体集積回路及び前記テストポイントの回路データと前記テスト手法に関する情報とからなる設計データコードを解析する設計データコード解析ステップと、前記コンピュータが指定した前記所定条件を満たさない前記不要なテストポイントを、前記設計データコード解析ステップにおける解析結果から削除するテストポイント削除ステップと、この削除結果をデータベースに格納するデータベース格納ステップとを含む回路データ読み込みステップと、前記コンピュータにより指定された前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントの最適化を伴う論理合成処理を行い、この論理合成処理結果を前記データベースに格納する論理合成処理ステップと前記データベースに格納されており、前記テストポイント削除ステップにより前記不要なテストポイントが削除された残りのテストポイント及び前記半導体集積回路の回路データを、前記データベースから出力する回路データ出力ステップとを含むことを特徴とする。
【００３３】
請求項２３記載の発明は、請求項１８記載の半導体集積回路の設計データ構造において、前記テストポイントの回路データに関連付けられ、前記テストポイントの位置を示す位置情報を含み、前記コンピュータは、前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントの前記位置情報を用いて、このテストポイントの最適化を行うことを特徴とする。
【００３４】
請求項２４記載の発明は、請求項２１又は２２記載の半導体集積回路の設計方法において、前記テストポイントの回路データに関連付けられ、前記テストポイントの位置を示す位置情報を含み、前記論理合成処理ステップは、前記所定条件を満たす前記所定の情報を有するテスト手法に対応するテストポイントの前記位置情報を用いて、このテストポイントの共有化による最適化を伴った論理合成処理を行うことを特徴とする。
【００３５】
請求項２５記載の発明は、請求項１８記載の半導体集積回路の設計データ構造において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントのクロック周波数情報を含み、前記コンピュータは、前記クロック周波数情報に基づいて、前記テストポイントの最適化を行うことを特徴とする。
【００３６】
請求項２６記載の発明は、請求項２１又は２２記載の半導体集積回路の設計方法において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントのクロック周波数情報を含み、前記論理合成処理ステップは、前記クロック周波数情報に基づくクロックソースの共有化による最適化を伴った論理合成処理を行うことを特徴とする。
【００３７】
請求項２７記載の発明は、請求項１８記載の半導体集積回路の設計データ構造において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントの論理合成制約情報を含み、前記コンピュータは、前記論理合成制約情報に基づいて、前記テストポイントの最適化を行うことを特徴とする。
【００３８】
請求項２８記載の発明は、請求項２１又は２２記載の半導体集積回路の設計方法において、前記テスト手法に関する情報は、前記テストポイントの回路データに関連付けられ、含まれる前記テストポイントの論理合成制約情報を含み、前記論理合成処理ステップは、前記論理合成制約情報に基づくタイミングの最適化を伴った論理合成処理を行うことを特徴とする。
【００３９】
以上により、請求項１記載の発明の半導体集積回路の設計データ構造は、半導体集積回路の回路データに加えて、テストポイントの回路データと、このテストポイントに関連付けられて、テスト手法に関する情報をも含んでいるので、テスト効率を計算し、必要なテストポイントを挿入するという工程をテスト手法の変更の度に行う必要がなく、テストポイントの有するテスト手法に関する情報のうちの所定情報についての所定条件を基準として不要なテストポイントを判断し削除するのみで対応することができ、設計工数の削減が可能となる。
【００４０】
請求項２記載の発明は、請求項１記載の半導体集積回路の設計データと、指定するテスト手法を外部入力とし、データ入力部中の設計データコード解析部で前記設計データのコード解析が行われ、前記解析結果をデータ格納部により記憶装置に格納される。そして、テストポイント削除部では、前記外部入力であるテスト手法の入力を元に不要なテストポイントが削除され、データ出力部において、不要なテストポイントが省かれた設計データを出力する半導体集積回路設計装置である。
【００４１】
また、請求項６記載の発明は、請求項２記載の発明の半導体集積回路装置を用いて実現する半導体集積回路設計手法である。
【００４２】
これら請求項２、６記載の発明によると、請求項１記載の設計データを用いて、テスト効率計算とテストポイント挿入を行う工程を省いて、必要なテストポイントのみを含んだ半導体集積回路の設計データの生成が可能となり、設計工数削減が可能となる。
【００４３】
請求項３記載の発明は、請求項２記載の発明の半導体集積回路設計装置に対して、テストポイント削除部をデータ入力部中に備えた半導体集積回路設計装置であり、このテストポイント削除部により不要なテストポイントを削除した設計データを記憶装置に格納する。
【００４４】
また、請求項７記載の発明は、請求項３記載の発明の半導体集積回路設計装置を用いて、不要なテストポイントを削除後に、設計データを記憶装置に格納することを実現する半導体集積回路設計手法である。
【００４５】
これら請求項３、７記載の発明によると、請求項２記載の発明の半導体集積回路設計装置と請求項６記載の半導体集積回路設計手法に比べて、記憶装置に情報を貯める前に不要なテストポイントを削除するので、一旦削除したテストポイントは元には戻せなくなるが、その分データの記憶容量が少なくてすむという利点がある。
【００４６】
請求項４記載の発明は、請求項２記載の発明の半導体集積回路設計装置に対して、テストポイント削除部における処理の後、論理合成処理部において論理合成を行う半導体集積回路設計装置である。
【００４７】
また、請求項８記載の発明は、請求項４記載の発明の半導体集積回路設計装置を用いて、不要なテストポイント削除後に、論理合成処置を実現する半導体集積回路設計手法である。
【００４８】
これら請求項４、８記載の発明によると、請求項１記載の設計データを用いて、テスト効率の計算とテストポイントの挿入を行う工程を省いて、必要なテストポイントのみを含んだゲートレベルの半導体集積回路の設計データの生成が可能となる。
【００４９】
請求項５記載の発明は、請求項３記載の発明の半導体集積回路設計装置に対して、データベース格納部における処理の後、論理合成処理部において論理合成を行う半導体集積回路設計装置である。
【００５０】
また、請求項９記載の発明は、請求項５記載の発明の半導体集積回路設計装置を用いて実現する半導体集積回路設計手法である。
【００５１】
これら請求項５、９記載の発明によると、請求項４記載の発明の半導体集積回路設計装置と請求項８記載の半導体集積回路設計手法に比べて、記憶装置に情報を貯める前に不要なテストポイントを削除するので、一旦削除したテストポイントは元には戻せなくなるが、その分データの記憶容量が少なくてすむという利点がある。
【００５２】
請求項１０記載の発明は、指定したテスト手法に対して不要なテストポイントを無効化、または削除可能にするための情報として、含まれるテストポイントが有効となるテスト手法の種類情報を有する請求項１記載の半導体集積回路の設計データである。
【００５３】
また、請求項１１記載の発明は、請求項１０記載の発明における、含まれるテストポイントが有効となるテスト手法の種類情報を使用して、不要なテストポイントを削除する半導体集積回路設計手法である。
【００５４】
これら請求項１０、１１記載の発明によると、指定したテスト手法以外に有効なテストポイント削除が可能となる。
【００５５】
請求項１２記載の発明は、指定したテスト手法に対して不要なテストポイントを無効化、または削除可能にするための情報として、含まれるテストポイントの効果情報を有する請求項１記載の半導体集積回路の設計データである。
【００５６】
また、請求項１３記載の発明は、請求項１２記載の発明における、含まれるテストポイントの効果情報を使用して、不要なテストポイントを削除する半導体集積回路設計手法である。
【００５７】
これら請求項１２、１３記載の発明によると、指定したテスト手法に有効なテストポイントであっても、効果の小さいテストポイントの削除が可能となるため、請求項１１に比べて回路面積の削減が可能となる。
【００５８】
請求項１４記載の発明は、指定したテスト手法に不要なテストポイントを無効化、または削除可能にするための情報として、含まれるテストポイントに自動削除不許可指定情報を有する請求項１記載の半導体集積回路の設計データである。
【００５９】
また、請求項１５記載の発明は、請求項１４記載の発明における、含まれるテストポイントに自動削除不許可指定情報を使用して、不要と判断されたテストポイントだとしても削除しない指定が可能となる半導体集積回路設計手法である。
【００６０】
これら請求項１４、１５記載の発明によると、テストポイントとしての効果が低くても、テスト品質向上のため挿入されているテストポイントを削除せず残すことができる。
【００６１】
請求項１６記載の発明は、指定したテスト手法に不要なテストポイントを無効化、または削除可能にするための情報として、含まれる複数のテストポイントの関連した重み付け情報を有する請求項１記載の半導体集積回路の設計データである。
【００６２】
また、請求項１７の発明は、請求項１６記載の、含まれる複数のテストポイントの関連した重み付け情報を使用して、不要なテストポイントを削除する半導体集積回路設計手法である。
【００６３】
これら請求項１６、１７記載の発明によると、複数使用により効果を発揮するテストポイントの効果を評価して、テストポイントを効率よく残すことが可能となる。
【００６４】
請求項１８記載の発明は、請求項１記載の発明の半導体集積回路の設計データ構造において、半導体集積回路のテスト手法を効率化、かつ回路最適化する一つまたは複数のテスト手法のためのテストポイントを備え、前記テストポイントは指定したテスト手法に不要なテストポイントを無効化、または削除可能にするための情報と、テストポイントを最適化するための情報を備えることにより、指定したテスト手法に応じて不必要なテストポイントを無効化することができる、最適化する機能を有する半導体集積回路の設計データ構造である。これによると、前記請求項１記載の発明の設計データに比べて、さらに回路の最適化が可能となる。
【００６５】
請求項１９記載の発明は、請求項４記載の発明の半導体集積回路設計装置における論理合成処理部の処理として、テストポイント回路の最適化処理を備えた半導体集積回路設計装置である。
【００６６】
また、請求項２１記載の発明は、請求項１９記載の発明の半導体集積回路設計装置を用いて実現する半導体集積回路設計手法である。
【００６７】
これら請求項１９、２１記載の発明によると、前記請求項１８記載の設計データを用いることで、請求項４記載の発明の半導体集積回路設計装置を使用した、請求項８記載の発明の半導体集積回路設計手法に対して、テストポイント回路の最適化処理が行える。
【００６８】
請求項２０記載の発明は、請求項５記載の発明の半導体集積回路設計装置における論理合成処理部の処理として、テストポイント回路の最適化処理を行う半導体集積回路設計装置である。
【００６９】
また、請求項２２記載の発明は、請求項２０記載の発明の半導体集積回路設計装置を用いて実現する半導体集積回路設計手法である。
【００７０】
これら請求項２０、２２記載の発明によると、前記請求項１８記載の設計データを用いることで、請求項５記載の発明の半導体集積回路設計装置を使用した、請求項９記載の発明の半導体集積回路設計手法に対して、テストポイント回路の最適化処理が行える。
【００７１】
請求項２３記載の発明は、指定したテスト手法に応じてテストポイントを最適化するための情報として、含まれるテストポイントの位置情報を有する請求項１８記載の半導体集積回路の設計データ構造である。
【００７２】
また、請求項２４記載の発明は、請求項２３記載の発明における、含まれるテストポイントの位置情報を使用して、共有可能なテストポイントは共有化する半導体集積回路設計手法である。
【００７３】
これら請求項２３、２４記載の発明によると、テストポイントの効果を下げることなく回路面積の削減が可能となる。
【００７４】
請求項２５記載の発明は、指定したテスト手法に応じてテストポイントを最適化するための情報として、含まれるテストポイントのクロック周波数情報を有する請求項１８記載の半導体集積回路の設計データである。
【００７５】
また、請求項２６記載の発明は、請求項２５記載の発明における、含まれるテストポイントを制御するクロック周波数情報を使用して、共有可能なクロックソースは共有化する半導体集積回路設計手法である。
【００７６】
これら請求項２５、２６記載の発明によると、テストポイント制御回路の単純化が可能となり、テストポイントに接続するクロックのタイミング調整が容易になる。
【００７７】
請求項２７記載の発明は、指定したテスト手法に応じてテストポイントを最適化するための情報として、含まれるテストポイントに対するタイミング制約情報を有する請求項１８記載の半導体集積回路の設計データ構造である。
【００７８】
また、請求項２８記載の発明は、請求項２７記載の発明における、含まれるテストポイントに対するタイミング制約情報を使用して、テストポイント回路のタイミング最適化する半導体集積回路設計手法である。
【００７９】
これら請求項２７、２８記載の発明によると、テストポイントを含めた回路全体のタイミング最適化が容易となる。
【発明の効果】
【００８０】
以上説明したように、請求項１〜２８記載の発明によれば、一度挿入したテストポイントを再流用可能となり、また不要なテストポイントも簡単に削除することができ、設計ＴＡＴ短縮可能となる。
【００８１】
特に、請求項１８〜２８記載の発明によれば、テストポイントの最適化を行うこともでき、テストポイント挿入による面積増加を抑えることができる。
【発明を実施するための最良の形態】
【００８２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００８３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る、テスト容易化のためのテスト手法を実行するテストポイントを含む半導体集積回路の回路データ（以下、単に回路データと呼ぶ。）を示しており、図２及び図３はこの半導体集積回路の回路データ内に付加されているテストポイントの回路データ（以下、単にテストポイントと呼ぶ。）に付属する情報（テスト手法に関する情報）である。図１に示すように、テストポイントは、半導体集積回路中のテスト容易化が要求される所定のノードに対して、少なくとも１つ付加される。
【００８４】
また、図４は本発明の第１の実施の形態に係る半導体集積回路設計装置であり、図８はこの半導体集積回路設計装置を使用した半導体集積回路の設計方法を示すフロー図である。前記回路データと前記回路データ中のテストポイント及びこのテストポイントに付属する情報とを併せて設計データとする。
【００８５】
図１に示す組み合わせ回路群は、６つの組み合わせ回路ｃｃ１〜ｃｃ６と、２つのＯＲ回路ｏｒ２、ｏｒ４と、１１のＡＮＤ回路ａｎｄ１〜ａｎｄ１１とセレクタｓｅｌ１と、４つのフリップフロップｆｆ１〜ｆｆ４と６つの入力端子ｉｎ１〜ｉｎ２、ｃｌｋ１〜ｃｌｋ４とを備えている。
【００８６】
図１に示す半導体集積回路のうち、先ず、組み合わせ回路ｃｃ１とｃｃ２との間の回路構成について説明する。ＡＮＤ回路ａｎｄ１〜ａｎｄ３の入力には組み合わせ回路ｃｃ１の出力が接続されている。ＡＮＤ回路ａｎｄ４の入力にはＡＮＤ回路ａｎｄ２とａｎｄ３の出力が接続されている。フリップフロップｆｆ１のクロック入力には入力端子ｃｌｋ１が接続されている。ＯＲ回路ｏｒ２の入力にはＡＮＤ回路ａｎｄ４の出力とフリップフロップｆｆ１の出力とフリップフロップｆｆ４の出力とが接続されている。ＡＮＤ回路ａｎｄ５の入力にはＡＮＤ回路ａｎｄ１、ＯＲ回路ｏｒ２の出力が接続されている。ここで、ＡＮＤ回路ａｎｄ４の出力とＡＮＤ回路ａｎｄ５の一方の入力との間のノードにおいて、フリップフロップｆｆ１とＯＲ回路ｏｒ２と入力端子ｃｌｋ１とからなるテストポイントｔｐ１が付加され、また、同じノードに対して、フリップフロップｆｆ４とＯＲ回路ｏｒ２と入力端子ｃｌｋ４とからなるテストポイントｔｐ４が付加されている。
【００８７】
次に、組み合わせ回路ｃｃ３とｃｃ４との間の回路構成について説明する。セレクタｓｅｌ１は入力端子ｉｎ１により制御されており、入力端子ｉｎ１の入力値が１のとき入力端子ｉｎ２が選択され、入力値が０のとき組み合わせ回路ｃｃ３の出力値が選択される制御となっている。フリップフロップｆｆ２のクロック入力は入力端子ｃｌｋ２が接続されている。組み合わせ回路ｃｃ４の入力にはセレクタｓｅｌ１の出力が接続されている。ここで、組み合わせ回路ｃｃ３の出力とセレクタｓｅｌ１の０入力側との間のノードにおいて、フリップフロップｆｆ２と入力端子ｃｌｋ２とからなるテストポイントｔｐ２が付加されている。
【００８８】
続いて、組み合わせ回路ｃｃ５とｃｃ６との間の回路構成について説明する。ＡＮＤ回路ａｎｄ６、ａｎｄ７、ａｎｄ８の入力には組み合わせ回路ｃｃ５の出力が接続されている。ＡＮＤ回路ａｎｄ９の入力にはＡＮＤ回路ａｎｄ７とａｎｄ８の出力が接続されている。フリップフロップｆｆ３のクロック入力には入力端子ｃｌｋ３が接続されている。ＯＲ回路ｏｒ４の入力にはＡＮＤ回路ａｎｄ９とフリップフロップｆｆ３の出力とが接続されている。ＡＮＤ回路ａｎｄ１０の入力にはＡＮＤ回路ａｎｄ６の出力とＯＲ回路ｏｒ４の出力とが接続されている。ＡＮＤ回路ａｎｄ１１の入力には組み合わせ回路ｃｃ５の出力とＡＮＤ回路ａｎｄ１０の出力とが接続されている。組み合わせ回路ｃｃ６の入力にはＡＮＤ回路ａｎｄ１１の出力が接続されている。ここで、ＡＮＤ回路ａｎｄ９の出力とＡＮＤ回路ａｎｄ１０の１つの入力との間のノードにおいて、フリップフロップｆｆ３と入力端子ｃｌｋ３とＯＲ回路ｏｒ４とからなるテストポイントｔｐ３が付加されている。
【００８９】
図２は、回路データに付加されるテストポイントｔｐ１、ｔｐ２に付属する情報を示している。また、図３は、回路データに付加されるテストポイントｔｐ３、ｔｐ４に付属する情報を示している。これらテストポイントｔｐ１〜４は、各々に関連付けられた情報（テスト手法に関する情報）として、「テスト手法」と「位置情報」とを保持している。さらに、各「テスト手法」に対して、テスト手法の「種類」と、「用途」と、「効果」と、「クロック周波数」と、「論理合成制約」と、「削除可否指定」と、「複数テストポイントでの効果」と、「複数テストポイントリスト」とからなる情報を保持している。
【００９０】
次に、図１に示した回路データ中のテストポイントｔｐ１〜ｔｐ４について説明する。テストポイントｔｐ１を有効にするテスト手法の種類はロジックＢＩＳＴであり、位置情報は保持していない。前記テストポイントｔｐ１のテスト手法は、ロジックＢＩＳＴの中でも、用途を遷移確率向上とし、その効果は１の遷移確率０．１１７向上である。また、クロック周波数は２００ＭＨｚ、論理合成制約はなし、削除可否指定は削除可、複数テストポイントでの効果は「１の遷移確率０．１９１向上」であり、関連する複数テストポイントリストは｛ｔｐ４｝である。ここで、「複数テストポイントでの効果」とは、複数のテストポイントを組合せることによって向上するテスト効率を意味し、前記「１の遷移確率０．１９１向上」がテスト効率を高める。このテスト効率向上のために、本テストポイントｔｐ１と関連するテストポイントが、前記複数テストポイントリストに挙げられたテストポイントｔｐ４である。ここで言う「複数テストポイントでの効果」が、請求項１６及び１７での「複数のテストポイントの関連した重み付け情報」である。
【００９１】
また、テストポイントｔｐ２を有効にするテスト手法の種類は、スキャンテストとロジックＢＩＳＴであり、位置情報は保持していない。前記テストポイントｔｐ２のテスト手法であるスキャンテストの用途は観測性向上であり、その効果は１０ノードである。また、クロック周波数は３０ＭＨｚ、論理合成制約はフォルスパス、削除可否指定は削除不可、複数テストポイントでの効果はなしであり、関連する複数テストポイントリストは保持していない。そして、テストポイントｔｐ２のテスト手法のうち、もう一つのロジックＢＩＳＴの用途は観測性向上であり、その効果は１０ノードである。また、クロック周波数は２００ＭＨｚ、論理合成制約はなし、削除可否指定は削除不可、複数テストポイントでの効果はなしであり、関連する複数テストポイントリストは保持していない。
【００９２】
テストポイントｔｐ３を有効にするテスト手法の種類はスキャンテストであり、位置情報は保持していない。このテストポイントｔｐ３の用途はテストパタン削減であり、効果は３０パタンの削減である。また、クロック周波数は３０ＭＨｚ、論理合成制約はフォルスパス、削除可否指定は削除可、複数テストポイントでの効果はなしであり、関連する複数テストポイントリストは保持していない。
【００９３】
テストポイントｔｐ４を有効にするテスト手法の種類はロジックＢＩＳＴであり、位置情報は保持していない。このテストポイントｔｐ４のテスト手法は、ロジックＢＩＳＴ用の中でも用途は遷移確率向上であり、その効果は「１の遷移確率０．１１７向上」である。また、クロック周波数は２００ＭＨｚ、論理合成制約はなし、削除可否指定は削除可、複数テストポイントでの効果は「１の遷移確率０．１９１」であり、関連する複数テストポイントリストは｛ｔｐ１｝である。
【００９４】
前記半導体集積回路装置は、図４に示すとおり、入力データである設計データＤ１０１の読み込みを行うデータ入力部Ｋ１０１と、読み込み内容を格納しておく記憶装置７００と、コンピュータが指定するテスト手法に関する入力データであるテスト手法Ｄ１０２に対して、指定されないテスト手法にのみ対応する不要なテストポイントを削除するテストポイント削除部Ｋ１０４と、設計データを記憶装置７００から取り出し、出力するデータ出力部Ｋ１０５より構成される。また、データ入力部Ｋ１０１は、設計データのコードを解析するコード解析部Ｋ１０２と、この解析結果を記憶装置７００に格納するデータベース格納部Ｋ１０３より構成される。ここで、コンピュータが指定するテスト手法に関する入力データとは、上記に示したテスト手法に関する情報に含まれる所定の情報についての所定条件を示すデータをいう。具体的には、この所定の情報とは、テスト手法に関する情報のうちの「テスト手法」が含む「種類」と、「用途」と、「効果」と、「クロック周波数」と、「論理合成制約」と、「削除可否指定」と、「複数テストポイントでの効果」と、「複数テストポイントリスト」とからなる情報、及び「位置情報」である。また、所定条件とは、図２及び図３に示した「用途」に対する「遷移確率向上」や、「効果」に対する「１の遷移確率０.１１７向上」等を示し、「種類」に対する「ロジックＢＩＳＴ」等も含まれる。
【００９５】
図８は第１の実施の形態に係るテストポイント設計手順を示すフロー図である。
【００９６】
まずこのフローにおいては、前記１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路の回路データと、前記回路データ中のテストポイントに付属する情報（テスト手法に関する情報）とからなる設計データＤ１０１（設計データ構造）が入力される。データ読み込みステップＳ１０１において、設計データＤ１０１の読み込みが行われる。このデータ読み込みステップＳ１０１における読み込みは、まず、コード解析ステップＳ１０２において、設計データＤ１０１のコード解析が行われ、解析の行われた結果がデータベース格納ステップＳ１０３においてデータベースに格納される。この際、前記回路データの情報と前記テストポイントに付属する情報とが全て解析され、データベースに格納されている。
【００９７】
ここで、コンピュータにより、テスト手法Ｄ１０２として、種類を示す「ロジックＢＩＳＴ」（所定の種類）が指定された場合、テストポイント削除ステップＳ１０４において、データベースに格納された前記回路データ中のテストポイントに付属する情報の中の「テスト手法」に「ロジックＢＩＳＴ」と書かれていないテストポイントは全て削除されるため、本実施の形態ではテストポイントｔｐ３が削除される。これにより、前記回路データからは、フリップフロップｆｆ３と、ＯＲ回路ｏｒ４と、入力端子ｃｌｋ３とが削除されると共に、ＡＮＤ回路ａｎｄ１０の入力にＡＮＤ回路ａｎｄ９の出力が接続され、データ出力ステップＳ１０５により出力される設計データＤ１０４は、図１２に示す回路となる。
【００９８】
なお、前記テスト手法Ｄ１０２において「ロジックＢＩＳＴ」が指定され、かつ「１テストポイントでの効果」が「向上遷移確率０．１５以上」（所定の効果）という所定条件が入力された場合、テストポイント削減ステップＳ１０４において、前記テストポイントに付属する情報の中の「テスト手法」に「ロジックＢＩＳＴ」と書かれていないテストポイントは全て削除されるため、テストポイントｔｐ３が削除される。さらに、「テスト手法」の種類が「ロジックＢＩＳＴ」であっても、前記テストポイントに付属する情報の中の「効果」が向上遷移率０．１５以下となる不要なテストポイントは全て削除されるため、テストポイントｔｐ１とｔｐ４とが削除され、出力される設計データＤ１０３は、図１３に示すようになる。すなわち、入力した設計データＤ１０１の回路データと比較して、ＡＮＤ回路ａｎｄ５の入力がＡＮＤ回路ａｎｄ４の出力と接続され、ＡＮＤ回路ａｎｄ１０の入力がＡＮＤ回路ａｎｄ９の出力と接続される構造となる。
【００９９】
また、前記テスト手法Ｄ１０２において「スキャンテスト」が指定され、さらに「可観測ノード数は１５ノード以上」と指定された場合は、「テスト手法」がスキャンテスト以外のテストポイントは全て削除されるので、テストポイントｔｐ１、ｔｐ４が削除される。さらに「テスト手法」がスキャンテストであるテストポイントｔｐ２、ｔｐ３の用途のうち、「可観測ノード数は１５ノード以下」のテストポイントであるテストポイントｔｐ２は削除されるところであるが、このテストポイントｔｐ２が有するテストポイントに付属する情報のうち、テストポイントを自動削除しても良いか否かを示す指定情報である「削除可否指定」は「削除不可」となっているので削除されずに残る。これにより、出力される設計データＤ１０３は、図２４に示すように、入力した設計データＤ１０１の回路データと比較して、ＡＮＤ回路ａｎｄ５の入力がＡＮＤ回路ａｎｄ４の出力と接続される構造となる。
【０１００】
また、前記テスト手法Ｄ１０２において「ロジックＢＩＳＴ」が指定され、「複数テストポイントでの効果」が「向上遷移確率０．１８以上」（所定の効果）という所定条件が入力された場合、テストポイント削減ステップＳ１０４において、前記テストポイントに付属する情報の中の「テスト手法」に「ロジックＢＩＳＴ」と書かれていないテストポイントは全て削除さるため、テストポイントｔｐ３が削除され、さらに、「テスト手法」が「ロジックＢＩＳＴ」であっても、前記テストポイントに付属する情報の中の「複数テストポイントでの効果」が向上遷移率０．１８以下のテストポイントは全て削除される。ここで、削除されずに残っているテストポイントｔｐ１、ｔｐ３が保持している情報中の「複数テストポイントでの効果」は０．１９１であるため、削除されずに残り、出力される設計データの回路データは図１１に示す回路データとなる。
【０１０１】
ここで、前記テスト手法Ｄ１０２において「ロジックＢＩＳＴ」が指定され、「複数テストポイントでの効果」が「向上遷移確率０．２０以上」という所定条件が入力された場合は、テストポイントｔｐ１、ｔｐ３が保持している情報中の「複数テストポイントでの効果」は０．１９１であるため、テストポイントｔｐ１及びｔｐ３は削除され、出力される設計データの回路データは、図１３に示す回路データとなる。
【０１０２】
（第２の実施の形態）
図５は本発明の第２の実施の形態に係る半導体集積回路設計装置であり、図９は前記半導体集積回路設計装置を使用した半導体集積回路設計手順を示すフロー図である。
【０１０３】
前記半導体集積回路設計装置は、図５に示すとおり、入力データである設計データＤ１０１の読み込みを行うデータ入力部Ｋ１０１と、読み込み内容を格納しておく記憶装置７００と、設計データＤ１０３を出力するデータ出力部Ｋ１０５とから構成される。前記データ入力部Ｋ１０１は、設計データのコードを解析するコード解析部Ｋ１０２と、解析した結果、テスト手法Ｄ１０２により入力されたテスト手法に対して不要なテストポイントを削除するテストポイント削除部Ｋ１０４と、テストポイントを削除した後の設計データを記憶装置７００に格納するデータベース格納部Ｋ１０３とから構成される。
【０１０４】
図９は第２の実施の形態に係るテストポイント設計手順を示すフロー図である。
【０１０５】
まずこのフローでは、設計データＤ１０１として、前記１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路の回路データと、テスト手法Ｄ１０２として前記回路データ中のテストポイントに付属する情報とを入力とする。データ読み込みステップＳ１０１において、設計データＤ１０１の読み込みを行う。読み込みは、まず、コード解析ステップＳ１０２において、設計データＤ１０１のコード解析を行い、例えば前記テスト手法Ｄ１０２において「ロジックＢＩＳＴ」が指定された場合、テストポイント削除ステップＳ１０４において、前記回路データ中のテストポイントに付属する情報の中の「テスト手法」に「ロジックＢＩＳＴ」と書かれていないテストポイントは全て削除される。これにより、前記回路データよりテストポイントｔｐ３が削除された回路データがデータベース格納ステップＳ１０３においてデータベースに格納される。そして、データ出力ステップＳ１０５において、図１２に示す回路の回路データが設計データＤ１０３として出力される。
【０１０６】
第１の実施の形態との相違は、テストポイント削除ステップＳ１０４がデータベース格納ステップＳ１０３よりも前のステップにおかれているところである。これにより、テストポイント削除ステップＳ１０４で削除したテストポイントはデータベースに格納されないため元には戻せないが、記憶装置のメモリ使用量を抑えることが可能である。
【０１０７】
（第３の実施の形態）
図６は第３の実施の形態に係る半導体集積回路設計装置であり、図１０は図６の半導体集積回路設計装置を使用した半導体集積回路設計手順を示すフロー図である。本実施の形態における半導体集積回路設計装置と設計手順を示すフロー図は、基本的には第１の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と同様であるので、第１の実施の形態に記載の半導体集積回路設計装置と設計手順を示すフロー図と異なる点を説明する。
【０１０８】
図６に示す半導体集積回路設計装置における、第１の実施の形態記載の半導体集積回路設計装置との違いは、論理合成処理部Ｋ１０６を備えているところである。論理合成処理部Ｋ１０６を備えることにより、論理合成処理ステップＳ１０６において、記憶装置７００に格納された設計データの論理合成を行うことができる。これにより、入力設計データＤ１０１がＲＴレベルの場合、設計データＤ１０４はゲートレベルのネットリストとして出力することが可能となる。
【０１０９】
（第４の実施の形態）
図７は第４の実施の形態に係る半導体集積回路設計装置であり、図１１は前記半導体集積回路設計装置を使用した半導体集積回路設計手順を示すフロー図である。本実施の形態における半導体集積回路設計装置と設計手順を示すフロー図は、基本的には第２の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と同様であるので、第２の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と異なる点を説明する。
【０１１０】
図７に示す半導体集積回路設計装置の、第２の実施の形態記載の半導体集積回路設計装置との違いは、論理合成処理部Ｋ１０６を保有しているところである。論理合成処理部Ｋ１０６を保有することにより、論理合成処理ステップＳ１０６における論理合成を行うことができる。これにより、入力設計データＤ１０１がＲＴレベルの場合、設計データＤ１０４はゲートレベルのネットリストとして出力することが可能となる。
【０１１１】
（第５の実施の形態）
図１４は第５の実施の形態に係る半導体集積回路設計装置であり、図１６は前記半導体集積回路装置を使用した半導体集積回路設計手順を示すフロー図である。本実施の形態における半導体集積回路設計装置と設計手順を示すフロー図は、基本的には第３の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と同様であるので、第３の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と異なる点を説明する。
【０１１２】
図１４に示す半導体集積回路設計装置の、第３の実施の形態記載の半導体集積回路設計装置との違いは、第３の実施の形態記載の半導体集積回路設計装置が論理合成処理部Ｋ１０６を保有しているのに対して、本実施の形態の半導体集積回路設計装置は、論理合成処理中にテストポイントの最適化を行う、テストポイント最適化処理を含む論理合成処理部Ｋ１０７を備えている点である。テストポイント最適化処理を含む論理合成処理部Ｋ１０７を備えることにより、図１６に示すように、テストポイント最適化処理を含む論理合成ステップＳ１０７においてテストポイント回路の面積最適化、タイミング最適化が行われ多ゲートレベルのネットリストである設計データＤ１０４を出力することが可能となる。
【０１１３】
図１８は本発明の第５の実施の形態に係る、１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路の回路データであり、図１９は前記回路データ中のテストポイントに付属する情報である。
【０１１４】
図１８に示す組み合わせ回路群は、８つの組み合わせ回路ｃｃ７〜ｃｃ１４と、４つのセレクタｓｅｌ２〜ｓｅｌ５と、４つのフリップフロップｆｆ５〜ｆｆ８と１２つの入力端子ｉｎ３〜ｉｎ１０、ｃｌｋ５〜ｃｌｋ８とを備えている。
【０１１５】
図１８に示す半導体集積回路のうち、先ず、組み合わせ回路ｃｃ７とｃｃ８との間の回路構成について説明する。セレクタｓｅｌ２は入力端子ｉｎ３により制御されており、入力端子ｉｎ３の入力値が１のとき入力端子ｉｎ４が選択され、入力値が０のとき組み合わせ回路ｃｃ７の出力値が選択される制御となっている。フリップフロップｆｆ５のクロック入力は入力端子ｃｌｋ５が接続されている。ここで、組み合わせ回路ｃｃ７の出力とセレクタｓｅｌ２の０入力側との間のノードにおいて、フリップフロップｆｆ５と入力端子ｃｌｋ５とからなるテストポイントｔｐ５が付加されている。
【０１１６】
次に、組み合わせ回路ｃｃ９とｃｃ１０との間の回路構成について説明する。セレクタｓｅｌ３は入力端子ｉｎ５により制御されており、入力端子ｉｎ５の入力値が１のとき入力端子ｉｎ６が選択され、入力値が０のとき組み合わせ回路ｃｃ９の出力値が選択される制御となっている。フリップフロップｆｆ６のクロック入力は入力端子ｃｌｋ６が接続されている。ここで、組み合わせ回路ｃｃ９の出力とセレクタｓｅｌ３の０入力側との間のノードにおいて、フリップフロップｆｆ６と入力端子ｃｌｋ６とからなるテストポイントｔｐ６が付加されている。
【０１１７】
次に、組み合わせ回路ｃｃ１１とｃｃ１２との間の回路構成について説明する。セレクタｓｅｌ４は入力端子ｉｎ７により制御されており、入力端子ｉｎ７の入力値が１のとき入力端子ｉｎ８が選択され、入力値が０のとき組み合わせ回路ｃｃ１１の出力値が選択される制御となっている。フリップフロップｆｆ７のクロック入力は入力端子ｃｌｋ７が接続されている。ここで、組み合わせ回路ｃｃ１１の出力とセレクタｓｅｌ４の０入力側との間のノードにおいて、フリップフロップｆｆ７と入力端子ｃｌｋ７とからなるテストポイントｔｐ７が付加されている。
【０１１８】
続いて、組み合わせ回路ｃｃ１３とｃｃ１４との間の回路構成について説明する。セレクタｓｅｌ５は入力端子ｉｎ９により制御されており、入力端子ｉｎ９の入力値が１のとき入力端子ｉｎ１０が選択され、入力値が０のとき組み合わせ回路ｃｃ１３の出力値が選択される制御となっている。フリップフロップｆｆ８のクロック入力は入力端子ｃｌｋ８が接続されている。ここで、組み合わせ回路ｃｃ１３の出力とセレクタｓｅｌ５の０入力側との間のノードにおいて、フリップフロップｆｆ８と入力端子ｃｌｋ８とからなるテストポイントｔｐ８が付加されている。
【０１１９】
図１９は、回路データに付加されるテストポイントｔｐ５及びｔｐ６に付属する情報を示している。また、図２０は、回路データに付加されるテストポイントｔｐ７及びｔｐ８に付属する情報を示している。これらテストポイントｔｐ５〜ｔｐ８は、各々に関連付けられた情報（テスト手法に関する情報）として、「テスト手法」と「位置情報」とを保持している。更に、各「テスト手法」は「用途」と、「効果」と、「クロック周波数」と、「論理合成制約」と、「削除可否指定」と「複数のテストポイントでの効果」と、「複数テストポイントリスト」の情報を保持している。
【０１２０】
テストポイントｔｐ５のテスト手法はスキャンテストであり、位置情報は座標（２，１）を保持している。前記テストポイントｔｐ５のテスト手法は、スキャンテストの中でも用途を観測性向上とし、その効果は１０ノードである。また、クロック周波数は３０ＭＨｚ、論理合成制約はなし、削除可否指定は削除可であり、複数テストポイントでの効果はなしである。
【０１２１】
テストポイントｔｐ６のテスト手法はスキャンテストであり、位置情報は座標（３，２）を保持している。前記テストポイントｔｐ６のテスト手法は、スキャンテストの中でも用途を観測性向上とし、その効果は１１ノードである。また、クロック周波数は３０ＭＨｚ、論理合成制約はフォルスパス、削除可否指定は削除可であり、複数テストポイントでの効果はなしである。
【０１２２】
テストポイントｔｐ７のテスト手法はスキャンテストであり、位置情報は座標（５，６）を保持している。前記テストポイントｔｐ７のテスト手法は、スキャンテストの中でも用途を観測性向上とし、その効果は１１ノードである。また、クロック周波数は３０ＭＨｚ、論理合成制約はなし、削除可否指定は削除可であり、複数テストポイントでの効果はなしである。
【０１２３】
テストポイントｔｐ８のテスト手法はスキャンテストであり、位置情報は座標（２，２）を保持している。前記テストポイントｔｐ８のテスト手法は、スキャンテストの中でも用途を観測性向上とし、その効果は１０ノードである。また、クロック周波数は２００ＭＨｚ、論理合成制約はなし、削除可否指定は削除可であり、複数テストポイントでの効果はなしである。
【０１２４】
図１６は、第５の実施の形態に係るテストポイントの設計手順を示すフロー図である。
【０１２５】
まず、設計データＤ１０１として、図１８に示す前記１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路の回路データと、図１９及び図２０に示す前記回路データ中のテストポイントに付属する情報を入力とする。前記回路データ中のテストポイントに付属する情報中に存在する「位置情報」をそれぞれ座標で表すと、図２１のとおりとなる。データ読み込みステップＳ１０１において、前記設計データＤ１０１の読み込みが行われる。前記テスト手法Ｄ１０２においてテスト手法の種類としての「スキャンテスト」と、位置情報に基づいて「テストポイント共有距離はマンハッタン距離で５以内」という条件が指定された場合、テストポイント削除ステップＳ１０４において、データベースに格納された前記回路データ中のテストポイントに付属する情報の中の「テスト手法」に「スキャンテスト」と書かれていないテストポイントは全て削除される。しかし、図１９及び図２０に示したように、設計データＤ１０１中にスキャンテスト以外のテストポイントは存在しないため、テストポイント削除ステップＳ１０４ではテストポイントは削除されない。そして、次のステップである、テストポイント最適化処理を含む論理合成処理ステップＳ１０５において、前記回路データ中のテストポイントに付属する情報中の「論理合成制約」に含まれる論理合成制約に基づいてタイミング最適化され、また、テスト手法Ｄ１０２として指定された「テストポイント共有距離はマンハッタン距離で５以内」の条件にしたがって、テストポイントの共有を行う。ここで、テストポイント共有可能なテストポイント候補リストは、入力クロックが同じ周波数であるテストポイント｛ｔｐ５、ｔｐ６、ｔｐ７｝となる。前記共有可能テストポイント候補リストの各組み合わせのマンハッタン距離を求めると、テストポイントｔｐ５とｔｐ６のマンハッタン距離｜ｔｐ５−ｔｐ６｜は２となり、テストポイントｔｐ５とｔｐ７のマンハッタン距離｜ｔｐ５−ｔｐ７｜は８となり、テストポイントｔｐ６とｔｐ７のマンハッタン距離｜ｔｐ６−ｔｐ７｜は６となる。テスト手法Ｄ１０２として指定された条件は「テストポイント共有距離はマンハッタン距離で５以内」であるので、当該条件に該当するテストポイントｔｐ５とｔｐ６とが共有可能と判断され、共有化される。データ出力ステップＳ１０５により出力される設計データＤ１０４は、図２２に示すように、フリップフロップｆｆ５で果たしていた観測性向上の役割をフリップフロップｆｆ６に持たせるため、フリップフロップｆｆ５と入力端子ｃｌｋ５で構成されていたテストポイントｔｐ５が削除され、ＸＯＲ回路ｘｏｒ１が追加され、ＸＯＲ回路ｘｏｒ１の入力に組み合わせ回路ｃｃ７とｃｃ９の出力が接続され、フリップフロップｆｆ６の入力にＸＯＲ回路ｘｏｒ１の出力が接続される回路となる。
【０１２６】
なお、前記テスト手法Ｄ１０２において「スキャンテスト」を指定し、「クロックソース共有」を入力した場合、用途が同じであり且つ、クロック周波数が同じとなるクロックが共有化される。前記設計データＤ１０１の場合、クロックソースの共有可能なテストポイントリストは｛ｔｐ５、ｔｐ６、ｔｐ７｝となる。データ出力ステップＳ１０５により出力される設計データＤ１０４は、図２３に示すように、入力端子ｃｌｋ６とｃｌｋ７とが削除され、フリップフロップｆｆ６とｆｆ７のクロック入力は、入力端子ｃｌｋ５と接続される。
【０１２７】
尚、ここで、説明しているマンハッタン距離とは、各ノードの座標成分の値の差を成分ごとに求め、成分ごとの値の差の絶対値を足したものである。
【０１２８】
（第６の実施の形態）
図１５は第６の実施の形態に係る半導体集積回路設計装置であり、図１７は前記半導体集積回路設計装置を使用した半導体集積回路設計手順を示すフロー図である。本実施の形態における半導体集積回路設計装置と設計手順を示すフロー図は、基本的には第５の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と同様であるので、第５の実施の形態記載の半導体集積回路設計装置と設計手順を示すフロー図と異なる点を説明する。
【０１２９】
図１５に示す半導体集積回路設計装置の、第５の実施の形態記載の半導体集積回路設計装置との違いは、テストポイント削除部Ｋ１０４をデータ入力部内に備えている点である。前記半導体集積回路設計装置を使用することにより、データベース格納ステップＳ１０３より前の段階であるテストポイント削除ステップＳ１０４においてテストポイントを削除することにより、第５の実施の形態よりも記憶装置の使用メモリ量を削減することが可能となる。
【産業上の利用可能性】
【０１３０】
本発明にかかる半導体集積回路の設計データ構造、設計装置および設計方法は、テスト容易化設計において、一度挿入したテストポイントを再流用可能となり、また不要なテストポイントも簡単に削除することができ、設計ＴＡＴ短縮可能となり、また、テストポイントの最適化を行うことにより、テストポイント挿入による面積増加を抑えることができるので、半導体集積回路のテスト容易化設計におけるテスト効率を向上させるために用いるテストポイント設計に関して有用である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の第１の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路の回路データの回路図である。
【図２】本発明の第１の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路のテストポイントの情報を示す図である。
【図３】本発明の第１の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路のテストポイントの情報を示す図である。
【図４】本発明の第１の実施の形態における半導体集積回路設計装置図である。
【図５】本発明の第２の実施の形態における半導体集積回路設計装置図である。
【図６】本発明の第３の実施の形態における半導体集積回路設計装置図である。
【図７】本発明の第４の実施の形態における半導体集積回路設計装置図である。
【図８】本発明の第１の実施の形態における半導体集積回路設計手法を示すフロー図である。
【図９】本発明の第２の実施の形態における半導体集積回路設計手法を示すフロー図である。
【図１０】本発明の第３の実施の形態における半導体集積回路設計手法を示すフロー図である。
【図１１】本発明の第４の実施の形態における半導体集積回路設計手法を示すフロー図である。
【図１２】図１の半導体集積回路より、不要なテストポイントを削除した半導体集積回路のデータの回路図である。
【図１３】図１の半導体集積回路より、不要なテストポイントを削除した半導体集積回路のデータの回路図である。
【図１４】本発明の第５の実施の形態における半導体集積回路設計装置図である。
【図１５】本発明の第６の実施の形態における半導体集積回路設計装置図である。
【図１６】本発明の第５の実施の形態における半導体集積回路設計手法を示すフロー図である。
【図１７】本発明の第６の実施の形態における半導体集積回路設計手法を示すフロー図である。
【図１８】本発明の第５の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路の回路データの回路図である。
【図１９】本発明の第５の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路のテストポイントの情報を示す図である。
【図２０】本発明の第５の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路のテストポイントの情報を示す図である。
【図２１】本発明の第５の実施の形態における１つまたは複数のテスト手法のためのテストポイントを含む半導体集積回路のテストポイントの位置情報の座標を示す図である。
【図２２】図１８の半導体集積回路より、共有可能なテストポイントを共有化した半導体集積回路のデータの回路図である。
【図２３】図１８の半導体集積回路より、各テストポイントの共有可能なクロック入力を共有化した半導体集積回路の回路データの回路図である。
【図２４】図１の半導体集積回路より、不要なテストポイントを削除した半導体集積回路のデータの回路図である。
【図２５】従来のテストポイント設計フロー図である。
【符号の説明】
【０１３２】
Ｄ１０１、Ｄ１０３、Ｄ１０４  設計データ
Ｄ１０２                      テスト手法
Ｋ１０１                      データ入力部
Ｋ１０２                      コード解析部
Ｋ１０３                      データベース格納部
Ｋ１０４                      テストポイント削除部
Ｋ１０５                      データ出力部
Ｋ１０６                      論理合成処理部
Ｋ１０７                      テストポイント最適化処理を含む論理合成処理部
Ｓ１０１                      データ読み込みステップ
Ｓ１０２                      コード解析ステップ
Ｓ１０３                      データベース格納ステップ
Ｓ１０４                      テストポイント削除ステップ
Ｓ１０５                      データ出力ステップ
Ｓ１０６                      論理合成処理ステップ
Ｓ１０７                      テストポイント最適化処理を含む
論理合成処理ステップ
ｔｐ１、ｔｐ２、ｔｐ３
、ｔｐ４、ｔｐ５、ｔｐ６
、ｔｐ７、ｔｐ８              テストポイント
７００                        記憶装置（データベース）
【図１】
2007041670.tif 000003
【図２】
2007041670.tif 000004
【図３】
2007041670.tif 000005
【図４】
2007041670.tif 000006
【図５】
2007041670.tif 000007
【図６】
2007041670.tif 000008
【図７】
2007041670.tif 000009
【図８】
2007041670.tif 000010
【図９】
2007041670.tif 000011
【図１０】
2007041670.tif 000012
【図１１】
2007041670.tif 000013
【図１２】
2007041670.tif 000014
【図１３】
2007041670.tif 000015
【図１４】
2007041670.tif 000016
【図１５】
2007041670.tif 000017
【図１６】
2007041670.tif 000018
【図１７】
2007041670.tif 000019
【図１８】
2007041670.tif 000020
【図１９】
2007041670.tif 000021
【図２０】
2007041670.tif 000022
【図２１】
2007041670.tif 000023
【図２２】
2007041670.tif 000024
【図２３】
2007041670.tif 000025
【図２４】
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【図２５】
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