(57)【要約】【課題】  フィン構造の半導体装置及びその製造方法に関し、フィンの高さ方向に比較的均一な不純物の濃度分布が形成される構成、及びその製造方法を提供する。【解決手段】  基板の酸化膜上に所定の高さを有して形成されたフィンと、フィンの両面にゲート絶縁物を介して形成されたゲート電極と、フィンのゲート電極の両側に不純物の注入によって形成されたソース・ドレイン領域とを有し、フィンのソース・ドレイン領域を形成する不純物のフィンと酸化膜との界面近くの濃度が、酸化膜中のフィンと酸化膜との界面近くの濃度より低いものとする。【選択図】      図７
2007103455.tif 000002
【特許請求の範囲】
【請求項１】
基板の酸化膜上に所定の高さを有して形成されたフィンと、
前記フィンの両面にゲート絶縁物を介して形成されたゲート電極と、
前記フィンの前記ゲート電極の両側に不純物の注入によって形成されたソース・ドレイン領域とを有し、
前記フィンのソース・ドレイン領域を形成する前記不純物の前記フィンと前記酸化膜との界面近くの濃度が、前記酸化膜中の前記フィンと前記酸化膜との界面近くの濃度より低いことを特徴とするフィン構造の半導体装置。
【請求項２】
前記フィンの前記酸化膜と接する面の面方位は、（１１０）であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース・ドレイン領域の前記不純物の濃度は、前記フィンの高さ方向における最小値と最大値の比が１／５以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記フィンの高さと、前記フィンと隣接するフィンとの間隔との比は、１以上であることを特徴とする請求項１記載の半導体装置。
【請求項５】
基板の酸化膜上に所定の高さのフィンを形成する第１のステップと、
前記フィンの両側で前記酸化膜上にゲート絶縁物を介してゲート電極を形成する第２のステップと、
前記ゲート電極の両側で前記フィンに不純物を注入してソース・ドレイン領域を形成する第３のステップとを含み、
前記第３のステップは、アニールと併行して実行されることを特徴とするフィン構造の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在の半導体技術の主流である２次元構成のトランジスタの問題あるいは課題である、短チャネル効果の改善、電流駆動能力の増大、及び、さらなる高集積化のために、３次元構成の半導体デバイスが検討されている。その中で、非常に薄いビーム状のＳｉ（以下、フィンという。）をチャネルとするＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、フィン高さを大きくすれば電流量が増大でき、高集積化も達成できるものである。
【０００３】
これらに関して、プレーナ型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）のチャネル面方位と電流の流れる方位に対して電子の移動度を検討したもの（例えば、非特許文献１参照）や、ＦｉｎＦＥＴのチャネル面方位（１００）、（１１０）の検討をしたもの（例えば、非特許文献２参照）等が挙げられる。しかし、ＦｉｎＦＥＴの構造あるいはその製造方法には以下のような課題が未解決である。
【０００４】
すなわち、ＦｉｎＦＥＴデバイスの製造工程において、ソース／ドレインエクステンション領域を形成する必要があるが、フィンに垂直にイオン注入を行うと、フィンの高さ方向に不純物の濃度分布を持つエクステンション層が形成される。特に、従来からの（１００）ＳＯＩ基板でＦｉｎＦＥＴを作製すると、イオンが散乱されてイオンが十分深くまで到達できない。このため、フィンの高さ方向にエクステンション間隔の短い領域が生成されてしまい、デバイス動作時にこの領域のみ先に電流が流れ始め、ＦｉｎＦＥＴの側面全体が同時にスイッチングできない。この結果、ｓｕｂｔｈｒｅｓｈｏｌｄ特性が劣化し、電流量が小さくなるという問題がある。
【０００５】
一方、エクステンション領域がフィンの高さ方向に分布を持つことを回避するため、斜め方向からイオン注入する方法をとる場合には、フィンの高さと間隔などに制限が必要になり、高集積化を阻害する。
【０００６】
また複数の注入エネルギーによるイオン注入をする方法をとる場合には、高エネルギー注入時の横方向の広がりや、埋め込み酸化膜（ＢＯＸ）から下地基板への突き抜けを避けることも必要である。そこで、垂直にイオン注入する場合において、横方向の広がりが小さく、フィンの高さ方向になるべく均一に、イオン注入する方法が望まれていた。
【非特許文献１】Tai Sato ,Yoshiyuki Takeishi ,and Hisashi Hara “Mobility Anisotropy of Electrons in Inversion Layers on Oxidized Silicon Surfaces,”PHYSICAL REVIEW VOLUME4,NUMBER6,15 SEPTEMBER 1971
【非特許文献２】Leland Chang,et al. “Extremely Scaled Silicon Nano-CMOS Devices,”PROCEEDINGS OF THE IEEE,VOL.91,NO.11,NOVEMBER 2003
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、例えば、フィン構造の半導体装置及びその製造方法に関し、フィンの高さ方向に比較的均一な不純物の濃度分布が形成される構成、及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板の酸化膜上に所定の高さを有して形成されたフィンと、前記フィンの両面にゲート絶縁物を介して形成されたゲート電極と、前記フィンの前記ゲート電極の両側に不純物の注入によって形成されたソース・ドレイン領域とを有し、前記フィンのソース・ドレイン領域を形成する前記不純物の前記フィンと前記酸化膜との界面近くの濃度が、前記酸化膜中の前記フィンと前記酸化膜との界面近くの濃度より低いことを特徴とするフィン構造の半導体装置を提供する。
【０００９】
本発明の一態様によれば、基板の酸化膜上に所定の高さのフィンを形成する第１のステップと、前記フィンの両側で前記酸化膜上にゲート電極を形成する第２のステップと、前記ゲート電極の両側で前記フィンに不純物を注入してソース・ドレイン領域を形成する第３のステップとを含み、前記第３のステップは、アニールと併行して実行されることを特徴とするフィン構造の半導体装置の製造方法。を提供する。
【発明の効果】
【００１０】
本発明の実施の態様によれば、フィンの高さ方向に比較的均一な不純物の濃度分布が形成されたフィン構造の半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
（ＦｉｎＦＥＴデバイスの製造方法）
【００１２】
図１（ａ），（ｂ），（ｃ）、図２（ａ），（ｂ），（ｃ）、図３（ａ），（ｂ），（ｃ）は、本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れを順に示すものである。
【００１３】
ＦｉｎＦＥＴは、通常ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて作成される。基板面方位は、（１００）がよく用いられているが、（１１０）でも問題はない。ＳＯＩ基板は、Ｓｉ基板１に埋め込み酸化膜であるＢＯＸ（Ｂｕｒｒｉｅｄ  Ｏｘｉｄｅ）２を形成し、ＢＯＸ２の上部にＳＯＩ層を有する。このＳＯＩ基板に、ハードマスク４としてＳｉＮを堆積した後に、パター二ングしたレジストをマスクとしてＳｉＮとＳＯＩをＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等によりエッチングし、レジストを剥離する。図１（ａ）は、この時の状態で、２つのフィン型Ｓｉであるフィン３がＢＯＸ２上に、並列している。フィン３は、ＢＯＸ２上にＳＯＩ基板のＳＯＩ層がエッチングされて形成されたＳｉ層として形成されている。フィンの高さＨは、ＳＯＩ基板のＳＯＩ層の厚さと等しい。典型的なフィンの高さＨは５０〜１００ｎｍ、幅Ｗは２０ｎｍ以下に設定される。
【００１４】
図１（ｂ）は、ゲートとなるポリシリコンを堆積させる工程である。図１（ａ）の工程後、ゲート絶縁膜（ＳｉＯ２等）５を熱酸化等により形成した後に、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりポリシリコン６をフィン３を含む全体に堆積させる。
【００１５】
図１（ｃ）は、図１（ｂ）の工程後、平坦化する工程である。ＣＭＰにより、ハードマスク４の上端をストッパ位置として、平坦化処理する。
【００１６】
図２（ａ）は、図１（ｃ）の工程後、平坦化されたポリシリコン６ａ及びハードマスク４上に、ポリシリコン６ｂをＭＯＣＶＤ法等により堆積させる工程である。
【００１７】
図２（ｂ）は、図２（ａ）の工程後、ＳｉＮ膜７を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト８をＳｉＮ膜７上に形成する工程である。
【００１８】
図２（ｃ）は、図２（ｂ）の工程後、ＳｉＮ膜７をＲＩＥ等によりエッチングする。
【００１９】
図３（ａ）は、図２（ｃ）の工程後、ハードマスク４及びＳｉＮ膜７をマスクとして、ＣＦ４等のフッ素系ガスにより、ＲＩＥによりエッチングを行う。これにより、フィン３及びゲート８の構造が形成される。ここで、図４（ａ）は、図３（ａ）で図示したＡ方向から見た場合のエクステンション領域２３を含む断面図である。また、図４（ｂ）は、（ａ）におけるゲート付近の拡大図である。ソース２０、ドレイン２１とチャネル２２の電気的接続部であるフィン３に位置するエクステンション領域２３に、Ａ方向から、すなわち、フィン３上面に垂直にイオン注入を行う。フィン３上面の面方位を（１００）又は（１１０）にして垂直にイオン注入を行うと、イオンが結晶格子間を通りぬけるチャネリング効果により、図示したフィン３の深さ方向Ｂの深くまで到達し、所定の不純物濃度分布が形成される。特に、フィン３上面の面方位を（１１０）とすると、垂直にイオン注入することで、チャネリング効果は顕著になり、より一層、フィン３の方向Ｂの深くまで到達し、均一に近い不純物濃度分布が形成される。
【００２０】
また、上記のイオン注入を行う工程と同時に、アニール処理を行うことができる。アニール処理は所定の温度で行う。所定の温度は、イオンの通過した経路に発生した結晶欠陥を修復するが、不純物が拡散しない程度の温度が好ましい。
【００２１】
図３（ｂ）は、図３（ａ）の工程後、ゲート側壁スペーサ９を形成するため、ＳｉＯ２膜１０をＣＶＤ法等により、等方的に堆積させる。
【００２２】
図３（ｃ）は、図３（ｂ）の工程後、ＣＦ４等のフッ素系ガスの、ＲＩＥによりＳｉＯ２膜１０をエッチバック除去する。ここで、図５（ａ）は、図３（ｃ）で図示したＡ方向から見た場合のディープ領域２４を含む断面図である。また、図５（ｂ）は、（ａ）におけるゲート付近の拡大図である。ソース２０、ドレイン２１とのコンタクト用のディープ領域２４に、Ｓｉ基板１にＡ方向から垂直にイオン注入を行う。すなわち、ゲート側壁スペーサ９をマスクエッジとするディープ領域２４を形成する。
【００２３】
図３（ａ）で示したエクステンション領域２３へのイオン注入と同様に、フィン３上面の面方位を（１００）又は（１１０）にして垂直にイオン注入を行うと、イオンが結晶格子間を通りぬけるチャネリング効果により、図示したフィン３の方向Ｂの深くまで到達し、所定の不純物濃度分布が形成される。特に、フィン３上面の面方位を（１１０）とすると、垂直にイオン注入することで、チャネリング効果は顕著になり、より一層、フィン３の方向Ｂの深くまで到達し、均一に近い不純物濃度分布が形成される。
【００２４】
また、上記のイオン注入を行う工程と同時に、アニール処理を行うことができる。アニール処理は所定の温度で行う。所定の温度は、イオンの通過した経路に発生した結晶欠陥を修復するが、不純物が拡散しない程度の温度が好ましい。
【００２５】
（複数のフィンが形成されたＦｉｎＦＥＴデバイスにおける実施の形態）
図６は、図３（ａ）において、Ｃ方向からＦｉｎＦＥＴデバイスを見た図である。フィン３は、高さＨ及び間隔ＰでＢＯＸ２上に複数形成されている。エクステンション領域２３における高さＨ方向の不純物濃度分布を均一にするために、従来例に従い、フィン３に対して斜め方向からイオン注入を行う場合には、図６に示したＤの方向からイオン注入し、他のフィン３の影響を受けない注入角度を設定する必要がある。この角度を、斜めイオン注入の限界値としてθとする。同一流量のイオンビームを斜めθで入射させると、ウエーハ面積当たりの照射量は、垂直入射のＣＯＳθ倍になる。このため、効率上、θは４５ｄｅｇ以下が好ましい。複数のフィンの高さと間隔の比Ｈ／Ｐが、１／ｔａｎθ以上である場合には、エクステンション領域２３へのイオン注入において、フィン３の面方位の方向にイオン注入することが好ましい。また、フィン３の面方位は、（１１０）であることが好ましい。さらに、上記のイオン注入を行う工程と同時に、アニール処理を行うことができる。アニール処理は所定の温度で行う。所定の温度は、イオンの通過した経路に発生した結晶欠陥を修復するが、不純物が拡散しない程度の温度が好ましい。
【００２６】
すなわち、斜めイオン注入の限界値をθとした場合、前記複数のフィンの所定の高さと間隔の比Ｈ／Ｐが、１／ｔａｎθ以上であることを特徴とするフィン構造の半導体装置の製造方法を提供することもできる。あるいは、前記フィンの高さと、前記フィンと隣接するフィンとの間隔との比は、１以上であることを特徴とする請求項1記載の半導体装置を提供することもできる。
【００２７】
（ＦｉｎＦＥＴデバイスの不純物濃度分布）
図７は、図３（ａ）で示したフィン３の上部からＢ方向への距離、すなわち、イオン注入深さを横軸とし、不純物濃度を縦軸にとり、フィン３上面の面方位、及び、不純物種をホウ素として、アニール処理の有無をパラメータとしてシミュレーションにより求めた本発明の実施の形態に示したＦｉｎＦＥＴデバイスの不純物濃度プロファイルである。
【００２８】
フィン領域とＢＯＸ領域との界面における不純物の濃度が、ＢＯＸ領域側の界面近くよりもフィン領域側の界面近くの方が低い。また、フィン領域において、フィン３上面の面方位が（１１０）の不純物濃度分布の方が、フィン３上面の面方位が（１００）の不純物濃度分布よりも、アニール処理の有無に関わらず均一である。また、フィン３上面の面方位が（１１０）の場合において、不純物濃度分布は、アニール処理を行うものの方がアニール処理を行なわない場合のものより均一である。フィン３上面の面方位が（１００）の場合においても同様である。
【００２９】
フィン３上面の面方位が（１１０）で、イオン注入時にアニール処理を同時に行う場合は、フィンの高さ方向における不純物濃度の最小値と最大値の比が１／５以下である。
【００３０】
（実施の態様の効果）
（アニール処理の効果）
イオン注入時にアニール処理を同時に行う方法は、イオンの通過した経路に発生した結晶欠陥を修復するので、不純物濃度分布の均一化に効果を有する。また、フィン３上面の面方位に関わらず、不純物濃度分布を均一にする効果を有するが、特に、高濃度イオン注入の場合には、横方向への広がりを抑えることができるので、縦方向に均一に注入するのに効果を有する。また、エクステンション領域よりも高濃度のイオン注入を行うディープ領域へのイオン注入においては、なお効果的である。
【００３１】
（面方位（１１０）の効果）
フィン３上面の面方位を（１００）とする場合に比べて、（１１０）とする方がチャネリング効果が大きく、横方向広がりが小さいので、縦方向に均一に注入できる。また、注入エネルギーが下げられるので、更に横方向広がりを小さく出来る。
【００３２】
（不純物濃度プロファイルの効果）
また、本発明の実施の態様の方法によれば、イオン注入時に、フィン３の領域で大規模にチャネリングが起きる一方、フィン３の下部のＢＯＸ２ではチャネリングが起きない。すなわち、フィン３のソース・ドレイン領域を形成する不純物のフィン３と酸化膜であるＢＯＸ２との界面近くの不純物濃度の方が、ＢＯＸ２中のフィン３とＢＯＸ２との界面近くの不純物濃度より低くなる。このことにより、図７に示されるように、フィン３とＢＯＸ２の界面近くのフィン３側の不純物濃度より、ＢＯＸ２領域側の不純物濃度の方が高くなり、フィン３からＢＯＸ２側へ不純物が拡散することを防止できるという効果を有する。
【００３３】
（複数のフィンが形成される場合の効果）
複数のフィンが形成されたＦｉｎＦＥＴデバイスでは、フィンの高さと間隔の比が所定の値以上で形成されている場合は、本発明の実施の態様の方法により、深さ方向に均一なエクステンション領域及びディープ領域を形成できる。特に、高密度に集積化する場合に大きな効果を有する。
【００３４】
以上から、本発明の実施の態様によれば、ＦｉｎＦＥＴデバイスのエクステンション領域及びディープ領域において、均一な不純物濃度分布が得られるので、安定なスイッチング動作と十分な駆動電流が可能となる。また、将来のさらなる高密度化及び高集積化に対応可能なフィン構造の半導体装置及びその製造方法が可能となる。
【００３５】
図８は、図３（ｃ）のＤ断面上の不純物濃度分布と接合位置の計算結果である。
図８（ａ）は、従来例に従い、フィン３の面方位が（１００）で、イオン注入中にアニールを行わない場合である。イオン種はリンで、注入エネルギー３０ｋｅＶで垂直イオン注入したものである。黒い線で示す接合位置は、高さ方向（Ｙ）に対して大きく変化している。このため、デバイス動作時に接合位置間隔が狭い中央付近で電流が流れ始めてしまう。一方、図８（ｂ）は、本発明の実施の形態に従い、フィン３の面方位が（１１０）で、イオン注入中にアニールを行なう場合である。イオン種は同じリンだが、チャネリングが顕著に起きるので、注入エネルギー１４ｋｅＶで垂直イオン注入すればよい。接合位置は、高さ方向（Ｙ）に対して比較的一定であり、デバイス動作時に中央付近だけ特別先に電流が流れるようなことはない。また横方向（Ｘ）の広がりが小さいために、よりゲート幅を小さくすることができ、微細化が可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れ（その１）を順に示すものである。
【図２】本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れ（その２）を順に示すものである。
【図３】本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れ（その３）を順に示すものである。
【図４】図３（ａ）で図示したＡ方向から見た場合のエクステンション領域２３を含む断面図である。
【図５】図３（ｃ）で図示したＡ方向から見た場合のディープ領域２４を含む断面図である。
【図６】図３（ａ）において、Ｃ方向からＦｉｎＦＥＴデバイスを見た図である。
【図７】図３（ａ）で示したフィン３の上部からＢ方向への距離、すなわち、イオン注入深さを横軸とし、不純物濃度を縦軸にとり、フィン３上面の面方位、及び、アニール処理の有無をパラメータとしてシミュレーションにより求めた結果である。
【図８】図３（ｃ）のＤ断面上の不純物濃度分布と接合位置の計算結果を示す図である。
【符号の説明】
【００３７】
１、Ｓｉ基板                    ２、ＢＯＸ
３、フィン                      ４、ハードマスク
５、ゲート絶縁膜                ６、６ａ、６ｂポリシリコン
７、ＳｉＮ膜                    ８、レジスト
９、ゲート側壁スペーサ          
２０、ソース                    ２１、ドレイン
２２、チャネル                  ２３、エクステンション領域
２４、ディープ領域
【図１】
2007103455.tif 000003
【図２】
2007103455.tif 000004
【図３】
2007103455.tif 000005
【図４】
2007103455.tif 000006
【図５】
2007103455.tif 000007
【図６】
2007103455.tif 000008
【図７】
2007103455.tif 000009
【図８】
2007103455.tif 000010
【手続補正書】
【提出日】平成18年10月13日(2006.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の酸化膜上に所定の高さを有して形成されたフィンと、
前記フィンの両面にゲート絶縁物を介して形成されたゲート電極と、
前記フィンの前記ゲート電極の両側に不純物の注入によって形成されたソース・ドレイン領域とを有し、
前記フィンのソース・ドレイン領域を形成する前記不純物の前記フィンと前記酸化膜との界面近くの濃度が、前記酸化膜中の前記フィンと前記酸化膜との界面近くの濃度より低いことを特徴とするフィン構造の半導体装置。
【請求項２】
前記フィンの前記酸化膜と接する面の面方位は、（１１０）であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース・ドレイン領域の前記不純物の濃度は、前記フィンの高さ方向における最小値と最大値の比が１／５以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記フィンの高さと、前記フィンと隣接するフィンとの間隔との比は、１以上であることを特徴とする請求項１記載の半導体装置。
【請求項５】
基板の酸化膜上に所定の高さのフィンを形成する第１のステップと、
前記フィンの両面にゲート絶縁物を介してゲート電極を形成する第２のステップと、
前記ゲート電極の両側で前記フィンに垂直方向から不純物を注入してソース・ドレイン領域を形成する第３のステップとを含み、
前記第３のステップは、アニールと併行して実行されることを特徴とするフィン構造の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
図２（ｂ）は、図２（ａ）の工程後、ＳｉＮ膜７を所定の膜厚でＭＯＣＶＤ法により堆積させ、ゲート形成のためのレジスト１１をＳｉＮ膜７上に形成する工程である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図３（ａ）は、図２（ｃ）の工程後、ハードマスク４及びＳｉＮ膜７をマスクとして、ＣＦ４等のフッ素系ガスにより、ＲＩＥによりエッチングを行う。これにより、フィン３及びゲート８の構造が形成される。ここで、図４（ａ）は、図３（ａ）で図示したＡ方向から見た場合のエクステンション領域２３を含む上面図である。また、図４（ｂ）は、（ａ）におけるゲート付近の拡大図である。ソース２０、ドレイン２１とチャネル２２の電気的接続部であるフィン３に位置するエクステンション領域２３に、Ａ方向から、すなわち、フィン３上面に垂直にイオン注入を行う。フィン３上面の面方位を（１００）又は（１１０）にして垂直にイオン注入を行うと、イオンが結晶格子間を通りぬけるチャネリング効果により、図示したフィン３の深さ方向Ｂの深くまで到達し、所定の不純物濃度分布が形成される。特に、フィン３上面の面方位を（１１０）とすると、垂直にイオン注入することで、チャネリング効果は顕著になり、より一層、フィン３の方向Ｂの深くまで到達し、均一に近い不純物濃度分布が形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図３（ｃ）は、図３（ｂ）の工程後、ＣＦ４等のフッ素系ガスの、ＲＩＥによりＳｉＯ２膜１０をエッチバック除去する。ここで、図５（ａ）は、図３（ｃ）で図示したＡ方向から見た場合のディープ領域２４を含む上面図である。また、図５（ｂ）は、（ａ）におけるゲート付近の拡大図である。ソース２０、ドレイン２１とのコンタクト用のディープ領域２４に、Ｓｉ基板１にＡ方向から垂直にイオン注入を行う。すなわち、ゲート側壁スペーサ９をマスクエッジとするディープ領域２４を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図８は、図３（ｃ）のＥ−Ｅ線に沿った断面上の不純物濃度分布と接合位置の計算結果である。図８（ａ）は、従来例に従い、フィン３の面方位が（１００）で、イオン注入中にアニールを行わない場合である。イオン種はリンで、注入エネルギー３０ｋｅＶで垂直イオン注入したものである。黒い線で示す接合位置は、高さ方向（Ｙ）に対して大きく変化している。このため、デバイス動作時に接合位置間隔が狭い中央付近で電流が流れ始めてしまう。一方、図８（ｂ）は、本発明の実施の形態に従い、フィン３の面方位が（１１０）で、イオン注入中にアニールを行なう場合である。イオン種は同じリンだが、チャネリングが顕著に起きるので、注入エネルギー１４ｋｅＶで垂直イオン注入すればよい。接合位置は、高さ方向（Ｙ）に対して比較的一定であり、デバイス動作時に中央付近だけ特別先に電流が流れるようなことはない。また横方向（Ｘ）の広がりが小さいために、よりゲート幅を小さくすることができ、微細化が可能である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
［図１］本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れ（その１）を順に示すものである。
［図２］本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れ（その２）を順に示すものである。
［図３］本発明の実施の形態に係るＦｉｎＦＥＴデバイスの製造工程の流れ（その３）を順に示すものである。
［図４］図３（ａ）で図示したＡ方向から見た場合のエクステンション領域２３を含む上面図である。
［図５］図３（ｃ）で図示したＡ方向から見た場合のディープ領域２４を含む上面図である。
［ず６］図３（ａ）において、Ｃ方向からＦｉｎＦＥＴデバイスを見た図である。
［図７］図３（ａ）で示したフィン３の上部からＢ方向への距離、すなわち、イオン注入深さを横軸とし、不純物濃度を縦軸にとり、フィン３上面の面方位、及び、アニール処理の有無をパラメータとしてシミュレーションにより求めた結果である。
［図８］図３（ｃ）のＥ断面上の不純物濃度分布と接合位置の計算結果を示す図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
１、Ｓｉ基板                    ２、ＢＯＸ
３、フィン                      ４、ハードマスク
５、ゲート絶縁膜                ６、６ａ、６ｂポリシリコン
７、ＳｉＮ膜                    １１、レジスト
９、ゲート側壁スペーサ          
２０、ソース                    ２１、ドレイン
２２、チャネル                  ２３、エクステンション領域
２４、ディープ領域
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2007103455.tif 000011
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2007103455.tif 000012
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2007103455.tif 000013
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2007103455.tif 000014
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2007103455.tif 000015