(57)【要約】【課題】  端子数を削減しながら、半導体装置に搭載されている外部発振子を用いた発振回路と自励発振回路を１品種で使い分けることができるようにする。【解決手段】  半導体装置２０には、バイアス検知回路１、発振回路２、発振回路３、インバータＩＮＶ１、インバータＩＮＶ２、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２、及び端子Ｐａｄ１乃至３が設けられている。発振回路２から生成される高精度のクロック信号ＣＬＫを使用する場合、外部の低電位側電源Ｖｓｓ側に設けられた外部端子ＯＰａｄ３と外部端子Ｏｐａｄ１の間を接続する。一方、自励発振回路である発振回路３から生成される比較的低消費電流のクロック信号ＣＬＫを使用する場合、抵抗Ｒ１を介して外部の高電位側電源Ｖｄｄ側に設けられた外部端子Ｏｐａｄ２と外部端子Ｏｐａｄ１の間を接続する。【選択図】  図１
2007221482.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部端子に接続され、抵抗を介して高電位側電源側に接続された第２の外部端子と前記第１の外部端子を接続するか、或いは低電位側電源側に接続された第３の外部端子と前記第１の外部端子を接続することにより生成されるバイアス信号を出力する第１の端子と、
外部に設けられた発振子の一端に接続された第２の端子と、
前記発振子の他端に接続された第３の端子と、
前記第１の端子を介して、前記第１の外部端子から供給されるバイアス信号を入力し、リセット信号にもとづいて動作し、バイアス出力信号を出力するバイアス検知回路と、
前記バイアス検知回路から出力される前記バイアス出力信号を入力し、第１の制御信号及び前記第１の制御信号の反転信号である第２の制御信号を生成する制御信号発生手段と、
前記第２及び第３の端子から出力される前記発振子の発振信号を入力し、前記第２の制御信号にもとづいて動作し、第１の発振出力信号を出力する第１の発振回路と、
前記第１の端子を介して、前記第１の外部端子から供給されるバイアス信号を入力し、前記第１の制御信号にもとづいて動作し、自励発振して第２の発振出力信号を出力する第２の発振回路と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の外部端子と前記第２の外部端子が接続された場合、前記第１の制御信号が“Ｈｉｇｈ”レベルとなり前記第２の発振回路が動作し、前記第２の発振出力信号がクロック信号となり、前記第１の外部端子と前記第３の外部端子が接続された場合、前記第２の制御信号が“Ｈｉｇｈ”レベルとなり前記第１の発振回路が動作し、前記第１の発振出力信号がクロック信号となることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記発振子は、水晶発振子或いはセラミック発振子であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の発振回路は、バイアス回路とリングオシレータから構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第１の外部端子に接続され、第１の抵抗を介して高電位側電源側に接続された第２の外部端子と前記第１の外部端子を接続するか、或いは低電位側電源側に接続された第３の外部端子と前記第１の外部端子を接続することにより生成されるバイアス信号を出力する第１の端子と、
外部に設けられた発振子の一端に接続された第２の端子と、
前記発振子の他端に接続された第３の端子と、
一端が前記高電位側電源に接続された第２の抵抗と、ドレインが前記第２の抵抗の他端に接続され、ゲートに第１のリセット信号が入力される第１のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記バアイス信号が入力される第２のＮｃｈ  ＭＯＳトランジスタと、前記第１のリセット信号を入力し、反転信号である第２のリセット信号を出力する第１のインバータと、前記第２の抵抗と前記第１のＮｃｈ  ＭＯＳトランジスタのドレインの間から出力される信号を入力して前記第１及び第２のリセット信号にもとづいてラッチ動作をするラッチ回路と、前記ラッチ回路から出力される信号を反転し、バイアス出力信号を出力する第２のインバータとを有するバイアス検知回路と、
前記バイアス検知回路から出力される前記バイアス出力信号を入力し、第１の制御信号及び前記第１の制御信号の反転信号である第２の制御信号を生成する制御信号発生手段と、
前記第２及び第３の端子から出力される前記発振子の発振信号を入力し、前記第２の制御信号にもとづいて動作し、第１の発振出力信号を出力する第１の発振回路と、
前記第１の端子を介して、前記第１の外部端子から供給されるバイアス信号を入力し、前記第１の制御信号にもとづいて動作するバイアス回路と、前記バイアス回路から出力される信号を入力し、自励発振して第２の発振出力信号を出力する第２の発振回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路を搭載した半導体装置に関する。
【背景技術】
【０００２】
マイコンやプロセッサなどの半導体装置には、内部回路の動作を制御するためのクロック信号を生成するクロック信号生成手段として、水晶発振子或いはセラミック発振子を外付けした発振回路やリングオシレータなどの自励発振回路などが使用されている（例えば、特許文献１参照。）。
【０００３】
水晶発振子を外付けした水晶発振回路などは、Ｑ値が大きく、高精度で周波数安定性に優れ、その消費電流は、たとえば、数ｍＡ程度必要とする。一方、リングオシレータなどの自励発振回路は、水晶発振回路に比べて周波数精度が劣るが、その消費電流は、例えば、数十μＡ以下に低減できる。
【０００４】
水晶発振回路と自励発振回路を搭載した半導体装置では、水晶発振回路と自励発振回路を使い分ける場合、水晶振動子と水晶発振回路の間を並列配置された２端子を介して接続し、外部の高電位側電源に接続された外付け抵抗と自励発振回路の間を１端子を介して接続している。そして、水晶発振回路或いは自励発振回路を選択するための１端子の計４端子が設けられている。低コストを要求される下位ビットマイコンなどの半導体装置では、端子（Ｐｉｎとも呼称される）数の削減要求が強く、この要求に対応できていないという問題点がある。また、端子数を削減するために水晶発振回路或いは自励発振回路を選択する機能を内蔵させた場合、例えば、配線マスクの選択対応（マスタースライスとも呼称される）となり、半導体装置を２品種用意することになるという問題点がある。
【特許文献１】特開平９−９３０４０号公報（頁９、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、端子数を削減でき、搭載されている外部発振子を用いた発振回路と自励発振回路を１品種で使い分けることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、第１の外部端子に接続され、抵抗を介して高電位側電源側に接続された第２の外部端子と前記第１の外部端子を接続するか、或いは低電位側電源側に接続された第３の外部端子と前記第１の外部端子を接続することにより生成されるバイアス信号を出力する第１の端子と、外部に設けられた発振子の一端に接続された第２の端子と、前記発振子の他端に接続された第３の端子と、前記第１の端子を介して、前記第１の外部端子から供給されるバイアス信号を入力し、リセット信号にもとづいて動作し、バイアス出力信号を出力するバイアス検知回路と、前記バイアス検知回路から出力される前記バイアス出力信号を入力し、第１の制御信号及び前記第１の制御信号の反転信号である第２の制御信号を生成する制御信号発生手段と、前記第２及び第３の端子から出力される前記発振子の発振信号を入力し、前記第２の制御信号にもとづいて動作し、第１の発振出力信号を出力する第１の発振回路と、前記第１の端子を介して、前記第１の外部端子から供給されるバイアス信号を入力し、前記第１の制御信号にもとづいて動作し、自励発振して第２の発振出力信号を出力する第２の発振回路とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、第１の外部端子に接続され、第１の抵抗を介して高電位側電源側に接続された第２の外部端子と前記第１の外部端子を接続するか、或いは低電位側電源側に接続された第３の外部端子と前記第１の外部端子を接続することにより生成されるバイアス信号を出力する第１の端子と、外部に設けられた発振子の一端に接続された第２の端子と、前記発振子の他端に接続された第３の端子と、一端が前記高電位側電源に接続された第２の抵抗と、ドレインが前記第２の抵抗の他端に接続され、ゲートに第１のリセット信号が入力される第１のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記バイアス信号が入力される第２のＮｃｈ  ＭＯＳトランジスタと、前記第１のリセット信号を入力し、反転信号である第２のリセット信号を出力する第１のインバータと、前記第２の抵抗と前記第１のＮｃｈ  ＭＯＳトランジスタのドレインの間から出力される信号を入力して前記第１及び第２のリセット信号にもとづいてラッチ動作をするラッチ回路と、前記ラッチ回路から出力される信号を反転し、バイアス出力信号を出力する第２のインバータとを有するバイアス検知回路と、前記バイアス検知回路から出力される前記バイアス出力信号を入力し、第１の制御信号及び前記第１の制御信号の反転信号である第２の制御信号を生成する制御信号発生手段と、前記第２及び第３の端子から出力される前記発振子の発振信号を入力し、前記第２の制御信号にもとづいて動作し、第１の発振出力信号を出力する第１の発振回路と、前記第１の端子を介して、前記第１の外部端子から供給されるバイアス信号を入力し、前記第１の制御信号にもとづいて動作するバイアス回路と、前記バイアス回路から出力される信号を入力し、自励発振して第２の発振出力信号を出力する第２の発振回路とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、端子数を削減でき、搭載されている外部発振子を用いた発振回路と自励発振回路を１品種で使い分けることができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示すブロック図、図２はバイアス検知回路を示す回路図、図３及び図４は発振回路を示す回路図である。本実施例では、外部の水晶振動子を用いた発振回路と自励発振回路が設けられている。
【００１１】
図１に示すように、半導体装置２０には、バイアス検知回路１、発振回路２、発振回路３、インバータＩＮＶ１、インバータＩＮＶ２、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２、及び端子Ｐａｄ１乃至３が設けられている。
【００１２】
半導体装置２０は、例えば、ＰＣや携帯電話用に用いられる端子数が削減された８ｂｉｔマイコンである。発振回路２から生成される高精度のクロック信号ＣＬＫを使用する場合、外部の低電位側電源Ｖｓｓ側に設けられた外部端子ＯＰａｄ３と外部端子Ｏｐａｄ１の間を接続する。一方、自励発振回路である発振回路３から生成される比較的低消費電流のクロック信号ＣＬＫを使用する場合、抵抗Ｒ１を介して外部の高電位側電源Ｖｄｄ側に設けられた外部端子Ｏｐａｄ２と外部端子Ｏｐａｄ１の間を接続する。ここで、低電位側電源Ｖｓｓは接地電圧として用いられる。発振回路３から生成される比較的低消費電流のクロック信号ＣＬＫが選択されている。
【００１３】
発振回路２から生成されるクロック信号ＣＬＫは、例えば、周波数（ｆ）が２ＭＨｚ±０．１％（精度）以下、消費電流が１ｍＡである。一方、発振回路３から生成されるクロック信号は、例えば、周波数（ｆ）が２ＭＨｚ±５％（精度）、消費電流が３０μＡである。
【００１４】
バイアス検知回路１は、半導体装置２０内部に設けられている端子Ｐａｄ１とインバータＩＮＶ１の間に設けられ、端子Ｐａｄ１を介して外部端Ｏｐａｄ１から出力されるバイアス信号ＢｉａｓＮを入力し、リセット信号Ｒｅｓｅｔにもとづいて動作し、バイアス出力信号ＢｉａｓＯｕｔを出力する。インバータＩＮＶ１は、バイアス検知回路１とインバータＩＮＶ２の間に設けられ、バイアス検知回路１から出力されるバイアス出力信号ＢｉａｓＯｕｔを反転し、制御信号ＥＮｂを発振回路２やクロックドインバータＣＩＮＶ１に出力する。インバータＩＮＶ２は、インバータＩＮＶ１から出力される制御信号ＥＮｂを反転し、制御信号ＥＮｂの反転信号である制御信号ＥＮを発振回路３やクロックドインバータＣＩＮＶ２に出力する。
【００１５】
水晶発振子４は、一端が端子Ｐａｄ２に接続され、他端が端子Ｐａｄ３に接続されている。ここで、水晶発振子４の代わりに、水晶発振子よりも若干精度が落ちるが安価で小型・軽量なセラミック振動子を用いてもよい。
【００１６】
発振回路２は、端子Ｐａｄ２及び３とクロックドインバータＣＩＮＶ１の間に設けられ、端子Ｐａｄ２及び３を介して水晶発振子４から生成される発振信号を入力し、制御信号ＥＮｂにもとづいて動作し、発振出力信号ＯｓｃＯｕｔを出力する。
【００１７】
クロックドインバータＣＩＮＶ１は、発振回路２から出力される発振出力信号ＯｓｃＯｕｔを反転し、制御信号ＥＮｂにもとづいて動作し、制御信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（外部端子Ｏｐａｄ１と外部端子ＯＰａｄ３が接続された場合）にクロック信号ＣＬＫを半導体装置２０の内部回路に供給する。一方、制御信号が“Ｌｏｗ”レベルのとき（外部端子Ｏｐａｄ１と外部端子ＯＰａｄ２が接続された場合）動作を停止する。
【００１８】
発振回路３は、端子Ｐａｄ１とクロックドインバータＣＩＮＶ２の間に設けられ、端子Ｐａｄ１を介して外部端子ＯＰａｄ１から出力されるバイアス信号ＢｉａｓＮを入力し、制御信号ＥＮにもとづいて動作し、発振出力信号ＲｉｎｇＯｕｔを出力する。
【００１９】
クロックドインバータＣＩＮＶ２は、発振回路３から出力される発振出力信号ＲｉｎｇＯｕｔを反転し、制御信号ＥＮにもとづいて動作し、制御信号ＥＮが“Ｈｉｇｈ”レベルのとき（外部端子Ｏｐａｄ１と外部端子ＯＰａｄ２が接続された場合）にクロック信号ＣＬＫを半導体装置２０の内部回路に供給する。一方、制御信号が“Ｌｏｗ”レベルのとき（外部端子Ｏｐａｄ１と外部端子ＯＰａｄ３が接続された場合）動作を停止する。
【００２０】
図２に示すように、バイアス検知回路１には、ラッチ回路５、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、インバータＩＮＶ４、インバータＩＮＶ５、及び抵抗Ｒ２が設けられている。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ(Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００２１】
抵抗R２は、一端が高電位電源Ｖｄｄに接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートにリセット信号Ｒｅｓｅｔが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ソースが低電位側電源に接続され、ゲートにバイアス信号ＢｉａｓＮが入力される。
【００２２】
抵抗Ｒ２とＮｃｈ  ＭＯＳトランジスタＮＴ１の間のノードＮ１から、リセット信号Ｒｅｓｅｔとバイアス信号ＢｉａｓＮが“Ｈｉｇｈ”レベル（外部端子Ｏｐａｄ１と外部端子Ｏｐａｄ２が接続された場合）のとき“Ｌｏｗ”レベルの信号が、バイアス信号ＢｉａｓＮが“Ｌｏｗ”レベル（外部端子Ｏｐａｄ１と外部端子Ｏｐａｄ３が接続された場合）のとき“Ｈｉｇｈ”レベルの信号が、それぞれラッチ回路５に出力される。
【００２３】
インバータＩＮＶ５は、リセット信号Ｒｅｓｅｔを入力し、リセット信号Ｒｅｓｅｔを反転したリセット信号Ｒｅｓｅｔｂを出力する。リセット信号Ｒｅｓｅｔ及びＲｅｓｅｔｂは、それぞれラッチ回路５に出力される。
【００２４】
ラッチ回路５は、ノードＮ１とインバータＩＮＶ４の間に設けられ、インバータＩＮＶ３、クロックドインバータＣＩＮＶ３、及びクロックドインバータＣＩＮＶ４から構成され、ノードＮ１の信号をラッチしてインバータＩＮＶ４に出力する。クロックドインバータＣＩＮＶ３は、ノードＮ１の信号を入力し、リセット信号Ｒｅｓｅｔにもとづいて動作し、ノードＮ１の信号を反転した信号を出力する。インバータＩＮＶ３は、クロックドインバータＣＩＮＶ３から出力された信号を入力し、反転した信号を出力する。クロックドインバータＣＩＮＶ４は、インバータＩＮＶ３から出力される信号を入力し、リセット信号Ｒｅｓｅｔｂにもとづいて動作し、反転した信号をインバータＩＮＶ３の入力側に出力する。
【００２５】
ここで、抵抗Ｒ２の抵抗値ｒ、Ｎｃｈ  ＭＯＳトランジスタＮＴ２のオン抵抗ｒｏｎ、Ｎｃｈ  ＭＯＳトランジスタＮＴ２の“ＯＦＦ”時の抵抗ｒｏｆｆの関係を、
ｒｏｆｆ＞＞ｒ＞＞ｒｏｎ・・・・・・・・・・・・式（１）
となるように設定するのが好ましい。
【００２６】
上式（１）を満足するように抵抗値ｒ、オン抵抗ｒｏｎ、オフ抵抗ｒｏｆｆに設定することにより、バイアス信号ＢｉａｓＮが“Ｈｉｇｈ”レベル（外部出力端子Ｏｐａｄ１と外部端子Ｏｐａｄ２が接続されるとき、即ち、自励発振回路である発振回路３採用時）のときに、バイアス出力信号ＢｉａｓＯｕｔが略高電位側電源Ｖｄｄ電圧である“Ｈｉｇｈ”レベルとなり、制御信号ＥＮが“Ｈｉｇｈ”となる。
【００２７】
一方、バイアス信号ＢｉａｓＮが略低電位側電源Ｖｓｓ電圧である“Ｌｏｗ”レベル（外部出力端子Ｏｐａｄ１と外部端子Ｏｐａｄ３が接続されるとき、即ち、水晶発振子４使用の発振回路２採用時）のときに、バイアス出力信号ＢｉａｓＯｕｔが略低電位側電源Ｖｓｓ電圧である“Ｌｏｗ”レベルとなり、制御信号ＥＮｂが略高電位側電源Ｖｄｄ電圧である“Ｈｉｇｈ”となる。
【００２８】
図３に示すように、発振回路２には、クロックドインバータＣＩＮＶ５、抵抗Ｒｆ、及び抵抗Ｒｄが設けられている。抵抗Ｒｆは、一端が端子Ｐａｄ２に接続され、他端が抵抗Ｒｄの一端に接続されている。抵抗Ｒｄは、他端が端子Ｐａｄ３に接続されている。クロックドインバータＣＩＮＶ５は、端子Ｐａｄ２と抵抗Ｒｆ及びＲｄの間に設けられ、水晶発振子４から出力される発振信号を入力し、制御信号ＥＮｂにもとづいて動作し、反転した信号を発振出力信号ＯｓｃＯｕｔとして出力する。ここで、発振出力信号ＯｓｃＯｕｔの周波数の設定は、所定の抵抗値を有する、例えば、１ＭΩの抵抗Ｒｆを選択し、指定された周波数に適合するように抵抗Ｒｄを選択するのが好ましい。
【００２９】
図４に示すように、発振回路３は、バイアス回路６とリングオシレータ７から構成され、外部発振子を用いずに自励発振した信号を発振出力信号ＲｉｎｇＯｕｔとして出力する。
【００３０】
バイアス回路６には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１１乃至ＮＴ１３が設けられている。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＥＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、ゲート及びドレインからリングオシレータ７にバイアス信号ＢＰを出力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１１及びＰＴ１２のドレインに接続され、ゲートに制御信号ＥＮが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１１のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートからリングオシレータ７にバイアス信号ＢＮを出力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１３は、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮＴ１２のゲートに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス信号ＢｉａｓＮが入力される。
【００３２】
ここで、制御信号ＥＮが略高電位側電源Ｖｄｄ電圧である“Ｈｉｇｈ”レベルで、バイアス信号ＢｉａｓＮが“Ｈｉｇｈ”レベル（外部端子Ｏｐａｄ１と外部端子Ｏｐａｄ２が接続された場合）のとき、バイアス電流Ｉｂが流れ、バイアス信号ＢＰの信号レベルＶｂｐ、バイアス信号ＢＮの信号レベルＶｂｎは、それぞれ、
Ｖｂｐ＝Ｖｄｄ−｜Ｖｔｈｐ｜・・・・・・・・式（２）
Ｖｂｎ＝Ｖｔｈｎ・・・・・・・・・・・・・・式（３）
となり、このバイアス信号ＢＰ及びＢＮがリングオシレータ７に入力されて、リングオシレータ７が動作する。なお、｜Ｖｔｈｐ｜はＰｃｈ  ＭＯＳトランジスタの閾値電圧の絶対値、ＶｔｈｎはＮｃｈ  ＭＯＳトランジスタの閾値電圧である。
【００３３】
リングオシレータ７には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ１、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１４乃至ＮＴ１６、Ｎｃｈ  ＭＯＳトランジスタＮＴｍ１、Ｎｃｈ  ＭＯＳトランジスタＮＴｍ２、及びインバータＩＮＶ６が設けられ、ｎ＋１段（ｎは２の倍数）から構成されている。ここでは、１段目と最終段のｎ＋１段目を図示し、２段目乃至ｎ段目については図示及び説明を省略する。
【００３４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス信号ＢＰが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１４は、ソースがＰｃｈ  ＭＯＳトランジスタＰＴ１３のドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ１４のゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１４は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴＰＴ１４のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１５は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１４のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス信号ＢＮが入力される。
【００３５】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１４、及びＮｃｈ  ＭＯＳトランジスタＮＴ１５はリングオシレータ７の１段目を構成している。そして、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４とＮｃｈ  ＭＯＳトランジスタＮＴ１４はインバータ動作し、ゲートに入力される信号を反転した信号をＰｃｈ  ＭＯＳトランジスタＰＴ１４のドレインとＮｃｈ  ＭＯＳトランジスタＮＴ１４のドレインの間から、次段のインバータのゲートに出力する。
【００３６】
Ｐｃｈ  ＭＯＳトランジスタＰＴｍ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス信号ＢＰが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴｍ２は、ソースがＰｃｈ  ＭＯＳトランジスタＰＴｍ１のドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴｍ１のゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴｍ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴｍ２のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴｍ２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴｍ１のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス信号ＢＮが入力される。
【００３７】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ１、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ２、Ｎｃｈ  ＭＯＳトランジスタＮＴｍ１、及びＮｃｈ  ＭＯＳトランジスタＮＴｍ２はリングオシレータ７のｎ＋１段目を構成している。そして、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ２とＮｃｈ  ＭＯＳトランジスタＮＴｍ１はインバータ動作し、ゲートに入力される信号を反転した信号をＰｃｈ  ＭＯＳトランジスタＰＴ１４及びＮｃｈ  ＭＯＳトランジスタＮＴ１４のゲートに帰還信号として出力する。
【００３８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１６は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴｍ２のドレインとＮｃｈ  ＭＯＳトランジスタＮＴｍ１のドレインの間に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにインバータＩＮＶ６を介して制御信号ＥＮが入力される。ここで、制御信号ＥＮが略高電位側電源Ｖｓｓ電圧である“Ｈｉｇｈ”レベルのときＮｃｈ  ＭＯＳトランジスタＮＴ１６は“ＯＦＦ”し、制御信号ＥＮが“Ｌｏｗ”レベルのときＮｃｈ  ＭＯＳトランジスタＮＴ１６は“ＯＮ”してリングオシレータ７の出力レベルを低電位側電源Ｖｓｓ電圧にする。
【００３９】
上述したように、本実施例の半導体装置では、バイアス検知回路１、発振回路２、発振回路３、インバータＩＮＶ１、インバータＩＮＶ２、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２、及び端子Ｐａｄ１乃至３が設けられている。水晶発振回路である発振回路２から生成される高精度のクロック信号ＣＬＫを使用する場合、外部端子ＯＰａｄ３と外部端子Ｏｐａｄ１の間を接続する。一方、自励発振回路である発振回路３から生成されるクロック信号ＣＬＫを使用する場合、抵抗Ｒ１を介して外部端子Ｏｐａｄ２と外部端子Ｏｐａｄ１の間を接続する。
【００４０】
このため、水晶発振回路用として２端子、自励発振回路用として１端子、水晶発振回路或いは自励発振回路の選択用として１端子の計４端子を用いる場合よりも端子数を削減できる。また、端子数削減用として水晶発振回路或いは自励発振回路を選択する機能を内蔵させた場合、配線マスクの選択対応となり、製品が２品種となるが、このような問題点は発生しない。
【００４１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４２】
例えば、半導体装置をＭＯＳトランジスタで構成しているが、ゲートが絶縁物からなるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  transistor）を使用してもよい。また、バイアス回路とリングオシレータから構成される発振回路の代わりに、ＣＲ発振回路を使用してもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係るバイアス回路を示す回路図。
【図３】本発明の実施例１に係る発振回路を示す回路図。
【図４】本発明の実施例１に係る発振回路を示す回路図。
【符号の説明】
【００４４】
１  バイアス検知回路
２、３  発振回路
４  水晶発振子
５  ラッチ回路
６  バイアス回路
７  リングオシレータ
２０  半導体装置
ＢｉａｓＮ、ＢＮ、ＢＰ  バイアス信号
ＢｉａｓＯｕｔ  バイアス出力信号
ＣＩＮＶ１〜５  クロックドインバータ
ＣＬＫ  クロック信号
ＥＮ、ＥＮｂ  制御信号
Ｉｂ  バイアス電流
ＩＮＶ１〜６  インバータ
Ｎ１  ノード
ＮＴ１、ＮＴ２、ＮＴ１１〜１６、ＮＴｍ１、ＮＴｍ２  Ｎｃｈ  ＭＯＳトランジスタ
ＯｓｃＯｕｔ、ＲｉｎｇＯｕｔ  発振出力信号
ＯＰａｄ１〜３  外部端子
Ｐａｄ１〜３  端子
ＰＴ１１〜１４、ＰＴｍ１、ＰＴｍ２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒｅｓｅｔ、Ｒｅｓｅｔｂ  リセット信号
Ｒ１、Ｒ２、Ｒｄ、Ｒｆ  抵抗
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2007221482.tif 000003
【図２】
2007221482.tif 000004
【図３】
2007221482.tif 000005
【図４】
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