(57)【要約】      （修正有）【課題】複数層のパターン形成時における層間の位置ずれによる接続不良を抑制し、パターン形成精度を向上することを目的とする。【解決手段】露光パターンの積層における微細パターンの成形に際して、下層パターン４，９を計測して下層パターン４，９の位置情報および寸法情報を取得し、下層パターン４，９上に露光する上層パターン１２と下層パターン４，９のずれを抑制して整合性を確保するように上層パターン１２の形成位置や寸法等の露光条件を設定することにより、パターン形成精度を向上することができ、複数層のパターン形成時における層間の位置ずれによる接続不良を抑制することができる。【選択図】図２
2007103541.tif 000002
【特許請求の範囲】
【請求項１】
膜形成、露光、エッチングの工程を経て形成した複数層の微細パターンを積層する微細パターンの形成方法であって、
膜形成後、前記膜上に露光によりレジストパターンを形成する際、
前記膜の下層に形成されているパターンを計測し、前記下層に形成されているパターンの位置情報および寸法情報を取得する工程と、
前記位置情報および寸法情報を基に、前記膜上に露光により形成されるレジストパターンと前記下層に形成されているパターンとの位置ずれを抑制するように露光条件を設定する工程と、
前記露光条件を用いて前記膜上に露光によりレジストパターンを形成する工程と
を有することを特徴とする微細パターンの形成方法。
【請求項２】
前記露光条件が、前記膜上に露光により形成されるレジストパターンの形成位置であることを特徴とする請求項１記載の微細パターンの形成方法。
【請求項３】
前記露光条件が、前記膜上に露光により形成されるレジストパターンの寸法であることを特徴とする請求項１記載の微細パターンの形成方法。
【請求項４】
前記露光条件が、前記膜上に露光により形成されるレジストパターンの形成位置および寸法であることを特徴とする請求項１記載の微細パターンの形成方法。
【請求項５】
前記下層に形成されているパターンが半導体装置の活性領域およびゲートパターンであり、前記膜上に露光により形成されるレジストパターンが半導体装置のコンタクトホールであることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の微細パターンの形成方法。
【請求項６】
前記活性領域の寸法が設計値より小さく形成され、前記ゲートパターンの寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成されていて、前記活性領域と前記ゲートパターンとの位置ずれがないもしくは無視できるほど小さい場合、前記コンタクトホールの露光条件において、前記コンタクトホールの形成位置を前記活性領域の形成位置に合わせることを特徴とする請求項５記載の微細パターンの形成方法。
【請求項７】
前記ゲートパターンの寸法が設計値より小さく形成され、前記活性領域の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成されていて、前記活性領域と前記ゲートパターンとの位置ずれがないもしくは無視できるほど小さい場合、前記コンタクトホールの露光条件において、前記コンタクトホールの形成位置を前記ゲートパターンの形成位置に合わせることを特徴とする請求項５記載の微細パターンの形成方法。
【請求項８】
前記活性領域の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成され、前記ゲートパターンの寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成されていて、前記活性領域と前記ゲートパターンの形成位置関係に設計値からのずれがある場合、前記コンタクトホールの露光条件において、前記コンタクトホールの形成位置を前記ゲートパターンの形成位置あるいは前記活性領域の形成位置のどちらかに合わせるとともに、前記コンタクトホールの寸法を設計値より小さく形成することを特徴とする請求項５記載の微細パターンの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、露光装置を用いた、半導体装置等の微細パターンの形成方法に関するものである。
【背景技術】
【０００２】
半導体装置の微細化にともなって、ＫｒＦエキシマレーザあるいはＡｒＦエキシマレーザを光源とするステッパー、スキャナーなどの露光装置を用いて、半導体基板上にパターンを形成する製造方法が一般的に用いられている。
【０００３】
露光装置を用いてパターンを形成する際には、既に半導体基板上に形成されている下層パターンに対して位置を合わせて上層パターンを形成する。
以下に、従来の微細パターンの形成方法について、ＭＯＳ型トランジスタの形成方法を例として、図１０，図１１を用いて説明する。
【０００４】
図１０は従来のトランジスタ形成方法を示す工程断面図、図１１は従来の下層のパターンと上層のパターンとの位置ずれ量を測定する方法を説明する断面図である。
図１０において、まず、半導体基板１上に、熱処理によりシリコン酸化膜２を１０ｎｍ程度の膜厚で形成する。次に、前記シリコン酸化膜２上に、ＣＶＤ法によりシリコン窒化膜３を１５０ｎｍ程度の膜厚で形成する。次に、前記シリコン窒化膜３上にレジスト膜を塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、前記シリコン窒化膜３と前記シリコン酸化膜２を除去する（図１０（Ａ））。次に、前記シリコン窒化膜３をマスクとしてエッチングを行い、前記半導体基板１を深さ４５０ｎｍ程度エッチングする。次に、前記半導体基板１上に、ＣＶＤ法によりシリコン酸化膜４を５００ｎｍ程度の膜厚で形成後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、前記半導体基板１上の前記シリコン窒化膜３と前記酸化膜２を除去することにより、素子分離領域５と活性領域６を形成する（図１０（Ｂ））。次に、活性領域６の寸法を測定する。活性領域６の寸法は、実際の回路パターンとして使用される部分を測定しても良いし、寸法測定専用のパターンとして形成されるパターンの寸法を測定しても良い。寸法測定結果より、活性領域６の寸法の設計値からのずれを求める。
【０００５】
次に、前記半導体基板１上の活性領域６上に、後の工程でゲート酸化膜となるシリコン酸化膜７を熱処理により１０ｎｍ程度の膜厚で形成し、次に、前記シリコン酸化膜７上を含む前記半導体基板１上に多結晶シリコン膜８を２００ｎｍ程度の膜厚で形成する（図１０（Ｃ））。次に、前記多結晶シリコン膜８上にレジスト膜を塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、多結晶シリコン膜８、シリコン酸化膜７を除去し、多結晶シリコン膜８とシリコン酸化膜７とから成るゲートパターン９を形成する（図１０（Ｄ））。次に、ゲートパターン９の寸法を測定する。ゲートパターン９の寸法は、実際の回路パターンとして使用される部分を測定しても良いし、寸法測定専用のパターンのとして形成されるパターンの寸法を測定しても良い。寸法測定結果より、ゲートパターンの寸法の設計値からのずれを求める。
【０００６】
露光装置を用いてゲートパターン９の露光を行う際、半導体基板１上に形成されている活性領域６の所定の位置にゲートパターン９を形成するために、半導体基板１上に活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターンの位置を露光装置で認識し、レジスト膜の位置合わせを行う。
【０００７】
ここで、活性領域６の形成位置とゲートパターン９の形成位置との位置ずれ量を測定する方法について、図１１を用いて説明する。
図１１において、１７、１８は、半導体基板１上の素子分離領域５とは異なる位置に、素子分離領域５を形成する際に同時に形成された、シリコン酸化膜４より成るパターンである。
【０００８】
また、１９は、前記多結晶シリコン膜８上に形成されたレジストパターンとは異なる位置に、前記多結晶シリコン膜８をエッチングしてゲートパターン９を形成する際に同時に形成されたレジストパターンである。パターン１７、パターン１８およびレジストパターン１９は、合わせて位置ずれ測定専用パターンと呼ばれ、この位置ずれ測定専用パターンを用いて、活性領域６に対するゲートパターン９の位置ずれ量を測定する。活性領域６を形成する際に形成されたパターン１７の右側のエッジ２０とゲートパターン９を形成する際に形成されたレジストパターン１９の左側エッジ２１の距離をＬ１、活性領域６を形成する際に形成されたパターン１８の左側のエッジ２２とゲートパターン９を形成する際に形成されたレジストパターン１９の右側エッジ２３の距離をＬ２としたとき、活性領域６に対するゲートパターン９の位置ずれ量は、（Ｌ１−Ｌ２）／２の絶対値で算出される。前記位置ずれ量の算出方法は、下層パターン（この場合活性領域６）と上層パターン（この場合はゲートパターン９）の位置ずれを測定するのに一般的に用いられるものである。
【０００９】
前記位置ずれ測定パターンを用いて、活性領域６に対するゲートパターン９の位置ずれを測定するのは、露光装置で半導体基板１上のアライメントマークの位置を認識して活性領域６にゲートパターン９の形成位置を合わせる際、アライメントマークの位置認識の誤差などにより、活性領域６とゲートパターン９との位置関係に設計値からのずれが生じるため、露光し現像することにより半導体基板１上に形成された、レジスト膜によるゲートパターン９と活性領域６の位置関係を測定し、活性領域６に対するゲートパターン９の位置ずれ量が設計値に対し許容値以下に収まっているかを確認するためである。活性領域６に対するゲートパターン９の位置ずれ量が大きい場合には、半導体基板１上に形成されたレジスト膜によるゲートパターン９を有機溶剤などで除去し、レジスト塗布後、露光装置に位置補正値を入力して露光を行い、現像して、活性領域６に対するゲートパターン９の位置ずれ量を設計値に対して許容値内に収める。レジスト膜により形成されたパターンを一旦除去し、再度レジストパターンを形成し直すことは、再生またはリワークと呼ばれ、一般的に広く行われている。
【００１０】
半導体基板１上に活性領域６とゲートパターン９とを形成した後、活性領域６上とゲートパターン９上とを含む半導体基板１上全面にＣＶＤ法によりシリコン酸化膜１０を１０００ｎｍ程度の膜厚で形成する。次に、前記シリコン酸化膜１０上にレジストを塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、前記レジストパターンをマスクとしてシリコン酸化膜１０をエッチングし、活性領域６およびゲートパターン９と次工程で形成する金属配線１２とを接続するコンタクトホール１１を形成する（図１０（Ｅ））。
【００１１】
露光装置を用いてコンタクトホール１１の露光を行う際、既に半導体基板１上に形成されている下層パターンである活性領域６あるいはゲートパターン９のどちらかに、コンタクトホール１１の形成位置を合わせて露光を行う。この際、活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターン、またはゲートパターン９を形成する際に形成されたアライメントマークと呼ばれるパターンのどちらかを露光装置で認識し、コンタクトホール１１のレジストパターンの位置合わせを行う。コンタクトホール１１の形成位置を、活性領域６あるいはゲートパターン９のどちらか一方にしか合わせることができないのは、活性領域６と金属配線１２とを接続するコンタクトホール１１と、ゲートパターン９と金属配線１２とを接続するコンタクトホール１１を、ともに１枚のマスク（レチクル）を用いて半導体基板１上に形成するため、露光装置を用いて露光する際は、コンタクトホール１１の形成位置を、活性領域６あるいはゲートパターン９のどちらか一方のみにしか合わすことができないためである。
【００１２】
活性領域６あるいはゲートパターン９のどちらにコンタクトホール１１の形成位置を合わせるかは、あらかじめ決められており、下層パターンの形成状況、たとえば、活性領域６の寸法、ゲートパターン９の寸法、あるいは活性領域６とゲートパターン９との位置ずれ量などにより変更されることはない。また、露光装置を用いて露光する際の露光エネルギーは、形成するレジスト膜によるコンタクトホール１１の寸法が設計値通りになるように設定され、前記下層パターンの形成状況により変更されることはない（例えば、特許文献１参照）。
【００１３】
以降、必要な工程の処理を行い、半導体装置を製造する。なお、本背景技術の説明では、トランジスタを構成するソース・ドレイン形成など、本発明の特徴と直接関係しない工程については記述を省略した。
【特許文献１】特開２００４−１０３７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来のパターン形成方法では以下のような課題が生じる。
半導体装置の製造工程では、製造工程のさまざまな変動要因により、形成されたパターンの寸法、形成位置に、設計値からのずれが生じている。前記従来のパターン形成方法においては、既に半導体基板１上に形成されている下層のパターンである活性領域６の寸法、ゲートパターン９の寸法、および活性領域６とゲートパターン９の位置関係に、設計値からのずれが生じている。
【００１５】
前記従来のパターン形成方法では、前記三つの設計値からのずれの大きさにかかわらず、コンタクトホール１１の形成位置を、活性領域６かゲートパターン９のどちらかに合わせ、半導体基板１上にレジスト膜によるコンタクトホール１１を形成している。
【００１６】
このとき、活性領域６の寸法、ゲートパターン９の寸法、活性領域６とゲートパターン９の位置関係に設計値からのずれが生じている場合、個々のずれ量が設計値に対し許容値内であっても、コンタクトホール１１形成時に、コンタクトホール１１の活性領域６からのはみ出し、コンタクトホール１１のゲートパターン９からのはみ出し、コンタクトホール１１のゲートパターン９への接触といった不具合により、半導体装置の歩留まり（良品率）低下、および品質低下といった悪影響が生じる可能性があった。
【００１７】
半導体装置の微細化が進むにつれ、上層パターンを形成する際、下層パターンの形成状態のばらつきを無視できなくなってきている。
前記問題点を解決するために、本発明の微細パターンの形成方法は、複数層のパターン形成時における層間の位置ずれによる接続不良を抑制し、パターン形成精度を向上することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、請求項１記載の微細パターンの形成方法は、膜形成、露光、エッチングの工程を経て形成した複数層の微細パターンを積層する微細パターンの形成方法であって、膜形成後、前記膜上に露光によりレジストパターンを形成する際、前記膜の下層に形成されているパターンを計測し、前記下層に形成されているパターンの位置情報および寸法情報を取得する工程と、前記位置情報および寸法情報を基に、前記膜上に露光により形成されるレジストパターンと前記下層に形成されているパターンとの位置ずれを抑制するように露光条件を設定する工程と、前記露光条件を用いて前記膜上に露光によりレジストパターンを形成する工程とを有することを特徴とする。
【００１９】
請求項２記載の微細パターンの形成方法は、請求項１記載の微細パターンの形成方法において、前記露光条件が、前記膜上に露光により形成されるレジストパターンの形成位置であることを特徴とする。
【００２０】
請求項３記載の微細パターンの形成方法は、請求項１記載の微細パターンの形成方法において、前記露光条件が、前記膜上に露光により形成されるレジストパターンの寸法であることを特徴とする。
【００２１】
請求項４記載の微細パターンの形成方法は、請求項１記載の微細パターンの形成方法において、前記露光条件が、前記膜上に露光により形成されるレジストパターンの形成位置および寸法であることを特徴とする。
【００２２】
請求項５記載の微細パターンの形成方法は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の微細パターンの形成方法において、前記下層に形成されているパターンが半導体装置の活性領域およびゲートパターンであり、前記膜上に露光により形成されるレジストパターンが半導体装置のコンタクトホールであることを特徴とする。
【００２３】
請求項６記載の微細パターンの形成方法は、請求項５記載の微細パターンの形成方法において、前記活性領域の寸法が設計値より小さく形成され、前記ゲートパターンの寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成されていて、前記活性領域と前記ゲートパターンとの位置ずれがないもしくは無視できるほど小さい場合、前記コンタクトホールの露光条件において、前記コンタクトホールの形成位置を前記活性領域の形成位置に合わせることを特徴とする。
【００２４】
請求項７記載の微細パターンの形成方法は、請求項５記載の微細パターンの形成方法において、前記ゲートパターンの寸法が設計値より小さく形成され、前記活性領域の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成されていて、前記活性領域と前記ゲートパターンとの位置ずれがないもしくは無視できるほど小さい場合、前記コンタクトホールの露光条件において、前記コンタクトホールの形成位置を前記ゲートパターンの形成位置に合わせることを特徴とする。
【００２５】
請求項８記載の微細パターンの形成方法は、請求項５記載の微細パターンの形成方法において、前記活性領域の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成され、前記ゲートパターンの寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく形成されていて、前記活性領域と前記ゲートパターンの形成位置関係に設計値からのずれがある場合、前記コンタクトホールの露光条件において、前記コンタクトホールの形成位置を前記ゲートパターンの形成位置あるいは前記活性領域の形成位置のどちらかに合わせるとともに、前記コンタクトホールの寸法を設計値より小さく形成することを特徴とする。
【００２６】
以上により、複数層のパターン形成時における層間の位置ずれによる接続不良を抑制し、パターン形成精度を向上することができる。
【発明の効果】
【００２７】
以上のように、本発明の微細パターンの形成方法によると、露光パターンの積層における微細パターンの成形に際して、下層パターンを計測して下層パターンの位置情報および寸法情報を取得し、下層パターン上に露光する上層パターンと下層パターンのずれを抑制して整合性を確保するように上層パターンの形成位置や寸法等の露光条件を設定することにより、パターン形成精度を向上することができ、複数層のパターン形成時における層間の位置ずれによる接続不良を抑制することができる。
【発明を実施するための最良の形態】
【００２８】
（実施の形態１）
以下に、本発明の実施の形態１による微細パターンの形成方法について、図１，図２，図３，図４，図５を用いて説明する。
【００２９】
図１は本発明の実施の形態１におけるトランジスタ形成方法を示す工程断面図、図２は本発明の実施の形態１におけるコンタクトホールの露光条件設定方法を示す工程断面図、図３は本発明の実施の形態１における活性領域とゲートパターンの位置ずれ量測定方法を示す工程断面図、図４は本発明の実施の形態１における活性領域とコンタクトホールの位置ずれ量測定方法を示す工程断面図、図５は本発明の実施の形態１におけるゲートパターンとコンタクトホールの位置ずれ量測定方法を示す工程断面図である。
【００３０】
まず、半導体基板１上に、熱処理によりシリコン酸化膜２を１０ｎｍ程度の膜厚で形成する。次に、前記シリコン酸化膜２上に、ＣＶＤ法によりシリコン窒化膜３を１５０ｎｍ程度の膜厚で形成する。次に、前記シリコン窒化膜３上にレジスト膜を塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、前記シリコン窒化膜３と前記シリコン酸化膜２を除去する（図１（Ａ））。次に、前記シリコン窒化膜３をマスクとしてエッチングを行い、前記半導体基板１を深さ４５０ｎｍ程度エッチングする。次に、前記半導体基板１上に、ＣＶＤ法によりシリコン酸化膜４を５００ｎｍ程度の膜厚で形成後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、前記半導体基板１上の前記シリコン窒化膜３と前記酸化膜２を除去することにより、素子分離領域５と活性領域６を形成する（図１（Ｂ））。次に、活性領域６の寸法を測定する。活性領域６の寸法は、実際の回路パターンとして使用される部分を測定しても良いし、寸法測定専用のパターンとして形成されるパターンの寸法を測定しても良い。寸法測定結果より、活性領域６の寸法の設計値からのずれを求める。
【００３１】
次に、前記半導体基板１上の活性領域６上に、後の工程でゲート酸化膜となるシリコン酸化膜７を熱処理により１０ｎｍ程度の膜厚で形成し、次に、前記シリコン酸化膜７上を含む前記半導体基板１上に多結晶シリコン膜８を２００ｎｍ程度の膜厚で形成する（図１（Ｃ））。次に、前記多結晶シリコン膜８上にレジスト膜を塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、多結晶シリコン膜８、シリコン酸化膜７を除去し、多結晶シリコン膜８とシリコン酸化膜７とから成るゲートパターン９を形成する（図１（Ｄ））。次に、ゲートパターン９の寸法を測定する。ゲートパターン９の寸法は、実際の回路パターンとして使用される部分を測定しても良いし、寸法測定専用のパターンとして形成されるパターンの寸法を測定しても良い。寸法測定結果より、ゲートパターンの寸法の設計値からのずれを求める。
【００３２】
露光装置を用いてゲートパターン９の露光を行う際、半導体基板１上に形成されている活性領域６の所定の位置にゲートパターン９を形成するために、半導体基板１上に活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターンの位置を露光装置で認識し、レジスト膜の位置合わせを行う。
【００３３】
ここで、活性領域６の形成位置とゲートパターン９の形成位置との位置ずれ量を測定する方法について、図３を用いて説明する。
図３において、１７、１８は、半導体基板１上の素子分離領域５とは異なる位置に、素子分離領域５を形成する際に同時に形成された、シリコン酸化膜４より成るパターンである。
【００３４】
また、１９は、前記多結晶シリコン膜８上に形成されたレジストパターンとは異なる位置に、前記多結晶シリコン膜８をエッチングしてゲートパターン９を形成する際に同時に形成されたレジストパターンである。パターン１７、パターン１８およびレジストパターン１９は、合わせて位置ずれ測定専用パターンと呼ばれ、この位置ずれ測定専用パターンを用いて、活性領域６に対するゲートパターン９の位置ずれ量を測定する。活性領域６を形成する際に形成されたパターン１７の右側のエッジ２０とゲートパターン９を形成する際に形成されたレジストパターン１９の左側エッジ２１の距離をＬ１、活性領域６を形成する際に形成されたパターン１８の左側のエッジ２２とゲートパターン９を形成する際に形成されたレジストパターン１９の右側エッジ２３の距離をＬ２としたとき、活性領域６に対するゲートパターン９の位置ずれ量は、（Ｌ１−Ｌ２）／２の絶対値で算出される。前記位置ずれ量の算出方法は、下層パターン（この場合活性領域６）と上層パターン（この場合はゲートパターン９）の位置ずれを測定するのに一般的に用いられるものである。
【００３５】
前記位置ずれ測定パターンを用いて、活性領域６に対するゲートパターン９の位置ずれを測定するのは、露光装置で半導体基板１上のアライメントマークの位置を認識して活性領域６にゲートパターン９の形成位置を合わせる際、アライメントマークの位置認識の誤差などにより、活性領域６とゲートパターン９との位置関係に設計値からのずれが生じるため、露光し現像することにより半導体基板１上に形成された、レジスト膜によるゲートパターン９と活性領域６の位置関係を測定し、活性領域６に対するゲートパターン６の位置ずれ量が設計値に対し許容値以下に収まっているかを確認するためである。活性領域６に対するゲートパターン９の位置ずれ量が大きい場合には、半導体基板１上に形成されたレジスト膜によるゲートパターン９を有機溶剤などで除去し、レジスト塗布後、露光装置に位置補正値を入力して露光を行い、現像して、活性領域６に対するゲートパターン９の位置ずれ量を設計値に対して許容値内に収める。レジスト膜により形成されたパターンを一旦除去し、再度レジストパターンを形成し直すことは、再生またはリワークと呼ばれ、一般的に広く行われている。
【００３６】
半導体基板１上に活性領域６とゲートパターン９とを形成した後、活性領域６上とゲートパターン９上とを含む半導体基板１上全面にＣＶＤ法によりシリコン酸化膜１０を１０００ｎｍ程度の膜厚で形成する。次に、前記シリコン酸化膜１０上にレジストを塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、前記レジストパターンをマスクとしてシリコン酸化膜１０をエッチングし、活性領域６およびゲートパターン９と次工程で形成する金属配線１２とを接続するコンタクトホール１１を形成する（図１（Ｅ））。
【００３７】
露光装置を用いてコンタクトホール１１の露光を行う際、既に半導体基板１上に形成されている下層パターンである活性領域６あるいはゲートパターン９のどちらかに、コンタクトホール１１の形成位置を合わせて露光を行う。この際、活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターン、またはゲートパターン９を形成する際に形成されたアライメントマークと呼ばれるパターンのどちらかを露光装置で認識し、コンタクトホール１１のレジストパターンの位置合わせを行う。コンタクトホール１１の形成位置を、活性領域６あるいはゲートパターン９のどちらか一方にしか合わせることができないのは、活性領域６と金属配線１２とを接続するコンタクトホール１１と、ゲートパターン９と金属配線１２とを接続するコンタクトホール１１を、ともに１枚のマスク（レチクル）を用いて半導体基板１上に形成するため、露光装置を用いて露光する際は、コンタクトホール１１の形成位置を、活性領域６あるいはゲートパターン９のどちらか一方のみにしか合わすことができないためである。
【００３８】
露光装置を用いて、図１（Ｅ）に示すコンタクトホール１１の露光を行う際、既に半導体基板１上に形成されている下層パターンである活性領域６とゲートパターン９の寸法をもとに、活性領域６またはゲートパターン９とコンタクトホール１１とのずれを抑制する露光条件を決定し、コンタクトホール１１を形成する。
【００３９】
活性領域６またはゲートパターン９とコンタクトホール１１とのずれを抑制する露光条件の決定方法について、２つのケースを例に説明する。
（第１のケース）
図２（Ａ）に示すように、形成された活性領域６の寸法が活性領域の設計値１３より小さく、ゲートパターン９の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく、かつ活性領域６に対するゲートパターン９の位置ずれがないまたは無視できるほど小さい場合、図２（Ｂ）に示すように、コンタクトホール１１が活性領域６からはみ出す可能性が高まるため、コンタクトホール１１を露光する際はコンタクトホール１１の形成位置を活性領域６に合わせるように露光条件を設定する。コンタクトホール１１の形成位置を活性領域６に合わせるようにするために、露光装置を用いてコンタクトホール１１の露光を行う際、半導体基板１上に活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターンの位置を露光装置で認識し、活性領域６に対するコンタクトホール１１のレジストパターンの位置合わせを行い、活性領域６の形成位置に合わせてレジスト膜によるコンタクトホール１１を形成する。
【００４０】
ここで、活性領域６の形成位置とコンタクトホール１１の形成位置との位置ずれ量を測定する方法について、図４を用いて説明する。
図４において、１７、１８は半導体基板１上の活性領域６とは異なる位置に、活性領域６を形成する際に同時に形成されたパターンである。２４は活性領域６上のシリコン酸化膜１０上とは異なる位置にコンタクトホール１１のレジストパターンを形成する際に同時に形成されたレジストパターンである。活性領域６を形成する際に形成されたパターン１７、パターン１８およびレジストパターン２４は合わせて位置ずれ測定専用パターンと呼ばれ、この位置ずれ測定専用パターンを用いて、活性領域６に対するコンタクトホール１１の位置ずれ量を測定する。位置ずれ量を測定する方法は、図３を用いて説明した活性領域６とゲートパターン９の位置ずれ量を測定する方法と同じである。なお、図３のレジストパターン１９、パターン１７、パターン１８が、図４のレジストパターン２４、パターン１７、パターン１８に対応している。
【００４１】
活性領域６に対するコンタクトホール１１の位置ずれ量を測定するのは、露光装置で半導体基板１上のアライメントマークの位置を認識して活性領域６にコンタクトホール１１の形成位置を合わせる際、アライメントマークの位置認識の誤差などにより、活性領域６とコンタクトホール１１との位置関係に設計値からのずれが生じるため、露光し現像することにより半導体基板１上に形成されたレジスト膜によるコンタクトホール１１と活性領域６の位置関係を測定し、活性領域６に対するコンタクトホール１１の位置ずれ量が設計値に対し許容値以下に収まっているかを確認するためである。活性領域６に対するコンタクトホール１１の位置ずれ量が大きい場合には、半導体基板１上に形成されたレジスト膜によるコンタクトホール１１を有機溶剤などで除去し、レジスト塗布後、露光装置に位置補正値を入力して露光を行い現像して、活性領域６に対するコンタクトホール１１の位置ずれを設計値に対して許容値内に収める。レジスト膜により形成されたパターンを一旦除去し、再度レジストパターンを形成し直すことは、再生またはリワークと呼ばれ、一般的に広く行われている。
【００４２】
以降、必要な工程の処理を行い、半導体装置を製造する。なお、本実の施形態では、トランジスタを構成するソース・ドレイン形成など、本発明の特徴と直接関係しない工程については記述を省略した。
【００４３】
以上のように、活性領域６の寸法が活性領域の設計値１３より小さく、ゲートパターン９の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく、かつ活性領域６に対するゲートパターン９の位置ずれがないまたは無視できるほど小さい場合、コンタクトホール１１の形成位置を活性領域６に合わせるように露光条件を設定することにより、パターン形成精度を向上することができ、コンタクトホール１１が活性領域６からはみ出す可能性が低くなり、コンタクトホール１１が活性領域６からはみ出した場合に発生するリーク電流の増大といった不具合を抑制することができる。
（第２のケース）
図２（Ｃ）に示すように、ゲートパターン９の寸法１５が設計値１４より小さく、活性領域６の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく、かつ活性領域６に対するゲートパターン９の位置ずれがないまたは無視できるほど小さい場合、図２（Ｄ）に示すように、コンタクトホール１１がゲートパターン９からはみ出す可能性が高まるため、コンタクトホール１１を露光する際はコンタクトホール１１の形成位置をゲートパターン９に合わせるように露光条件を設定する。コンタクトホール１１の形成位置をゲートパターン９に合わせるようにするために、露光装置を用いてコンタクトホール１１の露光を行う際、半導体基板１上にゲートパターン９を形成する際に形成されたアライメントマークと呼ばれるパターンの位置を露光装置で認識し、ゲートパターン９に対するコンタクトホール１１のレジストパターンの位置合わせを行い、ゲートパターン９の形成位置に合わせてレジスト膜によるコンタクトホール１１を形成する。
【００４４】
ここで、ゲートパターン９の形成位置とコンタクトホール１１の形成位置との位置ずれ量を測定する方法について、図５を用いて説明する。
図５において、２５、２６は半導体基板１上の活性領域６とは異なる位置に、ゲートパターン９を形成する際に同時に形成されたパターンである。活性領域６上とは異なる半導体基板１上のシリコン酸化膜上にコンタクトホール１１のレジストパターンを形成する際に同時に形成されたレジストパターン２７およびパターン２５、パターン２６とから成る位置ずれ測定専用パターンと呼ばれるパターンを用いて、ゲートパターン９に対するコンタクトホール１１の位置ずれ量を測定する。位置ずれ量を測定する方法は、図３を用いて説明した活性領域６とゲートパターン９の位置ずれ量を測定する方法と同じである。なお、図３のレジストパターン１９、パターン１７、パターン１８が、図５のレジストパターン２７、パターン２５、パターン２６に対応している。
【００４５】
ゲートパターン９に対するコンタクトホール１１の位置ずれ量を測定するのは、露光装置で半導体基板１上のアライメントマークの位置を認識してゲートパターン９にコンタクトホール１１の形成位置を合わせる際、アライメントマークの位置認識の誤差などにより、ゲートパターン９とコンタクトホール１１との位置関係に設計値からのずれが生じるため、露光し現像することにより半導体基板１上に形成されたレジスト膜によるコンタクトホール１１とゲートパターン９の位置関係を測定し、ゲートパターン９に対するコンタクトホール１１の位置ずれ量が設計値に対し許容値以下に収まっているかを確認するためである。ゲートパターン９に対するコンタクトホール１１の位置ずれ量が大きい場合には、半導体基板１上に形成されたレジスト膜によるコンタクトホール１１を有機溶剤などで除去し、レジスト塗布後、露光装置に位置補正値を入力して露光を行い現像して、ゲートパターン９に対するコンタクトホール１１の位置ずれを設計値に対して許容値内に収める。レジスト膜により形成されたパターンを一旦除去し、再度レジストパターンを形成し直すことは、再生またはリワークと呼ばれ、一般的に広く行われている。
【００４６】
以降、必要な工程の処理を行い、半導体装置を製造する。なお、本実施の形態では、トランジスタを構成するソース・ドレイン形成など、本発明の特徴と直接関係しない工程については記述を省略した。
【００４７】
以上のように、ゲートパターン９の寸法１５が設計値１４より小さく、活性領域６の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく、かつ活性領域６に対するゲートパターン９の位置ずれがないまたは無視できるほど小さい場合、コンタクトホール１１の形成位置をゲートパターン９に合わせるように露光条件を設定することにより、パターン形成精度を向上することができてコンタクトホール１１がゲートパターン９からはみ出す可能性が低くなり、コンタクトホール１１がゲートパターン９からはみ出した場合に発生するコンタクトホール１１とゲートパターン９との接触点での電気抵抗の増大といった不具合を抑制することができる。
（実施の形態２）
以下に、本発明の実施の形態２による微細パターンの形成方法について、図６，図７，図８，図９を用いて説明する。
【００４８】
図６は本発明の実施の形態２におけるトランジスタ形成方法を示す工程断面図、図７は本発明の実施の形態２におけるコンタクトホールの露光条件設定方法を示す工程断面図、図８は本発明の実施の形態２における活性領域とゲートパターンの位置ずれ量測定方法を示す工程断面図、図９は本発明の実施の形態２におけるゲートパターンとコンタクトホールの位置ずれ量測定方法を示す工程断面図である。
【００４９】
まず、半導体基板１上に、熱処理によりシリコン酸化膜２を１０ｎｍ程度の膜厚で形成する。次に、前記シリコン酸化膜２上に、ＣＶＤ法によりシリコン窒化膜３を１５０ｎｍ程度の膜厚で形成する。次に、前記シリコン窒化膜３上にレジスト膜を塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、前記シリコン窒化膜３と前記シリコン酸化膜２を除去する（図６（Ａ））。次に、前記シリコン窒化膜３をマスクとしてエッチングを行い、前記半導体基板１を深さ４５０ｎｍ程度エッチングする。次に、前記半導体基板１上に、ＣＶＤ法によりシリコン酸化膜４を５００ｎｍ程度の膜厚で形成後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、前記半導体基板１上の前記シリコン窒化膜３と前記酸化膜２を除去することにより、素子分離領域５と活性領域６を形成する（図６（Ｂ））。次に、活性領域６の寸法を測定する。活性領域６の寸法は、実際の回路パターンとして使用される部分を測定しても良いし、寸法測定専用のパターンとして形成されるパターンの寸法を測定しても良い。寸法測定結果より、活性領域６の寸法の設計値からのずれを求める。
【００５０】
次に、前記半導体基板１上の活性領域６上に、後の工程でゲート酸化膜となるシリコン酸化膜７を熱処理により１０ｎｍ程度の膜厚で形成し、次に、前記シリコン酸化膜７上を含む前記半導体基板１上に多結晶シリコン膜８を２００ｎｍ程度の膜厚で形成する（図６（Ｃ））。次に、前記多結晶シリコン膜８上にレジスト膜を塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、レジストパターンをマスクとしてエッチングを行い、多結晶シリコン膜８、シリコン酸化膜７を除去し、多結晶シリコン膜８とシリコン酸化膜７とから成るゲートパターン９を形成する（図６（Ｄ））。次に、ゲートパターン９の寸法を測定する。ゲートパターン９の寸法は、実際の回路パターンとして使用される部分を測定しても良いし、寸法測定専用のパターンのとして形成されるパターンの寸法を測定しても良い。寸法測定結果より、ゲートパターンの寸法の設計値からのずれを求める。
【００５１】
露光装置を用いてゲートパターン９の露光を行う際、半導体基板１上に形成されている活性領域６の所定の位置にゲートパターン９を形成するために、半導体基板１上に活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターンの位置を露光装置で認識し、レジスト膜の位置合わせを行う。
【００５２】
ここで、活性領域６の形成位置とゲートパターン９の形成位置との位置ずれ量を測定する方法について、図８を用いて説明する。
図８において、１７、１８は、半導体基板１上の活性領域６とは異なる位置に、活性領域６を形成する際に同時に形成されたパターンである。また、１９は、前記多結晶シリコン膜８上に形成されたレジストパターンとは異なる位置に、前記多結晶シリコン膜８をエッチングしてゲートパターン９を形成する際に同時に形成されたレジストパターンである。パターン１７、パターン１８およびレジストパターン１９は、合わせて位置ずれ測定専用パターンと呼ばれ、この位置ずれ測定専用パターンを用いて、活性領域６に対するゲートパターン９の位置ずれ量を測定する。活性領域６を形成する際に形成されたパターン１７の右側のエッジ２０とゲートパターン９を形成する際に形成されたレジストパターン１９の左側エッジ２１の距離をＬ１、活性領域６を形成する際に形成されたパターン１８の左側のエッジ２２とゲートパターン９を形成する際に形成されたレジストパターン１９の右側エッジ２３の距離をＬ２としたとき、活性領域６に対するゲートパターン９の位置ずれ量は、（Ｌ１−Ｌ２）／２の絶対値で算出される。前記算出方法は、２つのパターン同士の位置ずれを測定するのに一般的に用いられるものである。
【００５３】
前記位置ずれ測定パターンを用いて、活性領域６に対するゲートパターン９の位置ずれを測定するのは、露光装置で半導体基板１上のアライメントマークの位置を認識して活性領域６にゲートパターン９の形成位置を合わせる際、アライメントマークの位置認識の誤差などにより、活性領域６とゲートパターン９との位置関係に設計値からのずれが生じるため、露光し現像することにより半導体基板１上に形成された、レジスト膜によるゲートパターン９と活性領域６の位置関係を測定し、活性領域６に対するゲートパターン６の位置ずれ量が設計値に対し許容値以下に収まっているかを確認するためである。活性領域６に対するゲートパターン９の位置ずれ量が大きい場合には、半導体基板１上に形成されたレジスト膜によるゲートパターン９を有機溶剤などで除去し、レジスト塗布後、露光装置に位置補正値を入力して露光を行い、現像して、活性領域６に対するゲートパターン９の位置ずれ量を設計値に対して許容値内に収める。レジスト膜により形成されたパターンを一旦除去し、再度レジストパターンを形成し直すことは、再生またはリワークと呼ばれ、一般的に広く行われている。
【００５４】
半導体基板１上に活性領域６とゲートパターン９とを形成した後、活性領域６上とゲートパターン９上とを含む半導体基板１上全面にＣＶＤ法によりシリコン酸化膜１０を１０００ｎｍ程度の膜厚で形成する。次に、前記シリコン酸化膜１０上にレジストを塗布し、露光装置を用いて露光後、現像してレジストパターンを形成する。次に、前記レジストパターンをマスクとしてシリコン酸化膜１０をエッチングし、活性領域６およびゲートパターン９と次工程で形成する金属配線１２とを接続するコンタクトホール１１を形成する（図６（Ｅ））。
【００５５】
露光装置を用いてコンタクトホール１１の露光を行う際、既に半導体基板１上に形成されている下層パターンである活性領域６とゲートパターン９の寸法をもとに、コンタクトホール１１の露光条件を決定する。
【００５６】
図７（Ａ）に示すように、ゲートパターン９の形成位置が、活性領域６の中心から右へずれ量１６だけずれて形成されていて、ゲートパターン９の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さく、かつ活性領域６の寸法が設計値通りもしくは設計値からのずれが無視できるほど小さい場合、図７（Ｂ）に示すように、コンタクトホール１１がゲートパターン９および活性領域６の両方からはみ出す可能性が高まるため、コンタクトホール１１を露光する際は、コンタクトホール１１の寸法が設計値より小さくなるように露光エネルギーを設定し、かつゲートパターン９か活性領域６のどちらかよりコンタクトホール１１がはみ出す可能性が高い方に合わせて、コンタクトホール１１の形成位置をはみ出す向きと逆向きになるように露光条件を設定する。本実施の形態では、ゲートパターン９上のコンタクトホール１１方がはみ出す可能性が高いとして、ゲートパターン９に対しコンタクトホール１１の形成位置を合わせることとする。コンタクトホール１１の寸法が設計値より小さくなるように露光エネルギーを設定する方法を以下に示す。コンタクトホール１１のレジストパターン形成に用いるレジストを、露光した部分のレジストが現像液に溶解するポジ型レジストとした場合、コンタクトホール１１の寸法を小さくするためには、露光エネルギーをより少なくして露光を行う。このとき、露光エネルギーの変化量と寸法の変化量との関係をあらかじめ求めておき、コンタクトホール１１の寸法を小さくする量に応じて露光エネルギーの量を小さくする。前記のようにして決定した露光条件を用いて、図７（Ｃ）に示すように、半導体基板１上にコンタクトホール１１を形成するため、半導体基板１上に活性領域６を形成する際に形成されたアライメントマークと呼ばれるパターンの位置を露光装置で認識し、活性領域６に合わせてレジスト膜によるコンタクトホール１１を形成する。このとき、露光装置に設定する露光エネルギーを小さくし、コンタクトホール１１の寸法が設計値より小さくなるようにする。
【００５７】
ここで、ゲートパターン９形成位置とコンタクトホール１１の形成位置との位置ずれ量を測定する方法について、図９を用いて説明する。
図９において、２５、２６は半導体基板１上の活性領域６とは異なる位置に、ゲートパターン９を形成する際に同時に形成されたパターンである。活性領域６上とは異なる半導体基板１上のシリコン酸化膜上にコンタクトホール１１のレジストパターンを形成する際に同時に形成されたレジストパターン２７およびパターン２５、パターン２６とから成る位置ずれ測定専用パターンと呼ばれるパターンを用いて、ゲートパターン９に対するコンタクトホール１１の位置ずれ量を測定する。位置ずれ量を測定する方法は、図８を用いて説明した活性領域６とゲートパターン９の位置ずれ量を測定する方法と同じである。
【００５８】
ゲートパターン９形成位置とコンタクトホール１１の形成位置との位置ずれ量を測定するのは、露光装置で半導体基板１上のアライメントマークの位置を認識してゲートパターン９にコンタクトホール１１の形成位置を合わせる際、アライメントマークの位置認識の誤差などにより、ゲートパターン９とコンタクトホール１１との位置関係に設計値からのずれが生じるため、露光し現像することにより半導体基板１上に形成されたレジスト膜によるコンタクトホール１１とゲートパターン９の位置関係を測定し、ゲートパターン９に対するコンタクトホール１１の位置ずれ量が設計値に対し許容値以下に収まっているかを確認するためである。次に、走査型電子顕微鏡によりレジスト膜により形成されているコンタクトホール１１の寸法を測定し、設計値より所定の値だけ寸法が小さくなっていることを確認する。ゲートパターン９に対するコンタクトホール１１の位置ずれ量が大きい場合、あるいは、レジスト膜により形成されているコンタクトホール１１の寸法が設計値より所定の値だけ寸法が小さくなっていない場合は、半導体基板１上に形成されたレジスト膜によるコンタクトホール１１を有機溶剤などで除去し、レジスト塗布後、露光装置に位置補正値あるいは露光エネルギー補正値を入力して露光を行い、現像して、ゲートパターン９に対するコンタクトホール１１の位置ずれを設計値に対して許容値内に収めるとともに、レジスト膜により形成されているコンタクトホール１１の寸法が設計値より所定の値だけ小さくなるようにする。コンタクトホール１１の寸法を設計値に対しどれだけ小さくするかについては、コンタクトホール１１の寸法を小さくすることにより生じるメリットとデメリットを比較することにより最適値を決定する。
【００５９】
コンタクトホール１１の寸法を小さくするメリットとして、コンタクトホール１１が活性領域６からはみ出すことによって生じるコンタクトホール１１から半導体基板１への電流のリーク（漏れ）を抑制できることがあげられる。また、コンタクトホール１１がゲートパターン９からはみ出した場合、コンタクトホール１１を形成するエッチングにより、通常はゲートパターン９上で止まるエッチングが半導体基板１上まで到達し、コンタクトホール１１が活性領域６まで到達するため、コンタクトホール１１から半導体基板１への電流のリーク（漏れ）が生じる可能性があるが、コンタクトホール１１の寸法を小さくすることにより、コンタクトホール１１がゲートパターン９からはみ出す可能性が低くなり、電流のリーク（漏れ）の発生を抑制できる。
【００６０】
コンタクトホール１１の寸法を小さくするデメリットとしては、コンタクトホール１１と活性領域６およびゲートパターン９との接触面積が少なくなるため、電気抵抗が上昇しデバイスが正常に動作しなくなる可能性が生じる。
【００６１】
以降、必要な工程の処理を行い、半導体装置を製造する。なお、本実施の形態では、トランジスタを構成するソース・ドレイン形成など、本発明の特徴と直接関係しない工程については記述を省略した。
【００６２】
以上のように、活性領域６とゲートパターン９の位置ずれ量からコンタクトホール１１の寸法を小さくし、かつ形成位置を最適化することにより、パターン形成精度を向上することができてコンタクトホール１１が活性領域６あるいはゲートパターン９からはみ出す可能性が低くなり、コンタクトホール１１が活性領域６からはみ出した場合に発生するリーク電流の増大といった不具合、およびコンタクトホール１１がゲートパターン９からはみ出した場合に発生するコンタクトホール１１とゲートパターン９との接触点での電気抵抗の増大といった不具合を抑制することができる。
【産業上の利用可能性】
【００６３】
本発明の微細パターンの形成方法は、複数層のパターン形成時における層間の位置ずれによる接続不良を抑制し、パターン形成精度を向上することができ、露光装置を用いた、半導体装置等の微細パターンの形成方法等に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１におけるトランジスタ形成方法を示す工程断面図
【図２】本発明の実施の形態１におけるコンタクトホールの露光条件設定方法を示す工程断面図
【図３】本発明の実施の形態１における活性領域とゲートパターンの位置ずれ量測定方法を示す工程断面図
【図４】本発明の実施の形態１における活性領域とコンタクトホールの位置ずれ量測定方法を示す工程断面図
【図５】本発明の実施の形態１におけるゲートパターンとコンタクトホールの位置ずれ量測定方法を示す工程断面図
【図６】本発明の実施の形態２におけるトランジスタ形成方法を示す工程断面図
【図７】本発明の実施の形態２におけるコンタクトホールの露光条件設定方法を示す工程断面図
【図８】本発明の実施の形態２における活性領域とゲートパターンの位置ずれ量測定方法を示す工程断面図
【図９】本発明の実施の形態２におけるゲートパターンとコンタクトホールの位置ずれ量測定方法を示す工程断面図
【図１０】従来のトランジスタ形成方法を示す工程断面図
【図１１】従来の下層のパターンと上層のパターンとの位置ずれ量を測定する方法を説明する断面図
【符号の説明】
【００６５】
１    半導体基板
２    シリコン酸化膜
３    シリコン窒化膜
４    シリコン酸化膜
５    素子分離領域
６    活性領域
７    シリコン酸化膜
８    多結晶シリコン膜
９    ゲートパターン
１０    シリコン酸化膜
１１    コンタクトホール
１２    金属配線
１３    活性領域の設計値
１４    設計値
１５    寸法
１６    ずれ量
１７    パターン
１８    パターン
１９    レジストパターン
２０    パターン１７の右側のエッジ
２１    レジストパターン１９の左側エッジ
２２    パターン１８の左側のエッジ
２３    レジストパターン１９の右側エッジ
２４    レジストパターン
２５    パターン
２６    パターン
２７    レジストパターン
【図１】
2007103541.tif 000003
【図２】
2007103541.tif 000004
【図３】
2007103541.tif 000005
【図４】
2007103541.tif 000006
【図５】
2007103541.tif 000007
【図６】
2007103541.tif 000008
【図７】
2007103541.tif 000009
【図８】
2007103541.tif 000010
【図９】
2007103541.tif 000011
【図１０】
2007103541.tif 000012
【図１１】
2007103541.tif 000013