(57)【要約】【課題】  ２つのＣＰＵを備える電子制御ユニットのリセット回路において、ＣＰＵのリセットの原因を判別できるようにする。【解決手段】  メインリセット発生部１３は電源回路１５出力の電圧低下検知時とメインＣＰＵからのＷＤＴ信号監視による暴走検知時とで異なるパルス幅のリセット信号ＲＳａを出力する。サブリセット発生部１４も電源の低電圧検知機能を有する。メインリセット発生部１３における低電圧検知用の閾値Ｖｔｈａはサブリセット発生部１４における低電圧検知用の閾値Ｖｔｈｂよりも高く設定され、電源の電圧低下はまずメインリセット発生部１３が検知してメインＣＰＵ１１をリセットする。サブリセット発生部１４はメインリセット発生部１３が出力したリセット信号ＲＳａを監視して、そのパルス幅に基づいてリセットの原因が電源の電圧低下であるかメインＣＰＵ１１の暴走であるかを判別する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１のＣＰＵと第２のＣＰＵを備える電子制御ユニットにおいて、
電源の低電圧検知機能を含む複数の異常検知機能を有して、異常検知時に異常ごとに異なるパルス幅のリセット信号を出力して第１のＣＰＵをリセットする第１のリセット発生部と、
電源の低電圧検知機能を有して、電源の低電圧検知時にリセット信号を出力して第２のＣＰＵをリセットする第２のリセット発生部とを有し、
第１のリセット発生部における低電圧検知用の閾値と第２のリセット発生部における低電圧検知用の閾値とは、電源の電圧低下が第２のリセット発生部によるよりも早く第１のリセット発生部により検知されるように設定され、
第２のＣＰＵが第１のリセット発生部からのリセット信号を監視して、当該リセット信号のパルス幅に基づいて異常原因を判別するように構成されたことを特徴とする電子制御ユニットのリセット回路。
【請求項２】
前記第１のリセット発生部は、前記複数の異常検知機能として、前記電源の低電圧検知機能と、第１のＣＰＵの暴走検知機能とを有することを特徴とする請求項１記載の電子制御ユニットのリセット回路。
【請求項３】
前記第１のリセット発生部が電源の低電圧を検知したときに出力するリセット信号のパルス幅は、第１のＣＰＵの暴走を検知したときに出力するリセット信号のパルス幅よりも長く設定されることを特徴とする請求項２記載の電子制御ユニットのリセット回路。
【請求項４】
前記第１のリセット発生部と第２のリセット発生部が共通の電源回路から電源供給され、
前記第１のリセット発生部における低電圧検知用の閾値が第２のリセット発生部における低電圧検知用の閾値よりも高く設定されていることを特徴とする請求項１から３のいずれか１に記載の電子制御ユニットのリセット回路。
【請求項５】
前記第１のリセット発生部と第２のリセット発生部が電力源を共通とする個別の電源回路から電源供給され、
各電源回路の出力とグラウンド間にそれぞれコンデンサを設けて、回路定数により、第２のリセット発生部に供給される電源電圧が第２のリセット発生部における低電圧検知用の閾値まで低下するよりも早く第１のリセット発生部に供給される電源電圧が第１のリセット発生部における低電圧検知用の閾値まで低下するように設定されていることを特徴とする請求項１から３のいずれか１に記載の電子制御ユニットのリセット回路。
【請求項６】
第１のＣＰＵと第２のＣＰＵを備え、第１のＣＰＵをリセットするためのリセット信号を出力する第１のリセット発生部と、第２のＣＰＵをリセットするためのリセット信号を出力する第２のリセット発生部とを有する電子制御ユニットにおいて、
前記第１のリセット発生部では電源の電圧低下を含む複数の異常を検知して、異常ごとに前記第１のＣＰＵをリセットするためのリセット信号のパルス幅を異ならせ、
前記第２のリセット発生部でも電源の電圧低下を検知して前記第２のＣＰＵをリセットするためのリセット信号を出力し、
第１のリセット発生部における低電圧検知用の閾値と第２のリセット発生部における低電圧検知用の閾値とは、電源の電圧低下が第２のリセット発生部によるよりも早く第１のリセット発生部により検知されるように設定して、
第２のＣＰＵが第１のリセット発生部からのリセット信号を監視して、当該リセット信号のパルス幅に基づいて異常原因を判別することを特徴とする電子制御ユニットのリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子制御ユニットのリセット回路、とくに２つのＣＰＵを備えて相互監視する構成の電子制御ユニットにおけるＣＰＵのリセット回路に関する。
【背景技術】
【０００２】
電子制御ユニットにおいてＣＰＵの暴走が発生したときは、ＣＰＵをリセットしてから再起動することにより、正常な動作を得るようにしている。ＣＰＵのリセットはまた電源電圧の低下でＣＰＵが正常な機能を発揮しないおそれがある場合にも実行される。
このようなＣＰＵのリセットは、電子制御ユニットの安定動作を確保するために、２つのＣＰＵを備えてその相互間で動作を監視するようにしたものでも行われている。例えば、特開平４−２９１６１０号公報に開示された電子制御ユニットでは、一方のＣＰＵについてリセット条件が成立した場合には他方のＣＰＵも同時にリセットするものとし、その後あらためて再起動するようにしている。
【特許文献１】特開平４−２９１６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記従来の電子制御ユニットでは、２つのＣＰＵが両方ともリセットされてしまうために、ＣＰＵの暴走によるものか、電源電圧の低下によるものか、リセットの原因が判明しないままに再起動されてしまう。電圧低下によるリセットであれば、ＣＰＵに異常はないことになるが、その識別ができないために、ＣＰＵの異常の正確な判定ができないという問題がある。
また、両方のＣＰＵを個別にリセットする場合においても、電源電圧の低下を検知するための閾値を同一にして設定しているにもかかわらず、回路誤差で一方のＣＰＵのみがリセットされて再起動したとき、当該ＣＰＵを他方のＣＰＵが異常であると誤判断することもある。
したがって本発明は、上記従来の問題点に鑑み、２つのＣＰＵを備える電子制御ユニットにおいて、ＣＰＵのリセットの原因を判別できるようにしたリセット回路を提供することを目的としている。
【課題を解決するための手段】
【０００４】
本発明は、第１のＣＰＵをリセットするための第１のリセット発生部が電源の低電圧検知機能を含む複数の異常検知機能を有して、異常検知時に異常ごとに異なるパルス幅のリセット信号を出力し、第２のＣＰＵをリセットする第２のリセット発生部は電源の低電圧検知機能を有して、電源の低電圧検知時にリセット信号を出力するものとし、第１のリセット発生部における低電圧検知用の閾値と第２のリセット発生部における低電圧検知用の閾値とが、電源の電圧低下が第２のリセット発生部によるよりも早く第１のリセット発生部により検知されるように設定して、第２のＣＰＵが第１のリセット発生部からのリセット信号を監視するものとした。
【発明の効果】
【０００５】
第１のリセット発生部が電源の電圧低下を検知して第１のＣＰＵをリセットしても、第２のリセット発生部は同時に第２のＣＰＵをリセットするリセット信号を出力しないよう設定されているので、第２のＣＰＵは第１のリセット発生部が出力したリセット信号を監視することができ、当該リセット信号のパルス幅に基づいて異常原因を正しく判別することができる。
【発明を実施するための最良の形態】
【０００６】
次に、発明の実施の形態を実施例により説明する。
図１は、本発明を車両用の電子制御ユニットに適用した実施の形態の構成を示す図である。
電子制御ユニット１０は、図示しない車載装置を制御するためのプログラムを記憶して必要な各種演算を実行するメインＣＰＵ１１と、メインＣＰＵ１１と相互に通信可能に接続されて同じ演算を実行するサブＣＰＵ１２とに、それぞれメインリセット発生部１３とサブリセット発生部１４を接続し、メインリセット発生部１３とサブリセット発生部１４はそれぞれ電源回路１５に接続して構成されている。
電源回路１５はバッテリ電源（バッテリ電圧ＶＢ）に接続されて、バッテリ電圧ＶＢを電子制御ユニット１０内の動作電圧Ｖｃｃに変換する。
【０００７】
メインＣＰＵ１１およびサブＣＰＵ１２はそれぞれの出力端子（ＯＵＴ）からＷＤＴ信号を出力する。ＷＤＴ信号はそれぞれのＣＰＵが正常に動作している間は所定周期Ｔｗｄのパルスであり、ＣＰＵが暴走する異常が発生するとそのパルスが停止する。
メインリセット発生部１３とサブリセット発生部１４とは、それぞれウォッチドッグタイマ機能と、電源の低電圧検知機能を有している。
【０００８】
メインＣＰＵ１１はそのＷＤＴ信号をメインリセット発生部１３へ出力し、またそのリセット端子（Ｒ）にメインリセット発生部１３からのリセット信号ＲＳａを受ける。
サブＣＰＵ１２も同様に、ＷＤＴ信号をサブリセット発生部１４へ出力し、そのリセット端子にサブリセット発生部１４からのリセット信号ＲＳｂを受ける。サブＣＰＵ１２はさらにその入力端子（ＩＮ）にメインリセット発生部１３からのリセット信号ＲＳａも受けるようになっている。
【０００９】
メインリセット発生部１３は、リセット信号ＲＳａとして通常はＨ（ハイ）信号をメインＣＰＵ１１のリセット端子へ出力している。そして、電源電圧を監視して、電源回路１５からメインリセット発生部１３へ供給される電源電圧Ｖｍａｉｎ（＝Ｖｃｃ）が閾値Ｖｔｈａを下回っている間はリセット信号ＲＳａをＬ（ロー）レベルとする一方、電源電圧Ｖｍａｉｎが閾値Ｖｔｈａ以上になったときはその時点から時間Ｔｒｓ１だけリセット信号ＲＳａをＬレベルに保持する。
【００１０】
メインリセット発生部１３はさらにメインＣＰＵ１１からのＷＤＴ信号を監視して、そのパルスが停止したときは所定長さＴｒｓ２のＬレベルを出力する。
すなわち、メインリセット発生部１３では抵抗Ｒ１とコンデンサＣ１を備える内蔵のＣＲ回路２０においてそのコンデンサＣ１の端子電圧ＶｔがＶｗｈ〜Ｖｗｌ間で充放電を繰り返すものとなっているが、コンデンサの端子電圧ＶｔがＶｗｈに達する前にメインＣＰＵ１１からのＷＤＴ信号を受けるとＶｗｌに戻り、ＷＤＴ信号が定期周期で入力される間はコンデンサの端子電圧ＶｔはＶｗｈに達することはない。ＷＤＴ信号のパルスが欠落するとコンデンサの端子電圧ＶｔがＶｗｈに達して、メインリセット発生部１３はリセット信号ＲＳａをＬレベルとする。
【００１１】
サブリセット発生部１４も、ＣＲ回路２０と同構成のＣＲ回路２１を備え、リセット信号ＲＳｂとして通常はＨ信号をサブＣＰＵ１２のリセット端子へ出力している。そして、電源電圧を監視して、電源回路１５からサブリセット発生部１４への供給される電源電圧Ｖｓｕｂ（＝Ｖｃｃ）が閾値Ｖｔｈｂを下回っている間はＬレベルを出力する一方、電源電圧Ｖｓｕｂが閾値Ｖｔｈｂ以上になったときはその時点から時間Ｔｒｓ１だけリセット信号ＲＳｂをＬレベルに保持する。
サブリセット発生部１４はさらにサブＣＰＵ１２からのＷＤＴ信号を監視して、そのパルスが停止したときは長さＴｒｓ２のＬレベルを出力する。
ＣＰＵ暴走検知時のリセット信号ＲＳａ、ＲＳｂのパルス長さＴｒｓ２は、後述するように低電圧検知時のパルス長さよりも大幅に短く設定されている。
【００１２】
ここで、メインリセット発生部１３とサブリセット発生部１４における上記の低電圧検知用の閾値は
Ｖｔｈａ＞Ｖｔｈｂ
の関係に設定されており、したがって必ずメインリセット発生部１３の方がサブリセット発生部１４よりも先に電源電圧の低下を検知するようになっている。また、Ｖｔｈｂは一時的に低下する電圧値よりも十分低い値に設定されている。
【００１３】
以下、上記構成の電子制御ユニット１０におけるＣＰＵのリセット制御の流れについて、図２のタイミングチャートを参照して説明する。
このリセット制御は、車両の図示しないイグニションスイッチがＯＮ（オン）されてスタートする。
バッテリ電圧ＶＢに基づいて電源回路１５から時刻ｔ０に電源電圧Ｖｍａｉｎ、Ｖｓｕｂ（いずれもＶｃｃ）が出力されると、メインリセット発生部１３のＣＲ回路２０のコンデンサＣ１への充電が開始してコンデンサの端子電圧Ｖｔが上昇していく。このコンデンサの端子電圧ＶｔがＶｗｈ（例えば４Ｖ）に達すると、Ｖｗｌ（例えば２Ｖ）まで放電させて、最大幅Ｖｗｈ〜Ｖｗｌの間で充放電が繰り返される。
【００１４】
時刻ｔ０から端子電圧ＶｔがＶｗｈに達するまでの期間を含む時間Ｔｒｓ１の間はメインリセット発生部１３からのリセット信号ＲＳａはＬレベルとなっており、時間Ｔｒｓ１が経過した時刻ｔ１でリセット信号ＲＳａはＨレベルに変わる。
サブリセット発生部１４のＣＲ回路２１における端子電圧の変化はとくに示さないが、同様に、時刻ｔ１でリセット信号ＲＳｂはＨレベルに変わる。
【００１５】
ＣＲ回路２０における充放電の間、端子電圧ＶｔはＷＤＴ信号を受けるごとにＶｗｌに戻り、Ｖｗｈに達することはない。
例えばエンジン始動のため、イグニションスイッチがＯＮ位置からＳＴＡＲＴ（スタート）位置に回され、スタータモータを駆動してクランキングした場合には、バッテリ電圧ＶＢが一時的に低下する。これに伴い、電源回路１５が出力する電源電圧Ｖｃｃ（Ｖｍａｉｎ、Ｖｓｕｂ）も低下する。
この低下によって、時刻ｔ２において電源電圧Ｖｍａｉｎ（＝Ｖｃｃ）がメインリセット発生部１３における閾値Ｖｔｈａを下回ると、メインリセット発生部１３からのリセット信号ＲＳａがＬレベルとなる。これにより、メインＣＰＵ１１はリセットされる。
【００１６】
一方、一時的なバッテリ電圧の低下にしたがって低下した電源電圧Ｖｓｕｂ（＝Ｖｃｃ）がサブリセット発生部１４における閾値Ｖｔｈｂを下回ることはないので、サブリセット発生部からのリセット信号はＨレベルのままで変化はない。
【００１７】
ＣＲ回路２０が放電しきった後、時刻ｔ３で電源電圧Ｖｍａｉｎが閾値Ｖｔｈａ以上に回復すると、その時点からＴｒｓ１が経過する時刻ｔ４までリセット信号ＲＳａをＬレベルに保持する。ＣＲ回路２０は時刻ｔ３からコンデンサＣ１の充電を再開し、リセット信号ＲＳａがＬレベルの間に、端子電圧ＶｔはＶｗｈ〜Ｖｗｌ間の充放電繰り返しレベルへ戻る。その後、時刻ｔ４でリセット信号ＲＳａはＨレベルへ戻る。
【００１８】
一方、電源電圧Ｖｍａｉｎがメインリセット発生部１３における閾値Ｖｔｈａよりも高い場合でも、メインＣＰＵ１１からのＷＤＴ信号にパルスの欠落が発生すると、ＣＲ回路２０の端子電圧Ｖｔが上昇を続けて、Ｖｗｈに達した時刻ｔ５において、メインリセット発生部１３はリセット信号ＲＳａをＬレベルにする。Ｌレベルのパルス幅はＴｒｓ２である。これにより、メインＣＰＵ１１はリセットされる。
なお、リセット信号ＲＳａをＬレベルにする長さ、すなわちパルス幅はＣＲ回路２０の定数により決定し、例えば
Ｔｒｓ１＝１．６×Ｃ×Ｒ
Ｔｒｓ２＝０．３×Ｃ
（ただし、ＣはコンデンサＣ１の容量値、Ｒは抵抗Ｒ１の抵抗値である。）
に設定される。
【００１９】
この間、サブＣＰＵ１２はメインリセット発生部１３からのリセット信号ＲＳａを入力端子ＩＮに入力して監視しており、リセット信号ＲＳａがＬレベルとなったことでメインＣＰＵ１１がリセットされたことを検知するとともに、そのＬレベルのパルス幅がＴｒｓ１以上であるのかＴｒｓ２であるのかに基づいて、上記メインＣＰＵ１１のリセットが低電圧によるリセットであるのか、ＷＤＴ信号のパルス欠落によるリセットなのかを判別することができる。
【００２０】
リセットがメインＣＰＵ１１からのＷＤＴ信号のパルス欠落による場合は、メインＣＰＵ１１に動作異常が発生しているものとして、例えばフェール動作に移行する。あるいはまた、メインＣＰＵ１１の再起動後に実行されるイニシャルチェックの結果により、問題がない場合には制御動作の再開処理などへ進むこともできる。
また、リセットが電源電圧の低下による場合は、制御動作を一時停止し、メインＣＰＵ１１の再起動を待って制御動作を再開する。
【００２１】
本実施の形態では、メインＣＰＵ１１が発明における第１のＣＰＵに該当し、サブＣＰＵ１２が第２のＣＰＵに該当する。またメインリセット発生部１３が第１のリセット発生部、サブリセット発生部１４が第２のリセット発生部に該当する。
リセット信号ＲＳａ、ＲＳｂのＬレベル区間の長さが第１のＣＰＵ、第２のＣＰＵをリセットするためのリセット信号のパルス幅となる。
【００２２】
実施の形態は以上のように構成され、メインＣＰＵ１１をリセットするためのメインリセット発生部１３が電源の電圧低下を検知する低電圧検知機能とメインＣＰＵ１１の暴走を検知する暴走検知機能とを有して、電圧低下検知時と暴走検知時とで異なるパルス幅のリセット信号ＲＳａを出力し、またサブＣＰＵ１２をリセットするサブリセット発生部１４は電源の低電圧検知機能を有して、電源の低電圧検知時にリセット信号ＲＳｂを出力するものとし、メインリセット発生部１３における低電圧検知用の閾値とサブリセット発生部１４における低電圧検知用の閾値とが、電源の電圧低下がサブリセット発生部１４によるよりも早くメインリセット発生部１３により検知されるように設定したので、メインリセット発生部１３が電源の電圧低下を検知してメインＣＰＵ１１をリセットしても、サブリセット発生部１４はサブＣＰＵ１２をリセットするリセット信号を出力しないので、サブＣＰＵ１２はメインリセット発生部１３が出力したリセット信号ＲＳａを監視することができ、当該リセット信号ＲＳａのパルス幅に基づいてリセットの原因が電源の電圧低下であるかメインＣＰＵ１１の暴走であるかを判別することができる。
【００２３】
また、従来２つのＣＰＵのうち一方だけがリセットされ再起動された場合、他方のＣＰＵが上記再起動したＣＰＵを故障と誤認する例もあるが、設定自体がメインリセット発生部１３が先に電圧低下を検知してメインＣＰＵ１１をリセットする構成であるから、メインＣＰＵ１１だけがリセットされて再起動されたことだけをもってメインＣＰＵ１１の故障であると誤認することもない。
【００２４】
メインＣＰＵ１１の暴走は例えば周期的なＷＤＴ信号に基づいて検知するから、その際のリセット信号ＲＳａのパルス幅は短いのが好ましく、したがって、メインリセット発生部１３が電源の低電圧を検知したときに出力するリセット信号ＲＳａのパルス幅は、メインＣＰＵ１１の暴走を検知したときに出力するリセット信号ＲＳａのパルス幅よりも長く設定して、リセットの原因判別を容易としている。
【００２５】
メインリセット発生部１３とサブリセット発生部１４は共通の電源回路１５から電源供給され、メインリセット発生部１３における低電圧検知用の閾値Ｖｔｈａがサブリセット発生部１４における低電圧検知用の閾値Ｖｔｈｂよりも高く設定されているので、電源電圧が低下したときには確実にメインリセット発生部１３が先にこれを検知してリセット信号ＲＳａを出力する一方、リセットされないサブＣＰＵ１２がメインリセット発生部１３からのリセット信号ＲＳａのパルス幅を確認することができる。
【００２６】
なお、上記実施の形態ではメインＣＰＵ１１とサブＣＰＵ１２の両系統に対して電源回路１５を共通とし、メインリセット発生部１３へ供給される電源電圧Ｖｍａｉｎと、サブリセット発生部１４へ供給される電源電圧ＶｓｕｂがいずれもＶｃｃで同一としたが、本発明は図３に示すように系統別に異なる電源回路を設けた電子制御ユニット１０Ａにも適用できる。
以下、この変形例について説明する。
【００２７】
この変形例では、電源回路１５Ａの出力とグラウンド間および電源回路１５Ｂの出力とグラウンド間にそれぞれ低電圧検知順番設定用のコンデンサＣａ、Ｃｂを設けて、バッテリ電圧ＶＢが低下するとき、回路定数により電源回路１５Ｂからサブリセット発生部１４へ供給される電源電圧Ｖｓｕｂが閾値Ｖｔｈｂを下回るよりも先に、電源回路１５Ａからメインリセット発生部１３へ供給される電源電圧Ｖｍａｉｎが閾値Ｖｔｈａを下回るように、各閾値Ｖｔｈａ、ＶｔｈｂとコンデンサＣａ、Ｃｂの容量の組み合わせを設定すればよい。
【００２８】
例えば、電源電圧Ｖｍａｉｎ、Ｖｓｕｂが同一に設定され、閾値ＶｔｈａとＶｔｈｂも同一に設定されても、電源回路１５Ａの出力とグラウンド間のコンデンサＣｂの容量を電源回路１５Ａの出力とグラウンド間のコンデンサＣａの容量よりも大きくすると、電源電圧Ｖｍａｉｎ、Ｖｓｕｂが低下するとき容量の小さい側の放電速度が早くなり、メインリセット発生部１３が先に電圧低下を検知することになる。
その他の構成は図１の実施の形態の構成と同じである。
【００２９】
以上のように、系統別に異なる電源回路１５Ａ、１５Ｂを設けた場合にも、メインリセット発生部１３とサブリセット発生部１４間で電源電圧低下の検知タイミングをずらせることができ、メインＣＰＵ１１と同時にリセットされないサブＣＰＵ１２によりメインリセット発生部１３からのリセット信号ＲＳａを監視することにより、そのＬレベルの長さがＴｒｓ１以上であるか、Ｔｒｓ２であるかに基づいて、メインＣＰＵ１１のリセットが低電圧によるリセットであるのか、ＷＤＴ信号のパルス欠落すなわち暴走によるリセットなのかを判別することができる。
【００３０】
なお、実施の形態および変形例では、車両用の電子制御ユニットに適用した例について説明したが、本発明は車両用に限定されることなく、種々の電子制御ユニットのリセット回路に適用することができる。
また、メインリセット発生部１３やサブリセット発生部１４が出力するリセット信号は正常時はＨレベルで、これをＬレベルにすることにより対応するＣＰＵをリセットするものとしたが、これに限定されず、正常時にＬレベルで、ＣＰＵをリセットするときにＨレベルとするようにしてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態の構成を示す図である。
【図２】リセット制御の流れを示すタイミングチャートである。
【図３】変形例を示す図である。
【符号の説明】
【００３２】
１０、１０Ａ    電子制御ユニット
１１      メインＣＰＵ（第１のＣＰＵ）
１２      サブＣＰＵ（第２のＣＰＵ）
１３      メインリセット発生部（第１のリセット発生部）
１４      サブリセット発生部（第２のリセット発生部）
１５、１５Ａ、１５Ｂ    電源回路
２０、２１    ＣＲ回路
【図１】
2007041824.tif 000003
【図２】
2007041824.tif 000004
【図３】
2007041824.tif 000005