(57)【要約】【課題】スーパージャンクション構造を有する半導体装置の高耐圧および低オン抵抗を実現する。【解決手段】ゲート電極が形成された素子形成領域５４と、素子形成領域５４の外周に形成されるとともにフィールド酸化膜４６が形成された外周領域５６と、を有する半導体基板５８と、素子形成領域５４および外周領域５６の一部にかけて、半導体基板５８の主面に形成されたｎ型ドリフト領域３５およびｐ型コラム領域３４，３６が交互に配置された並列ｐｎ層４０と、を含み、外周領域５６において、フィールド酸化膜４６の素子形成領域５４側の端部６４の直下にはｐ型コラム領域が形成されず、かつ、フィールド酸化膜４６の下方には少なくとも一つのコラム領域としてｐ型コラム領域３８が形成されていることを特徴としている。【選択図】図１
2007103902.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極が形成された素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板と、
前記素子形成領域および前記外周領域の一部にかけて、前記基板の主面に形成された第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層と、
を含み、
前記外周領域において、前記素子分離領域の前記素子形成領域側の端部の直下および下方には前記コラム領域が形成されず、かつ、前記素子分離領域の下方には少なくとも一つのコラム領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記素子分離領域の前記素子形成領域側の端部を挟む二つの前記コラム領域の互いに対向する端部と端部との間隔が、他のコラム領域同士の間隔以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記基板の素子形成領域側の主面に第二導電型のベース領域が設けられ、
前記ベース領域は、前記素子分離領域の下側には設けられていないことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記各コラム領域が、前記第一導電型のドリフト領域内に埋設されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
平面視したときに、前記外周領域に形成されているコラム領域が正方格子状に配置されることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
当該半導体装置を平面視したときに前記素子分離領域の端部が前記素子形成領域と前記外周領域との間に存在する前記第二導電型のコラム領域の周囲に沿って設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスーパージャンクション（ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を有する半導体装置に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として、縦型パワーＭＯＳＦＥＴが提案されている。この種の高耐圧ＭＯＳＦＥＴでは、重要な特性として、オン抵抗とブレークダウン耐圧がある。オン抵抗とブレークダウン耐圧は、電界緩和層の抵抗率に依存し、電界緩和層中の不純物濃度を高くして抵抗率を下げるとオン抵抗を低減できるが、同時にブレークダウン耐圧も低下するといったトレードオフの関係にある。
【０００３】
近年、高耐圧ＭＯＳＦＥＴにおけるブレークダウン耐圧特性を維持したままオン抵抗を低減する技術として、スーパージャンクション構造が提案されている。
【０００４】
図１１は、このようなスーパージャンクション構造を有する従来の半導体装置の構成を示す断面図である。
半導体装置１０は、半導体基板１１と、半導体基板１１上に形成され、電界緩和層として機能するＮ型ドリフト領域１４と、ｎ型ドリフト領域１４上に形成されたｐ型ベース領域１５と、ｐ型ベース領域１５に形成されたソース領域２２と、ゲート絶縁膜２０と、ゲート絶縁膜２０上に形成されたゲート電極１８と、ゲート電極１８上に形成された絶縁膜２４と、絶縁膜２４上に形成されるとともに、ソース領域２２と接続して形成されたソース電極２６と、ｎ型ドリフト領域１４において隣接する二つのゲート電極１８間に形成されたＰ型コラム領域１６と、半導体基板１１の裏面に形成されたドレイン電極１２と、を含む。
【０００５】
ここで、半導体基板１１、ｎ型ドリフト領域１４、およびソース領域２２は、同じ導電型（ここではＮ型）とされる。また、ｐ型ベース領域１５およびｐ型コラム領域１６は、ｎ型ドリフト領域１４とは逆の導電型（ここではｐ型）とされる。さらに、ｎ型ドリフト領域１４とｐ型コラム領域１６とでは、各々の不純物のドーズ量は、ほぼ等しく設定される。
【０００６】
次に、以上のような構成を有する半導体装置の動作を説明する。ゲート−ソース間にバイアス電圧が印加されていない場合にドレイン−ソース間に逆バイアス電圧を印加すると、ｐ型ベース領域１５とｎ型ドリフト領域１４、およびｐ型コラム領域１６とｎ型ドリフト領域１４の二つのｐｎ接合から空乏層が広がり、ドレイン−ソース間には電流が流れず、オフ状態となる。つまり、ｐ型コラム領域１６とｎ型ドリフト領域１４との界面は深さ方向に延在するが、この界面から空乏層が広がるため、図１１の距離ｄの領域が空乏化されると、ｐ型コラム領域１６とｎ型ドリフト領域１４の全体が空乏化されることになる。
【０００７】
従って、距離ｄが充分小さくなるようにｐ型コラム領域１６およびｎ型ドリフト領域１４を規定すると、半導体装置１０のブレークダウン耐圧は、電界緩和層として機能するｎ型ドリフト領域１４の不純物の濃度に依存しなくなる。そのため、上記のようなスーパージャンクション構造を採用することにより、ｎ型ドリフト領域１４の不純物の濃度を高くしてオン抵抗を低減しつつ、ブレークダウン耐圧を維持することができる。
【０００８】
特許文献１には、並列ｐｎ層が素子形成領域である活性領域だけでなく、当該活性領域の周囲の外周領域まで形成して、この外周領域を半導体装置全体の耐圧を決定する耐圧構造部として作用させて、活性領域に形成される素子の絶縁耐圧を安定化させる技術が開示されている。
【特許文献１】特開２００４−２２７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、特許文献１のように、外周部分にまで並列ｐｎ層を連続させることで半導体装置の高耐圧化を図ることができるが、十分な耐圧を得るためには、素子形成領域と外周領域との境界部分における電界についてさらなる配慮が必要であると考えられる。特に、素子分離領域の端部においては電界を緩和させるとともに、等ポテンシャル面が不連続とならないような工夫が必要であり、この点において、特許文献１における上記境界部分に該当する箇所の構成は十分とはいえないと考えられており、改善の余地を残している。
【課題を解決するための手段】
【００１０】
本発明者らはまず、素子分離領域として用いられるフィールド酸化膜の端部の直下または下方にｐ型コラム領域を形成すると、そのコラム領域の外周側で局所的な電界集中点が発生し、耐圧決定点となることを見出した。このことは、フィールド酸化膜の誘電率（例えばＳｉＯ2で３．９）がＳｉの誘電率（〜１１．９）より小さく、ドレイン電圧を印加した際の等ポテンシャル面間隔がフィールド酸化膜側で狭くなることに起因している。フィールド酸化膜の端部周辺では、等ポテンシャル面はウェハ表面に平行な面に対して傾きを持っているため、フィールド酸化膜の端部の直下または下方にｐ型コラム領域を形成すると、そのコラム領域の外周側でｐｎ接合が作るビルトインポテンシャルが、等ポテンシャル面間隔を過度に狭めて、局所的な電界集中点が発生する。そこで、ｐ型コラム領域をフィールド酸化膜の端部を直下または下方には設けないようにすることによって、コラム領域の外周側で等ポテンシャル面が過度に狭まる傾向を抑制できることを見出し、本発明を完成するに至った。
【００１１】
そこで、本発明に係る半導体装置は、ゲート電極が形成された素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板と、
前記素子形成領域および前記外周領域の一部にかけて、前記基板の主面に形成された第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層と、
を含み、
前記外周領域において、前記素子分離領域の前記素子形成領域側の端部の直下および下方には前記コラム領域が形成されず、かつ、前記素子分離領域の下方には少なくとも一つのコラム領域が形成されていることを特徴としている。
【００１２】
このように、外周領域に設けられる素子分離領域の端部の直下にコラム領域を設けないようにすることで、並列ｐｎ層で形成される等ポテンシャル面の間隔が外周領域に設けられる素子分離領域の近傍にて小さくなりすぎず、さらに素子分離領域の下方にもコラム領域を設けることで、コラム領域が連続して設けられることになるため、前記の等ポテンシャル面が素子形成領域と同様に素子分離領域でも連続するようになる。このため、素子分離領域の端部で、等ポテンシャル面に不連続な箇所が生じにくくなり、電界が集中することを抑止するため、半導体装置の安定した高耐圧化を実現することができるとともに、低オン抵抗も実現することができる。したがって、スーパージャンクション構造を有する半導体装置の高耐圧および低オン抵抗を実現することが可能になる。
【発明の効果】
【００１３】
本発明によれば、スーパージャンクション構造を有する半導体装置の高耐圧および低オン抵抗を実現することが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る半導体装置の実施形態について、図面を参照しながら説明する。
なお、同一の構成要素には同一の符号を付し、適宜説明を省略する。また、以下の実施の形態において、第一導電型がｎ型、第二導電型がｐ型の場合を例として説明する。
【００１５】
図１（ａ）は、本実施形態に係る半導体装置の最外郭部分の構成の上面図であり、図１（ｂ）は図１（ａ）のａ−ａ'部分の断面図である。
【００１６】
図１（ｂ）は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置は、トレンチゲート型の縦型パワーＭＯＳＦＥＴを含む。半導体装置は、ゲート電極が形成された素子形成領域５４と、前記素子形成領域の外周に形成されるとともに素子分離領域であるフィールド酸化膜４６が形成された外周領域５６と、を有する第一導電型の基板である半導体基板５８と、素子形成領域５４および外周領域５６の一部にかけて、半導体基板５８の主面に形成された第一導電型のドリフト領域であるｎ型ドリフト領域３５および第二導電型のコラム領域であるｐ型コラム領域３４，３６が交互に配置された並列ｐｎ層４０と、を含み、外周領域５６において、フィールド酸化膜４６の素子形成領域５４側の端部６４の直下および下方にはｐ型コラム領域が形成されず、かつ、フィールド酸化膜４６の下方には少なくとも一つのコラム領域としてｐ型コラム領域３８が形成されていることを特徴としている。なお、図１においては、並列ｐｎ層４０には、ｐ型コラム領域３８も含まれる。
【００１７】
ここで、半導体基板５８は、高濃度のｎ型（ｎ＋型）半導体基板３３および当該ｎ＋型半導体基板３３の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層３２からなる。この半導体基板５８の主面にソース電極３１および裏面にドレイン電極３０がそれぞれ形成されている。
【００１８】
また、並列ｐｎ層４０には、オン状態では電流を流すとともにオフ状態では空乏化するｎ型ドリフト領域３５およびｐ型コラム領域３４，３６，３８が交互に配置されている。これらｐ型コラム領域３４，３６，３８は、図１（ｂ）に示したようにコラム状であり、各々が半導体基板５８の厚さ方向に配向し、かつ、図１（ａ）に示したように平面視したときに二次元的に配置されている。
【００１９】
また、前記並列ｐｎ層４０を取り囲むようにフィールド酸化膜４６が形成され、このフィールド酸化膜４６を覆うようにポリシリコンからなるフィールド電極４８が形成され、さらにフィールド電極４８を覆うように層間絶縁膜５０が形成されている。なお、フィールド電極４８は、フィールド酸化膜４６の少なくとも一部を覆っていればよく、並列ｐｎ層４０の外周領域５６のｐ型コラム領域３８とは電気的に接続していなくても、本発明の効果を得ることができる。
【００２０】
一方、ｎ型ドリフト領域３５には、トレンチが形成されたところにゲート絶縁膜４７を介してゲート電極４２が接続されており、半導体基板５８の主面近くでこのゲート電極４２の周囲に、ソース領域４３が形成され、さらにソース領域４３の表面の一部には層間絶縁膜５０が形成されている。また、分離された各層間絶縁膜５０の間には、ソース電極３１がｐ型コラム領域３４と接続するためのｐコンタクト４１が形成されている。ソース領域４３が形成されたｐ型ベース領域５１に接続されるｐ型コラム領域３４が形成される領域を含むフィールド酸化膜４６の端部６４までの領域は、ゲート電極４２から印加された電圧により電流が流れる状態となる素子活性部分を有することから素子形成領域５４と呼ぶ。
【００２１】
このような構成により、オン状態では、前記ｐ型ベース領域５１内のゲート電極４２に接する部分であって、ソース領域４３とｎ型ドリフト領域３５との間にチャネルが形成され、ソース電極３１からドレイン電極３０に向かって電流が流れる。一方で、オフ状態では、並列ｐｎ層４０のｎ型ドリフト領域３５とｐ型コラム領域３４，３６，３８の接合部分で空乏化し、隣接するｐ型コラム領域３４，３６，３８の間のｎ型ドリフト領域３５に空乏領域が拡がる。
【００２２】
ここで、オフ状態とは、ゲート電極４２からの電圧印加がなく接合部分に電流が流れずに、ソース−ドレイン間にかかっている電圧が接合部分にかかっている状態をいう。オン状態とは、ゲート電極４２に電圧が印加されてｐ型ベース領域５１が反転した結果抵抗が低くなり、ソース−ドレイン間の電圧も非常に小さくなった結果、接合部分に電流が流れる状態をいう。
【００２３】
ここで、ｐ型コラム領域３４，３６は、フィールド酸化膜４６の端部６４の直下および下方には設けないようにしている。
【００２４】
一方、図２（ａ）は、本実施形態との比較としての半導体装置の最外郭部分の構成の上面図であり、図２（ｂ）は図２（ａ）のａ−ａ'部分の断面図である。図２（ａ）および図２（ｂ）で示された半導体装置では、フィールド酸化膜４６の端部６４の直下に、ｐ型コラム領域７０が設けられている点で本実施形態とは異なる。なお、図１（ｂ）および図２（ｂ）には、シミュレーションにより得られた等ポテンシャル面７２が示されている。図１（ｂ）と図２（ｂ）とを比較すると、図２（ｂ）では等ポテンシャル面７２の間隔が小さくなる領域である電界集中点６２が存在することがわかる。
【００２５】
このように、図１（ｂ）に示したように、外周領域５６に設けられるフィールド酸化膜４６の端部６４にコラム領域を設けないようにすることで、並列ｐｎ層４０で形成される等ポテンシャル面７２の間隔が外周領域５６に設けられるフィールド酸化膜４６の近傍にて小さくなりすぎることがない。
【００２６】
また、フィールド酸化膜４６の下方にもコラム領域を設けることで、コラム領域が素子形成領域５４より連続して設けられることになるため、前記の等ポテンシャル面７２が素子形成領域５４と同様に外周領域５６のフィールド酸化膜４６でも連続するようになる。このため、前記端部６４で、等ポテンシャル面７２に不連続な箇所が生じにくくなる。
【００２７】
また、ｐ型コラム領域は、ｎ型ドリフト領域３５内に、ｎ型領域に囲まれるようにして、埋設されていてもよい。例えば、図３に示したように、ｐ型ベース領域５１から離間してｐ型コラム領域３４Ａ，３６Ａ，３８Ａを設けるようにしてもよい。さらに、図３に示したように、このｐ型コラム領域を、ｎ型領域であるエピタキシャル層３２の厚み方向に互いに離間して設けてもよく、例えばｐ型コラム領域３４Ａ，３４Ｂ、およびｐ型コラム領域３６Ａ，３６Ｂ、およびｐ型コラム領域３８Ａ，３８Ｂとしてもよい。このように、ｐ型コラム領域をｎ型ドリフト領域３５に埋設して、ｐ型ベース領域５１および場合によってはエピタキシャル層３２の主面から離間して設けていても、電界状態、すなわち等ポテンシャル面のシミュレーション解析結果は、ｐ型コラム領域とｐ型ベース領域とを接続した場合、および場合によってはｐ型コラム領域をエピタキシャル層３２の主面に到達するように設けた場合と同様であることが本発明者らにより確認されている。また、ｐ型コラム領域をエピタキシャル層の厚み方向に互いに離間して設けた複数の領域にて形成しても、等ポテンシャル面のシミュレーション解析結果が、ｐ型コラム領域をエピタキシャル層の厚み方向に連続させた一つの領域にて形成した場合と同様であることも確認されている。
【００２８】
なお、特許文献１においては、図４の態様にて、フィールド絶縁膜８６の活性部（素子形成領域に対応）の端部の直下にｎ型ドリフト領域８４が形成されており、一見して本実施形態と同様の構成を取っているように見えるが、当該端部の下方にｐ型仕切り領域８２が設けられている図４の形態は、図３に示したようなｐ型コラム領域がエピタキシャル層３２の中でｐ型ベース領域５１から離間して設けた形態と同様である。一方、前述したように、ｐ型コラム領域とｐ型ベース領域との間にｎ型領域が存在しても、ｐ型コラム領域とｐ型ベース領域とが接合された状態と同様の電界状態が示されることから、図４に示した状態は、図２に示した半導体装置における電界状態と同様の電界状態を示すと考えられる。
【００２９】
以上より、本実施形態のように、外周領域５６に設けられるフィールド酸化膜４６の端部６４の直下にコラム領域を設けないようにすることで、並列ｐｎ層４０のいずれの場所においても、電界の集中が抑止されるため、半導体装置の安定した高耐圧化を実現することができるとともに、低オン抵抗も実現することができる。したがって、スーパージャンクション構造を有する半導体装置の高耐圧および低オン抵抗を実現することが可能になる。
【００３０】
また、図５（ａ）は、本実施形態との比較としての半導体装置の最外郭部分の構成の上面図であり、図５（ｂ）は図５（ａ）のａ−ａ'部分の断面図である。図５（ａ）および図５（ｂ）で示された半導体装置では、図２（ａ）および図２（ｂ）の半導体装置のフィールド酸化膜４６の端部６４の直下に設けられたｐ型コラム領域７０がなく、フィールド酸化膜４６の端部６４を挟んだ二つのｐ型コラム領域３４，３８の間隔が、本実施形態よりも大きい。図５（ｂ）にも、前述と同様に、シミュレーションにより得られた等ポテンシャル面７２が示されている。図１（ｂ）と図５（ｂ）とを比較すると、図５（ｂ）でも、図２（ｂ）と同様に、等ポテンシャル面７２の間隔が小さくなる領域である電界集中点６２が存在することがわかる。
【００３１】
このように、フィールド酸化膜４６の端部６４を挟んだ二つのｐ型コラム領域３４，３８の間隔は、図５（ｂ）の電界集中点６２が生じないような大きさであることが好ましく、例えば素子分離領域であるフィールド酸化膜４６の素子形成領域５４側の端部６４を挟む二つコラム領域３６，３８（または３４，３８）の互いに対向する端部と端部との間隔が、他のコラム領域同士の間隔以下にすることで、フィールド酸化膜４６の端部６４での等ポテンシャル面の変化を有効に抑止することができるようになる。
【００３２】
また、図１（ａ）に示したように、本実施形態の半導体装置では、平面視したときに、ｐ型コラム領域３４を素子形成領域５４の端部以外では斜方格子状に配置し、外周領域５６に形成されているｐ型コラム領域３８を正方格子状に配置してもよい。
【００３３】
また、図６に示したように、図１（ａ）の半導体装置の素子形成領域５４のｐ型コラム領域３４，３６のうち、フィールド酸化膜４６の端部６４に最も近い幅が広いｐ型コラム領域３６を、複数、例えば二つの狭いｐ型コラム領域３７で構成してもよい。図６においても、端部６４を挟んで外周領域５６側のｐ型コラム領域３８との間隔は、他のｐ型コラム領域３４，３７同士の間隔以下とすることができる。
【００３４】
図１（ｂ）に戻り、本実施形態では、半導体基板５８の素子形成領域５４側の主面に、並列ｐｎ層４０を構成するコラム領域を接続するようにｐ型ベース領域５１を形成し、フィールド酸化膜４６の下側には設けないようにしている。これにより、フィールド酸化膜４６にも耐圧の一部を有効に担わせることができる。
【００３５】
図７に示したように、素子形成領域５４のうち、ソース領域４３が形成された部分より外周側からフィールド酸化膜４６の端部６４まで、ｐ型ベース領域を設けない構造としてもよい。
【００３６】
図８（ａ）は、本発明の第二の実施形態に係わる半導体装置の構成を示す上面図であり、図８（ｂ）は図８（ａ）のａ−ａ'部分の断面図である。
【００３７】
スーパージャンクション構造では、ｐ型コラム領域３４，３６，３８を等間隔で配置することによって高性能化でき、特に二次元的にｐ型コラム領域を配置する場合には、斜方格子状に配置することが最も望ましい。ｐ型コラム領域を素子形成領域５４から外周領域５６にかけて斜方格子状に一様に配列した第二の実施形態では、図８（ｂ）に示すように、半導体装置を平面視したときに素子分離領域であるフィールド酸化膜４６の素子形成領域５４側の端部６４は素子形成領域５４と外周領域５６との間に存在するｐ型コラム領域の周囲に沿って設けられ、この端部６４は図８（ｂ）に示したような折れ曲がった形状を含んでいる。この構造では、フィールド酸化膜４６の端部６４の直下および下方にはｐ型コラム領域が形成されず、かつフィールド酸化膜４６の下方には少なくとも一つのコラム領域としてｐ型コラム領域３８が形成されている。
【００３８】
また、並列ｐｎ層４０には、オン状態では電流を流すとともにオフ状態では空乏化するｎ型ドリフト領域３５およびｐ型コラム領域３４、３６、３８が交互に配置されている。
【００３９】
このような構成により、オン状態では、前記ｐ型ベース領域５１内のゲート電極４２に接する部分のうち、ソース領域４３とｎ型ドリフト領域３５の間にチャネルが形成され、ソース電極３１からドレイン電極３０に向かって電流が流れる。一方オフ状態では、ソース電極３１とドレイン電極３０との間に電圧を印加すると、並列ｐｎ層４０のｎ型ドリフト領域３５とｐ型コラム領域３４、３６、３８との接合部で空乏化し、隣接するｐ型コラム領域３４、３６、３８の間のｎ型ドリフト領域３５の空乏領域が拡がる。このとき、フィールド酸化膜４６の端部６４のいずれの場所をとっても、その直下または下方にｐ型コラムが形成されないため、等ポテンシャル面７２は図８（ｂ）に示すように不連続な箇所がなく、電界集中点を生じない。
【００４０】
図８（ａ）に示したｐ型コラム領域の配列でフィールド酸化膜４６の端部６４を直線形状とすると、端部６４が素子形成領域５４と外周領域５６との境界に位置するｐ型コラム領域と交わるため、図２のような電界集中点６２を発生する結果となる。またｐ型コラムを十分に細く形成し、直線計上の端部６４がｐ型コラムに交わらないようにレイアウトした場合でも、端部６４はｐ型コラムの十分近傍に位置するため、やはり図２のような電界集中点６２を発生するおそれがある。
【００４１】
フィールド酸化膜４６の端部６４の形状は、図８（ａ）のように折れ線形状ではなく、図９に示したように曲線部を含んだ形状でもよい。ｐ型コラム領域の配列は斜方格子配列に限らず、６角形形状の配列などとしても良い。
【００４２】
また図３に示したように、ｐ型コラム領域をｎ型ドリフト領域３５に埋設して設けても、ｐ型コラム領域をエピタキシャル層３２の厚み方向に互いに離間して設けた複数の領域にて形成しても効果が得られる。
【００４３】
次に、本実施形態の半導体装置の製造工程を説明する。図１０（ａ）〜図１０（ｃ）は、本実施形態の半導体装置の製造手順を示す工程断面図である。
【００４４】
まず、ｎ＋型半導体基板３３主面に、たとえばリン（Ｐ）をドープしながらシリコンをエピタキシャル成長させてエピタキシャル層３２を形成する。つづいて、外周領域において、エピタキシャル層３２表面に素子分離領域を形成し、この素子分離領域をＬＯＣＯＳ（local oxidation of silicon）膜からなるフィールド酸化膜４６とする。
【００４５】
次いで、エピタキシャル層３２の表面にたとえばボロン（Ｂ）をイオン注入してｐ型ベース領域５１を形成する。
【００４６】
その後、フォトリソグラフィ技術により、エピタキシャル層３２の表面を選択的にエッチングしてトレンチを形成する。つづいて、熱酸化によりトレンチの内壁およびエピタキシャル層３２の表面にシリコン酸化膜を形成する。その後、エピタキシャル層３２の表面に形成されたシリコン酸化膜を除去して、トレンチの内壁に残ったシリコン酸化膜をゲート絶縁膜４７とする。次いで、ＣＶＤ（chemical vapor deposition）法により、トレンチ内およびエピタキシャル層３２の表面にポリシリコン層を形成する。その後、フォトリソグラフィ技術により、トレンチのゲート絶縁膜４７の表面およびエピタキシャル層３２の表面の所定の領域にのみポリシリコン層を残してその他の領域のポリシリコン層をエッチバックして選択的に除去する。これにより、図１０（ａ）に示したようなパターンを有するゲート電極４２およびフィールド電極４８が形成される。
【００４７】
つづいて、フォトリソグラフィ技術により、たとえば砒素（Ａｓ）をイオン注入してｐ型ベース領域５１の表面のゲート電極４２の周囲に高濃度のｎ型（ｎ＋型）のソース領域４３を形成する。以上により、図１０（ａ）に示した構造が形成される。
【００４８】
次いで、所定形状のマスク１２６を形成し、マスク１２６を用いてエピタキシャル層３２の表面にたとえばボロン（Ｂ）をイオン注入する（図１０（ｂ））。ここで、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことができる。その後、マスク１２６をエッチングにより除去する（図１０（ｃ））。本実施形態において、ｐ型コラム領域３４，３６，３８は、ドレイン領域として機能するｎ＋型半導体基板３３に達しない深さに形成される。
【００４９】
つづいて、エピタキシャル層３２の表面に層間絶縁膜５０を形成して所定形状にパターニングする。次いで、たとえばアルミニウムをターゲットとしたスパッタ法により、電極層を形成する。その後、電極層を所定形状にパターニングすることにより、ソース電極３１が形成される。ｎ＋型半導体基板３３の裏面にも同様のスパッタ法によりドレイン電極３０を形成する。これにより、図１（ｂ）に示した構造の半導体装置が得られる。
【００５０】
この製造方法において、ｐ型コラム領域３４，３６，３８の形成前にフィールド電極４８が形成される例を示したが、それ以外の手順、たとえばｐ型ベース領域５１、ソース領域４３、フィールド電極４８のいずれを先に形成するかについては特に制限はない。これらは、上述した手順とは異なる順序で形成してもよい。
【００５１】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５２】
以上の実施の形態においては、第一導電型がｎ型、第二導電型がｐ型である場合を例として説明したが、第一導電型がｐ型、第二導電型がｎ型とすることもできる。
【００５３】
また、半導体装置の実施形態として、パワーＭＯＳＦＥＴを例に挙げて説明したが、これに限定されることはなく、例えばＩＧＢＴ、ＰＩＮダイオードとして構成しても同様の効果が得られる。
【図面の簡単な説明】
【００５４】
【図１】図１（ａ）は、本実施形態に係る半導体装置の最外郭部分の構成の上面図であり、図１（ｂ）は図１（ａ）のａ−ａ'部分の断面図である。
【図２】図２（ａ）は、本実施形態の比較としての半導体装置の最外郭部分の構成の上面図であり、図２（ｂ）は図２（ａ）のａ−ａ'部分の断面図である。
【図３】本実施形態におけるｐ型コラム領域の他の形成例を示す半導体装置の断面図である。
【図４】従来技術に示される半導体装置の一例を示す断面図である。
【図５】図５（ａ）は、本実施形態の比較としての半導体装置の最外郭部分の構成の上面図であり、図５（ｂ）は図５（ａ）のａ−ａ'部分の断面図である。
【図６】本実施形態のｐ型コラム領域の配置の他の一例を示す半導体装置の上面図である。
【図７】本実施形態のｐ型ベース領域の他の一例を示す半導体装置の断面図である。
【図８】（ａ）は、第二の本実施形態に係わる半導体装置の最外郭部分の構成の上面図であり、（ｂ）は図８（ａ）のａ−ａ'部分の断面図である。
【図９】第二の本実施形態のフィールド酸化膜端部についての他の配置例を示す上面図である。
【図１０】前記実施形態の半導体装置を製造する一例を示す工程断面図である。
【図１１】従来のＭＯＳＦＥＴ構造を有する半導体装置を示す図である。
【符号の説明】
【００５５】
３０  ドレイン電極
３１  ソース電極
３２  エピタキシャル層
３３  ｎ＋型半導体基板
３４，３６，３７，３８  ｐ型コラム領域
３５  ｎ型ドリフト領域
４０  並列ｐｎ層
４２  ゲート電極
４３  ソース領域
４６  フィールド酸化膜
４８  フィールド電極
５０  層間絶縁膜
５１  ｐ型ベース領域
５４  素子形成領域
５６  外周領域
５８  半導体基板
６２  電界集中点
６４  端部
【図１】
2007103902.tif 000003
【図２】
2007103902.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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