(57)【要約】      （修正有）【課題】ノイズの影響を排除することで高精度なセンサ出力が得られる小面積の固体撮像素子を提供する。【解決手段】固体撮像素子１００の回路は、フォトダイオード１と積分回路２およびサンプルホールド回路１０１から構成。スイッチ回路１０２は、サンプルホールド用のｎＭＯＳＦＥＴ３と、これと同じ導電型のノイズキャンセル用のｎＭＯＳＦＥＴ５１を並列接続し、ドレインをオープンにした回路である。ゲート信号を伝送する配線Ｐは分岐して配線Ｑと反転回路５３を介して配線Ｒとなり、配線Ｑはサンプルホールド用のｎＭＯＳＦＥＴ３のゲート１２と接続し、配線Ｒはノイズキャンセル用のｎＭＯＳＦＥＴ５１のゲート５２と接続する。ｎＭＯＳＦＥＴ５１のゲート・ソース間の寄生容量Ｃ２によって、ｎＭＯＳＦＥＴ３のゲート・ソース間の寄生容量Ｃ１を介してコンデンサ５に入り込むノイズをキャンセルして、高い精度の固体撮像素子を提供できる。【選択図】図１
2007221283.tif 000002
【特許請求の範囲】
【請求項１】
光を電荷に変換する素子と、前記電荷を積分して電圧に変換する積分回路と、該積分回路で変換された電圧をサンプリングするためのスイッチ回路および前記電圧をホールドする容量からなるサンプルホールド回路と、が第１導電形半導体基板に形成された固体撮像素子において、
前記スイッチ回路が、前記第１導電形半導体基板の表面層に第２導電形の第１領域と、該第１領域に形成された第１導電型の第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴとを備え、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の一領域と前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域を接続し、該接続点と前記電圧をホールドする容量の一端と接続し、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記積分回路の出力側と接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の他領域が浮遊状態であることを特徴とする固体撮像素子。
【請求項２】
光を電荷に変換する素子と、前記電荷を積分して電圧に変換する積分回路と、該積分回路で変換された電圧をサンプリングするためのスイッチ回路および前記電圧をホールドする容量からなるサンプルホールド回路と、が第１導電形半導体基板に形成された固体撮像素子において、
前記スイッチ回路が、前記第１導電形半導体基板の表面層に第２導電形の第１領域と、該第１領域に形成された第１導電型の第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴとを備え、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の一領域と前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域を接続し、該接続点と前記電圧をホールドする容量の一端と接続し、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記積分回路の出力側と接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域と他領域が接続していることを特徴とする固体撮像素子。
【請求項３】
光を電荷に変換する素子と、前記電荷を積分して電圧に変換する積分回路と、該積分回路で変換された電圧をサンプリングするためのスイッチ回路および前記電圧をホールドする容量からなるサンプルホールド回路と、が第１導電形半導体基板に形成された固体撮像素子において、
前記スイッチ回路が、前記第１導電形半導体基板の表面層に第２導電形の第１領域と、該第１領域に形成された第１導電型の第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴとを備え、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の一領域と前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域が接続し、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記積分回路の出力側が接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記電圧をホールドする容量の一端が接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域と他領域が配線で接続されることを特徴とする固体撮像素子。
【請求項４】
前記第１ＭＯＳＦＥＴのゲート幅と前記第２ＭＯＳＦＥＴのゲート幅と同一であることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記第２ＭＯＳＦＥＴのゲート幅が前記第１ＭＯＳＦＥＴのゲート幅の半分であることを特徴とする請求項２または３に記載の固体撮像素子。
【請求項６】
前記第１ＭＯＳＦＥＴのゲートに入力する信号の反転信号を前記第２ＭＯＳＦＥＴのゲートに入力することを特徴とする請求項１〜５のいずれか一項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光を電荷に変換する素子と、その電荷を積分して電圧に変換する回路と、その電圧をサンプルホールドする回路などを集積化した固体撮像素子に関する。
【背景技術】
【０００２】
図１７は、特許文献１に開示されている従来のＭＯＳＦＥＴをスイッチ回路に用いた固体撮像素子の回路構成図である。この固体撮像素子１００の回路は、フォトダイオード１と積分回路２およびサンプルホールド回路１０１から構成されている。このサンプルホールド回路１０１はスイッチ回路１０２とコンデンサ５から構成されている。また、スイッチ回路１０２は、例えば、ｎＭＯＳＦＥＴ３とｐＭＯＳＦＥＴ４を並列接続した回路である。光を受けてフォトダイオード１に電荷が発生し、発生した電荷（プラスの電荷）は電流６となって、積分回路２の入力側７から流入し、積分回路２でこの電流が積分されて電圧が発生する。積分回路２の出力側８から出力された電圧はスイッチ回路１０２の入力側９に印加される。スイッチ回路１０２のｎＭＯＳＦＥＴのゲート１２およびｐＭＯＳＦＥＴのゲート１３にチャネルが開く電圧が印加されていると、ｎＭＯＳＦＥＴ３およびｐＭＯＳＦＥＴ４はオン状態となっており、入力側９の電圧はスイッチ回路１０２の出力側１０から出力される。この出力電圧は、コンデンサ５のプラス端子１４からコンデンサ５に印加されて、このコンデンサ５のプラス端子１４側に、印加電圧に応じたプラス電荷が蓄積される。一方、コンデンサ５のマイナス端子１５側にマイナス電荷が蓄積する。このコンデンサ５に蓄積された電荷により、コンデンサ５は積分回路２から出力される電圧を記憶する。
【０００３】
図１８は、従来の固体撮像素子を半導体基板に形成したときの要部断面図である。ｎ基板２１の表面層にフォトダイオード１、積分回路２、ｎＭＯＳＦＥＴ３、ｐＭＯＳＦＥＴ４、コンデンサ５およびもれ電流吸収用のｐ領域４１を形成する。
【０００４】
フォトダイオード１はｎ基板２１の表面層にアノードとなるｐ＋領域２２を形成して得られる。積分回路２はここではブラックボックスで示した。ｎＭＯＳＦＥＴ３はｎ基板２１の表面層にｐウエル領域２３を形成し、このｐウエル領域２３の表面層にｎドレイン領域２４、ｎソース領域２５、ゲート電極２６を形成して得られる。またｐ＋領域２７はｐウエル領域２３をグランドにするためのオーミックコンタクト部である。ｎＭＯＳＦＥＴ４はｎ基板２１の表面層にｐソース領域２８、ｐドレイン領域２９、ゲート電極３０を形成して得られる。コンデンサ５はｎ基板２１の表面層にｐウエル領域３２を形成し、このｐウエル領域３２の表面層に、グランドと接続するためのオーミックコンタクト部となるｐ＋領域３３を形成し、シリコン表面上に図示しない絶縁膜を介してコンデンサ５のプラス電極３４が形成して得られる。さらに、ｎ基板２１の表面層で、ｐＭＯＳＦＥＴ４の周囲を囲むように、もれ電流吸収用のｐ領域４１を形成し、コンタクトをとるためにｐ＋領域４２を形成する。
【０００５】
図示されるように、フォトダイオード１のｐ＋領域２２と積分回路２の入力側７を接続し、積分回路２の出力側８とｎドレイン領域２４を接続し、このｎドレイン領域２４とｐソース領域２８を接続し、ｎソース領域２５とｐドレイン領域２９を接続する。このｎソース領域２５とｐドレイン領域２９を接続した接続点とコンデンサ５のプラス電極３４と接続し、このプラス端子３４と固体撮像素子の出力端子１１を接続する。また、ｐ＋領域２７、３３、４２をグランドに接続する。
【０００６】
図１９は、図１７の要部平面図である。前記の図１８は、図１９のＡ−Ａ線で切断したときの断面図である。図示するように、ｐ領域４１はｐＭＯＳＦＥＴ４を取り囲むように配置されている。また、オーミックコンタクトをとるための高濃度領域であるｐ＋領域２７、３３、４２およびｎ＋領域３１の各領域の配置は、一例を示したものであり、例えば、ｐ＋領域２７はｐウエル領域２３の表面層の任意の箇所でよく、ｐ＋  領域３３はｐウエル領域３２の表面層の任意の箇所で、一箇所でよく、ｐ＋  領域４２もｐウエル領域４１の表面層の任意の箇所で、一箇所でよく、ｎ＋  領域３１はｎ基板２１の表面層の任意の箇所でよい。
【０００７】
図２０は、図１８の固体撮像素子の動作を説明した図である。外部からフォトダイオード１が光を受けると半導体内部で電子と正孔の対つまり電荷が発生する。接合近傍の表面から浅い箇所で発生した電荷３６のうち正孔はｐ＋領域２２に入り、電流ａとなって、積分回路２に入り込み、積分回路２でこの電流ａを積分して電圧を発生させる。ゲート１２、１３にしきい値電圧以上の電圧を印加しておくと、この積分回路２から電流ｂが流れ出し、この電流ｂは電流ｃ、ｄに分かれてｎＭＯＳＦＥＴ３およびｐＭＯＳＦＥＴ４を経由してこれらの電流ｃ、ｄが集められて電流ｅとなってコンデンサのプラス電極３４に流入する。この電流ｅによりコンデンサ５のプラス電極３４にはプラスの電荷が蓄積し、ｐウエル領域３２にはマイナス電荷が蓄積する。この蓄積された電荷でコンデンサ５の両端電圧は、積分回路２の出力電圧と同一となる。以上は積分回路２の出力電圧がコンデンサ５の両端電圧により、高い場合である。積分回路２の出力電圧がコンデンサ２の両端電圧により低い場合は電流ｂ，ｃ，ｄ，ｅの向きが逆になり、コンデンサ５の蓄積電荷およびｐＭＯＳＦＥＴ５の両端電圧が積分回路２の出力電圧と同一となる。また、この場合、ｎＭＯＳＦＥＴ３およびｐＭＯＳＦＥＴ４のソース領域とドレイン領域は上記と逆になる。このコンデンサの両端電圧が固体撮像素子の出力端子１１から出力される。
【０００８】
つぎに、深い箇所で発生した電荷の３７の挙動を説明する。接合から離れた表面から深い箇所で発生した電荷３７のうち正孔は、前記のようにｐ＋  領域２２に入らないで、もれ電流ｈとなって、ｎ基板２１を中を横切って流れ、このもれ電流ｈは、もれ電流ｉともれ電流ｍともれ電流ｎとなって外部に流れ出す。もれ電流ｉはｐウエル領域２３、ｐ＋領域２７を経由してグランドに流れ込み、またもれ電流ｍ、もれ電流ｎも同様にｐ＋領域４１を経由してグランドに流れ込むので、固体撮像素子の動作には影響を与えない。
【０００９】
このように、もれ電流ｉ、ｍ、ｎはコンデンサ５のプラス電極３４に流入することがないために、コンデンサ５の電圧は電流ｄのみで決定される。そのため、変動のない正規の出力電圧を得ることができる固体撮像素子を供給することができる。
【特許文献１】特許２００１−１１９００７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前記の特許文献１に示される固体撮像素子では、光のもれ電流を防止するために、サンプルホールド回路のスイッチ回路を構成するｐＭＯＳＦＥＴの回りにもれ電流を吸収するガードリングが必要となる。このガードリングは高画素化を考えた場合レイアウト面積で不利となる問題がある。
【００１１】
これを解決するために、積分回路２の出力範囲を低電圧側（Ｖｄｄ−Ｖｔｈ以下）とすれば、図２１に示すように、ｎＭＯＳＦＥＴ３のみの構成にでき、光もれ電流の影響をなくすこともできる。このｎＭＯＳＦＥＴ３のみの構成の場合は、図１８で示すガードリング（ｐ領域４１）が要らないので、レイアウト面積は縮小できるが、図２２に示すように、サンプルホールド信号入力時にゲート電圧がＨレベルからＬレベルに移行するとき、図  ２３に示すように、ゲート・ソース間の寄生容量Ｃ１を介してノイズ電荷（電子流５４）がサンプルホールド回路１０１のコンデンサ５に流入し、図２４に示すように、サンプルホールド電圧（コンデンサ５の電圧）が低下して、精度の高い出力が得られないという問題がある。
【００１２】
尚、特許文献１で示されるスイッチ回路では、レイアウト面積が大きくなるものの、相補型となっているため（２つのＭＯＳＦＥＴに逆相の信号が入力されるため）ノイズはキャンセルされてノイズの影響はない（コンデンサ５の電圧は低下しない）。
【００１３】
この発明の目的は、前記の課題を解決して、ノイズの影響を排除することで高精度なセンサ出力が得られる小面積の固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、（１）光を電荷に変換する素子と、前記電荷を積分して電圧に変換する積分回路と、該積分回路で変換された電圧をサンプリングするためのスイッチ回路および前記電圧をホールドする容量からなるサンプルホールド回路と、が第１導電形半導体基板に形成された固体撮像素子において、
前記スイッチ回路が、前記第１導電形半導体基板の表面層に第２導電形の第１領域と、該第１領域に形成された第１導電型の第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴとを備え、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の一領域と前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域を接続し、該接続点と前記電圧をホールドする容量の一端と接続し、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記積分回路の出力側と接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の他領域が浮遊状態である構成とする。
（２）光を電荷に変換する素子と、前記電荷を積分して電圧に変換する積分回路と、該積分回路で変換された電圧をサンプリングするためのスイッチ回路および前記電圧をホールドする容量からなるサンプルホールド回路と、が第１導電形半導体基板に形成された固体撮像素子において、
前記スイッチ回路が、前記第１導電形半導体基板の表面層に第２導電形の第１領域と、該第１領域に形成された第１導電型の第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴとを備え、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の一領域と前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域を接続し、該接続点と前記電圧をホールドする容量の一端と接続し、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記積分回路の出力側と接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域と他領域が接続している構成とする。
（３）光を電荷に変換する素子と、前記電荷を積分して電圧に変換する積分回路と、該積分回路で変換された電圧をサンプリングするためのスイッチ回路および前記電圧をホールドする容量からなるサンプルホールド回路と、が第１導電形半導体基板に形成された固体撮像素子において、
前記スイッチ回路が、前記第１導電形半導体基板の表面層に第２導電形の第１領域と、該第１領域に形成された第１導電型の第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴとを備え、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の一領域と前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域が接続し、前記第１ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記積分回路の出力側が接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の他領域と前記電圧をホールドする容量の一端が接続し、前記第２ＭＯＳＦＥＴのソース・ドレイン領域の一領域と他領域が配線で接続される構成とする。
（４）（１）の固体撮像素子において、前記第１ＭＯＳＦＥＴのゲート幅と前記第２ＭＯＳＦＥＴのゲート幅と同一であるとよい。
（５）（２）または（３）の固体撮像素子において、前記第２ＭＯＳＦＥＴのゲート幅が前記第１ＭＯＳＦＥＴのゲート幅の半分であるとよい。
（６）（１）〜（５）のいずれかの固体撮像素子において、前記第１ＭＯＳＦＥＴのゲートに入力する信号の反転信号を前記第２ＭＯＳＦＥＴのゲートに入力するとよい。
【発明の効果】
【００１５】
この発明によれば、ノイズキャンセル用のｎＭＯＳＦＥＴのゲートに、サンプルホールド用のｎＭＯＳＦＥＴのゲート信号の反転信号を入力することで、ゲート信号がＨレベルからＬレベルに移行するときにサンプルホールド用のｎＭＯＳＦＥＴのゲート・ソース間の寄生容量を通して生じるノイズ電荷（電子流の流出）をノイズキャンセル用のｎＭＯＳＦＥＴのゲート・ソース間の寄生容量（またはゲート・ドレイン間も含めた寄生容量）によりキャンセルすることができて、精度の高い固体撮像素子を実現することができる。
【００１６】
また、サンプルホールドのスイッチ回路として基板上にｐＭＯＳＦＥＴを用いないため、光もれ電流がサンプルホールド用のｎＭＯＳＦＥＴのゲート・ソース間の寄生容量に流入する経路がなくなり、そのためガードリングを形成する必要がなくなりレイアウト面積を縮小できる。このようにして、小面積で精度の高い固体撮像素子を実現することができる。
【発明を実施するための最良の形態】
【００１７】
この発明の最良の形態は、以下の実施例にて説明する。尚、背景技術で説明した図と同一部位には同一符号を付した。また、半導体基板をｎ型の場合で説明したがｐ型にしても構わない。その場合は、各領域の導電型は逆になる。
【実施例１】
【００１８】
図１は、この発明の第1実施例である固体撮像素子の構成回路図である。固体撮像素子１００の回路は、フォトダイオード１と積分回路２およびサンプルホールド回路１０１から構成されている。このサンプルホールド回路１０１はスイッチ回路１０２とコンデンサ５から構成されている。また、スイッチ回路１０２は、例えば、サンプルホールド用のｎＭＯＳＦＥＴ３と、これと同じ導電型のノイズキャンセル用のｎＭＯＳＦＥＴ５１を並列接続し、ｎＭＯＦＥＴ５１のドレインをオープンにした回路である。ゲート信号を伝送する配線Ｐは配線Ｑと反転回路５３を介して配線Ｒとに分岐し、配線Ｑはサンプルホールド用のｎＭＯＳＦＥＴ３のゲート１２と接続し、配線Ｒはノイズキャンセル用のｎＭＯＳＦＥＴ５１のゲート５２と接続する。ｎＭＯＳＦＥＴ３、５１のソースはそれぞれ接続しスイッチ回路の出力１９となる。ｎＭＯＳＦＥＴ５１のドレインはオープン（他の個所と接続せずに浮遊状態となっていること）になっている。
【００１９】
図２は、この発明の第１実施例である固体撮像素子の要部断面図である。ｎ基板２１の表面層にフォトダイオード１、積分回路２、ｎＭＯＳＦＥＴ３、ｎＭＯＳＦＥＴ５１およびコンデンサ５を形成する。フォトダイオード１はｎ基板２１の表面層にアノードとなるｐ＋領域２２を形成して得られる。積分回路２はここではブラックボックスで示した。ｎＭＯＳＦＥＴ３はｎ基板２１の表面層にｐウエル領域２３を形成し、このｐウエル領域２３の表面層にｎドレイン領域２４、ｎソース領域２５、ゲート電極２６を形成して得られる。またｐ＋領域２７はｐウエル領域２３をグランドにするためのオーミックコンタクト部である。ｎＭＯＳＦＥＴ５１はｐウエル領域２３の表面層にｎドレイン領域６１、ｎソース領域６２、ゲート電極６３を形成して得られる。コンデンサ５はｎ基板２１の表面層にｐウエル領域３２を形成し、このｐウエル領域３２の表面層に、グランドと接続するためのオーミックコンタクト部となるｐ＋領域３３を形成し、シリコン表面上に図示しない絶縁膜を介してコンデンサ５のプラス電極３４が形成して得られる。
【００２０】
図示されるように、フォトダイオード１のｐ＋領域２２と積分回路２の入力側７を接続し、積分回路２の出力側８とｎＭＯＳＦＥＴ３のｎドレイン領域２４を接続し、ｎＭＯＳＦＥＴ３のｎソース領域２５はｎＭＯＳＦＥＴ５１のｎソース領域６２とコンデンサ５のプラス電極３４および固体撮像素子の出力端子１１と接続する。ｎＭＯＳＦＥＴ５１のｎドレイン領域６１はオープンとし、ゲート電極２６とゲート電極６３を反転回路を介して接続する。ｐ＋領域２７、３３をグランドＧＮＤに接続する。尚、ｎＭＯＳＦＥＴ３のｎソース領域２５およびｎドレイン領域２４とｎＭＯＳＦＥＴ５１ｎソース領域６２とｎドレイン領域６１を同一寸法で同一不純物濃度で同時に形成するとよい。
【００２１】
また、ｎＭＯＳＦＥＴ３のゲート幅Ｌ１とｎＭＯＳＦＥＴ５１のゲート幅Ｌ２を同じ長さにする。こうすることで、ｎＭＯＳＦＥＴ３のゲート・ソース間の寄生容量Ｃ１とｎＭＯＳＦＥＴ５１のゲート・ソース間の寄生容量Ｃ２が等しくなる。
【００２２】
図３は、図１の固体撮像素子の動作を説明した図である。外部からフォトダイオード１が光を受けると半導体内部で電子と正孔の対つまり電荷が発生する。接合近傍の表面から浅い箇所で発生した電荷３６のうち正孔はｐ＋領域２２に入り、電流ａとなって、積分回路２に入り込み、積分回路２でこの電流ａを積分して電圧を発生させる。ゲート１２がしきい値電圧以上の電圧を印加しておくと、この積分回路２から電流ｂが流れ出し、この電流ｂはコンデンサのプラス電極３４に流入する。この電流ｂによりコンデンサ５のプラス電極３４にはプラスの電荷が蓄積し、ｐウエル領域３２にはマイナス電荷が蓄積する。この蓄積された電荷でコンデンサ５は、積分回路２の発生電圧と同一の電圧となる。この所定の電圧が固体撮像素子の出力端子１１から出力される。
【００２３】
図４は、配線Ｐの電圧を表し、ゲート１２の電圧がＨレベルからＬレベルに移行した時点の電圧を示す。図５は、配線Ｑの電圧を示し、図４と同じ波形となる。図６は、配線Ｒの電圧を表し、反転回路を介しているので、図５とは逆位相となり、ＬレベルからＨレベルに移行する。
【００２４】
図７は、図５と図６のゲート電圧がｎＭＯＳＦＥＴ３とｎＭＯＳＦＥＴ５１にそれぞれ印加された場合、ｎＭＯＳＦＥＴ３のゲート・ソース間の寄生容量Ｃ１とｎＭＯＳＦＥＴ５１のゲート・ソース間の寄生容量Ｃ２を介して流れる電子流５４と電子流５５を示す図である。
【００２５】
配線Ｐの電圧がＨレベルからＬレベルに移行する時点では、Ｃ１から電子流５４がコンデンサ５に向って流れ出し、逆にコンデンサ５からＣ２に向って電子流５５が流入する。
【００２６】
図８は、コンデンサ５の電圧を示す図である。Ｃ１のみとは従来のスイッチ回路の場合。Ｃ２のみとは反転回路５３に接続するｎＭＯＳＦＥＴ５１のみ動作した場合である。Ｃ１とＣ２の場合が本発明の場合を示す。
【００２７】
図８に示すように、Ｃ１のみの場合、Ｃ１から電子流５４がコンデンサ５に向って流れ出してコンデンサ５の電圧が低下する。一方、Ｃ２のみの場合、コンデンサ５からＣ２に向って電子流５５が流入するためにコンデンサ５の電圧は上昇する。Ｃ１とＣ２の両方がある場合、これらの現象が同時に起こるため、これを打ち消して合ってコンデンサ５の電圧は変動しない。
【００２８】
このように、ノイズキャンセルセル用のｎＭＯＳＦＥＴ５１を付加して、そのゲート・ソース間の寄生容量Ｃ２を利用することで、ｎＭＯＳＦＥＴ３のゲート１２から流入するノイズをキャンセルして、高精度の固体撮像素子とすることができる。
【００２９】
また、サンプルホールドのスイッチ回路１０２は、図１８に示すようなｐＭＯＳＦＥＴ４が用いられていないため、光もれ電流ｈがコンデンサ５（サンプルホールド容量）に流入される経路がなくなり、また、図１８のようにガードリング（ｐ領域４１）の形成の必要がなく、ｎＭＯＳＦＥＴ３とｎＭＯＳＦＥＴ５１を同一のｐウエル領域２３に形成することで、レイアウト面積を縮小できる。このようにして、小面積で精度の高い固体撮像素子が実現できる。
【実施例２】
【００３０】
図９および図１０は、この発明の第２実施例である固体撮像素子の要部回路図および要部断面図である。第１実施例との違いは、ｎＭＯＳＦＥＴ５１のｎソース領域６２とｎドレイン領域６１が短絡配線５６で短絡されている点と、ｎＭＯＳＦＥＴ５１のゲート幅Ｌ２をｎＭＯＳＦＥＴ３のゲート幅Ｌ１の半分にする点である。
【００３１】
図１１は、図９のサンプルホールド回路１０１の寄生容量の作用を説明するための図である。実施例１のＣ２に相当する寄生容量は、ｎＭＯＳＦＥＴ５１のゲート・ソース間の寄生容量Ｃ３とゲート・ドレイン間の寄生容量Ｃ４を合わせた容量となる。この合わせた容量をＣ１と同じするため、Ｃ３＝Ｃ４＝Ｃ１／２となるように、ｎＭＯＳＦＥＴ５１のゲート幅Ｌ２をｎＭＯＳＦＥＴ３のゲート幅Ｌ１の半分にする。
【００３２】
図１２は、Ｐの電圧とコンデンサ５の電圧を示す図である。図８と同様にコンデンサ５の電圧は配線Ｐの電圧がＨレベルからＬレベルに移行しても変動しない。このように、第２実施例の場合も第1実施例と同様の効果を得ることがきる。
【実施例３】
【００３３】
図１３および図１４は、この発明の第３実施例である固体撮像素子の要部回路図および要部断面図である。第２実施例との違いは、ｎＭＯＳＦＥＴ３とｎＭＯＳＦＥＴ５１が直列接続している点である。
【００３４】
図１５は、図１３のサンプルホールド回路１０１の図であり、図１６は、Ｐの電圧とコンデンサ５の電圧を示す図である。それぞれの図の説明は前記と同じなので省略する。この場合も、第２実施例と同様の効果が得られる。
【００３５】
また、上記の各実施例の説明は、積分回路２の出力電圧がコンデンサ５の両端電圧よりも高い場合であるが、逆でも構わない。積分回路２の出力電圧がコンデンサ５の両端電圧よりも低い場合は、コンデンサ５の蓄積電荷が減少して、積分回路２の出力電圧とコンデンサ５の両端電圧が等しくなる。また、電流ｂが逆になることから、ｎＭＯＳＦＥＴ３、５１のソースとドレインが逆になる。すなわち領域２４、６１がソース領域に領域２５、６２がドレイン領域になる。
【図面の簡単な説明】
【００３６】
【図１】この発明の第1実施例である固体撮像素子の構成回路図
【図２】この発明の第１実施例である固体撮像素子の要部断面図
【図３】図１の固体撮像素子の動作を説明した図
【図４】配線Ｐの電圧波形図
【図５】配線Ｑの電圧波形図
【図６】配線Ｒの電圧波形図
【図７】図５の信号がｎＭＯＳＦＥＴ３のゲートに図６の信号がｎＭＯＳＦＥＴ５１のゲート電圧にそれぞれ印加された場合のｎＭＯＳＦＥＴ３のゲート・ソース間の寄生容量Ｃ１とｎＭＯＳＦＥＴ５１のゲート・ソース間の寄生容量Ｃ２を介して流れる電子流５４と電子流５５を示す図
【図８】コンデンサ５の電圧波形図
【図９】この発明の第２実施例である固体撮像素子の要部回路図
【図１０】この発明の第２実施例である固体撮像素子の要部断面図
【図１１】図９のサンプルホールド回路１０１の寄生容量の作用を説明するための図
【図１２】配線Ｐの電圧とコンデンサ５の電圧を示す波形図
【図１３】この発明の第３実施例である固体撮像素子の要部回路図
【図１４】この発明の第３実施例である固体撮像素子の要部断面図
【図１５】図１３のサンプルホールド回路１０１の寄生容量の作用を説明するための図
【図１６】配線Ｐの電圧とコンデンサ５の電圧を示す波形図
【図１７】従来の相補型ＭＯＳＦＥＴをスイッチ回路に用いた固体撮像素子の回路構成図
【図１８】従来の固体撮像素子を半導体基板に形成したときの要部断面図
【図１９】図１７の要部平面図
【図２０】図１８の固体撮像素子の動作を説明した図
【図２１】従来のＭＯＳＦＥＴをスイッチ回路に用いた固体撮像素子の別の回路構成図
【図２２】コンデンサ５の電圧波形図
【図２３】サンプルホールド回路１０１の寄生容量Ｃ１と電子流５４を示す図
【図２４】コンデンサ５の電圧波形図
【符号の説明】
【００３７】
１    フォトダイオード
２    積分回路
３    ｎＭＯＳＦＥＴ
４    ｐＭＯＳＦＥＴ
５    コンデンサ
６    電流
７    積分回路の入力側
８    積分回路の出力側
９    スイッチ回路の入力側
１０    スイッチ回路の出力側
１１    固体撮像素子の出力端子
１２    ｎＭＯＳＦＥＴのゲート
１３    ｐＭＯＳＦＥＴのゲート
１４    コンデンサのプラス側
１５    コンデンサのマイナス側
２１    ｎ基板
２２    ｐ＋領域
２３    ｐウエル領域
２３ａ  ｐウエル領域
２４    ｎドレイン領域
２５    ｎソース領域
２６    ゲート電極
２７    ｐ＋領域
２８    ｐソース領域
２９    ｐドレイン領域
３０    ゲート電極
３１    ｎ＋領域
３２    ｐウエル領域
３３    ｐ＋領域
３４    プラス電極
３５    光
３６    浅い箇所で発生した電荷
３７    深い箇所で発生した電荷
４１    ｐ領域
４２    ｐ＋領域
５１    ｎＭＯＳＦＥＴ（ノイズキャンセル用）
５２    ゲート
５３    反転回路
５４、５５  電子流
６１    ｎドレイン領域
６２    ｎソース領域
６３    ゲート電極
１００    固体撮像素子
１０１    サンプルホールド回路
１０２    スイッチ回路
ａ〜ｅ    電流
ｈ、ｉ、ｍ、ｎ  もれ電流
Ｐ、Ｑ、Ｒ  配線
Ｃ１    ｎＭＯＳＦＥＴ３のゲート・ソース間の寄生容量                        
Ｃ２、Ｃ３  ｎＭＯＳＦＥＴ５１のゲート・ソース間の寄生容量
Ｃ４    ｎＭＯＳＦＥＴ５１のゲート・ドレイン間の寄生容量
【図１】
2007221283.tif 000003
【図２】
2007221283.tif 000004
【図３】
2007221283.tif 000005
【図４】
2007221283.tif 000006
【図５】
2007221283.tif 000007
【図６】
2007221283.tif 000008
【図７】
2007221283.tif 000009
【図８】
2007221283.tif 000010
【図９】
2007221283.tif 000011
【図１０】
2007221283.tif 000012
【図１１】
2007221283.tif 000013
【図１２】
2007221283.tif 000014
【図１３】
2007221283.tif 000015
【図１４】
2007221283.tif 000016
【図１５】
2007221283.tif 000017
【図１６】
2007221283.tif 000018
【図１７】
2007221283.tif 000019
【図１８】
2007221283.tif 000020
【図１９】
2007221283.tif 000021
【図２０】
2007221283.tif 000022
【図２１】
2007221283.tif 000023
【図２２】
2007221283.tif 000024
【図２３】
2007221283.tif 000025
【図２４】
2007221283.tif 000026