(57)【要約】【課題】電源電位の変動や製造プロセスのばらつき等に依存しないで半導体チップ上の温度を精度良く判定する。【解決手段】バンドギャップリファレンス回路３０は、基準電位トリミング信号RTMを入力し、PN接合ダイオード特性を利用して基準電位REFを生成すると共に、温度に依存した第１の温度依存電位VTEMPMを生成する。減算増幅回路４０は、基準電位REF、第１の温度依存電位VTEMPM及び減算器トリミング信号STMを入力し、基準電位REFを倍率した一定バイアス電位と第１の温度依存電位VTEMPMとの減算増幅によって増幅された第２の温度依存電位Vtgを生成する。そして、A/D変換器５０は、基準電位REF及び第２の温度依存電位Vtgを入力し、基準電位REFを参照して第２の温度依存電位VtgをA/D変換して温度判定結果Ｔ１５，Ｔ３０，Ｔ４５，Ｔ６０，Ｔ７５を出力する。【選択図】図１
2007192718.tif 000002
【特許請求の範囲】
【請求項１】
PN接合ダイオード特性を利用して基準電位を生成すると共に、温度に依存した第１の温度依存電位を生成するバンドギャップリファレンス回路と、
前記基準電位及び前記第１の温度依存電位を入力し、前記基準電位を倍率した一定バイアス電位と前記第１の温度依存電位との減算増幅によって増幅された第２の温度依存電位を生成する減算増幅回路と、
前記基準電位及び前記第２の温度依存電位を入力し、前記基準電位を参照して前記第２の温度依存電位をアナログ／ディジタル変換して温度判定結果を出力するアナログ／ディジタル変換器と、
を有することを特徴とする温度センサ。
【請求項２】
PN接合ダイオード特性を利用して基準電位を生成すると共に、温度に依存した第１の温度依存電位を生成するバンドギャップリファレンス回路と、
前記基準電位及び前記第１の温度依存電位を入力し、前記基準電位に基づき前記第１の温度依存電位に対する所定の関数の第２の温度依存電位を生成する関数発生器と、
前記基準電位及び前記第２の温度依存電位を入力し、前記基準電位を参照して前記第２の温度依存電位をアナログ／ディジタル変換して温度判定結果を出力するアナログ／ディジタル変換器と、
を有することを特徴とする温度センサ。
【請求項３】
前記バンドギャップリファレンス回路は、
前記PN接合ダイオード特性を利用して温度に依存した第１の電位を検出する温度依存電位検出部と、
前記温度依存電位検出部により検出された前記第１の電位に基づき、前記PN接合ダイオード特性を利用して基準となる第２の電位を生成するバンドギャップリファレンス部と、
前記温度依存電位検出部により検出された前記第１の電位に基づき、前記第１の温度依存電位を生成して出力する温度依存電位出力部と、
前記第２の電位をトリミング信号により調整すると共に所定のレベルに調整して前記基準電位を生成するトリミング・ボルテージフォロア部と、
により構成したことを特徴とする請求項１又は２記載の温度センサ。
【請求項４】
前記温度依存電位検出部、前記バンドギャップリファレンス部、及び前記温度依存電位出力部では、カレントミラー回路により、相互に比例した電源電流を流す構成にしたことを特徴とする請求項３記載の温度センサ。
【請求項５】
請求項４記載の温度センサには、更に、
一定電位によって前記カレントミラー回路の電位を揃えるための調整回路を設けたことを特徴とする温度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電位の変動や製造プロセスのばらつき等に依存しないで半導体チップ上の温度を精度良く判定することが出来る温度センサに関するものである。
【背景技術】
【０００２】
従来、温度センサに関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平５−３０６９５８号公報
【非特許文献１】Symp VLSI Circuits Dig 7“5-2 Low Power Self Refresh Mode DRAM With Temoperature Detecting Circuit”Memory Division, Matsushita Electronics Corp. Nagaokakyo 617,Japan，1993-5, P.43-44
【０００４】
特許文献１には、バンドギャップ回路を用いて、製造プロセスに依存しない温度検出が可能な温度検出回路の技術が記載されている。
【０００５】
非特許文献１には、ダイナミック・ランダム・アクセス・メモリ（以下「DRAM」という。）に搭載された温度センサの技術が記載されている。
【０００６】
例えば、DRAMでは、セルフリフレッシュ電流を削減するために、温度センサにより半導体チップ内の温度を検出し、低温時はリフレッシュ周波数を下げ、高温時はリフレッシュ周波数を上げるようにしている。
【０００７】
図６は、非特許文献１に記載された従来のDRAM搭載の温度センサを示す構成図である。
【０００８】
図６のDRAMでは、半導体チップ内の温度を検出するための温度特性の異なる異種デバイス（例えば、７０℃用の温度センサ１０−１、４５℃用の温度センサ１０−２、及び１５℃用の温度センサ１０−３）を有し、これらの出力端子にリフレッシュタイマ選択回路２０が接続されている。リフレッシュタイマ選択回路２０は、各温度センサ１０−１〜１０−３の温度検出結果に基づき、これに対応する時間計測用のタイマ２１〜２４を選択する回路である。タイマ２１は、半導体チップ温度Ｔａが７０℃よりも高い時（Ｔａ＞７０℃）の計測時間の短いタイマ、タイマ２２は、７０℃＞Ｔａ＞４５℃の時の計測時間のやや短いタイマ、タイマ２３は、４５℃＞Ｔａ＞１５℃の時の計測時間のやや長いタイマ、タイマ２４は、Ｔａ＜１５℃の時の計測時間の長いタイマである。これらのタイマ２１〜２４のいずれか１つがリフレッシュタイマ選択回路２０により選択され、この選択されたタイマの計測時間間隔で、セルフ・リフレッシュコントローラ２５によってDRAMメモリセルのリフレッシュ動作が行われる。
【０００９】
半導体チップの温度が高い時には、DRAMメモリセルに蓄積された電荷が消失するまでの時間が短いので、リフレッシュの時間間隔を短くし（即ち、リフレッシュ周波数を上げ）、温度が低い時には、電荷が消失するまでの時間が長いので、リフレッシュの時間間隔を長くし（即ち、リフレッシュ周波数を下げ）、セルフリフレッシュ電流を削減している。
【００１０】
７０℃用の温度センサ１０−１は、半導体基板内のNウェル抵抗１１−１、及びポリシリコン抵抗１１−２〜１１−４と、制御信号DTCによりオン／オフ動作する温度センサ活性化用のNチャネル型MOSトランジスタ（以下「NMOS」という。）１２−１，１２−２と、Nウェル抵抗１１−１及びポリシリコン抵抗１１−２間のノードＡとポリシリコン抵抗１１−３，１１−４間のノードＢとの間の電位差を増幅するPチャネル型MOSトランジスタ（以下「PMOS」という。）１３−１，１３−２からなるＰ型センスアンプ１３と、ノードＡ，Ｂ間の電位差を増幅するNMOS１４−１，１４−２からなるN型センスアンプ１４と、制御信号SEPによりオン／オフ動作するP型センスアンプ活性化用のPMOS１５−１，１５−２と、制御信号SENによりオン／オフ動作するN型センスアンプ活性化用のNMOS１６−１，１６−２とにより構成されている。
【００１１】
他の４５℃用温度センサ１０−２、及び１５℃用温度センサ１０−３も、温度対電圧特性が異なるだけで、同様の回路により構成されている。
【００１２】
図７は、図６の制御信号のタイミングチャートを示す図であり、横軸は時間、及び縦軸は論理レベル（“Ｈ”又は“Ｌ”レベル）である。図８は、図６のノードＡとＢの温度遷移による電位状態を示す温度対ノードＡ，Ｂの電位関係図であり、横軸は温度［℃］、及び縦軸は電圧［Ｖ］である。
【００１３】
例えば、温度センサ１０−１の動作としては、制御信号DTCが“Ｈ”レベルになると、NMOS１２−１，１２−２がオン状態になり、電源電位VDDとグランドＧＮＤとの間にそれぞれ直列に接続された抵抗１１−１，１１−２と抵抗１１−３，１１−４とに電源電流が流れる。次に、制御信号SENが“Ｈ”レベルになり、NMOS１６−１，１６−２がオン状態になってN型センスアンプ１４が活性化し、続いて、制御信号SEPが“Ｌ”レベルになり、PMOS１５−１，１５−２がオン状態になってＰ型センスアンプ１３が活性化する。すると、温度対抵抗値の異なる抵抗１１−１〜１１−４の分圧によってノードＡとＢの間に電位差が発生し、これがセンスアンプ１３，１４により増幅され、検出温度に対応した検出電圧が出力されてリフレッシュタイマ選択回路２０へ送られる。他の温度センサ１０−２，１０−３も同様に動作し、検出温度に対応した検出電圧が出力されてリフレッシュタイマ選択回路２０へ送られる。
【００１４】
リフレッシュタイマ選択回路２０では、各温度センサ１０−１〜１０−３から送られてくる検出電圧を比較し、半導体チップ温度ＴａがＴａ＞７０℃、７０℃＞Ｔａ＞４５℃、４５℃＞Ｔａ＞１５℃、Ｔａ＜１５℃のいずれの温度範囲に属するか否かを論理判定し、該当する１つのタイマ（２１〜２４中の１つ）を選択する。この選択結果に基づき、セルフリフレッシュコントローラ２５の制御により、選択されたタイマの設定時間間隔でDRAMメモリセルに対するリフレッシュ動作が行われる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の図６のような回路では、温度特性の異なる異種デバイスである複数の温度センサ１０−１〜１０−３の温度勾配差によって発生するノードＡとＢの温度遷移による電位状態から半導体チップ温度Ｔａを判定しているので、複数の温度センサ１０−１〜１０−３を作る煩雑さや、特性ばらつきを考慮にいれると、マージン設計が難しい。従って、製造プロセスのばらつきを小さくし、且つ、温度判定の精度を向上させることが困難であった。
【００１６】
本発明は、このような従来の課題を解決し、製造プロセスばらつきを小さくし温度判定の精度を向上させる温度センサを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の温度センサは、PN接合ダイオード特性を利用して基準電位を生成すると共に、温度に依存した第１の温度依存電位を生成するバンドギャップリファレンス回路と、前記基準電位及び前記第１の温度依存電位を入力し、前記基準電位を倍率した一定バイアス電位と前記第１の温度依存電位との減算増幅によって増幅された第２の温度依存電位を生成する減算増幅回路と、前記基準電位及び前記第２の温度依存電位を入力し、前記基準電位を参照して前記第２の温度依存電位をアナログ／ディジタル（以下「A/D」という。）変換して温度判定結果を出力するA/D変換器とを有している。
【００１８】
本発明の他の温度センサでは、前記減算増幅回路に代えて、前記基準電位及び前記第１の温度依存電位を入力し、前記基準電位に基づき前記第１の温度依存電位に対する所定の関数の第２の温度依存電位を生成する関数発生器を設けている。
【発明の効果】
【００１９】
本発明の温度センサによれば、A/D変換器から出力される温度判定結果には、電圧依存、及び製造プロセス依存が殆ど無い。よって、高精度で安定した温度判定が可能となる。
本発明の他の温度センサによれば、任意の関数による温度判定結果を得ることが出来る。
【発明を実施するための最良の形態】
【００２０】
温度センサは、バンドギャップリファレンス回路と、減算増幅回路と、A/D変換器とを有している。前記バンドギャップリファレンス回路は、PN接合ダイオード特性を利用して基準電位を生成すると共に、温度に依存した第１の温度依存電位を生成する。前記減算増幅回路は、前記基準電位及び前記第１の温度依存電位を入力し、前記基準電位を倍率した一定バイアス電位と前記第１の温度依存電位との減算増幅によって増幅された第２の温度依存電位を生成する。そして、前記A/D変換器は、前記基準電位及び前記第２の温度依存電位を入力し、前記基準電位を参照して前記第２の温度依存電位をA/D変換して温度判定結果を出力する。
【実施例１】
【００２１】
（実施例１の構成）
図１は、本発明の実施例１を示す温度センサの構成図である。
【００２２】
本実施例１の温度センサは、基準電位トリミング信号RTMを入力し、PN接合ダイオード特性を利用して基準電位REFを生成すると共に、温度に依存した第１の温度依存電位VTEMPMを生成するバンドギャップリファレンス回路３０と、基準電位REF、第１の温度依存電位VTEMPM及び減算器トリミング信号STMを入力し、基準電位REFを倍率した一定バイアス電位と第１の温度依存電位VTEMPMとの減算増幅によって増幅された第２の温度依存電位Vtgを生成する減算増幅回路４０と、基準電位REF及び第２の温度依存電位Vtgを入力し、基準電位REFを参照して第２の温度依存電位VtgをA/D変換して温度判定結果Ｔ１５，Ｔ３０，Ｔ４５，Ｔ６０，Ｔ７５を出力するA/D変換器５０とを有している。この温度センサでは、例えば、相補型MOSトランジスタ（CMOS）製造プロセス上で簡易バイポーラトランジスタ製造プロセスを利用して製造される。
【００２３】
図２は、図１中のバンドギャップリファレンス回路３０の構成例を示す回路図である。
このバンドギャップリファレンス回路３０は、温度に依存した第１の電位Ｑ０を検出する温度依存電位検出部（PTAT）３１と、第２の電位である基準電位REFMを生成するバンドギャップリファレンス部（BGR）３２と、温度に依存した温度依存電位VTEMPMを出力する温度依存電位出力部（VTEMP）３３と、基準電位トリミング信号RTMに基づき調整された基準電位REFを出力するトリミング・ボルテージフォロア部３４とにより構成されている。
【００２４】
温度依存電位検出部３１は、電源電位VDDと接地電位VSSとの間に直列に接続されたカレントミラードライバ用PMOS３１ａ及びダイオード面積比Ｍ＝１のPN接合ダイオード３１ｂと、電源電位VDDと接地電位VSSとの間に直列に接続されたカレントミラードライバ用PMOS３１ｃ、抵抗値Ｒ２の抵抗３１ｄ、及びダイオード面積比Ｍ＝ＫのPN接合ダイオード３１ｅと、増幅器（以下「アンプ」という。）３１ｆとにより構成されている。PMOS３１ａ及びダイオード３１ｂ間の電位Ａ０１のノードがアンプ３１ｆの第１の入力端子に接続され、PMOS３１ｃ及び抵抗３１ｄ間の電位Ａ０４のノードがアンプ３１ｆの第２の入力端子に接続され、このアンプ３１ｆの出力端子が、PMOS３１ａ，３１ｃのゲートに共通に接続されている。アンプ３１ｆは、電位Ａ０１と電位Ａ０４とを差動増幅してPMOS３１ａ，３１ｃのゲート電位を制御する回路であり、このアンプ３１ｆの出力端子から、温度に依存した電位Ｑ０が出力される。
【００２５】
バンドギャップリファレンス部３２は、電源電位VDDと接地電位VSSとの間に直列に接続されたカレントミラードライバ用PMOS３２ａ、抵抗値Ｒ１の抵抗３２ｂ、及びダイオード面積比Ｍ＝１のPN接合ダイオード３２ｃにより構成されている。PMOS３２ａは、温度に依存した電位Ｑ０によりゲート電位が制御され、このPMOS３２ａ及び抵抗３２ｂ間のノードから、基準電位REFMが出力される。
【００２６】
温度依存電位出力部３３は、電源電位VDDと接地電位VSSとの間に直列に接続されたカレントミラードライバ用PMOS３３ａ、及び抵抗値Ｒ０の抵抗３３ｂにより構成されている。PMOS３３ａは、前記PMOS３１ａ，３１ｃ，３２ａと共にカレントミラー回路を構成しており、温度に依存した電位Ｑ０によりゲート電位が制御され、温度に依存した電流PTATを流す。このPMOS３３ａ及び抵抗３３ｂ間のノードから、温度に依存した温度依存電位VTEMPMが出力される。
【００２７】
トリミング・ボルテージフォロア部３４は、温度依存電位VTEMPMによりゲート電位が制御されて基準電位REFMを入力するNMOS３４ａと、入力された基準電位REFMとPMOSドレイン電位とを差動増幅するアンプ３４ｂと、電源電位VDDと接地電位VSSとの間に直列に接続されたPMOS３４ｃ、抵抗３４ｄ、及び基準電位トリミング信号RTMにより抵抗値が変化する可変抵抗３４ｅと、抵抗３４ｄ及び可変抵抗３４ｅ間の電位と出力される基準電位REFとを差動増幅するアンプ３４ｆと、電源電位VDD及び接地電位VSS間に直列に接続されたPMOS３４ｇ、及びNMOS３４ｈとにより構成されている。
【００２８】
アンプ３４ｂは、NMOS３４ａから入力される基準電位VTEMPMとPMOS３４ｃのドレイン電位とを差動増幅してPMOS３４ｃのゲート電位を制御するものである。アンプ３４ｆは、抵抗３４ｄ及び可変抵抗３４ｅ間の電位とPMOS３４ｇのドレイン電位とを差動増幅してPMOS３４ｇのゲート電位を制御するものであり、そのPMOS３４ｇのドレインから基準電位REFが出力される。NMOS３４ｈは、制御信号VBNRRにより、PMOS３４ｇのドレインと接地電位VSSとの間をオン／オフするトランジスタである。
【００２９】
図３は、図１中の減算増幅回路４０の構成例を示す回路図である。
この減算増幅回路４０は、基準電位REFに基づき分圧されたバイアス電位VOFFを生成するバイアス電源部４１と、第１の温度依存電位VTEMPMとバイアス電位VOFFを減算増幅して第２の温度依存電位Vtgを生成するインスツルメンテーション演算増幅器回路及びその利得（ゲイン）を制御するトリミング回路からなる増幅部４２とにより構成されている。
【００３０】
バイアス電源部４１は、基準電位REFとほぼ等しい電位REFDを生成するアンプ４１ａと、このアンプ４１ａの出力端子と接地電位VSSとの間に接続され、分圧されたバイアス電位VOFFを生成する分圧抵抗４１ｂとにより構成されている。分圧抵抗４１ｂは、減算器トリミング信号STMにより抵抗値が変化する。
【００３１】
増幅部４２は、第１の温度依存電位VTEMPMが第１の入力端子に入力されるアンプ４２ａと、バイアス電位VOFFが第１の入力端子に入力されるアンプ４２ｂと、アンプ４２ａの出力端子と第２の入力端子との間に接続された抵抗値Ｒ３の抵抗４２ｃと、アンプ４２ｂの出力端子と第２の入力端子との間に接続された抵抗値Ｒ３の抵抗４２ｅと、抵抗４２ｃ，４２ｅ間に接続された抵抗値Ｒ４のゲイン調整用可変抵抗４２ｄと、アンプ４２ａの出力端子に接続された抵抗値Ｒ１の抵抗４２ｆと、アンプ４２ｂの出力端子に接続された抵抗値Ｒ１の抵抗４２ｇと、第１の入力端子に入力される抵抗４２ｆの出力電位と第２の入力端子に入力される抵抗４２ｇの出力電位とを差動増幅して出力端子から第２の温度依存電位Vtgを出力するアンプ４２ｈと、このアンプ４２ｈの第１の入力端子と出力端子との間に接続された抵抗値Ｒ２の抵抗４２ｉと、アンプ４２ｈの第２の入力端子と接地電位VSSとの間に接続された抵抗値Ｒ２の抵抗４２ｊとにより構成されている。
【００３２】
図４は、図１中のA/D変換器５０の構成例を示す回路図である。
このA/D変換器５０は、第１の入力端子から入力する基準電位REFと第２の入力端子から入力する分圧電位とを差動増幅するアンプ５１と、ソースが電源電位VDDに接続され、アンプ５１の出力によりゲート電位が制御されるPMOS５２と、このPMOS５２のドレインとアンプ５１の第２の入力端子との間に接続された抵抗５３aと、この抵抗５３aと接地電位VSSとの間に直列に接続された分圧抵抗５３b〜５３ｆと、各分圧電位と第２の温度依存電位Vtgとを比較するアンプ５４ａ〜５３ｅと、各アンプ５４ａ〜５４ｅの出力電位を論理“１”又は“０”に変換する各２段のインバータ５５ａ−１，５５ａ−２〜５５ｅ−１，５５ｅ−２と、各インバータ５５ａ−２〜５５ｅ−２の出力論理をイネーブル信号EN及び反転イネーブル信号ENbによりオン／オフするPMOS及びNMOSからなるアナログスイッチ５６ａ〜５６ｅと、この各アナログスイッチ５６ａ〜５６ｅの出力論理をそれぞれラッチする各２個のインバータが逆並列に接続されたラッチ回路５７ａ〜５７ｅと、この各ラッチ回路５７ａ〜５７ｅの出力論理とイネーブル信号ＥＮとの否定論理和をそれぞれ求める２入力の否定論理和ゲート（以下「NORゲート」という。）５８ａ〜５８ｅと、この各NORゲート５８ａ〜５８ｅの出力論理をそれぞれ駆動して論理“１”又は“０”の温度判定結果Ｔ１５，Ｔ３０，Ｔ４５，Ｔ６０，Ｔ７５を出力するインバータ５９ａ〜５９ｅとにより構成されている。
【００３３】
（実施例１の動作）
バンドギャップリファレンス回路３０において、温度依存電位検出部３１では、温度変化によってダイオード３１ｂ，３１ｄの電気的特性ｋＴ／ｑ（但し、ｋ；ボルツマン定数、Ｔ；温度、ｑ；電荷素量）が変化し、PMOS３１ａ及びダイオード３１ｂ間の電位Ａ０１と、PMOS３１ｃ及び抵抗３１ｄ間の電位Ａ０４とが、アンプ３１ｆにより差動増幅される。この増幅された電位Ｑ０により、バンドギャップリファレンス部３２内のPMOS３２ａのゲート電位と、温度依存電位出力部３３内のPMOS３３ａのゲート電位が制御され、バンドギャップリファレンス部３２内のPMOS３２ａ、抵抗３２ｂ及びダイオード３２ｃに電源電流が流れると共に、温度依存電位出力部３３内のPMOS３３ａ及び抵抗３３ｂに電源電流が流れる。これにより、PMOS３２ａ及び抵抗３２ｂ間に、基準電位REFMが現れると共に、PMOS３３ａ及び抵抗３３ｂ間に、温度に依存した温度依存電位VTEMPMが現れる。
電位VTEMPMは理論上、
【００３４】
【数１】
2007192718.tif 000003
【００３５】
となり、寸法比と物理定数で決定されるので、電圧依存、及び製造プロセスばらつきの影響がない。この温度依存電位VTEMPMは、減算増幅回路４０へ供給される。一方、基準電位REFMは理論上、
【００３６】
【数２】
2007192718.tif 000004
【００３７】
となり、製造プロセスパラメータと電流変動による電圧変動があるが、動作に影響ないレベルである。この基準電位REFMは、トリミング・ボルテージフォロア部３４内の可変抵抗３４ｅにより、所定の電位にトリミングされて、REF＝ａ×REFMとなり、PMOS３４ｇのドレイン及びNMOS３４ｈのソース間から出力されて減算増幅回路４０及びA/D変換器５０へ供給される。
【００３８】
減算増幅回路４０において、バイアス電源部４１では、アンプ４１ａにより、基準電位REFとほぼ同様の電位REFDを生成し、この電位REFDを、減算器トリミング信号STMにより抵抗値が変化する分圧抵抗４１ｂにより、分圧してバイアス電位VOFF＝ｂ×REFDを生成する。増幅部４２により、第１の温度依存電位VTEMPMからバイアス電位VOFFが減算され、この減算値がゲインαで増幅されて第２の温度依存電位Vtgが生成され、A/D変換器５０へ出力される。
【００３９】
【数３】
2007192718.tif 000005
【００４０】
A/D変換器５０において、基準電位REFは、アンプ５１、PMOS５２及び抵抗５３ａを介して、分圧比ｃの分圧抵抗５３ｂ〜５３ｆで分圧され、この分圧された各分圧電位ｃ×REFが、各アンプ５４ａ〜５４ｅにより温度依存電位Vtgと比較される。例えば、抵抗５３ｅ及び５３ｆ間の分圧電位ｃ×REFが７５℃に相当し、温度依存電位Vtgが
c×REF    ＜    Vtg      （４）
の場合、アンプ５４ｅの出力端子に接続されたインバータ５５ｅ−１，５５ｅ−２の出力論理が“１”となり、他のアンプ５４ａ〜５４ｄの出力端子にそれぞれ接続されたインバータ５５ａ−１，５５ａ−２〜５５ｄ−１，５５ｄ−２の各出力論理が“０”となる。イネーブル信号ＥＮが“１”、反転イネーブル信号ＥＮｂが“０”となり、アナログスイッチ５６ａ〜５６ｅがオン状態になると共に、NORゲート５８ａ〜５８ｅが閉じると、各インバータ５５ａ−２〜５５ｄ−２の出力論理“０”が各ラッチ回路５７ａ〜５７ｄにラッチされると共に、インバータ５５ｅ−２の出力論理“１”がラッチ回路５７ｅにラッチされる。その後、イネーブル信号ＥＮが“０”になって各NORゲート５８ａ〜５８ｅが開くと、各インバータ５９ａ〜５９ｄから出力される温度判定結果Ｔ１５，Ｔ３０，Ｔ４５，Ｔ６０が“０”、インバータ５９ｅから出力される温度判定結果Ｔ７５が“１”となる。これにより、チップ温度が７５℃を超えたと判定される。
【００４１】
（実施例１の効果）
A/D変換器５０から出力される温度判定結果Ｔ１５，Ｔ３０，Ｔ４５，Ｔ６０，Ｔ７５を表す（４）式は、（１）〜（３）式より電圧依存、及び製造プロセス依存が殆ど無いことが分かる。よって高精度で安定した温度判定が可能となる。
【実施例２】
【００４２】
図５は、本発明の実施例２を示す温度センサ中のバンドギャップリファレンス回路の回路図であり、実施例１のバンドギャップリファレンス回路３０を示す図２中の要素と共通の要素には共通の符号が付されている。
【００４３】
本実施例２のバンドギャップリファレンス回路では、実施例１の図５中の各カレントミラードライバ用PMOS３１ａ，３１ｃ，３２ａ，３３ａのドレイン側に、PMOS３５ａ，３５ｂ，３５ｃ，３５ｄからなる調整回路３５が挿入されている。各PMOS３５ａ〜３５ｄは、電源電位VDDに依存するバイアス電位BIASによりゲート電位が制御される。その他の構成は、実施例１と同様である。
【００４４】
本実施例２によれば、調整回路３５を設けたので、電源電位VDDに依存するバイアス電位BIASにより、各PMOS３５ａ〜３５ｄのゲート電位が制御され、各カレントミラードライバ用PMOS３１ａ〜３３ａのドレイン・ソース間電位Vdsが揃えられる。これにより、電流ミラーリング精度を落とす原因になる負荷変動によるカレントミラードライバのドレイン・ソース間電位Vdsの変動を抑制することが出来、電源電位VDD依存、及び負荷変動に対する耐性を向上出来る。
【００４５】
なお、本発明は、実施例１、２に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００４６】
（ａ）  バンドギャップリファレンス回路３０、減算増幅回路４０、及びA/D変換器５０は、図示以外の回路構成に変更しても良い。
【００４７】
（ｂ）  図１中の減算増幅回路４０を、様々な関数発生器に置き換えても良い。これにより、置換した関数発生器から、温度依存電位Vtgとは異なる温度特性を有する関数の電位を出力し、これをA/D変換器５０でディジタル信号に変換することにより、任意の関数による温度判定機能を有する温度センサを実現出来る。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示す温度センサの構成図である。
【図２】図１中のバンドギャップリファレンス回路の回路図である。
【図３】図１中の減算増幅回路の回路図である。
【図４】図１中のA/D変換器の回路図である。
【図５】本発明の実施例２を示すバンドギャップリファレンス回路の回路図である。
【図６】従来の温度センサの構成図である。
【図７】図６の制御信号のタイミングチャートである。
【図８】図６の温度対ノードＡ，Ｂの電位関係図である。
【符号の説明】
【００４９】
３０      バンドギャップリファレンス回路
３１      温度依存電位検出部（PTAT）
３１ｂ，３１ｅ，３２ｃ      ＰＮ接合ダイオード
３２      バンドギャップリファレンス部（BGR）
３３      温度依存電位出力部（VTEMP）
３４      トリミング・ボルテージフォロア部
３５      調整回路
４０      減算増幅回路
５０      A/D変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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