(57)【要約】【目的】スイッチング特性を悪化させずに、ＯＮ状態でのオン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型ＭＯＳ型半導体装置の提供【構成】表面に、平行ストライプ状で垂直な溝と、隣接する前記平行溝間に、該溝の双方に接して相互に離間し、前記溝の深さよりは浅い複数の島状第１導電型ベース領域と、該ベース領域の表面に、隣接する平行溝に片側づつ接し相互に離間する第２導電型エミッタ領域と、前記ベース領域とエミッタ領域とに接するエミッタ電極とを有するＭＯＳ型半導体装置において、前記平行な溝間に形成され、隣接する平行な溝の双方に側面で接すると共に、同一の平行な溝の間に位置する第１導電型ベース領域間に離間する第１導電型の異なる半導体領域が前記周辺構造部に近い前記平行な溝間に優先的に配置され、かつ、エミッタ電極膜と導電接触しているＭＯＳ型半導体装置とする。【選択図】        図１
2007221012.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
該第１半導体層上に積層される第２導電型の第２半導体層と、
該第２半導体層の表面に、平行なストライプ状平面パターンを有して垂直方向に形成される溝と、
隣接する前記平行な溝の間に位置する前記第２半導体層の表面に、隣接する前記平行な溝の双方に側面で接すると共に相互に離間して配置され、かつ前記溝の深さよりは浅く形成される複数の第１導電型の第３半導体領域と、
該第３半導体領域の表面に、隣接する平行な溝に片側づつ側面で接し相互に離間して対向配置される第２導電型の第４半導体領域と、
前記溝内に絶縁膜を介して埋め込まれるゲート電極と、
前記第３半導体領域表面と第４半導体領域表面の双方に接し、前記ゲート電極上では層間絶縁膜を介して覆うエミッタ電極膜と、
前記第１半導体層表面に接するコレクタ電極膜と
前記ストライプ状溝を取り囲むように配置される周辺構造部とを有するＭＯＳ型半導体装置において、
隣接する前記平行な溝の間に位置する前記第２半導体層表面に形成され、隣接する前記平行な溝の双方に側面で接すると共に、同一の平行な溝の間に位置する第３半導体領域間に離間して配置される第１導電型の第５半導体領域が前記周辺構造部に近い前記平行な溝間に優先的に配置され、かつ、エミッタ電極膜と導電接触していることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記第５半導体領域の不純物濃度が、前記第４半導体領域よりも高いことを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記第５半導体領域の拡散深さが、第３半導体領域と同等、または、それ以上の拡散深さを持つことを特徴とする請求項１または２記載のＭＯＳ型半導体装置。
【請求項４】
前記第５半導体領域の拡散深さが第３半導体領域よりも浅いことを特徴とする請求項１または２記載のＭＯＳ型半導体装置。
【請求項５】
前記平行な溝の間隔が、５０μｍ以上３００μｍ以下の範囲の間隔であることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項６】
第３半導体領域および第５半導体領域内に、第３半導体領域よりも高い不純物濃度を持つ第６半導体領域を有することを特徴とする請求項１乃至５のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項７】
前記第１導電型の第１半導体層と第２導電型の第２半導体層との間に、第２半導体層よりも高い濃度を持つ、第２導電型の第７半導体層を備えることを特徴とする請求項１乃至６に記載のＭＯＳ型半導体装置。
【請求項８】
請求項1記載のＭＯＳ半導体装置の製造方法において、前記第５半導体領域と前記第３半導体領域とを同工程で形成することを特徴とするＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに用いられる、トレンチゲート構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
電力変換装置の低消費電力化が進む中で、その装置で中心的な役割を果たすパワーデバイス自身の低消費電力化への要望が強い。そのようなパワーデバイスの中でも、特に、伝導度変調効果により低オン電圧が達成でき、電圧駆動によりゲート制御が容易である絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の採用が近年増加してきている。
【０００３】
ＩＧＢＴについては、ウエハの基板表面に沿ってゲート電極を設ける周知のプレーナゲート型ＩＧＢＴと、基板表面から垂直にトレンチ（溝）を形成してその中に酸化膜を介してゲート電極を埋設するトレンチゲート構造のトレンチ型ＩＧＢＴとがある。後者のトレンチ型ＩＧＢＴは、基板表面に垂直に形成されたトレンチの両側壁にチャネルが形成されるので、前記プレーナゲート型ＩＧＢＴに比べるとチャネル密度を高くすることができ、オン電圧をさらに低くできるメリットがある。そのため、近年トレンチゲート構造を採用するトレンチ型ＩＧＢＴが増えるようになってきた。
【０００４】
図９に従来のトレンチゲート構造のＩＧＢＴ（以下、トレンチ型ＩＧＢＴと表記）について、チップ中央に位置する（セル領域）活性領域１２の一部とそれを取り囲むキャリア排出領域１７と周辺構造部１３とを含むチップ周辺の概略断面図を示す。図１０に、キャリア排出領域を備えず、平行なストライプ状トレンチの間に島状のＩＧＢＴユニットセル領域を有する従来のトレンチ型ＩＧＢＴであって、セル領域１２の表面に被覆されているエミッタ電極９を透視するように画いた概略平面図を示す。図１０中のＡ−Ａ’における表面近傍の概略断面図を図１１に示す。
【０００５】
前述のトレンチ型ＩＧＢＴの構造、動作、オン電圧特性およびその改善方法について、図９、図１０、図１１を参照して説明する。図９は、ストライプ状の平面形状を有するトレンチゲート構造のｎチャネル型ＩＧＢＴのチップについて、セル領域（活性領域）１２とキャリア排出領域１７と周辺構造部１３を含むチップの周辺部を、トレンチゲートのストライプ状の平面形状を直角方向に切断した概略断面図である。図９において、高不純物濃度ｐ型コレクタ領域１と低不純物濃度ｎ型ドリフト領域２からなるシリコン基板のドリフト領域２側の表面にｐ型ベース領域３が形成され、そのｐ型ベース領域３の表面に選択的にｎ＋エミッタ領域４が形成されている。また、ｎ＋エミッタ領域４の表面から垂直にｐ型ベース領域３を貫通してｎ型のドリフト領域２に達するトレンチ（溝）５が形成される。そのトレンチ５の内部には、ゲート酸化膜６を挟んで多結晶シリコンからなるゲート電極７が充填される。このゲート電極７はゲート配線１４によりチップ表面上の図示しないゲートパッドに接続される。このゲート電極７の直上部には層間絶縁膜８が形成され、さらにその上部に形成されるエミッタ電極９との絶縁を図っている。また、このエミッタ電極９はｎ＋エミッタ領域４表面とｐ型ベース領域３表面とに共通に接触するように被覆される。さらに、このエミッタ電極９の上部にパッシベーション膜としての窒化膜やアモルファスシリコン膜が形成されることもあるが、この図では省略した。また、ｐ型コレクタ領域１側の表面（裏面）にはコレクタ電極１０が被覆される。周辺構造部１３はチップの活性領域を構成するセル領域１２を取り囲む周辺に形成され、耐圧を高信頼性に維持できるようにシリコン表面は絶縁膜１５で保護され、高耐圧を確保するためのガードリング１６構造が形成されている。キャリア排出領域１７はｐベース領域３に、トレンチ５に隣接するｎエミッタ領域４を設けない構造とすることにより、ターンオフ時に、周辺構造部１３との境界近傍におけるセル領域１２にキャリアの集中があっても、電流遮断不能になることを防ぐ機能を有する。
【０００６】
次に、このトレンチ型ＩＧＢＴをオン状態にする動作を説明する。
【０００７】
エミッタ電極９は通常アースに接地し、エミッタ電極９よりも高い電圧をコレクタ電極１０に印加した状態で、ゲート電極７に、ゲート駆動回路（図示せず）よりゲート抵抗を介して閾値より高い電圧を加えると、ＩＧＢＴはオン状態となり、閾値より低い電圧ではオフ状態となる。ゲート電極７に閾値より高い電圧を印加する場合、まず、ゲート電極７に電荷が蓄積され始め、ゲート電極７への電荷の蓄積と同時に、ｐ型ベース領域３でゲート酸化膜６を介してゲート電極７に対峙している部分がｎ型に反転してチャネル部が形成される。これにより電子電流がエミッタ電極９から、ｎ＋エミッタ領域４、ｐ型ベース領域３のチャネル領域を通り、ｎ型のドリフト領域２に注入される。この注入された電子によりｐ型コレクタ領域１とｎ型ドリフト領域２との間が順バイアスされて、コレクタ電極１０から正孔が注入されオン状態となる。このオン状態のＩＧＢＴのエミッタ電極９とコレクタ電極１０間の電圧降下がオン電圧である。特に、定格電流を流した時のコレクタ−エミッタ間のオン電圧を飽和電圧Ｖｃｅ（ｓａｔ）と称する。
【０００８】
次にＩＧＢＴをオン状態からオフ状態にするには、エミッタ電極９とゲート電極７間の電圧を閾値以下にすることによって、ゲート電極７に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電される。その際、ｎ型に反転していたチャネル領域がｐ型に戻り、チャネル領域が無くなることにより電子の供給が止まる。これにより正孔の注入も無くなるので、ｎ型のドリフト領域２内に蓄積されていた電子と正孔がそれぞれコレクタ電極１０とエミッタ電極９に吐きだされるか、互いに再結合することにより電流は消滅し、ＩＧＢＴがオフ状態になる。
【０００９】
このトレンチ型ＩＧＢＴのオン電圧を低減するために、これまで行われてきた公知の改善方法を下記する。下記特許文献１に記載のＩＥＧＴ（ＩＮＪＥＣＴＩＯＮ  ＥＮＨＡＮＣＥＤ  ＧＡＴＥ  ＢＩＰＯＬＯＲ  ＴＲＡＮＳＩＳＴＯＲ）は、ダイオードの順電圧降下特性に近い限界のオン電圧特性が出せるように改善されたものである。これはｎ＋エミッタ領域およびｐ型ベース領域の一部表面を絶縁層により被覆することにより、これら被覆された領域表面にはエミッタ電極がコンタクトしないようにしたものである。このＩＥＧＴの動作は基本的にそれまでの通常のトレンチ型ＩＧＢＴと同じであるが、ｎ＋エミッタ領域とｐ型ベース領域とがエミッタ電極とコンタクトしていないｐ型ベース領域の下の正孔は、エミッタ電極に吐き出されにくいようになるため、ｐ型ベース領域の下に蓄積する。その結果、ｎ型ドリフト領域のキャリア濃度分布はダイオードのそれに近くまでになり、通常のトレンチ型ＩＧＢＴのオン電圧よりも低下させることができる。しかし、前述のようにｎ型ドリフト領域中で、ｐベース領域に近い領域のキャリア濃度が高くなると、高速スイッチング性は逆に悪化する。すなわち、トレンチ型ＩＧＢＴおよびＩＥＧＴでは、トレンチ構造が高密度で形成されるので、オン電圧は低減されるが、ゲート電極とエミッタ電極間の容量は大きくなり、スイッチング損失（特にはターンオフ損失）が増加するのである。ところが、パワーデバイスは実際には低オン電圧特性だけでなく、高速スイッチング特性も重要であるので、前述のスイッチング特性の悪化は好ましくない。すなわち、パワーデバイスの発生損失は、オン電圧で決まる定常損失と、オン動作およびオフ動作時のスイッチング損失の和として発生するので、オン電圧の低減だけでは不充分であり、スイッチング損失の原因であるゲート電極とエミッタ電極間の容量も低減する必要があるということである。ここに、前記従来のトレンチ型ＩＧＢＴおよびＩＥＧＴをさらに改善する余地があり、改善すべき課題となる。
【００１０】
前述したゲート電極とエミッタ電極間の容量を低減する具体的な方法のひとつは、すでに下記特許文献２に示唆されている。この特許文献２に記載の図１と同様の図を、前記図９と同一機能は同一符号として共通する符号に置き換えて本願では図１２として示す。図１２において、ｐ領域１１を層間絶縁膜８で被覆することによりエミッタ電極９とコンタクトしないようにすることにより、正孔がエミッタ電極９に吐き出されにくくなり、このｐ領域１１直下に正孔が蓄積し、ｎ型ドリフト領域２のキャリア濃度分布がダイオードのそれに近くなる。さらに、前記ｐ領域１１は、その表面がすべて層間絶縁膜８で覆われ、当然ながら、トレンチゲート構造部分５、６，７を含まないので、その分、ゲート電極７とエミッタ電極９間の容量が低減されて充放電の時間が短縮され、スイッチング損失の低減が図られる構造となっている（特許文献２）。その他の符号で、４はエミッタ領域、１はｐコレクタ領域、１０はコレクタ電極を示す。
【００１１】
他方、トレンチ型ＩＧＢＴは、そのターンオフ過程において、少数キャリアの正孔がエミッタ電極へ排出される際、周辺構造部下のｎ型ドリフト領域２に存在する正孔も排出する必要があるため、通電電流が大きくなるにつれて周辺構造部に最も近い側の活性領域にキャリアの集中が起き易くなり、その近傍のセル領域の寄生ｎｐｎトランジスタ構造を導通させ易いので、遮断可能電流が低下する現象の生じることが問題とされていた。この遮断可能電流の低下を防止する対策としては、前記周辺構造部に最も近い側のセル領域にｎ型ソース領域を作りこまないｐ型領域（サイド拡散領域）を設け、その領域に寄生ｎｐｎトランジスタを形成しないようにしてエミッタ電極へ接続することにより、ターンオフ時の少数キャリアの排出を促す方法が知られている（特許文献３）。ちなみに前記図９に示すトレンチ型ＩＧＢＴに記載のキャリア排出領域１７も前記特許文献３に記載のサイド拡散領域と同様の遮断可能電流を向上させる効果を持つ。
【００１２】
さらに、トレンチ型ＩＧＢＴのｐベース領域をウエハの全面にではなく、選択的に形成することにより、ｎドリフト領域に注入された正孔がエミッタ電極から流出する面積を少なくして、ｎドリフト領域内でエミッタ電極側に蓄積するキャリア濃度の低下を抑制し、オン電圧（飽和電圧：Ｖｃｅ（ｓａｔ））を低減する方法についても既に公開されている（特許文献４）。
【特許文献１】特開平５−２４３５６１号公報（図１０１）
【特許文献２】特開２００１−３０８３２７号公報（図１）
【特許文献３】特開平９−２７０５１２号公報
【特許文献４】特開２０００−２２８５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述の問題点を考慮して、前記特許文献４に記載の選択的ｐベース領域を形成したトレンチ型ＩＧＢＴをさらに改良して、スイッチング特性の向上とオン電圧の低減との両立を計るために考えられた構造が、前記図１０の要部平面図および図１１の要部断面図により示される島状のセル領域を有するトレンチ型ＩＧＢＴである。このトレンチ型ＩＧＢＴは、その活性領域１２表面に形成されストライプ状平面パターンを有する平行なトレンチ５間に挟まれた領域内に、島状に分割されたＩＧＢＴユニットセル１２−１領域を有する。図１０では、図に向かって右側に図示しない周辺構造部があり、さらにその右端はチップ端となる。図に向かって左側はチップ中央部方向となる。
【００１４】
しかしながら、このトレンチ型ＩＧＢＴによれば、ｐベース領域３が島状（セル状）に製造され、注入された少数キャリアの実効的な排出面積（エミッタ電極９とｐ型ベース領域３が接触しているコンタクトホール１８の総面積）が小さくなるため、オン電圧の低減とスイッチング特性の双方の向上効果は得られるが、ｐ型ベース領域３が全面に形成された従来のＩＧＢＴや、ｐ型ベース領域３がトレンチの長手方向に沿ってストライプ状に形成された従来のトレンチ型ＩＧＢＴよりも、活性領域１２内の周辺構造部１３側付近で少数キャリアの集中が起きやすく、遮断可能電流が小さくなる問題のあることがわかった。
【００１５】
他方、前述のように、遮断可能電流が向上する効果のある前記図９および前記特許文献３に記載のキャリア排出領域は、活性領域であるセル領域を取り囲む環状領域となっている。しかし、この環状のキャリア排出領域は、ＩＧＢＴの機能としては本来、無効な領域でもあるため、この環状領域による遮断可能電流向上効果を向上させようとしてその面積を大きくすると、ＩＧＢＴセル領域面積（活性領域面積）が相対的に小さくなり易く、ＯＮ状態での飽和電圧（Ｖｃｅ（ｓａｔ））が急激に上昇する結果となるので、キャリア排出領域を単に大きくすることには限界があってできない。
【００１６】
本発明は、以上述べた点に鑑みてなされたものであり、その目的とするところは、スイッチング特性を悪化させずに、ＯＮ状態でのオン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型ＭＯＳ型半導体装置の提供である。
【課題を解決するための手段】
【００１７】
特許請求の範囲の請求項１に記載の発明によれば、第１導電型の第１半導体層と、該第１半導体層上に積層される第２導電型の第２半導体層と、該第２半導体層の表面に、平行なストライプ状平面パターンを有して垂直方向に形成される溝と、隣接する前記平行な溝の間に位置する前記第２半導体層の表面に、隣接する前記平行な溝の双方に側面で接すると共に相互に離間して配置され、かつ前記溝の深さよりは浅く形成される複数の第１導電型の第３半導体領域と、該第３半導体領域の表面に、隣接する平行な溝に片側づつ側面で接し相互に離間して対向配置される第２導電型の第４半導体領域と、前記溝内に絶縁膜を介して埋め込まれるゲート電極と、前記第３半導体領域表面と第４半導体領域表面の双方に接し、前記ゲート電極上では層間絶縁膜を介して覆うエミッタ電極膜と、前記第１半導体層表面に接するコレクタ電極膜と、前記ストライプ状溝を取り囲むように配置される周辺構造部とを有するＭＯＳ型半導体装置において、隣接する前記平行な溝の間に位置する前記第２半導体層表面に形成され、隣接する前記平行な溝の双方に側面で接すると共に、同一の平行な溝の間に位置する第３半導体領域間に離間して配置される第１導電型の第５半導体領域が前記周辺構造部に近い前記平行な溝間に優先的に配置され、かつ、エミッタ電極膜と導電接触しているＭＯＳ型半導体装置とすることにより、本発明の目的は達成される。
【００１８】
特許請求の範囲の請求項２に記載の発明によれば、前記第５半導体領域の不純物濃度が、前記第４半導体領域よりも高い特許請求の範囲の請求項１に記載のＭＯＳ型半導体装置とすることが好ましい。
【００１９】
特許請求の範囲の請求項３に記載の発明によれば、前記第５半導体領域の拡散深さが、第３半導体領域と同等、または、それ以上の拡散深さを持つ特許請求の範囲の請求項１または２記載のＭＯＳ型半導体装置としてもよい。
【００２０】
特許請求の範囲の請求項４に記載の発明によれば、前記第５半導体領域の拡散深さが第３半導体領域よりも浅い特許請求の範囲の請求項１または２記載のＭＯＳ型半導体装置とすることが好適である。
【００２１】
特許請求の範囲の請求項５に記載の発明によれば、前記平行な溝の間隔が、５０μｍ以上３００μｍ以下の範囲の間隔である特許請求の範囲の請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置とすることが望ましい。
【００２２】
特許請求の範囲の請求項６に記載の発明によれば、第３半導体領域および第５半導体領域内に、第３半導体領域よりも高い不純物濃度を持つ第６半導体領域を有する特許請求の範囲の請求項１乃至５のいずれか一項に記載のＭＯＳ型半導体装置とすることがいっそう好ましい。
【００２３】
特許請求の範囲の請求項７に記載の発明によれば、前記第１導電型の第１半導体層と第２導電型の第２半導体層との間に、第２半導体層よりも高い濃度を持つ、第２導電型の第７半導体層を備える特許請求の範囲の請求項１乃至６に記載のＭＯＳ型半導体装置とすることがいっそう好適である。
【００２４】
特許請求の範囲の請求項８に記載の発明によれば特許請求の範囲の請求項1記載のＭＯＳ半導体装置の製造方法において、前記第５半導体領域と前記第３半導体領域とを同工程で形成するＭＯＳ型半導体装置の製造方法とすることができる。
【００２５】
ＩＧＢＴセルがトレンチ長手方向に分割配置されたトレンチ型ＩＧＢＴにおいて、周辺構造部から内側にｎ型ソース領域を持たないｐ型半導体領域（以降、ダミーセルと表記する）を分割配置する。ダミーセルを配置する範囲は、周辺構造部から５０μｍ以上３００μｍ以下であることが望ましい。ｐ型ベース領域よりも高い不純物濃度を持つｐ＋型ウエル領域を代わりに形成しても良い。また、ｐ型ベース領域よりも拡散深さが浅いｐ型半導体領域を形成すると、Ｖｃｅ（ｓａｔ）の上昇が抑えられる。
【発明の効果】
【００２６】
本発明によれば、スイッチング特性を悪化させずに、ＯＮ状態でのオン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型ＭＯＳ型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【００２８】
図１は本発明にかかるトレンチ型ＩＧＢＴの要部平面図である。図２は図１のＢ−Ｂ’断面図である。図３は本発明にかかる、異なるトレンチ型ＩＧＢＴの要部平面図である。図４は図３のＣ−Ｃ’要部断面図である。図５は本発明にかかる、さらに異なるトレンチ型ＩＧＢＴの要部平面図である。図６は図５のＤ−Ｄ’要部断面図である。図７は本発明にかかるＶｃｅ（ｓａｔ）とキャリア排出領域幅との関係図である。図８は遮断可能電流とキャリア排出領域幅との関係図である。
【実施例１】
【００２９】
図１に示す本発明にかかる実施例１のトレンチ型ＩＧＢＴの平面図は、従来の前記ＩＧＢＴの平面図（図１０）に対応する図であり、活性領域（セル領域）３２の平面図を示す。図２は前記図１１に対応する本発明にかかる断面図である。本発明図と従来図の異なるところは、周辺構造部に近いところで平行に配置されたストライプ状の溝（トレンチ）２５間のＩＧＢＴユニットセル３２−１間の位置にｐ型領域のダミーセル３２−２が設けられていることである。符号２６はゲート酸化膜、２７はポリシリコンゲート電極、２８は層間絶縁膜、２９はエミッタ電極である。３８はエミッタ電極とシリコン基板表面に接触するコンタクトホールである。図１で、向かって右側には図示しない周辺構造部３３がある。図１で、向かって左側はチップの中央方向である。
【００３０】
ダミーセル３２−２はｐ型ベース領域２３−１とｐ型ベース領域よりも高い不純物濃度を持つｐ＋型コンタクト領域２３−２からなっており、ｎ型ソース領域２４は形成されない。このダミーセル３２−２はｎ型ソース領域２４を持たないため、ＯＮ状態でｎ型ドリフト領域２２への電子の注入が行なわれず、ｎ型ドリフト領域２２に蓄積した少数キャリア（正孔）をエミッタ電極２９へ排出する機能のみを持ち、ＩＧＢＴとしては機能しない領域でもある。従来のキャリア排出領域（図９の符号１７）は、ＩＧＢＴセル領域を連続して環状に囲むように形成されるため、ＩＧＢＴの機能としての無効領域が大きくなり、オン電圧が大きくなりやすいという問題があったが、実施例１では、キャリア排出領域が島状であるため、面積も従来の環状のキャリア排出領域よりも小さくでき、オン電圧の上昇も少なくできる。
【００３１】
図７の飽和電圧Ｖｃｅ（ｓａｔ）と従来の環状キャリア排出領域幅およびダミーセル配置幅との関係図に示すように、同じチップサイズで考えた場合、本発明にかかるダミーセルの配置幅と従来の環状キャリア排出領域（図９）の幅が同じ場合、従来のキャリア排出領域幅の方がＶｃｅ（ｓａｔ）が大きいことが分かる。
【００３２】
ダミーセル３２−２が周辺構造部３３からチップ中央部に向かって配置される幅は、図８に示すように、５０μｍ以下と３００μｍ以上では遮断可能電流の増加への寄与が少なく、５０μｍ以上３００μｍ以下では増加量の多くなることが確かめられた。
【００３３】
ダミーセル３２−２内にｐ＋型コンタクト層２３−２が形成されていれば、キャリア排出の効果がより高くなるので好ましいが、ｐ型ベース層２３または２３−１の不純物濃度が十分高く、エミッタ電極とのコンタクト抵抗が実質的に問題にならない程度であれば、形成する必要は必ずしも無い。これはＩＧＢＴユニットセル３２−１内のｐ＋型コンタクト層２３−３の有無についても同様である。
【００３４】
ダミーセル３２−２のｐ型ベース領域２３−１およびコンタクトホール３８のトレンチ長手方向の長さＹは、Ｖｃｅ（ｓａｔ）と遮断可能電流に影響する。長手方向の長さが長いほど、遮断可能電流も大きくなるが、Ｖｃｅ（ｓａｔ）も上昇する。そのため、必要なＶｃｅ（ｓａｔ）と遮断可能電流が得られるように、適宜、Ｙ方向長さを設計すればよい。
【００３５】
また、本例のように、ダミーセルのｐ型半導体領域をｐ型ベース領域と同じ工程で形成すれば、プロセスが増加せず、効率的にダミーセルを形成できる。
【実施例２】
【００３６】
本発明の実施例２にかかるトレンチ型ＩＧＢＴの要部平面図を図３に、図３中のＣ−Ｃ’断面概略図を図４にそれぞれ示す。ダミーセル５２−２のｐ型領域４３−１は、ＩＧＢＴユニットセル５２−１のｐ型ベース領域４３よりも高い不純物濃度を持ち、ｐ型ベース領域４３と同等か、それよりも深い拡散深さを持つ。ターンオフ過程において、エミッタ電極４９に対しゲート電極４７に負電圧が印加された状態では、トレンチ４５側壁のｐ＋型ベース領域４３に蓄積層５０が形成される。そのため、実施例１よりも高いキャリア排出効果が期待できる。しかしながら、ＯＮ状態では、逆に高いキャリア排出効果の影響からＶｃｅ（ｓａｔ）の上昇が実施例１よりも若干大きくなる。
【実施例３】
【００３７】
本発明の実施例３にかかるトレンチ型ＩＧＢＴの要部平面図を図５に、図５中のＤ−Ｄ’断面概略図を図６にそれぞれ示す。実施例３では、ダミーセル７２−２のｐ型領域６３−１はＩＧＢＴユニットセル７２−１のｐ型ベース層６３よりも拡散深さが浅いことが特徴である。キャリアの排出効果は若干低下するが、Ｖｃｅ（ｓａｔ）の上昇を低減することができる。他の領域は実施例１、２と同様である。
【００３８】
表１に、Ｖｃｅ（ｓａｔ）と遮断可能電流に対するダミーセル中のｐ型半導体領域の不純物濃度の効果を、表２にＶｃｅ（ｓａｔ）と遮断可能電流に対するダミーセル中のｐ型半導体領域の拡散深さの効果をそれぞれ、まとめて示した。
【００３９】
【表１】
2007221012.tif 000003
【００４０】
【表２】
2007221012.tif 000004
ダミーセル７２−２内のｐ型領域６３−１は上記表１、２の効果を考え合わせ、最適に設計する必要がある。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかるトレンチ型ＩＧＢＴの要部平面図である。
【図２】図１のＢ−Ｂ’断面図である。
【図３】本発明にかかる、異なるトレンチ型ＩＧＢＴの要部平面図である。
【図４】図３のＣ−Ｃ’要部断面図である。
【図５】本発明にかかる、さらに異なるトレンチ型ＩＧＢＴの要部平面図である。
【図６】図５のＤ−Ｄ’要部断面図である。
【図７】本発明にかかるＶｃｅ（ｓａｔ）とキャリア排出領域幅との関係図である。
【図８】遮断可能電流とキャリア排出領域幅との関係図である。
【図９】従来のトレンチ型ＩＧＢＴのチップ周辺の概略断面図である。
【図１０】従来のトレンチ型ＩＧＢＴの概略平面図である。
【図１１】図１０中のＡ−Ａ’における表面近傍の概略断面図である。
【図１２】特許文献２に記載の図１に相当するＩＧＢＴの断面図である。
【符号の説明】
【００４２】
２２…                  ｎドリフト層
２３、４３、６３…      ｐベース層
２４…                  ｎエミッタ層
２５、４５…            トレンチ（溝）
２６…                  ゲート酸化膜
２７、４７…            ポリシリコンゲート電極
２８…                  層間絶縁膜
２９、４９…            エミッタ電極
３２、５２、７２…      ＩＧＢＴユニットセル領域
３３…                  周辺構造部。
【図１】
2007221012.tif 000005
【図２】
2007221012.tif 000006
【図３】
2007221012.tif 000007
【図４】
2007221012.tif 000008
【図５】
2007221012.tif 000009
【図６】
2007221012.tif 000010
【図７】
2007221012.tif 000011
【図８】
2007221012.tif 000012
【図９】
2007221012.tif 000013
【図１０】
2007221012.tif 000014
【図１１】
2007221012.tif 000015
【図１２】
2007221012.tif 000016