(57)【要約】【課題】  回路規模の縮小化と信号遅延時間の改善との両立を実現可能な半導体記憶装置を提供する。【解決手段】  各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）をドライブするワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向のみに配置する。各ワード線の上部領域を行方向に略２等分して構成される小領域の内、奇数行のワード線は、ワード線ドライブ回路２１が存する側（図では左側）の小領域に低抵抗配線（２５ａ、２５ｃ・・・）が形成される一方、偶数行のワード線は、ワードドライブ回路２１の反対側（図３では右側）の小領域に低抵抗配線（２５ｂ、２５ｄ、・・・）が形成される。これによって隣接行に係る低抵抗配線同士のショートを回避しつつ、ワードドライブ回路とメモリセルまでのワード線抵抗値の低減、並びにワードドライブ回路と同一列位置における各メモリセルまでのワード線抵抗値のバラツキの抑制が図られる。【選択図】        図３
2007334974.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイと、同一行にある前記メモリセルが共通に接続される複数のワード線と、同一列にある前記メモリセルが共通に接続される複数のビット線とを有してなる半導体記憶装置であって、
前記複数のワード線夫々をドライブするワード線ドライブ回路を前記メモリセルアレイの片側一方向に有し、
前記複数のワード線夫々が、各ワード線の上部領域の少なくとも一部に前記ワード線と平行に形成された前記ワード線より抵抗率の低い低抵抗配線と離散的な電気的接続を有しており、
隣接する前記ワード線の上部領域に形成される前記低抵抗配線が互いに列方向に対向しないように構成されることを特徴とする半導体記憶装置。
【請求項２】
前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に３以上分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に不均等に分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
分割されて構成される前記複数の小領域の内、前記ワード線ドライブ回路に最も近い位置に構成される前記小領域の大きさを最小とし、前記ワード線ドライブ回路から最も離れた位置に構成される前記小領域の大きさを最大とするように前記ワード線の上部領域の分割を行うことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記低抵抗配線が、同一の前記小領域内において前記ワード線と３以上の電気的接続点を有することを特徴とする請求項２〜請求項４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記低抵抗配線が形成される前記小領域と前記低抵抗配線が形成されない前記小領域が列方向に交互に構成されることを特徴とする請求項２〜請求項５の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にワード線をメタル等の低抵抗配線で裏打ちすることでワード線抵抗を低減し、信号遅延時間を改善した半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置は、一般的に、外部アドレス信号の内のロウアドレスがロウデコーダによってデコードされた後、選択されたワード線を駆動すると共に、外部アドレス信号の内のカラムアドレスがカラムデコーダによってデコードされた後、選択されたビット線を駆動し、これらの交点に位置するメモリセルに入出力バッファを介して所定の情報が書き込まれ、又は読み出されてセンスアンプで増幅されて入出力バッファを介して外部に出力される。
【０００３】
上記のワード線は、トランジスタ素子をメモリセル内に有する場合はトランジスタゲート材料として一般的に用いられるポリシリコン等の比較的高抵抗の配線で形成されており、データの読み出し処理或いは書き込み処理を高速化し、かつ安定にビット線の信号をセンスアンプで増幅させるためには、配線抵抗によるワード線の信号伝達遅れを最小限にする必要がある。
【０００４】
又、近年のメモリの高密度化に伴って、一のワード線で選択されるメモリセルのトランジスタゲート数が増大傾向にあり、これによってワード線長が長くなるので、高抵抗材料によるワード線ではワード駆動信号遅延が増加し、高速化できないという問題がある。
【０００５】
この解決の一手法として、ワード線に対して平行にアルミニウム等のメタルで形成された比較的配線抵抗が低い特性を有する低抵抗配線を配線する（以下において「ワード線の裏打ち」と称する）と共に、ワード線と前記低抵抗配線とを任意の箇所でコンタクト接続することによって、ワード線の駆動信号の伝達遅延時間を低減する方法が用いられている。
【０００６】
しかしながら、このようなワード線の裏打ちによるワード線抵抗の低抵抗化手法を例えば大容量のＤＲＡＭ或いはフラッシュメモリ等の半導体記憶装置に適用する場合には、記憶容量の大容量化に伴って裏打ち用の低抵抗配線ピッチが狭くなることに伴い、隣接する低抵抗配線同士がショートを起こす可能性が高くなるという問題がある。
【０００７】
かかる問題を受け、隣接する２つのワード線において、交互にワード線の略１／２長までの領域について低抵抗配線の裏打ちを行うことで、裏打ち用低抵抗配線のピッチを緩和することを実現した半導体記憶装置が提供されている（例えば特許文献１参照）。
【０００８】
【特許文献１】特開平８−３３０５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１２は、上記特許文献１に記載の半導体記憶装置が備えるメモリセルアレイの概略図である。図１２に示される半導体記憶装置は、行方向及び列方向に複数のメモリセル（不図示）がマトリクス状に配置されたメモリセルアレイ９１を有し、このメモリセルアレイ９１上にワード線（９５ａ、９５ｂ、９５ｃ、９５ｄ、・・・）とビット線（不図示）とがメモリセルアレイ９１の領域上に形成される。又、奇数行目のワード線９５ａ、９５ｃ、・・・をドライブするためのワード線ドライブ回路９３をメモリセルアレイ領域９１の片側一方向に有し、偶数行目のワード線９５ｂ、９５ｄ、・・・をドライブするためのワード線ドライブ回路９４をワード線ドライブ回路９３とは反対側のメモリセルアレイ９１の片側一方向に有する。
【００１０】
又、各ワード線（９５ａ、９５ｂ、９５ｃ、９５ｄ、・・・）は、その上部の一部領域にアルミニウム等のメタルで構成される低抵抗配線９６ａ、９６ｂ、９６ｃ、９６ｄ、・・・が形成され、夫々は下部に形成されているワード線と電気的に接続されている。
【００１１】
低抵抗配線９６ａは、ワード線９５ａの上部領域の内、ワード線ドライブ回路９３側からメモリセルアレイ９１の略中央列位置までの領域（領域９１ａ）内に形成され、コンタクト９７ａ１、及びコンタクト９７ａ２においてワード線９５ａと電気的に接続されている。一方、低抵抗配線９６ｂは、ワード線９５ｂの上部領域の内、ワード線ドライブ回路９４側からメモリセルアレイ９１の略中央列位置までの領域（領域９１ｂ）内に形成され、コンタクト９７ｂ１、及びコンタクト９７ｂ２においてワード線９５ｂと電気的に接続されている。
【００１２】
各低抵抗配線は、以下同様に、隣接行において列方向に隣接しないよう、図１２に示すように、同一列位置において低抵抗配線の形成位置が一行おきに交互になるように構成されている。このように構成されることで、低抵抗配線同士のショートの防止を図っている。
【００１３】
図１３は図１２において、直線Ｌａ９３−Ｌａ９４で切断したときの断面図（図１３（ａ））、及び直線Ｌｂ９３−Ｌｂ９４で切断したときの断面図（図１３（ｂ））である。
【００１４】
ここで、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をＲとし、低抵抗配線は各ワード線に対して抵抗率が十分小さいものとする。この場合、図１３(ａ)において、ワード線９５ａをドライブするワード線ドライブ回路９３に最も近い位置である点ａ９３から最もワード線ドライブ回路９３から離れた位置（ワード線９５ａ上で最大抵抗値となる位置）である点ａ９４までの抵抗値は、低抵抗配線９６ａを配線しない場合にはＲであるのに対し、低抵抗配線９６ａを配線することでＲ／２に低減することができる。同様に、図１３（ｂ）において、ワード線９５ｂをドライブするワード線ドライブ回路９４に近い位置である点ｂ９４から最もワード線ドライブ回路９４から離れた位置（ワード線９５ｂ上で最大抵抗値となる位置）である点ｂ９３までの抵抗値は、低抵抗配線９６ｂを配線しない場合にはＲであるのに対し、低抵抗配線９６ｂを配線することでＲ／２に低減することができる。
【００１５】
このように、低抵抗配線９６ａ、９６ｂ、・・・・を各ワード線上に配線することで、ワード線ドライブ回路９３又は９４から最も離れたワード線上の位置までの抵抗値（最大抵抗値）をＲ／２に低減できるため、最小抵抗値（低抵抗配線とワード線とのコンタクト接触位置における抵抗値に相当）との抵抗差を抑制でき、伝達遅延時間の低減が図られる。
【００１６】
しかしながら、上記図１２に記載の半導体記憶装置は、メモリセルアレイ９１の両方向にワード線ドライブ回路（９３及び９４）を備える構成であるため、各ワード線ドライブ回路の信号線の取り回し領域の面積が増大し、又、この信号線の取り回しに起因する信号伝達時間の遅延が発生する。更に、ワード線ドライブ回路を両方向に有することから、ワード線ドライブ回路そのものが占有する面積が増大してしまうという問題がある。
【００１７】
本発明は、上記問題点に鑑み、回路規模の縮小化と信号遅延時間の改善との両立を実現可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る半導体記憶装置は、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイと、同一行にある前記メモリセルが共通に接続される複数のワード線と、同一列にある前記メモリセルが共通に接続される複数のビット線とを有してなる半導体記憶装置であって、前記複数のワード線夫々をドライブするワード線ドライブ回路を前記メモリセルアレイの片側一方向に有し、前記複数のワード線夫々が、各ワード線の上部領域の少なくとも一部に前記ワード線と平行に形成された前記ワード線より抵抗率の低い低抵抗配線と離散的な電気的接続を有しており、隣接する前記ワード線の上部領域に形成される前記低抵抗配線が互いに列方向に対向しないように構成されることを第１の特徴とする。
【００１９】
本発明に係る半導体記憶装置の上記第１の特徴構成によれば、ワード線ドライブ回路をメモリセルアレイの片側一方向にのみ有する構成の下で、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗を低減できるため、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延の抑制と、占有面積の縮小化を図ることができる。
【００２０】
又、ワード線ドライブ回路がメモリセルアレイの両方向に構成される場合と比較して、同一列位置のメモリセルに接続されるワード線の接続点と、ワード線ドライブ回路との間の抵抗値のバラツキが抑制されるため、特に列方向に隣接するメモリセルに記憶されるデータの読み出しスピードの遅延を抑制することができる。
【００２１】
又、本発明に係る半導体記憶装置は、上記第１の特徴構成に加えて、前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に３以上分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを第２の特徴とする。
【００２２】
本発明に係る半導体記憶装置の上記第２の特徴構成によれば、２つの前記小領域で構成される場合と比較してワード線ドライブ回路から一のメモリセル位置までのワード線抵抗の最大値を低減することができる。このとき、前記小領域の数を増加して一のワード線の上部領域に形成される低抵抗配線の数を増加することにより、ワード線抵抗の最大値の低減効果を更に高めることができる。
【００２３】
又、本発明に係る半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に不均等に分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを第３の特徴とする。
【００２４】
本発明に係る半導体記憶装置の上記第３の特徴構成によれば、行方向に均等に分割して構成される小領域内に低抵抗配線を形成する場合と比較して、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗の最大値を低減することができる。これによって当該メモリセル位置に係るデータ読み出しに要する時間と、ワード線抵抗が最小値を示すメモリセル位置に係るデータ読み出しに要する時間との乖離が縮小される。又、同一列位置のメモリセルに接続されるワード線の接続点とワード線ドライブ回路との間の抵抗値のバラツキが更に抑制されるため、特に列方向に隣接するメモリセルに記憶されるデータの読み出しスピードの遅延を抑制することができる。更に、行方向に３以上不均等に分割して小領域を構成することで、よりワード線抵抗の最大値の低減効果を有することができる
【００２５】
又、本発明に係る半導体記憶装置は、上記第３の特徴構成に加えて、分割されて構成される前記複数の小領域の内、前記ワード線ドライブ回路に最も近い位置に構成される前記小領域の大きさを最小とし、前記ワード線ドライブ回路から最も離れた位置に構成される前記小領域の大きさを最大とするように前記ワード線の上部領域の分割を行うことを第４の特徴とする。
【００２６】
本発明に係る半導体記憶装置の上記第４の特徴構成によれば、メモリセルアレイを構成する全メモリセルの内、ワード線ドライブ回路からのワード線抵抗が最大となるメモリセル位置におけるワード線抵抗を低減することができる。即ち、これによってメモリセルアレイ全体におけるワード線抵抗の最大値を低減する効果を有する。
【００２７】
又、本発明に係る半導体記憶装置は、上記第２〜第４の何れか一の特徴構成に加えて、前記低抵抗配線が、同一の前記小領域内において前記ワード線と３以上の電気的接続点を有することを第５の特徴とする。
【００２８】
本発明に係る半導体記憶装置の上記第５の特徴構成によれば、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗の最大値を更に低減することができると共に、同一列位置のメモリセルに接続されるワード線の接続点と、ワード線ドライブ回路との間の抵抗値のバラツキが更に抑制され、各メモリセル毎のデータの読み出しスピードの遅延を更に抑制することができる。
【００２９】
又、本発明に係る半導体記憶装置は、上記第２〜第５の何れか一の特徴構成に加えて、前記低抵抗配線が形成される前記小領域と前記低抵抗配線が形成されない前記小領域が列方向に交互に構成されることを第６の特徴とする。
【００３０】
上記第６の特徴構成によれば、各ワード線間のピッチが狭いメモリセルアレイで構成される半導体記憶装置においても、ワード線ドライブ回路からメモリセルアレイを構成する各メモリセル位置までのワード線抵抗を全体的に低減することができる。これによって、各メモリセル間におけるデータの読み出しスピードの遅延が抑制される。又、奇数行と偶数行とで低抵抗配線の形成パターンが夫々同一となるため、製造における工程が容易になると共にメモリセルアレイの見た目が美しくなるという効果もある。
【発明の効果】
【００３１】
本発明の構成によれば、ワード線ドライブ回路をメモリセルアレイの片側一方向にのみ有する構成の下で、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗を低減できるため、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延を抑制でき、又、占有面積の縮小化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
以下において、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の各実施形態について図面を参照して説明する。
【００３３】
＜第１の実施形態＞
本発明装置の第１の実施形態（以下、適宜「本実施形態」と略称する）について図１〜図４を参照して説明する。
【００３４】
本発明装置は、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイと、同一行にある前記メモリセルが共通に接続される複数のワード線と、同一列にある前記メモリセルが共通に接続される複数のビット線とを有してなる構成であって、ワード線抵抗に起因した信号伝達遅れを改善すべく、ワード線に低抵抗配線を裏打ちする際の裏打ちパターン、及びワード線をドライブするワード線ドライブ回路の配置方法に特徴を有するものである。以下では、まず本発明装置の全体的な概略構成について説明を行った後、本発明装置の特徴部分について詳細に説明する。
【００３５】
図１は、本実施形態における本発明装置の一構成例であるフラッシュメモリの概略構成を示すブロック図である。図１に示される本発明装置１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３、カラム電圧制御回路１４、ロウ電圧制御回路１５、ステートマシン１６、アドレスバッファ１７、コマンドステートロジックインターフェース１８、及びＩ／Ｏバッファ１９等を備えて構成される。
【００３６】
メモリセルアレイ１０は、後述する図２に示すように、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルの内、同一行にあるメモリセルは共通のワード線に接続され、同一列にあるメモリセルは共通のビット線に接続される。
【００３７】
各ビット線は、カラムデコーダ１２及びセンスアンプ１３と接続されており、これらによってビット線の選択とデータの検出が行われる。センスアンプ１３で検出されたデータはＩ／Ｏバッファ１９を介して外部入出力端子Ｉ／Ｏに与えられるか、或いは、書き込み・消去モードにおける書き込み・消去の検証処理（ベリファイ）に使用される。。カラムデコーダ１２は、カラム電圧制御回路１４と接続されており、この制御回路１４より必要な電圧が供給される。
【００３８】
各ワード線は、ロウデコーダ１１が接続されており、ロウデコーダ１１によってワード線の選択が行われる。ロウデコーダ１１は、ロウ電圧制御回路１５と接続されており、この制御回路１５より必要な電圧が供給される。又、ロウデコーダ１１は、選択したワード線の電圧を駆動するためのワード線ドライブ回路を内部に有する。
【００３９】
尚、アドレスバッファ１７は、アドレス入力端子よりアドレス信号が供給される構成であり、このアドレスバッファ１７に対して供給されたアドレス信号がカラムアドレス及びロウアドレスに分割されて、夫々がカラムデコーダ１２及びロウデコーダ１１に各別に入力される。
【００４０】
ステートマシン１６は、センスアンプ１３、カラム電圧制御回路１４、ロウ電圧制御回路１５、カラムデコーダ１２、ロウデコーダ１１と夫々接続を有し、外部からコマンドステートロジックインタフェース１８を経由して入力されたコマンドに基づきメモリセルアレイ１０に対するメモリ動作全体を制御する。
【００４１】
図２は、図１のメモリセルアレイ１０の概略構成を示す回路ブロック図である。図２に示されるように、メモリセルアレイ１０は、フローティングゲート型のＭＯＳＦＥＴで構成されるメモリセル２４が行方向及び列方向にマトリクス状に複数配置されるとともに、行方向に延伸するワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）、及び列方向に延伸するビット線（２３ａ、２３ｂ、２３ｃ、２３ｄ、・・・）を有する。同一行に存在する各メモリセル夫々が制御ゲートを共通のワード線に接続し、同一列に存在する各メモリセル夫々がドレイン又はソースに相当する電極を共通のビット線に接続する。尚、後述するように、本発明装置は、ワード線に対して低抵抗配線の裏打ちが行われる構成であるが、図２においては図面の煩雑化を避ける目的で裏打ちされた低抵抗配線については図示していない。
【００４２】
又、各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・・）のドライブを行うワード線ドライブ回路２１がロウデコーダ１１の内部に備えられる。本発明装置１は、メモリセルアレイ１０の片側一方向にのみワード線ドライブ回路２１を有する構成であり、このワード線ドライブ回路２１によって全てのワード線がドライブ可能である。
【００４３】
図３は、メモリセルアレイ１０を上面から見た概略図であり、図面の煩雑化を避ける目的で、各ビット線及び各メモリセルの図示を省略している。
【００４４】
各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）は、その上部の一部領域にアルミニウム等のメタルで構成される低抵抗配線２５ａ、２５ｂ、２５ｃ、２５ｄが夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。
【００４５】
以下、本実施形態においては、説明の都合上、各ワード線の上部領域を行方向に略２等分して構成される小領域を便宜的に考え、左（ワード線ドライブ回路２１の配置側）から順に第１小領域、第２小領域と呼称する。このとき、低抵抗配線２５ａは、ワード線２２ａの上部領域の内の第１小領域内に形成され、コンタクト２６ａ１及びコンタクト２６ａ２においてワード線２２ａと電気的に接続されている。一方、低抵抗配線２５ｂは、ワード線２２ｂの上部領域の内の第２小領域内に形成され、コンタクト２６ｂ１、及びコンタクト２６ｂ２においてワード線２２ｂと電気的に接続されている。尚、各低抵抗配線は、その略両端位置に形成される各コンタクトによってワード線と電気的に接続される。
【００４６】
各低抵抗配線は、図１２の構成と同様に、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第３行に係る低抵抗配線２５ｃ以下奇数行に係る低抵抗配線は、第１行に係る低抵抗配線２５ａと同様、ワード線上部領域の第１小領域内に形成され、第４行に係る低抵抗配線２５ｄ以下偶数行に係る低抵抗配線は、第２行に係る低抵抗配線と同様、メモリセルアレイ１０の領域内において、ワード線上部領域の第２小領域内に形成される。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。
【００４７】
図４は、図３において、直線Ｌａ２１−Ｌａ２２で切断したときの断面図（図４（ａ））、及び直線Ｌｂ２１−Ｌｂ２２で切断したときの断面図（図４（ｂ））である。
【００４８】
このとき、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をＲとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線２２ａにおいて低抵抗配線２５ａを配線した場合に抵抗値が最大となる箇所は、ワード線２２ａをドライブするワード線ドライブ回路２１に最も近い位置である点ａ２１から最もワード線ドライブ回路２１から離れた位置である点ａ２２までの間のワード線抵抗であって、この値はＲ／２である。即ち、低抵抗配線２５ａを配線しない場合と比較して最大抵抗値をＲからＲ／２に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
【００４９】
一方で、ワード線２２ｂにおいて低抵抗配線２５ｂを配線した場合に抵抗値が最大となる箇所は、ワード線２２ｂをドライブするワード線ドライブ回路２１に最も近い位置である点ｂ２１から、コンタクト２６ｂ１とコンタクト２６ｂ２の略中間位置である点ｂ２３までの間のワード線抵抗であって、この値は３Ｒ／４である。即ち、低抵抗配線２５ｂを配線しない場合と比較して最大抵抗値をＲから３Ｒ／４に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
【００５０】
このように、本発明装置によれば、ワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。尚、図１２及び図１３に示す従来構成と比較した場合、奇数行については最大抵抗値を同程度低減できる一方、偶数行については従来構成の方が最大抵抗値を削減できるが、本発明装置はワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向にのみ有する構成であり、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較してワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延が抑制されるため、全体的に見れば遅延抑制効果が期待できる。更には、ワード線ドライブ回路及びその信号線の占有面積を低減できるため、全体的にそのチップサイズを縮小することができる。
【００５１】
＜第２の実施形態＞
本発明装置の第２の実施形態（以下、適宜「本実施形態」と略称する）について図５及び図６を参照して説明する。尚、本実施形態は、第１の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第１の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第１の実施形態との相違箇所についてのみ説明を行う。
【００５２】
図５は、本実施形態におけるメモリセルアレイ１０を上面から見た概略図であり、第１の実施形態における図３と同様、各ビット線及び各メモリセルを省略して図示している。
【００５３】
第１の実施形態と同様、本実施形態においても、各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）は、その上部の一部領域に低抵抗配線が夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。尚、図５に示されるように、本実施形態では、各ワード線と接続される低抵抗配線が不連続に２箇所形成される。即ち、第１行に係るワード線２２ａは低抵抗配線２５ａ１及び２５ａ２と電気的に接続し、第２行に係るワード線２２ｂは低抵抗配線２５ｂ１及び２５ｂ２と電気的に接続し、第３行に係るワード線２２ｃは低抵抗配線２５ｃ１及び２５ｃ２と電気的に接続し、第４行に係るワード線２２ｄは低抵抗配線２５ｄ１及び２５ｄ２と電気的に接続する。以下の各行においても同様とする。
【００５４】
以下、本実施形態においては、説明の都合上、各ワード線の上部領域を略４等分して構成される小領域を便宜的に考え、左（ワード線ドライブ回路２１の配置側）から順に第１小領域、第２小領域、第３小領域、及び第４小領域と呼称する。このとき、第１行に係るワード線２２ａの上部領域に形成される各低抵抗配線については、低抵抗配線２５ａ１がワード線２２ａの上部領域の内の第１小領域内に形成されると共にコンタクト２６ａ３及びコンタクト２６ａ４においてワード線２２ａと電気的に接続されており、低抵抗配線２５ａ２がワード線２２ａの上部領域の内の第３小領域内に形成されると共にコンタクト２６ａ５及びコンタクト２６ａ６においてワード線２２ａと電気的に接続されている。一方、第２行に係るワード線２２ｂの上部領域に形成される各低抵抗配線については、低抵抗配線２５ｂ１がワード線２２ｂの上部領域の内の第２小領域内に形成されると共にコンタクト２６ｂ３、及びコンタクト２６ｂ４においてワード線２２ｂと電気的に接続されており、低抵抗配線２５ｂ２がワード線２２ｂの上部領域の内の第４小領域内に形成されると共にコンタクト２６ｂ５、及びコンタクト２６ｂ６においてワード線２２ｂと電気的に接続されている。尚、本実施形態においても、各低抵抗配線は、その略両端位置に形成される各コンタクトによってワード線と接続されているものとする。
【００５５】
又、第３行以下の各ワード線上に形成される低抵抗配線は、第１の実施形態と同様、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第３行に係るワード線２２ｃ以下、奇数行に係る各ワード線の上部領域においては、第１小領域及び第３小領域に低抵抗配線が夫々形成され（第３行においては夫々２５ｃ１、２５ｃ２に該当）、第４行に係るワード線２２ｄ以下、偶数行に係る各ワード線の上部領域においては、第２小領域及び第４小領域に低抵抗配線が夫々形成される（第４行においては夫々２５ｄ１、２５ｄ２に該当）。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。
【００５６】
図６は、図５において、直線Ｌａ２１−Ｌａ２２で切断したときの断面図（図６（ａ））、及び直線Ｌｂ２１−Ｌｂ２２で切断したときの断面図（図６（ｂ））である。
【００５７】
このとき、第１の実施形態と同様、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をＲとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線２２ａにおいて低抵抗配線２５ａ１及び２５ａ２を配線した場合に抵抗値が最大となる箇所は、ワード線２２ａをドライブするワード線ドライブ回路２１に最も近い位置である点ａ２１から最もワード線ドライブ回路２１から離れた位置である点ａ２２までの間のワード線抵抗であって、この値はＲ／２である。即ち、低抵抗配線２５ａ１及び２５ａ２を配線しない場合と比較して最大抵抗値をＲからＲ／２に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
【００５８】
一方で、ワード線２２ｂにおいて低抵抗配線２５ｂ１及び２５ｂ２を配線した場合に抵抗値が最大となる箇所は、ワード線２２ｂをドライブするワード線ドライブ回路２１に最も近い位置である点ｂ２１から、コンタクト２６ｂ５とコンタクト２６ｂ６の略中間位置である点ｂ２４までの間のワード線抵抗であって、この値は５Ｒ／８である。即ち、低抵抗配線２５ｂ１及び２５ｂ２を配線しない場合と比較して最大抵抗値をＲから５Ｒ／８に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
【００５９】
このように、本実施形態においても、第１の実施形態と同様、ワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。特に第１の実施形態と比較した場合、偶数行に係る最大抵抗値を更に低下させることができるため、第１の実施形態よりも信号伝達遅延の抑制効果が向上する。又、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延が抑制されると共に、ワード線ドライブ回路及びその信号線の占有面積が低減されるために全体としてその大きさを縮小することができる。
【００６０】
＜第３の実施形態＞
本発明装置の第３の実施形態（以下、適宜「本実施形態」と略称する）について図７及び図８を参照して説明する。尚、本実施形態は、第１の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第１の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第１の実施形態との相違箇所についてのみ説明を行う。
【００６１】
図７は、本実施形態におけるメモリセルアレイ１０を上面から見た概略図であり、第１の実施形態における図３と同様、各ビット線及び各メモリセルを省略して図示している。
【００６２】
第１の実施形態と同様、本実施形態においても、各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）は、その上部の一部領域に低抵抗配線が夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。尚、図７に示されるように、本実施形態では、奇数行に係る各ワード線と接続される低抵抗配線が不連続に２箇所形成され、偶数行に係る各ワード線と接続される低抵抗配線が１箇所に形成される。即ち、第１行に係るワード線２２ａは低抵抗配線２５ａ３及び２５ａ４と電気的に接続し、第２行に係るワード線２２ｂは低抵抗配線２５ｂ３と電気的に接続し、第３行に係るワード線２２ｃは低抵抗配線２５ｃ３及び２５ｃ４と電気的に接続し、第４行に係るワード線２２ｄは低抵抗配線２５ｄ３と電気的に接続する。以下の各行においても同様とする。
【００６３】
以下、本実施形態においても第２の実施形態と同様に、説明の都合上、各ワード線の上部領域を略４等分して構成される小領域を便宜的に考え、左（ワード線ドライブ回路２１の配置側）から順に第１小領域、第２小領域、第３小領域、及び第４小領域と呼称する。このとき、第１行に係るワード線２２ａの上部領域に形成される各低抵抗配線については、低抵抗配線２５ａ３がワード線２２ａの上部領域の内の第１小領域内に形成されると共にコンタクト２６ａ７及びコンタクト２６ａ８においてワード線２２ａと電気的に接続されており、低抵抗配線２５ａ４がワード線２２ａの上部領域の内の第４小領域内に形成されると共にコンタクト２６ａ９及びコンタクト２６ａ１０においてワード線２２ａと電気的に接続されている。一方、第２行に係るワード線２２ｂの上部領域に形成される低抵抗配線２５ｂ３は、ワード線２２ｂの上部領域の内の第２小領域から第３小領域に渡る範囲内に形成されると共にコンタクト２６ｂ７、２６ｂ８、及びコンタクト２６ｂ９においてワード線２２ｂと電気的に接続されている。尚、各低抵抗配線は、その略両端位置に形成される各コンタクトによってワード線と接続されるとともに、偶数行に係る低抵抗配線については、略中央付近に別途コンタクト（第２行においてはコンタクト２６ｂ８に相当）が設けられており、当該コンタクト位置においてもワード線と電気的に接続されているものとする。
【００６４】
又、第３行以下の各ワード線上に形成される低抵抗配線は、第１の実施形態と同様、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第３行に係るワード線２２ｃ以下、奇数行に係る各ワード線の上部領域においては、第１小領域及び第４小領域に低抵抗配線が夫々形成され（第３行においては夫々２５ｃ３、２５ｃ４に該当）、第４行に係るワード線２２ｄ以下、偶数行に係る各ワード線の上部領域においては、第２小領域から第３小領域に渡る範囲内に低抵抗配線が夫々形成される（第４行においては２５ｄ３に該当）。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。
【００６５】
図８は、図７において、直線Ｌａ２１−Ｌａ２２で切断したときの断面図（図８（ａ））、及び直線Ｌｂ２１−Ｌｂ２２で切断したときの断面図（図８（ｂ））である。
【００６６】
このとき、第１の実施形態と同様、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をＲとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線２２ａにおいて低抵抗配線２５ａ３及び２５ａ４を配線した場合に抵抗値が最大となる箇所は、ワード線２２ａをドライブするワード線ドライブ回路２１に最も近い位置である点ａ２１からコンタクト２６ａ９とコンタクト２６ａ１０の略中間位置である点ａ２３までの間のワード線抵抗であって、この値は５Ｒ／８である。即ち、低抵抗配線２５ａ３及び２５ａ４を配線しない場合と比較して最大抵抗値をＲから５Ｒ／８に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
【００６７】
一方で、ワード線２２ｂにおいて低抵抗配線２５ｂ３を配線した場合に抵抗値が最大となる箇所は、ワード線２２ｂをドライブするワード線ドライブ回路２１に最も近い位置である点ｂ２１から最もワード線ドライブ回路２１から離れた位置である点ｂ２２までの間のワード線抵抗であって、この値はＲ／２である。即ち、低抵抗配線２５ｂ３を配線しない場合と比較して最大抵抗値をＲからＲ／２に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
【００６８】
このように、本実施形態においても、第１の実施形態と同様、ワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。特に第１の実施形態と比較した場合、奇数行に係る最大抵抗値を更に低下させることができるため、第１の実施形態よりも信号伝達遅延の抑制効果が向上する。又、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延が抑制されると共に、ワード線ドライブ回路及びその信号線の占有面積が低減されるために全体としてその大きさを縮小することができる。
【００６９】
＜第４の実施形態＞
本発明装置の第４の実施形態（以下、適宜「本実施形態」と略称する）について図９及び図１０を参照して説明する。尚、本実施形態は、第１の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第１の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第１の実施形態との相違箇所についてのみ説明を行う。
【００７０】
図９は、本実施形態におけるメモリセルアレイ１０を上面から見た概略図であり、第１の実施形態における図３と同様、各ビット線及び各メモリセルを省略して図示している。
【００７１】
第１の実施形態と同様、本実施形態においても、各ワード線（２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・）は、その上部の一部領域に低抵抗配線が夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。尚、図９に示されるように、本実施形態では、第１の実施形態と同様に各ワード線と接続される低抵抗配線が１箇所に形成されるが、奇数行に係るワード線上に形成される低抵抗配線と偶数行に係るワード線上に形成される低抵抗配線の長さが不均等になるよう形成する。
【００７２】
以下においても、第１の実施形態と同様に、説明の都合上、各ワード線の上部領域を行方向に分割して構成される小領域を便宜的に考え、左（ワード線ドライブ回路２１の配置側）から順に第１小領域、第２小領域と呼称する。尚、本実施形態では、各ワード線の上部領域を左から略１：２に分割して形成される２領域に対して、夫々左から上記第１小領域、及び第２小領域と呼称するものとする。
【００７３】
このとき、低抵抗配線２５ａ５は、ワード線２２ａの上部領域の内の第１小領域内に形成され、コンタクト２６ａ１１及びコンタクト２６ａ１２においてワード線２２ａと電気的に接続されている。一方、低抵抗配線２５ｂ４は、ワード線２２ｂの上部領域の内の第２小領域内に形成され、コンタクト２６ｂ１０、及びコンタクト２６ｂ１１においてワード線２２ｂと電気的に接続されている。又、第３行以下の各ワード線上に形成される低抵抗配線は、第１の実施形態と同様、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第３行に係るワード線２２ｃ以下、奇数行に係る各ワード線の上部領域においては、第１小領域に低抵抗配線が形成され（第３行においては２５ｃ５に該当）、第４行に係るワード線２２ｄ以下、偶数行に係る各ワード線の上部領域においては、第２小領域に低抵抗配線が夫々形成される（第４行においては２５ｄ４に該当）。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。尚、本実施形態においても、各低抵抗配線はその略両端位置に形成される各コンタクトによってワード線と接続されているものとする。
【００７４】
図１０は、図９において、直線Ｌａ２１−Ｌａ２２で切断したときの断面図（図１０（ａ））、及び直線Ｌｂ２１−Ｌｂ２２で切断したときの断面図（図１０（ｂ））である。
【００７５】
このとき、第１の実施形態と同様、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をＲとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線２２ａにおいて低抵抗配線２５ａ５を配線した場合に抵抗値が最大となる箇所は、ワード線２２ａをドライブするワード線ドライブ回路２１に最も近い位置である点ａ２１から最もワード線ドライブ回路２１から離れた位置である点ａ２２までの間のワード線抵抗であって、この値は２Ｒ／３である。即ち、低抵抗配線２５ａ５を配線しない場合と比較して最大抵抗値をＲから２Ｒ／３に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
【００７６】
一方で、ワード線２２ｂにおいて低抵抗配線２５ｂ４を配線した場合に抵抗値が最大となる箇所は、ワード線２２ｂをドライブするワード線ドライブ回路２１に最も近い位置である点ｂ２１から、コンタクト２６ｂ１０とコンタクト２６ｂ１１の略中間位置である点ｂ２５までの間のワード線抵抗であって、この値は２Ｒ／３である。即ち、低抵抗配線２５ｂ４を配線しない場合と比較して最大抵抗値をＲから２Ｒ／３に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
【００７７】
このように、本実施形態においても、第１の実施形態と同様、ワード線ドライブ回路２１をメモリセルアレイ１０の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。特に、第１の実施形態と比較した場合、各ワード線毎に上部領域に形成される低抵抗配線の数は同一である（共に各ワード線毎に１線の低抵抗配線を形成している）が、全ワード線における最大抵抗値について比較すると、第１の実施形態においては３Ｒ／４（偶数行）であるのに対し、本実施形態では２Ｒ／３（奇数行、偶数行とも）であり、本実施形態の場合の方が最大抵抗値を低減する効果が高いことが分かる。即ち、ワード線上部領域を不均等に（本実施形態においては１：２に）分割して形成される小領域内に低抵抗配線を配線することで、均等に分割する場合よりも最大抵抗値を低減できることが分かる。
【００７８】
尚、不均等に分割する際、ワードドライブ回路２１に最も近い位置に形成される小領域の大きさを最小とし、ワードドライブ回路２１から最も離れた位置に形成される小領域の大きさを最大とするように分割することで、最大抵抗値の低減効果を図ることができる。例えば、第２の実施形態のように、ワード線の上部領域を４の小領域に分割する場合には、左から１：１：１：２の割合で分割することにより全ワード線における最大抵抗値が３Ｒ／５となり、第２の実施形態における最大抵抗値の５Ｒ／８よりも低減することが可能となる。
【００７９】
同様に、第３の実施形態においては実質的にワード線の上部領域を３の小領域に分割している場合に相当するが（第３の実施形態内では４の小領域に分割するとして説明を行っているが、偶数行のワード線の上部領域に形成される低抵抗配線は、第３の実施形態における第２小領域と第３小領域に渡って形成されるものであり、この第２小領域と第３小領域とを合わせて一の小領域と見なすことができるため、実質的に３の小領域に分割されていると言える）、左から１：２：２の割合で分割することにより全ワード線における最大抵抗値が３Ｒ／５となり、第３の実施形態における最大抵抗値の５Ｒ／８よりも低減することが可能となる。
【００８０】
以上の各実施形態によれば、ワード線の上部領域に対する分割数を多くして各ワード線の上部領域に形成される低抵抗配線数を増やすことで最大抵抗値は低減され、又、各ワード線の上部領域を分割する際に一定の不均等な割合に分割することで、完全に均等に分割する場合と比較して最大抵抗値が低減される。
【００８１】
ところで、図２に示されるようなマトリクス状にメモリセルが配置される構成の場合、同一ビット線に接続されるメモリセルのゲートに接続されるワード線の接続点と、ワード線ドライブ回路との間の抵抗にバラツキが存在すると、同一ビット線に接続される各メモリセルからの読み出しに時間差が生じる。特に、列方向に隣接するメモリセル間においてこのワード線抵抗のバラツキが存在すると、隣接メモリセルに記憶されるデータを読み出すに時間差が発生し、読み出し時間が遅いメモリセルに合わせて後段の信号処理を行うことで読み出しスピードの遅延が生じてしまう。
【００８２】
図１１は、同一ビット線に接続されるメモリセルのゲートに接続されるワード線の接続点と、ワード線ドライブ回路との間のワード線抵抗のバラツキの範囲を上記第１〜第３の各実施形態、及び図１２に示す従来構成の場合についてグラフ化したものである。尚、各項目とも、同一ビット列において、奇数行に係るワード線抵抗に対する偶数行に係るワード線抵抗の差（奇数行の抵抗値−偶数行の抵抗値）の範囲をグラフによって表現している。
【００８３】
従来構成の場合、両方向からドライブを行うため、ワード線ドライブ回路９３によってドライブされる対象となる奇数行のワード線において、当該ドライブ回路９３の最も近傍位置では抵抗値が０となるが、かかる列位置における偶数行のワード線においては、ワード線ドライブ回路９４によってドライブされるため、そのワード線抵抗がＲ／２となり、従って、そのビット列位置における抵抗差は−Ｒ／２となる。逆に、奇数行のワード線において、ワード線ドライブ回路９４の最も近傍の位置では、ワード線抵抗値がＲ／２となるが、かかる列位置における偶数行のワード線においては抵抗値が０となるため、そのビット列位置における抵抗差はＲ／２となる。即ち、従来構成では、同一ビット列におけるワード線抵抗の抵抗差は−Ｒ／２から＋Ｒ／２までの範囲を取り得る。
【００８４】
これに対し、本発明装置の各実施形態のように、一方向からのドライブを行うことにより、ワード線抵抗の抵抗差の範囲を抑制することができる。即ち、第１の実施形態の場合、偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最も小さい場合は、コンタクト２６ａ２が位置するビット列であり、この場合、奇数行のワード線抵抗は０であるのに対し、偶数行のワード線抵抗はＲ／２となるため、その抵抗差が−Ｒ／２となる。又、何れのワード線もワード線ドライブ回路９４側からビット列位置までの抵抗値であるため、ワード線ドライブ回路９４側に低抵抗配線を有する奇数行の抵抗値が偶数行の抵抗値を上回ることがなく、即ち、同一ビット列におけるワード線抵抗の抵抗差は−Ｒ／２から０までの範囲となり、従来構成と比較してその範囲を抑制することができる。このことは、同一ビット列におけるメモリセルに対する信号伝達に対する遅延を抑制できることを表している。
【００８５】
同様に、第２の実施形態の場合には、コンタクト２６ａ４が位置するビット列、及びコンタクト２６ａ６が位置するビット列において偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最小となり、かかる位置においては、奇数行のワード線抵抗がＲ／４であるのに対し、偶数行のワード線抵抗はＲ／２となるため、その抵抗差が−Ｒ／４となる。尚、第１の実施形態と同様、ワード線ドライブ回路９４側に低抵抗配線を有する奇数行の抵抗値が偶数行の抵抗値を上回ることがなく、同一ビット列におけるワード線抵抗の抵抗差は−Ｒ／４から０までの範囲となり、第１の実施形態と比較して更に抵抗差を抑制することができる。
【００８６】
第３の実施形態の場合、コンタクト２６ａ８が位置するビット列及びコンタクト２６ａ１０が位置するビット列において偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最小となり、かかる位置においては、奇数行のワード線抵抗が０であるのに対し、偶数行のワード線抵抗はＲ／４となるため、その抵抗差は−Ｒ／４となる。又、コンタクト２６ａ９が位置するビット列においては偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最大となり、かかる位置においては、奇数行のワード線抵抗値がＲ／２であるのに対し、偶数行のワード線抵抗はＲ／４であるため、その抵抗差はＲ／４となる。この場合、第２の実施形態と比較すると抵抗差の範囲が広がるものの、従来構成よりは抵抗差を抑制することができる。
【００８７】
又、第４の実施形態の場合、コンタクト２６ａ１２が位置するビット列において偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最小となり、かかる位置においては、奇数行のワード線抵抗が０であるのに対し、偶数行のワード線抵抗はＲ／３となるため、その抵抗差は−Ｒ／３となる。又、コンタクト２６ａ２２が位置するビット列においては偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最大となり、かかる位置においては、奇数行のワード線抵抗値が２Ｒ／３であるのに対し、偶数行のワード線抵抗はＲ／３であるため、その抵抗差はＲ／３となる。この場合、同数の小領域に分割してパターン形成を行った第１の実施形態と比較すると、抵抗差の範囲が広がるものの従来構成よりは抵抗差を抑制することができる。又、抵抗差の絶対値で比較した場合には第１の実施形態よりもその差は向上する。
【００８８】
上述の各実施形態のように、ワード線ドライブ回路をメモリセルアレイの一方向に配置し、又、各ワード線の上部領域を一以上の複数の小領域に分割した一又は複数の小領域内に、隣接行の同一列位置において互いに列方向に対向することのないように低抵抗配線を形成してワード線と電気的に接続してワード線抵抗を低下させることで、占有面積の縮小化と信号伝達時間の遅延抑制を両立することができる。又、信号伝達時間の遅延が抑制できることにより、後段の読み出し回路の設計が容易化される。
【００８９】
尚、上述の各実施形態では、いずれも奇数行のワード線上の低抵抗配線を最もワード線ドライブ回路寄りに形成するものとしたが、この偶数行と奇数行を入れ替えても構わないし、そもそも上述した低抵抗配線の形成パターンはあくまで一例であるので、これらの形成パターンに限定されるものではない。
【００９０】
即ち、第２の実施形態ではワード線の上部領域を４の小領域に均等に分割することで、ワード線抵抗の最大値及び同一ビット列位置におけるワード線抵抗差の抑制を図っているが、更に細分化することでこれらの値を小さくすることができる。しかしながら、これによってワード線との接続のためのコンタクト領域が増大することとなるので、メモリセルアレイの面積に応じて分割数を決定するのが好ましい。
【００９１】
又、第３の実施形態のように、行方向に隣接する２以上の小領域に渡って低抵抗配線を形成しても構わないし、一の低抵抗配線がワード線と接続されるコンタクトを３以上有するものとしても構わない。更には第４の実施形態のように、ワード線の上部領域を不均等に分割して形成される小領域内に低抵抗配線を形成しても構わない。尚、上記各実施形態では、各低抵抗配線の略両端位置にコンタクトが形成されるものとしたが、必ずしも低抵抗配線の両端位置に形成される必要はなく、少なくとも一の低抵抗配線に対してワード線と電気的に接続される２以上のコンタクトが形成されていれば良い。
【００９２】
又、上記の各実施形態では、本発明装置が図２に示されるようなＮＡＮＤ型のフラッシュメモリを想定して説明したが、これに限られず、ＮＯＲ型のフラッシュメモリや、その他のＥＰＲＯＭ、或いはＤＲＡＭ等に対しても同様に実現することができる。更に、ワード線が多重に分割されることで複数のサブワード線を構成する分割ワード線ドライバ方式に対しても同様に適用可能である。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の一構成例であるフラッシュメモリの概略構成を示すブロック図
【図２】本発明の第１の実施形態に係る半導体記憶装置が備えるメモリセルアレイの概略構成を示す回路ブロック図
【図３】本発明の第１の実施形態に係る半導体記憶装置が備えるメモリセルアレイの概略図
【図４】本発明の第１の実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面概略図
【図５】本発明の第２の実施形態に係る半導体記憶装置が備えるメモリセルアレイの概略図
【図６】本発明の第２の実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面概略図
【図７】本発明の第３の実施形態に係る半導体記憶装置が備えるメモリセルアレイの概略図
【図８】本発明の第３の実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面概略図
【図９】本発明の第４の実施形態に係る半導体記憶装置が備えるメモリセルアレイの概略図
【図１０】本発明の第４の実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面概略図
【図１１】同一ビット列における奇数行ワード線と偶数行ワード線のワード線抵抗差を比較したグラフ
【図１２】従来構成の半導体記憶装置が備えるメモリセルアレイの概略図
【図１３】従来構成の半導体記憶装置が備えるメモリセルアレイの断面概略図
【符号の説明】
【００９４】
１：    本発明に係る半導体記憶装置
１０：    メモリセルアレイ
１１：    ロウデコーダ
１２：    カラムデコーダ
１３：    センスアンプ
１４：    カラム電圧制御回路
１５：    ロウ電圧制御回路
１６：    ステートマシン
１７：    アドレスバッファ
１８：    コマンドステートインターフェース
１９：    Ｉ／Ｏバッファ
２１：    ワード線ドライブ回路
２２ａ、２２ｂ、２２ｃ、２２ｄ、・・・：    ワード線
２３ａ、２３ｂ、２３ｃ、２３ｄ、・・・：    ビット線
２４：    メモリセル
２５ａ、２５ａ１、２５ａ２、２５ａ３、２５ａ４、２５ａ５、２５ｂ、２５ｂ１、２５ｂ２、２５ｂ３、２５ｂ４、２５ｃ、２５ｃ１、２５ｃ２、２５ｃ３、２５ｃ４、２５ｃ５、２５ｄ、２５ｄ１、２５ｄ２、２５ｄ３、２５ｄ４、・・・：    低抵抗配線
２６ａ１、２６ａ２、２６ａ３、２６ａ４、２６ａ５、２６ａ６、２６ａ７、２６ａ８、２６ａ９、２６ａ１０、２６ａ１１、２６ａ１２、２６ｂ１、２６ｂ２、２６ｂ３、２６ｂ４、２６ｂ５、２６ｂ６、２６ｂ７、２６ｂ８、２６ｂ９、２６ｂ１０、２６ｂ１１、・・・：    コンタクト
９１：    メモリセル
９１ａ、９１ｂ：    領域
９６ａ、９６ｂ、９６ｃ、９６ｄ、・・・：    低抵抗配線
９７ａ１、９７ａ２、９７ｂ１、９７ｂ２、・・・：    コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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