(57)【要約】【課題】素子が微細化された場合においても、強誘電体キャパシタの特性劣化を抑制し、あるいは、その特性を向上させることができる半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、半導体基板の上方に設けられた強誘電体キャパシタと、強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、保護膜を介して強誘電体キャパシタの側面に設けられ、強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とを備え、側壁膜はシリコン窒化膜からなる。【選択図】図１
2007103769.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられた強誘電体キャパシタと、
前記強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、
前記保護膜を介して前記強誘電体キャパシタの側面に設けられ、前記強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とを備え、
前記側壁膜はシリコン窒化膜からなることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に設けられた複数の強誘電体キャパシタと、
隣り合う前記強誘電体キャパシタ間に埋め込まれ、前記強誘電体キャパシタにかかる電界方向に対して垂直方向へ該強誘電体キャパシタに圧縮応力を与える埋込み膜とを備えた半導体装置。
【請求項３】
前記強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、
前記保護膜を介して前記強誘電体キャパシタの側面に隣接し、前記強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とをさらに備えたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の上方に設けられた強誘電体キャパシタと、
前記強誘電体キャパシタの側面を被覆し、強誘電体膜からなる強誘電体側壁膜と、
前記強誘電体側壁膜に隣接し、前記強誘電体側壁膜へ電界を与えることによって前記強誘電体側壁膜を膨張させる側壁電極とを備えた半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の上方に設けられた第１の電極と、
前記第１の電極の側面に設けられた強誘電体層と、
前記強誘電体層に隣接し、前記強誘電体層にかかる電界方向に対して垂直方向へ該強誘電体層に圧縮応力を与える第２の電極とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
強誘電体キャパシタを備えた強誘電体メモリは、益々、高集積化されている。これに伴い、強誘電体キャパシタのサイズが、数ミクロンからサブミクロンへと微細化されている。このように強誘電体キャパシタを微細化すると、強誘電体キャパシタの残留分極量が低下する。また、微細な強誘電体キャパシタは、その製造工程において、ＣＶＤ（Chemical Vapor Deposition）でのハードマスク形成、ＲＩＥ（Reactive Ion Etching）でのキャパシタの加工、ＣＶＤでの層間絶縁膜の形成等においてプロセスダメージを受けやすい。このプロセスダメージによっても、強誘電体キャパシタの残留分極量が低下する。残留分極量の低下は、強誘電体キャパシタの強誘電体膜の内部、あるいは、電極と強誘電体膜との界面に生じる水素トラップや酸素欠損などの固定電荷が原因である。残留分極量の低下等の特性劣化は、強誘電体メモリの信頼性を低下させる。
【０００３】
また、強誘電体キャパシタがサブミクロンレベルのサイズになると、その周辺部からの影響により、強誘電体キャパシタの分極量が不安定になる。特に、低電圧で強誘電体キャパシタを動作させる場合、強誘電体膜を薄膜化する必要がある。このように薄膜化された強誘電体膜を用いる場合、強誘電体キャパシタの分極量を熱的および時間的に安定化させることが重要となる。
【特許文献１】特開２００５−６４３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
素子が微細化された場合においても、強誘電体キャパシタの特性劣化を抑制し、あるいは、その特性を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、前記保護膜を介して前記強誘電体キャパシタの側面に設けられ、前記強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とを備え、
前記側壁膜はシリコン窒化膜からなることを特徴とする。
【０００６】
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた複数の強誘電体キャパシタと、隣り合う前記強誘電体キャパシタ間に埋め込まれ、前記強誘電体キャパシタにかかる電界方向に対して垂直方向へ該強誘電体キャパシタに圧縮応力を与える埋込み膜とを備えている。
【０００７】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの側面を被覆し、強誘電体膜からなる強誘電体側壁膜と、前記強誘電体側壁膜に隣接し、前記強誘電体側壁膜へ電界を与えることによって前記強誘電体側壁膜を膨張させる側壁電極とを備えている。
【０００８】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた第１の電極と、前記第１の電極の側面に設けられた強誘電体層と、前記強誘電体層に隣接し、前記強誘電体層にかかる電界方向に対して垂直方向へ該強誘電体層に圧縮応力を与える第２の電極とを備えている。
【発明の効果】
【０００９】
本発明に従った半導体装置は、素子が微細化された場合においても、強誘電体キャパシタの特性劣化を抑制し、あるいは、その特性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、強誘電体メモリは、例えば、「ＴＣ並列ユニット直列接続型強誘電体メモリ」である。ＴＣ並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリである。
【００１１】
（第１の実施形態）
図１は、本発明に係る実施形態に従った強誘電体メモリ１００の構成を示す断面図である。強誘電体メモリ１００は、半導体基板１０と、層間絶縁膜１２、２２と、強誘電体キャパシタＦＣと、絶縁性の保護膜２０と、側壁膜３０とを備えている。本実施形態による強誘電体メモリ１００は、図１に示すキャパシタ構造がユニットセルに含まれ、このユニットセルが複数直列に接続されている。
【００１２】
半導体基板１０は、例えば、ｐ型シリコン基板である。半導体基板１０には、ＳＴＩ（Shallow Trench Isolation）（図示せず）が形成されている。ＳＴＩ以外のアクティブ領域には、セルトランジスタ（図示せず）が形成されている。セルトランジスタは、ゲート絶縁膜、ゲート電極（ワード線）、シリコン窒化膜からなるゲートキャップ膜、ゲート側壁膜、および、ソース・ドレイン拡散層によって構成されている。ゲート電極は、例えば、ポリシリコンおよびＷＳｉ２膜からなるポリサイド構造を有する。ソース・ドレイン拡散層は、不純物拡散層１４と電気的に接続されている。ソース・ドレイン拡散層は不純物拡散層１４の一部であってもよい。
【００１３】
シリコン窒化膜およびシリコン酸化膜を含む多層の層間絶縁膜１２がセルトランジスタを被覆するように形成されている。
【００１４】
層間絶縁膜１２内には、コンタクトプラグ１６が形成されている。コンタクトプラグ１６は、強誘電体キャパシタＦＣの底部電極ＢＥと不純物拡散層１４との間を電気的に接続している。バリア膜が設けられている場合には、コンタクトプラグ１６は、バリア膜と不純物拡散層１４との間を電気的に接続している。
【００１５】
強誘電体キャパシタＦＣは、層間絶縁膜１２上に設けられている。強誘電体キャパシタＦＣは、底部電極ＢＥ、強誘電体膜ＦＦおよび上部電極ＴＥを含み、底部電極ＢＥおよび上部電極ＴＥに電圧を与えることによって、強誘電体膜ＦＦに電界を与えることができるように構成されている。強誘電体膜ＦＦは、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＳＢＴにＮｂを添加した材料、ＢＬＴ（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２等の強誘電体材料からなる。また、強誘電体膜ＦＦは、様々な添加元素を加えたＰＺＴまたは様々な添加元素を加えたＰＬＺＴのような強誘電体複合酸化物であってもよい。これらの強誘電体材料は、ペロブスカイト構造を基本とした結晶構造を有し、不揮発性メモリとして利用可能な残留分極を有する。強誘電体膜ＦＦは、他の半導体メモリ製造工程と整合がとれたスパッタ法、ＭＯＣＶＤ法、あるいは、ゾルゲル法などを用いて成膜すればよい。尚、底部電極ＢＥの下に導電性のバリア膜（図示せず）を設けてもよい。
【００１６】
酸化物強誘電体を酸素雰囲気を用いて形成し、かつ、疲労特性、リテンション特性、インプリント特性などのキャパシタの信頼性を向上させるために、底部電極ＢＥは、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２などの貴金属、貴金属酸化物、導電性酸化物から成る。上部電極ＴＥは、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３（ＳＲＯ）、ＬａＮｉＯ３（ＬＮＯ）、（Ｌａ、Ｓｒ）ＣｏＯ３、ＹＢＣＯ（超伝導体）、ＳＲＯとＩｒＯｘとの積層体などの貴金属、貴金属酸化物、ペロブスカイト構造に代表される導電性複合酸化物から成る。特に、ＩｒＯ２は、側壁膜３０の形成時あるいは層間絶縁膜形成などのキャパシタへのプロセスダメージを抑制するために、ＰＺＴ膜の上部電極として広く用いられている。
【００１７】
強誘電体キャパシタＦＣは次のように形成される。まず、層間絶縁膜１２上に、下部電極ＢＥ、強誘電体膜ＦＦおよび上部電極ＴＥの各材料を堆積する。次に、上部電極ＴＥの材料上にハードマスクの材料を堆積する。フォトリソグラフィ技術およびＲＩＥを用いて、このハードマスクを強誘電体キャパシタＦＣのパターンに加工する。このとき、ＲＩＥは、ＣＨＦ３、ＣＦ４などのハロゲン系のガスを用いて室温にて実行される。
【００１８】
次に、ハードマスクを用いて、上部電極ＴＥをＲＩＥで加工する。上部電極ＴＥがＩｒＯ２膜である場合、ＲＩＥは、Ｃｌ２、Ｏ２、Ａｒなどの混合ガスの雰囲気中において、２５０から４００℃の温度で実行される。
【００１９】
次に、ハードマスクを用いて、強誘電体膜ＦＦをＲＩＥで加工する。強誘電体膜ＦＦがＰＺＴである場合、ＲＩＥは、Ｃｌ２、ＣＦ４、Ｏ２、Ａｒなどのハロゲンガスをベースとした混合ガスの雰囲気中において、２５０から４００℃の温度で実行される。
【００２０】
さらに、ハードマスクを用いて、底部電極ＢＥをＲＩＥで加工する。下部電極ＢＥがＩｒ膜の場合、ＲＩＥは、ハロゲンガスをベースとした混合ガスの雰囲気中において、２５０から４００℃の温度で実行される。下部電極ＢＥがＴｉ膜である場合には、ＲＩＥは、Ｃｌ２およびＡｒの混合ガスの雰囲気中で実行される。このようにして、強誘電体キャパシタＦＣが形成される。高温のＲＩＥにより強誘電体膜の構成元素、電極材料に用いられる貴金属元素の化合物の蒸気圧を増加させることができ、フェンスを形成せずにキャパシタ側壁のテーパ角度をあげることができる。
【００２１】
保護膜２０は、強誘電体キャパシタＦＣの側面を被覆するように形成されている。保護膜２０は、上部電極ＴＥと底部電極ＢＥとの絶縁性を維持するために絶縁性の材料から成る。保護膜２０は、例えば、アルミナ（Ａｌ２Ｏ３）、Ｓｉ酸化膜、チタニア（ＴｉＯｘ）、Ｓｉ窒化膜（ＳｉＮ）、などである。ＰＺＴなどの強誘電体膜、ＢＳＴなどの高誘電体膜を使用してもよい。保護膜２０は、側壁膜３０が形成される際に、還元性のある水素が強誘電体膜ＦＦに混入することを防止する。これにより、強誘電体膜ＦＦの分極特性の劣化が抑制される。
【００２２】
側壁膜３０は、保護膜２０を介して強誘電体キャパシタＦＣの側面に設けられている。側壁膜３０は、強誘電体キャパシタＦＣにかかる電界方向へ、強誘電体キャパシタＦＣに引張応力を与える。この電界方向は、上部電極ＴＥから底部電極ＢＥへの方向、あるいは、底部電極ＢＥから上部電極ＴＥへの方向である。さらに換言すると、側壁膜３０は、強誘電体膜ＦＦの分極軸の方向に引張応力を与える。例えば、側壁膜３０は、１ギガパスカルを超える圧縮応力を有するシリコン窒化膜等である。
【００２３】
側壁膜３０自体は膨張しようとするが、側壁膜３０に隣接する保護膜２０および強誘電体キャパシタＦＧは膨張しない。そのため、側壁膜３０はその内部に圧縮応力を有し、側壁膜３０に隣接する保護膜２０および強誘電体キャパシタＦＧに対して相対的に引張応力を与える。
【００２４】
側壁膜３０は、プラズマＣＶＤ（Chemical Vapor Deposition）で形成されたシリコン窒化膜（プラズマナイトライド）でもよいが、ポリシリコンの堆積後、このポリシリコンを窒化することによって形成されたシリコン窒化膜であってもよい。
【００２５】
強誘電体キャパシタＦＣは、さらに層間絶縁膜２２によって被覆されている。層間絶縁膜２２内には、コンタクトプラグ２６が設けられている。コンタクトプラグ２６は、強誘電体キャパシタＦＣの上部電極ＴＥと層間絶縁膜２２上の配線４０との間を電気的に接続している。
【００２６】
図１のキャパシタ構造では、隣り合う強誘電体キャパシタＦＣの上部電極が配線４０によって電気的に接続されている。また、図示された強誘電体キャパシタＦＣは、その右側または左側に隣接する図示されていない強誘電体キャパシタと不純物拡散層１４を介して電気的に接続されている。このようなキャパシタ構造が繰り返されることによって、ＴＣ並列ユニット直列接続型強誘電体メモリが構成される。
【００２７】
本実施形態では、プラズマナイトライドから成る側壁膜３０が強誘電体キャパシタＦＣの側壁に引張応力を与える。側壁膜３０は、プラズマＣＶＤを用いて強誘電体キャパシタＦＣを被覆するようにナイトライドを堆積した後、このナイトライドをＲＩＥで異方的にエッチングすることによって形成される。プラズマナイトライドは、プラズマＣＶＤでの成膜圧力、プラズマパワー、後処理を変化させると、応力状態が変化する。これを利用して、強誘電体キャパシタＦＣの側壁に引張応力を与えるようなプロセス条件で側壁膜３０を成膜する。圧縮応力をもつプラズマナイトライドの成膜条件としてはＳｉＨ４／ＮＨ３／Ｎ２系のガスにおいて０．５〜１．０ｋＷ以下の低ＲＦ電力、低圧力、４００ｋＨｚの低放電周波数などを使用する。このような成膜条件下ではイオン衝撃が増加し、膜中の残留水素濃度が減少し、緻密な圧縮応力を有する膜が形成できる。
【００２８】
従来、水素ラジカルにより分極量が劣化するので、強誘電体キャパシタの側面にナイトライドを設けることはできなかった。しかし、本実施形態では、保護膜２０が強誘電体キャパシタＦＣの側壁を被覆している。よって、側壁膜３０の成膜時に発生する水素ラジカルは、強誘電体キャパシタＦＣに侵入せず、その結果、強誘電体キャパシタＦＣの分極量の劣化が抑制される。
【００２９】
さらに、側壁膜３０が強誘電体キャパシタＦＣの側壁に設けられていることによって、側壁膜３０が強誘電体キャパシタＦＣに電界を印加する方向（分極軸の方向）へ引張応力を与える。これにより、強誘電体膜ＦＦの格子にひずみを与え、強誘電体キャパシタＦＣの分極量を増加させることができる。例えば、強誘電体キャパシタＦＣのサイズが０．５μｍ×０．５μｍである場合に、その分極量（残留分極量、分極反転電荷量、スイッチング・チャージ量など）は、約３０μＣ／ｃｍ２以上であった。この分極量は、通常の使用による疲労、リテンション、インプリント特性を考慮したとしても、充分に大きな分極量である。また、このキャパシタの疲労特性をアレイ状としたテストパターンを用いて評価した。分極量は、１×１０１２サイクルまで変化しなかった。１サイクルは、書込み／消去（Ｗ／Ｅ）の１回の実行を意味する。リーク電流は２．５Ｖ印加時で１０−７Ａ／ｃｍ２程度と低かった。これらのことからＳｉ窒化膜をストレス印加膜として用いてもキャパシタのプロセス劣化が生じず、疲労特性などの信頼性劣化、リーク電流増加などの電気特性の劣化が起こらないことが確認できた。
【００３０】
このように、本実施形態は、強誘電体キャパシタＦＣの分極量の劣化を抑制しつつ、その分極量の増大を図ることができる。また、本実施形態は、強誘電体キャパシタの疲労特性を改善することができる。その結果、強誘電体メモリの信頼性が向上する。
【００３１】
（第２の実施形態）
図２は、本発明に係る第２の実施形態に従った強誘電体メモリ２００の構成を示す断面図である。第２の実施形態は、埋込み膜６０が隣り合う強誘電体キャパシタＦＣ間に埋め込まれている点で第１の実施形態と異なる。
【００３２】
埋込み膜６０は、強誘電体キャパシタＦＣにかかる電界方向に対して垂直方向へ、強誘電体キャパシタＦＤに圧縮応力を与える。この電界方向に対して垂直方向とは、換言すると、強誘電体キャパシタＦＣの側面に対して垂直方向であり、図２の矢印Ａで示した方向である。
【００３３】
埋込み膜６０は、膨張する材料であればよく、絶縁性材料または導電性材料のいずれてもよい。例えば、埋込み膜６０は、チタン（Ｔｉ）、ニオブ（Ｎb）、モリブデン（Ｍｏ）、タングステン（Ｗ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）のいずれかの酸化膜、あるいは、これらのいずれかの窒化膜でよい。より詳細には、側壁膜３０の形成後、強誘電体キャパシタＦＣおよび側壁膜３０を被覆するように、ポリシラザン、ＳＯＧ（Spin On Glass）、またはポリシリコン等のいずれかを塗布する。あるいは、ポリシラザン、ＳＯＧ（Spin On Glass）、またはポリシリコン、あるいはこれらの成分を含む混合物等のいずれかを堆積してもよい。その後、堆積された材料を酸化または窒化することによって膨張させる。
【００３４】
これにより、強誘電体キャパシタＦＣの側面に対して垂直方向へ膨張しようとする埋込み膜６０が形成される。すなわち、埋込み膜６０は、強誘電体キャパシタＦＣに対して側面から圧縮応力を与えるように形成される。この圧縮応力は、側壁膜３０が強誘電体キャパシタＦＣに与える引張応力と同様に、分極量を増加させる。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００３５】
第２の実施形態では、側壁膜３０による電界方向の引張応力と、埋込み膜６０による強誘電体キャパシタＦＣの側面に対して垂直方向への圧縮応力とを組み合わせることによって、強誘電体キャパシタＦＣの分極量をさらに増加させることができる。
【００３６】
第２の実施形態は、埋込み膜６０による圧縮応力のみを利用しても、分極量増大の効果を得ることができる。すなわち、側壁膜３０として応力を有しない材料を採用してもよい。あるいは、側壁膜３０を省略してもよい。
【００３７】
第２の実施形態において、上部電極ＴＥおよび底部電極ＢＥが保護膜２０および／または側壁膜３０によって被覆されているので、埋込み膜６０は導電性の材料であってもよい。埋込み膜６０が導電性の材料であっても、保護膜２０および／または側壁膜３０が上部電極ＴＥと底部電極ＢＥとの短絡を防止するからである。なお、メモリのように、埋込み膜６０をセルフアラインコンタクトとして設ける場合には、埋込み膜６０は、少なくとも部分的に導電性の材料でなければならない。
【００３８】
酸化または窒化後に導電性を有する材料としては、例えば、窒化チタン、窒化ニオブ、窒化タングステン等がある。酸化または窒化後に絶縁性を有する材料としては、例えば、酸化チタン、酸化ニオブ、酸化モリブデン、酸化タングステン、シリコン酸化膜、シリコン窒化膜、アルミナ、窒化アルミニウム等がある。
【００３９】
（第３の実施形態）
図３は、本発明に係る第３の実施形態に従った強誘電体メモリ３００の構成を示す断面図である。第３の実施形態は、底部応力膜７０および上部応力膜８０を備えている点で第１の実施形態と異なる。
【００４０】
底部応力膜７０および上部応力膜８０は、強誘電体キャパシタＦＣにかかる電界方向（分極軸の方向）に対して垂直方向へ、強誘電体キャパシタＦＣに圧縮応力を与える。底部応力膜７０自体および上部応力膜８０自体は、強誘電体キャパシタＦＣから引張応力を受けている。
【００４１】
上部応力膜８０は、例えば、プラズマナイトライドでよい。プラズマナイトライドは、上述のとおり、プラズマＣＶＤでの成膜圧力、プラズマパワーを変化させると、応力状態が変化する。これを利用して、強誘電体キャパシタＦＣの側壁に引張応力を与えるようなプロセス条件で側壁膜３０を成膜する。引張り応力をもつプラズマナイトライドの成膜条件としてはＳｉＨ４／ＮＨ３／Ｎ２系のガスにおいて０．３ｋＷ以下の低ＲＦ電力、高圧力、１３．５６ＭＨｚなどの高放電周波数などを使用する。このような成膜条件下ではイオン衝撃が低減し、膜中の残留水素濃度が増加し、後の熱処理、プラズマ処理などにより引っ張り応力を有する膜が形成できる。
【００４２】
水素による分極量の劣化を抑制するために、上部応力膜８０は、保護膜２０上に形成されている。また、上部応力膜８０は、強誘電体キャパシタＦＣを成形する際に用いられるハードマスク（図示せず）上に設けてもよい。あるいはハードマスク材料を上部応力膜をして利用することも可能である。
【００４３】
ハードマスク上に上部応力膜８０を形成する場合、例えば、まず、酸化膜、保護膜、シリコン窒化膜を順に上部電極ＴＥの材料上に堆積する。次に、ＲＩＥを用いて、酸化膜、保護膜、シリコン窒化膜の積層膜をハードマスクのパターンに加工する。上部電極ＴＥ、強誘電体膜ＦＦおよび底部電極ＢＥの各材料は、この積層膜をハードマスクとして用いてＲＩＥでエッチングされる。これにより、強誘電体キャパシタＦＦが形成される。シリコン窒化膜を上部応力膜８０として残留させる。上部応力膜８０は、プラズマナイトライドでもよいが、積層膜、導電性物質、混合膜であってもよい。
【００４４】
底部応力膜７０は、例えばプラズマナイトライドであれば前述したように引っ張り応力をもつ成膜条件にて形成すればよい。あるいはアモルファス状態の酸化物（アルミナ、チタニア、ハフニア、Ｓｉ酸化膜、アモルファス高誘電体膜などを成膜し、ＲＴＡ、ＲＴＯなどの後熱処理により緻密化するものでもよい。但しアモルファス状態の酸化物の場合は、強誘電体膜を形成した後に収縮させる工程が必要である。底部応力膜７０はスパッタ法などのＰＶＤ法、ＣＶＤ法、塗布法などによって形成され得る。
【００４５】
第３の実施形態では、上部応力膜８０および底部応力膜７０が強誘電体キャパシタＦＣの上面および底面に対して圧縮応力を印加する。その結果、強誘電体キャパシタＦＣの分極量が増大する。
【００４６】
第３の実施形態は、第１の実施形態または第２の実施形態と組み合わせてもよい。それによって、強誘電体キャパシタＦＣの分極量がさらに大きく増大する。
【００４７】
また、第３の実施形態では、上部応力膜８０および底部応力膜７０が両方とも設けられていた。しかし、上部応力膜８０または底部応力膜７０のいずれか一方のみが設けられてもよい。それによって、強誘電体メモリ３００の製造工程が短縮される。
【００４８】
（第４の実施形態）
図４は、本発明に係る第４の実施形態に従った強誘電体メモリ４００の構成を示す断面図である。第４の実施形態は、保護膜２０および側壁膜３０に代えて、強誘電体キャパシタＦＣの側面に強誘電体側壁膜４１０および側壁電極４２０を備えている点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００４９】
強誘電体膜ＦＦはデータを記憶するためのメモリの要素として用いられている。しかし、強誘電体側壁膜４１０は強誘電体キャパシタＦＣに応力を与えるための圧電材料として利用される。
【００５０】
強誘電体側壁膜４１０は、強誘電体キャパシタの側面を被覆している。強誘電体側壁膜４１０は、強誘電体膜ＦＦと同じ強誘電体材料で形成されていてよい。もちろん、強誘電体側壁膜４１０は、強誘電体膜ＦＦと異なる強誘電体材料で形成されていてもよい。
【００５１】
側壁電極４２０は、強誘電体側壁膜４１０に隣接するように形成されている。強誘電体側壁膜４１０へ電界を与えることによって強誘電体側壁膜４１０は圧電効果により膨張する。側壁電極４２０は、上部電極ＴＥまたは底部電極ＢＥと同じ導電性材料で形成されていてよい。もちろん、側壁電極４２０は、上部電極ＴＥまたは底部電極ＢＥと異なる導電性材料で形成されていてもよい。
【００５２】
強誘電体側壁膜４１０および側壁電極４２０は次のように形成される。まず、強誘電体キャパシタＦＣを被覆するように強誘電体側壁膜４１０および側壁電極４２０の各材料を堆積する。次に、強誘電体側壁膜４１０および側壁電極４２０の各材料をＲＩＥで異方的にエッチングすることによって、強誘電体側壁膜４１０および側壁電極４２０を強誘電体キャパシタＦＣの側壁に残存させる。このように、強誘電体側壁膜４１０および側壁電極４２０は形成され得る。
【００５３】
図４に示すように、互いに接続された隣り合う上部電極ＴＥ間には、セルフアラインコンタクト２８が設けられている。セルフアラインコンタクト２８は、側壁電極４２０ａと、配線４０とを電気的に接続している。側壁電極４２０ａは、配線４０を介して互いに接続された隣り合う上部電極ＴＥの間に存在する。
【００５４】
また、コンタクトプラグ１８が層間絶縁膜１２に設けられている。コンタクトプラグ１８は、側壁電極４２０ｂと、不純物拡散層１４とを電気的に接続している。側壁電極４２０ｂは、不純物拡散層１４を介して互いに接続された隣り合う底部電極ＢＥの間に存在する。
【００５５】
側壁電極４２０、上部電極ＴＥおよび底部電極ＢＥに電圧が印加されていない履歴をもつ初期状態のときには、強誘電体側壁膜４１０は、強誘電体キャパシタＦＣに何ら応力を与えない。一方、側壁電極４２０、上部電極ＴＥおよび底部電極ＢＥに電圧がひとたび印加されると、強誘電体側壁膜４１０は、側壁電極４２０と、上部電極ＴＥまたは底部電極ＢＥとの間にかかる電界によって圧電効果により膨張する。側壁電極４２０は層間絶縁膜１２、２２によって固定されているため、強誘電体キャパシタＦＣの両側にある強誘電体側壁膜４１０は、強誘電体キャパシタＦＣの側面に対して垂直方向へ、強誘電体キャパシタＦＣを圧縮する。これにより、第２の実施形態と同様に、強誘電体キャパシタＦＣの分極量を増加させることができる。したがって、第４の実施形態は、第１および第２の実施形態と同様の効果を得ることができる。
【００５６】
第４の実施形態は、第３の実施形態と組み合わせることができる。すなわち、第４の実施形態において、底部電極ＢＥの下に底部応力膜を設け、および／または、上部電極ＴＥの上に上部応力膜を設けてもよい。これによって、第４の実施形態は、強誘電体キャパシタＦＣの分極量をさらに増加させることができる。
【００５７】
（第５の実施形態）
図５は、本発明に係る第５の実施形態に従った強誘電体メモリ５００の構成を示す断面図である。第５の実施形態では、強誘電体キャパシタＦＣが半導体基板の表面に対して水平方向に積層されている点で第１の実施形態と異なる。
【００５８】
強誘電体キャパシタＦＣは、第１の電極Ｅ１と、強誘電体膜ＦＦと、第２の電極Ｅ２を備えている。第１の電極Ｅ１は、上記実施形態の底部電極ＢＥと同様に形成すればよい。あるいはめっき法を用いて第１の電極を形成する。第１の電極Ｅ１の形成後、強誘電体膜ＦＦを第１の電極Ｅ１を被覆するようにＭＯＣＶＤ法により形成される。次に、第２の電極Ｅ２の材料が強誘電体膜ＦＦ上に堆積される。続いて、リソグラフィ技術およびＲＩＥあるいはＣＭＰを用いて、第２の電極Ｅ２の上面上にある第２の電極Ｅ２の材料を除去する。これにより、強誘電体キャパシタＦＣが形成される。第２の電極Ｅ２は、強誘電体層ＦＦに隣接するように形成される。
【００５９】
第２の電極Ｅ２は、強誘電体層ＦＦにかかる電界方向に対して垂直方向へ、強誘電体層ＦＦに圧縮応力を与える。第２の電極Ｅ２は、例えば導電性ペロブスカイト（ＳＲＯ、ＬＮＯ，ＹＢＣＯ、ＳＲＴＯ、ＬＳＣＯなど）、ＲｕＯ２、ＩｒＯ２、あるいはＰｔ、Ｉｒなどの貴金属から成る。導電性酸化物の場合にはアモルファス状態にて成膜を行い、後熱処理による結晶化・緻密化により強誘電体膜に圧縮応力を付与する。
【００６０】
第５の実施形態の強誘電体キャパシタＦＣは、他の実施形態の強誘電体キャパシタＦＣを９０°回転させたものである。このように、強誘電体キャパシタＦＣの向きが異なっても、第５の実施形態によれば、強誘電体キャパシタＦＣに応力を印加することができる。その結果、強誘電体キャパシタＦＣの分極量を増大させることができる。
【００６１】
（第６の実施形態）
図６は、本発明に係る第６の実施形態に従った強誘電体メモリ６００の構成を示す断面図である。第６の実施形態では、強誘電体キャパシタＦＣの上面および側面の両方が応力膜で被覆されている点で第１の実施形態と異なる。
【００６２】
強誘電体キャパシタＦＣの形成後、第１の応力膜６１０が強誘電体キャパシタＦＣの上面および側面を被覆するように堆積される。第１の応力膜６１０は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)またはＡＬＤ(Atomic Layer Deposition)によって堆積されたアルミナ（Ａｌ２Ｏ３）またはプラズマナイトライドである。第１の応力膜６１０は、圧縮応力を有し、従って、強誘電体キャパシタＦＣに対して引張応力を与える。
【００６３】
次に、第２の応力膜６２０が強誘電体キャパシタＦＣの上面にスパッタリングされる。第２の応力膜６２０は、例えばプラズマナイトライドであれば前述したように引っ張り応力をもつ成膜条件にて形成すればよい。あるいはアモルファス状態の酸化物（アルミナ、チタニア、ハフニア、Ｓｉ酸化膜、アモルファス高誘電体膜などを成膜し、ＲＴＡ、ＲＴＯなどの後熱処理により緻密化するものでもよい。但しアモルファス状態の酸化物の場合は、強誘電体膜を形成した後に収縮させる工程が必要である。第２の応力膜６２０は、スパッタにより異方的に堆積されるため、強誘電体キャパシタＦＣの上面上に堆積されるが、その側面にはほとんど堆積しない。第２の応力膜６２０は、引張応力を有し、従って、強誘電体キャパシタＦＣおよび第１の応力膜６１０に対して圧縮応力を与える。
【００６４】
第２の応力膜６２０は強誘電体キャパシタＦＣの側面には堆積していないので、第１の応力膜６１０が強誘電体キャパシタＦＣの側面に引張応力を与える。この引張応力は、強誘電体キャパシタＦＣの分極量を増大させるので好ましい。
【００６５】
しかし、第１の応力膜６１０は、強誘電体キャパシタＦＣの上面上においても引張応力を与える。この引張応力は、分極量を低減させるので好ましくない。そこで、第２の応力膜６２０を強誘電体キャパシタＦＣの上面上にさらに堆積することによって、第１の応力膜６１０の応力を緩和あるいは相殺している。これにより、強誘電体キャパシタＦＣの分極量の減少を抑制することができる。より好ましくは、第２の応力膜６２０は、第１の応力膜６１０による引張応力よりも大きな圧縮応力を強誘電体キャパシタＦＣの上面に与える。これにより、強誘電体キャパシタＦＣの分極量をさらに増大させることができる。
【００６６】
第６の実施形態では、第１および第２の応力膜６１０および６２０の形成に際して、フォトリソグラフィ技術およびＲＩＥを必要としない。よって、強誘電体メモリ６００の製造工程が短縮される。また、強誘電体キャパシタＦＣへ与えるプロセスダメージが比較的小さくなるので、強誘電体メモリ６００の信頼性が高くなる。
【００６７】
第６の実施形態は、第３の実施形態における底部応力膜７０を備えていてもよい。これにより、さらに強誘電体キャパシタＦＣの分極量を増大させることができる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリ１００の構成を示す断面図。
【図２】本発明に係る第２の実施形態に従った強誘電体メモリ２００の構成を示す断面図。
【図３】本発明に係る第３の実施形態に従った強誘電体メモリ３００の構成を示す断面図。
【図４】本発明に係る第４の実施形態に従った強誘電体メモリ４００の構成を示す断面図。
【図５】本発明に係る第５の実施形態に従った強誘電体メモリ５００の構成を示す断面図。
【図６】本発明に係る第６の実施形態に従った強誘電体メモリ６００の構成を示す断面図。
【符号の説明】
【００６９】
１００  強誘電体メモリ
ＦＣ  強誘電体キャパシタ
１０  半導体基板
１４  不純物拡散層
２０  絶縁性の保護膜
３０  側壁膜
６０  埋込み膜
７０  底部応力膜
８０  上部応力膜
４１０  強誘電体側壁膜
４２０  側壁電極
Ｅ１  第１の電極
Ｅ２  第２の電極
ＦＦ  強誘電体膜
６１０  第１の応力膜
６２０  第２の応力膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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