(57)【要約】【課題】広帯域の変調に対して変調精度を保つことができること。【解決手段】ＰＬＬ変調回路１００は、ＰＬＬ部１１０と、ＰＬＬ部１１０の分周器１１２又は位相比較器１１３に第１の変調信号を入力する第１の変調信号入力手段と、ディジタルの変調信号をＤＡ変換器１１６でＤＡ変換してアナログの第２の変調信号を生成してＰＬＬ部１１０の電圧制御発振器１１１に入力する第２の変調信号入力手段と、電圧制御発振器１１１の出力信号を分周する第２の分周器と、電圧制御発振器１１１に入力されるチャネル選択信号及び制御電圧に基づいて中心周波数制御信号、ゲイン制御信号及び第２の分周比制御信号を生成してそれぞれ分周器１１２、ＤＡ変換器１１６及び第２の分周器１４１に与える制御手段と、を具備する。【選択図】図１
2007221773.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、前記第１の分周器の出力信号の位相と基準信号の位相とを比較する位相比較器と、前記位相比較器の出力信号を平均化するループフィルタと、を含むＰＬＬ部と、
前記ＰＬＬ部への第１の入力位置としての前記分周器又は前記位相比較器に第１の変調信号を入力する第１の変調信号入力手段と、
ディジタルの変調信号をＤＡ変換器でＤＡ変換してアナログの第２の変調信号を生成して前記ＰＬＬ部への第２の入力位置としての前記電圧制御発振器に入力する第２の変調信号入力手段と、
前記電圧制御発振器の出力信号を分周する第２の分周器と、
入力されるチャネル選択信号及び制御電圧に基づいて中心周波数制御信号、ゲイン制御信号及び前記第２の分周器への分周比制御信号を生成して、前記中心周波数制御信号を前記第１の分周器に与え、前記ゲイン制御信号を前記ＤＡ変換器に与え、かつ、前記分周比制御信号を前記第２の分周器に与える制御手段と、
を具備するＰＬＬ変調回路。
【請求項２】
電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、前記第１の分周器の出力信号の位相と基準信号の位相とを比較する位相比較器と、前記位相比較器の出力信号を平均化するループフィルタと、を含むＰＬＬ部と、
前記ＰＬＬ部への第１の入力位置としての前記分周器又は前記位相比較器に第１の変調信号を入力する第１の変調信号入力手段と、
ディジタルの変調信号をＤＡ変換器でＤＡ変換してアナログの第２の変調信号を生成して前記ＰＬＬ部への第２の入力位置としての前記電圧制御発振器に入力する第２の変調信号入力手段と、
前記電圧制御発振器の出力信号を分周する第２の分周器と、
入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び前記第２の分周器への分周比制御信号を予め記憶しているテーブルを有し、前記電圧制御発振器に入力される前記チャネル選択信号及び前記制御電圧に基づいて前記テーブルを検索して前記中心周波数制御信号、前記ゲイン制御信号及び前記分周比制御信号を生成して、前記中心周波数制御信号を前記第１の分周器に与え、前記ゲイン制御信号を前記ＤＡ変換器に与え、かつ、前記分周比制御信号を前記第２の分周器に与える制御手段と、
を具備するＰＬＬ変調回路。
【請求項３】
電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、前記第１の分周器の出力信号の位相と基準信号の位相とを比較する位相比較器と、前記位相比較器の出力信号を平均化するループフィルタと、を含むＰＬＬ部と、
前記ＰＬＬ部への第１の入力位置としての前記分周器又は前記位相比較器に第１の変調信号を入力する第１の変調信号入力手段と、
入力される制御電圧を検出して制御電圧検出値を生成する制御電圧検出手段と、
前記制御電圧検出値と所定の第１の基準電圧値及び第２の基準電圧値を比較して電圧比較結果を生成する電圧比較手段と、
ディジタルの変調信号をＤＡ変換器でＤＡ変換してアナログの第２の変調信号を生成して前記ＰＬＬ部への第２の入力位置としての前記電圧制御発振器に入力する第２の変調信号入力手段と、
前記電圧制御発振器の出力信号を分周する第２の分周器と、
入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び前記第２の分周器への分周比制御信号を予め記憶しているテーブルを有し、前記電圧制御発振器に入力される前記チャネル選択信号、前記制御電圧及び前記電圧比較結果に基づいて前記テーブルを検索して前記中心周波数制御信号、前記ゲイン制御信号及び前記分周比制御信号を生成して、前記中心周波数制御信号を前記第１の分周器に与え、前記ゲイン制御信号を前記ＤＡ変換器に与え、かつ、前記分周比制御信号を前記第２の分周器に与える制御手段と、
を具備するＰＬＬ変調回路。
【請求項４】
請求項１に記載のＰＬＬ変調回路と、
前記ＰＬＬ変調回路から出力されるＲＦ変調信号を増幅する増幅器と、
を具備することを特徴とする無線送信装置。
【請求項５】
請求項１に記載のＰＬＬ変調回路を有する送信部と、
受信信号を復調する受信部と、
アンテナと、
前記送信部から前記アンテナへの送信信号の供給と前記アンテナから前記受信部への受信信号の供給とを切り替える送受切替部と、
を具備することを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変調信号を生成するＰＬＬ変調回路、並びに、このＰＬＬ変調回路を有する無線送信装置及び無線通信装置に関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ（Phase Locked Loop）変調回路には、低コスト、低消費電力、低ノイズ特性、及び、高い変調精度が要求される。ＰＬＬ変調回路の変調精度を高めるには、ＰＬＬ帯域幅を変調信号より広帯域とすることが望ましい。
【０００３】
しかしながら、ＰＬＬ変調回路の帯域幅を広帯域にすると、ノイズ特性が劣化する。そこで、広帯域のＰＬＬ変調回路を実現する技術として、ＰＬＬ変調回路の帯域幅を変調信号の帯域幅より狭く設定し、ＰＬＬ変調回路の帯域内の変調とＰＬＬ変調回路の帯域外の変調を異なる二個所で行う二点変調が提案された（例えば、特許文献１参照）。
【０００４】
図１６は、従来の広帯域ＰＬＬ変調回路の簡略化した構成を示す図である。図１６に示すように、従来のＰＬＬ変調回路１０は、電圧制御発振器（ＶＣＯ）１１、分周器１２、位相比較器１３及びループフィルタ１４を具備している。
【０００５】
電圧制御発振器１１は、制御電圧端子に印加される制御電圧信号Ｓ１１に応じて発振周波数が変化するＲＦ変調信号Ｓ１２を生成する。分周器１２は、電圧制御発振器１１から出力されるＲＦ変調信号Ｓ１２の周波数を分周する。位相比較器１３は、分周器１２の出力信号Ｓ１３の位相と基準信号Ｓ１４の位相を比較しその位相差に応じた出力信号Ｓ１５を出力する。ループフィルタ１４は、位相比較器１３の出力信号Ｓ１５を平均化する。
【０００６】
さらに、従来のＰＬＬ変調回路１０は、ＤＡ変換器１５、ローパスフィルタ１６及び加算器１７を具備している。
【０００７】
外部からのディジタルのベースバンド変調信号Ｓ１６は、分周器１２及びＤＡ変換器１５に与えられる。ＤＡ変換器１５は、ディジタルのベースバンド変調信号Ｓ１６をＤＡ変換してローパスフィルタ１６に与える。
【０００８】
ローパスフィルタ１６は、ＤＡ変換器１５からの出力信号Ｓ１７のノイズを除去して出力信号Ｓ１８を加算器１７に与える。加算器１７は、ループフィルタ１４からの出力信号Ｓ１９の値とローパスフィルタ１６からの出力信号Ｓ１８の値とを加算して制御電圧信号（変調信号）Ｓ１１を生成して電圧制御発振器１１に与える。
【０００９】
このようにして生成された２つの変調成分を加算器１７が合成して制御電圧信号（変調信号）Ｓ１１を生成して電圧制御発振器１１に与えるため、広帯域な変調が実現される。
【００１０】
図１７は、広帯域のＰＬＬ変調回路の周波数特性を説明するための図である。ここで、ＰＬＬの伝達関数をＨ（ｓ）（但し、ｓ＝ｊω）とする。Ｈ（ｓ）は、図１７に示すような低域通過特性をもつ。分周器１２に設定する分周比に加えられた変調信号には、伝達関数Ｈ（ｓ）の低域通過フィルタがかけられる。一方、電圧制御発振器１１の制御電圧端子に加えられた変調信号には、図１７に示すような伝達関数｛１−Ｈ（ｓ）｝の高域通過フィルタがかけられる。
【００１１】
これら２つの変調成分は電圧制御発振器１１の制御電圧端子で加算器１７により加算されるため、変調信号は等価的に図１７の破線で示したフラットな特性がかけられて電圧制御発振器１１に与えられることになる。その結果、ＰＬＬ帯域外まで及ぶ広帯域なＲＦ変調信号を出力することが可能となる。
【００１２】
ここで、二点変調の変調精度に影響を与える要因について説明する。
【００１３】
変調精度を低下させる要因として、電圧制御発振器１１の制御感度（以後、制御感度という）のミスマッチ及び制御感度の非線形性が挙げられる。
【００１４】
まず、制御感度のミスマッチについて説明する。
【００１５】
制御感度のミスマッチにより変調精度が劣化するのは、ＤＡ変換器１５から出力される信号の振幅が、電圧制御発振器１１の制御感度と整合がとれていない時である。制御感度とは、電圧制御発振器１１の制御電圧端子に入力する変調信号の振幅を、電圧制御発振器１１から出力されるＲＦ変調信号Ｓ１２の周波数偏移に変換した変換利得のことを指す。制御感度の単位は、[Ｈz/Ｖ]である。
【００１６】
制御感度の整合がとれていないと、図１８に示すように伝達関数｛１−Ｈ（s）｝が変動することになる。図１８は、伝達関数｛１−Ｈ（s）｝にａ倍のズレ量が掛けられた伝達関数を示している。すなわち、図１８の破線で示すように、Ｈ（s）と｛１−Ｈ（s）｝との合成特性がフラットでなくなる。これは、変調精度を劣化させる要因となる。
【００１７】
この問題に対処するために考案されたのが、素子の値のばらつきに起因するＬＳＩごとの制御感度の特性に対して制御感度テーブルを準備し、発振周波数に応じて変調信号の振幅と制御感度の整合をとる方法である（たとえば、特許文献２）。この方法により、制御感度が変動した場合における変調精度の劣化を抑制できる。
【００１８】
次に、制御感度の非線形性について説明する。
【００１９】
ここまでは、制御感度は発振周波数によって傾きの異なる直線として説明した。狭帯域の変調信号を扱うシステムにおいては、この制御感度は直線として近似し取り扱っても問題がなかった。  
【特許文献１】米国特許第４，３０８，５０８号明細書
【特許文献２】米国特許第６，２１１，６４７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来のＰＬＬ変調回路においては、広帯域の変調に対して変調精度を保つことが難しいという問題がある。
【００２１】
この問題について、詳細に説明する。
【００２２】
広帯域の変調信号を扱うＰＬＬ変調回路においては、電圧制御発振器１１の制御感度は線形とはなっておらず、歪特性をもった非線形なものとなっている。
【００２３】
図４に、この特性をもった電圧制御発振器の制御電圧−周波数の特性線が模式的に図示されている。ただし、ここで図示した非線形及び線形の境界は、システムの要件（変調帯域幅、周波数帯など）によって異なるものとする。
【００２４】
このような特性を持つ電圧制御発振器１１における制御電圧と周波数の特性線の非線形部分を用いて変調をかけた場合に、変調精度が劣化する。
【００２５】
こうしたデバイスの特性のため、通常は電圧制御発振器１１における制御電圧と周波数の特性線の非線形な領域を変調に用いないように電圧制御発振器１１のバンドを切り替えて対処する方法が一般的である。しかし、変調帯域が広い場合には多数のバンドを一つの電圧制御発振器１１に集積しなければならず、設計上困難である。
【００２６】
また、別の方法として、電圧制御発振器１１の制御感度を高い制御感度を持たせて１本のバンドで対応する方法が考えられるが、高い制御感度は微小な電圧変動に敏感になり、また、製造ばらつきによる特性の変動に対処できないなどの問題があり、性能を保持することが難しい。
【００２７】
さらに、従来のＰＬＬ変調回路においては、電圧制御発振器１１における制御電圧−周波数特性曲線の非線形性への対処がなされていないため、広帯域の変調に対して変調精度を保つことが難しいという問題がある。
【００２８】
本発明は、上記の問題点に鑑みて、広帯域の変調に対して変調精度を保つことができるＰＬＬ変調回路、無線送信装置及び無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の第１の構成に係るＰＬＬ変調回路は、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、前記第１の分周器の出力信号の位相と基準信号の位相とを比較する位相比較器と、前記位相比較器の出力信号を平均化するループフィルタと、を含むＰＬＬ部と、前記ＰＬＬ部への第１の入力位置としての前記分周器又は前記位相比較器に第１の変調信号を入力する第１の変調信号入力手段と、ディジタルの変調信号をＤＡ変換器でＤＡ変換してアナログの第２の変調信号を生成して前記ＰＬＬ部への第２の入力位置としての前記電圧制御発振器に入力する第２の変調信号入力手段と、前記電圧制御発振器の出力信号を分周する第２の分周器と、入力されるチャネル選択信号及び制御電圧に基づいて中心周波数制御信号、ゲイン制御信号及び前記第２の分周器への分周比制御信号を生成して、前記中心周波数制御信号を前記第１の分周器に与え、前記ゲイン制御信号を前記ＤＡ変換器に与え、かつ、前記分周比制御信号を前記第２の分周器に与える制御手段と、を具備する構成を採る。
【００３０】
この構成によれば、電圧制御発振器における制御電圧と周波数の特性線の非線形性の影響を回避することができるため、広帯域の変調に対して変調精度を保つことができる。
【００３１】
本発明の第２の構成に係るＰＬＬ変調回路は、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、前記第１の分周器の出力信号の位相と基準信号の位相とを比較する位相比較器と、前記位相比較器の出力信号を平均化するループフィルタと、を含むＰＬＬ部と、前記ＰＬＬ部への第１の入力位置としての前記分周器又は前記位相比較器に第１の変調信号を入力する第１の変調信号入力手段と、ディジタルの変調信号をＤＡ変換器でＤＡ変換してアナログの第２の変調信号を生成して前記ＰＬＬ部への第２の入力位置としての前記電圧制御発振器に入力する第２の変調信号入力手段と、前記電圧制御発振器の出力信号を分周する第２の分周器と、入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び前記第２の分周器への分周比制御信号を予め記憶しているテーブルを有し、前記電圧制御発振器に入力される前記チャネル選択信号及び前記制御電圧に基づいて前記テーブルを検索して前記中心周波数制御信号、前記ゲイン制御信号及び前記分周比制御信号を生成して、前記中心周波数制御信号を前記第１の分周器に与え、前記ゲイン制御信号を前記ＤＡ変換器に与え、かつ、前記分周比制御信号を前記第２の分周器に与える制御手段と、を具備する構成を採る。
【００３２】
この構成によれば、電圧制御発振器における制御電圧と周波数の特性線の非線形性の影響を回避することができるため、広帯域の変調に対して変調精度を保つことができる。
【００３３】
また、この構成によれば、電圧制御発振器に入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び第２の分周器への分周比制御信号を予め記憶しているテーブルを有しているため、制御動作を速く実現することが可能となる。
【００３４】
本発明の第３の構成に係るＰＬＬ変調回路は、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する第１の分周器と、前記第１の分周器の出力信号の位相と基準信号の位相とを比較する位相比較器と、前記位相比較器の出力信号を平均化するループフィルタと、を含むＰＬＬ部と、前記ＰＬＬ部への第１の入力位置としての前記分周器又は前記位相比較器に第１の変調信号を入力する第１の変調信号入力手段と、入力される制御電圧を検出して制御電圧検出値を生成する制御電圧検出手段と、前記制御電圧検出値と所定の第１の基準電圧値及び第２の基準電圧値を比較して電圧比較結果を生成する電圧比較手段と、ディジタルの変調信号をＤＡ変換器でＤＡ変換してアナログの第２の変調信号を生成して前記ＰＬＬ部への第２の入力位置としての前記電圧制御発振器に入力する第２の変調信号入力手段と、前記電圧制御発振器の出力信号を分周する第２の分周器と、入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び前記第２の分周器への分周比制御信号を予め記憶しているテーブルを有し、前記電圧制御発振器に入力される前記チャネル選択信号、前記制御電圧及び前記電圧比較結果に基づいて前記テーブルを検索して前記中心周波数制御信号、前記ゲイン制御信号及び前記分周比制御信号を生成して、前記中心周波数制御信号を前記第１の分周器に与え、前記ゲイン制御信号を前記ＤＡ変換器に与え、かつ、前記分周比制御信号を前記第２の分周器に与える制御手段と、を具備する構成を採る。
【００３５】
この構成によれば、電圧制御発振器における制御電圧と周波数の特性線の非線形性の影響を回避することができるため、広帯域の変調に対して変調精度を保つことができる。
【００３６】
また、この構成によれば、電圧制御発振器に入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び第２の分周器への分周比制御信号を予め記憶しているテーブルを有しているため、制御動作を速く実現することが可能となる。
【００３７】
また、この構成によれば、電圧制御発振器に入力される制御電圧を検出して制御電圧検出値を生成する制御電圧検出手段と、前記制御電圧検出値と所定の第１の基準電圧値及び第２の基準電圧値を比較して電圧比較結果を生成する電圧比較手段とを具備しているため、電圧制御発振器の出力信号における制御電圧と周波数の特性が線形性を有しているかを常に監視することができるので、よりダイナミックな補償動作が可能となる。
【００３８】
本発明の第４の構成に係る無線送信装置は、本発明の上述した第１の構成に係るＰＬＬ変調回路と、前記ＰＬＬ変調回路から出力されるＲＦ変調信号を増幅する増幅器と、を具備する構成を採る。
【００３９】
この構成によれば、本発明のＰＬＬ変調回路を具備することで、広帯域の変調に対して変調精度を保った無線送信装置を実現することが可能となり、例えば基地局などから、変調精度の高い高品質な送信信号を送信することができるようになる。
【００４０】
本発明の第５の構成に係る無線通信装置は、本発明の上述した第１の構成に係るＰＬＬ変調回路を有する送信部と、受信信号を復調する受信部と、アンテナと、前記送信部から前記アンテナへの送信信号の供給と前記アンテナから前記受信部への受信信号の供給とを切り替える送受切替部と、を具備する構成を採る。
【００４１】
この構成によれば、広帯域の変調に対して変調精度を保った無線通信装置を実現することが可能となり、変調精度の高い高品質な送信信号及び受信信号を送受信することができるようになる。したがって、例えば携帯電話に適用すれば、高品質な送受話をすることが可能となり、ユーザーの利便性が高まる。
【発明の効果】
【００４２】
本発明によれば、上述した構成を採用することにより、広帯域の変調に対しても変調精度を保つことができる。
【発明を実施するための最良の形態】
【００４３】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００４４】
（実施の形態１）
図１は、本発明の実施の形態１に係るＰＬＬ変調回路の構成を示すブロック図である。
【００４５】
図１に示すように、ＰＬＬ変調回路１００は、ＰＬＬ部１１０、フラクショナルディバイダ部１４０及びバンドパスフィルタ１５０を具備している。
【００４６】
ＰＬＬ部１１０は、電圧制御発振器１１１、分周器１１２、位相比較器１１３及びループフィルタ１１４を具備している。
【００４７】
電圧制御発振器１１１は、制御電圧端子に印加される制御電圧信号Ｓ１０１に応じて発振周波数が変化するＲＦ変調信号Ｓ１０２を生成する。分周器１１２は、電圧制御発振器１１１から出力されるＲＦ変調信号Ｓ１０２の周波数を分周する。位相比較器１１３は、分周器１１２の出力信号Ｓ１０３の位相と基準信号Ｓ１０４の位相を比較しその位相差に応じた出力信号Ｓ１０５を出力する。ループフィルタ１１４は、位相比較器１１３の出力信号Ｓ１０５を平均化する。
【００４８】
さらに、ＰＬＬ変調回路１００は、制御ユニット１１５、ＤＡ変換器（ＤＡＣ）１１６、加算器１１７、加算器１１８及びデルタシグマ変調器１１９を具備している。
【００４９】
図２に示すように、制御ユニット１１５は、ルックアップテーブル等のテーブル１１５１、制御部１１５２及びゲイン分周比制御部１１５３を具備している。
【００５０】
図３に示すように、テーブル１１５１は、チャネル選択信号Ｓ１０６に対応する中心周波数制御信号Ｓ１０７、分周比制御信号１０８及びゲイン制御信号１０９を予め記憶している。制御部１１５２は、チャネル選択信号Ｓ１０６を受けた時にこのチャネル選択信号Ｓ１０６に基づいてテーブル１１５１を検索して当該チャネル選択信号Ｓ１０６に対応する中心周波数制御信号Ｓ１０７を生成する。ここで、中心周波数信号Ｓ１０７とは、ＰＬＬロック周波数信号と同じものとする。
【００５１】
制御部１１５２は、中心周波数制御信号Ｓ１０７をゲイン分周比制御部１１５３及び加算器１１８に与える。ゲイン分周比制御部１１５３は、制御部１１５２からの中心周波数制御信号Ｓ１０７に基づいてテーブル１１５１を検索して当該中心周波数制御信号Ｓ１０７に対応する分周比制御信号Ｓ１０８及びゲイン制御信号Ｓ１０９を生成する。ゲイン分周比制御部１１５３は、分周比制御信号Ｓ１０８をフラクショナルディバイダ部１４０に与え、かつ、ゲイン制御信号Ｓ１０９をＤＡ変換器１１６に与える。
【００５２】
図１に示すように、外部からのディジタルのベースバンド変調信号Ｓ１１０は、ＤＡ変換器１１６及び加算器１１８に与えられる。加算器１１８は、中心周波数制御信号Ｓ１０７の値とベースバンド変調信号Ｓ１１０の値とを加算して加算後の変調信号Ｓ１１１をデルタシグマ変調器１１９に与える。デルタシグマ変調器１１９は、加算器１１８からの変調信号Ｓ１１１をデルタシグマ変調して分周比制御信号Ｓ１１２を生成して分周器１１２に与える。分周器１１２は、電圧制御発振器１１１から出力されるＲＦ変調信号Ｓ１０２の周波数を分周比制御信号Ｓ１１２の分周比で分周して出力信号Ｓ１０３を出力する。
【００５３】
ＤＡ変換器１１６は、外部からのディジタルのベースバンド変調信号Ｓ１１０をゲイン制御信号Ｓ１０９のゲインでディジタルアナログ（ＤＡ）変換してアナログの変調信号Ｓ１１３を生成して加算器１１７に与える。
【００５４】
加算器１１７は、ループフィルタ１１４からの出力信号Ｓ１１４の値とＤＡ変換器１１６からの変調信号Ｓ１１３の値とを加算して制御電圧信号Ｓ１０１を生成して電圧制御発振器１１１に与える。
【００５５】
電圧制御発振器１１１は、加算器１１７からの制御電圧信号Ｓ１０１に応じて発振周波数が変化する変調信号（ＲＦ変調信号）Ｓ１０２を生成してフラクショナルディバイダ部１４０に与える。
【００５６】
フラクショナルディバイダ部１４０は、分周器１４１及びデルタシグマ変調器１４２を具備している。
【００５７】
デルタシグマ変調器１４２は、制御ユニット１１５からの分周比制御信号Ｓ１０８をデルタシグマ変調して変調分周比制御信号Ｓ１１５を生成して分周器１４１に与える。分周器１４１は、電圧制御発振器１１１からのＲＦ変調信号Ｓ１０２をデルタシグマ変調器１４２からの変調分周比制御信号Ｓ１１５の分周比で分周して分周変調信号Ｓ１１６を生成してバンドパスフィルタ１５０に与える。
【００５８】
バンドパスフィルタ１５０は、分周器１４１の分周変調信号Ｓ１１６に含まれる高調波及びスプリアスを除去して出力信号（ＲＦ変調信号）Ｓ１１７を送出する。
【００５９】
次に、本発明の実施の形態１に係るＰＬＬ変調回路１００の通常の変調動作について、説明する。
【００６０】
上述したように、ベースバンド変調信号Ｓ１１０と、制御ユニット１１５から入力されたチャネル選択信号Ｓ１０６に基づいて生成された中心周波数制御信号Ｓ１０７とがデルタシグマ変調器１１９に入力され、分周比変調信号Ｓ１１２として入力されＰＬＬ部１１０に変調をかける。また、ベースバンド変調信号Ｓ１１０をＤＡ変換器１１６によりアナログ信号に変換した変調信号Ｓ１１３と、ループフィルタ１１４からの出力信号Ｓ１１７とが加算器１１７で加算される。これにより、ＰＬＬ変調回路１００は、広帯域な二点変調ＰＬＬとして動作する。
【００６１】
次に、本発明の実施の形態１に係るＰＬＬ変調回路１００の歪補償動作について説明する。
【００６２】
上述した電圧制御発振器１１１の歪特性による変調精度の劣化を補償するため、システム設計時又は製造時に、当該システムにおいて変調をかけた場合の電圧制御発振器１１１における発振周波数と制御電圧との特性線の線形性を保証できる制御電圧の範囲を定めておく。この線形性を保証できる最大制御電圧をＶＬＭＡＸとし、前記線形性を保証できる最小制御電圧をＶＬＭＩＮとし、図示したものが図４である。
【００６３】
入力信号の電圧がＶｔである場合に、Ｖｔは、ＶＬＭＩＮ≦Ｖｔ≦ＶＬＭＡＸを満足する電圧であれば、電圧制御発振器１１１の出力信号は歪むことなく、変調精度の深刻な劣化をもたらさない。
【００６４】
Ｖｔの電圧を制限することにより、電圧制御発振器１１１の出力信号に歪みは生じない。しかし、これでは必要な発振周波数が得られなくなる。
【００６５】
そこで、発振周波数は、所望の周波数と異なるが、制御感度−発振周波数の特性線が線形な領域で信号を出力し、かつ、その信号を適切な分周比により分周することで、システムで必要とする周波数を得るようにする。これに関して図５を用いて具体例を示しながら説明する。
【００６６】
図５は、電圧制御発振器１１１に入力する制御電圧信号Ｓ１０１の制御電圧とその出力周波数と、電圧制御発振器１１１の後段に設置された分周器１４１の分周比とその出力信号である分周変調信号Ｓ１１６の周波数の関係を示したものである。
【００６７】
この例では、最終的に電圧制御発振器１１１の出力信号として５００〜５５０ＭＨｚの周波数を得ることを目的としている。
【００６８】
図５Ａでは、制御感度が１００ＭＨｚ/Ｖである電圧制御発振器１１１を用い、入力する信号として電圧が１．０５Ｖを中心に１００ｍＶｐｐである信号を入力している。これにより電圧制御発振器１１１の出力信号は、１０００ＭＨｚ〜１１００ＭＨｚの周波数を持つ。後段の分周器１４１では、入力出力を２分周して５００ＭＨｚ〜５５０ＭＨｚの出力周波数を得ている。
【００６９】
ここで、この電圧制御発振器１１１における制御電圧と周波数の特性線において１０００ＭＨｚ〜１１００ＭＨｚの発振周波数が線形性を維持できている場合にはなんら問題はない。しかし、電圧制御発振器１１１の出力信号の制御電圧と周波数の特性において発振周波数が非線形領域にある場合には、電圧制御発振器１１１の出力信号が歪んでしまうため、変調精度の劣化を招く。
【００７０】
ここで、この電圧制御発振器１１１の出力信号の制御電圧と周波数の特性において線形性を維持できる最小制御電圧ＶＬＭＩＮを１．０５Ｖ（このときの発振周波数は１０５０ＭＨｚである）とすると、この例における出力信号は歪むため変調精度は劣化する。
【００７１】
そこで、制御電圧をＶＬＭＩＮ以上に高くし（発振周波数をシフトし）、分周器１４１の分周比と、入力する変調信号の振幅を所望の周波数を得られるような適切な数値に設定することにより高い変調精度を保持できる。
【００７２】
この例について、図５Ｂを参照して、説明する。
【００７３】
図５Ｂの例は、中心周波数を１１５５ＭＨｚだけシフトさせて制御電圧と周波数の特性において線形な領域で発振させるようにしたものである。
【００７４】
発振周波数をシフトする動作と構成について説明する。
【００７５】
発振周波数のシフトの条件は、制御電圧がＶＬＭＩＮより小さく、又は、制御電圧がＶＬＭＡＸより大きい変調信号が電圧制御発振器１１１に入力される場合である。
【００７６】
これを検出する周波数シフト条件検出装置は、予めＶＬＭＩＮ及びＶＬＭＡＸを保持しているメモリ装置と、制御電圧をフィードバックする経路に設けられ制御電圧をディジタル値に変換するためのＡＤ変換器と、このＡＤ変換器からの制御電圧と前記メモリ装置のＶＬＭＩＮ及びＶＬＭＡＸとを比較して電圧比較結果を生成する電圧比較装置と、を具備する。
【００７７】
この電圧比較装置の電圧比較結果により制御電圧がＶＬＭＩＮより小さく、又は、制御電圧がＶＬＭＡＸより大きいことを示している時には、現在の制御電圧に対して所定の電圧を加算又は減算する操作を実行する。
【００７８】
これは、ＰＬＬの分周比を切り替えることで実現できる。通常、ＰＬＬの分周比は、チャネル切り替え動作又は変調動作の場合に設定及び操作される。周波数のシフト量は、これらの分周比に加えてやればよい。この処理は、加算器があれば実行できる。
【００７９】
このシフトした周波数から所望の周波数が得られるようにするために、分周器１４１の分周比及び振幅の設定を行う。
【００８０】
次に、分周器１４１の分周比の設定動作について説明する。
【００８１】
分周器１４１の分周比の値は、シフトした周波数の中心周波数／所望周波数を計算すれば得られる。
【００８２】
図５Ｂの例では、分周器１４１の分周比の値は、１１５５ＭＨｚ/５２５ＭＨｚ＝２．２となる。ここで、シフトした周波数の中心周波数は、ＰＬＬの分周比と基準周波数から取得できる。
【００８３】
また、所望周波数は，システム設計時に判明しており、かつ，変動要因としてはチャネル選択などの内部制御によるものである。
【００８４】
したがって、分周器１４１の分周比は、ＰＬＬ分周比及びチャネル選択信号から一意に求められるものであり、ルックアップテーブルのみで簡易に実現できる。
【００８５】
次に、ゲイン制御信号について説明する。
【００８６】
所望の周波数信号を得るためには、電圧制御発振器１１１の制御電圧に対してＤＡ変換器１１６により直接に入力する変調信号の振幅を調節する必要がある。
【００８７】
図５Ｂの例では、２．２分周した場合に所望周波数５００ＭＨｚ〜５５０ＭＨｚを得るためには、制御感度が１００ＭＨｚ/Ｖである電圧制御発振器１１１に対して、電圧１．１５５Ｖを中心として１１０ｍＶｐｐの振幅を持つ変調信号が与えられればよい。
【００８８】
ここで、制御電圧の振幅は、電圧制御発振器１１１の制御感度並びに分周器１４１の分周比及び所望周波数が分かれば一意に定まる。電圧制御発振器１１１の感度は設計時に決まるため、分周器１４１の分周比と同様にルックアップテーブルで実現でき、かつ、共通のインデックスを用いることが可能なことから新たに追加するメモリ容量が少なくてすむ。
【００８９】
なお、本発明の実施の形態１に係るＰＬＬ変調回路１００の歪補償動作に関する説明について、入力される変調信号の電圧が線形性を維持できる最大制御電圧範囲より高い場合についても説明する。
【００９０】
ここで、この電圧制御発振器１１１の出力信号の制御電圧と周波数の特性において線形性を維持できる最大制御電圧ＶＬＭＡＸを１．０５Ｖ（このときの発振周波数は１０５０ＭＨｚである）とすると、この例における出力信号は歪むため変調精度は劣化する。
【００９１】
そこで、制御電圧をＶＬＭＡＸ以下に低くし（発振周波数をシフトし）、分周器１４１の分周比と、入力する変調信号の振幅を所望の周波数を得られるような適切な数値に設定することにより高い変調精度を保持できる。
【００９２】
この例について、図５Ｃを参照して、説明する。
【００９３】
図５Ｃの例は、中心周波数を９４５ＭＨｚにシフトさせて制御電圧と周波数の特性において線形な領域で発振させるようにしたものである。
【００９４】
発振周波数をシフトする動作と構成について説明する。
【００９５】
発振周波数のシフトの条件は、制御電圧がＶＬＭＩＮより小さく、又は、制御電圧がＶＬＭＡＸより大きい変調信号が電圧制御発振器１１１に入力される場合である。
【００９６】
これを検出する周波数シフト条件検出装置は、予めＶＬＭＩＮ及びＶＬＭＡＸを保持しているメモリ装置と、制御電圧をフィードバックする経路に設けられ制御電圧をディジタル値に変換するためのＡＤ変換器と、このＡＤ変換器からの制御電圧と前記メモリ装置のＶＬＭＩＮ及びＶＬＭＡＸとを比較して電圧比較結果を生成する電圧比較装置と、を具備する。
【００９７】
この電圧比較装置の電圧比較結果により制御電圧がＶＬＭＩＮより小さく、又は、制御電圧がＶＬＭＡＸより大きいことを示している時には、現在の制御電圧に対して所定の電圧を加算又は減算する操作を実行する。
【００９８】
これは、ＰＬＬの分周比を切り替えることで実現できる。通常、ＰＬＬの分周比は、チャネル切り替え動作又は変調動作の場合に設定及び操作される。周波数のシフト量は、これらの分周比に加えてやればよい。この処理は、加算器があれば実行できる。
【００９９】
このシフトした周波数から所望の周波数が得られるようにするために、分周器１４１の分周比及び振幅の設定を行う。
【０１００】
次に、分周器１４１の分周比の設定動作について説明する。
【０１０１】
分周器１４１の分周比の値は、シフトした周波数の中心周波数／所望周波数を計算すれば得られる。
【０１０２】
図５Ｃの例では、分周器１４１の分周比の値は、９４５ＭＨｚ/５２５ＭＨｚ＝１．８となる。ここで、シフトした周波数の中心周波数は、ＰＬＬの分周比と基準周波数から取得できる。
【０１０３】
また、所望周波数は，システム設計時に判明しており、かつ，変動要因としてはチャネル選択などの内部制御によるものである。
【０１０４】
したがって、分周器１４１の分周比は、ＰＬＬ分周比及びチャネル選択信号から一意に求められるものであり、ルックアップテーブルのみで簡易に実現できる。
【０１０５】
次に、ゲイン制御信号について説明する。
【０１０６】
所望の周波数信号を得るためには、電圧制御発振器１１１の制御電圧に対してＤＡ変換器１１６のゲインを制御し直接に入力する変調信号の振幅を調節する必要がある。
【０１０７】
図５Ｃの例では、１．８分周した場合に所望周波数５００ＭＨｚ〜５５０ＭＨｚを得るためには、制御感度が１００ＭＨｚ/Ｖである電圧制御発振器１１１に対して、電圧０．９４５Ｖを中心として９０ｍＶｐｐの振幅を持つ変調信号が与えられればよい。
【０１０８】
本発明は、制御感度を高くした場合の課題にも対処することである。そのため、分周器１４１の分周比は、細かい分解能を設定できるようにする。このため、分周器１４１は、デルタシグマ変調器１４２によって実現されるフラクショナル（分数）の分周器で構成される。
【０１０９】
次に、本発明の実施の形態１に係るＰＬＬ変調回路１００の制御ユニット１１５の動作について、図６を参照して説明する。図６は、本発明の実施の形態１に係るＰＬＬ変調回路１００の制御ユニット１１５の動作を説明するためのフロー図である。
【０１１０】
ステップＳＴ１０１において発振周波数のシフト条件が成立するかが前記周波数シフト条件検出装置を用いて判断され電圧比較結果が生成される。この電圧比較結果により制御電圧がＶＬＭＩＮより小さく、又は、制御電圧がＶＬＭＡＸより大きいことを示している時には、発振周波数のシフト条件が成立していることになる。
【０１１１】
ステップＳＴ１０１において発振周波数のシフト条件が成立する時には、制御ユニット１１５は、チャネル選択信号Ｓ１０６及び制御電圧Ｓ１０１に基づいて、中心周波数制御信号Ｓ１０７、ゲイン制御信号Ｓ１０９及び分周比制御信号Ｓ１０８を生成して（ステップＳＴ１０２、ステップＳＴ１０３、ステップＳＴ１０４）、それぞれデルタシグマ変調器１１９、ＤＡ変換器１１６及びフラクショナルディバイダ部１４０に与える。
【０１１２】
本発明の実施の形態１は、電圧制御発振器における制御電圧と周波数の特性線の非線形性の影響を回避することができるため、広帯域の変調に対して変調精度を保つことができる。
【０１１３】
また、本発明の実施の形態１は、電圧制御発振器に入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び分周比制御信号を予め記憶しているテーブルを有しているため、制御動作が速い。
【０１１４】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。
【０１１５】
図７は、本発明の実施の形態２に係るＰＬＬ変調回路の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【０１１６】
図７に示すように、本発明の実施の形態２に係るＰＬＬ変調回路２００は、本発明の実施の形態１に係るＰＬＬ変調回路１００において、加算器１１８を削除し、かつ、加算器２０１を追加してなる。
【０１１７】
すなわち、ＰＬＬ変調回路２００は、ＰＬＬ部１１０、フラクショナルディバイダ部１４０及びバンドパスフィルタ１５０を具備している。ＰＬＬ部１１０は、電圧制御発振器１１１、分周器１１２、位相比較器１１３及びループフィルタ１１４を具備している。
【０１１８】
さらに、ＰＬＬ変調回路２００は、制御ユニット１１５、ＤＡ変換器（ＤＡＣ）１１６、加算器１１７、加算器２０１及びデルタシグマ変調器１１９を具備している。
【０１１９】
次に、本発明の実施の形態１と異なる本発明の実施の形態２に係るＰＬＬ変調回路２００の動作について、図面を参照して詳細に説明する。
【０１２０】
制御ユニット１１５は、中心周波数制御信号Ｓ１０７をデルタシグマ変調器１１９に与える。外部からのディジタルのベースバンド変調信号Ｓ１１０は、加算器２０１に与えられる。
【０１２１】
加算器２０１は、基準信号Ｓ１０４の値とベースバンド変調信号Ｓ１１０の値とを加算して変調基準信号Ｓ１１８を生成して位相比較器１１３に与える。位相比較器１１３は、加算器２０１からの変調基準信号Ｓ１１８の位相と分周器１１２の出力信号Ｓ１０３の位相とを比較しその位相差に応じた出力信号Ｓ１０５を出力する。
【０１２２】
本発明の実施の形態２は、本発明の実施の形態１と同じ効果を有する。
【０１２３】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して詳細に説明する。
【０１２４】
図８は、本発明の実施の形態３に係るＰＬＬ変調回路の構成を示すブロック図である。図９は、本発明の実施の形態３に係るＰＬＬ変調回路の制御ユニットの構成を示すブロック図である。本発明の実施の形態３においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【０１２５】
図８に示すように、本発明の実施の形態３に係るＰＬＬ変調回路３００は、本発明の実施の形態１に係るＰＬＬ変調回路１００において、ＡＤ変換器３０１を追加し、かつ、制御ユニット１１５の代わりに制御ユニット３０２を具備している。
【０１２６】
すなわち、本発明の実施の形態３に係るＰＬＬ変調回路３００は、ＰＬＬ部１１０、フラクショナルディバイダ部１４０及びバンドパスフィルタ１５０を具備している。ＰＬＬ部１１０は、電圧制御発振器１１１、分周器１１２、位相比較器１１３及びループフィルタ１１４を具備している。
【０１２７】
さらに、ＰＬＬ変調回路３００は、ＡＤ変換器３０１、制御ユニット３０２、ＤＡ変換器（ＤＡＣ）１１６、加算器１１７、加算器１１８及びデルタシグマ変調器１１９を具備している。
【０１２８】
図９に示すように、制御ユニット３０２は、テーブル３０２１、電圧比較部３０２２、制御部３０２３及びゲイン分周比制御部３０２４を具備している。
【０１２９】
図１０に示すように、テーブル３０２１は、チャネル選択信号Ｓ１０６及びＡＤ変換器３０１からのディジタルの制御電圧Ｓ１２１に対応する中心周波数制御信号Ｓ１０７、分周比制御信号Ｓ１０８及びゲイン制御信号Ｓ１０９を記憶している。
【０１３０】
次に、本発明の実施の形態１と異なる本発明の実施の形態３に係るＰＬＬ変調回路３００の動作について、図面を参照して詳細に説明する。
【０１３１】
ＡＤ変換器３０１は、電圧制御発振器１１１からのアナログの制御電圧Ｓ１０１を受けてＡＤ変換をしてディジタルの制御電圧Ｓ１２１を生成して制御ユニット３０２の電圧比較部３０２２に与える。
【０１３２】
電圧比較部３０２２は、ＶＬＭＩＮ及びＶＬＭＡＸとを記憶しているメモリ装置３０２２１を有している。電圧比較部３０２２は、ＡＤ変換器３０１からの制御電圧Ｓ１２１とメモリ装置３０２２１のＶＬＭＩＮ及びＶＬＭＡＸとを比較して電圧比較結果を生成して制御部３０２３に与える。
【０１３３】
この電圧比較部３０２２の電圧比較結果により制御電圧Ｓ１２１がＶＬＭＩＮより小さく、又は、制御電圧Ｓ１２１がＶＬＭＡＸより大きいことを示している時には、制御部３０２３及びゲイン分周比制御部３０２４は、現在の制御電圧Ｓ１０１に対して所定の電圧を加算又は減算する操作を実行させる。
【０１３４】
制御部３０２３は、チャネル選択信号Ｓ１０６、制御電圧Ｓ１２１及び電圧比較結果を受けて、チャネル選択信号Ｓ１０６及び制御電圧Ｓ１２１に基づいてテーブル３０２１を検索して当該チャネル選択信号Ｓ１０６及び当該制御電圧Ｓ１２１に対応する中心周波数制御信号Ｓ１０７を生成する。制御部３０２３は、中心周波数制御信号Ｓ１０７をゲイン分周比制御部３０２４及び加算器１１８に与える。
【０１３５】
ゲイン分周比制御部３０２４は、制御部３０２３からの中心周波数制御信号Ｓ１０７に基づいてテーブル３０２１を検索して当該中心周波数制御信号Ｓ１０７に対応する分周比制御信号Ｓ１０８及びゲイン制御信号Ｓ１０９を生成する。ゲイン分周比制御部３０２４は、分周比制御信号Ｓ１０８をフラクショナルディバイダ部１４０に与え、かつ、ゲイン制御信号Ｓ１０９をＤＡ変換器１１６に与える。
【０１３６】
次に、本発明の実施の形態３に係るＰＬＬ変調回路３００の制御ユニット３０２の動作について、図１１を参照して説明する。図１１は、本発明の実施の形態３に係るＰＬＬ変調回路３００の制御ユニット３０２の動作を説明するためのフロー図である。
【０１３７】
ステップＳＴ２０１において発振周波数のシフト条件が成立するかを電圧比較部３０２２が判断して電圧比較結果を生成する。この電圧比較結果により制御電圧Ｓ１２１がＶＬＭＩＮより小さく、又は、制御電圧がＶＬＭＡＸより大きいことを示している時には、発振周波数のシフト条件が成立していることになる。
【０１３８】
ステップＳＴ２０１において発振周波数のシフト条件が成立する時には、制御部３０２３は、チャネル選択信号Ｓ１０６及び制御電圧Ｓ１２１に基づいて、中心周波数制御信号Ｓ１０７、ゲイン制御信号Ｓ１０９及び分周比制御信号Ｓ１０８を生成して（ステップＳＴ２０２、ステップＳＴ２０３、ステップＳＴ２０４）、それぞれ加算器１１８、ＤＡ変換器１１６及びフラクショナルディバイダ部１４０に与える。
【０１３９】
なお、本発明の実施の形態３は、本発明の実施の形態２に適用することができる。すなわち、本発明の実施の形態３は、図７に示す本発明の実施の形態２に係るＰＬＬ変調回路２００において、ＡＤ変換器３０１を追加し、かつ、制御ユニット１１５の代わりに制御ユニット３０２を具備ように構成してもよい。
【０１４０】
本発明の実施の形態３は、電圧制御発振器における制御電圧と周波数の特性線の非線形性の影響を回避することができるため、広帯域の変調に対して変調精度を保つことができる。
【０１４１】
また、本発明の実施の形態３は、電圧制御発振器に入力されるチャネル選択信号、制御電圧、当該チャネル選択信号及び当該制御電圧に対応する中心周波数制御信号、ゲイン制御信号及び分周比制御信号を予め記憶しているテーブルを有しているため、制御動作が速い。
【０１４２】
また、本発明の実施の形態３は、電圧制御発振器に入力される制御電圧を検出して制御電圧検出値を生成する制御電圧検出手段と、前記制御電圧検出値と所定の第１の基準電圧値及び第２の基準電圧値を比較して電圧比較結果を生成する電圧比較手段とを具備しているため、電圧制御発振器における制御電圧と周波数の特性線が線形性を有しているかを常に監視することができるから、よりダイナミックな補償動作が可能となる。
【０１４３】
（実施の形態４）
次に、本発明の実施の形態４について、図面を参照して詳細に説明する。
【０１４４】
図１２は、本発明の実施の形態４に係るＰＬＬ変調回路の構成を示すブロック図である。本発明の実施の形態４においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【０１４５】
図１２に示すように、本発明の実施の形態４に係るＰＬＬ変調回路４００は、本発明の実施の形態１に係るＰＬＬ変調回路１００において、バンドパスフィルタ１５０の代わりにチューナブルフィルタ１５１を具備している。
【０１４６】
本発明の実施の形態４は、本発明の実施の形態１と同じ効果を有する。
【０１４７】
（実施の形態５）
次に、本発明の実施の形態５について、図面を参照して詳細に説明する。
【０１４８】
図１３は、本発明の実施の形態５に係るＰＬＬ変調回路の構成を示すブロック図である。本発明の実施の形態５においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【０１４９】
図１３に示すように、本発明の実施の形態５に係るＰＬＬ変調回路５００は、本発明の実施の形態１に係るＰＬＬ変調回路１００において、バンドパスフィルタ１５０を削除した構成となる。
【０１５０】
本発明の実施の形態５は、適用する通信システムの方式又はＰＬＬ変調回路のノイズ特性によって、フィルタを具備しない構成となるから、より回路規模を削減した簡易な構成で実現が可能となる。
【０１５１】
（実施の形態６）
次に、本発明の実施の形態６について、図面を参照して説明する。
【０１５２】
図１４は、本発明の実施の形態６に係る無線送信装置の構成を示すブロック図である。
【０１５３】
図１４に示すように、本発明の実施の形態４に係る無線送信装置６００は、上述した実施形態１に係るＰＬＬ変調回路１００を用い、このＰＬＬ変調回路１００により得られたＲＦ変調信号を増幅する増幅器６０１と、増幅された信号を送信するアンテナ６０２とを有する。
【０１５４】
以上の構成とすることにより、広帯域の変調に対して変調精度を保った無線送信装置を実現することが可能となり、例えば基地局などから変調精度の高い高品質な送信信号を送信することができるようになる。
【０１５５】
なお、本発明の実施の形態６に係る無線送信装置６００は、ＰＬＬ変調回路１００の代わりにＰＬＬ変調回路２００又はＰＬＬ変調回路３００又はＰＬＬ変調回路４００又はＰＬＬ変調回路５００を具備するように構成してもよい。
【０１５６】
（実施の形態７）
次に、本発明の実施の形態７について、図面を参照して説明する。
【０１５７】
図１５は、本発明の実施の形態７に係る無線通信装置の構成を示すブロック図である。
【０１５８】
図１５に示すように、本発明の実施の形態７に係る無線通信装置７００は、上述した実施形態１に係るＰＬＬ変調回路１００と増幅器６０１を有する送信部７０１と、受信信号に対して復調処理を含む所定の受信処理を施す受信部７０２と、送信信号と受信信号との切替えを行う送受切替部７０３と、アンテナ６０２とを備えている。
【０１５９】
以上の構成とすることにより、広帯域の変調に対して変調精度を保った無線通信装置を実現することが可能となり、変調精度の高い高品質な送信信号及び受信信号を送受信することができるようになる。したがって、例えば携帯電話に適用すれば、高品質な送受話をすることが可能となり、ユーザーの利便性が高まる。
【０１６０】
なお、本発明の実施の形態７に係る無線通信装置７００は、ＰＬＬ変調回路１００の代わりにＰＬＬ変調回路２００又はＰＬＬ変調回路３００又はＰＬＬ変調回路４００又はＰＬＬ変調回路５００を具備するように構成してもよい。
【０１６１】
本発明のＰＬＬ変調回路をマルチモードシステムに適用する場合においては、通信規格としてのＧＳＭやＵＭＴＳなどの各モードの変調帯域幅によって線形性の保証可能な制御電圧の範囲が異なるため、このような場合に対応するには、本発明のＰＬＬ変調回路は、モードに応じた切り替え制御信号を生成するとともに、それぞれのモードの規格に応じたデータを保持しておけばよい。
【０１６２】
なお、本発明の実施の形態１、２、３、４、５におけるデルタシグマ変調器１４２は、分周器１４１の分周比の生成のために備わっているものであり、制御ユニット１１５、３０２の内部に同等の分周比の生成機能を有していてもよい。
【０１６３】
なお、本発明の実施の形態１、２、３、４、５におけるチャネル選択信号及び基準信号は、図示しない制御部から出力される。なお、これらのチャネル選択信号及び基準信号は、個別の制御部により出力されてもよく、また、広帯域変調ＰＬＬを制御するための一つの制御部により出力されてもよい。さらに、このような広帯域変調ＰＬＬを、移動端末装置又は無線基地局等の無線通信装置等に適用する場合に、移動端末装置又は無線通信装置等の動作を制御する制御部によって、チャネル選択信号及び基準信号が生成されてもよい。
【０１６４】
以上、各種の実施形態について説明したが、本発明は、実施の形態１、２、３、４、５の構成に限定されない。例えば、ＤＡ変換器１１６のゲイン調整は、ディジタル信号又はアナログ信号のどちらで行ってもよい。また、制御ユニット１１５、３０２は、予めチャネル選択信号及び制御電圧に対応する中心周波数制御信号、分周比制御信号及びゲイン制御信号が保持されているとしているが、これらの数値を、実施の形態の説明で示した方法で毎回計算により求めてもよい。
【産業上の利用可能性】
【０１６５】
本発明は、広帯域の変調に対して変調精度を保つことができる効果を有し、ＰＬＬ変調回路、無線送信装置及び無線通信装置等に有用である。
【図面の簡単な説明】
【０１６６】
【図１】本発明の実施の形態１に係るＰＬＬ変調回路の構成を示すブロック図
【図２】実施の形態１に係るＰＬＬ変調回路の制御ユニットの構成を示すブロック図
【図３】図２の制御ユニットのテーブルを説明するための図
【図４】実施の形態１に係るＰＬＬ変調回路の動作を説明するための特性曲線図
【図５Ａ】一般的なＰＬＬ変調回路の動作の１例を説明するための図
【図５Ｂ】実施の形態１に係るＰＬＬ変調回路の動作を説明するための図
【図５Ｃ】実施の形態１に係るＰＬＬ変調回路の動作を説明するための図
【図６】実施の形態１に係るＰＬＬ変調回路の動作を説明するためのフロー図
【図７】本発明の実施の形態２に係るＰＬＬ変調回路の構成を示すブロック図
【図８】本発明の実施の形態３に係るＰＬＬ変調回路の構成を示すブロック図
【図９】実施の形態３に係るＰＬＬ変調回路の制御ユニットの構成を示すブロック図
【図１０】図９の制御ユニットのテーブルを説明するための図
【図１１】実施の形態３に係るＰＬＬ変調回路の動作を説明するためのフロー図
【図１２】本発明の実施の形態４に係るＰＬＬ変調回路の構成を示すブロック図
【図１３】本発明の実施の形態５に係るＰＬＬ変調回路の構成を示すブロック図
【図１４】本発明の実施の形態６に係る無線送信装置の構成を示すブロック図
【図１５】本発明の実施の形態７に係る無線通信装置の構成を示すブロック図
【図１６】従来のＰＬＬ変調回路の構成を示すブロック図
【図１７】従来のＰＬＬ変調回路の動作の１例を説明するための図
【図１８】従来のＰＬＬ変調回路の動作の他の例を説明するための図
【符号の説明】
【０１６７】
１００，２００，３００，４００，５００  ＰＬＬ変調回路
１１０  ＰＬＬ部
１４０  フラクショナルディバイダ部
１５０  バンドパスフィルタ
１１１  電圧制御発振器
１１２  分周器
１１３  位相比較器
１１４  ループフィルタ
１１５，３０２  制御ユニット
１１６  ＤＡ変換器（ＤＡＣ）
１１７，１１８  加算器
１１９  デルタシグマ変調器
１１５１，３０２１  テーブル
１１５２，３０２３  制御部
１１５３，３０２４  ゲイン分周比制御部
１４１  分周器
１４２  デルタシグマ変調器
２０１  加算器
３０１  ＡＤ変換器
３０２２  電圧比較部
６００  無線送信装置
６０１  増幅器
６０２  アンテナ
７００  無線通信装置
７０１  送信部
７０２  受信部
７０３  送受切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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