(57)【要約】【課題】  電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、寄生トランジスタによる電流リークを抑制する。【解決手段】  溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成した後、溝８を介して第２半導体層３の側壁に不純物の斜めイオン注入ＩＰを行うことにより、第２半導体層３の側壁に不純物導入層３ａを形成する。【選択図】      図５
2007103491.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成されメサ分離された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と、
前記メサ分離された半導体層の端部に形成された第１導電型不純物導入層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置された第２導電型ソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置された第２導電型ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１導電型不純物導入層は、少なくとも前記ゲート電極が交差する半導体層の端部に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型不純物導入層は前記半導体層の深さ方向に不純物濃度が実質的に一定であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記第２溝を介して前記第２半導体層の側壁に第１導電型不純物を斜めイオン注入することにより、前記第２半導体層の側壁に第１導電型不純物導入層を形成する工程と、
前記空洞部内に埋め込まれた埋め込み酸化膜を形成する工程と、
前記第２半導体層上に配置されたゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置された第２導電型ソース層および前記ゲート電極の他方の側に配置された第２導電型ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み酸化膜を形成する工程と、
前記第２溝を介して前記埋め込み酸化膜上の第２半導体層の側壁に第１導電型不純物を斜めイオン注入することにより、前記第２半導体層の側壁に第１導電型不純物導入層を形成する工程と、
前記第２半導体層上に配置されたゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置された第２導電型ソース層および前記ゲート電極の他方の側に配置された第２導電型ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記第２溝と前記ゲート電極とは直交していることを特徴とする請求項４から６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【０００２】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ２層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００３】
ここで、ＳＯＩトランジスタをＳＯＩ層に形成した場合、素子分離を行うためにメサ分離法を用いる方法がある。このメサ分離法では、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタが形成されるため、隣の半導体層のトランジスタとの間でラッチアップが発生しないなど、多くの利点があることが報告されている。
【特許文献１】特開平１０−２６１７９９号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００５】
さらに、メサ分離法にて素子分離を行うと、分離されたＳＯＩ層の側面やコーナー部に寄生トランジスタのチャネルとなる反転層が形成される。このため、ＳＯＩ層に形成されたＭＯＳトランジスタのＶｇ−Ｉｄ特性において、ゲート電圧が比較的低い場合においても、ソース／ドレイン領域にリーク電流が流れ、電流の立ち上がり特性に異常が見られるという問題があった。
【０００６】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、寄生トランジスタによる電流リークを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成されメサ分離された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み酸化膜と、前記メサ分離された半導体層の端部に形成された第１導電型不純物導入層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置された第２導電型ソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置された第２導電型ドレイン層とを備えることを特徴とする。
【０００８】
これにより、半導体層下に埋め込まれた埋め込み酸化膜にて半導体基板と半導体層とを絶縁することが可能となるとともに、半導体層をメサ状に分離した場合においても、ゲート電極下の半導体層の端部の不純物濃度を高めることができる。このため、ゲート電極下の半導体層の端部にチャネルが形成されることを防止することができ、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止することが可能となるとともに、周囲の半導体層と完全に孤立した島状の半導体層にトランジスタを形成することができ、絶縁体上に形成された半導体層の素子分離を安定して行うことが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となり、ＳＯＩトランジスタの低電圧駆動化、低消費電力化および高速化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１導電型不純物導入層は、少なくとも前記ゲート電極が交差する半導体層の端部に形成されていることを特徴とする。
これにより、ゲート電極下の半導体層の端部にチャネルが形成されることを防止することが可能となり、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第１導電型不純物導入層は前記半導体層の深さ方向に不純物濃度が実質的に一定であることを特徴とする。
これにより、ゲート電極下の半導体層の端部全体の不純物濃度を一様に高めることができ、ゲート電極下の半導体層の端部にチャネルが形成されることを安定して防止することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記第２溝を介して前記第２半導体層の側壁に第１導電型不純物を斜めイオン注入することにより、前記第２半導体層の側壁に第１導電型不純物導入層を形成する工程と、前記空洞部内に埋め込まれた埋め込み酸化膜を形成する工程と、前記第２半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の一方の側に配置された第２導電型ソース層および前記ゲート電極の他方の側に配置された第２導電型ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間のエッチングレートの違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み酸化膜を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、第２半導体層の側壁に第１導電型不純物導入層を形成することにより、第２半導体層をメサ状に分離した場合においても、ゲート電極下の第２半導体層の端部にチャネルが形成されることを防止することができ、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止することが可能となる。
【００１３】
このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、第２半導体層をメサ状に分離した場合においても、工程数の増大を抑制しつつ、寄生トランジスタによる電流リークを抑制することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの低電圧駆動化、低消費電力化および高速化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み酸化膜を形成する工程と、前記第２溝を介して前記埋め込み酸化膜上の第２半導体層の側壁に第１導電型不純物を斜めイオン注入することにより、前記第２半導体層の側壁に第１導電型不純物導入層を形成する工程と、前記第２半導体層上に配置されたゲート電極を形成する工程と、前記ゲート電極の一方の側に配置された第２導電型ソース層および前記ゲート電極の他方の側に配置された第２導電型ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１５】
これにより、第２半導体層下に埋め込み酸化膜を形成した後に、第２半導体層の側壁に第１導電型不純物導入層を形成することができる。このため、埋め込み酸化膜形成時の熱処理に伴う第１導電型不純物導入層の不純物の再分布を抑制することができ、第２半導体層の側壁の表面の不純物濃度を高めることができる。このため、第２半導体層をメサ状に分離した場合においても、ゲート電極下の第２半導体層の端部にチャネルが形成されることを安定して防止することができ、メサ分離された半導体層の側面に寄生トランジスタが形成されることを防止することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層半よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２溝と前記ゲート電極とは直交していることを特徴とする。
これにより、ゲート電極下の第２半導体層の端部にチャネルが形成されることを防止することが可能となり、メサ分離された第２半導体層の側面に寄生トランジスタが形成されることを防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図９（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図９（ｂ）は、図１（ａ）〜図９（ａ）のＡ１−Ａ１´〜Ａ９−Ａ９´線でそれぞれ切断した断面図、図１（ｃ）〜図９（ｃ）は、図１（ａ）〜図９（ａ）のＢ１−Ｂ１´〜Ｂ９−Ｂ９´線でそれぞれ切断した断面図である。
【００１９】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２０】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に下地酸化膜４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００２１】
次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝６内に埋め込まれた支持体７を成膜する。なお、支持体７は、溝６内における第１半導体層２および第２半導体層３の側壁にも成膜され、第２半導体層３を半導体基板１上で支持することができる。なお、支持体７の材質としては、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００２２】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
【００２３】
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００２４】
なお、半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。
【００２５】
次に、図６に示すように、溝８を介して第２半導体層３の側壁に不純物の斜めイオン注入ＩＰを行うことにより、第２半導体層３の側壁に不純物導入層３ａを形成する。なお、斜めイオン注入ＩＰにて第２半導体層３の側壁に不純物導入層３ａを形成することにより、不純物導入層３ａの不純物濃度を第２半導体層３の深さ方向に実質的に一定にすることができる。また、第２半導体層３にＮチャネル電界効果型トランジスタが形成される場合、不純物導入層３ａの導電型はＰ型、第２半導体層３にＰチャネル電界効果型トランジスタが形成される場合、不純物導入層３ａの導電型はＮ型とすることが好ましい。ここで、不純物導入層３ａの導電型がＰ型である場合、不純物導入層３ａに注入される不純物としてＢ、ＢＦ２、不純物導入層３ａの導電型がＮ型である場合、不純物導入層３ａに注入される不純物としてＰ、Ａｓなどを用いることができる。
【００２６】
次に、図７に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成する。その際、第２半導体層３の側壁も酸化され、第２半導体層３の側壁に酸化膜１１が形成される。なお、半導体基板１および第２半導体層３の熱酸化にて埋め込み酸化膜１０を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。
【００２７】
次に、図８に示すように、ＣＶＤなどの方法により溝８内に埋め込み絶縁体１３を埋め込んだ後、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁体１３、支持体７を薄膜化するとともに、酸化防止膜５をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜４および酸化防止膜５を除去することにより、第２半導体層３の表面を露出させる。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００２８】
次に、図９に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。なお、ゲート電極２２は溝８と直交するように配置することが好ましい。
【００２９】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース２５ａおよびドレイン層２５ｂを第２半導体層３に形成する。
【００３０】
これにより、第２半導体層３下に埋め込まれた埋め込み酸化膜１０にて半導体基板１と第２半導体層３とを絶縁することが可能となるとともに、第２半導体層３をメサ状に分離した場合においても、ゲート電極２２下の第２半導体層３の端部の不純物濃度を高めることができる。このため、ゲート電極２２下の第２半導体層３の端部にチャネルが形成されることを防止することができ、メサ分離された第２半導体層３の側面に寄生トランジスタが形成されることを防止することが可能となるとともに、周囲の第２半導体層３と完全に孤立した島状の第２半導体層３にトランジスタを形成することができ、埋め込み酸化膜１０上に形成された第２半導体層３の素子分離を安定して行うことが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、寄生トランジスタによる電流リークを抑制することが可能となり、ＳＯＩトランジスタの低電圧駆動化、低消費電力化および高速化を図ることができる。
【００３１】
なお、上述した実施形態では、埋め込み酸化膜１０を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、埋め込み酸化膜１０を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、埋め込み酸化膜１０を形成するようにしてもよい。この場合、埋め込み酸化膜１０の形成時に第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００３２】
また、上述した実施形態では、第２半導体層３の側壁に不純物導入層３ａを形成するために、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成する前に、第２半導体層３の側壁に不純物の斜めイオン注入ＩＰを行う方法について説明したが、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成した後に、第２半導体層３の側壁に不純物導入層３ａを形成するようにしてもよい。これにより、埋め込み酸化膜１０形成時の熱処理に伴う不純物導入層３ａの不純物の再分布を抑制することができ、第２半導体層３の側壁の表面の不純物濃度を高めることができる。このため、第２半導体層３をメサ状に分離した場合においても、ゲート電極２２下の第２半導体層３の端部にチャネルが形成されることを安定して防止することができ、メサ分離された第２半導体層３の側面に寄生トランジスタが形成されることを防止することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３４】
１  半導体基板、２  第１半導体層、３  第２半導体層、３ａ  不純物導入層、４  下地酸化膜、５  酸化防止膜、６、８  素子分離用溝、７  支持体、９  空洞部、１０  埋め込み酸化膜、１１  酸化膜、１３  埋め込み絶縁体、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ  サイドウォールスペーサ、２５ａ  ソース層、２５ｂ  ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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