(57)【要約】【課題】極性反転整流回路において、電力損失が小さく、かつ安価な極性反転整流回路を提供する。【解決手段】Ｎチャネル型ＭＯＳＦＥＴであるＱ１，Ｑ２とＰチャネル型ＭＯＳＦＥＴであるＱ３，Ｑ４が、ＰチャンネルＭＯＳとＮチャンネルＭＯＳが直列に接続された２組の回路からなり、かつこれらの２組の回路が並列に接続されてブリッジに構成され、それぞれのＭＯＳＦＥＴのゲートは入力電位とドレイン間の分圧抵抗の分圧点により入力ラインに接続されている。入力端子１，２に入力される電圧が正の極性＋ＶｉのときはＱ３のゲートは負にバイアスされ、Ｑ２のゲートは正にバイアスされてそれぞれ導通状態となり、入力電圧が負の極性−ＶｉのときはＱ１とＱ４が導通状態となる。これにより、入力電圧の極性が正、負のいずれの極性であっても、出力端子３，４には３を正極、４を負極とした同一の極性の直流電圧が出力される。【選択図】図１
2007020308.tif 000002
【特許請求の範囲】
【請求項１】
任意の極性の直流入力電圧を所望の極性の直流出力電圧に整流する極性反転整流回路において、前記極性反転整流回路はＰチャンネルＭＯＳとＮチャンネルＭＯＳとが直列に接続された２組の回路からなり、当該２組の回路が並列に接続されてブリッジを構成したことを特徴とする極性反転整流回路。
【請求項２】
請求項１において、上記各々のＭＯＳＦＥＴの入力電位とドレインとの間に複数の抵抗を直列接続した分圧回路を設け、当該分圧回路の分圧点から上記ＭＯＳＦＥＴのゲートに分圧電圧を印加することを特徴とする極性反転整流回路。
【請求項３】
請求項２において、入力電位と上記ＭＯＳＦＥＴのゲートとの間にバイアス抵抗を設けたことを特徴とする極性反転整流回路。
【請求項４】
請求項２または３において、上記ＭＯＳＦＥＴのゲート・ソース間に電圧クランプ用のツェナーダイオードを接続した極性反転整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は任意の極性の直流電圧を所望の極性の直流電圧に変換する極性反転整流回路に関する。
【背景技術】
【０００２】
図３は従来のブリッジダイオードによる極性反転整流回路を示すものである。
図３に示すように、整流回路は４個のダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４と平滑コンデンサＣ１１によって構成されている。ダイオードＤ１１のアノードは一方の入力端子１に接続され、ダイオードＤ１２のアノードはもう一方の入力端子２に接続されており、ダイオードＤ１１およびＤ１２のカソードは平滑コンデンサＣ１１の正側の端子に接続されている。さらに、ダイオードＤ１３のカソードは入力端子１に接続され、ダイオードＤ１４のカソードは入力端子２に接続され、ダイオードＤ１３のアノードおよびＤ１４のアノードはコンデンサＣ１１の負側の端子に接続されている。入力端子１，２には正または負の極性の直流電圧が入力されるように直流電源が接続される。入力端子１が正極のときはダイオードＤ１１，Ｄ１４が導通となり出力端子３，４には出力端子３を正極とする直流電圧が出力され、入力端子２が正極のときはダイオードＤ１２，Ｄ１３が導通となり出力端子３，４には出力端子３を正極とする直流電圧が出力される。
【０００３】
これにより、入力端子に任意の極性の直流電圧が入力されても所望の統一された極性の出力電圧を出力する極性反転整流回路を実現する。
この回路では入力電圧がいずれの極性であっても入力電流は必ず２個のダイオードを通るため、ダイオードの順方向電圧降下ＶＦの２倍の電圧降下が発生し、電力損失となる。ダイオードには整流する電圧に応じた耐圧が必要となり、一般に耐圧が高いほどダイオードの順方向電圧降下は大きいが、順方向電圧降下は耐圧には比例せず、高圧回路に使用される一般のダイオードのＶＦは０．８〜１Ｖ程度、低圧回路に使用されるショットキーバリアダイオードのＶＦは０．４〜０．５Ｖ程度である。
【０００４】
このため、整流する電圧が低いほど、整流する電力に対して順方向電圧降下による電力損失の割合が大きくなる。また他の先行技術文献としては特許文献１〜５が挙げられる。
【特許文献１】特開２００１−２５５９６９号
【特許文献２】特開平１０−１０８４６４号
【特許文献３】特開平１０−２９０５７１号
【特許文献４】特開平９−１８２４４０号
【特許文献５】特開平１０−２５７７７１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記ダイオードの順方向電圧降下による電力損失を低減する手段として、オン抵抗の低いＭＯＳＦＥＴを整流素子として利用する方法が試みられているが、ＭＯＳＦＥＴはゲートをバイアスすることよってはじめて導通状態となるため、入力電圧の極性を検出する検出回路、検出回路の出力信号を受けてゲートをバイアスする駆動回路、さらにはこれらの回路のための補助電源が必要になるなど、いずれも複雑で費用のかかる方法であった。
従来の技術であるブリッジダイオードによる整流方式が非常に単純かつ安価な方式であるために、複雑な方式は費用対効果の点で実用性が低い。
本発明はこのような点に鑑みてなされたものであり、上記検出回路、補助電源を必要とせず、駆動回路も抵抗のみで構成することができる安価な方法により、電力損失を低減した極性反転整流回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では上記課題を解決するために、ＰチャンネルＭＯＳとＮチャンネルＭＯＳとが直列に接続された２組の回路を、並列に接続してブリッジを構成し、各々のＭＯＳＦＥＴのゲート端子が入力電位とドレイン間に設けられた分圧抵抗によってそれぞれ入力端子に接続されたことを特徴とする。このような整流回路においては、入力電圧の極性に応じて必要とされるどちらか一方のＮチャネル型ＭＯＳＦＥＴとどちらか一方のＰチャネル型ＭＯＳＦＥＴのゲートのみがバイアスされて導通状態となる。
【発明を実施するための最良の形態】
【０００７】
以下に発明の実施の一形態について図を用いて説明する。図１は本発明の実施例を示す。従来のブリッジ型に接続されたダイオードによる整流回路におけるダイオード２個をＮチャネル型ＭＯＳＦＥＴに、他の２個をＰチャネル型ＭＯＳＦＥＴに置き換えて構成されたものであって、ＰチャンネルＭＯＳとＮチャンネルＭＯＳとが直列に接続された２組の回路を、並列に接続してブリッジを構成したものである。
【０００８】
ＭＯＳＦＥＴ  Ｑ１のドレインおよびＭＯＳＦＥＴ  Ｑ３のドレインは入力端子１に接続され、ＭＯＳＦＥＴ  Ｑ２のドレインおよびＭＯＳＦＥＴ  Ｑ４のドレインは入力端子２に接続されている。ＭＯＳＦＥＴ  Ｑ１のソースとＭＯＳＦＥＴ  Ｑ２のソースはそれぞれ負極の出力端子４に接続され、ＭＯＳＦＥＴ  Ｑ３のソースとＭＯＳＦＥＴ  Ｑ４のソースはそれぞれ正極の出力端子３に接続されている。ＭＯＳＦＥＴ  Ｑ１のゲート・ソース間には抵抗Ｒ２が接続され、ＭＯＳＦＥＴ  Ｑ１のゲートと入力端子１には抵抗Ｒ１が接続されており、入力端子２を正極とする入力電圧が入力されたときは抵抗Ｒ１およびＲ２が分圧抵抗となってＭＯＳＦＥＴ  Ｑ１のゲート・ソース間が正にバイアスされる。同様にＭＯＳＦＥＴ  Ｑ２には分圧抵抗Ｒ３，Ｒ４が接続され、入力端子１を正極とする入力電圧が入力されたときにＭＯＳＦＥＴ  Ｑ２のゲート・ソース間が正にバイアスされる。
【０００９】
ＭＯＳＦＥＴ  Ｑ３のゲート・ソース間には分圧抵抗Ｒ５、Ｒ６が接続されており、入力端子１を正極とする入力電圧が入力されたときＭＯＳＦＥＴ  Ｑ３のゲート・ソース間は負にバイアスされる。同様にＭＯＳＦＥＴ  Ｑ４のゲート・ソース間には分圧抵抗Ｒ７，Ｒ８が接続され、入力端子２を正極とする入力電圧が入力されたときＭＯＳＦＥＴ  Ｑ４のゲート・ソース間は負にバイアスされる。
【００１０】
Ｐチャネル型ＭＯＳＦＥＴはゲート・ソース間を負にバイアスすることで導通状態となり、Ｎチャネル型ＭＯＳＦＥＴはゲート・ソース間を正にバイアスすることで導通状態となるので、入力電圧の極性が正のとき、すなわち入力端子１の電位が入力端子２の電位より高いときは、入力電流Ｉｉは導通状態であるＭＯＳＦＥＴ  Ｑ３，Ｑ２を介して出力端子３，４，に出力端子３を正極として出力され、入力電圧の極性が負のときは導通状態であるＭＯＳＦＥＴ  Ｑ４，Ｑ１を介して出力端子３を正極として出力される。ここで平滑コンデンサＣ１は、出力端子３，４の後段に接続される回路を考慮して一般的に付加されるものであり、極性反転整流作用自体には必ずしも必要なものではない。
【００１１】
いずれのＭＯＳＦＥＴも導通状態となっているときはオン抵抗Ｒｏｎによる電圧降下Ｉｉ×Ｒｏｎが発生する。ＭＯＳＦＥＴのオン抵抗はプロセスの微細化やトレンチ化技術により年々低下しており、低耐圧のＭＯＳＦＥＴでは数ｍΩのものが実用化されている。そのため、図４に示すように、上記ＭＯＳＦＥＴによる電圧降下はダイオードの電圧降下に比べて小さい。一例として、５０Ｖ程度の耐圧で２Ａの電流を流した場合を挙げれば、ショットキーバリアダイオードによる順方向電圧降下は０．４〜０．５Ｖ程度であるのに対して、ＭＯＳＦＥＴのオン抵抗を２０ｍΩとすればその電圧降下は４０ｍＶである。このため、従来のダイオードによる整流方式に比べて損失低減効果は明らかである。
【００１２】
図２に入力電圧の極性に対する各ＭＯＳＦＥＴのゲート・ソース間に印加される電圧の極性とそれぞれのＭＯＳＦＥＴの状態を示す。
入力電圧が正のときＱ２のゲートには、
Ｖｇｓ２＝Ｖｉ×Ｒ４／（Ｒ３＋Ｒ４）
の電圧が印加される。この電圧がＭＯＳＦＥＴのゲートの閾値Ｖｔｈより大きいとき、すなわち、
Ｖｇｓ２≧Ｖｔｈ
となるときＭＯＳＦＥＴ  Ｑ２は導通状態となる。
【００１３】
このとき、ＭＯＳＦＥＴ  Ｑ１のゲート・ソース間には負電圧が発生するが、抵抗Ｒ１とＲ２はＭＯＳＦＥＴ  Ｑ２のドレイン・ソース間に並列に接続されており、ＭＯＳＦＥＴ  Ｑ２が導通状態となっているためＭＯＳＦＥＴ  Ｑ２のソース・ドレイン間の電圧はほぼ０であり、ゲート・ソース間の電圧Ｖｇｓ１もほぼ０となりＭＯＳＦＥＴ  Ｑ１は遮断状態を維持する。
さらにこのとき、ＭＯＳＦＥＴ  Ｑ３のゲート・ソース間には
Ｖｇｓ３＝−Ｖｉ×Ｒ６／（Ｒ５＋Ｒ６）
の電圧が印加されており、ＭＯＳＦＥＴ  Ｑ３は導通状態となっており、ＭＯＳＦＥＴ  Ｑ４は遮断状態を維持する。
同様に入力電圧が負のときには、ＭＯＳＦＥＴ  Ｑ１、Ｑ４が導通状態となり、ＭＯＳＦＥＴ  Ｑ２、Ｑ３が遮断状態となる。
【００１４】
このようにして、前記回路は極性反転整流回路を実現する。
ＭＯＳＦＥＴ  Ｑ１およびＱ２のゲート・ソース間に印加される電圧は、分圧抵抗の値によって任意に設定することができる。この電圧はゲートの閾値Ｖｔｈを越え、かつゲートの耐圧を越えてはならないが、一般にゲートの閾値は１〜４Ｖ、ゲートの耐圧は１０〜３０Ｖとなっているため、ゲート・ソース間に印加される電圧を、この間に設定することは容易である。
【００１５】
図１には分圧抵抗によって分圧された入力電圧をゲート・ソース間に印加する例を示したが、入力電圧がゲートの耐圧を越えない場合は、ＭＯＳＦＥＴ  Ｑ１，Ｑ２のゲート・ソース間に接続される抵抗Ｒ２，Ｒ４およびＭＯＳＦＥＴ  Ｑ３，Ｑ４に接続される抵抗Ｒ６，Ｒ８は開放状態であっても良い。また、抵抗Ｒ１，Ｒ３およびＲ５，Ｒ７の抵抗値は、ゲートの入力容量による時定数が実用上問題にならない範囲で任意に設定できるため短絡しても良いが、一般にＭＯＳＦＥＴのゲートは過電圧や静電気に弱く、保護の観点からみれば短絡状態での使用は実用的ではなく、可能な限り抵抗値は大きくしておいた方が良い。さらに、入力電圧範囲が非常に広い用途の場合、入力電圧の下限値においてゲート・ソース間に印加される電圧が閾値を越えるような分割抵抗の値を設定すると、入力電圧の上限値においてゲート・ソース間に印加される電圧がゲートの耐圧を越えてしまう場合も考えられる。そのような場合には、ゲート・ソース間にツェナーダイオードを接続するなどの簡単な方法で印加電圧をクランプし、ゲートを過電圧から保護することができる。
このように、本形態では分圧抵抗のみで構成された単純かつ安価な駆動方式により、整流回路にＭＯＳＦＥＴを用いて電力損失を低減することが可能となる。
【００１６】
以上のように本発明によれば、ＰチャンネルＭＯＳとＮチャンネルＭＯＳとが直列に接続された２組の回路を、並列に接続してブリッジを構成し、これらのゲートをバイアスする分圧抵抗によって構成された駆動回路を用いることにより、特別な検出回路や制御回路を必要とせず、さらにはそれらの補助電源も必要としない電力損失の小さな極性反転整流回路を、単純かつ安価に実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の極性反転整流回路を示す回路図。
【図２】図１に示す回路の、入力極性による各ＭＯＳＦＥＴの状態を示す表。
【図３】ブリッジダイオードを用いた従来の整流回路を示す図。
【図４】一般的なダイオードとＭＯＳＦＥＴによる電圧降下の比較を示す図。
【図５】Ｎチャネル型ＭＯＳＦＥＴの端子名称を示す図。
【図６】Ｐチャネル型ＭＯＳＦＥＴの端子名称を示す図。
【符号の説明】
【００１８】
１，２  入力端子
３，４  出力端子
Ｑ１，Ｑ２  Ｎチャネル型ＭＯＳＦＥＴ
Ｑ３，Ｑ４  Ｐチャネル型ＭＯＳＦＥＴ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８  分圧抵抗
Ｃ１  平滑コンデンサ
Ｖｉ，−Ｖｉ  交流の入力電圧
ＳＷ  入力電圧の極性を切替える手段
Ｖｄｃ  直流の出力電圧
Ｉｉ  入力電流
Ｄ  ＭＯＳＦＥＴのドレイン
Ｓ  ＭＯＳＦＥＴのソース
Ｇ  ＭＯＳＦＥＴのゲート
Ｖｇｓ２  Ｑ２のゲート・ソース間印加電圧
Ｖｇｓ３  Ｑ３のゲート・ソース間印加電圧
Ｖｔｈ  ＭＯＳＦＥＴのゲート閾値
ＶＦ  ダイオードの順方向電圧降下
Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４  整流ダイオード
Ｃ１１  平滑コンデンサ
ＲＬ  負荷抵抗
Ｒｏｎ  ＭＯＳＦＥＴのオン抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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