(57)【要約】【課題】  インダクタンスの向上が図られた薄膜デバイスの製造方法を提供する。【解決手段】  本発明に係る薄膜インダクタ１０の製造方法においては、コイル１８は、第１絶縁層１６Ａに設けられた溝１７に形成される。そのため、この溝１７の深さを深くすることで、コイル１８とその基板１２側に位置する第１磁性層１４Ａとの離間距離Ｄ１を所望の距離まで短縮することができ、作製される薄膜インダクタ１０におけるインダクタンスの向上が実現される。加えて、面取工程の際に溝１７の上部開口が拡がるため、この溝１７にＣｕを埋める際に、Ｃｕの上面の高さ位置Ｐ１を溝１７の縁面の高さ位置Ｐ２を容易に合わせることができる。従って、コイル１８上に成膜される第２絶縁層１６Ｂは高い平坦性を有し、その結果、さらなるインダクタンスの向上が実現される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
基板上に、
第１磁性層を積層する第１磁性層積層工程と、
前記第１磁性層上に、電極パターンに対応する形状の溝が設けられた第１絶縁層を積層する第１絶縁層積層工程と、
前記第１絶縁層をエッチングして、前記溝の縁部の面取りをおこなう面取工程と、
前記第１絶縁層の前記溝に導電体を埋めて、前記電極パターンを形成する電極パターン形成工程と、
前記第１絶縁層上に、前記溝を覆うように第２絶縁層を積層する第２絶縁層積層工程とを備える、薄膜デバイスの製造方法。
【請求項２】
前記電極パターン形成工程の際、前記導電体の上面の高さ位置が前記溝の縁面の高さ位置と略一致するように、前記導電体を前記溝に埋める、請求項１に記載の薄膜デバイスの製造方法。
【請求項３】
前記第２絶縁層上に、第２磁性層を積層する第２磁性層積層工程をさらに備える、請求項１又は２に記載の薄膜デバイスの製造方法。
【請求項４】
前記第２絶縁層積層工程の後に、前記第２絶縁層上に前記第１絶縁層を積層する絶縁層積層工程と、前記電極パターン形成工程と、前記第２絶縁層積層工程とをさらに備える、請求項１又は２に記載の薄膜デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜デバイスに関するものである。
【背景技術】
【０００２】
薄膜デバイスの一つである薄膜インダクタの製造方法は、例えば、下記特許文献１に開示されている。この公報に記載の薄膜インダクタの要部断面図を図６に示す。この薄膜インダクタ４０は、すなわち、基板４２上に密着層４４及び第１磁性層４６が積層されており、その上にコイル（インダクタンス導体）４８が埋設された第１絶縁膜５０が積層されており、その第１絶縁膜５０の上端面５０ａに露出したコイル４８を覆うように第２絶縁膜５２が積層され、さらにその第２絶縁膜５２の上に第２磁性層５４が積層された積層構造となっている。
【０００３】
なお、コイル４８が埋設された第１絶縁膜５０の積層は、図７（ａ）に示すように、まずコイル４８を一旦仮基板５６上に形成した後、そのコイル４８を完全に覆うように第１絶縁膜５０を積層し、図７（ｂ）に示すように、仮基板５６上のコイル４８を密着層４４及び第１磁性層４６が積層された基板４２へ転写することによりおこなっている。
【０００４】
ところが、以上で説明した薄膜インダクタの製造方法には、次のような課題が存在している。すなわち、コイル４８を覆うように積層する第１絶縁膜５０は、その厚さが薄いと、コイル４８間の隙間を確実に埋めることができないため、図７（ａ）に示すように、第１絶縁膜５０の厚さをコイル４８の高さと同程度（若しくは、それ以上）にする必要がある。
【０００５】
その一方で、そのような厚さの第１絶縁膜５０をコイル４８上に積層した場合には、作製される薄膜インダクタ４０において、コイル４８とその基板４２側に位置する第１磁性層４６との離間距離Ｄ１が大きくなり、その結果、その薄膜インダクタ４０のインダクタンスが低下してしまうという問題が生じる。
【０００６】
そこで、コイルと第１磁性層との離間距離Ｄ１を短縮するために、第１絶縁膜に設けられた溝に導電体を埋めてコイルを成形する技術（いわゆる、ダマシンプロセス技術）を用いた薄膜インダクタ６０が考えられる（図８参照）。すなわち、薄膜インダクタ６０においては、コイル６８は第１絶縁層６６Ａに設けられた溝６７に形成されるため、この溝６７の深さを深くすることで、コイル６８とその基板６２側に位置する第１磁性層６４Ａとの離間距離Ｄ１を所望の距離まで短縮することができる。つまり、コイル６８とその基板６２側に位置する第１磁性層６４Ａとの離間距離Ｄ１をコイル６８の高さと同程度にする必要があった上述の製造方法に比べて、コイル６８と第１磁性層６４Ａとの離間距離Ｄ１が短縮されている。
【特許文献１】特開２０００−１６４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ただし、上述したダマシンプロセス技術を用いた薄膜インダクタ６０では、コイル６８上に成膜した第２絶縁層６６Ｂが十分に平坦でない場合には、コイルの被覆性やデバイスの特性、寸法精度や後工程における作業効率に悪影響を及ぼすため、コイル６８上に成膜される第２絶縁層６６Ｂに関してはより高い平坦性と高い被覆性が求められている。特に、上述した薄膜インダクタ６０のような薄膜デバイスにおいては、第２絶縁層６６Ｂの平坦性を高くすることで、その上に成膜される第２磁性層６４Ｂの平坦性も向上するため、その磁性層６４Ｂにおける透磁率の利用効率が向上し、インダクタンスの向上が図られる。
【０００８】
そこで、本発明は、上述の課題を解決するためになされたもので、インダクタンスの向上が図られた薄膜デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る薄膜デバイスの製造方法は、基板上に、第１磁性層を積層する第１磁性層積層工程と、第１磁性層上に、電極パターンに対応する形状の溝が設けられた第１絶縁層を積層する第１絶縁層積層工程と、第１絶縁層をエッチングして、溝の縁部の面取りをおこなう面取工程と、第１絶縁層の溝に導電体を埋めて、電極パターンを形成する電極パターン形成工程と、第１絶縁層上に、溝を覆うように第２絶縁層を積層する第２絶縁層積層工程とを備えることを特徴とする。
【００１０】
この薄膜デバイスの製造方法においては、電極パターン（例えば、コイル等）は、第１絶縁層に設けられた溝に形成される。そのため、この溝の深さを深くすることで、電極パターンとその基板側に位置する第１磁性層との離間距離を所望の距離まで短縮することができる。つまり、本発明に係る薄膜デバイスの製造方法によれば、電極パターンとその基板側に位置する第１磁性層との離間距離を電極パターンの高さと同程度にする必要があった従来の製造方法に比べて、作製される薄膜デバイスにおけるインダクタンスの向上が実現される。加えて、この製造方法においては、面取工程により溝の縁部の面取りをおこなった際に溝の上部開口が拡がる。そのため、この溝に導電体を埋める電極パターン形成工程の際に、導電体の上面の高さ位置を溝の縁面の高さ位置を容易に合わせることができる。従って、電極パターン上に成膜される第２絶縁層は高い平坦性を有し、その結果、さらなるインダクタンスの向上が実現される。また、高い被覆性のおかげで電極パターンは動作環境下において酸化されにくくなっており、それにより、電極パターンの抵抗の増大が抑えられ、高いインダクタンスが長期間維持される。
【００１１】
また、電極パターン形成工程の際、導電体の上面の高さ位置が溝の縁面の高さ位置と略一致するように、導電体を溝に埋めることが好ましい。この場合、第２絶縁層を積層した際に、第２絶縁層の上面が十分に平坦になる。
【００１２】
また、第２絶縁層上に、第２磁性層を積層する第２磁性層積層工程をさらに備えることが好ましい。この場合、第１及び第２絶縁層の間に電極パターンが介在する薄膜インダクタが作製される。
【００１３】
また、第２絶縁層積層工程の後に、第２絶縁層上に第１絶縁層を積層する絶縁層積層工程と、電極パターン形成工程と、第２絶縁層積層工程とをさらに備えることが好ましい。この場合、上記電極パターンが二段に積層された薄膜トランスが作製される。
【発明の効果】
【００１４】
本発明によれば、インダクタンスの向上が図られた薄膜デバイスの製造方法が提供される。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明に係る薄膜デバイスの製造方法を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。
【００１６】
まず、本発明の実施形態に係る薄膜デバイスとして、図１及び図２に示す薄膜インダクタ１０について説明する。これらの図に示すように、薄膜インダクタ１０は、基板１２上に、第１磁性層１４Ａ、第１絶縁層１６Ａ、第２絶縁層１６Ｂ、第２磁性層１４Ｂが順次積層された積層構造を有している。第１磁性層１４Ａ及び第２磁性層１４Ｂは共にコバルト（Ｃｏ）で構成されており、第１絶縁層１６Ａ及び第２絶縁層１６Ｂは共に酸化ケイ素（ＳｉＯ２）で構成されている。なお、基板１２と第１磁性層１４Ａとの間に、適宜、ＳｉＯ２層等の絶縁層を介在させてもよい。
【００１７】
第１絶縁層１６Ａには溝１７が設けられており、この溝１７には、第１絶縁層１６Ａの面方向に引き回された平面コイル（電極パターン）１８が埋設されている。このコイル１８は、溝１７の底面１７ａに成膜されたシード層２２に銅（Ｃｕ）をめっきすることにより形成されている。コイル１８のそれぞれの端部１８ａ，１８ｂは、図示しないビアを介して、表面１０ａに形成された対応する外部電極端子２０Ａ，２０Ｂと電気的に接続されている（図１参照）。
【００１８】
次に、上述した薄膜インダクタ１０を作製する手順について、図３を参照しつつ説明する。
【００１９】
薄膜インダクタ１０を作製する際には、第１磁性層積層工程として、図３（ａ）に示すように基板１２上に第１磁性層１４Ａをスパッタで積層する。
【００２０】
次に、第１絶縁層積層工程として、第１磁性層１４Ａ上に、コイル１８の引き回し形状（すなわち、図１における破線形状）に対応する形状の溝１７が設けられた第１絶縁層１６Ａを積層する。以下、この第１絶縁層積層工程の手順をより具体的に説明する。まず、図３（ｂ）に示すように第１磁性層１４Ａ上に第１絶縁層１６ＡをＣＶＤで積層する。次に、公知のフォトレジスト技術を用いて、図３（ｃ）に示すように、コイル１８の引き回し形状に対応する開口パターンが設けられたレジストマスク２４を、第１絶縁層１６Ａ上に形成する。そして、このレジストマスク２４を用いた異方性エッチング（例えば、ドライエッチングなど）をおこなうことで、図３（ｄ）に示すようにコイル１８の引き回し形状に対応する形状の溝１７が形成される。
【００２１】
この第１絶縁層積層工程の後、面取工程として、第１絶縁層１６Ａのエッチング処理をおこない溝１７の縁部の面取りをおこなう。すると、図３（ｆ）に示すように、溝１７の上部開口は縁面の高さ位置に近づくにつれて漸次拡がる。
【００２２】
続いて、電極パターン形成工程として、第１絶縁層１６Ａの溝１７にＣｕ（導電体）を埋めてコイル１８を形成する。以下、この電極パターン形成工程の手順をより具体的に説明する。まず、指向性の高いロングスロースパッタ等の公知の成膜方法を用いて、図３（ｅ）に示すように第１絶縁層１６Ａの全面に亘ってシード層２２を成膜する。それにより、溝１７の底面１７ａにもシード層２２が成膜される。次に、リフトオフ法により、図３（ｆ）に示すように溝１７の底面１７ａ以外に成膜されたシード層２２（すなわち、第１絶縁層１６Ａの上面１６ａに成膜されたシード層２２）を除去する。その後、電解めっき法により、溝１７の底面１７ａに成膜されたシード層２２上にＣｕを堆積させる。その結果、図３（ｇ）に示すように溝１７がＣｕで埋められ、溝１７にコイル１８が埋設された第１絶縁層１６Ａが得られる。このように溝１７にコイル１８を埋設する場合には、コイル１８が近接して引き回される場合であっても確実に第１絶縁層によるコイル１８の絶縁が図られる。
【００２３】
ここでコイル１８を形成する際、上述したように溝１７の上部開口は漸次拡がっているため、溝１７の縁面の高さ位置に近づくにつれて、めっきの高さ方向への成長速度は次第に低下する。従って、めっきするＣｕの体積量にズレが生じた場合であっても、そのズレによる影響が極めて小さく抑えられる。この電極パターン形成工程の際は、形成されるコイル１８の上面の高さ位置Ｐ１と溝１７の縁面の高さ位置Ｐ２（すなわち、第１絶縁層１６Ａの上面１６ａの高さ位置）とが一致するようにＣｕを埋める。
【００２４】
さらに、第２絶縁層積層工程として、図３（ｈ）に示すように第１絶縁層１６Ａ上に第２絶縁層１６ＢをＣＶＤで積層する。それにより、第１絶縁層１６Ａの溝１７及びこの溝１７に埋設されたコイル１８が第２絶縁層１６Ｂで覆われる。そして最後に、第２磁性層積層工程として、第２絶縁層１６Ｂ上に第２磁性層１４Ｂをスパッタで積層することで、上述した薄膜インダクタ１０の作製が完了する。
【００２５】
以上で詳細に説明した薄膜インダクタ１０の製造方法においては、コイル１８は、第１絶縁層１６Ａに設けられた溝１７に形成される。この溝１７は、異方性エッチング等で設けられ、エッチング時間等を調整することで容易にその深さの調整が可能である。そのため、この溝１７の深さを深くすることで、コイル１８とその基板１２側に位置する第１磁性層１４Ａとの離間距離Ｄ１を所望の距離まで短縮することができる（図２参照）。
【００２６】
つまり、上述した薄膜インダクタ１０の製造方法によれば、コイルと第１磁性層との離間距離Ｄ１をコイルの高さと同程度にする必要があった従来の製造方法に比べて（図６及び図７参照）、作製される薄膜インダクタ１０におけるインダクタンスの向上が実現される。
【００２７】
コイル１８に関して基板１２側の反対側に位置する第２絶縁層１６Bについても、ＣＶＤで容易にその厚さを調整することが可能である。そのため、第２絶縁層１６Ｂを薄く積層することで、コイル１８と第２磁性層１４Ｂとの離間距離Ｄ２が短縮されて、さらなるインダクタンスの向上が図られる。
【００２８】
加えて、薄膜インダクタ１０の製造方法においては、溝１７の縁部の面取りを面取工程でおこなうことで、溝１７の上部開口が縁面の高さ位置Ｐ２に近づくにつれて漸次拡がる。その結果、縁面の高さ位置Ｐ２に近づくにつれて、めっきの高さ方向への成長速度が次第に低下し、めっき時間の誤差等によりめっきの体積量にズレが生じた場合であっても、そのズレによる影響は極めて小さく抑えられる。つまり、電極パターン形成工程の際に、Ｃｕの上面の高さ位置Ｐ１を溝１７の縁面の高さ位置Ｐ２に容易に合わせることができる。従って、電極パターン１８上に成膜される第２絶縁層１６Ｂは高い平坦性を有し、この第２絶縁層１６Ｂ上に成膜される第２磁性層１４Ｂもまた高い平坦性を有することとなり、その結果、より一層のインダクタンスの向上が実現されている。
【００２９】
また、溝１７の上部開口が縁面の高さ位置Ｐ２に近づくにつれて漸次拡がっているため、溝１７と溝１７の縁面との間における高さ変化が穏やかなものとなっている。従って、Ｃｕの上面の高さ位置Ｐ１が溝１７の縁面まで達していないときであっても、十分なステップカバレッジが実現されることとなる。
【００３０】
さらに、コイル１８の被覆性が高くなっているため、薄膜インダクタ１０の動作環境下においてコイル１８は酸化されにくくなっている。そのため、コイル１８の抵抗の増大が抑えられており、その結果、薄膜インダクタ１０においては高いインダクタンスが長期間維持される。
【００３１】
その上、上記電極パターン形成工程の際、Ｃｕの上面の高さ位置Ｐ１が溝１７の縁面の高さ位置Ｐ２と一致するようにＣｕを溝１７に埋めているため、第２絶縁層１６Ｂを積層した際にその第２絶縁層１６Ｂの上面１６ｂが十分に平坦になる。この第２絶縁層１６Ｂの上面１６ｂが平坦である場合には、その上に積層される第２磁性層１４Ｂが高い平坦性を有することとなる。その結果、第２磁性層１４B内を通る略全ての磁束が第２磁性層１４Bの面方向に沿うようになり、第２磁性層１４Ｂにおける透磁率の利用効率が向上するため、薄膜インダクタ１０のインダクタンスが向上する。
【００３２】
なお、ＣＭＰ等の平坦化処理をおこなうことで、第２絶縁層１６Ｂの上面１６ｂを平坦化することも可能ではあるが、ＣＭＰの研磨剤や研磨片等が上面１６ｂに残留して、それらが後工程において層間剥離等の悪影響を及ぼすことが考えられる。ところが、Ｃｕの上面と溝の縁面とを一致させて、第２絶縁層１６Ｂの上面１６ｂを十分に平坦にしておけば、そのような平坦化処理を必ずしも必要とはしないため、後工程における研磨剤等の悪影響を心配しなくてもよくなる。
【００３３】
次に、本発明の実施形態に係る薄膜デバイスとして、図４に示す薄膜トランス３０について説明する。この図に示すように、薄膜トランス３０は、上述した薄膜インダクタ１０の積層構造を二段にしたものである。すなわち、薄膜トランス３０は、基板１２上に、第１磁性層１４Ａ、第１絶縁層１６Ａ、第２絶縁層１６Ｂ、第１絶縁層１６Ａ、第２絶縁層１６Ｂ、第２磁性層１４Ｂが順次積層された積層構造を有している。なお、図示は省略しているが、この薄膜トランス３０においては、上段のコイル１８の端部１８ａ，１８ｂと、下段のコイル１８の端部１８ａ，１８ｂとはそれぞれ異なる外部電極端子２０Ａ，２０Ｂと電気的に接続されている。
【００３４】
次に、この薄膜トランス３０を作製する手順について、図５を参照しつつ説明する。
【００３５】
薄膜トランス３０を作製する際には、まず、図３に示した薄膜インダクタ１０の製造方法と同様に、第１磁性層積層工程、第１絶縁層積層工程、電極パターン形成工程及び第２絶縁層積層工程を順次おこなう。そして、第２絶縁層積層工程の後に（図３（ｈ）参照）、絶縁層積層工程として、第２絶縁層１６Ｂ上に溝１７が設けられた第１絶縁層１６Ａを積層し、さらに面取工程として、図５（ａ）に示すようにその第１絶縁層１６Ａのエッチング処理をおこない溝１７の縁部の面取りをおこなう。さらに、電極パターン形成工程として図５（ｂ）に示すようにコイル１８を形成し、第２絶縁層積層工程として図５（ｃ）に示すように第１絶縁層１６Ａ上に第２絶縁層１６Ｂを積層する。最後に、第２磁性層積層工程として、第２絶縁層１６Ｂ上に第２磁性層１４Ｂを積層することで、上述した薄膜トランス３０の作製が完了する。
【００３６】
この薄膜トランス３０の製造方法によれば、上述した薄膜インダクタ１０の製造方法と同様に、コイル１８とその基板１２側に位置する第１磁性層１４Ａとの離間距離Ｄ１を所望の距離まで短縮することができるため、作製される薄膜トランス３０におけるインダクタンスの向上が実現される。加えて、第２絶縁層１６Ｂを薄く積層したり、Ｃｕの上面の高さ位置Ｐ１が溝１７の縁面の高さ位置Ｐ２と一致するようにＣｕを溝１７に埋めたりすることで、さらなるインダクタンスの向上が実現される。
【００３７】
また、薄膜トランス３０の製造方法においては、上述した薄膜インダクタ１０の製造方法と同様に、溝１７の縁部の面取りを面取工程でおこなっているため、電極パターン形成工程の際に、Ｃｕの上面の高さ位置Ｐ１を溝１７の縁面の高さ位置Ｐ２に容易に合わせることができる。従って、電極パターン１８上に成膜される第２絶縁層１６Ｂは高い平坦性を有し、この第２絶縁層１６Ｂ上に成膜される第２磁性層１４Ｂもまた高い平坦性を有することとなり、その結果、より一層のインダクタンスの向上が実現されている。
【００３８】
本発明は上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、各磁性層は、スパッタに限らず、他の公知の積層方法を用いて積層することができる。また、各絶縁層は、ＣＶＤに限らず、他の公知の積層方法を用いて積層することができる。なお、各絶縁層は、ＳｉＯ２以外の無機絶縁物で構成されていてもよく、さらにポリイミド等の有機絶縁物で構成されていてもよい。なお、有機絶縁物の成膜にはスピンコート法を用いることができる。溝の形成には、異方性エッチング以外に、等方性エッチングやレーザ加工等を利用することができる。また、溝の面取りの方法としては、基板の法線方向から所定角度だけズレた方向から、スパッタイオンを入射させる方法などが挙げられる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る薄膜インダクタを示した平面図である。
【図２】図１に示した薄膜インダクタのＩＩ−ＩＩ線断面図である。
【図３】図１に示した薄膜インダクタを作製する手順を示した図である。
【図４】本発明の実施形態に係る薄膜トランスを示した要部断面図である。
【図５】図４に示した薄膜インダクタを作製する手順を示した図である。
【図６】従来技術に係る薄膜インダクタを示した要部断面図である。
【図７】図６に示した薄膜インダクタを作製する手順を示した図である。
【図８】従来技術に係る薄膜インダクタを示した要部断面図である。
【符号の説明】
【００４０】
１０，４０，６０…薄膜インダクタ、１２，６２…基板、１４Ａ，６４Ａ…第１磁性層、１４Ｂ，６４Ｂ…第２磁性層、１６Ａ，６６Ａ…第１絶縁層、１６Ｂ，６６Ｂ…第２絶縁層、１７，６７…溝、１８，６８…コイル、３０…薄膜トランス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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