(57)【要約】【課題】ドレイン領域の抵抗の低減を図りつつ、前記ホットキャリアの発生を抑制することのできる、半導体装置およびその製造方法を提供すること。【解決手段】半導体シリコン基板の表面領域にソース領域およびドレイン領域を備えた電界効果型トランジスタを含む半導体装置であって、  前記ドレイン領域は、第一導電型の不純物拡散層と第二導電型の不純物拡散層とを少なくとも含む多重不純物拡散層を有し、  前記ドレイン領域側に設けられたゲート電極下部のバーズビークは、前記ソース領域側に設けられたゲート電極下部のバーズビークに比較して大きいことを特徴とする半導体装置。【選択図】図１
2007103837.tif 000002
【特許請求の範囲】
【請求項１】
半導体シリコン基板と、
前記半導体シリコン基板上に、ゲート酸化膜を介して設けられたゲート電極と、
前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対
のソース領域およびドレイン領域と、
前記半導体シリコン基板上に設けられた、ソースせり上げ構造およびドレインせり上げ
構造と、
前記ゲート電極のソース領域側に設けられた第一の側壁スペーサと、
前記ゲート電極下部のソース領域側およびドレイン領域側のそれぞれに設けられた、シ
リコン酸化膜からなるバーズビークと、
を備えた半導体装置であって、
前記ドレイン領域は、第１導電型の不純物拡散層と第２導電型の不純物拡散層とを少な
くとも含む多重不純物拡散層を有し、
前記ドレイン領域側の前記バーズビークは、前記ソース領域側の前記バーズビークに比
較して大きいことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、ＤＲＡＭ用電界効果型セルトランジスタを備えたことを特徴とする
請求項１に記載の半導体装置。
【請求項３】
半導体シリコン基板上に、ゲート酸化膜を介してゲート電極を形成する工程と、
前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に一対のソース領域
およびドレイン領域を形成する工程と、
前記ゲート電極に対し、前記ソース領域側に第一の側壁スペーサおよび前記ドレイン領
域側に第二の側壁スペーサを形成する工程と、
前記半導体シリコン基板上に、前記ソース領域および前記ドレイン領域にそれぞれ接し
てソースせり上げ構造およびドレインせり上げ構造を形成する工程と、
前記ドレイン領域側に形成された第二の側壁スペーサをエッチング操作により除去する
工程と、
前記ドレイン領域に、第１導電型の不純物拡散層と第２導電型の不純物拡散層とを少な
くとも含む多重不純物拡散層を形成する工程と、
前記ドレイン領域側の前記ゲート電極下部に、前記ソース領域側の前記ゲート電極下部
のバーズビークよりも大きいバーズビークを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、さらに詳しくは、半導体シリコン基板
の表面領域に設けられたソース領域側の不純物拡散層と同ドレイン領域側に設けられた不
純物拡散層の構造が非対称である電界効果型トランジスタを含む半導体装置およびその製
造方法に関する。
【背景技術】
【０００２】
近年の電子機器類の小型軽量化、低消費電力化に伴い、電界効果型トランジスタを含む
半導体装置は、より一層の高密度化、低消費電力化が求められて来ている。
前記電界効果型トランジスタのドレイン領域等の抵抗の低減を目的として、半導体シリ
コン基板に設けられたソース領域側の不純物拡散層と、同ドレイン領域側に設けられた不
純物拡散層の構造が非対称である半導体装置が提案されている。
この半導体装置について図面に基づいて説明すると以下の通りである。
図９は、前記半導体シリコン基板１の表面領域に設けられたソース領域側の不純物拡散
層９３０、９３１と、同ドレイン領域側に設けられた不純物拡散層９４０、９４１との構
造が互いに非対称である半導体装置の模式要部断面図である。
この図９に示される半導体装置によると、上記の様に不純物拡散層の構造を非対称とす
ることによりドレイン領域等の抵抗の低減が可能とされる（特許文献１）。
【特許文献１】特開２００２−３４３８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、図９に示した上記の半導体装置の構造では、前記半導体装置が小さくな
ればなるほど前記半導体シリコン基板中におけるホットキャリアの問題が無視できなくな
る問題があった。
本発明の目的は、ドレイン領域の抵抗の低減を図りつつ、前記ホットキャリアの発生を
抑制することのできる、半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明者は、鋭意検討を重ねた結果、半導体シリコン基板の表面領域に設けられたソー
ス領域側の不純物拡散層と同ドレイン領域側に設けられた不純物拡散層の構造が非対称で
あり、かつ、前記ドレイン領域側のゲート電極下部に形成されるバーズビークが、前記ソ
ース領域側のゲート電極下部に形成されるバーズビークに比較して大きい半導体装置が本
発明の目的に適うことを見出し、本発明を完成するに至った。
【０００５】
即ち本発明は、
［１］  半導体シリコン基板と、
前記半導体シリコン基板上に、ゲート酸化膜を介して設けられたゲート電極と、
前記半導体シリコン基板の表面領域であって、前記ゲート電極の両側に設けられた一対
のソース領域およびドレイン領域と、
前記半導体シリコン基板上に設けられた、ソースせり上げ構造およびドレインせり上げ
構造と、
前記ゲート電極のソース領域側に設けられた第一の側壁スペーサと、
前記ゲート電極下部のソース領域側およびドレイン領域側のそれぞれに設けられた、シ
リコン酸化膜からなるバーズビークと、
を備えた半導体装置であって、
前記ドレイン領域は、第１導電型の不純物拡散層と第２導電型の不純物拡散層とを少な
くとも含む多重不純物拡散層を有し、
前記ドレイン領域側の前記バーズビークは、前記ソース領域側の前記バーズビークに比
較して大きいことを特徴とする半導体装置を提供するものであり、
［２］前記半導体装置は、ＤＲＡＭ用電界効果型セルトランジスタを備えたことを特徴と
する上記［１］に記載の半導体装置を提供するものであり、
［３］半導体シリコン基板上に、ゲート酸化膜を介してゲート電極を形成する工程と、
前記半導体シリコン基板の表面領域であって前記ゲート電極の両側に一対のソース領域
およびドレイン領域を形成する工程と、
前記ゲート電極に対し、前記ソース領域側に第一の側壁スペーサを形成し、前記ドレイ
ン領域側に第二の側壁スペーサを形成する工程と、
前記半導体シリコン基板上に、前記ソース領域および前記ドレイン領域にそれぞれ接し
てソースせり上げ構造およびドレインせり上げ構造を形成する工程と、
前記ドレイン領域側に形成された第二の側壁スペーサをエッチング操作により除去する
工程と、
前記ドレイン領域に、第１導電型の不純物拡散層と第２導電型の不純物拡散層とを少な
くとも含む多重不純物拡散層を形成する工程と、
前記ドレイン領域側の前記ゲート電極下部に、前記ソース領域側の前記ゲート電極下部
のバーズビークよりも大きいバーズビークを形成する工程と、
を有することを特徴とする半導体装置の製造方法を提供するものである。
【発明の効果】
【０００６】
本発明によれば、ドレイン領域の抵抗の低減を図りつつ、ホットキャリアの発生を抑制
することのできる半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
まず本発明の半導体装置について、図面を参照しつつ説明する。
図１は、本発明の半導体装置の一実施態様について、その模式要部断面図を例示したも
のである。
本発明に使用する半導体シリコン基板１としては、例えば、ホウ素等の不純物を含むｐ
型半導体シリコン基板等を挙げることができる。
【０００８】
この半導体シリコン基板１の表面には、酸化シリコン等からなるゲート酸化膜２が設け
られていて、前記ゲート酸化膜２を介してゲート電極３００が設けられている。
このゲート酸化膜２の厚みは、通常１〜２０ｎｍの範囲である。
【０００９】
前記ゲート電極３００には、ポリシリコン３、窒化シリコン等からなる窒素含有絶縁膜
４および酸化シリコン等からなる上部酸化膜５がそれぞれ設けられている。
前記ポリシリコン３の厚みは通常３０〜２００ｎｍの範囲である。
また、前記窒素含有絶縁膜４の厚みは通常２０〜３００ｎｍの範囲であり、前記上部酸
化膜５の厚みは通常２０〜３００ｎｍの範囲である。
【００１０】
前記ポリシリコン３としては、ホウ素等のｐ型不純物を含むもの、リン等のｎ型不純物
を含むもの等を挙げることができる。
なお、特に図１に示していないが、前記ポリシリコン３の上にはタングステンシリサイ
ド膜や、タングステン／窒化タングステン膜等を設けることができる。前記ポリシリコン
３に対し、目的に応じて適宜サリサイド処理を行なうこともできる。
【００１１】
前記ポリシリコン３の側壁には酸化シリコン等の酸化膜６０１が設けられている。前記
酸化膜６０１の厚みは通常０．５〜３０ｎｍの範囲である。前記ポリシリコン３の下部の
両端には、それぞれ酸化シリコン等が成長したバーズビーク６１０および６２０が設けら
れている。前記ポリシリコン３の側壁に対する前記酸化膜６０１およびバーズビーク６２
０は省略することも可能である。
【００１２】
本発明の半導体装置においては、前記ドレイン領域９２０側の前記バーズビーク６１０
は、前記ソース領域９１０側の前記バーズビーク６２０に比較して大きいことが必要であ
る。
【００１３】
前記バーズビーク６１０と前記バーズビーク６２０の大小は、図１に例示した通り、前
記半導体シリコン基板１を垂直に切断した際の切断面に対する、前記ゲート電極３００下
部の酸化シリコンの占める面積割合から決定することができる。
【００１４】
図２は、図１における前記ゲート電極３００の前記ポリシリコン３、前記酸化膜６０１
、前記バーズビーク６１０、前記バーズビーク６２０および前記ゲート酸化膜２に該当す
る部分を抜き出して拡大した要部部分断面図である。
【００１５】
前記バーズビーク６１０と前記バーズビーク６２０の大小は、例えば図２に示される様
にバーズビーク６１０および６２０が明確に現れている場合は比較的容易に決定できるが
、例えば前記酸化膜６０１が大きく成長している場合であっても、前記ゲート電極下部の
前記ポリシリコン３のバーズビーク６１０に相当する部分の断面面積と、前記ゲート電極
下部の前記ポリシリコン３のバーズビーク６２０に相当する部分の断面面積とを比較する
ことにより決定することができる。
例えば図２の場合であれば、前記バーズビーク６１０に相当する部分の断面面積が前記
バーズビーク６２０に相当する部分の断面面積よりも大きいことが分かる。
従って、この場合であれば、前記バーズビーク６２０よりも前記バーズビーク６１０は
大きいといえる。
【００１６】
再び図１に戻り、本発明の半導体装置の構成について説明する。
前記ゲート電極３００の側壁には、化学気相成長（ＣＶＤ）法等により形成された酸化
シリコン等からなる側壁酸化膜７がそれぞれ設けられている。
前記側壁酸化膜７の厚みは、通常２〜２０ｎｍの範囲である。
この側壁酸化膜７を介して前記ゲート電極３００の一方に第一の側壁スペーサ８０１が
設けられている。
【００１７】
また、前記半導体シリコン基板１の表面領域には、前記ゲート電極３００の両側に一対
のソース領域９１０およびドレイン領域９２０が設けられている。
【００１８】
前記ソース領域９１０には、リン等のｎ型不純物を含む第一の不純物拡散層が設けられ
ている。かかる第一の不純物拡散層として、図１に例示される通り、エクステンション９
０１が前記半導体シリコン基板１の表面領域に設けられている。
このエクステンション９０１は前記半導体シリコン基板１の表面から、通常１０〜２０
０ｎｍの深さまで設けられている。
また、エクステンション９０１に含まれるリン等のｎ型不純物の注入量は、通常１×１
０１２〜１×１０１４／ｃｍ２の範囲である。
【００１９】
また前記ドレイン領域９２０には、リン等のｎ型不純物を含む第一の不純物拡散層に加
えて、第一の不純物拡散層の内部に形成されるリン等のｎ型不純物を含む第二の不純物拡
散層、第一の不純物拡散層を囲むように形成されるホウ素等のｐ型不純物を含む第三の不
純物拡散層等の多重不純物拡散層が設けられている。
【００２０】
かかる多重不純物拡散層の構成は得られる半導体装置の用途等に応じて適宜決定される
が、その一実施態様としては、図１に例示される通り、前記第一の不純物拡散層としてエ
クステンション９０２、前記第二の不純物拡散層としてエクステンション９０３および前
記第三の不純物拡散層としてポケット９０４が前記半導体シリコン基板１の表面領域に設
けられているものを挙げることができる。
【００２１】
この様に、この多重不純物拡散層は、第一導電型の不純物拡散層と第二導電型の不純物
拡散層とを少なくとも含むものである。
前記エクステンション９０２に含まれるリン等のｎ型不純物の注入量は、先のエクステ
ンション９０１の場合と同様である。
【００２２】
また、前記エクステンション９０３を形成する際のリン等のｎ型不純物の注入量は、通
常１．０×１０１２〜１．０×１０１４／ｃｍ２の範囲である。
前記ポケット９０４を形成する際のホウ素等のｐ型不純物の注入量は、通常１．０×１
０１２〜１．０×１０１４／ｃｍ２の範囲である。
【００２３】
一方、前記半導体シリコン基板１上には、選択エピタキシャル法により前記半導体シリ
コン基板１の表面から半導体シリコンを成長させたソースせり上げ構造１０およびドレイ
ンせり上げ構造１１が設けられている。
前記ソースせり上げ構造１０およびドレインせり上げ構造１１の高さは、通常、前記半
導体シリコン基板１の表面から２０〜２００ｎｍの範囲である。
【００２４】
前記ソースせり上げ構造１０および前記ドレインせり上げ構造１１には、リン等のｎ型
不純物がイオン注入法等の方法により導入されている。この際の注入量は、通常１．０×
１０１３〜５．０×１０１５／ｃｍ２の範囲である。
【００２５】
また特に図示していないが、前記半導体シリコン基板１には層間絶縁膜、コンタクトプ
ラグ、金属配線等の公知の構造が適宜設けられていて、上記に説明した構成を有する本発
明の半導体装置を電界効果型トランジスタとして動作させることができる。
なお、本発明は説明上使用した数値により限定されるものではない。
【００２６】
本発明の半導体装置は、特にＤＲＡＭ用の電界効果型セルトランジスタを含む半導体装
置として、特に好適に使用することができる。
【００２７】
次に実施例により、本発明の半導体装置についてさらに詳細に説明するが、本発明はこ
れらの実施例により何ら限定されるものではない。
【実施例１】
【００２８】
図３は本発明の半導体装置のゲート電極部分を製造する工程を説明するための模式要部
断面図である。
【００２９】
最初にｐ型不純物としてホウ素を含む半導体シリコン基板１を準備した。前記半導体シ
リコン基板１の表面を高温で水蒸気と反応させることにより、厚みが７ｎｍの酸化シリコ
ンからなるゲート酸化膜２を形成した。続いて前記ゲート酸化膜２上にシリコンをＣＶＤ
法により堆積させて厚みが１００ｎｍのポリシリコン３を形成した。
なお、前記ＣＶＤ法の際にリンを不純物として混入させることにより、前記ポリシリコ
ン３にはリンが不純物として含まれている。
前記ポリシリコン３の上に窒化シリコンからなる窒素含有絶縁膜４および酸化シリコン
からなる上部酸化膜５を順次形成した。
【００３０】
次に前記上部酸化膜５の上にレジスト膜を設け、このレジスト膜をマスクとして、上部
酸化膜５、窒素含有絶縁膜４および前記ポリシリコン３のそれぞれの不要部分を公知のエ
ッチング手法により除去した。
続いて、前記ポリシリコン３の側壁を、水蒸気と高温下に反応させて酸化し、酸化シリ
コンからなる酸化膜６０１を形成した。この酸化膜６０１の厚みは、５〜１０ｎｍの範囲
であった。
【００３１】
この際、前記ポリシリコン３の下部の両端には、酸化シリコンからなるバーズビーク６
１０および６２０が形成された。この際の前記バーズビーク６１０および前記バーズビー
ク６２０の大きさはほぼ同等であった。
【００３２】
続いて前記ポリシリコン３、前記窒素含有絶縁膜４および前記上部酸化膜５を含むゲー
ト電極３００をマスクとして、前記半導体シリコン基板１にリンイオンを、１．０×１０
１３／ｃｍ２の注入量でイオン注入法により自己整合的に導入し、前記ゲート電極３００
の両側の前記半導体シリコン基板１の表面領域にそれぞれエクステンション９０１および
エクステンション９０２を形成した。
上記操作により、図３の模式要部断面図に示す半導体装置１０１の構造が得られる。
【００３３】
図４は本発明の半導体装置の側壁スペーサ部分を製造する工程を説明するための模式要
部断面図である。
まず前記ゲート電極３００および前記ゲート酸化膜２の上面に、ＣＶＤ法により厚み１
０ｎｍの酸化シリコン膜を設けた。
続いて窒化シリコン膜を前記半導体シリコン基板１に対してＣＶＤ法により堆積させた
後、図４に示す様に、側壁酸化膜７、窒化シリコンからなる側壁スペーサ８０１および８
０２を形成した。
【００３４】
次に前記半導体シリコン基板１上の不要なシリコン酸化膜をエッチング操作により除去
した後、選択エピタキシャル成長法により、前記半導体シリコン基板１の表面から半導体
シリコンを成長させ、図４に示す様にソースせり上げ構造１０およびドレインせり上げ構
造１１を形成した。
前記ソースせり上げ構造１０および前記ドレインせり上げ構造１１に、注入量を１．０
×１０１４／ｃｍ２として、イオン注入法によりリンを導入した。
上記操作により、図４の模式要部断面図に示す半導体装置１０２の構造が得られる。
【００３５】
図５は、本発明の半導体装置の上部に設けられたハードマスク１２のさらに上部の位置
に、レジスト膜１３を設ける工程を説明するための模式要部断面図である。
前記半導体装置の上部に、ＣＶＤ法により酸化シリコンからなるハードマスク１２を形
成し、さらにその上の図５に示す位置にレジスト膜１３を設けた。
上記操作により、図５の模式要部断面図に示す半導体装置１０３の構造が得られる。
【００３６】
図６は、ビットライン側、すなわちドレイン領域となるエクステンション９０２が形成
された側の側壁スペーサ８０２を除去する工程を説明するための模式要部断面図である。
まず、レジスト膜１３をマスクとして、ハードマスク１２をエッチングにより除去し、
レジスト膜１３を除去した。その後、熱リン酸を用いたウエットエッチング法により、窒
化シリコンからなる前記側壁スペーサ８０２を除去した。この時、ソース領域側の側壁ス
ペーサ８０１は、ハードマスク１２で覆われているので除去されることなく残存する。
上記操作により、図６の模式要部断面図に示す半導体装置１０４の構造が得られる。
【００３７】
次に、図７に示すように、前記ゲート電極３００を高温下で水蒸気と反応させることに
より、ドレイン領域側のゲート電極下部に前記バーズビーク６１０を成長させた。この時
、ソース領域側には窒化シリコンからなる側壁スペーサ８０１が残存しているため、ソー
ス領域側は酸化されず、ゲート電極下部のバーズビーク６２０は成長しない。
従って、ドレイン領域側のゲート電極下部に形成されるバーズビークは、ソース領域側
のゲート電極下部に形成されるバーズビークよりも大きくなる。
なお、前記バーズビーク６１０を効果的に成長させるために、前記バーズビーク６１０
近傍の側壁酸化膜７を除去しておいても良い。
この処理により、ドレインせり上げ構造１１の表面には熱酸化膜１４が形成される。こ
のようにして図７に示す通り、前記バーズビーク６２０に比較して大きい前記バーズビー
ク６１０を有する半導体装置１０５の構造が得られる。
【００３８】
続いて注入量を１．０×１０１３／ｃｍ２とし、イオン注入法によりリンを導入して、
前記エクステンション９０２からなる第一の不純物拡散層の内部に位置するように第二の
不純物拡散層であるエクステンション９０３を形成し、同様に注入量を１．０×１０１３
／ｃｍ２とし、イオン注入法によりホウ素を導入して、前記エクステンション９０２から
なる第一の不純物拡散層を囲むように第三の不純物拡散層であるポケット９０４を形成し
た。また、第二の不純物拡散層の形成と第三の不純物拡散層の形成の順番を入れ替えても
良い。さらに形成する位置は、イオン注入条件や拡散させるための熱処理条件により適宜
制御することが可能である。また、エクステンション９０３を形成する不純物には、リン
に代えて砒素を用いても良い。
【００３９】
上記操作により、図７に示される通り、前記半導体シリコン基板１の表面領域に、前記
ソース領域９１０としてエクステンション９０１を形成することができる。
また、同様に前記ドレイン領域９２０として、エクステンション９０２、エクステンシ
ョン９０３およびポケット９０４の多重不純物拡散層を形成することができる。
この様に、この多重不純物拡散層は、第一導電型の不純物拡散層と第二導電型の不純物
拡散層とを少なくとも含むものである。
この後、全体に層間絶縁膜を形成し、ドレインせり上げ構造１１上の前記層間絶縁膜お
よび熱酸化膜１４を除去して、コンタクトプラグを設けることによりビットライン配線等
を適宜形成することができる（図示せず。）。
【００４０】
上記半導体装置１０５の構造を有する電界効果型セルトランジスタを有するＤＲＡＭは
ホットキャリアの問題が生じず、安定して動作した。
【００４１】
［比較例１］
図８に示す通り、上記実施例１の場合で、前記バーズビーク６１０を成長させる操作を
実施しなかった他は、実施例１と全く同様に半導体装置を製造し、ほぼ左右対称のバーズ
ビーク６１１および６２２を有する半導体装置１０６を製造した。
この半導体装置１０６の構造を有する電界効果型セルトランジスタを有するＤＲＡＭは
ホットキャリアの問題が生じ、その動作は不安定であった。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体装置の一実施態様を例示する要部模式断面図である。
【図２】図１における前記ゲート電極３００の要部を拡大した要部部分断面図である。
【図３】本発明の半導体装置のゲート電極部分を製造する工程を説明するための模式要部断面図である。
【図４】本発明の半導体装置の側壁スペーサ部分を製造する工程を説明するための模式要部断面図である。
【図５】本発明の半導体装置の上部に設けられたハードマスクのさらに上部の位置にレジスト膜を設ける工程を説明するための模式要部断面図である。
【図６】ビットライン側、すなわちドレイン領域となるエクステンションが形成された側の側壁スペーサを除去する工程を説明するための模式要部断面図である。
【図７】本発明の半導体装置の一実施態様を例示する模式要部断面図である（実施例１）。
【図８】半導体装置の一実施態様を示す模式要部断面図である（比較例１）。
【図９】ソース領域側の不純物拡散層と、ドレイン側の不純物拡散層との構造が互いに非対称である半導体装置の模式要部断面図である。
【符号の説明】
【００４３】
１    半導体シリコン基板
２    ゲート酸化膜
３    ポリシリコン
３００  ゲート電極
４    窒素含有絶縁膜
５    上部酸化膜
６０１    酸化膜
６１０、６１１、６２０、６２２    バーズビーク
７    側壁酸化膜
８０１、８０２    側壁スペーサ
９０１、９０２、９０３    エクステンション
９０４    ポケット
９１０    ソース領域
９２０    ドレイン領域
１０      ソースせり上げ構造
１１      ドレインせり上げ構造
１００、１０１、１０２、１０３、１０４、１０５、１０６    半導体装置
１２      ハードマスク
１３      レジスト膜
１４      熱酸化膜
【図１】
2007103837.tif 000003
【図２】
2007103837.tif 000004
【図３】
2007103837.tif 000005
【図４】
2007103837.tif 000006
【図５】
2007103837.tif 000007
【図６】
2007103837.tif 000008
【図７】
2007103837.tif 000009
【図８】
2007103837.tif 000010
【図９】
2007103837.tif 000011