(57)【要約】【課題】２次元ＤＣＴ変換処理において回路規模の削減を図る。【解決手段】入力データを時間的に多重化するための時間多重化部（１０）と、上記多重化部の出力データの２次元ＤＣＴ変換を行う２次元ＤＣＴ変換部（１１０）とを含んでＤＣＴ変換回路（１００）が構成されるとき、上記２次元ＤＣＴ変換部は、上記時間多重化部の出力データに対して１次元のＤＣＴ変換を行う第１ＤＣＴ変換部（２０）と、上記第１ＤＣＴ変換部による１次元ＤＣＴ変換結果における行と列とを転置するための行列転置部（３０）と、上記行列転置部の出力データの１次元のＤＣＴ変換を行う第２ＤＣＴ変換部（４０）とを設ける。そして上記第１ＤＣＴ変換部及び上記第２ＤＣＴ変換部において、ＤＣＴ変換における加算及び乗算を時分割多重により処理することにより、２次元ＤＣＴ変換処理における回路規模の削減を可能とする。【選択図】図１
2007221350.tif 000002
【特許請求の範囲】
【請求項１】
入力データを時間的に多重化するための時間多重化部と、
上記多重化部の出力データの２次元ＤＣＴ変換を行う２次元ＤＣＴ変換部と、を含み、
上記２次元ＤＣＴ変換部は、上記時間多重化部の出力データに対して１次元のＤＣＴ変換を行う第１ＤＣＴ変換部と、
上記第１ＤＣＴ変換部による１次元ＤＣＴ変換結果における行と列とを転置するための行列転置部と、
上記行列転置部の出力データの１次元のＤＣＴ変換を行う第２ＤＣＴ変換部と、を含み、
上記第１ＤＣＴ変換部及び上記第２ＤＣＴ変換部は、それぞれＤＣＴ変換における加算及び乗算を時分割多重により処理するための処理回路を含んで成ることを特徴とするＤＣＴ変換回路。
【請求項２】
上記入力データが８×８画素の画像データとされるとき、
上記第１ＤＣＴ変換部は、それぞれ独立して加算処理可能な８個の第１加算回路と、
上記第１加算回路を用いてＤＣＴ変換における第１段階の演算処理を時分割で行うための第１処理回路と、
それぞれ独立して加算処理可能な４個の第２加算回路と、
それぞれ独立して乗算処理可能な３個の第１乗算回路と、
上記第１処理回路の処理結果を取り込み、上記第２加算回路と上記第１乗算回路とを用いてＤＣＴ変換における第２段階の演算処理を時分割で行うための第２処理回路と、
それぞれ独立して加算処理可能な４個の第３加算回路と、
上記第２処理回路の処理結果を取り込み、上記第３加算回路を用いてＤＣＴ変換における第３段階の演算処理を時分割で行うための第３処理回路と、
それぞれ独立して乗算処理可能な４個の第４乗算回路と、
上記第３処理回路の処理結果を取り込み、上記第４乗算回路を用いてＤＣＴ変換における第４段階の演算を時分割で行うための第４処理理回路と、を含み、
上記第２ＤＣＴ変換部は、それぞれ独立して加算処理可能な８個の第５加算回路と、
上記行列転置部の出力データを取り込み、上記第５加算回路を用いてＤＣＴ変換における第５段階の演算処理を時分割で行うための第５処理回路と、
それぞれ独立して加算処理可能な４個の第６加算回路と、
それぞれ独立して乗算処理可能な３個の第３乗算回路と、
上記第４処理回路の処理結果を取り込み、上記第６加算回路と上記第３乗算回路とを用いてＤＣＴ変換における第６段階の演算処理を時分割で行うための第６処理回路と、
それぞれ独立して加算処理可能な４個の第３加算回路と、
上記第５処理回路の処理結果を取り込み、上記第３加算回路を用いてＤＣＴ変換における第７段階の演算処理を時分割で行うための第７処理回路と、を含んで成る請求項１記載のＤＣＴ変換回路。
【請求項３】
上記時間多重化部は、時間多重化のための所定周波数の制御信号に基づいて入力データを取り込むためのスイッチを含んで成る請求項１又は２記載のＤＣＴ変換回路。
【請求項４】
上記２次元ＤＣＴ変換部の出力データを元の時間軸に戻すための時間一重化部を含んで成る請求項１乃至３の何れか１項記載のＤＣＴ変換回路。
【請求項５】
請求項４記載のＤＣＴ変換回路と、
上記ＤＣＴ変換回路の出力データを量子化する量子化回路と、
上記量子化回路の出力データをエントロピー符号化するエントロピー符号化回路と、を含んで成る画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣＴ変換（離散コサイン変換）技術、さらにはそれにおける回路規模の削減を図るための技術に関し、例えば画像圧縮符号化装置に適用して有効な技術に関する。
【背景技術】
【０００２】
画像信号をディジタルデータとして伝送する場合、信号の必要伝送帯域を抑圧するために画像信号の圧縮符号化が行われる。ディジタル化された画像信号は、差分演算器で前フレームとの差分が求められ、時間軸方向の圧縮が行われる。差分の信号は、ＤＣＴ係数に変換され、空間軸方向の圧縮が行われる。ＤＣＴ係数は低周波成分に集中するという性質があり、高周波成分は係数が疎らになる。従って、ＤＣＴ係数を低周波成分から順に高周波となるように並び換えてから量子化することにより０の係数が並ぶようになる。これを２次元ハフマン符号化等の可変長符号化回路により符号化することで高能率圧縮した符号が得られる。このような圧縮処理は公知の技術とされる（例えば特許文献１参照）。
【０００３】
一般化されたＤＣＴ変換としては、これまではChen、Wang、Leeの演算方式など多くの方式が考案、検討されており、演算速度や回路規模を比較した研究も多数行われている（例えば非特許文献１参照）。
【０００４】
また、処理対象とされる画像のサイズが８×８画素の場合には、ＤＣＴ演算量が最少で回路サイズも最小となる方式として、非特許文献２に記載されたものが知られている。この非特許文献２に記載された方式を、便宜上、「Ａｒａｉ方式」と称する。このＡｒａｉ方式では、入力の８画素分のデータ（ｘ[0], ｘ[1], ・・ ｘ[7]）について加算及び乗算を行うことでＤＣＴ変換が行われる。尚、１次元のＤＣＴ変換では最後にスケーリングのための係数を掛ける必要があるが、２次元目のＤＣＴ変換では、次段の量子化係数を掛ける処理と同時に行うことができるため省略することが可能である。それにより演算量を削減できる。それについては非特許文献２に詳述されている。
【０００５】
【特許文献１】特開平１０−１５５１５５号公報
【非特許文献１】Miodrag Potkonjak, et al. "Methodology for Behavioral Synthesis-based Algorithm-level Design Space Exploration: DCT Case Study"Department of Computer Science University of California Los Angeles CA 90095
【非特許文献２】Y. Arai, T. Agui, and M. Nakajima, A Fast DCT-SQ scheme for images, Trans. IEICEE. E71(9), 1095-1097 (1988).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように一般化されたＤＣＴ変換としては、これまではChen、Wang、Leeの演算方式など多くの方式が考案、検討されており、演算速度や回路規模を比較した研究も多数行われていたし、処理対象とされる画像のサイズが８×８画素の場合には、ＤＣＴ演算量が最少で回路サイズも最小となる方式として、Ａｒａｉ方式が知られている。
【０００７】
しかしながら、上記従来技術について本願発明者が検討したところ、これまでは、高速化と同時に回路規模の削減を同時に満足する方法に関する検討はあまり行われておらず、回路規模の削減に関して改善の余地のあることが見いだされた。
【０００８】
本発明の目的は、２次元ＤＣＴ変換処理において回路規模の削減を図るための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、入力データを時間的に多重化するための時間多重化部（１０）と、上記多重化部の出力データの２次元ＤＣＴ変換を行う２次元ＤＣＴ変換部（１１０）とを含んでＤＣＴ変換回路（１００）が構成されるとき、上記２次元ＤＣＴ変換部は、上記時間多重化部の出力データに対して１次元のＤＣＴ変換を行う第１ＤＣＴ変換部（２０）と、上記第１ＤＣＴ変換部による１次元ＤＣＴ変換結果における行と列とを転置するための行列転置部（３０）と、上記行列転置部の出力データの１次元のＤＣＴ変換を行う第２ＤＣＴ変換部（４０）とを設ける。そして上記第１ＤＣＴ変換部及び上記第２ＤＣＴ変換部は、それぞれＤＣＴ変換における加算及び乗算を時分割多重により処理するための処理回路（２１〜２４、４１〜４３）を含んで成る。
【００１２】
上記の手段によれば、上記第１ＤＣＴ変換部及び上記第２ＤＣＴ変換部はそれぞれＤＣＴ変換における加算及び乗算を時分割多重により処理する。このことが、加算回路や乗算回路の共有化を可能とし、２次元ＤＣＴ変換処理における回路規模の削減を達成する。
【００１３】
上記入力データが８×８画素の画像データとされるとき、上記第１ＤＣＴ変換部は、それぞれ独立して加算処理可能な８個の第１加算回路（２５）と、上記第１加算回路を用いてＤＣＴ変換における第１段階の演算処理を時分割で行うための第１処理回路（２１）と、それぞれ独立して加算処理可能な４個の第２加算回路（２６）と、それぞれ独立して乗算処理可能な３個の第１乗算回路（２７）と、上記第１処理回路の処理結果を取り込み、上記第２加算回路と上記第１乗算回路とを用いてＤＣＴ変換における第２段階の演算処理を時分割で行うための第２処理回路（２２）と、それぞれ独立して加算処理可能な４個の第３加算回路（２８）と、上記第２処理回路の処理結果を取り込み、上記第３加算回路を用いてＤＣＴ変換における第３段階の演算処理を時分割で行うための第３処理回路（２３）と、それぞれ独立して乗算処理可能な４個の第４乗算回路（２９）と、上記第３処理回路の処理結果を取り込み、上記第４乗算回路を用いてＤＣＴ変換における第４段階の演算を時分割で行うための第４処理理回路（２４）とを含んで構成することができる。また、上記第２ＤＣＴ変換部は、それぞれ独立して加算処理可能な８個の第５加算回路（４１）と、上記行列転置部の出力データを取り込み、上記第５加算回路を用いてＤＣＴ変換における第５段階の演算処理を時分割で行うための第５処理回路（４１）と、それぞれ独立して加算処理可能な４個の第６加算回路（４５）と、それぞれ独立して乗算処理可能な３個の第３乗算回路（４６）と、上記第４処理回路の処理結果を取り込み、上記第６加算回路と上記第３乗算回路とを用いてＤＣＴ変換における第６段階の演算処理を時分割で行うための第６処理回路（４２）と、それぞれ独立して加算処理可能な４個の第３加算回路（４７）と、上記第５処理回路の処理結果を取り込み、上記第３加算回路を用いてＤＣＴ変換における第７段階の演算処理を時分割で行うための第７処理回路（４３）とを含んで構成することができる。
【００１４】
上記時間多重化部は、時間多重化のための所定周波数の制御信号に基づいて入力データを取り込むためのスイッチを含んで構成することができる。
【００１５】
上記２次元ＤＣＴ変換部の出力データを元の時間軸に戻すための時間一重化部（５０）を設けることができる。
【００１６】
上記構成のＤＣＴ変換回路と、上記ＤＣＴ変換回路の出力データを量子化する量子化回路（６０）と、上記量子化回路の出力データをエントロピー符号化するエントロピー符号化回路（７０）とを含んで成る画像処理装置を構成することができる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、２次元ＤＣＴ変換処理において回路規模の削減を図るための技術を提供することができる。
【発明を実施するための最良の形態】
【００１９】
図１には、本発明にかかる画像処理装置の一例である画像圧縮符号化装置が示される。
【００２０】
図１に示される画像圧縮符号化装置２００は、ＤＣＴ変換回路１００、量子化回路６０、エントロピー符号化回路７０を含んで成る。
【００２１】
処理対象とされる画像データ１Ａは、縦横（８×８）画素のブロックに分割されて入力端子１から入力される。以降の処理は、このブロック単位に行われる。画像データは、ＤＣＴ変換回路１００により２次元ＤＣＴ変換され、量子化回路６０で量子化されてからエントロピー符号化回路７０でエントロピー符号化された後に、出力端子２を介して伝送路に送られる。
【００２２】
上記ＤＣＴ変換回路１００は、特に制限されないが、処理対象とされる画像データを時間的に多重化するための時間多重化部１０、上記時間多重化部１０の出力データの２次元ＤＣＴ変換を行うための２次元ＤＣＴ変換部１１０、及び上記２次元ＤＣＴ変換部１１０の出力データを時間的に１重化することにより元の時間軸に戻すための時間一重化部５０を含んで成る。本例では、上記時間多重化部１０で２重化処理が行われる。また、その場合において時間一重化部５０は、ラッチ回路によって容易に構成することができる。
【００２３】
上記２次元ＤＣＴ変換部１１０は、上記時間多重化回路１０の出力データの１次元ＤＣＴ変換を行う１次元ＤＣＴ変換部２０、上記１次元ＤＣＴ変換部２０の変換結果における行と列とを転置するための行列転置部３０、上記行列転置部３０の出力データの１次元ＤＣＴ変換を行う１次元ＤＣＴ変換部４０を含んで成る。
【００２４】
上記２次元ＤＣＴ変換部１１０での処理は、上記Ａｒａｉ方式を改良したものである。ここで、上記Ａｒａｉ方式について説明する。
【００２５】
図２には、上記Ａｒａｉ方式における１次元ＤＣＴ変換処理の流れが示され、図３には、上記Ａｒａｉ方式での乗算器と加算器の必要数が示される。
【００２６】
入力の８画素分のデータ（ｘ[0], ｘ[1], ・・ ｘ[7]）について加算及び乗算を行うことでＤＣＴ変換が行われる。Ｍ６，Ｍ５，Ｍ４，Ｍ３，Ｍ２，Ｍ１は、行列演算のステージを示している。○印は加算回路を示し、α１〜α５は乗算器を示している。
【００２７】
図３には、１次元ＤＣＴ変換のために、Ｍ６〜Ｍ１の行列演算に必要な加算回数と加算回路数、及び乗算回数と乗算回路数が示される。すなわち、演算ステージＭ６における８回の加算のために８個の加算器が必要とされ、演算ステージＭ５における７回の加算のために７個の加算器が必要とされ、演算ステージＭ４におけるＭ４における３回の加算のために３個の加算器が必要とされ、演算ステージＭ３における３回の加算処理と５回の乗算処理のために３個の加算器と５個の乗算器が必要とされ、演算ステージＭ２における４回の加算のために４個の加算器が必要とされ、演算ステージＭ１における４回の加算のために４個の加算器が必要とされる。この結果、Ａｒａｉ方式では１次元ＤＣＴ変換を行うためには２９個の加算器と５個の乗算器が必要とされる。そして、２次元ＤＣＴ変換を連続して行うためには、加算器と乗算器は、上記１次元ＤＣＴ変換の場合の８倍の数が必要とされる。
【００２８】
図４には、図１に示される１次元ＤＣＴ変換器２０での１次元ＤＣＴ変換処理の流れが示され、図５には、図４に示される変換方式での乗算器と加算器の必要数が示される。図４に示される変換処理が、図２に示されるＡｒａｉ方式と大きく相違するには、処理が２重化されていること、及び演算の等価変換が行われていることである。
【００２９】
すなわち、Ｍ６，Ｍ５では処理が２重化されることにより、二つの演算が同一の演算器により時分割で行われ、同様に、Ｍ４，Ｍ３では処理が２重化されることにより、二つの演算が同一の演算器により時分割で行われ、Ｍ２，Ｍ１では処理が２重化されることにより、二つの演算が同一の演算器により時分割で行われる。また、乗算処理α３，α４，α５がＭ３からＭ４に移動され、乗算処理α３，α４，α５とが乗算処理α１，α２とが時分割で行われる。さらに、上記乗算処理α３，α４，α５の移動に伴い、Ｍ１における加算処理がＭ２に移動されている。尚、図２におけるＭ２で×[2]，×[3]についての加算処理は、図４においてＭ１に移動されている。これは、Ｍ１，Ｍ２の時分割処理により加算回路数の減少を図ったものである。
【００３０】
図８には、上記２重化処理が模式的に示される。
【００３１】
画像データＴ０，Ｔ１，Ｔ３…の順に時間多重化部１０に入力されるものとする。時間多重化部１０は、時間多重化制御信号によって開閉動作されるスイッチによって形成され、このスイッチを介して上記画像データの取り込みが行われる。そして時間多重化制御信号のハイレベル期間Ｔ０１でＭ６加算処理が行われ、時間多重化制御信号のローレベル期間Ｔ１０でＭ５加算処理が行われるようにすることで、２重化処理が行われる。
【００３２】
図５には、上記のように１次元ＤＣＴ変換処理が時分割処理される場合に必要な加算回数と加算回路数、及び乗算回数と乗算回路数が示される。すなわち、Ｍ６，Ｍ５は処理が２重化されることにより、８回の加算処理と７回の加算処理とが、８個の加算器により時分割で行われ、Ｍ４，Ｍ３は処理が２重化されることにより、４回の加算処理及び３回の乗算処理と、４回の加算処理及び２回の乗算処理とが、４個の加算器と３個の乗算器により時分割で行われ、Ｍ２，Ｍ１は処理が２重化されることにより、４回の加算処理と２回の加算処理とが、４個の加算器により時分割で行われる。この結果、図４に示される方式において１次元ＤＣＴ変換処理に必要とされるのは加算器が１６個、乗算器３となり、上記Ａｒａｉ方式に比べて加算器及び乗算器の数が減少される。
【００３３】
図６には、上記１次元ＤＣＴ変換部２０の構成例が示される。
【００３４】
上記１次元ＤＣＴ変換部２０は、Ｍ６／Ｍ５処理回路２１、Ｍ４／Ｍ３処理回路２２、Ｍ２／Ｍ１処理回路２３、スケーリング処理回路２８、及び加算部２５，２６，２８、乗算部２７，２９を含む。加算部２５はそれぞれ独立して加算処理可能な８個の加算回路を含んで成り、加算部２６はそれぞれ独立して加算処理可能な４個の加算回路を含んで成り、加算部２８はそれぞれ独立して加算処理可能な４個の加算回路を含んで成る。乗算部２７はそれぞれ独立して乗算処理可能な３個の乗算回路を含んで成り、乗算部２９はそれぞれ独立して乗算処理可能な４個の乗算回路を含んで成る。
【００３５】
Ｍ６／Ｍ５処理回路２１は、８個の加算回路（加算部２５）を用いてＤＣＴ変換における第１段階の演算処理（Ｍ６，Ｍ５）を時分割で行う。Ｍ４／Ｍ３処理回路２２は、４個の加算回路（加算部２６）と３個の乗算回路（乗算部２７）を用いてＤＣＴ変換における第２段階の演算処理（Ｍ４，Ｍ３）を時分割で行う。Ｍ２／Ｍ１処理回路２３は、４個の加算回路（加算部２８）を用いてＤＣＴ変換における第３段階の演算処理（Ｍ２，Ｍ１）を時分割で行う。スケーリング処理回路２８は、４個の乗算回路（乗算部２９）を用いて第４段階の演算処理（スケーリング処理）を行う。
【００３６】
図７には、上記１次元ＤＣＴ変換部４０の構成例が示される。
【００３７】
上記１次元ＤＣＴ変換部４０は、Ｍ６／Ｍ５処理回路４１、Ｍ４／Ｍ３処理回路４２、Ｍ２／Ｍ１処理回路４３、及び加算部４４，４５，４７、乗算部４６を含む。加算部４４はそれぞれ独立して加算処理可能な８個の加算回路を含んで成り、加算部４５はそれぞれ独立して加算処理可能な４個の加算回路を含んで成り、乗算部４６はそれぞれ独立して乗算処理可能な３個の乗算回路を含んで成り、加算部４７はそれぞれ独立して加算処理可能な４個の加算回路を含む。
【００３８】
Ｍ６／Ｍ５処理回路４１は、８個の加算回路（加算部４４）を用いてＤＣＴ変換における第５段階の演算処理（Ｍ６，Ｍ５）を時分割で行う。Ｍ４／Ｍ３処理回路４２は、４個の加算回路（加算部４５）と３個の乗算回路（乗算部４６）を用いてＤＣＴ変換における第６段階の演算処理（Ｍ４，Ｍ３）を時分割で行う。Ｍ２／Ｍ１処理回路４３は、４個の加算回路（加算部４７）を用いてＤＣＴ変換における第７段階の演算処理（Ｍ２，Ｍ１）を時分割で行う。尚、１次元ＤＣＴ変換部４０においてはスケーリング処理は行われない。このスケーリングに相当する処理は、量子化回路６０で行われる。
【００３９】
図９には、図１に示される１次元ＤＣＴ変換器２０での１次元ＤＣＴ変換処理の別の流れが示される。図９に示される１次元ＤＣＴ変換処理の流れが、図４に示されるのと大きく相違するのは、Ｍ４にてα２，α３，α４で示される演算処理が行われ、Ｍ５にてα１，α５で示される演算処理が行われる点である。このように乗算処理をＭ４，Ｍ３に分配して時分割処理を行うこともできる。
【００４０】
上記の例によれば、以下の作用効果を得ることができる。
【００４１】
（１）演算ステージＭ６，Ｍ５では処理が２重化されることにより、二つの演算が同一の演算器により時分割で行われ、同様に、Ｍ４，Ｍ３では処理が２重化されることにより、二つの演算が同一の演算器により時分割で行われ、Ｍ２，Ｍ１では処理が２重化されることにより、二つの演算が同一の演算器により時分割で行われる。また、乗算処理α３，α４，α５がＭ３からＭ４に移動され、乗算処理α３，α４，α５とが乗算処理α１，α２とが時分割で行われる。このように処理が時分割多重化されることにより複数の演算を同一の演算器で行うことができるので、演算器の共有化により、演算のための回路規模の縮小を図ることができる。
【００４２】
（２）上記（１）の作用効果により、回路規模が縮小されると、素子数が減少されるため、回路の製造コストの低減を図ることができる。
【００４３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えば、上記の例では時間多重化部１０で２重化処理を行うようにしたが、３重化、４重化のように２重化以上の処理を行うようにしても良い。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である画像圧縮符号化装置２００に適用した場合について説明したが、本発明はそれに限定されるものではなく、画像処理装置に広く適用することができる。
【００４６】
本発明は、少なくとも、ＤＣＴ変換を行うことを条件に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明にかかる画像処理装置の一例である画像圧縮符号化装置の構成例ブロック図である。
【図２】上記ＤＣＴ変換回路での変換処理の比較対象とされ方式の説明図である。
【図３】図２に示される変換処理で必要とされる加算及び演算の説明図である。
【図４】図１に示される１次元ＤＣＴ変換部での変換処理の説明図である。
【図５】図４に示される変換処理で必要とされる加算及び演算の説明図である。
【図６】図１に示されるＤＣＴ変換回路における主要部の構成例ブロック図である。
【図７】図１に示されるＤＣＴ変換回路における主要部の構成例ブロック図である。
【図８】上記ＤＣＴ変換回路における２重化処理の説明図である。
【図９】図１に示される１次元ＤＣＴ変換部での変換処理の別の説明図である。
【符号の説明】
【００４８】
１０  時間多重化回路
２０  １次元ＤＣＴ変換部
３０  行列転置部
４０  １次元ＤＣＴ変換部
５０  時間一重化部
６０  量子化回路
７０  エントロピー符号化回路
１００  ＤＣＴ変換回路
１１０  ２次元ＤＣＴ変換部
２００  画像圧縮符号化装置
【図１】
2007221350.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007221350.tif 000009
【図８】
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【図９】
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