(57)【要約】【課題】低域のコモンモードノイズをバイパスさせる素子として用いることが好適なインダクタ素子を提供する。【解決手段】基板１１１上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体１４１，１４２を備える。第１のスパイラル状導体１４１は、一端１４１ａが第１の端子電極に接続され、他端１４１ｂが第３の端子電極に接続されている。第２のスパイラル状導体１４２は、一端１４２ａが第２の端子電極に接続され、他端１４２ｂが第４の端子電極に接続されている。そして、一方向からみた第１のスパイラル状導体１４１の一端１４１ａから他端１４１ｂに向かう巻回方向と、前記一方向からみた第２のスパイラル状導体１４２の一端１４２ａから他端１４２ｂに向かう巻回方向とが互いに逆となっている。【選択図】図１
2007103475.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１及び第２の端子電極と、
前記第１及び第２の端子電極に対して対向配置された第３及び第４の端子電極と、
前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体とを備え、
前記第１のスパイラル状導体は、一端が前記第１の端子電極に接続され、他端が前記第３の端子電極に接続されており、
前記第２のスパイラル状導体は、一端が前記第２の端子電極に接続され、他端が前記第４の端子電極に接続されており、
一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とするインダクタ素子。
【請求項２】
前記第１の端子電極と前記第２の端子電極が隣接して配置されており、前記第３の端子電極と前記第４の端子電極が隣接して配置されていることを特徴とする請求項１に記載のインダクタ素子。
【請求項３】
基板と、
第１及び第２の入力ラインと、
第１及び第２の出力ラインと、
前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体とを備え、
前記第１のスパイラル状導体は、一端が前記第１の入力ラインに接続され、他端が前記第１の出力ラインに接続されており、
前記第２のスパイラル状導体は、一端が前記第２の入力ラインに接続され、他端が前記第２の出力ラインに接続されており、
一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とするインダクタ素子。
【請求項４】
前記第１及び第２のスパイラル状導体が平面状コイルであることを特徴とする請求項１乃至３のいずれか一項に記載のインダクタ素子。
【請求項５】
前記第１及び第２のスパイラル状導体が、絶縁層を介して異なる層に形成されていることを特徴とする請求項４に記載のインダクタ素子。
【請求項６】
前記第１及び第２のスパイラル状導体が、同一層において互いに沿って形成されていることを特徴とする請求項４に記載のインダクタ素子。
【請求項７】
前記第１及び第２のスパイラル状導体が、いずれも複数層に亘って形成されていることを特徴とする請求項１乃至３のいずれか一項に記載のインダクタ素子。
【請求項８】
前記基板が磁性体であることを特徴とする請求項１乃至７のいずれか一項に記載のインダクタ素子。
【請求項９】
前記第１及び第２のスパイラル状導体からみて、前記基板とは反対側に設けられた他の基板をさらに備え、前記他の基板が磁性体であることを特徴とする請求項１乃至８のいずれか１項に記載のインダクタ素子。
【請求項１０】
前記第１及び第２のスパイラル状導体の中心部分に設けられた磁性体をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載のインダクタ素子。
【請求項１１】
前記基板がプリント基板であることを特徴とする請求項３乃至１０のいずれか一項に記載のインダクタ素子。
【請求項１２】
前記基板が半導体基板であることを特徴とする請求項３乃至７、並びに、請求項９及び１０のいずれか一項に記載のインダクタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタ素子に関し、特に、コモンモードノイズの除去に用いることが好適なインダクタ素子に関する。
【背景技術】
【０００２】
近年、高速な信号伝送インターフェースとして、ＵＳＢ２．０規格やＩＥＥＥ１３９４規格が広く普及し、パーソナルコンピュータやデジタルカメラなど数多くのデジタル機器に用いられている。ＵＳＢ２．０規格やＩＥＥＥ１３９４規格などのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号線を用いて差動信号を伝送する差動信号方式が採用されている。
【０００３】
差動伝送方式は、シングルエンド伝送方式と比べて信号線から発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。
【０００４】
図１９は、一般的な差動伝送回路の回路図である。
【０００５】
図１９に示す差動伝送回路は、一対の信号線１１，１２と、信号線１１，１２に差動信号を供給する出力バッファ１３と、信号線１１，１２からの差動信号を受ける入力バッファ１４とを備えている。かかる構成により、出力バッファ１３に与えられる入力信号ＩＮは、一対の信号線１１，１２を経由して入力バッファ１４へ伝えられ、出力信号ＯＵＴとして再生される。このような差動伝送回路は、上述の通り、信号線１１，１２から発生する放射電磁界が少ないという特徴を有しているが、信号線１１，１２に共通のノイズ（コモンモードノイズ）が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図１９に示すように、信号線１１，１２にコモンモードフィルタ２０を挿入することが有効である。
【０００６】
コモンモードフィルタ２０は、信号線１１，１２を伝わる差動成分（信号）に対するインピーダンスが低く、同相成分（コモンモードノイズ）に対するインピーダンスが高いという特性を有している。このため、信号線１１，１２にコモンモードフィルタ２０を挿入することにより、差動信号を実質的に減衰させることなく、一対の信号線１１，１２を伝わるコモンモードノイズを遮断することができる。コモンモードフィルタ２０としては、例えば特許文献１に記載された素子が知られている。
【０００７】
しかしながら、コモンモードフィルタの同相成分に対するインピーダンスは、一般に、高域において高く、低域において低いという周波数特性があるため、低域のコモンモードノイズを十分に除去することができないという問題があった。このような問題を解決するためには、図２０に示すように、低域のコモンモードノイズをバイパスさせるフィルタ素子３０を信号線１１，１２とグランド間に接続することが有効である（非特許文献１参照）。
【０００８】
このようなフィルタ素子３０としては、一般的なコモンモードフィルタを用いることができ、図２０に示すように、通常は一対の入力端として用いられる端子電極３１，３２をそれぞれ信号線１１及びグランドに接続し、通常は一対の出力端として用いられる端子電極３３，３４をそれぞれグランド及び信号線１２に接続すればよい。これにより、フィルタ素子３０の同相成分に対する周波数特性は、コモンモードフィルタ２０の差動成分に対する周波数特性と同様となるため、低域において低いインピーダンスが得られる。つまり、低域のコモンモードノイズをグランドにバイパスすることができる。
【０００９】
一方、フィルタ素子３０の差動成分に対する周波数特性は、コモンモードフィルタ２０の同相成分に対する周波数特性と同様となるため、差動信号に対しては高いインピーダンスが得られる。このため、このようなフィルタ素子３０を追加すれば、差動信号に実質的な影響を与えることなく、コモンモードフィルタ２０の周波数特性を補完し、広域に亘ってコモンモードノイズを除去することが可能となる。
【特許文献１】特開平８−２０３７３７号公報
【非特許文献１】社団法人電気学会、「情報通信機器のノイズイミュニティ−電磁障害防止に向けて−」、初版、発行国日本、株式会社コロナ社発行、２００２年７月１８日、１８６ページ
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、一般的なコモンモードフィルタを図２０に示すフィルタ素子３０として用いるためには、上述のように、通常とは異なる接続方法をとる必要があることから、これを搭載するプリント基板上の配線パターンが通常とは大幅に異なるパターンとなってしまう。このため、信号線１１，１２の対称性が崩れたり、プリント基板上における配線パターンの占有面積が必要以上に増大するなどの問題が生じていた。
【００１１】
本発明は、このような問題を解決すべくなされたものであって、低域のコモンモードノイズをバイパスさせることが可能な改良されたインダクタ素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一側面によるインダクタ素子は、基板と、第１及び第２の端子電極と、前記第１及び第２の端子電極に対して対向配置された第３及び第４の端子電極と、前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体とを備え、前記第１のスパイラル状導体は、一端が前記第１の端子電極に接続され、他端が前記第３の端子電極に接続されており、前記第２のスパイラル状導体は、一端が前記第２の端子電極に接続され、他端が前記第４の端子電極に接続されており、一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とする。
【００１３】
このように、本発明では、第１の端子電極を始点とした第１のスパイラル状導体の巻回方向と、第２の端子電極を始点とした第２のスパイラル状導体の巻回方向とが逆であることから、第１及び第２の端子電極を一対の信号線に接続し、これらに対して対向配置された第３及び第４の端子電極をグランドに接続すれば、低域のコモンモードノイズをバイパスさせる素子として用いることが可能となる。
【００１４】
ここで、「対向配置された」とは、インダクタ素子を横切る直線に対して概略線対称に配置されていることを意味する。これにより、第１及び第２の端子電極の位置関係と、第３及び第４の端子電極の位置関係が、通常のコモンモードフィルタとは異なった位置関係となることから、第１及び第２の端子電極を一対の信号線に接続し、第３及び第４の端子電極をグランドに接続する場合であっても、信号線の対称性が崩れたり、プリント基板などに形成される配線パターンの占有面積が必要以上に増大することがなくなる。
【００１５】
しかも、基板上に２つのスパイラル状導体が形成された構造を有していることから、コアに巻線を巻回するタイプのインダクタ素子に比べ、全体のサイズを小型化することが可能となる。
【００１６】
この場合、第１の端子電極と第２の端子電極が隣接して配置され、第３の端子電極と第４の端子電極が隣接して配置されていることが好ましい。これによれば、信号線の対称性をより高めることができるとともに、プリント基板などに形成される配線パターンの占有面積をより低減することが可能となる。
【００１７】
また、本発明の他の側面によるフィルタ素子は、基板と、第１及び第２の入力ラインと、第１及び第２の出力ラインと、前記基板上に設けられ、互いに磁気結合する第１及び第２のスパイラル状導体とを備え、前記第１のスパイラル状導体は、一端が前記第１の入力ラインに接続され、他端が前記第１の出力ラインに接続されており、前記第２のスパイラル状導体は、一端が前記第２の入力ラインに接続され、他端が前記第２の出力ラインに接続されており、一方向からみた前記第１のスパイラル状導体の前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第２のスパイラル状導体の前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とする。
【００１８】
このような構成においても、第１の入力ラインを始点とした第１のスパイラル状導体の巻回方向と、第２の入力ラインを始点とした第２のスパイラル状導体の巻回方向とが逆となることから、第１及び第２の入力ラインに差動信号を供給し、第１及び第２の出力ラインをグランドに接続することにより、低域のコモンモードノイズをバイパスさせる素子として用いることが可能となる。
【００１９】
本発明においては、第１及び第２のスパイラル状導体が平面状コイルであることが好ましい。平面状コイルは、スパッタリング法、蒸着法、メッキ法などのいわゆる薄膜プロセスによって形成することができるため、インダクタ素子のサイズを小型化することが可能となる。また、薄膜プロセスを用いれば、高い加工精度でスパイラル状導体を形成することも可能となる。
【００２０】
この場合、第１及び第２のスパイラル状導体は、絶縁層を介して異なる層に形成されていても構わないし、同一層において互いに沿って形成されていても構わない。前者によれば、寄生容量を抑制することができることから、良好な特性を得ることが可能となる。一方、後者によれば、基板上に形成する層数を少なくすることができることから、製造コストを低減することが可能となる。
【００２１】
また、本発明によるインダクタ素子は、第１及び第２のスパイラル状導体がいずれも複数層に亘って形成されていても構わない。このようなスパイラル状導体は、スクリーン印刷法などのいわゆる厚膜プロセスによって形成することができるため、製造コストを低減することが可能となる。
【００２２】
また、本発明においては、基板が磁性体であることが好ましい。これによれば、漏れの少ない磁気回路が形成されることから、より良好な特性を得ることが可能となる。この場合、第１及び第２のスパイラル状導体からみて、前記基板とは反対側に設けられた他の基板をさらに備え、当該他の基板が磁性体であることが好ましい。これによれば、より漏れの少ない磁気回路が形成されることから、よりいっそう良好な特性を得ることが可能となる。
【００２３】
また、本発明によるインダクタ素子は、第１及び第２のスパイラル状導体の中心部分に設けられた磁性体をさらに備えることが好ましい。この場合も、より漏れの少ない磁気回路が形成されることから、よりいっそう良好な特性を得ることが可能となる。
【００２４】
本発明においては、基板がプリント基板であっても構わない。この場合は、コモンモードフィルタを別部品としてプリント基板上に実装する必要がなくなることから、部品点数を削減することが可能となる。また、本発明においては、基板が半導体基板であっても構わない。この場合、トランジスタなどの電子回路と本発明によるインダクタ素子を同一チップに集積することができることから、部品点数を削減することが可能となる。
【発明の効果】
【００２５】
このように、本発明によるインダクタ素子を用いれば、差動信号を伝送する一対の信号線の対称性が崩れたり、プリント基板などに形成される配線パターンの占有面積が必要以上に増大するという問題を生じることなく、低域のコモンモードノイズを効果的に除去することが可能となる。尚、本発明によるインダクタ素子は、低域のコモンモードノイズを除去するためのコモンモードフィルタとしてではなく、他の用途に使用することも可能である。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２７】
［第１の実施形態］
【００２８】
図１は、本発明の好ましい第１の実施形態によるインダクタ素子１００の構造を示す略分解斜視図であり、図２は、第１の実施形態によるインダクタ素子１００を組み立てた状態を示す略斜視図である。
【００２９】
図１に示すように、本実施形態によるインダクタ素子１００は、基板１１１，１１２と、基板１１１，１１２間に設けられた絶縁層１２１〜１２５と、所定の絶縁層に形成された導体パターンとを備えて構成されている。基板１１１，１１２の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。また、絶縁層１２１〜１２５の材料については、特に限定されないが、ポリイミドなどを用いることが好ましい。
【００３０】
絶縁層に形成された導体パターンは、各絶縁層１２１〜１２５の表面に形成された第１〜第４の内部電極１３１〜１３４と、絶縁層１２３の表面に形成された第１のスパイラル状導体１４１と、絶縁層１２２の表面に形成された第２のスパイラル状導体１４２と、絶縁層１２４の表面に形成された引き出し導体１５１と、絶縁層１２１の表面に形成された引き出し導体１５２とを含んでいる。第１のスパイラル状導体１４１と第２のスパイラル状導体１４２は、絶縁層１２３を介して向かい合うように配置されており、このため、両者は互いに磁気結合している。後述するように、これらの導体パターンは、絶縁層上に、スパッタリング法、蒸着法、メッキ法などのいわゆる薄膜プロセスによって形成することができる。
【００３１】
これら導体パターンのうち、第１〜第４の内部電極１３１〜１３４は、ぞれぞれ図２に示す第１〜第４の端子電極１０１〜１０４に接続される導体パターンである（図１では、第１〜第４の端子電極１０１〜１０４の図示を省略してある。以下、各分解斜視図において同様）。図３に示すように、第１及び第２の端子電極１０１，１０２と、第３及び第４の端子電極１０３，１０４とは、インダクタ素子１００を横切る直線Ｂに対して略線対称に配置されている。つまり、第１及び第２の端子電極１０１，１０２と、第３及び第４の端子電極１０３，１０４とは、互いに対向配置されている。また、第１の端子電極１０１と第２の端子電極１０２とは互いに隣接して配置されており、第３の端子電極１０３と第４の端子電極１０４とは互いに隣接して配置されている。
【００３２】
図１に戻って、第１のスパイラル状導体１４１は平面状コイルであり、その一端１４１ａは第１の内部電極１３１に接続されている。一方、第１のスパイラル状導体１４１の他端１４１ｂは、絶縁層１２４に形成されたスルーホール及び引き出し導体１５１を介して、第３の内部電極１３３に接続されている。上述の通り、第１の内部電極１３１は第１の端子電極１０１に接続されており、第３の内部電極１３３は第３の端子電極１０３に接続されていることから、第１のスパイラル状導体１４１の一端１４１ａは、第１の端子電極１０１に接続され、他端１４１ｂは第３の端子電極１０３に接続されていることになる。
【００３３】
第２のスパイラル状導体１４２も平面状コイルであり、その一端１４２ａは第２の内部電極１３２に接続されている。一方、第２のスパイラル状導体１４２の他端１４２ｂは、絶縁層１２２に形成されたスルーホール及び引き出し導体１５２を介して、第４の内部電極１３４に接続されている。上述の通り、第２の内部電極１３２は第２の端子電極１０２に接続されており、第４の内部電極１３４は第４の端子電極１０４に接続されていることから、第２のスパイラル状導体１４２の一端１４２ａは、第２の端子電極１０２に接続され、他端１４２ｂは第４の端子電極１０４に接続されていることになる。
【００３４】
本実施形態においては、第１のスパイラル状導体１４１の巻数及び第２のスパイラル状導体１４２の巻数はいずれも約３回である。もちろん、本発明において第１及び第２のスパイラル状導体１４１，１４２の巻数はこれに限定されず、何回であっても構わない。但し、第１及び第２のスパイラル状導体１４１，１４２の対称性を保つためには、第１のスパイラル状導体１４１の巻数及び第２のスパイラル状導体１４２の巻数については同一とする必要がある。
【００３５】
さらに、図１に示す矢印Ａからみた場合、第１のスパイラル状導体１４１は、一端１４１ａから他端１４１ｂに向かって右回り（時計回り）に巻回されている一方、第２のスパイラル状導体１４２は、一端１４２ａから他端１４２ｂに向かって左回り（反時計回り）に巻回されている。上述の通り、第１のスパイラル状導体１４１の一端１４１ａは第１の端子電極１０１に接続され、第２のスパイラル状導体１４２の一端１４２ａは第２の端子電極１０２に接続されていることから、第１の端子電極１０１を始点とした第１のスパイラル状導体１４１の巻回方向と、第２の端子電極１０２を始点とした第２のスパイラル状導体１４２の巻回方向は、互いに逆方向となる。
【００３６】
尚、第１及び第２のスパイラル状導体１４１，１４２の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第１のスパイラル状導体１４１が左回り（反時計回り）であり、第２のスパイラル状導体１４２が右回り（時計回り）であっても構わない。
【００３７】
また、絶縁層１２１〜１２５には、略中心部に貫通孔１２１ａ〜１２５ａが形成されており、この貫通孔１２１ａ〜１２５ａに磁性体１６０が挿入されている。図１に示すように、絶縁層１２２，１２３に形成された貫通孔１２２ａ，１２３ａは、スパイラル状導体１４１，１４２の中心部分に位置しており、このため、スパイラル状導体１４１，１４２は、磁性体１６０の周囲に巻回された状態となる。本発明において、このような磁性体１６０を設けることは必須でないが、これを設けることによって、漏れの少ない磁気回路を形成することができる。
【００３８】
図４は、本実施形態によるインダクタ素子１００の使用形態を示す回路図である。
【００３９】
図４に示す回路図は、回路的には図２０に示した回路図と実質的に同一であるが、インダクタ素子１００に設けられた端子電極１０１〜１０４の配列が通常のフィルタ素子３０（図２０参照）とは異なっているため、隣接して配置された第１及び第２の端子電極１０１，１０２を一対の信号線１１，１２に接続し、隣接して配置された第３及び第４の端子電極を１０３，１０４グランドに接続することによって、コモンモードノイズをバイパスするフィルタとして使用することが可能となる。
【００４０】
つまり、一般的なコモンモードフィルタを用いた場合、一対の信号線１１，１２を互いに対角線上に位置する端子電極に接続する必要があることから、図５に示すように、プリント基板１９０上において一対の信号線１１，１２の一方（図５では信号線１１）を迂回させる必要がある。具体的には、フィルタ素子３０に設けられた隣接する端子電極３１，３２を、それぞれ信号線１１及びグランドＧＮＤに接続し、隣接する端子電極３３，３４を、それぞれグランドＧＮＤ及び信号線１２に接続する必要があるため、信号線１１，１２を対称且つ平行に配置することができない。その結果、配線パターンの占有面積が増大するとともに、対称性の崩れによって信号品質の低下を招いてしまう。
【００４１】
これに対し、本実施形態によるフィルタ素子１００を用いれば、図６に示すように、プリント基板１９０上において一対の信号線１１，１２を平行に敷設することができることから、プリント基板１９０上における配線パターンの迂回などが不要となる。このため、プリント基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。
【００４２】
次に、インダクタ素子１００の好ましい製造方法について説明する。
【００４３】
図７（ａ）〜（ｃ）は、インダクタ素子１００の好ましい一製造方法を説明するための工程図である。
【００４４】
まず、図７（ａ）に示すように、フェライトなどの磁性材料からなる基板１１１を用意し、その表面にポリイミドなどの樹脂を塗布することによって絶縁層１２１を形成する。図７（ａ）には示されていないが、絶縁層１２１の一部はパターニングされ、これによって、図１に示した貫通孔１２１ａが形成される。
【００４５】
次に、スパッタリング法などにより、絶縁層１２１の全表面に下地導体１５９を形成し、さらにその表面にフォトレジスト１９１を形成する。下地導体１５９は、後述するメッキ工程において給電体として機能するとともに、導体パターンと絶縁層との密着性を向上させるための密着層として機能する。このような機能を果たすためには、例えば、クロム（Ｃｒ）と銅（Ｃｕ）の積層膜によって下地導体１５９を構成することが好ましい。
【００４６】
次に、図７（ｂ）に示すように、フォトリソグラフィー法によってフォトレジスト１９１をパターニングし、下地導体１５９の一部を露出させる。その後、下地導体１５９を給電体とした電解メッキを行うことにより、下地導体１５９が露出した部分に引き出し導体１５２（導電パターン）を形成する。導電パターンの材料としては、メッキにより形成可能な金属であれば特に限定されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、ニッケルクロム合金（Ｎｉ−Ｃｒ）、はんだ、スズ（Ｓｎ）などを用いることができる。中でも、コストや電気伝導性などを考慮すれば、銅（Ｃｕ）を用いることが非常に好ましい。導電パターンの材料として銅（Ｃｕ）を選択する場合には、メッキ液として硫酸銅浴等を用いればよい。
【００４７】
そして、図７（ｃ）に示すように、フォトレジスト１９１を除去し、酸などのエッチング液を用いて引き出し導体１５２が形成されていない部分の不要な下地導体１５９を除去（ソフトエッチング）すれば、１層目の加工が完了する。
【００４８】
以下、同様の工程を繰り返すことにより、絶縁層１２２〜１２５及び他の導電パターン（スパイラル状導体１４１，１４２など）を形成した後、各絶縁層１２１〜１２５に形成された貫通孔１２１ａ〜１２５ａに磁性体１６０を埋め込む。そして、フェライトなどの磁性材料からなる上側の基板１１２を取り付けた後、第１〜第４の端子電極１０１〜１０４を形成すれば、本実施形態によるインダクタ素子１００が完成する。
【００４９】
このように、スパイラル状導体１４１，１４２などの導体パターンをメッキ法により形成すれば、スクリーン印刷法などの厚膜プロセスを用いた場合と比べて、インダクタ素子１００全体の厚みを薄くすることが可能となる。
【００５０】
尚、インダクタ素子１００の作製においては、例えばウェハ状である大型の基板１１１，１１２を用い、同一のウェハ上に多数のインダクタ素子１００を同時に形成した後、ダイサーなどを用いて個々のインダクタ素子１００に分離することが好ましい。これによれば、１枚のウェハから多数のインダクタ素子１００を取り出すことができることから、製造コストを大幅に削減することが可能となる。
【００５１】
導体パターンの形成方法としては、上述したメッキ法に限らず、スパッタリング法や蒸着法など、他の薄膜プロセスを用いることも可能である。この場合、図８（ａ）に示すように全面に導体膜１５０を成膜した後、フォトレジスト１９１を形成し、図８（ｂ）に示すように、フォトレジスト１９１を用いて導体膜１５０をパターニングすることによって導体パターン（例えば引き出し導体１５２）を形成しても構わない。さらには、図９に示すように、メタルマスク１９２を用いたスパッタリングや蒸着を行うことによって、導体パターン（例えば引き出し導体１５２）を選択的に成膜しても構わない。
【００５２】
以上説明したように、本実施形態によるインダクタ素子１００は、第１の端子電極１０１を始点とした第１のスパイラル状導体１４１の巻回方向と、第２の端子電極１０２を始点とした第２のスパイラル状導体１４２の巻回方向とが互いに逆方向であり、これら第１及び第２の端子電極１０１，１０２が互いに隣接して配置されている。このため、第１及び第２の端子電極１０１，１０２を一対の信号線に接続し、これらに対して対向配置された第３及び第４の端子電極１０３，１０４をグランドに接続するといった態様で使用する場合、プリント基板上において一対の信号線を平行に敷設することができることから、プリント基板上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。
【００５３】
しかも、本実施形態によるインダクタ素子１００は、スパイラル状導体１４１，１４２をフェライトなどの磁性材料からなる基板１１１，１１２によって挟み込んでおり、且つ、スパイラル状導体１４１，１４２の中心部分を貫通するように磁性体１６０が設けられていることから、漏れの少ない磁気回路を形成することが可能となる。これにより、小型化した場合であっても、良好な特性を得ることが可能となる。
【００５４】
さらに、本実施形態では、絶縁層を介して第１及び第２のスパイラル状導体１４１，１４２を異なる層に形成していることから、両者間に生じる寄生容量を抑制することができ、その結果、良好な特性を得ることが可能となる。また、第１及び第２のスパイラル状導体１４１，１４２の巻数を大きくすることが容易である、という利点も有している。
【００５５】
さらに、本実施形態では、第１のスパイラル状導体１４１の内周から外周へ向かう巻回方向と、第２のスパイラル状導体１４２の内周から外周へ向かう巻回方向とが逆であることから、引き出し導体を含めた２つのコイルの導体長や巻数を均一とすることが容易となる。また、引き出し導体の長さを短縮することも可能となる。但し、２つのスパイラル状導体の内周から外周へ向かう巻回方向を互いに逆とすることは必須でなく、両者が一致していても構わない。この態様は、後述する第２の実施形態において詳述する。
【００５６】
尚、本実施形態では、第１及び第２のスパイラル状導体１４１，１４２の他端１４１ｂ，１４２ｂを、第３及び第４の端子電極１０３，１０４にそれぞれ接続しているが、この接続関係が逆であっても構わない。この場合、本実施形態の変形例である図１０に示すように、引き出し導体１５１を第４の内部電極１３４に接続し、引き出し導体１５２を第３の内部電極１３３に接続するよう、導体パターンのパターン形状を変えればよい。この場合も、図４に示した形態で使用すれば、図６に示したように、プリント基板１９０上において一対の信号線１１，１２を平行に敷設することができる。
【００５７】
［第２の実施形態］
【００５８】
図１１は、本発明の好ましい第２の実施形態によるインダクタ素子２００の構造を示す略分解斜視図である。第２の実施形態によるインダクタ素子２００を組み立てた状態は、図２に示した通りである。
【００５９】
本実施形態によるインダクタ素子２００は、絶縁層１２１〜１２４上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違している。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６０】
図１１に示すように、本実施形態では、第１のスパイラル状導体２４１の一端２４１ａが、第１の内部電極１３１に直接接続されておらず、絶縁層１２４に形成されたスルーホール及び引き出し導体２５１を介して接続されている。第１のスパイラル状導体２４１の他端２４１ｂは、第１の実施形態と同様、絶縁層１２４に形成されたスルーホール及び引き出し導体２５２を介して、第３の内部電極１３３に接続されている。
【００６１】
一方、第２のスパイラル状導体２４２は、第１の実施形態とは異なり、外周から内周に向かって右回り（時計回り）に形成されている。これは、第１のスパイラル状導体２４１と同じ巻回方式である。つまり、本実施形態では、内周から外周へ向かう巻回方向については、第１のスパイラル状導体２４１と第２のスパイラル状導体２４２とで一致している。
【００６２】
また、絶縁層１２１には、引き出し導体２５３，２５４が形成されている。引き出し導体２５３は、第２の内部電極１３２と第２のスパイラル状導体２４２の一端２４２ａとを接続する導体であり、引き出し導体２５４は、第４の内部電極１３４と第２のスパイラル状導体２４２の他端２４２ｂとを接続する導体である。本実施形態では、第２のスパイラル状導体２４２の一端２４２ａは内周に位置し、第２のスパイラル状導体２４２の他端２４２ｂは外周に位置している。
【００６３】
これにより、第１〜第４の端子電極１０１〜１０４と、第１及び第２のスパイラル状導体２４１，２４２との接続関係は、第１の実施形態における接続関係と一致する。つまり、図１１に示す矢印Ａからみた場合、第１のスパイラル状導体２４１は、一端２４１ａから他端２４１ｂに向かって右回り（時計回り）に巻回されている一方、第２のスパイラル状導体２４２は、一端２４２ａから他端２４２ｂに向かって左回り（反時計回り）に巻回されていることになる。
【００６４】
このため、本実施形態によるインダクタ素子２００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、第１のスパイラル状導体２４１を形成するためのマスクパターンと、第２のスパイラル状導体２４２を形成するためのマスクパターンを共用することが可能となり、これにより製造コストを削減することも可能となる。但し、本実施形態において、マスクパターンを共用可能な構成とすることは必須でなく、例えば、絶縁層１２３，１２４上の導電パターンの形状を第１の実施形態と全く同じパターンとしても構わない。
【００６５】
［第３の実施形態］
【００６６】
図１２は、本発明の好ましい第３の実施形態によるインダクタ素子３００の構造を示す略分解斜視図である。第３の実施形態によるインダクタ素子３００を組み立てた状態も、図２に示した通りである。
【００６７】
本実施形態によるインダクタ素子３００は、絶縁層１２１，１２２，１２４上に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違する。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６８】
図１２に示すように、本実施形態においては、第１のスパイラル状導体１４１の他端１４１ｂが、引き出し導体３５１を介して第２の内部電極１３２に接続されている。第１のスパイラル状導体１４１の一端１４１ａは、第１の実施形態と同様、第１の内部電極１３１に接続されている。また、本実施形態では、第２のスパイラル状導体３４２の一端３４２ａが第３の内部電極１３３に接続されている。一方、第２のスパイラル状導体３４２の他端３４２ｂは、引き出し導体３５２を介して、第４の内部電極１３４に接続されている。
【００６９】
本実施形態においても、図１２に示す矢印Ａからみた場合、第１のスパイラル状導体１４１は、一端１４１ａから他端１４１ｂに向かって右回り（時計回り）に巻回されている一方、第２のスパイラル状導体３４２は、一端３４２ａから他端３４２ｂに向かって左回り（反時計回り）に巻回されている。つまり、第１の端子電極１０１を始点とした第１のスパイラル状導体１４１の巻回方向と、第３の端子電極１０３を始点とした第２のスパイラル状導体３４２の巻回方向が互いに逆方向となっている。
【００７０】
このため、本実施形態によるインダクタ素子３００は、第１及び第３の端子電極１０１，１０３（又は、第２及び第４の端子電極１０２，１０４）を一対の信号線に接続すれば、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たすことになる。
【００７１】
つまり、図１３に示すように、本実施形態によるインダクタ素子３００を用いた場合においても、プリント基板１９０上で一対の信号線１１，１２を平行に敷設することができることから、プリント基板１９０上における配線パターンの迂回などが不要となる。このため、プリント基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。
【００７２】
本実施形態では、図１４に示すように、第１及び第３の端子電極１０１，１０３と、第２及び第４の端子電極１０２，１０４とは、インダクタ素子３００を横切る直線Ｃに対して略線対称に配置されていると考えることができる。つまり、第１及び第３の端子電極１０１，１０３と、第２及び第４の端子電極１０２，１０４とが互いに対向配置されている。このように、本発明は、隣接しない２つの端子電極を一対の入力端子（又は、一対の出力端子）として用いることも可能である。
【００７３】
尚、本実施形態によるインダクタ素子３００では、第１のスパイラル状導体１４１の内周から外周へ向かう巻回方向と、第２のスパイラル状導体３４２の内周から外周へ向かう巻回方向とを互いに逆方向としているが、第２の実施形態のように、これらを同一方向としても構わない。
【００７４】
［第４の実施形態］
【００７５】
図１５は、本発明の好ましい第４の実施形態によるインダクタ素子４００の構造を示す略分解斜視図である。第４の実施形態によるインダクタ素子４００を組み立てた状態も、図２に示した通りである。
【００７６】
本実施形態によるインダクタ素子４００は、基板１１１，１１２に挟まれた絶縁層が３層（４２１〜４２３）である点、並びに、これら絶縁層に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違する。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７７】
図１５に示すように、本実施形態においては、第１及び第２のスパイラル状導体４４１，４４２がいずれも絶縁層４２２上に形成されており、両者は、互いに沿って形成されている。このため、両者は互いに磁気結合している。
【００７８】
第１のスパイラル状導体４４１の一端４４１ａは第１の内部電極１３１に接続されており、第１のスパイラル状導体４４１の他端４４１ｂは、絶縁層４２１上に形成された引き出し導体４５１を介して、第３の内部電極１３３に接続されている。一方、第２のスパイラル状導体４４２の一端４４２ａは、絶縁層４２１上に形成された引き出し導体４５２を介して、第２の内部電極１３２に接続されており、第２のスパイラル状導体４４２の他端４４２ｂは、絶縁層４２１上に形成された引き出し導体４５３を介して、第４の内部電極１３４に接続されている。
【００７９】
本実施形態においても、図１５に示す矢印Ａからみた場合、第１のスパイラル状導体４４１は、一端４４１ａから他端４４１ｂに向かって右回り（時計回り）に巻回されている一方、第２のスパイラル状導体４４２は、一端４４２ａから他端４４２ｂに向かって左回り（反時計回り）に巻回されている。つまり、第１の端子電極１０１を始点とした第１のスパイラル状導体４４１の巻回方向と、第２の端子電極１０２を始点とした第２のスパイラル状導体４４２の巻回方向が互いに逆方向となっている。
【００８０】
これにより、第１〜第４の端子電極１０１〜１０４と、第１及び第２のスパイラル状導体４４１，４４２との接続関係は、第１の実施形態における接続関係と一致する。このため、本実施形態によるインダクタ素子４００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、第１及び第２のスパイラル状導体４４１，４４２が同一層に形成されていることから、絶縁層の数を削減することが可能となり、その結果、低背化を実現することが可能となる。また、製造コストを削減することも可能となる。
【００８１】
尚、本実施形態によるインダクタ素子４００は、端子電極とスパイラル状導体との接続関係を第１の実施形態と同一としているが、これらの接続関係を第３の実施形態と同一としても構わない。つまり、第１及び第３の端子電極１０１，１０３（又は、第２及び第４の端子電極１０２，１０４）を一対の信号線に接続する構成としても構わない。この場合、第１のスパイラル状導体４４１の他端４４１ｂを第２の内部電極１３２に接続し、第２のスパイラル状導体４４２の一端４４１ａを第３の内部電極１３３に接続すればよい。
【００８２】
［第５の実施形態］
【００８３】
図１６は、本発明の好ましい第５の実施形態によるインダクタ素子５００の構造を示す略分解斜視図である。第５の実施形態によるインダクタ素子５００を組み立てた状態も、図２に示した通りである。
【００８４】
本実施形態によるインダクタ素子５００は、基板１１１，１１２に挟まれた絶縁層が６層（５２１〜５２６）である点、並びに、これら絶縁層に形成された導体パターンの形状が異なる点において、第１の実施形態によるインダクタ素子１００と相違する。その他の点は、第１の実施形態によるインダクタ素子１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。絶縁層５２１〜５２６には、それぞれ貫通孔５２１ａ〜５２６ａが形成されている。
【００８５】
図１６に示すように、本実施形態においては、スパイラル状導体が複数層に亘って形成されている。より具体的に説明すると、第１のスパイラル状導体は、それぞれ異なる層に形成された導体５４０，５４２，５４４，５４６，５４８によって構成され、第２のスパイラル状導体は、それぞれ異なる層に形成された導体５４１，５４３，５４５，５４７，５４９によって構成されている。第１のスパイラル状導体と第２のスパイラル状導体は、２重らせん構造を有しており、このため、両者は互いに磁気結合している。
【００８６】
また、導体５４０，５４２，５４４，５４６，５４８によって構成される第１のスパイラル状導体の一端５４０ａは、第１の内部電極１３１に接続されており、第１のスパイラル状導体の他端５４８ｂは、第３の内部電極１３３に接続されている。一方、導体５４１，５４３，５４５，５４７，５４９によって構成される第２のスパイラル状導体の一端５４９ａは、第２の内部電極１３２に接続されており、第２のスパイラル状導体の他端５４１ｂは、第４の内部電極１３４に接続されている。
【００８７】
本実施形態においては、図１６に示す矢印Ａからみた場合、第１のスパイラル状導体（５４０，５４２，５４４，５４６，５４８）は、一端５４０ａから他端５４８ｂに向かって左回り（反時計回り）に巻回されている一方、第２のスパイラル状導体（５４１，５４３，５４５，５４７，５４９）は、一端５４９ａから他端５４１ｂに向かって右回り（時計回り）に巻回されている。したがって、第１の端子電極１０１を始点とした第１のスパイラル状導体（５４０，５４２，５４４，５４６，５４８）の巻回方向と、第２の端子電極１０２を始点とした第２のスパイラル状導体（５４１，５４３，５４５，５４７，５４９）の巻回方向が互いに逆方向となっている。
【００８８】
これにより、第１〜第４の端子電極１０１〜１０４と、第１及び第２のスパイラル状導体との接続関係は、第１の実施形態における接続関係と一致する。このため、本実施形態によるインダクタ素子５００も第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態の構成によれば、各絶縁層上の導体パターンの形状がそれほど複雑ではなく、また、それほど高いパターン精度が要求されないことから、スクリーン印刷法などの厚膜プロセスを用いることが可能となる。その結果、製造コストを削減することが可能となる。
【００８９】
尚、本実施形態によるインダクタ素子５００においても、端子電極とスパイラル状導体との接続関係を第１の実施形態と同一としているが、これら接続関係を第３の実施形態と同一としても構わない。つまり、第１及び第３の端子電極１０１，１０３（又は、第２及び第４の端子電極１０２，１０４）を一対の信号線に接続する構成としても構わない。
【００９０】
［第６の実施形態］
【００９１】
図１７は、本発明の好ましい第６の実施形態によるインダクタ素子６００の構造を示す略分解斜視図である。本実施形態によるインダクタ素子６００は、プリント基板上に形成された構造を有している。
【００９２】
本実施形態によるインダクタ素子６００は、第１のスパイラル状導体６４１及び第２のスパイラル状導体６４２の構造については、図１に示した第１の実施形態とほぼ同様であり、互いに磁気結合しているが、これらがプリント基板を構成する樹脂層１９０−１〜１９０−３に形成され、これにより、素子自体が別部品ではなく、プリント基板上に集積された構造を有している点において相違する。
【００９３】
より具体的には、第１のスパイラル状導体６４１は樹脂層１９０−２に形成されており、その一端は第１の入力ライン６０１に接続され、他端は第１の出力ライン６０３に接続されている。また、第２のスパイラル状導体６４２は樹脂層１９０−１に形成されており、その一端は第２の入力ライン６０２に接続され、他端は第２の出力ライン６０４に接続されている。第１及び第２の入力ライン６０１，６０２は、差動信号が供給される一対の配線であり、例えば、図４に示した信号線１１，１２がこれに該当する。第１及び第２の出力ライン６０３，６０４も一対の配線であるが、本実施形態によるインダクタ素子６００を、図４に示したインダクタ素子１００の替わりに用いる場合には、第１及び第２の出力ライン６０３，６０４はグランド配線となる。
【００９４】
本実施形態においては、図１７に示す矢印Ａからみた場合、第１のスパイラル状導体６４１は、第１の入力ライン６０１に接続された一端から、第１の出力ライン６０３に接続された他端に向かって右回り（時計回り）に巻回されている一方、第２のスパイラル状導体６４２は、第２の入力ライン６０２に接続された一端から、第２の出力ライン６０４に接続された他端に向かって左回り（反時計回り）に巻回されている。したがって、本実施形態においても、第１の入力ライン６０１を始点とした第１のスパイラル状導体６４１の巻回方向と、第２の入力ライン６０２を始点とした第２のスパイラル状導体６４２の巻回方向が互いに逆方向となっている。
【００９５】
これにより、本実施形態によるインダクタ素子６００は、第１の実施形態によるインダクタ素子１００と全く同じ機能を果たす。しかも、本実施形態によれば、素子自体がプリント基板上に形成されていることから、プリント基板に搭載すべき部品点数を削減することが可能となる。
【００９６】
尚、本実施形態によるインダクタ素子６００は、第１のスパイラル状導体６４１の内周から外周へ向かう巻回方向と、第２のスパイラル状導体６４２の内周から外周へ向かう巻回方向とが逆であるが、第２の実施形態によるインダクタ素子２００のように、内周から外周へ向かう巻回方向を一致させても構わない。
【００９７】
また、本実施形態では、インダクタ素子をプリント基板上に形成しているが、これを半導体チップに集積することにより、半導体チップ内に埋め込んでも構わない。この場合、略断面図である図１８に示すように、半導体基板７１１上に設けられた層間絶縁膜７２１，７２２間に第１のスパイラル状導体７４１を形成し、層間絶縁膜７２２，７２３間に第２のスパイラル状導体７４２を形成すればよい。この場合も、図１８に示す矢印Ａからみた場合、第１のスパイラル状導体７４１の一端（入力ライン）から、他端（出力ライン）に向かう巻回方向と、第２のスパイラル状導体７４２の一端（入力ライン）から、他端（出力ライン）に向かう巻回方向を、互いに逆方向とすればよい。
【００９８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９９】
例えば、上記各実施形態にて例示したスパイラル状導体の巻数や、絶縁層の層数は、あくまで一例であり、本発明が何らこれに限定されるものではない。
【０１００】
さらに、上記各実施形態にて例示したスパイラル状導体は周囲が略四角形であるが、スパイラル状導体の形状についてはこれに限定されず、円形や多角形であっても構わない。
【０１０１】
また、本発明によるインダクタ素子は、低域のコモンモードノイズをバイパスさせる素子として用いるだけでなく、他の用途にも使用することも可能である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の好ましい第１の実施形態によるインダクタ素子１００の構造を示す略分解斜視図である。
【図２】インダクタ素子１００を組み立てた状態を示す略斜視図である。
【図３】第１〜第４の端子電極１０１〜１０４の対称関係を説明するための図である。
【図４】フィルタ素子１００の使用形態を示す回路図である。
【図５】一般的なコモンモードフィルタを用いた場合における、プリント基板上の配線パターンを説明するための図である。
【図６】インダクタ素子１００を用いた場合における、プリント基板上の配線パターンを説明するための図である。
【図７】インダクタ素子１００の好ましい一製造方法を説明するための工程図である。
【図８】インダクタ素子１００の好ましい他の製造方法を説明するための工程図である。
【図９】インダクタ素子１００の好ましいさらに他の製造方法を説明するための工程図である。
【図１０】フィルタ素子１００の変形例を示す略分解斜視図である。
【図１１】本発明の好ましい第２の実施形態によるインダクタ素子２００の構造を示す略分解斜視図である。
【図１２】本発明の好ましい第３の実施形態によるインダクタ素子３００の構造を示す略分解斜視図である。
【図１３】インダクタ素子３００を用いた場合における、プリント基板上の配線パターンを説明するための図である。
【図１４】第１〜第４の端子電極１０１〜１０４の対称関係を説明するための図である。
【図１５】本発明の好ましい第４の実施形態によるインダクタ素子４００の構造を示す略分解斜視図である。
【図１６】本発明の好ましい第５の実施形態によるインダクタ素子５００の構造を示す略分解斜視図である。
【図１７】本発明の好ましい第６の実施形態によるインダクタ素子６００の構造を示す略分解斜視図である。
【図１８】半導体基板上に第１及び第２のスパイラル状導体７４１，７４２を形成した例を示す略断面図である。
【図１９】一般的な差動伝送回路の回路図である。
【図２０】図１９の回路に低域のコモンモードノイズをバイパスさせる素子３０を追加した図である。
【符号の説明】
【０１０３】
１１，１２      信号線
１３        出力バッファ
１４        入力バッファ
２０        コモンモードフィルタ
３０        フィルタ素子
３１〜３４  端子電極
１００，２００，３００，４００，５００，６００      インダクタ素子
１０１      第１の端子電極
１０２      第２の端子電極
１０３      第３の端子電極
１０４      第４の端子電極
１１１，１１２    基板
１２１〜１２５，４２１〜４２３，５２１〜５２６    絶縁層
１２１ａ〜１２５ａ，４２１ａ〜４２３ａ，５２１ａ〜５２６ａ    貫通孔
１３１      第１の内部電極
１３２      第２の内部電極
１３３      第３の内部電極
１３４      第４の内部電極
１４１，２４１，４４１，６４１，７４１      第１のスパイラル状導体
１４１ａ，２４１ａ，４４１ａ，５４０ａ    第１のスパイラル状導体の一端
１４１ｂ，２４１ｂ，４４１ｂ，５４８ｂ    第１のスパイラル状導体の他端
１４２，２４２，３４２，４４２，６４２，７４２      第２のスパイラル状導体
１４２ａ，２４２ａ，３４２ａ，４４２ａ，５４９ａ    第２のスパイラル状導体の一端
１４２ｂ，２４２ｂ，３４２ｂ，４４２ｂ，５４１ｂ    第２のスパイラル状導体の他端
１５０      導体膜
１５１，１５２，２５１〜２５４，３５１，３５２，４５１〜４５３    引き出し導体
１５９    下地導体
１６０      磁性体
１９０      プリント基板
１９０−１〜１９０−３      樹脂層
１９１      フォトレジスト
１９２      メタルマスク
５４０〜５４９    導体
６０１      第１の入力ライン
６０２      第２の入力ライン
６０３      第１の出力ライン
６０４      第２の出力ライン
７１１      半導体基板
７２１〜７２３    層間絶縁膜
【図１】
2007103475.tif 000003
【図２】
2007103475.tif 000004
【図３】
2007103475.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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