(57)【要約】【課題】内部のスイッチングをより高速化することが可能なＤＣ−ＤＣコンバータを提供すること。【解決手段】駆動用ｐチャネルＭＯＳＦＥＴのドレインと駆動用ｎチャネルＭＯＳＦＥＴのドレインとの接続ノードから第１のスイッチング制御信号を出力する第１のスイッチング制御部と、第１のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用ｐチャネルＭＯＳＦＥＴと、第２のスイッチング制御信号を出力する第２のスイッチング制御部と、第２のスイッチング制御信号が供給されるゲートと、２次側のローパスフィルタの入力に接続され得るドレインとを有する出力用ｎチャネルＭＯＳＦＥＴとを具備する。【選択図】図１
2007103721.tif 000002
【特許請求の範囲】
【請求項１】
高電位側にソースが接続され得る駆動用ｐチャネルＭＯＳＦＥＴと低電位側にソースが接続され得る駆動用ｎチャネルＭＯＳＦＥＴとを有し、かつ、該駆動用ｐチャネルＭＯＳＦＥＴのドレインと該駆動用ｎチャネルＭＯＳＦＥＴのドレインとの接続ノードから第１のスイッチング制御信号を出力する第１のスイッチング制御部と、
前記第１のスイッチング制御信号が供給されるゲートと、１次側電位に接続され得るソースと、２次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、前記駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用ｐチャネルＭＯＳＦＥＴと、
第２のスイッチング制御信号を出力する第２のスイッチング制御部と、
前記第２のスイッチング制御信号が供給されるゲートと、グラウンド電位に接続され得るソースと、前記２次側のローパスフィルタの前記入力に接続され得るドレインとを有する出力用ｎチャネルＭＯＳＦＥＴと
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記駆動用ｐチャネルＭＯＳＦＥＴが、第１のｎ型ウェル層と、該第１のｎ型ウェル層上に選択的に形成された第１のｐ型ソース層と、該第１のｐ型ソース層と離間して前記第１のｎ型ウェル層上に選択的に形成された第１のｐ型ドレイン層と、前記第１のｐ型ソース層と前記第１のｐ型ドレイン層と挟まれて前記第１のｎ型ウェル層に埋め込み設けられた第１のｐ型埋め込みチャネル拡散層と、前記第１のｐ型ソース層の一部、前記第１のｐ型埋め込みチャネル拡散層、および前記第１のｐ型ドレイン層の一部に第１の絶縁膜を介して対向形成された第１のゲート電極とを有し、
前記出力用ｐチャネルＭＯＳＦＥＴが、第２のｎ型ウェル層と、該第２のｎ型ウェル層上に選択的に形成された第２のｐ型ソース層と、該第２のｐ型ソース層と離間して前記第２のｎ型ウェル層上に選択的に形成された第２のｐ型ドレイン層と、前記第２のｐ型ソース層と前記第２のｐ型ドレイン層とに挟まれる領域の前記第２のｎ型ウェル層に選択的に埋め込み設けられた第２のｐ型埋め込みチャネル拡散層と、前記第２のｐ型ソース層の一部、前記第２のｐ型埋め込みチャネル拡散層、前記第２のｎ型ウェル層の一部、および前記第２のｐ型ドレイン層の一部に第２の絶縁膜を介して対向形成された第２のゲート電極とを有すること
を特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記出力用ｐチャネルＭＯＳＦＥＴが、複数のｐチャネルＭＯＳＦＥＴの並列接続からなっており、
前記第１のスイッチング制御部が少なくとも２つあり、そのひとつの第１のスイッチング制御部が、前記複数のｐチャネルＭＯＳＦＥＴの各ゲートを共通接続するための配線の第１の部位を介して前記第１のスイッチング制御信号を前記複数のｐチャネルＭＯＳＦＥＴの前記各ゲートに供給し、別の第１のスイッチング制御部が、前記複数のｐチャネルＭＯＳＦＥＴの各ゲートを共通接続するための前記配線の、前記第１の部位とは対極の位置の第２の部位を介して前記第１のスイッチング制御信号を前記複数のｐチャネルＭＯＳＦＥＴの前記各ゲートに供給すること
を特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記出力用ｎチャネルＭＯＳＦＥＴが、チャネル領域となり得る半導体領域を有し、
前記２次側のローパスフィルタに流れる電流の大きさを検出する電流検出部と、
前記検出された電流の大きさに基づき該電流が小さくなるに従ってソース電位に対して低くなる電圧を発生し、該発生された電圧を前記出力用ｎチャネルＭＯＳＦＥＴの前記半導体領域に供給するチャネル半導体領域可変バイアス電圧発生部と
をさらに具備することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記第２のｐ型ドレイン層が、比較的不純物濃度の高い第１の部位と、比較的不純物濃度の低い第２の部位とを有し、該第２の部位の一部が前記第２の絶縁膜を介して前記第２のゲート電極に対向し、該第１の部位は前記第２の絶縁膜を介して前記第２のゲート電極に対向しないことを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を降圧するＤＣ−ＤＣコンバータに係り、特に、内部のスイッチングを高速化するのに好適なＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
パソコン等で用いられる電源にはＤＣ−ＤＣコンバータが多用されている。このような電源は、出力電圧ではその値をより小さく、出力電流ではその対応できる変化率をより大きくすることが仕様として求められる傾向にある。さらに、電源としてリップル成分を小さくして安定な電圧を供給する必要から内部スイッチングの高速化が求められている。
【０００３】
また一般に、ＤＣ−ＤＣコンバータは、ワンチップ構成の半導体装置として供給されている。その回路的な構成は、１次側の電圧をあるデューティ比でスイッチング（チョッピング）して２次側に伝える出力側のＭＯＳＦＥＴと、このＭＯＳＦＥＴがオフのときの出力電流を還流させるための出力側のＭＯＳＦＥＴと、これらのＭＯＳＦＥＴのオンオフを制御する、駆動側のＭＯＳＦＥＴを有するドライバ回路とである。このような構成でワンチップとするため、出力側のＭＯＳＦＥＴと駆動側のＭＯＳＦＥＴとでは製造プロセス上の整合性があることが必要である。
【０００４】
なお、本願で開示するＤＣ−ＤＣコンバータ、特にそこで使用されるＭＯＳＦＥＴの構造に関して参考となるものには下記特許文献１に記載のものがある。
【特許文献１】特開２００３−８６７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、直流電圧を降圧するＤＣ−ＤＣコンバータにおいて、内部のスイッチングをより高速化することが可能なＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＤＣ−ＤＣコンバータは、高電位側にソースが接続され得る駆動用ｐチャネルＭＯＳＦＥＴと低電位側にソースが接続され得る駆動用ｎチャネルＭＯＳＦＥＴとを有し、かつ、該駆動用ｐチャネルＭＯＳＦＥＴのドレインと該駆動用ｎチャネルＭＯＳＦＥＴのドレインとの接続ノードから第１のスイッチング制御信号を出力する第１のスイッチング制御部と、前記第１のスイッチング制御信号が供給されるゲートと、１次側電位に接続され得るソースと、２次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、前記駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用ｐチャネルＭＯＳＦＥＴと、第２のスイッチング制御信号を出力する第２のスイッチング制御部と、前記第２のスイッチング制御信号が供給されるゲートと、グラウンド電位に接続され得るソースと、前記２次側のローパスフィルタの前記入力に接続され得るドレインとを有する出力用ｎチャネルＭＯＳＦＥＴとを具備する。
【発明の効果】
【０００７】
本発明によれば、内部のスイッチングをより高速化することが可能なＤＣ−ＤＣコンバータを提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の一態様に係るＤＣ−ＤＣコンバータによれば、駆動用ｐチャネルＭＯＳＦＥＴと出力用ｐチャネルＭＯＳＦＥＴとでしきい値電圧の絶対値を意図的に異ならせている。すなわち、駆動用ｐチャネルＭＯＳＦＥＴより出力用ｐチャネルＭＯＳＦＥＴの方がしきい値電圧の絶対値が大きい。
【０００９】
このようにすることで、出力用ｐチャネルＭＯＳＦＥＴがオン状態からオフ状態に遷移する時間を効果的に小さくできる。これは、オフ状態に遷移するときには、しきい値電圧が実効的にゲートに蓄積された電荷を放電させる駆動電圧になるためである。しきい値電圧を高くすればゲートに蓄積された電荷をより早く放電でき、より高速にオフ状態に遷移できる。なお、出力用ｐチャネルＭＯＳＦＥＴをオン状態に遷移させる駆動電圧としては、駆動側からの供給電圧が支配的であり、供給電圧がある程度大きい限りオフ状態に遷移させるときほどには問題とならない。
【００１０】
本発明の実施態様として、前記駆動用ｐチャネルＭＯＳＦＥＴが、第１のｎ型ウェル層と、該第１のｎ型ウェル層上に選択的に形成された第１のｐ型ソース層と、該第１のｐ型ソース層と離間して前記第１のｎ型ウェル層上に選択的に形成された第１のｐ型ドレイン層と、前記第１のｐ型ソース層と前記第１のｐ型ドレイン層と挟まれて前記第１のｎ型ウェル層に埋め込み設けられた第１のｐ型埋め込みチャネル拡散層と、前記第１のｐ型ソース層の一部、前記第１のｐ型埋め込みチャネル拡散層、および前記第１のｐ型ドレイン層の一部に第１の絶縁膜を介して対向形成された第１のゲート電極とを有し、前記出力用ｐチャネルＭＯＳＦＥＴが、第２のｎ型ウェル層と、該第２のｎ型ウェル層上に選択的に形成された第２のｐ型ソース層と、該第２のｐ型ソース層と離間して前記第２のｎ型ウェル層上に選択的に形成された第２のｐ型ドレイン層と、前記第２のｐ型ソース層と前記第２のｐ型ドレイン層とに挟まれる領域の前記第２のｎ型ウェル層に選択的に埋め込み設けられた第２のｐ型埋め込みチャネル拡散層と、前記第２のｐ型ソース層の一部、前記第２のｐ型埋め込みチャネル拡散層、前記第２のｎ型ウェル層の一部、および前記第２のｐ型ドレイン層の一部に第２の絶縁膜を介して対向形成された第２のゲート電極とを有する、とすることができる。
【００１１】
これは、駆動用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値と、出力用ｐチャネルＭＯＳＦＥＴのしきい値電圧の絶対値とを、上記のように意図的に異ならせるための具体的構成の例である。駆動用ｐチャネルＭＯＳＦＥＴには第１のｐ型埋め込みチャネル拡散層が、出力用ｐチャネルＭＯＳＦＥＴには第２のｐ型埋め込みチャネル拡散層が選択的に、それぞれ形成されている。すなわち、ｐ型埋め込みチャネル拡散層の形成が選択的か選択的でないかによりしきい値電圧の絶対値を異ならせる。選択的な形成では、形成されていない領域での電子の蓄積が生じるためこれをホールのチャネルとするのに必要なゲート電圧が増加する。すなわち、しきい値電圧が増加する。なお、ｐ型埋め込みチャネル拡散層の形成が選択的か選択的でないかの違いであるため、プロセス的な整合性は高く工程の複雑化を生じさせない。
【００１２】
また、実施態様として、前記出力用ｐチャネルＭＯＳＦＥＴが、複数のｐチャネルＭＯＳＦＥＴの並列接続からなっており、前記第１のスイッチング制御部が少なくとも２つあり、そのひとつの第１のスイッチング制御部が、前記複数のｐチャネルＭＯＳＦＥＴの各ゲートを共通接続するための配線の第１の部位を介して前記第１のスイッチング制御信号を前記複数のｐチャネルＭＯＳＦＥＴの前記各ゲートに供給し、別の第１のスイッチング制御部が、前記複数のｐチャネルＭＯＳＦＥＴの各ゲートを共通接続するための前記配線の、前記第１の部位とは対極の位置の第２の部位を介して前記第１のスイッチング制御信号を前記複数のｐチャネルＭＯＳＦＥＴの前記各ゲートに供給する、としてもよい。
【００１３】
このようにすれば、出力用ｐチャネルＭＯＳＦＥＴを構成する複数のｐチャネルＭＯＳＦＥＴのゲートそれぞれへ連なる配線抵抗が均一化し、スイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、一部のｐチャネルＭＯＳＦＥＴへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【００１４】
また、実施態様として、前記出力用ｐチャネルＭＯＳＦＥＴが、複数のｐチャネルＭＯＳＦＥＴの並列接続からなっており、前記複数のｐチャネルＭＯＳＦＥＴの各ゲートを共通接続するための配線が、前記第１のスイッチング制御部から前記第１のスイッチング制御信号が伝送される距離としてみたときに遠いほど細くなる断面積の部位を有する、としてもよい。
【００１５】
スイッチング制御部直近の配線にはゲート電荷がすべて流れ、電流が集中する。電流集中する箇所の抵抗を低減しないと制御部から見たゲート抵抗は小さくならない。したがって、スイッチング制御部から離れた箇所は流れるゲート電荷が少ないため細くし、スイッチング制御部直近の配線にはゲート電荷がすべて流れるため配線を太くする。これにより、各ｐチャネルＭＯＳＦＥＴのスイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、一部のｐチャネルＭＯＳＦＥＴへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【００１６】
また、実施態様として、前記出力用ｎチャネルＭＯＳＦＥＴが、チャネル領域となり得る半導体領域を有し、前記２次側のローパスフィルタに流れる電流の大きさを検出する電流検出部と、前記検出された電流の大きさに基づき該電流が小さくなるに従ってソース電位に比べ低い電圧（ソースに対して負の電位）を発生し、該発生された電圧を前記出力用ｎチャネルＭＯＳＦＥＴの前記半導体領域に供給するチャネル半導体領域可変バイアス電圧発生部とをさらに具備する、としてもよい。
【００１７】
出力用ｎチャネルＭＯＳＦＥＴは、出力用ｐチャネルＭＯＳＦＥＴがオフ状態のとき出力電流を還流させるためのものである。したがって、還流電流による損失（導通損失）を低減するためオン抵抗が小さいほうが好ましい。しかしながら、オン抵抗を小さくするためしきい値電圧の小さなｎチャネルＭＯＳＦＥＴを使用すると、そのゲートに異常発生する電圧のためオフ時にセルフターンオンが起こり１次側電流がショートし損失（スイッチング損失）が生じる恐れがある。
【００１８】
ここで、このようなスイッチング損失と導通損失とを比較すると、スイッチング損失は負荷電流が小さいときに支配的となり、導通損失は負荷電流が大きいとき支配的となる。そこで、負荷電流を、２次側のローパスフィルタに流れる電流の大きさとして検出し、この検出された電流の大きさに基づき該電流が小さくなるに従ってソース電位に比べ低くなる電圧を発生し、この発生された電圧を出力用ｎチャネルＭＯＳＦＥＴのチャネル半導体領域に供給する。このようにすればｎチャネルＭＯＳＦＥＴのしきい値電圧を、発生する損失がより小さくなるように負荷電流に応じて変化させることができ、ＤＣ−ＤＣコンバータとして高効率化が実現する。
【００１９】
また、実施態様として、前記出力用ｎチャネルＭＯＳＦＥＴが、複数のｎチャネルＭＯＳＦＥＴの並列接続からなっており、前記第２のスイッチング制御部が少なくとも２つあり、そのひとつの第２のスイッチング制御部が、前記複数のｎチャネルＭＯＳＦＥＴの各ゲートを共通接続するための配線の第１の部位を介して前記第２のスイッチング制御信号を前記複数のｎチャネルＭＯＳＦＥＴの前記各ゲートに供給し、別の第２のスイッチング制御部が、前記複数のｎチャネルＭＯＳＦＥＴの各ゲートを共通接続するための前記配線の、前記第１の部位とは対極の位置の第２の部位を介して前記第２のスイッチング制御信号を前記複数のｎチャネルＭＯＳＦＥＴの前記各ゲートに供給する、としてもよい。
【００２０】
これは、出力用ｎチャネルＭＯＳＦＥＴについての限定であるが、すでに述べた出力用ｐチャネルＭＯＳＦＥＴの場合と理屈は同じである。
【００２１】
また、実施態様として、前記出力用ｎチャネルＭＯＳＦＥＴが、複数のｎチャネルＭＯＳＦＥＴの並列接続からなっており、前記複数のｎチャネルＭＯＳＦＥＴの各ゲートを共通接続するための配線が、前記第２のスイッチング制御部から前記第２のスイッチング制御信号が伝送される距離としてみたときに遠いほど細くなる断面積の部位を有する、としてもよい。
【００２２】
これも、出力用ｎチャネルＭＯＳＦＥＴについての限定であるが、すでに述べた出力用ｐチャネルＭＯＳＦＥＴの場合と理屈は同じである。
【００２３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。図１に示すように、このＤＣ−ＤＣコンバータは、ｐチャネルＭＯＳＦＥＴ１（出力用）、ｎチャネルＭＯＳＦＥＴ２（出力用）、スイッチング制御部３、４、インダクタ５、コンデンサ６を有する。スイッチング制御部３は、少なくとも、スイッチング制御信号を出力する最終段としてｐチャネルＭＯＳＦＥＴ３１（駆動用）およびｎチャネルＭＯＳＦＥＴ３２（駆動用）を有する。スイッチング制御部４は、少なくとも、スイッチング制御信号を出力する最終段としてｐチャネルＭＯＳＦＥＴ４１（駆動用）およびｎチャネルＭＯＳＦＥＴ４２（駆動用）を有する。
【００２４】
ｐチャネルＭＯＳＦＥＴ１は、ソースが１次側となる電位に接続され、ドレインが２次側にあるローパスフィルタ（インダクタ５とコンデンサ６で構成）の入力に接続され、ゲートがスイッチング制御部３の出力に接続されている。スイッチング制御部３からのスイッチング制御信号によりｐチャネルＭＯＳＦＥＴ１はオンオフ制御され、これによりｐチャネルＭＯＳＦＥＴ１は、１次側からの電流をスイッチング（チョッピング）して不連続にローパスフィルタの側に伝える。スイッチングのデューティ比によりＤＣ−ＤＣコンバータとしての降圧比が決定される。
【００２５】
インダクタ５とコンデンサ６とで構成されるローパスフィルタによりコンデンサ６の両端に発生する電圧はほぼ一定になる。この電圧が不図示の負荷に印加されると負荷の重さに基づき負荷電流が流れる。ｐチャネルＭＯＳＦＥＴ１がオフにされているときには、負荷電流はｐチャネルＭＯＳＦＥＴ１からは供給されず、代わりにオン状態に制御されたｎチャネルＭＯＳＦＥＴ２のソースからドレインに向かって還流する電流が流れることにより負荷電流は途切れず流れる。ｎチャネルＭＯＳＦＥＴ２は、ソースがグラウンド電位に接続され、ドレインが上記ローパスフィルタの入力に接続され、ゲートがスイッチング制御部４の出力に接続されている。
【００２６】
以上により、ｐチャネルＭＯＳＦＥＴ１を制御するスイッチング制御信号とｎチャネルＭＯＳＦＥＴ２を制御するスイッチング制御信号とは、図示するように、同時にオンを避けるようにそれぞれｐチャネルＭＯＳＦＥＴ１またはｎチャネルＭＯＳＦＥＴ２に印加される。ただし、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２とが同時にオンすると、１次側の電圧による電流が負荷に流れることなくショート状態になり１次側となる電位からグラウンド電位に向かって無効電流が流れる。ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２とがともにオフになっているとき（デッドタイム）には、ｎチャネルＭＯＳＦＥＴ２内部に寄生的に構成されるｐｎダイオードがオンし電流を還流させる。
【００２７】
スイッチング制御部３（４）は、高電位側にソースが接続されたｐチャネルＭＯＳＦＥＴ３１（４１）と、低電位側にソースが接続されたｎチャネルＭＯＳＦＥＴ３２（４２）とを有し、ｐチャネルＭＯＳＦＥＴ３１（４１）およびｎチャネルＭＯＳＦＥＴ３２（４２）それぞれのドレインが接続されたノードからスイッチング制御信号を出力する。出力されたスイッチング制御信号は上記のように、ｐチャネルＭＯＳＦＥＴ１またはｎチャネルＭＯＳＦＥＴ２の各ゲートに供給される。
【００２８】
以上構成および動作を説明したＤＣ−ＤＣコンバータは、ローパスフィルタの部分を除いて例えばワンチップの半導体装置して構成することができる。そこで特徴的な点は、駆動側のｐチャネルＭＯＳＦＥＴ３１のしきい値電圧の絶対値より出力側のｐチャネルＭＯＳＦＥＴ１のそれの方を大きくしたことである。このようにした理由は、ｐチャネルＭＯＳＦＥＴ１のスイッチング時間、とくにオン状態からオフ状態に遷移する時間を短くするためである。このような遷移時間を短くすれば、スイッチング損失が低減できる。するとスイッチング周波数を高周波化することができ、出力される電圧のリップル成分を小さくするなどＤＣ−ＤＣコンバータとしての品質が向上される。
【００２９】
図２は、図１中に示したｐチャネルＭＯＳＦＥＴ１のゲート電圧Ｖｇｓの変化を示す模式的な波形図である。図２を用いてｐチャネルＭＯＳＦＥＴ１がオフ状態からオン状態、またはオン状態からオフ状態に遷移する過程を説明する。
【００３０】
スイッチング制御部３からの駆動電圧（図２）がｐチャネルＭＯＳＦＥＴ１のゲートに供給されるとき、実際には配線の抵抗やｐチャネルＭＯＳＦＥＴ３１またはｎチャネルＭＯＳＦＥＴ３２のオン抵抗が駆動側の抵抗として見えるためこれらを加味したｐチャネルＭＯＳＦＥＴ１の真のゲート電圧は図２に示すように駆動電圧に遅れて推移する。真のゲート電圧が電圧変動する途上でほぼ一定電圧Ｖｍになる期間はミラー期間と呼ばれ、電圧Ｖｍはミラー電圧と呼ばれる。ミラー電圧Ｖｍの絶対値はこのｐチャネルＭＯＳＦＥＴ１のしきい値電圧の絶対値にほぼ等しい。
【００３１】
スイッチングの完了には、ミラー期間からの脱却が含まれており、この脱却に必要なゲートへの（からの）電荷量をＱとし、これを充電または放電するゲート電流をＩとすると、
ミラー期間（オフ→オン）＝Ｑ／Ｉ＝Ｑ・Ｒ／（Ｖｄｒｉｖ−Ｖｍ）            （１）
ミラー期間（オン→オフ）＝Ｑ／Ｉ＝Ｑ・Ｒ／Ｖｍ                            （２）
となる。ここで、Ｒはゲートの駆動側に見える抵抗、ＶｄｒｉｖはｐチャネルＭＯＳＦＥＴ１をオン状態にしているときの駆動電圧である。これらの式から、オンに遷移するときには、駆動電圧を大とすることにより短いスイッチング時間が得られるが、オフに遷移するときには、ミラー電圧Ｖｍすなわちしきい値電圧の小ささからスイッチング時間があまり短くできないことがわかる。
【００３２】
そこで、この実施形態では、駆動側のｐチャネルＭＯＳＦＥＴ３１のしきい値電圧より出力側のｐチャネルＭＯＳＦＥＴ１のそれの方を意図的に大きくしている。これにより、ｐチャネルＭＯＳＦＥＴ１のオン→オフの遷移時間（すなわち遷移に時間を要する方のスイッチング時間）を短くし、もってスイッチング周波数の高周波化を可能にしている。
【００３３】
なお、駆動側のｐチャネルＭＯＳＦＥＴ３１のしきい値電圧をも大きくしないのは、スイッチング制御部３の動作がその供給される電源電圧がより低い電圧でよいなどの利点を保つためである。スイッチング制御部３、４に供給される電源電圧は、他の回路の電源電圧と共通化されることがあり、高い電圧を要すると整合性がなくなる。また、しきい値電圧の小さなＭＯＳＦＥＴの方が、アナログ回路として利用する場合にカスケード接続が可能になるなど利点が多い。
【００３４】
また、式（１）、（２）からは、さらに、ゲートの駆動側に見える抵抗Ｒを小さくすることがスイッチング時間の短縮に直接に効果があることがわかる。しかし、このため例えばｐチャネルＭＯＳＦＥＴ３１またはｎチャネルＭＯＳＦＥＴ３２のオン抵抗を下げるには、それらのチャネル密度を向上するなどして、面積的に大きなＭＯＳＦＥＴとする必要が生じる。このような方策はチップ面積として大型化を招き好ましくない。本実施形態ではこのようなチップ面積の大型化を招かずともスイッチングの高速化が可能である。
【００３５】
なお、ｐチャネルＭＯＳＦＥＴ１のゲートの駆動側に見える抵抗Ｒとして配線抵抗があるが、ｐチャネルＭＯＳＦＥＴ１が多数のゲート電極を有する場合には、その配線をいかに行うかは重要である。配線の仕方によっては、各ゲート電極への抵抗がばらつきよって内部での微視的なスイッチング時間がばらつきｐチャネルＭＯＳＦＥＴ１内の一部に電流が集中して破壊しやすくなる。この点については好ましい例を後述する（図４、図５）。
【００３６】
図３は、図１中に示したｐチャネルＭＯＳＦＥＴ３１の構造を模式的に示す仮想断面図（図３（ａ））、図１中に示したｐチャネルＭＯＳＦＥＴ１の構造の一例を模式的に示す仮想断面図（図３（ｂ））、および図１中に示したｐチャネルＭＯＳＦＥＴ１の構造の他の例を模式的に示す仮想断面図（図３（ｃ））である。これらの図を用いて、しきい値電圧の異なるＭＯＳＦＥＴをチップ上に容易に共存させることが可能でプロセス的な負担を重くしない例を説明する。
【００３７】
図３（ａ）に示すように、駆動側のｐチャネルＭＯＳＦＥＴ３１は、ｎ型半導体層３１１、ｎ型ウェル層３１２、ｐ型ソース層３１３、ｐ型ドレイン層３１４、ｐ型埋め込みチャネル拡散層３１５、ゲート電極３１６、ソース電極３１７、ドレイン電極３１８、絶縁膜３１９を有する。不図示の左右方向には、鏡面対称に各領域のパターンが繰り返し形成されている。
【００３８】
位置的には、ｎ型ウェル層３１２と、このｎ型ウェル層３１２上に選択的に形成されたｐ型ソース層３１３と、このｐ型ソース層３１３と離間してｎ型ウェル層３１２上に選択的に形成されたｐ型ドレイン層３１４と、ｐ型ソース層３１３とｐ型ドレイン層３１４と挟まれてｎ型ウェル層３１２に埋め込み設けられたｐ型埋め込みチャネル拡散層３１５と、ｐ型ソース層３１３の一部、ｐ型埋め込みチャネル拡散層３１５、およびｐ型ドレイン層３１４の一部に絶縁膜３１９を介して対向形成されたゲート電極３１６とがある。また、ｐ型ソース層３１３の一部の上にはソース電極３１７が、ｐ型ドレイン層３１４の一部の上にはドレイン電極３１８がそれぞれある。ｐ型埋め込みチャネル拡散層３１５は、ｎ型ウェル層３１２の表面に形成されている。なお不図示であるが、ソース電極３１７の電位がｎ型ウェル層３１２に伝えられるように接続がされている。
【００３９】
このｐチャネルＭＯＳＦＥＴ３１は、ｐ型埋め込みチャネル拡散層３１５を有することから一見デプレッション型（ノーマリオン型）に見えるが、ゲート・ソース間電圧が０のとき、ｎ型半導体層３１１とゲート電極３１６との仕事関数差からｐ型埋め込みチャネル拡散層３１５が空乏化されるエンハンスメント型（ノーマリオフ型）にされている。なおしきい値電圧は、ｐ型埋め込みチャネル拡散層３１５の不純物のドーズ量で制御できる。
【００４０】
また、図３（ｂ）に示すように、出力側のｐチャネルＭＯＳＦＥＴ１（一例）は、ｎ型半導体層１０１、ｎ型ウェル層１０２、ｐ型ソース層１０３、ｐ型ドレイン層１０４、ｐ型埋め込みチャネル拡散層１０５、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８、絶縁膜１０９、ｎ型コンタクト層１１０を有する。不図示の左右方向には、鏡面対称に各領域のパターンが繰り返し形成されている。
【００４１】
位置的には、ｎ型ウェル層１０２と、このｎ型ウェル層１０２上に選択的に形成されたｐ型ソース層１０３と、このｐ型ソース層１０３と離間してｎ型ウェル層１０２上に選択的に形成されたｐ型ドレイン層１０４と、ｐ型ソース層１０３とｐ型ドレイン層１０４とに挟まれる領域のｎ型ウェル層１０２に選択的に埋め込み設けられたｐ型埋め込みチャネル拡散層１０５と、ｐ型ソース層１０３の一部、ｐ型埋め込みチャネル拡散層１０５、ｎ型ウェル層１０２の一部、およびｐ型ドレイン層１０４の一部に絶縁膜１０９を介して対向形成されたゲート電極１０６とがある。また、ｐ型ソース層１０３の一部の上にはソース電極１０７が、ｐ型ドレイン層１０４の一部の上にはドレイン電極１０８がそれぞれある。ｐ型埋め込みチャネル拡散層３１５は、ｎ型ウェル層３１２の表面に形成されている。ソース電極１０７は、ｎ型コンタクト層１１０を介してｎ型ウェル層１０２にも接続されている。
【００４２】
このｐチャネルＭＯＳＦＥＴ１は、ｐ型ソース層１０３とｐ型ドレイン層１０４とに挟まれる領域のｎ型ウェル層１０２の一部にｐ型埋め込みチャネル拡散層１０５があるので、図３（ａ）に示したものよりしきい値電圧の絶対値を大きくすることができる。これは、ｐ型埋め込みチャネル拡散層１０５のないｎ型ウェル層１０２の領域では、実効的にゲート電圧が、このｐチャネルＭＯＳＦＥＴ１をオフにする電圧の側に振られているのと等価だからである。
【００４３】
よって、図３（ａ）、図３（ｂ）に示す構造により、しきい値電圧に関して図１で説明したような異ならせた設定が容易に可能である。すなわち、図３（ａ）、図３（ｂ）に示す構造は、それぞれ、ｐ型埋め込みチャネル拡散層３１５、同１０５を有する点で共通しており、それらの形成領域が異なるのみなので、これらのｐチャネルＭＯＳＦＥＴをチップ上に共存させてもプロセス的な負担は増加せず、プロセス的合理性がある。
【００４４】
図３（ｃ）は、ｐチャネルＭＯＳＦＥＴ１の構造の他の例を模式的に示す仮想断面図であり、主要な部分は図３（ｂ）と共通している。図３（ｂ）と同一符号により同一相当の部分を示しその部分の説明は省略する。この例は、ｐ型ドレイン層１０４ａに延長するようにＬＤＤ（lightly doped drain）層１０４ｂを設けている。ＬＤＤ層１０４ｂは、その一部が絶縁膜１０９を介してゲート電極１０６に対向している。ＬＤＤ層１０４ｂを有する構造により、ソース・ドレイン間の耐圧を向上することができる。１次側の電圧が比較的高いＤＣ−ＤＣコンバータに適用する場合に向いている。
【００４５】
図４は、図１中に示したｐチャネルＭＯＳＦＥＴ１とスイッチング制御部との接続態様の一例を示すレイアウト図である。図４において、すでに説明した図中に示したものと同一相当のものには同一符号を付してある。なお説明の都合上、ソース電極１０７、ドレイン電極１０８をそれぞれ共通接続する各配線は図示省略している。
【００４６】
この例では、スイッチング制御部３としてスイッチング制御部３ａ、３ｂの２つが設けられ、かつ、ゲート電極配線１０６Ｗの対極的な部位でスイッチング制御部３ａ、３ｂからの接続がされている。このようにすれば、ｐチャネルＭＯＳＦＥＴ１を構成する複数のｐチャネルＭＯＳＦＥＴのゲートそれぞれへ連なる配線抵抗が均一化し、内部的なスイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、内部の一部ｐチャネルＭＯＳＦＥＴへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【００４７】
なお、ゲート電極配線１０６Ｗは、ゲート電極１０６が例えば多結晶シリコンで構成されるところ、抵抗値を抑制するため金属とすると好ましい。図示するように、ゲート電極配線１０６Ｗの図示で横方向では、図示縦方向に形成されたゲート電極１０６との交点でこれら間のコンタクトがされる。この例ではスイッチング制御部としてスイッチング制御部３ａ、３ｂの２つを設けたが、同様の目的で３つ以上のスイッチング制御部を設けるようにしてもよく、その場合にもゲート電極配線１０６Ｗへの接続は互いに等間隔に離れた部位で行う。
【００４８】
図５は、図１中に示したｐチャネルＭＯＳＦＥＴとスイッチング制御部３との接続態様の別の例を示すレイアウト図である。図５において、すでに説明した図中に示したものと同一相当のものには同一符号を付してある。なお説明の都合上、ソース電極１０７、ドレイン電極１０８をそれぞれ共通接続する各配線は図示省略している。
【００４９】
この例では、ｐチャネルＭＯＳＦＥＴ１Ａのゲート電極配線１０６Ｘが、スイッチング制御部３からスイッチング制御信号が伝送される距離としてみたときに遠いほど細くなる断面積の部位を有するようになっている。スイッチング制御部直近の配線にはゲート電荷がすべて流れ、電流が集中する。電流集中する箇所の抵抗を低減しないと制御部から見たゲート抵抗は小さくならない。したがって、スイッチング制御部から離れた箇所は流れるゲート電荷が少ないため細くし、スイッチング制御部直近の配線にはゲート電荷がすべて流れるため配線を太くする。これにより、各ｐチャネルＭＯＳＦＥＴのスイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、一部のｐチャネルＭＯＳＦＥＴへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【００５０】
以上の図４、図５の説明は、図１におけるｐ型ＭＯＳＦＥＴ１とスイッチング制御部３との関係として主に述べたが、図１におけるｎ型ＭＯＳＦＥＴ２とスイッチング制御部４との関係としてもほぼ同様である。
【００５１】
次に、本発明の別の実施形態について図６を参照して説明する。図６は、本発明の別の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路・ブロック図である。図６において、すでに説明した図中に示したものと同一のもには同一番号を付してある。その部分の説明は省略する。
【００５２】
この実施形態では、ｐチャネルＭＯＳＦＥＴ１にゲートおよびドレインが共通に接続されたｐチャネルＭＯＳＦＥＴ１７と、ｐチャネルＭＯＳＦＥＴ１７のソースと１次側電位との間に挿入・接続された電流検出用抵抗１８とが新たに設けられる。さらに、電流検出用抵抗１８の端子電圧が供給されて出力電流（負荷電流）を検出する電流検出部７１と、電流検出部７１で検出された出力電流に応じてチャネル半導体領域用のバイアス電圧を発生してこれをｎチャネルＭＯＳＦＥＴ２のチャネル半導体領域に供給するチャネル半導体領域可変バイアス電圧発生部７２とが加えられる。チャネル半導体領域とは、半導体領域であってチャネルの形成され得る領域である。（なお、図１に示した実施形態では図示したようにｎチャネルＭＯＳＦＥＴ２のチャネル半導体領域は低電位側（ソース側）に電圧固定されている。）
【００５３】
ｐチャネルＭＯＳＦＥＴ１７は例えばｐチャネルＭＯＳＦＥＴ１よりサイズが小さい（ゲート幅が狭い）ＭＯＳＦＥＴであり、ｐチャネルＭＯＳＦＥＴ１に流れる電流をスケールダウンした電流が流れる。ｐチャネルＭＯＳＦＥＴ１７がオンのとき流れる電流は、よって、出力電流に基づいたそのスケールダウンされた電流となり、この電流に基づく電圧が電流検出抵抗１８の一端に発生する。この電圧を電流検出部７１に導き、ローパスフィルタ（インダクタ５、コンデンサ６で構成）に流れる出力電流として換算・検出する。この電流検出では、電流検出抵抗１８の一端に発生する電圧が、電流のオンオフでパルス状なのでこれを連続化する作用が含まれる。
【００５４】
電流検出部７１で検出された電流値は、チャネル半導体領域可変バイアス電圧発生部７２に導かれる。チャネル半導体領域可変バイアス電圧発生部７２では、図７に示すような特性、すなわち出力電流が大きくなるに従い絶対値が小さくなる特性でチャネル半導体領域可変バイアス電圧を発生させる。
【００５５】
このような構成により、出力側のｎチャネルＭＯＳＦＥＴ２に流れる還流電流による損失（導通損失）を低く抑えつつ、さらに、そのゲートに異常発生する電圧のためオフ時にセルフターンオンが起こることを防ぎ１次側電流がショートし損失（スイッチング損失）となることを防止する。ゲートに電圧が異常発生するのは、ゲートに対して駆動抵抗があるためドレイン電圧の変動がドレイン・ゲート間の容量によりゲートに伝送するためである。この実施形態では、このようなスイッチング損失が生じないように、ｎチャネルＭＯＳＦＥＴ２のしきい値電圧がＤＣ−ＤＣコンバータとしての動作状態により増大化される。
【００５６】
スイッチング損失と導通損失とを比較すると、スイッチング損失は負荷電流が小さいときに支配的となり、導通損失は負荷電流が大きいとき支配的となる。そこで、この実施形態では、負荷電流を電流検出部７１で検出し、この検出された電流の大きさに基づき該電流が大きくなるに従って小さくなる電圧をチャネル半導体領域可変バイアス電圧発生部７２で発生する。この発生された電圧は出力側のｎチャネルＭＯＳＦＥＴ２のチャネル半導体領域に供給される。
【００５７】
このようにすればｎチャネルＭＯＳＦＥＴ２のしきい値電圧を、発生する損失がより小さくなるように負荷電流に応じて変化させることができる。すなわち、負荷電流が小さい場合はスイッチング損失が支配的なので、チャネル半導体領域のバイアスを増加させてしきい値電圧を増加させる。これによりセルフターンオンを防ぎスイッチング損失を低減する。また、負荷電流がある程度以上に大きい場合には、導通損失が支配的なので、ｎチャネルＭＯＳＦＥＴ２のチャネル半導体領域のバイアスを減少（＝０）させてしきい値電圧を減少させる。これによりオン電圧を低減し導通損失を低減する。以上によりＤＣ−ＤＣコンバータとしてより高効率化が実現する。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図。
【図２】図１中に示したｐチャネルＭＯＳＦＥＴ１のゲート電圧Ｖｇｓの変化を示す模式的な波形図。
【図３】図１中に示したｐチャネルＭＯＳＦＥＴ３１の構造を模式的に示す仮想断面図（図３（ａ））、図１中に示したｐチャネルＭＯＳＦＥＴ１の構造の一例を模式的に示す仮想断面図（図３（ｂ））、および図１中に示したｐチャネルＭＯＳＦＥＴ１の構造の他の例を模式的に示す仮想断面図（図３（ｃ））。
【図４】図１中に示したｐチャネルＭＯＳＦＥＴ１とスイッチング制御部との接続態様の一例を示すレイアウト図。
【図５】図１中に示したｐチャネルＭＯＳＦＥＴとスイッチング制御部３との接続態様の別の例を示すレイアウト図。
【図６】本発明の別の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路・ブロック図。
【図７】図６中に示したｎチャネルＭＯＳＦＥＴ２のチャネル半導体領域に印加されるバイアスを出力電流との関係で示す図。
【符号の説明】
【００５９】
１，１Ａ…ｐチャネルＭＯＳＦＥＴ（出力用）、２…ｎチャネルＭＯＳＦＥＴ（出力用）、３３ａ，３ｂ…スイッチング制御部、４…スイッチング制御部、５…インダクタ、６…コンデンサ、１７…ｐチャネルＭＯＳＦＥＴ（電流検出用）、１８…電流検出用抵抗、３１…ｐチャネルＭＯＳＦＥＴ（駆動用）、３２…ｎチャネルＭＯＳＦＥＴ（駆動用）、４１…ｐチャネルＭＯＳＦＥＴ（駆動用）、４２…ｎチャネルＭＯＳＦＥＴ（駆動用）、７１…電流検出部、７２…チャネル半導体領域可変バイアス電圧発生部、１０１…ｎ型半導体層、１０２…ｎ型ウェル層、１０３…ｐ型ソース層、１０４…ｐ型ドレイン層、１０４ａ…ｐ型ドレイン層、１０４ｂ…ＬＤＤ層、１０５…ｐ型埋め込みチャネル拡散層、１０６…ゲート電極、１０６Ｗ，１０６Ｘ…ゲート電極配線、１０７…ソース電極、１０８…ドレイン電極、１０９…絶縁膜、１１０…ｎ型コンタクト層、３１１…ｎ型半導体層、３１２…ｎ型ウェル層、３１３…ｐ型ソース層、３１４…ｐ型ドレイン層、３１５…ｐ型埋め込みチャネル拡散層、３１６…ゲート電極、３１７…ソース電極、３１８…ドレイン電極、３１９…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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