(57)【要約】【課題】本発明は、製造コストを抑えながら、メモリセル特性をも向上させることができるＮＡＮＤ型半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板上に形成された半導体層と、トランジスタ形成領域において、半導体基板と半導体層の間に、選択的に形成された埋め込み絶縁膜と、トランジスタ形成領域の半導体層に形成されたフローティングボディ領域と、フローティングボディ領域を挟む拡散層と、フローティングボディ領域上に形成された第1の絶縁膜と、第1の絶縁膜上に形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された第2の絶縁膜上の制御電極と、トランジスタ形成領域の端部にある拡散層に接続されたコンタクトプラグとを備え、トランジスタ形成領域の端部にある浮遊ゲート電極と制御電極とは短絡し、トランジスタ形成領域の端部にある拡散層は、コンタクトプラグ下で半導体基板と接続している。【選択図】図１
2007221106.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された半導体層と、
トランジスタ形成領域において、前記半導体基板と前記半導体層の間に、選択的に形成された埋め込み絶縁膜と、
前記トランジスタ形成領域の半導体層に形成されたフローティングボディ領域と、
前記フローティングボディ領域を挟む拡散層と、
前記フローティングボディ領域上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された第2の絶縁膜上の制御電極と、
前記トランジスタ形成領域の端部にある前記拡散層に接続されたコンタクトプラグと
を備え、
前記トランジスタ形成領域の端部にある拡散層は、前記コンタクトプラグ下で前記半導体基板と接続していることを特徴とするNAND型半導体記憶装置。
【請求項２】
前記トランジスタ形成領域の端部にある前記浮遊ゲート電極と前記制御電極とは短絡したことを特徴とする請求項１記載のNAND型半導体記憶装置。
【請求項３】
前記トランジスタ形成領域の端部に形成された前記フローティングボディ領域は、前記半導体基板と接続することを特徴とする請求項１記載のNAND型半導体記憶装置。
【請求項４】
前記埋め込み絶縁膜は、前記フローティングボディ領域の下に形成され、
前記拡散層は、それぞれ前記半導体基板に接続することを特徴とする請求項１記載のNAND型半導体記憶装置。
【請求項５】
基板上に除去予定層を形成するステップと、
前記除去予定層の一部を除去するステップと、
前記除去予定層の一部を除去した後に、前記基板及び前記除去予定層上に半導体層を形成するステップと、
前記半導体層を貫通して前記除去予定層に到達する溝を形成するステップと、
前記溝を利用して前記除去予定層を除去するステップと、
前記除去予定層を除去してできた空洞に埋め込み絶縁膜を形成するステップと、
前記埋め込み絶縁膜を形成した領域上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に浮遊ゲート電極を形成するステップと、
前記浮遊ゲート電極上に第２の絶縁膜を形成するステップと、
前記第２の絶縁膜上に制御電極を形成するステップと、
前記浮遊ゲート電極を挟むように、前記半導体層内に拡散層を形成するステップと
を備えることを特徴とするNAND型半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとして、ＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とが積層された構造を有する。
【０００３】
ＮＡＮＤ型フラッシュメモリは、２つの選択トランジスタの間に、複数のメモリセルトランジスタのソース領域及びドレイン領域を直列に接続し、一方の選択トランジスタをビット線に接続すると共に、他方の選択トランジスタをソース線に接続することにより形成され、各メモリセルトランジスタの制御ゲート電極は、ワード線としての役割を果たす。
【０００４】
ワード線方向に隣り合うメモリセルトランジスタ間には、素子分離絶縁膜（すなわち素子分離領域）が形成され、ワード線方向に隣り合うメモリセルトランジスタは、素子分離絶縁膜によって分離されている。また、ビット線などの配線と半導体基板の間には、層間絶縁膜が形成されている。
【０００５】
この場合、ＮＡＮＤ型フラッシュメモリでは、配線と半導体基板の間に生じる寄生容量や、ワード線方向に隣り合うメモリセルトランジスタ間に生じる寄生容量によって、ゲート閾値電圧にばらつきが生じるなどの種々の問題があった。
【０００６】
かかる問題を回避するため、ＳＯＩ基板上にＮＡＮＤ型フラッシュメモリを形成することが提案されている（例えば、特許文献１及び２参照）。
【０００７】
しかし、この方法では、基板としてＳＯＩ基板を用いるため、通常のシリコン基板を用いる場合と比較すると基板の値段が高くなってしまうという問題点があった。
【０００８】
以下、ＳＯＩ上に形成されたＮＡＮＤ型フラッシュメモリに関する文献名を記載する。
【特許文献１】特開２０００−１７４２４１号公報
【特許文献２】特開平１１−１６３３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、製造コストを抑えながら、メモリセル特性をも向上させることができるＮＡＮＤ型半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によるＮＡＮＤ型半導体記憶装置は、
半導体基板と、
前記半導体基板上に形成された半導体層と、
トランジスタ形成領域において、前記半導体基板と前記半導体層の間に、選択的に形成された埋め込み絶縁膜と、
前記トランジスタ形成領域の半導体層に形成されたフローティングボディ領域と、
前記フローティングボディ領域を挟む拡散層と、
前記フローティングボディ領域上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された第2の絶縁膜上の制御電極と、
前記トランジスタ形成領域の端部にある前記拡散層に接続されたコンタクトプラグと
を備え、
前記トランジスタ形成領域の端部にある前記浮遊ゲート電極と前記制御電極とは短絡し、
前記トランジスタ形成領域の端部にある拡散層は、前記コンタクトプラグ下で前記半導体基板と接続している。
【００１１】
また本発明の一態様によるＮＡＮＤ型半導体記憶装置の製造方法は、
基板上に除去予定層を形成するステップと、
前記除去予定層の一部を除去するステップと、
前記除去予定層の一部を除去した後に前記除去予定層上に半導体層を形成するステップと、
前記半導体層を貫通して前記除去予定層に到達する溝を形成するステップと、
前記溝を利用して前記除去予定層を除去するステップと、
前記除去予定層を除去してできた空洞に埋め込み絶縁膜を形成するステップと、
前記埋め込み絶縁膜を形成した領域上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に浮遊ゲート電極を形成するステップと、
前記浮遊ゲート電極上に第２の絶縁膜を形成するステップと、
前記第２の絶縁膜上に制御電極を形成するステップと、
前記浮遊ゲート電極を挟むように、前記半導体層内に拡散層を形成するステップと
を備える。
【発明の効果】
【００１２】
本発明のＮＡＮＤ型半導体記憶装置及びその製造方法によれば、製造コストを抑えながら、メモリセル特性をも向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのうち、メモリセル領域１０の一部の構成を示し、図２に、当該ＮＡＮＤ型フラッシュメモリのうち、周辺回路領域２０の一部の構成を示す。
【００１５】
なお、図１（ａ）は、ＮＡＮＤ型フラッシュメモリのうち、メモリセル領域１０を上方から視認した場合の平面図を示し、図１（ｂ）は、メモリセル領域１０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。図２（ａ）は、ＮＡＮＤ型フラッシュメモリのうち、周辺回路領域２０を上方から視認した場合の平面図を示し、図２（ｂ）は、周辺回路領域２０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【００１６】
図１（ａ）及び（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリのメモリセル領域１０では、Ｐ型の半導体基板３０上のうち、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴＤ及びＳＴＳが形成されているトランジスタ形成領域１０Ａに、埋め込み絶縁膜４０が選択的に形成されている。
【００１７】
Ｐ型の半導体層５０は、トランジスタ形成領域１０Ａでは、半導体基板３０上に埋め込み絶縁膜４０を介して形成され、ビット線コンタクトプラグ７０及びソース線コンタクトプラグ８０が形成されるコンタクトプラグ形成領域１０Ｂでは、半導体基板３０上に直接形成されている。
【００１８】
メモリセルトランジスタＭＣでは、半導体基板３０上に埋め込み絶縁膜４０を介して形成された半導体層５０に、電気的に浮遊状態にあるＰ型のフローティングボディ６０が形成されている。
【００１９】
メモリセルトランジスタＭＣは、フローティングボディ６０上にトンネル絶縁膜９０を介して形成された浮遊ゲート電極１００と、当該浮遊ゲート電極１００上に電極間絶縁膜１１０を介して形成された制御ゲート電極（制御電極）１２０とが積層された構造を有する。なお、制御ゲート電極１２０上にはシリサイド１３０が形成されている。
【００２０】
このメモリセルトランジスタＭＣでは、フローティングボディ６０の表面部分に、チャネル領域１４０が形成され、フローティングボディ６０の両側には、Ｎ型のソース領域及びドレイン領域（拡散層）１５０が形成されている。
【００２１】
なお、選択トランジスタＳＴＤ及びＳＴＳでは、フローティングボディ６０上にゲート絶縁膜１６０を介してゲート電極１７０が形成されている。このゲート電極１７０は、浮遊ゲート電極１００と制御ゲート電極１２０とを短絡することにより形成される。
【００２２】
半導体層５０のうち、コンタクトプラグ形成領域１０Ｂには、Ｎ型のソース領域及びドレイン領域１５０が、半導体基板３０に接続するように形成され、当該コンタクトプラグ形成領域１０Ｂに形成されたＮ型のソース領域及びドレイン領域１５０とＰ型の半導体基板３０とは、ＰＮ接合によって分離されている。
【００２３】
ＮＡＮＤ型フラッシュメモリのメモリセル領域１０は、２つの選択トランジスタＳＴＤ及びＳＴＳの間に、複数のメモリセルトランジスタＭＣのソース領域及びドレイン領域１５０を直列に接続し、一方の選択トランジスタＳＴＤをビット線コンタクトプラグ７０を介してビット線ＢＬに接続すると共に、他方の選択トランジスタＳＴＳをソース線コンタクトプラグ８０を介してソース線ＳＬに接続することにより形成され、各メモリセルトランジスタＭＣの制御ゲート電極１２０は、ワード線ＷＬとしての役割を果たす。
【００２４】
ワード線ＷＬ方向に隣り合うメモリセルトランジスタＭＣ間には、素子分離絶縁膜（素子分離領域）１８０が形成され、これらワード線ＷＬ方向に隣り合うメモリセルトランジスタＭＣは、素子分離絶縁膜１８０によって分離されている。また、ビット線ＢＬと半導体層４０の間には、層間絶縁膜１９０が形成されている。
【００２５】
一方、図２（ａ）及び（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリの周辺回路領域２０には、例えば、ワード線ＷＬに接続され、メモリセルトランジスタＭＣの制御ゲート電極１２０に所定の電位を供給するための転送トランジスタＦＴが形成されている。
【００２６】
この転送トランジスタＦＴでは、半導体基板３０の表面部分に素子分離絶縁膜２００が形成され、当該素子分離絶縁膜２００によって分離された素子領域の中央部付近には、ゲート絶縁膜２１０を介してゲート電極２２０が形成されている。
【００２７】
ゲート電極２２０の表面には、シリサイド２３０が形成され、ゲート電極２２０の側面には、ゲート電極側壁２４０が形成されている。ゲート電極２２０の下方に位置し、かつ半導体基板３０の表面付近には、チャネル領域２５０が形成され、当該チャネル領域２５０の両側には、ソース領域及びドレイン領域２６０が形成されている。
【００２８】
ソース領域及びドレイン領域２６０の上面にはコンタクトプラグ２７０が形成され、当該コンタクトプラグ２７０には配線２８０が接続されている。配線２８０と半導体基板３０の間には、層間絶縁膜２９０が形成されている。
【００２９】
ここで、本実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法について図３〜図１２を用いて説明する。
【００３０】
なお、図３（ａ）、図５（ａ）、図７（ａ）、図９（ａ）及び図１１（ａ）は、各工程別素子におけるメモリセル領域３００を上方から視認した場合の平面図を示し、図３（ｂ）、図５（ｂ）、図７（ｂ）、図９（ｂ）及び図１１（ｂ）は、各工程別素子におけるメモリセル領域３００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【００３１】
図４（ａ）、図６（ａ）、図８（ａ）、図１０（ａ）及び図１２（ａ）は、各工程別素子における周辺回路領域３１０を上方から視認した場合の平面図を示し、図４（ｂ）、図６（ｂ）、図８（ｂ）、図１０（ｂ）及び図１２（ｂ）は、周辺回路領域３１０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【００３２】
図３（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）に示すように、エピタキシャル成長技術によって、半導体基板３２０上に、除去予定層として、ゲルマニウム（Ｇｅ）濃度が例えば３０％であるシリコンゲルマニウム（ＳｉＧｅ）層３３０を例えば２５ｎｍ程度全面に形成する。
【００３３】
続いて、エピタキシャル成長技術によって、シリコンゲルマニウム層３３０上に、シリコン（Ｓｉ）層３４０を２０ｎｍ程度全面に形成した後、シリコン窒化（ＳｉＮ）膜３５０を全面に形成する。
【００３４】
リソグラフィ及びＲＩＥによって、シリコン窒化膜３５０にパターニングを行うことにより、メモリセル領域３００については、コンタクトプラグ形成領域３００Ｂに形成されたシリコン窒化膜３５０を除去し、周辺回路領域３１０については、当該周辺回路領域３１０に形成されたシリコン窒化膜３５０を除去する。このシリコン窒化膜３５０をマスクとして、シリコン層３４０及びシリコンゲルマニウム層３３０に順次エッチングを行うことにより、半導体基板３２０の表面を露出させる。
【００３５】
図５（ａ）及び（ｂ）並びに図６（ａ）及び（ｂ）に示すように、シリコン窒化膜３５０を除去した後、エピタキシャル成長技術によって、半導体基板３２０及びシリコン層３４０上に、シリコン層３６０を例えば３０ｎｍ程度全面に形成する。なお、その際、メモリセル領域３００のトランジスタ形成領域３００Ａについては、シリコン層３４０をシードとして使用し、メモリセル領域３００のコンタクトプラグ形成領域３００Ｂ及び周辺回路領域３１０については、半導体基板３２０をシードとして使用する。
【００３６】
図７（ａ）乃至（ｄ）並びに図８（ａ）及び（ｂ）に示すように、シリコン層３６０上に、例えばシリコン窒化膜からなるマスク材３７０を全面に堆積した後、リソグラフィ及びＲＩＥによって、マスク材３７０にパターニングを行う。なお、図７（ｃ）は、メモリセル領域３００をＢ−Ｂ線に沿って切断した場合の縦断面図を示し、図７（ｄ）は、メモリセル領域３００をＣ−Ｃ線に沿って切断した場合の縦断面図を示す。
【００３７】
マスク材３７０をマスクとして、シリコン層３６０、シリコンゲルマニウム層３３０及び半導体基板３２０に順次エッチングを行うことにより、素子分離溝３８０を形成する。その際、メモリセル領域３００のトランジスタ形成領域３００Ａでは、素子分離溝３８０の内部表面にシリコンゲルマニウム層３３０の側面が露出する（図７（ｄ））。
【００３８】
図９（ａ）乃至（ｄ）並びに図１０（ａ）及び（ｂ）に示すように、半導体基板３００を所定のエッチング溶液に浸漬し、ウエットエッチングによって、素子分離溝３８０の内部表面に露出したシリコンゲルマニウム層３３０にエッチングを行うことにより、これを除去する。なお、エッチング溶液はここでは、濃度７０％の硝酸水溶液と濃度４９％のフッ酸水溶液と濃度９９.９％の酢酸水溶液と水が体積比率で４０：１：２５７の割合で混合された混合水溶液である。
【００３９】
これにより、シリコンゲルマニウム層３３０が形成されていた領域には、図示しない空洞が形成される。この場合、シリコン層３６０のうち、コンタクトプラグ形成領域３００Ｂに形成されているシリコン層３６０は、トランジスタ形成領域３００Ａに形成されているシリコン層３６０を支持する支持部としての役割を果たす。
【００４０】
続いて、半導体基板３２０の全面を酸化することにより、図示しない空洞を例えばシリコン酸化（ＳｉＯ２）膜からなる埋め込み絶縁膜３９０で埋め込むと共に、素子分離溝３８０の内部表面にシリコン酸化膜（図示せず）を１３ｎｍ程度形成する。このように、メモリセル領域３００のトランジスタ形成領域３００Ａに選択的にＳＯＩ構造を形成する。
【００４１】
次いで、ＣＶＤ法によって、素子分離溝３８０に例えばシリコン酸化膜を埋め込み、平坦化することにより、素子分離絶縁膜４００を形成する。なお、酸化処理を行わずに、ＣＶＤ法によって、素子分離溝３８０をシリコン酸化膜で埋め込んで素子分離絶縁膜４００を形成する際に、図示しない空洞を当該シリコン酸化膜で埋め込むことにより、埋め込み絶縁膜３９０を形成しても良い。
【００４２】
図１１（ａ）及び（ｂ）並びに図１２（ａ）及び（ｂ）に示すように、マスク材３８０を除去した後、メモリセル領域３００については、シリコン層３６０上にトンネル絶縁膜４１０を介して浮遊ゲート電極４２０を形成し、続いて浮遊ゲート電極４２０上に電極間絶縁膜４３０を介して制御ゲート電極４４０を形成する。その後、制御ゲート電極４４０上にシリサイド４５０を形成する。一方、周辺回路領域３１０については、シリコン層３６０上にゲート絶縁膜４６０を介してゲート電極４７０を形成した後、ゲート電極４７０上にシリサイド４８０を形成する。
【００４３】
これ以降、図示しないが、イオン注入法によって、ソース領域及びドレイン領域を形成し、さらにＣＶＤ法によって、シリコン層３６０の全面に層間絶縁膜を形成する。そして、ソース線コンタクトプラグ及びソース線を形成し、さらにビット線コンタクトプラグ及びビット線を順次形成することにより、図１及び図２に示すＮＡＮＤ型フラッシュメモリを製造する。
【００４４】
このように本実施の形態によれば、ＳＯＩ基板を用いることなく、通常の半導体基板３０上のうち、メモリセル領域１０に選択的にＳＯＩ構造を形成することができ、これにより製造コストを抑えながら、メモリセル特性をも向上させることができる。
【００４５】
具体的には、ビット線ＢＬなどの配線と半導体基板３０とを、埋め込み絶縁膜４０によって分離することにより、通常の半導体基板上にＳＯＩ構造を形成することなくＮＡＮＤ型フラッシュメモリを形成する場合と比較して、配線と半導体基板３０の間に生じる寄生抵抗を低減することができ、従ってゲート閾値電圧のばらつきを低減することができる。
【００４６】
また、ワード線方向に隣り合うメモリセルトランジスタＭＣを、埋め込み絶縁膜４０によって完全に分離することにより、通常の半導体基板上にＳＯＩ構造を形成することなくＮＡＮＤ型フラッシュメモリを形成する場合と比較して、ワード線方向に隣り合うメモリセルトランジスタＭＣ間に生じる寄生容量を低減することができ、従ってゲート閾値電圧のばらつきを低減することができる。また、この場合、ワード線方向に隣り合うメモリセルトランジスタＭＣ間にパンチスルーが生じることを抑制することができる。さらに、ワード線ＷＬとしての制御ゲート電極１２０と素子分離絶縁膜１８０とが交差する領域に、当該素子分離絶縁膜１８０をゲート絶縁膜とする寄生ＭＯＳトランジスタが形成されることを抑制し、フィールド反転電圧の向上を図ることができる。
【００４７】
また、通常の半導体基板３０上のうち、メモリセル領域１０に選択的にＳＯＩ構造を形成することにより、ＳＯＩ基板上にＮＡＮＤ型フラッシュメモリを形成する場合と比較して、設計環境を大幅に変更する必要がなく、その分、開発効率を向上させることができる。また、この場合、半導体基板上に形成された従来のＮＡＮＤ型フラッシュメモリにおける仕様との連続性を確保することができる。
【００４８】
ところで、周辺回路領域２０に形成される転送トランジスタＦＴは、メモリセルトランジスタＭＣに対するデータの消去及び書込み動作を行うため、高電圧が印加される。従って、周辺回路領域２０にＳＯＩ構造を形成すると、印加される高電圧によっていわゆる基板浮遊効果が生じ、これによりパンチスルーが生じ易くなる。
【００４９】
これに対して、本実施の形態のように、周辺回路領域２０にはＳＯＩ構造を形成しなければ、パンチスルーを抑制することができ、従って周辺回路領域２０に形成される転送トランジスタＦＴのトランジスタ特性を向上させることができる。また、この場合、高い静電電圧が転送トランジスタＦＴに印加されても、ＳＯＩ構造を形成する場合のように、フローティングボディにホールが蓄積されることがなく、その分、静電破壊（ＥＳＤ）の発生を抑制することができる。
【００５０】
（２）第２の実施の形態
図１３に、本発明の第２の実施の形態によるＮＡＮＤ型フラッシュメモリのうち、メモリセル領域５００の一部の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
【００５１】
本実施の形態の場合、トランジスタ形成領域１０Ａのうち、選択トランジスタＳＴＤ及びＳＴＳのフローティングボディ６０が形成される領域の一部を除く領域に、埋め込み絶縁膜５１０が選択的に形成されている。
【００５２】
これにより、半導体層５０のうち、コンタクトプラグ形成領域１０Ｂに形成されたソース領域及びドレイン領域１５０に加えて、選択トランジスタＳＴＤ及びＳＴＳのフローティングボディ６０の一部が、半導体基板３０に接続するように形成される。
【００５３】
このように本実施の形態によれば、半導体基板３０に所定の電圧を印加することにより、選択トランジスタＳＴＤ及びＳＴＳにバックゲートバイアスを印加することが可能となり、これにより選択トランジスタＳＴＤ及びＳＴＳのカットオフ特性を向上させることができる。
【００５４】
また、半導体層５０の底面のうち、半導体基板３０と接触する面積が増加することにより、ウエットエッチングによってシリコンゲルマニウム層を除去する場合における（図９）、半導体層５０の機械的強度を向上させることができる。これにより、シリコンゲルマニウム層を除去することによって形成された空洞上に形成されている半導体層５０が崩れて、ダストが発生することを抑制することができ、従って歩留まりを向上させることができる。
【００５５】
また、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。すなわち、ＳＯＩ基板を用いることなく、通常の半導体基板３０上のうち、メモリセル領域５００に選択的にＳＯＩ構造を形成することができ、これにより製造コストを抑えながら、メモリセル特性をも向上させることができる。
【００５６】
（３）第３の実施の形態
図１４に、本発明の第３の実施の形態によるＮＡＮＤ型フラッシュメモリのうち、メモリセル領域５２０の一部の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
【００５７】
本実施の形態の場合、トランジスタ形成領域１０Ａのうち、フローティングボディ６０が形成される領域に、埋め込み絶縁膜５３０が当該フローティングボディ６０に対応するように選択的に形成されている。これにより、半導体層５０に形成されるソース及びドレイン領域１５０の全てが、半導体基板３０に接続するように形成される。
【００５８】
このように本実施の形態によれば、第２の実施の形態と比較して、半導体層５０の底面のうち、半導体基板３０と接触する面積がさらに増加することにより、ウエットエッチングによってシリコンゲルマニウム層を除去する場合における（図９）、半導体層５０の機械的強度を一段と向上させることができる。これにより、シリコンゲルマニウム層を除去することによって形成された空洞上に形成されている半導体層５０が崩れて、ダストが発生することを抑制することができ、従って歩留まりを向上させることができる。
【００５９】
また、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。すなわち、ＳＯＩ基板を用いることなく、通常の半導体基板３０上のうち、メモリセル領域５２０に選択的にＳＯＩ構造を形成することができ、これにより製造コストを抑えながら、メモリセル特性をも向上させることができる。
【００６０】
（４）第４の実施の形態
図１５に、本発明の第４の実施の形態によるＮＡＮＤ型フラッシュメモリのうち、メモリセル領域５４０の一部の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
【００６１】
本実施の形態の場合、半導体層５０のうち、コンタクトプラグ形成領域１０Ｂに形成されたソース及びドレイン領域１５０に接するように、Ｎ型のソース領域及びドレイン領域５５０が、半導体基板３０の表面部分に選択的に形成されている。
【００６２】
半導体層５０のうちコンタクトプラグ形成領域１０Ｂは、半導体基板３０をエピタキシャル成長させることにより形成される。従って、コンタクトプラグ形成領域１０Ｂでは、半導体層５０と半導体基板３０の界面に、格子不整合（結晶のずれ）や結晶欠陥が発生する場合がある。これら格子不整合や結晶欠陥の発生によって、半導体層５０と半導体基板３０の界面に空乏層が形成されると、半導体層５０及び半導体基板３０間にリーク電流が発生する不都合がある。
【００６３】
これに対して、本実施の形態によれば、コンタクトプラグ形成領域１０Ｂにおける半導体層５０と半導体基板３０との界面は、ソース領域及びドレイン領域５５０によって覆われていることにより、当該界面に空乏層が形成されることはなく、これによりコンタクトプラグ形成領域１０Ｂにおける半導体層５０と半導体基板３０との間に、リーク電流が発生することを抑制することができる。
【００６４】
また、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。すなわち、ＳＯＩ基板を用いることなく、通常の半導体基板３０上のうち、メモリセル領域５４０に選択的にＳＯＩ構造を形成することができ、これにより製造コストを抑えながら、メモリセル特性をも向上させることができる。
【００６５】
（５）第５の実施の形態
図１６に、本発明の第５の実施の形態によるＮＡＮＤ型フラッシュメモリのうち、メモリセル領域５６０の一部の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。
【００６６】
本実施の形態の場合、Ｎ型のフローティングボディ５７０を形成することにより、メモリセルトランジスタＭＣとして、デプレッション型メモリセルトランジスタを使用する。
【００６７】
これにより、ゲート閾値電圧が小さくなるため、制御ゲート電極１２０に印加される電圧が同一の場合、セル電流が増加する。従って、ノイズに対する耐性を向上させることができ、メモリセル動作の信頼性を向上させることができる。
【００６８】
また、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。すなわち、ＳＯＩ基板を用いることなく、通常の半導体基板３０上のうち、メモリセル領域５６０に選択的にＳＯＩ構造を形成することができ、これにより製造コストを抑えながら、メモリセル特性をも向上させることができる。
【００６９】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばフラッシュメモリとして、ＮＡＮＤ型フラッシュメモリを製造したが、例えばＮＯＲ型やＡＮＤ型など、浮遊ゲート電極と制御ゲート電極が積層された構造を有する他の種々のフラッシュメモリを製造しても良い。
【００７０】
ここで、他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法について図１７〜図３２を用いて説明する。
【００７１】
なお、図１７（ａ）、図１９（ａ）、図２１（ａ）、図２３（ａ）、図２５（ａ）、図２７（ａ）、図２９（ａ）及び図３１（ａ）は、各工程別素子におけるメモリセル領域６００を上方から視認した場合の平面図を示し、図１７（ｂ）、図１９（ｂ）、図２１（ｂ）、図２３（ｂ）、図２５（ｂ）、図２７（ｂ）、図２９（ｂ）及び図３１（ｂ）は、各工程別素子におけるメモリセル領域３６００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【００７２】
図２１（ｃ）、図２３（ｃ）、図２５（ｃ）、図２７（ｃ）及び図２９（ｃ）は、メモリセル領域６００をＢ−Ｂ線に沿って切断した場合の縦断面図を示し、図２１（ｄ）、図２３（ｄ）、図２５（ｄ）、図２７（ｄ）及び図２９（ｄ）は、メモリセル領域６００をＣ−Ｃ線に沿って切断した場合の縦断面図を示す。
【００７３】
図１８（ａ）、図２０（ａ）、図２２（ａ）、図２４（ａ）、図２６（ａ）、図２８（ａ）、図３０（ａ）及び図３２（ａ）は、各工程別素子における周辺回路領域６１０を上方から視認した場合の平面図を示し、図１８（ｂ）、図２０（ｂ）、図２２（ｂ）、図２４（ｂ）、図２６（ｂ）、図２８（ｂ）、図３０（ｂ）及び図３２（ｂ）は、周辺回路領域６１０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。
【００７４】
図１７（ａ）及び（ｂ）並びに図１８（ａ）及び（ｂ）に示すように、エピタキシャル成長技術によって、半導体基板６２０上に、除去予定層として、ゲルマニウム（Ｇｅ）濃度が例えば３０％であるシリコンゲルマニウム（ＳｉＧｅ）層６３０を例えば２５ｎｍ程度全面に形成する。
【００７５】
続いて、エピタキシャル成長技術によって、シリコンゲルマニウム層６３０上に、シリコン（Ｓｉ）層６４０を２０ｎｍ程度全面に形成した後、シリコン窒化（ＳｉＮ）膜６５０を全面に形成する。
【００７６】
リソグラフィ及びＲＩＥによって、シリコン窒化膜６５０にパターニングを行うことにより、メモリセル領域６００については、ビット線コンタクトプラグ形成領域６００Ｂと、素子分離絶縁膜形成領域のうちワード線ＷＬ方向において所定間隔毎に位置する素子分離絶縁膜形成領域（以下、これを支持部形成領域と呼ぶ）６００Ｃとに形成されたシリコン窒化膜６５０を除去し、周辺回路領域６１０については、当該周辺回路領域６１０に形成されたシリコン窒化膜６５０を除去する。
【００７７】
なお、支持部形成領域６００Ｃには、ビット線コンタクトプラグ形成領域６００Ｂと同様に、後にシリコンゲルマニウム層６３０上に形成されるシリコン層を支持するための支持部が形成される。続いて、全面に、例えばＣＶＤ酸化膜６５５を堆積し、ＲＩＥによって、当該ＣＶＤ酸化膜６５５をシリコン窒化膜６５０の側壁に残置させる。
【００７８】
図１９（ａ）及び（ｂ）並びに図２０（ａ）及び（ｂ）に示すように、シリコン窒化膜６５０及びＣＶＤ酸化膜６５５をマスクとして、シリコン層６４０及びシリコンゲルマニウム層６３０に順次エッチングを行うことにより、半導体基板６２０の表面を露出させる。
【００７９】
シリコン窒化膜６５０及びＣＶＤ酸化膜６５５を除去した後、エピタキシャル成長技術によって、半導体基板６２０及びシリコン層６４０上に、シリコン層６６０を例えば３０ｎｍ程度全面に形成する。
【００８０】
なお、その際、メモリセル領域６００のトランジスタ形成領域６００Ａのうち、支持部形成領域６００Ｃを除く領域については、シリコン層６４０をシードとして使用し、メモリセル領域６００のコンタクトプラグ形成領域６００Ｂ及び支持部形成領域６００Ｃ並びに周辺回路領域６１０については、半導体基板６２０をシードとして使用する。
【００８１】
図２１（ａ）乃至（ｄ）並びに図２２（ａ）及び（ｂ）に示すように、シリコン層６６０上に、例えばシリコン窒化膜からなるマスク材６７０を全面に堆積した後、リソグラフィ及びＲＩＥによって、マスク材６７０にパターニングを行うことにより、後に素子領域となる領域にマスク材６７０を残置させる。
【００８２】
図２３（ａ）乃至（ｄ）並びに図２４（ａ）及び（ｂ）に示すように、全面に、例えばＣＶＤ ＢＳＧ膜６７２を堆積した後、ＲＩＥによって、マスク材６７０の側壁にＣＶＤ ＢＳＧ膜６７２を残置させる。その際、周辺回路領域６１０に形成したマスク材６７０の側壁にもＣＶＤ ＢＳＧ膜６７２を残置させる。続いて、マスク材６７０及びＣＶＤ ＢＳＧ膜６７２上にフォトレジストを塗布し、露光及び現像を行うことにより、支持部形成領域６００Ｃに対応するパターンを有するレジストマスク６７４を形成する。
【００８３】
図２５（ａ）乃至（ｄ）並びに図２６（ａ）及び（ｂ）に示すように、レジストマスク６７４及びマスク材６７０をマスクとして、例えばＨＦ（フッ酸）蒸気によって、素子分離絶縁膜形成領域のうち支持部形成領域６００Ｃを除く素子分離絶縁膜形成領域６００Ｄに形成されているＣＶＤ ＢＳＧ膜６７２を除去する。
【００８４】
レジストマスク６７４及びマスク材６７０をマスクとして、シリコン層６６０及びシリコンゲルマニウム層６３０に順次エッチングを行うことにより、溝６８０を形成する。その際、溝６８０の内部表面にシリコンゲルマニウム層６３０の側面が露出する。
【００８５】
そして、半導体基板６２０を所定のエッチング溶液に浸漬することにより、ウエットエッチングによって、溝６８０の内部表面に露出したシリコンゲルマニウム層６３０にエッチングを行うことにより、これを除去する。なお、エッチング溶液は、例えば、ＳＨ(硫酸と過酸化水素の混合液)、ＴＭＹと過酸化水素の混合液、などが挙げられる。
【００８６】
これにより、シリコンゲルマニウム層６３０が形成されていた領域には、空洞６８５が形成される。この場合、シリコン層６６０のうち、ビット線コンタクトプラグ形成領域６００Ｂと支持部形成領域６００Ｃに形成されているシリコン層６６０は、トランジスタ形成領域６００Ａに形成されているシリコン層６６０を支持する支持部としての役割を果たす。
【００８７】
図２７（ａ）乃至（ｄ）並びに図２８（ａ）及び（ｂ）に示すように、半導体基板６２０及びシリコン層６６０の全面を酸化することにより、溝６８０の内部表面にシリコン酸化膜６８２を形成すると共に、空洞６８５をシリコン酸化膜からなる埋め込み絶縁膜６８４で埋め込む。このように、メモリセル領域６００のトランジスタ形成領域６００Ａに選択的にＳＯＩ構造を形成する。
【００８８】
図２９（ａ）乃至（ｄ）並びに図３０（ａ）及び（ｂ）に示すように、マスク材６７０をマスクとして、シリコン層６６０、シリコン酸化膜６８２及び半導体基板６２０に順次エッチングを行うことにより、素子分離溝６９０を形成する。なお、この場合、支持部形成領域６００Ｃを除く素子分離絶縁膜形成領域６００Ｄに形成された素子分離溝６９０は、支持部形成領域６００Ｃに形成された素子分離溝６９０より、溝６８０の深さ分だけ深くなるように形成される。次いで、ＣＶＤ法によって、素子分離溝６９０に例えばシリコン酸化膜を埋め込み、平坦化することにより、素子分離絶縁膜７００を形成した後、マスク材６７０を除去する。
【００８９】
図３１（ａ）及び（ｂ）並びに図３２（ａ）及び（ｂ）に示すように、メモリセル領域６００については、シリコン層６６０上にトンネル絶縁膜７１０を介して浮遊ゲート電極７２０を形成し、続いて浮遊ゲート電極７２０上に電極間絶縁膜７３０を介して制御ゲート電極７４０を形成する。その後、制御ゲート電極７４０上にシリサイド７５０を形成する。一方、周辺回路領域６１０については、シリコン層６６０上にゲート絶縁膜７６０を介してゲート電極７７０を形成した後、ゲート電極７７０上にシリサイド７８０を形成する。
【００９０】
これ以降、図示しないが、イオン注入法によって、ソース領域及びドレイン領域を形成し、さらにＣＶＤ法によって、シリコン層６６０の全面に層間絶縁膜を形成する。そして、ソース線コンタクトプラグ及びソース線を形成し、さらにビット線コンタクトプラグ及びビット線を順次形成することにより、ＮＡＮＤ型フラッシュメモリを製造する。
【００９１】
このように本実施の形態によれば、シリコン層６６０のうち、ビット線コンタクトプラグ形成領域６００Ｂに形成されているシリコン層６６０と、支持部形成領域６００Ｃに形成されているシリコン層６６０とが、トランジスタ形成領域６００Ａに形成されているシリコン層６６０を支持する支持部としての役割を果たす。
【００９２】
従って、第１の実施の形態と比較して、ウエットエッチングによってシリコンゲルマニウム層６３０を除去する場合における（図２５）、シリコン層６６０の機械的強度を向上させることができる。これにより、シリコンゲルマニウム層６３０を除去することによって形成された空洞６８５上に形成されているシリコン層６６０が崩れて、ダストが発生することを抑制することができ、従って歩留まりを向上させることができる。
【００９３】
また、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。すなわち、ＳＯＩ基板を用いることなく、通常の半導体基板６２０上のうち、メモリセル領域６００に選択的にＳＯＩ構造を形成することができ、これにより製造コストを抑えながら、メモリセル特性をも向上させることができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセル領域の構成を示す平面図及び断面図である。
【図２】同ＮＡＮＤ型フラッシュメモリの周辺回路領域の構成を示す平面図及び断面図である。
【図３】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図４】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図５】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図６】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図７】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図８】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図９】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図１０】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図１１】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図１２】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図１３】本発明の第２の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセル領域の構成を示す断面図である。
【図１４】本発明の第３の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセル領域の構成を示す断面図である。
【図１５】本発明の第４の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセル領域の構成を示す断面図である。
【図１６】本発明の第５の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセル領域の構成を示す断面図である。
【図１７】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図１８】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図１９】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２０】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２１】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２２】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２３】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２４】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２５】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２６】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２７】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２８】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図２９】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図３０】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図３１】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【図３２】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の平面図及び縦断面図である。
【符号の説明】
【００９５】
１０、３００、５００、５２０、５４０、５６０  メモリセル領域
２０  周辺回路領域
３０、３２０  半導体基板
４０、３９０、５１０、５３０  埋め込み絶縁膜
５０  半導体層
６０、５７０  フローティングボディ
７０  ビット線コンタクトプラグ
８０  ソース線コンタクトプラグ
９０、４１０  トンネル絶縁膜
１００、４２０  浮遊ゲート電極
１１０、４３０  電極間絶縁膜
１２０、４４０  制御ゲート電極
１５０、５５０  ソース領域及びドレイン領域
３３０  シリコンゲルマニウム層
３４０、３６０  シリコン層
３８０  素子分離溝
４００  素子分離絶縁膜
ＭＣ  メモリセルトランジスタ
ＳＴＤ、ＳＴＳ  選択トランジスタ
【図１】
2007221106.tif 000003
【図２】
2007221106.tif 000004
【図３】
2007221106.tif 000005
【図４】
2007221106.tif 000006
【図５】
2007221106.tif 000007
【図６】
2007221106.tif 000008
【図７】
2007221106.tif 000009
【図８】
2007221106.tif 000010
【図９】
2007221106.tif 000011
【図１０】
2007221106.tif 000012
【図１１】
2007221106.tif 000013
【図１２】
2007221106.tif 000014
【図１３】
2007221106.tif 000015
【図１４】
2007221106.tif 000016
【図１５】
2007221106.tif 000017
【図１６】
2007221106.tif 000018
【図１７】
2007221106.tif 000019
【図１８】
2007221106.tif 000020
【図１９】
2007221106.tif 000021
【図２０】
2007221106.tif 000022
【図２１】
2007221106.tif 000023
【図２２】
2007221106.tif 000024
【図２３】
2007221106.tif 000025
【図２４】
2007221106.tif 000026
【図２５】
2007221106.tif 000027
【図２６】
2007221106.tif 000028
【図２７】
2007221106.tif 000029
【図２８】
2007221106.tif 000030
【図２９】
2007221106.tif 000031
【図３０】
2007221106.tif 000032
【図３１】
2007221106.tif 000033
【図３２】
2007221106.tif 000034