(57)【要約】【課題】多結晶ＴＦＴを用いて絶縁表面を有する基板上に作製され、且つ、出力電流のばらつきを抑えた信号線駆動回路を提供する。【解決手段】切り換え回路と、ｍ（ｍは自然数）個の電流源と、電流源から電流が入力されるＤ／Ａ変換部と、を有し、切り換え回路はｍ個の電流源から一つを選択するｎ（ｎはｍ以下の自然数）個のスイッチを有し、スイッチは選択された電流源と、信号線とを電気的に接続させる信号線駆動回路である。スイッチが電流源と信号線との電気的な接続を切り換えることで、出力電流のばらつきを抑えた信号線駆動回路を提供することができる。【選択図】図５
2007041611.tif 000002
【特許請求の範囲】
【請求項１】
切り換え回路と、
ｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力されるＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択するｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項２】
切り換え回路と、
複数の組に分割されたｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力されるＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択するｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項３】
切り換え回路と、
複数の組に分割されたｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力されるＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択する、複数の組に分割されたｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項４】
切り換え回路と、
複数の組に分割されたｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力されるＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択する、前記電流源の組と同数の組に分割されたｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項５】
切り換え回路と、
ｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力され、前記切り換え回路と電気的に接続されたＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択するｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項６】
切り換え回路と、
複数の組に分割されたｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力され、前記切り換え回路と電気的に接続されたＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択するｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項７】
切り換え回路と、
複数の組に分割されたｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力され、前記切り換え回路と電気的に接続されたＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択する、複数の組に分割されたｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項８】
切り換え回路と、
複数の組に分割されたｍ（ｍは自然数）個の電流源と、
前記電流源から電流が入力され、前記切り換え回路と電気的に接続されたＤ／Ａ変換部と、を有し、
前記切り換え回路は前記ｍ個の電流源から一つを選択する、前記電流源の組と同数の組に分割されたｎ（ｎはｍ以下の自然数）個のスイッチを有し、
前記スイッチは前記選択された電流源と、信号線とを電気的に接続させることを特徴とする信号線駆動回路。
【請求項９】
請求項１乃至請求項８のいずれか一において、前記Ｄ／Ａ変換部は、第１位ビットに重み付けされた電流と、第２位ビットに重み付けされた電流とを重ね合わせ、アナログ信号として出力する機能を有することを特徴とする信号線駆動回路。
【請求項１０】
請求項１乃至請求項８のいずれか一において、前記Ｄ／Ａ変換部は、第１位ビットに重み付けされた電流と、第２位ビットに重み付けされた電流と、第３位ビットに重み付けされた電流とを重ね合わせ、アナログ信号として出力する機能を有することを特徴とする信号線駆動回路。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、前記スイッチはアナログスイッチでなることを特徴とする信号線駆動回路。
【請求項１２】
請求項１乃至請求項１１のいずれか一において、前記スイッチはｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタを有するアナログスイッチでなることを特徴とする信号線駆動回路。
【請求項１３】
請求項１乃至請求項１２のいずれか一において、前記電流源は薄膜トランジスタを有することを特徴とする信号線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁表面上に形成される半導体集積回路に関する。また、前記半導体集積回路を駆動回路として有し、絶縁表面上に発光素子が設けられた表示装置に関する。特に、前記駆動回路を有し、マトリクス状に複数の画素が配置され、画素毎にスイッチング素子及び発光素子が配置されたアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
複数の画素を有し、前記複数の画素毎にスイッチング素子及び発光素子を配置した、アクティブマトリクス型表示装置が応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。
【０００３】
なお、発光素子とは、流れる電流に応じた輝度で発光する素子を示すものであり、OLED（Organic Light Emitting Diode）素子や、電界放出（FE:Field Emission）素子及びMIM（Metal-Insulator-Metal）型素子に代表される電子源素子を用いた素子等が挙げられる。
【０００４】
発光素子の構成は、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物を含む層（以下、単に有機化合物層と表記する）とを有している。そして、陽極と陰極間に電圧を印加することによって、発光素子は発光する。なお発光素子を発光させることを、発光素子を駆動させるとも表記する。
【０００５】
この有機化合物層は通常、積層構造であり、代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、又は正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。そして有機化合物層に、一対の電極（陽極及び陰極）から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。
【０００６】
このときの発光素子の発光輝度は、発光素子の電極間（陽極と陰極間）を流れる電流に比例する。そのため、各画素の発光素子を流れる電流を、画素部へ入力される電流（以下、制御電流と呼ぶ）によって制御する方式の画素構成が提案されている。この画素構成を電流制御型の画素と表記する。
【０００７】
以上のような電流制御型の画素回路は、例えば特許文献１に記載されている。
【０００８】
【特許文献１】特開2001-147659号公報        また図７に、アクティブマトリクス型の表示装置であって電流制御型の画素の構成の一例を説明する。
【０００９】
図７に示すように画素構成は、信号線７０１と、走査線７０２と、電源線７０３と、配線７１０と、発光素子７０９と、スイッチング用のトランジスタ（スイッチングトランジスタ）７０４、電流保持用のトランジスタ（電流保持トランジスタ）７０５、カレントミラー回路を構成するトランジスタ（カレントトランジスタ）７０６、カレントミラー回路を構成し、発光素子の駆動用のトランジスタ（駆動トランジスタ）７０７と、保持容量７０８と、を有する。
【００１０】
スイッチングトランジスタ７０４のソース電極又はドレイン電極の一方は、信号線７０１に接続され、他方は、カレントトランジスタ７０６のドレイン電極、及び電流保持トランジスタ７０５のソース電極又はドレイン電極の一方に接続され、スイッチングトランジスタ７０４のゲート電極は走査線７０２に接続されている。
【００１１】
またカレントトランジスタ７０６のソース電極は、電源線７０３に接続されている。電流保持トランジスタ７０５のソース電極又はドレイン電極のうちスイッチングトランジスタ７０４と接続されていない側は、保持容量７０８の一方の電極と、カレントトランジスタ７０６のゲート電極と、駆動トランジスタ７０７のゲート電極とに接続されている。
【００１２】
保持容量７０８の電流保持トランジスタ７０５と接続されていない側は、電源線７０３に接続されている。駆動トランジスタ７０７のソース電極は、電源線７０３に接続され、ドレイン電極は発光素子７０９の一方の電極に接続されている。
【００１３】
次に、図７に示した構成の画素へ映像信号が入力され、発光素子が発光する駆動方法（動作方法）について説明する。なお、画素に入力される映像信号としては、画素の表現する輝度に応じた電流値を有する電流（信号電流）が入力される。図７に示したような構成の画素では、各画素の発光素子を流れる電流を制御する電流（制御電流）が映像信号（信号電流）に相当する。
【００１４】
走査線７０２に信号が入力され、スイッチングトランジスタ７０４がオンの状態となると、信号線７０２より入力された信号電流が、画素に入力される。この際、配線７１０に入力された信号によって、電流保持トランジスタ７０５は導通状態となっている。
【００１５】
信号電流を画素に入力した後十分に時間が経過すると、信号電流がカレントトランジスタ７０６のソース・ドレイン間を流れるようになる。この際、保持容量７０８には、カレントトランジスタ７０６が、ドレイン電流として信号電流を流すためのゲート電圧（ゲート・ソース間電圧）が保持される。その後、配線７１０の信号が変化し、電流保持トランジスタ７０５が非導通状態となる。
【００１６】
そして、カレントトランジスタ７０６と駆動トランジスタ７０７の特性が等しい場合、カレントトランジスタ７０６のドレイン電流と、駆動トランジスタ７０７のドレイン電流は等しい。このとき、電源線７０３より駆動トランジスタ７０７を介して、入力された信号電流に等しい電流が発光素子７０９に入力される。
こうして、発光素子７０９は信号電流に対応した輝度で発光する。
【００１７】
なお、信号電流が画素に入力されなくなった後も、保持容量７０８に保持された電圧によって、駆動トランジスタ７０７は信号電流に等しい電流を流し続ける。
【００１８】
図８は、図７に示したような電流制御型の画素を有する、アクティブマトリクス型の表示装置の構成を示すブロック図である。
【００１９】
図８において、絶縁表面を有する基板（以下、画素基板と呼ぶ）８０１上に設けられた、画素部８０４と、画素部８０４の各画素の走査線に信号を入力する走査線駆動回路８０３ａ、８０３ｂと、画素部８０４の各画素の信号線に信号を入力する信号線駆動回路８０２とを有している。また、信号線駆動回路８０２はＬＳＩチップ８０６等から形成され、ＬＳＩチップ８０６はＴＡＢ８０５によって画素基板８０１上に貼り付けられている。
【００２０】
なお図７に示すような電流制御型の画素において、制御電流を入力する駆動回路を制御電流出力回路と表記する。図８に示した構成の表示装置においては、制御電流出力回路が信号線駆動回路に相当する。
【００２１】
また、制御電流出力回路から出力される制御電流が画素部供給される配線を制御電流線と表記する。図７に示した画素部では、制御電流線が信号線７０１に相当する。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
図８に示すように、電流制御型の画素に制御電流を入力する駆動回路（制御電流出力回路）は、単結晶基板上のＬＳＩチップから形成される。そして制御電流出力回路が形成された単結晶基板は、画素基板と、ＴＡＢ等を用いて貼り付けられる。こうして、画素部と制御電流出力回路との電気的接続がとられる。
【００２３】
そのため、制御電流出力回路を貼り付ける際ののりしろの面積が必要であり、表示装置の小型化が困難となってしまった。また、電気的接続がとられた制御電流出力回路と、画素部との配線抵抗や配線容量が大きくなるため、表示装置の低消費電量化が難しかった。
【００２４】
そこで、制御電流出力回路をポリシリコントランジスタ（多結晶シリコントランジスタ）を用いて画素基板上に一体形成することが望まれる。更に、制御電流出力回路をポリシリコントランジスタで形成することにより、駆動周波数を高く設定することが可能となる。
【００２５】
しかし、ポリシリコントランジスタを用いて作製された制御電流出力回路は、チャネル形成領域の結晶性のばらつき等の影響によって、出力電流のばらつきが大きいという問題がある。ここで前述のように、発光素子は、流れる電流に比例した輝度で発光する。そのため、制御電流が画素間でばらつくと、画素の発光素子の輝度のばらつき（以下、表示ムラともいう）となって現れ問題となってしまう。
【００２６】
そこで、本発明は、出力電流のばらつきが抑えられたポリシリコントランジスタを用いて作製された制御電流出力回路を提供することを課題とする。
【００２７】
また、本発明の制御電流出力回路を用いることで、小型化、低消費電量化が可能な表示装置、及び前記表示装置を用いた電子機器を提供することを課題とする。
【課題を解決するための手段】
【００２８】
本発明の駆動回路（制御電流出力回路）の構成を以下に説明する。
【００２９】
制御電流出力回路は、制御電流出力回路に入力された基準電流に対応して、ほぼ同じ電流値の電流を出力するｍ（ｍは自然数）個の電流出力回路（電流源回路とも呼び、以下、準制御電流出力回路と表記する）を有する。これらｍ個の準制御電流出力回路は、それぞれポリシリコントランジスタ（具体的には多結晶半導体膜を有するＴＦＴ：多結晶ＴＦＴ）を有する。
【００３０】
そして本発明は、ｍ個の準制御電流出力回路から、制御電流出力回のｎ（ｎはｍ以下の自然数）個の出力配線（以下、出力端子と表記する）へ出力される出力電流を平均化して出力されるようにする。
【００３１】
例えば、これらｍ個の準制御電流出力回路から、ｎ個の出力端子へ出力される出力電流を、順に切り換えて出力する。
【００３２】
つまり、これらｍ個の準制御電流出力回路に接続される出力端子と、ｎ個の出力端子と、の接続の組み合わせを一定期間毎に切り換える。
【００３３】
すなわち、ある一定期間では、ｎ個の出力端子が、ｍ個の準制御電流出力回路の出力端子のうち、それぞれ異なる１つの出力端子と接続される構成であればよい。
【００３４】
具体的には、ｎ個の出力端子のうち第１の出力端子と、第２の出力端子と、第１の準制御電流出力回路と、第２の準制御電流出力回路とを有する制御電流出力回路において、第１の出力端子と第１の準制御電流出力回路の出力端子とが接続し、第２の出力端子と第２の準制御電流出力回路の出力端子とが接続している状態と、第１の出力端子と第２の準制御電流出力回路の出力端子とが接続し、第２の出力端子と第１の準制御電流出力回路の出力端子とが接続している状態とを選択する手段を有する。
【００３５】
上記構成によって、２つの準制御電流出力回路の出力電流が時間的に平均化された状態で第１の出力端子及び第２の出力端子から出力される。
【００３６】
このようにして、制御電流出力回路がｎ個の制御電流線に出力する出力電流（制御電流）は、時間的に平均化される。
【００３７】
従って、出力電流のばらつきを抑えた駆動回路（制御電流出力回路）を提供することができる。そして、本発明の駆動回路（制御電流出力回路）を用いた表示装置では、制御電流のばらつきによる画素の表示ムラを視覚的に低減することができる。
【００３８】
更に本発明は、多結晶ＴＦＴを用いて絶縁表面を有する基板上に作製された制御電流出力回路を、画素部が形成された基板上に一体形成することができる。よって、小型化、低消費電量化が可能な表示装置を提供することができる。
【００３９】
なお、本発明の表示装置は制御電流出力回路を複数有して信号線駆動回路を構成してもよく、複数の制御電流出力回路が出力する制御電流の電流値は、異なっていてもよい。また、複数の制御電流出力回路に入力する、基準電流は等しくてもよい。
【００４０】
なお、本発明の表示装置を構成する複数の画素は、それぞれ発光素子を有するが、発光素子は、ＯＬＥＤ素子でも、電子源素子を利用した素子等でもよい。
【００４１】
なお本発明において、発光素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも良い。
【００４２】
また、発光素子の有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。なお、中分子材料とは、昇華性を有さず、連鎖する分子の長さが、１０μｍ以下のものである。また有機化合物層は無機材料を含む層と有機材料を含む層との積層体を用いてもよい。具体的には、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることがある。
【発明の効果】
【００４３】
本発明は、上記構成によって、多結晶TFTを用いて作製し、且つ出力する制御電流のばらつきを抑えた制御電流出力回路を提供することができる。
【００４４】
また、前記制御電流出力回路を用いた表示装置では、画素の発光素子の発光輝度のばらつきを、視覚的に低減することが可能である。こうして、小型化、低消費電量化が可能な表示装置及びそれを用いた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００４５】
（実施の形態１）
本発明の制御電流出力回路及びそれを用いた表示装置について、以下に説明する。
【００４６】
図１は、本発明の制御電流出力回路の構成例を示す図である。なお本実施の形態では、制御電流出力回路の４個の出力端子（出力端子部）から、４個の準制御電流出力回路１１０２＿１〜１１０２＿４の出力電流を順に切り換えて出力する構成の制御電流出力回路１１００を例に示す。
【００４７】
図１において、制御電流出力回路１１００は、切り換え回路１１０１と、準制御電流出力回路１１０２（１１０２＿１〜１１０２＿４）とによって構成されている。
【００４８】
準電流出力回路１１０２＿１〜１１０２＿４は、トランジスタ１１１２＿１〜１１１２＿４を有しており、準制御電流出力回路１１０２＿１〜１１０２＿４の出力端子（第１の端子）Ｃ１〜Ｃ４は、トランジスタ１１１２＿１〜１１１２＿４それぞれのドレイン端子に相当する。トランジスタ１１１２＿１〜１１１２＿４のゲート電極は、基準トランジスタ１１１０のゲート電極と接続されている。
基準トランジスタ１１１０のゲート電極とドレイン端子（電極）は接続され、ソース・ドレイン間に、基準電流源回路１１１１より入力される基準電流Ｉ０が流れる。
【００４９】
なお、基準トランジスタ１１１０のソース端子（電極）の電位と、トランジスタ１１１２＿１〜１１１２＿４のソース端子の電位とは、等しく保たれる。図１に示した構成では、基準トランジスタ１１１０のソース端子と、トランジスタ１１１２＿１〜１１１２＿４のソース端子は電源線１１２０に接続され、同じ電位が与えられている。
【００５０】
こうして、基準トランジスタ１１１０のゲート電圧と、トランジスタ１１１２＿１〜１１１２＿４のゲート電圧は等しく保たれ、トランジスタ１１１２＿１〜１１１２＿４は、それぞれドレイン電流として、電流I１〜I４を流す。このとき、トランジスタ１１１２＿１〜１１１２＿４の電流特性が揃っていれば、電流I１〜I４の電流値は等しい。しかし、トランジスタ１１１２＿１〜１１１２＿４は多結晶ＴＦＴであるため、実際には、電流I１〜I４はばらついてしまう。そこで切り換え回路１１０１により電流I１〜I４を切り換えて出力する。
【００５１】
なお、基準トランジスタ１１１０の電流特性と、トランジスタ１１１２＿１〜１１１２＿４の電流特性とは、必ずしも同じである必要はない。つまり、基準トランジスタ１１１０とトランジスタ１１１２（トランジスタ１１１２＿１〜１１１２＿４のうちのどれかを示す）に、同じゲート電圧を印加した場合に、流れるドレイン電流が所定の電流比となるように設計者が設定することが可能である。
ただし、移動度や、閾値電圧等の特性は揃っていることが望まれる。
【００５２】
例えば、基準トランジスタ１１１０のゲート長をＬ0、ゲート幅をＷ0とする。
トランジスタ１１１２＿１のゲート長をＬ1、ゲート幅をＷ1とする。Ｌ0／Ｗ0：Ｌ1／Ｗ1を１：２とすることによって、電流I１を、基準電流I０の１／２程度とすることができる。
【００５３】
また、基準トランジスタ１１１０と、トランジスタ１１０２＿１〜１１０２＿４は、ｎチャネル型ＴＦＴでも、ｐチャネル型ＴＦＴでもどちらでもかまわないが、基準トランジスタ１１１０と、トランジスタ１１０２＿１〜１１０２＿４との極性は同じでなくてはならない。
【００５４】
なお、本発明の制御電流出力回路は、これに限定されない。ｍ（ｍは自然数）
個の準電流出力回路と、前記ｍ個の準電流出力回路から一つを選択するｎ（ｎはｍ以下の自然数）個の切り換え手段とを含み、前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、前記ｍ個の準電流出力回路の選択先を変える機能を有していてもよい。
【００５５】
次に、切り換え回路１１０１の構成について説明する。切り換え回路１１０１は、切り換え手段であるスイッチＳＷ１〜ＳＷ４と、端子（第２の端子）１〜４を一つの群とする複数の端子群によって構成される。
【００５６】
スイッチＳＷ１〜ＳＷ４はそれぞれ、各端子群の端子１〜４を順に選択する（但し、実際は端子ではなくスイッチに接続される配線が選択される）。ここで、あるスイッチＳＷｐ（ｐは、１〜４の自然数）において、端子群から端子ｑ（ｑは、１〜４の自然数）が選択されている場合は、ＳＷｐ以外のその他のスイッチも他の端子群の端子ｑが選択されている。
【００５７】
ここで、端子１〜４は、それぞれ異なる準制御電流出力回路１１０２＿１〜１１０２＿４の出力端子Ｃ１〜Ｃ４と接続されている。また、４本の制御電流線ＣＳ１〜ＣＳ４に対応する４組の端子１〜４において、同じ番号で示す端子は、それぞれ異なる準制御電流出力回路１１０２＿１〜１１０２＿４の出力端子Ｃ１〜Ｃ４と接続されている。
【００５８】
次に、切り換え手段であるスイッチＳＷ１〜ＳＷ４の具体的な回路構成の例を、図２に示す。なお、図２において、図１と同じ部分は同じ符号を用いて示す。
【００５９】
図２において、スイッチＳＷ１〜ＳＷ４はそれぞれ、４つのスイッチによって構成される。４つのスイッチは、配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに入力される信号によって、端子１〜４を順に選択し、制御電流線ＣＳ１〜ＣＳ４と接続する。
【００６０】
なお、配線Ａｑ（ｑは、１〜４の自然数）に入力される信号の極性が反転した信号が、配線Ａｑｂに入力される。
【００６１】
次に、図１及び図２で示した構成の制御電流出力回路の駆動方法を説明する。
図３には、制御電流出力回路の駆動方法を示すタイミングチャートを示す。
【００６２】
図３に示すＡ１〜Ａ４及びＡ１ｂ〜Ａ４ｂは、配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに入力される信号の電位を示す。またフレーム期間Ｆ１〜Ｆ４は、１フレーム期間を順に示す。なお、１フレーム期間とは、表示装置が1画像を表示する期間である。1フレーム期間は、通常、人間の目がちらつきを感じない様に、１／６０秒程度に設定されている。
【００６３】
第１のフレーム期間Ｆ１において、配線Ａ１及び配線Ａ１ｂに信号が入力され、ＳＷ１〜ＳＷ４においてそれぞれ、端子１が選択される。
【００６４】
第２のフレーム期間Ｆ２において、配線Ａ２及び配線Ａ２ｂに信号が入力され、ＳＷ１〜ＳＷ４においてそれぞれ、端子２が選択される。
【００６５】
同様の動作を繰り返し、フレーム期間Ｆ１〜Ｆ４が終了する。こうして、ＳＷ１〜ＳＷ４は、それぞれ端子１〜端子４を順に選択する。
【００６６】
こうして、上記のように切り換え回路１１０１を操作することによって、制御電流線ＣＳ１〜ＣＳ４の出力電流の電流値の時間的な平均値は同じとなる。
【００６７】
このように、制御電流線ＣＳ１〜ＣＳ４に出力される電流は、時間的に平均化され出力される。よって、上記構成の制御電流出力回路１１００を表示装置に用いることによって、制御電流のばらつきによる画素の表示ムラを、視覚的に低減することができる。
【００６８】
なお、図３に示したタイミングチャートでは、１フレーム期間毎に、各スイッチＳＷ１〜ＳＷ４それぞれを順に切り換え、端子１〜端子４を順に選択する構成とした。上記駆動方法では、あるスイッチＳＷｑ（ｑは、１〜４の自然数）において、端子１が選択される期間と、端子２が選択される期間と、端子３が選択される期間と、端子４が選択される期間とは、同じ長さに設定されている。
【００６９】
しかし、本発明はこれに限定されない。任意の長さの期間毎に、スイッチＳＷ１〜ＳＷ４を切り換える構成とすることができる。例えば、２フレーム期間毎に、各スイッチＳＷ１〜ＳＷ４をそれぞれ切り換え、端子１〜端子４を順に選択する構成とすることも可能である。
【００７０】
また１フレームを複数のサブフレームに分け階調表示を行う場合、サブフレーム毎にスイッチＳＷ１〜ＳＷ４を切り換えてもよい。但しこのとき、画素に信号を書き込む期間以外に、スイッチを切り換える必要がある。つまり、１フレームはサブフレーム期間ＳＦ１、ＳＦ２、…、ＳＦｍを有し、前記ｍ個のサブフレーム期間ＳＦ１、ＳＦ２、…ＳＦｍは、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと表示期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍとを有し、表示期間Ｔｓ１、Ｔｓ２、…、Ｔｓｍのいずれかにおいて、スイッチを切り換えてもよい。
【００７１】
なお、図１や図２においては、４本の制御電流線に対応する制御電流出力回路のみを代表で示した。しかし実際の表示装置では、各画素に制御電流を入力する全ての制御電流線を、複数の組に分割し、それぞれの組において、図１と同様の構成の制御電流出力回路より制御電流が出力される構成とすればよい。
【００７２】
図１５（Ａ）に、表示装置の各画素に制御電流を入力する全ての制御電流線ＣＳ１〜ＣＳｘを、複数の組（第１組〜第ｒ（ｒは自然数）組）に分割し、それぞれの組において、図１に示した制御電流出力回路１１００と同様の構成の、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒを配置した構成示す。
【００７３】
なお、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒそれぞれの構成及び駆動方法は、図１や図２で示した構成及び図３で示した駆動方法と同様であるので、ここでは説明は省略する。
【００７４】
図１５（Ａ）の構成において、複数の組の制御電流線それぞれに対応する制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒにおいて、基準電流Ｉ０は、共通の基準電流源回路から入力される構成としてもよい。更に、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒにおいて、基準トランジスタを共有する構成としてもよい。
【００７５】
図１５（Ｂ）に、図１５（Ａ）に示した構成において、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒにおいて、共有の基準電流源回路１１１１及び基準トランジスタ１１１０を有する構成を示す。
【００７６】
なお、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒにおいて、図１と同じ部分は、同じ符号を用いて示す。
【００７７】
図１５（Ｂ）において、制御電流出力回路１１００＿Ｂ１を構成する、準制御電流出力回路１１０２＿１〜１１０２＿４のトランジスタ１１１２＿１〜１１１２＿４と、制御電流出力回路１１００＿Ｂ２を構成する、準制御電流出力回路１１０２＿１〜１１０２＿４のトランジスタ１１１２＿１〜１１１２＿４は、そのソース端子は電源線１１２０に接続され、そのゲート電極は基準トランジスタ１１１０のゲート電極と接続されている。
【００７８】
なお図１５（Ｂ）においては、第１組の制御電流線ＣＳ１〜ＣＳ４に対応する制御電流出力回路１１００＿Ｂ１と、第２組の制御電流線ＣＳ５〜ＣＳ８に対応する制御電流出力回路１１００＿Ｂ２とを代表で示したが、全ての制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒの、準制御電流出力回路１１０２＿１〜１１０２＿４を構成するトランジスタ１１１２＿１〜１１１２＿４は、そのソース端子は電源線１１２０に接続され、そのゲート電極は基準トランジスタ１１１０のゲート電極と接続されている。
【００７９】
こうして、共有の基準トランジスタ１１１０のゲート電圧と等しい電圧が、全ての制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒの、準制御電流出力回路１１０２＿１〜１１０２＿４を構成するトランジスタ１１１２＿１〜１１１２＿４のゲート電圧として印加される。
【００８０】
なお、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒにおいて、切り換え回路１１０１の駆動タイミングを同じとすることも可能である。つまり、図１に示した切り換え回路１１０１を構成するスイッチＳＷ１〜ＳＷ４が、端子１〜端子４を選択するタイミングを、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒ全ての切り換え回路１１０１において同じとすることができる。
【００８１】
例えば、切り換え回路１１０１の構成として、図２と同様の構成を用いた場合を例に挙げる。このとき、切り換え回路１１０１の配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂを、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒ全ての切り換え回路１１０１において共有する構成とする。
【００８２】
こうして、図３に示したように、配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに信号を入力し、切り換え回路１１０１を構成するスイッチＳＷ１〜ＳＷ４が、端子１〜端子４を選択するタイミングを、制御電流出力回路１１００＿Ｂ１〜１１００＿Ｂｒ全ての切り換え回路１１０１において同じとすることができる。
【００８３】
上記構成によって、表示装置の画素部（複数の画素が設けられる領域）に形成された全ての制御電流線ＣＳ１〜ＣＳｘに、時間的に平均化された制御電流を出力することができる。こうして、表示装置が有する各画素の発光素子の輝度の視覚的なばらつきを低減することができる。
【００８４】
（実施の形態２）
本実施の形態では、実施の形態１において示した構成とは異なる制御電流出力回路の構成について、図１４を用いて説明する。
【００８５】
図１４において、本実施の形態の制御電流出力回路１４４０は、制御電流出力回路１１００を有し、制御電流出力回路１１００の出力端子Ｑ１〜Ｑ４より出力される出力電流は、４つの制御電流出力回路１４００＿１〜１４００＿４に基準電流として入力されることを特徴とする。そして、制御電流出力回路１４００＿１〜１４００＿４より、制御電流線ＣＳ１〜ＣＳ１６に制御電流が出力される。
【００８６】
このように、基準電流を切り換えて制御電流出力回路１４００＿１〜１４００＿４に供給することにより、出力電流のばらつきをさらに低減することができる。
【００８７】
なお、制御電流出力回路１１００や制御電流出力回路１４００＿１〜１４００＿４の構成及び駆動方法は、実施の形態１において、図１や図２に示した構成及び図３に示した駆動方法と同様とすることができる。
【００８８】
なお、図１４において、制御電流出力回路１１００は、４つ準制御電流出力回路１１０２＿１〜１１０２＿４の出力電流を、切り換え回路１１０１によって一定期間毎に順に入れ換え、４つの出力端子Ｑ１〜Ｑ４より出力する構成としたが、本発明はこれに限定されない。
【００８９】
図１４における制御電流出力回路１１００は、ｍ（ｍは自然数）個の準電流出力回路と、前記ｍ個の準電流出力回路から一つを選択するｎ（ｎはｍ以下の自然数）個の切り換え手段とを含み、前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、前記ｍ個の準電流出力回路の選択先を変える機能を有していればよい。
【００９０】
また、図１４において、制御電流出力回路１４００＿１〜１４００＿４はそれぞれ、４つの準制御電流出力回路の出力電流を、切り換え回路１４０１によって、一定期間毎に順に入れ換え、４つの出力端子より、４本の制御電流線に出力する構成としたが、本発明はこれに限定されない。
【００９１】
図１４における制御電流出力回路１４００＿１〜１４００＿４はそれぞれ、f（fは自然数）個の準電流出力回路と、前記f個の準電流出力回路から一つを選択するｅ（ｅはf以下の自然数）個の切り換え手段とを含み、前記ｅ個の切り換え手段のそれぞれは、一定期間毎に、前記f個の準電流出力回路の選択先を変える機能を有していればよい。
【００９２】
なお、図１４においては、１６本の制御電流線ＣＳ１〜ＣＳ１６に対応する制御電流出力回路１４４０のみを説明した。しかし実際の表示装置では、各画素に制御電流を入力する、全ての制御電流線を、複数の組に分割し、いくつかの組毎に、図１４と同様の構成の制御電流出力回路１４４０より制御電流が出力される構成とすればよい。
【００９３】
図１６（Ａ）に、表示装置の各画素に制御電流を入力する全ての制御電流線ＣＳ１〜ＣＳｘを、複数の組（第１組〜第ｒ（ｒは自然数）組）に分割し、４つの組毎に、図１６に示した制御電流出力回路１４４０と同様の構成の制御電流出力回路１４４０＿１〜１４４０＿ｒ／４を配置した構成示す。
【００９４】
制御電流出力回路１４４０＿１〜１４４０＿ｒ／４それぞれの構成は、図１４で示した制御電流出力回路１４４０の構成と同様である。例えば、図１６（Ａ）
において、各制御電流出力回路１４４０＿１の制御電流出力回路１４００＿Ｂ１〜１４００＿Ｂ４は、図１４における制御電流出力回路１４００＿１〜１４００＿４に相当し、制御電流出力回路１１００＿１は、図１４における制御電流出力回路１１００に相当する。
【００９５】
図１６（Ａ）の構成において、複数の組の制御電流線それぞれに対応する制御電流出力回路１４４０＿１〜１４４０＿ｒ／４において、基準電流Ｉ０は、共通の基準電流源回路から入力される構成としてもよい。
【００９６】
更に、制御電流出力回路１４４０＿１〜１４４０＿ｒ／４において、基準トランジスタを共有する構成としてもよい。
【００９７】
図１６（Ｂ）に、図１６（Ａ）に示した構成において、制御電流出力回路１４４０＿１〜１４４０＿ｒ／４において、共有の基準電流源回路１１１１及び基準トランジスタ１１１０を有する構成を示す。なお、制御電流出力回路１４４０＿１〜１４４０＿ｒ／４中の、制御電流出力回路１１００＿１〜１１００＿２において、図１４と同じ部分は、同じ符号を用いて示す。
【００９８】
図１６（Ｂ）において、制御電流出力回路１１００＿１を構成する、準制御電流出力回路１１０２＿１〜１１０２＿４のトランジスタ１１１２＿１〜１１１２＿４と、制御電流出力回路１１００＿２を構成する、準制御電流出力回路１１０２＿１〜１１０２＿４のトランジスタ１１１２＿１〜１１１２＿４は、そのソース端子は電源線１１２０に接続され、そのゲート電極は基準トランジスタ１１１０のゲート電極と接続されている。
【００９９】
なお図１６（Ｂ）においては、第１組〜第４組の制御電流線ＣＳ１〜ＣＳ１６に対応する制御電流出力回路１４４０＿１と、第５組〜第８組の制御電流線ＣＳ１７〜ＣＳ３２に対応する制御電流出力回路１４４０＿２とを代表で示した。しかし、全ての制御電流出力回路１４４０＿１〜１４４０＿ｒ／４の、制御電流出力回路１１００＿１〜１１００＿ｒ／４の準制御電流出力回路１１０２＿１〜１１０２＿４を構成するトランジスタ１１１２＿１〜１１１２＿４は、そのソース端子は電源線１１２０に接続され、そのゲート電極は基準トランジスタ１１１０のゲート電極と接続されている。
【０１００】
こうして、共有の基準トランジスタ１１１０のゲート電圧と等しい電圧が、全ての制御電流出力回路１４４０＿１〜１４４０＿ｒ／４の、制御電流出力回路１１００＿１〜１１００＿ｒ／４の準制御電流出力回路１１０２＿１〜１１０２＿４を構成するトランジスタ１１１２＿１〜１１１２＿４のゲート電圧として印加される。
【０１０１】
なお、制御電流出力回路１１００＿１〜１１００＿ｒ／４において、切り換え回路１１０１の駆動タイミングを同じとすることができる。つまり、図１に示した切り換え回路１１０１を構成するスイッチＳＷ１〜ＳＷ４が、端子１〜端子４を選択するタイミングを、制御電流出力回路１１００＿１〜１１００＿ｒ／４全ての切り換え回路１１０１において同じとすることができる。
【０１０２】
例えば、切り換え回路１１０１の構成として、図２と同様の構成を用いた場合を例に挙げる。このとき、切り換え回路１１０１の配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂを、制御電流出力回路１１００＿１〜１１００＿ｒ／４全ての切り換え回路１１０１において共有する構成とする。
【０１０３】
こうして、図３に示したように、配線Ａ１〜Ａ４及び配線Ａ１ｂ〜Ａ４ｂに信号を入力し、切り換え回路１１０１を構成するスイッチＳＷ１〜ＳＷ４が、端子１〜端子４を選択するタイミングを、制御電流出力回路１１００＿１〜１１００＿ｒ／４全ての切り換え回路１１０１において同じとすることができる。
【０１０４】
なお、制御電流出力回路１１００＿１〜１１００＿ｒ／４の切り換え回路１１０１の駆動タイミングと、制御電流出力回路１４００＿B１〜１４００＿Bｒの切り換え回路１４０１の駆動タイミングは、別のタイミングで実施可能である。
【０１０５】
上記構成によって、表示装置の画素部に形成された全ての制御電流線ＣＳ１〜ＣＳｘに、時間的に平均化された制御電流を出力することができる。こうして、表示装置が有する各画素の発光素子の輝度の視覚的なばらつきを低減することができる。
【０１０６】
ここで、実施の形態１において図１５（Ｂ）で示した構成では、異なる組の制御電流線に対応する制御電流出力回路間の出力電流のばらつきを問題としていなかった。
【０１０７】
一方本実施の形態では、図１４に示したように、時間的に平均化されたばらつきの少ない電流を出力する、制御電流出力回路１１００の１つの出力端子からの出力電流を、制御電流出力回路１４００＿１〜１４００＿４等を用いて、複数の制御電流線に出力する構成としている。この際、制御電流出力回路１４００＿１〜１４００＿４もそれぞれ、時間的に平均化されたばらつきの少ない電流を、制御電流として出力する。
【０１０８】
そのため本実施の形態２の構成を用いれば、図１６（A）に示した制御電流出力回路１４４０＿１〜１４４０＿ｒ／４それぞれに対応する、異なる組の制御電流線への出力電流のばらつきを低減することができる。
【０１０９】
本実施の形態において、図１４で示したように、本発明の制御電流出力回路を複数組み合わせることによって、出力する電流のばらつきを、より低減した制御電流出力回路を得ることができる。
【実施例１】
【０１１０】
本実施例では、制御電流出力回路を複数備え、それぞれの制御電流出力回路が出力する制御電流の値が、異なる様に設定された表示装置の例を説明する。
【０１１１】
なお、本実施例では、デジタルビデオ信号を入力し、入力したデジタルビデオ信号に対応するアナログ電流を、制御電流として画素に入力し、画像表示を行う表示装置を例に説明する。
【０１１２】
ここで、複数の制御電流出力回路がそれぞれ出力する制御電流が、階調基準電流に相当する。なお、階調基準電流とは、デジタルビデオ信号の上位ビット〜下位ビットの各ビットに対応して、重み付けされた電流値の電流である。
【０１１３】
デジタルビデオ信号によって、対応する階調基準電流が選択される。こうして、デジタルビデオ信号は、対応するアナログ電流に変換させる。そして、制御電流線には、アナログ電流が出力される。
【０１１４】
つまり、本実施例で示す、複数の制御電流出力回路は、画素に信号電流を入力する信号線駆動回路の一部として機能し、制御電流線は信号線に相当する。
【０１１５】
図４に本実施例の表示装置の有する信号線駆動回路２２０の構成を示す模式図を示す。
【０１１６】
図４では、３ビットのデジタルビデオ信号を入力し、対応するアナログ電流を制御電流として出力する例を挙げる。
【０１１７】
信号線駆動回路２２０は、第１の制御電流出力回路２００Ａと、第２の制御電流出力回路２００Ｂと、第３の制御電流出力回路２００Ｃと、Ｄ／Ａ変換部２０３と、シフトレジスタ２１１と、第１のラッチ回路２１２と、第２のラッチ回路２１３とを有する。
【０１１８】
第１の制御電流出力回路２００Ａは、４つの準制御電流出力回路より構成される第１の準制御電流出力回路２０２Ａと、第１の切り換え回路２０１Ａとを有する。
【０１１９】
第２の制御電流出力回路２００Ｂは、４つの準制御電流出力回路より構成される第２の準制御電流出力回路２０２Ｂと、第２の切り換え回路２０１Ｂとを有する。
【０１２０】
第３の制御電流出力回路２００Ｃは、４つの準制御電流出力回路より構成される第３の準制御電流出力回路２０２Ｃと、第３の切り換え回路２０１Ｃとを有する。
【０１２１】
図４において、各制御電流出力回路（第１の制御電流出力回路２００Ａ、第２の制御電流出力回路２００Ｂ、第３の制御電流出力回路２００Ｃ）の構成は、実施の形態において示した構成とほぼ同様である。
【０１２２】
ただし、第１の制御電流出力回路２００Ａの出力する電流（以下、第１の階調基準電流と呼ぶ）の電流値は、表示装置に入力されるデジタルビデオ信号の第１位ビットに対応して、重み付けされた電流値に設定されている。また、第２の制御電流出力回路２００Ｂの出力する電流（以下、第２の階調基準電流と呼ぶ）の電流値は、表示装置に入力されるデジタルビデオ信号の第２位ビットに対応して、重み付けされた電流値に設定されている。第３の制御電流出力回路２００Ｃの出力する電流（以下、第３の階調基準電流と呼ぶ）の電流値は、表示装置に入力されるデジタルビデオ信号の第３位ビットに対応して、重み付けされた電流値に設定されている。
【０１２３】
また、本実施例では、第１の制御電流出力回路２００Ａ〜第３の制御電流出力回路２００Ｃそれぞれにおいて、制御電流出力回路の４個の出力端子に、準制御電流出力回路の４つの出力電流を入れ替えて出力する構成を例とする。
【０１２４】
なお、本発明の制御電流出力回路は、これに限定されない。ｍ（ｍは自然数）
個の準電流出力回路と、前記ｍ個の準電流出力回路から一つを選択するｎ（ｎはｍ以下の自然数）個の切り換え手段とを含み、前記ｎ個の切り換え手段のそれぞれは、一定期間毎に、前記ｍ個の準電流出力回路の選択先を変える機能を有していてもよい。
【０１２５】
本実施例では、第１の制御電流出力回路２００Ａ〜第３の制御電流出力回路２００Ｃそれぞれの出力電流は、Ｄ／Ａ変換部２０３に入力される。
【０１２６】
また、信号線駆動回路２２０に、配線ＶＤ１〜ＶＤ３より３ビットのデジタルビデオ信号が入力される。ここで、ＶＤ１は、デジタルビデオ信号の第１位（最上位）ビットの信号が入力されるとする。ＶＤ２は、デジタルビデオ信号の第２位ビットの信号が入力されるとする。ＶＤ３は、デジタルビデオ信号の第３位（最下位）ビットの信号が入力されるとする。
【０１２７】
信号線駆動回路２２０に入力された３ビットのデジタルビデオ信号をサンプリングする動作について、以下に詳細に説明する。
【０１２８】
なお本実施例において、表示装置は、ｘ（ｘは自然数）列の画素を有するものとする。
【０１２９】
図６に、図４のシフトレジスタ２１１、第１のラッチ回路２１２、第２のラッチ回路２１３の回路の構成例を示す。
【０１３０】
シフトレジスタ２１１には、クロックパルスＳ＿ＣＬＫ、クロックパルスの極性が反転した反転クロックパルスＳ＿ＣＬＫＢ及び、スタートパルスＳ＿ＳＰ、走査方向切り換え信号Ｌ／Ｒが入力される。こうして、シフトレジスタは順にシフトしたパルス（サンプリングパルス）を端子２１１＿１〜２１１＿ｘに出力する。
【０１３１】
図６では、第１の画素列に信号を出力する部分に対応する、第１のラッチ回路の一部２１２＿１と、第２のラッチ回路の一部２１３＿１のみを代表で示す。
【０１３２】
配線ＶＤ１〜ＶＤ３に入力されたデジタルビデオ信号は、シフトレジスタ２１１より２１１＿１に出力されたサンプリングパルスによって、第１のラッチ回路２１２＿１の各ブロック２１２ａ＿１〜２１２ａ＿３に同時に保持される。第１のラッチ回路が、１画素行分の３ビットのデジタルビデオ信号を保持し終わると、保持された信号は、ラッチパルスＬＰ及びラッチパルスの極性が反転した反転ラッチパルスＬＰＢによって第２のラッチ回路２１３＿１の各ブロック２１３ａ＿１〜２１３ａ＿３に一斉に転送される。第２のラッチ回路２１３＿１の各ブロック２１３ａ＿１〜２１３ａ＿３に保持された信号は、配線Ｓ１ｄ＿１〜配線Ｓ１ｄ＿３に出力される。
【０１３３】
こうして、第２のラッチ回路２１３は、１画素行の各画素に対応する３ビットのデジタルビデオ信号を一斉に出力する。
【０１３４】
第２のラッチ回路２１３の出力は、Ｄ／Ａ変換部２０３に入力される。
【０１３５】
再び図４を参照する。
【０１３６】
Ｄ／Ａ変換部２０３では、第２のラッチ回路２１３から入力されたデジタルビデオ信号によって、第１の階調基準電流〜第３の階調基準電流が選択される。こうして、Ｄ／Ａ変換部２０３は、デジタルビデオ信号に対応するアナログ電流（信号電流）を制御電流線ＣＳ１〜ＣＳ４に出力する。
【０１３７】
なお、信号線駆動回路を構成するシフトレジスタ２１１、第１のラッチ回路２１２、第２のラッチ回路２１３の構成としては、公知の構成の回路を自由に用いることが可能である。
【０１３８】
また、シフトレジスタ２１１の代わりに、デコーダ等を用いることも可能である。
【０１３９】
図４に示した構成の信号線駆動回路２２０の第１の制御電流出力回路２００Ａ、第２の制御電流出力回路２００Ｂ、第３の制御電流出力回路２００Ｃ、Ｄ／Ａ変換部２０３の構成を具体的に示した回路図を図５に示す。
【０１４０】
図５を用いて、信号線駆動回路２２０の構造及び動作を説明する。
【０１４１】
第１の準制御電流出力回路２０２Ａは４つの準制御電流出力回路１１１＿１〜１１４＿１によって構成される。第２の準制御電流出力回路２０２Ｂは、４つの準制御電流出力回路１１１＿２〜１１４＿２によって構成される。第３の準制御電流出力回路２０２Ｃは、４つの準制御電流出力回路１１１＿３〜１１４＿３によって構成される。
【０１４２】
基準トランジスタ１００のゲート電極とドレイン端子とは接続されているため、基準トランジスタ１００がドレイン電流を流す際は、飽和領域で動作する。ここで、基準電流源回路１１１１から入力される一定電流I０が、基準トランジスタ１００のソース・ドレイン端子間に入力される。こうして、基準トランジスタ１００は一定電流I０をドレイン電流として流す。
【０１４３】
図５において、基準トランジスタ１００と、第１の準制御電流出力回路２０２Ａを構成する４つの準制御電流出力回路１１１＿１〜１１４＿１が有するトランジスタ１０１＿１〜１０４＿１と、第２の準制御電流出力回路２０２Ｂを構成する４つの準制御電流出力回路１１１＿２〜１１４＿２が有するトランジスタ１０１＿２〜１０４＿２と、第３の準制御電流出力回路２０２Ｃを構成する４つの準制御電流出力回路１１１＿３〜１１４＿３が有するトランジスタ１０１＿３〜１０４＿３とは、そのソース端子は電源線に接続され、また、そのゲート電極が電気的に接続されている。
【０１４４】
こうして、基準トランジスタ１００のゲート電圧と、トランジスタ１０１＿１〜１０４＿１、１０１＿２〜１０４＿２、１０１＿３〜１０４＿３のゲート電圧は等しく保たれる。
【０１４５】
トランジスタ１０１＿１〜１０４＿１のドレイン端子が、第１の準制御電流出力回路の出力端子に相当し、トランジスタ１０１＿２〜１０４＿２のドレイン端子が、第２の準制御電流出力回路の出力端子に相当し、トランジスタ１０１＿３〜１０４＿３のドレイン端子が、第３の準制御電流出力回路の出力端子に相当する。
【０１４６】
ただし、第１の準制御電流出力回路１１１＿１〜１１４＿１を構成するトランジスタ１０１＿１〜１０４＿１のゲート幅W１及びゲート長L１は全て等しく設定されている。また、第２の準制御電流出力回路１１１＿２〜１１４＿２を構成するトランジスタ１０１＿２〜１０４＿２のゲート幅W２及びゲート長L２は全て等しく設定されている。第３の準制御電流出力回路１１１＿３〜１１４＿３を構成するトランジスタ１０１＿３〜１０４＿３のゲート幅W３及びゲート長L３は全て等しく設定されている。ここで、ゲート幅W１とゲート長L１の比W１／L１と、ゲート幅W２とゲート長L２の比W２／L２と、ゲート幅W３とゲート長L３の比W３／L３とは、異なる値に設定されている。
【０１４７】
例えば、W１／L１：W２／L２：W３／L３を４対２対１とする。この場合、第１の準制御電流出力回路１１１＿１〜１１４＿１が出力する電流I１＿１〜I４＿１の電流値の平均値I＿１と、第２の準制御電流出力回路１１１＿２〜１１４＿２が出力する電流I１＿２〜I４＿２の電流値の平均値I＿２と、第３の準制御電流出力回路１１１＿３〜１１４＿３が出力する電流I１＿３〜I４＿３の電流値の平均値I＿３との比を、４対２対１とすることができる。
【０１４８】
ここで、基準トランジスタ１００と、トランジスタ１０１＿１〜１０４＿１、１０１＿２〜１０４＿２、１０１＿３〜１０４＿３は、ｎチャネル型ＴＦＴでも、ｐチャネル型ＴＦＴでもどちらでもかまわないが、基準トランジスタ１００と、トランジスタ１０１＿１〜１０４＿１、１０１＿２〜１０４＿２、１０１＿３〜１０４＿３との極性は同じでなくてはならない。
【０１４９】
トランジスタ１０１＿１〜１０４＿１の電流特性が揃っていれば、電流I１＿１〜I４＿１の電流値は等しい。トランジスタ１０１＿２〜１０４＿２の電流特性が揃っていれば、電流I１＿２〜I４＿２の電流値は等しい。トランジスタ１０１＿３〜１０４＿３の電流特性が揃っていれば、電流I１＿３〜I４＿３の電流値は等しい。しかし、トランジスタ１０１＿１〜１０４＿１、１０１＿２〜１０４＿２、１０１＿３〜１０４＿３は多結晶ＴＦＴであるため、実際には、電流I１＿１〜I４＿１のばらつき、電流I１＿２〜I４＿２のばらつき、電流I１＿３〜I４＿３のばらつきは大きい。
【０１５０】
次に、スイッチＳＷ１＿１〜ＳＷ１＿３、ＳＷ２＿１〜ＳＷ２＿３、ＳＷ３＿１〜ＳＷ３＿３、ＳＷ４＿１〜ＳＷ４＿３の構成について説明する。
【０１５１】
スイッチSW１＿１、SW２＿１、SW３＿１、SW４＿１によって、第１の準制御電流出力回路１１１＿１〜１１４＿１の出力電流I１＿１〜I４＿１が、一定期間毎に、例えば１フレーム期間毎に、PCS１＿１、PCS２＿１、PCS３＿１、PCS４＿１に入れ替えて出力される。
【０１５２】
スイッチSW１＿２、SW２＿２、SW３＿２、SW４＿２によって、第２の準制御電流出力回路１１１＿２〜１１４＿２の出力電流I１＿２〜I４＿２が、一定期間毎に、例えば１フレーム期間毎に、PCS１＿２、PCS２＿２、PCS３＿２、PCS４＿２に入れ替えて出力される。
【０１５３】
スイッチSW１＿３、SW２＿３、SW３＿３、SW４＿３によって、第３の準制御電流出力回路１１１＿３〜１１４＿３の出力電流I１＿３〜I４＿３が、一定期間毎に、例えば１フレーム期間毎に、PCS１＿３、PCS２＿３、PCS３＿３、PCS４＿３に入れ替えて出力される。
【０１５４】
各組の準制御電流出力回路（１１１＿１〜１１４＿１、１１１＿２〜１１４＿２及び１１１＿３〜１１４＿３）それぞれに対応するスイッチ（SW１＿ｐ〜SW４＿ｐ）の構成及びその駆動方法は、実施の形態において、図２で切り換え手段であるSW１〜SW４で示した構成及び図３のタイミングチャートと同様とすることができるので、ここでは詳細な説明は省略する。
【０１５５】
上記構成によって、第１の階調基準電流に相当する、PCS１＿１、PCS２＿１、PCS３＿１、PCS４＿１より出力される電流は、時間的に平均化される。第２の階調基準電流に相当する、PCS１＿２、PCS２＿２、PCS３＿２、PCS４＿２より出力される電流は、時間的に平均化される。第３の階調基準電流に相当する、PCS１＿３、PCS２＿３、PCS３＿３、PCS４＿３より出力される電流は、時間的に平均化される。
【０１５６】
次に、D／A変換部２０３について説明する。
【０１５７】
制御電流線CS１に信号電流を出力する部分は、トランジスタ４０１＿１〜４０１＿３によって構成される。
【０１５８】
トランジスタ４０１＿１のゲート電極には、第２のラッチ回路２１３より配線S１ｄ＿１を介して、第１位ビットのデジタルビデオ信号が入力される。トランジスタ４０１＿１のソース端子又はドレイン端子の一方は、PCS１＿１に接続され、もう一方は、制御電流線CS１に接続される。
【０１５９】
トランジスタ４０１＿２のゲート電極には、第２のラッチ回路２１３より配線S１ｄ＿２を介して、第２位ビットのデジタルビデオ信号が入力される。トランジスタ４０１＿２のソース端子又はドレイン端子の一方は、PCS１＿２に接続され、もう一方は、制御電流線CS１に接続される。
【０１６０】
トランジスタ４０１＿３のゲート電極には、第２のラッチ回路２１３より配線S１ｄ＿３を介して、第３位ビットのデジタルビデオ信号が入力される。トランジスタ４０１＿３のソース端子又はドレイン端子の一方は、PCS１＿３に接続され、もう一方は、制御電流線CS１に接続される。
【０１６１】
制御電流線CS２〜CS４に対応する部分も、制御電流線CS１に対応する部分と同様である。
【０１６２】
制御電流線CS１に信号電流を出力する、D／A変換部２０３の一部では、トランジスタ４０１＿１〜４０１＿３のうち、第２のラッチ回路２１３より配線S１ｄ＿１〜S１ｄ＿３を介して入力されたデジタルビデオ信号によって導通状態となったトランジスタを介して、第１の階調基準電流〜第３の階調基準電流が選択的に流れる。こうして、制御電流線CS１に、デジタルビデオ信号に対応する、アナログの信号電流が出力される。
【０１６３】
制御電流線CS２〜CS４についても、同様に、デジタルビデオ信号に対応するアナログの信号電流が出力される。
【０１６４】
こうして、各制御電流線CS１〜CS４に出力されるアナログの信号電流が入力される画素において、その発光素子の輝度のばらつきを、視覚的に低減することができる。
【０１６５】
なお、本実施例においては、４本の制御電流線に対応する制御電流出力回路のみを代表で示した。一般に、表示装置の各画素に制御電流を入力する、全ての制御電流線を、複数の組に分割し、それぞれの組において、図４及び図５と同様の構成の制御電流出力回路より制御電流が出力されるようにする。
【０１６６】
こうして、表示装置が有する各画素の発光素子の輝度の視覚的なばらつきを低減することができる。
【０１６７】
なお、本実施例における表示装置の画素構成としては、各画素の発光素子の発光輝度を制御する制御電流として、アナログの信号電流を入力し、表示を行うタイプの画素を自由に用いることができる。例えば、従来例において、図７で示したような構成の画素を用いることができる。
【０１６８】
なお、本実施例では、１つの基準電流源回路を、複数の制御電流出力回路で共有し、複数の階調基準電流を生成する構成の信号制御回路を例に示したが、本発明はこれに限定されない。複数の制御電流出力回路毎に、異なる電流値の電流を出力する基準電流源回路を設ける構成の信号線駆動回路にも容易に応用することができる。
【実施例２】
【０１６９】
本実施例では、本発明の表示装置の画素部及び駆動回路部を、絶縁表面を有する基板上に、ＴＦＴを用いて作製する手法について説明する。
【０１７０】
なお、本実施例では簡単のため、画素を構成する素子として、画素への信号電流の入力を選択するスイッチングトランジスタと、発光素子に電流を供給する駆動トランジスタと、発光素子とを代表で示す。また、駆動回路部を構成する素子として、ｎチャネル型トランジスタとｐチャネル型トランジスタによって構成される、ＣＭＯＳ回路を代表で示す。
【０１７１】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、又はアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜又は２層以上積層させた構造として形成しても良い。
【０１７２】
次に非晶質構造を有する半導体膜を形成し、島状半導体層５００３〜５００６のようにパターニングする。そして、レーザー結晶化法や公知の熱結晶化法を用いて非晶質構造を有する半導体膜を結晶化し、結晶質半導体膜を形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。半導体膜の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１７３】
なお、レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型又は連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９８[％]として行う。
【０１７４】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法又はスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜を形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層又は積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１７５】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０１７６】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することは出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１７７】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１７８】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１７９】
次に、レジストによりマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１８０】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図９（Ｂ））
【０１８１】
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）又は砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図９（Ｂ））
【０１８２】
次に、図９（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１８３】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカル又はイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル又はＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１８４】
そして、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図９（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１８５】
図１０（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１８６】
第３のエッチング処理によって、第３のエッチング前の第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域の間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１８７】
そして、図１０（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４には既にそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用い、イオンドープ法で、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるように形成する。
【０１８８】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状の信号線として機能する。
【０１８９】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、又はラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１９０】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１９１】
次いで、図１１（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１９２】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１９３】
コンタクトホールの形成は、ドライエッチング又はウエットエッチングを用い、ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３やｐ型の不純物領域５０４３〜５０５４に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１９４】
また、配線（接続配線）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１９５】
また、本実施例では、画素電極５０６３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６３が発光素子の陽極となる。（図１１（Ａ））
【０１９６】
次に、図１１（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１９７】
次に、有機化合物層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機化合物層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１９８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機化合物層および陰極を形成する。但し、有機化合物層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機化合物層および陰極を形成するのが好ましい。
【０１９９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機化合物層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合物層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機化合物層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０２００】
ここではＲＧＢに対応した３種類の発光素子を形成する方式を用いたが、白色発光の発光素子とカラーフィルタを組み合わせた方式、青色又は青緑発光の発光素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応した発光素子を重ねる方式などを用いても良い。
【０２０１】
なお、有機化合物層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機化合物層とすれば良い。
【０２０２】
次に、陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。
【０２０３】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、有機化合物層５０６６を水分等から保護することができ、発光素子の信頼性をさらに高めることが出来る。
【０２０４】
こうして図１１（Ｂ）に示すような構造の表示装置が完成する。なお、本実施例における表示装置の作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによって信号線を形成し、ドレイン・ソース電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０２０５】
ところで、本実施例の表示装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０２０６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。
【０２０７】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０２０８】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０２０９】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。
【０２１０】
なお、実際には図１１（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。
【０２１１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０２１２】
また、本実施例で示す工程に従えば、表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０２１３】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【実施例３】
【０２１４】
本実施例では、表示装置の封止の手法について、図１２を用いて説明する。ここで、画素部とその周辺に設けられる駆動回路部とは、絶縁基板上にＴＦＴを用いて形成されている。
【０２１５】
図１２（Ａ）は、表示装置の上面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ’における断面図、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ’における断面図である。
【０２１６】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４（第１の走査線駆動回路４００４ａと第２の走査線駆動回路４００４ｂ）とを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４との上に、シーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２１７】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４ａ、及び第２の信号線駆動回路４００４ｂとは、複数のＴＦＴを有している。図１２（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動回路トランジスタ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動トランジスタ４２０２を図示した。
【０２１８】
本実施例では、駆動回路トランジスタ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴ又はｎチャネル型ＴＦＴが用いられ、駆動トランジスタ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動トランジスタ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２１９】
駆動回路トランジスタ４２０１及び駆動トランジスタ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動トランジスタ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズ又は酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２０】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機化合物層４２０４が形成される。有機化合物層４２０４は公知の有機材料又は無機材料を用いることができる。また、有機材料には低分子系（モノマー系）材料と、高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２２１】
有機化合物層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層又は電子注入層を自由に組み合わせて積層構造又は単層構造とすれば良い。
【０２２２】
有機化合物層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜又はそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機化合物層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２０４を窒素又は希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２２３】
以上のようにして、画素電極（陽極）４２０３、有機化合物層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２２４】
４００５ａは電源線に接続された引き回し配線であり、駆動トランジスタ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２２５】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルム又はアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２２６】
但し、発光素子４３０３からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又はアクリルフィルムのような透明物質を用いる。
【０２２７】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２２８】
また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質又は酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質又は酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質又は酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質又は酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質又は酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２２９】
図１２（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２３０】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２３１】
本実施例は、実施例１〜実施例２と自由に組み合わせて実施することが可能である。
【実施例４】
【０２３２】
本実施例では、本発明の表示装置を画素の断面図を、図１７を用いて説明する。なお、本実施例では、表示装置の画素を構成する素子として、発光素子及び発光素子の画素電極と接続されたトランジスタのみを示す。
【０２３３】
図１７（Ａ）において、画素基板１６００上に、トランジスタ（駆動トランジスタ）１６０１が形成されている。
【０２３４】
駆動トランジスタ１６０１は、ゲート電極１６０３と、絶縁膜１６０５と、チャネル形成領域１６０４ｂとを有する。駆動トランジスタ１６０１のソース領域とドレイン領域は、一方は１６０４ａ、もう一方は１６０４ｃである。チャネル形成領域１６０４ｂと、それぞれソース領域又はドレイン領域に対応する１６０４ａと、１６０４ｃとは、薄膜半導体層によって形成されている。駆動トランジスタ１６０１上には、層間膜１６０６が形成されている。
【０２３５】
なお、駆動トランジスタ１６０１としては、図に示した構成に限定されず、公知の構成のＴＦＴを自由に用いることができる。例えば、駆動トランジスタ１６０１は、シングルゲート型ＴＦＴとしたが、マルチゲート型ＴＦＴでもかまわない。また、駆動トランジスタ１６０１は、トップゲート型ＴＦＴとしたが、ボトムゲート型ＴＦＴであってもよい。更に、チャネル領域の上下に、ゲート絶縁膜と介して配置された２つのゲート電極を有する、デュアルゲート型ＴＦＴであっても良い。
【０２３６】
次に、反射性を有する材料を、所望の形状にパターニングして、画素電極１６０８を形成する。ここで、画素電極１６０８は、陽極である。層間膜１６０６に、駆動トランジスタのソース領域及びドレイン領域、１６０４ａ、１６０４ｃに達するコンタクトホールを形成し、Ｔｉ、Ｔｉを含むＡｌとＴｉとでなる積層膜を成膜し、所望の形状にパターニングして、配線１６０７及び配線１６０９を形成する。配線１６０９と、画素電極１６０８とは、接触させることによって、導通をとっている。
【０２３７】
続いて、感光性アクリル等の有機樹脂材料等でなる絶縁膜を形成し、発光素子１６１４の画素電極１６０８に対応する位置に開口部を形成して絶縁膜１６１０を形成する。
【０２３８】
このとき絶縁膜の開口部の下端部は、画素電極１６０８の上面に接し、画素電極と前記下端部との接線の上方の曲率中心（Ｏ1）及び第１の曲率半径（Ｒ1）により決まる曲面状の側面を有する。そして、絶縁膜の開口部の上端部は、上端部と絶縁膜上面との接線の下方の曲率中心（Ｏ2）及び第２の曲率半径（Ｒ2）により決まる曲面状の側面を有する。なおプロセス的に、酸、塩基等の水溶液を用いたエッチングにしろ、反応性ガスを用いたエッチングにしても、実工程で制御可能な曲率半径として、第１の曲率半径（Ｒ1）を０．２μｍ以上３．０μｍ以下とすることが好ましい。
【０２３９】
絶縁膜の開口部の下端部は連続的に変化するようななだらかな曲面形状を有するため、開口部に形成される発光層のカバレッジが良くなり、下端部における発光層の断線を防止することができる。これにより、発光層の断線による画素電極と陰極の短絡が低減する。また、発光層が部分的に薄くなることを防止でき、発光層における局部的な電界の集中を防ぐことができる。
【０２４０】
次に、有機化合物層１６１１を形成した後、発光素子１６１４の対向電極（陰極）１６１２を、２[nm]以下の厚さのセシウム(Ｃｓ)膜及び１０[nm]以下の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成する。発光素子１６１４の対向電極１６１２の膜厚を極めて薄くすることにより、発光層１６１１で発生した光は対向電極１６１２を透過して、画素基板１６００とは逆の方向に出射される。
次いで、発光素子１６１４の保護を目的として、保護膜１６１３を成膜する。
【０２４１】
このように、画素基板１６００とは逆の方向に光を放射する表示装置の場合、発光素子１６１４に対して、画素基板１６００側に形成された、駆動トランジスタ１６０１をはじめとする素子を介して、発光素子１６１４の発光を視認する必要が無いため、開口率を大きくすることが可能である。
【０２４２】
なお、画素電極１６０８の材料として、ＴｉＮ等を用い、画素電極を陰極とし、対向電極１６１２をＩＴＯ等を代表とする透明導電膜を用いて形成し陽極とする。こうして、陽極側から画素基板１６００とは逆の方向に、有機化合物層１６１１が発光した光を放射する構成としてもよい。
【０２４３】
図１７（Ｂ）は、図１７（Ａ）と異なる構成の発光素子を有する画素の構成を示す断面図である。  図１７（Ｂ）において、図１７（Ａ）と同じ部分は同じ符号を用いて説明し、駆動トランジスタ１６０１を形成し、層間膜１６０６を形成するまでは、図１７（Ａ）で示した構成と同様に作製することができる。
【０２４４】
次に、層間膜１６０６に、駆動トランジスタ１６０１のソース領域及びドレイン領域、１６０４ａ、１６０４ｃに達するコンタクトホールを形成する。その後、Ｔｉ又はＴｉを含むＡｌとＴｉとでなる積層膜を成膜し、続いて、ＩＴＯ等を代表とする透明導電膜を成膜する。Ｔｉ又はＴｉを含むＡｌとＴｉとでなる積層膜と、ＩＴＯ等を代表とする透明導電膜とを、所望の形状にパターニングして、１６１７及び１６１８によって構成される配線１６２１と、配線１６１９と、画素電極１６２０を形成する。画素電極１６２０が発光素子１６２４の陽極に相当する。
【０２４５】
続いて、感光性アクリル等の有機樹脂材料等でなる絶縁膜を形成し、発光素子１６２４の画素電極１６２０に対応する位置に開口部を形成して絶縁膜１６１０を形成する。ここで、開口部の側壁の段差に起因する有機化合物層の劣化、段切れ等の問題を回避するため、開口部は、図１７（Ａ）に示すように十分になだらかなテーパー形状の側壁を有するように形成する。
【０２４６】
次に、有機化合物層１６１１を形成した後、発光素子１６２４の対向電極（陰極）１６１２を、２[nm]以下の厚さのセシウム(Ｃｓ)膜及び１０[nm]以下の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成する。発光素子１６２４の対向電極１６１２の膜厚を極めて薄くすることにより、発光層１６１１で発生した光は対向電極１６１２を透過して、画素基板１６００とは逆の方向に出射される。
次いで、発光素子１６２４の保護を目的として、保護膜１６１３を成膜する。
【０２４７】
このように、画素基板１６００とは逆の方向に光を放射する表示装置の場合、発光素子１６２４に対して、画素基板１６００側に形成された、駆動トランジスタ１６０１をはじめとする素子を介して、発光素子１６２４の発光を視認する必要が無いため、開口率を大きくすることが可能である。
【０２４８】
図１７（Ｂ）の構成では、図１７（Ａ）の構成と比較して、駆動トランジスタのソース領域又はドレイン領域と接続される配線１６１９と、画素電極１６２０を、共通のフォトマスクを用いてパターニン形成することができるため、作製工程において必要となるフォトマスクの削減及び工程の簡略化が可能となる。
【０２４９】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例５】
【０２５０】
本実施例では、図１７に示した構成とは異なる構成の本発明の表示装置の画素の断面図を、図１８を用いて説明する。なお、図１７と同じ部分は同じ符号を用いて示す。
【０２５１】
本実施例では、表示装置の画素を構成する素子として、発光素子及び発光素子の画素電極と接続されたトランジスタのみを示す。
【０２５２】
図１８において、画素基板１６００上に、トランジスタ（駆動トランジスタ）
１６０１が形成されている。駆動トランジスタ１６０１は、ゲート電極１６０３と、絶縁膜１６０５と、チャネル形成領域１６０４ｂとを有する。駆動トランジスタ１６０１のソース領域とドレイン領域は、一方は１６０４ａ、もう一方は１６０４ｃである。チャネル形成領域１６０４ｂと、それぞれソース領域又はドレイン領域に対応する１６０４ａと、１６０４ｃとは、薄膜半導体層によって形成されている。駆動トランジスタ１６０１上には、第１の層間膜１６０６が形成されている。
【０２５３】
なお、駆動トランジスタ１６０１としては、図に示した構成に限定されず、公知の構成のＴＦＴを自由に用いることができる。例えば、図１８において駆動トランジスタ１６０１は、シングルゲート型ＴＦＴとしたが、マルチゲート型ＴＦＴでもかまわない。また、図１８において駆動トランジスタ１６０１は、トップゲート型ＴＦＴとしたが、ボトムゲート型ＴＦＴであってもよい。更に、チャネル領域の上下に、ゲート絶縁膜と介して配置された２つのゲート電極を有する、デュアルゲート型ＴＦＴであっても良い。
【０２５４】
第１の層間膜１６０６に、駆動トランジスタ１６０１のソース領域及びドレイン領域、１６０４ａ、１６０４ｃに達するコンタクトホールを形成し、配線層を形成し、所望の形状にパターニングして、配線１６６７ａ及び１６６７ｂを形成する。そして配線１６６７ａ及び１６６７ｂ上に、第２の層間膜１６６６を形成する。
【０２５５】
次に、反射性を有する材料を、所望の形状にパターニングして、画素電極１６０８を形成する。ここで、画素電極１６０８は、陽極である。第２の層間膜１６６６に、配線１６６７ｂに達するコンタクトホールを形成し、Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線１６６９を形成する。配線１６６９と画素電極１６０８とは、接触させることによって、導通をとっている。
【０２５６】
続いて、感光性アクリル等の有機樹脂材料等でなる絶縁膜を形成し、発光素子１６１４の画素電極１６０８に対応する位置に開口部を形成して絶縁膜１６１０を形成する。ここで、開口部の側壁の段差に起因する有機化合物層の劣化、段切れ等の問題を回避するため、開口部は、図１７（Ａ）に示すように、十分になだらかなテーパー形状の側壁を有するように形成する。
【０２５７】
次に、有機化合物層１６１１を形成した後、発光素子１６１４の対向電極（陰極）１６１２を、２[nm]以下の厚さのセシウム(Ｃｓ)膜及び１０[nm]以下の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成する。発光素子１６１４の対向電極１６１２の膜厚を極めて薄くすることにより、発光層１６１１で発生した光は対向電極１６１２を透過して、画素基板１６００とは逆の方向に出射される。
次いで、発光素子１６１４の保護を目的として、保護膜１６１３を成膜する。
【０２５８】
このように、画素基板１６００とは逆の方向に光を放射する表示装置の場合、発光素子１６１４に対して、画素基板１６００側に形成された、駆動トランジスタ１６０１をはじめとする素子を介して、発光素子１６１４の発光を視認する必要が無いため、開口率を大きくすることが可能である。
【０２５９】
なお、画素電極１６０８の材料として、ＴｉＮ等を用い、画素電極を陰極とし、対向電極１６１２をＩＴＯ等を代表とする透明導電膜を用いて形成し、陽極とする。こうして、陽極側から画素基板１６００とは逆の方向に、発光層１６１１が発光した光を放射する構成としてもよい。
【０２６０】
なお、本実施例において図１８で示した構成では、実施例４において図１７で示した構成と比較して、配線層を増やし、配線１６６７ａを形成している。そのため、図１７の構造と比較して、図１８の構造では、配線１６６７ａの上方にも画素電極を形成することができる。こうして、開口率を大きくすることができる。
【０２６１】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例６】
【０２６２】
本実施例では、本発明の表示装置をカラー表示する例を、図１９を用いて説明する。図１９には、表示装置の画素の断面図を示す。
【０２６３】
本実施例では、ＯＬＥＤ表示装置の３画素分のみを代表で示し、それぞれの画素を構成する素子として、発光素子及び発光素子の画素電極と接続されたトランジスタのみを示す。
【０２６４】
図１９において、画素基板１９００上に、トランジスタ（駆動トランジスタ）
１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂが形成されている。駆動トランジスタ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂ上には、第１の層間膜１９１０が形成されている。
【０２６５】
なお、駆動トランジスタ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂとしては、図に示した構成に限定されず、公知の構成のＴＦＴを自由に用いることができる。例えば、図１９において駆動トランジスタ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂは、シングルゲート型ＴＦＴとしたが、マルチゲート型ＴＦＴでもかまわない。また、図１９において駆動トランジスタ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂは、トップゲート型ＴＦＴとしたが、ボトムゲート型ＴＦＴであってもよい。更に、チャネル領域の上下に、ゲート絶縁膜と介して配置された２つのゲート電極を有する、デュアルゲート型ＴＦＴであっても良い。
【０２６６】
第１の層間膜１９１０に、駆動トランジスタ１９０１＿Ｒ、１９０１＿Ｇ、１９０１＿Ｂのソース領域又はドレイン領域に達するコンタクトホールを形成し、配線層を形成し、所望の形状にパターニングして、配線１９１９＿Ｒ、１９１９＿Ｇ、１９１９＿Ｂを形成する。そして配線１９１９＿Ｒ、１９１９＿Ｇ、１９１９＿Ｂ上に、第２の層間膜１９１１を形成する。
【０２６７】
次に、第２の層間膜１９１１に、配線１９１９＿Ｒ、１９１９＿Ｇ、１９１９＿Ｂに達するコンタクトホールを形成し、画素電極１９１２＿Ｒ、１９１２＿Ｇ、１９１２＿Ｂを形成する。ここで、画素電極１９１２＿Ｒ、１９１２＿Ｇ、１９１２＿Ｂは、陽極である。
【０２６８】
なお、第２の層間膜１９１１を設けない構成であっても良い。つまり、配線１９１９＿Ｒ、１９１９＿Ｇ、１９１９＿Ｂと同じ層に、画素電極１９１２＿Ｒ、１９１２＿Ｇ、１９１２＿Ｂを形成する構成であってもよい。
【０２６９】
次に、赤色発光の有機化合物層１９１４＿Ｒを形成する。次に、緑色発光の有機化合物層１９１４＿Ｇを形成する。次に、青色発光の有機化合物層１９１４＿Ｂを形成する。その後、発光素子１６１４の対向電極１９１５を形成する。
【０２７０】
こうして、画素電極１９１２＿Ｒと、赤色発光の有機化合物層１９１４＿Ｒと、対向電極１９１５とよって構成される赤色発光する発光素子が形成される。画素電極１９１２＿Ｇと、緑色発光の有機化合物層１９１４＿Ｇと、対向電極１９１５とよって構成される緑色発光する発光素子が形成される。画素電極１９１２＿Ｂと、青色発光の有機化合物層１９１４＿Ｂと、対向電極１９１５とよって構成される青色発光する発光素子が形成される。
【０２７１】
本実施例のように、有機化合物層１９１４＿Ｒ、１９１４＿Ｇ、１９１４＿Ｂを形成する（塗り分ける）際に、各有機化合物層１９１４＿Ｒ、１９１４＿Ｇ、１９１４＿Ｂをその境界において重ねる構成とする。
【０２７２】
上記構成によって、有機化合物層の塗り分けのマージンを縮小し、画素における発光領域の面積を大きくとることが可能である。
【０２７３】
本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【実施例７】
【０２７４】
本実施例では、本発明の電子機器の例について、図１３を用いて説明する。
【０２７５】
本発明の電子機器としては、携帯情報端末、パーソナルコンピュータ、画像再生装置、テレビ、ヘッドマウントディスプレイ、ビデオカメラ等が挙げられる。
【０２７６】
図１３（Ａ）に本発明の携帯情報端末の模式図を示す。携帯情報端末は、本体４６０１ａ、操作スイッチ４６０１ｂ、電源スイッチ４６０１ｃ、アンテナ４６０１ｄ、表示部４６０１ｅ、外部入力ポート４６０１ｆによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０１ｅに用いる。
【０２７７】
図１３（Ｂ）に本発明のパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体４６０２ａ、筐体４６０２ｂ、表示部４６０２ｃ、操作スイッチ４６０２ｄ、電源スイッチ４６０２ｅ、外部入力ポート４６０２ｆによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０２ｃに用いる。
【０２７８】
図１３（Ｃ）に本発明の画像再生装置の模式図を示す。画像再生装置は、本体４６０３ａ、筐体４６０３ｂ、記録媒体４６０３ｃ、表示部４６０３ｄ、音声出力部４６０３ｅ、操作スイッチ４６０３ｆによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０３ｄに用いる。
【０２７９】
図１３（Ｄ）に本発明のテレビの模式図を示す。テレビは、本体４６０４ａ、筐体４６０４ｂ、表示部４６０４ｃ、操作スイッチ４６０４ｄによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０４ｃに用いる。
【０２８０】
図１３（Ｅ）に本発明のヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体４６０５ａ、モニター部４６０５ｂ、頭部固定バンド４６０５ｃ、表示部４６０５ｄ、光学系４６０５ｅによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０５ｄに用いる。
【０２８１】
図１３（Ｆ）に本発明のビデオカメラの模式図を示す。ビデオカメラは、本体４６０６ａ、筐体４６０６ｂ、接続部４６０６ｃ、受像部４６０６ｄ、接眼部４６０６ｅ、バッテリー４６０６ｆ、音声入力部４６０６ｇ、表示部４６０６ｈによって構成されている。実施の形態及び実施例１〜実施例６で示した構成の表示装置を、表示部４６０６ｈに用いる。
【０２８２】
本発明は、上記電子機器に限定されず、実施の形態及び実施例１〜実施例６で示した構成の表示装置を用いた、様々な電子機器とすることができる。
【実施例８】
【０２８３】
本実施例では、実施の形態１で示した本発明の信号線駆動回路（制御電流出力回路）の実際の構成について、図２０を用いて説明する。
【０２８４】
図２０は、信号線駆動回路の一部の上面図であり、複数の電流源（図１における準制御電流出力回路１１０２に相当）と、電流源に接続される切り換え回路（図１における１１０１に相当）とが記載される。なお図１では電流源を構成するトランジスタ（図１の１１１２に相当）が４つで一つの組をなしているが、図２０ではフルカラー表示を行うため、各ＲＧＢ分配置された１２つのトランジスタが一つの組をなしている（但し、図面の制約上、図２０には７つのトランジスタしか記載していない）。
【０２８５】
そして、切り換え回路には、図２に示したような複数のアナログスイッチが配線を用いて接続されている。この切り換え回路、すなわちアナログスイッチや配線の接続により、電流源と信号線（図２０には記載されない）との電気的な接続が切り換えられる。
【０２８６】
また図２１（Ａ）には、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを有するアナログスイッチを示す。更に図２１（Ｂ）には電流源のｎチャネル型薄膜トランジスタを示す。なお、電流源の薄膜トランジスタはそのばらつきを低減するため、ＴＦＴのチャネル形成領域のチャネル長（Ｌ）及びチャネル幅（Ｗ）を大きくとっている（特にチャネル長を１００μｍとしている）
。
【０２８７】
以上のようなｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタは実施例２に記載の作製方法を用いて形成すればよい。
【図面の簡単な説明】
【０２８８】
【図１】本発明の制御電流出力回路の構成を示す図。
【図２】本発明の制御電流出力回路の構成を示す図。
【図３】本発明の制御電流出力回路の駆動方法を示すタイミングチャートを示す図。
【図４】本発明の制御電流出力回路の構成を示す模式図。
【図５】本発明の制御電流出力回路の構成を示す図。
【図６】本発明の制御電流出力回路の構成を示す図。
【図７】表示装置の画素の構成を示す図。
【図８】従来の表示装置の構成を示すブロック図。
【図９】本発明の表示装置の作製工程を示す図。
【図１０】本発明の表示装置の作製工程を示す図。
【図１１】本発明の表示装置の作製工程を示す図。
【図１２】本発明の表示装置の構造を示す上面図及び断面図。
【図１３】本発明の電子機器を示す図。
【図１４】本発明の制御電流出力回路の構成を示す図。
【図１５】本発明の制御電流出力回路の構成を示す図。
【図１６】本発明の制御電流出力回路の構成を示す図。
【図１７】本発明の表示装置の構造を示す断面図。
【図１８】本発明の表示装置の構造を示す断面図。
【図１９】本発明の表示装置の構造を示す断面図。
【図２０】本発明の表示装置の構造を示す上面図。
【図２１】本発明の表示装置の構造を示す上面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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