(57)【要約】【課題】回路と誘電体層との間の付着力を増強させることのできる回路基板構造の製法を提供する。【解決手段】表面に少なくとも第１の回路層が形成されるコア板を準備し、該コア板の表面に誘電体層を形成し、該誘電体層に複数の第１および第２の開口部を形成し、該第２の開口部より該第１の回路層の電極パッドを露出させ、該誘電体層の表面および第１、第２の開口部に金属層を形成し、その後、該誘電体層の表面の金属層を除去し、該誘電体層の第１の開口部に第２の回路層を形成し、該第２の開口部に該第１の回路層に電気的に接続される導電構造を形成する。【選択図】図１Ｈ
2007221089.tif 000002
【特許請求の範囲】
【請求項１】
表面に少なくとも第１の回路層を有するコア板を準備する工程と、
前記第１の回路層が形成されたコア板の表面に誘電体層を形成し、前記誘電体層に、第１の開口部と、前記第１の回路層の電極パッドを露出させるための第２の開口部とを複数形成する工程と、
前記誘電体層の表面および第１、第２の開口部に金属層を形成する工程と、
前記誘電体層の表面の金属層を除去し、前記誘電体層の第１の開口部に第２の回路層を形成し、前記第２の開口部に前記第１の回路層に電気的に接続される導電構造を形成する工程と、
を備えることを特徴とする回路基板構造の製法。
【請求項２】
前記誘電体層の第１、第２の開口部を形成する工程は、
前記誘電体層が露出した表面にレジスト層を形成し、前記レジスト層に複数の開口部を形成し、一部の開口部が前記第１の回路層の電極パッドに対応する工程と、
前記レジスト層および前記レジスト層の開口部における誘電体層の一部を除去し、前記誘電体層の表面に複数の第１の開口部を形成する工程と、
前記誘電体層において前記電極パッドに対応した位置における第１の開口部に第２の開口部を形成することにより、前記第１の回路層の電極パッドを露出させる工程と、
を含むことを特徴とする請求項１に記載の回路基板構造の製法。
【請求項３】
前記第２の開口部は、ドリルにより形成され、ドライエッチングにより前記レジスト層が除去されるとともに前記第１の開口部が形成されることを特徴とする請求項２に記載の回路基板構造の製法。
【請求項４】
前記第２の開口部は、レーザードリルにより形成されることを特徴とする請求項３に記載の回路基板構造の製法。
【請求項５】
前記誘電体層の第１、第２の開口部を形成する工程は、
前記誘電体層が露出した表面にレジスト層を形成し、前記レジスト層に複数の開口部を形成し、一部の開口部が前記第１の回路層の電極パッドに対応する工程と、
前記レジスト層の開口部における誘電体層の表面に第１の開口部を形成する工程と、
前記レジスト層および前記レジスト層の開口部における誘電体層の一部を除去することにより、前記第１の開口部に複数の第２の開口部を形成し、前記第１の回路層の電極パッドを露出させるとともに、前記レジスト層の除去時に前記誘電体層の一部に他の第１の開口部を形成する工程と、
を含むことを特徴とする請求項１に記載の回路基板構造の製法。
【請求項６】
前記第１の開口部は、ドリルにより形成され、ドライエッチングにより前記レジスト層が除去されるとともに前記第２の開口部が形成され、ドライエッチングにより前記レジスト層が除去されるとともに他の第１の開口部が形成されることを特徴とする請求項５に記載の回路基板構造の製法。
【請求項７】
前記第１の開口部は、レーザードリルにより形成されることを特徴とする請求項６に記載の回路基板構造の製法。
【請求項８】
前記誘電体層の第１、第２の開口部を形成する工程は、
前記誘電体層が露出した表面にレジスト層を形成し、前記レジスト層に複数の開口部を形成し、一部の開口部が前記第１の回路層の電極パッドに対応する工程と、
前記レジスト層の一部の開口部における誘電体層に第２の開口部を形成し、前記第１の回路層の電極パッドを露出させる工程と、
前記レジスト層および前記レジスト層の開口部における誘電体層の一部を除去することにより、前記誘電体層の表面に複数の第１の開口部を形成する工程と、
を含むことを特徴とする請求項１に記載の回路基板構造の製法。
【請求項９】
前記第２の開口部は、ドリルにより形成され、ドライエッチングにより前記レジスト層が除去されるとともに前記第１の開口部が形成されることを特徴とする請求項８に記載の回路基板構造の製法。
【請求項１０】
前記第２の開口部は、レーザードリルにより形成されることを特徴とする請求項９に記載の回路基板構造の製法。
【請求項１１】
前記誘電体層の第１、第２の開口部を形成する工程は、
前記誘電体層が露出した表面に第２の開口部を形成することで、前記第１の回路層の電極パッドを露出させる工程と、
前記誘電体層が露出した表面にレジスト層を形成し、前記レジスト層に複数の開口部を形成する工程と、
前記レジスト層および前記レジスト層の開口部における誘電体層の一部を除去することにより、前記誘電体層の表面に複数の第１の開口部を形成する工程と、
を含むことを特徴とする請求項１に記載の回路基板構造の製法。
【請求項１２】
前記第２の開口部は、ドリルにより形成され、前記第１の開口部は、ドライエッチングにより形成されることを特徴とする請求項１１に記載の回路基板構造の製法。
【請求項１３】
前記第２の開口部は、レーザードリルにより形成されることを特徴とする請求項１２に記載の回路基板構造の製法。
【請求項１４】
前記誘電体層と前記金属層との間には、導電層をさらに形成することを特徴とする請求項１に記載の回路基板構造の製法。
【請求項１５】
前記誘電体層および前記第２の回路層には、絶縁保護層をさらに形成し、前記絶縁保護層に開口部を形成することにより、前記第２の回路層における電極パッドを露出させることを特徴とする請求項１に記載の回路基板構造の製法。
【請求項１６】
前記絶縁保護層は、ソルダーレジスト層であることを特徴とする請求項１５に記載の回路基板構造の製法。
【請求項１７】
前記金属層は、鉛、錫、銀、銅、金、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、アルミニウムおよびガリウムまたはそれらの合金のいずれか一つからなることを特徴とする請求項１に記載の回路基板構造の製法。
【請求項１８】
前記誘電体層および前記第２の回路層には、誘電体層およびパターニングされた回路層をそれぞれ繰り返し形成することにより、多層回路の回路基板を形成することを特徴とする請求項１に記載の回路基板構造の製法。
【請求項１９】
前記コア板は、単層または多層の回路基板のいずれか一つであることを特徴とする請求項１に記載の回路基板構造の製法。
【請求項２０】
前記多層の回路基板は、セラミックス板をコアとして、前記セラミックス板の表面に第１の回路層を形成し、貫通されためっきスルーホール（ＰＴＨ）を形成することにより、前記セラミックス板の両表面の第１の回路層を電気的に接続させて形成することを特徴とする請求項１９に記載の回路基板構造の製法。
【請求項２１】
前記多層の回路基板は、金属板をコアとして、前記金属板の上下表面に誘電体層を形成し、前記金属板および誘電体層を貫通させる開口部を少なくとも１つ形成し、前記開口部に絶縁層を形成し、前記絶縁層の表面にめっきスルーホール（ＰＴＨ）を形成し、前記誘電体層の表面に第１の回路層を形成することにより、形成することを特徴とする請求項１９に記載の回路基板構造の製法。
【請求項２２】
表面に少なくとも第１の回路層を有するコア板と、
前記第１の回路層を有するコア板の表面に形成され、複数の第１および第２の開口部が形成され、前記第２の開口部が一部の前記第１の開口部に形成され、前記第２の開口部より前記第１の回路層の電極パッドが露出する誘電体層と、
前記誘電体層の第１の開口部に形成される第２の回路層と、
前記誘電体層の第２の開口部に形成され、前記第１の回路層に電気的に接続される導電構造と、
を備えていることを特徴とする回路基板構造。
【請求項２３】
前記誘電体層と前記第２の回路層との間および前記誘電体層と前記導電構造との間に導電層が設けられていることを特徴とする請求項２２に記載の回路基板構造。
【請求項２４】
前記誘電体層および前記第２の回路層に絶縁保護層がさらに形成され、前記絶縁保護層に前記第２の回路層における電極パッドを露出させる開口部が形成されていることを特徴とする請求項２２に記載の回路基板構造。
【請求項２５】
前記絶縁保護層は、ソルダーレジスト層であることを特徴とする請求項２４に記載の回路基板構造。
【請求項２６】
前記第２の回路層および導電構造は、鉛、錫、銀、銅、金、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、アルミニウムおよびガリウムまたはそれらの合金のいずれか一つからなることを特徴とする請求項２２に記載の回路基板構造。
【請求項２７】
前記誘電体層および前記第２の回路層には、誘電体層および第２の回路層がそれぞれ繰り返し形成されることにより、多層回路の回路基板が形成されることを特徴とする請求項２２に記載の回路基板構造。
【請求項２８】
前記コア板は、単層または多層の回路基板のいずれか一つであることを特徴とする請求項２２に記載の回路基板構造。
【請求項２９】
前記多層の回路基板は、セラミックス板をコアとして、前記セラミックス板の表面に第１の回路層が形成され、貫通されためっきスルーホール（ＰＴＨ）が形成されることにより、前記セラミックス板の両表面の第１の回路層が電気的に接続されて形成されることを特徴とする請求項２８に記載の回路基板構造。
【請求項３０】
前記多層の回路基板は、金属板をコアとして、前記金属板の上下表面に誘電体層が形成され、前記金属板および誘電体層を貫通させる開口部が少なくとも１つ形成され、前記開口部に絶縁層が形成され、前記絶縁層の表面にめっきスルーホール（ＰＴＨ）が形成され、前記誘電体層の表面に第１の回路層が形成されることにより、形成されることを特徴とする請求項２８に記載の回路基板構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板構造およびその製法に関し、特に微細回路を有するビルドアップ回路基板の構造及びその製法に関する。
【背景技術】
【０００２】
電子産業の飛躍的な発展に伴い、電子製品に関する研究開発においては多機能化、高性能化が重視される趨勢となっている。半導体パッケージの高集積化（ｉｎｔｅｇｒａｔｉｏｎ）および微細化（ｍｉｎｉａｔｕｒｉｚａｔｉｏｎ）の要求に対応し、より多くの能受動素子および回路が接続されるようにするために、半導体パッケージ基板も両面回路基板から多層回路基板（Ｍｕｌｔｉ−ｌａｙｅｒ  ｂｏａｒｄ）へ移り変わり、限られたスペースで層間接続（Ｉｎｔｅｒｌａｙｅｒ  ｃｏｎｎｅｃｔｉｏｎ）技術を運用することにより半導体基板の配線レイアウトの利用可能面積を拡大し、それによって高配線密度の集積回路（Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の需要に対応し、パッケージ基板の厚さを低減し、基板の同じ単位面積あたりでもより多くの回路および電子素子を収容できるようになっている。
【０００３】
マイクロプロセッサー、チップセット、グラフィックスチップおよび特定用途向け集積回路（ＡＳＩＣ）等の高機能チップの演算の需要に対応するために、配線が施された半導体パッケージ基板についても、そのチップ信号の伝送、周波数帯域、抵抗の制御等の機能を向上させ、高Ｉ／Ｏ数のパッケージ部材の発展を実現させることが必要となっている。しかしながら、半導体パッケージの軽薄短小化、多機能化、高速化、配線の高密度化および高周波化といった趨勢の中で、パッケージ基板はすでに細線化および穴径の小径化に向けた開発が進められている。現在の半導体パッケージ基板の製造工程では、配線サイズが従来の１００ミクロンから３０ミクロン以下に縮小されており、ライン幅（Ｌｉｎｅ  ｗｉｄｔｈ）、ライン間スペース（ｓｐａｃｅ）およびアスペクト比（Ａｓｐｅｃｔ  ｒａｔｉｏ）等の研究開発がより高い回路精度を目標に進められている。
【０００４】
半導体パッケージ基板の配線精度を向上させるために、業界ではビルドアップ（Ｂｕｉｌｄ−ｕｐ）という技術が開発されている。これはすなわちコア回路基板（Ｃｏｒｅ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）の表面に回路ビルドアップ技術により多層誘電体層および回路層が交互に積層され、該誘電体層に導電ビア（Ｃｏｎｄｕｃｔｉｖｅ  ｖｉａ）が設けられることにより、上下層の回路間が電気的に接続されるものである。該ビルドアップ工程は半導体パッケージ基板の回路密度を左右する要素であり、現在の技術に基いて、業界ではセミアディティブ法（Ｓｅｍｉ−ａｄｄｉｔｉｖｅ  ｐｒｏｃｅｓｓ，  ＳＡＰ）およびパターンめっき法（Ｐａｔｔｅｒｎ  ｐｌａｔｉｎｇ  ｍｅｔｈｏｄ）によりビルドアップ回路を作成している。
【０００５】
パターンめっき法は、樹脂付き銅箔（Ｒｅｓｉｎ  ｃｏａｔｅｄ  ｃｏｐｐｅｒ，  ＲＣＣ）であるコア回路基板に開口部が形成されることにより、該コア回路基板両面の銅箔が連通される。その後、該コア回路基板の表面の銅箔および開口部内に無電解めっきにより導電層が形成され、該導電層にパターニングされたレジスト層が形成され、次に、該導電層に配線パターン層を形成するための電気めっきが行われる。その後、前記レジスト層を剥離してエッチングを行い、該レジスト層の下に被覆された導電層を除去することで、コア回路基板の表面に回路が形成されるようになっている。
【０００６】
前記セミアディティブ法は、表面に回路層を有する回路基板の表面に誘電体層が形成され、該誘電体層に開口部が形成され、回路層の一部が露出される。次に、該誘電体層に無電解銅めっき方法により導電層が形成され、該導電層が回路層の一部に電気的に接続され、その後、該導電層にパターニングされたレジスト層が形成され、電気めっき工程が行われることにより、該導電層の表面に配線パターン層が形成される。その後、該レジスト層を剥離してエッチングを行うことで、該レジスト層の下に被覆されている導電層を除去する。このように、これらの工程を繰り返して誘電体層および回路層を形成することにより、多層回路を有する回路基板を作成することができる。
【０００７】
しかしながら、前記のセミアディティブ法またはパターンめっき法により作成された多層半導体パッケージ基板は、微細回路の製造工程が行われる場合、微細回路のライン間スペースが狭いため、形成された回路と誘電体層との間の付着力が好ましくなく、製品の信頼性および品質に影響を及ぼしている。回路と誘電体層との間の付着力を強めようとする場合には、回路の配線の幅を増大させることとなり、微細回路の製造能力の向上に不利となる。
【０００８】
また、前記セミアディティブ法またはパターンめっき法により作成された多層半導体パッケージ基板は、その製造工程において、誘電体層に導電層が形成され、該導電層にレジスト層が形成され、該レジスト層に露光、現像またはレーザードリルにより開口部が形成され、その後、該レジスト層の開口部に電気めっきにより配線パターン層が直接形成される。しかしながら、前記レジスト層では、露光、現像またはレーザードリルの精度、および導電層の付着力等の製造工程の能力が制限され、例えば用いられる紫外線の波長の制限によって、露光時に回折によりエッジ部分のフォトレジストのパターンがぼやけて、線幅の規定が難しくなり、より微細な配線の幅が得られないとともに、配線の厚さも容易に制御できなくなることがあった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、以上の事情に鑑み、本発明は、回路と誘電体層との間の付着力を増強させることのできる回路基板構造およびその製法を提供することを目的とする。
【００１０】
また、本発明は、微細回路の回路基板を形成するための回路基板構造およびその製法を提供することを目的とする。
【００１１】
また、本発明は、回路の形状を効率よく制御できるとともに、回路基板の電気特性を向上させることができる回路基板構造およびその製法を提供すること目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明に係る回路基板構造の製法は、表面に少なくとも第１の回路層を有するコア板を準備する工程と、前記第１の回路層が形成されたコア板の表面に誘電体層を形成し、前記誘電体層には、第１の開口部と、前記第１の回路層の電極パッドが露出されるための第２の開口部とを複数形成する工程と、前記誘電体層の表面および第１、第２の開口部に金属層を形成する工程と、前記誘電体層の表面の金属層を除去し、前記誘電体層の第１の開口部に第２の回路層を形成し、前記第２の開口部に前記第１の回路層に電気的に接続される導電構造を形成する工程と、を備える。
【００１３】
上記の回路基板構造の製法の一態様では、該誘電体層と該金属層との間に導電層を形成する工程をさらに備えてもよい。
【００１４】
また、本発明に係る他の製法は、デザインにおける実際の需要に応じて、上記の誘電体層および第２の回路層に誘電体層および第２の回路層をそれぞれ繰り返して形成することにより、多層回路の回路基板を構成してもよい。
【００１５】
また、上記の誘電体層の第１および第２の開口部を形成する工程は、例えば、該誘電体層が露出した表面にレジスト層を形成し、該レジスト層に複数の開口部を形成し、当該複数の開口部の一部の開口部を該第１の回路層の電極パッドに対応させる工程と、該レジスト層および該レジスト層の開口部における誘電体層の一部を除去することにより、該誘電体層の表面に複数の第１の開口部を形成する工程と、該誘電体層において該電極パッドの位置に対応した第１の開口部に第２の開口部をさらに形成することにより、該第１の回路層の電極パッドを露出させ、それによって、該誘電体層に第１および第２の開口部を形成する工程と、を含むようにしてもよい。
【００１６】
また、本発明に係る回路基板構造は、表面に少なくとも第１の回路層を有するコア板と、該第１の回路層を有するコア板の表面に形成され、複数の第１および第２の開口部が形成され、該第２の開口部が一部の該第１の開口部に形成され、該第２の開口部により該第１の回路層の電極パッドが露出する誘電体層と、該誘電体層の第１の開口部に形成されている第２の回路層と、該誘電体層の第２の開口部に形成され、該第１の回路層に電気的に接続されている導電構造と、を備えている。
【００１７】
本発明に係る回路基板構造およびその製法によれば、誘電体層と回路層との間の付着力が向上するため、製品の信頼性および品質が向上している。
【００１８】
また、本発明に係る回路基板構造およびその製法によれば、微細回路製造工程がレジスト層の解像度およびレジスト層と誘電体層との付着力に制限されなくなっているため、微細回路作成の目的を達成することができ、現在の電子機器の小型化、高性能化の需要に対応することができるとともに、配線の厚さを効果的に制御することが可能である。
【発明を実施するための最良の形態】
【００１９】
下記において特定の具体的実施例によって本発明の実施形態を説明する。この技芸に習熟した者は本明細書に記載の内容によって簡単に本発明のその他の利点や効果を理解できる。本発明に係る実質的な技術内容は、広汎に本特許請求の範囲内に定義される。また、本発明は図示の実施の形態に限定されるものではなく、本発明の技術思想の範囲内で数々の変更態様が可能であることは言うまでもない。
【００２０】
［第１の実施形態］
図１Ａ−１乃至図１Ｈは、本発明に係る回路基板構造の製法の第１の実施形態の断面を模式的に示す図である。ここで、それらの図面は本発明に係る回路基板の製造工程を簡略化して模式的に示すものであり、即ちそれらの図面では本発明に係る素子のみが表示され、その表示された素子によって実際に実施される場合の形態が限定されるものではなく、その実際に実施される場合の素子の数、形状、及び寸法などは自由に設計でき、その素子のレイアウト形態がより複雑となるのはいうまでもない。
【００２１】
図１Ａ−１〜図１Ａ−２のうち、まず、図１Ａ−１に示すように、コア板１０、１０'を準備する。該コア板１０、１０'は第１の回路層が設けられている単層または多層の回路基板であり、この回路基板は、例えばセラミックス板１０ａをコアとして、該セラミックス板１０ａの表面に第１の回路層１０３ａが形成され、貫通されためっきスルーホール１０２ａ（ＰＴＨ）が形成され、セラミックス板１０ａの上下両面の第１の回路層１０３ａが電気的に接続されることにより、多層の回路基板として構成されている。また、図１Ａ−２に示すように、この回路基板は、金属板１０ｂをコアとして、その上下表面に誘電体層１０１が形成され、金属板１０ｂおよび誘電体層１０１を貫通する少なくとも１つの開口部１０２が形成され、該開口部１０２に絶縁層１０２ｂが形成されたうえで、さらに該絶縁層１０２ｂの表面にめっきスルーホール１０２ａ（ＰＴＨ）が形成され、該誘電体層１０１の表面に第１の回路層１０３ａが形成されることにより、多層の回路基板として形成されている。該誘電体層１０１はエポキシ樹脂（Ｅｐｏｘｙ  ｒｅｓｉｎ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、シアン酸エステル（Ｃｙａｎａｔｅ  ｅｓｔｅｒ）、ガラスファイバー（Ｇｌａｓｓ  ｆｉｂｅｒ）、ビスマレイミド・トリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｚｉｎｅ，  ＢＴ）またはエポキシ樹脂とガラスファイバーが混合されて成るＦＲ５からなる。以下の実施形態は、セラミックス板１０ａをコアとして第１の回路層１０３ａが設けられた回路基板を例にして説明する。
【００２２】
図１Ｂに示すように、該コア板１０の上表面および下表面に誘電体層１１がそれぞれ形成されている。当該誘電体層１１は、印刷、スピンコートまたはラミネート（ｌａｍｉｎａｔｉｏｎ）のいずれかにより該コア板１０の上表面および下表面に形成される。該誘電体層１１はＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏ−ｂｕｔｈｅｎｅ）、ＬＣＰ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｐｏｌｙｍｅｒ）、ＰＩ（Ｐｏｌｙ−ｉｍｉｄｅ）、ＰＰＥ（Ｐｏｌｙ（ｐｈｅｎｙｌｅｎｅ  ｅｔｈｅｒ）、ＰＴＦＥ（Ｐｏｌｙ（ｔｅｔｒａ−ｆｌｕｏｒｏｅｔｈｙｌｅｎｅ））、ＦＲ４、ＦＲ５、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）、アラミド（Ａｒａｍｉｄｅ）等の感光または非感光有機樹脂であってよく、またはエポキシ樹脂およびガラスファイバー等の材質が混合されてなるものであってもよい。
【００２３】
図１Ｃに示すように、該誘電体層１１にパターニングされたレジスト層１２が形成されることにより、該レジスト層１２がその下の誘電体層１１の一部を被覆する。該レジスト層１２は、例えばドライフィルムまたは液体フォトレジスト等のフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）層であり、印刷、スピンコートまたはラミネート等の方法により該誘電体層１１の表面に形成され、さらに露光、現像等によりパターニングされ、該レジスト層１２に複数の開口部１２０、１２１が形成される。該開口部１２０の貫通位置が該第１の回路層１０３ａにおける電極パッド１０３０の位置に対応している。
【００２４】
図１Ｄに示すように、例えばプラズマエッチング、反応性イオンエッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ，ＲＩＥ）等のドライエッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）製造工程により該レジスト層１２を除去するとともに、該レジスト層１２の開口部１２０、１２１に対応する部分の誘電体層１１を除去し、該誘電体層１１の表面に複数の第１の開口部１１０が形成され、且つ該第１の開口部１１０からは第１の回路層１０３ａにおける電極パッド１０３０が露出せず、該第１の開口部１１０は半凹穴の構造を成す。そこで、該第１の開口部１１０は主に、誘電体層１１にパターニングされた凹溝を形成することで、後続の工程において第２の回路層を形成するのに用いられる。
【００２５】
レジスト層１２および誘電体層１１の一部を除去する方法は周知のものであるため、ここでは詳しい説明を省略する。
【００２６】
図１Ｅに示すように、レーザードリルにより、該誘電体層１１において該電極パッド１０３０に対応する第１の開口部１１０に、完全に貫通する凹溝を成す新たな開口部が、第２の開口部１１２として形成され、該第１の回路層１０３ａの電極パッド１０３０が露出する。該第２の開口部１１２は主に該誘電体層１１において例えば回路層における導電ビアが作成されるのに用いられる。
【００２７】
図１Ｆに示すように、該誘電体層１１、第１の開口部１１０、第２の開口部１１２の表面に導電層１３（ｓｅｅｄ  ｌａｙｅｒ）が形成され、該導電層１３に電気めっきにより金属層１４が形成され、該金属層１４が該誘電体層１１の第１および第２の開口部１１０、１１２に充填される。導電層１３は、主に後続の工程において金属材料に電気めっきを施す際に必要な電流経路として用いられる。該導電層１３は、金属、合金または数層に積層された金属層からなり、例えば銅、錫、ニッケル、クロム、チタン、銅−クロム合金または錫−鉛合金等のいずれか一つまたはそれらの組合せからなる。また、該導電層１３として例えばポリアリニンまたは有機硫黄化合物等の導電性高分子材料を利用してもよい。前記導電層１３は、物理気相成長法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，ＰＶＤ）、化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）、無電解めっきまたは化学堆積などの方法、例えばスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、蒸着（ｅｖａｐｏｒａｔｉｏｎ）、アーク蒸着（Ａｒｃ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、イオンビームスパッタリング（Ｉｏｎ  ｂｅａｍ  ｓｐｕｔｔｅｒｉｎｇ）、レーザーアブレーション法（Ｌａｓｅｒ  ａｂｌａｔｉｏｎ  ｄｅｐｏｓｉｔｉｏｎ）、プラズマ励起化学気相堆積法または無電解めっき等により形成されてもよい。前記電気めっきにより形成された金属層１４の材料は、例えば鉛、錫、銀、銅、金、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、アルミニウムおよびガリウムなどの金属、またはそれらの合金のいずれか一つであってもよい。
【００２８】
図１Ｇに示すように、研磨（ｐｏｌｉｓｈｉｎｇ）、バフ研磨（ｂｕｆｆｉｎｇ）またはエッチング（ｅｔｃｈｉｎｇ）等により該誘電体層１１の表面の金属層１４および該金属層１４により被覆された導電層１３を除去し、該誘電体層１１の第１および第２の開口部１１０、１１２に充填された金属層１４を残存させ、誘電体層１１の第１の開口部１１０に第２の回路層１４ａが形成され、該第２の開口部１１２に該第１の回路層１０３ａに電気的に接続される導電構造１４ｂが形成される。
【００２９】
図１Ｈに示すように、さらに該第２の回路層１４ａが形成された誘電体層１１の表面にビルドアップ工程が行われることにより、多層回路の回路基板を形成する。また、該ビルドアップ工程において誘電体層１１および第２の回路層１４ａに絶縁保護層１５が形成され、該絶縁保護層１５に該第２の回路層１４ａの電極パッド１４１を露出させる複数の開口部１５０が形成されることにより、回路基板が完成する。その後、さらに該回路基板に露出された電極パッド１４１に導電素子が形成されることにより、半導体チップまたは印刷回路基板（図示せず）が接続され、該回路基板の外部への電気的接続が完了する。前記絶縁保護層１５はソルダーレジスト層であってもよい。
【００３０】
上記の製法を介して形成された本発明に係る回路基板構造は、表面に少なくとも第１の回路層１０３ａを有するコア板１０、１０'と、該第１の回路層１０３ａを有するコア板１０、１０'の表面に形成され、複数の第１の開口部１１０および第２の開口部１１２が形成され、該第２の開口部１１２が第１の開口部１１０の一部に形成され、該第２の開口部１１２より該第１の回路層１０３ａの電極パッド１０３０が露出されている誘電体層１１と、該誘電体層１１の第１の開口部１１０に形成されている第２の回路層１４ａと、該誘電体層１１の第２の開口部１１２に形成され、該第１の回路層１０３ａに電気的に接続されている導電構造１４ｂと、を備える。該第２の回路層１４ａおよび導電構造１４ｂは、鉛、錫、銀、銅、金、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、アルミニウムおよびガリウムなどの金属またはそれらの合金のいずれか一つによって形成されればよい。
【００３１】
前記コア板１０、１０'は、第１の回路層が設けられた単層または多層の回路基板であり、例えば図１Ａ−１に示すセラミックス板１０ａをコアとする回路基板であり、該セラミックス板１０ａの表面に第１の回路層１０３ａが形成され、貫通されためっきスルーホール１０２ａ（ＰＴＨ）が形成され、セラミックス板１０ａの上下両面の第１の回路層１０３ａが電気的に接続されることにより、多層の回路基板が構成されている。また、図１Ａ−２に示すように、金属板１０ｂをコアとする回路基板の上下表面に誘電体層１０１が形成され、金属板１０ｂおよび誘電体層１０１を貫通させる少なくとも１つの開口部１０２が形成され、該開口部１０２に絶縁層１０２ｂが形成されたうえで、さらに該絶縁層１０２ｂの表面にめっきスルーホール１０２ａ（ＰＴＨ）が形成され、該誘電体層１０１の表面に第１の回路層１０３ａが形成されことにより、多層の回路基板が形成されている。
また、前記回路基板構造では、さらに該誘電体層１１と該第２の回路層１４ａとの間に、そして該誘電体層１１と該導電構造１４ｂとの間に、導電層１３が形成されている。また、該誘電体層１１および該第２の回路層１４ａに誘電体層および第２の回路層が繰り返し形成されることにより、多層回路の回路基板が形成されている。さらに、該誘電体層１１および該第２の回路層１４ａに例えばソルダーレジスト層である絶縁保護層１５がさらに形成され、該絶縁保護層１５に該第２の回路層１４ａの電極パッド１４１を露出させる開口部１５０が形成されている。
【００３２】
［第２の実施形態］
図２Ａ〜図２Ｇは、本発明に係る回路基板構造の製法の第２の実施形態の断面を模式的に示す図である。
【００３３】
図２Ａに示すように、まず、上下表面に第１の回路層１０３ａが形成されたコア板１０を準備し、該コア板１０に複数のめっきスルーホール１０２ａが形成されることにより、該コア板１０の上下の第１の回路層１０３ａが電気的に接続されている。次に、該コア板１０の上下表面にそれぞれ誘電体層１１が形成されている。
【００３４】
図２Ｂに示すように、誘電体層１１にパターニングされたレジスト層１２が形成され、該レジスト層１２に複数の開口部１２０が形成され、該開口部１２０が該第１の回路層１０３ａの電極パッド１０３０の位置に対応している。
【００３５】
図２Ｃに示すように、例えばレーザードリルにより該レジスト層１２の開口部１２０における誘電体層１１の表面に第１の開口部１１０が形成される。該第１の開口部１１０からは該第１の回路層１０３ａの電極パッド１０３０が露出せず、該第１の開口部１１０は半凹溝の構造となっている。
【００３６】
図２Ｄに示すように、続いて、例えばドライエッチングであるプラズマエッチングまたは反応性イオンエッチングにより該レジスト層１２を除去することにより、該誘電体層１１の第１の開口部１１０に完全に貫通する凹溝の構造の第２の開口部１１２が形成され、該第１の回路層１０３ａにおける電極パッド１０３０が露出する。さらに該誘電体層１１に選択的エッチングにより第１の開口部１１０が形成される。該第１の開口部１１０は主に、誘電体層１１においてパターニングされた凹溝を成し、後続の工程で第２の回路層を形成するのに用いられる。該第２の開口部１１２は例えば回路層における導電ビアとして用いられる。
【００３７】
図２Ｅに示すように、該誘電体層１１および第１および第２の開口部１１０、１１２の表面に導電層１３が形成され、該導電層１３に電気めっきにより金属層１４が形成され、該金属層１４が該誘電体層１１の第１および第２の開口部１１０、１１２に充填される。前記導電層１３は、金属、合金または導電性高分子材料からなる。
【００３８】
図２Ｆに示すように、さらにバフ研磨またはエッチングなどにより誘電体層１１の表面の金属層１４および該金属層１４により被覆された導電層１３を除去し、該誘電体層１１の第１および第２の開口部１１０、１１２に充填された金属層１４を残存させることにより、誘電体層１１に埋め込まれた第２の回路層１４ａを形成する。該第２の回路層１４ａは該誘電体層１１に形成された導電構造１４ｂにより該第１の回路層１０３ａに電気的に接続されている。
【００３９】
図２Ｇに示すように、さらに第２の回路層１４ａが形成された誘電体層１１の表面にビルドアップ工程が行われることにより、多層回路の回路基板を形成する。また、該ビルドアップ工程においては、誘電体層１１および第２の回路層１４ａに絶縁保護層１５が形成され、該絶縁保護層１５に第２の回路層１４ａの電極パッド１４１を露出させる複数の開口部１５０が形成されることにより、回路基板が完成する。その後、さらに該回路基板に露出された電極パッド１４１に導電素子が形成されることにより、半導体チップまたは印刷回路基板（図示せず）が接続され、該回路基板の外部への電気的接続が完了する。
【００４０】
［第３の実施形態］
図３Ａ〜図３Ｇは、本発明に係る回路基板構造の製法の第３の実施形態の断面を模式的に示す図である。
【００４１】
図３Ａに示すように、まず、上下表面に第１の回路層１０３ａが形成されたコア板１０を準備し、該コア板１０に複数のめっきスルーホール１０２ａが形成されることにより、該コア板１０の上下の第１の回路層１０３ａが電気的に接続されている。次に、該コア板１０の上下表面にそれぞれ誘電体層１１が形成されている。
【００４２】
図３Ｂに示すように、該誘電体層１１にパターニングされたレジスト層１２が形成され、該レジスト層１２に複数の開口部１２０、１２１が形成される。該開口部１２０が該第１の回路層１０３ａの電極パッド１０３０の位置に対応している。
【００４３】
図３Ｃに示すように、例えばレーザードリルによりレジスト層１２の開口部１２０における誘電体層１１の表面に完全に貫通する凹溝である第２の開口部１１２が形成され、該第２の開口部１１２により第１の回路層１０３ａの電極パッド１０３０が露出する。該第２の開口部１１２は誘電体層１１において例えば回路層における導電ビアが作成されるのに用いられる。
【００４４】
図３Ｄに示すように、例えばドライエッチングであるプラズマエッチングまたは反応性イオンエッチングによりレジスト層１２および該レジスト層１２の開口部１２０、１２１に対応する部分の誘電体層１１を除去することにより、該誘電体層１１の表面の一部に第１の開口部１１０が形成される。該第１の開口部１１０は、主に誘電体層１１にパターニングされた凹溝が形成されることで、後続の工程において第２の回路層が形成されるのに用いられる。
【００４５】
図３Ｅに示すように、該誘電体層１１および第１および第２の開口部１１０、１１２の表面に後続の電気めっきの電流経路としての導電層１３が形成され、該導電層１３に電気めっきにより金属層１４が形成され、該金属層１４が該誘電体層１１の第１および第２の開口部１１０、１１２に充填される。
【００４６】
図３Ｆに示すように、さらにバフ研磨またはエッチングなどにより該誘電体層１１の表面の金属層１４および該金属層１４により被覆された導電層１３を除去し、該誘電体層１１の第１および第２の開口部１１０、１１２に充填された金属層１４を残存させることにより、該誘電体層１１に埋め込まれた第２の回路層１４ａを形成する。該第２の回路層１４ａは該誘電体層１１に形成された導電構造１４ｂにより該第１の回路層１０３ａに電気的に接続されている。
【００４７】
図３Ｇに示すように、さらに第２の回路層１４ａが形成された誘電体層１１の表面にビルドアップ工程が行われることにより、多層回路の回路基板を形成する。また、該ビルドアップ工程においては、誘電体層１１および第１の回路層１０３ａの上に絶縁保護層１５が形成され、該絶縁保護層１５に該第２の回路層１４ａの電極パッド１４１を露出させる複数の開口部１５０が形成されることにより、回路基板が完成する。その後、さらに該回路基板に露出された電極パッド１４１に導電素子が形成されることにより、半導体チップまたは印刷回路基板（図示せず）が接続され、該回路基板の外部への電気的接続が完了する。
【００４８】
図４Ａ〜図４Ｃに示すように、本発明に係るその他の実施形態においては、前記誘電体層１１の第１および第２の開口部１１０、１１２の形成方法は、まず、レーザードリルにより、該誘電体層１１における該第１の回路層１０３ａの電極パッド１０３０に対応する位置に、完全に貫通する凹溝である第２の開口部１１２が形成されることにより、該第１の回路層１０３ａの電極パッド１０３０を露出させる工程（図４Ａに示す）と、次に、該誘電体層１１にパターニングされたレジスト層１２が形成され、該レジスト層１２に複数の開口部１２０、１２１が形成され、開口部１２０の一部を第２の開口部１１２に対応させる工程（図４Ｂに示す）と、その後例えばドライエッチングにより該レジスト層１２を除去し、該レジスト層１２の開口部１２１に対応する部分の誘電体層１１の表面に第１の開口部１１０が形成され、第２の開口部１１２のその他の開口部１２０に対応する部分の誘電体層１１の表面にも第１の開口部１１０が形成される工程（図４Ｃに示す）と、を備える。該第１の開口部１１０は、誘電体層１１においてパターニングされた凹溝と成ることにより、後続の第２の回路層が形成されるのに用いられる。該第２の開口部１１２は誘電体層１１に例えば回路層における導電ビアが作成されるのに用いられる。
【００４９】
また、本発明において、実際の電気的設計の需要に応じて、上記の工程を繰り返して前記誘電体層１１および第２の回路層１４ａに誘電体層およびパターニングされた回路層が繰り返し形成されることにより、多層回路の回路基板を作成することができる。
【００５０】
本発明に係る第２〜第４の実施形態に基づいて形成された回路基板構造は、第１の実施形態に記載の回路基板構造であるため、ここでは詳しい説明を省略する。
【００５１】
従って、本発明に係る回路基板構造の製法は、表面に少なくとも１つの第１の回路層が形成された基板を準備し、該第１の回路層が形成された基板に誘電体層が形成され、該誘電体層に第１および第２の開口部が形成され、該誘電体層の第２の開口部より該第１の回路層の電極パッドが露出される工程と、次に、該誘電体層に金属層が形成され、該金属層が該誘電体層の第１および第２の開口部に充填され、その後さらに該誘電体層の表面の金属層を除去し、該誘電体層の第１および第２の開口部に充填された金属層を残存させることにより、該誘電体層に埋め込まれた第２の回路層を形成し、該第２の回路層が該誘電体層における導電構造により該基板の第１の回路層に電気的に接続されている。これによって、誘電体層と回路層との間の付着力が向上し、製品の信頼性および品質が向上している。
【００５２】
また、本発明に係る回路基板構造およびその製法において、誘電体層にレジスト層が形成され、ドリル工程およびエッチング工程により、該誘電体層に第１および第２の開口部が形成されるとともに、該レジスト層が除去され、そして該誘電体層に金属層が形成され、該金属層が該誘電体層の第１および第２の開口部に充填され、その後さらに該誘電体層の表面の金属層を除去し、該誘電体層の第１および第２の開口部に充填された金属層を残存させることにより、該誘電体層に埋め込まれた回路層および導電構造を形成することができる。
【００５３】
本発明に係る回路基板構造は、表面に少なくとも１つの第１の回路層を有するコア板と、該第１の回路層を有するコア板の表面に形成され、複数の第１および第２の開口部が形成され、該第２の開口部が該第１の開口部の一部に形成され、該第２の開口部より該第１の回路層の電極パッドが露出される誘電体層と、該誘電体層の第１の開口部に形成されている第２の回路層と、該誘電体層の第２の開口部に形成され、該第１の回路層に電気的に接続されている導電構造と、を備えている。
【００５４】
従って、本発明に係る回路基板構造およびその製法によれば、微細回路の製造工程がレジスト層の解像度およびレジスト層と誘電体層との付着力に制限されないため、微細回路作成の目的を達成することができ、現在の電子機器の小型化、高性能化の需要に対応することができるとともに、配線の厚さを効果的に制御することが可能である。
【００５５】
上記のように、これらの実施の形態は本発明の原理や効果を例示する目的で示すものであり、本発明は、これらによって何ら限定されるものではない。本発明に係る実質的な技術内容は、本特許請求の範囲に定義される。本発明はこの技術分野に精通したものが本発明の要旨を逸脱しない範囲で色々な修飾や変更が可能であり、そうした修飾や変更は本特許請求の範囲に入るものである。
【図面の簡単な説明】
【００５６】
【図１Ａ−１】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ａ−２】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｂ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｃ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｄ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｅ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｆ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｇ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図１Ｈ】本発明に係る回路基板構造およびその製法の第１の実施形態を模式的に示す断面図である。
【図２Ａ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図２Ｂ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図２Ｃ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図２Ｄ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図２Ｅ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図２Ｆ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図２Ｇ】本発明に係る回路基板構造およびその製法の第２の実施形態を模式的に示す断面図である。
【図３Ａ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図３Ｂ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図３Ｃ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図３Ｄ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図３Ｅ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図３Ｆ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図３Ｇ】本発明に係る回路基板構造およびその製法の第３の実施形態を模式的に示す断面図である。
【図４Ａ】本発明に係る回路基板構造およびその製法のその他の実施形態を模式的に示す断面図である。
【図４Ｂ】本発明に係る回路基板構造およびその製法のその他の実施形態を模式的に示す断面図である。
【図４Ｃ】本発明に係る回路基板構造およびその製法のその他の実施形態を模式的に示す断面図である。
【符号の説明】
【００５７】
１０、１０'  コア板
１０１、１１  誘電体層
１０２、１２０、１２１、１５０  開口部
１０２ａ  めっきスルーホール
１０２ｂ  絶縁層
１０３ａ、１４ａ  第１、第２の回路層
１０ａ  セラミックス板
１０ｂ  金属板
１１０，１１２  第１、第２の開口部
１２  レジスト層
１３  導電層
１４１、１０３０  電極パッド
１４ｂ  導電構造
１４  金属層
１５  絶縁保護層
【図１Ａ−１】
2007221089.tif 000003
【図１Ａ−２】
2007221089.tif 000004
【図１Ｂ】
2007221089.tif 000005
【図１Ｃ】
2007221089.tif 000006
【図１Ｄ】
2007221089.tif 000007
【図１Ｅ】
2007221089.tif 000008
【図１Ｆ】
2007221089.tif 000009
【図１Ｇ】
2007221089.tif 000010
【図１Ｈ】
2007221089.tif 000011
【図２Ａ】
2007221089.tif 000012
【図２Ｂ】
2007221089.tif 000013
【図２Ｃ】
2007221089.tif 000014
【図２Ｄ】
2007221089.tif 000015
【図２Ｅ】
2007221089.tif 000016
【図２Ｆ】
2007221089.tif 000017
【図２Ｇ】
2007221089.tif 000018
【図３Ａ】
2007221089.tif 000019
【図３Ｂ】
2007221089.tif 000020
【図３Ｃ】
2007221089.tif 000021
【図３Ｄ】
2007221089.tif 000022
【図３Ｅ】
2007221089.tif 000023
【図３Ｆ】
2007221089.tif 000024
【図３Ｇ】
2007221089.tif 000025
【図４Ａ】
2007221089.tif 000026
【図４Ｂ】
2007221089.tif 000027
【図４Ｃ】
2007221089.tif 000028