(57)【要約】【課題】  チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供する。【解決手段】  空洞１０２を有し、空洞の上方にソース領域１０８、ドレイン領域１０８及びチャネル領域を有する半導体基板１００と、チャネル領域上にゲート絶縁膜１０５を介して形成されたゲート電極１０６と、空洞の上面に形成された第１の部分を有し、チャネル領域に歪みを与える応力発生膜１１２とを備える。【選択図】      図９
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【特許請求の範囲】
【請求項１】
空洞を有し、前記空洞の上方にソース領域、ドレイン領域及びチャネル領域を有する半導体基板と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記空洞の上面に形成された第１の部分を有し、前記チャネル領域に歪みを与える応力発生膜と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記応力発生膜は、前記ソース領域及びドレイン領域を覆う第２の部分をさらに有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記空洞に達する穴をさらに有し、
前記応力発生膜は、前記穴内に形成された第３の部分をさらに有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板は、前記空洞に達する穴をさらに有し、
前記応力発生膜は、前記ソース領域及びドレイン領域を覆う第２の部分と、前記穴内に形成され且つ前記第１の部分と第２の部分とに繋がった第３の部分をさらに有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記応力発生膜は、前記チャネル領域の導電型に応じて、前記チャネル領域に圧縮歪み又は引っ張り歪みを与える
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴのチャネル領域に歪みを与えて、ＭＩＳＦＥＴのチャネル移動度を増加させる技術が注目されている。そのような技術の１つとして、ＭＩＳＦＥＴをシリコン窒化膜で覆い、シリコン窒化膜の応力によってシリコン基板に歪みを与える方法が知られている（非特許文献１参照）。
【０００３】
応力を高めるためには、シリコン窒化膜等の応力発生膜を厚くする必要がある。しかしながら、応力発生膜を厚くすると、コンタクトホールを確実に形成することが困難になる等、半導体装置の微細化に悪影響を与えることとなる。応力発生膜を薄くすると、シリコン基板に十分な歪みを与えることができない。
【０００４】
また、シリコン窒化膜等の応力発生膜上には通常、層間絶縁膜等の上層膜が形成されるため、応力発生膜と上層膜との間にも応力が働く。そのため、応力発生膜とシリコン基板との間に働く応力が上層膜によって制限されてしまい、シリコン基板に十分な歪みを与えることができない。
【０００５】
このように、従来は、応力発生膜によってチャネル領域に十分な歪みを与えることができず、性能に優れた半導体装置を得ることが困難であった。
【非特許文献１】F.Ootsuka, etc., IEDM Tech. Digest, P.575, 2000
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、空洞を有し、前記空洞の上方にソース領域、ドレイン領域及びチャネル領域を有する半導体基板と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記空洞の上面に形成された第１の部分を有し、前記チャネル領域に歪みを与える応力発生膜と、を備える。
【発明の効果】
【０００８】
本発明によれば、チャネル領域に十分な歪みを与えることができ、チャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面を参照して説明する。
【００１０】
（実施形態１）
図１〜図９は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した図である。なお、図１（ａ）〜図９（ａ）は平面図、図１（ｂ）〜図９（ｂ）はそれぞれ図１（ａ）〜図９（ａ）のＢ−Ｂ’線に沿った断面図、図４（ｃ）〜図９（ｃ）はそれぞれ図４（ａ）〜図９（ａ）のＣ−Ｃ’線に沿った断面図である。
【００１１】
まず、図１（ａ）及び図１（ｂ）に示すように、シリコン基板（半導体基板）１００に複数の溝１０１を形成する。
【００１２】
次に、図２（ａ）及び図２（ｂ）に示すように、減圧下の非酸化性雰囲気（１０torr、１０００℃、１００％水素雰囲気）でアニール処理を行う。これにより、複数の溝１０１が変形して空洞１０２が形成され、空洞１０２上にいわゆるＳＯＮ（Silicon On Nothing）領域１０３が形成される。さらに、シリコン基板１００の表面を、ＣＭＰ等によって平坦化する。なお、ＳＯＮ領域１０３の形成技術については特願平１０−１１５３１０に記載されており、本実施形態でも特願平１０−１１５３１０に記載された方法を適用可能である。
【００１３】
次に、図３（ａ）及び図３（ｂ）に示すように、ＳＯＮ領域１０３を囲む素子分離領域１０４を形成する。素子分離領域１０４には、例えばシリコン酸化膜（ＳｉＯ2膜）を用いることできる。
【００１４】
次に、図４（ａ）、図４（ｂ）及び図４（ｃ）に示すように、シリコン基板１００上に、ゲート絶縁膜１０５を介してゲート電極１０６を形成する。ゲート絶縁膜１０５には例えばシリコン酸化膜を、ゲート電極１０６には例えばポリシリコン膜を用いることができる。
【００１５】
次に、図５（ａ）、図５（ｂ）及び図５（ｃ）に示すように、ゲート電極１０６をマスクとして用いた不純物イオン注入により、エクステンション拡散領域を形成する。続いて、シリコン窒化膜（Ｓｉ3Ｎ4膜）からなるゲート側壁部１０７を形成する。さらに、ゲート側壁部１０７をマスクとして用いた不純物イオン注入により、ディープ拡散領域を形成する。これにより、エクステンション拡散領域及びディープ拡散領域で形成されたソース及びドレイン領域１０８が得られる。このようにして、ゲート絶縁膜１０５、ゲート電極１０６、ソース及びドレイン領域１０８を有するＭＩＳトランジスタが形成される。
【００１６】
次に、図６（ａ）、図６（ｂ）及び図６（ｃ）に示すように、シリコン基板１００のＳＯＮ領域１０３に、空洞１０２に達する穴１０９を形成する。なお、図では、２つの穴１０９を形成しているが、穴の数は１個でもよいし、３個以上でもよい。
【００１７】
次に、図７（ａ）、図７（ｂ）及び図７（ｃ）に示すように、厚さ１０ｎｍ程度のニッケル（Ｎｉ）膜等の金属膜１１０を、スパッタリングによって全面に形成する。このとき穴１０９の下方にも金属膜１１０が形成される。なお、穴１０９の側面に金属膜１１０が形成されないようにするため、ロングスロースパッタのように異方性の高いスパッタリングによって金属膜１１０を形成することが望ましい。
【００１８】
次に、図８（ａ）、図８（ｂ）及び図８（ｃ）に示すように、２００〜５００℃程度の温度で熱処理を行う。これにより、ニッケル膜１１０とシリコンとが反応して、Ｎｉシリサイド膜（金属シリサイド膜）１１１が形成される。さらに、硫酸と過酸化水素水との混合液を用いてウェットエッチングを行うことで、未反応のニッケル膜１１０を除去する。これにより、ゲート電極１０６上及びソース及びドレイン領域１０８上にＮｉシリサイド膜が形成された、いわゆるサリサイド（salicide）構造が得られる。なお、本工程において、穴１０９の下方にもＮｉシリサイド膜１１１が形成される。
【００１９】
次に、図９（ａ）、図９（ｂ）及び図９（ｃ）に示すように、シリコン基板１００の表面に歪みを与えるための応力発生膜１１２として、シリコン窒化膜を減圧ＣＶＤによって形成する。これにより、ＭＩＳトランジスタが形成された基板の表面を覆うように、シリコン窒化膜１１２が形成される。また、シリコン基板１００には空洞１０２に達する穴１０９が形成されているため、シリコン窒化膜１１２の原料ガスは穴１０９を通して空洞１０２内にも供給される。その結果、シリコン窒化膜１１２は、空洞１０２の内面全体にも形成され、さらに穴１０９の側面にも形成される。
【００２０】
以上のようにして、図９（ａ）、図９（ｂ）及び図９（ｃ）に示すような半導体装置が形成される。すなわち、空洞１０２の上方にソース及びドレイン領域１０８とチャネル領域が形成され、チャネル領域上にゲート絶縁膜１０５を介してゲート電極１０６が形成されたＭＩＳトランジスタが得られる。
【００２１】
以後の工程については特に図示しないが、層間絶縁膜の形成工程や、ソース領域及びドレイン領域にそれぞれ接続されるコンタクトの形成工程等が行われ、最終的な構造が得られる。
【００２２】
以上のように、本実施形態では、シリコン基板１００の内部に予め空洞１０２を形成しておき、空洞１０２に達する穴１０９を形成した後に、ＣＶＤ等の気相成長法によって応力発生膜（シリコン窒化膜）１１２を形成する。その結果、応力発生膜１１２を空洞１０２の内面全体に形成することができる。そのため、本実施形態では、応力発生膜１１２は、ソース及びドレイン領域１０８を覆う部分（第２の部分）を有する他、ＳＯＮ領域１０３の底面に形成された部分（空洞１０２の上面に形成された部分（第１の部分））も有している。したがって、チャネル領域に対して上下２方向から応力を加えることができるため、応力発生膜１１２を厚くしなくても、チャネル領域に十分な歪みを与えることが可能である。
【００２３】
また、応力発生膜１１２の第１の部分（空洞１０２の上面に形成された部分）の下には空洞１０２が形成されているため、第１の部分の下面には外部から直接的に応力は加わらない。すなわち、第１の部分は、基本的にはシリコン基板１００と接しているだけであるため、応力発生膜１１２とシリコン基板１００との間に働く応力が、他の外力によって制限されるといった問題を防止することができる。したがって、このような観点からも、チャネル領域に十分な歪みを与えることが可能である。
【００２４】
したがって、本実施形態によれば、チャネル領域に十分な歪みを与えることができ、ＭＩＳトランジスタのチャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【００２５】
なお、上述した実施形態では、応力発生膜１１２の穴１０９内に形成された部分（１の部分と第２の部分とに繋がった第３の部分）は穴１０９を埋めていないが、第３の部分によって穴１０９を埋めるようにしてもよい。
【００２６】
また、上述した実施形態では、応力発生膜１１２が発生する応力が圧縮応力か引っ張り応力かについて特に述べていない。すなわち、応力発生膜１１２によってチャネル領域に圧縮歪みを与えるか引っ張り歪みを与えるについて特に述べていないが、チャネル領域に圧縮歪みを与えるか引っ張り歪みを与えるかは、チャネル領域の導電型に応じて決められる。例えば、チャネル領域の導電型がＮ型である場合（すなわち、Ｎ型ＭＩＳトランジスタである場合）にはチャネル領域に引っ張り歪みを与え、チャネル領域の導電型がＰ型である場合（すなわち、Ｐ型ＭＩＳトランジスタである場合）にはチャネル領域に圧縮歪みを与えるように、応力発生膜１１２を形成する。応力発生膜１１２がシリコン窒化膜である場合には、シリコン窒化膜の成膜条件を変えてシリコン窒化膜の組成比（Ｓｉ／Ｎ組成比）を変えることにより、チャネル領域に対して圧縮歪み又は引っ張り歪みを与えることが可能である。
【００２７】
（実施形態２）
図１０〜図１４は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。本実施形態は、同一基板上にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの両方を形成するものである。図１０（ａ）〜図１４（ａ）はＮ型ＭＩＳトランジスタ領域を、図１０（ｂ）〜図１４（ｂ）はＰ型ＭＩＳトランジスタ領域を示している。なお、基本的な構造や製造方法は、第１の実施形態と類似しているため、第１の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【００２８】
まず、第１の実施形態の図１〜図５の工程と同様の工程により、Ｎ型ＭＩＳトランジスタ領域及びＰ型ＭＩＳトランジスタ領域にそれぞれ、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを形成する。ただし、第１の実施形態では、図５の工程の後に図６の工程で穴１０９を形成したが、本実施形態では図５の工程の後に穴１０９を形成せずに、第１の実施形態の図７及び図８の工程と同様の工程を行う。その結果、図１０（ａ）及び図１０（ｂ）に示すような構造が得られる。すなわち、ゲート電極１０６上及びソース及びドレイン領域１０８上にＮｉシリサイド膜１１１が形成された、いわゆるサリサイド（salicide）構造が形成される。ただし、本実施形態では、後の工程でゲート側壁部１０７がエッチングされないようにするため、ゲート側壁部１０７にはシリコン窒化膜ではなくシリコン酸化膜を用いる。
【００２９】
次に、図１１（ａ）及び図１１（ｂ）に示すように、Ｎ型ＭＩＳトランジスタ領域にのみ穴１０９を形成し、さらに引っ張り応力を発生する応力発生膜２０１として、シリコン窒化膜を減圧ＣＶＤによって形成する。これにより、第１の実施形態と同様、Ｎ型ＭＩＳトランジスタ領域では、シリコン窒化膜２０１が空洞１０２の内面全体に形成される。続いて、エッチングストッパー膜２０２として、シリコン酸化膜を形成する。なお、図に示した例では、応力発生膜２０１及びエッチングストッパー膜２０２によって穴１０９が塞がれているが、穴１０９が塞がらないようにしてもよい。
【００３０】
次に、図１２（ａ）及び図１２（ｂ）に示すように、リソグラフィ技術及びドライエッチング技術を用いて、Ｐ型ＭＩＳトランジスタ領域のエッチングストッパー膜２０２を除去する。続いて、Ｐ型ＭＩＳトランジスタ領域の応力発生膜２０１をホットリン酸などを用いて除去する。ドライエッチングによって応力発生膜２０１を除去するようにしてもよい。
【００３１】
次に、図１３（ａ）及び図１３（ｂ）に示すように、Ｐ型ＭＩＳトランジスタ領域にのみ穴１０９を形成し、さらに圧縮応力を発生する応力発生膜２０３として、シリコン窒化膜を減圧ＣＶＤによって形成する。これにより、第１の実施形態と同様、Ｐ型ＭＩＳトランジスタ領域では、シリコン窒化膜２０３が空洞１０２の内面全体に形成される。
【００３２】
次に、図１４（ａ）及び図１４（ｂ）に示すように、リソグラフィ技術及びドライエッチング技術を用いて、Ｎ型ＭＩＳトランジスタ領域の応力発生膜２０３を除去する。このようにして、Ｎ型ＭＩＳトランジスタ領域では引っ張り応力を発生する応力発生膜２０１が形成された構造が得られ、Ｐ型ＭＩＳトランジスタ領域では圧縮応力を発生する応力発生膜２０３が形成された構造が得られる。
【００３３】
以後の工程については特に図示しないが、層間絶縁膜の形成工程や、ソース領域及びドレイン領域にそれぞれ接続されるコンタクトの形成工程等が行われ、最終的な構造が得られる。
【００３４】
以上のように、本実施形態においても、第１の実施形態と同様に、Ｎ型ＭＩＳトランジスタ領域では応力発生膜２０１を有する構造が、Ｐ型ＭＩＳトランジスタ領域では応力発生膜２０３を有する構造が得られる。したがって、第１の実施形態と同様に、チャネル領域に十分な歪みを与えることができ、ＭＩＳトランジスタのチャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【００３５】
また、本実施形態では、Ｎ型ＭＩＳトランジスタ領域では引っ張り応力を有する応力発生膜２０１が形成された構造が、Ｐ型ＭＩＳトランジスタ領域では圧縮応力を有する応力発生膜２０３が形成された構造が得られる。したがって、ＭＩＳトランジスタの導電型に応じた適切な歪みをチャネル領域に与えることができ、このような観点からも性能に優れた半導体装置を得ることが可能となる。
【００３６】
（実施形態３）
図１５〜図１９は、本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。第１の実施形態では、ＭＩＳトランジスタを形成した後に空洞１０２に達する穴１０９及び応力発生膜１１２を形成するようにしたが、本実施形態では、ＭＩＳトランジスタを形成する前に穴及び応力発生膜を形成するようにしている。図１５（ａ）〜図１９（ａ）は平面図、図１５（ｂ）〜図１９（ｂ）はそれぞれ図１５（ａ）〜図１９（ａ）のＢ−Ｂ’線に沿った断面図、図１６（ｃ）〜図１９（ｃ）はそれぞれ図１６（ａ）〜図１９（ａ）のＣ−Ｃ’線に沿った断面図である。なお、基本的な構造や製造方法は、第１の実施形態と類似しているため、第１の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【００３７】
まず、図１５（ａ）及び図１５（ｂ）に示すように、第１の実施形態の図１〜図３の工程と同様の工程により、シリコン基板１００に、空洞１０２、ＳＯＮ領域１０３及び素子分離領域１０４を形成する。続いて、熱酸化により、シリコン基板１００の表面に、シリコン酸化膜からなる保護絶縁膜３０１を形成する。
【００３８】
次に、図１６（ａ）、図１６（ｂ）及び図１６（ｃ）に示すように、シリコン基板１００のＳＯＮ領域１０３に、空洞１０２に達する穴１０９を形成する。なお、図では、２つの穴１０９を形成しているが、穴の数は１個でもよいし、３個以上でもよい。
【００３９】
次に、図１７（ａ）、図１７（ｂ）及び図１７（ｃ）に示すように、応力発生膜３０２として、シリコン窒化膜を減圧ＣＶＤによって形成する。シリコン窒化膜３０２は、シリコン基板１００の表面上、及び空洞１０２の内面全体に形成される。また、シリコン窒化膜３０２は、穴１０９全体を埋めるように形成される。すでに説明したように、Ｎ型ＭＩＳトランジスタ領域に対しては引っ張り応力を有する応力発生膜３０２を形成し、Ｐ型ＭＩＳトランジスタ領域に対しては圧縮応力を有する応力発生膜３０２を形成する。
【００４０】
次に、図１８（ａ）、図１８（ｂ）及び図１８（ｃ）に示すように、シリコン基板１００の表面上に形成された応力発生膜３０２及び保護絶縁膜３０１を、ウェットエッチング等によって除去する。その結果、空洞１０２内及び穴１０９内に応力発生膜３０２が残った状態となる。
【００４１】
次に、図１９（ａ）、図１９（ｂ）及び図１９（ｃ）に示すように、第１の実施形態の図４、図５、図７及び図８と同様の工程を行い、ゲート絶縁膜１０５、ゲート電極１０６、ゲート側壁部１０７、ソース及びドレイン領域１０８及びＮｉシリサイド膜１１１を形成する。これにより、ＭＩＳトランジスタが形成される。なお、ＭＩＳトランジスタを形成した後、ＭＩＳトランジスタが形成された基板の表面を覆うように、さらに応力発生膜（シリコン窒化膜）を形成してもよい。
【００４２】
以後の工程については特に図示しないが、層間絶縁膜の形成工程や、ソース領域及びドレイン領域にそれぞれ接続されるコンタクトの形成工程等が行われ、最終的な構造が得られる。
【００４３】
以上のように、本実施形態においても、第１の実施形態で述べたのと同様に、応力発生膜３０２の第１の部分（空洞１０２の上面に形成された部分）の下には空洞１０２が形成されているため、第１の部分の下面には外部から直接的に応力は加わらない。すなわち、第１の部分は、基本的にはシリコン基板１００と接しているだけであるため、応力発生膜３０２とシリコン基板１００との間に働く応力が、他の外力によって制限されるといった問題を防止することができる。したがって、第１の実施形態と同様に、チャネル領域に十分な歪みを与えることができ、ＭＩＳトランジスタのチャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【００４４】
なお、上述した第１〜第３の実施形態では、応力発生膜としてシリコン窒化膜（より一般的に言えば、シリコン及び窒素を含んだ膜）を用いたが、応力発生膜として他の膜を用いることも可能である。例えば、アルミニウム酸化物膜（アルミナ）を応力発生膜として用いることも可能である。
【００４５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【符号の説明】
【００４７】
１００…シリコン基板      １０１…溝
１０２…空洞      １０３…ＳＯＮ領域
１０４…素子分離領域      １０５…ゲート絶縁膜
１０６…ゲート電極      １０７…ゲート側壁部
１０８…ソース及びドレイン領域      １０９…穴
１１０…ニッケル膜      １１１…Ｎｉシリサイド膜
１１２…応力発生膜
２０１、２０３…応力発生膜      ２０２…エッチングストッパー膜
３０１…保護絶縁膜      ３０２…応力発生膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007103842.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007103842.tif 000018
【図１７】
2007103842.tif 000019
【図１８】
2007103842.tif 000020
【図１９】
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