(57)【要約】【課題】  データを一旦メモリに保存せずに、マイクロプロセッサからドライバ回路へ直接アクセスしてデータ転送を行いたい場合があった。【解決手段】  ＬＣＤパネル２０を駆動するＬＣＤドライバＩＣ１８と、ベースバンドＩＣ間のデータ転送を制御する制御回路において、タイミング制御部２８は、ベースバンドＩＣから出力される信号を、ＬＣＤドライバＩＣ１８が要求するタイミングに調整して出力する。このとき、タイミング制御部２８は、ベースバンドＩＣが、ＬＣＤ表示用メモリ３４にデータを書き込むとき、ベースバンドＩＣから出力されるライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡを遅延させることにより、ＬＣＤドライバＩＣ１８が要求するタイミングで出力する。【選択図】  図２
2007041369.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス型表示パネルを駆動するドライバ回路と、マイクロプロセッサ間のデータ転送を制御する制御回路であって、
前記マイクロプロセッサから出力される信号を、前記ドライバ回路が要求するタイミングに調整して出力するタイミング制御部を備え、
前記タイミング制御部は、前記マイクロプロセッサが、前記ドライバ回路に内蔵されたメモリにデータを書き込む際に、前記マイクロプロセッサから出力されるライトイネーブル信号が書込許可の状態となるエッジを遅延させるライトイネーブル信号遅延回路を含むことを特徴とする制御回路。
【請求項２】
前記ライトイネーブル信号遅延回路は、
前記ライトイネーブル信号を遅延させる遅延素子と、
前記遅延素子により遅延されたライトイネーブル信号と前記ライトイネーブル信号との間で論理演算することにより信号のアクティブ期間を短縮する論理ゲートと、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記タイミング制御部は、さらに、
前記マイクロプロセッサから出力される信号のうち、前記メモリに書き込むべきデータ信号および前記データ信号を書き込むべきアドレスを指定するアドレス信号の少なくとも一方を遅延させる信号遅延回路を含むことを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記タイミング制御部は、さらに、
前記マイクロプロセッサから出力される信号のうち、前記メモリに書き込むべきデータ信号および前記データ信号を書き込むべきアドレスを指定するアドレス信号の少なくとも一方を保持するラッチ回路を含むことを特徴とする請求項１または２に記載の制御回路。
【請求項５】
マトリクス型表示パネルを駆動するドライバ回路と、マイクロプロセッサ間のデータ転送を制御する制御回路であって、
前記マイクロプロセッサから出力される信号を、前記ドライバ回路が要求するタイミングに調整して出力するタイミング制御部を備え、
前記タイミング制御部は、前記マイクロプロセッサが、前記ドライバ回路に内蔵されたメモリからデータを読み出す際に、前記マイクロプロセッサから出力されるリードイネーブル信号が読出許可の状態となるエッジを遅延させるリードイネーブル信号遅延回路を含むことを特徴とする制御回路。
【請求項６】
前記リードイネーブル信号遅延回路は、
前記リードイネーブル信号を遅延させる遅延素子と、
前記遅延素子により遅延されたリードイネーブル信号と前記リードイネーブル信号
との間で論理演算することにより信号のアクティブ期間を短縮する論理ゲートと、
を含むことを特徴とする請求項５に記載の制御回路。
【請求項７】
前記タイミング制御部は、さらに、
前記マイクロプロセッサから出力される信号のうち、読み出すべきデータ信号のアドレスを指定するアドレス信号を遅延させるアドレス信号遅延回路を含むことを特徴とする請求項５または６に記載の制御回路。
【請求項８】
前記タイミング制御部は、さらに、
前記マイクロプロセッサから出力される信号のうち、読み出すべきデータ信号のアドレスを指定するアドレス信号を保持するラッチ回路を含むことを特徴とする請求項５または６に記載の制御回路。
【請求項９】
１つの半導体基板上に一体集積化されたことを特徴とする請求項１から８のいずれかに記載の制御回路。
【請求項１０】
マトリクス型表示パネルと、
前記マトリクス型表示パネルを駆動するドライバ回路と、
前記マトリクス表示型パネルに表示すべき画像データを生成するマイクロプロセッサと、
前記ドライバ回路と前記マイクロプロセッサ間のデータ転送を制御する請求項１から９のいずれかに記載の制御回路と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス型表示パネルを用いた電子機器において、マトリクス型表示パネルのドライバ回路と、マイクロプロセッサ間のデータ転送技術に関する。
【背景技術】
【０００２】
携帯電話端末やＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、デジタルオーディオプレイヤなどさまざまな電子機器に、液晶パネルや有機ＥＬパネルなどマトリクス型表示パネルが搭載されている。マトリクス型表示パネルに画像を表示するためには、マイクロプロセッサにより生成された画像データを、マトリクス型表示パネルのドライバ回路に転送し、このドライバ回路によってマトリクス型表示パネルに画像データを表示させる。
【特許文献１】特開２００２−２５８８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
こうした中、近年の電子機器の高機能化にともない、画像処理専用ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）を備えるものも少なくない。たとえば、画像処理専用ＬＳＩとしては、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）や、ＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）などの画像圧縮技術に対応すべく、これらのエンコーダやデコーダを内蔵するものがある。こうした画像処理専用ＬＳＩをマイクロプロセッサとドライバ回路間に配置した場合において、マイクロプロセッサからドライバ回路へとデータ転送を行う場合、画像処理専用ＬＳＩに内蔵されたメモリに一旦データを保存した上で、画像処理専用ＬＳＩによってドライバ回路が要求するタイミングでデータ転送を行う手法が考えられる。
【０００４】
ここで、上述の画像処理専用ＬＳＩに、マイクロプロセッサとドライバ回路間のデータ転送を、画像処理専用ＬＳＩに内蔵されるメモリを介さずに直接実行する機能（以下、このモードをダイレクトモードと表記する）を実装すれば、電子機器すなわちセットの設計の自由度が高まることとなる。
【０００５】
しかしながら、ダイレクトモードでのデータ転送を実行する場合、以下の課題がある。すなわち、マイクロプロセッサとドライバ回路は電子機器の設計者が任意に選択して実装するところ、マイクロプロセッサから出力されるライトイネーブル信号、リードイネーブル信号あるいはデータ信号、アドレス信号のタイミングが、ドライバ回路が要求するライトイネーブル信号、リードイネーブル信号、データ信号、アドレス信号のタイミングの要求仕様を満たすとは限らない。
【０００６】
本発明は、上述の事情を鑑みてなされたものであり、その目的は、ダイレクトモードによるデータ転送を実現することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、マトリクス型表示パネルを駆動するドライバ回路と、マイクロプロセッサ間のデータ転送を制御する制御回路に関する。この制御回路は、マイクロプロセッサから出力される信号を、ドライバ回路が要求するタイミングに調整して出力するタイミング制御部を備え、タイミング制御部は、マイクロプロセッサが、ドライバ回路に内蔵されたメモリにデータを書き込む際に、マイクロプロセッサから出力されるライトイネーブル信号が書込許可の状態となるエッジを遅延させるライトイネーブル信号遅延回路を含む。
【０００８】
この態様によれば、タイミング制御部は、ライトイネーブル信号のエッジを遅延させることにより、ライトイネーブル信号をドライバ回路が要求する波形に変形して出力する。これによって、ダイレクトモードによるデータの書込が可能となる。
【０００９】
ライトイネーブル信号遅延回路は、ライトイネーブル信号を遅延させる遅延素子と、遅延素子により遅延されたライトイネーブル信号とライトイネーブル信号との間で論理演算することにより信号のアクティブ期間を短縮する論理ゲートと、を含んでもよい。
この態様によれば、論理ゲートによる論理演算の結果、ライトイネーブル信号は、アクティブ期間が短縮され、ドライバ回路が要求する波形に変形される。これによって、ダイレクトモードによるデータの書込が可能となる。
【００１０】
タイミング制御部は、さらに、マイクロプロセッサから出力される信号のうち、メモリに書き込むべきデータ信号およびデータ信号を書き込むべきアドレスを指定するアドレス信号の少なくとも一方を遅延させる信号遅延回路を含んでもよい。
この態様によれば、タイミング制御部は、データ信号およびアドレス信号の少なくとも一方を遅延させて、これらの信号をドライバ回路が要求するタイミングで出力する。これによって、ダイレクトモードによるデータの書込が可能となる。
【００１１】
タイミング制御部は、さらに、マイクロプロセッサから出力される信号のうち、メモリに書き込むべきデータ信号およびデータ信号を書き込むべきアドレスを指定するアドレス信号の少なくとも一方を保持するラッチ回路を含んでもよい。
この態様によれば、ラッチ回路は、書込が実行されるタイミングにおいて、データ信号およびアドレス信号を保持するので、ドライバ回路の要求するタイミングでのデータの書込が可能となる。
【００１２】
本発明の別の態様も、マトリクス型表示パネルを駆動するドライバ回路と、マイクロプロセッサ間のデータ転送を制御する制御回路に関する。この制御回路は、マイクロプロセッサから出力される信号を、ドライバ回路が要求するタイミングに調整して出力するタイミング制御部を備え、タイミング制御部は、マイクロプロセッサが、ドライバ回路に内蔵されたメモリからデータを読み出す際に、マイクロプロセッサから出力されるリードイネーブル信号が読出許可の状態となるエッジを遅延させるリードイネーブル信号遅延回路を含む。
【００１３】
この態様によれば、タイミング制御部は、リードイネーブル信号のエッジを遅延させることにより、リードイネーブル信号をドライバ回路が要求する波形に変形して出力する。これによって、ダイレクトモードによるデータの読出が可能となる。
【００１４】
リードイネーブル信号遅延回路は、リードイネーブル信号を遅延させる遅延素子と、
遅延素子により遅延されたリードイネーブル信号と前記リードイネーブル信号との間で論理演算することにより信号のアクティブ期間を短縮する論理ゲートと、を含んでもよい。
この態様によれば、論理ゲートによる論理演算の結果、リードイネーブル信号は、アクティブ期間が短縮され、ドライバ回路が要求する波形に変形される。これによって、ダイレクトモードによるデータの読出が可能となる。
【００１５】
タイミング制御部は、さらに、マイクロプロセッサから出力される信号のうち、読み出すべきデータ信号のアドレスを指定するアドレス信号を遅延させるアドレス信号遅延回路を含んでもよい。
この態様によれば、タイミング制御部は、アドレス信号を遅延させて、ドライバ回路が要求するタイミングで出力する。これによって、ダイレクトモードによるデータの読出が可能となる。
【００１６】
タイミング制御部は、さらに、マイクロプロセッサから出力される信号のうち、読み出すべきデータ信号のアドレスを指定するアドレス信号を保持するラッチ回路を含んでもよい。
この態様によれば、ラッチ回路は、読出が実行されるタイミングにおいて、アドレス信号を保持するので、ドライバ回路の要求するタイミングで、そのアドレス信号により指定されたアドレスに保持されているデータの読出が可能となる。
【００１７】
制御回路は、１つの半導体基板上に一体集積化されてもよい。なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。
【００１８】
本発明の別の態様は、電子機器に関する。この電子機器は、マトリクス型表示パネルと、マトリクス型表示パネルを駆動するドライバ回路と、マトリクス表示型パネルに表示すべき画像データを生成するマイクロプロセッサと、ドライバ回路とマイクロプロセッサ間のデータ転送を制御する上述の制御回路と、を備える。この態様によれば、電子機器においてダイレクトモードによるデータ転送が可能となる。
【００１９】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明の制御回路によれば、ダイレクトモードによるデータ転送を実現できる。
【発明を実施するための最良の形態】
【００２１】
図１は、実施の形態に係る電子機器の構成を示すブロック図である。この電子機器は、携帯電話端末やＰＤＡなどのマトリクス型表示装置を備える。本実施の形態において、電子機器は携帯電話端末として説明する。
携帯電話端末１００は、ベースバンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１０、通信処理部１２、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１４、液晶パネル（以下「ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）パネル」という）２０、液晶パネル表示制御ＩＣ（以下「ＬＣＤ表示制御ＩＣ」という）１６、液晶パネル駆動用ＩＣ（以下「ＬＣＤドライバＩＣ」という）１８、カメラ２２およびバス２４を含む。
【００２２】
ベースバンドＩＣ１０は、携帯電話端末１００全体を統合的に処理する演算処理ユニットである。ベースバンドＩＣ１０は、通信処理部１２と接続される。
音声処理部（図示せず）は、マイク、スピーカやＡ／Ｄコンバータ、Ｄ／Ａコンバータ等を含む。音声処理部は、ユーザが発声した音声を電気信号に変換して増幅し、Ａ／Ｄ変換し、音声コーデックを介してベースバンドＩＣ１０へと出力する。ベースバンドＩＣ１０は、デジタル化された音声信号や、画像データあるいはメールの文章などの文字データに対して、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式やＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  Ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式などの通信方式にもとづいて、符号化ならびに変調を行う。ベースバンドＩＣ１０により変調された送信すべき変調信号は、通信処理部１２へと送られる。
【００２３】
通信処理部１２は、アンテナ、アンプ、ミキサなどの、基地局と通信を行うための高周波回路を含み、ベースバンドＩＣ１０から出力された変調信号を周波数変換して増幅した後、アンテナから基地局へと電波を送信する。また、通信処理部１２は、アンテナで受信した高周波信号を、増幅して周波数変換した後に、ベースバンドＩＣ１０へと出力する。ベースバンドＩＣ１０は、受信した高周波信号を復調する。
【００２４】
ＬＣＤパネル２０は、マトリクス型表示装置であって、データを映像として表示する。ＬＣＤドライバＩＣ１８は、ＬＣＤ表示制御ＩＣ１６から出力される画像データにもとづいて、ＬＣＤパネル２０をマトリクス駆動する。ＬＣＤパネル２０の代わりに、たとえば有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）やＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を用いたマトリクス型表示装置が搭載されていてもよい。
【００２５】
ＬＣＤ表示制御ＩＣ１６は、画像処理専用ＩＣであって、ベースバンドＩＣ１０と、ＬＣＤドライバＩＣ１８間のデータ転送を制御する。このＬＣＤ表示制御ＩＣ１６は、ベースバンドＩＣ１０とバス２４を介して接続される。また、バス２４には、ＲＡＭ１４が接続されている。ＬＣＤ表示制御ＩＣ１６は、カメラ２２によって撮像された静止画、あるいは動画などに対して、ＪＰＥＧ圧縮、ＭＰＥＧ圧縮を行うとともに、ＲＡＭ１４にＪＰＥＧ形式やＭＰＥＧ形式で保存された静止画データや動画データをデコードし、ＬＣＤドライバＩＣ１８が要求するタイミングおよびフォーマットに変換して、ＬＣＤドライバＩＣ１８に対して出力する。その結果、ＬＣＤパネル２０には、ＬＣＤドライバＩＣ１８に入力されたフレームデータに対応した画像が表示される。
【００２６】
本実施の形態では、ＬＣＤ表示制御ＩＣ１６によって、上記の携帯電話端末１００に含まれるベースバンドＩＣ１０およびＬＣＤドライバＩＣ１８の間でダイレクトモードによるデータ転送を行う例について説明する。
【００２７】
図２は、ＬＣＤ表示制御ＩＣ１６およびＬＣＤドライバＩＣ１８の詳細な構成を示すブロック図である。
ＬＣＤ表示制御ＩＣ１６は、画像処理用メモリ２６およびタイミング制御部２８、エンコーダ３０およびデコーダ３２を含む。タイミング制御部２８は、ダイレクトモードによるデータ転送を実現すべく、ベースバンドＩＣ１０から出力される信号をＬＣＤドライバＩＣ１８が要求するタイミングで出力する。具体的には、タイミング制御部２８は、ベースバンドＩＣ１０がＬＣＤドライバＩＣ１８にデータを書き込むとき、ベースバンドＩＣ１０から出力されるライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡを遅延させる。これらの信号が遅延された結果、タイミング制御部２８からは、遅延された信号であるライトイネーブル信号＊ＷＥＮ’、アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’がＬＣＤドライバＩＣ１８が要求するタイミングで出力される。
ここで、ライトイネーブル信号＊ＷＥＮおよびライトイネーブル信号＊ＷＥＮ’は、アクティブローである。
【００２８】
また、タイミング制御部２８は、ベースバンドＩＣ１０がＬＣＤドライバＩＣ１８からデータを読み出すとき、ベースバンドＩＣ１０から出力されるリードイネーブル信号＊ＲＥＮ、アドレス信号ＡＤＤＲを遅延させる。これらの信号が遅延された結果、タイミング制御部２８からは、遅延された信号であるリードイネーブル信号＊ＲＥＮ’およびアドレス信号ＡＤＤＲ’がＬＣＤドライバＩＣ１８が要求するタイミングで出力される。ここで、リードイネーブル信号＊ＲＥＮおよびリードイネーブル信号＊ＲＥＮ’は、アクティブローである。信号の遅延については図４、図５および図６を用いて後述する。
【００２９】
画像処理用メモリ２６は、カメラ２２で撮像された静止画、あるいは動画などに対してＪＰＥＧ圧縮、ＭＰＥＧ圧縮がなされて生成された静止画データや動画データを保存する。エンコーダ３０は、カメラ２２で撮像された静止画、あるいは動画などに関する静止画データや動画データを符号化し、デコーダ３２は、符号化されたデータを復号化する。
【００３０】
ＬＣＤドライバＩＣ１８は、ＬＣＤ表示用メモリ３４、データドライバ４０およびゲートドライバ４２を含む。ＬＣＤ表示用メモリ３４は、設定値記憶領域３６およびフレームデータ記憶領域３８を含む。設定値記憶領域３６は、ＬＣＤパネル２０に関する画素数などの設定値を保存する。フレームデータ記憶領域３８は、ＬＣＤパネル２０の各画素の色やＲＧＢ３色に対応した輝度のデータ（以下、「フレームデータ」とも表記する）を保存する。
【００３１】
ベースバンドＩＣ１０がＬＣＤドライバＩＣ１８にデータを書き込むとき、ＬＣＤ表示用メモリ３４には、ライトイネーブル信号＊ＷＥＮ’、アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’が入力される。そして、ライトイネーブル信号＊ＷＥＮ’が書込許可の状態であるとき、アドレス信号ＡＤＤＲ’により指定されたフレームデータ記憶領域３８にのアドレスにデータ信号ＤＡＴＡ’すなわちフレームデータが書き込まれる。
【００３２】
また、ベースバンドＩＣ１０がＬＣＤドライバＩＣ１８からデータを読み出すとき、ＬＣＤ表示用メモリ３４には、リードイネーブル信号＊ＲＥＮ’、アドレス信号ＡＤＤＲ’が入力される。そして、リードイネーブル信号＊ＲＥＮ’が読出許可の状態であるとき、アドレス信号ＡＤＤＲ’により指定された設定値記憶領域３６のアドレスからデータ信号ＤＡＴＡ’すなわち設定値が、またはフレームデータ記憶領域３８のアドレスからデータ信号ＤＡＴＡ’すなわちフレームデータが読み出される。
【００３３】
データドライバ４０は、フレームデータ記憶領域３８に保存されるフレームデータをＬＣＤパネル２０の発光させる画素に対応するデータ線に出力する。ゲートドライバ４２はＬＣＤパネル２０の発光させる画素に対応する各走査線に走査信号を印加する。
【００３４】
図３は、タイミング制御部２８の構成を示すブロック図である。タイミング制御部２８は、ライトイネーブル信号遅延回路５０、リードイネーブル信号遅延回路５２、アドレス信号遅延回路５４、データ信号遅延回路５６を含む。
【００３５】
ライトイネーブル信号遅延回路５０は、信号線５８、信号線６０、遅延素子６２およびＯＲゲート６４を含む。遅延素子６２は、ライトイネーブル信号＊ＷＥＮを遅延させ、信号線６０へ出力する。遅延素子６２の個数は、ライトイネーブル信号＊ＷＥＮを遅延させる時間の長短に応じて決定される。信号線５８には、ライトイネーブル信号＊ＷＥＮがそのまま入力される。ＯＲゲート６４は、遅延素子６２により遅延されたライトイネーブル信号＊ＷＥＮと信号線５８に入力されたライトイネーブル信号の論理和を出力する。
【００３６】
リードイネーブル信号遅延回路５２は、信号線６６、信号線６８、遅延素子７０およびＯＲゲート７２を含む。リードイネーブル信号遅延回路５２の構成は、上述したライトイネーブル信号遅延回路５０の構成と同様である。
【００３７】
アドレス信号遅延回路５４は、信号線７４および遅延素子７６を含む。アドレス信号遅延回路５４には、アドレス信号ＡＤＤＲが入力され、複数の遅延素子７６により遅延されたアドレス信号ＡＤＤＲ’が出力される。遅延素子７６の個数は遅延される時間の長短に応じて決定される。
【００３８】
データ信号遅延回路５６は、信号線７８および遅延素子８０を含む。データ信号遅延回路５６には、データ信号ＤＡＴＡが入力され、複数の遅延素子８０により遅延されたデータ信号ＤＡＴＡ’が出力される。遅延素子８０の個数は遅延される時間の長短に応じて決定される。
【００３９】
以上の構成に基づいたデータ転送における信号の出力のタイミング調整について説明する。まず、データの書込における信号の出力のタイミング調整について説明する。
図４（ａ）は、ベースバンドＩＣ１０から出力されるライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡのタイミングを示す図である。ここで、ｐ、ｑおよびｒは、ベースバンドＩＣ１０が信号を出力するタイミングの３つのパターンである。以下、これらのパターンをそれぞれ「パターンｐ」、「パターンｑ」、「パターンｒ」という。図４（ｂ）は、ＬＣＤドライバＩＣ１８が、ベースバンドＩＣ１０に要求するライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡのタイミングを示す図である。
【００４０】
図４（ａ）、（ｂ）に示すように、ライトイネーブル信号＊ＷＥＮはアクティブローである。すなわち、ライトイネーブル信号＊ＷＥＮがローのとき、データの書込が許可され、ハイのとき、データの書込は禁止される。本実施の形態では、ライトイネーブル信号をアクティブローとしたが、ライトイネーブル信号をアクティブハイとしてもよい。その場合、ライトイネーブル信号遅延回路５０およびリードイネーブル信号遅延回路５２のそれぞれには、ＯＲゲート６４およびＯＲゲート７２に代えて、ＡＮＤゲートを含ませる。
【００４１】
また、図４（ａ）、（ｂ）において、アドレス信号ＡＤＤＲおよびＤＡＴＡ信号ＤＡＴＡを示す四角い実線は、データあるいはアドレスが確定していることを示す。すなわち、本実施の形態に係るＬＣＤドライバＩＣ１８は、図４（ｂ）に示すように、ライトイネーブル信号＊ＷＥＮがハイからローに遷移する時点ＴＬ２において、アドレス信号ＡＤＤＲが確定していることを要求するとともに、ライトイネーブル信号＊ＷＥＮがローからハイに遷移する時点ＴＨ２においては、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡの双方が確定していることを要求する。ここで、ＬＣＤドライバＩＣ１８が要求する信号の出力のタイミングは、設計仕様として決定されている。なお、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡの双方が、時点ＴＬ１および時点ＴＨ１において確定している場合も、ＬＣＤドライバＩＣ１８の要求は満たされる。
【００４２】
一方、図４（ａ）のｐ、ｑおよびｒに示すように、ベースバンドＩＣ１０から出力されるライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡは、図４（ｂ）に示す要求タイミングを満たさない場合がある。
【００４３】
図４（ａ）に示すように、パターンｐは、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡが、ライトイネーブル信号＊ＷＥＮがローになる時点ＴＬ１、およびハイになる時点ＴＨ１の双方において確定してない、すなわち不定であるパターンである。パターンｑは、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡが、時点ＴＬ１で確定しており、時点ＴＨ１では不定であるパターンである。パターンｒは、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡが、時点ＴＬ１で不定であり、時点ＴＨ１で確定しているパターンである。いずれのパターンにおいても、アドレス信号ＡＤＤＲの確定後にデータ信号ＤＡＴＡが確定し、アドレス信号ＡＤＤＲが不定となった後にデータ信号ＤＡＴＡが不定となる。
【００４４】
図４（ａ）および図４（ｂ）に示すように、ＬＣＤドライバＩＣ１８が要求する信号の出力のタイミングは、ベースバンドＩＣ１０から信号が出力されるタイミングのいずれのパターンとも一致しない。つまり、これらのタイミングは一致しないため、ベースバンドＩＣ１０はダイレクトモードによる書込を実行できない。そこで、本実施の形態では、後述するように、タイミング制御部２８は、ベースバンドＩＣ１０から出力される信号を遅延させて、ＬＣＤドライバＩＣ１８が要求する信号の出力のタイミングに一致させる。
【００４５】
図５は、タイミング制御部２８による信号の遅延を示すタイミングチャートである。ここでは、図４（ａ）に示したパターンｐのライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡの遅延について説明する。ライトイネーブル信号＊ＷＥＮは、時点ｔ１でローになり、時点ｔ９でハイになる。アドレス信号ＡＤＤＲは、時点ｔ２からｔ７の間、確定している。データ信号ＤＡＴＡは、時点ｔ３からｔ８の間、確定している。
【００４６】
ライトイネーブル信号＊ＷＥＮＡは、ライトイネーブル信号遅延回路５０において信号線５８からＯＲゲート６４に入力される信号である。ライトイネーブル信号遅延回路５０に入力されたライトイネーブル信号＊ＷＥＮは、信号線５８において何も処理が施されることはない。つまり、図５に示すように、ライトイネーブル信号＊ＷＥＮＡは、ライトイネーブル信号＊ＷＥＮと同様に、時点ｔ１でローとなり、時点ｔ９でハイとなる。
【００４７】
ライトイネーブル信号＊ＷＥＮＢは、ライトイネーブル信号遅延回路５０において信号線６０からＯＲゲート６４に入力される信号である。ライトイネーブル信号＊ＷＥＮは、信号線６０において複数の遅延素子６２によって時間τ１遅延される。その結果、図５に示すように、ライトイネーブル信号＊ＷＥＮＢは時点ｔ５でローになり、時点ｔ１２でハイになる。
【００４８】
ライトイネーブル信号＊ＷＥＮ’は、ライトイネーブル信号遅延回路５０から出力される信号、すなわちＯＲゲート６４において算出されるライトイネーブル信号＊ＷＥＮＡとライトイネーブル信号＊ＷＥＮＢとの論理和として出力される信号である。ライトイネーブル信号＊ＷＥＮ’は、時点ｔ５でローになり、時点ｔ９でハイになる。これによって、図５に示すように、ライトイネーブル信号＊ＷＥＮが書込許可の状態となるエッジが時点ｔ１から時点ｔ５に遅延される。つまり、ＯＲゲート６４がライトイネーブル信号＊ＷＥＮＡとライトイネーブル信号＊ＷＥＮＢとの間で論理演算することにより、ライトイネーブル信号＊ＷＥＮのアクティブ期間が短縮される。
本実施の形態では、ライトイネーブル信号をアクティブローとすべく、ＯＲゲート６４を用いた。ライトイネーブル信号をアクティブハイとする場合には、上述したようにＯＲゲート６４に代えてＡＮＤゲートを用い、ＡＮＤゲートは、入力される二つのライトイネーブル信号の論理積を出力する。このＡＮＤゲートの論理演算により、ライトイネーブル信号のアクティブ期間が短縮される。
【００４９】
アドレス信号ＡＤＤＲ’は、アドレス信号遅延回路５４によって、アドレス信号ＡＤＤＲが時間τ２遅延された信号である。遅延された結果、アドレス信号ＡＤＤＲ’は、時点ｔ４からｔ１０までの間、確定した状態となる。データ信号ＤＡＴＡ’は、データ信号遅延回路５６によって、データ信号ＤＡＴＡが時間τ３遅延された信号である。遅延された結果、データ信号ＤＡＴＡ’は、時点ｔ６からｔ１１の間、確定した状態となる。
【００５０】
ここで、ライトイネーブル信号＊ＷＥＮ’、アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’に着目すると、アドレス信号ＡＤＤＲ’は、ライトイネーブル信号＊ＷＥＮ’がローとなる時点ｔ５およびハイとなる時点ｔ９において確定した状態である。また、データ信号ＤＡＴＡ’は、ライトイネーブル信号＊ＷＥＮ’がハイとなる時点ｔ９において確定した状態である。これは、図４（ｂ）において示したＬＣＤドライバＩＣ１８が要求する出力のタイミングと一致する。つまり、タイミング制御部２８が、ライトイネーブル信号＊ＷＥＮ、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡを遅延させることにより、ベースバンドＩＣ１０から出力される信号が、ＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整される。その結果、ダイレクトモードによるデータの書込が可能となる。
【００５１】
図４（ａ）に示したパターンｑおよびパターンｒについて説明する。パターンｑにおいて、タイミング制御部２８は、パターンｐの場合と同様の処理を実行する。つまり、ライトイネーブル信号＊ＷＥＮは、ライトイネーブル信号遅延回路５０より遅延され、アドレス信号ＡＤＤＲはアドレス信号遅延回路５４により遅延され、データ信号ＤＡＴＡはデータ信号遅延回路５６により遅延される。これによって、図５においてライトイネーブル信号＊ＷＥＮ’がローになる時点ｔ５でアドレス信号ＡＤＤＲ’が、ライトイネーブル信号＊ＷＥＮがハイになる時点ｔ９でアドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’が確定した状態とすることができる。これは、図４（ｂ）に示したＬＣＤドライバＩＣ１８が要求する出力のタイミングと一致する。つまり、ベースバンドＩＣ１０から出力される信号がＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できるので、ダイレクトモードによるデータの書込が可能となる。
【００５２】
図４（ａ）に示したパターンｒにおいて、タイミング制御部２８は、ライトイネーブル信号＊ＷＥＮをライトイネーブル信号遅延回路５０により遅延する。このとき、ライトイネーブル信号＊ＷＥＮは、アドレス信号ＡＤＤＲが確定した状態であるときに、ローとなるように遅延される。遅延する時間の調整は、遅延素子６２の数の増減によりなされる。この遅延の結果、遅延されたライトイネーブル信号＊ＷＥＮ’がローになる時点でアドレス信号ＡＤＤＲが、ライトイネーブル信号＊ＷＥＮ’がハイになる時点にでアドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡが確定した状態とすることができる。これは、図４（ｂ）に示したＬＣＤドライバＩＣ１８が要求する出力のタイミングと一致する。つまり、ベースバンドＩＣ１０から出力される信号がＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できるので、ダイレクトモードによるデータの書込が可能となる。
なお、本実施の形態においては、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡを遅延させたが、これらの信号のいずれか一方を遅延させてもよい。
【００５３】
本実施の形態では、アドレス信号遅延回路５４によりアドレス信号ＡＤＤＲを、データ信号遅延回路５６によりデータ信号ＤＡＴＡを遅延させて信号の出力のタイミング調整を行った。変形例として、アドレス信号遅延回路５４およびデータ信号遅延回路５６に代えて、タイミング制御部２８に含まれるラッチ回路（図示せず）によりアドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡを保持させてもよい。このとき、ライトイネーブル信号＊ＷＥＮは、ライトイネーブル信号遅延回路５０により遅延される。
【００５４】
図６は、図４（ａ）に示したパターンｐにおけるラッチ回路による信号の出力のタイミング調整を示すタイミングチャートである。ライトイネーブル信号＊ＷＥＮおよびライトイネーブル信号＊ＷＥＮ’がローまたはハイとなるタイミング、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡが確定または不定となるタイミング、アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’が確定するタイミングは、図５を用いて上述した場合と同様である。
【００５５】
アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’は、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡがそれぞれラッチ回路に保持された信号である。つまり、アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’は、ライトイネーブル信号＊ＷＥＮ’がハイになる時点ｔ９以降も確定した状態を維持する。つまり、ライトイネーブル信号＊ＷＥＮ’がローになる時点ｔ５およびハイになる時点ｔ９において、アドレス信号ＡＤＤＲ’およびデータ信号ＤＡＴＡ’は、確定した状態である。これは、図４（ｂ）において示したＬＣＤドライバＩＣ１８が要求する出力のタイミングの条件を満たす。つまり、ベースバンドＩＣ１０から出力される信号をＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できるので、ダイレクトモードによるデータの書込が可能となる。
【００５６】
パターンｑにおいても、パターンｐと同様に、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡをラッチ回路に保持させることにより、ベースバンドＩＣ１０から出力される信号をＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できるので、ダイレクトモードによるデータの書込が可能となる。パターンｒについては、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡは、ライトイネーブル信号＊ＷＥＮ’がハイとなる時点ｔ９においてすでに確定した状態であるため、ラッチ処理によりこれらの信号を保持してタイミング調整を行う必要はない。
なお、本実施の形態においては、アドレス信号ＡＤＤＲおよびデータ信号ＤＡＴＡを保持させたが、これらの信号のいずれか一方をラッチ回路に保持させてもよい。
【００５７】
次に、ダイレクトモードによるデータの読出について説明する。ダイレクトモードによってデータの読み出すときも、ベースバンドＩＣ１０から出力された信号がＬＣＤドライバＩＣ１８が要求するタイミングで出力されるよう、タイミング制御部２８が信号を遅延させることによりタイミングを調整する。データの読出においては、ベースバンドＩＣ１０は、リードイネーブル信号＊ＲＥＮおよびＬＣＤ表示用メモリ３４のデータを読み出すアドレスを指定するアドレス信号ＡＤＤＲを出力して、そのアドレスに保存されているデータを読み出す。つまり、データを読み出すときには、ベースバンドＩＣ１０は、データ信号ＤＡＴＡを出力しない。
【００５８】
データの読出におけるベースバンドＩＣから出力される信号およびＬＣＤドライバＩＣが要求する信号の出力のタイミングについては、上述のデータの書込についての図４（ａ）、図４（ｂ）およびこれらの図を用いた説明を読み替えることにより説明できる。このとき、「書込」を「読出」、「ライトイネーブル信号＊ＷＥＮ」を「リードイネーブル信号＊ＲＥＮ」と読み替える。また、データの読出ではベースバンドＩＣ１０はデータ信号ＤＡＴＡを出力しないため、データ信号ＤＡＴＡおよびデータ信号ＤＡＴＡ’に関する記載は無視するものとする。
【００５９】
図７は、データの読出におけるタイミング制御部による信号の遅延を示すタイミングチャートである。同図を用いて、図４（ａ）に示したパターンｐのリードイネーブル信号＊ＲＥＮおよびアドレス信号ＡＤＤＲの遅延について説明する。リードイネーブル信号＊ＲＥＮは、時点ｔ２１でローになり、時点ｔ２６でハイになる。アドレス信号ＡＤＤＲは、時点ｔ２２からｔ２５の間、確定している。
【００６０】
リードイネーブル信号＊ＲＥＮＡは、リードイネーブル信号遅延回路５２において信号線６６からＯＲゲート７２に入力される信号である。リードイネーブル信号遅延回路５２に入力されたリードイネーブル信号＊ＲＥＮは、信号線６６において何も処理が施されることはない。つまり、図７に示すように、リードイネーブル信号＊ＲＥＮＡは、リードイネーブル信号＊ＲＥＮと同様に、時点ｔ２１でローとなり、時点ｔ２６でハイとなる。
【００６１】
リードイネーブル信号＊ＲＥＮＢは、リードイネーブル信号遅延回路５２において信号線６８からＯＲゲート７２に入力される信号である。リードイネーブル信号＊ＲＥＮは、信号線６８において複数の遅延素子７０によって時間τ１１遅延される。その結果、図７に示すように、リードイネーブル信号＊ＲＥＮＢは時点ｔ２４でローになり、時点ｔ２８でハイになる。
【００６２】
リードイネーブル信号＊ＲＥＮ’は、リードイネーブル信号遅延回路５２から出力される信号、すなわちＯＲゲート７２において算出されるリードイネーブル信号＊ＲＥＮＡとリードイネーブル信号＊ＲＥＮＢとの論理和として出力される信号である。リードイネーブル信号＊ＲＥＮ’は、時点ｔ２４でローになり、時点ｔ２６でハイになる。これによって、図７に示すように、リードイネーブル信号＊ＲＥＮが読出許可の状態となるエッジが時点ｔ２１から時点ｔ２４に遅延される。
【００６３】
アドレス信号ＡＤＤＲ’は、上述したように、アドレス信号遅延回路５４によって、アドレス信号ＡＤＤＲが時間τ１２遅延された信号である。遅延された結果、アドレス信号ＡＤＤＲ’は、時点ｔ２３からｔ２７までの間、確定した状態となる。
【００６４】
ここで、リードイネーブル信号＊ＲＥＮ’およびアドレス信号ＡＤＤＲ’に着目すると、アドレス信号ＡＤＤＲ’は、リードイネーブル信号＊ＲＥＮ’がローとなる時点ｔ２４およびハイとなる時点ｔ２６において確定した状態である。これは、ＬＣＤドライバＩＣ１８が要求する出力のタイミングと一致する。つまり、リードイネーブル信号遅延回路５２によりリードイネーブル信号＊ＲＥＮを、アドレス信号遅延回路５４によりアドレス信号ＡＤＤＲを遅延させることにより、ベースバンドＩＣ１０から出力される信号がＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できる。その結果、ダイレクトモードによるデータの読出が可能となる
【００６５】
図４（ａ）に示したパターンｑおよびパターンｒについて説明する。パターンｑにおいて、タイミング制御部２８は、パターンｐの場合と同様の処理を実行する。つまり、リードイネーブル信号＊ＲＥＮは、リードイネーブル信号遅延回路５２より遅延され、アドレス信号ＡＤＤＲは、アドレス信号遅延回路５４により遅延される。これによって、図７においてリードイネーブル信号＊ＲＥＮ’がローになる時点ｔ２４でアドレス信号ＡＤＤＲ’が、リードイネーブル信号＊ＲＥＮ’がハイになる時点ｔ２６でアドレス信号ＡＤＤＲ’が確定した状態とすることができる。これは、ＬＣＤドライバＩＣ１８が要求する出力のタイミングと一致する。つまり、ベースバンドＩＣ１０から出力される信号がＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できるので、ダイレクトモードによるデータの読出が可能となる。
【００６６】
パターンｒにおいて、タイミング制御部２８は、リードイネーブル信号＊ＲＥＮをリードイネーブル信号遅延回路５２により遅延する。このとき、リードイネーブル信号＊ＲＥＮは、アドレス信号ＡＤＤＲが確定した状態であるときに、ローとなるように遅延される。遅延する時間の調整は、遅延素子７０の数の増減によりなされる。この遅延の結果、遅延されたリードイネーブル信号＊ＲＥＮ’がローになる時点でアドレス信号ＡＤＤＲが、リードイネーブル信号＊ＲＥＮ’がハイになる時点にでアドレス信号ＡＤＤＲが確定した状態とすることができる。これは、ＬＣＤドライバＩＣ１８が要求する出力のタイミングと一致する。つまり、ベースバンドＩＣ１０から出力される信号をＬＣＤドライバＩＣ１８の要求するタイミングで出力されるよう調整できるので、ダイレクトモードによるデータの読出が可能となる。
【００６７】
本実施の形態では、アドレス信号遅延回路５４によりアドレス信号ＡＤＤＲを遅延させて信号の出力のタイミング調整を行った。データの書込の場合と同様に、変形例として、アドレス信号遅延回路５４に代えて、タイミング制御部２８に含まれるラッチ回路（図示せず）によりアドレス信号ＡＤＤＲを保持させてもよい。このとき、リードイネーブル信号＊ＲＥＮは、リードイネーブル信号遅延回路５２により遅延される。
【００６８】
ラッチ回路を用いた信号の出力のタイミング調整については、上述のデータの書込についての図６および同図を用いた説明を読み替えることにより説明できる。このとき、「書込」を「読出」、「ライトイネーブル信号＊ＷＥＮ」を「リードイネーブル信号＊ＲＥＮ」、「ライトイネーブル信号＊ＷＥＮ’」を「リードイネーブル信号＊ＲＥＮ’」と読み替える。また、データの読出ではベースバンドＩＣ１０はデータ信号ＤＡＴＡを出力しないため、データ信号ＤＡＴＡおよびデータ信号ＤＡＴＡ’に関する記載は無視するものとする。
【図面の簡単な説明】
【００６９】
【図１】実施の形態における電子機器の構成を示すブロック図である。
【図２】ＬＣＤ表示制御ＩＣおよびＬＣＤドライバＩＣの詳細な構成を示すブロック図である。
【図３】タイミング制御部の構成を示すブロック図である。
【図４】図４（ａ）は、ベースバンドＩＣから出力される信号のタイミングを示す図である。図４（ｂ）は、ＬＣＤドライバＩＣがベースバンドＩＣに要求する信号のタイミングを示す図である。
【図５】データの書込におけるタイミング制御部による信号の遅延を示すタイミングチャートである。
【図６】データの書込におけるラッチ回路による信号の出力のタイミング調整を示すタイミングチャートである。
【図７】データの読出におけるタイミング制御部による信号の遅延を示すタイミングチャートである。
【符号の説明】
【００７０】
１０  ベースバンドＩＣ、  １２  通信処理部、  １４  ＲＡＭ、  １６  ＬＣＤ表示制御ＩＣ、  １８  ＬＣＤドライバＩＣ、  ２０  ＬＣＤパネル、  ２２  カメラ、  ２４  バス、  ２６  画像処理用メモリ、  ２８  タイミング制御部、  ３０  エンコーダ、  ３２  デコーダ、  ３４  ＬＣＤ表示用メモリ、  ３６  設定値記憶領域、  ３８  フレームデータ記憶領域、  ４０  データドライバ、  ４２  ゲートドライバ、  ５０  ライトイネーブル信号遅延回路、  ５２  リードイネーブル信号遅延回路、  ５４  アドレス信号遅延回路、  ５６  データ信号遅延回路、  ５８  信号線、  ６０  信号線、  ６２  遅延素子、  ６４  ＯＲゲート、  ６６  信号線、  ６８  信号線、  ７０  遅延素子、  ７２  ＯＲゲート、  ７４  信号線、  ７６  遅延素子、  ７８  信号線、  ８０  遅延素子、  １００  携帯電話端末。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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