(57)【要約】【課題】半導体チップとテスタとの間の接触抵抗を検知することにより、正確な電気測定を行う。【解決手段】テスタ電源VccTピンにデバイス内部の電源VccDピンが接続され、これらのピンの間に接触抵抗Rcvが存在している。この回路において、スイッチ１ｃ、抵抗素子１ｄを設け、メモリセルアレイおよびコントロール回路がスタンバイ状態である際に、内部電圧VccDを測定し、出力端子から出力できるようにした。VccDの値が所定値以下である場合は、半導体チップとテスタとの間の接触抵抗値が所定値以上であると判断し、接触抵抗測定を再度行うようにする。これにより、半導体チップの正確な電気測定を行うことができ、テスト起因による歩留まり低下を防止することができる。【選択図】図９
2007192639.tif 000002
【特許請求の範囲】
【請求項１】
外部から与えられる外部電源電圧が供給される第１の電源端子と、
外部から与えられる外部接地電圧が供給される接地端子と、
前記第１の電源端子と前記接地端子との間に接続され、前記外部電源電圧により電圧が供給され、外部からの入力信号に応じて第１の電流が流れ、動作可能な複数のトランジスタを有する内部回路と、
前記第１の電源端子と前記接地端子との間に接続された第１のスイッチと、前記第１のスイッチの一方の導通端に接続された出力部とを有するレベルモニター回路と、
前記出力部に接続され、外部へ前記出力部の電圧を出力する出力端子と、
外部からの入力信号に応じて、前記内部回路を非活性化して前記第１の電流より少ない第２の電流が流れるスタンバイ状態とし、前記第１のスイッチを活性化して前記第１電源端子と前記接地端子間に第３の電流を流す、制御回路とを備えたことを特徴とする半導体チップ。
【請求項２】
前記レベルモニター回路の前記出力部は、前記第１のスイッチの一方の導通端と前記出力端子との間に接続された第２のスイッチであり、
前記内部回路からのデータを出力するためのデータ出力回路を備え、
前記出力端子は前記データ出力回路に接続されたデータ出力端子であり、
前記制御回路は、外部からの入力信号に応じて前記データ出力回路を非活性化することを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記外部電源電圧と異なる電圧が与えられる第２の電源端子を備え、
前記データ出力回路は、前記第２の電源端子および前記接地端子に接続されていることを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記第１の電源端子および前記第２のスイッチは第１の配線で接続され、
前記第２のスイッチおよび前記出力端子は第２の配線で接続され、
前記第１の配線の長さは、前記第２の配線の長さ以下であることを特徴とする請求項２又は３に記載の半導体チップ。
【請求項５】
信号を出力する出力端子を複数有し、複数の前記端子のうち、前記第２のスイッチとの配線経路が最も短くなる端子を、前記出力部の電圧を出力する前記出力端子として用いることを特徴とする請求項２〜４のいずれかに記載の半導体チップ。
【請求項６】
請求項１〜５のいずれかに記載の半導体チップが複数搭載された半導体装置であって、複数のボールピン、および複数の電源端子を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップおよび半導体装置に関し、特に、テスタとの間に接触抵抗が存在しても、正確な電気測定を行える半導体チップおよび半導体装置に関するものである。
【背景技術】
【０００２】
現在、複数の半導体チップを同一のパッケージに搭載するＭＣＰ（マルチチップパッケージ）を用いたデバイスが製品化されている。これにより、パッケージのサイズは小型化されている。
【０００３】
このようなデバイスの電気測定を行う際には、ＭＣＰのピンをテスタのソケットに接触させる。このとき、ＭＣＰの電源ピンとテスタのソケットとの間に接触抵抗が発生し、電気測定の精度が低下する。これを防ぐため、上記接触抵抗の影響を抑えたデバイスの検査方法が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２０００−１２４２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＣＰに搭載された半導体チップの電源規格が異なる場合には、各チップの電源ピンを共用とすることができない。このため、一つのチップに割り当てられる電源ピン数が少なくなる。この場合、外部電源と電源ピンとの間で接触抵抗が発生すると、接触抵抗により電源電圧が降下し、正確なテストを行うことが困難になるという問題があった。
【０００６】
本発明は上記課題を解決するためになされたもので、半導体チップおよび半導体パッケージの電気測定において、テスタとの間の接触抵抗を検知することにより、正確な電気測定を行うことを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体チップは、外部から与えられる外部電源電圧が供給される第１の電源端子と、外部から与えられる外部接地電圧が供給される接地端子と、前記第１の電源端子と前記接地端子との間に接続され、前記外部電源電圧により電圧が供給され、外部からの入力信号に応じて第１の電流が流れ、動作可能な複数のトランジスタを有する内部回路と、前記第１の電源端子と前記接地端子との間に接続された第１のスイッチと、前記第１のスイッチの一方の導通端に接続された出力部とを有するレベルモニター回路と、前記出力部に接続され、外部へ前記出力部の電圧を出力する出力端子と、外部からの入力信号に応じて、前記内部回路を非活性化して前記第１の電流より少ない第２の電流が流れるスタンバイ状態とし、前記第１のスイッチを活性化して前記第１電源端子と前記接地端子間に第３の電流を流す、制御回路とを備えたことを特徴とする。本発明のその他の特徴は、以下において詳細に説明する。
【発明の効果】
【０００８】
本発明によれば、半導体チップおよび半導体パッケージの電気測定において、テスタとの間の接触抵抗を検知することにより、正確な電気測定を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１０】
実施の形態１．
本実施の形態に係る半導体チップおよび半導体パッケージについて説明する。図１に、複数の半導体チップを搭載できるマルチチップパッケージ（以下、「ＭＣＰ」という）のピン配置図を示す。ＭＣＰ１は、８８個のボール型のピン２を有する８８Ball型の半導体パッケージである。ＭＣＰ１には、例えばフラッシュメモリやモバイルＲＡＭなどの半導体チップが搭載されている。各半導体チップの端子は、ＭＣＰ１のピンに接続されている。各ピンの位置は、ＭＣＰ１の右側に付記した座標Ａ〜Ｍと、ＭＣＰ１の下側に付記した座標１〜８により示されている。例えば、モバイルＲＡＭの電源ピンは、座標Ｋ-５の位置に設けられている。
【００１１】
ＭＣＰ１の電気測定は、テスタ（図示しない）により行われる。その際には、ＭＣＰ１のピンをテスタのソケット部に接触させる。ソケット部の構造の例としては、図２に示すポゴピン型構造（側面図）や、図３、図４（図３は斜視図、図４は図３のＡ方向から見た平面図）に示すボール挟込型構造が挙げられる。ポゴピン型構造はソケット３の先端部をピン２に押し当てる構造で、ボール挟込型構造は、一対のソケット３によりピン２を挟み込む構造である。上記いずれの構造においてもテスタにより電気測定を繰り返し行うと、ソケット３に半田が堆積し、ソケット３とピン２との間の接触抵抗が増加する。この状態で電気測定が行われた場合、半導体チップの内部電圧は、接触抵抗を流れる電流と、接触抵抗の積の分だけ低下する。
【００１２】
次に、ＭＣＰ１に搭載された半導体チップの電源電圧Vccの動作保証範囲と、電気測定におけるVccの上限値、下限値との関係を図５に示す。ＭＣＰ１はVccの値に対して、動作保証範囲４で動作させる必要がある。つまり、上記半導体チップは、Vccの値が上限値VHと下限値VLとの間の範囲である場合に動作させる必要がある。
【００１３】
図５の中央の点線部よりも左側の部分（ａ）は、上記接触抵抗によるVccの電圧降下がない場合を示している。中央の点線部よりも右側の部分（ｂ）は、接触抵抗によるVccの電圧降下がある場合を示している。通常の出荷テストにおいては、テスト規格上限値VH0はVHよりも高く、テスト規格下限値VL0は、VLよりも低い値に設定される。従って、Vccの電圧降下がない場合は、上記テストにおいてVccがVH0、VL0でパスすれば、動作保証範囲４のVccの上限スペックVH、下限スペックVLを満たすことができる。
【００１４】
Vccの電圧降下が存在する場合、接触抵抗をRcとし、VccがVH0の時の接触抵抗を流れる電流値をIu、VccがVL0の時の接触抵抗を流れる電流値をILとする。このとき、VH0からの電圧降下はIuとRcとの積となり、ＭＣＰ１内部の電源端子の電圧VH1は、VH0-Iu・Rcに等しくなる。また、VL0からの電圧降下はILとRcとの積となり、ＭＣＰ１内部の電源端子の電圧VL1は、VL0-IL・Rcに等しくなる。
【００１５】
すなわち、接触抵抗Rcによる電圧降下が大きい場合、電気測定でデバイスに印加されるVccの上限値は、要求されるVccの上限スペックVHよりも小さくなり得る。また、この電気測定でデバイスに印加されるVccの下限値は、要求される下限スペックVLよりも大幅に小さくなり得る。この結果、Vccの上限スペックは動作保証範囲４の上限値VHよりも小さい規格でテストされ得る。また、下限スペックは、動作保証範囲４の下限値VLよりも必要以上に小さい規格でテストされ得る。
【００１６】
次に、図１のＭＣＰ１に搭載された半導体チップのメモリブロック図を図６に示す。この半導体チップには、メモリセルアレイを含む内部回路、制御回路（コントロール回路）、Vccレベルモニター回路（出力部（スイッチ）１ａ、スイッチ１ｃ、抵抗素子１ｄを含む点線部で囲まれた部分）、出力回路（データ出力回路）１ｂが設けられている。制御回路にはVccパッド（外部から与えられる外部電源電圧が供給される第１の電源端子）、/CE．、その他の入力信号入力パッド、接地用GNDパッド（外部から与えられる外部接地電圧が供給される接地端子）が接続されている。出力回路１ｂには出力回路用電源VccQパッド、DQ（入出力）パッド、接地用GNDパッドが接続されている。なお、ここでは接地用GNDパッドが複数である例を示したが、１つのみであっても良い。
【００１７】
上記内部回路は、Vccパッドと接地用GNDパッドとの間に接続されている。この内部回路は複数のトランジスタを有し、これらのトランジスタは、外部の電源電圧により電圧が供給され、外部からの入力信号に応じて所定の電流（第１の電流）が流れることにより、動作可能となる。例えば、入力信号/CEがH（チップ非選択）のとき、他の入力信号、例えばテスト信号TEの活性化により、制御回路がTMとCEI（内部回路活性化信号で、入力信号がHのとき活性化され、Lのときは非活性化）を活性化する。また、上記Vccレベルモニター回路は、Vccパッドと接地用GNDパッドとの間に接続された第１のスイッチ１ｃおよび抵抗素子１ｄと、第１のスイッチ１ｃの一方の導通端に接続された出力部（後述する）とを有している。
【００１８】
また、DQ（入出力）パッドは、上記出力部に接続され、半導体チップの外部に出力部の電圧、すなわちモニターしたVccの値を出力することができる。また、上記制御回路は、外部からの入力信号に応じてTM信号を発生し、内部回路を非活性化させ、内部回路に第１の電流より少ない第２の電流が流れるスタンバイ状態とすることができる。この第２の電流の値は、上記第１の電流の値よりも２桁以上低い値である。さらに制御回路は、第１のスイッチ１ｃを活性化してVccパッドと接地用GNDパッドとの間に第３の電流を流すことができる。
【００１９】
ここで、DQパッドは、Vccレベルモニター回路および出力回路１ｂに接続されている。出力部（スイッチ）１ａは、テストモード時に発生するTM信号によりオンして、内部回路を非活性化させる。また、上記TM信号により第１のスイッチ１ｃがオンし、出力部（スイッチ）１ａと抵抗素子１ｄが接続される。
【００２０】
次に、図６のメモリセルアレイ、および各種パッド（Vccパッド、DQパッド、GNDパッド）を半導体チップ上に配置した例を図７に示す。半導体チップの中央部にはメモリセルアレイが配置されている。メモリセルアレイの左側には、アドレス信号入力パッド、コントロール信号入力パッドが配置され、メモリセルアレイの右側には、Vccパッド、DQパッド、GNDパッドが配置されている。このように、半導体チップ上には、内部回路からのデータを出力するためのデータ出力回路に接続されるデータ出力端子、およびデータ入出力端子（DQ0〜DQ9）が複数存在している。
【００２１】
図７の点線Ａで囲まれた部分（DQ4パッド、Vccパッド、GNDパッド）の拡大図を図８に示す。DQ４パッドには出力回路１ｂが接続されている。DQ４パッドとVccパッドとの間には、出力部（スイッチ）１ａが接続されている。さらに、VccパッドとGNDパッドとの間には、スイッチ１ｃ、抵抗素子１ｄが接続されている。
【００２２】
図７に示したように、半導体チップ上には、複数のDQパッド（DQ0〜DQ9）が設けられている。デバイス内部の電圧（VccD）をモニターするためには、これらの複数のDQパッドのうち、いずれのパッドを用いても良い。また、他の機器に未接続のNCパッドを用いても良い。しかし、上記VccDをより正確にモニターするためには、Vccパッドと、モニターする電圧を出力するパッドとの配線距離を短くし、配線抵抗の影響を抑える方が好ましい。従って、半導体チップ上に複数のDQパッド（入出力パッド）が存在する場合、上記VccDが出力されるDQパッドとしては、Vccパッドに最も近いDQパッドを用いることが望ましい。図７に示した半導体チップでは、点線Ａで囲まれた部分のVccパッドにテスタの電源端子が接続されている場合、その直近にあるDQ4パッドをVccDの出力端子として用いることが好適である。
【００２３】
図８に示した出力回路１ｂが、元々デバイス内部の電圧（VccD）で構成（つまり、出力用電源VccQが特別にあるものでない構成）されていれば、それを流用し、DQパッドを経由してモニターするのが最適である。出力用電源VccQを有するデバイスであれば、特にどのパッドからモニターしても良いが、テストでの判定を考慮すると、DQパッドを使用することが好ましい。
【００２４】
次に、本実施の形態に係る半導体チップの電気測定方法について説明する。ＭＣＰ１の電気測定を行う際の回路図を図９に示す。ＭＣＰ１のデバイス内部の電源VccDパッド（以下、単に「VccDピン」という）は、テスタのソケットを介して、テスタ電源VccTピン（以下、単に「VccTピン」という）に接続されている。これによりVccDピンは、VccTピンからテスタの電源を供給することが可能である。VccTピンとVccDピンとの間には、接触抵抗Rcvが存在している。VccDピンは、スイッチSWを介して出力端子に接続されている。また、VccDピンは、スイッチ１ｃ、抵抗素子１ｄを介して、デバイスグランドVssDピン（以下、単に「VssDピン」という）に接続されている。さらにVssDピンは、テスタの接地用VssTピン（以下、単に「VssTピン」という）に接続されている。
【００２５】
つまり、抵抗素子１ｄの一方の端子は、スイッチ１ｃを介してVccDピンと接続され、他方の端子はVssDピンを介して、VssTピンに接続されている。VssDピンとVssTピンとの間には、接触抵抗Rcgが存在している。ここで、VssDピンはＭＣＰ１に多数存在し、１つのVssDピンが高抵抗となっても測定に影響を与えない。このため、接触抵抗Rcgは無視して考えることができる。
【００２６】
次に、図９に示した回路図の具体例を図１０に示す。この回路（半導体チップ）は外部のテスタ電源に接続可能な電源電圧端子（Vcc11パッド）を有している。また、この半導体チップは、内部回路および制御回路（図６参照）を有している。内部回路および制御回路には、Vcc11パッドを介して、テスタ電源からの制御信号で、テスタ電源から与えられる電源電圧により内部電圧VccDが供給される。さらに、この半導体チップはVccレベルモニター回路を有し、上記内部回路および制御回路がスタンバイ状態の際に、抵抗素子Rtmを介して接地端子（GND端子）に接続され、VccDを測定して出力する。
【００２７】
ここで、Vccレベルモニター回路のトランジスタTa、Tbと、出力回路のトランジスタＡ、Ｂとの関係について説明する。トランジスタのゲート長をＬ、ゲート幅をＷ、トランジスタのサイズをＷ／Ｌと定義する。ノイズ等の外的要因に影響されないようにするためには、例えば、Vccレベルモニター回路のTaのサイズは、出力回路のトランジスタＡのサイズの１／１０〜２倍程度とするのが好ましい。また、接触抵抗Rcvは１０〜３０Ω程度となるので、DQピンに検知しやすいレベルとするためには、オン抵抗を１０〜５０Ω程度とするのが好ましい。別の表現をすれば、トランジスタTbのサイズは、トランジスタＢの１／１０〜１０倍程度とすることが好ましい。
【００２８】
具体的には、例えば接触抵抗Rcvが１０Ωの場合、トランジスタTbのオン抵抗と抵抗素子Rtmとの和をRcvの２倍とする。このとき、テスト電源を２Ｖとすると、２／３Ｖ（約０．６７Ｖ）がDQピンに接続される。このため、おおまかには、トランジスタTbのオン抵抗を２０Ω程度としても良い。
【００２９】
なお、上記抵抗素子Rtmを設けたことにより、トランジスタTbのサイズを小さくすることも可能である。また、トランジスタTbのサイズを調整し、抵抗素子Rtmを設けないようにしても良い。
【００３０】
図１０の出力回路は、/RDH、RDLのトランジスタで構成され、/RDHのトランジスタはVccQ1に接続され、RDLのトランジスタは接地用GNDピンに接続されている。/CE=Lのとき、制御回路の信号に応じて/RDH=H、RDL=Lとなる。また、図１０のVccレベルモニター回路は、第１のスイッチとしてのトランジスタTbと、内部VccDをモニターする第２のスイッチとしてのトランジスタTaと、抵抗素子Rtmとを有している。抵抗素子Rtmは、接地用GNDピンに接続されている。ここで、図１０のトランジスタTaは、図６に示したVccレベルモニター回路の出力部１ａに相当するものである。
【００３１】
すなわち、図１０に示した半導体チップでは、Vccレベルモニター回路の出力部として、第２のスイッチ（トランジスタTa）が用いられている。このトランジスタTaは、第１のスイッチ（トランジスタTb）の一方の導通端と出力端子（DQ11パッド）との間に接続されている。また、この半導体チップは、内部回路（図６参照）からのデータを出力するための出力回路（データ出力回路）を有している。上記出力端子（DQ11パッド）は、データ出力回路に接続されたデータ入出力端子である。ここで、制御回路（図６参照）は、外部からの入力信号に応じて、上記データ出力回路を非活性化させる。
【００３２】
上記Vccレベルモニター回路は、内部電圧VccDを出力するための出力回路（データ出力回路）に接続されている。内部電圧VccDは、Vccレベルモニター回路およびデータ出力回路に接続されたデータ入出力端子（DQ11パッド）から出力される。また、上記出力回路は、電源電圧端子（VccQ21パッド）に接続され、この端子は、Vcc1ピンに接続されるテスタ電源とは異なるテスタ電源に接続されている。すなわち、この半導体チップは、外部電源電圧と異なる電圧が与えられる第２の電源端子VccQ21を有し、データ出力回路が、第２の電源端子VccQ21および接地用GNDパッドに接続されている。
【００３３】
ここで、第１の電源端子（Vcc11パッド）と、Vccレベルモニター回路のトランジスタTa（第２のスイッチ）のソース/ドレインとは、第１の配線で接続されている。この配線の配線長をＸとする。また、Vccレベルモニター回路のトランジスタTaのソース/ドレインと、VccDが出力されるデータ入出力端子（DQ11パッド）とは、第２の配線で接続されている。この配線の配線長をＹとする。このとき、第１の配線および第２の配線の配線抵抗を小さくするためには、配線長Ｘ、Ｙは、ともに短いことが好ましい。また、特にトランジスタTa（第２のスイッチ）は、配線抵抗の影響を受けやすい。このため、第１の配線の配線長Ｘは、第２の配線の配線長Ｙの長さ以下となる（つまり、Ｘ＞Ｙとならない）ように設計することが望ましい。
【００３４】
また、図７に示したように、半導体チップ上には、内部回路からのデータを出力するためのデータ出力回路に接続されるデータ出力端子、およびデータ入出力端子（DQ0〜DQ9）など、信号を出力するための出力端子が複数存在している。これらの複数の端子のうち、第２のスイッチ（トランジスタTa）との配線経路が最も短くなる端子が、出力部（トランジスタTa）の電圧を出力する出力端子として用いられるようにする。
【００３５】
なお、Vccレベルモニター回路から出力される端子としてデータ入出力端子が用いられず、Vccレベルモニター専用端子が用いられる場合には、上記トランジスタTaは不要である。また、上記データ入出力端子に代えて、データ出力端子を用いるようにしても良い。また、図示しないが、この半導体チップには入力回路が設けられている。この回路は、/CE=Hで非活性化され、入力データを受け付けないようにすることができる。
【００３６】
また、図１０に示したVccレベルモニター回路の構成は、図１１に示すようなものであっても良い。すなわち、トランジスタTbが、Vcc11パッドとトランジスタTaとの間に設けられた構成であっても良い。
【００３７】
次に、図１０のメモリセルアレイおよび制御回路が動作停止している状態、すなわちスタンバイ状態にある場合の出力回路動作について、図１２を用いて説明する。/CE＝”Ｈ”で内部制御回路が非活性状態となり、出力回路を制御する信号/RDH＝”Ｈ”、RDL＝”Ｌ”となり、出力トランジスタはオフ状態となる。（/CE＝”Ｌ”でも、外部からの他の制御信号の入力がない場合は、スタンバイ状態もあり得るが、出力回路の制御信号（/RDH、RDL）は、同様にオフする制御である）
【００３８】
次に、図１０に示した半導体チップをパッケージに搭載した例について説明する。例えば、図１０の半導体チップが、図１３に示すように半導体パッケージに複数個搭載され、この半導体パッケージは、複数のボールピン、および複数の電源端子（Vccパッド）、接地端子（GNDパッド）を有する構造とする。これらの電源端子、接地端子は、パッケージの裏面側に設けられたボールピンに接続されている。これらのボールピンは、テスタなどの他の機器や、グランド等に接続することができる。なお、ここでは、接地端子が複数設けられた構成を示したが、接地端子は１つのみであっても良い。
【００３９】
次に、ＭＣＰ１をテストモードにエントリーさせる。テストモードのエントリー方法は、タイミングによるエントリー方法や、スーパーVIH等によるエントリーなど、いずれの方法であっても良い。ここでは、タイミングによるエントリー方法について説明する。まず、図１４に示すように、/OE信号をトグルさせる（Ｃ１）。次に、あるAdd信号の組み合わせで、テストモードに入るデータを受け付けることが可能となる（Ｃ２）。次に、Add信号の組み合わせでどのテストモードに入るかを指定し、最後にCRE信号を”Low”→”High”と入力することにより、先に受け付けたテストモードが、チップ内部でイネーブルとなる（Ｃ３）。このようにして、ＭＣＰ１がテストモードにエントリーされる。
【００４０】
ＭＣＰ１がテストモードにエントリーすると、図６のメモリセルアレイおよびコントロール回路がスタンバイ状態のまま、スイッチ１ｃがオンする。すると、VccDピンとVssDピンとの間に抵抗素子１ｄが接続される。すなわち、メモリセルアレイおよびコントロール回路のテストモード時に発生する信号によりスイッチ１ｃをオンさせることにより、VccDピンと抵抗素子１ｄとが接続される。ここで、VccDピンから抵抗素子１ｄを介して、デバイスグランドVssDに電流が流れる。厳密には、VccDピンからメモリセルアレイおよびコントロール回路にも電流が流れるが、これらはスタンバイ状態（停止状態）であるため、電流値は数１０μＡと小さく、無視できるレベルである。
【００４１】
ここで、接触抵抗Rcvの値を求める方法について説明する。テストモードにエントリーすると、スイッチ１ｅに与えられるTM信号がHighになる。するとスイッチ１ｅがＯＮし、VccDの値がDQピンに出力される。このとき、図９の抵抗素子１ｄに流れる電流をIとすると、出力される内部電圧VccDは、
VccD＝VccT−I・Rcv      （式１）
と表される。また、抵抗素子１ｄに流れる電流Iは、
I=VccT/(Rcv+Rtm)      （式２）
と表される。（式１）、（式２）よりIを消去すると、接触抵抗Rcvは、
Rcv={（VccT-VccD）/VccD}・Rtm      （式３）
と表される。（式３）より、VccDの値をモニターすることにより、Rcvの値を求めることが可能であることが分かる。すなわち、出力されるVccDの値により、VccTピンとVccDピンとの間の接触抵抗Rcvを測定することができる。
【００４２】
次に、前述したテストモードを使用したテストフローを図１５に示す。まず、図６に示したパッケージをテスタにセットしてVccDピンをVccTピンに接続し、テストフロー投入のステップを行う（S1）。次に、テスタのソケットとＭＣＰ１との間のコンタクトテストのステップを行う（S2）。この結果NGの場合は、テストフロー投入（S1）のステップに戻る。コンタクトテスト（S2）がパスした場合は、次の接触抵抗検知テスト（S3）のステップに進む。
【００４３】
接触抵抗検知テストのステップ（S3）では、テストモード時に発生する信号により、スイッチ１ｃをオンさせて、VccDピンと抵抗素子１ｄとを接続する。そして、出力されるVccDの値を測定し、その値が所定値以下である場合は、投入ステップ（S1）に戻る。VccDの値が所定値より大きい場合は、接触抵抗検知テストをパスしたと判断し、次のステップ（内部回路のマージンテスト）に進む。
【００４４】
上記接触抵抗検知テストのステップ（S3）を設けたことにより、VccDの値が所定値以下である場合は、再度テストを実施することが可能となる。これにより、テスト起因の歩留まり低下を抑制することができる。
【００４５】
次に、接触抵抗検知テスト（S3）をパスしたＭＣＰ１のマージンテスト（S4）を行う。ここでパスしたデバイスは良品であると判定され、パスしないデバイスは、不良品であると判定される。
【００４６】
このとき、マージンテスト（S4）が行われる際には、接触抵抗Rcvは所定値未満である。すなわち、マージンテストにおけるVccTの電圧降下は、所定値未満に抑えられている。このため、マージンテストのVccの上限値が、製品の上限スペックよりも小さい値で行われるのを防ぐことができる。これにより、良品と判定されたデバイスの中に、製品の上限スペックを満たさないデバイスが混入することを防ぐことができる。また、動作保証範囲の下限値よりも大幅に低いVccでテストされることを防ぐことができる。これにより、テスト起因による歩留まり低下を抑制することができる。
【００４７】
なお、上述したテストフローにおいてVccQピンの接触抵抗が増加した場合、”High”の出力レベルの低下に影響を及ぼす可能性がある。しかし、この部分についてはマージンが十分にあるため、問題とはならないレベルである。但し、VccQピン以外に複数の電源ピンを有するデバイスでは、各電源電圧の値が所望の値となるようにテストを行うことが必要である。
【００４８】
また、テスタのソケット部に半田が堆積して接触抵抗が増加した場合、これを減少させるには、洗浄等のクリーニングが必要である。上述した接触抵抗測定を電気測定から独立して行うと時間がかかるため、量産テストを行う工場などでは、接触抵抗測定を単独で行うことが困難である。しかし、本実施の形態で示したテストフローを行うことにより、量産テストを行う工場などにおいても、ソケットのクリーニング時期を的確に把握することができる。
【００４９】
本実施の形態に係る半導体チップ、半導体パッケージ、およびこれらの電気測定方法によれば、テスタのソケットとデバイスとの間の接触抵抗増加による不良が発生した場合に、再テストを行うことができる。これにより、良品と判定されたデバイスの中に、製品のスペックを満たさないデバイスが混入することを防ぐことができる。また、テスト起因による歩留まり低下を抑制することができる。すなわち、半導体装置とテスタとの間の接触抵抗を検知することにより、正確な電気測定を行うことができる。
【００５０】
実施の形態２．
本実施の形態に係る半導体装置およびその電気測定方法について説明する。本実施の形態では、実施の形態１と異なる点を中心に説明する。実施の形態１で示したテストフロー（図１４参照）では、接触抵抗検知テスト（S3）でNGと判定された場合、テストフローの投入（S1）に戻り、再度テストが行われるフローとなっていた。本実施の形態では、接触抵抗検知テスト（S3）において、出力されるVccDの値が所定値以下である場合、VccDの値を、テスタからの制御により所望の値に補正できるようにする。その他の構成は、実施の形態１と同様である。
【００５１】
上記の半導体装置の電気測定のテストフローを図１６に示す。このテストフローでは、接触抵抗検知テスト（S3）で出力されるVccDの値を測定し、その値が所定値以下である場合は、VccDの値が所望の値となるように補正して、フィードバックする。すなわち、VccDの値が所定値以下であるときに、投入ステップ（S1）に戻ることなく、VccDの値を補正してフィードバックさせるステップ（S5）が設けられている。その他の構成については、実施の形態１と同様である。
【００５２】
上記ステップを設けることにより、接触抵抗検知テスト（S3）でNGの判定がされた場合に、投入ステップ（S1）およびコンタクトテスト（S2）のステップを再度行うことを省略することができる。また、電圧補正を行うステップ（S5）により、接触抵抗Rcvによる電圧降下の分を補償してマージンテストを行うことができる。従って、実施の形態１の効果に加えて、テスト全体に要する時間を短くすることができる。また、ソケットのクリーニング等の周期を長くすることができる。
【００５３】
実施の形態３．
本実施の形態に係る半導体装置およびその電気測定方法について説明する。本実施の形態では、実施の形態１、２と異なる点を中心に説明する。図１７に、本実施の形態に係る半導体装置の一部を示す。これは、実施の形態１、２で示したVccDピン、スイッチ１ｃ、抵抗素子１ｄ、VssDピン（図９参照）に相当する部分の拡大図である。VccDが、並列に設けられた３つのスイッチSw1、Sw2、Sw3に接続されている。これらのスイッチは、それぞれ抵抗素子Rtm1、Rtm2、Rtm3を介して、VssDピンに接続されている。これらのスイッチSw1、Sw2、Sw3は、テストモード時に与えられる信号TM1、TM2、TM3によりオンする。すなわち、これらの信号の組み合わせにより、VccDと接続される抵抗素子の抵抗値を可変とすることができる。つまり、実施の形態１、２で示した抵抗素子１ｄの抵抗値を可変とすることができる。
【００５４】
上記構造とすることにより、実施の形態１、２で示したテストフロー（図１５、図１６参照）で検知するべき接触抵抗Rcvの値に対して、最適な抵抗値を選択することができる。例えば、実施の形態１、２で示した電気測定において、検知するべきRcvの値が非常に小さい場合について考える。この場合、Rcvにおける電圧降下が小さくなり、VccTとVccDの差が小さくなる。このような場合は、抵抗素子Rtm1、Rtm2、Rtm3の抵抗の組み合わせにより、全体の抵抗値が小さくなるようにする。すると、抵抗値が高い場合と比較して、接触抵抗Rcvを流れる電流が増加する。このため、Rcvでの電圧降下が大きくなり、接触抵抗の検知を容易とすることができる。これにより、接触抵抗Rcvの測定精度を向上させることができる。従って、実施の形態１、２で得られる効果に加えて、より正確な電気測定を行うことができる。
【図面の簡単な説明】
【００５５】
【図１】実施の形態１に係る半導体装置のピン配置を示す図。
【図２】テスタのソケット接触部の構造を示す図。
【図３】テスタのソケット接触部の構造を示す図。
【図４】テスタのソケット接触部の構造を示す図。
【図５】ＭＣＰの動作保証範囲とテストの上限値、下限値との関係を示す図。
【図６】半導体チップのメモリブロック図を示す図。
【図７】半導体チップのパッドと各回路の配置を示す図。
【図８】図７の点線Ａの部分を拡大した図。
【図９】実施の形態１に係る半導体装置の電気測定を行う際の回路を示す図。
【図１０】図９の回路の具体例を示す図。
【図１１】Vccレベルモニター回路の構成を示す図。
【図１２】出力回路の構成を示す図。
【図１３】複数の半導体チップが搭載された半導体パッケージを示す図。
【図１４】テストモードのエントリーサイクルを示す図。
【図１５】実施の形態１に係る半導体装置の電気測定のテストフローを示す図。
【図１６】実施の形態２に係る半導体装置の電気測定のテストフローを示す図。
【図１７】実施の形態３に係る半導体装置の電気測定を行う際の回路の拡大図。
【符号の説明】
【００５６】
１  ＭＣＰ（マルチチップパッケージ）、１ａ  出力部、１ｂ  出力回路、１ｃ、１ｅ  スイッチ、１ｄ  抵抗素子、４  動作保証範囲。
【図１】
2007192639.tif 000003
【図２】
2007192639.tif 000004
【図３】
2007192639.tif 000005
【図４】
2007192639.tif 000006
【図５】
2007192639.tif 000007
【図６】
2007192639.tif 000008
【図７】
2007192639.tif 000009
【図８】
2007192639.tif 000010
【図９】
2007192639.tif 000011
【図１０】
2007192639.tif 000012
【図１１】
2007192639.tif 000013
【図１２】
2007192639.tif 000014
【図１３】
2007192639.tif 000015
【図１４】
2007192639.tif 000016
【図１５】
2007192639.tif 000017
【図１６】
2007192639.tif 000018
【図１７】
2007192639.tif 000019