(57)【要約】      （修正有）【課題】ゲート電極層から電荷保存層への電子のバックトンネリング現象を防止しつつ、ブロッキング層とゲート電極層との接合性をも確保することができる合金ゲート電極層を含む不揮発性半導体メモリ素子を提供する。【解決手段】第１不純物領域２２ａ及び第２不純物領域２２ｂを含む半導体基板２１と、第１不純物領域２２ａ及び第２不純物領域２２ｂに接触し、半導体基板２１上に形成されたゲート構造体２４とを備える半導体メモリ素子において、ゲート構造体２４は、トンネリング層２５、電荷保存層２６ａ、ブロッキング層２７、及びゲート電極層２８が順次に形成された構造を有しており、ゲート電極層２８は、Ｐｔ、Ｉｒのように５．１ｅＶ以上の大きい仕事関数を有する貴金属である第１金属と、酸化層との接合性に優れるＧａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのうち、少なくともいずれか一つの物質を含む第２金属との合金から形成される。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
第１不純物領域及び第２不純物領域を含む半導体基板と、前記第１不純物領域及び前記第２不純物領域に接触し、前記半導体基板上に形成されたゲート構造体とを備える半導体メモリ素子において、
前記ゲート構造体は、貴金属である第１金属と、Ｇａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのうち、少なくともいずれか一つの物質を含む第２金属との合金から形成されたゲート電極層を含むことを特徴とする合金から形成されたゲート電極層を含む半導体メモリ素子。
【請求項２】
前記ゲート構造体は、
トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層が順次に積層されたことを特徴とする請求項１に記載の合金から形成されたゲート電極層を含む半導体メモリ素子。
【請求項３】
前記トンネリング層及びブロッキング層はＳｉＯ２から形成され、前記電荷保存層は、Ａｌ２Ｏ３、ＨｆＯまたはＳｉ３Ｎ４から形成されたことを特徴とする請求項２に記載の合金から形成されたゲート電極層を含む半導体メモリ素子。
【請求項４】
前記第１金属は、ＰｔまたはＩｒであることを特徴とする請求項１に記載の合金から形成されたゲート電極層を含む半導体メモリ素子。
【請求項５】
(ａ)半導体基板上にトンネリング層、電荷保存層、及びブロッキング層を順次に形成する段階と、
(ｂ)前記ブロッキング上に貴金属である第１金属と、Ｇａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのうち、少なくともいずれか一つの物質を含む第２金属との合金から形成されたゲート電極層を形成する段階と、
(ｃ)前記トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層の両側部をエッチングして、前記半導体基板の両側表面を露出させる段階と、
(ｄ)前記露出された半導体基板の両側表面にドーパントをドーピングして、第１不純物領域及び第２不純物領域を形成する段階と、を含むことを特徴とする合金から形成されたゲート電極層を含む半導体メモリ素子の製造方法。
【請求項６】
前記トンネリング層及びブロッキング層は、ＳｉＯ２から形成し、前記電荷保存層は、Ａｌ２Ｏ３、ＨｆＯまたはＳｉ３Ｎ４から形成することを特徴とする請求項５に記載の合金から形成されたゲート電極層を含む半導体メモリ素子の製造方法。
【請求項７】
前記(ｂ)段階は、第１金属及び第２金属をそれぞれ独立的なターゲットとして同時スパッタリングによって前記ゲート電極層を形成することを特徴とする請求項５に記載の合金から形成されたゲート電極層を含む半導体メモリ素子の製造方法。
【請求項８】
前記(ｂ)段階は、第１金属及び第２金属を合金ターゲットとしてスパッタリングによって前記ゲート電極層を形成することを特徴とする請求項５に記載の合金から形成されたゲート電極層を含む半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、従来の一般的な半導体素子のゲート電極として使われたｎ＋ポリシリコン(４．１ｅＶ)より大きい仕事関数を有する合金電極でゲート電極を形成して、バックトンネリング現象を防止し、接合性を向上させた合金から形成されたゲート電極を含むメモリ素子に関する。
【背景技術】
【０００２】
半導体メモリ素子の性能は、情報保存容量とその情報の記録及び消去速度を増加させるところに焦点を合わせて発展してきた。メモリ素子は、基本的に回路的に連結された数多くのメモリ単位セルを備え、その情報保存容量は、単位面積当りメモリセルの数、すなわち、メモリ集積度に比例する。
【０００３】
半導体メモリ素子の集積度を高めるための数多くの研究の結果、半導体工程技術が発達してきた。また、新しい形態と動作原理とを有する半導体メモリ素子が登場した。
【０００４】
トランジスタ上部にＧＭＲ(Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ)またはＴＭＲ(Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ)構造を形成した半導体メモリ素子が紹介された。そして、最近では、相変換物質の特性を利用したＰＲＡＭ(Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)や、トンネリング酸化層、電荷保存層、及びブロッキング酸化層の構造を有するＳＯＮＯＳなど、新しい構造の不揮発性半導体メモリ素子が登場している。
【０００５】
図１Ａには、従来技術によるチャージトラップ型メモリ素子の一般的な形態が図示されている。図１Ａを参照すれば、半導体基板１０に不純物がドーピングされた第１不純物領域１１ａ及び第２不純物領域１１ｂが設けられている。半導体基板１０がｐ型である場合、第１不純物領域１１ａ及び第２不純物領域１１ｂは、ｎ型不純物でドーピングされる。第１不純物領域１１ａ及び第２不純物領域１１ｂの間の半導体基板１０には、チャンネル領域(図示せず）が形成されている。半導体基板１０上には、ゲート構造体が形成されており、ゲート構造体は、一般的に、通常トンネリング層１２、窒化物Ｓｉ３Ｎ４などの誘電物質から形成された電荷保存層１３、ブロッキング層１４、及び伝導性物質から形成されたゲート電極層１５が順次に形成された構造を有する。
【０００６】
情報記録は、電荷がチャンネル領域からトンネリング層１２を通過してトラップサイトを含む電荷保存層１３に注入されつつ行われる。ブロッキング層１４は、電子が電荷保存層１３のトラップサイトにトラップされる過程でゲート電極層１５に流れ込むことを遮断する役割を果たす。また、ゲート電極層１５の電荷が電荷保存層１３に注入されることを遮断する役割を果たす。しかし、消去動作のために、チャージトラップ型メモリ素子のゲート電極１５に大きい負電荷を印加する場合、図１Ｂに示すように、ゲート電極層１５の電荷がＩ領域であるブロッキング層１４を通じてＩＩ領域である電荷保存層１３にトンネリングする現象、いわゆるバックトンネリング効果が発生する。このように、トンネリングされた負電荷は、トランジスタ構造体のしきい電圧を正極方向に変化(ｓｈｉｆｔｉｎｇ)させる。このような問題点は、特に、仕事関数の小さな物質でゲート電極層１５を形成した場合に発生する可能性が高い。特に、従来のｎ＋-ポリシリコンゲート構造では、前記のようなバックトンネリング現象を防止し難い。
【０００７】
これを防止するために、ゲート電極層１５をさらに仕事関数の大きい物質で形成することを考慮することができる。この場合には、図１ＢのＩ領域の障壁を高めてゲート電極層１５からトンネリングされる電荷を遮断する効果がある。しかし、単純に仕事関数のみ大きい物質を採択する場合、通常、ブロッキング層１４を形成するＳｉＯ２などの酸化物との接合性問題が発生しうる。例えば、Ｉｒ(仕事関数：５．２７ｅＶ）は、ｎ＋ポリシリコン(仕事関数：４．１ｅＶ)に比べてはるかに大きい仕事関数を有する物質である。単純にバックトンネリングを防止するために、ブロッキング層１４上部にＩｒ薄膜を形成する場合、接合性特性に問題がある。図１Ｃは、酸化膜にＩｒ薄膜を蒸着した後、テーピング方法で接合性を測定した実験結果を示すイメージである。図１Ｃの試片は、Ｓｉ基板上にＳｉＯ２酸化層を約１００ｎｍの厚さに塗布し、その上部にＩｒを約１００ｎｍ厚さに蒸着したものである。Ｉｒ表面に実験用テープを付着した後にさらにテープを分離する場合、ＩｒとＳｉＯ２との界面が相互分離される現象が発生することが分かる。すなわち、ブロッキング層１４及びゲート電極層１５の接合性特性が良くないため、ゲート電極としての役割自体に問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、前記従来技術の問題点を解決するためのものであって、半導体メモリ素子のゲート電極層から電荷保存層への電子のバックトンネリング現象を防止しつつ、ブロッキング層とゲート電極層との接合性をも確保することができる合金ゲート電極層を含むメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、前記目的を達成するために、第１不純物領域及び第２不純物領域を含む半導体基板と、前記第１不純物領域及び前記第２不純物領域に接触し、前記半導体基板上に形成されたゲート構造体とを備える半導体メモリ素子において、前記ゲート構造体は、貴金属である第１金属と、Ｇａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのうち、少なくともいずれか一つの物質を含む第２金属との合金から形成されたゲート電極層を含む合金から形成されたゲート電極層を含む半導体メモリ素子を提供する。
【００１０】
本発明において、前記ゲート構造体は、トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層が順次に積層されたことを特徴とする。
【００１１】
本発明において、前記トンネリング層及びブロッキング層は、ＳｉＯ２から形成され、前記電荷保存層は、Ａｌ２Ｏ３、ＨｆＯまたはＳｉ３Ｎ４から形成されたことを特徴とする。
【００１２】
本発明において、前記第１金属は、ＰｔまたはＩｒであることを特徴とする。
【００１３】
また、本発明では、(ａ)半導体基板上にトンネリング層、電荷保存層、及びブロッキング層を順次に形成する段階と、(ｂ)前記ブロッキング上に貴金属である第１金属と、Ｇａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのうち、少なくともいずれか一つの物質を含む第２金属との合金から形成されたゲート電極層を形成する段階と、(ｃ)前記トンネリング層、電荷保存層、ブロッキング層、及びゲート電極層の両側部をエッチングして、前記半導体基板の両側表面を露出させる段階と、(ｄ)前記露出された半導体基板の両側表面にドーパントをドーピングして、第１不純物領域及び第２不純物領域を形成する段階とを含む合金から形成されたゲート電極層を含む半導体メモリ素子の製造方法を提供する。
【００１４】
本発明において、前記トンネリング層及びブロッキング層は、ＳｉＯ２から形成し、前記電荷保存層は、Ａｌ２Ｏ３、ＨｆＯまたはＳｉ３Ｎ４から形成することを特徴とする。
【００１５】
本発明において、前記(ｂ)段階は、第１金属及び第２金属をそれぞれ独立的なターゲットとして同時スパッタリングによって前記ゲート電極層を形成することを特徴とする。
【００１６】
本発明において、前記(ｂ)段階は、第１金属及び第２金属を合金ターゲットとしてスパッタリングによって前記ゲート電極層を形成することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ブロッキング層の厚さを過度に厚く形成せず、ゲート電極層を仕事関数の大きい物質から形成することで、バックトンネリング現象を防止することができる。また、ＩｒやＰｔのように大きい仕事関数を有する物質をゲート電極層として使用しようとする場合、酸化物との接合性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態による合金から形成されたゲート電極層を含む半導体メモリ素子について詳細に説明する。但し、図面に示された各層の相対的な厚さ及び幅は、説明のために多少誇張し示した。
【００１９】
図２Ａは、本発明の実施形態による合金から形成されたゲート電極層を含む半導体メモリ素子の構造を示す断面図である。
【００２０】
図２Ａを参照すれば、不純物がドーピングされた第１不純物領域２２ａ及び第２不純物領域２２ｂが形成された半導体基板２１が設けられており、第１不純物領域２２ａ及び第２不純物領域２２ｂの間には、チャンネル領域２３が設けられている。半導体基板２１上には、第１不純物領域２２ａ及び第２不純物領域２２ｂに接触しつつゲート構造体２４が形成されている。ゲート構造体２４は、トンネリング層２５、電荷保存層２６ａ、ブロッキング層２７、及びゲート電極層２８が順次に形成された構造を有している。
【００２１】
各層の例示的な物質を説明すれば、次の通りである。トンネリング層２５及びブロッキング層２７は、ＳｉＯ２のような絶縁物質から形成され、電荷保存層２６ａは、一般的にＳｉＯ２より誘電定数の大きいＡｌ２Ｏ３、ＨｆＯまたはＳｉ３Ｎ４のような物質から形成される。ここで、電荷保存層２６ａは、トンネリング層２５を通過する電荷を保存するトラップサイト２６ｂを含みうる。
【００２２】
ゲート電極層２８は、伝導性が大きく、仕事関数がｎ＋ポリシリコンより大きい物質から形成されることが望ましく、本発明の実施形態では、金属合金を使用して形成する。一般的に、仕事関数は、物質から一つの電子を分離するに必要なエネルギーを意味する。本発明による半導体メモリ素子におけるゲート電極層２８の場合、Ｐｔ、Ｉｒのように５．１ｅＶ以上の大きい仕事関数を有する貴金属物質と、Ｇａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのように酸化層との接合性に優れる物質との合金から形成したことが望ましい。
【００２３】
図２Ｂは、本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子において、消去動作時にゲート電極層からブロッキング酸化層を通過して電荷保存層にトンネリングされる電子を示すエネルギーバンド図である。ここで、Ｉ領域はブロッキング層であり、ＩＩ領域は電荷保存層であり、ＩＩＩ領域はトンネリング層である。
【００２４】
半導体メモリ素子の電荷保存層に保存された電荷を除去するために、ＦＮ(Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ)方式を使用する場合について説明する。従来技術に関する図１Ｂに示すように、４．１ｅＶの仕事関数を有するｎ＋型ポリシリコンをゲート電極層として使用する場合、ゲート電極層を通じて電源を印加すれば、ブロッキング酸化層のＩ領域のエネルギー障壁が低いので、電荷保存層であるＩＩ領域に電子のバックトンネリング現象が発生する可能性が非常に高い。しかし、本発明によるメモリ素子のエネルギーバンドを示す図２Ｂの場合には、大きい仕事関数を有する物質をゲート電極層として使用してエネルギー障壁層を高めたので、バックトンネリング現象を防止することができる。したがって、ゲート電極層の電荷が電荷保存層に注入される場合は、ダイレクトトンネリング現象によってのみトンネリングが起こり、その確率は、バックトンネリングに比べて非常に低い。結果的として、本発明の実施形態による半導体メモリ素子の場合、バックトンネリングを防止することができる。
【００２５】
図３Ａないし図３Ｅは、本発明による大きい仕事関数を有するゲート電極層を含む半導体メモリ素子製造方法を示す図である。
【００２６】
図３Ａ及び図３Ｂを参照すれば、半導体基板２１上にトンネリング層２５、電荷保存層２６ａ、及びブロッキング層２７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程によって順次に形成する。この際、トンネリング層２５は、絶縁体物質、例えば、ＳｉＯ２のような物質を使用して形成する。そして、電荷保存層２６ａは、ｈｉｇｈ−ｋ物質、すなわち高誘電率を有する物質から形成し、通常、Ａｌ２Ｏ３、ＨｆＯ、Ｓｉ３Ｎ４などを使用して形成する。
【００２７】
図３Ｃを参照すれば、ブロッキング層２７上にＩｒまたはＰｔのような大きい仕事関数を有した貴金属物質、及びＧａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉのようにブロッキング層２７と接合性の良い物質をそれぞれ単一ターゲットを用いた同時スパッタリングなどによって合金形態でゲート電極層２８を形成する。もちろん、同時スパッタリングによらず、合金ターゲット形態の単一ターゲットとしてスパッタリング工程によってゲート電極層２８を形成してもよい。
【００２８】
図３Ｄを参照すれば、トンネリング層２５、電荷保存層２６ａ、ブロッキング層２７、及びゲート電極層２８の両側部をエッチングして、ゲート構造体２４を完成する。これにより、半導体基板２１の両側表面が露出される。
【００２９】
図３Ｅを参照すれば、露出された半導体基板２１の両側表面に不純物ドーパントをドーピングして、第１不純物領域２２ａ及び第２不純物領域２２ｂを形成する。そして、熱処理を通じて第１不純物領域２２ａ及び第２不純物領域２２ｂを活性化してメモリ素子を完成する。
【００３０】
図４Ａは、酸化物であるＳｉＯ２から形成したブロッキング層上にＩｒＴｉ合金薄膜をゲート電極層として蒸着した後、テーピング方法で接合性を測定した実験結果を示すイメージである。図４Ａを参照すれば、ＩｒＴｉの場合、酸化物との接合性に優れるので、その結果が非常にきれいに現れたことが分かる。すなわち、図１Ｃの場合には、単純にＩｒだけでゲート電極層を形成したため接合性が非常に不良であったが、ＩｒＴｉ合金でゲート電極層を形成した場合、向上した結果が現れたことが分かる。
【００３１】
図４Ｂは、ＩｒＴｉ合金の組成による仕事関数値を示すグラフである。本発明者は、ＩｒＴｉ合金をゲート電極層として使用するために、その組成による仕事関数値を測定した。図４Ｂを参照すれば、純粋なＴｉの場合には、仕事関数値が４．３３ｅＶであり、純粋Ｉｒの場合、仕事関数値が５．２７ｅＶである。各組成によって、Ｉｒの比率が増加する場合、仕事関数値も次第に増加することが分かる。したがって、合金を構成する元素の組成を調節しながら、ゲート電極の仕事関数値を適切に調節可能であるということが確認できる。
【００３２】
図５は、金属物質による仕事関数値を示すグラフである。図５を参照すれば、大きい仕事関数値を有したＩｒまたはＰｔなどの物質と、仕事関数値は低いが酸化物と接合性に優れるＧａ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｂｉ、Ａｌ、またはＴｉなどの物質とを合金形態にしてゲート電極を設計することができるということが分かる。
【００３３】
前記説明では多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されなければならない。すなわち、本発明の特徴は、チャージトラップ型のメモリ素子だけでなく、フローティングゲートタイプのフラッシュメモリ素子にも適用させることができる。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００３４】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００３５】
【図１Ａ】従来技術によるメモリ素子の一般的な形態を示す図である。
【図１Ｂ】従来技術によるメモリ素子の消去動作時に、ゲート電極層からブロッキング酸化層を通過して電荷保存層にトンネリングされる電子を示すエネルギーバンド図である。
【図１Ｃ】酸化膜にＩｒ薄膜を蒸着した後、テーピング方法で接合性を測定した実験結果を示すイメージである。
【図２Ａ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子を示す図である。
【図２Ｂ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子において、消去動作時にゲート電極層からブロッキング酸化層を通過して電荷保存層にトンネリングされる電子を示すエネルギーバンド図である。
【図３Ａ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子の製造方法を示す図である。
【図３Ｂ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子の製造方法を示す図である。
【図３Ｃ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子の製造方法を示す図である。
【図３Ｄ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子の製造方法を示す図である。
【図３Ｅ】本発明の実施形態による合金メタルゲート電極層を含む半導体メモリ素子の製造方法を示す図である。
【図４Ａ】酸化膜にＩｒＴｉ合金薄膜を蒸着した後、テーピング方法で接合性を測定した実験結果を示すイメージである。
【図４Ｂ】ＩｒＴｉ合金の組成による仕事関数値を示すグラフである。
【図５】金属物質による仕事関数値を示すグラフである。
【符号の説明】
【００３６】
１０、２１  半導体基板
１１ａ、２２ａ  第１不純物領域
１１ｂ、２２ｂ  第２不純物領域
２３  チャンネル領域
２４  ゲート構造体
１２、２５  トンネリング酸化層
１３、２６ａ  電荷保存層
２６ｂ  トラップサイト
１４、２７  ブロッキング酸化層
１５、２８  ゲート電極層
【図１Ａ】
2007221143.tif 000003
【図１Ｂ】
2007221143.tif 000004
【図３Ａ】
2007221143.tif 000005
【図３Ｂ】
2007221143.tif 000006
【図３Ｃ】
2007221143.tif 000007
【図３Ｄ】
2007221143.tif 000008
【図３Ｅ】
2007221143.tif 000009
【図１Ｃ】
2007221143.tif 000010
【図２Ａ】
2007221143.tif 000011
【図２Ｂ】
2007221143.tif 000012
【図４Ａ】
2007221143.tif 000013
【図４Ｂ】
2007221143.tif 000014
【図５】
2007221143.tif 000015