(57)【要約】【課題】  容量性負荷を駆動する出力回路のスイッチング素子の駆動能力を改善して電力回収効率を向上させる。【解決手段】  駆動回路は、第２電源電圧を供給する第２電源回路３１と、第１スイッチングトランジスタＮＴ１および第２スイッチングトランジスタＮＴ２の各々のスイッチング動作を制御する出力制御回路２０，２１とを含む。第２電源回路３１は、電力回収回路１９の出力端Ｔ１からの第１電源電圧に直流電圧を重畳することにより第２電源電圧を生成しこれを出力制御回路２０，２１に与える。第１スイッチングトランジスタＮＴ１は、出力制御回路２１からの第１スイッチング制御信号に応答して前記容量性負荷に出力電圧を選択的に供給する。【選択図】    図５
2007041345.tif 000002
【特許請求の範囲】
【請求項１】
入力論理信号に応答して第１電源回路の出力端からの第１電源電圧に応じた出力電圧を容量性負荷に供給する駆動回路であって、
高圧側に配置された第１スイッチングトランジスタと低圧側に配置された第２スイッチングトランジスタとが直列接続された構造を有し、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタとの接続点が前記容量性負荷に接続されているスイッチング回路と、
第２電源電圧を供給する第２電源回路と、
前記入力論理信号に応答して前記第２電源電圧に応じた第１スイッチング制御信号を前記第１スイッチングトランジスタに供給し、前記入力論理信号に応答して第２スイッチング制御信号を前記第２スイッチングトランジスタに供給することにより、前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタの各々のスイッチング動作を制御する出力制御回路と、を含み、
前記第２電源回路は、前記第１電源電圧に直流電圧を重畳して前記第２電源電圧を生成し、前記第１スイッチングトランジスタは、前記第１スイッチング制御信号に応答して前記出力電圧を前記接続点を介して前記容量性負荷に選択的に供給することを特徴とする駆動回路。
【請求項２】
請求項１記載の駆動回路であって、前記第２電源回路は、前記第１スイッチングトランジスタをオンにする電圧を前記第２電源電圧として生成することを特徴とする駆動回路。
【請求項３】
請求項２記載の駆動回路であって、前記出力制御回路は、前記第１スイッチングトランジスタに前記第１スイッチング制御信号を選択的に供給するｐチャネル型スイッチングトランジスタを含み、前記第２電源回路は、前記ｐチャネル型スイッチングトランジスタの閾値電圧以上の電圧を前記第２電源電圧として供給することを特徴とする駆動回路。
【請求項４】
請求項２記載の駆動回路であって、前記出力制御回路は、高圧側に配置された第３スイッチングトランジスタと低圧側に配置された第４スイッチングトランジスタとが直列接続された構造を有し、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタとの接続点から前記第１スイッチングトランジスタに前記第１スイッチング制御信号を供給するものであり、前記第２電源回路は、前記第３スイッチングトランジスタの閾値電圧以上の電圧を前記第２電源電圧として供給することを特徴とする駆動回路。
【請求項５】
請求項２から４のうちのいずれか１項に記載の駆動回路であって、前記第２電源回路は、一端が前記第１電源回路の出力端に接続され且つ他端が所定の電圧源と前記出力制御回路との双方に接続された昇圧コンデンサを含むことを特徴とする駆動回路。
【請求項６】
請求項５記載の駆動回路であって、前記第２電源回路は、前記昇圧コンデンサと並列に接続された定電圧ダイオードをさらに含み、当該定電圧ダイオードのアノードが前記昇圧コンデンサの一端に接続され且つ当該定電圧ダイオードのカソードが前記昇圧コンデンサの他端に接続されていることを特徴とする駆動回路。
【請求項７】
請求項５または６記載の駆動回路であって、前記第１電源回路は電力回収回路からなり、前記電力回収回路は、
前記容量性負荷とともに共振回路を構成し得るインダクタと、
直流電源から供給された直流電圧を前記第１電源電圧として前記スイッチング回路に供給するスイッチング素子と、
前記容量性負荷の充放電の際に前記容量性負荷から回収された電荷または前記容量性負荷に供給される電荷を蓄積する中点コンデンサと、を含み、
前記所定の電圧源が前記中点コンデンサからなることを特徴とする駆動回路。
【請求項８】
請求項５または６記載の駆動回路であって、前記第１電源回路は電力回収回路からなり、前記電力回収回路は、
前記容量性負荷とともに共振回路を構成し得るインダクタと、
直流電源から供給された直流電圧を前記第１電源電圧として前記スイッチング回路に供給するスイッチング素子と、
前記容量性負荷の充放電の際に前記容量性負荷から回収された電荷または前記容量性負荷に供給される電荷を蓄積する中点コンデンサと、を含み、
前記所定の電圧源が前記直流電源からなることを特徴とする駆動回路。
【請求項９】
請求項５または６記載の駆動回路であって、前記第１電源回路は電力回収回路からなり、前記電力回収回路は、
前記容量性負荷とともに共振回路を構成し得るインダクタと、
直流電源から供給された直流電圧を前記第１電源電圧として前記スイッチング回路に供給するスイッチング素子と、
前記容量性負荷の充放電の際に前記容量性負荷から回収された電荷または前記容量性負荷に供給される電荷を蓄積する中点コンデンサと、を含み、
前記所定の電圧源が前記直流電源と前記中点コンデンサとの双方からなることを特徴とする駆動回路。
【請求項１０】
請求項８または９記載の駆動回路であって、前記第２電源回路は、前記昇圧コンデンサの他端と前記直流電源との間に介在するクランプダイオードをさらに含み、当該クランプダイオードのアノードが前記昇圧コンデンサの他端に接続され且つ当該クランプダイオードのカソードが前記直流電源に接続されていることを特徴とする駆動回路。
【請求項１１】
請求項１０記載の駆動回路であって、前記第２電源回路は、前記クランプダイオードと前記直流電源との間に介在する定電圧ダイオードをさらに含み、当該定電圧ダイオードのアノードが前記直流電源に接続され且つ当該定電圧ダイオードのカソードが前記クランプダイオードのカソードに接続されていることを特徴とする駆動回路。
【請求項１２】
請求項１から１１のうちのいずれか１項に記載の駆動回路であって、前記スイッチング回路は、２個のｎチャネル型スイッチングトランジスタが前記第１および第２スイッチングトランジスタとして直列接続されたトーテムポール構造を有することを特徴とする駆動回路。
【請求項１３】
請求項１２記載の駆動回路であって、前記第１および第２スイッチングトランジスタはＭＯＳ電界効果トランジスタで構成されることを特徴とする駆動回路。
【請求項１４】
請求項１から１１のうちのいずれか１項に記載の駆動回路であって、前記スイッチング回路は、互いに異なる導電型の２個のスイッチングトランジスタが前記第１および第２スイッチングトランジスタとして直列接続されたプッシュプル構造を有することを特徴とする駆動回路。
【請求項１５】
請求項１４記載の駆動回路であって、前記第１スイッチングトランジスタがｐチャネル型ＭＯＳ電界効果トランジスタで構成され、前記第２スイッチングトランジスタがｎチャネル型ＭＯＳ電界効果トランジスタで構成されることを特徴とする駆動回路。
【請求項１６】
請求項１から５のうちのいずれか１項に記載の駆動回路であって、前記第１電源回路は、直流電圧を前記第１電源電圧として前記スイッチング回路に供給することを特徴とする駆動回路。
【請求項１７】
請求項１から１６のうちのいずれか１項に記載の駆動回路であって、前記容量性負荷は、面状に配列された複数の表示セルであることを特徴とする駆動回路。
【請求項１８】
面状に配列された複数の表示セルと、前記表示セルに接続された複数の電極と、入力論理信号に応答して第１電源回路の出力端からの第１電源電圧に応じた出力電圧を前記電極を介して容量性負荷に供給する駆動回路とを有する表示装置であって、
前記駆動回路は、
高圧側に配置された第１スイッチングトランジスタと低圧側に配置された第２スイッチングトランジスタとが直列接続された構造を有し、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタとの接続点が前記容量性負荷に接続されているスイッチング回路と、
第２電源電圧を供給する第２電源回路と、
前記入力論理信号に応答して前記第２電源電圧に応じた第１スイッチング制御信号を前記第１スイッチングトランジスタに供給し、前記入力論理信号に応答して第２スイッチング制御信号を前記第２スイッチングトランジスタに供給することにより、前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタの各々のスイッチング動作を制御する出力制御回路と、を含み、
前記第２電源回路は、前記第１電源電圧に直流電圧を重畳して前記第２電源電圧を生成し、前記第１スイッチングトランジスタは、前記第１スイッチング制御信号に応答して前記出力電圧を前記接続点を介して前記容量性負荷に選択的に供給することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示セルなどの容量性負荷を駆動する駆動回路およびこれを有する表示装置に関し、特に、容量性負荷に充電された電荷を回収し再利用する電力回収回路を備えた駆動回路およびこれを有する表示装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（ＭＯＳ電解効果トランジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などのパワーデバイスは、液晶ディスプレイ、有機ＥＬディスプレイ若しくはプラズマディスプレイといった表示装置の表示セルに駆動パルスを印加するためのスイッチング素子として広く使用されている。たとえば、プラズマディスプレイでは、対向する前面ガラス基板と背面基板との間に放電ガスが封入された放電空間が形成されており、前面ガラス基板の内面には、行方向に伸長する２本の帯状電極からなる行電極対が複数形成されており、背面基板の内面には、列方向に伸長する帯状の列電極が複数形成されている。行電極対と列電極との交差点に対応する領域には、それぞれ、内部に蛍光体が塗布された複数個の表示セル（放電セル）が形成され、放電空間を複数の領域に区画する。このようなプラズマディスプレイに画像を表示するとき、駆動回路は、高電圧のアドレスパルスを列電極を介して表示セルに印加することにより表示セル内に選択的に壁電荷を生起させる。その後、駆動回路は、行電極対を介して表示セルに放電維持パルスを繰り返し印加する。この結果、壁電荷が形成された表示セルではガス放電（維持放電）が発生し、この結果生じた紫外線により表示セル内の蛍光体が励起され光を発する。この種のプラズマディスプレイに関する技術は、たとえば、特許文献１（特開２００４−４６０６号公報）に開示されている。
【０００３】
プラズマディスプレイの多くは、低消費電力化のために、容量性負荷である表示セルに蓄積された電荷（無効電力）を回収し、回収された電荷を再利用する電力回収回路を実装している。この種の電力回収回路に関する技術は、たとえば、特許文献２（特許第２９４６９２１号公報）に開示されている。図１は、特許文献２に開示される電力回収回路を持つ駆動回路１００の構成の一部を概略的に示す図である。この駆動回路１００は、電力回収回路１０５と出力回路１０１とを有しており、出力回路１０１は、表示セルである容量性負荷Ｃｐと電極を介して接続されている。
【０００４】
電力回収回路１０５は、ｐチャネル型ＭＯＳトランジスタＰＲ１，ダイオードＲ１，Ｒ２およびｎチャネル型ＭＯＳトランジスタＮＲ１を含み、これら素子ＰＲ１，Ｒ１，Ｒ２，ＮＲ１は直列に接続されている。ｐチャネル型ＭＯＳトランジスタＰＲ１とｎチャネル型ＭＯＳトランジスタＮＲ１には、それぞれ、寄生ダイオードＤＲ１，ＤＲ３が形成されている。ｐチャネル型ＭＯＳトランジスタＰＲ１のソースと、ｎチャネル型ＭＯＳトランジスタＮＲ１のソースとの接続点は中点コンデンサＣｉの一端に接続され、この中点コンデンサＣｉの他端は接地電位に接続されている。この中点コンデンサＣｉは容量性負荷Ｃｐと比べて非常に大きな容量を持つ電力回収用コンデンサであり、電圧源として機能する。また、電力回収回路１０５は、ｐチャネル型ＭＯＳトランジスタＰＲ２およびｎチャネル型ＭＯＳトランジスタＮＲ２を含み、これら素子ＰＲ２，ＮＲ２は直列に接続されている。ｐチャネル型ＭＯＳトランジスタＰＲ２とｎチャネル型ＭＯＳトランジスタＮＲ２には、それぞれ、寄生ダイオードＤＲ２，ＤＲ４が形成される。ｐチャネル型ＭＯＳトランジスタＰＲ２のソースは直流電圧ＶＤＤを与える直流電源に接続され、ｎチャネル型ＭＯＳトランジスタＮＲ２のソースは接地電位に接続されている。さらに、インダクタＬｉの一端がダイオードＲ１，Ｒ２の接続点に接続され、その他端が、ｐチャネル型ＭＯＳトランジスタＰＲ２のドレインとｎチャネル型ＭＯＳトランジスタＮＲ２のドレインと入出力端子Ｔ１とに接続されている。なお、いずれのＭＯＳトランジスタＰＲ１，ＰＲ２，ＮＲ１，ＮＲ２もエンハンスメント型ＭＯＳＦＥＴ（enhancement-mode Metal Oxide Semiconductor Field Effect Transistors）である。
【０００５】
他方、出力回路１０１は、プリバッファ回路１０２、レベル変換回路１０３およびプッシュプル回路（スイッチング回路）１０４を有する。レベル変換回路１０３は、ｎチャネル型ＭＯＳトランジスタＮＭ１，ＮＭ２およびｐチャネル型ＭＯＳトランジスタＰＭ１，ＰＭ２で構成されている。プッシュプル回路１０４は、ＣＭＯＳ構造（Complementary Metal-Oxide Semiconductors structure）を有し、直列接続されたｐチャネル型ＭＯＳトランジスタＰＭ３とｎチャネル型ＭＯＳトランジスタＮＭ３とで構成される。ＭＯＳトランジスタＰＭ３，ＮＭ３には、それぞれ、寄生ダイオードＤＯ１，ＤＯ２が形成されている。ｐチャネル型ＭＯＳトランジスタＰＭ３のソースは入出力端子Ｔ２に接続されており、入出力端子Ｔ２は電力回収回路１０５の入出力端子Ｔ１に接続されている。また、ｎチャネル型ＭＯＳトランジスタＮＭ３のソースは接地電位に接続されている。プリバッファ回路１０２は、入力信号電圧ＶINに応答して、ＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３にそれぞれ印加する制御電圧を生成する論理ゲート回路である。
【０００６】
上記した駆動回路１００の動作を以下に概説する。容量性負荷Ｃｐにパルスを印加しないときは、論理値「０」の入力信号電圧ＶINがプリバッファ回路１０２に与えられ、プリバッファ回路１０２は、該入力信号電圧ＶINに応じて、ＭＯＳトランジスタＮＭ２をオフにするゲート電圧を供給する一方、ＭＯＳトランジスタＮＭ１，ＮＭ３をオンにするゲート電圧を供給する。このとき、ｐチャネル型ＭＯＳトランジスタＰＭ３は導通せず、ｎチャネル型ＭＯＳトランジスタＮＭ３は導通するので、容量性負荷Ｃｐへの出力電圧は接地電位となる。
【０００７】
次に、容量性負荷Ｃｐへの出力電圧を立ち上げるときは、論理値「１」の入力信号電圧ＶINがプリバッファ回路１０２に与えられる。プリバッファ回路１０２は、該入力信号電圧ＶINに応じて、ＭＯＳトランジスタＮＭ２をオンにするゲート電圧を供給する一方、ＭＯＳトランジスタＮＭ１，ＮＭ３をオフにするゲート電圧を供給する。この結果、ｎチャネル型ＭＯＳトランジスタＮＭ３は導通しない。このとき、図２に示されるように、時刻ｔ０で、電力回収回路１０５のｐチャネル型ＭＯＳトランジスタＰＲ１をオンにするゲート電圧が印加されると、ｐチャネル型ＭＯＳトランジスタＰＭ３はオンになり導通し、インダクタＬｉと容量性負荷ＣｐとでＬＣ共振回路が構成される。このＬＣ共振回路の動作によって、中点コンデンサＣｉから、ＭＯＳトランジスタＰＲ１，ダイオードＲ１，インダクタＬｉおよびｐチャネル型ＭＯＳトランジスタＰＭ３を介して容量性負荷Ｃｐに駆動電流（電荷）が供給される。この結果、出力電圧のレベルは接地電位から上昇を開始する。その後、時刻ｔ１でｐチャネル型ＭＯＳトランジスタＰＲ２をオンにするゲート電圧が印加されると、出力電圧は電源電圧ＶＤＤにクランプされる。
【０００８】
一方、出力電圧を立ち下げるときは、図２に示されるように、時刻ｔ２で、ｐチャネル型ＭＯＳトランジスタＰＲ１，ＰＲ２をオフにするゲート電圧が印加され、且つｎチャネル型ＭＯＳトランジスタＮＲ１をオンにするゲート電圧が印加される。この結果、充電された容量性負荷Ｃｐに蓄積されている電荷が、ＭＯＳトランジスタＰＭ３，インダクタＬｉ，ダイオードＲ２およびＭＯＳトランジスタＮＲ１を介して中点コンデンサＣｉに回収されるので、容量性負荷Ｃｐは放電し、出力電圧は電源電圧ＶＤＤから下降を開始する。その後、時刻ｔ３で、ｎチャネル型ＭＯＳトランジスタＮＲ２をオンにするゲート電圧が印加されると、出力電圧は接地電位にクランプされる。
【０００９】
上記した駆動回路１００では、電力回収効率は、プッシュプル回路１０４の高圧側のＭＯＳトランジスタＰＭ３の出力特性すなわち駆動能力に依存するが、電力回収回路１０５からプッシュプル回路１０４に供給される電圧が低い低電圧領域では、ｐチャネル型ＭＯＳトランジスタＰＭ３のオン抵抗が高電圧領域と比べて高いので駆動電流量が小さく、これにより電力回収効率が低下するという問題がある。低電圧領域での駆動電流を増加させるには、ｐチャネル型ＭＯＳトランジスタＰＭ３のデバイス領域の面積を拡大すればよいが、このデバイス領域の面積拡大は、出力回路１０１のチップサイズの増大を招き、製造コストの上昇の一因ともなるという問題がある。
【００１０】
また、ｐチャネル型ＭＯＳトランジスタＰＭ３は高速にスイッチング動作するので、オン抵抗に起因する発熱量が大きい。したがって、放熱機構が大規模化し、製造コストの上昇の一因となるという問題がある。
【００１１】
さらに、レベル変換回路１０３のｐチャネル型ＭＯＳトランジスタＰＭ１，ＰＭ２のソースには、電力回収回路１０５から電源電圧が印加されている。その電源電圧が低い低電圧領域では、ｐチャネル型ＭＯＳトランジスタＰＭ２に印加されるゲート・ソース間電圧（ゲート電圧）が、当該ＭＯＳトランジスタＰＭ２をオンにする閾値電圧に達しない場合がある。かかる場合、ｐチャネル型ＭＯＳトランジスタＰＭ３が導通せず、電力回収効率の低下を招くという問題がある。
【特許文献１】特開２００４−４６０６号公報（対応米国特許出願公開第２００３−１９３４５１号公報）
【特許文献２】特許第２９４６９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上に鑑みて本発明の目的は、容量性負荷を駆動する出力回路のスイッチング素子の駆動能力、特に低電圧領域での駆動能力を改善して電力回収効率を向上させ得る駆動回路および表示装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成すべく、請求項１記載の発明は、入力論理信号に応答して第１電源回路の出力端からの第１電源電圧に応じた出力電圧を容量性負荷に供給する駆動回路であって、高圧側に配置された第１スイッチングトランジスタと低圧側に配置された第２スイッチングトランジスタとが直列接続された構造を有し、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタとの接続点が前記容量性負荷に接続されているスイッチング回路と、第２電源電圧を供給する第２電源回路と、前記入力論理信号に応答して前記第２電源電圧に応じた第１スイッチング制御信号を前記第１スイッチングトランジスタに供給し、前記入力論理信号に応答して第２スイッチング制御信号を前記第２スイッチングトランジスタに供給することにより、前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタの各々のスイッチング動作を制御する出力制御回路と、を含み、前記第２電源回路は、前記第１電源電圧に直流電圧を重畳して前記第２電源電圧を生成し、前記第１スイッチングトランジスタは、前記第１スイッチング制御信号に応答して前記出力電圧を前記接続点を介して前記容量性負荷に選択的に供給することを特徴としている。
【００１４】
請求項１８記載の発明は、面状に配列された複数の表示セルと、前記表示セルに接続された複数の電極と、入力論理信号に応答して第１電源回路の出力端からの第１電源電圧に応じた出力電圧を前記電極を介して容量性負荷に供給する駆動回路とを有する表示装置であって、前記駆動回路は、高圧側に配置された第１スイッチングトランジスタと低圧側に配置された第２スイッチングトランジスタとが直列接続された構造を有し、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタとの接続点が前記容量性負荷に接続されているスイッチング回路と、第２電源電圧を供給する第２電源回路と、前記入力論理信号に応答して前記第２電源電圧に応じた第１スイッチング制御信号を前記第１スイッチングトランジスタに供給し、前記入力論理信号に応答して第２スイッチング制御信号を前記第２スイッチングトランジスタに供給することにより、前記第１スイッチングトランジスタおよび前記第２スイッチングトランジスタの各々のスイッチング動作を制御する出力制御回路と、を含み、前記第２電源回路は、前記第１電源電圧に直流電圧を重畳して前記第２電源電圧を生成し、前記第１スイッチングトランジスタは、前記第１スイッチング制御信号に応答して前記出力電圧を前記接続点を介して前記容量性負荷に選択的に供給することを特徴としている。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ本発明に係る種々の実施例を説明する。
【００１６】
＜第１実施例＞
図３は、本発明に係る実施例である表示装置（プラズマディスプレイ）１の構成を概略的に示すブロック図であり、図４は、列電極ドライバ（アドレスドライバ）１３の構成を概略的に示す図であり、図５は、パルス生成回路１６を構成する出力回路の一例を概略的に示す図である。
【００１７】
図３を参照すると、表示装置１は、信号処理部１０、駆動データ生成部１１、フィールドメモリ回路１２、列電極ドライバ１３、第１行電極ドライバ１７Ａ、第２行電極ドライバ１７Ｂ、電力回収回路１９、電源回路３１およびコントローラ１８を有している。コントローラ１８は、供給される同期信号（水平同期信号と垂直同期信号を含む。）Ｓｙｎｃとクロック信号ＣＬＫとを用いて、処理ブロック１１，１２，１３，１７Ａ，１７Ｂ，１９の各々の動作を制御する制御信号を生成し、これら制御信号を供給する。
【００１８】
表示装置１は、面状に且つマトリクス状に配列された複数の表示セルＣＬ，…，ＣＬを含む表示領域２を有している。この表示領域２においては、第１行電極ドライバ１７Ａから水平方向に伸長するｎ本（ｎは２以上の整数）の行電極Ｌ1，…，Ｌnが形成され、前記第１行電極ドライバ１７Ａと表示領域２を介して対向する第２行電極ドライバ１７Ｂから水平方向に伸長するｎ本の行電極Ｓ1，…，Ｓnが形成されている。２本の行電極Ｌq，Ｓq（ｑは１〜ｎの整数）で１本の行電極対が構成され、各行電極対に沿って１本の水平表示ラインが形成される。また、列電極ドライバ１３から垂直方向に伸長するｍ本（ｍは２以上の整数）の列電極Ｃ1，…，Ｃmが形成されている。列電極Ｃp（ｐは１〜ｍの整数）と行電極対Ｌq，Ｓqとは、基板（図示せず）の厚み方向に離間する。また、列電極Ｃpと行電極対Ｌq，Ｓqとの交差点に対応する領域にはそれぞれ表示セルＣＬ，…，ＣＬが形成されている。各表示セルＣＬは、行電極対Ｌq，Ｓqと列電極Ｄpとの間に放電空間を有しており、この放電空間において、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）のうちのいずれか１つの発光色を持つ蛍光体が塗布されている。
【００１９】
信号処理部１０は、入力映像信号ＩＳに画像処理を施して同期信号Ｓｙｎｃとデジタル画像信号ＤＤを生成し、同期信号Ｓｙｎｃをコントローラ１８に供給する一方、デジタル画像信号ＤＤを駆動データ生成部１１に供給する。駆動データ生成部１１は、デジタル画像信号ＤＤを所定のフォーマットに従った駆動データ信号ＧＤに変換し、この駆動データ信号ＧＤをフィールドメモリ回路１２に供給する。フィールドメモリ回路１２は、駆動データ信号ＧＤを内部のバッファメモリ（図示せず）に一時的に記憶する一方、当該バッファメモリからサブフィールド信号ＳＤをサブフィールド単位で順次読み出し、これら信号ＳＤを列電極ドライバ１３に順次転送する。
【００２０】
列電極ドライバ１３は、ｍビットのシフトレジスタ１４、ラッチ回路１５およびパルス生成回路１６を有しており、コントローラ１８からの制御信号およびクロックに応じて動作する。パルス生成回路１６には、コントローラ１８からの制御信号に応じて動作する電力回収回路１９が接続されている。シフトレジスタ１４は、シフトクロックのパルスエッジに応じて、転送されたサブフィールド信号ＳＤを取り込み、取り込んだサブフィールド信号ＳＤをシフトさせる。シフトレジスタ１４は、１水平ライン分の信号を並列にラッチ回路１５に供給する。ラッチ回路１５は、シフトレジスタ１４からの出力信号をラッチし、ラッチされた信号をパルス生成回路１６に並列に供給する。パルス生成回路１６は、ラッチ回路１５からの出力信号に基づいてアドレスパルスなどの駆動パルスを生成し、これら駆動パルスをそれぞれ列電極Ｃ1，…，Ｃmを介して表示セルＣＬ，…，ＣＬに供給することとなる。パルス生成回路１６と電力回収回路１９の構成については後述する。
【００２１】
第１行電極ドライバ１７Ａは、アドレスパルスに同期した走査パルスを発生する駆動回路と放電維持パルスを発生する駆動回路とで構成されている。第２行電極ドライバ１７Ｂは、放電維持パルスを発生する駆動回路である。
【００２２】
コントローラ１８は、所定の駆動シーケンスに従ってドライバ１３，１７Ａおよび１７Ｂの動作を制御し得る。この駆動シーケンスの一例を図６に概略的に示す。図６を参照すると、表示データの１フィールドの表示期間は、表示順に連続的に配列されたＭ個（Ｍは２以上の整数）のサブフィールドＳＦ1〜ＳＦMの期間（サブフィールド期間）で構成されており、サブフィールドＳＦ1〜ＳＦMの各々は、リセット期間Ｐｒとアドレス期間Ｐｗと維持期間Ｐｉとを有している。サブフィールドＳＦ1，ＳＦ2，ＳＦ3，…，ＳＦMには、それぞれ、２0，２1，２2，…，２Mの重みに比例する発光維持期間Ｐｉ，Ｐｉ，Ｐｉ，…，Ｐｉが割り当てられている。
【００２３】
サブフィールドＳＦ1のリセット期間Ｐｒでは、全ての表示セルＣＬ，…にリセット放電を生起することにより、全ての表示セルＣＬ，…内の壁電荷が消去され、全ての表示セルＣＬ，…が初期化される。続くアドレス期間Ｐｗでは、第１行電極ドライバ１７Ａは、行電極Ｌ1〜Ｌnに走査パルスを順次印加する一方、列電極ドライバ１３は、走査パルスと同期したアドレスパルスをアドレス電極Ｃ1，…，Ｃmに印加する。この結果、表示セルＣＬ，…に選択的にアドレス放電（書き込みアドレス放電）が起こり、壁電荷が選択的に形成される。維持期間Ｐｉでは、第１行電極ドライバ１７Ａおよび第２行電極ドライバ１７Ｂが、それぞれ、維持電極Ｌ1，…，Ｌnおよび維持電極Ｓ1，…，Ｓnに、互いに極性の異なる放電維持パルスを割り当てられた回数だけ繰り返し印加する。この結果、壁電荷が蓄積されている表示セルＣＬに維持放電が繰り返し起こり、表示セルＣＬ内の蛍光体が励起され発光することとなる。続くサブフィールドＳＦ1〜ＳＦMの各々で、リセット期間Ｐｒでは表示セルＣＬ，…が初期化され、アドレス期間Ｐｗでは、表示セルＣＬ，…に選択的にアドレス放電（書き込みアドレス放電）が生起され、壁電荷が選択的に形成される。また、維持期間Ｐｉでは、壁電荷が蓄積されている表示セルＣＬに、当該サブフィールドに割り当てられた回数の維持放電が繰り返し生起させられる。このような駆動シーケンスにより、２M階調表示が可能となる。
【００２４】
なお、駆動シーケンスは、図６に示したものに限定されない。上記駆動シーケンスの代わりに、たとえば、特開２０００−２２７７７８号公報並びにこれに対応する米国特許出願公開第２００２−０５４０００号公報および対応する米国特許第６６１４４１３号公報を援用して、これら公報に記載される駆動シーケンスを使用してもよい。
【００２５】
次に、図４および図５を参照しつつ列電極ドライバ１３の構成を説明する。図４を参照すると、パルス生成回路１６は、複数の列電極Ｃ1，…，Ｃmにそれぞれ接続された出力回路１６1，…，１６mからなる。これら出力回路１６1，…，１６mは、それぞれ、列電極Ｃ1，…，Ｃmを介して容量性負荷Ｃｐ，…，Ｃｐと接続されている。出力回路１６1，…，１６mは、それぞれ、ラッチ回路１５から並列に出力された信号電圧に応じてアドレスパルスなどの駆動パルスを生成する。このような出力回路１６1，…，１６mは、端子Ｔ１，Ｔ２間にコンデンサＣｅを持つ配線を介して電力回収回路１９と接続されている。
【００２６】
電力回収回路１９は、図１に示した電力回収回路１０５と略同じ構成を有しており、図１と図４間で同一符号を付された要素は同じ機能を有するので、その詳細な説明を省略する。なお、電力回収回路１９の構成は図４に示した構成に限定されるものではない。
【００２７】
図５を参照すると、出力回路１６k（ｋは１〜ｍの整数）は、プリバッファ回路２０、レベル変換回路２１およびトーテムポール回路（スイッチング回路）２２を有する。プリバッファ回路２０とレベル変換回路２１とで本発明の出力制御回路が構成され得る。レベル変換回路２１は、直列接続されたｎチャネル型ＭＯＳトランジスタＮ１およびｐチャネル型ＭＯＳトランジスタＰ１からなる第１のＣＭＯＳ回路（相補型ＭＯＳ回路）と、直列接続されたｐチャネル型ＭＯＳトランジスタ（第３スイッチングトランジスタ）Ｐ２およびｎチャネル型ＭＯＳトランジスタ（第４スイッチングトランジスタ）Ｎ２からなる第２のＣＭＯＳ回路とで構成されている。ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２のソース（被制御電極）は共に高電圧源である電源回路３１に接続されている。ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２のソース（被制御電極）は共に基準電位すなわち接地電位に接続されている。また、一方のｐチャネル型ＭＯＳトランジスタＰ１のゲート（制御電極）は、他方のｐチャネル型ＭＯＳトランジスタＰ２のドレイン（被制御電極）とｎチャネル型ＭＯＳトランジスタＮ２のドレイン（被制御電極）との双方に接続され、当該他方のｐチャネル型ＭＯＳトランジスタＰ２のゲート（制御電極）は、当該一方のｐチャネル型ＭＯＳトランジスタＰ１のドレイン（被制御電極）とｎチャネル型ＭＯＳトランジスタＮ１のドレイン（被制御電極）との双方に接続されている。
【００２８】
電源回路３１は、電力回収回路１９の入出力端子Ｔ１からの電源電圧に直流電圧を重畳し、その結果得られた重畳電圧を端子Ｔ３を介してレベル変換回路２１のＭＯＳトランジスタＰ１，Ｐ２のソースに供給するものである。重畳電圧は、端子Ｔ１からの電源電圧よりも高い電圧となるように生成される。換言すれば、この電源回路３１は、出力端子Ｔ１から供給された電源電圧を嵩上げした電圧を、ｐチャネル型ＭＯＳトランジスタＰ２のソースに供給する。図６に示すように、電源回路３１は、電力回収回路１９からの電源電圧を昇圧させる昇圧電源３０を有している。
【００２９】
トーテムポール回路２２は、高圧側に配置された高耐圧ｎチャネル型ＭＯＳ電界効果トランジスタ（第１スイッチングトランジスタ）ＮＴ１と、このｎチャネル型ＭＯＳトランジスタＮＴ１のゲート・ソース間に接続された定電圧ダイオードＺＤと、低圧側に配置された高耐圧ｎチャネル型ＭＯＳ電界効果トランジスタ（第２スイッチングトランジスタ）ＮＴ２とで構成されている。ＭＯＳトランジスタＮＴ１，ＮＴ２には、それぞれ、寄生ダイオードＤ１，Ｄ２が形成されている。このようなトーテムポール回路２２は、同一導電型のスイッチングトランジスタであるｎチャネル型ＭＯＳトランジスタＮＴ１，ＮＴ２が直列接続されたトーテムポール構造を有している。
【００３０】
高耐圧ＭＯＳトランジスタＮＴ１，ＮＴ２の接続点Ｐｃには、列電極Ｃkを介して容量性負荷Ｃｐが接続されている。また、低圧側に配置されているＭＯＳトランジスタＮＴ２のソース（被制御電極）は基準電位すなわち接地電位に接続され、高圧側に配置されているＭＯＳトランジスタＮＴ１のドレイン（被制御電極）は、高電圧源となる電力回収回路１９に接続されている。なお、ＭＯＳトランジスタＮＴ１，ＮＴ２はいずれもエンハンスメント型ＭＯＳＦＥＴである。
【００３１】
定電圧ダイオードＺＤは、たとえばツェナーダイオードで構成され、ｎチャネル型ＭＯＳトランジスタＮＴ１のゲートに過電圧が印加されるのを防止する保護ダイオードである。定電圧ダイオードＺＤのアノードは、ｎチャネル型ＭＯＳトランジスタＮＴ１のソース（被制御電極）に接続され、そのカソードは、ｎチャネル型ＭＯＳトランジスタＮＴ１のゲート（制御電極）に接続されている。
【００３２】
プリバッファ回路２０は、ラッチ回路１５からの入力信号電圧（論理信号電圧）ＶINに応答して、ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２および高耐圧ｎチャネル型ＭＯＳトランジスタＮＴ２のゲートに印加すべき制御電圧（スイッチング制御電圧）を生成する論理ゲート回路である。
【００３３】
なお、図５に示されるように、トーテムポール回路２２のＭＯＳトランジスタＮＴ１，ＮＴ２を共にｎチャネル型ＭＯＳＦＥＴにするのが好ましいが、これに限定されるものではない。たとえば、高圧側のトランジスタＮＴ１のみを、ゲート・エミッタ間に印加される制御電圧に応じて導通するｎチャネル型ＩＧＢＴで代替してもよいし、または、高圧側および低圧側のトランジスタＮＴ１，ＮＴ２の双方をＩＧＢＴで代替してもよい。あるいは、上記ＭＯＳトランジスタＮＴ１，ＮＴ２の代わりに、ベースとエミッタ間の電流信号に応じて導通する電流動作型スイッチング素子であるｎｐｎ型バイポーラトランジスタを使用してもよい。
【００３４】
以上の出力回路１６kの動作を図７を参照しつつ以下に説明する。図７は、電力回収回路１９と出力回路１６kの双方に含まれるＭＯＳトランジスタに印加されるゲート電圧の波形と、容量性負荷Ｃｐへの出力電圧の波形とを示すタイミングチャートである。容量性負荷Ｃｐに駆動パルスを印加しないとき（時刻ｔ０以前）、電力回収回路１９においては、ｎチャネル型ＭＯＳトランジスタＮＲ２をオンにするゲート電圧が供給され、他のＭＯＳトランジスタＰＲ１，ＰＲ２，ＮＲ１をオフにするゲート電圧が供給される。一方、プリバッファ回路２０は、論理値「０」の入力信号電圧ＶINに応じて、ｎチャネル型ＭＯＳトランジスタＮＴ２をオンにするゲート電圧を供給するとともに、ｎチャネル型ＭＯＳトランジスタＮ１をオフにしｎチャネル型ＭＯＳトランジスタＮ２をオンにするゲート電圧を供給する。この結果、高圧側のｎチャネル型ＭＯＳトランジスタＮＴ１は導通せず、低圧側のｎチャネル型ＭＯＳトランジスタＮＴ２は導通するので、容量性負荷Ｃｐへの出力電圧は基準電位Ｖｓｓとなる。
【００３５】
次に、容量性負荷Ｃｐへの出力電圧を立ち上がるとき（時刻ｔ０）、電力回収回路１９において、ｎチャネル型ＭＯＳトランジスタＮＲ２をオンからオフに切り換え且つｐチャネル型ＭＯＳトランジスタＰＲ１をオンにするゲート電圧が供給される。一方、プリバッファ回路２０は、論理値「０」から論理値「１」に遷移する入力信号電圧ＶINに応じて、ｎチャネル型ＭＯＳトランジスタＮ１をオンにし且つｎチャネル型ＭＯＳトランジスタＮ２をオフにするゲート電圧を供給するとともに、ｎチャネル型ＭＯＳトランジスタＮＴ２をオフにするゲート電圧を供給する。この結果、導通したｐチャネル型ＭＯＳトランジスタＰ２を介して、電源回路３１から供給された高電圧がｎチャネル型ＭＯＳトランジスタＮＴ１のゲートに印加される。換言すれば、この高電圧は、ｐチャネル型ＭＯＳトランジスタ（第３スイッチングトランジスタ）Ｐ２とｎチャネル型ＭＯＳトランジスタ（第４スイッチングトランジスタ）Ｎ２との接続点を介してｎチャネル型ＭＯＳトランジスタＮＴ１のゲートに供給される。また、電源回路３１から供給される高電圧は、ｎチャネル型ＭＯＳトランジスタＮＴ１を確実にオンにする制御電圧の範囲内であること、すなわち当該ＭＯＳトランジスタＮＴ１の閾値電圧以上であることが望ましい。よって、高圧側のｎチャネル型ＭＯＳトランジスタＮＴ１はオンになって導通し、電力回収回路１９のインダクタＬｉと容量性負荷ＣｐとでＬＣ共振回路が構成される。このＬＣ共振回路の動作により、中点コンデンサＣｉから、ｐチャネル型ＭＯＳトランジスタＰＲ１，ダイオードＲ１，インダクタＬｉおよびｎチャネル型ＭＯＳトランジスタＮＴ１を介して容量性負荷Ｃｐに駆動電流（電荷）が供給され、これにより出力電圧のレベルは基準電位Ｖｓｓから上昇を開始する。その後、時刻ｔ１で、ｐチャネル型ＭＯＳトランジスタＰＲ２をオフからオンに切り換えるゲート電圧が印加されると、出力電圧は直流電圧ＶＤＤにクランプされる。
【００３６】
ここで、ｐチャネル型ＭＯＳトランジスタＰ２を確実に導通させるべく、電源回路３１から供給される高電圧は、当該ＭＯＳトランジスタＰ２の閾値電圧以上であることが望ましい。このｐチャネル型ＭＯＳトランジスタＰ２のゲートに接地電位が印加されたときにｐチャネル型ＭＯＳトランジスタＰ２の閾値電圧Ｖｔｈ以上の電圧が当該ＭＯＳトランジスタＰ２のソースに印加されれば、当該ＭＯＳトランジスタＰ２に印加される制御電圧（ゲート・ソース間電圧）が閾値電圧Ｖｔｈを下回るので、ＭＯＳトランジスタＰ２が確実にオン状態になる。
【００３７】
次に、出力電圧を立ち下げるとき（時刻ｔ２）、電力回収回路１９において、ｐチャネル型ＭＯＳトランジスタＰＲ１，ＰＲ２をオンからオフに切り換えるゲート電圧が印加される一方、ｎチャネル型ＭＯＳトランジスタＮＲ１をオフからオンに切り換えるゲート電圧が印加される。この結果、充電された容量性負荷Ｃｐに蓄積されている電荷が、ｎチャネル型ＭＯＳトランジスタＮＴ１，インダクタＬｉ，ダイオードＲ２およびｎチャネル型ＭＯＳトランジスタＮＲ１を介して中点コンデンサＣｉに回収されるので、容量性負荷Ｃｐは放電し、出力電圧のレベルは電源電圧ＶＤＤから下降を開始する。その後の時刻ｔ３で、電力回収回路１９のｎチャネル型ＭＯＳトランジスタＮＲ２をオフからオンに切り換えるゲート電圧が印加される一方、プリバッファ回路２０がｎチャネル型ＭＯＳトランジスタＮＴ２をオフからオンに切り換えるゲート電圧を印加するので、出力電圧は基準電位Ｖｓｓにクランプされる。
【００３８】
上記の通り、本実施例の表示装置１は、トーテムポール回路２２に電源電圧を与える電源（電力回収回路）１９と、レベル変換回路２１に電源電圧を与える電源（電源回路）３１とを個別に有しており、電源回路３１は、電力回収回路１９から供給された電源電圧に電源３０の電源電圧を重畳して生成した重畳電圧を、端子Ｔ３を介してｐチャネル型ＭＯＳトランジスタＰ２に供給する。このため、トーテムポール回路２２に与えられる電源電圧が低い低電圧領域でも、ｐチャネル型ＭＯＳトランジスタＰ２を確実にオンにすることが可能であり、電力回収効率の向上が可能になる。特に、電源回路３１から供給される電源電圧をｐチャネル型ＭＯＳトランジスタＰ２の閾値電圧Ｖｔｈ以上とすることで、より確実にＭＯＳトランジスタＰ２を導通させることが可能である。
【００３９】
先述した通り、図１に示した従来の出力回路１０１はｐチャネル型ＭＯＳトランジスタＰＭ３を使用している。このＭＯＳトランジスタＰＭ３のソースに低電圧が印加される低電圧領域では、ｐチャネル型ＭＯＳトランジスタＰＭ３のオン抵抗が高く、ソース・ドレイン間の駆動電流量が小さくなるので、電力回収効率が低下する。一方、本実施例の出力回路１６kは、ｐチャネル型トランジスタとは逆の導電型のｎチャネル型ＭＯＳトランジスタＮＴ１を使用するので、出力電圧の立ち上がり時および立ち下がり時の低電圧領域においても、ｎチャネル型ＭＯＳトランジスタＰＭ３は、比較的低いオン抵抗を持ち、高い駆動能力を発揮することができる。換言すれば、ｎチャネル型ＭＯＳトランジスタＮＴ１の駆動能力の電圧依存性が、ｐチャネル型ＭＯＳトランジスタＰＭ３の駆動能力のそれと比べて小さいという利点がある。したがって、第１実施例は、従来技術と比較すると、オン抵抗に起因する発熱量が低減するので放熱機構を簡略化することができ、また、チップサイズを大きくすることなく低電圧領域で十分な駆動電流を得ることができるので、製造コストの削減が可能となる。
【００４０】
図８は、ｐチャネル型ＭＯＳトランジスタＰＭ３（図１）の駆動能力の電圧依存性と、ｎチャネル型ＭＯＳトランジスタＮＴ１（図５）の駆動能力の電圧依存性とを示すグラフである。このグラフの横軸は、ソース・ドレイン間の駆動電流の測定値を示し、縦軸はオン抵抗の測定値を示している。このグラフ中、曲線ＣP1，ＣP2，ＣP3，ＣP4，ＣP5は、ｐチャネル型ＭＯＳトランジスタＰＭ３に関する特性曲線である。曲線ＣP1，ＣP2，ＣP3，ＣP4，ＣP5は、それぞれ、一定の電源電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５の条件下で測定された（ただし、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５）。Ｖ１〜Ｖ５の値は具体的に記載しないが、およそ０〜数十ミリアンペアの範囲内にある。これら曲線ＣP1〜ＣP5によれば、電源電圧が低くなるにつれて、特性曲線が駆動電流が小さくなる左方へシフトするとともにオン抵抗が上昇することが分かる。これに対して、曲線Ｃｎは、ｎチャネル型ＭＯＳトランジスタＮＴ１に関する特性曲線であり、電源電圧Ｖ１〜Ｖ５の範囲内で測定された。この特性曲線Ｃｎは、電源電圧がＶ１〜Ｖ５の範囲内で変化しても変化せず、広い範囲で低いオン抵抗を示している。したがって、図８のグラフは、ｎチャネル型ＭＯＳトランジスタＮＴ１の駆動能力の電圧依存性がｐチャネル型ＭＯＳトランジスタＰＭ３のそれと比べて低いことを示している。
【００４１】
図８のグラフを参照すると、特性曲線Ｃｎによれば、駆動電流が極めて小さい低電流領域においてオン抵抗が指数関数的に増大し、ｎチャネル型ＭＯＳトランジスタＮＴ１がハイインピーダンス状態になる。この低電流領域では、電力回収効率が低下する。本実施例の電源回路３１は、電力回収回路１９から供給される電源電圧よりも高い電源電圧を、端子Ｔ３とｐチャネル型ＭＯＳトランジスタＰ２とを介して、ｎチャネル型ＭＯＳトランジスタＮＴ１のゲートに供給することができる。これにより、ｎチャネル型ＭＯＳトランジスタＮＴ１のゲート電圧（ゲート・ソース間電圧）は高くなるので、当該ＭＯＳトランジスタＮＴ１のハイインピーダンス状態の期間を短縮することができる。したがって、電力回収効率の向上が可能である。
【００４２】
ところで、図９に示されるように、図１に示した従来の駆動回路１００に第１実施例の電源回路３１を適用することができる。図９に示される電源回路３１は、端子Ｔ３を介して電源電圧をｐチャネル型ＭＯＳトランジスタＰＭ１，ＰＭ２に供給する。また、端子Ｔ２に入力された電源電圧はレベル変換回路１０３には供給されない。よって、図９の駆動回路も、プッシュプル回路１０４に電源電圧を与える電源（電力回収回路）１０５と、レベル変換回路１０３に電源電圧を与える電源（電源回路）３１とを個別に有しており、電源回路３１は、電力回収回路１９から供給される電源電圧よりも高い電源電圧を端子Ｔ３を介してｐチャネル型ＭＯＳトランジスタＰＭ２に供給することができる。このため、プッシュプル回路１０４に与えられる電源電圧が低い低電圧領域でも、ｐチャネル型ＭＯＳトランジスタＰＭ２を確実にオン状態にすることが可能であり、電力回収効率の向上が可能である。
【００４３】
＜第２実施例＞
図１０は、本発明に係る第２実施例の駆動回路の構成を概略的に示す図である。図１０と図５との間で同一符号を付された構成要素は、同一構成および同一機能を有するものとし、その詳細な説明を省略する。第２実施例の駆動回路は、電源回路３１Ｂを有する点を除いて第１実施例の駆動回路（図５）と同一構成を有する。
【００４４】
図１０を参照すると、電源回路３１Ｂは、電源３０ｉと、アノードが電源３０ｉに接続されたダイオードＲＤ１と、昇圧コンデンサＣｕとからなるチャージポンプ回路である。昇圧コンデンサＣｕの一端は、電力回収回路１９の端子Ｔ１と出力回路１６kの端子Ｔ２との双方に接続されており、その他端は、ダイオードＲＤ１のカソードと出力回路１６kの端子Ｔ３との双方に接続されている。
【００４５】
容量性負荷Ｃｐに駆動パルスを印加しないとき（図７；時刻ｔ０以前）、電力回収回路１９（図１０）においては、ｎチャネル型ＭＯＳトランジスタＮＲ２をオンにするゲート電圧が供給されるので、昇圧コンデンサＣｕの一端には接地電位が印加され、その他端には、電源３０ｉが供給する電源電圧Ｖｉが印加される。これにより昇圧コンデンサＣｕに充電電圧Ｖｉが発生する。その後、容量性負荷Ｃｐに駆動パルスが印加されるとき（図７；時刻ｔ０以後）、中点コンデンサＣｉから、ｐチャネル型ＭＯＳトランジスタＰＲ１，ダイオードＲ１，インダクタＬｉおよび端子Ｔ１を介して電源電圧Ｖｐが昇圧コンデンサＣｕの一端に印加され、これにより昇圧コンデンサＣｕには、電源電圧Ｖｐに充電電圧Ｖｉが重畳して得られる重畳電圧（＝Ｖｉ＋Ｖｐ）が発生する。この重畳電圧が、端子Ｔ３を介してｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２に印加されることとなる。
【００４６】
このような電源回路３１Ｂは、電力回収回路１９が供給する電源電圧よりも高い電源電圧をレベル変換回路２１に供給することができ、その高い電源電圧をｐチャネル型ＭＯＳトランジスタＰ２の閾値電圧以上にし、且つｎチャネル型ＭＯＳトランジスタＮＴ１を確実にオン状態にする電圧に設定することができる。
【００４７】
＜第３実施例＞
図１１は、本発明に係る第３実施例の駆動回路の構成を概略的に示す図である。第３実施例の駆動回路は、中点コンデンサＣｉを電圧源として使用する電源回路３１Ｃを除いて、第２実施例の駆動回路（図１０）と同一構成を有している。図１１と図１０との間で同一符号を付された構成要素は、同一構成および同一機能を有するものとし、その詳細な説明を省略する。
【００４８】
図１１を参照すると、電源回路３１Ｃは、ダイオードＲＤ２、抵抗素子ＲＳ１、定電圧ダイオードＺＤ２および昇圧コンデンサＣｕからなるチャージポンプ回路である。ダイオードＲＤ２のアノードは、電力回収回路１９の端子Ｔ４を介して中点コンデンサＣｉの一端と接続されており、そのカソードは、抵抗素子ＲＳ１と接続されている。定電圧ダイオードＺＤ２は、たとえばツェナーダイオードで構成され、昇圧コンデンサＣｕと並列に接続されている。定電圧ダイオードＺＤ２は、昇圧コンデンサＣｕに発生する電圧を一定に制限し得るものである。
【００４９】
このような電源回路３１Ｃは、電力回収回路１９が供給する電源電圧よりも高い電源電圧をレベル変換回路２１に供給することができ、さらに、その高い電源電圧をｐチャネル型ＭＯＳトランジスタＰ２の閾値電圧以上にし、ｎチャネル型ＭＯＳトランジスタＮＴ１を確実にオン状態にする電圧にすることができる。
【００５０】
また、電源回路３１Ｃは、電力回収回路１９の中点コンデンサＣｉを電圧源として使用するので他の電圧源が不要であり、第２実施例の電源回路３１Ｂ（図１０）と比べて低コスト化が可能になる。
【００５１】
＜第４実施例＞
図１２は、本発明に係る第４実施例の駆動回路の構成を概略的に示す図である。第４実施例の駆動回路は、電源電圧ＶＤＤを与える直流電源を使用する電源回路３１Ｄを除いて、第２実施例の駆動回路（図１０）と同一構成を有している。図１２と図１０との間で同一符号を付された構成要素は、同一構成および同一機能を有するものとし、その詳細な説明を省略する。
【００５２】
図１２を参照すると、電源回路３１Ｄは、ダイオードＲＤ３、抵抗素子ＲＳ２、定電圧ダイオードＺＤ３および昇圧コンデンサＣｕからなるチャージポンプ回路である。ダイオードＲＤ３のアノードは、電源電圧ＶＤＤを与える直流電源に接続され、そのカソードは、抵抗素子ＲＳ２と接続されている。定電圧ダイオードＺＤ３は、たとえば、ツェナーダイオードで構成され、昇圧コンデンサＣｕと並列に接続されている。定電圧ダイオードＺＤ３は、昇圧コンデンサＣｕに発生する電圧を一定に制限し得るものである。
【００５３】
このような電源回路３１Ｄは、電力回収回路１９が供給する電源電圧よりも高い電源電圧をレベル変換回路２１に供給することができ、さらに、その高い電源電圧をｐチャネル型ＭＯＳトランジスタＰ２の閾値電圧以上にし、ｎチャネル型ＭＯＳトランジスタＮＴ１を確実にオン状態にする電圧にすることができる。
【００５４】
また、電源回路３１Ｄは、電力回収回路１９で使用される電源電圧ＶＤＤを使用するので他の電圧源が不要であり、第２実施例の電源回路３１Ｂ（図１０）と比べて低コスト化が可能になる。
【００５５】
＜第５実施例＞
図１３は、本発明に係る第５実施例の駆動回路の構成を概略的に示す図である。第５実施例の駆動回路は、電源回路３１Ｅを除いて、第２実施例の駆動回路（図１０）と同一構成を有している。電源回路３１Ｅは、電源電圧ＶＤＤを与える直流電源と中点コンデンサＣｉとの双方を電圧源として使用するものである。
【００５６】
図１３を参照すると、電源回路３１Ｅは、第３実施例の電源回路３１Ｃ（図１１）と同じ構成要素として、ダイオードＲＤ２、抵抗素子ＲＳ１、定電圧ダイオードＺＤ２および昇圧コンデンサＣｕを有する。電源回路３１Ｅは、さらに、出力回路１６kの入力端子Ｔ３と接続するクランプダイオードＲＤ４を有しており、このクランプダイオードＲＤ４のアノードは入力端子Ｔ３と接続され、そのカソードは電源電圧ＶＤＤを与える直流電源と接続されている。
【００５７】
上述した通り、容量性負荷Ｃｐに駆動パルスが印加されないとき（図７；時刻ｔ０以前）、昇圧コンデンサＣｕの一端には基準電位Ｖｓｓが印加され、その他端には、中点コンデンサＣｉからダイオードＲＤ２および抵抗素子ＲＳ１を介して伝達した電源電圧が印加される。これにより昇圧コンデンサＣｕには、定電圧ダイオードＺＤ３によって制限された充電電圧Ｖｉが発生する。その後、容量性負荷Ｃｐに駆動パルスが印加されるとき（図７；時刻ｔ０以後）、昇圧コンデンサＣｕの一端に印加される電源電圧が基準電位Ｖｓｓから上昇するにつれて、昇圧コンデンサＣｕには、その上昇分に充電電圧Ｖｉが重畳された重畳電圧Ｖｃｐが発生する。重畳電圧Ｖｃｐは、端子Ｔ３を介してレベル変換回路２１に供給される。
【００５８】
重畳電圧Ｖｃｐが電源電圧ＶＤＤを超えようとすると、クランプダイオードＲＤ４に順方向バイアスが印加されるので、重畳電圧Ｖｃｐは電源電圧ＶＤＤにクランプされる。これにより、レベル変換回路２１に供給される電圧Ｖｃｐは電源電圧ＶＤＤ以下に制限されることから、レベル変換回路２１の耐圧性能を超えた過電圧が印加されるのを防止することができる。図１４に、電源回路３１Ｅの変形例である電源回路３１Ｅａの構成を示す。この電源回路３１Ｅａは、電源回路３１Ｅ（図１３）から定電圧ダイオードＺＤ２および抵抗素子ＲＳ１のみを除去した構成を有する。
【００５９】
また、図１５に、電源回路３１Ｅの他の変形例である電源回路３１Ｅｂの構成を示す。この電源回路３１Ｅｂは、電源回路３１Ｅ（図１３）においてクランプダイオードＲＤ４と電源電圧ＶＤＤを与える電源との間に定電圧ダイオードＺＤ４を介在させた構成を有する。定電圧ダイオードＺＤ４は、たとえばツェナーダイオードで構成されており、そのアノードは電源電圧ＶＤＤを与える直流電源と接続され、そのカソードはクランプダイオードＲＤ４のカソードと接続されている。この定電圧ダイオードＺＤ４により、レベル変換回路２１に供給される電圧Ｖｃｐの範囲を微調整することが可能になる。
【００６０】
＜第６実施例＞
上記第１〜第５実施例では、同一種類の電力回収回路１９が使用されていたが、これに限るものではない。図１６，図１７および図１８は、本発明に係る第６実施例として、他の電力回収回路１９Ａ，１９Ｂ，１９Ｃを使用した駆動回路を例示するものである。なお、第６実施例では、レベル変換回路２１に電源電圧を与える電源回路として、第５実施例の電源回路３１Ｅ（図１３）が採用されているが、これに限られない。第５実施例の電源回路３１Ｅの代わりに、他の実施例の電源回路を採用してもよい。
【００６１】
図１６を参照すると、この電力回収回路１９Ａは、第１実施例の電力回収回路１９（図５）からｎチャネル型ＭＯＳトランジスタＮＲ２を除去した構成を有するものである。この電力回収回路１９Ａの動作は、ｎチャネル型ＭＯＳトランジスタＮＲ２を常時オフとした場合の第１実施例の電力回収回路１９の動作と同じである。
【００６２】
図１７を参照すると、この電力回収回路１９Ｂは、ｐチャネル型ＭＯＳトランジスタＰＲ２，インダクタＬｉおよび中点コンデンサＣｉが直列接続された構造を有し、中点コンデンサＣｉの一端が、ダイオードＲ３を介してｐチャネル型ＭＯＳトランジスタＰＲ３と接続されるとともに、ダイオードＲ４を介してｎチャネル型ＭＯＳトランジスタＮＲ３とも接続されている。容量性負荷Ｃｐに駆動パルスを印加しないとき、電力回収回路１９Ｂにおいては、全てのＭＯＳトランジスタＰＲ３，ＮＲ３，ＰＲ２をオフにするゲート電圧が供給される。
【００６３】
容量性負荷Ｃｐへの出力電圧を立ち上げるときは、電力回収回路１９Ｂにおいて、ｐチャネル型ＭＯＳトランジスタＰＲ３をオンにするゲート電圧が印加される。一方、トーテムポール回路２２の高圧側のｎチャネル型ＭＯＳトランジスタＮＴ１がオンにされる。この結果、電力回収回路１９ＢのインダクタＬｉと容量性負荷Ｃｐとで構成されるＬＣ共振回路が動作することによって、中点コンデンサＣｉから、インダクタＬｉ、端子Ｔ１，Ｔ２およびｎチャネル型ＭＯＳトランジスタＮＴ１を介して容量性負荷Ｃｐに駆動電流が供給され、これにより出力電圧のレベルは基準電位Ｖｓｓから上昇を開始する。その後、ｐチャネル型ＭＯＳトランジスタＰＲ２をオンにするゲート電圧が印加され、これにより出力電圧は電源電圧ＶＤＤにクランプされる。
【００６４】
容量性負荷Ｃｐへの出力電圧を立ち下げるときは、電力回収回路１９Ｂにおいて、ｐチャネル型ＭＯＳトランジスタＰＲ２，ＰＲ３をオンからオフに切り換えるゲート電圧が印加される。また、ｎチャネル型ＭＯＳトランジスタＮＲ３をオンにするゲート電圧が印加される。この結果、充電された容量性負荷Ｃｐに蓄積されている電荷が、ｎチャネル型ＭＯＳトランジスタＮＴ１，端子Ｔ２，Ｔ１およびインダクタＬｉを介して中点コンデンサＣｉに回収されるので容量性負荷Ｃｐは放電し、これにより出力電圧のレベルは電源電圧ＶＤＤから下降を開始する。
【００６５】
次に、図１８に示される電力回収回路１９Ｃは、上記電力回収回路１９Ｂ（図１７）からｐチャネル型ＭＯＳトランジスタＰＲ３を除去した簡略構成を有するものである。この電力回収回路１９Ｃの動作は、ｐチャネル型ＭＯＳトランジスタＰＲ３を常時オフにした場合の電力回収回路１９Ｂの動作と同じである。
【００６６】
＜第７実施例＞
上記第１〜第６実施例ではいずれも、出力回路１６kは、電力回収回路を電源回路として使用しているが、この代わりに、出力回路１６kが電力回収回路を使用しない構成もあり得る。図１９は、本発明に係る第７実施例の駆動回路の構成を示す図である。この図１９では、出力回路１６kが直流電源を使用する構成が示されている。
【００６７】
図１９を参照すると、直流電源から供給される電源電圧ＶＤＤは、端子Ｔ１を介してトーテムポール回路２２に供給される。また、図１９の駆動回路は、電源電圧ＶＤＤよりも高い電圧を生成する電源回路３１を有する。電源回路３１は、電源電圧ＶＤＤを昇圧する電源３０を含み、この電源３０は、昇圧した電圧を端子Ｔ３を介してレベル変換回路２１のｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２のソースに供給する。この電源回路３１の代わりに、電源回路３１Ｂ（図１０）を使用してもよい。
【００６８】
以上、第１〜第７実施例について説明した。これら実施例の図５，図９〜図１９に示した駆動回路はいずれも列電極ドライバ１３に組み込まれるものであるが、これに限定されるものではない。図５，図９〜図１０の駆動回路を、走査パルス発生回路または放電維持パルス発生回路として第１行電極ドライバ１７Ａに組み込むことも可能である。
【００６９】
また、上記実施例では、電源回路３１，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｅａ，３１Ｅｂは、図４に示される通り、列電極ドライバ１３とは分離した回路であるが、これに限定されるものではない。これら電源回路の中の一部の構成、たとえば、ダイオード、抵抗素子またはコンデンサを列電極ドライバ１３に組み込んでもよい。
【図面の簡単な説明】
【００７０】
【図１】従来の駆動回路の構成の一部を概略的に示す図である。
【図２】図１に示した駆動回路で発生する信号波形を示すタイミングチャートである。
【図３】本発明に係る実施例の表示装置（プラズマディスプレイ）の構成を概略的に示すブロック図である。
【図４】列電極ドライバ（アドレスドライバ）の構成を概略的に示す図である。
【図５】第１実施例の駆動回路の構成を概略的に示す図である。
【図６】駆動シーケンスの一例を概略的に示す図である。
【図７】図５に示した駆動回路で発生する信号の波形を示すタイミングチャートである。
【図８】ＭＯＳトランジスタの駆動能力の電圧依存性を示すグラフである。
【図９】第１実施例の変形例の駆動回路の構成を概略的に示す図である。
【図１０】本発明に係る第２実施例の駆動回路の構成を概略的に示す図である。
【図１１】本発明に係る第３実施例の駆動回路の構成を概略的に示す図である。
【図１２】本発明に係る第４実施例の駆動回路の構成を概略的に示す図である。
【図１３】本発明に係る第５実施例の駆動回路の構成を概略的に示す図である。
【図１４】第５実施例の変形例の駆動回路の構成を概略的に示す図である。
【図１５】第５実施例の他の変形例の駆動回路の構成を概略的に示す図である。
【図１６】本発明に係る第６実施例の駆動回路の一例を概略的に示す図である。
【図１７】本発明に係る第６実施例の駆動回路の他の例を概略的に示す図である。
【図１８】本発明に係る第６実施例の駆動回路のさらに他の例を概略的に示す図である。
【図１９】本発明に係る第７実施例の駆動回路の構成を示す図である。
【符号の説明】
【００７１】
１  表示装置（プラズマディスプレイ）
２  表示領域
１０  信号処理部
１１  駆動データ生成部
１２  フィールドメモリ回路
１３  列電極ドライバ
１６k  出力回路
１７Ａ，１７Ｂ  行電極ドライバ
１９，１９Ａ〜１９Ｃ  電力回収回路（第１電源回路）
２１  レベル変換回路
２２  トーテムポール回路
３１，３１Ｂ〜３１Ｅ，３１Ｅａ，３１Ｅｂ  電源回路（第２電源回路）
１０４  プッシュプル回路
【図１】
2007041345.tif 000003
【図２】
2007041345.tif 000004
【図３】
2007041345.tif 000005
【図４】
2007041345.tif 000006
【図５】
2007041345.tif 000007
【図６】
2007041345.tif 000008
【図７】
2007041345.tif 000009
【図８】
2007041345.tif 000010
【図９】
2007041345.tif 000011
【図１０】
2007041345.tif 000012
【図１１】
2007041345.tif 000013
【図１２】
2007041345.tif 000014
【図１３】
2007041345.tif 000015
【図１４】
2007041345.tif 000016
【図１５】
2007041345.tif 000017
【図１６】
2007041345.tif 000018
【図１７】
2007041345.tif 000019
【図１８】
2007041345.tif 000020
【図１９】
2007041345.tif 000021