(57)【要約】【課題】定常状態での消費電流の増加を抑制することができると共に、出力トランジスタのリーク電流による出力電圧の上昇を抑制して入出力電圧特性を向上させる定電圧回路及びその出力電圧制御方法を得る。【解決手段】出力トランジスタＭ１のリーク電流が出力電圧検出用の抵抗Ｒ１，Ｒ２に流れ込み出力電圧Ｖｏを上昇させようとするが、誤差増幅回路３が出力トランジスタＭ１のゲート電圧をほぼ入力電圧Ｖｄｄまで引き上げることから、コンパレータ１１の出力端はハイレベルになるため、ＮＭＯＳトランジスタＭ１１はオンして導通状態になり、出力端子ＯＵＴと接地電圧との間に疑似負荷をなす定電流源１２が接続され、出力トランジスタＭ１のリーク電流は、ＮＭＯＳトランジスタＭ１１及び定電流源１２を介して接地電圧に流れ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏの上昇を抑制するようにした。【選択図】図１
2007334573.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部と、
前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧差から、前記出力トランジスタがオフして遮断状態であることを検出すると、前記出力端子から疑似的な負荷電流である疑似負荷電流を流す疑似負荷電流制御回路部と、
を備えることを特徴とする定電圧回路。
【請求項２】
前記疑似負荷電流制御回路部は、前記出力トランジスタがオフして遮断状態であることを検出すると、内蔵する疑似負荷を前記出力端子に接続することを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記疑似負荷電流制御回路部は、
前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧比較を行う電圧比較回路と、
前記疑似負荷をなす電流源と、
前記電圧比較回路からの制御信号に応じて、該電流源を前記出力端子に接続するスイッチと、
を備え、
前記電圧比較回路は、前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧差が所定値以下になると、前記スイッチに対して、前記電流源を前記出力端子に接続させることを特徴とする請求項２記載の定電圧回路。
【請求項４】
前記電圧比較回路は、入力端にオフセット電圧が設けられることを特徴とする請求項３記載の定電圧回路。
【請求項５】
前記疑似負荷電流制御回路部は、
前記出力トランジスタの出力電流に比例した電流を生成して出力する比例電流生成回路と、
該比例電流生成回路から出力された電流を電圧に変換する電流−電圧変換回路と、
前記疑似負荷をなす電流源と、
該電流−電圧変換回路で変換された電圧に応じて、該電流源を前記出力端子に接続するスイッチと、
を備え、
前記スイッチは、前記比例電流生成回路から出力された電流が所定値以下になると、前記電流源を前記出力端子に接続することを特徴とする請求項２記載の定電圧回路。
【請求項６】
前記比例電流生成回路は、前記出力トランジスタの制御電極に入力される制御信号が制御電極に入力され、前記出力トランジスタの出力電流に比例した電流を出力する、前記出力トランジスタと同種類のトランジスタからなることを特徴とする請求項５記載の定電圧回路。
【請求項７】
前記疑似負荷電流制御回路部は、
前記入力電圧を所定の電圧だけ低下させた第１電圧を生成して出力する第１電圧生成回路と、
入力端が前記出力トランジスタの制御電極に接続されると共に制御電極に前記第１電圧が入力され、該入力端の電圧と該第１電圧との電圧差に応じて作動する第１トランジスタと、
該第１トランジスタの出力端から出力された電流に比例した電流を前記疑似負荷電流として前記出力端子から流す、前記疑似負荷をなすカレントミラー回路と、
を備え、
前記第１トランジスタは、前記入力端の電圧と前記第１電圧との電圧差が所定値以上になると、該電圧差に応じた電流を出力端から出力することを特徴とする請求項２記載の定電圧回路。
【請求項８】
前記第１電圧生成回路は、前記入力電圧から前記第１トランジスタのしきい値電圧を減算した電圧以下になるように前記第１電圧を生成して出力することを特徴とする請求項７記載の定電圧回路。
【請求項９】
前記第１トランジスタは、ソースが前記出力トランジスタの制御電極に接続されると共にゲートに前記第１電圧が入力され、ドレインが前記カレントミラー回路の入力端に接続されたＰチャネル型のＭＯＳトランジスタであることを特徴とする請求項８記載の定電圧回路。
【請求項１０】
前記第１トランジスタは、サブストレートゲートがソースに接続されることを特徴とする請求項９記載の定電圧回路。
【請求項１１】
前記第１トランジスタは、サブストレートゲートが前記入力電圧に接続されることを特徴とする請求項９記載の定電圧回路。
【請求項１２】
前記出力トランジスタ、制御回路部及び疑似負荷電流制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の定電圧回路。
【請求項１３】
入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタに対して、前記出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように動作制御を行い、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路の出力電圧制御方法において、
前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧差から、前記出力トランジスタがオフして遮断状態にあることを検出すると、前記出力端子から疑似的な負荷電流である疑似負荷電流を流すことを特徴とする定電圧回路の出力電圧制御方法。
【請求項１４】
前記出力トランジスタがオフして遮断状態であることを検出すると、内蔵する疑似負荷を前記出力端子に接続することを特徴とする請求項１３記載の定電圧回路の出力電圧制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力トランジスタのリーク電流による出力電圧の上昇を低減させ、入出力電圧特性の向上を図ることができる定電圧回路及びその出力電圧制御方法に関する。
【背景技術】
【０００２】
図１１は、シリーズレギュレータを使用した定電圧回路の従来例を示した図である。
図１１における定電圧回路は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１０１、出力トランジスタＭ１０１、ＭＯＳトランジスタＭ１０２〜Ｍ１０６で構成される誤差増幅回路１０２及び出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２で構成されている。誤差増幅回路１０２は、出力電圧Ｖｏを抵抗Ｒ１０１，Ｒ１０２で分圧した分圧電圧Ｖｆｂと基準電圧Ｖｒとの電圧差を増幅して、出力トランジスタＭ１０１のゲートに出力し、出力電圧Ｖｏが所定の電圧で一定になるように出力トランジスタＭ１０１の動作制御を行う。
【０００３】
近年、機器の消費電力を削減するために、入力電圧Ｖｄｄと出力電圧Ｖｏの電圧差（入出力電圧差）を可能な限り小さくして出力トランジスタＭ１０１での電力消費を小さくすることが求められている。また、ＩＣ内部の消費電流を小さくするために、出力電圧検出用の抵抗Ｒ１０１及びＲ１０２に流れる電流も可能な限り小さくなるようにした方がよい。入出力電圧差を小さくするためには、出力トランジスタＭ１０１にドライブ能力の高いトランジスタを使用する必要があり、出力トランジスタＭ１０１のゲート長Ｌを小さくし、かつゲート幅Ｗを大きくして、出力トランジスタＭ１０１のしきい値電圧が小さくなるようにしている。
【０００４】
一方、低電源電圧動作時に、負荷に流れる電流が小さく又はゼロになったときにおいても出力電圧を一定にすることができる定電圧回路があった（例えば、特許文献１参照。）。図１２は、このような定電圧回路を示した回路図であり、図１２において、出力トランジスタＭ１１１から所定の電流を流す疑似的な負荷回路１１１を追加することによって、負荷ＲＬに流れる電流がなくなったときにおいても、出力電圧ＶＯＵＴの上昇を抑制することができる。
【特許文献１】特許第３６４３０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、ゲート長Ｌが小さい微細プロセスで形成されたり、小さいしきい値電圧のＭＯＳトランジスタではオフ時にリーク電流が発生する。特に、ゲート幅Ｗ／ゲート長Ｌが大きいＭＯＳトランジスタでは、ゲート・ソース間電圧Ｖｇｓをゼロにしても数μＡのリーク電流が発生する。図１１のように、接続された負荷に電流が流れる場合は、このようなリーク電流は負荷に流れるため出力電圧に影響を与えることはないが、負荷に流れる電流が０μＡ〜数μＡになってほぼ無負荷に近い状態になると、外部へ流れることができなかったリーク電流は出力電圧検出用の抵抗Ｒ１０１及びＲ１０２に流れてしまう。定常的に出力電圧検出用の抵抗Ｒ１０１及びＲ１０２に流れる電流よりも前記リーク電流が小さい場合は、該リーク電流を無視することができるが、リーク電流の方が大きい場合は、出力電圧Ｖｏは上昇する。このため、出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２に流れる電流を出力トランジスタＭ１０１のリーク電流以下に絞ることができず、低消費電力化を図ることができなかった。
【０００６】
図１３は、図１１の定電圧回路において、無負荷時に出力トランジスタＭ１０１から出力される電流ｉ１０１の温度特性例を示している。なお、図１３では、入力電圧Ｖｄｄは５Ｖで、出力電圧Ｖｏは１Ｖであり、出力電圧検出用の抵抗Ｒ１０１及びＲ１０２には約０.２μＡの電流が流れるように設定された場合を例にして示している。
図１３で示すように、低温から常温付近まではほぼ所定の電流が流れているが、高温域において前述したリーク電流が発生していることが分かる。
【０００７】
図１４は、図１１の定電圧回路において、無負荷時の出力電圧Ｖｏと出力トランジスタＭ１０１のゲート電圧Ｖ１０１の温度特性例を示した図である。
図１４で示すように、負荷に流れる電流が０μＡであるため、出力トランジスタＭ１０１で発生したリーク電流はすべて出力電圧検出用の抵抗Ｒ１０１及びＲ１０２に流れ込む。出力トランジスタＭ１０１は、オフして遮断状態になることで流れる電流を絞ろうとするが、７５℃付近では出力トランジスタＭ１０１のゲート電圧Ｖ１０１がほぼ入力電圧Ｖｄｄ（５Ｖ）に等しくなってしまい、７５℃以上の高温域では、出力トランジスタＭ１０１が出力電圧Ｖｏを制御することができず、出力トランジスタＭ１０１のリーク電流に比例して出力電圧Ｖｏが上昇する。
【０００８】
そこで、前記リーク電流を抑えるためには、出力トランジスタＭ１０１のゲート長Ｌを大きくするか、又は出力トランジスタＭ１０１のしきい値電圧を大きくすればよいが、このようにすると入出力電圧差が大きくなり、出力トランジスタＭ１０１の電力消費が大きくなるという問題があった。また、図１２では、疑似負荷回路１１１が常時作動しているため、定常状態での消費電流が増加するという問題があった。
【０００９】
本発明は、簡単な回路構成で、定常状態での消費電流の増加を抑制することができると共に、出力トランジスタのリーク電流による出力電圧の上昇を抑制して入出力電圧特性を向上させることができる定電圧回路及びその出力電圧制御方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部と、
前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧差から、前記出力トランジスタがオフして遮断状態であることを検出すると、前記出力端子から疑似的な負荷電流である疑似負荷電流を流す疑似負荷電流制御回路部と、
を備えるものである。
【００１１】
また、前記疑似負荷電流制御回路部は、前記出力トランジスタがオフして遮断状態であることを検出すると、内蔵する疑似負荷を前記出力端子に接続するようにした。
【００１２】
具体的には、前記疑似負荷電流制御回路部は、
前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧比較を行う電圧比較回路と、
前記疑似負荷をなす電流源と、
前記電圧比較回路からの制御信号に応じて、該電流源を前記出力端子に接続するスイッチと、
を備え、
前記電圧比較回路は、前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧差が所定値以下になると、前記スイッチに対して、前記電流源を前記出力端子に接続させるようにした。
【００１３】
この場合、前記電圧比較回路は、入力端にオフセット電圧が設けられるようにしてもよい。
【００１４】
また、前記疑似負荷電流制御回路部は、
前記出力トランジスタの出力電流に比例した電流を生成して出力する比例電流生成回路と、
該比例電流生成回路から出力された電流を電圧に変換する電流−電圧変換回路と、
前記疑似負荷をなす電流源と、
該電流−電圧変換回路で変換された電圧に応じて、該電流源を前記出力端子に接続するスイッチと、
を備え、
前記スイッチは、前記比例電流生成回路から出力された電流が所定値以下になると、前記電流源を前記出力端子に接続するようにしてもよい。
【００１５】
この場合、前記比例電流生成回路は、前記出力トランジスタの制御電極に入力される制御信号が制御電極に入力され、前記出力トランジスタの出力電流に比例した電流を出力する、前記出力トランジスタと同種類のトランジスタからなるようにした。
【００１６】
また、前記疑似負荷電流制御回路部は、
前記入力電圧を所定の電圧だけ低下させた第１電圧を生成して出力する第１電圧生成回路と、
入力端が前記出力トランジスタの制御電極に接続されると共に制御電極に前記第１電圧が入力され、該入力端の電圧と該第１電圧との電圧差に応じて作動する第１トランジスタと、
該第１トランジスタの出力端から出力された電流に比例した電流を前記疑似負荷電流として前記出力端子から流す、前記疑似負荷をなすカレントミラー回路と、
を備え、
前記第１トランジスタは、前記入力端の電圧と前記第１電圧との電圧差が所定値以上になると、該電圧差に応じた電流を出力端から出力するようにしてもよい。
【００１７】
この場合、前記第１電圧生成回路は、前記入力電圧から前記第１トランジスタのしきい値電圧を減算した電圧以下になるように前記第１電圧を生成して出力するようにした。
【００１８】
具体的には、前記第１トランジスタは、ソースが前記出力トランジスタの制御電極に接続されると共にゲートに前記第１電圧が入力され、ドレインが前記カレントミラー回路の入力端に接続されたＰチャネル型のＭＯＳトランジスタである。
【００１９】
この場合、前記第１トランジスタは、サブストレートゲートがソースに接続されるか、又はサブストレートゲートが前記入力電圧に接続されるようにした。
【００２０】
また、前記出力トランジスタ、制御回路部及び疑似負荷電流制御回路部は、１つのＩＣに集積されるようにした。
【００２１】
また、この発明に係る定電圧回路の出力電圧制御方法は、入力された制御信号に応じた電流を入力端子から出力端子に出力する出力トランジスタに対して、前記出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように動作制御を行い、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路の出力電圧制御方法において、
前記入力電圧と前記出力トランジスタの制御電極の電圧との電圧差から、前記出力トランジスタがオフして遮断状態にあることを検出すると、前記出力端子から疑似的な負荷電流である疑似負荷電流を流すようにした。
【００２２】
具体的には、前記出力トランジスタがオフして遮断状態であることを検出すると、内蔵する疑似負荷を前記出力端子に接続するようにした。
【発明の効果】
【００２３】
本発明の定電圧回路及びその出力電圧制御方法によれば、出力トランジスタの制御電極の電圧と入力電圧との電圧差から、前記出力トランジスタがオフして遮断状態にあることを検出すると、前記出力端子から疑似的な負荷電流である疑似負荷電流を流すようにしたことから、簡単な回路構成で、定常状態での消費電流の増加を抑制することができると共に出力トランジスタのリーク電流による出力電圧の上昇を抑制して入出力電圧特性を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成して出力端子ＯＵＴから出力電圧Ｖｏとして負荷１０に出力する。
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、誤差増幅回路３と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１がオフして遮断状態になる動作を行うと出力端子ＯＵＴから接地電圧に疑似的な負荷電流である疑似負荷電流ｉＬを流す疑似負荷電流制御回路４とを備えている。定電圧回路１は、１つのＩＣに集積されるようにしてもよい。
【００２５】
誤差増幅回路３は、ＮＭＯＳトランジスタＭ２〜Ｍ４及びＰＭＯＳトランジスタＭ５，Ｍ６で構成されている。また、疑似負荷電流制御回路４は、コンパレータ１１、ＮＭＯＳトランジスタＭ１１及び定電流源１２で構成されている。なお、基準電圧発生回路２、誤差増幅回路３及び抵抗Ｒ１，Ｒ２は制御回路部をなし、疑似負荷電流制御回路４は疑似負荷電流制御回路部を、コンパレータ１１は電圧比較回路を、ＮＭＯＳトランジスタＭ１１はスイッチをそれぞれなす。
入力端子ＩＮと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力トランジスタＭ１のサブストレートゲート（バックゲートとも呼ぶ）は出力トランジスタＭ１のソースに接続されている。出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部からは、出力電圧Ｖｏを分圧した分圧電圧Ｖｆｂが出力される。
【００２６】
誤差増幅回路３において、ＮＭＯＳトランジスタＭ３及びＭ４は、差動対をなしており、各ソースが接続され該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２が接続されている。ＮＭＯＳトランジスタＭ２のゲートには基準電圧Ｖｒｅｆが入力されており、ＮＭＯＳトランジスタＭ２は定電流源をなしている。また、ＰＭＯＳトランジスタＭ５及びＭ６は、カレントミラー回路を形成しており、差動対をなすＮＭＯＳトランジスタＭ３及びＭ４の負荷をなしている。ＰＭＯＳトランジスタＭ５及びＭ６の各ソースは入力電圧Ｖｄｄにそれぞれ接続され、ＰＭＯＳトランジスタＭ５及びＭ６の各ゲートは接続されてＰＭＯＳトランジスタＭ６のドレインに接続されている。
【００２７】
ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ３のドレインに接続されると共に、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ４のドレインに接続され、ＮＭＯＳトランジスタＭ３のドレインは、誤差増幅回路３の出力端をなし、出力トランジスタＭ１のゲートに接続されている。ＮＭＯＳトランジスタＭ３のゲートは、誤差増幅回路３の非反転入力端をなし、基準電圧Ｖｒｅｆが入力されている。ＮＭＯＳトランジスタＭ４のゲートは、誤差増幅回路３の反転入力端をなし、分圧電圧Ｖｆｂが入力されている。ＮＭＯＳトランジスタＭ２〜Ｍ４の各サブストレートゲートはそれぞれ接地電圧に接続され、ＰＭＯＳトランジスタＭ５及びＭ６の各サブストレートゲートはそれぞれ入力電圧Ｖｄｄに接続されている。
【００２８】
次に、疑似負荷電流制御回路４において、出力端子ＯＵＴと接地電圧との間にはＮＭＯＳトランジスタＭ１１及び定電流源１２が直列に接続され、ＮＭＯＳトランジスタＭ１１のゲートはコンパレータ１１の出力端に接続されている。コンパレータ１１の非反転入力端は出力トランジスタＭ１のゲートに接続され、コンパレータ１１の反転入力端には入力電圧Ｖｄｄが入力されている。
【００２９】
このような構成において、誤差増幅回路３は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行って、出力トランジスタＭ１から負荷１０に出力される出力電流ｉｏの制御を行う。出力トランジスタＭ１は、入出力電圧差を小さくして電力消費を小さくするために、ゲート長Ｌが小さくなるように、又はしきい値電圧が小さくなるように形成されており、高温になるとリーク電流が流れる。
一方、疑似負荷電流制御回路４において、コンパレータ１１は、差動対をなす各トランジスタの少なくとも一方にオフセットを設ける等して、少なくとも一方の入力端にあらかじめオフセットが設けられており、反転入力端の電圧と非反転入力端の電圧との電圧差が所定値以下になったときに出力端からハイレベルの信号を出力する。前記オフセットは、プロセスのばらつき等の影響も考慮して、前記のようなコンパレータ１１の動作が必ず行われるような値になるように設定されている。
【００３０】
ここで、負荷１０に流れる負荷電流ｉｏが増加して、抵抗Ｒ１とＲ２との直列回路に流れる電流ｉａと負荷電流ｉｏを加算した電流が、出力トランジスタＭ１のリーク電流以上になった場合について説明する。
この場合、誤差増幅回路３は、出力トランジスタＭ１のゲート電圧を低下させてゲート・ソース間電圧が大きくなるようにし、コンパレータ１１の出力端はローレベルになる。このため、ＮＭＯＳトランジスタＭ１１はオフして遮断状態になって疑似負荷電流制御回路４が動作を停止した状態になり、出力端子ＯＵＴと接地電圧との間に疑似負荷をなす定電流源１２が接続されていない状態になって、疑似負荷電流ｉＬは流れない。
【００３１】
次に、負荷１０に流れる負荷電流ｉｏが低下して０〜数μＡになり、電流ｉａと負荷電流ｉｏを加算した電流が、出力トランジスタＭ１のリーク電流未満になった場合について説明する。
この場合、リーク電流は出力電圧検出用の抵抗Ｒ１，Ｒ２に流れ込み出力電圧Ｖｏを上昇させようとする。しかし、誤差増幅回路３は、出力電圧Ｖｏを低下させようと動作し、出力トランジスタＭ１のゲート電圧をほぼ入力電圧Ｖｄｄまで引き上げることから、コンパレータ１１の出力端はハイレベルになる。このため、ＮＭＯＳトランジスタＭ１１はオンして導通状態になり、出力端子ＯＵＴと接地電圧との間に疑似負荷をなす定電流源１２が接続される。この結果、出力トランジスタＭ１のリーク電流は、出力電圧検出用の抵抗Ｒ１，Ｒ２ではなくＮＭＯＳトランジスタＭ１１及び定電流源１２を介して接地電圧に流れ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏの上昇を抑制することができる。
【００３２】
このように、本第１の実施の形態における定電圧回路は、出力トランジスタＭ１がオフして遮断状態になる動作を行うと出力端子ＯＵＴから接地電圧に疑似的な負荷電流である疑似負荷電流ｉＬを流す疑似負荷電流制御回路４を設けるようにしたことから、図１の定電圧回路１における出力電圧Ｖｏの温度特性例を示した図２から分かるように、７５℃以上の高温域での出力電圧Ｖｏの上昇が、破線で示した従来よりも大幅に減少させることができ、定常状態での消費電流の増加を抑制することができると共に、出力トランジスタＭ１からのリーク電流による出力電圧Ｖｏの上昇を抑制することができる。
【００３３】
また、負荷電流ｉｏが大きい重負荷状態から負荷電流ｉｏが小さい軽負荷状態に急激に変化する負荷過渡応答や、軽負荷での入力過渡や電源投入時の過渡等によって、出力電圧Ｖｏがオーバシュートした場合において、従来は、該上昇した出力電圧Ｖｏを低下させるための電流を流す経路が少なく、また該経路に流れる電流が小さいために、出力電圧Ｖｏが定電圧に安定するまでにかなりの時間を要していた。そこで、疑似負荷電流制御回路４を設けることによって、図３及び図４で示すように、上昇した出力電圧Ｖｏを、破線で示した従来よりも短時間で所定の電圧に低下させて安定させることができる。なお、図３は、入力電圧Ｖｄｄが２.２Ｖで定電圧回路１から１.２Ｖの定電圧が出力される場合において、負荷電流ｉｏが２００ｍＡから１μＡに低下した場合を例にして示している。また、図４は、入力電圧Ｖｄｄが２.２Ｖで定電圧回路１から１.２Ｖの定電圧が出力される場合において、負荷電流ｉｏが２００ｍＡから１００μＡに低下した場合を例にして示している。
【００３４】
第２の実施の形態．
前記第１の実施の形態では、疑似負荷電流制御回路４にコンパレータを使用したが、疑似負荷電流制御回路４をコンパレータを使用しない回路で実現し、更に低消費電流化を図るようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態における定電圧回路の回路例を示した図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に、図１との相違点のみ説明する。
図５における図１との相違点は、図１の疑似負荷電流制御回路４の内部回路構成を変えて低消費電流化を図ったことにあり、これに伴って、図１の疑似負荷電流制御回路４を疑似負荷電流制御回路４ａに、図１の定電圧回路１を定電圧回路１ａにそれぞれした。
【００３５】
図５において、定電圧回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成して出力端子ＯＵＴから出力電圧Ｖｏとして負荷１０に出力する。
定電圧回路１ａは、基準電圧発生回路２と、誤差増幅回路３と、出力トランジスタＭ１と、抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１がオフして遮断状態になる動作を行うと出力端子ＯＵＴから接地電圧に疑似的な負荷電流である疑似負荷電流ｉＬを流す疑似負荷電流制御回路４ａとを備えている。定電圧回路１ａは、１つのＩＣに集積されるようにしてもよい。
【００３６】
疑似負荷電流制御回路４ａは、ＰＭＯＳトランジスタＭ１５，Ｍ１６、抵抗Ｒ１５及び定電流源１５で構成されている。なお、疑似負荷電流制御回路４ａは疑似負荷電流制御回路部を、ＰＭＯＳトランジスタＭ１５は比例電流生成回路を、抵抗Ｒ１５は電流−電圧変換回路を、ＰＭＯＳトランジスタＭ１６はスイッチをそれぞれなす。
疑似負荷電流制御回路４ａにおいて、入力電圧Ｖｄｄと接地電圧との間にＰＭＯＳトランジスタＭ１５と抵抗Ｒ１５が直列に接続され、ＰＭＯＳトランジスタＭ１５のゲートは出力トランジスタＭ１のゲートに接続されている。また、出力端子ＯＵＴと接地電圧との間にはＰＭＯＳトランジスタＭ１６と定電流源１５が直列に接続され、ＰＭＯＳトランジスタＭ１６のゲートはＰＭＯＳトランジスタＭ１５と抵抗Ｒ１５との接続部に接続されている。
【００３７】
このような構成において、ＰＭＯＳトランジスタＭ１５は、出力トランジスタＭ１と同じ素子でありトランジスタサイズは出力トランジスタＭ１よりも小さい。出力トランジスタＭ１がオンしているときは、ＰＭＯＳトランジスタＭ１５は出力トランジスタＭ１から出力される電流に比例した電流を出力し、該電流が抵抗Ｒ１５で電圧に変換されてＰＭＯＳトランジスタＭ１６のゲートに入力され、ＰＭＯＳトランジスタＭ１６はオフして遮断状態になっている。
次に、出力トランジスタＭ１がオフして遮断状態になると、ＰＭＯＳトランジスタＭ１５もオフして遮断状態になり、ＰＭＯＳトランジスタＭ１６のゲート電圧は低下し、ＰＭＯＳトランジスタＭ１６は、オンして出力端子ＯＵＴと接地電圧との間に定電流源１５を接続し、定電流源１５によって疑似負荷電流ｉＬが流れる。この結果、出力トランジスタＭ１のリーク電流は、出力電圧検出用の抵抗Ｒ１，Ｒ２ではなく定電流源１５を介して接地電圧に流れ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏの上昇を抑制することができる。
【００３８】
このように、本第２の実施の形態における定電圧回路は、消費電流の大きいコンパレータを使用することなく、出力トランジスタＭ１がオフして遮断状態になる動作を行うと出力端子ＯＵＴから接地電圧に疑似的な負荷電流である疑似負荷電流ｉＬを流す疑似負荷電流制御回路４ａを設けるようにしたことから、前記第１の実施の形態と同様の効果を得ることができる共に、疑似負荷電流制御回路４ａの消費電流を更に低減させることができ、低消費電流化を図ることができる。
【００３９】
第３の実施の形態．
前記第２の実施の形態では、ＰＭＯＳトランジスタＭ１５のトランジスタサイズが小さいため、ＰＭＯＳトランジスタＭ１５は、オンしたときに数μＡの電流しか出力せず、該数μＡの電流でＰＭＯＳトランジスタＭ１６をオフさせるだけの電圧を発生させなければならず、抵抗Ｒ１５の抵抗値を非常に大きくする必要があり、ＰＭＯＳトランジスタＭ１６がオンする条件が抵抗Ｒ１５の抵抗値のばらつきに左右されるという問題がある。そこで、このような問題が発生することなく前記第１の実施の形態よりも低消費電流化を図ることができる疑似負荷電流制御回路を形成したものを本発明の第３の実施の形態とする。
【００４０】
図６は、本発明の第３の実施の形態における定電圧回路の回路例を示した図である。なお、図６では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に、図１との相違点のみ説明する。
図６における図１との相違点は、図１の疑似負荷電流制御回路４の内部回路構成を変えて低消費電流化を図ったことにあり、これに伴って、図１の疑似負荷電流制御回路４を疑似負荷電流制御回路４ｂに、図１の定電圧回路１を定電圧回路１ｂにそれぞれした。
【００４１】
図６において、定電圧回路１ｂは、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成して出力端子ＯＵＴから出力電圧Ｖｏとして負荷１０に出力する。
定電圧回路１ｂは、基準電圧発生回路２と、誤差増幅回路３と、出力トランジスタＭ１と、抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１がオフして遮断状態になる動作を行うと出力端子ＯＵＴから接地電圧に疑似的な負荷電流である疑似負荷電流ｉＬを流す疑似負荷電流制御回路４ｂとを備えている。定電圧回路１ｂは、１つのＩＣに集積されるようにしてもよい。
【００４２】
疑似負荷電流制御回路４ｂは、ＮＭＯＳトランジスタＭ２１，Ｍ２２、ＰＭＯＳトランジスタＭ２３及び入力電圧Ｖｄｄに応じたバイアス電圧Ｖｂを生成してＰＭＯＳトランジスタＭ２３のゲートに出力するバイアス電圧生成回路２１で構成されている。なお、疑似負荷電流制御回路４ｂは疑似負荷電流制御回路部を、バイアス電圧生成回路２１は第１電圧生成回路を、ＰＭＯＳトランジスタＭ２３は第１トランジスタをそれぞれなし、バイアス電圧Ｖｂは第１電圧をなす。
疑似負荷電流制御回路４ｂにおいて、ＮＭＯＳトランジスタＭ２１及びＭ２２はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２１及びＭ２２の各ソースは接地電圧にそれぞれ接続され、ＮＭＯＳトランジスタＭ２１及びＭ２２の各ゲートは接続されてＮＭＯＳトランジスタＭ２１のドレインに接続されている。
【００４３】
ＮＭＯＳトランジスタＭ２１のドレインはＰＭＯＳトランジスタＭ２３のドレインに接続されると共に、ＮＭＯＳトランジスタＭ２２のドレインは出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタＭ２３のソースは出力トランジスタＭ１のゲートに接続され、ＰＭＯＳトランジスタＭ２３のゲートにはバイアス電圧Ｖｂが入力されている。ＮＭＯＳトランジスタＭ２１及びＭ２２の各サブストレートゲートはそれぞれ接地電圧に接続され、ＰＭＯＳトランジスタＭ２３のサブストレートゲートはＰＭＯＳトランジスタＭ２３のソースに接続されている。
【００４４】
このような構成において、疑似負荷電流制御回路４ｂのバイアス電圧生成回路２１は、出力トランジスタＭ１のゲート電圧が、出力トランジスタＭ１がオフして遮断状態になる動作を行うような電圧以上になると、ＰＭＯＳトランジスタＭ２３がオンするような電圧のバイアス電圧Ｖｂを生成して出力する。具体的には、バイアス電圧生成回路２１は、入力電圧ＶｄｄからＰＭＯＳトランジスタＭ２３のしきい値電圧Ｖｔｈを減算した電圧と同じか又は少し小さくなるようにバイアス電圧Ｖｂを生成してＰＭＯＳトランジスタＭ２３のゲートに出力する。
【００４５】
ここで、負荷１０に流れる負荷電流ｉｏが増加して、抵抗Ｒ１とＲ２との直列回路に流れる電流ｉａと負荷電流ｉｏを加算した電流が、出力トランジスタＭ１のリーク電流以上になった場合について説明する。
この場合、誤差増幅回路３は、出力トランジスタＭ１のゲート電圧を低下させてゲート・ソース間電圧が大きくなるようにする。このため、ＰＭＯＳトランジスタＭ２３のソース電圧は低下してＰＭＯＳトランジスタＭ２３のゲート・ソース間電圧が小さくなりＰＭＯＳトランジスタＭ２３はオフして遮断状態になる。ＰＭＯＳトランジスタＭ２３がオフすると、ＮＭＯＳトランジスタＭ２１及びＭ２２は共にオフして遮断状態になり疑似負荷電流制御回路４ｂが動作を停止した状態になって、出力端子ＯＵＴと接地電圧との間に疑似負荷が接続されていない状態になる。
【００４６】
次に、負荷１０に流れる負荷電流ｉｏが低下して０〜数μＡになり、電流ｉａと負荷電流ｉｏを加算した電流が、出力トランジスタＭ１のリーク電流未満になった場合について説明する。
この場合、リーク電流は出力電圧検出用の抵抗Ｒ１，Ｒ２に流れ込み出力電圧Ｖｏを上昇させようとする。しかし、誤差増幅回路３は、出力電圧Ｖｏを低下させようと動作し、出力トランジスタＭ１のゲート電圧をほぼ入力電圧Ｖｄｄまで引き上げる。このとき、ＰＭＯＳトランジスタＭ２３は、ゲート・ソース間電圧がしきい値電圧以上になってオンし、ＰＭＯＳトランジスタＭ２３のサイズ及びゲート・ソース間電圧に依存した電流が流れ、ＮＭＯＳトランジスタＭ２１及びＭ２２のカレントミラー回路は、該電流をミラーして出力端子ＯＵＴから接地電圧に電流を流す。この結果、出力トランジスタＭ１のリーク電流は、出力電圧検出用の抵抗Ｒ１，Ｒ２ではなくＮＭＯＳトランジスタＭ２２を介して接地電圧に流れ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏの上昇を抑制することができる。
【００４７】
図７は、図６のバイアス電圧生成回路２１の回路例を示した図である。
図７において、バイアス電圧生成回路２１は、ＮＭＯＳトランジスタＭ３１，Ｍ３２、ＰＭＯＳトランジスタＭ３３，Ｍ３４及び抵抗Ｒ３１で構成されている。ＰＭＯＳトランジスタＭ３３及びＭ３４の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ３４のドレインに接続されている。ＰＭＯＳトランジスタＭ３３のソースは入力電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭ３４のソースは抵抗Ｒ３１を介して入力電圧Ｖｄｄに接続されている。このように、ＰＭＯＳトランジスタＭ３３及びＭ３４はカレントミラー回路を形成している。
【００４８】
また、ＮＭＯＳトランジスタＭ３１及びＭ３２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ３１のドレインに接続されている。ＮＭＯＳトランジスタＭ３１及びＭ３２のソースはそれぞれ接地電圧に接続され、ＮＭＯＳトランジスタＭ３１及びＭ３２はカレントミラー回路を形成している。ＮＭＯＳトランジスタＭ３１のドレインはＰＭＯＳトランジスタＭ３３のドレインに、ＮＭＯＳトランジスタＭ３２のドレインはＰＭＯＳトランジスタＭ３４のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ３４とＮＭＯＳトランジスタＭ３２との接続部が、バイアス電圧生成回路２１の出力端をなし、ＰＭＯＳトランジスタＭ２３のゲートに接続されている。
【００４９】
ＮＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２は同じトランジスタサイズであり、ＰＭＯＳトランジスタＭ３４は、ＰＭＯＳトランジスタＭ３３よりも、ゲート幅Ｗが大きいか又はゲート長Ｌが小さくなるように形成されトランジスタサイズが大きい。例えば、ＰＭＯＳトランジスタＭ３３とＭ３４のトランジスタサイズ比を１：８にすることにより、各ＭＯＳトランジスタＭ３１〜Ｍ３４は飽和領域で作動する。
【００５０】
ＮＭＯＳトランジスタＭ３１に流れる電流ｉ１とＮＭＯＳトランジスタＭ３２に流れる電流ｉ２は等しく、ＰＭＯＳトランジスタＭ３３のゲート・ソース間電圧Ｖｇｓ３３とＰＭＯＳトランジスタＭ３４のゲート・ソース間電圧Ｖｇｓ３４との関係は、下記（１）式のようになる。
Ｖｇｓ３３＝Ｖｇｓ３４＋ｒ３１×ｉ２………………（１）
なお、ｒ３１は抵抗Ｒ３１の抵抗値である。
したがって、電流ｉ２は、下記（２）式のようになり、電源電圧である入力電圧Ｖｄｄに依存しない電流になる。
ｉ２＝（Ｖｇｓ３３−Ｖｇｓ３４）／ｒ３１………………（２）
【００５１】
また、（Ｖｇｓ３３−Ｖｇｓ３４）は所定の温度係数を有することから、該温度係数と同じ温度係数を有する抵抗素子を抵抗Ｒ３１に使用することにより、温度に依存しない電流ｉ２を得ることができる。ＰＭＯＳトランジスタＭ３３のゲート電圧がバイアス電圧Ｖｂであり、入力電圧Ｖｄｄとバイアス電圧Ｖｂの電圧差であるＰＭＯＳトランジスタＭ３３のゲート・ソース間電圧Ｖｇｓは、温度や入力電圧Ｖｄｄに関係なくＰＭＯＳトランジスタＭ３３が一定の電流を流すのに必要な電圧に常時なっている。ＰＭＯＳトランジスタＭ２３とＰＭＯＳトランジスタＭ３３を同一素子にすることにより、ＰＭＯＳトランジスタＭ２３は、入力電圧Ｖｄｄ、温度及びプロセスのばらつきに関係なく出力トランジスタＭ１が遮断状態になったときに常に一定の電流を流す。
【００５２】
なお、ＰＭＯＳトランジスタＭ２３のサイズ及びゲート・ソース間電圧をあまり大きくしすぎると、疑似負荷電流制御回路４ｂが作動したときに、ＰＭＯＳトランジスタＭ５の電流供給能力を超えるため、ＰＭＯＳトランジスタＭ２３から流れる電流が小さくなり十分な効果を得ることができない。このことから、ＰＭＯＳトランジスタＭ２３は、０.１μＡ程度の微小電流を流すサイズにしておき、ＮＭＯＳトランジスタＭ２１及びＭ２２のサイズ比で疑似負荷電流ｉＬを調整するようにすることが効果的である。
【００５３】
一方、図６では、ＰＭＯＳトランジスタＭ２３のサブストレートゲートをソースに接続したが、このようにすると、プロセスのばらつき等で出力トランジスタＭ１がオンして電流を出力しているときにＰＭＯＳトランジスタＭ２３がオンして、ＮＭＯＳトランジスタＭ２２により出力端子ＯＵＴから接地電圧に疑似負荷電流ｉＬが流れる。このようなことを防止するため、図８で示すようにＰＭＯＳトランジスタＭ２３のサブストレートゲートを入力電圧Ｖｄｄに接続するようにしてもよい。
【００５４】
図８のようにすることにより、ＰＭＯＳトランジスタＭ２３のサブストレートゲートにはソース電圧よりも大きい電圧が印加され、基板バイアス効果によってＰＭＯＳトランジスタＭ２３のしきい値電圧を大きくすることができる。このため、負荷１０に流れる負荷電流ｉｏが増加して、抵抗Ｒ１とＲ２との直列回路に流れる電流ｉａと負荷電流ｉｏを加算した電流が、出力トランジスタＭ１のリーク電流以上になった場合、ＰＭＯＳトランジスタＭ２３のソース電圧が低下し、ＰＭＯＳトランジスタＭ２３のゲート・ソース間電圧が小さくなると共に前記基板バイアス効果も生じる。このため、ＰＭＯＳトランジスタＭ２３はオンすることができず、疑似負荷電流制御回路４ｂは作動しないことから、レギュレート動作やＩＣの消費電流に影響を及ぼさないようにすることができる。
【００５５】
なお、図９及び図１０は、バイアス電圧生成回路２１の他の回路例を示した図であり、図７の代わりに図９又は図１０の回路を疑似負荷電流制御回路４ｂに使用してもよい。
図９では、定電流源をなすデプレッション型ＮＭＯＳトランジスタＭ３６と飽和結線のＰＭＯＳトランジスタＭ３５を接続し、ＰＭＯＳトランジスタＭ３５のゲート電圧をバイアス電圧Ｖｂとしている。
また、図１０では、バンドギャップｉｒｅｆ回路におけるカレントミラー回路を形成するＰＭＯＳトランジスタＭ３７及びＭ３８のゲート電圧をバイアス電圧Ｖｂとしている。
【００５６】
このように、本第３の実施の形態における定電圧回路は、出力トランジスタＭ１がオフして遮断状態になる動作を行うと出力端子ＯＵＴから接地電圧に疑似的な負荷電流である疑似負荷電流ｉＬを流す疑似負荷電流制御回路４ｂを設けるようにしたことから、前記第２の実施の形態と同様の効果を得ることができる共に、疑似負荷電流制御回路４ｂをより高精度に作動させることができる。
【００５７】
なお、前記第１から第３の実施の形態では、ＭＯＳトランジスタを使用した場合を例にして示したが、該ＭＯＳトランジスタの代わりに接合型の電界効果トランジスタを使用してもよく、また、電界効果トランジスタの代わりにバイポーラトランジスタを使用してもよい。但し、バイポーラトランジスタを使用した場合は、電界効果トランジスタを使用した場合よりも消費電流が増加するため、低消費電流化を図る必要がある場合、バイポーラトランジスタを使用することはあまり適切ではない。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
【図２】図１における出力電圧Ｖｏの温度特性例を示した図である。
【図３】図１における出力電圧Ｖｏのオーバシュート発生時の波形例を示した図である。
【図４】図１における出力電圧Ｖｏのオーバシュート発生時の他の波形例を示した図である。
【図５】本発明の第２の実施の形態における定電圧回路の回路例を示した図である。
【図６】本発明の第３の実施の形態における定電圧回路の回路例を示した図である。
【図７】図６のバイアス電圧生成回路２１の回路例を示した図である。
【図８】本発明の第３の実施の形態における定電圧回路の他の回路例を示した図である。
【図９】図６のバイアス電圧生成回路２１の他の回路例を示した図である。
【図１０】図６のバイアス電圧生成回路２１の他の回路例を示した図である。
【図１１】定電圧回路の従来例を示した図である。
【図１２】定電圧回路の他の従来例を示した図である。
【図１３】図１１における無負荷時の出力トランジスタＭ１０１に流れる電流の温度特性例を示した図である。
【図１４】図１１における出力電圧Ｖｏと出力トランジスタＭ１０１のゲート電圧の温度特性例を示した図である。
【符号の説明】
【００５９】
１，１ａ，１ｂ  定電圧回路
２  基準電圧発生回路
３  誤差増幅回路
４，４ａ，４ｂ  疑似負荷電流制御回路
１０  負荷
１１  コンパレータ
１２，１５  定電流源
２１  バイアス電圧生成回路
Ｍ１  出力トランジスタ
Ｒ１，Ｒ２  出力電圧検出用の抵抗
Ｍ１１，Ｍ２１，Ｍ２２  ＮＭＯＳトランジスタ
Ｍ１５，Ｍ１６，Ｍ２３  ＰＭＯＳトランジスタ
Ｒ１５  抵抗
【図１】
2007334573.tif 000003
【図２】
2007334573.tif 000004
【図３】
2007334573.tif 000005
【図４】
2007334573.tif 000006
【図５】
2007334573.tif 000007
【図６】
2007334573.tif 000008
【図７】
2007334573.tif 000009
【図８】
2007334573.tif 000010
【図９】
2007334573.tif 000011
【図１０】
2007334573.tif 000012
【図１１】
2007334573.tif 000013
【図１２】
2007334573.tif 000014
【図１３】
2007334573.tif 000015
【図１４】
2007334573.tif 000016