(57)【要約】【課題】  集積回路素子に関して特に有用な、レイアウトの面積効率のよい、高スピードの、動的な複数入力の排他的論理和（ＸＯＲ）および排他的否論理和（ＸＮＯＲ）の論理ゲート回路設計を提供する。【解決手段】  ここに開示される論理ゲート設計は、従来の静的な設計より少ないトランジスタを用い、したがって、より少量の集積回路のレイアウト面積を要求し、かつ既存の従来の回路によって示されるものより高スピードの動作性能を提供する。【選択図】        図５
2007020136.tif 000002
【特許請求の範囲】
【請求項１】
論理ゲートであって、
第１のクロック信号に応答して供給電圧源と基準電圧源との間に選択的に結合可能なクロック同期ラッチ回路を含み、前記ラッチ回路はその第１および第２のノードが第１および第２の相補的な論理ゲート出力にそれぞれ結合されており、前記論理ゲートはさらに、
第２のクロック信号に応答して前記供給電圧源と前記基準電圧源との間に選択的に結合可能なＮ個の直列に結合されたトランジスタの第１および第２のクロック同期ストリングを含み、前記Ｎ個のトランジスタの各々の選択された端子は、それらの間に１番目からＮ番目までの介在ノードを規定し、前記論理ゲートはさらに、
Ｎ個の付加的なトランジスタを含み、前記Ｎ個の付加的なトランジスタの各々は前記第１および第２のクロック同期ストリングの前記介在ノードの１つと、前記第１および第２のクロック同期ストリングと対向するクロック同期ストリング上における次の番号の介在ノードとの間に結合され、前記第１および第２のクロック同期ストリングの前記Ｎ番目の介在ノードも前記第２のクロック信号に応答して前記クロック同期ラッチ回路の前記第１および第２のノードに選択的に結合可能であり、Ｎ個の直列に結合されたトランジスタの前記第１および第２のクロック同期ストリングの各々の制御端子および前記Ｎ個の付加的なトランジスタは前記論理ゲートへの論理入力を規定する、論理ゲート。
【請求項２】
前記クロック同期ラッチ回路は交差結合されたインバータを含む、請求項１に記載の論理ゲート。
【請求項３】
前記交差結合されたインバータはＣＭＯＳインバータを含む、請求項２に記載の論理ゲート。
【請求項４】
前記第１および第２のクロック信号は相補的なクロック信号である、請求項１に記載の論理ゲート。
【請求項５】
前記クロック同期ラッチ回路は、前記クロック同期ラッチ回路および前記基準電圧源と直列に結合されたトランジスタの制御端子に供給される信号に応答して前記供給電圧源と前記基準電圧源との間に選択的に結合可能である、請求項１に記載の論理ゲート。
【請求項６】
前記クロック同期ラッチ回路および前記基準電圧源と直列に結合された前記トランジスタはＮチャネル素子を含む、請求項５に記載の論理ゲート。
【請求項７】
Ｎ個の直列に結合されたトランジスタの前記第１および第２のクロック同期ストリングは、前記第１および第２のクロック同期ストリングの各々および前記供給電圧源と直列に結合されたトランジスタの制御端子に供給される信号に応答して前記供給電圧源に選択的に結合可能である、請求項１に記載の論理ゲート。
【請求項８】
前記第１および第２のクロック同期ストリングの各々および前記供給電圧源と直列に結合された前記トランジスタはＰチャネル素子を含む、請求項７に記載の論理ゲート。
【請求項９】
Ｎ個の直列に結合されたトランジスタの前記第１および第２のクロック同期ストリングは、前記第１および第２のクロック同期ストリングの各々および前記基準電圧源と直列に結合されたトランジスタの制御端子に供給される信号に応答して前記基準電圧源に選択的に結合可能である、請求項１に記載の論理ゲート。
【請求項１０】
前記第１および第２のクロック同期ストリングの各々および前記基準電圧源と直列に結合された前記トランジスタはＮチャネル素子を含む、請求項９に記載の論理ゲート。
【請求項１１】
前記第１および第２のクロック同期ストリングの前記Ｎ番目の介在ノードは、前記第１のクロック同期ストリングの前記Ｎ番目の介在ノードと前記第１の論理ゲート出力との間に結合されたトランジスタの制御端子に供給される信号、および前記第２のクロック同期ストリングの前記Ｎ番目の介在ノードと前記第２の論理ゲート出力との間に結合された別のトランジスタの制御端子に供給される信号に応答して、前記クロック同期ラッチ回路の前記第１および第２のノードに選択的に結合可能である、請求項１に記載の論理ゲート。
【請求項１２】
前記第１のクロック同期ストリングの前記Ｎ番目の介在ノードと前記クロック同期ラッチ回路の前記第１のノードとの間に結合された前記トランジスタ、および前記第２のクロック同期ストリングの前記Ｎ番目の介在ノードと前記クロック同期ラッチ回路の前記第２のノードとの間に結合された別のトランジスタはＮチャネル素子を含む、請求項１１に記載の論理ゲート。
【請求項１３】
前記第１および第２の相補的な論理ゲート出力は、前記論理ゲートへの前記論理入力のＸＯＲおよびＸＮＯＲ出力を表わす、請求項１に記載の論理ゲート。
【請求項１４】
Ｎは２より大きい、請求項１に記載の論理ゲート。
【請求項１５】
ＸＯＲ／ＸＮＯＲ論理ゲートであって、
複数の論理信号入力および第１ならびに第２の相補的な論理信号出力と、
その第１および第２のノードが前記第１および第２の相補的な論理信号出力に結合されているクロック同期ラッチ回路とを含み、前記クロック同期ラッチ回路は第１のクロック信号によってクロック同期され、前記ＸＯＲ／ＸＮＯＲ論理ゲートはさらに、
複数のトランジスタを含み、各トランジスタはその制御端子で前記複数の論理信号入力の１つを受取るように結合され、前記複数のトランジスタは前記論理ゲートの第１および第２の介在ノードに結合され、かつ前記第１のクロック信号に関して逆位相を有する第２のクロック信号に応答して前記クロック同期ラッチ回路の前記第１および第２のノードに選択的に結合可能である、ＸＯＲ／ＸＮＯＲ論理ゲート。
【請求項１６】
前記クロック同期ラッチ回路は交差結合されたインバータを含む、請求項１５に記載のＸＯＲ／ＸＮＯＲ論理ゲート。
【請求項１７】
前記交差結合されたインバータはＣＭＯＳインバータを含む、請求項１６に記載のＸＯＲ／ＸＮＯＲ論理ゲート。
【請求項１８】
前記第１および第２のクロック信号は相補的なクロック信号である、請求項１５に記載のＸＯＲ／ＸＮＯＲ論理ゲート。
【請求項１９】
前記クロック同期ラッチ回路は、前記クロック同期ラッチ回路および基準電圧源と直列に結合されたトランジスタの制御端子に供給される前記第１のクロック信号に応答して供給電圧源と基準電圧源との間に選択的に結合可能である、請求項１５に記載のＸＯＲ／ＸＮＯＲ論理ゲート。
【請求項２０】
前記クロック同期ラッチ回路および前記基準電圧源と直列に結合された前記トランジスタはＮチャネル素子を含む、請求項１９に記載のＸＯＲ／ＸＮＯＲ論理ゲート。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は、一般に集積回路の論理回路および素子の分野に関する。特に、この発明は、集積回路素子に関して特に有用な、レイアウトの面積効率のよい、高スピードの、動的な複数入力の排他的論理和（ＸＯＲ）および排他的否論理和（ＸＮＯＲ）論理ゲート回路設計に関する。
【背景技術】
【０００２】
パリティを使用するエラー訂正回路（ＥＣＣ）および他の種類の論理機能は、ＸＯＲおよびＸＮＯＲ論理ゲート機能を必要とする。これらＸＯＲおよびＸＮＯＲゲートは、特に３つ以上の入力を有する複数入力のゲートを考えたときに、相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いて実現するのが標準的なＮＡＮＤおよびＮＯＲ論理ゲートよりも難しい。従来の静的な３入力のＸＯＲ回路は一般に低速であり、多くのトランジスタを必要とする。さまざまなＸＯＲ論理ゲートの代表的な実現例は、たとえば、「低減された並列の排他的論理和および排他的否論理和ゲート（“Reduced Parallel Exclusive OR and Exclusive NOR Gate”）」に対して１９８８年６月７日に発行された米国特許第４，７４９，８８６号、「３入力の排他的論理和−否論理和ゲート回路(“Three Input Exclusive OR-NOR Gate Circuit”）」に対して１９８９年１２月１９日に発行された第４，８８８，４９９号、および「３入力の排他的否論理和回路（“Three-Input Exclusive NOR Circuit”）」に対して１９９９年８月１０日に発行された第５，９３６，４２７号に示されている。従来の４入力のＸＯＲ回路の例は、たとえば、「クロック同期差動カスコード電圧スイッチ論理システム（“Clocked Differential Cascode Voltage Switch Logic Systems”）」に対して１９８６年２月１１日に発行された米国特許第４，５７０，０８４号、および「オンチップＥＣＣならびに最適化されたビットおよびワードの冗長性を備えた動的ＲＡＭ（“Dynamic RAM with On-Chip ECC and Optimized Bit and Word Redundancy”）」に対して１９９６年７月２８日に発行された第５，１３４，６１６号に示される。ワード幅の広いＥＣＣ回路ブロックで段数を低減するためには多数の入力ＸＯＲゲートが重要である。
【発明の開示】
【課題を解決するための手段】
【０００３】
発明の概要
従来の静的な設計より少ないトランジスタを用い、したがって、より少量の集積回路のレイアウト面積を要求し、かつ既存の従来の回路によって示されるものより高スピードの動作性能を提供する（代表的な３入力および４入力の実現例によって例示されるような）動的な、複数入力のＸＯＲおよびＸＮＯＲ論理ゲート回路設計がここに開示される。
【０００４】
第１のクロック信号に応答して、供給電圧源と基準電圧源との間に選択的に結合可能なクロック同期ラッチ回路を含む論理ゲートが特にここに開示される。ラッチ回路は、その第１および第２のノードが第１および第２の相補的な論理ゲート出力にそれぞれ結合されている。Ｎ個の直列に結合されたトランジスタの第１および第２のクロック同期ストリングは、第２のクロック信号に応答して供給電圧源と基準電圧源との間に選択的に結合可能であり、Ｎ個のトランジスタの各々の選択された端子は、それらの間に１番目からＮ番目までの介在ノードを規定する。論理回路はＮ個の付加的なトランジスタをさらに含み、Ｎ個の付加的なトランジスタの各々は、第１および第２のクロック同期ストリングの介在ノードのうちの１つと、第１および第２のクロック同期ストリングと対向するクロック同期ストリング上における次の番号の介在ノードとの間に結合される。第１および第２のクロ
ック同期ストリングのＮ番目の介在ノードも第２のクロック信号に応答して前記クロック同期ラッチ回路の第１および第２のノードに選択的に結合可能であり、Ｎ個の直列に結合されたトランジスタの第１および第２のクロック同期ストリングの各々の制御端子およびＮ個の付加的なトランジスタは論理ゲートへの論理入力を規定する。
【０００５】
その第１および第２のノードが第１および第２の相補的な論理信号出力に結合されているクロック同期ラッチ回路とともに複数の論理信号入力および第１ならびに第２の相補的な論理信号出力を含むＸＯＲ／ＸＮＯＲ論理ゲートも特にここに開示される。クロック同期ラッチ回路は第１のクロック信号によってクロック同期される。論理ゲートは複数のトランジスタをさらに含み、各トランジスタはその制御端子で複数の論理信号入力の１つを受取るように結合されている。複数のトランジスタは、論理ゲートの第１および第２の介在ノードに結合され、かつ第１のクロック信号に関して逆位相を有する第２のクロック信号に応答してクロック同期ラッチ回路の第１および第２のノードに選択的に結合可能である。
【０００６】
この発明の上述の特徴および他の特徴ならびに目的、およびそれらを実現する態様は、添付の図面とともに好ましい実施例の以下の説明を参照することによって最もよく理解されるであろう。
【発明を実施するための最良の形態】
【０００７】
代表的な実施例の説明
図１Ａおよび図１Ｂを参照すると、２入力のＸＯＲゲート１００の従来の図が、その機能性、およびリード線「Ａ」および「Ｂ」上の２つの入力信号のさまざまな組合わせに対して提供される出力「Ｑ」を示す真理値表とともに示される。
【０００８】
さらに図２Ａから図２Ｄを参照すると、従来の２入力のＸＯＲゲートのさまざまな実現例の概略的な素子レベルの図が示される。図示の設計のどれも３入力以上のＸＯＲ素子には特に向いていない。
【０００９】
特に図２Ａを参照すると、２入力のＸＯＲゲート２００は、供給電圧源（たとえば、ＶＣＣ）と基準電圧源（たとえば、ＶＳＳまたは回路接地）との間に結合されたトランジスタの２つの直列に接続されたストリングを含む。直列に接続されたＰチャネルトランジスタ２０２および２０４の第１のストリングは、ＶＣＣと回路接地との間でＮチャネルトランジスタ２０６および２０８と直列に接続される。同様の態様で、直列に接続されたＰチャネルトランジスタ２１０および２１２の第２のストリングもＶＣＣと回路接地との間でＮチャネルトランジスタ２１４および２１６と直列に接続される。「Ａ」入力は、トランジスタ２０２のゲートおよびトランジスタ２０６のゲートに結合され、「Ｂ」入力は、トランジスタ２０８のゲートおよびトランジスタ２１２のゲートに結合される。補信号／Ａ（または「Ａバー」）は、インバータを通じてトランジスタ２１０のゲートに結合され、トランジスタ２１４のゲートにも供給される。同様に、補信号／Ｂ（または「Ｂバー」）は、インバータ２２０を通じてトランジスタ２１６のゲートに結合され、トランジスタ２０４のゲートにも印加される。
【００１０】
特に図２Ｂを参照すると、２入力のＸＯＲゲート２３０は、それらの入力がそれぞれ「Ａ」および「Ｂ」入力に結合されているインバータ２３２および２３４の対を含む。インバータ２３２の出力はＣＭＯＳパスゲート２３６を通じて出力「Ｑ」に結合され、「Ａ」入力自身は別のＣＭＯＳパスゲート２３８を通じて「Ｑ」出力に結合される。「Ｂ」入力は、直接的に、およびインバータ２３４によるその信号の反転を通じて、パスゲート２３６および２３８の動作を制御する。
【００１１】
特に図２Ｃを参照すると、２入力のＸＯＲゲート２４０は、インバータ２４６およびＣＭＯＳパスゲート２４８に関連して直列に接続されたＰチャネルトランジスタ２４２およびＮチャネルトランジスタ２４４を含む。「Ａ」入力は、トランジスタ２４２のソース端子、およびＣＭＯＳパスゲート２４８の１つの制御端子ならびにインバータ２４６の入力に結合される。「Ｂ」入力は、トランジスタ２４２および２４４の共通に接続されたゲート端子、ならびにＣＭＯＳパスゲート２４８の出力に結合される。「Ｑ」出力は、ＣＭＯＳパスゲート２４８の入力、ならびにトランジスタ２４２および２４４の共通に接続されたドレイン端子に結合される。
【００１２】
特に図２Ｄを参照すると、２入力のＸＯＲゲート２５０は、図示のようにいくつかのＮチャネルトランジスタ２５２、２５４、２５６および２５８を含む。「Ａ」入力は、トランジスタ２５４および２５６の１つの端子、ならびにトランジスタ２５８の１つの端子にインバータ２６２を通じて信号／Ａとして結合され、この信号はトランジスタ２５２の１つの端子にも供給される。ＸＯＲゲート２５０の「Ｂ」入力は、トランジスタ２５４および２５８のゲート端子に供給され、その補数の／Ｂはインバータ２６０を通じてトランジスタ２５２および２５６のゲート端子に供給される。
【００１３】
Ｐチャネルトランジスタ２６４は、ＶＣＣとトランジスタ２５２および２５４の共通に接続された出力との間に結合され、これは別のＰチャネルトランジスタ２６８のゲート端子にも結合される。同様に、Ｐチャネルトランジスタ２６８は、ＶＣＣとトランジスタ２５６および２５８の共通に接続された出力との間に結合され、これはＰチャネルトランジスタ２６４のゲート端子にも結合される。トランジスタ２５２および２５４の共通に接続された出力は、インバータ２６６を通じて「Ｑ」出力として提供され、トランジスタ２５６および２５８の共通に接続された出力は、別のインバータ２７０を通じて「／Ｑ」、すなわちＸＮＯＲ出力として提供される。
【００１４】
さらに図３Ａおよび図３Ｂを参照すると、３入力のＸＯＲゲート３００の従来の図が、その機能性、およびリード線「Ａ」、「Ｂ」および「Ｃ」上の３つの入力信号のさまざまな組合わせに対して提供される出力を示す真理値表とともに示される。
【００１５】
図４をさらに参照すると、従来の設計技術を用いる図２Ａの２入力のＸＯＲゲート２００と類似の態様で実現されるような静的な３入力のＸＯＲゲート４００の概念図が示される。ＸＯＲゲート４００は、図示のように、トランジスタが直列に接続された４つのストリングを含む。第１のストリングは、直列に接続されたＮチャネルトランジスタ４０８、４１０および４１２とともに直列に接続されたＰチャネルトランジスタ４０２、４０４および４０６を含み、すべてＶＣＣと回路接地との間で直列にともに接続されている。同様の態様で、第２のストリングは、これもＶＣＣと回路接地との間で直列にともに接続されたＮチャネルトランジスタ４２０、４２２および４２４とともに直列に接続されたＰチャネルトランジスタ４１４、４１６および４１８を含む。同様に、第３のストリングは、ＶＣＣと回路接地との間でともに直列に接続されたＮチャネルトランジスタ４３２、４３４および４３６とともに直列に接続されたＰチャネルトランジスタ４２６、４２８および４３０を含む。最後に、第４のストリングは、これもＶＣＣと回路接地との間でともに直列に接続された直列に接続されたＮチャネルトランジスタ４４４、４４６および４４８とともに直列に接続されたＰチャネルトランジスタ４３８、４４０および４４２を含む。
【００１６】
「Ｑ」出力は、トランジスタ４０６、４１８、４３０、４４２、４０８、４２０、４３２および４４４の共通のドレイン端子で取り出される。「Ａ」入力は、トランジスタ４０８、４１４、４２０および４２６のゲート端子に供給され、その補数の「／Ａ」は、トランジスタ４０２、４３２、４３８および４４４のゲート端子に供給される。「Ｂ」入力は、トランジスタ４０４、４１０、４２８および４３４のゲート端子に供給され、補数の「
／Ｂ」信号は、トランジスタ４１６、４２２、４４０および４４６のゲート端子に供給される。「Ｃ」入力は、トランジスタ４０６、４１８、４２４および４３６のゲート端子に供給され、補数の「／Ｃ」信号は、トランジスタ４１２、４３０、４４２および４４８のゲート端子に供給される。「／Ａ」、「／Ｂ」および「／Ｃ」入力信号を与えるための代表的なインバータの数も示される。明らかなように、従来の３入力のＸＯＲゲート４００を提供するために必要なトランジスタの数は、すぐに過度に大きくなり、４つ以上の入力の従来の静的な設計に対して極端に大きくなる可能性がある。
【００１７】
さらに図５を参照すると、この発明の特定の実現例による動的な３入力のＸＯＲ／ＸＮＯＲ論理ゲート５００の概略図が示される。論理ゲートは、関係する部分に、ＶＣＣに結合され、かつＮチャネルトランジスタ５０８によって回路接地に選択的に結合可能な交差結合されたＣＭＯＳインバータ５０４および５０６の対を含むクロック同期ラッチ回路５０２を含む。ラッチ回路５０２の第１および第２のノードは、線５１８および５１８Ｂ上でそれぞれの「Ｑ」（ＸＯＲ）および補数の「ＱＢ」（ＸＮＯＲ）の出力を提供する。論理ゲート５００への入力は、「Ａ」入力５１０、「Ｂ」入力５１２および「Ｃ」入力５１４、ならびにそれらの補数である、「ＡＢ」入力５１０Ｂ、「ＢＢ」入力５１２Ｂおよび「ＣＢ」入力５１４Ｂを含む。
【００１８】
論理ゲート５００は、線５２０に結合されたクロック（ＣＬＫ）信号、および、たとえば、線５２０Ｂ上のＣＭＯＳインバータ５２２の出力で得られたその補数の「ＣＬＫＢ」によってクロック同期される。ＣＬＫＢ信号はトランジスタ５０８のゲート端子に供給される。
【００１９】
論理ゲート５００は、直列に結合されたＮチャネルトランジスタの第１および第２のストリングを含み、第１のストリングはトランジスタ５２６ＡＢ、５３０ＢＢＬおよび５３４ＣＢＬを含み、第２のストリングはトランジスタ５２６Ａ、５３０ＢＢＲおよび５３４ＣＢＲを含む。第１のストリングは、Ｐチャネルトランジスタ５２４ＵＬをイネーブルすることによってＶＣＣに選択的に結合可能であり、かつＮチャネルトランジスタ５２４ＬＬを通じて回路接地に選択的に結合可能であり、これらは両方ともそれらのゲート端子でＣＬＫ信号を受取る。同様に、第２のストリングは、Ｐチャネルトランジスタ５２４ＵＲをイネーブルすることを通じてＶＣＣに選択的に結合可能であり、かつＮチャネルトランジスタ５２４ＬＲを通じて回路接地に選択的に結合可能であり、これらも両方ともそれらのゲート端子でＣＬＫ信号を受取る。
【００２０】
Ｎチャネルトランジスタ５４０ＢＬは、そのソース端子がトランジスタ５２６Ａのドレインで第１の介在ノード５２８Ｒに結合され、そのドレイン端子がトランジスタ５３０ＢＢＬのドレインで第２の介在ノード５３２Ｌに結合されている。同様の態様で、別のＮチャネルトランジスタ５４０ＢＲは、そのソース端子がトランジスタ５２６ＡＢのドレインで第１の介在ノード５２８Ｌに結合され、そのドレイン端子がトランジスタ５３０ＢＢＲのドレインで第２の介在ノード５３２Ｒに結合されている。さらに、Ｎチャネルトランジスタ５４２ＣＬは、そのソース端子がトランジスタ５３０ＢＢＲのドレインで第２の介在ノード５３２Ｒに結合され、そのドレイン端子がトランジスタ５３４ＣＢＬのドレインで第３の介在ノード５３６Ｌ（「ＱＰ」）に結合されている。同様に、別のＮチャネルトランジスタ５４２ＣＲは、そのソース端子がトランジスタ５３０ＢＢＬのドレインで第２の介在ノード５３２Ｌに結合され、そのドレイン端子がトランジスタ５３４ＣＢＲのドレインで第３の介在ノード５３６Ｒ（「ＱＰＢ」）に結合されている。ラッチ回路の第１および第２のノードは、それぞれＮチャネルトランジスタ５３８Ｌおよび５３８Ｒを通じてＱＰおよびＱＰＢノード５３６Ｌならびに５３６Ｒに選択的に結合可能であり、これらはそれらのゲート端子でＣＬＫ信号を受取る。
【００２１】
図示のように、トランジスタ５２６Ａのゲートは、線５１０で「Ａ」入力信号を受取り、トランジスタ５４０ＢＬおよび５４０ＢＲのゲート端子は、線５１２で「Ｂ」入力信号を受取り、トランジスタ５４２ＣＬおよび５４２ＣＲのゲート端子は、線５１４で「Ｃ」入力信号を受取る。補数の「ＡＢ」信号は、線５１０Ｂでトランジスタ５２６ＡＢのゲートに供給され、補数の「ＢＢ」信号は、線５１２Ｂでトランジスタ５３０ＢＢＬおよび５３０ＢＢＲのゲートに供給され、補数の「ＣＢ」信号は、線５１４Ｂでトランジスタ５３４ＣＢＬおよび５３４ＣＢＲのゲートに供給される。
【００２２】
機能的には、ＣＬＫ信号が「ロー」のとき、「ＱＰ」５３６Ｌおよび「ＱＰＢ」５３６Ｒノードは「ハイ」にプリチャージされ、出力「Ｑ」５１８および「ＱＢ」５１８Ｂは遮断され、それらの以前のレベルでラッチされている。ＣＬＫ信号が論理レベル「ハイ」に遷移するとき、入力「Ａ」５１０、「Ｂ」５１２、「Ｃ」５１４、「ＡＢ」５１０Ｂ、「ＢＢ」５１２Ｂおよび「ＣＢ」５１４Ｂは評価され、「ＱＰ」５３６Ｌまたは「ＱＰＢ」５３６Ｒのどちらかのノードが「ロー」になる。パスゲートトランジスタ５３８Ｌおよび５３８Ｒが「オン」であり、かつノード５３６Ｌおよび５３６Ｒに結合されるため、この情報は、ＣＬＫが論理レベル「ロー」に再度遷移するとき、すなわち、補数のＣＬＫＢ信号が「ハイ」になるときに「Ｑ」５１８および「ＱＢ」５１８Ｂノードに転送される。出力「Ｑ」および「ＱＢ」のレベルが感知され、ラッチ回路５０２素子を通じて増幅される。
【００２３】
既に説明したように、このとき、ノード「ＱＰ」５３６Ｌおよび「ＱＰＢ」５３６Ｒはプリチャージされ、出力「Ｑ」５１８および「ＱＢ」５１８Ｂと遮断される。直列に結合されたＮチャネルトランジスタ５３４ＣＢＬ、５４０ＢＬ、５３０ＢＢＬ、５２６ＡＢ、５４２ＣＲ、５３０ＢＢＲ、５４０ＢＲ、５３４ＣＢＲ、５２６Ａおよび５４２ＣＬは、図３Ｂに示される３入力のＸＯＲ真理値表に従ってＣＬＫ信号が「ハイ」であるときにノード「ＱＰ」５３６Ｌまたは「ＱＰＢ」５３６Ｒを引き下げるように構成される。なお、論理ゲート５００は、「Ｑ」５１８および「ＱＢ」５１８Ｂ出力の両方が利用可能にされるため、３つの入力「Ａ」５１０、「Ｂ」５１２および「Ｃ」５１４上でＸＯＲおよびＸＮＯＲの機能の両方を行なう。
【００２４】
さらに図６を参照すると、この発明のさらに別の実現例による動的な４入力のＸＯＲ／ＸＮＯＲ論理ゲート６００の概略図が示される。この図では、図５の３入力のＸＯＲ／ＸＮＯＲゲート５００に関して既に説明した構造と同様の構造は同様の参照番号を付けられ、上述の説明で十分であろう。
【００２５】
この発明の原則を用いて、図示のように、付加的なＮチャネルトランジスタ６０８ＤＬおよび６０８ＤＲのゲートで「Ｄ」入力６０２を付加し、かつ第１および第２のトランジスタのストリングに付加された付加的なＮチャネルトランジスタ６０６ＤＢＬおよび６０６ＤＢＲのゲートで補数の「ＤＢ」入力６０２Ｂを付加することを通じて、４入力のＸＯＲ／ＸＮＯＲ論理ゲート６００を容易に提供可能である。トランジスタ６０８ＤＲは、トランジスタ５３４ＣＢＬのドレインおよび「ＱＰＱ」ノード５３６Ｒで介在ノード６０４Ｌに結合される。同様に、トランジスタ６０８ＤＬは、トランジスタ５３４ＣＢＲのドレインおよび「ＱＰ」ノード５３６Ｌでノード６０４Ｒに結合される。トランジスタ６０６ＤＢＬは、トランジスタ５２４ＵＬとトランジスタ５３４ＣＢＬとの間に直列に配置され、トランジスタ６０６ＤＢＲは、トランジスタ５２３ＵＲと５３４ＣＢＲとの間に直列に配置される。図示の４入力のＸＯＲ／ＸＮＯＲ論理ゲート６００は、既に説明した３入力のＸＯＲ／ＸＮＯＲ論理ゲート５００と類似の態様で動作する。
【００２６】
なお、代表的な３入力のＸＯＲ／ＸＮＯＲ論理ゲート５００（図５）および４入力のＸＯＲ／ＸＮＯＲ論理ゲート６００（図６）を図示したが、この発明の原則は、同様に５入
力および（それ以上の）複数入力のＸＯＲ／ＸＮＯＲゲートに適用可能である。たとえば、４入力のＸＯＲ／ＸＮＯＲ論理ゲート６００は、ノード「ＱＰ」５３６Ｌをもってトランジスタ６０６ＤＢＬおよび６０８ＤＬのドレイン端子間の接続を切り、かつノード「ＱＰＢ」５３６Ｒをもってトランジスタ６０６ＤＢＲおよび６０８ＤＲのドレイン端子間の接続を切ることによって、５入力のゲートに容易に拡張可能である。付加的なＮチャネルトランジスタは、トランジスタ６０６ＤＢＬのドレイン端子とノード「ＱＰ」５３６Ｌとの間に直列に配置することができ、同様の素子はトランジスタ６０６ＤＢＲのドレイン端子とノード「ＱＰＢ」５３６Ｒとの間に直列に配置することができる。信号「ＦＢ」はこれら素子のゲート端子に入力される。別のＮチャネルトランジスタがトランジスタ６０８ＤＲのドレインとノード「ＱＰ」５３６Ｌとの間に直列に配置され、同様の素子がトランジスタ６０８ＤＬのドレインとノード「ＱＰＢ」５３６Ｒとの間に直列に配置される。信号「Ｆ」はこれら素子のゲート端子に入力される。さらに多くの入力を有する複数入力のＸＯＲ／ＸＮＯＲゲートは同様の態様で容易に提供可能である。
【００２７】
具体的な回路の実現例に関してこの発明の原則を説明してきたが、上述の説明は例示に過ぎず、この発明の範囲を限定するものではないことが明らかに理解される。特に、上述の開示の教示は当業者に他の変形例を示唆することが認識される。そのような変形例は、それ自身が既に知られ、かつここに既に説明された特徴の代わりにまたはそれに加えて使用され得る他の特徴を伴い得る。この出願では請求項は特徴の特定の組合せに対して作られているが、この開示の範囲は、そのようなものが任意の請求項で特許請求されているような同じ発明に関連するか否か、およびこの発明によって直面される同じ技術的な課題のいずれかまたはすべてをそれが緩和するか否かにかかわらず、明示的または暗示的に開示される新規の特徴または特徴の新規の組合せ、もしくは当業者に明らかなその一般化または変形例も含むことが理解されるべきである。出願人はこの出願、またはそこから派生するさらに別の出願の手続中にそのような特徴および／または特徴の組合せに対して新しい請求項を作る権利を留保する。
【図面の簡単な説明】
【００２８】
【図１Ａ】それぞれ、２入力のＸＯＲゲートの従来の図およびその機能性を示す真理値表である。
【図１Ｂ】それぞれ、２入力のＸＯＲゲートの従来の図およびその機能性を示す真理値表である。
【図２Ａ】従来の静的な２入力のＸＯＲゲートのさまざまな実現例の概略的な素子レベルの図である。
【図２Ｂ】従来の静的な２入力のＸＯＲゲートのさまざまな実現例の概略的な素子レベルの図である。
【図２Ｃ】従来の静的な２入力のＸＯＲゲートのさまざまな実現例の概略的な素子レベルの図である。
【図２Ｄ】従来の静的な２入力のＸＯＲゲートのさまざまな実現例の概略的な素子レベルの図である。
【図３Ａ】それぞれ、３入力のＸＯＲゲートの従来の図およびその機能性を示す真理値表である。
【図３Ｂ】それぞれ、３入力のＸＯＲゲートの従来の図およびその機能性を示す真理値表である。
【図４】従来の設計技術を用いた図２Ａの２入力のＸＯＲゲートに類似の態様で実現された静的な３入力のＸＯＲゲートの概念図である。
【図５】この発明の特定の実現例による動的な３入力のＸＯＲ／ＸＮＯＲゲートの概略図である。
【図６】この発明の別の実現例による動的な４入力のＸＯＲ／ＸＮＯＲゲートの概略図であり、ここに開示される概念をＮ入力のＸＯＲ／ＸＮＯＲゲートを実現するためにどのように用いることができるかを示す。
【符号の説明】
【００２９】
１００  ２入力のＸＯＲゲート、２０２、２０４  Ｐチャネルトランジスタ。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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