(57)【要約】【課題】簡単なＥＳＤ保護回路の判定方法を提供する。【解決手段】第１ステップでは、サージ電流を放電させる電流方向での両端電圧に対応して設定された第１数値と、上記電流方向とは逆方向に対して上記数値より大きな数値に設定された第２数値とをＥＳＤ保護素子に対してそれぞれ割り当てる。第２ステップでは、半導体集積回路に設けられる全ての外部端子について、２つの外部端子間にサージ電流が流れた場合に上記２つの外部端子間にかかるサージ電圧を想定し、かかる２つの外部端子間に存在する保護素子の上記第１数値又は第２数値の総和のうち最も小さな経路のもの抽出する。第３ステップでは、上記２つの外部端子間にかかるサージ電圧として許容される所定数値内に上記抽出された総和があるときに当該２つの外部端子間の上記想定されたサージ電流に対するＥＳＤ保護回路の存在を確認する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＥＳＤ保護素子を備えた半導体集積回路のＥＳＤ保護回路の判定方法において、
サージ電流を放電させる電流方向での両端電圧に対応して設定された第１数値と、上記電流方向とは逆方向に対して上記数値より大きな数値に設定された第２数値とを上記ＥＳＤ保護素子に対してそれぞれ割り当てる第１ステップと、
半導体集積回路に設けられる全ての外部端子について、２つの外部端子間にサージ電圧を想定し、かかる２つの外部端子間に存在する保護素子の上記サージ電圧に従った上記第１数値又は第２数値の総和のうち最も小さな経路のもの抽出する第２ステップと、
サージ電流経路として許容される所定数値内に上記抽出された総和があるときに当該２つの外部端子間の上記想定されたサージ電圧に対するＥＳＤ保護回路の存在を確認する第３ステップとを有するＥＳＤ保護回路の判定方法。
【請求項２】
請求項１において、
上記ＥＳＤ保護素子は、上記外部端子に対応して設けられる入出力回路の電源幹線を介在させて相互に接続されるＥＳＤ保護回路の判定方法。
【請求項３】
請求項２において、
上記第２数値は、上記逆方向での両端電圧に対応した数値によりも大きくされるＥＳＤ保護回路の判定方法。
【請求項４】
請求項３において、
上記ＥＳＤ保護素子は複数種類からなり、上記第１数値は複数種類のＥＳＤ保護素子に共通な数値にされ、上記第２数値は上記逆方向での電流を考慮して複数種類のＥＳＤ保護素子毎に異なる数値にされるＥＳＤ保護回路の判定方法。
【請求項５】
請求項４において、
上記第１ないし第３ステップは、上記半導体集積回路の回路設計データを入力データとし、コンピュータプログラム上で実施されるＥＳＤ保護回路の判定方法。
【請求項６】
請求項４において、
上記第１ないし第３ステップは、上記半導体集積回路の上記回路設計データに素子定数が加えられた回路レアウト設定データを入力データとし、コンピュータプログラム上で実施されるＥＳＤ保護回路の判定方法。
【請求項７】
請求項４において、
上記第１ないし第３ステップは、上記半導体集積回路の電源ネットワークと保護素子を図面化したものを用い、人手により実施されるＥＳＤ保護回路の判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ(Electoro-Static-Discharge) 保護回路の判定方法に関し、特に保護素子と電源ネットワークを利用してＥＳＤ保護回路が構成されものに有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路の静電放電の解析方法及び解析プログラムの例として、特開２００５−０１１９６４がある。この公報においては、半導体集積回路のレイアウト情報からパッド、保護素子、ネット毎に分布する配線抵抗を抽出し、所定のパッド間に静電放電電流を流した時のパッド間の電圧を算出し、その結果を二次元情報として表示するというものである。
【特許文献１】特開２００５−０１１９６４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記特許文献１では、前記のように半導体集積回路のレイアウト情報からパッド、保護素子、ネット毎に分布する配線抵抗を抽出し、所定のパッド間に静電放電電流を流した時のパッド間の電圧や各接続ノードのノード電位も算出する等複雑な計算作業を行うものであり、コンピュータでの解析プログラムを前提とするものである。また、図１１に示すように電源ネットワークを図面化し、それを用いて人手によって放電パスを外部端子総当り方式でチェックする方法もある。この方法は、熟練した設計者が行えば、比較的短時間で高い精度でのＥＳＤ保護回路の判定を行うことができる。しかしながら、このような人手によるチェック方法では、担当した設計者の熟練度の程度やその時々の体調，集中力等により左右され易いという問題がある。
【０００４】
この発明の目的は、簡単なＥＳＤ保護回路の判定方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１ステップでは、サージ電流を放電させる電流方向での両端電圧に対応して設定された第１数値と、上記電流方向とは逆方向に対して上記数値より大きな数値に設定された第２数値とをＥＳＤ保護素子に対してそれぞれ割り当てる。第２ステップでは、半導体集積回路に設けられる全ての外部端子について、２つの外部端子間にサージ電流が流れた場合に上記２つの外部端子間にかかるサージ電圧を想定し、かかる２つの外部端子間に存在する保護素子の上記第１数値又は第２数値の総和のうち最も小さな経路のもの抽出する。第３ステップでは、上記２つの外部端子間のサージ電圧として許容される所定数値内に上記抽出された総和があるときに当該２つの外部端子間の上記想定されたサージ電流に対するＥＳＤ保護回路の存在を確認する。
【発明の効果】
【０００６】
簡単な方法でＥＳＤ保護回路の存在を確認することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に用いられる代表的なＥＳＤ保護素子の説明図が示されている。図１（Ａ）に示したように、ダイオードが保護素子として用いられとき、順方向にサージ電流を流すときに数値１を割り当てる。逆方向にサージ電流を流すときには数値９９を割り当てる。この数値１や９９は、図１（Ｂ）に示したダイオードのＶ−Ｉ（電圧−電流）特性の順方向電圧Ｖ１と逆方向電圧（ブレークダウン電圧）Ｖ２の物理的な電圧に対応させてはいない。順方向電圧Ｖ１は０．７Ｖ程度であり、逆方向電圧Ｖ２は１０数Ｖ程度であるが、ＥＳＤ保護回路の存在を確認する上で便利なように数値１と９９を割り当てるものである。
【０００８】
ＥＳＤ保護のサージ電流を流す経路として、上記ダイオードの逆方向を用いることはない。したがって、サージ電流経路としては存在しない経路なので、便宜的に数値９９を割り当てる。つまり、後に説明するが、ＥＳＤ保護回路の存在を確認する数値として６のような小さな数値を割り当てるので、これに比べて上記数値９９はそれ自体でサージ電流経路は存在しないものに該当する。
【０００９】
図２には、この発明に係るＥＳＤ保護回路の判定方法に用いられるＥＳＤ保護素子の説明図が示されている。図２（Ａ）は、前記図１と同じくダイオードＤ１により構成される。したがって、上記順方向に対しては数値１が割り当てられ、逆方向には数値９９が割り当てられる。
【００１０】
図２（Ｂ）は、クランプＮＭＯＳであり、ＮチャネルＭＯＳＦＥＴＱ１とドレイン，基板間のダイオードＤ２から構成される。このクランプＮＭＯＳは、上記ダイオードＤ２の順方向に対しては数値１が割り当てられ、それと逆方向にはＭＯＳＦＥＴＱ１でドレイン−ソース間のブレークダウン電圧を考慮して数値５が割り当てられる。
【００１１】
図２（Ｃ）は、サイリスタＳＣＲとダイオードＤ３から構成される。上記ダイオード３の順方向に対しては数値１が割り当てられ、それと逆方向にはサイリスタのブレークダウン電圧を考慮して数値５が割り当てられる。
【００１２】
図２（Ｄ）は、ＧＣＮＭＯＳ（Gate-Coupled-NMOS）とダイオードＤ４から構成される。上記ＧＣＮＭＯＳは、図３に示したように、ＮチャネルＭＯＳＦＥＴＱ２、抵抗Ｒ、キャパシタＣ及びインバータ回路ＩＮＶから構成される。上記ＭＯＳＦＥＴＱ２のドレイン−ソース間に上記抵抗ＲとキャパシタＣが直列接続される。上記抵抗ＲとキャパシタＣの接続点はインバータ回路ＩＮＶの入力端子に接続される。上記インバータ回路ＩＮＶの出力端子は上記ＭＯＳＦＥＴＱ２のゲートに接続される。この保護素子では、ダイオードＤ４の順方向に対しては数値１が割り当てられ、それと逆方向にはＭＯＳＦＥＴＱ２のオン動作を考慮して数値４が割り当てられる。
【００１３】
図４には、この発明に係るＥＳＤ保護回路の判定方法の説明図が示されている。この実施例の判定方法は、同図に示したような電源ネットワークと保護素子の回路図を用いて人手による判定方法が示されている。例えば、外部端子Ｐ１にサージ電圧を印加し、外部端子Ｐ７に接地電位が与えられたような場合、それにサージ電圧の放電経路が存在するか否かの判定は、次の手順により行われる。上記端子Ｐ１からＰ７に向かう点線で示した経路に存在する保護素子について、前記図２に示したような数値を割り当てる。この例では、端子Ｐ１と端子Ｐ７の間には、前記図２（Ａ）に相当するダイオード−電源線ＶＣＣＱ−前記図２（Ｄ）に相当するＧＣＮＭＯＳが存在する。
【００１４】
上記端子Ｐ１から端子Ｐ７に向かう電流経路において、保護素子に割り当てられた数値は１と４であり、総和は５となる。この結果、総和７以下をサージ電流経路として認定するものでは、サージ電流経路が存在するものと判定する。同様な判定は、外部端子Ｐ１から他の同様な端子Ｐ６についても行われる。
【００１５】
外部端子Ｐ１にサージ電圧を印加し、外部端子Ｐ２に接地電位が与えられたような場合を想定すると、前記図２（Ａ）に相当するダイオード−電源線ＶＣＣＱ−前記図２（Ｄ）に相当するＧＣＮＭＯＳ及び接地線ＶＳＳＱ−前記図２（Ｄ）に相当するダイオードが存在する。このときには、１＋４＋１＝６となり、サージ電流経路が存在するものと判定する。
【００１６】
外部端子Ｐ１にサージ電圧を印加し、外部端子Ｐ３に接地電位が与えられたような場合を想定すると、前記図２（Ａ）に相当するダイオードが存在する。このときには、数値が１となり、サージ電流経路が存在するものと判定する。つまり、外部端子Ｐ３は、電源電圧ＶＣＣＱを入力する電源端子である。
【００１７】
外部端子Ｐ１にサージ電圧を印加し、外部端子Ｐ４に接地電位が与えられたような場合を想定すると、前記図２（Ａ）に相当するダイオード−電源線ＶＣＣＱ−前記図２（Ｄ）に相当するＧＣＮＭＯＳ及び接地線ＶＳＳＱ−前記図２（Ｄ）に相当するダイオードが存在する。このときには、１＋４＋１＝６となり、サージ電流経路が存在するものと判定する。
【００１８】
以下、同様に上記外部端子Ｐ１にサージ電圧を印加したと想定し、基準電圧が与えられる端子を上記のように替えて同様な判定を行う。このとき、上記のような簡単な数値の計算を行うものであるので、その都度図面にチェックマークを付す等の方法で順次に確認することができる。この方法では、設計者の熟練度は不要であり、しかも単純な加算を行い、加算結果が数値７のように小さな数値を超えるか否かの判定であり、数値７以上の加算結果を求めることは意味がなく、判定を暗算で行うことが可能である。つまり、上記数値７を超えた時点で、保護回路としてのサージ電流経路ではないと判定し、別のルートの探索する作業に移行することになる。上記のような人手によるＥＳＤ保護回路の判定方法は、比較的端子数の少ない半導体集積回路においては極めて有効である。
【００１９】
図５には、この発明に係るＥＳＤ保護回路の判定方法の一実施例のフローチャート図が示されている。この実施例では、コンピュータを用いた検証ツール（プログラム）によって自動的にＥＳＤ保護回路の有無の判定が行われる。前記検証ツールを以下ＥＳＤ保護回路パターンマッチングと称する。この実施例では、ＥＳＤ保護回路の存在しないと判定されたときの回路変更を容易とするために、回路設計データＣＤＬを入力データとし、上記回路設計データＣＤＬをＥＳＤ保護回路パターンマッチングが実行可能なフォーマットであるＳＰＩＣＥネットに変換を行い、前記ＳＰＩＣＥネットとＥＳＤ保護回路テクノロジファイルを前記ＥＳＤ保護回路パターンマッチングに入力して判定を行う。
【００２０】
上記ＥＳＤ保護回路テクノロジファイルは、前記図２に示したような保護素子の種類と電流方向に対応して割り当てられた数値が格納されている。つまり、複数通りの保護素子に対して、サージ電流を放電させる電流方向での両端電圧に対応して設定された第１数値と、上記電流方向とは逆方向に対して上記数値より大きな数値に設定された第２数値とが割り当てられて、上記ＥＳＤ保護回路テクノロジファイルに格納されている。
【００２１】
前記ＥＳＤ保護回路パターンマッチングでは、対象ＬＳＩチップの回路設計データＣＤＬより生成されたＳＰＩＣＥネットと、前記ＥＳＤ保護回路テクノロジファイルに含まれるＥＳＤ保護素子情報とから、パターンマッチングによりＬＳＩチップ内に存在するすべてのＥＳＤ保護素子の接続ノードと素子定数を抽出する。この抽出結果に及びＳＰＩＣＥネットに含まれる前記ＬＳＩチップの外部端子情報を付加し、すべての端子−端子間に対して放電経路チェックを行う。チェック結果は、マトリックス表形式で出力され、放電パスの数値ごとに例えば色分けして合否判定を行う。このような判定方法では、回路レイアウト設計前に保護回路の判定が行えるから、もしもサージ電流経路が存在しないと判定された場合には、その修正を上記回路設計データＣＤＬの修正により簡単に実施することができる。
【００２２】
図６には、ＥＳＤ保護回路パターンマッチングにおける外部端子−外部端子間に対する放電経路チェックの説明図が示されている。例えば２つの外部端子Ｐ１とＰ２間において、存在する接続ノードＮ１〜Ｎ６の全てが抽出される。同図のように各接続ノードＮ１〜Ｎ６間を結ぶ直線に保護素子が存在する。これらの保護素子について、その種類に対応して矢印の方向に対応した２通りの数値が１と９９、１と４、１と５のように割り当てられる。
【００２３】
図６の２つの外部端子Ｐ１−Ｐ２間の全ての経路について、上記数値を加算して最小ものが抽出される。例えば、外部端子Ｐ１から外部端子Ｐ２に向かう経路では、Ｐ１−Ｎ１−Ｎ２−Ｎ５−Ｎ６−Ｐ２の経路の総和が数値５の最小となる。外部端子Ｐ２から外部端子Ｐ１に向かう経路では、Ｐ２−Ｎ３−Ｎ２−Ｎ１−Ｎ４−Ｐ１の経路の総和が数値５の最小となる。
【００２４】
図７には、外部端子総当りでの判定方法の説明図が示されている。同図では、発明の理解を容易にするために図７（Ａ）の放電経路では端子Ｐ１〜Ｐ３のように総外部端子数が３本の場合を例が示されている。上記３つの外部端子Ｐ１〜Ｐ３間で総当たりによりａ〜ｆのような６通りのパスが抽出される。これら６通りパスａ〜ｆは、それぞれが前記図６に示したような複数のパスのうち最小パスの数値が求められている。
【００２５】
図７（Ｂ）放電経路チェック表のように、端子Ｐ１〜Ｐ３がマトリックス表示形式で出力される。つまり、Ｐ１→Ｐ２＝ｅ，Ｐ１→Ｐ３＝ｂ，Ｐ２→Ｐ１＝ａ，Ｐ２→Ｐ３＝ｄ，Ｐ３→Ｐ１＝ｆ，Ｐ３→Ｐ２＝ｃのような数値が算出される。そして、上記数値ａ〜ｆが前記数値７以下ならＥＳＤ保護回路が存在し、７より大ならＥＳＤ保護回路が不存在であると判定する。例えば上記７より大の数値もしくはその枠部を例えば赤で表示し、７以下なら数値もしくはその枠部を例えば青で表示する等のように放電パスを色分けすることにより合否判定を容易にする。
【００２６】
図８には、この発明に係るＥＳＤ保護回路の判定方法の他の一実施例のフローチャート図が示されている。この実施例は、接続・定数チェック機能が追加される。つまり、前記図５に示すパターンマッチングの結果（ＥＳＤ保護回路の抽出結果）と回路設計時に決定されるＥＳＤ保護素子の定数及び接続に関する設計仕様を基にして作成されるＥＳＤチェックコントロールファイルを用いてＥＳＤ保護素子の接続・定数チェックを行うようにするものである。この接続・定数チェックは、保護素子の接続が正しく行われているか、保護素子の定数が正しく設定されているかがチェックされる。このチェックにより不良と判定された保護素子の接続、又は定数についての修正は上記回路設計データＣＤＬに対する修正により簡単に実施することができる。また、上記回路設計データＣＤＬにおいて、ＥＳＤ保護素子の定数が設定されていない場合は、接続チェックのみ行うことができる。
【００２７】
図９には、この発明に係るＥＳＤ保護回路の判定方法の他の一実施例のフローチャート図が示されている。この実施例は、前記図５の変形例である。まず、レイアウトデータＧＤＳ２を入力データとし、保護素子及び電源ネットワーク情報の抽出を行う。そして、上記保護素子及び電源ネットワーク情報をＳＰＩＣＥネットに付加し、ＥＳＤ保護回路テクノロジファイルを前記ＥＳＤ保護回路パターンマッチングに入力して、前記図５と同様にすべての端子−端子間に対して放電経路チェックを行う。この実施例のようにレイアウトＧＤＳ２を用いた場合、もしもサージ電流経路が存在しないと判定された場合には、その元となった回路設計データＣＤＬ及びレイアウトデータＧＤＳ２の両方の修正が必要となる。
【００２８】
図１０には、この発明に係るＥＳＤ保護回路の判定方法の他の一実施例のフローチャート図が示されている。この実施例では、前記図９の実施例に接続・定数チェック機能が追加される。つまり、前記図９に示したパターンマッチング結果（ＬＳＩチップ内に存在するＥＳＤ保護素子の抽出結果）と回路設計時に決定されるＥＳＤ保護素子の定数及び接続に関する設計仕様を基にして作成されるＥＳＤチェックコントロールファイルを用いてＥＳＤ保護素子の接続・定数チェックを行うようにするものである。この接続・定数チェックは、前記同様に保護素子の接続が正しく行われているか、保護素子の定数が正しく設定されているかがチェックされる。レイアウトデータＧＤＳ２を入力データとした場合、実際のＬＳＩ上に配置されているＥＳＤ保護素子の接続や定数をチェックすることと等価であり、より正確に接続及び定数チェックを行うことができる。
【００２９】
以上説明したＥＳＤ保護回路の判定方法により、放電パスを単純化した数値で表現することにより放電経路チェックを簡略化できる。回路規模が比較的小さなものでは人手によっても簡単に判定することができる。この場合、設計者に熟練度が要求されず、どの設計者が担当してもバラツキの無い安定した判定結果を得ることができる。コンピュータを用いた解析ツールを用いた場合でも、ＥＳＤ保護回路設計の合否は数値によってコンピュータ自身が判定するので、どの設計者も容易に判断できる。ＬＳＩチップのＣＤＬデータを用いてＥＳＤチェックを実行することにより、抽出されたＥＳＤ保護素子のノード名は、回路図と同じとなるので解析が容易になる。さらに、ＬＳＩチップのレイアウトデータＧＤＳ２を用いてＥＳＤチェックを実行することにより、抽出されたＥＳＤ保護素子が座標データを持っているので、ＥＳＤ保護素子の配置箇所が特定でき解析が容易となる。
【００３０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上記サージ電流を放電させる電流方向での両端電圧に対応して設定された第１数値と、上記電流方向とは逆方向に対して上記数値より大きな数値に設定された第２数値は、搭載するＥＳＤ保護素子に対応して適宜に設定することができる。半導体集積回路に設けられる全ての外部端子について、２つの外部端子間にサージ電圧を想定し、かかる２つの外部端子間に存在する保護素子の上記第１数値又は第２数値の総和のうち最も小さな経路のもの抽出する具体的な手順は種々の実施形態を採ることができる。そして、サージ電流経路として許容される所定数値は、上記搭載した保護素子及び半導体集積回路を構成する各素子のサージ電圧に対する強度に対応して種々設定することができる。この発明は、ＥＳＤ保護回路の判定方法として広く利用することができる。
【図面の簡単な説明】
【００３１】
【図１】この発明に用いられる代表的なＥＳＤ保護素子の説明図である。
【図２】この発明に係るＥＳＤ保護回路の判定方法に用いられるＥＳＤ保護素子の説明図である。
【図３】図２（Ｄ）のＧＣＮＭＯＳの回路図である。
【図４】この発明に係るＥＳＤ保護回路の判定方法の説明図である。
【図５】この発明に係るＥＳＤ保護回路の判定方法の一実施例を示すフローチャート図である。
【図６】図５の自動検証ツールでの放電経路チェックの説明図である。
【図７】この発明に係る外部端子総当りでの判定方法の説明図である。
【図８】この発明に係るＥＳＤ保護回路の判定方法の他の一実施例を示すフローチャート図である。
【図９】この発明に係るＥＳＤ保護回路の判定方法の他の一実施例を示すフローチャート図である。
【図１０】この発明に係るＥＳＤ保護回路の判定方法の他の一実施例を示すフローチャート図である。
【図１１】従来技術の一例を説明するための回路図である。
【符号の説明】
【００３２】
Ｄ１〜Ｄ４…ダイオード、Ｑ１、Ｑ２…ＭＯＳＦＥＴ、Ｒ…抵抗、Ｃ…キャパシタ、ＩＮＶ…インバータ回路、ＳＣＲ…サイリスタ、Ｐ１〜Ｐ８、Ｎ１〜Ｎ６…接続ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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