(57)【要約】【課題】  エレベーテッドソースドレイン構造を備えたＭＯＳＦＥＴのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置及びその製造方法を提供する。【解決手段】  半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第１のゲート側壁絶縁膜と、前記第１のゲート側壁絶縁膜上に形成された第２のゲート側壁絶縁膜とを備えた半導体装置を提供する。【選択図】    図１Ｃ
2007103456.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、
前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、
前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、
前記ゲート電極及び前記凹部の底面及び側面に形成された第１のゲート側壁絶縁膜と、
前記第１のゲート側壁絶縁膜上に形成された第２のゲート側壁絶縁膜と
を備えた半導体装置。
【請求項２】
前記第１のゲート側壁絶縁膜の比誘電率は、前記第２のゲート側壁絶縁膜の比誘電率よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート側壁絶縁膜はシリコン酸化膜であり、前記第２のゲート側壁絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のゲート側壁絶縁膜の一部の表面に、前記第２のゲート側壁絶縁膜よりも比誘電率が低い第３のゲート側壁絶縁膜を更に備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にゲート電極及びダミーのゲート側壁絶縁膜を形成する第１の工程と、
前記半導体基板の表面の露出した領域にシリコン又はシリコン化合物を成長させてエレベーテッド領域を形成する第２の工程と、
前記ダミーのゲート側壁絶縁膜を除去する第３の工程と、
前記半導体基板上に２種以上の異なる材料からなる複数の絶縁膜を形成する第４の工程と、
前記異なる材料からなる複数の絶縁膜をパターニングすることにより、前記ダミーのゲート側壁絶縁膜が除去された部分に複数層構造を有するゲート側壁絶縁膜を形成する第５の工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレベーテッドソースドレイン構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化に伴い、その寄生容量はより顕著になっている。寄生容量の増加はデバイスに様々な悪影響を及ぼす。例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＭＯＳＦＥＴ：ＭＯＳ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、ゲート電極とソースドレイン領域との間に生じる寄生容量は、トランジスタの動作速度を低下させる。
【０００３】
絶縁膜からなるゲート側壁絶縁膜により被覆されたゲート電極を有するトランジスタにおいては、ゲート側壁絶縁膜のために寄生容量が生じる。寄生容量を小さくするためには、絶縁材料として比誘電率の低い材料を用いる必要があるため、ゲート側壁絶縁膜の材料として比較的比誘電率の低いＳｉＯ２が用いられることも多い。
【０００４】
しかし、Ｓｉ基板上にＳｉ等をエピタキシャル成長させてエレベーテッドソースドレイン構造を形成する場合や、金属膜をスパッタして熱処理を施すことによりゲート電極及びソースドレイン領域の上部にシリサイド領域を形成する場合は、それらの工程の前処理として、フッ酸等を用いて処理部分表面の酸化膜を除去する必要があり、側壁の材料としてＳｉＯ２が用いられている場合は、この前処理の際にエッチングされてしまう。また、シリサイド領域を形成した後の余分な金属を除去する際にゲート側壁絶縁膜の表面にＳｉＯ２が存在すると金属は除去できずに残ってしまう場合もある。更には、ＳｉＯ２はシリコンとのエッチング選択比がさほど高くないので、ゲート側壁絶縁膜の表面がＳｉＯ２の場合、コンタクト形成時のエッチングによってゲート側壁絶縁膜がエッチングされてしまう場合もある。
【０００５】
そこで、側壁の材料として酸化膜又はシリコンとのエッチング選択比が高いＳｉ３Ｎ４を用いる技術も使われるが、Ｓｉ３Ｎ４はＳｉＯ２と比較して比誘電率が高いため、発生する寄生容量も大きくなる。
【０００６】
一方、Ｓｉ３Ｎ４等の比較的高い比誘電率を有する材料からなる層と、比較的低い比誘電率を有する材料からなる層からなる多層構造を有するゲート側壁絶縁膜を用いて寄生容量を下げる技術が報告されている（例えば、特許文献１参照）。
【０００７】
ゲート側壁絶縁膜を多層構造にする技術を用いれば、ゲート側壁絶縁膜の下層に比較的比誘電率の低いＳｉＯ２等の材料を用いて寄生容量を下げ、上層にＳｉ３Ｎ４等の酸化膜とのエッチング選択比の高い材料を用いて前処理におけるエッチングダメージを抑えることができるが、従来技術における製造方法によれば、エレベーテッドソースドレイン構造を有するトランジスタの場合は、Ｓｉ３Ｎ４等の比誘電率の高い材料がエレベーテッドソースドレイン領域に接してしまうために、効果的に寄生容量を下げることができないという問題点があった。
【特許文献１】特開２００４−６８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、エレベーテッドソースドレイン構造を備えたＭＯＳＦＥＴのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第１のゲート側壁絶縁膜と、前記第１のゲート側壁絶縁膜上に形成された第２のゲート側壁絶縁膜とを備えた半導体装置を提供する。
【００１０】
また、本発明の一態様は、半導体基板にゲート電極及びダミーのゲート側壁絶縁膜を形成する第１の工程と、前記半導体基板の表面の露出した領域にシリコン又はシリコン化合物を成長させてエレベーテッド領域を形成する第２の工程と、前記ダミーのゲート側壁絶縁膜を除去する第３の工程と、前記半導体基板上に２種以上の異なる材料からなる複数の絶縁膜を形成する第４の工程と、前記異なる材料からなる複数の絶縁膜をパターニングすることにより、前記ダミーのゲート側壁絶縁膜が除去された部分に複数層構造を有するゲート側壁絶縁膜を形成する第５の工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、エレベーテッドソースドレイン構造を備えたＭＯＳＦＥＴのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置を作製することが可能となる。
【発明を実施するための最良の形態】
【００１２】
〔第１の実施の形態〕
図１Ａ〜図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００１３】
初めに、図１Ａ（ａ）に示すように、半導体基板１０１内に例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）からなる素子分離領域１０２を形成し、必要に応じてイオン注入によるチャネルドープ、ウェルの形成等を行い、活性化アニールを施す。ここで、半導体基板１０１には、バルクＳｉ基板又はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
【００１４】
次に、半導体基板１０１上の全面に、例えばＳｉＯＮ、ＳｉＯ２等からなるゲート絶縁膜材料と、例えば多結晶シリコン、多結晶シリコンゲルマニウム等からなるゲート電極材料を順次形成し、ｎ型ＭＯＳＦＥＴの場合はＡｓ、Ｐ等、ｐ型ＭＯＳＦＥＴの場合はＢ、ＢＦ２等を不純物としてゲート電極材料に注入し、活性化アニールを施す。さらにゲート電極材料の上に、例えばＳｉ３Ｎ４膜からなるキャップ層材料を形成した後に、フォトレジスト工程、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）工程等によりゲート絶縁膜材料、ゲート電極材料、キャップ層材料をパターニングすることにより、図１Ａ（ｂ）に示すように、ゲート絶縁膜１０３、ゲート電極１０４、及びキャップ層１０５が形成される。
【００１５】
次に、図１Ａ（ｃ）に示すように、例えばＳｉ３Ｎ４等の酸化膜とのエッチング選択比の高い材料からなる絶縁膜１０６を半導体基板１０１上の全面に成膜する。この絶縁膜１０６は、シリコンとある程度のエッチング選択比が取れる材料であればよい。
【００１６】
次に、図１Ａ（ｄ）に示すように、ＲＩＥ工程により絶縁膜１０６をパターニングし、ダミー側壁１０７を形成する。なお、ダミー側壁１０７は単層でなく、多層構造であってもよい。その際、ダミー側壁１０７の表面が酸化膜とエッチング選択比の高い材料であることが望ましい。
【００１７】
次に、半導体基板１０１の表面が露出している領域に、酸化膜を除去するための前処理を行った後、図１Ｂ（ｅ）に示すように、シリコン又はシリコンゲルマニウムを選択的にエピタキシャル成長させ、エレベーテッド領域１０８を形成する。この時、キャップ層１０５の存在により、ゲート電極１０４は成長しない。ここで、成長したエレベーテッド領域１０８の高さは、例えば２５〜３０ｎｍ程度である。なお、ダミー側壁１０７の表面がＳｉ３Ｎ４の場合、ファセットが生じにくいという利点もある。
【００１８】
次に、図１Ｂ（ｆ）に示すように、ｎ型ＭＯＳＦＥＴの場合はＡｓ、Ｐ等、ｐ型ＭＯＳＦＥＴの場合はＢ、ＢＦ２等を不純物としてエレベーテッド領域１０８にイオン注入し、活性化アニールを施すことにより、ソースドレイン領域１０９ａ及びエレベーテッドソースドレイン領域１０９ｂを形成する。
【００１９】
次に、図１Ｂ（ｇ）に示すように、キャップ層１０５及びダミー側壁１０７を剥離する。ここで、ダミー側壁１０７が除去された部分（ゲート電極１０４とエレベーテッドソースドレイン領域１０９ｂとの間）の半導体基板１０１に凹部１１０が生じる。
【００２０】
次に、図１Ｂ（ｈ）に示すように、半導体基板１０１の凹部１１０に、ｎ型ＭＯＳＦＥＴの場合はＡｓ、Ｐ等、ｐ型ＭＯＳＦＥＴの場合はＢ、ＢＦ２等を不純物としてイオン注入し、活性化アニールを施すことにより、ソースドレインエクステンション領域１１１を形成する。
【００２１】
次に、図１Ｃ（ｉ）に示すように、半導体基板１０１上の全面に例えばＳｉＯ２からなる第１の絶縁膜１１２と、例えばＳｉ３Ｎ４等の酸化膜又はシリコンとのエッチング選択比の高い材料からなる第２の絶縁膜１１３を成膜する。ここで、第１の絶縁膜１１２は、第２の絶縁膜１１３よりも比誘電率の低い材料からなることが好ましく、その厚さは例えば５ｎｍ程度である。なお、この時の成膜温度は６００℃以下である。
【００２２】
次に、図１Ｃ（ｊ）に示すように、ＲＩＥ工程により第１の絶縁膜１１２及び第２の絶縁膜１１３をパターニングし、ゲート電極１０４の側面及び凹部１１０の底面、側面に第１のゲート側壁絶縁膜１１４を形成し、第１のゲート側壁絶縁膜１１４上に第２のゲート側壁絶縁膜１１５が形成される。
【００２３】
次に、半導体基板１０１上の全面にＮｉ、Ｐｔ、Ｃｏ、Ｐｄ、Ｅｒ、ＮｉＰｔのいずれかの金属膜をスパッタし、アニールを施すことにより、サリサイド反応が生じてゲート電極１０４及びエレベーテッドソースドレイン領域１０９ｂ上部にシリサイド領域１１６、１１７が形成される。その後、図１Ｃ（ｋ）に示すように、残留した未反応の金属膜を除去する。なお、ゲート電極１０４のシリサイド領域１１６は、ゲート電極１０４の一部ではなく全部であってもよい（フルシリサイド）。
【００２４】
次に、半導体基板１０１上の全面に例えばＳｉ３Ｎ４からなるコンタクトエッチストップ膜１１８及び例えばＳｉＯ２からなる層間絶縁膜１１９を堆積させ、層間絶縁膜１１９の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法等により平坦化した後に、コンタクトエッチストップ膜１１８及び層間絶縁膜１１９をパターニングしてコンタクトホールを形成し、例えばＷからなる金属をスパッタすることにより、図１Ｃ（ｌ）に示すような、コンタクト１２０及び図示しない配線層等を有する半導体装置１００が得られる。
【００２５】
（第１の実施の形態の効果）
この第１の実施の形態によれば、ゲート電極１０４とエレベーテッドソースドレイン領域１０９ｂとの間に存在するゲート側壁絶縁膜を第１のゲート側壁絶縁膜１１４の第２のゲート側壁絶縁膜１１５に対する体積比を大きくすることにより、寄生容量を小さく抑えることができる。
【００２６】
〔第２の実施の形態〕
図２は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、第２の実施の形態に係る半導体装置の製造工程において、図１Ｂ（ｈ）に示す工程までは第１の実施の形態と同様であるので、説明を省略する。
【００２７】
図１Ｂ（ｈ）に示す工程を終えた後に、図２（ａ）に示すように、半導体基板１０１上の全面に例えばＳｉＯ２からなる第１の絶縁膜１１２と、例えばＳｉ３Ｎ４等の酸化膜とのエッチング選択比の高い材料からなる第２の絶縁膜１１３と、例えばＳｉＯ２からなる第３の絶縁膜２０１を成膜する。ここで、第１の絶縁膜１１２及び第３の絶縁膜２０１は、第２の絶縁膜１１３よりも比誘電率の低い材料からなることが好ましい。第１の絶縁膜１１２及び第３の絶縁膜２０１は、同じ材料であっても異なる材料であってもよい。なお、この時の成膜温度は６００℃以下である。
【００２８】
次に、図２（ｂ）に示すように、ＲＩＥ工程により第１の絶縁膜１１２、第２の絶縁膜１１３及び第３の絶縁膜２０１をパターニングし、ゲート電極１０４の側面及び凹部１１０の底面、側面に第１のゲート側壁絶縁膜１１４を形成し、第１のゲート側壁絶縁膜１１４上に第２のゲート側壁絶縁膜１１５を形成し、更に第２のゲート側壁絶縁膜１１５の一部の表面に第３のゲート側壁絶縁膜２０２が形成される。この第３のゲート側壁絶縁膜２０１は、エレベーテッドソースドレイン領域１０９ｂの表面よりも高い位置に形成されている。
【００２９】
次に、半導体基板１０１上の全面にＮｉ、Ｐｔ、Ｃｏ、Ｐｄ、Ｅｒ、ＮｉＰｔのいずれかの金属膜をスパッタし、アニールを施すことにより、サリサイド反応が生じてゲート電極１０４及びエレベーテッドソースドレイン領域１０９ｂ上部にシリサイド領域１１６、１１７が形成される。その後、図２（ｃ）に示すように、残留した未反応の金属膜を除去する。なお、ゲート電極１０４のシリサイド領域１１６は、ゲート電極１０４の一部ではなく全部であってもよい（フルシリサイド）。
【００３０】
次に、半導体基板１０１上の全面に例えばＳｉ３Ｎ４からなるコンタクトエッチストップ膜１１８及び例えばＳｉＯ２からなる層間絶縁膜１１９を堆積させ、層間絶縁膜１１９の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法等により平坦化した後に、コンタクトエッチストップ膜１１８及び層間絶縁膜１１９をパターニングしてコンタクトホールを形成し、例えばＷからなる金属をスパッタすることにより、図２（ｄ）に示すような、コンタクト１２０及び図示しない配線層等を有する半導体装置２００が得られる。
【００３１】
（第２の実施の形態の効果）
この第２の実施の形態によれば、第３のゲート側壁絶縁膜２０２が存在することにより、ゲート側壁絶縁膜全体の比誘電率を下げることができ、第１の実施の形態よりも更に寄生容量をより小さくすることができる。
【００３２】
なお、上記各実施の形態は一実施例に過ぎず、本発明はこれらに限定されずに、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態における第１のゲート側壁絶縁膜１１４の材料はＳｉＯ２を例に挙げて説明したが、第２のゲート側壁絶縁膜１１５の材料よりも比誘電率の低い材料であればＳｉＯ２に限られない。また、ゲート側壁絶縁膜は４層以上の多層構造であってもよい。
【図面の簡単な説明】
【００３３】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｃ】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００３４】
１００、２００    半導体装置
１０１    半導体基板
１０１ａ    凹部
１０２    素子分離領域
１０３    ゲート絶縁膜
１０４    ゲート電極
１０５    キャップ層
１０６    絶縁膜
１０７    ダミー側壁
１０８    エレベーテッド領域
１０９ａ    ソースドレイン領域
１０９ｂ    エレベーテッドソースドレイン領域
１１０    凹部
１１１    ソースドレインエクステンション領域
１１２    第１の絶縁膜
１１３    第２の絶縁膜
１１４    第１のゲート側壁絶縁膜
１１５    第２のゲート側壁絶縁膜
１１６、１１７    シリサイド領域
１１８    バリア絶縁膜
１１９    層間絶縁膜
１２０    コンタクト
２０１    第３の絶縁膜
２０２    第３のゲート側壁絶縁膜
【図１Ａ】
2007103456.tif 000003
【図１Ｂ】
2007103456.tif 000004
【図１Ｃ】
2007103456.tif 000005
【図２】
2007103456.tif 000006