(57)【要約】【課題】従来の半導体装置によれば、半導体装置の縮退故障を検出するために縮退故障検出用の回路を半導体装置に内蔵しなければならなかった。【解決手段】本発明の半導体試験システムは、入力されるテスト信号に基づいてデータを出力する第１のモードと出力をハイインピーダンスにする第２のモードとを切り替える出力バッファ１４を有する半導体装置１０の試験を行う半導体試験システムであって、テスト信号を半導体装置１０に供給するテスト信号発生器２１と、出力バッファ１４が第２のモードである場合に出力バッファ１４の出力を所定の電位とする外部検査回路２２と、出力バッファ１４の出力の電位を測定する検出回路２３とを有し、テスト信号が第１のモードを指定する場合は、データに基づき半導体装置１０内の縮退故障を検出し、テスト信号が第２のモードを指定する場合は、所定の電位に基づき半導体装置１０内の縮退故障を検出するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されるテスト信号に基づいてデータを出力する第１のモードと出力をハイインピーダンスにする第２のモードとを切り替える出力バッファを有する半導体装置の試験を行う半導体試験システムであって、
前記テスト信号を前記半導体装置に供給するテスト信号発生器と、
前記出力バッファが前記第２のモードである場合に前記出力バッファの出力を所定の電位とする外部検査回路と、
前記出力バッファの出力の電位を測定する検出回路とを有し、
前記検出回路は、前記テスト信号が前記第１のモードを指定する場合は、前記データに基づき前記半導体装置内の縮退故障を検出し、前記テスト信号が前記第２のモードを指定する場合は、前記所定の電位に基づき前記半導体装置内の縮退故障を検出する半導体試験システム。
【請求項２】
前記外部検査回路は、前記テスト信号発生器と前記検出回路とが搭載される装置と前記半導体装置とを接続する基板上に搭載される回路であることを特徴とする請求項１に記載の半導体試験システム。
【請求項３】
前記外部検査回路は、抵抗を介して前記出力バッファの出力に所定の電位を印加する回路であることを特徴とする請求項１又は２に記載の半導体試験システム。
【請求項４】
前記抵抗は、前記出力バッファが前記第１のモードである場合の出力インピーダンスよりも高い抵抗値を有することを特徴とする請求項３に記載の半導体試験システム。
【請求項５】
前記外部検査回路は、前記テスト信号発生器と前記検出回路とが搭載される装置に内蔵されるアクティブロード回路であることを特徴とする請求項１に記載の半導体試験システム。
【請求項６】
入力されるテスト信号に基づいてデータを出力する第１のモードと出力をハイインピーダンスにする第２のモードとを切り替える出力バッファを有する半導体装置に対する試験方法であって、
前記テスト信号を前記半導体装置に供給し、
前記出力バッファが前記第２のモードである場合に前記出力バッファの出力を所定の電位とし、
前記テスト信号が前記第１のモードを指定する場合は、前記データに基づき前記半導体装置内の縮退故障を検出し、前記テスト信号が前記第２のモードを指定する場合は、前記所定の電位に基づき前記半導体装置内の縮退故障を検出する試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体試験システム、テストパターン生成方法及びテストパターン生成プログラムに関し、特に半導体装置の縮退故障を検出する半導体試験システム、テストパターン生成方法及びテストパターン生成プログラムに関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）等の半導体装置は、回路の大規模化、機能の複雑化、素子の微細化が進んでいる。ＬＳＩでは、ＬＳＩ内部の配線の短絡、あるいは素子の故障によって回路論理が固定する縮退故障が発生する。この縮退故障を検出するために従来ではＬＳＩ内部に故障検出用の素子を内蔵していた。内蔵された素子によって縮退故障を検出する技術が特許文献１に開示されている。
【０００３】
特許文献１に開示されている半導体装置１００のブロック図を図４に示す。図４に示すように、半導体装置１００は、３ステートバッファ１１２、観測用フリップフロップ（ＳＦＦ）１１３を有している。３ステートバッファ１１２は、半導体装置１００に内蔵される論理回路１１０に接続されており、データライン１１５によってデータの送受信を行っている。また、３ステートバッファ１１２は、制御ライン１１４によって論理回路１１０から制御信号を受信し、制御信号に基づき出力モードとハイインピーダンスモードとを切り替える。観測用フリップフロップ（ＳＦＦ）１１３は、制御ライン１１４に接続されている。観測用フリップフロップ１１３は、制御ライン１１４に接続される論理回路、あるいは制御ライン１１４上で発生した縮退故障を記憶する。
【０００４】
半導体装置１００において発生する縮退故障の検出について説明する。３ステートバッファ１１２に接続されるデータライン１１５、あるいは入出力ライン１１６上で縮退故障が発生した場合、縮退故障を検出するためのテストパターンを論理回路１１０に入力し、入出力端子１１８に出力される信号レベルを観測することで縮退故障を検出する。制御ライン１１４で縮退故障が発生した場合、縮退故障を検出するためのテストパターンを論理回路１１０に入力し、制御ライン１１４の信号レベルを観測用フリップフロップ１１３で記憶し、観測用フリップフロップ１１３の出力を取り出すことで縮退故障を検出する。
【０００５】
また、ＬＳＩの他の故障モードとしてトランスミッション故障がある。トランスミッション故障は、例えば３ステートバッファ等のハイインピーダンス出力が可能な回路において、出力がハイレベル、あるいはロウレベルからはインピーダンスに移行する時間が大幅に遅延する故障である。このトランスミッション故障を検出する場合、３ステートバッファの入出力端子に抵抗等の素子を接続し、出力がハイレベルまたはロウレベルからハイインピーダンスに移行する時間を測定する。一般的にこの抵抗素子はＬＳＩに内蔵されている。このように内蔵された素子によってトランスミッション故障を検出する技術が特許文献２、３に開示されている。
【特許文献１】特開２００２−１３９５４６号公報
【特許文献２】特開２０００−５５９８９号公報
【特許文献３】特開２０００−３３８１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年のＬＳＩは回路規模も大きく、縮退故障を検出するために膨大な数の素子を内蔵しなければならない。そのために、チップ面積が増加や素子の配線が困難になる問題があった。
【０００７】
また、従来の半導体装置において、観測用フリップフロップによって縮退故障を検出する場合、記憶した縮退故障の情報を出力するためのテストパターンが必要になる。そのため、長いテストパターンを生成する必要がある。さらに、テストパターンが長くなると、テスト時間が増大する問題がある。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体試験システムは、入力されるテスト信号に基づいてデータを出力する第１のモードと出力をハイインピーダンスにする第２のモードとを切り替える出力バッファを有する半導体装置の試験を行う半導体試験システムであって、前記テスト信号を前記半導体装置に供給するテスト信号発生器と、前記出力バッファが前記第２のモードである場合に前記出力バッファの出力を所定の電位とする外部検査回路と、前記出力バッファの出力の電位を測定する検出回路とを有し、前記検出回路は、前記テスト信号が前記第１のモードを指定する場合は、前記データに基づき前記半導体装置内の縮退故障を検出し、前記テスト信号が前記第２のモードを指定する場合は、前記所定の電位に基づき前記半導体装置内の縮退故障を検出するものである。
【０００９】
一方、本発明にかかる半導体試験システムにおける試験方法は、入力されるテスト信号に基づいてデータを出力する第１のモードと出力をハイインピーダンスにする第２のモードとを切り替える出力バッファを有する半導体装置に対する試験方法であって、前記テスト信号を前記半導体装置に供給し、前記出力バッファが前記第２のモードである場合に前記出力バッファの出力を所定の電位とし、前記テスト信号が前記第１のモードを指定する場合は、前記データに基づき前記半導体装置内の縮退故障を検出し、前記テスト信号が前記第２のモードを指定する場合は、前記所定の電位に基づき前記半導体装置内の縮退故障を検出するものである。
【００１０】
本発明にかかる半導体試験システムによれば、出力バッファの出力がハイインピーダンス状態である場合に出力端子に所定の電位を印加する外部検査回路を設けることで、出力バッファの出力がハイインピーダンス状態であっても、検出回路が出力端子の論理レベルを正確に測定することが可能である。
【００１１】
また、半導体装置の外部に外部検査回路を設けることで、半導体装置へのテストパターンによって縮退故障を検出することが可能になる。これによって、従来例１のように観察用フリップフロップなどの回路を半導体装置に内蔵する必要がないため、半導体装置のチップ面積を削減することが可能である。
【発明の効果】
【００１２】
本発明の半導体試験システムによれば、縮退故障検出用の回路を半導体装置に内蔵することなく縮退故障を検出することが可能である。
【発明を実施するための最良の形態】
【００１３】
実施の形態１
以下図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体試験システム１のブロック図を図１に示す。図１に示すように半導体試験システム１は、半導体装置１０とテスター装置２０とを有している。半導体装置１０は、被テストデバイスである。半導体装置１０は、外部接続用の入力端子１１と出力端子１２とを有し、内部に論理回路１３と出力バッファ１４とを有している。なお、半導体装置は、入力端子１１、出力端子１２、論理回路１３、出力バッファ１４を複数有していても良い。
【００１４】
論理回路１３は、入力配線１５によって入力端子１１と接続されている。また、論理回路１３は、入力されるテスト信号に基づいた信号を出力バッファ１４に出力する。ここで、テスト信号とは、テスト信号発生器２１が出力するテストパターンであって、詳細は後述する。
【００１５】
出力バッファ１４は、３ステートバッファ１４ａを有している。３ステートバッファ１４ａは、入力されるテスト信号に基づいてデータを出力する第１のモードと出力端子をハイインピーダンスにする第２のモードとを切り替える。第１のモードでは、ハイレベル（例えば、電源電圧）、ロウレベル（例えば、接地電位）の論理レベルのデータを入力されるテスト信号に基づき出力する。第２のモードでは、ハイインピーダンスの状態の出力する。
【００１６】
本実施の形態では、３ステートバッファ１４ａは、データ配線１６と制御配線１７とによって論理回路１３と接続されている。データ配線１６は、論理回路１３が出力するハイレベル（以下、"１"とする）、あるいはロウレベル（以下、"０"とする）の信号を３ステートバッファ１４ａに伝達する。制御配線１７は、論理回路１３が出力する"１"、あるいは"０"の信号を３ステートバッファ１４ａに伝達する。３ステートバッファ１４ａは、例えば、制御配線１７を介して"０"が入力された場合には、データ配線１６を介して入力される信号レベルを出力する。一方、制御配線１７を介して"１"が入力された場合には、出力をハイインピーダンスとする。つまり、３ステートバッファ１４ａは、論理回路１３を介して入力されるテスト信号に基づいて動作を行う。なお、３ステートバッファ１４ａの出力は、出力配線１８を介して出力端子１２に接続されている。
【００１７】
テスター装置２０は、上記の半導体装置１０の機能試験を行う装置であって、テスト信号発生器２１、外部検査回路２２、検出回路２３を有している。テスト信号発生器２１は、入力端子１１に接続されており、半導体装置１０の内部回路を試験するためのテスト信号を発生する。テスト信号は、予め生成されるテストパターンに基づいてテスト信号発生器２１が生成する信号である。
【００１８】
外部検査回路２２は、出力端子１２に半導体装置１０の外部より接続されるＢＯＳＴ（Built Out Self Test）回路である。本実施の形態の外部検査回路２２は、一端が電源電圧ＶＤＤに接続され、他端が出力端子１２に接続される抵抗Ｒ２２を有している。外部検査回路２２は、３ステートバッファ１４ａがハイインピーダンスを出力している場合に出力端子１２に所定の電位（例えば、"１"）を印加する。なお、抵抗Ｒ２２の抵抗値は、３ステートバッファ１４ａが十分に駆動可能な抵抗値であることが好ましい。例えば、３ステートバッファ１４ａが"１"又は"０"を出力する状態のときの３ステートバッファ１４ａの出力インピーダンスよりも十分大きな値（例えば、抵抗値が１桁程度大きな値）とするとよい。
【００１９】
検出回路２３は、出力端子１２と接続される入力バッファ２３１、出力バッファ２３２を有し、例えば入力バッファ２３１によって出力端子１２の電圧レベルを検出する。また、検出回路２３は、検出された電圧に基づき半導体装置１０に対する試験が合格したか否かを判定する。
【００２０】
本実施の形態では、制御配線１７で発生した縮退故障１９のテストを行う場合を例に半導体装置１０とテスター装置２０との動作を説明する。縮退故障とは、半導体装置１０の内部配線の断線、あるいは内部回路の故障により、内部に伝播される信号レベルが"１"あるいは"０"に固定してしまう故障である。なお、以下では発生する縮退故障１９は、信号レベルが"０"に固定する"０"縮退故障とし、制御配線１７で観測される縮退故障群であって、入力端子１１から制御配線１７に至る系のいずれの箇所で発生したものでも良い。
【００２１】
縮退故障１９を検出する場合、まずテスト信号発生器２１より制御配線１７が"１"となる信号を出力する。制御配線１７が"１"となると、３ステートバッファ１４ａの出力は、ハイインピーダンス状態となる。また、テスト信号発生器２１は、３ステートバッファ１４ａの出力が第１の論理レベル（例えば、"０"）とするために、データ配線１６が"０"となる信号を出力する。さらに、検出回路２３では、出力端子１２の信号レベルの期待値として"１"を準備する。
【００２２】
縮退故障１９が発生していない場合、出力端子１２は、ハイインピーダンスとなっているため、外部検査回路２２によって第２の論理レベル（例えば、"１"）となる。検出回路２３は、期待値の"１"と出力端子１２の信号レベルとが一致していることから、半導体装置１０に対する試験が合格したと判断する。
【００２３】
一方、縮退故障１９が発生した場合、制御配線１７は"０"に固定されているため、３ステートバッファは入力に応じて"０"を出力する。したがって、出力端子１２は"０"となる。検出回路２３は、期待値の"１"と出力端子１２の信号レベルとが不一致であることから、半導体装置１０に対する試験が不合格であると判断する。
【００２４】
また、３ステートバッファ１４ａが正しく動作していることを確認するために、テスト信号発生器２１より制御配線１７が"０"となる信号を出力する。制御配線１７が"０"となると、３ステートバッファ１４ａの出力は、データ配線１６の信号レベルに基づいた信号レベルを出力する。また、テスト信号発生器２１は、データ配線１６が"０"となる信号を出力する。さらに、検出回路２３では、出力端子１２の信号レベルの期待値として"０"を準備する。
【００２５】
３ステートバッファ１４ａが動作している場合、３ステートバッファ１４ａは、データ配線１６の信号レベルに基づき"０"を出力するため、出力端子１２は"０"となる。検出回路２３は、期待値の"０"と出力端子１２の信号レベルとが一致していることから、半導体装置１０に対する試験が合格したと判断する。
【００２６】
一方、３ステートバッファ１４ａが動作していない場合、３ステートバッファは入力にかかわらずハイインピーダンス状態となる。したがって、出力端子１２は、外部検査回路２２によって"１"となる。検出回路２３は、期待値の"０"と出力端子１２の信号レベルとが不一致であることから、半導体装置１０に対する試験が不合格であると判断する。
【００２７】
上記説明のように、本実施の形態では、３ステートバッファ１４ａがハイインピーダンスを出力するように制御し、出力端子に第２の論理レベル（例えば、"１"）を印加し、３ステートバッファ１４ａのハイインピーダンス状態でなければ出力が第１の論理レベル（例えば、"０"）となるような入力することで、縮退故障を検出している。また、３ステートバッファ１４ａが"１"又は"０"を出力する状態で、３ステートバッファ１４ａを再度検査することで、３ステートバッファ１４ａに異常のないことを確認する。ここで、上記説明でテスト信号発生器２１が出力するテストパターンの生成について説明する。テストパターンを生成する手順のフローチャートを図２に示す。テストパターンは、コンピュータ等を用いて生成する。
【００２８】
図２に示すように、テストパターンの生成は、まず出力バッファが存在するか否かを判断する（ステップＳ１）。ステップＳ１で出力バッファが存在する場合、続いて制御配線１７が"１"となるテストパターンを生成する（ステップＳ２）。次に、データ配線が０となるテストパターンを生成する（ステップＳ３）。また、制御配線１７が"０"となるテストパターンを生成し（ステップＳ４）、データ配線が０となるテストパターンを生成する（ステップＳ５）。その後、テストパターンを生成していない端子があればステップＳ１に戻り、全ての端子に対してテストパターンの生成が完了するとテストパターンの生成が終了する（ステップＳ６）また、ステップＳ１にて出力バッファが存在しないと判断した場合ステップＳ６に進む。
【００２９】
上記説明より、実施の形態１にかかる半導体試験システムは、図２に示すフローチャートによって生成されたテストパターンに基づきテスト信号発生器２１がテスト信号を半導体装置１０に与え、そのときの出力端子１２の信号レベルとそのテストパターンに応じた期待値とを比較することで、半導体装置１０の縮退故障を検出する。
【００３０】
ここで、テスター装置２０は、外部検査回路２２を有することで、３ステートバッファ１４ａがハイインピーダンスの出力状態である場合であっても、出力端子１２を所定の電位とすることが可能である。これに対し、外部検査回路２２がない場合、３ステートバッファ１４ａがハイインピーダンスを出力であると、出力端子１２の信号レベルが不定となるため、検出回路２３が信号レベルを誤って判断する恐れがある。
【００３１】
また、従来では、制御配線での縮退故障を検出する場合、制御配線に接続される観測用フリップフロップを内蔵し、その出力を取り出す必要があった。これに対し、実施の形態１にかかる半導体試験システムでは、外部検査回路２２によって３ステートバッファ１４ａの出力がハイインピーダンス状態であっても、出力端子１２の信号レベルを不定にすることなく、縮退故障を検出するためのテストパターンを用いて縮退故障を検出することが可能である。この外部検査回路２２は半導体装置１０の外部にあるため、半導体装置１０に従来のような観測用フリップフロップを内蔵することがない。そのため、実施の形態１にかかる半導体装置１０は、チップ面積を観測用フリップフロップのために増大させることがない。また、観測用フリップフロップの出力を取り出す必要がないため、テストパターンを短くし、テスト時間を削減することが可能である。さらに、外部検査回路２２は、半導体装置１０に内蔵する必要がないため、半導体装置１０の内部配線を複雑化させることがない。
【００３２】
なお、外部検査回路２２は、テスト信号発生器２１と検出回路２３とを有し、検査のために用いられるＡＴＥ（Auto Test Equipment）と半導体装置１０とを接続する基板（例えば、テストボード）上に搭載される。
【００３３】
実施の形態２
実施の形態２にかかる半導体試験システム２は、実施の形態１にかかる半導体試験システム１と実質的に同じである。実施の形態１にかかる半導体試験システム１の外部検査回路２２は、出力バッファ１４の出力がハイインピーダンス状態である場合に抵抗Ｒ２２を介して電源電圧ＶＤＤを出力端子１２に供給するものである。これに対し、実施の形態２にかかる半導体試験システム２の外部検査回路２２'は、出力バッファ１４の出力がハイインピーダンス状態である場合にアクティブロード回路を介して出力端子１２に所定の電位（例えば、基準電圧源ＶＴの電圧）を供給するものである。
【００３４】
また、実施の形態１にかかる外部検査回路２２は、テストボード上に搭載されるものであったのに対し、実施の形態２にかかる半導体試験システムで用いるアクティブロード回路（外部検査回路２２'）は、ＡＴＥに一般的に内蔵されている回路である。アクティブロード回路は、一般的に半導体装置１０に対する機能テストのうち出力バッファの電流能力を検査するために用いられる。
【００３５】
実施の形態２にかかる半導体試験システム２のブロック図を図３に示す。ここで、実施の形態１にかかる半導体試験システム２と同じ要素については実施の形態１と同じ符号を付して説明を省略する。
【００３６】
実施の形態２にかかる外部検査回路２２'は、基準電圧源ＶＴ、電流源制御部ｉｏｌ、ｉｏｈ、電流源２２１、２２２、ダイオードＤ１〜Ｄ４を有している。ダイオードＤ１とダイオードＤ２とが直列に接続され、ダイオードＤ３とダイオードＤ４とが直列に接続されている。ダイオードＤ１のアノードとダイオードＤ３のアノードとが接続され、ダイオードＤ２のカソードとダイオードＤ４のカソードとが接続される。つまり、ダイオードＤ１〜Ｄ４は、ブリッジ接続された回路となっている。
【００３７】
ダイオードＤ１のアノードとダイオードＤ３のアノードとの接続点は、電流源２２１を介して電流源制御部ｉｏｌに接続されている。ダイオードＤ２のカソードとダイオードＤ４のカソードとの接続点は電流源２２２を介して電流源制御部ｉｏｈに接続されている。電流源制御部ｉｏｌ、ｉｏｈは、それぞれ電流源２２１、２２２が出力する電流量を制御している。また、ダイオードＤ３とダイオードＤ４との接続点には、基準電圧源ＶＴが接続されている。ダイオードＤ１とダイオードＤ２との接続点は、出力端子１２に接続されている。
【００３８】
このような接続とすることで、外部検査回路２２'は、出力バッファ１４がハイインピーダンスを出力している場合に出力端子１２を基準電圧源ＶＴが出力する電圧とする。また、出力バッファ１４が、"１"又は"０"を出力している場合に出力端子１２を出力バッファ１４の出力に応じた信号レベルとする。外部検査回路２２'を用いて縮退故障を検出する試験を行う場合、電流源２２１、２２２は電流を出力しない設定にすることが好ましい。
【００３９】
実施の形態２にかかる外部検査回路２２'を用いた場合、検出回路２３の期待値は、実施の形態１で"１"を期待値としていたところを基準電圧源ＶＴの出力電圧に変更する。実施の形態１で"０"を期待値としていたところは、変更する必要はない。
【００４０】
上記説明より、実施の形態２にかかる半導体試験システム２によれば、実施の形態１にかかる外部検査回路２２に替えてＡＴＥに内蔵されるアクティブロード回路を外部検査回路２２'として使用することが可能である。したがって、実施の形態１よりもテストボードの設計を簡略化することが可能である。また、テストボード上の部品点数を削減することでテストボードの作成コストを削減することが可能である。
【００４１】
なお、本発明は上記実施の形態に限られたものではなく、本発明の趣旨を逸脱しない範囲で適宜変形することが可能である。例えば、出力バッファとして、信号の入出力のいずれでも使用することが可能な双方向バッファを用いても良い。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１にかかる半導体試験システムのブロック図である。
【図２】実施の形態１にかかるテストパターン生成のフローチャートである。
【図３】実施の形態２にかかる半導体システムのブロック図である。
【図４】従来例１の半導体装置のブロック図である。
【符号の説明】
【００４３】
１、２    半導体試験システム
１０    半導体装置
１１    入力端子
１２    出力端子
１３    論理回路
１４    出力バッファ
１４ａ    ３ステートバッファ
１５    入力配線
１６    データ配線
１７    制御配線
１８    出力配線
１９    縮退故障
２０    テスター装置
２１    テスト信号発生器
２２１、２２２    電流源
２２    外部検査回路
２３    検出回路
２３１    入力バッファ
２３２    出力バッファ
Ｄ１〜Ｄ４    ダイオード
ｉｏｈ    電流源制御部
ｉｏｌ    電流源制御部
ＶＴ    基準電圧源
Ｒ２２    抵抗
【図１】
2007183188.tif 000003
【図２】
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【図３】
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【図４】
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