(57)【要約】【課題】半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップに接続されている再配線の微細化が実現できる半導体装置及びその製造方法を提供する。【解決手段】電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、電子回路が形成された半導体本体（１０ａ，１０ｂ）と半導体本体上に形成されたパッド電極（１１ａ，１１ｂ）とを有する半導体チップ（１ａ，１ｂ）が、パッド電極の形成面の裏面側から基板２０にマウントされており、半導体チップを埋め込んで第１絶縁層２２が形成されており、第１絶縁層を貫通してパッド電極に接続するように第１絶縁層の上層に第１配線（２３，２５）が形成されており、第１配線の表面の高さＨが一定に加工されている構成とする。【選択図】図１
2007103715.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
基板と、
前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極とを有し、前記パッド電極の形成面の裏面側から前記基板にマウントされた半導体チップと、
前記半導体チップを埋め込んで形成された第１絶縁層と、
前記第１絶縁層を貫通して前記パッド電極に接続し、前記第１絶縁層の上層に形成され、表面の高さが一定に加工された第１配線と
を有する半導体装置。
【請求項２】
前記第１絶縁層の上層に、前記第１配線に接続する上層配線と、前記上層配線を埋め込む上層絶縁層が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記半導体チップとして複数の半導体チップが前記第１絶縁層中に埋め込まれている
請求項１に記載の半導体装置。
【請求項４】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
基板に、前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極とを有する半導体チップを、前記パッド電極の形成面の裏面側からマウントする工程と、
前記半導体チップを埋め込んで第１絶縁層を形成する工程と、
前記パッド電極に達する開口部を前記第１絶縁層に形成する工程と、
前記開口部を埋め込んで前記第１絶縁層の上層に第１配線を形成する工程と、
前記第１配線の表面の高さを一定に加工する工程と
を有する半導体装置の製造方法。
【請求項５】
前記第１配線の表面の高さを一定に加工する工程が、前記第１配線を上面から研削あるいは切削する工程を含む
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１配線を形成する工程が、前記第１配線のパターンに開口するレジスト膜を形成する工程と、前記レジスト膜に開口した部分に前記第１配線を構成する導電層を形成する工程とを含み、
前記第１配線の表面の高さを一定に加工する工程が、前記レジスト膜と前記導電層を上面から研削あるいは切削する工程を含む
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１配線を形成する工程の後に、前記第１絶縁層の上層に前記第１配線に接続する上層配線と前記上層配線を埋め込む上層絶縁層とを形成する工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【請求項８】
前記半導体チップをマウントする工程において複数の半導体チップをマウントし、前記第１絶縁層を形成する工程において前記複数の半導体チップを埋め込む
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、半導体基板（チップ）に接続して形成される配線（再配線とも称する）を絶縁する絶縁層の層間に、能動素子を含む電子回路などが形成された半導体チップや、静電容量素子及びコイルなどの受動素子が埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
上記のＳｉＰの構成や製造方法は、例えば特許文献１〜３に開示されている。
【０００５】
上記の能動素子を有する半導体チップが絶縁層中に埋め込まれているタイプのウェハレベルＳｉＰの製造方法としては、例えば、基板上に半導体チップを搭載し、スピンコートもしくは印刷などで感光性の樹脂で半導体チップを埋め込んで絶縁層を形成し、得られた絶縁層を露光及び現像によりパターニングして半導体チップのパッド電極を開口し、メッキ処理などで開口部内に導電層を埋め込んで再配線層を形成する。
【０００６】
上記のＳｉＰの製造方法では、半導体チップを埋め込んでいる樹脂からなる絶縁層を形成する工程において、５０μｍ以上の厚さで絶縁層の形成を行うには高粘度の樹脂が必要でスピンコートの１回の塗布での膜厚は最大１００μｍが限界であり、例えば数１００μｍの半導体チップの板厚に合わせて絶縁層を厚く形成する場合には、１回塗布するごとに仮乾燥を行い、１度目の層が２度目の塗布工程で溶解するのを防止して膜厚を確保する必要がある。
【０００７】
上記のようにして厚い半導体チップを樹脂の絶縁層で埋め込んだ工程の後、半導体チップのパッド電極を開口するようにパターニングするための露光工程において、露光量は露光すべき樹脂絶縁膜の膜厚に応じて大きくしなければならない。この結果、露光量を大きくすることに起因してパターン潰れが発生してしまい、安定したパターニングを行うことが困難となる。
【０００８】
上記の理由により、安定したパターニングを行うためには樹脂層の膜厚は制限され、これを実現するために埋め込む半導体チップの板厚を５０μｍ程度にまで薄型化する必要がある。
【０００９】
上記の構成において、樹脂絶縁膜中に半導体チップを埋め込んだ領域と埋め込んでいない領域とでは樹脂絶縁膜表面の段差は、樹脂絶縁膜が７０μｍ程度の膜厚の場合、１５〜２０μｍ程度となる。このため、後工程で形成する再配線の段切れを防止するにはメッキ用レジストの膜厚は１０〜２０ミクロン塗布する必要があり、従ってレジストの解像度は３０μｍが限界となってしまう。
従って、更なる微細な再配線形成のため、再配線形成時のメッキ用レジストの薄膜化を実現することが必要となっている。
【特許文献１】特開２００５−１７５４０２号公報
【特許文献２】特開２００５−１７５３２０号公報
【特許文献３】特開２００５−１７５３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップに接続されている再配線の微細化が実現できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板と、前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極とを有し、前記パッド電極の形成面の裏面側から前記基板にマウントされた半導体チップと、前記半導体チップを埋め込んで形成された第１絶縁層と、前記第１絶縁層を貫通して前記パッド電極に接続し、前記第１絶縁層の上層に形成され、表面の高さが一定に加工された第１配線とを有する。
【００１２】
上記の本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、電子回路が形成された半導体本体と半導体本体上に形成されたパッド電極とを有する半導体チップが、パッド電極の形成面の裏面側から基板にマウントされており、半導体チップを埋め込んで第１絶縁層が形成されており、第１絶縁層を貫通してパッド電極に接続するように第１絶縁層の上層に第１配線が形成されている。ここで、第１配線は表面の高さが一定に加工されている。
【００１３】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、基板に、前記電子回路が形成された半導体本体と、前記半導体本体上に形成されたパッド電極とを有する半導体チップを、前記パッド電極の形成面の裏面側からマウントする工程と、前記半導体チップを埋め込んで第１絶縁層を形成する工程と、前記パッド電極に達する開口部を前記第１絶縁層に形成する工程と、前記開口部を埋め込んで前記第１絶縁層の上層に第１配線を形成する工程と、前記第１配線の表面の高さを一定に加工する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法は、基板に、電子回路が形成された半導体本体と、半導体本体上に形成されたパッド電極とを有する半導体チップを、パッド電極の形成面の裏面側からマウントする。
次に、半導体チップを埋め込んで第１絶縁層を形成する。
次に、パッド電極に達する開口部を第１絶縁層に形成し、開口部を埋め込んで第１絶縁層の上層に第１配線を形成する。
次に、第１配線の表面の高さを一定に加工する。
【発明の効果】
【００１５】
本発明の半導体装置は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップを埋め込む絶縁層上に半導体チップに接続して形成された第１配線の表面の高さが一定に加工されているので、その上層に形成される再配線形成時のメッキ用レジストの薄膜化を可能にし、これによって半導体チップに接続される再配線の微細化が実現できる。
【００１６】
本発明の半導体装置の製造方法は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置の製造方法において、半導体チップを埋め込む絶縁層上に半導体チップに接続して形成された第１配線の表面の高さを一定に加工する工程を有しており、その上層に形成する再配線形成時のメッキ用レジストの薄膜化を可能にし、これによって半導体チップに接続される再配線の微細化が実現できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１８】
図１は、本実施形態に係る半導体装置の模式断面図である。
例えば、シリコンからなる半導体基板２０上に、酸化シリコンなどの絶縁膜２１が形成されており、その上層に、例えばトランジスタなどの能動素子を含む電子回路が形成されたシリコンからなる、例えば２個の半導体チップ（１ａ，１ｂ）がダイアタッチフィルム１３によりマウントされている。
【００１９】
半導体チップ（１ａ，１ｂ）は、それぞれ、例えば、電子回路が形成された半導体本体（１０ａ，１０ｂ）の表面にパッド電極（１１ａ，１１ｂ）が形成されており、パッド電極（１１ａ，１１ｂ）を開口するように保護絶縁膜（１２ａ，１２ｂ）が形成されている構成である。
例えば、上記の２個の半導体チップ（１ａ，１ｂ）の半導体本体（１０ａ，１０ｂ）の板厚は、それぞれ５０μｍ程度となっている。
【００２０】
上記の半導体チップ（１ａ，１ｂ）を被覆して、感光性樹脂からなる第１絶縁層２２が形成されている。
第１絶縁層２２には、半導体チップ（１ａ，１ｂ）のパッド電極（１１ａ，１１ｂ）を露出する開口部が形成されている。
【００２１】
上記の第１絶縁層２２の開口部内及び第１絶縁層２２の上層に、パッド電極（１１ａ，１１ｂ）に接続して、シード層２３及び銅層２５からなる第１配線が形成されている。
上記の第１配線は、表面の高さＨが一定に加工されている。
【００２２】
第１配線を被覆して、第１絶縁層２２の上層に第２絶縁層２６が形成されており、第２絶縁層２６には第１配線に達する開口部が形成されている。
第２樹脂層２６の開口部内及び第２絶縁層２６上に、第１配線に接続して、シード層２７及び銅層２９からなる第２配線が形成されている。
【００２３】
第１絶縁層２２と第２絶縁層２６が積層した絶縁層上において、第２配線に接続して導電性ポスト３１が形成されている。
また、導電性ポスト３１の外周部において、第１絶縁層２２と第２絶縁層２６が積層した絶縁層上に形成され、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３２が形成されている。
さらにバッファ層３２の表面から突出するように導電性ポスト３１に接続してバンプ（突起電極）３３が形成されている。
【００２４】
上記のようにして、第１配線の上層に第２樹脂層２６及びバッファ層３２が積層して上層絶縁層が形成されており、半導体チップ（１ａ，１ｂ）のパッド電極（１１ａ，１１ｂ）に接続している第１配線に接続し、上層絶縁層中に埋め込まれて第２配線及び導電性ポスト３１などの上層配線が形成されている。
【００２５】
上記の本実施形態の半導体装置は、半導体チップを絶縁膜中に埋め込んでなるＳｉＰ形態の半導体装置において、半導体チップを埋め込む絶縁層上に半導体チップに接続して形成された第１配線の表面の高さが一定に加工された構成となっており、その上層に形成される再配線（第２配線）形成時のメッキ用レジストの薄膜化を可能にし、これによって半導体チップに接続される再配線（第２配線）の微細化が実現できる。
【００２６】
上記の第１、第２配線あるいはさらに積層させた配線の一部は、静電容量素子やインダクタンスなどの受動素子を構成していることができる。例えばこれらの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと電子回路に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
【００２７】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、φ２００ｍｍ、０．７２５ｍｍ厚の半導体ウェハ１０ｗにトランジスタなどの能動素子を含む電子回路を形成し、電子回路に接続するパッド電極１１と、パッド電極１１を開口し、電子回路を被覆するように保護絶縁膜１２を形成する。
【００２８】
次に、図２（ｂ）に示すように、例えば、半導体ウェハ１０ｗの裏面を＃２０００のホイールで研削して薄型化し、例えば５０μｍ程度の板厚とする。
【００２９】
次に、図２（ｃ）に示すように、例えば、半導体ウェハ１０ｗの裏面にダイアタッチフィルム１３をラミネートして張り合わせる。ラミネート条件は、例えばスピード１ｍ／分、圧力１０Ｎ／ｃｍ、温度６５℃とする。
【００３０】
次に、図２（ｄ）に示すように、半導体ウェハ１０ｗをダイシングして所定形状の半導体チップ１とする。ダイシングの条件は、例えば、スピンドル回転数４０００ｒｐｍ、送りスピード１０ｍｍ／秒とする。
以上のようにして、本実施形態の半導体装置に内蔵する、半導体本体１０の表面にパッド電極１１が形成されており、パッド電極１１を開口するように保護絶縁膜１２が形成されている構成の半導体チップ１を形成する。得られる半導体チップの板厚は、上記のように数１０μｍ程度となっている。
【００３１】
次に、図３（ａ）に示すように、表面に酸化シリコンなどの絶縁膜２１が形成されたウェハ状態の基板２０上に、基板２０に予め形成されているアライメントマークを認識して、上記のようにして形成した２個の半導体チップ（１ａ，１ｂ）をフェイスアップでダイアタッチフィルム１３の熱圧着によりマウントする。熱圧着条件は、例えば、荷重１．６Ｎ、温度１６０℃、時間２秒とする。
【００３２】
上記の２個の半導体チップ（１ａ，１ｂ）は、それぞれ、半導体本体（１０ａ，１０ｂ）の表面にパッド電極（１１ａ，１１ｂ）が形成されており、パッド電極（１１ａ，１１ｂ）を開口するように保護絶縁膜（１２ａ，１２ｂ）が形成された構成である。
半導体チップ（１ａ，１ｂ）の半導体本体（１０ａ，１０ｂ）の板厚は、例えば５０μｍとする。
【００３３】
次に、図３（ｂ）に示すように、例えば、ポリイミド系、フェノール系、エポキシ系の感光性樹脂の粘度を上げて、スピンコート法などで１０μｍ程度の膜厚で半導体チップ（１ａ，１ｂ）が全面に被覆されるように塗布して、第１絶縁膜２２を形成する。この状態で、半導体チップの有無に起因して生じる最も薄い層が半導体チップの厚さより１５μｍ以上厚い状態となる。
例えば、感光性ポリイミドをスピンコート法で形成する場合、（１０００ｒｐｍ，３０秒）＋（２０００ｒｐｍ，４０秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）の塗布条件で行い、プリベークとして（９０℃，１２０秒）＋（１００℃，１２０秒）の熱処理を行う。
さらに、例えば、露光及び現像を行って、第１絶縁層２２に、半導体チップ（１ａ，１ｂ）のパッド電極（１１ａ，１１ｂ）を開口する開口部を開口する。この露光は、例えば露光量１２５ｍＪ／ｃｍ２で行う。
上記の第１絶縁層２２のパターニングの後、第１絶縁層２２の硬化処理を行う。
【００３４】
次に、図３（ｃ）に示すように、例えば、スパッタリング法により、第１絶縁層２２に形成された開口部の内壁面を被覆して、例えばＴｉを６００ｎｍ、続いてＣｕを６００ｎｍの膜厚でそれぞれ堆積させ、次工程における電解メッキ処理のシード層２３を形成する。
【００３５】
次に、図４（ａ）に示すように、例えば、フォトリソグラフィー工程により、第１絶縁層２２に形成された開口部及び第１配線形成領域を開口するパターンのレジスト膜２４を形成する。
【００３６】
次に、図４（ｂ）に示すように、例えば、シード層２３を一方の電極とする電解メッキ処理により、レジスト膜２４の形成領域を除く領域に銅を成膜し、所定の配線回路パターンの銅層２５を形成する。銅のメッキは、例えば１．５ＡＳＤ（１．５Ａ／ｄｍ２）の条件とする。
銅層の膜厚は最大で１００μｍとし、半導体チップ（１ａ，１ｂ）のパッド電極（１１ａ，１１ｂ）が１００μｍ□程度である場合、第１配線のアスペクト比が１．０以下となるようにする。
【００３７】
次に、図４（ｃ）に示すように、半導体チップの有無に起因する第１配線の表面の高さのばらつきを一定にするために第１配線及びレジスト膜２４の上面から１５μｍ程度研削あるいは切削して、第１配線の高さＨを一定に加工する。
【００３８】
次に、図５（ａ）に示すように、例えば、溶剤処理などによりレジスト膜２４を剥離する。これにより、表面の高さＨが一定に加工された第１配線が第１絶縁膜２２上に凸に形成された状態となる。
上記の銅層の研削または切削時には銅の飛び散りが発生するが、上記のレジスト膜の剥離除去により、飛び散った銅も一緒に除去されて銅の混入が抑制されるので、第１配線間などの短絡を防止することができる。
【００３９】
次に、図５（ｂ）に示すように、銅層２５をマスクとしてウェットエッチングなどを行い、各銅層２５間におけるシード層２３を除去する。
これにより、シード層２３及び銅層２５からなる第１配線が形成される。
【００４０】
次に、図５（ｃ）に示すように、第２絶縁層２６を、例えばスピンコート法、ＣＶＤ法あるいは印刷法などで形成する。感光性ポリイミドをスピンコート法により形成する場合、例えば、（７０００ｒｐｍ，２５秒）＋（１０００ｒｐｍ，１２５秒）＋（１０００ｒｐｍ，１０秒）＋（１５００ｒｐｍ，１０秒）の塗布条件で行い、プリベークとしては、（６０℃，２４０秒）＋（９０℃，２４０秒）＋（１１０℃，１２０秒）の熱処理を行って、第１配線を被覆して７８μｍの膜厚の第２絶縁層２６とする。
さらに、上記のように形成した第２絶縁層２６に対して、露光量３００ｍＪ／ｃｍ２の露光条件でパターン露光及び現像を行い、第１配線を露出させる開口部を形成する。
【００４１】
次に、図６（ａ）に示すように、例えば、スパッタリング法などで第２絶縁層２６に形成された開口部の内壁面を被覆して、１６０ｎｍのＴｉと６００ｎｍのＣｕを積層してシード層２７を形成する。
【００４２】
次に、図６（ｂ）に示すように、例えば、フォトリソグラフィー工程により、第２絶縁層２６に形成された開口部及び第２配線形成領域を開口するパターンのレジスト膜２８を形成する。
上記のレジスト膜の膜厚は、第１配線の表面の高さを一定に加工した効果により、１０μｍ以下で形成することが可能となり、解像度は例えばＬ／Ｓ＝１０／１０μｍ程度である。
【００４３】
次に、図６（ｃ）に示すように、例えば、シード層２７を一方の電極とする電解メッキ処理により、レジスト膜２８の開口部内に所定の配線回路パターンの銅層２９を形成する。電解メッキ処理の電流密度は１．５ＡＳＤ（１．５Ａ／ｄｍ２）で４００ｍＡ／５０分とする。
【００４４】
次に、図７（ａ）に示すように、例えば、溶剤処理などによりレジスト膜２８を剥離する。シード層２７は、次工程で導電性ポストを形成する電解メッキ処理工程においても用いるので、エッチングせずにおく。
【００４５】
次に、図７（ｂ）に示すように、例えば、フォトリソグラフィー工程により導電性ポストの形成領域を開口するパターンでレジスト膜３０をパターン形成する。
【００４６】
次に、図８（ａ）に示すように、例えば、シード層２７を一方の電極とする電解メッキ処理により、第２配線に接続するように、銅からなる導電性ポスト３１を形成する。銅からなる導電性ポスト３１の径は２５０μｍ、高さは８０μｍとする。
【００４７】
次に、図８（ｂ）に示すように、例えば、溶剤処理などによりレジスト膜３０を除去し、さらに導電性ポスト３１及び銅層２９をマスクとしてウェットエッチングなどを行い、各銅層２９間におけるシード層２７を除去する。
【００４８】
次に、図９（ａ）に示すように、例えば、印刷法あるいはモールド法により、導電性ポスト３１の外周部において第２絶縁層２６の上層に、エポキシ系、ポリイミド系、シリコーン系などの樹脂からなり、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層３２を形成する。
ポリイミド系樹脂の場合には、印刷法によりＮＶ値２７．５のペーストを使用し、スキージで印刷を行うことで形成する。硬化は（１００℃，１０分）＋（１５０℃，１０分）＋（２００℃，１０分）＋（２５０℃，６０分）の熱処理で行う。
【００４９】
次に、図９（ｂ）に示すように、例えば、バッファ層３２の上面から研削を行い、導電性ポスト３１の頂部を露出させる。条件は、例えば＃６００のホイールを用いて３５００ｒｐｍ，０．５ｍｍ／秒とする。
【００５０】
次に、図１０（ａ）に示すように、例えば、露出した導電性ポスト上にはんだボールまたははんだペーストにてバンプ（突起電極）３３を形成する。
【００５１】
次に、図１０（ｂ）に示すように、基板２０の裏面側から研削して薄型化した後、ダイシングラインにおいてダイシングを行うことで、図１に示すような構成の半導体装置を製造することができる。
【００５２】
上記の半導体装置において、内蔵する半導体チップを薄型化した場合、基板をも薄く加工すると半導体装置全体の総厚を７２５μｍまで薄くすることができる。これ以上の薄型化をおこなう場合は、搭載した半導体チップをさらに研削する。
【００５３】
本実施形態に係る半導体装置の製造方法によれば、半導体チップを絶縁膜中に埋め込んで形成するＳｉＰ形態の半導体装置の製造方法において、半導体チップを埋め込む絶縁層上に半導体チップに接続して形成された第１配線の表面の高さを一定に加工するする工程を有しており、その上層に形成する再配線形成時のメッキ用レジストの薄膜化を可能にし、これによって半導体チップに接続される再配線の微細化が実現できる。
【００５４】
本実施形態の半導体装置及びその製造方法によれば、以下の利点を享受できる。
（１）再配線を形成する工程のレジスト膜の解像度がＬ／Ｓ＝１０／１０μｍにまで微細化できる。
（２）半導体チップ搭載領域と非搭載領域との間における配線の傾斜がなくなり、内蔵素子を半導体チップ近傍に配置することも可能となり、半導体装置全体の面積の小型化が図れる。
【００５５】
本発明は上記の説明に限定されない。
例えば、基板にも電子回路が形成されていてもよい。この場合には絶縁層に埋め込まれる配線が基板に接続するように形成される。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５６】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）及び図７（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）及び図９（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００５８】
１，１ａ，１ｂ…半導体チップ、１０，１０ａ，１０ｂ…半導体本体、１０ｗ…半導体ウェハ、１１，１１ａ，１１ｂ…パッド電極、１２，１２ａ，１２ｂ…保護絶縁膜、１３ダイアタッチフィルム、２０…基板、２１…絶縁膜、２２…第１絶縁層、２３…シード層、２４…レジスト膜、２５…銅層、２６…第２絶縁層、２７…シード層、２８…レジスト膜、２９…銅層、３０…レジスト膜、３１…導電性ポスト、３２…バッファ層、３３…バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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