(57)【要約】【課題】  ＭＯＮＯＳ型メモリ素子と、耐電圧が異なる（ゲート酸化膜の厚さが異なる）複数種類のＭＯＳ型トランジスタとを混載した半導体装置の微細化を容易にする。【解決手段】  半導体基板１上のある素子領域２ＡにＭＯＮＯＳ型メモリ素子１０と通常耐圧のＭＯＳ型トランジスタ２０とを隣接して設け、他の素子領域２Ｃに高耐圧のＭＯＳ型トランジスタ４０を設けた半導体装置であって、ＭＯＮＯＳ型メモリ素子１０におけるＭＯＳ型トランジスタ２０と隣接する側と反対側の側面では、ＯＮＯ膜１１がエッチングされず、トンネル酸化膜１３とメモリ窒化膜１４とトップ酸化膜１５とが一平面をなしている。そして、ＭＯＮＯＳ型モリ素子１０の一方の側には膜厚が厚い第１ゲート酸化膜４１が、他方の側には膜厚が薄い第２ゲート酸化膜２１がそれぞれ存在している。【選択図】        図１
2007103507.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、該素子領域のうちの異なる素子領域に耐電圧が異なるＭＯＳ型トランジスタを設け、該ＭＯＳ型トランジスタのうち耐電圧が低い方の少なくとも一部のＭＯＳ型トランジスタと同一の素子領域内に、該ＭＯＳ型トランジスタに隣接して、トンネル酸化膜と窒化膜とトップ酸化膜とを積層したＯＮＯ膜とゲート電極とからなるＭＯＮＯＳ型メモリ素子を設けた半導体装置であって、
前記ＭＯＮＯＳ型メモリ素子における前記ＭＯＳ型トランジスタと隣接する側と反対側の側面では、前記ＯＮＯ膜の前記トンネル酸化膜と窒化膜とトップ酸化膜とが一平面をなしていることを特徴とする半導体装置。
【請求項２】
同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、該素子領域のうちの異なる素子領域に耐電圧が異なるＭＯＳ型トランジスタを設け、該ＭＯＳトランジスタのうち耐電圧が低い方の少なくとも一部のＭＯＳ型トランジスタと同一の素子領域内に、該ＭＯＳ型トランジスタに隣接してＭＯＮＯＳ型メモリ素子を設けた半導体装置であって、
前記半導体基板上の前記ＭＯＮＯＳ型メモリ素子を設けた素子領域内に、該ＭＯＮＯＳ型モリ素子の一方の側には膜厚が厚い第１ゲート酸化膜が、他方の側には膜厚が薄い第２ゲート酸化膜がそれぞれ存在し、該第２ゲート酸化膜は前記ＭＯＮＯＳ型メモリ素子と隣接するＭＯＳ型トランジスタのゲート酸化膜であり、前記第１ゲート酸化膜は、別の素子領域内に設けられた耐電圧が高い方の前記ＭＯＳ型トランジスタのゲート酸化膜と同じ膜であることを特徴とする半導体装置。
【請求項３】
同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、該素子領域のうちの異なる素子領域に耐電圧が異なるＭＯＳ型トランジスタを設け、該ＭＯＳトランジスタのうち耐電圧が低い方の少なくとも一部のＭＯＳ型トランジスタと同一の素子領域内に、該ＭＯＳ型トランジスタに隣接してＭＯＮＯＳメモリ素子を設けた半導体装置の製造方法であって、
前記半導体基板上の前記ＭＯＮＯＳ型メモリ素子を設ける素子領域内の該ＭＯＮＯＳ型メモリ素子を設ける部分に、トンネル酸化膜と窒化膜とトップ酸化膜とを積層したＯＮＯ膜を形成する工程と、
前記半導体基板上の前記ＯＮＯ膜を形成した部分を除く全領域に第１ゲート酸化膜を形成する工程と、
該第１ゲート酸化膜及び前記ＯＮＯ膜上の前記耐電圧が低い方のＭＯＳ型トランジスタを設ける部分を除く全面に前記第１ゲート酸化膜エッチング用のレジストマスクを形成した後、エッチング処理によって前記第１ゲート酸化膜の前記レジストマスクが形成されなかった部分を除去する工程と、
前記半導体基板上の前記第１ゲート酸化膜が除去された部分に、該第１ゲート酸化膜より膜厚が薄い第２ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜上の耐電圧が高い方の前記ＭＯＳ型トランジスタを形成する部分と、前記第２ゲート酸化膜上及び前記ＯＮＯ膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１ゲート酸化膜エッチング用のレジストマスクを、少なくとも前記ＯＮＯ膜上から前記耐電圧が低い方のＭＯＳトランジスタを設ける部分と反対側の前記フィールド酸化膜上まで連続して形成することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に、同一の半導体基板上の異なる素子領域に耐電圧が異なるＭＯＳ型トランジスタが設けられ、そのうちの耐電圧が低い方のＭＯＳ型トランジスタとＭＯＮＯＳ型メモリ素子とが同一の素子領域内に隣接して設けられた半導体装置と、その製造方法とに関する。
【背景技術】
【０００２】
各種の電子機器等の機器を制御するマイクロコンピュータを始め、時計や携帯電話機などの液晶表示装置を駆動するＩＣなどには、多数の半導体メモリ素子や半導体スイッチング素子を集積した半導体集積回路（ＩＣやＬＳＩ）等の半導体装置が使用されている。
その半導体メモリとして、電気的にデータの書き換えができ、電源をオフにしても記憶データを保持する不揮発性メモリが多用されている。この不揮発性メモリとして、従来はフローティングゲート型メモリが殆どであったが、近年はＭＯＮＯＳ型メモリが使用されるようになってきている。
【０００３】
ＭＯＮＯＳ型メモリは、金属（metal）−酸化膜（Oxide）−窒化膜（Nitride）−酸化膜（Oxide）−半導体（Semiconductor）という構成の不揮発性メモリであり、半導体基板であるシリコン基板上に、シリコン酸化膜からなるトンネル酸化膜と、電荷を蓄積するシリコン窒化膜からなるメモリ窒化膜と、シリコン酸化膜からなるトップ酸化膜を順次積層してＯＮＯ膜を形成し、そのトップ酸化膜上にポリシリコン等によるメモリゲート電極を形成している。
【０００４】
このような構成を有するＭＯＮＯＳ型メモリへのデータの書き込み及び消去は、メモリゲート電極とシリコン基板間への印加電圧を変化させることにより行う。
例えば、書き込み時には、メモリゲート電極に書込み電圧を印加し、シリコン基板を接地電位とすることにより、シリコン基板の表面近傍の電荷がトンネル酸化膜を通過してメモリ窒化膜へ蓄積される。消去時には、メモリゲート電極を接地電位としシリコン基板に消去電圧を印加することにより、メモリ窒化膜に蓄積されている電荷がトンネル酸化膜を通過してシリコン基板へ引き抜かれる。
【０００５】
このＭＯＮＯＳ型メモリのデータの書き換えや読み出しを行うために、そのメモリ素子ごとにアドレストランジスタが必要であり、ＭＯＳ型トランジスタが使用される。その場合、ＭＯＮＯＳ型メモリを使用すると、書込み電圧を低電圧（例えば、１０Ｖ以下）にすることが可能になるため、システムを構成するＭＯＳ型トランジスタを特殊な高耐圧構造とする必要性がない。そのため、通常の耐電圧のＭＯＳ型トランジスタを各ＭＯＮＯＳ型メモリ素子に隣接して設けている（例えば、特許文献１参照。）。
【０００６】
しかし、より高集積化あるいは多機能化した半導体装置を構成するためには、同一の半導体基板上にＩ／Ｏ部分や昇圧回路などの周辺回路に使用する高耐圧のＭＯＳ型トランジスタを混載することが必要になる。
【０００７】
ＭＯＳ型トランジスタは、金属（metal）−酸化膜（Oxide）−半導体（Semiconductor）という構成であり、シリコン基板上にシリコン酸化膜によるゲート酸化膜を形成し、その上にとポリシリコン等によるゲート電極を設けている。
そして、耐電圧が異なるＭＯＳ型トランジスタは、そのゲート酸化膜の膜厚が異なる。
このように、同一の半導体基板上にＭＯＮＯＳ型メモリ素子と、通常耐圧のＭＯＳ型トランジスタと、高耐圧のＭＯＳ型トランジスタとを混載した半導体装置の一例を、図１２に模式的な断面図で示す。
【０００８】
図１２において、Ｎ型シリコン基板による半導体基板１の上面部に、第２Ｐ型ウエル１ａ、Ｎ型ウエル１ｂ、及び第１Ｐ型ウエル１ｃを有し、その各ウエルをフィールド酸化膜３によって隔離して複数の素子領域２Ａ，２Ｂ，２Ｃが形成され、その素子領域２ＡにはＯＮＯ膜１１とメモリゲート電極１２を形成したＭＯＮＯＳ型メモリ素子１０と、それに隣接して膜厚が薄い第２ゲート酸化膜２１とゲート電極２２とを形成した通常耐圧のＮチャネルＭＯＳ型トランジスタ２０を、素子領域２Ｂには同じく第２ゲート酸化膜２１とゲート電極３２とを形成した通常耐圧のＰチャネルＭＯＳ型トランジスタ３０を、素子領域２Ｃには膜厚が厚い第１ゲート酸化膜４１とゲート電極４２とを形成した高耐圧のＮチャネルＭＯＳ型トランジスタ４０を、それぞれ設けている。図においては、第２Ｐ型ウェル１ａは２ＰＷ、第１Ｐ型ウェル１ｃはＰＷと表記している。
【０００９】
このように、半導体集積回路において、電源電圧で動作するＩ／Ｏ回路部と電源電圧を降下させた低電圧で動作する内部回路とにそれぞれ設けられるＭＯＳ型トランジスタのゲート酸化膜の膜厚を異ならせることは知られている(例えば、特許文献２参照。)。
また、ＭＯＮＯＳ型メモリ素子と、その周辺回路の高耐圧のＭＯＳ型トランジスタとを同一の半導体基板上に形成して、不揮発性半導体メモリ装置を製造する技術も知られている(例えば、特許文献３参照。)。
【００１０】
【特許文献１】特許第３１１３３９１号公報（第２頁、第１０図）
【特許文献２】特許第２６３５５７７号公報（第２−３頁、第１図）
【特許文献３】特開２００４−４７８８９号公報（第３−４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このような半導体装置を製造するための従来の製造方法とその問題点について、図１３〜図１７を用いて説明する。
まず、図１３に示すように、図１２で説明した半導体基板１の各ウエル１ａ〜１ｃをフィールド酸化膜３によって隔離して複数の素子領域２Ａ，２Ｂ，２Ｃを形成し、その半導体基板１上の素子領域内のＭＯＮＯＳ型メモリ素子１０を設ける部分に、ＯＮＯ膜１１を形成する。そして、半導体基板１上のＯＮＯ膜１１を形成した部分を除く全領域に膜厚が厚い第１ゲート酸化膜４１を形成する。
【００１２】
その第１ゲート酸化膜４１及びＯＮＯ膜１１上の通常耐圧のＮチャネルＭＯＳ型トランジスタ２０とＰチャネルＭＯＳ型トランジスタ３０とを設ける部分を除く全面に、第１ゲート酸化膜４１をエッチングするための第１ゲート酸化膜エッチング用のレジストマスク５を図示のように形成する。
そして、エッチング処理によって、第１ゲート酸化膜エッチング用レジストマスク５が形成されなかった部分を除去する。
【００１３】
ここで、図１４及び図１５にこのエッチング処理工程における素子領域２Ａとその周囲を拡大して示すように、フッ酸緩衝液によるウエットエッチングによって、ＯＮＯ膜１１の両側のレジストマスク５が形成されていない部分の第１ゲート酸化膜４１がエッチングされていく様子を示す。図１４及び図１５では、フッ酸緩衝液はＨＦで表記している。
このとき、図１５に示すようにＯＮＯ膜１１の側面もサイドエッチングされ、特にメモリ窒化膜１４を挟むトップ酸化膜１５とトンネル酸化膜１３との両側部が一部除去されてしまう。
【００１４】
そのため、この半導体装置が完成したときのＭＯＮＯＳ型メモリ素子１０は、図１６に示すように、ＯＮＯ膜１１のトップ酸化膜１５とトンネル酸化膜１３の幅が狭くなり、書き込み／消去性能が低下してしまう。
この性能低下を防ぐために、第１ゲート酸化膜４１をエッチングする際にＯＮＯ膜１１上に形成するレジストマスク５の幅を広くして、トップ酸化膜１５とトンネル酸化膜１３との両側部がエッチングされても充分な幅を確保できるようにすることが考えられるが、それは、素子の集積度を高める微細化に反することになる。
【００１５】
図１７は、４組のＭＯＮＯＳ型メモリ素子１０とＮチャネルＭＯＳ型トランジスタ２０とを形成する場合の従来のレジストマスクの平面図である。図中、仮想線で示す１０ＸはＭＯＮＯＳ型メモリ素子１０を形成する位置、２０ＸはＮチャネルＭＯＳ型トランジスタ２０を形成する位置を示し、２５は配線と接続するためのコンタクトホールを形成する位置を示している。
このように、レジストマスク５をＭＯＮＯＳ型メモリ素子１０を形成する位置上に所定の幅で精度よくアライメントして形成するのは非常に難しいという問題もあった。
【００１６】
本発明は、このような問題を解決するためになされたものであり、ＭＯＮＯＳ型メモリ素子と、このＭＯＮＯＳ型メモリと耐電圧が異なるためゲート酸化膜の厚さが異なる複数種類のＭＯＳ型トランジスタとを混載した半導体装置を微細化しても、ＭＯＮＯＳ型メモリ素子の書き込み／消去性能が低下しないようにすることを目的とする。また、膜厚が厚い第１ゲート酸化膜をエッチングするためのレジストマスクの形成を容易にして、微細化をし易くすることも目的とする。
【課題を解決するための手段】
【００１７】
本発明による半導体装置は上記の目的を達成するため、同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、その素子領域のうちの異なる素子領域に耐電圧が異なるＭＯＳ型トランジスタを設け、そのＭＯＳ型トランジスタのうち耐電圧が低い方の少なくとも一部のＭＯＳ型トランジスタと同一の素子領域内に、このＭＯＳ型トランジスタに隣接して、トンネル酸化膜と窒化膜とトップ酸化膜とを積層したＯＮＯ膜とゲート電極とからなるＭＯＮＯＳ型メモリ素子を設けた半導体装置であって、
上記ＭＯＮＯＳ型メモリ素子における上記ＭＯＳ型トランジスタと隣接する側と反対側の側面では、上記ＯＮＯ膜のトンネル酸化膜と窒化膜とトップ酸化膜とが一平面をなしていることを特徴とする。
【００１８】
あるいは、上記の前提とする半導体装置であって、上記半導体基板上の上記ＭＯＮＯＳ型メモリ素子を設けた素子領域内に、このＭＯＮＯＳ型モリ素子の一方の側には膜厚が厚い第１ゲート酸化膜が、他方の側には膜厚が薄い第２ゲート酸化膜がそれぞれ存在し、その第２ゲート酸化膜は上記ＭＯＮＯＳ型メモリ素子と隣接する耐電圧が低い方のＭＯＳ型トランジスタのゲート酸化膜であり、上記第１ゲート酸化膜は、別の素子領域内に設けられた耐電圧が高い方のＭＯＳ型トランジスタのゲート酸化膜と同じ膜であるようにしてもよい。
【００１９】
本発明による半導体装置の製造方法は、同一の半導体基板上にフィールド酸化膜によって隔離された複数の素子領域を有し、その素子領域のうちの異なる素子領域に耐電圧が異なるＭＯＳ型トランジスタを設け、このＭＯＳ型トランジスタのうち耐電圧が低い方の少なくとも一部のＭＯＳ型トランジスタと同一の素子領域内に、このＭＯＳ型トランジスタに隣接してＭＯＮＯＳメモリ素子を設けた半導体装置の製造方法である。
【００２０】
そして、上記半導体基板上の上記ＭＯＮＯＳ型メモリ素子を設ける素子領域内のこのＭＯＮＯＳ型メモリ素子を設ける部分に、トンネル酸化膜と窒化膜とトップ酸化膜とを積層したＯＮＯ膜を形成する工程と、
上記半導体基板上の上記ＯＮＯ膜を形成した部分を除く全領域に第１ゲート酸化膜を形成する工程と、
その第１ゲート酸化膜及び上記ＯＮＯ膜上の耐電圧が低い方のＭＯＳ型トランジスタを設ける部分を除く全面に上記第１ゲート酸化膜エッチング用のレジストマスクを形成した後、エッチング処理によって上記第１ゲート酸化膜の上記レジストマスクが形成されなかった部分を除去する工程と、
上記半導体基板上の上記第１ゲート酸化膜が除去された部分に、その第１ゲート酸化膜より膜厚が薄い第２ゲート酸化膜を形成する工程と、
上記第１ゲート酸化膜上の耐電圧が高い方のＭＯＳ型トランジスタを形成する部分と、上記第２ゲート酸化膜上及び上記ＯＮＯ膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする。
【００２１】
上記第１ゲート酸化膜エッチング用のレジストマスクを、少なくとも上記ＯＮＯ膜上から上記耐電圧が低い方のＭＯＳ型トランジスタを設ける部分と反対側のフィールド酸化膜上まで連続して形成するとよい。
【発明の効果】
【００２２】
本発明による半導体装置及びその製造方法によれば、ＭＯＮＯＳ型メモリ素子と耐電圧が異なるＭＯＳ型トランジスタとを混載した半導体装置を微細化することができ、それによってＭＯＮＯＳ型メモリ素子の書き込み／消去性能が低下するのを抑制することができる。また、膜厚が厚い第１ゲート酸化膜をエッチングするためのレジストマスクの形成が容易になり、微細化し易くなる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔半導体装置の実施例〕
図１は、本発明による半導体装置の一実施例を示す図であって、図１２と同様な模式的な断面図である。そして、図１２と対応する部分には同一の符号を付してある。なお、ＭＯＮＯＳ型メモリ素子１０の部分は拡大して示している。
【００２４】
この図１に示す半導体装置は、Ｎ型シリコン基板による半導体基板１上にフィールド酸化膜３によって隔離された複数の素子領域２Ａ，２Ｂ，２Ｃを有する。その各素子領域の半導体基板の上部は、それぞれ第２Ｐ型ウエル１ａ、Ｎ型ウエル１ｂ、及び第１Ｐ型ウエル１ｃを有している。なお図においては、第２Ｐ型ウェルは２ＰＷ、第１Ｐ型ウェルはＰＷ、Ｎ型ウエルはＮＷと表記している。素子領域２Ａ，２Ｂ，２Ｃのうちの異なる素子領域に耐電圧が通常のＮチャネルＭＯＳ型トランジスタ２０及びＰチャネルＭＯＳ型トランジスタ３０と、高耐圧のＮチャネルＭＯＳ型トランジスタ４０とを設けている。
ＮチャネルＭＯＳ型トランジスタ２０（耐電圧が低い方のＭＯＳ型トランジスタ）と同一の素子領域２Ａ内に、それと隣接して、トンネル酸化膜１３とメモリ窒化膜１４とトップ酸化膜１５とを積層したＯＮＯ膜１１とゲート電極１２とを有するＭＯＮＯＳ型メモリ素子１０を設けている。
【００２５】
これらの構成は図１２によって説明した従来技術と似ているが、この実施例の半導体装置は、後述する多結晶ポリシリコン層をエッチングして各素子のゲート電極１２，２２，３２，４２が形成された後も、半導体基板１上の第１ゲート酸化膜４１及び第２ゲート酸化膜２１は殆どエッチングされずに残っている。第１ゲート酸化膜４１と第２ゲート酸化膜２１とは、その膜厚が異なる。この例では、第１ゲート酸化膜４１の膜厚より第２ゲート酸化膜２１の膜厚が薄い。
【００２６】
そして、図１においてＭＯＮＯＳ型メモリ素子１０の部分を拡大して示しているように、ＭＯＮＯＳ型メモリ素子１０におけるＮチャネルＭＯＳ型トランジスタ２０と隣接する側と反対側の側面では、ＯＮＯ膜１１のトンネル酸化膜１３とメモリ窒化膜１４とトップ酸化膜１５とが一平面をなしており、トップ酸化膜１５もトンネル酸化膜１３もサイドエッチングされていない。ＮチャネルＭＯＳ型トランジスタ２０と隣接する側のＯＮＯ膜１１は一部エッチングされているが、図１６に示した従来のＭＯＮＯＳ型メモリ素子１０と比べるとトップ酸化膜１５もトンネル酸化膜１３も幅の減少が少ない。
【００２７】
そのため、ＭＯＮＯＳ型メモリ素子１０の書き込み／消去性能は殆ど低下しない。これについては後述する。
また、ＭＯＮＯＳ型メモリ素子１０の片側に第１ゲート酸化膜４１の厚い酸化膜が存在するため、ドレイン−ゲート又はソース−ゲート間電界が緩和され、ドレイン又はソースの耐圧低下を防止することもできる。
さらに、トップ酸化膜のサイドエッチングを抑制できるため、ＭＯＮＯＳ型メモリ素子１０の書き換え時のメモリゲート電極からのキャリア注入を抑制でき、メモリの信頼性が向上する。
【００２８】
また、半導体基板１上のＭＯＮＯＳ型メモリ素子１０を設けた素子領域２Ａ内に、ＭＯＮＯＳ型モリ素子１０の一方の側（図１では左側）には膜厚が厚い第１ゲート酸化膜４１が、他方の側（図１では右側）には膜厚が薄い第２ゲート酸化膜２１がそれぞれ存在している。
第２ゲート酸化膜２１は、ＭＯＮＯＳ型メモリ素子１０と隣接する耐電圧が低いＮチャネルＭＯＳ型トランジスタ２０のゲート酸化膜を兼ねている。同様に第１ゲート酸化膜４１は、別の素子領域２Ｃ内に設けられた高耐圧のＮチャネルＭＯＳ型トランジスタ４０のゲート酸化膜を兼ねている。
【００２９】
本発明の半導体装置は、第１ゲート酸化膜４１と第２ゲート酸化膜２１とを有している点が特徴の一つであるが、上述のような構成に限定されるものではない。素子領域に設けるＭＯＳ型トランジスタは、半導体装置の所定の電気特性に応じて設計されるものであり、ＭＯＳ型トランジスタのゲート酸化膜の膜厚もさまざまである。したがって、素子領域２Ａに設けるＮチャネルＭＯＳ型トランジスタ２０や素子領域２Ｂに設けるＰチャネルＭＯＳ型トランジスタ３０のゲート酸化膜と第２ゲート酸化膜２１とが異なっていてもよく、同様に、素子領域２Ｃに設ける高耐圧のＮチャネルＭＯＳ型トランジスタ４０のゲート酸化膜と第１ゲート酸化膜４１とが異なっていても構わないのである。
なお、半導体基板１およびその各ウエルの導電型もこれに限るものではなく、その導電型の変更によって、ＭＯＳ型トランジスタが、ＮチャネルＭＯＳ型になるかＰチャネルＭＯＳ型になるかが決まってくる。また、実際に設けられる各素子の数は極めて多数である。
【００３０】
〔半導体装置の製造方法の実施例〕
次に、上述した半導体装置を作る製造方法の実施例について、図２から図９を参照して工程順に説明する。なお、この製造方法の説明では、第１ゲート酸化膜４１がＮチャネルＭＯＳ型トランジスタ４０のゲート酸化膜を、第２ゲート酸化膜２１がＮチャネルＭＯＳ型トランジスタ２０とＰチャネルＭＯＳ型トランジスタ３０とのゲート酸化膜をそれぞれ兼ねる構成を例にして説明する。
まず、図２に示す工程では、第２Ｐ型ウエル１ａ、Ｎ型ウエル１ｂ、及び第１Ｐ型ウエル１ｃが設けられた半導体基板１上に、フィールド酸化膜３によってそれらの各ウエルを隔離した複数の素子領域２Ａ，２Ｂ，２Ｃを形成する。
【００３１】
そして、半導体基板１の全表面上に犠牲酸化膜４を２００オングストロームの膜厚で形成し、ＭＯＮＯＳ型メモリ素子１０を形成する領域のみ、この犠牲酸化膜４を除去する。
その後、シリコン酸化膜によるトンネル酸化膜を２０オングストロームの膜厚で、シリコン窒化膜によるメモリ窒化膜を１２０オングストロームの膜厚で、シリコン酸化膜によるトップ酸化膜を４０オングストロームの膜厚で順次積層してＯＮＯ膜１１を形成する。
【００３２】
その後、ＭＯＮＯＳ型メモリ素子１０を形成する部分だけを被覆するように、ＯＮＯ膜エッチング用のレジストマスク７を形成する。
そして、エッチング処理を行ってレジストマスク７に覆われていない部分のＯＮＯ膜１１と犠牲酸化膜４とを除去してから、レジストマスク７も除去する。
【００３３】
次に、図３に示す工程に進み、半導体基板１上のＯＮＯ膜１１が残っている部分を除く全領域に第１ゲート酸化膜４１を膜厚１０００オングストロームで形成する。そして、その第１ゲート酸化膜４１及びＯＮＯ膜１１上、そして耐電圧が低いＮチャネルＭＯＳ型トランジスタ２０及びＰチャネルＭＯＳ型トランジスタ３０を設ける部分を除く全面に、第１ゲート酸化膜エッチング用のレジストマスク６を形成する。
【００３４】
この場合、第１ゲート酸化膜エッチング用のレジストマスク６は、少なくともＯＮＯ膜１１上からＮチャネルＭＯＳ型トランジスタ２０を設ける部分と反対側（図３では左側）のフィールド酸化膜３上まで連続して形成することになる。この第１ゲート酸化膜エッチング用のレジストマスク６の形成の仕方が、本発明による製造方法の特徴である。
第１ゲート酸化膜エッチング用のレジストマスク６のＮチャネルＭＯＳ型トランジスタ２０を設ける部分側の側面は、ＯＮＯ膜１１の側面と一致しておらず、ややＮチャネルＭＯＳ型トランジスタ２０を設ける部分側にはみ出している。これについては、後述する。
【００３５】
このようにレジストマスク６を形成した後、フッ酸緩衝液によるウエットエッチングを３０秒程度行って、第１ゲート酸化膜エッチング用のレジストマスク６が形成されなかった部分の第１ゲート酸化膜４１を除去する。
このエッチング処理工程を、ＭＯＮＯＳ型メモリ素子１０を形成する素子領域２Ａとその周囲を拡大して示す模式的な断面図である図４及び図５を用いて説明する。図４及び図５では、フッ酸緩衝液はＨＦで表記している。
【００３６】
図４に示すように、ＯＮＯ膜１１の図面右側のＮチャネルＭＯＳ型トランジスタ２０を形成する部分だけレジストマスク６が形成されていないので、この部分だけにエッチング液であるフッ酸緩衝液が浸入し、第１ゲート酸化膜４１をエッチングし、その進行に伴ってＯＮＯ膜１１の右側面も徐々にエッチングされ、従来技術と同様にトップ酸化膜１５とトンネル酸化膜１３の右端部の一部が除去される。
しかし、図５に示すように、ＯＮＯ膜１１の上部から図面左側はレジストマスク６に覆われているため、エッチングされることはなく、左側の第１ゲート酸化膜４１と共に変化なく残る。
【００３７】
このエッチング処理が終わったときの全体の状態は図６に示すようになる。
そこで、レジストマスク６を除去して、半導体基板１上の第１ゲート酸化膜４１が除去された部分に、第１ゲート酸化膜４１より膜厚が薄い膜厚１００オングストロームの第２ゲート酸化膜２１を形成すると、図７に示すように、半導体基板１上に膜厚が異なる第１ゲート酸化膜４１と第２ゲート酸化膜２１とが選択的に形成された状態になる。
【００３８】
さらに、図８に示すように、その第１ゲート酸化膜４１と第２ゲート酸化膜２１及びフィールド酸化膜３上の全面に、電極材料として多結晶ポリシリコン層８を３５００オングストロームの厚さで形成する。
そして、その多結晶ポリシリコン層８上に、ゲート電極形成用のレジストマスク９を形成し、エッチング処理を行って、図１に示したＭＯＮＯＳ型メモリ素子１０のゲート電極１２、ＮチャネルＭＯＳ型トランジスタ２０のゲート電極２２、ＰチャネルＭＯＳ型トランジスタ３０のゲート電極３２、及び高耐圧のＮチャネルＭＯＳ型トランジスタ４０のゲート電極４２をそれぞれ形成する。その後、必要な位置にコンタクトホールを形成し、配線電極を形成すれば半導体装置が完成する。
【００３９】
多結晶ポリシリコン層８をエッチングするとき、第１ゲート酸化膜４１と第２ゲート酸化膜２１もエッチングされてしまうと、半導体基板1までエッチングされてしまう恐れがあるので、多結晶ポリシリコン層８だけがエッチングされて、第１ゲート酸化膜４１と第２ゲート酸化膜２１とは殆どエッチングされないようにエッチング処理を行う。これは、多結晶シリコンとシリコン酸化膜との選択比が高くなるような知られているエッチング処理技術を用いる。これにより、図1に示すように、第１ゲート酸化膜４１と第２ゲート酸化膜２１とが殆ど残っている。
すなわち、この実施例では前述したように、ＭＯＮＯＳ型メモリ素子１０の図1で左側に膜厚が厚い第１ゲート酸化膜４１が残っており、ＯＮＯ膜の左側面は全くエッチングされていない点が特徴である。
【００４０】
図９は、４組のＭＯＮＯＳ型メモリ素子１０とＮチャネルＭＯＳ型トランジスタ２０を形成する場合の本発明の実施例における第１ゲート酸化膜エッチング用のレジストマスク６の平面図である。図中、仮想線で示す１０ＸはＭＯＮＯＳ型メモリ素子１０を形成する位置、２０ＸはＮチャネルＭＯＳ型トランジスタ２０を形成する位置を示し、２５は配線と接続するためのコンタクトホールを形成する位置を示している。
このレジストマスク６は、図１７に示した従来技術のレジストマスク５と比べて幅の細い部分が少なく、開口の数も少ないので、アライメントマージンが増加し、微細化が容易になる。特に、ＭＯＮＯＳ型メモリ素子１０の位置に対応した細い部分がなくなるので、レジストマスク６の作成上の最小寸法に制限されることなく、メモリゲートの微細化が可能になる。
【００４１】
図１０は本発明の効果を説明するためのゲート酸化膜エッチングマスク依存性を示す線図であり、図１１はＭＯＮＯＳ型メモリ素子のメモリゲート電極と第１ゲート酸化膜エッチングマスク用レジストマスク６の幅の関係を本発明（ｂ）と従来技術（ａ）とを比較して示す平面図である。
図１０の横軸は、ゲート酸化膜エッチングマスク距離（μｍ）であり、図１１に示す第１ゲート酸化膜エッチング用のレジストマスク６がメモリゲート電極１２を覆い、メモリゲート電極１２の幅方向へのはみ出し距離Ｘである。縦軸は、書き込み及び消去の閾値電圧Ｖｔｈ（Ｖ）である。
そして、図１０における曲線のプロット点が白三角の線は従来技術の消去、白丸の線は従来技術の書き込み、黒三角の線は本発明の消去、黒丸の線は本発明の書き込みの場合をそれぞれ示す。
【００４２】
この結果から判るように、従来技術ではＸ＝０．４μｍ以上でないと、書込みＶｔｈと消去Ｖｔｈとに差異が生じないが、本発明ではＸ＝０．１５μｍ以上で、ＭＯＮＯＳ特性が得られる。したがって、レジストマスク６のはみ出し量を少なくすることができ、微細化が可能になる。
【００４３】
本発明による半導体装置の製造方法によれば、前述した種々の効果のほかにも、第１ゲート酸化膜エッチング用のレジストマスクによって、フィールド酸化膜が第１ゲート酸化膜エッチング時に保護されるため、半導体基板のウエハ内のどの領域でも、フィールド酸化膜は同一膜厚となり、部分的なフィールド反転電圧の低下は発生しないため、寄生するＭＯＳ型トランジスタの影響を抑制することができるという効果もある。
【００４４】
本発明の半導体装置は、ＮチャネルＭＯＳ型トランジスタ２０やＰチャネルＭＯＳ型トランジスタ３０や高耐圧のＮチャネルＭＯＳ型トランジスタ４０、ＭＯＮＯＳ型メモリ素子１０のゲート電極は、単層の多結晶ポリシリコンで形成する例を用いて説明したが、もちろんこれに限定するものではない。複数の膜を積層する積層膜を用いてゲート電極を形成してもよいことは、言うまでもない。
【産業上の利用可能性】
【００４５】
本発明による半導体装置及びその製造方法は、不揮発性メモリであるＭＯＮＯＳ型メモリ素子と、耐電圧が異なる複数のＭＯＳ型トランジスタとを混載した半導体装置、例えば、Ｉ／Ｏ部と内部との動作電圧が異なる微細化が進んだＩＣや、不揮発性メモリデバイスを搭載することによって付加価値を高めた製品などに利用できる。
例えば、内部動作電圧を抑制した付加価値が高い携帯機器用ＩＣや、高耐圧デバイスと不揮発性メモリデバイスとを混載することにより付加価値を高めた液晶得駆動用ＩＣ等に適用するとよい。
【図面の簡単な説明】
【００４６】
【図１】本発明による半導体装置の一実施例とそのＭＯＮＯＳ型メモリ素子部分を拡大して示す模式的な断面図である。
【図２】本発明による半導体の製造方法を説明するためのＯＮＯ膜エッチング工程を示す模式的な断面図である。
【図３】同じく第１ゲート酸化膜エッチング用のレジストマスク形成工程を示す模式的な断面図である。
【図４】第１ゲート酸化膜エッチング処理工程におけるＭＯＮＯＳ型メモリ素子を形成する素子領域とその周囲を拡大して示す模式的な断面図である。
【図５】同じくそのエッチング処理が済んだときの状態を示す模式的な断面図である。
【図６】同じくそのときの半導体装置全体の模式的な断面図である。
【００４７】
【図７】半導体基板上に第２ゲート酸化膜を形成した状態を示す模式的な断面図である。
【図８】多結晶ポリシリコン層を形成した後、それをエッチングするためのレジストマスクを形成した状態を示す模式的な断面図である。
【図９】４組のＭＯＮＯＳ型メモリ素子とＮチャネルＭＯＳ型トランジスタを形成する場合の本発明の実施例における第１ゲート酸化膜エッチング用のレジストマスクの平面図である
【図１０】本発明の効果を説明するためのゲート酸化膜エッチングマスク依存性を示す線図である。
【図１１】ＭＯＮＯＳ型メモリ素子のメモリゲート電極と第１ゲート酸化膜エッチングマスク用レジストマスクの幅の関係を本発明の実施例と従来技術とを比較して示す平面図である。
【００４８】
【図１２】本発明の対象とする半導体装置の一例を示す模式的な断面図である。
【図１３】図１２に示した半導体装置を製造する従来技術の製造方法において第１ゲート酸化膜エッチング用のレジストマスクを形成した状態を示す模式的な断面図である。
【図１４】そのエッチング処理工程におけるＭＯＮＯＳ型メモリ素子を形成する素子領域とその周囲を拡大して示す模式的な断面図である。
【図１５】同じくそのエッチング処理が済んだときの状態を示す模式的な断面図である。
【図１６】従来技術の半導体装置が完成したときのＭＯＮＯＳ型メモリ素子のみを示す模式的な断面図である。
【図１７】４組のＭＯＮＯＳ型メモリ素子とＮチャネルＭＯＳ型トランジスタを形成する場合の従来技術の第１ゲート酸化膜エッチング用のレジストマスクの平面図である。
【符号の説明】
【００４９】
１：半導体基板      ２Ａ，２Ｂ，２Ｃ：素子領域      ３：フィールド酸化膜
４：犠牲酸化膜      ５，６：第１ゲート酸化膜エッチング用のレジストマスク
７：ＯＮＯ膜エッチング用のレジストマスク      ８：多結晶ポリシリコン層
９：ポリシリコン層エッチング用のレジストマスク
１０：ＭＯＮＯＳ型メモリ素子      １０Ｘ：ＭＯＮＯＳ型メモリ素子形成位置
１１：ＯＮＯ膜      １２：メモリゲート電極      １３：トンネル酸化膜
１４：メモリ窒化膜      １５：トップ酸化膜
２０：ＮチャネルＭＯＳ型トランジスタ      
２０Ｘ：ＮチャネルＭＯＳ型トランジスタ形成位置
２１：第２ゲート酸化膜      ２２：ゲート電極      
２５：コンタクトホール形成位置      ３０：ＰチャネルＭＯＳ型トランジスタ
４０：高耐圧のＮチャネルＭＯＳ型トランジスタ
４１：第１ゲート酸化膜      ４２：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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