(57)【要約】【課題】メモリシステム及び制御方法を提供する。【解決手段】本発明のメモリシステムは、第１バンクと第２バンクを有したメモリ素子と、リード要請を格納するためのリード要請スケジュ−リングキューを有するメモリコントローラを含む。メモリコントローラでは第１バンクに対する第１及び第２リード要請と第２バンクに対する第３リード要請が連続的に発生するとき、第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、第２バンクに対する第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジュ−リングキューを制御する。従って、アディティブレイテンシの制御を円滑にすることができコマンドキューデザインを先入先出方式で制御することができる。【選択図】    図７
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【特許請求の範囲】
【請求項１】
少なくとも一つの第１バンクと第２バンクを有するメモリ素子と、
リード要請を格納するためのリード要請スケジューリングキューを有するメモリコントローラと、
を含み、
前記メモリコントローラは、
前記第１バンクに対する第１及び第２リード要請と前記第２バンクに対する第３リード要請が連続的に発生したとき、前記第１バンクに対する前記第１及び第２リード要請には第１アディティブレイテンシを適用し、前記第２バンクに対する前記第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに連続的に出力されるように前記リード要請スケジュ−リングキューを制御することを特徴とするメモリシステム。
【請求項２】
前記第１アディティブレイテンシと前記第２アディティブレイテンシは、互いに異なることを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記データは、同一バンクに対する複数のリード要請の順序に従う出力順序を保持することを特徴とする請求項１記載のメモリシステム。
【請求項４】
前記メモリコントローラは、前記第１リード要請が第２アクティブコマンドパケットと衝突するか否かを判断することを特徴とする請求項１記載のメモリシステム。
【請求項５】
前記第１リード要請が前記第２アクティブコマンドパケットと衝突する場合に、前記メモリコントローラは、第１アクティブコマンドパケトを前記メモリ素子に伝送して前記第１アディティブレイテンシを設定することを特徴とする請求項４記載のメモリシステム。
【請求項６】
前記メモリコントローラは、前記第１バンクに対するインバンクリード要請があるか否かを決定することを特徴とする請求項１記載のメモリシステム。
【請求項７】
前記第１バンクに対するインバンクリード要請があるとき、前記メモリコントローラは、第２アクティブコマンドパケットを前記メモリ素子に伝送して前記第２アディティブレイテンシを設定することを特徴とする請求項６記載のメモリコントローラ。
【請求項８】
コマンド／アドレスパケット及びライトデータパケットを受信しリードデータパケットを送信するためのパケット処理部と、
マルチバンクメモリブロックと、
入出力セルデータをセンス増幅するためのセンス増幅ブロックと、
前記パケット処理部から提供されたバンクアドレスに応答して前記マルチバンクメモリブロックのバンクを選択するためのバンクデコーダと、
前記パケット処理部から提供されたローアドレスに応答して前記マルチバンクメモリブロックのワードラインを選択するためのローデコーダと、
前記パケット処理部から提供されたコラムアドレスをラッチするためのコラムアドレスバッファと、
前記コラムアドレスバッファから提供されたコラムアドレスを前記パケット処理部から提供されたアディティブレイテンシコード値に応答して所定クロック数分だけ遅延させるための少なくとも一つ以上のアディティブレイテンシブロックと、
前記アディティブレイテンシブロックから提供されたコラムアドレスに応答して前記センス増幅ブロックのコラムを選択するためのコラムデコーダと、
前記センス増幅ブロックから提供されたリードデータを前記パケット処理部に出力するためのデータ出力パスブロックと、
前記パケット処理部から提供された入力データを前記センス増幅ブロックに提供するためのデータ入力パスブロックと、
前記パケット処理部から提供されたコマンドに応答して各部を制御する制御信号を発生するコマンドデコーダと、
を具備することを特徴とするメモリ素子。
【請求項９】
前記少なくとも一つのアディティブレイテンシブロックは複数のアディティブレイテンシブロックであり、前記複数のアディティブレイテンシブロックは前記バンクデコーダの選択信号に応答して前記パケット処理部から提供されたアディティブレイテンシコードを入力することを特徴とする請求項８記載のメモリ素子。
【請求項１０】
アディティブレイテンシコードを含むアクティブコマンパケットを送信し、続いて、少なくとも一つのリードまたはライトパケットを送信するメモリコントローラと、
前記アクティブコマンドパケットを受信し前記アディティブレイテンシコードによって定められた値に従ってアディティブレイテンシを再設定し、前記少なくとも一つのリードまたはライトパケットを受信し、受信された前記少なくとも一つのリードまたはライトコマンドを前記再設定されたアディティブレイテンシによって定められた所定クロック数が遅延された後実施するメモリ素子と、
を具備することを特徴とするメモリシステム。
【請求項１１】
少なくとも一つの第１バンクと第２バンクを有するメモリ素子と、
リード要請を格納するためのリード要請スケジューリングキューを有するメモリコントローラと、
を含むメモリシステムの制御方法において、
前記第１バンクに対する第１及び第２リード要請と前記第２バンクに対する第３リード要請が連続的に発生する場合に、前記第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、前記第２バンクに対する前記第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジューリングキューを制御する段階を含むことを特徴とするメモリシステムの制御方法。
【請求項１２】
前記第１アディティブレイテンシと前記第２アディティブレイテンシは、互いに異なることを特徴とする請求項１１記載のメモリシステムの制御方法。
【請求項１３】
前記データは、同一バンクに対する複数のリード要請の順序に従う出力順序を保持することを特徴とする請求項１１記載のメモリシステムの制御方法。
【請求項１４】
前記第１リード要請と第２アクティブコマンドパケットとが衝突するか否かが決定されることを特徴とする請求項１１記載のメモリシステムの制御方法。
【請求項１５】
前記第１リード要請が前記第２アクティブコマンドパケットと衝突する場合に、第１アクティブコマンドパケット前記メモリ素子に伝送され前記第１アディティブレイテンシが設定されることを特徴とする請求項１４記載のメモリシステムの制御方法。
【請求項１６】
前記第１バンクに対するインバンクリード要請があるか否かが決定されることを特徴とする請求項１１記載のメモリシステムの制御方法。
【請求項１７】
前記第１バンクに対するインバンクリード要請があるとき、第２アクティブコマンドパケットが前記メモリ素子に伝送され前記第２アディティブレイテンシが設定されることを特徴とする請求項１６記載のメモリシステムの制御方法。
【請求項１８】
メモリ素子の該当バンクが前記該当バンクのアクティブ状態の間一定のレイテンシを有するようにアディティブレイテンシコードを含むアクティブコマンドパケットを前記メモリ素子に伝送する段階と、
前記メモリ素子のローからコラムのディレイの間に第１リードコマンドパケットを前記メモリ素子に伝送する段階と、
前記メモリ素子の前記ローからコラムのディレイの間に第２リードコマンドパケットを前記メモリ素子に伝送する段階と、
第１及び第２リードコマンドパケットに応答して前記メモリ素子から第１及び第２リードデータを受信する段階と、
を含むことを特徴とするマルチバンクメモリ素子の制御方法。
【請求項１９】
第１アディティブレイテンシ設定コードを含みメモリ素子の第１バンクを活性化させる第１アクティブ命令を入力して前記第１アディティブレイテンシ設定コードに応答して前記第１バンクのアディティブレイテンシを設定する段階と、
前記第１バンクに対する第１リード命令を入力する段階と、
前記第１バンクに対する第２リード命令を入力する段階と、
第２アディティブレイテンシ設定コードを含み第２バンクを活性化させる第２アクティブ命令を入力して、
前記第２アディティブレイテンシ設定コードに応答して前記第２バンクのアディティブレイテンシを設定する段階と、
前記第２アクティブ命令の入力と同時に前記設定された第１アディティブレイテンシに応答して前記第１リード命令を実施する段階と、
前記設定された第１アディティブレイテンシに応答して前記第２リード命令を実施する段階と、
前記第２バンクに対する第３リード命令を入力して前記設定された第１アディティブレイテンシに応答して前記第３リード命令を実施する段階と、
前記第１乃至第３リード命令の実施順序によるデータを切れ目なしに出力する段階と、
を具備することを特徴とするマルチバンクメモリ素子の動作方法。
【請求項２０】
マルチバンクメモリ素子の制御方法において、
各バンクのアクティブ期間毎にアディティブレイテンシを再設定して該当バンクが活性化された間には同一のレイテンシを有するようにすることを特徴とするマルチバンクメモリ素子の制御方法。
【請求項２１】
前記再設定は、
アクティブコマンドパケットにのせられたアディティブレイテンシコード値によって設定されることを特徴とする請求項２０記載のマルチバンクメモリ素子の制御方法。
【請求項２２】
前記アクティブ期間において互いに異なるリードコマンドに対して前記再設定されたアディティブレイテンシを同一に適用することを特徴とする請求項２０記載のマルチバンクメモリ素子の制御方法。
【請求項２３】
メモリ素子の該当バンクが前記該当バンクのアクティブ状態の間において一定のレイテンシを有するようにアディティブレイテンシコードを含むアクティブコマンドパケットが前記メモリ素子に伝送されるように第１プログラムコードセグメントと、
前記メモリ素子のローからコラムのディレイの間において第１リードコマンドパケットが前記メモリ素子に伝送されるようにする第２プログラムコードセグメントと、
前記メモリ素子の前記ローからコラムのディレイの間において第２リードコマンドパケットが前記メモリ素子に伝送されるようにする第３プログラムコードセグメントと、
前記第１及び第２リードコマンドパケットに応答して前記メモリ素子から第１及び第２リードデータがリードされるようにする第４プログラムコードセグメントと、
を含むことを特徴とするメモリ素子を制御するプログラムコードを格納した記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステム及びその制御方法に係わり、特に、同期式ＤＲＡＭのアディティブレイテンシを改善するためのシステム及び方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は高集積化及び高速化のために継続的に改善されつつある。動作速度を高速化するために、ランバスＤＲＡＭのようなパケット方式メモリとＤＤＲ（Double  Data  Rata）同期式ＤＲＡＭが提案された。
【０００３】
ＤＤＲ同期式ＤＲＡＭは、クロック上昇エッジと下降エッジに同期して連続的に２つのデータを入出力することができるもので、クロック周波数を増加させなくても最小限２倍以上の帯域幅を提供することができて高速動作が可能である。
【０００４】
ＤＤＲ同期式ＤＲＡＭでは、パイプライン方式で制御するために、クロック毎にクロックに同期してれ一つのコマンドを実行することができるように構成される。従って、メモリコントローラでは、２つのコマンドが一つのクロックで衝突する場合、２つのうちいずれか一つのコマンドが他の一つのコマンドに比べて１クロック遅延されて実行されるようにコマンドスケジューリングが制御される。
【０００５】
図１は、従来のＤＤＲ同期式ＤＲＡＭのアクセス動作を説明するためのタイミング図を示す。図１を参照すると、ｔＲＲＤ（ROW-to−ROW  Delay）が２クロック数であり、ＣＬ（Column  Latency）が４クロック数であり、ＢＬ（Burst  Length）が４である場合において、クロック（Ｔ４）で“ＡＣＴ３”コマンドと“リード１”コマンドが同一クロックで同時に入力され、互いに衝突する。従って、“ＡＣＴ３”コマンドを１クロック遅延させてクロック（Ｔ５）の上昇エッジで実行する。従って、出力されるＤ２とＤ３は連続的に出力されず、図示のように１クロックの間隔（bubble）を有するようになる。結果として、これはバンド幅の効率的利用を妨害する要因として作用する。
【０００６】
従って、ＤＤＲ同期式ＤＲＡＭでは、このような問題を解決するために、Posted  ＣＡＳ動作が導入されている（ＪＥＳＤ７９−２Ａ参照）。Posted  ＣＡＳ動作は、ＤＤＲ同期式ＤＲＡＭの定められたタイミングよりも早くリード/ライトコマンドを入力し所定クロック数が過ぎた後に入力されたリードライトコマンドを実行する。この際、リードライトコマンドを定められたタイミングよりどのぐらい早く入力するかについての情報をアディティブレイテンシ（ＡＬ）という。即ち、ＡＬは、メモリ装置がアクティブ状態になった後にリード/ライトコマンドが入力されたタイミングからｔＲＣＤ（ROW−to−column  delay）までのクロック数をいう。
【０００７】
図２は、従来のPosted  ＣＡＳ動作を説明するためのタイミング図を示す。図２を参照すると、ＡＬ＝３、ＣＬ＝４、ＢＬ＝４である場合に“ＡＣＴ１”コマンドに続いて“リード１”コマンドがクロック（Ｔ１）で入力され、３クロックが遅延した後のクロック（Ｔ４）でPosted  ＣＡＳ動作が実行される。従って、クロック（Ｔ４）でＡＣＴ３コマンドの入力が可能になる。従って、出力されるＤ１、Ｄ２及びＤ３が切れ目なく、即ちシームレス（Seamless）に連続的に出力される。
【０００８】
特許文献１、２、３、４、５などにおいて、アディティブレイテンシ及びposted  ＣＡＳ動作に関連された技術が開示されている。
【０００９】
ＡＬはＭＲＳコマンドを通じてモードレジストにセッティングされる。従って、一度ＡＬが特定値でセッティングされた状態では全てのバンクに対して固定のＡＬが適用される。従って、ＡＬを変更するためには事前にＭＲＳ動作を実施してモードレジストのＡＬ値を変更しなければならない。このようにＭＲＳ動作は高速動作を妨害する。
【特許文献１】米国特許第５、５４４、１２４号明細書
【特許文献２】米国特許第６、４８３、７６９号明細書
【特許文献３】米国特許第６、５６３、７５９号明細書
【特許文献４】米国特許第６、８４７、５８０号明細書
【特許文献５】米国特許第６、９１４、８５０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、このような問題点を解決するために、アクティブ動作の度に該当バンクのアディティブレイテンシを再設定することができるメモリシステム及びその制御方法を提供することにある。
【００１１】
本発明の他の目的は、ＭＲＳアクセスタイムをなくして動作速度を向上させることができるマルチバンクメモリ素子を制御するメモリシステムを提供することにある。
【００１２】
本発明の他の目的は、前記メモリシステムに適合したメモリコントローラを提供することにある。
【００１３】
本発明のさらに他の目的は、前記メモリシステムに適合したメモリ素子とその制御方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するために本発明の一実施形態によるメモリシステムは、第１バンクと第２バンクを有したメモリ素子と、リード要請を格納するためのリード要請スケジューリングキューを有するメモリコントローラとを含む。前記メモリコントローラは、前記第１バンクに対する第１及び第２リード要請と前記第２バンクに対する第３リード要請が連続的に発生したとき、前記第１バンクに対する前記第１及び第２リード要請には第１アディティブレイテンシを適用し、前記第２バンクに対する前記第３リード要請に対しては第２アディティブレイテンシを適用して、メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジュ−リングキューを制御する。
【００１５】
好適な実施形態において、前記第１アディティブレイテンシと前記第２アディティブレイテンシは、互いに異なることができる。
【００１６】
好適な実施形態において、前記データは同一バンクに対する複数のリード要請の順序に従う出力順序を保持する。
【００１７】
好適な実施形態において、前記メモリコントローラは、前記第１リード要請が第２アクティブコマンドパケットと衝突するか否かを判断することができる。
【００１８】
好適な実施形態において、前記第１リード要請が前記第２アクティブコマンドパケットと衝突する場合に、前記メモリコントローラは第１アクティブコマンドパケットを前記メモリ素子に伝送して前記第１アディティブレイテンシを設定することができる。
【００１９】
好適な実施形態において、前記メモリコントローラは、前記第１バンクに対するインバンクリード要請があるかを決定することができる。
【００２０】
好適な実施形態において、前記第１バンクに対するインバンクリード要請があるとき、前記メモリコントローラは第２アクティブコマンドパケットを前記メモリ素子に伝送して前記第２アディティブレイテンシを設定することができる。
【００２１】
本発明の一実施形態によるメモリ素子は、コマンド／アドレスパケット及びライトデータパケットを受信しリードデータパケットを送信するためのパケット処理部と、マルチバンクメモリブロックと、入出力セルデータをセンス増幅するためのセンス増幅ブロックと、前記パケット処理部から提供されたバンクアドレスに応答して前記マルチバンクメモリブロックのバンクを選択するためのバンクデコーダと、前記パケット処理部から提供されたローアドレスに応答して前記マルチバンクメモリブロックのワードラインを選択するためのローデコーダと、前記パケット処理部から提供されたコラムアドレスをラッチするためのコラムアドレスバッファと、前記コラムアドレスバッファから提供されたコラムアドレスを前記パケット処理部から提供されたアディティブレイテンシコード値に応答して所定クロック数分だけ遅延させるための少なくとも一つのアディティブレイテンシブロックと、前記アディティブレイテンシブロックから提供されたコラムアドレスに応答して前記センス増幅ブロックのコラムを選択するためのコラムコデーダと、前記センス増幅ブロックから提供されたリードデータを前記パケット処理部に出力するためのデータ出力パスブロックと、前記パケット処理部から提供された入力データを前記センス増幅ブロックに提供するためのデータ入力パスブロックと、前記パケット処理部から提供されたコマンドに応答して各部を制御する制御信号を発生するコマンドデコーダと、を具備する。
【００２２】
好適な実施形態において、前記少なくとも一つのアディティブレイテンシブロックは複数のアディティブレイテンシブロックであり、前記複数のアディティブレイテンシブロックは前記バンクデコーダの選択信号に応答して前記パケット処理部から提供されたアディティブレイテンシコードを入力することができる。
【００２３】
本発明の一実施形態によるメモリシステムはアディティブレイテンシコードを含むアクティブコマンドパケットを送信し、続いて、少なくとも一つのリードまたはライトコマンドパケットを送信するメモリコントローラと、前記アクティブコマンドパケットを受信し前記アディティブレイテンシコードによって定められた値によってアディティブレイテンシを再設定し、前記少なくとも一つのリードまたはライトコマンドパケットを受信し、受信された前記少なくとも一つのリードまたはライトコマンドを前記再設定されたアディティブレイテンシによって定められた所定クロック数が遅延された後に実施するメモリ素子と、を具備する。
【００２４】
本発明の一実施例による少なくとも一つの第１バンクと第２バンクを有するメモリ素子と、リード要請を格納するためのリード要請スケジューリングキューを有するメモリコントローラを含むメモリシステムの制御方法は、前記第１バンクに対する第１及び第２リード要請と前記第２バンクに対する第３リード要請が連続的に発生する場合に、前記第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、前記第２バンクに対する前記第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに連続的に出力されるように前記リード要請スケジュ−リングキューを制御する段階を含む。
【００２５】
好適な実施形態において、前記第１アディティブレイテンシと前記第２アディティブレイテンシは互いに異なることができる。
【００２６】
好適な実施形態において、前記データは同一バンクに対する複数のリード要請の順序に従う出力順序を保持することができる。
【００２７】
好適な実施形態において、前記第１リード要請と第２アクティブコマンドパケットとが衝突するか否かが決定されることができる。
【００２８】
好適な実施形態において、前記第１リード要請が前記第２アクティブコマンドパケットと衝突する場合に、第１アクティブコマンドパケット前記メモリ素子に伝送され前記第１アディティブレイテンシが設定されることができる。
【００２９】
好適な実施形態において、前記第１バンクに対するインバンクリード要請があるかが決定されることができる。
【００３０】
好適な実施形態において、前記第１バンクに対するインバンクリード要請があるとき、第２アクティブコマンドパケットが前記メモリ素子に伝送され前記第２アディティブレイテンシが設定されることができる。
【００３１】
本発明の一実施形態によるマルチバンクメモリ素子の制御方法は、メモリ素子の該当バンクが前記該当バンクのアクティブ状態の間において一定のレイテンシを有するようにアディティブレイテンシコードを含むアクティブコマンドパケットを前記メモリ素子に伝送する段階と、前記メモリ素子のロートゥコラムディレイの間において第１リードコマンドパケットを前記メモリ素子に伝送する段階と、前記メモリ素子の前記ロートゥコラムディレイの間において第２リードコマンドパケットを前記メモリ素子に伝送する段階と、第１及び第２リードコマンドパケットに応答して前記メモリ素子から第１及び第２リードデータを受信する段階と、を含む。
【００３２】
本発明の一実施形態によるマルチバンクメモリ素子の動作方法は、第１アディティブレイテンシ設定コードを含みメモリ素子の第１バンクを活性化させる第１アクティブ命令を入力して前記第１アディティブレイテンシ設定コードに応答して前記第１バンクのアディティブレイテンシを設定する段階と、前記第１バンクに対する第１リード命令を入力する段階と、前記第１バンクに対する第２リード命令を入力する段階と、第２アディティブレイテンシ設定コードを含み第２バンクを活性化させる第２アクティブ命令を入力して
前記第２アディティブレイテンシ設定コードに応答して前記第２バンクのアディティブレイテンシを設定する段階と、前記第２アクティブ命令の入力と同時に前記設定された第１アディティブレイテンシに応答して前記第１リード命令を遂行する段階と、前記設定された第１アディティブレイテンシに応答して前記第２リード命令を遂行する段階と、前記第２バンクに対する第３リード命令を入力して前記設定された第１アディティブレイテンシに応答して前記第３リード命令を遂行する段階と、前記第１乃至第３リード命令の遂行順序によるデータを縫い目なしに出力する段階と、を具備する。
【００３３】
本発明の一実施形態によるマルチバンクメモリ素子の制御方法は、各バンクのアクティブ期間毎にアディティブレイテンシを再設定して該当バンクが活性化された間には同一のレイテンシを有するようにする。
【００３４】
好適な実施形態において、前記再設定はアクティブコマンドパケットにのせられたアディティブレイテンシコード値によって設定されることができる。
【００３５】
好適な実施形態において、前記アクティブ期間の間において互いに異なるリードコマンドに対して前記再設定されたアディティブレイテンシを同一に適用することができる。
【００３６】
本発明の一実施形態によるメモリ素子を制御するプログラムコードを貯蔵する記録媒体は、メモリ素子の該当バンクが前記該当バンクのアクティブ状態の間において一定のレイテンシを有するようにアディティブレイテンシコードを含むアクティブコマンドパケットが前記メモリ素子に伝送されるようにすうｒ第１プログラムコードセグメントと、前記メモリ素子のローからコラムのディレイの間において第１リードコマンドパケットが前記メモリ素子に伝送されるようにする第２プログラムコードセグメントと、前記メモリ素子の前記ローからコラムのディレイの間において第２リードコマンドパケットが前記メモリ素子に伝送されるようにする第３プログラムコードセグメントと、前記第１及び第２リードコマンドパケットに応答して前記メモリ素子から第１及び第２リードデータがリードされるようにする第４プログラムコードセグメントと、を含む。
【００３７】
即ち、本発明のシステムはメモリコントローラとメモリ素子との間のデータ伝送はパケット伝送形態を有する。従って、各アクティブコマンドパケットにアディティブレイテンシコードを乗せて伝送するのでバンク活性化と同時にアディティブレイテンシ変更が可能である。
【発明を実施するための最良の形態】
【００３８】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００３９】
図３は本発明の好適な実施形態によるメモリシステムの構成を示す。図４は本発明の好適な実施形態によるコマンド及びアドレスパケットの一例を示す図面である。
【００４０】
図３を参照すると、本発明の好適な実施形態のメモリシステムは、メモリコントローラ１００、及びメモリ素子２００を含む。メモリコントローラ１００は、リード要請スケジュ−リングキュー１０２に応答してリードコマンドをメモリ素子２００に伝送する。メモリコントローラ１００とメモリ素子２００は、パケット形態でデータを遣り取りする。ダウンローディングバス１０４は、メモリコントローラ１００が発生したコマンド及びアドレスパケット（Ｃ/Ａ）とライトデータパケットＷＤをメモリ素子２００に伝送し、アップローディングバス１０６は、メモリ素子２００が発生したリードデータパケットＲＤをメモリコントローラ１００に伝送する。
【００４１】
メモリ素子２００はマルチバンク同期式メモリ素子であり、図３に例示されたメモリ素子は４バンクシステムで構成される。
【００４２】
メモリコントローラ１００は、第１バンク（ＢＡＮＫ１）に対する第１及び第２リード要請と第２バンク（ＢＡＮＫ２）に対する第３リード要請が連続的に発生したとき、第１バンクに対する第１及び第２リード要請には同一の第１アディティブレイテンシＡＬ１を適用し、第２バンク（ＢＡＮＫ２）に対する第３リード要請に対しては第１アディティブレイテンシＡＬ１と異なる第２アディティブレイテンシＡＬ２を適用してメモリ素子２００から出力されるデータが切れ目なしに連続的に出力されるようにリード要請スケジュ−リングキュー１０２を制御する。
【００４３】
図４を参照すると、コマンド及びアドレスパケットは、６ビット１０バーストのサイズを有する。従って、全部で６０ビットデータが一つの単位パケットを構成する。第１コラムのＯＰ０〜ＯＰ３は、オペレーションコマンドフィールドであり、メモリ素子２００のコマンド組合を提供する。４ビットコマンドフィールドは、全部で１６種類のコマンド組合を提供する。これは、例えば、ＡＣＲ、ＲＥＡＤ、ＷＲＩＴＥ、ＲＥＡＤ＆ＡＰＣ、ＷＲＩＴＥ＆ＡＰＣ、ＲＥＦ、ＡＲＦ、ＳＲＦ、ＰＤＭ、ＭＲＳ、ＮＯＰなどの一般的なＤＤＲ同期式ＤＲＡＭのコマンドのうちいずれか一つを示す。第１乃至第２コラムのＣＯＳ〜ＣＳ２は、ランクフィールドである。３ビットランクフィールドは、メモリモジュール内のランクを選択するためのもので、最大でＲＡＮＫ０からＲＡＮＫ７までの８レベルのランク選択コードを提供する。第２コラムのＢＡ０〜ＢＡ３は、バンクアドレスフィールドであり、最大で１６バンクまで指定可能である。第５コラムのＡＬ２〜ＡＬ０は、アディティブレイテンシフィールドである。３ビットアディティブレイテンシフィールドは、ＲＡＳ−ｔｏ-ＣＡＳ遅延時間内で０〜７クロックまでリードコマンドを繰り上げるためのアディティブレイテンシコードを提供する。第３乃至第４コラムのＡ０〜Ａ１０は、ローアドレスまたはコラムアドレスとして提供される。“ＲＦＵ”表示された領域は、将来の拡張のための予備領域またはデータ領域として提供されることができる。従って、本発明では、アクティブコマンドパケットにのせられるアディティブレイテンシコード値を変更することでアクティブ毎に該当バンクのアディティブレイテンシを変更させることができる。
【００４４】
ダウンローディングバス１０４を通じて伝送されるライトデータパケットは前記コマンド及びアドレスパケットと同一の６ビット１０バストサイズで構成される。アップローディングバス１０６を通じて伝送されるリードデータパケットは１０バストは固定であるがバスライン数によってビット数が決定される特定サイズに多様に構成されることができる。
【００４５】
図５は、本発明の好適な実施形態によるメモリコントローラの動作を説明するための流れ図である。
【００４６】
図５を参照すると、メモリコントローラ１００は、Ｓ１０２段階において、コマンドの衝突があるか否かをチェックする。即ち、ＤＤＲ、ＳＤＲＡＭは、一つのクロックで一つのコマンドを実行するように構成されているので、一つのクロックで二つのコマンドが同時に発生することを防止している。例えば、現在のアクティブコマンドＡＣＴ１に続いて実行されるリードコマンドＲＣ１とアクティブコマンドＡＣＴ２との衝突の可能性をチェックする。
【００４７】
Ｓ１０２段階で衝突発生が予想されると、Ｓ１０４段階では、衝突を避けるためにアディティブレイテンシＡＬ１を算出する。即ち、リードコマンド発生時点を本体の発生時点より繰り上げて発生しどのぐらい繰り上げて発生したかを知らせるアディティブレイテンシを算出する。
【００４８】
Ｓ１０２段階でコマンド衝突が予想されないと、Ｓ１０６段階において、アディティブレイテンシＡＬ１を基本値、即ち、“０”として算出する。
【００４９】
Ｓ１０６段階では、Ｓ１０４段階またはＳ１０６段階で算出されたアディティブレイテンシＡＬ１をコード値としてアクティブコマンドＡＣＴ１パケットに乗せて伝送する。続いて、Ｓ１１０段階では、コマンド衝突時点から前記算出されたアディティブレイテンシ分だけ早く現在リードコマンドＲＣ１を発生させてメモリ素子２００に伝送する。
【００５０】
Ｓ１１２では、メモリコントローラ１００でアクティブコマンドＡＣＴ１によって活性化されたバンク１に対するバンク内リード要請があるかをチェックする。Ｓ１１２段階でバンク内リード要請があれば、Ｓ１１４段階において、リードコマンドＲＣ１に従って受信される第１データＤ１に連続して第２データＤ２が受信されるように算出されたアディティブレイテンシＡＬ１分だけ早くバンク内リードコマンドＲＣ２パケットを発生してメモリ素子２００に伝送する。即ち、活性化されたバンク１に対してＲＣ１、ＲＣ２は、ともにＡＬ１分だけ早く発生される。
【００５１】
Ｓ１１６において、メモリコントローラ１００ではバンク内リードコマンドＲＣ２に従って受信される第２データＤ２に連続して第３データＤ３が受信されるように次アディティブレイテンシＡＬ２を算出する。Ｓ１１２段階でバンク内リード要請がなければ、Ｓ１１８段階では、アディティブレイテンシＡＬ２は基本値、即ち、“０”に算出する。
【００５２】
Ｓ１２０では、Ｓ１１６またはＳ１１８で算出されたアディティブレイテンシＡＬ２をコート値でアクティブコマンドＡＣＴ２パケットに乗せて伝送する。続いて、Ｓ１１２では、ＲＡＳ−ｔｏ−ＣＡＳ遅延時間が過ぎた後にリードコマンドＲＣ３パケットを発生してメモリ素子２００に伝送する。Ｓ１２４では、メモリコントローラ１００は、リードコマンドＲＣ１のコラムレイテンシＣＬが過ぎた後、メモリ素子２００から伝送された第１乃至第３データＤ１〜Ｄ３を連続的に受信する。
【００５３】
本発明の一実施形態によると、メモリコントローラ１００は、メモリ素子２００を制御するプログラムコードを格納する記録媒体を含むことができる。プログラムコードは、メモリコントローラ１００に図５に示された段階を実施するように指示することができる。
【００５４】
図６は本発明の好適な実施形態によるメモリ素子のブロック構成を示す。
【００５５】
図６を参照すると、メモリ素子２００は、パケット処理部２０２とメモリ部２０４とを含んで構成される。パケット処理部２０２は、ダウンローディングバス１０４及びアップローディング１０６を通じてメモリコントローラ１００と連結され、コマンド／アドレスパケット及びライトデータパケットを受信し、リードデータパケットを送信する。パケット処理部２０２は、ダウンローディングされたパケットをコラム単位でマルチプレクシングして、コマンド、バンクアドレス、ローアドレス、コラムアドレス、アディティブレイテンシ制御信号、ライトデータなどをメモリ部２０４に伝送する。また、パケット処理部２０２は、メモリ部２０４からリードされたデータをデマルチプレクシングしてリードデータパケットを形成する。
【００５６】
メモリ部２０４は、典型的にはＤＤＲ同期式マルチバンクメモリ構造として構成される。即ち、メモリ部２０４は、マルチバンクメモリブロック２１０、センス増幅ブロック２１２、バンクデコーダ２１４、アディティブレイテンシ制御部２１８、コラムデコーダ２２０、Ｉ／Ｏゲート２２４、入力データレジスタ２２６、出力データレジスタ２２８、モードレジスタ２３０、コラムレイテンシ及びバスト長さ制御部２３２及びコマンドデコーダ２３４を含む。
【００５７】
コマンドデコーダ２３４は、パケット処理部２０２からコマンドＣＭＤとアドレスＡＤＤＲの入力を受けて、各部を制御するための制御信号をメモリクロック信号ＭＣＬＫに同期して発生する。
【００５８】
バンクデコーダ２１４は、バンクアドレスＡＤＤＲの入力を受けて、選択されたバンクを活性化させるためのバンク制御信号を発生する。発生されたバンク制御信号は、ローデコーダ２１６、アディティブレイテンシ制御部２１８及びコラムデコーダ２２０に提供される。ローデコーダ２１６は、ローアドレスの入力を受けてメモリブロックの選択されたワードラインを活性させる。
【００５９】
コラムアドレス（ＣＯＬ  ＡＤＤＲ）は、アディティブレイテンシ制御部２１８を経てコラムデコーダ２２０に提供される。従って、コラムアドレスは、アディティブレイテンシ制御部２１８を経て与えられたアディティブレイテンシクロック数分だけ遅延された後にコラムデコーダ２２０に提供される。
【００６０】
アディティブレイテンシ制御部２１８は、パケット処理部２０２から提供されたアディティブレイテンシ制御信号ＡＬｉに応答してアクティブ動作区間毎に遅延クロック数値が再設定される。アディティブレイテンシコード値が“０”であると、遅延なしにすぐコラムデコーダ２２０にコラムアドレスが提供される。アディティブレイテンシコード値が“３”であると、３クロック遅延後にコラムデコーダ２２０にコラムアドレスが提供される。
【００６１】
入出力ゲート２２４は、コラムゲートアレイ、リードデータラッチ、ライトドライバ、プリフェッチ、データラインマルチプレックスなどのロジック回路を含む。入出力ゲート２２４は、コラムデコーダ２２０のデコーディング信号に応答して各バンクの特定コラムを選択する。ライト動作モードでは、入力データレジスタ２２６を通じて提供されたライトデータをセンスアンプブロック２１２に提供する。また、リード動作モードでは、センスアンプブロック２１２から出力されたリードデータを出力データレジスタ２２８に提供する。
【００６２】
モードレジスタ２３０は、アドレスを格納し、格納したモードレジスタセッティング値をコラムレイテンシ及びバスト長さ制御部２３２に提供する。コラムレイテンシ及びバスト長さ制御部２３２は、与えられた設定値によるコラムレイテンシ制御信号及びバスト長さ制御信号をコラムデコーダ２２０に提供してコラムレイテンシ及びバスト長さを制御する。
【００６３】
図７は本発明によるメモリ素子２００の動作タイミングを示す。図７は、ｔＲＣＤが４クロック、コラムレイテンシが４クロック、バスト長さが４に設定された例を示す。
【００６４】
図７を参照すると、パケット処理部２０２は、アクティブコマンド及びアドレスパケットの入力を受けて、Ｔ０タイミングでアクティブコマンドＡＣＴ１を発生してメモリ部２０４に提供する。コマンドデコーダ２３４では、メモリクロック信号に応答してアクティブ制御信号を発生する。また、パケット処理部２０２では、バンクアドレスをバンクデコーダ２１４に伝達し、ローアドレスをローデコーダに伝達する。また、第１アディティブレイテンシ制御信号ＡＬ１をアディティブレイテンシ制御部２１８に伝達して、アディティブレイテンシ制御部２１８を３クロック遅延状態に設定する。
【００６５】
パケット処理部２０２は、１クロック後にリードコマンド及びアドレスパケットの入力を受けて、Ｔ１タイミングでリードコマンドＲＣ１を発生してメモリ部２０４に提供する。パケット処理部２０２から提供されたコラムアドレスは、バンク１に対応するアディティブレイテンシ制御部２１８にラッチされ３クロック遅延された後、コラムデコーダ２２０に伝達される。
【００６６】
パケット処理部２０２は続いて、バンク内リードコマンド及びアドレスパケットの入力を受けＴ３タイミングでバンク１内リードコマンドＲＣ２を発生してメモリ部２０４に提供する。パケット処理部２０２から提供されたバンク１内リード動作のためのコラムアドレスは、バンク１に対応するアディティブレイテンシ制御部２１８にラッチされ３クロック遅延された後、コラムデコーダ２２０に伝達される。
【００６７】
パケット処理部２０２は、アクティブコマンド及びアドレスパケットの入力を受けて、Ｔ４タイミングでアクティブコマンドＡＣＴ２を発生してメモリ部２０４に提供する。パケット処理部２０２は、バンクアドレスをバンクデコーダ２１４に伝達しローアドレスをローデコーダに伝達する。また、第２アディティブレイテンシ制御信号ＡＬ２をバンク２に対応するアディティブレイテンシ制御部２１８に伝達してアディティブレイテンシ制御部２１８を０クロック遅延状態に設定する。
【００６８】
また、Ｔ１から３クロック遅延されたＴ４タイミングでＲＣ１に対応するコラムアドレスがコラムデコーダ２２０に伝達されpostedリード動作（Ｐ−ＲＣ１）が実行される。
【００６９】
２クロック後であるＴ６タイミングでは、ＲＣ２に対応するコラムアドレスがコラムデコーダ２２０に伝達されpostedリード動作Ｐ−ＲＣ２が実行される。
【００７０】
Ｔ８タイミングで、パケット処理部２０２からリードコマンドＲＣ３が発生されメモリ部２０４に提供される。これにバンク２に対するコラムアドレスは遅延特性が“０”に設定されたアディティブレイテンシ制御部２１８を通じて遅延なしにコラムデコーダ２２０に伝達されるのでposted  リード動作（Ｐ−ＲＣ３）が実行される。
【００７１】
また、バンク１の４クロックコラムレイテンシが過ぎたＴ８タイミングで、バスト長さ４である第１データＤ１が連続的に出力される。続いて、Ｔ１０タイミングで第２データＤ２が第１データに続いて連続的に出力される。Ｔ１２タイミングで、第３データＤ３が第２データに続いて連続的に出力される。
【００７２】
以上のように、第１乃至第３データが切れ目なしに連続的に出力される。そして、アディティブレイテンシが毎にアクティブ動作の際に再設定されるのでアディティブレイテンシ変更のための時間マージンを十分に確保することができ、ＭＲＳ動作を除去することができる。
【００７３】
上述したように、本発明ではマルチバンクメモリ素子を制御するメモリシステムでアクティブコマンド実行の度にアディティブレイテンシを変更することができるので事前にＭＲＳコマンドを通じて予め設定しなければならない煩わしさを防止し、ＭＲＳアクセスタイムをなくして動作速度を向上させることができる。また、アディティブレイテンシの制御を円滑にすることができるのでコマンドキューデザインを先入先出方式で制御することができメモリシステムの設計を容易にする。
【００７４】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７５】
【図１】従来の一般的なメモリ素子のリード動作を説明するためのタイミング図である。
【図２】従来のアディティブレイテンシを適用したメモリ素子のポスティド（Posted）ＣＡＳリード動作を説明するためのタイミング図である。
【図３】本発明の好適な実施形態によるメモリシステムのブロック図である。
【図４】本発明の好適な実施形態によるコマンド及びアドレスパケットの一例を示す図面である。
【図５】本発明の好適な実施形態によるメモリコントローラの動作を説明するための流れ図である。
【図６】本発明の好適な実施形態によるメモリ素子の望ましい一実施例のブロック図である。
【図７】図６のマルチバンクに対する連続的なリード動作を説明するためのタイミング図である。
【符号の説明】
【００７６】
１００      メモリコントローラ
１０２      リード要請スケジュ−リングキュー
１０４      ダウンローディングバス
１０６      アップローディングバス
２００      メモリ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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