(57)【要約】  【課題】  メモリ制御装置および画像処理装置において、コストの上昇を抑えつつ、２つ以上の信号列や画像フレームデータを簡単な構成によって同期させる。  【解決手段】  同期化装置１００′の信号処理部１０が、フレーム単位では非同期の、２つのカメラ３１０，３２０から入力された画像データＤ，Ｄ′をワークメモリ２１，２２にそれぞれ書き込む際の書込みアドレスＡｗij，Ｂｗijの発行を、画素データＤij，Ｄij′単位で、２Δｔの時間間隔で制御するととともに、読み出す際の画素データＤij，Ｄij′単位での読出しアドレスＡｒij，Ｂｒijの発行のタイミングを合致させることにより、２つの画像データＤ，Ｄ′をフレーム単位で同期させる。【選択図】            図４
2007020019.tif 000002
【特許請求の範囲】
【請求項１】
信号列が入力されるランダムアクセスメモリと、前記ランダムアクセスメモリへの入出力を制御するメモリ入出力制御手段とを備えたメモリ制御装置において、
前記メモリ入出力制御手段は、前記各信号列を構成する単位の信号を前記ランダムアクセスメモリに入力させる動作のための期間と前記単位の信号を前記ランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように、前記ランダムアクセスメモリを制御するとともに、
前記入力動作期間においては、前記信号列を構成する単位の信号の入力順にしたがって前記ランダムアクセスメモリに入力させ、前記出力動作期間においては、所望の経過時間にしたがって該ランダムアクセスメモリから信号を出力させるように制御することを特徴とするメモリ制御装置。
【請求項２】
第１の信号列が入力される第１のランダムアクセスメモリと、前記第１の信号列とは非同期の第２の信号列が入力される第２のランダムアクセスメモリと、前記第１のランダムアクセスメモリおよび前記第２のランダムアクセスメモリへの入出力を制御するメモリ入出力制御手段とを備え、
前記メモリ入出力制御手段は、前記各信号列を構成する単位の信号を、対応する前記ランダムアクセスメモリに入力させる動作のための期間と前記単位の信号を前記対応するランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように、かつ前記両ランダムアクセスメモリ間で前記入力動作期間同士および前記出力動作期間同士の各タイミングを合致させるように、前記両ランダムアクセスメモリを制御するとともに、
前記入力動作期間においては、前記各信号列を構成する単位の信号の入力順にしたがって、該信号を前記対応するランダムアクセスメモリにそれぞれ入力させ、前記出力動作期間においては、一方の前記ランダムアクセスメモリから出力される信号を、他方の前記ランダムアクセスメモリから出力される信号に対応させるように制御することを特徴とする信号列の同期化装置。
【請求項３】
前記信号列は画像データであり、前記単位の信号は、前記画像データが表す画像を構成する画素ごとのデータであることを特徴とする請求項２に記載の信号列の同期化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置および画像データ等信号列の同期化装置に関し、詳細には、メモリに入力された信号列の出力における制御の改良に関する。
【背景技術】
【０００２】
複数のカメラにより撮像して得られた複数の画像データ（画像１フレームを構成する全画素のデータからなる信号列）に対して、所定の信号処理を施したり、またこれら各画像データが表す画像全体を２つ以上同時に表示等させる場合には、これら複数の画像データを同期させて処理する必要があり、従来、この同期化の一つの手法として、ＦＩＦＯ（First-In First-Out」）タイプのメモリ（同時読み書き可能のメモリ）を用いた方法が知られていた。
【０００３】
ＦＩＦＯタイプのメモリは、入出力を同時に行えるため、時系列的に先行している方の画像データを、その構成単位である画素データ（ひとまとまりの画像データが表す画像を構成する画素単位の信号値）ごとにＦＩＦＯメモリに順次入力してゆき、先行している時間差に相当するタイミングで、ＦＩＦＯメモリの先頭から順次読出し（出力）を行えば、入出力間の時間差分だけ、先行する方の画像データを遅延させることができ、先行する方の画像データがＦＩＦＯメモリから出力された時点で、後続する方の画像データと同期させることができる（特許文献１等）。
【特許文献１】特開２００３−２３００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述したＦＩＦＯタイプのメモリは高価であるため、このＦＩＦＯメモリを用いて画像処理装置を構築すると、装置全体が高コストとなる。
【０００５】
しかも、同期化を図ろうとする画像の枚数（画像データの数）が増えるごとに、ＦＩＦＯメモリの数量も増やす必要があり、コストアップの度合いも格段に大きくなるという問題がある。
【０００６】
なお、同期を図ろうとする画像として、２以上のカメラでそれぞれ撮像された画像を適用しようとする場合には、カメラ自体を外部同期可能のカメラとする方策をとることもできるが、この外部同期可能のカメラは、特殊なカメラであるため、用途に適するだけのバリエーションが存在しなかったり、また、各カメラに同期用信号線を接続する必要があるため、配線の煩雑化やそれに伴う使い勝手の悪化を招くことにもなる。
【０００７】
本発明は上記事情に鑑みなされたものであって、コストの上昇を抑えつつ、簡単な構成によって、信号列を出力するまでの経過時間を任意に制御することができるメモリ制御装置および信号列の同期化装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るメモリ制御装置は、信号列が入力されるランダムアクセスメモリと、前記ランダムアクセスメモリへの入出力を制御するメモリ入出力制御手段とを備えたメモリ制御装置において、前記メモリ入出力制御手段は、前記各信号列を構成する単位の信号を前記ランダムアクセスメモリに入力させる動作のための期間と前記単位の信号を前記ランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように、前記ランダムアクセスメモリを制御するとともに、前記入力動作期間においては、前記信号列を構成する単位の信号の入力順にしたがって前記ランダムアクセスメモリに入力させ、前記出力動作期間においては、所望の経過時間にしたがって該ランダムアクセスメモリから信号を出力させるように制御することを特徴とする。
【０００９】
ここで、「信号をランダムアクセスメモリに入力させる動作のための期間と、信号をランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように制御する」とは、必ずしも、その動作期間中において、現に信号を入力させる動作を行い、あるいは現に信号を出力させる動作を行う必要はなく、少なくとも、現に信号を入力させる動作のための期間（入力期間）と、少なくとも、現に信号を出力させる動作のための期間（出力期間）とが交互に設定されていればよい。
【００１０】
すなわち、例えば、出力動作期間中は、入力済みの信号を現に出力してもよいし、出力することなく、その出力動作のために割り当てられた時間がそのまま経過するのを待っていてもよい。同様に、入力動作期間中には、信号は入力されず、その入力動作のために割り当てられた時間がそのまま経過するのを待っていてもよい。
【００１１】
本発明に係るメモリ制御装置のランダムアクセスメモリには、信号列が入力されるが、メモリ入出力制御手段は、信号列を構成する単位の信号をランダムアクセスメモリに入力させる動作のための期間と単位の信号をランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように制御する。
【００１２】
また、入力動作期間においては、信号列の入力順序通りに、ランダムアクセスメモリに入力されるように、メモリ入出力制御手段が制御を行う。
【００１３】
一方、出力動作期間においては、メモリ入出力制御手段が、所望の経過時間にしたがって該ランダムアクセスメモリから信号を出力させるように制御することにより、ＦＩＦＯタイプの高価なメモリや外部同期可能の特殊なカメラを用いることなく、例えばＳＲＡＭ等の安価な一般的なランダムアクセスメモリを用いて、メモリに信号列が入力されてから信号列が出力されるまでの経過時間を、任意に調整することができる。
【００１４】
本発明に係る信号列の同期化装置は、第１の信号列が入力される第１のランダムアクセスメモリと、前記第１の信号列とは非同期の第２の信号列が入力される第２のランダムアクセスメモリと、前記第１のランダムアクセスメモリおよび前記第２のランダムアクセスメモリへの入出力を制御するメモリ入出力制御手段とを備え、前記メモリ入出力制御手段は、前記各信号列を構成する単位の信号を、対応する前記ランダムアクセスメモリに入力させる動作のための期間と前記単位の信号を前記対応するランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように、かつ前記両ランダムアクセスメモリ間で前記入力動作期間同士および前記出力動作期間同士の各タイミングを合致させるように、前記両ランダムアクセスメモリを制御するとともに、前記入力動作期間においては、前記各信号列を構成する単位の信号の入力順にしたがって、該信号を前記対応するランダムアクセスメモリにそれぞれ入力させ、前記出力動作期間においては、一方の前記ランダムアクセスメモリから出力される信号を、他方の前記ランダムアクセスメモリから出力される信号に対応させるように制御することを特徴とする。
【００１５】
ここで、「信号をランダムアクセスメモリに入力させる動作のための期間と、信号をランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように制御する」とは、必ずしも、その動作期間中において、現に信号を入力させる動作を行い、あるいは現に信号を出力させる動作を行う必要はなく、少なくとも、現に信号を入力させる動作のための期間（入力期間）と、少なくとも、現に信号を出力させる動作のための期間（出力期間）とが交互に設定されていればよい。
【００１６】
すなわち、例えば、出力動作期間中は、入力済みの信号を現に出力してもよいし、出力することなく、その出力動作のために割り当てられた時間がそのまま経過するのを待っていてもよい。同様に、入力動作期間中には、信号は入力されず、その入力動作のために割り当てられた時間がそのまま経過するのを待っていてもよい。
【００１７】
本発明に係る信号列の同期化装置の第１のランダムアクセスメモリには、第１の信号列が入力され、第２のランダムアクセスメモリには、第２の信号列が入力されるが、第１の信号列と第２の信号列とは非同期であるため、各信号列が対応するランダムアクセスメモリに入力された時点では、両信号列は同期していない。
【００１８】
ここで、メモリ入出力制御手段は、各信号列を構成する単位の信号を対応するランダムアクセスメモリに入力させる動作のための期間と単位の信号を対応するランダムアクセスメモリから出力させる動作のための期間とが時系列的に交互となるように制御する。
【００１９】
さらに、メモリ入出力制御手段は、両ランダムアクセスメモリの入力動作期間同士のタイミングを合致させるように制御し、かつ両ランダムアクセスメモリの出力動作期間同士のタイミングを合致させるように制御する。
【００２０】
すなわち、メモリ入出力制御手段の制御によって、一方のランダムアクセスメモリが入力動作期間中のときは、他方のランダムアクセスメモリも入力動作期間中となり、一方のランダムアクセスメモリが出力動作期間中のときは、他方のランダムアクセスメモリも出力動作期間中となる。なお、メモリ入出力制御手段によるこの動作期間の同期制御は、基本となるクロック信号に基づいて動作させることにより行うことができる。
【００２１】
また、入力動作期間においては、各信号列の入力順序通りに、それぞれ対応するランダムアクセスメモリに入力されるように、メモリ入出力制御手段が制御を行う。
【００２２】
一方、出力動作期間においては、メモリ入出力制御手段が、一方のランダムアクセスメモリから出力される信号を、他方のランダムアクセスメモリから出力される信号に対応させるように制御するため、ランダムアクセスメモリから出力される時点において、第１の信号列と第２の信号列とは同期して出力される。
【００２３】
このように、本発明に係る信号列の同期化装置によれば、ＦＩＦＯタイプの高価なメモリや外部同期可能の特殊なカメラを用いることなく、例えばＳＲＡＭ等の安価な一般的なランダムアクセスメモリを用いて、このメモリに信号列が入力されてから信号列が出力されるまでの経過時間を、任意に調整することができるため、非同期の２つの画像データであっても、簡単に同期させることができる。
【００２４】
本発明に係る信号列の同期化装置においては、前記信号列を画像データとし、前記単位の信号を、前記画像データが表す画像を構成する画素ごとのデータとして適用するのが好適である。
【００２５】
画像データは、画像の構成要素である画素の配列位置（２次元上におけるｘｙ座標等によって特定される位置）に基づいて、第１の信号列（第１の画像データ）と第２の信号列（第２の画像データ）とを容易に対応づけることができるため、本発明による同期化の効果を顕著に発揮することができる。
【発明の効果】
【００２６】
本発明に係るメモリ制御装置によれば、ＦＩＦＯタイプの高価なメモリや外部同期可能の特殊なカメラを用いることなく、例えばＳＲＡＭ等の安価な一般的なランダムアクセスメモリを用いて、このメモリに信号列が入力されてから信号列が出力されるまでの経過時間を、任意に調整することができる。
【００２７】
本発明に係る信号列の同期化装置によれば、ＦＩＦＯタイプの高価なメモリや外部同期可能の特殊なカメラを用いることなく、例えばＳＲＡＭ等の安価な一般的なランダムアクセスメモリを用いて、これらのメモリに各信号列が入力されてから各信号列が出力されるまでの経過時間を、任意に独立して調整することができるため、非同期の２つの画像データであっても、簡単に同期させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明のメモリ制御装置および信号列の同期化装置に係る実施の形態について、図面を参照して説明する。
【００２９】
図１は、本発明の一実施形態に係るメモリ制御装置１００を含む画像処理システム２００を示すブロック図、図２は図１に示したメモリ制御装置１００の作用を説明するための、入力タイミングと出力タイミングとを時系列的に示した模式図である。
【００３０】
図示のメモリ制御装置１００は、ランダムアクセスメモリであるワークメモリ２０と、外部に設けられたカメラ３００（ＮＴＳＣ規格またはＰａｌ規格）によって撮像された画像データ（信号列の一例であり、例えばＲＧＢデータ）をサンプリングするデコード部４００に対して、そのサンプリング用のクロック信号ＣＬＫと制御用のコントロール信号とを入力して、サンプリングして得られた画像データの入力を受ける信号処理部１０と、信号処理部１０において処理された画像データを一時的に記憶するワークメモリ２０（ランダムアクセスメモリの一例であり、ＳＲＡＭ等の汎用メモリ）と、信号処理部１０のうちの画像処理部に対して画像処理用アドレスデータ（画像処理を画素ごとに行う場合等の変換用のアドレスデータであり、例えばテーブル形式などで格納されている。ワークメモリ中のある画素に対し、実画面（モニタ６００）上での配置位置アドレスなど。）を発行するアドレスデータ発行部３０とを備え、信号処理部１０は、上述した画像処理部の他に、入力された画像データをワークメモリ２０に入出力制御するメモリ入出力制御部を備えている。
【００３１】
ここで、デコード部４００からの画像データＤの１フレーム分を構成する個々の画素の信号値データ（以下、画素データという。画素データは具体的には、輝度信号や濃度信号等の２値あるいは多値の情報である。）Ｄij（ただし、i,jは、アドレスをｉｊ平面上で表現したとき、アドレスＡijを特定するための添字である。）は、２Δｔ[秒]の周期で順次、信号処理部１０に入力される。ただし、１つの画素データが信号処理部１０に実際に入力されるのに必要な入力動作時間は、図２（ａ）に示すように、Δｔ[秒]である。
【００３２】
また、入力動作時間Δｔ（図２（ａ）において最上段に示した期間）は、具体的には、２Δｔの周期で順次入力された画素データを、ワークメモリ２０の所定アドレスＡijに書き込むべき書込みアドレスＡｗij（アドレスＡijを書込み動作時に指定するときのアドレス表現形式である。）の発行期間（図２（ａ）において上から２段目に示した期間）と、この発行された書込みアドレスＡｗijに対応したアドレスＡijへの画素データＤijの書込みが行われる書込期間（図２（ａ）において上から３段目に示した期間）とからなる。なお、書込みアドレスＡｗijの発行は、メモリ入出力制御部としての信号処理部１０に備えられた書込みアドレス生成部１１によってなされる。
【００３３】
一方、一時的にワークメモリ２０に記憶された画素データＤijは、入力動作期間（Δｔの期間）に後続する出力動作期間（Δｔ）において、メモリ入出力制御部としての信号処理部１０に備えられた読出しアドレス生成部１２によって発行された読出しアドレスＡｒij（アドレスＡijを読出し動作時に指定するときのアドレス表現形式であり、書込みアドレスＡｗijと読出しアドレスＡｒijとは、ワークメモリ２０において、同一のアドレスＡijを特定するものである。）によって、ワークメモリ２０のアドレスＡijから読み出される。
【００３４】
この読出し動作の期間である出力動作時間Δｔ（図２（ａ）において上から４段目に示した期間）は、具体的には、ワークメモリ２０の所定アドレスから読み出すべき当該アドレスＡｒijの発行期間（図２（ａ）において上から５段目に示した期間）と、この発行されたアドレスＡijから画素データＤijの読出しが行われる読出期間（図２（ａ）において上から６段目に示した期間）とからなる。
【００３５】
また、メモリ入出力制御部（信号処理部１０）は、上述した入力動作の期間Δｔと出力動作の期間Δｔとが、時系列的に交互となって、この入力動作期間Δｔと出力動作期間Δｔとからなる一組の入出力動作期間の周期が２Δｔとなるように、ワークメモリ２０や各アドレス生成部１１，１２を制御する。
【００３６】
そして、メモリ入出力制御部（信号処理部１０）は、図２（ａ）最上段の入力動作期間においては、画素データＤijの入力順にしたがってワークメモリ２０に入力させ、例えば図２（ｂ）に示すように、書込みアドレスＡｗ11を発行してワークメモリ２０のアドレスＡ11にデータＤ11が、書込みアドレスＡｗ12を発行してアドレスＡ12にデータＤ12が、書込みアドレスＡｗ13を発行してアドレスＡ13にデータＤ13が、書込みアドレスＡｗ14を発行してアドレスＡ14にデータＤ14が、書込みアドレスＡｗ15を発行してアドレスＡ15にデータＤ15が、それぞれこの順に書き込まれる。
【００３７】
一方、メモリ入出力制御部（信号処理部１０）は、例えば、画素データＤ11を書き込んだときのタイミングから２．５周期（＝５Δｔ[秒]）経過したときの出力動作期間に、読出しアドレスＡｒ11を発行して、ワークメモリ２０のアドレスＡ11のデータＤ11を読み出し、次いで後続する出力期間にアドレスＡｒ12を発行してアドレスＡ12のデータＤ12を読み出し、次いで後続する出力期間にアドレスＡｒ13を発行してアドレスＡ13のデータＤ13を読み出す（図２（ｃ））ことにより、先頭の画素データＤ11が入力されてから、２．５周期分遅延させてこの先頭画素データＤ11を出力することができる。
【００３８】
以後の画素データＤ12，Ｄ13，…，Ｄij，…についても、同様に２．５周期分遅延させることができる。
【００３９】
なお、最初の入力動作期間（データＤ11が書き込まれた入力動作期間）と対になっている最初の出力動作期間と、2番目の入力動作期間（データＤ12が書き込まれた入力動作期間）と対になっている出力動作期間とにおいては、ワークメモリ２０において、データＤijが記憶されていないダミーの読出しアドレスＡｒを発行することによって、データＤijの出力を実質的に回避することができる。
【００４０】
次に、メモリ入出力制御部が、図３（ａ）に示すように、画素データＤ11を書き込んだときのタイミングから１．５周期（＝３Δｔ[秒]）経過したときの出力動作期間に、最初の読出しアドレスＡｒ11を発行する場合の作用について説明する。
【００４１】
この場合、メモリ入出力制御部は、アドレスＡｒ12を発行してワークメモリ２０のアドレスＡ11のデータＤ11を読み出し、次いで後続する出力期間にアドレスＡｒ12を発行してアドレスＡ12のデータＤ12を読み出し、次いで後続する出力期間にアドレスＡｒ13を発行してアドレスＡ13のデータＤ13を読み出し、次いで後続する出力期間にアドレスＡｒ14を発行してアドレスＡ14のデータＤ14を読み出す（図３（ｃ））ことにより、先頭の画素データＤ11が入力されてから、１．５周期分遅延させてこの先頭画素データＤ11を出力することができる。
【００４２】
以後の画素データＤ12，Ｄ13，…，Ｄij，…についても、同様に１．５周期分遅延させることができる。
【００４３】
そして、このようにしてワークメモリ２０から遅延して順次出力された画素データＤ11，Ｄ12，Ｄ13，…，Ｄij，…は、その遅延タイミングでエンコード部５００に入力され、ＮＴＳＣ信号に変換されて、モニタ６００（ＬＣＤ、ブラウン管等）に可視画像として表示される。
【００４４】
以上のように、本実施形態のメモリ制御装置１００は、読出しアドレスＡｒの発行タイミングを調整する（最初の読込みアドレスＡｗの発行からの遅れを調整する）ことによって、ＦＩＦＯタイプの高価なメモリや外部同期可能の特殊なカメラを用いることなく、例えばＳＲＡＭ等の安価な一般的なランダムアクセスメモリ（ワークメモリ２０）を用いて、メモリに画素データＤijが入力されてから画素データＤijが出力されるまでの経過時間を、任意に調整することができる。
【００４５】
図４は、上述したメモリ入出力制御装置１００を、互いに同期化されていない２系統から入力される画像データＤ，Ｄ′の同期化に利用した同期化装置１００′として作用させる画像処理システム２００′である。
【００４６】
すなわち、この同期化装置１００′には、互いに非同期の２つのカメラ３１０，３２０（ＮＴＳＣ規格同士またはＰａｌ規格同士）から、対応する各デコード部４１０，４２０を介して、それぞれ画像データＤ，Ｄ′が、入力される。
【００４７】
このとき、各デコード部４１０，４２０は、同期化装置１００′から入力された共通のクロック信号ＣＬＫおよびコントロール信号によって制御されているため、各デコード部４１０，４２０から画像データＤ，Ｄ′が入力されるタイミングは、少なくともクロック信号の周期のレベルでは同期している。すなわち、両画像データＤ，Ｄ′が同期化装置１００′に入力される時の時間差が、タイミングクロック信号の周期の整数倍の時間差以外になることはない。
【００４８】
しかし、両画像データＤ，Ｄ′の各フレームの先頭画素データＤ11，Ｄ11′が同時に同期化装置１００′に入力されるのではないため、画像データＤ，Ｄ′単位（フレーム単位）での入力タイミングでは、両画像データＤ，Ｄ′は非同期である。
【００４９】
また、この同期化装置１００′の信号処理部１０には、各デコード部４１０，４２０から同期分離信号がそれぞれ入力されるタイミングで、一方のカメラ３１０からの画像データＤ用のワークメモリ２１に書込みアドレスＡｗij（書込みアドレスＡｗijは、アドレスＡijを書込み動作時に指定するものである。）を発行する書込アドレス生成部１１ａと、他方のカメラ３２０からの画像データＤ′用のワークメモリ２２に書込みアドレスＢｗij（書込みアドレスＢｗijは、アドレスＢijを書込み動作時に指定するものである。）を発行する書込アドレス生成部１１ｂと、両ワークメモリ２１，２２からそれぞれ、独立して画像データＤ，Ｄ′を読み出すために、各ワークメモリ２１，２２ごとに、読出しアドレスＡｒij，Ｂｒij（読込みアドレスＡｒij，Ｂｒijは、アドレスＡij，Ｂijを書込み動作時に指定するものであり、書込みアドレスＡｗijと読出しアドレスＡｒijとは、ワークメモリ２１において、同一のアドレスＡijを特定するものであり、書込みアドレスＢｗijと読出しアドレスＢｒijとは、ワークメモリ２２において、同一のアドレスＢijを特定するものである。）を発行する読出しアドレス生成部１２とが備えられている。
【００５０】
さらに、信号処理部１０のうちメモリ入出力制御部は、図１に示したメモリ制御装置１００におけるメモリ入出力制御部と同様に、ワークメモリ２１についての入力動作時間Δｔ（図５のワークメモリ２１において最上段に示した期間）と出力動作期間（図５のワークメモリ２１において上から４段目に示した期間）とは、時系列的に交互となるように、ワークメモリ２１、各アドレス生成部１１ａ，１２を制御し、同様に、ワークメモリ２２についての入力動作時間Δｔ（図５のワークメモリ２２において最上段に示した期間）と出力動作期間（図５のワークメモリ２２において上から４段目に示した期間）とは、時系列的に交互となるように、ワークメモリ２２、各アドレス生成部１１ｂ，１２を制御し、さらに、ワークメモリ２１に対する入力動作時間のタイミングとワークメモリ２２に対する入力動作時間のタイミングとが合致するように（ワークメモリ２１に対する出力動作時間のタイミングとワークメモリ２２に対する出力動作時間のタイミングとが合致するように）、各メモリ２１，２２、各アドレス生成部１１ａ，１１ｂ，１２を制御する。
【００５１】
ここでは、例えば、画像データＤ′の入力タイミングである書込みアドレスＢｗijの発行タイミングは、図５に示すように、画像データＤの入力タイミングである書込みアドレスＡｗijの発行タイミングよりも、２Δｔだけ遅延しているものとする。
【００５２】
さらにまた、メモリ入出力制御部は、入力動作時間においては、各画像データＤ，Ｄ′を構成する単位の画素データＤij，Ｄij′の入力順にしたがって、これら画素データＤij，Ｄij′を対応するワークメモリ２１，２２にそれぞれ入力させ、出力動作時間においては、一方のワークメモリ２１から出力される画素データＤijを、他方のワークメモリ２２から出力される画素データＤij′に対応させるように制御する。
【００５３】
ここで、各ワークメモリ２１，２２および各アドレス生成部１１ａ，１１ｂ，１２はそれぞれ、前述した図１のメモリ制御装置１００におけるメモリ入出力制御部による図３に示した作用と同様に、メモリ入出力制御部によって、各読出しアドレスＡｒ，Ｂｒの発行タイミングを独立して調整するが、このとき、各書込みアドレスＡｗ，Ｂｗの発行タイミングの時間差である２Δｔを解消するように、各読出しアドレスＡｒ，Ｂｒの発行タイミング調整する。
【００５４】
すなわち、図５に示す例では、カメラ３１０で撮像されたＮＴＳＣ信号の画像データＤは、クロック信号によってデコード部４１０で復号化されて、画素データＤ11，Ｄ12，…，Ｄij，…の順に、２Δｔの時間間隔で信号処理部１０に入力され、メモリ入出力制御部が書込みアドレス生成部１１ａに対して、各画素データＤ11，Ｄ12，…，Ｄij，…の入力タイミングで、すなわち２Δｔの時間間隔で、各画素データＤ11，Ｄ12，…，Ｄij，…にそれぞれ対応する書込みアドレスＡｗ11，Ａｗ12，…，Ａｗij，…を発行する。
【００５５】
これにより、ワークメモリ２１のアドレスＡ11，Ａ12，…，Ａij，…に、２Δｔの時間間隔で、画素データＤ11，Ｄ12，…，Ｄij，…が書き込まれる。
【００５６】
一方、カメラ３２０で撮像されたＮＴＳＣ信号の画像データＤ′は、クロック信号によってデコード部４２０で復号化されて、画素データＤ11′，Ｄ12′，…，Ｄij′，…の順に、２Δｔの時間間隔で信号処理部１０に入力され、メモリ入出力制御部が書込みアドレス生成部１１ｂに対して、各画素データＤ11′，Ｄ12′，…，Ｄij′，…の入力タイミングで、すなわち２Δｔの時間間隔で、各画素データＤ11′，Ｄ12′，…，Ｄij′，…にそれぞれ対応する書込みアドレスＢｗ11，Ｂｗ12，…，Ｂｗij，…を発行する。
【００５７】
これにより、ワークメモリ２２のアドレスＢ11，Ｂ12，…，Ｂij，…に、２Δｔの時間間隔で、画素データＤ11′，Ｄ12′，…，Ｄij′，…が書き込まれる。
【００５８】
ここで、画素データＤij′の信号処理部１０への入力タイミングは、画素データＤijの入力タイミングに対して、２Δｔだけ遅延しているため、メモリ入出力制御部は、両ワークメモリ２１，２２に格納されている、実画像上における位置が対応している画素データＤ11，Ｄ11′の組、Ｄ12，Ｄ12′の組、…、Ｄij，Ｄij′の組、をそれぞれ構成する画素データ同士が同一タイミングで出力されるように、ワークメモリ２１への読出しアドレス生成部１２に対しては、入力タイミングから５Δｔ時間後に、２Δｔの時間間隔で、読出しアドレスＡｒ11，Ａｒ12，…，Ａｒij，…を発行し、各アドレスＡ11，Ａ12，…，Ａij，…から画素データＤ11，Ｄ12，…，Ｄij，…を出力させる。
【００５９】
一方、メモリ入出力制御部は、ワークメモリ２２への読出しアドレス生成部１２に対して、入力タイミングから３Δｔ時間後に、２Δｔの時間間隔で、読出しアドレスＢｒ11，Ｂｒ12，…，Ｂｒij，…を発行し、各アドレスＢ11，Ｂ12，…，Ｂij，…から画素データＤ11′，Ｄ12′，…，Ｄij′，…を出力させる。
【００６０】
この結果、実画像上において位置が互いに対応している画素データＤ11，Ｄ11′の組が同時に、画素データＤ12，Ｄ12′の組が同時に、というように、画素データＤij，Ｄij′の組を構成する画素データ同士が同時に出力され、画像データＤ，Ｄ′は画像単位（フレーム単位）で同期して出力される。
【００６１】
これにより、信号処理部１０のうち画像処理部は、非同期で入力された２つの画像データＤ，Ｄ′を、実画像上で位置が互いに対応している画素データＤij，Ｄij′を対応させて、画像処理を行うことができ、この画像処理によって得られた画像データは、エンコード部５００に入力され、ＮＴＳＣ信号に変換されて、モニタ６００に可視画像として表示されることができる。
【００６２】
以上のように、本実施形態の同期化装置１００′は、読出しアドレスＡｒ，Ｂｒの発行タイミングを調整する（各読込みアドレスＡｗ，Ｂｗの発行からの遅れを調整する）ことによって、ＦＩＦＯタイプの高価なメモリや外部同期可能の特殊なカメラを用いることなく、例えばＳＲＡＭ等の安価な一般的なランダムアクセスメモリ（ワークメモリ２１，２２）を用いて、これらのメモリ２１，２２に画素データＤij，Ｄij′がそれぞれ入力されてから画素データＤij，Ｄij′が出力されるまでの経過時間を、任意に独立して調整することができるため、非同期の２つの画像データＤ，Ｄ′であっても、簡単に同期させることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態に係るメモリ制御装置を含む画像処理システムを示すブロック図である。
【図２】図１に示したメモリ制御装置の作用を説明するための、入力タイミングと出力タイミング（入力タイミングから５Δｔ時間後）とを時系列的に示した模式図である。
【図３】図１に示したメモリ制御装置の作用を説明するための、入力タイミングと出力タイミング（入力タイミングから３Δｔ時間後）とを時系列的に示した模式図である。
【図４】本発明の一実施形態に係る同期化装置を含む画像処理システムを示すブロック図である。
【図５】図４に示した同期化装置の作用を説明するための、２つのワークメモリへの入力タイミングと出力タイミングとを時系列的に示した模式図である。
【符号の説明】
【００６４】
１０    信号処理部（メモリ入出力制御手段）
１１ａ  書込みアドレス生成部（ワークメモリ２１に対して）
１１ｂ  書込みアドレス生成部（ワークメモリ２２に対して）
１２    読出しアドレス生成部（ワークメモリ２１，２２に対して）
２１    ワークメモリ（ランダムアクセスメモリ）
２２    ワークメモリ（ランダムアクセスメモリ）
１００′  同期化装置
３１０    カメラ
３２０    カメラ
Ｄ，Ｄ′  画像データ
Ｄij      画素データ（画像データＤ）
Ｄij′    画素データ（画像データＤ′）
Ａｗij    書込みアドレス（画素データＤij）
Ｂｗij    書込みアドレス（画素データＤij′）
Ａｒij    読出しアドレス（画素データＤij）
Ｂｒij    読出しアドレス（画素データＤij′）
Ａij      アドレス（ワークメモリ２１）
Ｂij      アドレス（ワークメモリ２２）
【図１】
2007020019.tif 000003
【図２】
2007020019.tif 000004
【図３】
2007020019.tif 000005
【図４】
2007020019.tif 000006
【図５】
2007020019.tif 000007