(57)【要約】      （修正有）【課題】近年における階調データの多階調化の進展に伴い、表示制御装置における回路のレイアウト面積が増大し、表示制御装置の製造コストが増大している。また、動作電圧低電圧化の進展に伴い、多階調化の進展と相俟って試験時間が増大し、表示制御装置の製造コストが増大している。【解決手段】本発明の表示制御装置は、スタートパルスとクロックとを取り込んで順次パルスを出力するシフトレジスタと、階調データを上記シフトレジスタから出力されるパルスに同期して取り込んで保持するデータ保持ブロック、上記保持ブロックから出力される階調データをＤＡコンバートするＤＡコンバータと、ＤＡコンバートされた階調データを増幅してソース出力として外部に出力するＡＭＰとを備える。特に、データ保持ブロックが備えているデータレジスタ及びデータラッチを、２段Ｌａｔｃｈを用いて従来のＤ型フリップフロップ構成によるものと同等の機能を実現している。【選択図】図７
2007183373.tif 000002
【特許請求の範囲】
【請求項１】
それぞれスタートパルスとクロックとの入力に基づいてパルスを出力するシフトレジスタと、
前記シフトレジスタに接続され、画像表示用の階調データを前記シフトレジスタから出力される前記パルスに同期させて保持するデータ保持ブロックと、
前記データ保持ブロックに接続され、前記データ保持ブロックから出力される前記階調データをＤＡコンバートするためのＤＡコンバータと、
前記ＤＡコンバータに接続され、前記ＤＡコンバータによりＤＡコンバートされた前記階調データを増幅し、ソース出力として画像を表示するための表示部に出力するアンプと
を具備し、
前記データ保持ブロックは、それぞれ１段のラッチにより構成されるデータレジスタとデータラッチとを備える表示制御装置。
【請求項２】
請求項１に記載の表示制御装置において、
前記データレジスタと前記データラッチとを構成する前記１段のラッチは、それぞれＤ型フリップフロップと同等の機能を有するように構成される表示制御装置。
【請求項３】
画像表示用の階調データをテストクロックに同期させて取り込み保持するデータ保持ブロックと、
前記データ保持ブロックに接続され、前記データ保持ブロックから出力される前記階調データをＤＡコンバートするためのＤＡコンバータと、
前記ＤＡコンバータに接続され、前記ＤＡコンバータによりＤＡコンバートされた前記階調データを増幅し、ソース出力として画像を表示するための表示部に出力するアンプと
前記データ保持ブロックに接続され、前記データ保持ブロックから出力される前記階調データをテスト出力として出力するためのテスト出力部と
を具備し、
前記データ保持ブロックは、それぞれ１段のラッチにより構成されるデータレジスタおよびデータラッチと、ＯＲ回路とを有し、
前記ＯＲ回路を介して前記データレジスタに入力されるテストクロックに基づいて前記テスト出力部から出力される前記テスト出力を確認することにより、前記データ保持ブロックの試験が行われる表示制御装置。
【請求項４】
画像表示用の階調データをテストクロックに同期させて取り込んで保持し、テスト信号によりシフトレジスタとなるデータ保持ブロックと、
前記データ保持ブロックに接続され、前記データ保持ブロックから出力される前記階調データをＤＡコンバートするためのＤＡコンバータと、
前記ＤＡコンバータに接続され、前記ＤＡコンバータによりＤＡコンバートされた前記階調データを増幅し、ソース出力として画像を表示するための表示部に出力するアンプと、
前記データ保持ブロックと前記ＤＡコンバータとの間に、前記データ保持ブロックと前記ＤＡコンバータとの電気的な接続をオンオフするための第１スイッチと、前記ＤＡコンバータと任意の基準電位との電気的な接続をオンオフするための第２スイッチと
を具備する表示制御装置。
【請求項５】
請求項４に記載の表示制御装置において、
前記第１スイッチと前記第２スイッチとは、前記データ保持ブロックと前記ＤＡコンバータのうち、前記階調データの任意のビット数に対応する位置に配設され、前記第１スイッチと前記第２スイッチとが配設されない前記データ保持ブロックと前記ＤＡコンバータとは電気的に直結される表示制御装置。
【請求項６】
画像表示用の階調データをテストクロックに同期させて取り込んで保持し、テスト信号によりシフトレジスタとなるデータ保持ブロックと、
ソース出力として画像を表示するための表示部に出力するインバータと
を具備し、
前記インバータの入力は前記データ保持ブロックの任意のビットに接続され、前記データ保持ブロックのデータは前記ソース出力に出力され、前記ソース出力を確認することにより前記データ保持ブロックの試験が行われる表示制御装置。
【請求項７】
請求項４から６までの少なくとも一項に記載の表示制御装置において、
前記データ保持ブロックは、それぞれＤ型のフリップフロップ、あるいは１段のラッチにより構成されるデータレジスタおよびデータラッチと、ＯＲ回路とを有し、
前記ＯＲ回路を介して前記データレジスタに入力されるテストクロックに基づいて前記アンプの出力用端子から出力される前記ソース出力を確認することにより、前記データ保持ブロックの試験が行われる表示制御装置。
【請求項８】
請求項１から７までのいずれか一項に記載の表示制御装置と、
前記表示制御装置により表示制御され、画像を表示するための表示部と
を具備する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス型の液晶パネルなどの表示装置の制御を行うための表示制御装置に関する。
【背景技術】
【０００２】
液晶パネルなどの表示装置を制御する従来の表示制御装置について、当該表示制御装置の回路図を示す図１と、図１の動作を示すタイミングチャートである図２と、一般的なＤ形フリップフロップの回路図を示す図３とに基づいて説明する。図１に示されるように、当該表示制御装置は、スタートパルスとクロックとを取り込んで順次パルスを出力するシフトレジスタと、液晶パネルの階調データを、上記シフトレジスタから出力されるパルスに同期させて取り込んで保持するデータ保持ブロックと、上記データ保持ブロックから出力される階調データをＤＡコンバートするためのＤＡコンバータと、ＤＡコンバータによりＤＡコンバートされた階調データを増幅してソース出力として外部に出力するＡＭＰとを備えている。また、データ保持ブロック４は、データレジスタ２とデータラッチ３とを備えている。シフトレジスタ１は、通常、外部からスタートパルスが１パルス入力されると、クロック信号に基づいて、図２に示すようにシフトレジスタ１の各出力端子ＳＣＬＫ１、ＳＣＬＫ２・・・ＳＣＬＫ（ｎ−１）、ＳＣＬＫｎに順次１パルスを出力する（以後、この順次出力する１パルスを総称してシフトパルスと呼ぶ）。データ保持ブロック４に備えられているデータレジスタ２は、図３に示すような波形の立ち下り時にデータを取り込むＤ形フリップフロップ（以後、Ｄ−ＦＦ）を使用しているので、各シフトパルスの立ち下りに基づいて、階調データを順次Ｄ−ＦＦに取り込んでいく（階調データは複数ビットのバス幅を持っており、データレジスタ２のＤ−ＦＦは階調データと同一のバス幅を持つが、図面上は省略してある）。データラッチ３には、波形の立ち上がり時にデータを取り込むＤ−ＦＦを使用している。データラッチ３は、データレジスタ２が、ＡＭＰ６全ての階調データを保持した後、ストローブの立ち上がりに基づいて、データレジスタ２のデータを保持する（データラッチ３のＤ−ＦＦも階調データと同一のバス幅を持つが図面上は省略してある）。ＤＡコンバータ（ＤＡＣ）５は、データラッチ３に保持されていた階調データをＤＡコンバートしてＡＭＰ６に出力する。ＡＭＰ６は、シフトパルスのタイミングに基づいて、データ保持ブロック４に保持されていた階調データを増幅して、ソース出力Ｓ１、Ｓ２、・・・、Ｓ（ｎ−１）、Ｓｎとして外部に出力する。
【０００３】
近年における階調データの多階調化の要望に応じて、表示制御装置においては、例えば階調数が６ｂｉｔから９ｂｉｔへ増加した場合、図１に示される表示制御装置のデータ保持ブロック４に備えられているデータレジスタ２とデータラッチ３、およびデータ保持ブロック４に接続されているＤＡＣ５は、それぞれ回路規模が１．５倍になる。表示制御装置の製造にかかる製造コストは、当該表示制御装置の備える回路レイアウト面積に比例するので、当該表示制御装置の製造コストはこれにより増大する。また、当該表示制御装置に備わるデータ保持ブロック４の試験においては、様々な階調データを書き込み、この階調データをＤＡコンバータ５によりＤＡコンバートし、最終的にＡＭＰ６からのソース出力７として出力結果が確認される。ソース出力７は、上記したように、Ｓ１、Ｓ２、…、Ｓ（ｎ−１）、Ｓｎといった複数出力であり、データ保持ブロック４に同一の階調データ書き込んだ場合でも、製造上の要因等により、ＡＭＰ６から出力されるソース出力７は、それぞれ全く同一の出力結果とはならず、ある程度のばらつきを持って出力される。このため、最終的にＡＭＰ６からのソース出力７を確認する際には、このばらつきを考慮して出力結果の判定をしなければならない。図４Ａに、上記ばらつきを考慮してＡＭＰ６からのソース出力７を確認する際の模式図が示してある。しかし、近年における階調データの多階調化、あるいは低電圧化の進展に伴い、階調データの１ＬＳＢの差が当該表示制御装置の製造上の要因等に起因するＡＭＰ６からの出力ばらつきに対して小さくなりつつあり、図４Ｂに示されるように、データ保持ブロック４の下位ビットの試験が困難になりつつある。図４Ｂは、多階調化および低電圧化の進展に伴い、階調データの１ＬＳＢの差が当該表示制御装置の製造上の要因等に起因するＡＭＰ６からの出力ばらつきに対して小さくなっていることを示す模式図である。図４Ｂに示されるように、多階調化および低電圧化が進展すると、１ＬＳＢ隣の階調における判定レベル領域がオーバーラップすることにより、ソース出力７が隣接しているどちらの階調の出力を示しているのか明確に判定出来なくなる。図５には、１つのＡＭＰ６から出力されるソース出力７のソース出力波形が示されている。図５に見られるように、１つのＡＭＰ６から出力されるソース出力７のソース出力電圧を判定するための判定レベル領域は狭い。また、低消費電力化のためにＡＭＰ６の駆動能力を高めることは出来ない。このため、ソース出力７に基づいて、データ保持ブロックの試験をするには多くの時間を要するようになってきている。
【０００４】
上記した技術に関連して以下のような報告がなされている。
【０００５】
特開２００４−３０１５１３号公報に開示されている「半導体装置およびその試験方法」では、液晶駆動回路を有する半導体装置であって、液晶駆動回路は、ディジタル機能部と、アナログ機能部と、ディジタル機能部とアナログ機能部とを機能的に分割し、ディジタル機能部の試験結果の出力をアナログ機能部を介さずに液晶駆動回路の外部に出力する第１端子とを有する半導体装置およびその試験方法が提案されている。また、当該半導体装置では、試験用端子としてＥｎａｂｌｅ端子、ＤａｔａＩｎ端子、ＳＣＬＫ端子を追加することで、データ保持ブロックを制御し、データ保持ブロックを１個のシフトレジスタとして使用し、同じく試験用端子として追加したＤａｔａＯｕｔ端子にデータ保持ブロックの保持データをシリアルに出力することで、データ保持ブロックの試験をデジタル的に論理判定可能としている。
【０００６】
この半導体装置およびその試験方法により、明記されてはいないものの、近年における階調データの多階調化、あるいは低電圧化の進展に伴い、階調データの１ＬＳＢの差が当該半導体装置の製造上の要因等に起因する出力ばらつきに対して小さくなりつつあり、データラッチブロックの下位ビットの試験が困難になる問題を解決し、試験時間の短縮を実現する。また、データ保持ブロックを制御して、データ保持ブロックをＮ個のシフトレジスタとし、Ｎ本のＤａｔａＩｎ端子及びＤａｔａＯｕｔ端子を追加することで、データ保持ブロックを１個のシフトレジスタとした場合に対して、データ書き込み時間及び保持データの読み出し時間を従来のＮ分の１の時間で実現する。
【０００７】
【特許文献１】特開２００４−３０１５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した半導体装置およびその試験方法によっても、近年の階調数増加に伴う半導体装置の製造コストを抑制することはできない。上記半導体装置のシフトレジスタには、一般的なＤ−ＦＦが使用されている。このため、上記半導体装置のレイアウトには、図６に示されるように、１つのソース出力に対応して、それぞれ１つのＰＡＤ、１つのＡＭＰ、１つのＤＡＣ、および２つのＤ−ＦＦを必要とする。半導体装置の製造コスト低減のためには、半導体装置のレイアウト面積を小さくするのが有効であり、レイアウトパターンの長辺より短辺を小さくすることが、特に効果が大きい。しかしながら当該半導体装置においては、データ保持ブロックの構成が具体的に開示されていないので、この短辺を小さくすることによるコスト低減の開示は無い。また、当該半導体装置においては、ＤａｔａＯｕｔ端子を追加しているが、試験時にＤａｔａＯｕｔ端子の出力バッファのサイズが小さい場合、データを読み出すのに時間が掛かる。このため、試験の高速化を実現するためにＤａｔａＯｕｔ端子の出力バッファのサイズを大きくする必要があり、半導体装置のレイアウト面積が逆に大きくなりコスト増加に繋がる。また、試験の更なる高速化を図る場合にも、シフトレジスタをＮ分割し、高速化のために大きくした出力バッファであるＮ本のＤａｔａＯｕｔ端子が必要となり、コスト増加に繋がる。
【０００９】
また、近年における階調データの多階調化の進展に伴い、表示制御装置における回路のレイアウト面積が増大し、これによる表示制御装置の製造コストが増大している。さらに、動作電圧の低電圧化の進展に伴い、上記した多階調化の進展と相俟って試験時間が増大し、このために表示制御装置の製造コストが増大している。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明の表示制御装置は、それぞれスタートパルスとクロックとの入力に基づいてパルスを出力するシフトレジスタ（１）と、シフトレジスタに接続され、画像表示用の階調データをシフトレジスタから出力されるパルスに同期させて保持するデータ保持ブロック（１０４）と、データ保持ブロックに接続され、データ保持ブロックから出力される階調データをＤＡコンバートするためのＤＡコンバータ（５）と、ＤＡコンバータに接続され、ＤＡコンバータによりＤＡコンバートされた階調データを増幅し、ソース出力として画像を表示するための表示部に出力するアンプ（６）とを備え、データ保持ブロックは、それぞれ１段のラッチにより構成されるデータレジスタ（１０２）とデータラッチ（１０３）とを有する。
【発明の効果】
【００１２】
本発明により、回路のレイアウト面積を削減し、これにより製造コストの抑制を実現する表示制御装置を提供することができる。特に、データ保持ブロックにＬａｔｃｈ回路を使用し、Ｌａｔｃｈ回路を用いてＤ−ＦＦと同じ機能を有する構成とすることで従来の動作を維持しつつ、回路レイアウト面積の削減が可能となる。
【００１３】
また、本発明により、Ｌａｔｃｈ回路を用いてＤ−ＦＦと同じ機能を有するシフトレジスタを構成することにより、データ保持ブロックの試験を、デジタル出力を用いた論理判定により実施することができる。さらに、ＤＡコンバータに入力するデータ保持ブロックからの出力データの下位の複数ビットを任意の値に設定することで、テスト用の出力端子を設けなくとも、ソース出力端子を用いてデータ保持ブロックの試験を行うことが出来る。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）表示制御装置
本発明の実施の形態１に係わる表示制御装置の回路図を図７に示す。本実施の形態に係わる表示制御装置は、実施の形態５として後述する、表示制御装置と、当該表示制御装置により表示制御され、画像を表示するための表示部とを備える表示装置における表示制御装置として適用されるものである。
【００１５】
本実施の形態に係わる表示制御装置は、図示せぬ回路基板と、回路基板上に配置され、それぞれスタートパルスとクロックとを取り込んで順次パルスを出力するシフトレジスタ１と、シフトレジスタに接続され、画面表示用の階調データをシフトレジスタ１から出力されるパルスに同期させて取り込んで保持するデータ保持ブロック１０４と、データ保持ブロックに接続され、データ保持ブロック１０４から出力される階調データをＤＡコンバートするためのＤＡコンバータ（ＤＡＣ）５と、ＤＡコンバータに接続され、ＤＡコンバータ５によりＤＡコンバートされた階調データを増幅してソース出力（Ｓ１、Ｓ２、・・・、Ｓ（ｎ−１）、Ｓｎ）７として画像を表示するための表示部に出力するＡＭＰ６とを備えている。データ保持ブロック４は、データレジスタ１０２とデータラッチ１０３とを備えている。
【００１６】
次に、本実施の形態を構成する構成要件それぞれについて詳細に説明する。本実施の形態におけるシフトレジスタ１は、従来技術のそれと同様なためここではその説明を省略する。本実施の形態におけるデータ保持ブロック１０４は、データレジスタ１０２とデータラッチ１０３とにより構成される。本実施の形態においては、特に、データ保持ブロック１０４に備えられるデータレジスタ１０２とデータラッチ１０３とを構成するのに、図９に示すようなＬａｔｃｈを用いる。これにより、従来の図３に示されるＤ−ＦＦを用いた従来のデータ保持ブロックと比較して、その回路規模が半分になる。図９に示されているＬａｔｃｈは、一般的な構成を有するものであり、Ｌａｔｃｈ制御信号ＬＡが“１”の場合にデータスルー（データ取り込み口が開いており、その間データが変化すると出力も変化する。）、“０”の場合にデータを保持する機能を備えたものである。データレジスタ１０２を構成するＬａｔｃｈにおいては、その制御端子であるＬＡ端子にシフトパルスが入力される。また、データ入力端子であるＤ端子に階調データが入力され、データ出力端子であるＱ端子は、データラッチ１０３を構成するＬａｔｃｈのＤ端子に接続される。
【００１７】
データラッチ１０３を構成するＬａｔｃｈにおいては、ＬＡ端子にストローブ信号が入力され、また、Ｑ端子はＤＡＣ５へ接続される。図７に示されるデータレジスタ１０２及びデータラッチ１０３では、階調データのバス幅分のＬａｔｃｈは省略してある。ＤＡＣ５には、基準電圧と前述のデータラッチ１０３を構成しているＬａｔｃｈのＱ端子が接続される。ＤＡＣ５の出力端子は、ＡＭＰ６の入力端子へ接続される。
【００１８】
（実施の形態１の動作原理）
次に、図８に示されるタイミングチャートに基づいて、本実施の形態の動作原理について説明する。
【００１９】
本実施の形態に係わる表示制御装置が起動すると、シフトレジスタ１は、通常、外部からスタートパルスが１パルス入力されると、クロック信号に基づいて、図７に示すようにシフトレジスタ１の各出力端子ＳＣＬＫ１、ＳＣＬＫ２・・・ＳＣＬＫ（ｎ−１）、ＳＣＬＫｎに順次１パルスを出力する（以後、この順次出力する１パルスを総称してシフトパルスと呼ぶ）。データ保持ブロック１０４に備えられているデータレジスタ１０２を構成するＬａｔｃｈは、Ｌａｔｃｈ制御信号ＬＡが“１”でデータスルーし、“０”でデータ保持を行う。つまり、シフトパルスであるＳＣＬＫ１が“１”の場合に階調データを取り込み、ＳＣＬＫ１が“０”の場合に階調データを保持する。次に、シフトパルスであるＳＣＬＫ２が“１”で次の階調データを取り込み、ＳＣＬＫ２が“０”で階調データを保持する。このように、シフトパルスが順次階調データを取り込み、最終的に全てのソース出力（Ｓ１、Ｓ２、・・・、Ｓ（ｎ−１）、Ｓｎ）のデータが、データレジスタ１０２に保持される。階調データがデータレジスタ１０２に取り込まれている間、データラッチ１０３に入力されるストローブ信号は“０”であるため、データラッチ１０３は保持状態である。次に、データラッチ１０３に入力されるストローブ信号を“１”とすることにより、データレジスタ１０２に保持されていた階調データデータは、データラッチ１０３を構成するＬａｔｃｈを通過してＤＡＣ５へ送られる。ＤＡＣ５に送信されてきた階調データは、ＤＡコンバートされてＡＭＰ６に出力される。ＡＭＰ６は、ＤＡコンバートされて入力された階調データを増幅し、外部にソース出力（Ｓ１、Ｓ２、・・・、Ｓ（ｎ−１）、Ｓｎ）７として出力する。その後、データラッチ１０３に入力されるストローブ信号が“０”に切替えられ、データラッチ１０３を構成するＬａｔｃｈは保持状態となる。
【００２０】
本実施の形態では、図１０に示されるように、回路レイアウト面積が、図６に示される従来の表示制御装置の回路レイアウトと比較して短辺方向に削減される。回路レイアウトの製造においては、特にその短辺の長さが短くなるほど製造コストが低減される。このように、本実施の形態により、製造コストの抑制を実現する表示制御装置を提供することができる。
【００２１】
また、本発明により、Ｌａｔｃｈ回路を用いてＤ−ＦＦと同じ機能を有するシフトレジスタを構成することにより、データ保持ブロックの試験を、デジタル出力を用いた論理判定により実施することができる。さらに、ＤＡコンバータに入力するデータ保持ブロックからの出力データの下位の複数ビットを任意の値に設定することで、テスト用の出力端子を設けなくとも、ソース出力端子を用いてデータ保持ブロックの試験を行うことが出来る。
【００２２】
（実施の形態２）表示制御装置
本発明の実施の形態２に係わる表示制御装置の回路図の概略構成を図１１に示す。本実施の形態において、データ保持ブロック２０４以外の構成は、実施の形態１におけるそれらと同様であり、ここではデータ保持ブロック２０４以外の説明を省略する。
【００２３】
本実施の形態のデータ保持ブロック２０４は、データレジスタ１０２とデータラッチ１０３とを備えている。本実施の形態においても、実施の形態１と同様に、図９に示すようなＬａｔｃｈを用いてデータレジスタ１０２、およびデータラッチ１０３を構成している。ここでは、本実施の形態の表示制御装置が、階調データが６ｂｉｔのバス幅で、ソース出力７がｎ本により構成される場合を例に挙げて説明を行う。本実施の形態において、データレジスタ１０２を構成するＬａｔｃｈには、制御端子であるＬＡ端子に接続されるＯＲ回路を介してシフトパルスとテストクロックとが入力される。また、Ｌａｔｃｈのデータ入力端子であるＤ端子には、ＳＷ１１とＳＷ１２とが接続される。そして、ＳＷ１１には階調データが入力され、ＳＷ１２には左隣のデータラッチ１０３を構成するＬａｔｃｈのＱ端子が接続される。但し、データレジスタ１０２を構成し、最左端に配置されるＬａｔｃｈのＳＷ１２のみは接地される。データレジスタ１０２を構成するデータ出力端子であるＱ端子は、データラッチ１０３を構成するＬａｔｃｈのＤ端子に接続される。
【００２４】
データラッチ１０３を構成し、最右端に配置される以外のＬａｔｃｈは、それぞれのＬＡ端子にストローブ信号が入力される。また、データラッチ１０３を構成するＬａｔｃｈのＱ端子は、ＤＡＣ５の入力端子と、右隣のデータレジスタ１０２を構成するＬａｔｃｈに接続されているＳＷ１２とに接続される。一方、データラッチ１０３を構成し、最右端に配置されるＬａｔｃｈのＬＡ端子にはストローブ信号が入力され、また、Ｑ端子は、ＤＡＣ５の入力端子とテスト出力とに接続される。ＤＡＣ５には、図１１では省略しているが基準電圧と、データラッチ１０３を構成するＬａｔｃｈのＱ端子とが接続される。そして、ＤＡＣ５の出力端子は、ＡＭＰ６の入力端子に接続される。
【００２５】
（実施の形態２の動作原理）
実施の形態２に係わる動作原理を、図１２に示されるタイミングチャートに基づいて説明する。本実施の形態に係わる表示制御装置が起動すると、シフトレジスタ１は、通常、外部からスタートパルスが１パルス入力されると、クロック信号に基づいて、図７に示すようにシフトレジスタ１の各出力端子ＳＣＬＫ１、ＳＣＬＫ２・・・ＳＣＬＫ（ｎ−１）、ＳＣＬＫｎに順次１パルスを出力する（以後、この順次出力する１パルスを総称してシフトパルスと呼ぶ）。
【００２６】
データ保持ブロック２０４におけるＳＷ１１がオン、ＳＷ１２がオフの状態のときに、シフトパルスが順次階調データを取り込み、全てのソース出力７分のデータがデータレジスタ１０２に保持される。その後、ストローブ信号を“１”にした場合の動作原理については、実施の形態１における説明と同様である。
【００２７】
データ保持ブロック２０４の動作試験の際には、全てのソース出力７分のデータがデータレジスタ１０２に保持されている状態で、ＳＷ１１をオフ、ＳＷ１２をオンする。この状態で、ストローブを”０”→“１”→“０”とすると、データレジスタ１０２を構成するＬａｔｃｈのデータがデータラッチ１０３を構成するＬａｔｃｈに転送される。この時、テスト出力に、ソース出力Ｓｎの［５］ビット目のデータが出力される。次に、テストクロックを”０”→“１”→“０”とすると、データレジスタ１０２を構成するＬａｔｃｈに、左隣するデータラッチ１０３を構成するＬａｔｃｈのデータが転送される。次に、ストローブを”０”→“１”→“０”とすると、データレジスタ１０２を構成するＬａｔｃｈのデータが、データラッチ１０３を構成するＬａｔｃｈに転送される。この時、テスト出力に、ソース出力Ｓｎの［４］ビット目のデータが出力される。以降、順次同様にして、データ保持ブロック２０４にストローブとテストクロックとを入力することで、テスト端子にデータレジスタ１０２を構成するＬａｔｃｈのデータを１ビットずつ出力し、データレジスタ１０２を構成するＬａｔｃｈのデータをデジタル的に試験することが可能となる。本実施の形態によるデータ保持ブロックの試験においては、データレジスタ１０２のデータを、データラッチ１０３を構成するＬａｔｃｈを使用してテスト端子に順次出力しているので、データレジスタを構成するＬａｔｃｈの試験のみならず、データラッチ１０３を構成するＬａｔｃｈの試験ともなる。
【００２８】
（実施の形態３）表示制御装置
本発明の実施の形態３に係わる表示制御装置の回路図を図１３に示す。実施の形態３に係わる表示制御装置のデータ保持ブロック３０４は、従来の制御装置で使用しているデータ保持ブロック４のＤ−Ｆ／Ｆにて構成してもよいが、ここではデータレジスタ１０２と、データラッチ１０３とを備えている。本実施の形態におけるデータレジスタ１０２とデータラッチ１０３とは、実施の形態１と同様に、図９に示すようなＬａｔｃｈにより構成される。ここでは、本実施の形態に係わる表示制御装置の階調データが、６ｂｉｔのバス幅を有する場合について、１個のソース出力分のみ説明する。
【００２９】
本実施の形態に係わる表示制御装置のデータ保持ブロック３０４において、データレジスタ１０２を構成するＬａｔｃｈには、制御端子であるＬＡ端子にＯＲ回路を介してシフトパルスとテストクロックとが入力される。また、データレジスタ１０２を構成するＬａｔｃｈのデータ入力端子であるＤ端子には、ＳＷ１１とＳＷ１２とが接続される。ＳＷ１１には階調データが入力され、ＳＷ１２には左隣のデータラッチ１０３を構成するＬａｔｃｈのＱ端子が接続される。但し、最左端に配置されるデータレジスタ１０２を構成するＬａｔｃｈのデータ入力端子であるＤ端子のみは接地される。データレジスタ１０２を構成するＬａｔｃｈのデータ出力端子であるＱ端子は、データラッチ１０３を構成するＬａｔｃｈのＤ端子に接続される。また、データラッチ１０３を構成するＬａｔｃｈのＬＡ端子にはストローブ信号が、Ｑ端子にはＤＡＣ５へ接続されるＳＷ１３と右隣のデータレジスタ１０２を構成するＬａｔｃｈに接続されるＳＷ１２とが接続される。ＤＡＣ５には、ＳＷ１３と、他端が接地されているＳＷ１４と、図１３では図示していない基準電圧とが接続される。そして、ＤＡＣ５の出力は、ＡＭＰ６の入力に接続される。
【００３０】
（実施の形態３の動作原理）
実施の形態３に係わる動作原理を、図１４に示されるタイミングチャートに基づいて説明する。本実施の形態に係わる表示制御装置が起動され、ＳＷ１１がオン、ＳＷ１２がオフ、ＳＷ１３がオン、ＳＷ１４がオフの状態で、シフトパルスが順次階調データを取り込み、全てのソース出力７分のデータがデータレジスタ１０２に保持される。一方、ＳＷ１１がオン、ＳＷ１２がオフ、ＳＷ１３がオン、ＳＷ１４がオフの状態で、ストローブ信号を“１”にした場合には、実施の形態１と同様な動作であるのでここでは説明を省略する。
【００３１】
データ保持ブロック３０４の試験の際には、全てのソース出力７分のデータがデータレジスタ１０２に保持されている状態で、ＳＷ１１をオフ、ＳＷ１２をオン、ＳＷ１３をオフ、ＳＷ１４をオンする。この状態でストローブを”０”→“１”→“０”とすると、データレジスタ１０２を構成するＬａｔｃｈのデータがデータラッチ１０３を構成するＬａｔｃｈに転送される。データラッチ１０３を構成するＬａｔｃｈからＤＡＣ５に出力されるデータは、［５］ビット目のみデータラッチ１０３のデータが入力され、［４］ビット目から［０］ビット目までのデータは、ＳＷ１４を介してグランド（以下、ＧＮＤ）順位が入力される。これにより、データラッチ１０３の［５］ビット目のデータが［１］の場合は、ＤＡＣ５への入力データは［１０００００］となり、データラッチ１０３の［５］ビット目のデータが［０］の場合は、ＤＡＣ５への入力データは［００００００］となる。ＤＡＣ５から出力される出力電圧は、ＡＭＰ６を介してソース出力７として出力される。
【００３２】
図１５に、ＤＡＣ５への入力データとＤＡＣ５から出力される出力電圧との関係の一例を示す。図１５に示されるように、ＤＡＣ５入力が［１０００００］または［００００００］となることで、ＡＭＰ６から出力されるソース出力は２値になり、出力電圧差は、電源電圧の１／２となる。
【００３３】
図１６に、ＤＡＣ５への入力データが［１０００００］または［００００００］の時に、ＡＭＰ６から出力されるソース出力の電圧を時間の関数として示す。図１６に示されるように、従来技術では、試験での判定レベルを階調データの１ＬＳＢまで考慮する必要があったが、本実施の形態では、出力電圧差が電源電圧の１／２なので試験での判定レベルを従来技術に対して大きくとることが可能となる。判定レベルを大きくとることが可能ということは、ＡＭＰ６が低消費電力化のために駆動能力が高められていなくとも、ソース出力７の判定は十分な時間が必要ではなく、試験時の判定の容易化と高速化とを可能としている。
【００３４】
次に、テストクロックを“０”→“１”→“０”とすると、データレジスタ１０２を構成するＬａｔｃｈに、左隣のデータラッチ１０３を構成するＬａｔｃｈのデータが転送される。続いて、ストローブを“０”→“１”→“０”とすると、データレジスタ１０２を構成するＬａｔｃｈのデータが、データラッチ１０３を構成するＬａｔｃｈに転送される。この時、ソース出力７に［４］ビット目のデータが出力され、［４］ビット目のデータに基づいて、ＤＡＣ５へ入力されるデータは、［１０００００］または［００００００］となる。以降、順次同様にして、データ保持ブロック３０４にストローブとテストクロックとを入力することでソース出力７にデータレジスタ１０２を構成するＬａｔｃｈのデータを１ビットずつ出力し、これにより、データレジスタ１０２を構成するＬａｔｃｈのデータをデジタル的に試験することが可能となる。本実施の形態によるデータ保持ブロックの試験においては、データレジスタ１０２のデータを、データラッチ１０３を構成するＬａｔｃｈを使用してソース出力７に順次出力しているので、データレジスタを構成するＬａｔｃｈの試験のみならず、データラッチ１０３を構成するＬａｔｃｈの試験ともなる。また、各ソース出力にデータレジスタ１０２のデータを出力しているので、試験での判定回数は、階調データのバス幅分の回数のみとなる。
【００３５】
なお、本実施の形態においては、ＳＷ１４をＧＮＤに接地しているが、例えば電源電圧に接続してもよく、データラッチ１０３を構成するＬａｔｃｈからＤＡＣ５に出力されるデータの［４］ビット目から［０］ビット目までのデータを任意の値に設定することが可能である。ＳＷ１４を電源電圧に接続した場合、ＤＡＣ５への入力データは［１１１１１１］または［０１１１１１］となる。また、データの［４］ビット目から［０］ビット目までの下位５ビットを、全て同じ電位へ接続する必要はない。また、ＳＷ１４を接地、あるいは電源電圧に接続と説明してきたが、当該接続を、データラッチ１０３の［５］ビット目への接続とすれば、ＤＡＣ５へ入力されるデータは、［１１１１１１］または［００００００］のみとなり、ＡＭＰ６から出力される出力電圧の差が最大となって、試験の容易性が増加する。さらに、本実施の形態における回路の機能に、階調データの上位１ビットに基づいて、ソース出力７の出力電圧を決める２色モードがある場合、ＳＷ１３、ＳＷ１４は不要となる。同様に、本実施の形態における回路において、ソース出力７にＡＭＰ６と図示せぬインバータとが接続され、インバータの入力が階調データの上位１ビットに接続され、ＡＭＰ６とインバータとが排他的にＨｉ−Ｚ制御され、インバータの出力に基づいてソース出力７の出力電圧を決める２色モード機能がある場合についても、ＳＷ１３、ＳＷ１４は不要となる。
【００３６】
（実施の形態４）表示制御装置
本発明の実施の形態４に係わる表示制御装置の回路図を図１７に示す。また、本実施の形態の動作時におけるタイミングチャートを図１８に示す。本実施の形態に係わる表示制御装置、およびその動作原理は、基本的に実施の形態３のそれぞれと同じである。但し、本実施の形態においては、１つのソース出力７毎に、データラッチ１０３から上位２ビットのデータが、ＳＷ１３およびＳＷ１４を介してＤＡＣ５に入力される。これにより、本実施の形態においては、ソース出力７から出力される出力電圧は４値を取る。それぞれのソース出力７において、２ビット毎の試験を行うことにより、データ保持ブロック３０４の試験における判定回数を、実施の形態３の場合の半分の回数にまで削減することができる。
【００３７】
本実施の形態においては、１つのソース出力７毎に、データラッチ１０３から上位３ビットのデータを、ＳＷ１３およびＳＷ１４を介してＤＡＣ５に入力しても良い。この場合、ＡＭＰ６から出力されるソース出力７の出力電圧は８値を取り、それぞれのソース出力７において３ビット毎の試験を行うことにより、データ保持ブロック３０４の試験における判定回数を、実施の形態３の場合の１／３の回数にまで削減することができる。上記した多値論理の判定は、ソース出力７の出力電圧と試験の判定装置の測定精度との関係に基づいて、その場合毎に使用の可否、および使用するデータのビット数が決められる。
【００３８】
（実施の形態５）表示装置
本発明の実施の形態５に係わる表示装置は、実施の形態１から４までに記載のいずれか１つの表示制御装置と、当該表示制御装置により表示制御され、画像を表示するための表示部とを備える。表示部としては、液晶マトリクス型の液晶パネルや、有機ＥＬパネルや、プラズマディスプレイタイプの表示パネルなど、上記表示制御装置により表示制御可能なものであれば、その種類を制限されるものではない。
【００３９】
本実施の形態においては、実施の形態１から４までに記載のいずれか１つの表示制御装置を備えていることにより、従来の動作と同じ動作が可能ながら、表示制御装置の回路部を小さくすることにより、階調データが増大した場合においても製造コストを抑制することができる。
【００４０】
また、本実施の形態に備わる表示制御装置のデータ保持ブロックにＬａｔｃｈ回路を使用することで、Ｄ−ＦＦと同様の機能を有するシフトレジスタを構成し、データ保持ブロックの試験をデジタル出力にて論理判定可能となる。さらに、本実施の形態に備わる表示制御装置のＤＡＣに入力されるデータの下位の複数ビットを任意の値に設定することにより、テスト出力用の端子を設けずに、ソース出力用の端子を使用して、データ保持ブロックの試験をデジタル的に論理判定することができる。
【図面の簡単な説明】
【００４１】
【図１】従来の表示制御装置の回路構成を示す図である。
【図２】従来の表示制御装置の動作時におけるタイミングチャートを示す図である。
【図３】一般的なＤ形フリップフロップの回路構成を示す図である。
【図４Ａ】従来の表示制御装置において、ソース出力の階調の関数として、ソース出力の出力電圧をプロットした図である。
【図４Ｂ】図４Ａにおいて、ソース出力の階調が多階調化、低電圧化されることにより階調データの１ＬＳＢの差が小さくなっていることを示す模式図である。
【図５】従来の表示制御装置において、１つのソース出力から出力されるソース出力の出力電圧波形を示す図である。
【図６】従来の表示制御装置における、１ソース出力分のＰＡＤ、ＡＭＰ、ＤＡＣ、Ｄ−ＦＦを示した回路のレイアウト図である。
【図７】本発明の実施の形態１に係わる表示制御装置の回路構成を示す図である。
【図８】本発明の実施の形態１に係わる表示制御装置の動作時におけるタイミングチャートを示す図である。
【図９】一般的なＬａｔｃｈの回路構成を示す図である。
【図１０】本発明の実施の形態１に係わる表示制御装置における、１ソース出力分のＰＡＤ、ＡＭＰ、ＤＡＣ、Ｄ−ＦＦを示した回路のレイアウト図である。
【図１１】本発明の実施の形態２に係わる表示制御装置の回路構成を示す図である。
【図１２】本発明の実施の形態２に係わる表示制御装置の動作時におけるタイミングチャートを示す図である。
【図１３】本発明の実施の形態３に係わる表示制御装置の回路構成を示す図である。
【図１４】本発明の実施の形態３に係わる表示制御装置の動作時におけるタイミングチャートを示す図である。
【図１５】実施の形態３に係わる表示制御装置において、ＤＡＣへの入力データとＤＡＣから出力される出力電圧との関係を示す図である。
【図１６】実施の形態３に係わる表示制御装置において、ＤＡＣへの入力データが［１０００００］または［００００００］の時に、ＡＭＰから出力されるソース出力の電圧を時間の関数として示す図である。
【図１７】本発明の実施の形態４に係わる表示制御装置の回路構成を示す図である。
【図１８】本発明の実施の形態４に係わる表示制御装置の動作時におけるタイミングチャートを示す図である。
【符号の説明】
【００４２】
１…シフトレジスタ
２、１０２…データレジスタ
３、１０３…データラッチ
４、１０４、２０４、３０４…データ保持ブロック
５…ＤＡコンバータ（ＤＡＣ）
６…ＡＭＰ
７…ソース出力
１１、１２、１３、１４…ＳＷ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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