(57)【要約】      （修正有）【課題】  マルチプレクサ数を増やした場合にも、狭額縁化を図りながら、ソースラインへの画像信号供給能力を確保する。【解決手段】  画像信号を伝達する複数のソースラインと、当該ラインと交差する方向に形成され走査信号を伝達するゲートライン７と、ソースラインとゲートラインの各交差部に対応して設けられた画素電極ＰＥと、画素電極ＰＥに画像信号を書き込むための画素トランジスタ１と、画素電極毎に設けられた蓄積容量３と、蓄積容量３をゲートライン７とに共通に接続する蓄積容量線４とを備える。ソースライン駆動回路５は、マルチプレクサ駆動される。そして、当該駆動回路５を構成するアナログスイッチＳＷと画像信号入力端子とを接続する配線の抵抗値に応じて、当該ＳＷのオン抵抗が異なる値に設定されている。当該ＳＷのオン抵抗は、例えば当該ＳＷを構成するトランジスタのＷサイズを調整することにより設定されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
画像信号を伝達する複数のソースラインと、前記ソースラインと交差する方向に形成され走査信号を伝達する複数のゲートラインと、前記ソースラインとゲートラインの各交差部に対応して設けられた画素電極と、前記画素電極に画像信号を書き込むための薄膜トランジスタと、前記画素電極毎に設けられた蓄積容量と、前記蓄積容量をゲートラインと平行な各行毎に共通に接続する蓄積容量線とを備えたアクティブマトリクス型液晶表示装置であって、
前記ソースラインに画像信号を供給するソースライン駆動回路がマルチプレクサ駆動されるとともに、
前記ソースライン駆動回路を構成するアナログスイッチと画像信号入力端子とを接続する配線の抵抗値に応じて、前記アナログスイッチのオン抵抗が異なる値に設定されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
前記配線の抵抗値が高いアドレスのアナログスイッチのオン抵抗が低く設定され、前記配線の抵抗値が低いアドレスのアナログスイッチのオン抵抗が高く設定されていることを特徴とする請求項１記載のアクティブマトリクス型液晶表示装置。
【請求項３】
前記アナログスイッチのオン抵抗は、アナログスイッチを構成するトランジスタのＷサイズを調整することにより設定されていることを特徴とする請求項１または２記載のアクティブマトリクス型液晶表示装置。
【請求項４】
前記アナログスイッチを構成するトランジスタの並列数により前記オン抵抗が設定されていることを特徴とする請求項１から３のいずれか１項記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型液晶表示装置に関するものであり、特に、マルチプレクサ駆動を行うソースライン駆動回路を備えたアクティブマトリクス型液晶表示装置の改良に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータやテレビ等の表示装置においては、薄型化且つ軽量化を目的とした開発が進められているが、特に液晶表示装置は、薄型化、軽量化及び低消費電力化が容易であることから盛んに開発が行われており、高解像度で大画面サイズのものが比較的低価格で入手できるようになりつつある。
【０００３】
一般に、液晶表示装置は、画素電極及び対向電極をそれぞれ有する２つの基板（アレイ基板と対向基板）を備え、その間に誘電率異方性を有する液晶層が封入されることにより構成されている。ここで、アレイ基板においては、画素電極がマトリクス状に配列されるとともに、各画素電極には薄膜トランジスタ等のスイッチ素子が接続されており、当該スイッチ素子を介して前記画素電極に順次電圧の印加を受ける。一方、対向基板においては、対向電極が基板の全面に亘って形成されており、共通電圧の印加を受ける。アクティブマトリクス型の液晶表示装置においては、これら画素電極と対向電極及びその間の液晶層が、これに連結されたスイッチ素子とともに画素を構成する基本単位となる。
【０００４】
前述のアクティブマトリクス型液晶表示装置の駆動方式としては、各画素電極を駆動する画素トランジスタを時分割で選択的に切り替える選択駆動方式があり、この駆動方式においては、いわゆるマルチプレクサ駆動が用いられている（例えば、特許文献１等を参照）。
【０００５】
特許文献１記載の表示装置では、ゲートライン駆動回路を基板上に直接形成するとともに、信号線駆動回路を基板上に直接形成した選択回路とＴＣＰ上に実装された信号線駆動用ＩＣとで構成し、１水平走査期間内に、選択回路のスイッチが２つの信号線Ｘ１及びＸ２の入力端子１Ａ及び１Ｂと出力端子とを順次接続し、各信号線に順次駆動信号を出力するようにしている。
【０００６】
前述のように、マルチプレクサ駆動は、１本のソースライン駆動回路出力端子からの出力を複数のソースラインに振り分ける駆動方法であり、これによって複数のソースラインを１本のソースライン駆動回路出力端子からの出力で駆動することができるため、ソースライン駆動回路の出力端子数を減らすことが可能になる。例えば、表示部に画像信号を供給するためのソースライン駆動回路の出力端子数を一挙に半分、あるいはそれ以上に減らすことが可能であり、低コスト化を図る上で有利である。
【特許文献１】特開２００１−１０９４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、液晶表示装置では、画像信号入力端子はアレイ基板の１辺の中央部等に設けられ、アレイ基板の１辺の長さに比べてその寸法は小である。一方、ソースライン駆動回路は、アレイ基板の全幅に配列形成されるソースラインに対応して前記１辺のほぼ全幅に亘り形成される形になる。したがって、画像信号入力端子からソースライン駆動回路までの配線の引き回しは、扇状に広がる形となるのが一般的である。
【０００８】
したがって、例えばマルチプレクサ数が多く１本のソースライン駆動回路出力端子からの出力を多数のソースラインに振り分けるような場合には、ソースライン駆動回路の出力端子数は減るものの、その一方で、特に前記扇形の両端部分において、画像信号入力端子からソースライン駆動回路までの配線長が長くなり、画像信号伝達に関わる配線の抵抗値が大きくなるという問題が生ずる。
【０００９】
マルチプレクサ駆動では、１走査期間の間に複数のソースライン信号をタイミングを変えて複数の画素に書き込まなければならず、各画素への書き込みに使える時間が短くなる。そのため、マルチプレクサ数が多い場合に、前記のように配線抵抗値が大きくなってソースラインへの画像信号供給能力が低下すると、前記書き込みに使える時間が短くなることと相俟って、書き込みを終了しなくてはならないタイミングにマトリクスアレイ回路の各種過渡現象が収まっていない事態が発生することがある。特に、ＴＦＴスイッチがオフになる瞬間に蓄積容量線に過渡現象が残っていると、それが液晶層に印加される電圧のエラーをもたらし、その結果、例えば横クロストーク等の画質課題が顕在化してくる。とりわけ、このような問題は、液晶表示装置が大画面・高精細であるほど顕著となる。
【００１０】
このような課題を解決するためには、先ず、ソースライン駆動回路の出力オン抵抗を下げるためにアナログスイッチのサイズを大きくすることが考えられるが、この場合にはアナログスイッチの設置面積を拡大する必要が生じ、液晶表示装置の周囲に形成される部分（いわゆる額縁部分）を大きくしなければならないという問題がある。あるいは、画像信号配線の配線幅を広げて低抵抗化することも考えられるが、この場合にも配線形成領域を拡大する必要が生じ、前記アナログスイッチのサイズを大きくする場合と同様の問題が生ずる。
【００１１】
また、液晶表示装置の外形寸法が限られている場合には、アナログスイッチのサイズを大きくしたり、配線幅を広げて低抵抗化することができず、前記問題を回避するためにはマルチプレクサ数を減らさざるを得ず、大幅なコスト増に繋がるという問題がある。
【００１２】
本発明は、前述の従来の実情に鑑みて提案されたものであり、マルチプレクサ数を増やした場合にも、狭額縁化を図りながら、ソースラインへの画像信号供給能力を確保することが可能で、高画質且つ安価なアクティブマトリクス型液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前述の目的を達成するために、本発明に係るアクティブマトリクス型液晶表示装置は、画像信号を伝達する複数のソースラインと、前記ソースラインと交差する方向に形成され走査信号を伝達する複数のゲートラインと、前記ソースラインとゲートラインの各交差部に対応して設けられた画素電極と、前記画素電極に画像信号を書き込むための薄膜トランジスタと、前記画素電極毎に設けられた蓄積容量と、前記蓄積容量をゲートラインと平行な各行毎に共通に接続する蓄積容量線とを備えたアクティブマトリクス型液晶表示装置であって、前記ソースラインに画像信号を供給するソースライン駆動回路がマルチプレクサ駆動されるとともに、前記ソースライン駆動回路を構成するアナログスイッチと画像信号入力端子とを接続する配線の抵抗値に応じて、前記アナログスイッチのオン抵抗が異なる値に設定されていることを特徴とする。
【００１４】
従来のアクティブマトリクス型液晶表示装置では、多選択駆動（マルチプレクサ駆動）を行うドライバ（駆動回路）において、抵抗値が最大となる信号線（配線）に対して十分に充電が行えるアナログスイッチのサイズを決定し、全ての信号線に対してアナログスイッチを同じサイズに設定している。この場合、例えば大型製品等のように斜め配線長が長く、配線抵抗値が極端に大きくなると、これに対応してアナログスイッチのサイズを大きくせざるを得ず、外形寸法を大きくせざるを得ない。これを回避するためにアナログスイッチのサイズを抑えると、十分な充電能力が得られなくなるおそれがある。
【００１５】
これに対して、本発明の液晶表示装置では、斜め配線部の影響で配線抵抗が高くなる信号線についてはアナログスイッチのオン抵抗を低く、逆に配線が短く配線抵抗が低くなる信号線についてはアナログスイッチのオン抵抗を高くするというように、配線抵抗に応じてアナログスイッチのオン抵抗（例えばアナログスイッチのサイズ）を変更している。このため、必要以上にアナログスイッチの面積を拡大する必要がなく、限られたレイアウトスペースを有効活用でき、狭額縁化が実現される。また、配線抵抗が高くなるアドレスにおいては、アナログスイッチのオン抵抗が十分に低抵抗化されているので、配線と合わせたトータルの抵抗が抑えられ、斜め配線部が高抵抗であることによる書き込み不足が改善される。
【発明の効果】
【００１６】
本発明においては、前記のように配線抵抗に応じてアナログスイッチのオン抵抗を変えているので、マルチプレクサ数を増やした場合にも、外形寸法を抑えながら（狭額縁化を図りながら）、ソースラインへの画像信号供給能力を確保することが可能であり、高画質で安価なアクティブマトリクス型液晶表示装置を提供することが可能である。
【００１７】
すなわち、本発明の構成によれば、扇状に斜めに広がるように配線が形成される場合に、配線長が短く低抵抗の配線に対応するアドレスに配置されるアナログスイッチについては、そのサイズを小さく設定することで占有面積を減らし、回路占有面積を有効活用することが出来る。一方、配線長が長く高抵抗の配線に対応するアドレスに配置されるアナログスイッチについては、そのサイズを大きく設定しているので、ソースライン駆動回路のオン抵抗を小さくし、ソースラインへの画像信号供給能力を改善することができる。前記画像信号供給能力の改善としては、例えば書き込み不足の改善、配線負荷を軽くできることによるアナログスイッチ波形なまりの改善、電荷再配分時間のマージンの確保等を挙げることができる。したがって、液晶表示装置の額縁部分を大きくしなくとも、全てのアドレスにおいてソースラインへの画像信号供給能力を確保することができ、高画質表示が可能である。
【００１８】
また、前述のように画像信号供給能力が不足するアドレスにのみアナログスイッチのサイズを大きく割り当てるようにしているので、大画面・高精細の液晶表示装置であってもマルチプレクサ数を効率的に増やすことができ、コストを削減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を適用したアクティブマトリクス型液晶表示装置の実施形態について、図面を参照して詳細に説明する。
【００２０】
先ず、マルチプレクサ駆動方式のアクティブマトリクス型液晶表示装置の回路構成の一例を図１に示す。アクティブマトリクス型液晶表示装置においては、アレイ基板と、このアレイ基板と所定間隔をもって所定のシール材によって貼着された対向基板との間に、容量性の負荷である液晶層が封入されており、アレイ基板上には、各画素電極ＰＥを駆動するｎチャネルの薄膜トランジスタ等からなる画素トランジスタ１がマトリクス状に配列される。なお、画素電極ＰＥと相対して配設される対向電極２は、対向基板上に形成され、液晶層は、画素電極ＰＥと対向電極２との間に所定の配向膜を介して保持される。
【００２１】
また、各画素Ｐに対応するｎ本のソースラインＳ１，Ｓ２，・・・，Ｓ（Ｎ−１），Ｓ（Ｎ）が、それぞれ有効表示領域の左端画素から右端画素まで、例えば赤色画素用ソースライン、緑色画素用ソースライン、青色画素用ソースラインの順序で互いに略平行に順次設けられて構成されている。
【００２２】
画素トランジスタ１は、例えば多結晶シリコン膜を半導体層とする薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等から構成され、例えばカラー表示を行う液晶表示装置においては、赤色、緑色、青色のそれぞれに対応する３つの画素トランジスタ１によって駆動される３つの画素電極ＰＥによって１画素が構成される。これらマトリクス状に配列された画素トランジスタ１は、それぞれ、各列毎に、画素電極ＰＥからみて左側に位置するソースラインＳ１，Ｓ２，・・・に接続されている。
【００２３】
また、画素トランジスタ１のドレイン端子には、それぞれ、前記画素電極ＰＥが接続されるとともに、蓄積容量線４に接続された蓄積容量３の他方の電極が接続され、ソース端子は、それぞれソースライン駆動回路５によって駆動される前記ソースラインＳ１，Ｓ２，・・・に接続されている。画素トランジスタ１のゲート電極は、それぞれ、ゲートライン駆動回路６によって駆動されるゲートライン７に接続されている。
【００２４】
アクティブマトリクス型液晶表示装置では、Ｄ／Ａ（Digital to Analog）コンバータ８により表示する画像データの階調に応じたアナログ振幅の電圧がソースラインＳ１，Ｓ２・・・に対して供給されるが、このＤ／Ａコンバータ８と各ソースラインＳ１，Ｓ２・・・の間には、前記の通り、マルチプレクサ駆動方式のソースライン駆動回路５が設けられている。
【００２５】
前記マルチプレクサ駆動方式においては、前記ソースライン駆動回路５は、複数のソースライン（ここでは３本のソースライン）を時分割で選択的に切り替えるアナログスイッチＳＷ１，ＳＷ２・・・により構成され、各アナログスイッチＳＷは、３本のソースラインのそれぞれに接続された複数の（ここでは３つの）トランジスタＴｒ１，Ｔｒ２，Ｔｒ３を備えている。各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３には、それぞれ制御信号を供給するバスライン９，１０，１１が接続されており、前記制御信号が選択的にトランジスタＴｒ１，Ｔｒ２，Ｔｒ３のゲート電極に入力される。マルチプレクサ回路では、前記によりソースライン駆動回路５の出力を前記トランジスタＴｒ１，Ｔｒ２，Ｔｒ３によって切り替えることにより、１本のソースライン駆動回路５の出力によって３本のソースラインを駆動することになる。すなわち、マルチプレクサ回路では、複数のソースラインのうち隣接する３本のソースライン（例えば、ソースラインＳ１，Ｓ２，Ｓ３）を１単位とし、１水平走査期間内に、これら３本のソースラインＳ１，Ｓ２，Ｓ３を前記トランジスタＴｒ１，Ｔｒ２，Ｔｒ３により構成されるアナログスイッチＳＷ１により時分割で選択的に切り替える。
【００２６】
このような液晶表示装置においては、表示画素に接続された複数（３本）のソースラインをマルチプレクサ回路によって順次選択駆動し、１水平走査期間を時分割して、表示信号を画素に書き込む。具体的には、ゲートライン駆動回路６によってゲートライン７を順次走査し、同一のゲートライン７に接続された画素トランジスタ１をオン状態又はオフ状態とさせる電圧を当該ゲートライン７に印加する。ここで、画素トランジスタをオン状態とする場合には、ソースライン駆動回路５によって表示したい画像データに応じた電圧をソースラインＳ１，Ｓ２，Ｓ３・・・に印加することにより、画素トランジスタ１を介して蓄積容量３及び画素電極ＰＥと対向電極２の間に挟み込まれた液晶層とに所望の電圧を印加する。一方、画素トランジスタ１をオフ状態とした後は、蓄積容量３と液晶層とに印加された電圧が次の走査まで保持される。このようなゲートライン７の走査を順次行い、当該ゲートライン７に接続された画素トランジスタ１を順次オン状態とさせる。
【００２７】
前述の回路構成を有する液晶表示装置では、図２に示すように、前記画素ＰやソースラインＳ１，Ｓ２，Ｓ３・・・、ソースライン駆動回路５、ゲート駆動回路６、ゲートライン７等が形成されたアレイ基板２０の端子部に、例えばフレキシブル配線基板上に信号線駆動ＩＣが実装されたＴＣＰ２１が接続され、前記の通り、Ｄ／Ａコンバータ８からの出力が、前記ソースライン駆動回路５を介して各ソースラインＳ１，Ｓ２，Ｓ３・・・に供給される。
【００２８】
前記ＴＣＰ２１上に実装される信号線駆動ＩＣは、例えばシフトレジスタ２２、データレジスタ２３、及び前記Ｄ／Ａコンバータ８等から構成されており、シフトレジスタ２２には、外部駆動回路からクロック信号及び制御信号が入力される。データレジスタ２３には、外部駆動回路からデータ信号が入力される。Ｄ／Ａコンバータ８には、基準信号が入力され、データレジスタ２３に入力されたデータ信号は、ここでアナログ映像信号に変換される。ＴＣＰ２１上に実装される信号線駆動ＩＣから出力される各アナログ映像信号は、各水平走査期間毎に複数（ここでは３本）のソースラインに対応したアナログ映像信号を含み、これらを時系列に出力し、アレイ基板２０上に形成されたソースライン駆動回路５に入力される。
【００２９】
ここで、前記ＴＣＰ１は、アレイ基板２０の１辺の例えば中央部等に取り付けられるが、その寸法はアレイ基板２０の前記１辺の寸法に比べて小さい。一方、アレイ基板２０には、前記１辺のほぼ全体に表示領域が形成されており、前記ソースラインＳ１，Ｓ２，Ｓ３や前記ソースライン駆動回路５も前記アレイ基板２０の１辺のほぼ全幅に亘り形成されている。そのため、ＴＣＰ２１とソースライン駆動回路５を繋ぐ配線群２４は、扇形形状に次第に広がるように形成されており、その両端部分の配線と中央部分の配線とで配線抵抗が大きく異なっている。
【００３０】
前記配線群２４を構成する各配線は、前記ソースライン駆動回路５の各アナログスイッチＳＷ１，ＳＷ２・・・と接続されるが、接続される配線の抵抗値が大きいと、画像信号供給能力の低下に繋がる。そこで、本実施形態では、図３に示すように、配線群２４に対する位置に対応して、ソースライン駆動回路５のアナログスイッチＳＷを構成するとトランジスタＴｒのオン抵抗を変更することとする。
【００３１】
図４に示すように、前記配線群２４においては、両端部分の配線Ｈｅの配線長Ｌ１が最も長く、中央部分の配線Ｈｃの配線長ｌ３が最も短い。その中間部分の配線Ｈｔの配線長Ｌ２は、Ｌ３＜Ｌ２＜Ｌ１である。各配線Ｈｅ，Ｈｃ，Ｈｔは同じ配線幅で形成されており、したがって前記配線Ｈｅの配線抵抗が最も大であり、配線Ｈｃの配線抵抗が最も小さい。そこで、これに対応して、配線Ｈｅに接続されるアナログスイッチＳＷのトランジスタＴｒＡのオン抵抗を最も小さく設定し、配線Ｈｃに接続されるアナログスイッチＳＷのトランジスタＴｒＣのオン抵抗を最も大きく設定する。中間の配線Ｈｔに接続されるアナログスイッチＳＷのトランジスタＴｒＢのオン抵抗は、これらの中間の値に設定する。
【００３２】
アナログスイッチＳＷを構成するトランジスタＴｒのオン抵抗は、図５（ａ）に示すように、ＷサイズＷを変更することにより変化させることができる。例えば、トランジスタＴｒのＷサイズＷを大きくすれば、オン抵抗は小さくなる。逆にトランジスタＴｒのＷサイズＷを小さくすれば、オン抵抗は大きくなる。したがって、前記配線Ｈｅに接続されるアナログスイッチＳＷのトランジスタＴｒＡのＷサイズを最も大きく、配線Ｈｃに接続されるアナログスイッチＳＷのトランジスタＴｒＣのＷサイズＷを最も小さく設定すればよいことになる。
【００３３】
この場合、各トランジスタＴｒＡ，ＴｒＢ，ＴｒＣを１つのトランジスタで構成し、そのＷサイズを各々設定することも考えられるが、この場合には各トランジスタＴｒＡ，ＴｒＢ，ＴｒＣのチューニングが煩雑になるという問題がある。そこで、本実施形態では、図３に示すように、トランジスタを並列接続することによりＷサイズを変更し、オン抵抗を変更するようにしている。例えば、同じＷサイズのトランジスタを２つ並列に接続すれば、Ｗサイズを２倍にした効果が得られ、オン抵抗が小さくなる。したがって、配線Ｈｃに接続されるアナログスイッチＳＷのトランジスタＴｒＣを単一のトランジスタにより構成し、配線Ｈｔに接続されるアナログスイッチＳＷのトランジスタＴｒＢを前記トランジスタを２つ並列接続することにより構成し、さらに配線Ｈｅに接続されるアナログスイッチＳＷのトランジスタＴｒＡを前記トランジスタを４つ並列接続することにより構成することで、オン抵抗を、１／２，１／４と段階的に小さくすることが可能である。
【００３４】
なお、本実施形態では、トランジスタＴｒＡ，ＴｒＢ，ＴｒＣのオン抵抗を３段階に設定しているが、これに限られるものではなく、配線抵抗に応じて多段階にオン抵抗を変更することが理想的である。例えば、図５（ｂ）に示すように、トランジスタＴｒを３つのトランジスタＴｒａ，Ｔｒｂ，Ｔｒｃを並列接続することにより形成する場合、全てのトランジスタＴｒａ，Ｔｒｂ，ＴｒｃのＷサイズを基準となるトランジスタのＷサイズ（＝Ｗ１）に設定すれば、オン抵抗は１つのトランジスタの１／３となる。これに対して、例えば１つのトランジスタＴｒｃのＷサイズを前記Ｗ１よりも大きな値（＝Ｗ２）に設定すると、オン抵抗は１つのトランジスタの１／３よりも小さく（例えば、１／３．１）なる。したがって、配列接続するトランジスタの数、配列接続されるトランジスタのＷサイズを調整することで、任意のオン抵抗を実現することができ、アナログスイッチＳＷを構成するトランジスタのオン抵抗をいわゆるグラデーションのようにアナログ的に変化させることが可能である。ただし、前記のように多段階にオン抵抗を変更するには、アナログスイッチ毎にトランジスタの設計を見直す必要があり、現実的には、設計の容易さと効果の兼ね合いから、適正な段階数で前記トランジスタのオン抵抗を変更することが好ましい。
【００３５】
以上のように、例えばトランジスタＴｒＡ，ＴｒＢ，ＴｒＣのオン抵抗を３段階に設定することにより、配線Ｈｅ，Ｈｔ，Ｈｃの配線抵抗の相違を相殺し、すべてのソースラインＳ１，Ｓ２，Ｓ３・・・に対して、ＴＣＰ２１から各ソースラインＳ１，Ｓ２，Ｓ３・・・までの総抵抗値をほぼ等しく設定することができる。特に、配線抵抗が大きな両端部分において、オン抵抗を小さくして前記総抵抗値を小さく抑えることができるので、この部分での画像信号供給能力を確保することができ、高画質表示が可能となる。また、トランジスタのサイズの拡大を必要最小限に抑えることができるので、前記トランジスタの占有面積を抑えることができ、狭額縁化により液晶表示装置の外形寸法の増加を抑えることが可能である。
【００３６】
本実施形態のソースライン駆動回路では、ソースライン駆動回路を構成するアナログスイッチについて、トランジスタを例えば並列接続することでＷサイズを増やし、抵抗を低下させる構成としている。すなわち、画像信号入力端子からソースライン駆動回路までの配線長が長いアドレスのアナログスイッチについてはトランジスタの並列数を増やし、画像信号入力端子からソースライン駆動回路までの配線長が短いアドレスのアナログスイッチについてはトランジスタの並列数を減らして配置するようにしている。このように、配線長が長く配線抵抗値が高いために画像信号供給能力が不足するアドレスにのみアナログスイッチのサイズを大きく割り当てることで、大画面・高精細の液晶表示装置でありながら、マルチプレクサ数を効率的に増やすことができ、大幅なコスト削減を実現することが可能である。
【図面の簡単な説明】
【００３７】
【図１】マルチプレクサ駆動方式のアクティブマトリクス型液晶表示装置の回路構成の一例を示す図である。
【図２】信号線駆動用ＩＣが実装されたＴＣＰのアレイ基板への接続状態を模式的に示す平面図である。
【図３】扇形に形成された配線群とこれに対応して形成されるアナログスイッチのトランジスタの構成を示す模式図である。
【図４】扇形に形成された配線群における各配線の長さを示す模式図である。
【図５】アナログスイッチを構成するトランジスタを示すものであり、（ａ）はＷサイズを説明する模式的な平面図、（ｂ）は並列接続されるトランジスタのうちの１つのトランジスタのＷサイズを他のトランジスタのＷサイズと変えた例を示す模式的な平面図である。
【符号の説明】
【００３８】
１  画素トランジスタ、２  対向電極、３  蓄積容量、４  蓄積容量線、５  ソースライン駆動回路、６  ゲート駆動回路、７  ゲートライン、８  Ｄ／Ａコンバータ、９，１０，１１  バスライン、２０  アレイ基板、２１  ＴＣＰ、２２  シフトレジスタ、２３  データレジスタ、２４  配線群、Ｐ  画素、ＰＥ  画素電極、ＳＷ  アナログスイッチ、Ｔｒ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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