(57)【要約】      （修正有）【課題】化学機械研磨ステップを避けて、少なくとも部分的にシリサイド・コンタクトを形成する。【解決手段】ハードマスクをコンタクトの上に堆積させる。前記ハードマスクの上面に犠牲材料コーティングを形成する。前記コンタクトの上面が露出されるまで前記犠牲材料コーティングをエッチングバックする。前記コンタクトを開き、前記犠牲材料を除去する。前記コンタクトのシリサイド化を実行する。【選択図】図６
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【特許請求の範囲】
【請求項１】
少なくとも部分的にシリサイド・コンタクトを形成する方法であって、
ハードマスクをコンタクトの上に堆積させるステップと、
前記ハードマスクの上面に犠牲材料コーティングを形成するステップと、
前記コンタクトの上面が露出されるまで前記犠牲材料コーティングをエッチングバックするステップと、
前記コンタクトを開くステップと、
前記犠牲材料を除去するステップと、
前記コンタクトのシリサイド化を実行するステップと、を有する方法。
【請求項２】
前記ハードマスクはコンタクトに選択的に堆積されてドライエッチングされるのに適した材料、特に、酸化珪素、窒化珪素又は炭化珪素である、請求項１の少なくとも部分的にシリサイド・コンタクトを形成する方法。
【請求項３】
前記犠牲材料コーティングは、ハードマスク上で回転されて、その後エッチングバックされるのに適した自己平坦化膜（self-planarizing coating）であり、特に底面反射防止コーティング（bottom anti-reflective coating）やフォトレジストである、請求項１の少なくとも部分的にシリサイド・コンタクトを形成する方法。
【請求項４】
複数のコンタクトが形成される、請求項１の少なくとも部分的にシリサイド・コンタクトを形成する方法。
【請求項５】
前記犠牲材料コーティングのエッチングバックステップは、複数のコンタクトの最も低い上面が露出されるまで実行される、請求項４の方法。
【請求項６】
前記コンタクトはＣＭＯＳ技術にある、請求項１の方法。
【請求項７】
前記コンタクトはＣＭＯＳ技術にあり、前記ハードマスクは酸化珪素、窒化珪素又は炭化珪素である、請求項１の方法。
【請求項８】
前記コンタクトは、ゲート誘電体の上のｐｏｌｙ−Ｓｉゲートコンタクトである、請求項１の方法。
【請求項９】
前記ゲート誘電体は、ＳｉＯＮ、ＳｉＯ又はｈｉｇｈ−ｋ材料である、請求項８の方法。
【請求項１０】
ハードマスクを堆積するステップは、ソースとドレインコンタクトのシリサイド化の後に実行される、請求項１の方法。
【請求項１１】
前記コンタクトはゲートコンタクトであり、ソースとドレインコンタクトのシリサイド化は前記ゲートコンタクトのシリサイド化の後に実行される、請求項１の方法。
【請求項１２】
完全シリサイドゲートスタックを含むＭＯＳＦＥＴトランジスタを形成するための請求項１の方法の使用。
【請求項１３】
前記ＭＯＳＦＥＴトランジスタのソースコンタクトとドレインコンタクトは、第１のシリサイド材料であり、前記完全シリサイドゲートコンタクトは、前記第１のシリサイド材料とは異なる第２のシリサイド材料である、請求項１２の方法の使用。
【請求項１４】
請求項１の方法により得られる完全シリサイドゲートスタックを含むＭＯＳＦＥＴトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製法の技術と装置の分野に関する。特に、本発明は金属と半導体材料の反応によって形成されるコンタクトを有する半導体装置に関する。
【背景技術】
【０００２】
一般に、シリサイド化は、任意の半導体装置において、コンタクト、すなわち電流が流れる２つの導体の間の接続として作用する金属半導体合金（シリサイド）を組成する、アニール処理として定義される。アニール処理は、回路基板の表面より高い位置に配置されるどのコンタクトにも適用されうる。例として、いくつかの半導体材料の層の積み重ねがある。
【０００３】
さらに特定の例は、ＣＭＯＳ（相補型金属酸化膜シリコン）技術に見いだされる。ＣＭＯＳ素子はｎＭＯＳとｐＭＯＳの２種類のトランジスタを含み、各トランジスタのタイプはそれ自身の特質と性質を有する。金属ゲートコンタクトは、シート抵抗を小さくし、半導体ゲートの空乏効果を除去し、そして接合層のドーピングから独立して仕事の機能を制御する、という利点があるため、半導体ゲートコンタクトを金属ゲートコンタクトに取り替える傾向がある。従って、金属ゲートコンタクトは今後のＣＭＯＳ技術のノードの候補として考えられる可能性がある。
【０００４】
金属ゲートコンタクトは、半導体ゲートコンタクトと金属のシリサイド化とによって形成され得る。半導体ゲートコンタクトは、ポリシリコンゲートコンタクトでも良い。金属は、Ｗのような溶解しにくい金属、Ｐｔのような貴金属、Ｎｉのような貴金属に近いもの、Ｔｉのような遷移金属、又はそれらの組み合わせでも良い。ｐｏｌｙ−Ｓｉゲートコンタクトの完全なシリサイド化は、堆積された金と既にパターン化されたシリコンゲートの熱拡張反応によって得られ、平面のＭＯＳトランジスタのソースとドレイン（Ｓ／Ｄ）層のセルフアラインコンタクトの形成に使用される工程と類似する。シリサイド化の処理中、ゲートコンタクトはゲートシリサイドに変化させられる。
【０００５】
（完全又は部分的な）シリサイドゲートを実現するのに２つの主なアプローチがある。第１のアプローチにおいて、ソース／ドレイン（Ｓ／Ｄ）層とｐｏｌｙ−Ｓｉゲートコンタクトのシリサイド化は、一方の接合要求によって強要されたＳ／Ｄ領域の薄いコンタクトのための要求と、他方のｐｏｌｙ−Ｓｉの完全な厚みのゲート誘電体中間面へのシリサイド化と、を交互に使用することにより、同時に実行される。第２のアプローチは、（例えば金属に反応しない材料を用いて）シリサイド組成の処理が行われる間、Ｓ／Ｄ領域を適当に保護することによって、Ｓ／Ｄ領域のシリサイド化とゲートとを切り離すことから成る。同時アプローチは、処理ステップ数とコンタクトの組成後の熱の供給を最小限にすることに関して、さらに経済的であるのに対し、切り離しアプローチは、ゲートコンタクトとＳ／Ｄコンタクトのための異なるシリサイド材料の組成を可能にし、ゲートコンタクトとＳ／Ｄコンタクトとの間をつなぐシリサイドの厚みを必要としない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｓ／Ｄコンタクトとゲートコンタクトを切り離すための主要なアプリーチは、最初に堆積され、それから化学機械研磨（ＣＭＰ）により平坦化され、その後ｐｏｌｙ−Ｓｉの上面を開くためにエッチングバックされる酸化物により、Ｓ／Ｄコンタクトを保護することからなる。このアプローチは現存する製法技術を使用するが、チップ製造業者は潜在的な歩留まりの問題のためにむしろそれを避ける。そのうえ、このアプローチはＳ／Ｄ領域の上に比較的厚い酸化物を残し、酸化物を装置の完全性に影響を及ぼさないで、特にＳ／Ｄシリサイドの下部を損傷しないように除去することは難しい。保護酸化物があると、典型的に素子のパフォーマンスの改良のために使用され、堆積されるストレインド・レイヤーの効率はかなり下がるだろう。このようなアプローチのもう一つの欠点は、完全なシリサイドゲートがエレべーテッドＳ／Ｄトランジスタに結合されるときに、ゲートの上面を開くのに使用されるエッチングバックステップのプロセス領域の違いにより、保護酸化物の除去の危険性が増加することである。これは、今日の最新のトランジスタと、部分的に矛盾するアプローチである。
【０００７】
また、さらに一般的にシリサイド・コンタクトの製造を考えるとき、上記の歩留まりの問題のために、ＣＭＰステップを避けることが望ましい。
【０００８】
本発明は、化学機械研磨ステップを避けて、少なくとも部分的にシリサイド・コンタクトを形成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、少なくとも部分的にシリサイド・コンタクトを形成する方法に関し、コンタクトの上にハードマスクを堆積させるステップと、ハードマスクの上面に犠牲材料コーティングを形成するステップと、コンタクトの上面が露出されるまで犠牲材料コーティングをエッチングバックするステップと、コンタクトを開くステップと、犠牲材料を除去するステップと、コンタクトのシリサイド化を実行するステップと、を有する。
【００１０】
好ましい実施形態において、ハードマスクはコンタクトに選択的に堆積されドライエッチングされるのに適した材料であっても良い。特にそれは、酸化珪素、窒化珪素又は炭化珪素であっても良い。
【００１１】
好ましくは、犠牲材料コーティングは、ハードマスク上で回転されて、その後でエッチングバックされるのに適した、自己平坦化膜であっても良い。特に、それはＢＡＲＣ（底面反射防止コーティング）やフォトレジストであっても良い。
【００１２】
複数のコンタクトが形成されるのが有利である。犠牲材料コーティングのエッチングバックステップは、複数のコンタクトの最も低い上面が露出されるまで実行されても良い。
【００１３】
特に有利な実施形態において、コンタクトはＣＭＯＳ技術にあっても良い。その時好ましくは、ハードマスクはＳｉＯ２であっても良い。有利には、コンタクトは、ゲート誘電体の上のｐｏｌｙ−Ｓｉゲートコンタクトであっても良い。前記ゲート誘電体は、典型的にはＳｉＯＮ、ＳｉＯ又はｈｉｇｈ−ｋ材料であっても良い。好ましい実施形態において、ハードマスクを堆積するステップは、ソースとドレインのコンタクトのシリサイド化の後に実行されても良い。代わりに、ソースとドレインコンタクトのシリサイド化は、前記ゲートコンタクトのシリサイド化の後に実行されても良い。
【００１４】
他の観点において、発明はシリサイド・コンタクトを形成するための方法の使用、それによりコンタクトがＣＭＯＳ技術にあり、完全シリサイドゲートコンタクトを含むＭＯＳＦＥＴトランジスタを形成するための方法の使用に関する。
【００１５】
さらに他の観点において、発明は上述した方法の使用に関し、ＭＯＳＦＥＴトランジスタのソースコンタクトとドレインコンタクトは第１のシリサイド材料であり、完全シリサイドゲートコンタクトは第１のシリサイド材料とは異なる第２のシリサイド材料であっても良い。
【００１６】
最後に発明はまた、記述された方法により得られる完全シリサイドゲートコンタクトを含むＭＯＳＦＥＴトランジスタに関する。
【発明を実施するための最良の形態】
【００１７】
本発明による解決において、ＣＭＰルートの代案が提案される。本発明の通り実行すると、ＣＭＰステップは避けられ、保護酸化物の厚みを大幅に削減できる。
【００１８】
本発明による解決は、コンタクトを開く工程の間、コンタクトのシリサイド化の前に下にある層を傷つけないで除去され得る犠牲の保護層を使用する。
【００１９】
工程の順序は次の通りである：
（i）シリサイド化に適した薄いハードマスク材料がコンタクトの上に堆積される（図１）。堆積され、選択的にコンタクトにドライエッチングされることができ、そのシリサイドに反応しない、任意の材料がシリサイド化に適している。ハードマスクの厚みは、好ましくは、約数十ｎｍにすべきである。実施例は、ＳｉＯ２、ＳｉＮ、ＳｉＣ又は非晶質炭素層を含む。ＣＭＯＳ技術が使用される場合、ハードマスク材料としては、ＳｉＯ２が有利である。ハードマスクは、そのあと好ましくはＳ／Ｄシリサイド化の後、（ゲートハードマスクとスペーサーによって）包まれたトランジスタの上に堆積される。
（ii）素子は、ウエハの形状を平坦化するように犠牲材料（例えば、ＢＡＲＣ、フォトレジスト）で、スピンコーティングされる（図２）。
（iii）犠牲材料コーティングはエッチングバックされて、コンタクトの上面のみハードマスクを露出させる（図３）。
（iv）コンタクトの上面のみが露出されたら、第２のエッチングバックが実行され、犠牲材料コーティングに対して選択的に、ステップ（i）において堆積されたハードマスクを除去する（図４）。ゲートコンタクトのシリサイド化の場合、ゲートハードマスクも選択的に除去され、Ｓ／Ｄ領域は犠牲材料によって保護される。
（v）犠牲材料コーティングは、素子構造を損傷せずに除去される（図５）。
（vi）コンタクトは、金属の堆積と共に開始され、その後部分的にアニール化され、選択的にエッチングされ、最終のアニール化がされて、コンタクトのシリサイド化が完成するという典型的なシリサイド化の（図６）の流れにしたがう、少なくとも部分的にシリサイド化されるための準備が整う。シリサイド化が完成した後、ハードマスクの残りが下にある層とコンタクトのために、選択的に除去される（図７）。ＣＭＯＳ技術を用いた特定の実施形態においては、ソースとドレインのシリサイド化は、シリサイド化されたゲートコンタクトを形成する上記ステップが実行された後に、実行される。シリサイド化の工程が完成した後、トランジスタはＢＥＯＬ（バック・エンド・オブ・ライン）の処理を続ける準備が整う。
【００２０】
もし、保護層は十分に薄く、ゲートとＳ／Ｄにおいて形成されるシリサイドについて、選択的にエッチングされ得るのであれば、ＢＥＯＬ  ＣＭＯＳ工程の前に、Ｓ／Ｄ領域にある保護層をエッチングして取り除くために、ハードマスクを除去するステップを含むことができることに注意することが重要である。
【００２１】
本発明によるこの製法は、いくつかのＣＭＰステップを避け、今日の最新式のＣＭＯＳ製作において使用される標準のｐｏｌｙ−Ｓｉゲートのために得られる構造的特徴にかなり類似した構造的特徴を提供する。両観点は、ＦＵＳＩゲートを容易に統合する。
【図面の簡単な説明】
【００２２】
【図１】ハードマスクの堆積を表す。
【図２】平坦化ポリマー（ＰＰ）コーティングを表す。
【図３】コンタクトの上面を露出する犠牲のエッチングバックステップを表す。
【図４】コンタクトの開きを表す。
【図５】犠牲材料の除去を表す。
【図６】シリサイド化金属の堆積を表す。
【図７】ハードマスクの残りの除去を表す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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