(57)【要約】【課題】電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置を提供する。【解決手段】埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂに、第１絶縁分離トレンチＺ１により取り囲まれて絶縁分離されたＮｃｈＬＤＭＯＳ２０ａが形成され、第１絶縁分離トレンチＺ１を取り囲んで、第２絶縁分離トレンチＺ２が形成され、第１絶縁分離トレンチＺ１と第２絶縁分離トレンチＺ２との間で、フィールド領域２０Ｆが形成されてなる半導体装置２０であって、埋め込み酸化膜上３ａにＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層１ｃが形成されてなり、フィールド領域２０Ｆが、ＮｃｈＬＤＭＯＳ２０ａのソース電位と同電位に設定されてなる半導体装置２０とする。【選択図】図４
2007103672.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）もしくはＰチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）が形成され、
前記第１絶縁分離トレンチを取り囲んで、前記埋め込み酸化膜に達する第２絶縁分離トレンチが形成され、
前記第１絶縁分離トレンチと第２絶縁分離トレンチとの間で、ＳＯＩ層からなるフィールド領域が形成されてなる半導体装置であって、
前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなり、
前記フィールド領域が、前記ＮｃｈＬＤＭＯＳのソース電位もしくはＰｃｈＬＤＭＯＳのドレイン電位と同電位に設定されてなることを特徴とする半導体装置。
【請求項２】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）もしくはＰチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）が形成され、
前記第１絶縁分離トレンチを取り囲んで、前記埋め込み酸化膜に達する第２絶縁分離トレンチが形成され、
前記第１絶縁分離トレンチと第２絶縁分離トレンチとの間で、ＳＯＩ層からなるフィールド領域が形成されてなる半導体装置であって、
前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなり、
前記第１絶縁分離トレンチが、トレンチの側壁絶縁膜を介して、内部に導電性ポリシリコンが埋め込まれてなる絶縁分離トレンチであって、
前記第１絶縁分離トレンチの内部の導電性ポリシリコンが、前記ＮｃｈＬＤＭＯＳのソース電位もしくはＰｃｈＬＤＭＯＳのドレイン電位と同電位に設定されてなることを特徴とする半導体装置。
【請求項３】
前記第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記第１絶縁分離トレンチにより絶縁分離されたＮｃｈＬＤＭＯＳもしくはＰｃｈＬＤＭＯＳが、前記フィールド領域を構成する前記ｎ重の第２絶縁分離トレンチにより囲まれたｎ個の各領域に、一個ずつ配置されてなり、
前記ｎ個のＮｃｈＬＤＭＯＳもしくはＰｃｈＬＤＭＯＳが、グランド（ＧＮＤ）電位と所定電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側、内周側を所定電位側として、順次直列接続されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ個のＮｃｈＬＤＭＯＳもしくはＰｃｈＬＤＭＯＳが、同じ耐圧を有してなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体装置が、
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、
前記所定電位を浮遊電位として、前記レベルシフト回路に適用されることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜上のＳＯＩ層に、絶縁分離されたＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）もしくはＰチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）が形成されてなる半導体装置に関する。特に、インバータ駆動用等の高電圧ＩＣに適用することのできる、高耐圧の半導体装置に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。
【０００３】
図９に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図を示す。
【０００４】
図９に示す高電圧ＩＣ９０には、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａに、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより、絶縁（誘電体）分離されている。
【０００５】
高電圧ＩＣ９０のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため、高耐圧の回路素子が必要である。図９に示したレベルシフト回路形成領域の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）９は、耐圧を確保するために、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造が採用されている。
【０００６】
レベルシフト回路における高電圧は、図中に示すように、ＬＤＭＯＳ９のドレインＤに印加される。図９のＬＤＭＯＳ９では、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１ａと埋め込み酸化膜３で分圧して、ＳＯＩ層１ａにおける電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９のＬＤＭＯＳ９のように、埋め込み酸化膜上のＳＯＩ層に、絶縁分離されたＬＤＭＯＳが形成されてなる半導体装置では、断面の縦方向における耐圧を確保するために、ＳＯＩ層の不純物濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。
【０００８】
しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要となる。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の上限膜厚は、４μｍ程度である。また、ＳＯＩ層の厚さは、通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを厚くすると、トレンチ加工負荷が増大する。このため、図９のレベルシフト回路形成領域におけるＬＤＭＯＳ９では、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。
【０００９】
上記問題を解決するため、本発明者らは、図１０に示す新規な半導体装置１０を発明した。
【００１０】
図１０は、半導体装置１０の基本的な等価回路図である。
【００１１】
図１０に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【００１２】
図１０の半導体装置１０の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、図１０の半導体装置１０においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図１０の半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが同じ耐圧を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ１〜Ｔｒｎの分担する電圧（耐圧）を均等にして、最小化することができる。
【００１３】
具体的には、例えば、厚さ２μｍ程度の埋め込み酸化膜を有する一般的なＳＯＩ基板を用いて、１５０Ｖ程度の耐圧を有するＭＯＳ型トランジスタ素子は、一般的な製造方法により、容易に形成することができる。従って、絶縁分離トレンチによって互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎを上記ＳＯＩ基板に形成し、直列接続されたｎ段のトランジスタ素子からなる半導体装置１０とすることで、高耐圧の半導体装置を実現することができる。例えば、耐圧１５０Ｖのトランジスタ素子を、図１０のように２段、４段、８段直列接続することで、それぞれ、耐圧３００Ｖ、６００Ｖ、１２００Ｖの半導体装置１０とすることができる。従って、耐圧に応じて、ウエハ構造（ＳＯＩ層や埋め込み酸化膜の厚さ、ＳＯＩ層の不純物濃度を変更する必要が無い。また、絶縁分離トレンチの加工深さも一定であり、必要耐圧が１０００Ｖ以上であっても、容易に実現することができる。
【００１４】
以上のようにして、図１０に示す半導体装置１０は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。
【００１５】
図１１は、高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図１０の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。
【００１６】
図１１に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合うトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが一つ存在するだけであるため、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの接続配線が容易になると共に、占有面積を低減して、半導体装置１０を小型化することができる。
【００１７】
上記したように、半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、通常の耐圧を有するトランジスタ素子であってよい。これによって、図１１に示す高電圧ＩＣ１００は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。尚、上記発明については、すでに特許出願済み（出願番号２００４−３０８７２４、出願番号２００５−１２１３０６、出願番号２００５−２２７０５８）である。
【００１８】
一方、図１０に示す半導体装置１０を高電圧ＩＣ１００のレベルシフト回路部に適用するにあたって、以下の図１２に示す問題があることが判明した。
【００１９】
図１２（ａ）は、図１０および図１１に示す半導体装置１０を簡略化した、半導体装置１１の構成を示す図である。図１２（ｂ）は、図１２（ａ）の半導体装置１１の構成要素であるトランジスタの段数と半導体装置１１の耐圧の関係を示す図で、ＳＯＩ基板の埋め込み酸化膜上に埋め込みＮ＋層を形成した試料について評価した結果である。
【００２０】
図１２（ａ）に示す半導体装置１１には、埋め込み酸化膜を有するＳＯＩ基板が用いられており、ｎ個（ｎ≧２）のＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）９ａが、埋め込み酸化膜上のＳＯＩ層に形成されている。各ＮｃｈＬＤＭＯＳ９ａは、ドレインＤ、ゲートＧおよびソースＳが図に示すように同心円状に配置されたパターンとなっている。また、各ＮｃｈＬＤＭＯＳ９ａは、図中に太い実線の円で示した、埋め込み酸化膜に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００２１】
図１２（ａ）の半導体装置１１では、同じく埋め込み酸化膜に達する図中に太い実線の四角で示した第２絶縁分離トレンチＺ２が、多重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各ＮｃｈＬＤＭＯＳ９ａは、多重の第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆに、それぞれ二個ずつ配置されている。
【００２２】
図１２（ａ）の半導体装置１１では、ｎ個のＮｃｈＬＤＭＯＳ９ａが、グランド（ＧＮＤ）電位と所定の電源電位との間で、多重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側、内周側を電源電位側として、順次直列接続されている。尚、図１２（ａ）における符号９ｂは、半導体装置１０における抵抗素子Ｒ１〜Ｒｎと同様で、ＧＮＤ電位と電源電位を分割する分圧抵抗である。
【００２３】
図１２（ｂ）に示すように、図１２（ａ）の半導体装置１１について耐圧を測定評価すると、ＳＯＩ基板の埋め込み酸化膜上に埋め込みＮ＋層を形成した試料と形成しない試料とで、異なる結果となった。埋め込みＮ＋層を形成しない試料については、図１２（ｂ）に点線で示した設計耐圧とほぼ同等の耐圧が得られた。一方、埋め込みＮ＋層を形成した試料では、耐圧が、図のように設計耐圧の１／２〜１／３に低下した。
【００２４】
従って、埋め込みＮ＋層を形成した図１２（ａ）の半導体装置１１は、図１２（ｂ）に示すように静特性における設計耐圧が確保できず、このままでは使用できない。しかしながら、ＳＯＩ基板の埋め込み酸化膜上に埋め込みＮ＋層を形成した半導体装置は、動特性における以下の効果を期待することができる。すなわち、埋め込みＮ＋層を形成した半導体装置では、半導体装置の周囲で急峻に変化する電圧ノイズ等が発生しても、埋め込み酸化膜からの空乏層の拡がりが抑制される。従って、電圧ノイズ等による誤動作が抑制された半導体装置とすることができる。例えば、図１１における出力段の浮遊基準ゲート駆動回路でのスイッチングに伴うｄＶ／ｄｔ変動で引き起こされる高周波電位干渉の影響を、埋め込みＮ＋層でシールドすることができる。
【００２５】
そこで本発明は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層にＬＤＭＯＳが形成されてなる半導体装置であって、電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２６】
請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）もしくはＰチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）が形成され、前記第１絶縁分離トレンチを取り囲んで、前記埋め込み酸化膜に達する第２絶縁分離トレンチが形成され、前記第１絶縁分離トレンチと第２絶縁分離トレンチとの間で、ＳＯＩ層からなるフィールド領域が形成されてなる半導体装置であって、前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなり、前記フィールド領域が、前記ＮｃｈＬＤＭＯＳのソース電位もしくはＰｃｈＬＤＭＯＳのドレイン電位と同電位に設定されてなることを特徴としている。
【００２７】
上記半導体装置においては、埋め込み酸化膜上にＳＯＩ層と同じ導電型の高濃度不純物層が形成されている。このため、例えば当該半導体装置の周囲で急峻に変化する電圧ノイズ等が発生しても、上記高濃度不純物層によって埋め込み酸化膜からの空乏層の拡がりが抑制され、電圧ノイズ等による誤動作を防止することができる。
【００２８】
また、上記半導体装置においては、ＬＤＭＯＳを取り囲むフィールド領域が、ＮｃｈＬＤＭＯＳの場合はソース電位と同電位、ＰｃｈＬＤＭＯＳの場合はドレイン電位と同電位に設定され、ＬＤＭＯＳの形成領域とフィールド領域の電位差がなくなる。これによって、ＬＤＭＯＳの形成領域における高濃度不純物層が第１絶縁分離トレンチと交わる角部での電界集中が緩和され、高濃度不純物層の導入に伴うＬＤＭＯＳの耐圧低下を抑制することができる。
【００２９】
以上のようにして、上記半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層にＬＤＭＯＳが形成されてなる半導体装置であって、電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置とすることができる。
【００３０】
請求項２に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）もしくはＰチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）が形成され、前記第１絶縁分離トレンチを取り囲んで、前記埋め込み酸化膜に達する第２絶縁分離トレンチが形成され、前記第１絶縁分離トレンチと第２絶縁分離トレンチとの間で、ＳＯＩ層からなるフィールド領域が形成されてなる半導体装置であって、前記ＳＯＩ層における前記埋め込み酸化膜上に、ＳＯＩ層と同じ導電型で不純物濃度が高い高濃度不純物層が形成されてなり、前記第１絶縁分離トレンチが、トレンチの側壁絶縁膜を介して、内部に導電性ポリシリコンが埋め込まれてなる絶縁分離トレンチであって、前記第１絶縁分離トレンチの内部の導電性ポリシリコンが、前記ＮｃｈＬＤＭＯＳのソース電位もしくはＰｃｈＬＤＭＯＳのドレイン電位と同電位に設定されてなることを特徴としている。
【００３１】
当該半導体装置においても、埋め込み酸化膜上にＳＯＩ層と同じ導電型の高濃度不純物層が形成されているため、この高濃度不純物層によって、電圧ノイズ等による誤動作を防止することができる。
【００３２】
また、当該半導体装置においては、ＬＤＭＯＳを取り囲む第１絶縁分離トレンチの内部の導電性ポリシリコンが、ＮｃｈＬＤＭＯＳの場合はソース電位と同電位、ＰｃｈＬＤＭＯＳの場合はドレイン電位と同電位に設定され、ＬＤＭＯＳの形成領域と第１絶縁分離トレンチ内の導電性ポリシリコンの電位差がなくなる。これによって、ＬＤＭＯＳの形成領域における高濃度不純物層が第１絶縁分離トレンチと交わる角部での電界集中が緩和され、高濃度不純物層の導入に伴うＬＤＭＯＳの耐圧低下を抑制することができる。
【００３３】
以上のようにして、当該半導体装置も、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層にＬＤＭＯＳが形成されてなる半導体装置であって、電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置とすることができる。尚、当該半導体装置は、第１絶縁分離トレンチを電位固定に利用しているため、請求項１に記載の半導体装置に較べて、フィールド領域を小さくしたり、素子を形成してフィールド領域を他の用途に利用したりすることができる。
【００３４】
請求項３に記載のように、上記半導体装置は、前記第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記第１絶縁分離トレンチにより絶縁分離されたＮｃｈＬＤＭＯＳもしくはＰｃｈＬＤＭＯＳが、前記フィールド領域を構成する前記ｎ重の第２絶縁分離トレンチにより囲まれたｎ個の各領域に、一個ずつ配置されてなり、前記ｎ個のＮｃｈＬＤＭＯＳもしくはＰｃｈＬＤＭＯＳが、グランド（ＧＮＤ）電位と所定電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側、内周側を所定電位側として、順次直列接続されてなる場合に好適である。
【００３５】
この場合にも、高濃度不純物層によって、電圧ノイズ等による誤動作を防止することができることは言うまでもない。また、この場合には、ＧＮＤ電位と所定電位の間に順次直列接続されたｎ個のＬＤＭＯＳのそれぞれについて、前記高濃度不純物層の導入に伴うＬＤＭＯＳの耐圧低下を抑制することができる。従って、当該記半導体装置では、ＧＮＤ電位と所定電位の間の電圧が、耐圧低下のない設計通りのｎ個のＬＤＭＯＳにより分割され、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００３６】
請求項４に記載のように、上記請求項３に記載の半導体装置においては、前記ｎ個のＮｃｈＬＤＭＯＳもしくはＰｃｈＬＤＭＯＳが、同じ耐圧を有してなることが好ましい。
【００３７】
これにより、ＧＮＤ電位と所定電位の間に挿入される各ＬＤＭＯＳの分担する電圧（耐圧）を均等にして、最小化することができる。
【００３８】
請求項５に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、前記所定電位を浮遊電位とする、前記レベルシフト回路に好適である。
【００３９】
前記高電圧ＩＣは、例えば、請求項６に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項７に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【発明を実施するための最良の形態】
【００４０】
最初に、図１２に示した半導体装置１１の耐圧低下要因について調べた、予備的な試験結果について説明する。
【００４１】
図１と図２は、図１２の直列接続されるＮｃｈＬＤＭＯＳ９ａを６個とした半導体装置１２について、電位（電界）分布をシミュレートした結果を示す図である。
【００４２】
図１は、上記半導体装置１２の構成と、シミュレーションに用いた電位設定を示した図である。シミュレーションでは、電源を約５００Ｖの電位に設定している。また、ゲートＧとソースＳを共通の電位として、それぞれのＮｃｈＬＤＭＯＳ９ａには、図１の上段に示した各電位４１７Ｖ，３３３Ｖ，２５０Ｖ，１６７Ｖ，８３Ｖが印加されるようにしている。フィールド領域Ｆ１２，Ｆ３４，Ｆ４５は、図１２（ｂ）の試験に則してフローティング状態としているが、上記各電位の印加時には、それぞれ、図中の括弧内に示した電位となる。
【００４３】
図２（ａ），（ｂ）は、半導体装置１２の５段目のＮｃｈＬＤＭＯＳ９ａに関する電位（電界）分布のシミュレーション結果で、図２（ａ）は断面における等電位線の分布を示した図であり、図２（ｂ）は電界強度の分布を示した図である。
【００４４】
図１と図２（ａ）に示すように、シミュレーションでは、５段目のＮｃｈＬＤＭＯＳ９ａのドレインＤに４１７Ｖが印加され、共通のゲートＧとソースＳには３３３Ｖが印加される。また、フィールド領域Ｆ５６は、フローティング状態であるが、上記電位の印加時には２６６Ｖとなり、ソース電位３３３Ｖより低い値となる。
【００４５】
上記ソース電位３３３Ｖとフィールド電位２６６Ｖの電位差に伴って、５段目のＮｃｈＬＤＭＯＳ９ａでは、図２（ｂ）に示すように、電界集中が第１絶縁分離トレンチＺ１の内部だけでなく、埋め込みＮ＋層が第１絶縁分離トレンチＺ１と交わる図中の太線矢印で示した角部においてＳＯＩ層内まで広がり、ＮｃｈＬＤＭＯＳ９ａのＳＯＩ層内で電界集中が発生する。この電界集中によって、図１２（ｂ）の埋め込みＮ＋層を形成した試料において、耐圧低下が発生したものと考えられる。
【００４６】
図３（ａ），（ｂ）は、単体のＮｃｈＬＤＭＯＳ９ｂを製作して、フィールド電位と耐圧の関係を調べた結果である。図３（ａ）は、測定方法を説明する図であり、図３（ｂ）は、測定結果をまとめた図である。
【００４７】
図３（ａ）に示すように、測定は、共通のゲートＧとソースＳを０Ｖとし、各フィールド電位ＶＦに対して、ＮｃｈＬＤＭＯＳ９ｂの耐圧を評価した。尚、ＮｃｈＬＤＭＯＳ９ｂの耐圧は、ドレイン電圧を連続的に上昇し、ドレイン電流が１μＡとなる時の電圧で評価した。また比較のために、図３（ａ）に示すＮｃｈＬＤＭＯＳ９ｂの埋め込みＮ＋層を形成しない試料についても、同じ測定を実施した。
【００４８】
図３（ｂ）に示すように、埋め込みＮ＋層を形成しない試料については、フィールド電位ＶＦを変えても、耐圧の低下は見られなかった。一方、埋め込みＮ＋層を形成した試料については、フィールド電位ＶＦを低くして、フィールドＦとソースＳの間に大きな電位差を与えるほど、ＮｃｈＬＤＭＯＳ９ｂの耐圧が低下した。
【００４９】
以上の図１〜３に示す結果より、図１２に示した半導体装置１１の耐圧低下要因が、フィールドＦとソースＳの間の電位差による、埋め込みＮ＋層が第１絶縁分離トレンチＺ１と交わる角部での電界集中にあることが確認できた。
【００５０】
次に、以上の予備的な試験結果をもとにした、本発明の半導体装置に関する最良の実施形態を、図に基づいて説明する。
【００５１】
図４（ａ）は、本発明の一例である半導体装置２０の構成を示す図で、図４（ｂ）は、図４（ａ）の半導体装置２０の一構成要素である、Ｎチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）２０ａとフィールド領域２０Ｆの断面を示した模式的な図である。
【００５２】
図４（ｂ）に示すように、半導体装置２０には、埋め込み酸化膜３ａを有するＳＯＩ基板が用いられており、ＳＯＩ層（Ｎ−層）１ｂにおける埋め込み酸化膜３ａ上に、ＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層（埋め込みＮ＋層）１ｃが形成されている。
【００５３】
図４（ａ）に示すように、半導体装置２０には、ｎ（正の整数）個のＮチャネル横型ＭＯＳトランジスタ（ＮｃｈＬＤＭＯＳ）２０ａが形成されている。各ＮｃｈＬＤＭＯＳ２０ａは、ドレインＤ、ゲートＧおよびソースＳが同心円状に配置されたパターンとなっている。また、各ＮｃｈＬＤＭＯＳ２０ａは、図中に太い実線の円で示した第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００５４】
図４（ｂ）に示すように、第１絶縁分離トレンチＺ１は、先端が埋め込み酸化膜３ａに達しており、これによって、内部の各ＮｃｈＬＤＭＯＳ２０ａが周囲から絶縁分離される。尚、各ＮｃｈＬＤＭＯＳ２０ａのドレインＤ、ゲートＧおよびソースＳは上記したように同心円状に配置されるが、図４（ｂ）ではこれらの配置を簡略化して模式的に示している。
【００５５】
図４（ａ）に示すように、半導体装置２０には、太い実線の四角で示した第２絶縁分離トレンチＺ２が、ｎ重に形成されている。図４（ｂ）に示すように、第２絶縁分離トレンチＺ２も、先端が埋め込み酸化膜３ａに達しており、これによって内部のフィールド領域２０Ｆが周囲から絶縁分離される。
【００５６】
図４（ａ）に示すように、第１絶縁分離トレンチＺ１により絶縁分離された各ＮｃｈＬＤＭＯＳ２０ａは、フィールド領域を構成するｎ重の第２絶縁分離トレンチＺ２により囲まれたｎ個の各領域２０Ｆに、それぞれ一個ずつ配置されている。言い換えれば、各ＮｃｈＬＤＭＯＳ２０ａの周りには、各ＮｃｈＬＤＭＯＳ２０ａを取り囲む第１絶縁分離トレンチＺ１と当該第１絶縁分離トレンチＺ１を取り囲む第２絶縁分離トレンチＺ２との間で、ＳＯＩ層１ｂからなるフィールド領域２０Ｆが形成されている。
【００５７】
図４（ａ）に示すように、ｎ個のＮｃｈＬＤＭＯＳ２０ａは、グランド（ＧＮＤ）電位と所定の正電源電位との間で、ｎ重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側、内周側を電源電位側として、順次直列接続されている。半導体装置２０では、図ｓに示す半導体装置１１と異なり、全てのフィールド領域２０Ｆが、内部に配置された各ＮｃｈＬＤＭＯＳ２０ａソースＳと接続されて、ソース電位と同電位に設定される。尚、図４（ａ）における符号９ｂは、図１２の半導体装置１１と同様で、ＧＮＤ電位と電源電位を分割する分圧抵抗である。
【００５８】
以上の図４（ａ），（ｂ）に示した半導体装置２０においては、埋め込み酸化膜３ａ上にＳＯＩ層（Ｎ−層）１ｂと同じ導電型の高濃度不純物層（埋め込みＮ＋層）１ｃが形成されている。このため、例えば当該半導体装置２０の周囲で急峻に変化する電圧ノイズ等が発生しても、上記高濃度不純物層１ｃによって埋め込み酸化膜３ａからの空乏層の拡がりが抑制され、電圧ノイズ等による誤動作を防止することができる。
【００５９】
また、上記半導体装置２０においては、ＮｃｈＬＤＭＯＳ２０ａを取り囲むフィールド領域２０Ｆがソース電位と同電位に設定され、ＮｃｈＬＤＭＯＳ２０ａの形成領域とフィールド領域２０Ｆの電位差がなくなる。すなわち、半導体装置２０においては、素子内の電位が上昇した場合でも、フィールド領域２０Ｆの電位も同様に上昇して、電位差が生じない。これによって、図２（ｂ）に示したＮｃｈＬＤＭＯＳ９ａの形成領域における埋め込みＮ＋層が第１絶縁分離トレンチＺ１と交わる角部での電界集中が緩和され、高濃度不純物層（埋め込みＮ＋層）１ｃの導入に伴うＮｃｈＬＤＭＯＳ２０ａの耐圧低下を抑制することができる。
【００６０】
図５と図６は、上記効果を確認するため、図４の直列接続されるＮｃｈＬＤＭＯＳ２０ａを６個とした半導体装置２１について、電位（電界）分布をシミュレートした結果を示す図である。
【００６１】
図５は、上記半導体装置２１の構成と、シミュレーションに用いた電位設定を示した図である。図２に示した半導体装置１２の結果と比較するため、図５のシミュレーションでは、図１と同じ電源を約５００Ｖの電位に設定している。また、ゲートＧとソースＳを共通の電位として、それぞれのＮｃｈＬＤＭＯＳ２０ａには、図１と同じ上段に示した各電位４１７Ｖ，３３３Ｖ，２５０Ｖ，１６７Ｖ，８３Ｖが印加されるようにしている。一方、半導体装置２１では各フィールド領域２０Ｆ１〜２０Ｆ６が内部にあるＮｃｈＬＤＭＯＳ２０ａのソース電位と同電位に設定されるため、図５のシミュレーションでは、各フィールド領域２０Ｆ１〜２０Ｆのフィールド電位は、それぞれ、ソース電位と同じ図中の下段に示した電位となる。
【００６２】
図６（ａ），（ｂ）は、５段目のＮｃｈＬＤＭＯＳ２０ａに関する電位（電界）分布のシミュレーション結果で、図６（ａ）は断面における等電位線の分布を示した図であり、図６（ｂ）は電界強度の分布を示した図である。
【００６３】
図５と図６（ａ）に示すように、シミュレーションでは、５段目のＮｃｈＬＤＭＯＳ２０ａのドレインＤに４１７Ｖが印加され、共通のゲートＧとソースＳには３３３Ｖが印加される。また、フィールド領域２０Ｆは、ソース電位と同電位の３３３Ｖとなる。
【００６４】
上記ソース電位とフィールド電位に電位差がなくなったため、図２（ｂ）のＮｃｈＬＤＭＯＳ９ａで見られた埋め込みＮ＋層が第１絶縁分離トレンチＺ１と交わる角部での電界集中が、図６（ｂ）に示すＮｃｈＬＤＭＯＳ２０ａでは、第１絶縁分離トレンチＺ１の内部に押し込められ、ＮｃｈＬＤＭＯＳ２０ａのＳＯＩ層内での電界集中が抑制されている。このため、ソース電位とフィールド電位の電位差による図３（ｂ）に示した耐圧低下も、図６（ｂ）のＮｃｈＬＤＭＯＳ２０ａでは解消される。尚、同様にして、図５に示す他の段のＮｃｈＬＤＭＯＳ２０ａについても、上記電界集中がなくなり、ソース電位とフィールド電位の電位差による耐圧低下が解消されるのは言うまでもない。
【００６５】
図４（ａ），（ｂ）の半導体装置２０におけるｎ個のＮｃｈＬＤＭＯＳ２０ａとｎ重の第２絶縁分離トレンチＺ２の数ｎは、ｎ＝１であってもよいし、ｎ≧２であってもよい。ｎ≧２の場合には、ＧＮＤ電位と所定電位の間に順次直列接続されたｎ個のＮｃｈＬＤＭＯＳ２０ａのそれぞれについて、高濃度不純物層（埋め込みＮ＋層）１ｃの導入に伴うＮｃｈＬＤＭＯＳ２０ａの耐圧低下を抑制することができる。従って、図４（ａ），（ｂ）の半導体装置２０では、ＧＮＤ電位と所定電位の間の電圧が、耐圧低下のない設計通りのｎ個のＮｃｈＬＤＭＯＳ２０ａにより分割され、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。特に、ｎ≧２の半導体装置２０では、ｎ個のＮｃｈＬＤＭＯＳ２０ａが、同じ耐圧を有してなることが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入される各ＮｃｈＬＤＭＯＳ２０ａの分担する電圧（耐圧）を均等にして、最小化することができる。
【００６６】
以上のようにして、図４（ａ），（ｂ）に示す半導体装置２０は、埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層（Ｎ−層）１ｂにＮｃｈＬＤＭＯＳ２０ａが形成されてなる半導体装置であって、電圧ノイズ等による誤動作が防止されると共に、ＮｃｈＬＤＭＯＳ２０ａの耐圧低下が抑制された半導体装置とすることができる。
【００６７】
尚、図４（ａ），（ｂ）の半導体装置２０において、フィールド領域２０Ｆの電位をＮｃｈＬＤＭＯＳ２０ａのドレイン電位に固定した場合には、ＮｃｈＬＤＭＯＳ２０ａの特性がずれてしまい、ゲート電圧Ｖｇ＝０でもＮｃｈＬＤＭＯＳ２０ａに電流が流れる。このため、ＮｃｈＬＤＭＯＳが形成された半導体装置においては、ドレイン電位ではなくソース電位に固定する。逆に、ＰｃｈＬＤＭＯＳが形成された半導体装置においては、次に示すように、ソース電位ではなくドレイン電位に固定する。
【００６８】
図７は、本発明の別の例で、半導体装置３０の一構成要素である、Ｐチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）３０ａとフィールド領域３０Ｆの断面を示した模式的な図である。尚、図７に示す半導体装置３０において、図４（ｂ）に示す半導体装置２０と同様の部分については、同じ符号を付した。
【００６９】
図７に示す半導体装置３０においては、埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層（Ｎ−層）１ｂに、埋め込み酸化膜１ｂに達する第１絶縁分離トレンチＺ１により取り囲まれて、絶縁分離されたＰチャネル横型ＭＯＳトランジスタ（ＰｃｈＬＤＭＯＳ）３０ａが形成されている。また、第１絶縁分離トレンチＺ１を取り囲んで、埋め込み酸化膜３ａに達する第２絶縁分離トレンチＺ２が形成され、第１絶縁分離トレンチＺ１と第２絶縁分離トレンチＺ２との間で、ＳＯＩ層１ｂからなるフィールド領域３０Ｆが形成されている。
【００７０】
図７の半導体装置３０のＳＯＩ層（Ｎ−層）１ｂにおける埋め込み酸化膜３ａ上には、図４（ｂ）に示す半導体装置２０と同様に、ＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層（埋め込みＮ＋層）１ｃが形成されている。一方、図７の半導体装置３０においては、図４（ｂ）に示す半導体装置２０と異なり、フィールド領域３０Ｆが、ＰｃｈＬＤＭＯＳ３０ａのドレインＤに接続され、ドレイン電位と同電位に設定されている。
【００７１】
図７に示す半導体装置３０の場合には、ＳＯＩ層１ｂにＰｃｈＬＤＭＯＳ３０ａが形成されているため、一般的に、ＰｃｈＬＤＭＯＳ３０ａのドレインＤがグランド（ＧＮＤ）電位側となり、ＰｃｈＬＤＭＯＳ３０ａのソースＳが所定の負電源電位側となる。尚、図７の半導体装置３０においても、図４（ａ）に示す半導体装置２０と同様にして、ｎ個のＰｃｈＬＤＭＯＳ３０ａが直列接続されていてもよい。
【００７２】
図７の半導体装置３０においても、埋め込み酸化膜３ａ上にＳＯＩ層１ｂと同じ導電型の高濃度不純物層１ｃが形成されており、この高濃度不純物層１ｃ電圧ノイズ等による誤動作を防止することができる。また、図７の半導体装置３０においても、ＰｃｈＬＤＭＯＳ３０ａを取り囲むフィールド領域３０Ｆが、ＰｃｈＬＤＭＯＳ３０ａのドレイン電位と同電位に設定され、ＰｃｈＬＤＭＯＳ３０ａの形成領域とフィールド領域３０Ｆの電位差がなくなる。これによって、ＰｃｈＬＤＭＯＳ３０ａの形成領域における高濃度不純物層１ｃが第１絶縁分離トレンチＺ１と交わる角部での電界集中が緩和され、高濃度不純物層１ｃの導入に伴うＰｃｈＬＤＭＯＳ３０ａの耐圧低下を抑制することができる。
【００７３】
図８（ａ），（ｂ）は、本発明の別の例で、それぞれ、半導体装置４０，５０の一構成要素である、ＮｃｈＬＤＭＯＳ４０ａとフィールド領域４０ＦおよびＰｃｈＬＤＭＯＳ５０ａとフィールド領域５０Ｆの断面を示した模式的な図である。尚、図８（ａ），（ｂ）に示す半導体装置４０，５０において、図４（ｂ）および図７に示す半導体装置２０，３０と同様の部分については、同じ符号を付した。
【００７４】
図８（ａ），（ｂ）に示す半導体装置４０，５０においては、図４（ｂ）および図７の半導体装置２０，３０と同様に、それぞれ、埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂに、埋め込み酸化膜１ｃに達する第１絶縁分離トレンチＺ１ａにより取り囲まれて、絶縁分離されたＮｃｈＬＤＭＯＳ４０ａおよびＰｃｈＬＤＭＯＳ５０ａが形成されている。また、第１絶縁分離トレンチＺ１ａを取り囲んで、埋め込み酸化膜に達する第２絶縁分離トレンチ（図示省略）が形成され、第１絶縁分離トレンチＺ１ａと第２絶縁分離トレンチとの間で、それぞれ、ＳＯＩ層１ｂからなるフィールド領域４０Ｆ，５０Ｆが形成されている。図８（ａ），（ｂ）の半導体装置４０，５０のＳＯＩ層（Ｎ−層）１ｂにおける埋め込み酸化膜３ａ上にも、図４（ｂ）および図７の半導体装置２０，３０と同様に、ＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層（埋め込みＮ＋層）１ｃが形成されている。
【００７５】
一方、図４（ｂ）および図７の半導体装置２０，３０では、フィールド領域２０Ｆ，３０Ｆが、それぞれ、ＮｃｈＬＤＭＯＳ２０ａのソースＳおよびＰｃｈＬＤＭＯＳ３０ａのドレインＤに接続され、ソース電位およびドレイン電位と同電位に設定されていた。図４（ｂ）および図７の半導体装置２０，３０における第１絶縁分離トレンチＺ１は、内側に形成されるＮｃｈＬＤＭＯＳ２０ａおよびＰｃｈＬＤＭＯＳ３０ａを周囲から絶縁分離する機能のみが必要であり、トレンチの側壁絶縁膜を介して内部に埋め込まれる材料は、任意の材料であってよい。これに対して、図８（ａ），（ｂ）の半導体装置４０，５０において、第１絶縁分離トレンチＺ１ａは、トレンチの側壁絶縁膜４ｓを介して、内部に導電性ポリシリコン４ｕが埋め込まれてなる絶縁分離トレンチである。また、半導体装置４０，５０では、第１絶縁分離トレンチＺ１ａの内部の導電性ポリシリコン４ｕが、それぞれ、ＮｃｈＬＤＭＯＳ４０ａのソースＳおよびＰｃｈＬＤＭＯＳ５０ａのドレインＤに接続され、ソース電位およびドレイン電位と同電位に設定されている。
【００７６】
図８（ａ），（ｂ）の半導体装置４０，５０においても、埋め込み酸化膜３ａ上にＳＯＩ層１ｂと同じ導電型の高濃度不純物層１ｃが形成されているため、この高濃度不純物層１ｃによって、電圧ノイズ等による誤動作を防止することができる。また、半導体装置４０，５０においては、ＮｃｈおよびＰｃｈのＬＤＭＯＳを取り囲む第１絶縁分離トレンチＺ１ａの内部の導電性ポリシリコン４ｕが、ＮｃｈＬＤＭＯＳ４０ａの場合はソース電位と同電位、ＰｃｈＬＤＭＯＳ５０ａの場合はドレイン電位と同電位に設定され、ＮｃｈおよびＰｃｈのＬＤＭＯＳの形成領域と第１絶縁分離トレンチＺ１ａ内の導電性ポリシリコン４ｕの電位差がなくなる。これによって、ＮｃｈおよびＰｃｈのＬＤＭＯＳの形成領域における高濃度不純物層１ｃが第１絶縁分離トレンチＺ１ａと交わる角部での電界集中が緩和され、高濃度不純物層の導入に伴うＮｃｈおよびＰｃｈのＬＤＭＯＳの耐圧低下を抑制することができる。
【００７７】
以上のようにして、図８（ａ），（ｂ）の半導体装置４０，５０も、埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂにＬＤＭＯＳ４０ａ，５０ａが形成されてなる半導体装置であって、電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳ４０ａ，５０ａの耐圧低下が抑制された半導体装置とすることができる。尚、図８（ａ），（ｂ）の半導体装置４０，５０は、第１絶縁分離トレンチＺ１ａを電位固定に利用しているため、図４（ｂ）および図７の半導体装置２０，３０に較べて、フィールド領域４０Ｆ，５０Ｆを小さくしたり、素子を形成してフィールド領域４０Ｆ，５０Ｆを他の用途に利用したりすることができる。
【００７８】
以上のように、上記半導体装置２０，３０，４０，５０は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層にＬＤＭＯＳが形成されてなる半導体装置であって、電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置となっている。
【００７９】
上記半導体装置２０，３０，４０，５０は、例えば、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、およびＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、前記所定電位を浮遊電位とする、前記レベルシフト回路に好適である。前記高電圧ＩＣは、例えば、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。
【図面の簡単な説明】
【００８０】
【図１】図１２の直列接続されるＮｃｈＬＤＭＯＳ９ａを６個とした半導体装置１２について、電位（電界）分布をシミュレートした結果を示す図で、半導体装置１２の構成と、シミュレーションに用いた電位設定を示した図である。
【図２】半導体装置１２の５段目のＮｃｈＬＤＭＯＳ９ａに関する電位（電界）分布のシミュレーション結果で、（ａ）は断面における等電位線の分布を示した図であり、（ｂ）は電界強度の分布を示した図である。
【図３】単体のＮｃｈＬＤＭＯＳ９ｂを製作して、フィールド電位と耐圧の関係を調べた結果で、（ａ）は測定方法を説明する図であり、（ｂ）は測定結果をまとめた図である。
【図４】（ａ）は、本発明の一例である半導体装置２０の構成を示す図で、（ｂ）は、（ａ）の半導体装置２０の一構成要素である、ＮｃｈＬＤＭＯＳ２０ａとフィールド領域２０Ｆの断面を示した模式的な図である。
【図５】図４の直列接続されるＮｃｈＬＤＭＯＳ２０ａを６個とした半導体装置２１について、電位（電界）分布をシミュレートした結果を示す図で、半導体装置２１の構成と、シミュレーションに用いた電位設定を示した図である。
【図６】半導体装置２１の５段目のＮｃｈＬＤＭＯＳ２０ａに関する電位（電界）分布のシミュレーション結果で、（ａ）は断面における等電位線の分布を示した図であり、（ｂ）は電界強度の分布を示した図である。
【図７】本発明の別の例で、半導体装置３０の一構成要素である、ＰｃｈＬＤＭＯＳ３０ａとフィールド領域３０Ｆの断面を示した模式的な図である。
【図８】（ａ），（ｂ）は、本発明の別の例で、それぞれ、半導体装置４０，５０の一構成要素である、ＮｃｈＬＤＭＯＳ４０ａとフィールド領域４０ＦおよびＰｃｈＬＤＭＯＳ５０ａとフィールド領域５０Ｆの断面を示した模式的な図である。
【図９】ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図である。
【図１０】半導体装置１０の基本的な等価回路図である。
【図１１】高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図１０の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。
【図１２】（ａ）は、半導体装置１１の構成を示す図で、（ｂ）は、半導体装置１１の構成要素であるトランジスタの段数と半導体装置１１の耐圧の関係を示す図である。
【符号の説明】
【００８１】
１０〜１２，２０，３０，４０，５０  半導体装置
９ａ，９ｂ，２０ａ，２０ａ  ＮｃｈＬＤＭＯＳ
３０ａ，５０ａ  ＰｃｈＬＤＭＯＳ
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
Ｚ１，Ｚ１ａ  第１絶縁分離トレンチ
４ｓ  側壁絶縁膜
４ｕ  導電性ポリシリコン
Ｚ２  第２絶縁分離トレンチ
Ｆ，Ｆ１２，Ｆ３４，Ｆ５６，２０Ｆ，２０Ｆ１〜２０Ｆ６，３０Ｆ，４Ｆ，５０Ｆ  フィールド領域
１ａ，１ｂ  ＳＯＩ層
１ｃ  高濃度不純物層
３，３ａ  埋め込み酸化膜
【図１】
2007103672.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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