(57)【要約】      （修正有）【課題】低電圧で効率よくホットエレクトロン注入できる不揮発性メモリを実現する。【解決手段】メモリトランジスタが、半導体基板（たとえばウェルＷ）と、第１および第２のソース・ドレイン領域ＳＳＬ,ＳＢＬと、ボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰと、ゲート電極（たとえばワード線ＷＬ）とを有する。ボトム絶縁膜ＢＴＭは、チャネル形成領域とのバリアハイトがＳｉＯ２とＳｉとのバリアハイトより低く、及び／又は、高温窒化処理されている。メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。【選択図】図７
2007103640.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタと、
前記メモリトランジスタの動作を制御するメモリ周辺回路とを有し、
前記メモリトランジスタが、
第１導電型の半導体基板と、
前記半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、
前記半導体基板の表面領域の、前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、
前記半導体基板の表面領域の、前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
前記トップ絶縁膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極と、を有し、
前記ボトム絶縁膜は、前記チャネル形成領域とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜が高温窒化処理されており、
前記メモリ周辺回路は、データの書き込み時に、第１の電圧と第２の電圧を生成し、生成した前記第１の電圧を前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に印加し、生成した前記第２の電圧を前記ゲート電極に印加し、前記第２のソース・ドレイン領域側で電離衝突によりホットエレクトロンを発生させ、さらに、ホットホールが格子と衝突して２次的に発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させる
不揮発性半導体メモリデバイス。
【請求項２】
前記ボトム絶縁膜は窒化酸化膜、または、窒化酸化膜と酸化膜を少なくとも含む多層膜である
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項３】
前記チャネル形成領域は、少なくとも前記第２のソース・ドレイン領域側の端部に、前記チャネル形成領域の他の領域より高濃度な第１導電型の高濃度チャネル領域を有している
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項４】
前記半導体基板が前記メモリ周辺回路に電気的に接続され、
前記メモリ周辺回路は、前記ホットエレクトロンの注入時に、前記チャネル形成領域を含む半導体領域を前記第２のソース・ドレイン領域に対して逆バイアスする電圧を生成し、生成した前記電圧を前記半導体基板に印加する
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項５】
メモリブロックと、
論理回路ブロックと、を有し、
前記メモリブロックが、
前記メモリトランジスタを含むメモリセルを複数配置して形成されているメモリセルアレイと、
前記メモリ周辺回路と、を具備し、
前記メモリ周辺回路内のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、
前記メモリ周辺回路は、データの書き込み時に、第１極性の電圧と第２極性の電圧をそれぞれ生成し、生成した前記第１極性の電圧を前記第２の電圧として前記ゲート電極に印加し、生成した前記第２極性の電圧を前記半導体基板に印加し、
前記第１極性の電圧の絶対値および前記第２極性の電圧の絶対値のそれぞれが、前記入出力トランジスタの耐圧及び／又はバーンイン電圧の絶対値以下に設定されている
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項６】
メモリトランジスタと、
前記メモリトランジスタの動作を制御するメモリ周辺回路と、を有し、
前記メモリトランジスタが、
第１導電型の半導体基板と、前記半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、
前記半導体基板の表面領域の、前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、
前記半導体基板の表面領域の、前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
前記トップ絶縁膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極と、を有し、
前記ボトム絶縁膜は、前記チャネル形成領域とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜が高温窒化処理されており、
前記メモリ周辺回路は、データの書き込み時に、第１の電圧を生成し、生成した前記第１の電圧を前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に印加し、互いの電位差が第２の電圧となる第１極性の電圧と第２極性の電圧をそれぞれ生成し、生成した前記第１極性の電圧を前記ゲート電極に印加し、生成した前記第２極性の電圧を前記半導体基板に印加し、ホットエレクトロンを前記電荷蓄積膜に注入させる
不揮発性半導体メモリデバイス。
【請求項７】
それぞれメモリトランジスタを有するメモリセルが複数配置されているメモリセルアレイと、
前記メモリトランジスタの動作を制御するメモリ周辺回路と、を有し、
前記メモリトランジスタが、
第１導電型の半導体基板と、
前記半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、
前記半導体基板の表面領域の、前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、
前記半導体基板の表面領域の、前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
前記トップ絶縁膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極と、を有し、
前記ボトム絶縁膜は、前記チャネル形成領域とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜が高温窒化処理されており、
前記メモリセルアレイは、データが格納されている複数のメモリセル（セクタ）と異なるセクタを、前記データが格納されているセクタの所定倍有し、
前記メモリ周辺回路は、前記データの書き換え時に、新たなデータを未書き込みの異なるセクタに書き込み、前記データの読み出し時に書き込みが最新のセクタからデータを読み出す
不揮発性半導体メモリデバイス。
【請求項８】
メモリブロックと、論理回路ブロックと、を有し、
前記メモリブロックが、メモリトランジスタを含むメモリセルを複数配置して形成されているメモリセルアレイの動作を制御するメモリ周辺回路を有し、
前記論理回路ブロックが論理トランジスタと入出力トランジスタを有し、
前記メモリ周辺回路内のトランジスタ、前記論理回路ブロック内の前記論理トランジスタおよび前記入出力トランジスタのそれぞれが、アナログ回路に混載され、アナログ回路の回路定数を正確に調整する用途に用いられる
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項９】
メモリブロックと、論理回路ブロックと、を有し、
前記メモリブロックが、メモリトランジスタを含むメモリセルを複数配置して形成されているメモリセルアレイの動作を制御するメモリ周辺回路を有し、
前記論理回路ブロックが論理トランジスタと入出力トランジスタを有し、
前記メモリ周辺回路内のトランジスタ、前記論理回路ブロック内の前記論理トランジスタおよび前記入出力トランジスタのそれぞれが、アナログ回路に混載され、アナログ回路の回路定数を正確に調整する用途に用いられる
請求項６または７に記載の不揮発性半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間に電荷蓄積能力を有する電荷蓄積膜を有している不揮発性半導体メモリデバイスに関する。
【背景技術】
【０００２】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate)型と、電荷蓄積手段（電荷トラップ等）が平面的に離散化された、たとえばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上に第１の誘電体膜、ポリシリコンなどからなるフローティングゲートＦＧ、たとえばＯＮＯ(Oxide-Nitride-Oxide)膜などからなる第２の誘電体膜、およびコントロールゲートが順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上にボトム絶縁膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、トップ絶縁膜、およびゲート電極が順次積層されている。
【０００５】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、窒化膜中または第２の誘電体膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、ボトム絶縁膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００６】
ボトム絶縁膜に、欠陥等に起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタにおいては、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークするに過ぎず、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタにおいては、ボトム絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型メモリトランジスタほど深刻ではない。
【０００７】
不揮発性メモリデバイスは、大きく分けて、スタンドアロン型とロジック回路混載型が知られている。スタンドアロン型では、専用メモリＩＣのメモリ素子として不揮発性メモリトランジスタが使用される。ロジック回路混載型では、システム・オン・チップのコアとしてメモリブロックと論理回路ブロックを有し、メモリブロック内でデータを不揮発的に保持するメモリ素子として不揮発性メモリトランジスタが使用される。
【０００８】
ロジック回路混載型の不揮発性メモリデバイスの多くでは、１メモリトランジスタ型のメモリセルが用いられている。
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する際に、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている。ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルをアレイ配置するに際し、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いるバーチャルグランドアレイ方式を採用している。
【０００９】
ＥＴＯＸセルおよびＮＲＯＭセルのデータ書き込みにおいて、ＦＮトンネル注入に比べ低電圧化が容易なチャネルホットエレクトロン（ＣＨＥ）注入が用いられる。ＣＨＥ注入書き込みにおいては、ソースとドレインに電界を印加し、ソース側からチャネルに供給された電子をチャネルのドレイン側端でエネルギー的に励起し、ホットエレクトロンを発生させる。発生したホットエレクトロンのうち、ボトム絶縁膜のエネルギー障壁高さ（二酸化珪素膜の場合、３.２[eV]）を超えるホットエレクトロンが、電荷蓄積手段（フローティングゲートまたはキャリアトラップ）に注入される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、ＦＧ型メモリセルのＣＨＥ注入書き込みにおいて、３.２[eV]と高いエネルギー障壁高さを超えるほど電子を励起するには、ゲートに１０[Ｖ]以上の電圧を印加する必要がある。この書き込みゲート電圧は、１８[Ｖ]以上が必要であったＦＮトンネル書き込み時と比べると低いが、電源電圧２.５[Ｖ]〜５.０[Ｖ]に比べてかなり高い。ＭＯＮＯＳ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧は、ＦＧ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧より低いが、電源電圧よりは高い。たとえばＮＲＯＭの場合、データ書き込み時に必要なゲート印加電圧は９[Ｖ]である。
このため、ＦＧ型、ＭＯＮＯＳ型を問わず、メモリ周辺回路内の昇圧回路において電源電圧を昇圧して書き込みゲート電圧を生成する必要がある。
メモリ周辺回路内の、昇圧回路および昇圧後の書き込みゲート電圧を印加する回路において、高耐圧トランジスタが必要となる。高耐圧トランジスタは、メモリ周辺回路内の電源電圧仕様の他のトランジスタ、論理回路ブロックの論理トランジスタとプロセスの共通性が低い。このため、高耐圧トランジスタ専用の工程が必要であり、このことがロジック回路混載型メモリＩＣの製造コストの低減を阻害している。
【００１１】
本発明が解決しようとする課題は、電荷注入効率が高く、より低電圧でホットエレクトロンを効率よく注入でき、低電圧化が可能でロジック回路混載に適した不揮発性半導体メモリデバイスを提供することにある。
なお、本発明者は同じ課題解決を目的として、先に特許出願を行っている（特許願２００３−５３１５３５号）。本願は、当該先の特許出願に係る発明の改良に関し、先願よりさらに動作電圧を低電圧化し、９０ｎｍ世代以降のロジック混載用不揮発性メモリデバイスを提供可能とするものである。
【課題を解決するための手段】
【００１２】
本発明の第１の観点に関する不揮発性半導体メモリデバイスは、メモリトランジスタと、前記メモリトランジスタの動作を制御するメモリ周辺回路とを有し、前記メモリトランジスタが、第１導電型の半導体基板と、前記半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、前記半導体基板の表面領域の、前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、前記半導体基板の表面領域の、前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、前記トップ絶縁膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極とを有し、前記ボトム絶縁膜は、前記チャネル形成領域とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜が高温窒化処理されており、前記メモリ周辺回路は、データの書き込み時に、第１の電圧と第２の電圧を生成し、生成した前記第１の電圧を前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に印加し、生成した前記第２の電圧を前記ゲート電極に印加し、前記第２のソース・ドレイン領域側で電離衝突によりホットエレクトロンを発生させ、さらに、ホットホールが格子と衝突して２次的に発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させるものである。
本発明では好適に、前記ボトム絶縁膜は窒化酸化膜、または、窒化酸化膜と酸化膜を少なくとも含む多層膜である。
本発明では好適に、前記チャネル形成領域は、少なくとも前記第２のソース・ドレイン領域側の端部に、前記チャネル形成領域の他の領域より高濃度な第１導電型の高濃度チャネル領域を有している。
本発明では好適に、前記半導体基板が前記メモリ周辺回路に電気的に接続され、前記メモリ周辺回路は、前記ホットエレクトロンの注入時に、前記チャネル形成領域を含む半導体領域を前記第２のソース・ドレイン領域に対して逆バイアスする電圧を生成し、生成した前記電圧を前記半導体基板に印加する。
本発明では好適に、メモリブロックと、論理回路ブロックとを有し、前記メモリブロックが、前記メモリトランジスタを含むメモリセルを複数配置して形成されているメモリセルアレイと、前記メモリ周辺回路とを具備し、前記メモリ周辺回路内のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、前記メモリ周辺回路は、データの書き込み時に、第１極性の電圧と第２極性の電圧をそれぞれ生成し、生成した前記第１極性の電圧を前記第２の電圧として前記ゲート電極に印加し、生成した前記第２極性の電圧を前記半導体基板に印加し、前記第１極性の電圧の絶対値および前記第２極性の電圧の絶対値のそれぞれが、前記入出力トランジスタの耐圧及び／又はバーンイン電圧の絶対値以下に設定されている。
【００１３】
本発明の第２の観点に関する不揮発性半導体メモリデバイスは、メモリトランジスタと、前記メモリトランジスタの動作を制御するメモリ周辺回路とを有し、前記メモリトランジスタが、第１導電型の半導体基板と、前記半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、前記半導体基板の表面領域の、前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、前記半導体基板の表面領域の、前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、前記トップ絶縁膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極とを有し、前記ボトム絶縁膜は、前記チャネル形成領域とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜が高温窒化処理されており、前記メモリ周辺回路は、データの書き込み時に、第１の電圧を生成し、生成した前記第１の電圧を前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に印加し、互いの電位差が第２の電圧となる第１極性の電圧と第２極性の電圧をそれぞれ生成し、生成した前記第１極性の電圧を前記ゲート電極に印加し、生成した前記第２極性の電圧を前記半導体基板に印加し、ホットエレクトロンを前記電荷蓄積膜に注入させるものである。
【００１４】
本発明の第３の観点に関する不揮発性半導体メモリデバイスは、それぞれメモリトランジスタを有するメモリセルが複数配置されているメモリセルアレイと、前記メモリトランジスタの動作を制御するメモリ周辺回路とを有し、前記メモリトランジスタが、第１導電型の半導体基板と、前記半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、前記半導体基板の表面領域の、前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、前記半導体基板の表面領域の、前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、前記トップ絶縁膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極とを有し、前記ボトム絶縁膜は、前記チャネル形成領域とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜が高温窒化処理されており、前記メモリセルアレイは、データが格納されている複数のメモリセル（セクタ）と異なるセクタを、前記データが格納されているセクタの所定倍有し、前記メモリ周辺回路は、前記データの書き換え時に、新たなデータを未書き込みの異なるセクタに書き込み、前記データの読み出し時に書き込みが最新のセクタからデータを読み出す。
【００１５】
本発明では好適に、メモリブロックと、論理回路ブロックとを有し、前記メモリブロックが、メモリトランジスタを含むメモリセルを複数配置して形成されているメモリセルアレイの動作を制御するメモリ周辺回路を有し、前記論理回路ブロックが論理トランジスタと入出力トランジスタを有し、前記メモリ周辺回路内のトランジスタ、前記論理回路ブロック内の前記論理トランジスタおよび前記入出力トランジスタのそれぞれが、アナログ回路に混載され、アナログ回路の回路定数を正確に調整する用途に用いられる。
【００１６】
第１の観点に関する不揮発性半導体メモリデバイスにおいて、書き込み時に電離衝突現象を利用してホットエレクトロンを発生させる。第１のソース・ドレイン領域から供給されチャネルを走行する電子が、第１の電圧の印加で生じた水平方向の電界によって加速される。加速された電子が、第２のソース・ドレイン領域側で半導体格子に電離衝突する。これにより高エネルギーのホールとエレクトロンの対が発生する。このうちホットホールがチャネルとは反対側に向かい、再度格子に衝突して、電子、ホール対を形成する。この形成された電子（２次衝突電子）がホットエレクトロンになる。ホットエレクトロンの一部がゲート電極側に向かい、第２の電圧（たとえば、ウェル（またはバック）バイアス電圧）の印加で生じた垂直方向の電界によって更に加速される。垂直方向の加速によって更にエネルギーを得たホットエレクトロンは、電荷蓄積膜のエネルギー障壁を乗り越えて第２のソース・ドレイン領域側から電荷蓄積膜内に効率よく注入され、電荷蓄積膜内に蓄積される。
本発明では、ボトム絶縁膜のバリアハイトが低減され、及び／又は、ボトム絶縁膜が高温窒化処理されていることから、ボトム絶縁膜とシリコンとの界面近傍に正電荷トラップが形成される。その結果、書き込みを行う際の初期のしきい値が低減される。とくに高濃度不純物領域の濃度を高めて注入効率を高めようとした場合に弊害として起こるしきい値電圧が上昇する現象を抑制するのに有効である。
また、ホットホールを電荷蓄積膜に注入してデータを消去する場合にもバリアハイトが低減されるため、注入効率が高く有効である。
【００１７】
第２の観点に関する不揮発性半導体メモリデバイスにおいて、絶対値の和が第２電圧となる第１極性の電圧をゲート電極に印加し、第２極性（第１極性と反対の極性）の電圧を半導体基板（たとえば、そのウェル部分）に印加する。すると、容易にホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させる。このとき、たとえば電子、ホール対が形成され、そのうちホールが基板と反対側に走行して、再度電子とホールとの対を形成する。この２次的に形成された電荷の中で、電子が電界で加速されて、第１の観点と同様に、ホットエレクトロンを発生させる場合もある。また、そうでなくともボトム絶縁膜のバリアハイトが低減され、及び／又は、ボトム絶縁膜が高温窒化処理されていることから、第１の観点と同様、書き込みを行う際の初期のしきい値が低減される。とくに高濃度不純物領域の濃度を高めて注入効率を高めようとした場合に弊害として起こるしきい値電圧が上昇する現象を抑制するのに有効である。
【００１８】
第３の観点に関する不揮発性半導体メモリデバイスでは、データが格納されているメモリセルアレイ内の複数のメモリセル（セクタ）と異なるセクタを、前記データが格納されているセクタの所定倍有し、メモリ周辺回路は、データの書き換え時に、新たなデータを異なるセクタに順次書き込む。そして、データの読み出し時に書き込みが最新のセクタからデータを読み出す。このため、消去を行わないで前記データの書き換えが実行される。
このオペレーションは、書き換え回数がたとえば１０回以内でよいアプリケーションであるアナログトリミング応用に好適である。たとえば書き換え回数が１０回の場合、データを書き込み可能なメモリセルのセクタを通常の１０倍用意し、データの書き換え命令があるたびに、書き込みが行われていないセクタに新たなデータを書き込み、データの読み出しは、最新のデータ書き込みがあったセクタに対して行う。
これにより、実質的に消去プロセスをともなわない複数回の書き換え（ＭＴＰ：Multi-Time Programming）が実行される。
【００１９】
上記第１〜第３の観点では、その何れの場合も、ボトム絶縁膜のバリアハイトが低減され、及び／又は、ボトム絶縁膜が高温窒化処理されている。
これは低電圧化が進んでも書き込み特性、とくに書き込み時間を長くしない、あるいは短縮するためには、上記バリアハイトの低減、あるいは、ボトム絶縁膜の高温窒化処理が有効であることとの知見を本発明者が得たことに基づくものである。その理由は必ずしも明らかでないが、ボトム絶縁膜とシリコンとの界面近傍に正電荷トラップが形成され、これにより書き込み時に正の固定電荷が形成されるためと考えられる。その結果、他の特性を低下させることなく読み出し可能なしきい値電圧差のデータ書き込みが低電圧条件でも行える。
【発明の効果】
【００２０】
本発明により、電荷注入効率が高く、より低電圧でホットエレクトロンを効率よく注入でき、低電圧化が可能でロジック回路混載に適した不揮発性半導体メモリデバイスを提供することができるという利益が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、ＭＯＮＯＳ型メモリトランジスタを有した不揮発性メモリデバイスを例として、本発明の実施形態を説明する。
【００２２】
本実施形態に係る不揮発性メモリデバイスは、メモリブロックと、論理回路ブロックとを有する。
図１に、メモリブロックの概略構成を示す。
図１に図解したメモリブロックは、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイの動作を制御するメモリ周辺回路とからなる。メモリ周辺回路の最大電圧としては、少なくとも±４[Ｖ]まで出力することが可能である。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ.ＤＥＣ）３、メインロウデコーダ（ＭＲ.ＤＥＣ）４、カラムデコーダ（Ｃ.ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ.ＳＥＬ）７、ソース線駆動回路（ＳＬＤ）８、および、ウェル充放電回路（Ｗ.Ｃ／ＤＣ）９を有する。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ソース線駆動回路８、ウェル充放電回路９に供給する電源回路、および電源供給を制御する制御回路を含む。なお、外部から供給される電源電圧が２.５[Ｖ]以下の場合は上述した昇圧が必要となるが、電源電圧が２.５[Ｖ]の場合、昇圧は不要である。
【００２３】
メインロウデコーダ４は、プリロウデコーダ３により指定されたワード線に所定電圧を印加するワード線駆動回路（ＷＬＤ）を含む。
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時等にビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、センスアンプ（ＳＡ）を含む。
【００２４】
メモリ周辺回路の機能を、書き込みおよび消去において簡単に述べれば、たとえば以下の如くである。
まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で、アドレス端子に入力されたアドレス信号Ａ１〜Ａｍ＋ｎがアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、プリロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部はプリロウデコーダ３によりデコードされ、アドレス信号により指定された所定のワード線ＷＬが選択され、選択されたワード線ＷＬsel.にメインロウデコーダ４内のワード線駆動回路（ＷＬＤ）により所定の電圧が印加される。
書き込み時には、ワード線駆動回路から所定のハイレベルの正電圧、たとえば３.５[Ｖ]が、選択されたワード線ＷＬsel.に印加され、非選択のワード線ＷＬunsel.はたとえば０[Ｖ]で保持される。
【００２５】
残りのアドレス信号はカラムデコーダ５によりデコードされ、アドレス信号により指定された選択列の列選択線ＹＬが選択され、これに所定電圧が印加される。
列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移し、これに応じて、選択ビット線ＢＬsel.が、入出力回路６に接続される。
【００２６】
制御信号ＣＳによって制御されたソース線駆動回路８により、書き込み時には接地電位ＧＮＤがソース線ＳＬに印加される。
また、制御信号ＣＳ´によって制御されたウェル充放電回路９により、メモリセルアレイのウェルが書き込み時にのみ、所定の逆バイアス電圧（たとえば負電圧）に充電される。
【００２７】
これにより、書き込み時に、入出力バッファ内の書き込みデータが、選択されたビット線ＢＬsel.に印加され、選択されたビット線ＢＬsel.と、選択されて励起されたワード線ＷＬsel.との交点にあるメモリセルに書き込まれる。具体的には、書き込みデータに応じて３.５[Ｖ]程度の正電圧、あるいは０[Ｖ]が選択ビット線ＢＬsel.に印加され、これらの電圧が印加された上記メモリセルに、電離衝突（たとえば２次離衝突）によるホットエレクトロンが注入される。
【００２８】
後述するようにビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスに基づいて行うとよい。２次電離衝突によるホットエレクトロン注入書き込みでは、ウェルを負にバイアスすることが望ましく、この場合、選択されたウェルにたとえば−１.０[Ｖ]〜−３.５[Ｖ]程度が印加される。
【００２９】
図２に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Separated Source Line）型と称される。
図３に、このメモリセルアレイの平面図を示す。
図４に、図３のＢ−Ｂ´線に沿った断面側から見た鳥瞰図を示す。
【００３０】
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図２に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００３１】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００３２】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１，…は選択ゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１，…は選択ゲート線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２，…は選択ゲート線ＳＧ１２により制御され、セレクトトランジスタＳ２２，…は選択ゲート線ＳＧ２２により制御される。なお、選択ゲート線ＳＧ１１とＳＧ２１は共通化することも可能である。
【００３３】
メモリセルアレイにおいて、図４に図解したように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、たとえばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、後述するウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
【００３４】
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積手段を含む誘電体膜（電荷蓄積膜）が形成されている。電荷蓄積膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬ間のＰウェル部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。チャネル形成領域に接する副ビット線（第２のソース・ドレイン領域）の部分がドレイン、チャネル形成領域に接する副ソース線（第１のソース・ドレイン領域）の部分がソースとして機能する。
【００３５】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、たとえばプラグであり、ビット方向の、たとえば６４個のメモリトランジスタごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。
【００３６】
図解したメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００３７】
副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。
このため、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小寸法Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬから切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬを、シリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００３８】
図５に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図５において、副ビット線（第２のソース・ドレイン領域）ＳＢＬと副ソース線（第１のソース・ドレイン領域）ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
チャネル形成領域ＣＨに、副ビット線ＳＢＬに接する高濃度チャネル領域ＨＲが形成されている。高濃度チャネル領域ＨＲは、他のチャネル形成領域ＣＨの部分より高濃度なＰ型となっている。後述するように、高濃度チャネル領域ＨＲは、隣接したチャネル形成領域ＣＨ部分でチャネル方向の電界の集中性を高める役割がある。
【００３９】
高濃度チャネル領域ＨＲを含むチャネル形成領域ＣＨの上に電荷蓄積膜ＧＤが形成され、電荷蓄積膜ＧＤの上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶硅素、高融点金属シリサイド、またはドープド多結晶硅素と高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソースとドレインとの距離に相当するチャネル方向の長さ（ゲート長）は、０.１８[μm]以下、たとえば１３０[nm]程度である。
【００４０】
本実施形態における電荷蓄積膜ＧＤは、下層から順に、ボトム絶縁膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ絶縁膜ＴＯＰから構成されている。
【００４１】
ボトム絶縁膜ＢＴＭとして、チャネル形成領域とのバリアハイトが、酸化シリコン（ＳｉＯ２）とシリコン（Ｓｉ）とのバリアハイトより低い絶縁材料からなり、及び／又は、当該ボトム絶縁膜ＢＴＭが高温窒化処理されている。高温窒化処理では、たとえば、酸化膜を形成した後、高温度短時間で酸化膜を窒化する。具体的に高温窒化処理としては、たとえば１０００[℃]、６０[sec]のアンモニア処理が好適である。窒化処理により酸化膜は酸化窒化膜（たとえばＮ含有量約３０[％]程度）となる。その結果として、伝導帯、価電子体ともに、ホットキャリアからみたエネルギー障壁を低減することができる。なお、高温窒化処理によらなくても、適当な材料の選択、及び／又は、多層膜にすることにより、チャネル形成領域とのバリアハイトが、酸化シリコン（ＳｉＯ２）とシリコンＳｉとのバリアハイトより低くできれば、高温窒化処理をする必要は必ずしもない。以下の説明では、高温窒化処理を行うことにより、バリアハイトの低減を行う場合を例とする。
【００４２】
電荷蓄積膜ＣＨＳは、たとえば５.０[nm]の窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。電荷蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
【００４３】
トップ絶縁膜ＴＯＰは、電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要がある。このため、電荷蓄積膜ＣＨＳは、たとえば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜ＴＯＰを高温度ＣＶＤ酸化膜（ＨＴＯ）としてもよい。トップ絶縁膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３.５[nm]、好ましくは５[nm]以上が必要である。トップ絶縁膜ＴＯＰの膜厚は、さらに好ましくは、４[nm]から９.０[nm]の範囲内で決めることができ、ここでは５[nm]から７[nm]に設定されている。
【００４４】
このような構成のメモリトランジスタの製造においては、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷを形成する。副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域（第１および第２のソース・ドレイン領域）をイオン注入法により形成する。斜めイオン注入法などにより、高濃度チャネル領域ＨＲを形成する。必要に応じて、閾値電圧調整用のイオン注入を行う。
【００４５】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、電荷蓄積膜ＧＤを形成する。
まず、ボトム絶縁膜ＢＴＭとして、ドライ熱酸化法により、酸化膜をたとえば６[nm]成膜する。つぎに、高温熱処理法によりＮＨ３雰囲気中で１０００[℃]、６０[sec]の熱処理を行い、酸化膜を窒化して酸窒化膜にする。
【００４６】
ボトム絶縁膜ＢＭＴは、酸化膜換算膜厚で４〜１０[nm]が望ましく、本実施例では、６[nm]である。
ボトム絶縁膜ＢＭＴは、ＳｉＯ２膜ではなく、ＳｉＯＮ膜、ＳｉＮ膜などの各種シリケイト膜、または、アルミナ膜などの高誘電率（High-k）材料でもよい。
【００４７】
ボトム絶縁膜ＢＭＴ上にＬＰ−ＣＶＤ法により窒化シリコン膜（電荷蓄積膜ＣＨＳ）を、最終膜厚が５[nm]となるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７５０[℃]で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば６[nm]の酸化シリコン膜（トップ絶縁膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０[℃]で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２.０[eV]以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（電荷蓄積膜ＣＨＳ）が１[nm]に対し熱酸化シリコン膜（トップ酸化膜ＴＯＰ）が１.５[nm]形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜の最終膜厚が６[nm]となる。
なお、トップ絶縁膜ＴＯＰは、ＨＴＯ（High Temperature Oxide）法による酸化シリコン膜であってもよい。
【００４８】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣとなるプラグを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００４９】
図６は、図２において、メモリセルアレイが階層化されていない場合の等価回路図である。
このメモリセルアレイでは、ソース線ＳＬ１〜ＳＬ３およびビット線ＢＬ１〜ＢＬ３にメモリセルＭ１１〜Ｍ３３が接続され、図２のようにセレクトトランジスタＳ１２およびＳ２２が不要である。
この場合、ソース線およびビット線が階層化されていないことと、上記セレクトトランジスタが不要な点で、図２の場合に比べて面積の無駄がないことから、集積規模が中〜小容量のメモリに対して利点がある。
【００５０】
つぎに、図２に図解したＳＳＬ型の不揮発性メモリセルアレイのバイアス設定例および動作を説明する。なお、図６に図解したメモリセルアレイにおいても、以下に述べる動作方法の基本は同じとなる。
図７（Ａ）は、データ書き込みの動作の概念図、すなわち、ホットエレクトロン注入の概念図、図７（Ｂ）は、チャネル方向の電子の加速電界Ｅを示す図である。
【００５１】
第１実施形態では、電離衝突現象の一種である２次電離衝突によって発生したホットエレクトロン注入により書き込みを行う。
具体的に、図７（Ａ）に示すように、ソース（副ソース線ＳＳＬ）の電圧０[Ｖ]を基準として、ゲート（ワード線ＷＬ）に３〜４[Ｖ]、ドレイン（副ビット線ＳＢＬ）にＶｄ＝３〜３.５[Ｖ]を印加する。また、バックバイアスとしてＰウェルＷに、ＰウェルＷと副ソース線（第１のソース・ドレイン領域）ＳＳＬまたは副ビット線（第２のソース・ドレイン領域）ＳＢＬとの間のＰＮ接合を逆バイアスする方向の電圧Ｖwell、たとえば−３[Ｖ]を印加する。このとき第２のソース・ドレイン領域とウェル間に印加される電圧は、第２のソース・ドレイン領域とウェル間の耐圧より小さい電圧値が選択される。
【００５２】
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅがドレイン側の副ビット線ＳＢＬ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。
このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されて、再度格子と衝突して、電子とホールの対を生成して、その中の電子は、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界により更に加速される。高いエネルギーを得たホットエレクトロンＨＥが、ボトム絶縁膜ＢＭＴのエネルギー障壁を乗り越え、電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷捕獲領域（記憶部）は、ドレイン側の一部に限定される。
【００５３】
このとき、熱電子モデルによる電子（またはホール）の注入確率は次式(1)を満足する。
【００５４】
［数１］
Ｐ(Te)∝Ａ*ｅｘｐ(−Ｂ*ｑ*Φｂ／ｋ*Ｔe)…(1)
【００５５】
ここで、“Ｐ(Te)”は電子の注入確率、“Φｂ”は障壁エネルギー、“ｋ”はボルツマン定数、“Ｔe”は電子温度、“Ａ”および“Ｂ”は定数を表す。
この式から、電子の注入確率は、障壁エネルギーに指数関数的に依存していることが分かる。ホールの場合も同様な式により表される。
【００５６】
本例では、ボトム酸化膜ＢＴＭにＲＴＮ処理（高温度ＮＨ３処理）を施している。酸化膜をＲＴＮ処理すると、たとえば、１０００[℃]、６０[sec]のＮＨ３処理の場合、窒素の含有量が約３０[％]の窒化酸化膜になることが物理分析より分かっている。
窒素の含有量が約３０[％]の窒化酸化膜とシリコンＳｉとのエネルギー障壁はＲＴＮ処理前の酸化膜（ＳｉＯ２膜）とシリコンＳｉとのエネルギー障壁と比較して、小さくなっている。
このため、本実施例では、電子、またはホール注入に対するエネルギー障壁が上記式(1)に従い減少しているため、ＲＴＮ処理を行わない場合に比べて、より低いエネルギーで電子またはホールを注入することができる。
【００５７】
電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、本実施形態では、高濃度チャネル領域ＨＲが設けられているため、図７（Ｂ）に示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くて済む。本実施形態において、高濃度チャネル領域ＨＲの形成は必須ではいが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
さらに、バックバイアスによりＰウェルＷと副ビット線をなすｎ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００５８】
以上より、本実施形態では、最大動作電圧が、ＲＴＮ処理を行わない場合に比べ低減されている。
たとえば、ＲＴＮ処理を行わない場合のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間で電荷蓄積膜ＣＨＳに注入するためのバイアス条件は、ドレイン電圧が４.５[Ｖ]、ゲート電圧が９[Ｖ]ほど必要であった。
これに対し、本実施形態では、ドレイン電圧が２.５〜３.５[Ｖ]、ゲート電圧が３〜３.５[Ｖ]である。
【００５９】
データの読み出しは、ビットごとに行ってもよいし、ページ読み出しとしてもよい。また、ソースとドレイン間の電圧の印加方向が書き込み時と同じフォワードリード方法、逆のリバースリード方法の何れを採用してもよい。
フォワードリード方法とリバースリード方法は、電荷が蓄積される記憶部に対してソースとドレインが逆転しているが、バイアス電圧値そのものを変える必要性は乏しい。したがって、何れか一方を説明することで足りる。
一般に、リバースリード方法が、より感度が高い。但し、書き込み後の検証読み出しでは、ビット線の電位変化が小さくて済むフォワードリード方法が好ましい。また、ゲート長のスケーリングが進むと、フォワードリード方法でも十分な感度が得られやすい。本実施例では、フォワードリード方式を採用した。
【００６０】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバ等から供給される。
メモリ周辺回路は、データ書き込み時に、互いの電位差がゲートと基板間に印加すべき第２の電圧（６〜７[Ｖ]）となる第１極性の電圧（３〜４[Ｖ]）と第２極性の電圧（−３[Ｖ]）とをそれぞれ生成する。第１極性の電圧（３〜４[Ｖ]）をゲート電極、たとえばワード線ＷＬに印加し、第２極性の電圧（−３[Ｖ]）を半導体基板、たとえばＰウェルＷに印加する。
メモリ周辺回路において、ドレイン側にオフセットが設けられ、通常の電源電圧ＶＣＣ系トランジスタあるいはロジック回路トランジスタより少し耐圧が高いトランジスタ（以下、便宜上、中耐圧トランジスタという）が必要となる。電源電圧ＶＣＣの電圧２.５〜３.３[Ｖ]より高い４〜６[Ｖ]程度の電圧を昇圧回路により発生させて用いているためである。
【００６１】
本実施形態の不揮発性メモリでは、データ書き込み時に電荷注入効率が、ＣＨＥ注入より高い２次電離衝突によるホットエレクトロン注入を利用している。
従来の不揮発性メモリでは、いわゆるＶＰＰ系と称される１０数[Ｖ]から、場合によっては２０[Ｖ]を超える高耐圧のトランジスタを必要としていた。このようなトランジスタの形成はＶＣＣ系トランジスタあるいはロジック回路トランジスタとのプロセスの共通性が低いうえ、これを生成する昇圧回路の規模が大きくなり、電力消費も大きいものであった。これらの点で、本実施形態の不揮発性メモリは優れている。
【００６２】
ところで、４〜６[Ｖ]程度の耐圧は一般的なＶＣＣ系の回路でも必要とされている。つまり、ＶＣＣ系の回路の入出力（Ｉ／Ｏ）段に使用され、外部からの信号の影響を受けるＩ／Ｏトランジスタは、通常の使用電圧は電源電圧ＶＣＣであっても、若干のオフセットを設けるなどのパターン上の工夫により他のトランジスタより高い耐圧となるように設計されているのが普通である。あるいは、ゲート絶縁膜厚等のプロセスパラメータを他の高速ロジックトランジスタと変えてある場合もある。そして、Ｉ／Ｏトランジスタのバーンイン電圧は４〜５[Ｖ]程度であり、数秒間の印加で破壊されないことを、その信頼性スペックにうたっていることが多い。また、Ｉ／Ｏトランジスタの耐圧はバーンイン電圧より高い。
【００６３】
本実施形態では、Ｉ／Ｏトランジスタを、オフセットの有無、オフセット量などのパターン上の違いはともかく、少なくともプロセスは、メモリ周辺回路の中耐圧トランジスタと同じとしている。Ｉ／Ｏトランジスタは、他のロジックトランジスタとプロセスが同じ場合と、若干異なる場合がある。しかし、いずれにしても、メモリ周辺回路とロジック部のプロセスは少なくとも一部、より望ましくは全てで共通化されている。
また、マージンを十分とりたいときは、パターン上のオフセット量を大きくして対応でき、その場合、プロセスそのものは、Ｉ／Ｏトランジスタや通常のロジック回路トランジスタと共通にできる。さらにマージンをとりたい場合、本実施形態では少なくともゲート絶縁膜仕様は共通とし、ドレイン側の不純物分布のプロファイルに差をつけるなどにより対処する。
【００６４】
本実施形態に係る不揮発性メモリデバイスにおいて、電荷注入効率が高い書き込み方法を採用し、消去時のワード線およびドレインへの電圧印加を、それぞれ逆極性を有し個別に生成した第１極性の電圧と第２極性の電圧を用いて行う。このため、ＶＰＰ系の高耐圧トランジスタを不要とし、その分、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。
本実施形態の不揮発性メモリデバイスは、従来に比べて製造工程が大幅に簡単化できる。
【００６５】
本実施形態に係る不揮発性メモリデバイスの製造方法においては、メモリ周辺回路と論理回路のメモリトランジスタを同じサイズで同時形成することにより、製造工程の共通性が高いだけ製造工程が簡単で歩留り向上もしやすい利点がある。たとえば、マスク枚数で７枚、レジストパターンの形成工程が７工程、イオン注入工程が６工程、異方性エッチング工程が１工程不要となる。
【００６６】
以上の製造方法により形成しメモリセルアレイにおいて、書き込み特性に関して検討した。
【００６７】
図８に、書き込み特性を示す。
この書き込み特性のグラフは、横軸にプログラム時間（書き込み時間）をとり、縦軸にしきい値電圧Ｖthを示す。この特性評価に用いたＭＯＮＯＳトランジスタは、その高濃度チャネル領域ＨＲの濃度として１×１０１８ｃｍ−３（以下、“Halo1”の条件という）で作成したものである。書き込み条件はゲート電圧Ｖｇとドレイン電圧Ｖｄをともに３.５[Ｖ]とし、バックバイアス電圧バックバイアス電圧Ｖｂをパラメータとして、０[Ｖ]から−３.５[Ｖ]までの範囲で変化させている。
【００６８】
図８から、しきい値電圧Ｖthはプログラム時間とともに増加する傾向を示し、２[Ｖ]程度のＶthシフト量が、バックバイアス電圧Ｖｂ＝−２[Ｖ]以上で観察されている。このため、最大電圧３.５[Ｖ]での書き込みが可能であるとの確認ができている。
【００６９】
しかし、Ｖthシフト量が２[Ｖ]になるプログラム時間は、バックバイアス電圧が−３[Ｖ]の場合であっても約１０[ms]であり、実用的には、更なる高速化が必要であることもわかった。
このため、高濃度チャネル領域ＨＲの不純分濃度を高く、さらにＲＴＮ処理を行うことにより、同一電圧印加条件でも比較的高い電界が印加されるようにして、書き込み速度の高速化を図った。
【００７０】
図９に、高濃度チャネル領域ＨＲの不純分濃度と、ＲＴＮ処理の有無をパラメータとした場合の書き込み特性を示す。
図９は、３種類の作製条件に関しての書き込み特性を示すものである。白丸は図８と同じ低濃度の場合（“Halo1”の条件）のデータを示す。白四角は、“Halo1”より高濃度な条件、すなわち高濃度チャネル領域ＨＲの濃度として５×１０１８ｃｍ−３（以下“Halo2”の条件という）により作製した場合を示す。さらに、黒丸は、“Halo2”の条件で高濃度チャネル領域ＨＲを作製し、かつ、ボトム絶縁膜ＢＴＭにＲＴＮ処理を行った場合のデータを示す。ＲＴＮ処理の条件としては、１０００[℃]、６０[sec]のＮＨ３処理を用いた。この条件を、以下“Halo2＋ＲＴＮ”の条件という。
【００７１】
図９に示すように、高濃度チャネル領域ＨＲを高濃度化する、さらにＲＴＮ処理を行う何れの場合でも、図８の場合より書き込みの高速化が達成されている。ただし、“Halo2”の条件のみ（白四角データ）では、短時間領域での高速化は達成したが、初期しきい値電圧Ｖthが高くなりすぎ、書き込み状態と非書き込み状態とのしきい値電圧Ｖthの差が不十分となる。または、初期しきい値電圧Ｖthが高く、３.５[Ｖ]での読み出し電流が小さくなる。
【００７２】
一方、“Halo2＋ＲＴＮ”の条件で作製した試料では、ＲＴＮ処理の効果で初期しきい値電圧Ｖthが、“Halo1”の条件で作成した試料と同程度のレベルまで低減し、かつ、高濃度チャネル領域ＨＲの不純分濃度が“Halo1”の条件より高いため、より低電圧で、高濃度チャネル領域ＨＲに高電界が印加されるようになっていると推定される。
【００７３】
このため、図９により、単に高濃度チャネル領域ＨＲの濃度を高くしただけでは、図８の書き込み特性を高速化する改善が難しく、高濃度チャネル領域ＨＲの高濃度化と、ＲＴＮ処理とを組み合わせることで高速性が改善することが分かった。
【００７４】
図１０に、“Halo2＋ＲＴＮ”の条件で作製した試料の書き込み特性を示す。書き込み条件はゲート電圧Ｖｇとドレイン電圧Ｖｄがともに３.５[Ｖ]であり、バックバイアス電圧Ｖｂをパラメータとして、０[Ｖ]〜−３.５[Ｖ]の範囲で変化させている。
このグラフから、バックバイアス電圧Ｖｂが−３[Ｖ]の場合に、Ｖthシフト量が２[Ｖ]で、１[ms]以下の高速書き込み特性が達成されていることがわかる。したがって、“Halo2＋ＲＴＮ”の条件で作製した試料では、十分に実用的なしきい値電圧Ｖthのシフト量が妥当性ある１[ms]以下の時間で得られていることがわかる。具体的には、図８の書き込み特性と比較すると、Ｖthシフト量が２[Ｖ]を得るためのプログラム時間が１〜２桁ほど短縮されていることが明らかとなった。
【００７５】
つぎに、“Halo2＋ＲＴＮ”の条件で作製した試料のデータ保持特性を検討した。
実験は温度加速をして行なった。
図１１に、図１０の黒丸のデータに示すように書き込みを行った後、３００[℃]の高温保持時のデータ保持特性を示す。
加速係数から計算して、１５０[℃]、１０年のデータ保持が３００[℃]では５時間に相当する。グラフより、このときしきい値電圧変化ΔＶthはわずか０.２[Ｖ]であり、十分に良好なデータ保持特性であることが分かる。
【００７６】
つぎに、ゲート電圧Ｖｇとドレイン電圧Ｖｄを変化させたときの書き込み特性を検討した。
図１２に、その結果を示す。図１２は、バックバイアス電圧Ｖｂ＝−３[Ｖ]の場合に、ゲート電圧Ｖｇとドレイン電圧Ｖｄをともに３[Ｖ]、３.５[Ｖ]、４.０[Ｖ]と変化させた場合、さらに、ゲート電圧Ｖｇが３.５[Ｖ]でドレイン電圧Ｖｄが３[Ｖ]の場合について、書き込み特性を示すグラフである。
このグラフから、書き込み電圧が高い方のＶthシフト量が大きく、書き込み速度も速くなるという、極めて妥当性のある結果が得られた。また、図１２から、最大電圧３.５[Ｖ]以下、たとえば３[Ｖ]動作の可能性が得られていることが判明した。
【００７７】
また、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
書き込み状態のメモリトランジスタの電流−電圧特性を測定した結果、ゲート電圧Ｖｇとドレイン電圧Ｖｄがともに３.５[Ｖ]、バックバイアス電圧Ｖｂが−３[Ｖ]の場合、ドレイン電流Ｉｄ＝１５[nA/μm]、基板電流Ｉｂ＝２.５[nA/μm]と、通常のＣＨＥ注入の１００〜２５０[μA/μm]と比較して、かなり低減されていることが分かった。
読み出し電圧も低いため、本実施例では低消費電力を実現できる。
【００７８】
また、読み出し電流についても検討した。
図１３に、読み出し電流特性（ドレイン電圧Ｖｄ＝０.５[Ｖ]）を示す。
このグラフから、読み出しゲート電圧３[Ｖ]、ドレイン電圧０.５[Ｖ]の場合に、ゲート幅１[μm]あたり、約８０[μA/μm]の読み出し電流がとれることが分かる。
また、ドレイン電圧０.５[Ｖ]での非選択セルからのオフリーク電流値は、読み出しゲート電圧３.５[Ｖ]の場合、約１[nA]と小さかった。
この場合の読み出し電流は１[μA]以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長１３０[nm]のＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かる。
【００７９】
また、ゲート電圧Ｖｇ＝３.５[Ｖ]でのリードディスターブ特性も評価したが、３×１０８[sec]以上時間経過後でも読み出しが可能であることが分かった。
種々の検討により、書き込み時のドレイン電圧Ｖｄ＝４[Ｖ]でもパンチスルーを抑制可能であることも判明した。
【００８０】
以上より、ゲート長が１３０[nm]より短くてもＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００８１】
なお、上記検討では高濃度チャネル領域ＨＲの濃度として“Halo2”の場合を示すが、この濃度は、この条件に限らず、上記検討のように十分な書き込み、データ保持等の特性が得られればよい。また、ＲＴＮ条件も、高濃度チャネル領域ＨＲとの組み合わせで変更可能である。さらに、高濃度チャネル領域ＨＲの濃度としきい値電圧Ｖthとの関係は、ＯＮＯ膜厚（ボトム絶縁膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ絶縁膜ＴＯＰ）の酸化膜厚換算値によっても変化する。
【００８２】
図１４のグラフに、高濃度チャネル領域ＨＲの濃度としきい値電圧Ｖthの関係を示す。ここではＯＮＯ膜厚の酸化膜厚換算値をパラメータとしている。
このグラフから、ＯＮＯ膜厚の酸化膜厚換算値が大きいほど、同じ高濃度チャネル領域ＨＲの不純物濃度でも、しきい値電圧Ｖthが大きくなるので、初期しきい値電圧を下げるには、ＯＮＯ膜を薄くする必要があることが分かる。ただし、ＯＮＯ膜はデータ保持特性等に影響するため、その影響を考慮してＯＮＯ膜厚とＲＴＮ処理条件とをパラメータとして、高濃度チャネル領域ＨＲの濃度の最適化を行うことが望ましい。
【００８３】
また、書き込み特性は、ゲート電圧Ｖｇやドレイン電圧Ｖｄによってどの程度変化するかを検討した。
図１５に、ゲート電圧Ｖｇとドレイン電圧Ｖｄをともに３[Ｖ]まで低減した場合の書き込み特性を示す。図１０のＶｇ＝Ｖｄ＝３．５[Ｖ]の場合と同様、バックバイアス電圧Ｖｂを０[Ｖ]から−３.５[Ｖ]まで変化させている。このグラフの黒丸印のデータは、バックバイアス電圧Ｖｂについては−３[Ｖ]で、図９の“Halo2”＋ＲＴＮの条件で作成した試料と同じであり、この図１５を図９と比較すると、しきい値電圧の上がり型が少し遅い（つまり書き込みの高速化の程度は図９より小さいことがわかる。ただし、ＯＮＯ膜厚等、他のパラメータの最適化によって、この電圧条件でも高速書き込みが達成できる。
【００８４】
本実施形態において、注入電荷の保持領域下方のチャネル形成領域において、その一部の途中にピンチオフ点が存在すると、フォワードリードがより有効に行えるため望ましい。
そのためには、たとえば、書き込み時に印加する電圧の値および印加時間を調整して、ゲート絶縁膜ＧＤに対し、ドレイン側のＮ型不純物領域（副ビット線ＳＢＬ）と高濃度チャネル領域ＨＲとの境界からチャネル中央側に少なくとも２０[nm]以上にまでホットエレクトロンを注入するとよい。この場合の中性閾値電圧、すなわちチャネルドープにのみ依存した注入電荷が存在しない領域下方の閾値電圧を、平均値で１.５[Ｖ]以下に予め設定しておくことが望ましい。
このようにすると、注入電荷の保持領域下方のチャネル形成領域全てがピンチオフせず、かつ中性閾値電圧が十分低いため、電荷注入による閾値電圧変化をフォワードリードにより容易に検出できる。
【００８５】
非選択セルからのオフリーク電流低減のためは、読み出し時に非選択ワード線を若干、負電圧でバイアスするとよい。あるいは、ソース線を若干、正方向にバイアスしてもよい。たとえば、非選択ワード線に０[Ｖ]を印加して、かわりに全てのソース線に、望ましくは０[Ｖ]より大きく０.５[Ｖ]以下の電圧、たとえば０.３[Ｖ]を印加してもよい。
【００８６】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
【００８７】
本実施形態の不揮発性メモリデバイスは、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型など、特殊なゲート構造を不要としながら高速動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有しているという利点がある。
【００８８】
本発明のＭＯＮＯＳ型メモリは、種々の用途に適用可能である。
一般に、現在主流の汎用の不揮発性半導体メモリデバイスは、書き換え１０万回を保障する場合が多い。しかし、不揮発性半導体メモリデバイスがあらゆる書き換え可能なデータの記録媒体として広く用いられてきていることから、適当なアプリケーションに限れば、書き換え回数は数回から多くても数１０回という場合も増えている。
【００８９】
たとえば、著作権者の利益を護るため書き換え回数が制限される場合がある。あるいは、システムＬＳＩなどの分野では、顧客の要望に応じて一部の機能を電気的に選択し、あるいは、所定の特性値（たとえば供給電圧値）を顧客の要望に応じて変更するように構成され、そのために電気的にデータの書き換えが可能な不揮発性メモリセルアレイがＩＣの一部に埋め込まれている場合がある。これらの用途では、入力されるデータのビット数Ｍ、あるいは、その最大の書き換え回数Ｎが予め決められていることが多い。
また、本発明が適用可能な他のアプリケーションとして、供給電圧値を変更するために抵抗を調整するようなアナログトリミング用途がある。このような用途では、データの書き換え回数は最大でも１０回程度で十分であることが分かっている。上記アナログトリミング機能を持たせるために不揮発性メモリセルアレイをロジック回路と混載したＭＯＮＯＳ型不揮発性メモリデバイスにも適用可能である。
このトリミング用途は、必要なビット数が１００〜１０００と少ないため、１００回程度の追記方式の書き換えは可能である。
【００９０】
アナログ回路のトリミング技術も、ＩＣの世代により微細化され、その結果として、周辺回路は低電圧化されていく。とくに、９０[nm]以降の世代になると周辺回路の最大電圧も目的により３．３[Ｖ]より２．５[Ｖ]に低電圧化される。仮に、２．５[Ｖ]仕様のトランジスタで動作させる場合の最大電圧は、書き換え回数が少ない場合は最大３．５[Ｖ]程度と予想される。
本実施形態では最大３．５[Ｖ]で動作可能となるため、９０[nm]世代以降に微細化されても、周辺回路と高耐圧トランジスタとロジック回路の２．５[Ｖ]仕様のトランジスタプロセスを共用化することができることから、不揮発性メモリを混載する場合に追加マスクを、たとえば３枚程度削減し、低コスト混載が実現できる。
【００９１】
本実施形態では、以下に述べる種々の変形が可能である。
【００９２】
［変形例］
上述した実施形態において、メモリトランジスタ構造についても、種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の“チャネル形成領域が表面領域に規定される半導体基板”は、基板バルクのほか、本実施形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の“チャネル形成領域が表面領域に規定される半導体基板”として用いることができる。
【００９３】
図１６は、メモリトランジスタ構造の第１の変形例を示す断面図である。
図１６に図解したメモリトランジスタにおいて、Ｎ型の不純物領域からなる副ビット線ＳＢＬおよび副ソース線ＳＳＬの内側端（副ビット線ＳＢＬ側のみでも可）に、より低濃度なＮ型の低濃度不純物領域ＬＤＤを有している。高濃度チャネル領域ＨＲは、たとえば副ビット線ＳＢＬ側の低濃度不純物領域ＬＤＤのチャネル中央側端に接して形成されている。また、チャネルの両側に形成されていてもよい。
【００９４】
低濃度不純物領域ＬＤＤの形成は、たとえば図３に示すメモリセルアレイにおいては、副ビット線ＳＢＬと副ソース線ＳＳＬとを平行ライン形状でウェル内に形成する過程で形成できる。すなわち、平行ライン形状のマスク層をウェル上に形成して、そのマスク層周囲のウェル表面に、先ず、低濃度でＮ型不純物をイオン注入して低濃度不純物領域ＬＤＤを形成する。つぎに、マスク層幅方向の２つの側面にサイドウォール形状のスペーサ層を形成して、このスペーサ層周囲のウェル表面に、より高濃度でＮ型不純物をイオン注入して副ビット線ＳＢＬと副ソース線ＳＳＬを形成する。
高濃度チャネル領域ＨＲは、マスク層の形成直後あるいは低濃度不純物領域ＬＤＤ形成時のイオン注入後に、Ｐ型不純物を斜めイオン注入法によりマスク層の一方端部下方に導入することで形成できる。
【００９５】
高濃度チャネル領域ＨＲを有することは、本実施形態では必須ではない。ただし、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域ＬＤＤの双方を形成した場合、さらに望ましい。この場合、チャネル走行キャリア（電子）にとっては、低濃度不純物領域ＬＤＤが低抵抗領域と機能するので、隣接した高濃度チャネル領域ＨＲの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲで更に高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【００９６】
メモリトランジスタの電荷蓄積手段に離散化された導電体を用いてもよい。ここでは、この電荷蓄積手段として、ゲート絶縁膜中に埋め込まれたとえば１０ナノメータ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いたメモリトランジスタを説明する。
【００９７】
図１７は、電荷蓄積手段としての小粒径導電体を用いたメモリトランジスタの構造を示す断面図である。
図１７に図解したメモリトランジスタにおいて、ゲート絶縁膜ＧＤが、ボトム絶縁膜ＢＴＭ、その上に形成された電荷蓄積手段としての離散的な小粒径導電体ＭＣ、および小粒径導電体ＭＣを覆う第２の電位障壁膜ＤＦとからなる。
その他の構成、即ちＰウェルＷ、チャネル形成領域ＣＨ、（高濃度チャネル領域ＨＲ）、第２のソース・ドレイン領域（副ビット線）ＳＢＬ、第１のソース・ドレイン領域（副ソース線）ＳＳＬ、および、ゲート電極（ワード線ＷＬ）は、図５と同様である。
【００９８】
小粒径導電体ＭＣは、たとえば、微細な非晶質ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）または多結晶ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）等の導電体により構成されている。小粒径導電体ＭＣのサイズ（直径）は、好ましくは１０[nm]以下、たとえば４.０[nm]程度である。個々の小粒径導電体同士が第２の電位障壁膜ＤＦで空間的に、たとえば４[nm]程度の間隔で分離されている。
本例におけるボトム絶縁膜ＢＴＭは、使用用途に応じて２.０[nm]から６.０[nm]までの範囲内で適宜選択できる。ここでは、４.０[nm]程度の膜厚とした。
【００９９】
図１７に図解したメモリトランジスタの製造方法について説明する。
ＰウェルＷ，副ビット線ＳＢＬ，副ソース線ＳＳＬ（および高濃度チャネル領域ＨＲ）を形成後、本実施形態で記述したと同様な方法によりボトム絶縁膜ＢＴＭを成膜する。
たとえばＬＰ−ＣＶＤ法を用いたＳｉＸＧｅ１−Ｘ成膜の初期過程に生じるＳｉＸＧｅ１−Ｘの小粒径導電体ＭＣの集合体をボトム絶縁膜ＢＴＭ上に形成する。ＳｉＸＧｅ１−Ｘの小粒径導電体ＭＣは、シラン（ＳｉＨ４）あるいはジクロルシラン（ＤＣＳ）とゲルマン（ＧｅＨ４）と水素を原料ガスとして用い、５００[℃]〜９００[℃]程度の成膜温度で形成される。小粒径導電体ＭＣの密度、大きさは、シランあるいはジクロルシランと水素の分圧あるいは流量比を調整することによって制御できる。水素分圧が大きい方が小粒径導電体ＭＣのもととなる核の密度を高くできる。あるいは、非化学量論的組成のＳｉＯＸをシランあるいはジクロルシランと酸化二窒素（Ｎ２Ｏ）を原料ガスとして５００〜８００[℃]程度の成膜温度で形成し、その後９００〜１１００[℃]の高温でアニールすることで、ＳｉＯ２と小粒径導電体相が分離し、ＳｉＯ２に埋め込まれた小粒径導電体ＭＣの集合体が形成される。
小粒径導電体ＭＣを埋め込むように、第２の電位障壁膜ＤＦを、たとえば７[nm]ほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素（Ｎ２Ｏ）の混合ガス、基板温度がたとえば７００[℃]とする。このとき小粒径導電体ＭＣは誘電体膜ＤＦに埋め込まれる。
その後、ワード線ＷＬとなる導電膜を成膜し、これを一括してパターンニングする工程を経て、当該メモリトランジスタを完成させる。
【０１００】
このように形成された小粒径導電体ＭＣは、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体ＭＣは、数個の注入電子を保持できる。なお、小粒径導電体ＭＣを更に小さくして、これに単一電子を保持させてもよい。
【０１０１】
メモリトランジスタのゲート絶縁膜ＧＤの構造は、実施形態で主に説明したＭＯＮＯＳ型に用いられる３層の誘電体膜および上記小粒径導電体型に限定されない。ゲート絶縁膜の要件は、電荷トラップ等の電荷蓄積手段が離散化されていることであり、これらの要件を満たす種々の他の構成を採用可能である。
たとえば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなるボトム絶縁膜ＢＴＭと、その上に形成された窒化珪素等からなる電荷保持能力を有した膜ＣＨＳとの２層構成であってもよい。
【０１０２】
また、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型と同じ様な膜構造において、電荷保持能力を有した膜ＣＨＳとして採用可能である。
さらに、ボトム絶縁膜ＢＭＴの材料として、その他の金属酸化物を上げると、たとえば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【０１０３】
ボトム絶縁膜ＢＭＴの材料として、酸化アルミニウム（Ａｌ２Ｏ３）が選択された場合には、たとえば、塩化アルミニウム（ＡｌＣｌ３）と二酸化炭素（ＣＯ２）と水素（Ｈ２）を原料ガスとしたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ(Ｃ２Ｈ５Ｏ)３，Ａｌ(Ｃ３Ｈ７Ｏ)３，Ａｌ(Ｃ４Ｈ９Ｏ)３等）の熱分解を用いる。
ボトム絶縁膜ＢＭＴの材料として、酸化タンタル（Ｔａ２Ｏ５）が選択された場合には、たとえば、塩化タンタル（ＴａＣｌ５）と二酸化炭素（ＣＯ２）と水素（Ｈ２）を原料ガスとしたＣＶＤ法、またはＴａＣｌ２(ＯＣ２Ｈ５)２Ｃ５Ｈ７Ｏ２、あるいはＴａ(ＯＣ２Ｈ５)５の熱分解を用いる。
ボトム絶縁膜ＢＭＴの材料として、酸化ジルコニウム（ＺｒＯＸ）が選択された場合には、たとえば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【０１０４】
同様に、電荷蓄積膜ＣＨＳは、二酸化珪素、窒化珪素、酸化窒化珪素に限られず、たとえば、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、トップ絶縁膜ＴＯＰは、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【０１０５】
また、実質的に消去プロセスをともなわない複数回の書き換え（ＭＴＰ：Multi-Time Programming）が実行可能である。この不揮発性半導体メモリデバイスは、データが格納されているメモリセルアレイ内の複数のメモリセル（セクタ）と異なるセクタを、データが格納されているセクタの所定倍だけ有する。また、メモリ周辺回路は、データの書き換え時に、新たなデータを異なるセクタに順次書き込む。そして、データの読み出し時に書き込みが最新のセクタからデータを読み出す。このため、消去を行わないで前記データの書き換えが実行される。
このオペレーションは、書き換え回数がたとえば１０回以内でよいアプリケーションであるアナログトリミング応用に好適である。
なお、本発明の本質は９０ｎｍ以降の世代に限定されるものでなく、広く世代に無関係に、（例えば、１８０ｎｍ世代などに）適用可能である。
【０１０６】
以上のように、本実施形態によれば以下の利点がある。
すなわち、低電圧で電子を注入しようとすると、高濃度チャネル領域ＨＲの不純物濃度を高くして、低い電圧でも高濃度領域に電界集中させる必要がある。この場合、初期しきい値電圧Ｖthを決めているのはチャネル部分ではなく、高濃度チャンネル領域となる。
一方、低電圧で読み出すためには、読み出し電圧も低下させる必要があり、初期しきい値電圧Ｖthを低く設計する必要がある。
【０１０７】
上述したように、低電圧書き込みと低電圧読み出しは初期しきい値電圧Ｖthの設計でトレードオフの関係になっている。
本実施形態では、たとえば、高温でのアンモニアＮＨ３による窒化処理を行なうことにより、ボトム絶縁膜ＢＴＭ中に正電荷を導入しやすくする要因を誘発し、結果として、しきい値電圧Ｖthを低下させる現象を適用している。たとえば高温アンモニアＮＨ３アニールによるしきい値電圧Ｖthが負にシフトする現象を用いて、初期しきい値電圧Ｖthを低下させて、書き込み速度を速くしてかつ、３.５[Ｖ]以下での低電圧での読み出しが可能にしている。
以上の作用により、低電圧で、初期しきい値電圧Ｖthが低いトラップメモリを実現可能となる。
このため、ホットエレクトロンまたはホットホールの発生効率及び注入効率が上がり、所望の電荷注入効率を得るのに必要な電圧を下げることができる。
電圧を下げることは、メモリ周辺回路および論理回路とのプロセスの共通性が高くなり、コストを下げることにつながる。そして、結果的には、安価なロジック回路混載型の不揮発性メモリデバイスを提供することが可能となる。
【図面の簡単な説明】
【０１０８】
【図１】実施形態に係る不揮発性半導体メモリデバイスの概略構成を示すブロック図である。
【図２】上記不揮発性メモリ装置のメモリセルアレイの基本構成を示す回路図である。
【図３】上記メモリセルアレイの平面図である。
【図４】上記メモリセルアレイについて、図３のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図５】メモリトランジスタの行方向の断面図である。
【図６】ソース線とビット線の各々が階層化されていないメモリセルアレイの等価回路図である。
【図７】（Ａ）はデータ書き込みの動作の概念図、（Ｂ）はチャネル方向の電子の加速電界を示す図である。
【図８】低濃度条件で作製したメモリトランジスタの書き込み特性図である。
【図９】高濃度条件とＲＴＮとにより作製したメモリトランジスタの書き込み特性図である。
【図１０】図９のメモリトランジスタのバックバイアスをパラメータとする書き込み特性図である。
【図１１】さらに３００[℃]の高温に保持した時のデータ保持特性図である。
【図１２】ゲートとドレインの電圧を変化させたときの書き込み特性図である。
【図１３】読み出し電流特性図である。
【図１４】濃度としきい値電圧の関係を、ＯＮＯ膜厚をパラメータとして示すグラフである。
【図１５】さらなる低電圧動作時の書き込み特性図である。
【図１６】メモリトランジスタ構造の第１の変形例を示す断面図である。
【図１７】メモリトランジスタ構造の第２の変形例を示す断面図である。
【符号の説明】
【０１０９】
１…メモリセルアレイ、２ａ…カラムバッファ、２ｂ…ロウバッファ、３ａ…プリロウデコーダ、４…メインロウデコーダ、４ａ…デコーダユニット、５…カラムデコーダ、６ａ…ビット線駆動回路、６ｂ…センスアンプ、６…入出力回路、７…カラムゲートアレイ、８…ソース線駆動回路、９…ウェル充放電回路、ＢＣ，ＳＣ…コンタクト・プラグ、ＢＬ１等…ビット線、ＢＬＤ…ビット線駆動回路、ＢＴＭ…ボトム絶縁膜、ＣＨ…チャネル形成領域、ＣＨＳ…主電荷蓄積膜、ＴＯＰ…トップ絶縁膜、ＧＤ…電荷蓄積膜、ＨＲ…高濃度チャネル領域、Ｉ／Ｏ…入出力回路、ＩＳＯ…素子分離絶縁層、ＬＤＤ…低濃度不純物領域、Ｍ１１等…メモリトランジスタ、ＭＢＬ１等…主ビット線、ＭＣ…小粒径導電体、ＭＳＬ１等…主ソース線、ＭＴ…メモリトランジスタ、ＳＢＬ１等…副ビット線、ＳＧ１１等…選択ゲート線、ＳＬ１等…ソース線、ＳＬＤ…ソース線駆動回路、ＳＳＬ１等…副ソース線、ＳＵＢ…半導体基板、Ｗ…Ｐウェル、ＷＬ１等…ワード線
【図１】
2007103640.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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