(57)【要約】【課題】スイッチト・キャパシタ回路における寄生容量の影響を抑制する。【解決手段】  キャパシタＣの第１の端子に入力信号を供給し、第２の端子を基準電位に維持させることによってキャパシタＣに入力信号の強度に応じた電荷を蓄積させる第１のモードと、キャパシタＣの第１の端子をオペアンプ５０ｂの出力端子ＴｂＯＵＴに接続し、第２の端子をオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続する第２のモードとを選択可能とするスイッチング素子Ｔｏａ，Ｔｉａ，Ｔｏｂ，Ｔｉｂとを含むメモリ単位５２を少なくとも１つ備え、メモリ単位５２に含まれるキャパシタＣは、半導体基板の表面のウェル、ウェル上に形成された絶縁膜及び電極層とによって構成され、電極層をキャパシタの第１の端子とし、ウェルをキャパシタの第２の端子とすることによって上記課題を解決することができる。【選択図】図１
2007103691.tif 000002
【特許請求の範囲】
【請求項１】
電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第１の端子をオペアンプの出力端子に接続し、前記キャパシタの第２の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、
を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、
前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、
前記電極層を前記キャパシタの第１の端子とし、前記ウェルを前記キャパシタの第２の端子とすることを特徴とする電気回路。
【請求項２】
電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第２の端子をオペアンプの出力端子に接続し、前記キャパシタの第１の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、
を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、
前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、
前記電極層を前記キャパシタの第２の端子とし、前記ウェルを前記キャパシタの第１の端子とすることを特徴とする電気回路。
【請求項３】
請求項１又は２に記載の電気回路であって、
前記オペアンプの入力端子に接続される配線と前記オペアンプの出力端子に接続される配線との間にダミー配線を形成し、前記ダミー配線を基準電位に維持することを特徴とする電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、寄生容量の影響を抑制したダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路に関する。
【背景技術】
【０００２】
フィルタ回路、アナログメモリ回路及び信号切替回路等として、キャパシタにスイッチング素子を組み合わせたスイッチト・キャパシタ回路が用いられている。
【０００３】
スイッチト・キャパシタ回路としては、電圧バッファ型、電荷転送型及びダイレクトチャージ型が知られている。図８に電圧バッファ型のスイッチト・キャパシタ回路１００、図９に電荷転送型のスイッチト・キャパシタ回路１０２及び図１０にダイレクトチャージ型のスイッチト・キャパシタ回路１０４を示す。
【０００４】
電圧バッファ型のスイッチト・キャパシタ回路１００は、図８に示すように、一端を入力端子ＴＩＮとオペアンプ１０の非反転入力端子Ｔ（＋）とに切り替えて接続可能とするスイッチング素子１２に接続され、他端を接地（基準電位）されたキャパシタ１４を並列に設けた回路構成を有する。オペアンプ１０の出力端子ＴＯＵＴと非反転入力端子Ｔ（−）とは負帰還回路となるように接続される。スイッチング素子１２を適宜切り替えることによって、入力端子ＴＩＮから入力される信号の電圧に応じた電荷をキャパシタ１４に蓄え、所望のタイミングにおいて蓄えられた電荷に応じた電圧をオペアンプ１０の出力端子ＴＯＵＴから出力させることができる。
【０００５】
電荷転送型のスイッチト・キャパシタ回路１０２は、図９に示すように、一端を入力端子ＴＩＮと接地（基準電位）とに切り替えて接続可能とするスイッチング素子１６に接続され、他端をオペアンプ１８の反転入力端子Ｔ（−）と接地（基準電位）とに切り替えて接続可能なスイッチング素子２０に接続されたキャパシタ２２を並列に設けた構成を有する。オペアンプ１８の非反転入力端子Ｔ（＋）は接地（基準電位）に接続され、オペアンプ１８の出力端子ＴＯＵＴと反転入力端子Ｔ（−）とは電荷転送用のキャパシタ２４を介して接続される。スイッチング素子１６，２０を適宜切り替えることによって、入力端子ＴＩＮから入力される信号の電圧に応じた電荷をキャパシタ２２に蓄え、所望のタイミングにおいて蓄えられた電荷に応じた電圧をオペアンプ１８の出力端子ＴＯＵＴから出力させることができる。
【０００６】
ダイレクトチャージ型のスイッチト・キャパシタ回路１０４は、図１０に示すように、一端を入力端子ＴＩＮとオペアンプ２５の出力端子ＴＯＵＴとに切り替えて接続可能とするスイッチング素子２６に接続され、他端をオペアンプ２５の反転入力端子Ｔ（−）と接地（基準電位）とに切り替えて接続可能なスイッチング素子２８に接続されたキャパシタ３０を並列に設けた構成を有する。オペアンプ２５の非反転入力端子Ｔ（＋）は接地（基準電位）に接続される。スイッチング素子２６，２８を適宜切り替えることによって、入力端子ＴＩＮから入力される信号の電圧に応じた電荷をキャパシタ３０に蓄え、所望のタイミングにおいてキャパシタ３０をオペアンプ２５の出力端子ＴＯＵＴと反転入力端子Ｔ（−）との間に接続することによって、キャパシタ３０に蓄えられた電荷に応じた電圧を出力端子ＴＯＵＴから出力させることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電圧バッファ型のスイッチト・キャパシタ回路１００は他のタイプに比べて回路構成が簡単であるが、オペアンプ１０の非反転入力端子Ｔ（＋）と接地との間に生ずる寄生容量の影響を受けやすい欠点がある。また、電荷転送型のスイッチト・キャパシタ回路１０２は、キャパシタ２２に一旦蓄積された電荷を電荷転送用のキャパシタ２４に転送する必要があるため、他のタイプのスイッチト・キャパシタ回路と同等のサンプリング速度を得るためには約２倍の周波数で駆動する必要がある。
【０００８】
一方、ダイレクトチャージ型のスイッチト・キャパシタ回路１０４は、電荷転送型のスイッチト・キャパシタ回路１０２に比べて動作周波数を高める必要がないという利点がある。また、素子構造を工夫することによって、電圧バッファ型のスイッチト・キャパシタ回路１００に比べて寄生容量の影響を受け難くすることができる。しかしながら、ダイレクトチャージ型のスイッチト・キャパシタ回路１０４であっても実際の素子の構造によっては寄生容量の影響を受けやすくなる。
【０００９】
そこで、本発明は、寄生容量の影響を抑制したダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、ダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路において、スイッチト・キャパシタ回路に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、回路構成に応じて前記電極層及び前記ウェルを前記キャパシタのいずれの端子として使用するかを規定することを特徴とする。
【００１１】
具体的には、電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第１の端子をオペアンプの出力端子に接続し、前記キャパシタの第２の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、前記電極層を前記キャパシタの第１の端子とし、前記ウェルを前記キャパシタの第２の端子とすることを特徴とする。
【００１２】
すなわち、前記キャパシタにサンプリングされた電圧を反転させずに前記オペアンプから出力させるダイレクトチャージ型のスイッチト・キャパシタ回路を含む場合、前記キャパシタを構成する２つの電極のうち、寄生容量が大きい方の電極を前記キャパシタの第２の端子として使用し、寄生容量が小さい方の電極を前記キャパシタの第１の端子として使用する。
【００１３】
また、電荷を保持するためのキャパシタと、サンプリング時において前記キャパシタの第１の端子に入力信号を供給し、前記キャパシタの第２の端子を基準電位に維持させることによって前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの第２の端子をオペアンプの出力端子に接続し、前記キャパシタの第１の端子を前記オペアンプの反転入力端子に接続する第２のモードとを選択可能とするスイッチング素子と、を含むメモリ単位を少なくとも１つ備えるスイッチト・キャパシタ回路を含む電気回路であって、前記メモリ単位に含まれるキャパシタは、半導体基板に形成されたウェル、前記ウェル上に形成された絶縁膜及び前記絶縁膜上に形成された電極層とによって構成され、前記電極層を前記キャパシタの第２の端子とし、前記ウェルを前記キャパシタの第１の端子とすることを特徴とする。
【００１４】
すなわち、前記キャパシタにサンプリングされた電圧を反転させて前記オペアンプから出力させるダイレクトチャージ型のスイッチト・キャパシタ回路を含む場合、前記キャパシタを構成する２つの電極のうち、寄生容量が大きい方の電極を前記キャパシタの第２の端子として使用し、寄生容量が小さい方の電極を前記キャパシタの第１の端子として使用する。
【００１５】
これによって、ダイレクトチャージ型のスイッチト・キャパシタ回路を含む電気回路において寄生容量の影響を小さくすることができ、電気回路の入力電圧と出力電圧との相間関係の歪みを小さくし、高周波特性等を向上させることができる。
【００１６】
また、前記オペアンプの入力端子に接続される配線と前記オペアンプの出力端子に接続される配線との間にダミー配線を形成し、前記ダミー配線を基準電位に維持することが好適である。
【００１７】
これによって、配線間の寄生容量の影響を低減でき、電気回路の入力電圧と出力電圧との相間関係の歪みを小さくし、高周波特性等を向上させることができる。
【発明の効果】
【００１８】
本発明の信号選択回路を用いれば、ダイレクトチャージ型のスイッチト・キャパシタ回路を含む電気回路において寄生容量の影響を小さくすることができる。これによって、電気回路の入力電圧と出力電圧との対応及び高周波特性等を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態における電気回路に含まれるダイレクトチャージ型のスイッチト・キャパシタ回路２００は、図１に示すように、オペアンプ５０ａ，５０ｂ、複数のメモリ単位５２−１〜５２−ｍ及びシフトレジスタ５４を含んで構成することができる。スイッチト・キャパシタ回路２００は、プレーナー技術等を用いて半導体基板上に集積回路として形成される。
【００２０】
メモリ単位５２は、入力信号に対して必要とされるサンプリング数ｍだけ設けられる。例えば、３．５８ＭＨｚを中心周波数とする色差信号（Ｃ）が重畳されたコンポジット・ビデオ信号を色差信号（Ｃ）の４倍のサンプリング周波数でサンプリングする場合、ＮＴＳＣ方式のビデオ信号は水平走査周波数が１５．７３４ｋＨｚであるので、スイッチト・キャパシタ回路２００にはｍ＝９１１個のメモリ単位５２が設けられる。これによって、スイッチト・キャパシタ回路２００は１水平ライン分のビデオ信号をサンプリングして保持することができる。
【００２１】
オペアンプ５０ａの反転入力端子Ｔａ（−）と出力端子ＴａＯＵＴとは短絡される。オペアンプ５０ａは、その非反転入力端子Ｔａ（＋）に入力信号を受けて、入力信号をメモリ単位５２−１〜５２−ｍへ出力するバッファとして機能する。
【００２２】
メモリ単位５２−１〜５２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。
【００２３】
メモリ単位５２−１を例に説明する。メモリ単位５２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子ＴａＯＵＴ若しくはオペアンプ５０ｂの出力端子ＴｂＯＵＴに接続することが可能なスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｉａ，Ｔｏａのゲートが共にローレベルになると、キャパシタＣの第１端子はフローティングとなる。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地、又は、オペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続することが可能なスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子とキャパシタＣの第２端子が接続される。また、トランジスタＴｉｂ，Ｔｏｂのゲートが共にローレベルになると、キャパシタＣの第２端子はフローティングとなる。
【００２４】
メモリ単位５２−２〜５２−ｍもメモリ単位５２−１と同様の構成を有する。メモリ単位５２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位５２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位５２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位５２−（ｉ＋１）に接続される。
【００２５】
シフトレジスタ５４は、複数のメモリ単位５２−１〜５２−ｍの中から入力信号を記憶させるメモリ単位とキャパシタＣの端子電圧を出力させるメモリ単位とを順に選択するために設けられる。シフトレジスタ５４は、メモリ単位５２−１〜５２−ｍと等しいｍ個のフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。
【００２６】
フリップ・フロップＦＦ１の出力端子（Ｑ端子）は次段のフリップ・フロップＦＦ２のデータ端子（Ｄ端子）に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、所定の同期信号（例えば、ビデオ信号の水平同期信号等）に同期して同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００２７】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂのゲート及び第２段のメモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位５２−ｉのトランジスタＴｉａ，Ｔｉｂのゲート及び第ｉ＋１段のメモリ単位５２−（ｉ＋１）のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。ただし、第１段のメモリ単位５２−１のトランジスタＴｏａ，Ｔｏｂのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００２８】
以下、スイッチト・キャパシタ回路２００において入力信号を遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位５２−１〜５２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。
【００２９】
オペアンプ５０ａの非反転入力端子に入力される入力信号の同期信号に対応して同期パルスがシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位５２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されている入力信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されている入力信号の電圧に応じた電荷がメモリ単位５２−１のキャパシタＣに蓄積される。すなわち、メモリ単位５２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位５２−２のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位５２−２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの出力端子ＴｂＯＵＴからその端子電圧と等しい電圧が出力される。
【００３０】
次のクロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されている入力信号の電圧値に応じた電荷がメモリ単位５２−２のキャパシタＣに蓄積される。すなわち、メモリ単位５２−２に入力信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位５２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの非反転入力端子は接地されているので、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００３１】
以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位５２−ｎのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位５２−（ｎ＋１）のキャパシタＣに保持されていたサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位５２−ｍのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位５２−１のキャパシタＣに保持されていたサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。
【００３２】
シフトレジスタ５４の段数及びメモリ単位５２の個数は必要なサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってスイッチト・キャパシタ回路２００において所望の時間だけ入力信号を遅延させて出力させることができる。
【００３３】
図２及び図３に、スイッチト・キャパシタ回路２００のキャパシタＣの素子構造の平面図及び断面図を示す。図３は、図２のＡ−Ａラインに沿った断面図である。
【００３４】
ｐ型の半導体基板６０の表面領域にｎ型の不純物が高濃度に添加されたｎウェル６２が形成される。半導体基板６０（ｎウェル６２）の表面上には熱酸化膜等の絶縁膜６４が形成される。さらに、絶縁膜６４の表面上には導電性の電極層６６が形成される。ｎウェル６２がキャパシタＣの第２端子となる下部電極となり、電極層６６がキャパシタＣの第１端子となる上部電極となる。
【００３５】
また、電極層６６の表面上には層間絶縁膜６８が形成され、その層間絶縁膜６８の表面上に導電性の配線層７０が形成される。キャパシタＣの上部電極となる電極層６６と下部電極となるｎウェル６２は、図１に示した回路のように、半導体基板６０の他の領域に形成された電界効果型トランジスタやバイポーラトランジスタ等に接続される。そして、配線層７０を介して半導体基板６０の他の領域に形成されたオペアンプ５０ａ，５０ｂに接続される。
【００３６】
キャパシタＣをこのような素子構造とした場合、ｎウェル６２の下部電極には寄生容量Ｃｐ１が発生し、電極層６６の上部電極には寄生容量Ｃｐ２が発生する。一般的に、寄生容量Ｃｐ１は寄生容量Ｃｐ２よりも大きな容量値となる。
【００３７】
そこで、本実施の形態のように、ｎウェル６２をキャパシタＣの第２端子となる下部電極とし、電極層６６をキャパシタＣの第１端子となる上部電極とすることが好適である。すなわち、キャパシタＣの第２端子はスイッチング素子によって接地電位（−）に接続されたときに寄生容量Ｃｐ１によって低周波のノイズ成分がカットされ、ノイズの重畳等による接地電位（基準電位）の変動を抑制して安定したスイッチト・キャパシタ回路２００を構成することができる。すなわち、接地電位（基準電位）に対するノイズ等の影響を抑えたスイッチト・キャパシタ回路２００を実現することができる。
【００３８】
また、第１の変形例として、図４に示すようなダイレクトチャージ型のスイッチト・キャパシタ回路２０２の構成も考えられる。
【００３９】
メモリ単位７２−１〜７２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。
【００４０】
メモリ単位７２−１を例に説明する。メモリ単位７２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子ＴａＯＵＴ若しくはオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続することが可能なスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子ＴａＯＵＴとキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子Ｔｂ（−）とキャパシタＣの第１端子が接続される。また、トランジスタＴｉａ，Ｔｏａのゲートが共にローレベルになると、キャパシタＣの第１端子はフローティングとなる。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地、又は、オペアンプ５０ｂの出力端子ＴｂＯＵＴに接続することが可能なスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの出力端子ＴｂＯＵＴとキャパシタＣの第２端子が接続される。また、トランジスタＴｉｂ，Ｔｏｂのゲートが共にローレベルになると、キャパシタＣの第２端子はフローティングとなる。
【００４１】
このように、本変形例では、上記実施の形態と比べて、オペアンプ５０ｂの反転入力端子Ｔｂ（−）と出力端子ＴｂＯＵＴとにキャパシタＣの向きが反転されて接続される。
【００４２】
メモリ単位７２−２〜７２−ｍもメモリ単位７２−１と同様の構成を有する。メモリ単位７２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位７２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位７２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位７２−（ｉ＋１）に接続される。
【００４３】
メモリ単位７２−１〜７２−ｍは、上記実施の形態と同様に、シフトレジスタ５４と接続される。シフトレジスタ５４は、複数のメモリ単位７２−１〜７２−ｍの中から入力信号を記憶させるメモリ単位とキャパシタＣの端子電圧を出力させるメモリ単位とを順に選択するために設けられる。
【００４４】
以下、スイッチト・キャパシタ回路２０２において入力信号を遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位７２−１〜７２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。
【００４５】
オペアンプ５０ａの非反転入力端子に入力される入力信号の同期信号に対応して同期パルスがシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位７２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されている入力信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されている入力信号の電圧に応じた電荷がメモリ単位７２−１のキャパシタＣに蓄積される。すなわち、メモリ単位７２−１にビデオ信号の電圧値がサンプリングされて保持される。
【００４６】
また、メモリ単位７２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位７２−２のキャパシタＣを介して接続される。このとき、サンプリング時にオペアンプ５０ａの出力端子ＴａＯＵＴに接続されたキャパシタＣの第１端子がオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続され、サンプリング時に接地されたキャパシタＣの第２端子がオペアンプ５０ｂの出力端子ＴｂＯＵＴに接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位７２−２のキャパシタＣの端子電圧を反転させた電圧が印加され、オペアンプ５０ｂの出力端子ＴｂＯＵＴからその電圧と等しい電圧が出力される。
【００４７】
次のクロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されている入力信号の電圧値に応じた電荷がメモリ単位７２−２のキャパシタＣに蓄積される。すなわち、メモリ単位７２−２に入力信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）とがメモリ単位７２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子ＴｂＯＵＴと反転入力端子Ｔｂ（−）との間にメモリ単位７２−３のキャパシタＣの端子電圧が反転されて印加され、オペアンプ５０ｂの非反転入力端子Ｔｂ（＋）は接地されているので、オペアンプ５０ｂの出力端子からその電圧と等しい電圧が出力される。
【００４８】
以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位７２−ｎのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位７２−（ｎ＋１）のキャパシタＣに保持されていたサンプリング電圧の反転値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位７２−ｍのキャパシタＣに入力信号が新たにサンプリングされて保持され、メモリ単位７２−１のキャパシタＣに保持されていたサンプリング電圧の反転値に応じた電圧がオペアンプ５０ｂから出力される。
【００４９】
シフトレジスタ５４の段数及びメモリ単位７２の個数は必要なサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってスイッチト・キャパシタ回路２０２において所望の時間だけ入力信号を遅延かつ反転させた出力信号を得ることができる。
【００５０】
スイッチト・キャパシタ回路２０２のキャパシタＣも、図２及び図３の平面図及び断面図に示したように構成することができる。
【００５１】
スイッチト・キャパシタ回路２０２の回路構成の場合、メモリ単位７２−１〜７２−ｍに含まれるキャパシタＣは、オペアンプ５０ｂに接続されたときに第１端子が反転入力端子Ｔｂ（−）に接続され、第２端子が出力端子ＴｂＯＵＴに接続される。このとき、オペアンプ５０ｂの反転入力端子Ｔｂ（−）に対する寄生容量が大きければ、その寄生容量の影響を受けてキャパシタＣにサンプリングされていた入力信号の電圧値に応じた出力信号の電圧を得ることができなくなる。
【００５２】
そこで、スイッチト・キャパシタ回路２０２の場合、ｎウェル６２をキャパシタＣの第２端子となる下部電極とし、電極層６６をキャパシタＣの第１端子となる上部電極とすることが好適である。これによって、オペアンプ５０ｂにキャパシタＣを接続した際に、寄生容量Ｃｐ１よりも小さな寄生容量Ｃｐ２が反転入力端子Ｔｂ（−）側に接続され、寄生容量Ｃｐ１が出力端子ＴｂＯＵＴ側に接続されることとなり、ｎウェル６２をキャパシタＣの第１端子とし、電極層６６をキャパシタＣの第２端子とした場合に比べて出力信号に対する素子構成上の寄生容量の影響を小さくすることができる。
【００５３】
なお、図１に示すスイッチト・キャパシタ回路２００の回路構成では、図５に示すように出力側のオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続される配線と出力端子ＴｂＯＵＴに接続される配線との間に生ずる寄生容量Ｃｐ３の影響を受ける。寄生容量Ｃｐ３は、メモリ単位５２−１〜５２−ｍに含まれるキャパシタＣに並列に接続されることになるので、入力信号と出力信号との相関関係に歪みを生じさせたり、入力信号がサンプリング周波数に近づくほど特性が低下する原因となる。そこで、第２の変形例として、図６に示すようなスイッチト・キャパシタ回路２０４の回路構成とすることも好適である。
【００５４】
スイッチト・キャパシタ回路２０４は、その主構成は図１に示したスイッチト・キャパシタ回路２００と同様であるが、出力側のオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続される配線と出力端子ＴｂＯＵＴに接続される配線との間にダミー配線８０が設けられている点に特徴を有する。
【００５５】
図７に、スイッチト・キャパシタ回路２０４のオペアンプ５０ｂの周辺の構造の平面図を示す。なお、図７において、オペアンプ５０ｂの具体的な構成については省略して図示している。
【００５６】
半導体基板の表面上に絶縁膜が形成され、その絶縁膜上にオペアンプ５０ｂの非反転入力端子Ｔｂ（＋）、反転入力端子Ｔｂ（−）及び出力端子ＴｂＯＵＴにそれぞれ接続される配線８２，８４及び８６が形成される。ダミー配線８０は、反転入力端子Ｔｂ（−）と出力端子ＴｂＯＵＴとが並列に延伸される領域において反転入力端子Ｔｂ（−）に接続される配線８４と出力端子ＴｂＯＵＴに接続される配線８６との間に配置される。配線８０は、コンタクトホール（図示しない）等を用いて接地電位（基準電位）に保持される。なお、ダミー配線８０及び配線８２，８４及び８６は、フォトリソグラフィ技術及びエッチング技術等の既存の技術を利用して形成することができる。
【００５７】
このように、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間にダミー配線８０を設け、ダミー配線８０を接地電位（基準電位）に維持することによって、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間に発生する寄生容量Ｃｐ３を小さくし、寄生容量Ｃｐ３による悪影響を低減することができる。
【００５８】
なお、第２の変形例におけるダミー電極は、第１の変形例におけるスイッチト・キャパシタ回路２０２にも同様に適用することができる。この場合も、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間にダミー配線８０を設け、ダミー配線８０を接地電位（基準電位）に維持することによって、オペアンプ５０ｂの入力端子に接続される配線８２（又は、配線８４）と出力端子に接続される配線８６との間に発生する寄生容量Ｃｐ３を小さくし、寄生容量Ｃｐ３による悪影響を低減することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態におけるダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路の構成を示す図である。
【図２】本発明の実施の形態におけるメモリ回路のキャパシタＣの素子構造を示す平面図である。
【図３】本発明の実施の形態におけるメモリ回路のキャパシタＣの素子構造を示す断面図である。
【図４】第１の変形例におけるダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路の構成を示す図である。
【図５】配線間に発生する寄生容量を説明する図である。
【図６】第２の変形例におけるダイレクトチャージ型スイッチト・キャパシタ回路を含む電気回路の構成を示す図である。
【図７】第２の変形例における回路構造を示す平面図である。
【図８】従来の電圧バッファ型のスイッチト・キャパシタ回路を示す図である。
【図９】従来の電荷転送型のスイッチト・キャパシタ回路を示す図である。
【図１０】従来のダイレクトチャージ型のスイッチト・キャパシタ回路を示す図である。
【符号の説明】
【００６０】
１０  オペアンプ、１２  スイッチング素子、１４  キャパシタ、１６，２０  スイッチング素子、１８  オペアンプ、２２  キャパシタ、２４  キャパシタ、２５  オペアンプ、２６，２８  スイッチング素子、３０  転送用キャパシタ、５０ａ，５０ｂ  オペアンプ、５２  メモリ単位、５４  シフトレジスタ、６０  半導体基板、６２  Ｎウェル、６４  絶縁膜、６６  電極層、６８  層間絶縁膜、７０  配線層、７２  メモリ単位、８０  ダミー配線、８２，８４，８６  配線、１００，１０２，１０４，２００，２０２，２０４  スイッチト・キャパシタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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