(57)【要約】      （修正有）【課題】基板上に剥離層を介して形成された半導体素子の分離精度を高めると共に、分離工程における半導体素子のダメージ等を低減することによって、超薄型半導体素子の製造歩留りや製造効率を高めることができる方法を提供する。【解決手段】基板１上に低強度下地膜２を介して複数の素子領域６を有する半導体素子構成層３を形成する。次いで、少なくとも低強度下地膜２が切断されるように、半導体素子構成層３を有する基板１に複数の素子領域６に応じて分割溝７を形成する。分割溝７で区画された素子領域６を、冷却機構を有する吸着部材８で保持しつつ局所的に冷却することにより、低強度下地膜２を剥離層として半導体素子構成層３を基板１から分離して半導体素子１５を作製する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に低強度下地膜を介して複数の素子領域を有する半導体素子構成層を形成する工程と、
少なくとも前記低強度下地膜が切断されるように、前記半導体素子構成層を有する基板に前記複数の素子領域に応じて分割溝を形成する工程と、
前記分割溝で区画された前記素子領域を、冷却機構を有する吸着部材で保持しつつ局所的に冷却することにより、前記低強度下地膜を剥離層として前記半導体素子構成層を前記基板から分離して半導体素子を作製する工程と
を具備することを特徴とする半導体素子の製造方法。
【請求項２】
請求項１記載の半導体素子の製造方法において、
前記半導体素子構成層は素子部を有する半導体層と前記半導体層を被覆する樹脂保護層とを備えることを特徴とする半導体素子の製造方法。
【請求項３】
請求項１または請求項２記載の半導体素子の製造方法において、
さらに、前記吸着部材に保持された前記半導体素子を、パッケージ基板上に接合する工程を具備することを特徴とする半導体素子の製造方法。
【請求項４】
基板上に低強度下地膜を介して複数の素子領域を有する半導体素子構成層を形成する工程と、
少なくとも前記低強度下地膜が切断されるように、前記半導体素子構成層を有する基板に前記複数の素子領域に応じて分割溝を形成する工程と、
前記複数の素子領域がそれぞれパッケージ基板と接続するように、前記半導体素子構成層を有する基板を前記パッケージ基板上に一括して接合する工程と、
前記パッケージ基板と接合された前記基板を冷却することにより、前記低強度下地膜を剥離層として前記基板から前記半導体素子構成層を分離させ、前記パッケージ基板に接合された複数の半導体素子を前記複数の素子領域に基づいて作製する工程と、
前記パッケージ基板を前記複数の半導体素子に応じて切断する工程と
を具備することを特徴とする半導体素子の製造方法。
【請求項５】
請求項４記載の半導体素子の製造方法において、
前記パッケージ基板は樹脂基板であることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超薄型の半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造工程は、一般に半導体ウェーハ（半導体基板）を複数の素子領域に区画し、これら各素子領域に集積回路を形成する工程と、半導体ウェーハの裏面を所定の厚さまで機械的に研削加工する工程と、半導体ウェーハを素子領域に応じて切断し、各素子領域を半導体素子として個片化する工程と、これら半導体素子を回路基板等のパッケージ基板上に搭載してパッケージングする工程とを有している。
【０００３】
半導体ウェーハの切断工程では、個片化した素子が分断、飛散しないように、半導体ウェーハの裏面にダイシングテープ等の粘着シートを貼り付け、この状態で半導体ウェーハをブレードダイシング等で切断する。このため、個片化した半導体素子を粘着シートから引き剥がしてピックアップする際に、半導体素子の裏面を機械的に突き上げている。このような工程を経て作製される半導体素子は、半導体ウェーハの裏面加工時やブレードダイシング時のダメージ、またピックアップ時の突き上げによる機械的な衝撃等を考慮して、その厚さを50μm程度までしか薄くすることができない。
【０００４】
これに対して、半導体基板の表面に多孔質層等を剥離層として形成し、この剥離層上に半導体層や回路層等の半導体素子構成層を形成した後、半導体素子構成層を半導体基板から剥離層を境にして分離することによって、超薄型の半導体素子を作製する方法が提案されている（例えば特許文献１〜３参照）。
【０００５】
特許文献１には、半導体基板の陽極酸化層等からなる多孔質層を剥離層として適用し、この脆弱な多孔質層に基づいて半導体素子構成層を半導体基板から分離することが記載されている。具体的には、半導体素子構成層と半導体基板の双方にフレキシブル支持基板を貼り付け、これら両基板に互いに引き離す外力を加えることによって、多孔質層を境にして半導体素子構成層を分離している。また、特許文献２には剥離層にウォータージェットで水を吹き付けて、半導体素子構成層を半導体基板から分離することが記載されている。
【０００６】
しかしながら、特許文献１記載の外力による分離では、半導体素子構成層にも外部からの機械的な応力が作用してダメージを与えることから、半導体素子構成層の集積回路や配線層等に構造破壊や断線等の不具合が生じやすいという問題がある。また、半導体素子構成層の分離精度も低く、これによっても半導体素子構成層からなる半導体素子の製造歩留りが低下するという問題がある。特許文献２記載のウォータージェットによる分離においても、半導体素子構成層の分離精度を高めることが難しく、半導体素子構成層からなる半導体素子の製造歩留りが低いという問題がある。
【特許文献１】特開平10-135500号公報
【特許文献２】特開2001-237403号公報
【特許文献３】特開2004-134672号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、基板上に剥離層を介して形成された半導体素子構成層の分離精度を高めると共に、分離工程における半導体素子構成層のダメージ等を低減することによって、超薄型半導体素子を歩留りよく作製することを可能にした半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体素子の製造方法は、基板上に低強度下地膜を介して複数の素子領域を有する半導体素子構成層を形成する工程と、少なくとも前記低強度下地膜が切断されるように、前記半導体素子構成層を有する基板に前記複数の素子領域に応じて分割溝を形成する工程と、前記分割溝で区画された前記素子領域を、冷却機構を有する吸着部材で保持しつつ局所的に冷却することにより、前記低強度下地膜を剥離層として前記半導体素子構成層を前記基板から分離して半導体素子を作製する工程とを具備することを特徴としている。
【０００９】
本発明の他の態様に係る半導体素子の製造方法は、基板上に低強度下地膜を介して複数の素子領域を有する半導体素子構成層を形成する工程と、少なくとも前記低強度下地膜が切断されるように、前記半導体素子構成層を有する基板に前記複数の素子領域に応じて分割溝を形成する工程と、前記複数の素子領域がそれぞれパッケージ基板と接続するように、前記半導体素子構成層を有する基板を前記パッケージ基板上に一括して接合する工程と、前記パッケージ基板と接合された前記基板を冷却することにより、前記低強度下地膜を剥離層として前記基板から前記半導体素子構成層を分離させ、前記パッケージ基板に接合された複数の半導体素子を前記複数の素子領域に基づいて作製する工程と、前記パッケージ基板を前記複数の半導体素子に応じて切断する工程とを具備することを特徴としている。
【発明の効果】
【００１０】
本発明の一態様に係る半導体素子の製造方法によれば、基板上に低強度下地膜を介して形成された半導体素子構成層の分離精度を高めることができ、さらに分離工程における半導体素子構成層へのダメージ等も低減することができる。従って、超薄型の半導体素子を歩留りよく作製することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
【００１２】
図１は本発明の第１の実施形態による半導体素子の製造工程を示す断面図である。まず、図１（ａ）に示すように、半導体素子の形成基材となる基板１を用意する。基板１としては、一般的なＳｉウェーハ等の半導体基板を使用することができる。ただし、基板１はこれに限られるものではなく、ガラス基板等を適用することも可能である。このような基板１の表面に低強度下地膜２を形成する。
【００１３】
低強度下地膜２は後述する半導体素子を基板１から分離する際に剥離層として機能するものである。このような低強度下地膜２には、例えば多孔質絶縁層を適用することができる。多孔質絶縁層の具体例としては、酸化ケイ素、フッ素がドープされた酸化ケイ素（ＳｉＯＦ膜）、炭素がドープされた酸化ケイ素（ＳｉＯＣ膜）等の多孔質膜等が挙げられる。低強度下地膜２は多孔質膜に限らず、材料自体の特性として膜強度や密着強度が低い低強度絶縁層を適用することも可能である。さらに、半導体素子側が絶縁されていれば、低強度下地膜２は絶縁膜に限らず、層間界面の密着力が低い金属膜等であってもよい。
【００１４】
低強度絶縁層の具体例としては、有機シリカ（organic-silica）膜、ＨＳＱ（hydrogen silsesquioxane）膜、ＭＳＱ膜（methyl silsesquioxane膜）、ＢＣＢ（benzocyclobutene）膜、ＰＡＥ（polyarylether）膜、ＰＴＦＥ（polytetrafluoroethylene）膜、これらの多孔質膜等が挙げられる。また、層間界面の密着力が低い金属膜としては、アニール処理を施していないアルミニウム膜、Ｃｕ−Ｗ層上のアルミニウム膜等が例示される。
【００１５】
上述した各層はいずれもＳｉ基板等に対する密着強度が例えば15J/m2以下というように低いことから、低強度下地膜２の剥離層としての機能を有効に発揮させることができる。さらに、多孔質絶縁層や低強度絶縁層は膜強度自体も低いことから有効である。低強度下地膜２の膜厚は基板１との界面剥離や膜構造の破壊等によって、半導体素子を基板１から分離することが可能な厚さであればよい。低強度下地膜２の膜厚があまり薄すぎると、半導体素子を基板１から分離する際に他の層に破壊等が生じやすくなる。一方、低強度下地膜２の膜破壊に基づく分離を実現するためには膜厚をある程度厚くすることが好ましいが、あまり厚くしすぎてもそれ以上の効果は得られず、半導体素子構成層３の形成性等が低下するおそれがある。
【００１６】
次に、図１（ｂ）に示すように、基板１上に低強度下地膜２を介して半導体素子構成層３を形成する。半導体素子構成層３には、通常の半導体素子を形成するための種々の層が適用される。すなわち、低強度下地膜２上に半導体素子構成層３として、ＴＦＴ等の半導体素子部を形成する半導体層、電極や回路を形成する導体層、各種層間を絶縁する絶縁層等に代表される回路層４を形成する。さらに、半導体素子構成層３は例えばポリイミド樹脂層のような樹脂保護層５を含むことが好ましい。このような樹脂保護層５は後述する半導体素子の分離工程時に生じさせる熱応力の増大に寄与するものである。
【００１７】
上述した半導体素子構成層３は複数の素子領域６、６…を有しており、これら各素子領域６に半導体素子がそれぞれ形成されている。半導体素子構成層３の形成工程は通常のイオン注入工程やパターニング工程等を含むものである。なお、樹脂保護層５は各素子領域６に応じてパターニングされている。各素子領域６に形成された半導体素子は、それぞれボンディングパッド等の外部接続端子を有している。ここで、半導体素子の接続にフリップチップ接続を適用する場合には、半導体素子構成層３の形成工程で外部接続端子としてＡｕや半田等による金属バンプを形成する。
【００１８】
次いで、図１（ｃ）に示すように、各素子領域６をそれぞれ区画するように、半導体素子構成層３を有する基板１に例えばレーザ加工やＲＩＥ等で格子状の分割溝７を形成する。分割溝７は例えば深さ3〜5μm程度となるように形成する。すなわち、分割溝７は少なくとも低強度下地膜２が切断されるように形成する。このような分割溝７を形成することによって、低強度下地膜２および半導体素子構成層３は素子領域６の形状に応じて分割され、素子形状の低強度下地膜２を有する半導体素子（半導体素子構成層３）が形成される。なお、分割溝７は各半導体素子が分断、飛散しないように、基板１の表面側（低強度下地膜２に接する側）の一部のみが加工されるように形成する。
【００１９】
このような分割溝７で各素子領域６に応じて分割された半導体素子構成層３を、低強度下地膜２を剥離層として基板１から分離する。半導体素子構成層３の分離工程においては、まず基板１の裏面側に粘着シート（図示せず）を貼り付けた後、図１（ｄ）に示すように分割溝７で区画された素子領域６に吸着ツール８を当接させる。吸着ツール８は例えば図２に示すように、分割された半導体素子（半導体素子構成層３）を吸着する吸着部材９と、この吸着部材９を介して半導体素子を冷却する冷却機構１０とを備えている。吸着部材９は例えば多孔質なセラミックス部材や金属部材等からなり、その外周を被覆するカバー１１を貫通して設けられた減圧口１２から吸着部材９を真空吸引することによって、分割された半導体素子を平坦に全面保持することが可能とされている。
【００２０】
吸着ツール８の冷却機構１０には、例えばペルチェ素子１３を適用することが好ましい。このようなペルチェ素子１３に直流電流を通電すると共に、その放熱側を水冷ジャケット１４等で冷却することによって、分割溝７で区画された素子領域６を局所的に効率よく冷却することができる。具体的な冷却温度は、低強度下地膜２の基板１に対する密着強度と、冷却過程で低強度下地膜２に生じる熱応力（剥離応力）との関係に基づいて設定するものとするが、例えば室温から零℃以下まで冷却することが好ましい。冷却機構１０にペルチェ素子１２を適用することで、このような冷却温度を効率よく実現することができる。なお、冷却温度によっては水冷機構等を使用してもよい。
【００２１】
上述したように、各素子領域６に応じて分割された半導体素子構成層３を、吸着ツール８の吸着部材９で吸着しつつ、ペルチェ素子１２等の冷却機構で局所的に冷却すると、基板１と低強度下地膜２や半導体素子構成層３との線膨張係数の違い、さらには基板１と樹脂保護層５との線膨張係数の違いに基づいて熱応力が生じる。このような熱応力は半導体素子構成層３を冷却することで有効に生じさせることができる。例えば、基板１としてＳｉ基板を用いた場合の線膨張係数は3ppm／℃であるのに対して、Ｃｕ層等の導体層を含む半導体素子構成層３の線膨張係数は10〜20ppm／℃程度となる。さらに、樹脂保護層５としてポリイミド樹脂を用いた場合の線膨張係数は40ppm／℃である。
【００２２】
分割された半導体素子構成層３からなる半導体素子の剥離応力分布（半導体素子の端部からの距離に基づく応力分布）は図３のようになり、半導体素子の端部側に最大主応力が付加される。このような応力分布は温度の低下に比例して全体が増大するように変化する。従って、上記した最大主応力が基板１と低強度下地膜２との密着強度もしくは低強度下地膜２自体の膜強度より大きくなる温度まで冷却することによって、密着強度や膜強度が最も低い低強度下地膜２の端部に界面剥離やクラック等が生じる。
【００２３】
このように、低強度下地膜２の端部に界面剥離やクラック等が発生すると応力分布が内部側に向かって移動するため、基板１と低強度下地膜２との間の界面全体が剥離したり、あるいは端部に生じたクラックが伝播して低強度下地膜２が破壊する。これらによって、素子領域６に応じて分割された半導体素子構成層３を、低強度下地膜２を剥離層として基板１から分離することができる。この際、低強度下地膜２からの分離は熱応力に基づくため、半導体素子構成層３にダメージ等を与えることなく、半導体素子構成層３の分離精度を高めることができる。
【００２４】
そして、図１（ｄ）や図２に示すように、冷却工程で低強度下地膜２を境にして剥離が生じた半導体素子構成層３を引き上げることで、個片化された半導体素子１５を基板１から分離してピックアップすることができる。冷却過程で発生する熱応力に基づいて低強度下地膜２に界面剥離や膜破壊等を生じさせることによって、例えば厚さが20μm以下、さらには5μm以下というような超薄型の半導体素子１５を精度よく作製することができる。言い換えると、超薄型半導体素子１５の基板１からの分離精度やそれに基づく製造歩留り、さらには半導体素子１５自体の信頼性（ダメージの軽減等による）やそれに基づく製造歩留りを向上させることが可能となる。また、基板１は再使用することができる。
【００２５】
上述した冷却・分離工程で作製した半導体素子１５は、例えばパッケージ基板上にダイボンディング（接合）し、さらにワイヤボンディング等による電気的な接続、封止樹脂によるモールディング等の各工程を経て、パッケージ構造の半導体装置として用いられるものである。この際、半導体素子１５のパッケージ基板上への接合は、上述した冷却・分離工程に引き続いて実施することが好ましい。すなわち、図４（ａ）に示すように、冷却・分離工程で吸着ツール８に吸着保持された半導体素子１５を、引き続いてパッケージ基板１６上に移動させる。
【００２６】
パッケージ基板１６としては各種の回路基板やリードフレーム等を適用することができる。さらに、パッケージ基板１６の素子搭載部には予めダイアタッチ材等の接着剤１７を塗布もしくはコーティングしておく。このようなパッケージ基板１６上に半導体素子１５を載置し、接着剤１７に応じた加圧・加熱処理等を施すことによって、半導体素子１５をパッケージ基板１６に搭載する。そして、図４（ｂ）に示すように、ボンディングワイヤ１８の接続や封止樹脂１９によるモールディング等の各工程を実施することによって、パッケージ構造の半導体装置２０を得ることができる。
【００２７】
このように、半導体素子１５の作製工程からパッケージング工程までを一連の工程として実施することによって、超薄型の半導体素子１５を適用した半導体装置２０の製造コストを低減することができる。さらに、超薄型の半導体素子１５はその厚さや形状等に由来して工程不良等が生じやすいものの、その作製工程からパッケージング工程までを一連の工程として実施することによって、半導体素子１５の不良発生率を低減することができる。これによっても、超薄型の半導体素子１５を適用した半導体装置２０の製造コストを低減することが可能となる。なお、半導体素子１５をパッケージ基板１６上に多段に積層してもよいことは言うまでもない。
【００２８】
次に、本発明の第２の実施形態について、図５を参照して説明する。図５は第２の実施形態による半導体素子の製造工程を示す断面図である。まず、図５（ａ）に示すように、基板２１上に低強度下地膜２２および半導体素子構成層２３を順に形成する。これら基板２１、低強度下地膜２２および半導体素子構成層２３の具体的な構成は、前述した第１の実施形態と同様とすることが好ましい。半導体素子構成層２３は複数の素子領域２４、２４…を有している。これら各素子領域２４にはＡｕや半田等による金属バンプ（図示せず）を外部接続端子として形成する。
【００２９】
半導体素子構成層２３に金属バンプ等の外部接続端子を形成した後、図５（ｂ）に示すように、各素子領域２４をそれぞれ区画するように、半導体素子構成層２３を有する基板２１に例えばレーザ加工やＲＩＥ等で格子状の分割溝２５を形成する。分割溝２５は例えば深さ3〜5μm程度となるように形成する。すなわち、分割溝２５は少なくとも低強度下地膜２２が切断されるように形成する。このような分割溝２５を形成することによって、低強度下地膜２２および半導体素子構成層２３は素子領域２４の形状に応じて分割され、素子形状の低強度下地膜２２を有する半導体素子（半導体素子構成層２３）が形成される。分割溝２５は第１の実施形態と同様に、基板２１の表面側（低強度下地膜２２に接する側）の一部のみが加工されるように形成する。
【００３０】
次に、図５（ｃ）に示すように、各素子領域２４に対応した回路部２６を有し、かつ全体形状は基板２１と同等のパッケージ基板２７を用意し、これを分割溝２５が形成された半導体素子構成層２３に一括して接合する。このパッケージ基板２７の接合工程において、半導体素子構成層２３の各素子領域２４とパッケージ基板２７の各回路部２６とを位置合わせし、各素子領域２４に形成した金属バンプと各回路部２６のＦＣ端子とをそれぞれ電気的に接続する。パッケージ基板２７には半導体素子の分離工程時に生じさせる熱応力を増大させる上で、多層プリント配線板等の樹脂基板を適用することが好ましい。
【００３１】
このようなパッケージ基板２７が接合された基板２１を、例えば冷却機構を有するステージ２８を用いて冷却する。ステージ２８は第１の実施形態における吸着ツールと同様に、ペルチェ素子等を適用した冷却機構を内蔵している。このような冷却機構を備えるステージ２８によって、パッケージ基板２７が半導体素子構成層２３上に接合された基板２２全体を、例えば室温から零℃以下まで冷却する。このような冷却過程において、例えば半導体基板からなる基板２１と半導体素子構成層２３との線膨張係数の違い、さらには基板２１とパッケージ基板２７との線膨張係数の違いに基づいて熱応力を生じさせる。この熱応力は基板２１上の低強度下地膜２２全体に付加される。
【００３２】
そして、第１の実施形態と同様に、分割された半導体素子構成層２３（半導体素子）の端部側に生じる最大主応力が、基板２１と低強度下地膜２２との密着強度もしくは低強度下地膜２２自体の膜強度より大きくなる温度まで冷却することによって、密着強度や膜強度が最も低い低強度下地膜２２の界面剥離やクラック等に基づく膜破壊等を生じさせる。このように基板２１全体を冷却し、その過程で発生する熱応力に基づいて低強度下地膜２２に界面剥離や膜破壊等を生じさせることによって、低強度下地膜２２を剥離層として半導体素子構成層２３を一括して基板２１から分離する。
【００３３】
この際、半導体素子構成層２３は予め分割溝２５で素子領域２４に応じて分割されている。従って、冷却・分離工程に引き続いてパッケージ基板２７を基板２１から剥離すれば、図５（ｄ）に示すように、個片化された半導体素子構成層３からなる複数の半導体素子２９がそれぞれパッケージ基板２７に接合された状態を作製することができる。この後、図５（ｅ）に示すように、パッケージ基板２７を半導体素子２９に対応させて切断することによって、半導体素子２９を個片化されたパッケージ基板２７上に搭載したパッケージ構造の半導体装置３０を得ることが可能となる。
【００３４】
上述したように、冷却過程で発生する熱応力に基づいて低強度下地膜２に界面剥離や膜破壊等を生じさせることによって、例えば厚さが20μm以下、さらには5μm以下というような超薄型の半導体素子２９を、パッケージ基板２７に搭載した状態で精度よく得ることができる。そして、パッケージ基板２７を半導体素子２９に対応させて切断することによって、半導体素子２９の作製工程からパッケージング工程までを一連の工程として実施することができ、これによって超薄型の半導体素子２９を適用した半導体装置３０の製造コストの低減や製造効率の向上を図ることが可能となる。
【００３５】
なお、本発明は上記した実施形態に限定されるものではなく、各種の基板や低強度下地膜等を適用した超薄型の半導体素子の製造方法に適用することができる。そのような半導体素子の製造方法についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態による半導体素子の製造方法を断面で示す工程図である。
【図２】図１に示す半導体素子の製造方法における要部製造工程を拡大して示す断面図である。
【図３】基板上に低強度下地膜を介して形成された半導体素子構成層の端部からの距離に基づく応力分布の一例を示す図である。
【図４】図１に示す半導体素子の製造工程に引き続いて実施される半導体素子の接合並びに封止工程を示す断面図である。
【図５】本発明の第２の実施形態による半導体素子の製造方法を断面で示す工程図である。
【符号の説明】
【００３７】
１，２１…基板、２，２２…低強度下地膜、３，２３…半導体素子構成層、５…樹脂保護層、６，２４…素子領域、７，２５…分割溝、８…吸着ツール、９…吸着部材、１０…冷却機構、１５，２９…半導体素子、１６，２７…パッケージ基板、２０，３０…半導体装置、２８…冷却機構を備えるステージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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