(57)【要約】【課題】ゲート電極の両側に２つの電荷蓄積部を有するメモリセルにおいて、書き込み前後における読み出し電流差を十分大きくする。【解決手段】半導体基板１上に形成されたゲート電極２６と、半導体基板１の表層領域であってかつ１ゲート電極２６と対向する位置に形成されたチャネル領域２８と、チャネル領域２８の両側に形成される抵抗変化領域３０及び３２であって、その不純物濃度はチャネル領域２８よりも低く、その不純物濃度は５×１０17ｃｍ-3以下である抵抗変化領域３０及び３２と、抵抗変化領域３０及び３２の両側に形成された、チャネル領域２８とは逆導電型の第１高濃度不純物領域３４及び３６と、抵抗変化領域３０及び３２上に形成されており、電荷の蓄積が可能な電荷蓄積部４０とを備えていることを特徴とするメモリセル。【選択図】図２
2007103424.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板の表層領域であってかつ前記第１ゲート電極と対向する位置に形成された第１チャネル領域と、
前記第１チャネル領域の両側に形成される抵抗変化領域であって、前記抵抗変化領域の不純物濃度は前記第１チャネル領域よりも低く、前記不純物濃度は５×１０17ｃｍ-3以下である前記抵抗変化領域と、
前記抵抗変化領域の両側に形成された、前記チャネル領域とは逆導電型の第１高濃度不純物領域と、
前記抵抗変化領域上に形成されており、電荷の蓄積が可能な電荷蓄積部とを備えていることを特徴とするメモリセル。
【請求項２】
前記抵抗変化領域は、前記第１チャネル領域と同導電型であることを特徴とする、請求項１に記載のメモリセル。
【請求項３】
前記抵抗変化領域は、不純物としてヒ素が導入されて形成されたことを特徴とする、請求項１に記載のメモリセル。
【請求項４】
前記抵抗変化領域は、不純物としてアンチモンが導入されて形成されたことを特徴とする、請求項１に記載のメモリセル。
【請求項５】
前記抵抗変化領域の下に、前記第１チャネル領域と同導電型であり、前記チャネル領域よりも不純物濃度が高いポケット層が形成されていることを特徴とする、請求項１に記載のメモリセル。
【請求項６】
前記ポケット層は、不純物としてボロンが導入されて形成されたことを特徴とする、請求項５に記載のメモリセル。
【請求項７】
前記ポケット層は、不純物としてインジウムが導入されて形成されたことを特徴とする、請求項５に記載のメモリセル。
【請求項８】
メモリセルを有するメモリセル領域と、周辺トランジスタを有する周辺領域とを有する半導体不揮発性メモリであって、
前記メモリセルは、
半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板の表層領域であってかつ前記第１ゲート電極と対向する位置に形成された第１チャネル領域と、
前記第１チャネル領域の両側に形成される抵抗変化領域であって、前記抵抗変化領域の不純物濃度は前記第１チャネル領域よりも低い前記抵抗変化領域と、
前記抵抗変化領域の両側に形成された、前記第１チャネル領域とは逆導電型の第１高濃度不純物領域と、
前記抵抗変化領域上に形成されており、電荷の蓄積が可能な電荷蓄積部とを備えており、
前記周辺トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記半導体基板の表層領域であってかつ前記第２ゲート電極と対向する位置に形成された第２チャネル領域と、
前記第２チャネル領域の両側に形成されるＬＤＤ領域と、
前記ＬＤＤ領域の両側に形成された、前記第２チャネル領域とは逆導電型の第２高濃度不純物領域とを備えており、
前記抵抗変化領域の不純物濃度は、前記ＬＤＤ領域の不純物濃度よりも低いことを特徴とする、半導体不揮発性メモリ。
【請求項９】
前記抵抗変化領域の不純物濃度は５×１０17ｃｍ-3以下であることを特徴とする、請求項８に記載の半導体不揮発性メモリ。
【請求項１０】
メモリセルを有するメモリセル領域と、周辺トランジスタを有する周辺領域とを有する半導体不揮発性メモリであって、
前記メモリセルは、
半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板の表層領域であってかつ前記第１ゲート電極と対向する位置に形成された第１チャネル領域と、
前記第１チャネル領域の両側に形成される抵抗変化領域であって、前記抵抗変化領域の不純物濃度は前記第１チャネル領域よりも低い前記抵抗変化領域と、
前記抵抗変化領域の両側に形成された、前記第１チャネル領域とは逆導電型の第１高濃度不純物領域と、
前記抵抗変化領域上に形成されており、電荷の蓄積が可能な電荷蓄積部とを備えており、
前記周辺トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記半導体基板の表層領域であってかつ前記第２ゲート電極と対向する位置に形成された第２チャネル領域と、
前記第２チャネル領域の両側に形成されるＬＤＤ領域と、
前記ＬＤＤ領域の両側に形成された、前記第２チャネル領域とは逆導電型の第２高濃度不純物領域とを備えており、
前記抵抗変化領域の深さは、前記ＬＤＤ領域の深さよりも浅いことを特徴とする、半導体不揮発性メモリ。
【請求項１１】
メモリセルを有するメモリセル領域と、周辺トランジスタを有する周辺領域とを有する半導体不揮発性メモリであって、
前記メモリセルは、
半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板の表層領域であってかつ前記第１ゲート電極と対向する位置に形成された第１チャネル領域と、
前記第１チャネル領域の両側に形成される抵抗変化領域であって、前記抵抗変化領域の不純物濃度は前記第１チャネル領域よりも低い前記抵抗変化領域と、
前記抵抗変化領域の両側に形成された、前記第１チャネル領域とは逆導電型の第１高濃度不純物領域と、
前記抵抗変化領域上に形成されており、電荷の蓄積が可能な電荷蓄積部とを備えており、
前記周辺トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記半導体基板の表層領域であってかつ前記第２ゲート電極と対向する位置に形成された第２チャネル領域と、
前記第２チャネル領域の両側に形成されるＬＤＤ領域と、
前記ＬＤＤ領域の両側に形成された、前記第２チャネル領域とは逆導電型の第２高濃度不純物領域とを備えており、
前記抵抗変化領域を形成するために導入される不純物は、前記ＬＤＤ領域を形成するために導入される不純物よりも重い元素が用いられることを特徴とする、半導体不揮発性メモリ。
【請求項１２】
メモリセルを有するメモリセル領域と、周辺トランジスタを有する周辺領域とを有する半導体不揮発性メモリであって、
前記メモリセルは、
半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板の表層領域であってかつ前記第１ゲート電極と対向する位置に形成された第１チャネル領域と、
前記第１チャネル領域の両側に形成される抵抗変化領域であって、前記抵抗変化領域の不純物濃度は前記第１チャネル領域よりも低い前記抵抗変化領域と、
前記抵抗変化領域の両側に形成された、前記第１チャネル領域とは逆導電型の第１高濃度不純物領域と、
前記抵抗変化領域上に形成されており、電荷の蓄積が可能な電荷蓄積部とを備えており、
前記周辺トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記半導体基板の表層領域であってかつ前記第２ゲート電極と対向する位置に形成された第２チャネル領域と、
前記第２チャネル領域の両側に形成されるＬＤＤ領域と、
前記ＬＤＤ領域の両側に形成された、前記第２チャネル領域とは逆導電型の第２高濃度不純物領域とを備えており、
前記抵抗変化領域は、前記ＬＤＤ領域を形成するためのインプラドーズ量よりも少ないインプラドーズ量によって形成されることを特徴とする、半導体不揮発性メモリ。
【請求項１３】
半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記半導体基板とは逆導電型の第１不純物を１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下のインプラドーズ量で半導体基板の表層領域に導入することにより、前記第１ゲート電極下以外の半導体基板の表層領域に抵抗変化領域を形成する工程と、
前記第１ゲート電極側面に、サイドウォール及び電荷蓄積部を形成する工程と、
前記第１ゲート電極及び前記サイドウォールをマスクとして前記半導体基板とは逆導電型の第２不純物を半導体基板の表層領域に導入することにより、前記第１ゲート電極下及び前記サイドウォール下以外の半導体基板の表層領域に第１高濃度不純物領域を形成する工程とを具えることを特徴とする、メモリセルの製造方法。
【請求項１４】
半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記半導体基板とは逆導電型の第１不純物を１×１０12ｃｍ-2以上２．３×１０12ｃｍ-2以下のインプラドーズ量で半導体基板の表層領域に導入することにより、前記第１ゲート電極下以外の半導体基板の表層領域に抵抗変化領域を形成する工程と、
前記第１ゲート電極側面に、サイドウォール及び電荷蓄積部を形成する工程と、
前記第１ゲート電極及び前記サイドウォールをマスクとして前記半導体基板とは逆導電型の第２不純物を半導体基板の表層領域に導入することにより、前記第１ゲート電極下及び前記サイドウォール下以外の半導体基板の表層領域に第１高濃度不純物領域を形成する工程とを具えることを特徴とする、メモリセルの製造方法。
【請求項１５】
前記第１不純物はヒ素であることを特徴とする、請求項１３又は１４に記載のメモリセルの製造方法。
【請求項１６】
前記第１不純物はアンチモンであることを特徴とする、請求項１３又は１４に記載のメモリセルの製造方法。
【請求項１７】
メモリセル領域と周辺領域とを有する半導体基板を準備する工程と、
前記メモリセル領域の前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成すると同時に、前記周辺領域の前記半導体基板上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記メモリセル領域以外の領域に第１レジストマスクを形成し、前記第１レジストマスク及び前記第１ゲート電極をマスクとして、前記半導体基板とは逆導電型の第１不純物を    １×１０12ｃｍ-2以上５×１０12ｃｍ-2以下のインプラドーズ量で前記半導体基板の表層領域に導入することにより、前記メモリセル領域の前記第１ゲート電極下以外の前記半導体基板の表層領域に抵抗変化領域を形成する工程と、
前記周辺領域以外の領域に第２レジストマスクを形成し、前記第２レジストマスク及び前記第２ゲート電極をマスクとして、前記半導体基板とは逆導電型の第２不純物を前記半導体基板の表層領域に導入することにより、前記周辺領域の前記第２ゲート電極下以外の前記半導体基板の表層領域にＬＤＤ領域を形成する工程と、
前記メモリセル領域以外の領域に第３レジストマスクを形成し、前記第３レジストマスク、前記第１ゲート電極及び前記第１サイドウォールをマスクとして、前記半導体基板とは逆導電型の第３不純物を半導体基板の表層領域に導入することにより、前記第１ゲート電極下及び前記第１サイドウォール下以外の前記半導体基板の表層領域に第１高濃度不純物領域を形成する工程と、
前記周辺領域以外の領域に第４レジストマスクを形成し、前記第４レジストマスク、前記第２ゲート電極及び前記第２サイドウォールをマスクとして、前記半導体基板とは逆導電型の第４不純物を前記半導体基板の表層領域に導入することにより、前記第２ゲート電極下及び前記第２サイドウォール下以外の前記半導体基板の表層領域に第２高濃度不純物領域を形成する工程とを具えることを特徴とする、半導体不揮発性メモリセルの製造方法。
【請求項１８】
前記第１不純物は前記第２不純物よりも重い元素であることを特徴とする、請求項１７に記載の半導体不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル及びそのメモリセルを有する半導体不揮発性メモリの構造に関するものである。
【背景技術】
【０００２】
近年、半導体不揮発性メモリにおいて、ゲート電極の両側に２つの電荷蓄積部を有するメモリセルが提案されている。
例えば特許文献１及び特許文献２には、概ね図１３のような構造のメモリセルが開示されている。
このメモリセル２２０は、次のように動作することでメモリとして機能する。
まず、ドレイン領域２３６側に情報を書き込む場合を例にとって説明する。まず初期状態は、ドレイン領域２３６側の電荷蓄積部２４０に電荷が蓄積されていない状態とする。この状態から、ドレイン領域２３６に正電圧を印加し、ゲート電極２２６に正電圧を印加し、ソース領域２３４を接地電圧とすることで、第２抵抗変化領域２３２にホットエレクトロンが発生し、ホットエレクトロンがドレイン領域２３６側の電荷蓄積部２４０に選択的に注入される。このようにして電荷蓄積部２４０に情報の書き込みを行うことができる。
次に、ドレイン領域２３６側の情報を読み出す動作を説明する。
ソース領域２３４に正電圧を印加し、ゲート電極２２６に正電圧を印加し、ドレイン領域２３６を接地電圧とすることで、読み出しを行う。このとき、ドレイン領域２３６側に情報が書き込まれている場合、すなわちドレイン領域２３６側の電荷蓄積部に電荷が蓄積されている場合は、第２抵抗変化領域２３２の抵抗が上昇し、チャネル領域２２８にキャリアが供給されにくい状態となり、十分な電流が流れない。一方、ドレイン領域２３６側に情報が書き込まれていない初期状態の場合、すなわちドレイン領域２３６側の電荷蓄積部２４０に電荷が蓄積されていない場合は、第２抵抗変化領域２３２の抵抗は上昇しない。その結果、チャネル領域２２８にキャリアが供給され、十分な電流が流れる。このように、書き込み前後の読み出し電流差を利用して、論理値０又は１を判別する。
以上はドレイン領域２３６側に情報を書き込み、読み出す場合の動作であるが、ソース領域２３４側に同様の動作を行うには、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができる。
特許文献２には、好適なソース／ドレイン領域の構造が、具体的な不純物濃度と共に数種類開示されている（例えば、実施の形態１０参照）。
【特許文献１】特開２００５−６４２９５
【特許文献２】特開２００４−３４２９２７
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のように、図１３に示す構造のメモリセルは書き込み前後の読み出し電流差を利用する。従って、この電流差を十分大きくすることができないと、論理値０又は１を判別することが困難となる。
しかしながら、特許文献２に記載された半導体不揮発性メモリによっても、書き込み前後における読み出し電流差を十分大きくすることができていなかった。
【課題を解決するための手段】
【０００４】
そこで、上記問題を解決するために、この発明の代表的なメモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、半導体基板の表層領域であってかつ第１ゲート電極と対向する位置に形成された第１チャネル領域と、第１チャネル領域の両側に形成される抵抗変化領域であって、抵抗変化領域の不純物濃度は第１チャネル領域よりも低く、不純物濃度は５×１０17ｃｍ-3以下である抵抗変化領域と、抵抗変化領域の両側に形成された、チャネル領域とは逆導電型の第１高濃度不純物領域と、抵抗変化領域上に形成されており、電荷の蓄積が可能な電荷蓄積部とを備えていることを特徴とするメモリセルを提供する。
【発明の効果】
【０００５】
本発明によれば、書き込み前後における読み出し電流差を十分大きくすることができる。
【発明を実施するための最良の形態】
【０００６】
以下、図１乃至図１２を参照して、この発明の実施形態につき説明する。なお、各図はこの発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるに過ぎない。従って、この発明は図示例に限定されるものではない。
【０００７】
（１）第１実施形態
本発明の第１実施形態に係るメモリセル及びそのメモリセルを有する半導体不揮発性メモリの構造及び製造方法を、図１乃至図１１（ｂ）を用いて説明する。
【０００８】
（半導体不揮発性メモリの構造）
まず、本実施形態に係る半導体不揮発性メモリ１００の構造を図１を用いて説明する。
図１において、Ｐ型不純物を含有するシリコンからなる半導体基板１は、情報を記憶するためのメモリセル２０が複数形成されているメモリセル領域２と、論理演算を行うための周辺トランジスタ５０が複数形成されている周辺領域５とを有している。なお、半導体基板１としては、Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）構造、Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｈｈｉｒｅ（ＳＯＳ）構造等、他の構造の半導体基板を適宜用いることができる。
【０００９】
メモリセル領域２及び周辺領域５のいずれの領域においても、半導体基板１には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法による複数の素子分離領域７が形成されている。素子分離領域７の半導体基板１にはトレンチ８が形成されており、トレンチ８にはシリコン酸化膜９（ＮＳＧ；Ｎｏｎ  ｄｏｐｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）が埋め込まれている。なお、素子分離領域７は、ＬＯＣＯＳ法、ポリシリコンアイソレーション、エアアイソレーション等、他の素子分離技術によって形成されたものでもよい。
【００１０】
メモリセル領域２において、素子分離領域７に囲まれた半導体基板１の部分領域である複数のアクティブ領域１０（活性領域）には、半導体基板の表面側領域に、Ｐ型不純物を含有するＰウェル領域１２、１５が形成されている。
同様に周辺領域５において、素子分離領域７に囲まれた半導体基板１の部分領域である複数のアクティブ領域１０（活性領域）には、半導体基板の表面側領域に、Ｐ型不純物を含有するＰウェル領域１５が形成されている。
メモリセル領域２のアクティブ領域１０にはメモリセル２０が形成されており、周辺領域５のアクティブ領域２には、周辺トランジスタ５０が形成されている。
なお、本実施形態においては、ウェル領域の導電型は、メモリセル領域においても周辺領域においてもＰ型である場合を例に説明するが、いずれもＮ型としてもよいし、それぞれを異なる導電型としてもよい。
【００１１】
（メモリセルの構造）
図２は、メモリセル領域２のアクティブ領域１０に形成された、Ｎチャネル型のメモリセル２０の拡大図である。
【００１２】
上記の通り、Ｐ型半導体基板１の表面側領域には、Ｐ型不純物を含有するＰウェル領域１２が形成されている。
半導体基板１上に、ゲート絶縁膜２２（第１ゲート絶縁膜）を介してゲート電極２６（第１ゲート電極）が形成されている。ゲート電極２６は、ポリシリコン２４及びタングステンシリサイド２５の積層膜からなっている。ゲート長及びゲート幅は、共に０．１６μｍである。
半導体基板１の表層領域であってかつゲート電極２６と対向する位置には、Ｐ型不純物を高濃度（Ｐ+型）に含有するチャネル領域２８（第１チャネル領域）が形成されている。
【００１３】
チャネル領域２８の両側には、Ｐ型不純物を低濃度（Ｐ-型）に含有する抵抗変化領域３０及び３２が形成されている。抵抗変化領域３０及び３２は、後述する電荷蓄積部４０の下に形成されている。また、抵抗変化領域３０及び３２の不純物濃度は、チャネル領域２８の不純物濃度よりも低い。具体的には、抵抗変化領域３０及び３２の不純物濃度は５×１０17ｃｍ-3以下である。なお、抵抗変化領域３０及び３２の導電型並びに好適な不純物濃度の範囲の詳細については、後述する。
【００１４】
２つの抵抗変化領域３０及び３２の両側には、Ｎ型不純物を高濃度（Ｎ+型）に含有するのソース領域３４及びドレイン領域３６（これらを総称する場合、第１高濃度不純物領域という）が形成されている。ソース領域３４及びドレイン領域３６の不純物濃度は、８×１０20ｃｍ-3程度である。
【００１５】
ゲート電極２６の両側には、ゲート電極２６の側壁から抵抗変化領域３０及び３２の上にかけて、２つの電荷蓄積部４０が形成されている。電荷蓄積部は、下層から順にシリコン酸化膜３８（二酸化シリコン；ＳｉＯ2）及びシリコン窒化膜３９（窒化シリコン；ＳｉＮ）の積層膜である。この電荷蓄積部４０のうち半導体基板１上に水平に形成されている部分は、メモリセル２０を動作させる際に、電荷を蓄積することによりメモリとしての機能を果たす。なお、本実施形態では、後述するように電荷蓄積部４０上に酸化膜からなる第１サイドウォール４２が形成されているため、電荷蓄積部４０はＳｉＯ2／ＳｉＮの２層膜で良い。しかし、第１サイドウォール４２として酸化膜を用いない場合（例えばポリシリコンのサイドウォールを用いる場合）は、シリコン窒化膜３９上にさらにシリコン酸化膜を形成する必要があり、ＳｉＯ2／ＳｉＮ／ＳｉＯ2の３層膜からなる電荷蓄積部４０とする必要がある。
【００１６】
ゲート電極２６側壁の電荷蓄積部４０に沿って、ＮＳＧからなる第１サイドウォール４２が形成されている。第１サイドウォール４２は、メモリセル２０の製造時にソース領域３４及びドレイン領域３６を形成するためのマスクとして機能する。なお、メモリセル２０の第１サイドウォール４２の幅をＷ１とする。
【００１７】
図３は、メモリセル２０の等価回路である。
抵抗変化領域３０及び３２が可変抵抗器として機能し、ゲートの両側に２つの可変抵抗器が接続された回路となる。
【００１８】
（周辺トランジスタの構造）
図４は、周辺領域５のアクティブ領域１０に形成されたＮチャネル型の周辺トランジスタ５０の拡大図である。
【００１９】
半導体基板１の表面側領域には、Ｐ型不純物を高濃度（Ｐ+型）に含有するＰウェル領域１５が形成されている。
半導体基板１上にゲート絶縁膜５２（第２ゲート絶縁膜）を介してゲート電極５６（第２ゲート電極）が形成されている。ゲート電極５６は、ポリシリコン５４及びタングステンシリサイド５５の積層膜からなっている。ゲート長は０．２０μｍであり、ゲート幅は０．１６μｍである。周辺トランジスタ５０のゲート長がメモリセル２０のゲート長よりも長いのは次の理由による。後述するように周辺領域５のＬＤＤ領域６０及び６２の不純物濃度の方がメモリセル領域２の抵抗変化領域３０及び３２の不純物濃度よりも高い。このため周辺トランジスタ５０の実効ゲート長は短くなるため、ゲート長を０．２０μｍ程度に長くしないとパンチスルーしてしまうためである。
【００２０】
半導体基板１の表層領域であって、かつゲート電極５６と対向する位置にはＰ型不純物を高濃度（Ｐ+型）に含有するチャネル領域５８（第２チャネル領域）が形成されている。
チャネル領域５８の両側には、Ｎ型不純物を低濃度（Ｎ-型）に含有するＬＤＤ領域６０及び６２が形成されている。ＬＤＤ領域６０及び６２の不純物濃度は、チャネル領域５８の不純物濃度よりも高く、後述するソース領域６０及びドレイン領域６２よりも低い。具体的には、１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下とするのが好適である。
【００２１】
２つのＬＤＤ領域６０及び６２の両側には、Ｎ型不純物を高濃度（Ｎ+型）に含有するソース領域６４及びドレイン領域６６（これらを総称する場合、第２高濃度不純物領域という）が形成されている。ソース領域６４及びドレイン領域６６の不純物濃度は、１×１０20ｃｍ-3程度である。
【００２２】
ゲート電極５６の両側には、ゲート電極５６の側壁からＬＤＤ領域６０及び６２の上にかけて、下層から順に、シリコン酸化膜６８（二酸化シリコン；ＳｉＯ2）及びシリコン窒化膜６９（窒化シリコン；ＳｉＮ）で構成される積層膜７０が形成されている。この積層膜７０は、メモリセル領域２の電荷蓄積部４０を構成する積層膜と同じ構造であるが、電荷を蓄積する機能を果たすように動作させるものではない。
【００２３】
ゲート電極５６側壁の積層膜７０に沿って、二酸化シリコンからなる第２サイドウォール７２が形成されている。第２サイドウォール７２は、周辺トランジスタ５０の製造時にソース領域６４及びドレイン領域６６を形成するためのマスクとして機能する。
【００２４】
（半導体不揮発性メモリの製造方法）
次に、本実施形態に係る半導体不揮発性メモリ１００の製造方法を図５を用いて説明する。
なお、半導体不揮発性メモリ１００の構造の説明において説明したのと同じ構成要素については、同一の符号を付してその説明を省略する場合がある。
【００２５】
まず、図５（ａ）に示すように、メモリセル領域２と周辺領域５とを有する半導体基板１に、ＳＴＩ法により素子分離領域７を形成する。すなわち、半導体基板１上にシリコン窒化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。そしてフォトレジスト塗布、パターン露光、フォトレジスト現像、パターンエッチング、及びフォトレジスト除去、という公知のフォトリソグラフィ工程によってシリコン窒化膜をパターニングする。そしてシリコン窒化膜のパターンをマスクとして半導体基板１をエッチングし、トレンチ８を形成する。次に、少なくともトレンチ８を充填するようにシリコン酸化膜９（ＮＳＧ）をＣＶＤ法によって成膜し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって半導体基板１表面を平坦化する。そして、シリコン窒化膜を除去する。なお、ここではＳＴＩ法により素子分離領域７を形成しているが、ＬＯＣＯＳ法、ポリシリコンアイソレーション、エアアイソレーション等、公知の素子分離技術を適宜採用することができる。
【００２６】
次に、図５（ｂ）に示すように、周辺領域５中の、素子分離領域７に囲まれた半導体基板１表面領域であるアクティブ領域１０（活性領域）に、Pウェル領域１５を形成する。具体的には、周辺領域５以外の領域にレジストマスク９０を形成し、P型不純物であるボロン（Ｂ）をイオン打ち込み法によって導入する。イオン注入エネルギーは１００ｋｅＶ、インプラドーズ量（イオン注入量）は２×１０13ｃｍ-2である。イオン打ち込み後、レジストマスクを除去する。
【００２７】
次に、図５（ｃ）に示すように、メモリセル領域２中のアクティブ領域１０に、Ｐウェル領域１２を形成する。具体的には、メモリセル領域２以外の領域にレジストマスク９１を形成し、Ｐ型不純物であるボロン（Ｂ）をイオン打ち込み法によって、２回に分けて導入する。１回目のイオン打ち込みは、イオン注入エネルギーが１００ｋｅＶ、インプラドーズ量が３．５×１０13ｃｍ-2であり、２回目のイオン打ち込みは、イオン注入エネルギーが３０ｋｅＶ、インプラドーズ量が１×１０13ｃｍ-2である。イオン打ち込み後、レジストマスク９１を除去する。
【００２８】
次に、図６（ｄ）に示すように、メモリセル領域２及び周辺領域５の半導体基板１上に、ゲート電極２６及び５６を形成する。すなわち、まず、８５０℃の酸素雰囲気中で半導体基板１表面上を酸化し、ゲート酸化膜を形成する。次に、ゲート酸化膜上に、ゲート電極を構成するポリシリコン及びタングステンシリサイドを順次成膜し、フォトリソグラフィ工程によってゲート電極及びゲート酸化膜をパターニングする。これによって、メモリセル領域の半導体基板上に、第１ゲート絶縁膜を介してポリシリコン２４及びタングステンシリサイド２５の積層膜からなる第１ゲート電極２６が形成される。同時に、周辺領域５の半導体基板１上に、第２ゲート絶縁膜を介してポリシリコン５４及びタングステンシリサイド５５の積層膜からなる第２ゲート電極５６が形成される。またこのとき、アクティブ領域１０のゲート電極５６以外の領域は、半導体基板１表面が露出している。
【００２９】
次に、図６（ｅ）に示すように、メモリセル領域２のアクティブ領域１０に、抵抗変化領域３０及び３２を形成する。すなわち、メモリセル領域２以外の領域にレジストマスク９２を形成し、レジストマスク９２及びゲート電極２６をマスクとしてＮ型不純物であるヒ素（Ａｓ）をイオン打ち込み法によって半導体基板１の表層領域に導入する。イオン注入エネルギーは３０ｋｅＶ、インプラドーズ量は２×１０12ｃｍ-2である。このようにして、アクティブ領域１０のゲート電極２６下以外の半導体基板１の表層領域に、抵抗変化領域３０及び３２を形成する。イオン打ち込み後、レジストマスク９２を除去する。なお、ヒ素のインプラドーズ量の好適な範囲については後述する。また、導入する不純物をヒ素ではなくアンチモン（Ｓｂ）としても良い。アンチモンはヒ素よりも質量が重いため、より半導体基板１の表面領域のみの不純物濃度を下げることができる。このため、より急峻な濃度プロファイルを作ることができるため、書き込み前後の読み出し電流差をより大きくすることができる。
【００３０】
次に、図６（ｆ）に示すように、周辺領域５のアクティブ領域１０に、ＬＤＤ領域６０及び６２を形成する。すなわち、周辺領域５以外の領域にレジストマスク９３を形成し、Ｎ型不純物であるリン（Ｐ）をイオン打ち込み法により導入する。イオン注入エネルギーは２０ｋｅＶ、インプラドーズ量は２×１０13ｃｍ-2である。イオン打ち込み後、レジストマスクを除去する。
【００３１】
次に、図７（ｇ）に示すように、メモリセル領域２及び周辺領域５に、電荷蓄積層８０を形成する。まず、メモリセル領域２及び周辺領域５を含む半導体基板１上に、シリコン酸化膜（第１酸化膜）を形成する。すなわち、ゲート電極２６及び５６が形成された半導体基板１を１０００℃の酸素雰囲気に曝すことによって、素子分離領域７表面、アクティブ領域１０のゲート電極２６及び５６の下以外の半導体基板１表面、並びにゲート電極２６及び５６の上面及び側面を酸化し、膜厚１００Åのシリコン酸化膜（第１酸化膜）を形成する。次に、電荷蓄積窒化膜を形成する。すなわち、シリコン酸化膜上にシリコン窒化膜（電荷蓄積窒化膜）をＣＶＤ法によって成膜する。膜厚は１００Åである。これらシリコン酸化膜及び電荷蓄積窒化膜からなる積層膜が、電荷蓄積層８０である。次に、メモリセル領域２及び周辺領域５に、サイドウォール酸化膜８２（ＮＳＧ）をＣＶＤ法により成膜する。膜厚は４００Åである。
【００３２】
次に、図７（ｈ）に示すように、メモリセル領域２及び周辺領域５にサイドウォール４２及び７２並びに電荷蓄積部４０及び７０を形成する。まず、メモリセル領域２及び周辺領域５のサイドウォール酸化膜８２を異方性エッチングする。これにより、第１ゲート電極２６側面の電荷蓄積層８０の外側に第１サイドウォール４２を形成する。また同時に、第２ゲート電極５６側面の電荷蓄積層８０の外側に第２サイドウォール７２を形成する。次に、第１サイドウォール４２及び第２サイドウォール７２をマスクとして電荷蓄積層８０をエッチングする。これにより、メモリセル領域２においては、第１ゲート電極２６上の電荷蓄積層８０、並びに、第１ゲート電極２６下及び第１サイドウォール４２下以外の半導体基板１上の電荷蓄積層８０がエッチングにより除去される。また同時に、周辺領域５においては、第２ゲート電極２６上の電荷蓄積層８０、第２ゲート電極２６下及び第２サイドウォール７２下以外の半導体基板１上の電荷蓄積層８０がエッチングにより除去される。このようにして、メモリセル領域２に電荷蓄積部４０が形成される。なお、周辺領域５にも電荷蓄積部４０と同じ構造の積層膜７０が形成されるが、この積層膜７０は電荷を蓄積する機能を果たすように動作させるものではないことは、上述の通りである。
【００３３】
次に、図７（ｉ）に示すように、メモリセル領域２のアクティブ領域１０に、ソース領域３４及びドレイン領域３６（第１高濃度不純物領域）を形成する。すなわち、メモリセル領域２以外の領域にレジストマスク９４を形成し、レジストマスク９４、第１ゲート電極２６及び第１サイドウォール４２をマスクとして、Ｎ型不純物であるヒ素（Ａｓ）をイオン打ち込み法によって導入する。イオン注入エネルギーは３０ｋｅＶ、インプラドーズ量は１．０×１０15ｃｍ-2である。これによって、第１ゲート電極２６下及び第１サイドウォール４２下以外の半導体基板１の表層領域にソース領域３４及びドレイン領域３６（第１高濃度不純物領域）が形成される。イオン打ち込み後、レジストマスク９４を除去する。
【００３４】
次に、図７（ｊ）に示すように、周辺領域５のアクティブ領域１０に、ソース領域６４及びドレイン領域６６（第２高濃度不純物領域）を形成する。すなわち、周辺領域５以外の領域にレジストマスク９５を形成し、レジストマスク９５、第２ゲート電極５６及び第２サイドウォール７２をマスクとして、Ｎ型不純物であるヒ素（Ａｓ）をイオン打ち込み法によって導入する。イオン注入エネルギーは３０ｋｅＶ、インプラドーズ量は１．０×１０15ｃｍ-2である。これによって、第２ゲート電極５６下及び第２サイドウォール７２下以外の半導体基板１の表層領域にソース領域６４及びドレイン領域６６（第２高濃度不純物領域）が形成される。イオン打ち込み後、レジストマスクを除去する。
このようにして、図１及び図２に示す本実施形態の半導体不揮発性メモリ１００及びメモリセル２０が製造される。
【００３５】
（抵抗変化領域に関する実験及びシミュレーション）
ところで、本実施形態のメモリセル２０の抵抗変化領域３０及び３２の構造及び製造方法は、本発明者らの鋭意研究の結果に基づくものである。
すなわち本発明者は、抵抗変化領域３０及び３２の構造及び製造方法と、書き込み前後における読み出し電流差（書き込み特性）との関係に着目し、以下の各図で示される実験及びシミュレーションを行った。
【００３６】
図８は、本実施形態のメモリセル２０のサイドウォール幅Ｗ１を５０ｎｍ、７５ｎｍ及び１００ｎｍとした場合それぞれについて、抵抗変化領域３０及び３２を形成するための不純物であるヒ素（Ａｓ）の導入量（インプラドーズ量：Ｎ）を、０（ゼロ）、１×１０12ｃｍ-2及び２×１０12ｃｍ-2とした場合の書き込み特性を示すグラフである。すなわち、サイドウォール幅Ｗ１について３条件、ヒ素インプラドーズ量Ｎについて３条件なので、合計９条件である。また、書き込み条件はゲート電圧８Ｖ、ドレイン電圧５．５Ｖであり、読み出し条件はゲート電圧２．５Ｖ、ソース電圧２Ｖである。すなわち、ドレイン領域３６側に情報を書き込み、読み出している。各グラフにおいて、横軸は書き込み時間（μ秒）であり、縦軸は横軸に示す時間の書き込みを行った後の読み出し電流（μアンペア）である。例えば、サイドウォール幅Ｗ１が５０ｎｍ、ヒ素インプラドーズ量Ｎが０（ゼロ）の条件のグラフからは、書き込み時間が０（ゼロ）、すなわち書き込み前の読み出し電流（初期電流）は約４０μアンペア、２０μ秒の書き込みを行った後の読み出し電流は１０μアンペア、１００μ秒の書き込みを行った後の読み出し電流は約４μアンペアであることが分かる。
【００３７】
この実験によると、まずサイドウォール幅Ｗ１に着目すると、Ｗ１が５０ｎｍというように狭いと、抵抗変化領域３２の抵抗値が小さいため初期電流が大きいが、逆にＷ１が１００ｎｍというように広いと、抵抗変化領域３２の抵抗値が大きいため初期電流が小さくなる傾向にあるということが分かる。
【００３８】
次に、ヒ素インプラドーズ量Ｎに着目すると、Ｎが０というように少ないと初期電流が小さく、逆にＮが２×１０12ｃｍ-2というように多いと初期電流が大きくなるという傾向にあることが分かる。
【００３９】
初期電流が大きい場合は、書き込み後のセル電流を小さくできれば、書き込み前後の読み出し電流差を大きくとることができ、書き込み特性が良いということを意味する。他方、初期電流が小さい場合は、たとえ書き込み後のセル電流を小さくできたとしても、書き込み前後の読み出し電流差を大きくとることができないため、書き込み特性は悪いということを意味する。
【００４０】
この点、ヒ素インプラドーズ量Ｎがゼロの場合、サイドウォール幅Ｗ１が１００ｎｍというように広くなると初期電流が急激に低下するため、サイドウォール幅Ｗ１のプロセスばらつきを考慮すると実用化には向かない。他方、Ｎが１×１０12ｃｍ-2及び２×１０12ｃｍ-2の場合には、Ｗ１が１００ｎｍというように広くなると初期電流が低下するもののそれほど急激には低下していないため、Ｗ１のプロセスばらつきを１０ｎｍ程度以下に制御することができれば十分な電流差を取ることができ、実用化が可能である。
【００４１】
図９は、ヒ素のインプラドーズ量Ｎを更に多くした場合も含めたデバイスシミュレーションの結果を示すグラフである。これは、サイドウォール幅Ｗ１が３０ｎｍ、１００ｎｍ及び１５０ｎｍそれぞれの場合について、書き込みとして電荷蓄積層に５×１０-18ｃｍ-2の負の電荷、すなわち電子を置いた場合の読み出し電流の変化率をグラフにしたものである。例えば、サイドウォール幅Ｗ１が１００ｎｍの場合において、ヒ素インプラドーズ量Ｎが２×１０12ｃｍ-2の場合の電流変化率は約０．３であることが読み取れる。これは、書き込み後の読み出し電流の、書き込み前の読み出し電流に対する比が、約０．３であったことを意味し、書き込みによって読み出し電流がそれだけ減少したことを意味する。
【００４２】
このシミュレーションによると、ヒ素インプラドーズ量Ｎが少ない場合（例えばＮが１×１０12ｃｍ-2の場合）は書き込みによる電流変化率が大きく、逆にＮが多くなると書き込みによる電流変化率が小さくなる傾向にあることが分かる。例えばＮが５×１０12ｃｍ-2というように多くなると、電流変化率が小さくなり始めるため、これよりＮを多くすると電流変化率が小さくなり、実用化に向かない。このようにＮが多くなると電流変化率が小さくなるのは、抵抗変化領域３０及び３２のＮ型不純物の濃度が濃くなると、同導電型の電荷が電荷蓄積部４０に注入されてもそれによる抵抗変化領域３０及び３２の空乏化が抑えられ、抵抗変化がし難くなるためである。
【００４３】
図１０（ａ）及び図１０（ｂ）は、抵抗変化領域３０及び３２を形成するためのヒ素インプラドーズ量Ｎを１×１０12ｃｍ-2とした場合のメモリセル２０の不純物濃度プロファイルを、２次元プロセスシミュレータにより求めた結果を示すグラフである。また図１１（ａ）及び図１１（ｂ）は、抵抗変化領域３０及び３２を形成するためのヒ素インプラドーズ量Ｎを５×１０12ｃｍ-2とした場合のメモリセル２０の不純物濃度プロファイルを、２次元プロセスシミュレータにより求めた結果を示すグラフである。それぞれのグラフにおいては、ボロン（Ｂ）、ヒ素（Ａｓ）及びトータルキャリアそれぞれについて、Ｘ軸で示される地点における不純物濃度が、Ｙ軸に対数で示されている。トータルキャリアとは、その地点におけるキャリア全体の濃度を意味する。例えば、図１０（ａ）において、Ｘ＝０．５μｍの地点におけるボロンの濃度は約４×１０17ｃｍ-3であり、ヒ素の濃度は約１×１０17ｃｍ-3である。Ｐ型不純物であるボロンの方が、Ｎ型不純物であるヒ素よりも多いので、全体としてはＰ型で、そのトータルキャリア濃度は約３×１０17ｃｍ-3であるということを意味する。一方、図１１（ａ）において、Ｘ＝０．５μｍの地点におけるボロンの濃度は約４×１０17ｃｍ-3であり、ヒ素の濃度は約５×１０17ｃｍ-3である。Ｎ型不純物であるヒ素の方が、Ｐ型不純物であるボロンよりも多いので、全体としてはＮ型で、そのトータルキャリア濃度は約２×１０17ｃｍ-3であるということを意味する。
【００４４】
また、図１０（ａ）及び図１１（ａ）は、半導体基板１の表層領域をＸ方向（図２の右方向）に切った場合の不純物プロファイルである。Ｘ≦０．４９μｍの領域にゲート電極２６が形成されている。図１０（ａ）及び図１１（ａ）のいずれにおいても、Ｘ＝０．４６μｍの地点からトータルキャリア濃度が減少しているため、Ｘ≧０．４６μｍの領域に抵抗変化領域３２が形成されていることが分かる。一方、図１０（ａ）及び図１１（ａ）のいずれにおいても、０．５２μｍ≦Ｘ≦０．５３μｍの領域でヒ素の濃度が急峻に増加しているため、Ｘ≧０．５３μｍの領域にドレイン領域３６が形成されていることが分かる。従って、図１０（ａ）及び図１１（ａ）のいずれにおいても、０．４６μｍ≦Ｘ≦０．５２μｍの領域が、抵抗変化領域３２であることが分かる。
【００４５】
図１０（ｂ）及び図１１（ｂ）は、図１０（ａ）及び図１１（ａ）それぞれのＸ＝０．５μｍの地点、すなわち抵抗変化領域３２中の一地点をＹ方向（図２の下方向）に切った場合の不純物プロファイルである。図１０（ｂ）及び図１１（ｂ）のいずれにおいても、０μｍ≦Ｙ≦０．０１μｍの領域は、シリコン酸化膜３８が形成されている領域である。従って、Ｙ≧０．０１μｍの領域に、抵抗変化領域３２が形成されていることがわかる。一方、図１０（ｂ）においては、Ｙ＝０．０５の地点から基板表面方向（左方向）に向かってトータルキャリア濃度が減少しており、Ｙ≦０．０５の領域に抵抗変化領域３２が形成されていることが分かる。また、図１１（ｂ）においては、Ｙ＝０．０７の地点から基板表面方向（左方向）に向かってトータルキャリア濃度が減少しているため、Ｙ≦０．０７の領域に抵抗変化領域３２が形成されていることが分かる。従って、図１０（ｂ）においては０．０１μｍ≦Ｙ≦０．０５μｍの領域が抵抗変化領域３２であり、図１１（ｂ）においては０．０１μｍ≦Ｙ≦０．０７μｍの領域が抵抗変化領域３２であることが分かる。
【００４６】
これらのプロファイルによれば、抵抗変化領域３２へのヒ素インプラドーズ量Ｎが比較的少ない場合、すなわちＮ＝１×１０12ｃｍ-2の場合（図１０（ａ）及び図１０（ｂ）参照）は、ヒ素の注入により抵抗変化領域３２の濃度は下がっているが、まだヒ素の濃度よりもボロンの濃度の方が高いために、抵抗変化領域３２の全部において導電型はＮ型になっておらず依然としてＰ型であることが分かる。そして、抵抗変化領域３２の不純物濃度は、図１０（ａ）から読み取れる最大値は５×１０17ｃｍ-3（Ｘ＝０．４６の地点）であり、図１０（ｂ）から読み取れる最大値も５×１０17ｃｍ-3（Ｙ＝０．０５の地点）である。従って、Ｎ＝１×１０12ｃｍ-2の場合、抵抗変化領域３２の全部において導電型はＰ型であり、不純物濃度は５×１０17ｃｍ-3以下であることが分かる。
【００４７】
一方、抵抗変化領域３２へのヒ素インプラドーズ量Ｎがかなり多い場合、すなわちＮ＝５×１０12ｃｍ-2の場合（図１１（ａ）及び図１１（ｂ）参照）は、抵抗変化領域３２はＰ型の領域とＮ型の領域の両方を含む。すなわち、抵抗変化領域３２の一部がＮ型となっている。具体的には、図１１（ａ）においては、抵抗変化領域３２である０．４６μｍ≦Ｘ≦０．５２μｍの領域のうち０．４６μｍ≦Ｘ≦０．４９μｍの領域においては、ヒ素の濃度よりもボロンの濃度の方が高いため導電型はＰ型である。しかし、０．４９μｍ≦Ｘ≦０．５２μｍの領域においては、ヒ素の濃度の方がボロンの濃度よりも高くなっているため導電型はＮ型である。また同様に図１１（ｂ）においては、抵抗変化領域３２である０．０１μｍ≦Ｙ≦０．０７μｍの領域のうち、０．０１μｍ≦Ｙ≦０．０３μｍの領域においては、ヒ素の濃度の方がボロンの濃度よりも高くなっているため導電型はＮ型である。しかし、０．０３μｍ≦Ｙ≦０．０７μｍの領域においては、ヒ素の濃度よりもボロンの濃度の方が高いため導電型はＰ型である。そしてその不純物濃度は、図１１（ａ）から読み取れる最大値は、Ｐ型の場合においてもＮ型の場合においても５×１０17ｃｍ-3である。また、図１１（ｂ）から読み取れる不純物濃度の最大値は、Ｐ型の場合においては５×１０17ｃｍ-3、Ｎ型の場合においては１．５×１０17ｃｍ-3である。従って、Ｎ＝５×１０12ｃｍ-2の場合の抵抗変化領域３２の導電型はＰ型の領域とＮ型の領域の両方を含み（すなわち、抵抗変化領域３２の一部がＮ型であり）、その不純物濃度はＰ型の領域においてもＮ型の領域においても５×１０17ｃｍ-3以下であることが分かる。
【００４８】
以上の図８乃至図１１の実験及びシミュレーションの結果から、ヒ素インプラドーズ量Ｎ、並びに抵抗変化領域３２の導電型及び不純物濃度の好適な範囲について以下のようにいえる。
まず好適なヒ素インプラドーズ量Ｎの範囲を検討する。図８の実験結果に関して説明した通り、ヒ素インプラドーズ量Ｎをゼロとすると実用化に向かない。一方ヒ素インプラドーズ量Ｎを５×１０12ｃｍ-2程度まで多くした場合、図９で説明したように電流変化率が減少しているため、これよりＮを多くすると実用化に向かない。よって、ヒ素インプラドーズ量Ｎは１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下の範囲であれば実用化が可能であり好適である。
【００４９】
次に、図１０（ａ）及び図１０（ｂ）に示すプロファイルによれば、抵抗変化領域３２におけるヒ素濃度とボロン濃度の差が最も少ないＸ＝０．５２の地点におけるヒ素濃度は１．５×１０17ｃｍ-3であり、ボロン濃度は３．５×１０17ｃｍ-3である。この濃度の対比から、ヒ素濃度がボロン濃度と同じになるのは、ヒ素インプラドーズ量をおよそ２．３（＝３．５÷１．５）倍にしたときである。図１０（ａ）及び図１０（ｂ）はヒ素インプラドーズ量Ｎ＝１×１０12ｃｍ-2の場合であるから、ヒ素インプラドーズ量Ｎが２．３×１０12ｃｍ-2より大きくなると、抵抗変化領域３２の導電型はＰ型のみからＮ型を含むものに変化しているであろうことが推測される。従って、ヒ素インプラドーズ量Ｎが２．３×１０12ｃｍ-2以下の場合、抵抗変化領域３２の導電型は依然としてＰ型のみであると推測される。ここで図９のシミュレーション結果を考慮に入れると、ヒ素インプラドーズ量Ｎが小さい方が電流変化率が大きいのであるから、抵抗変化領域３２の導電型がＰ型のみとなっている場合は、抵抗変化領域３２の導電型がＮ型を含むものとなっている場合よりも大きい電流変化率を得ることができる。よって、ヒ素インプラドーズ量Ｎが１×１０12ｃｍ-2以上２．３×１０12ｃｍ-2以下の範囲であれば、抵抗変化領域３２の全部をＰ型とすることができ、かつより大きい電流変化率を得ることができるため、より好適である。
【００５０】
次に、上記好適なインプラドーズ量Ｎの範囲に対応する抵抗変化領域３２の導電型及び不純物濃度を検討する。まず、ヒ素インプラドーズ量Ｎが１×１０12ｃｍ-2の場合は、図１０（ａ）、図１０（ｂ）より、抵抗変化領域３２の全部がＰ型であり、その不純物濃度は５×１０17ｃｍ-3以下である。一方ヒ素インプラドーズ量Ｎが５×１０12ｃｍ-2の場合は、図１１（ａ）、図１１（ｂ）より、抵抗変化領域３２はＰ型の領域と及びＮ型の領域の両方を含み、その不純物濃度はＰ型及びＮ型のいずれの領域においても５×１０17ｃｍ-3以下である。よって、ヒ素インプラドーズ量Ｎが１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下の範囲においては、抵抗変化領域３２の導電型がＰ型、Ｎ型のいずれである場合にも、その不純物濃度は５×１０17ｃｍ-3以下である。
【００５１】
以上より、抵抗変化領域３２の導電型がＰ型、Ｎ型のいずれである場合にも、その不純物濃度は５×１０17ｃｍ-3以下である場合が、実用化が可能であり好適である。
また、上述の通り抵抗変化領域３２の全部がＰ型となっている場合は、抵抗変化領域３２の一部がＮ型となっている場合よりも大きい電流変化率を得ることができ好適である。よって、抵抗変化領域３２の全部がＰ型であり、かつその不純物濃度が５×１０17ｃｍ-3以下であれば、より大きい電流変化率を得ることができるため、より好適である。
【００５２】
（抵抗変化領域とＬＤＤ領域の比較）
メモリセル領域２のメモリセル２０の抵抗変化領域３０及び３２は以上のような構造及び製造方法によるものであるが、周辺領域５の周辺トランジスタ５０のＬＤＤ領域６０及び６２との比較でその特徴を整理すると、以下に述べるようするのが好適であるともいえる。
【００５３】
まず、メモリセル領域２の抵抗変化領域３０及び３２の不純物濃度は、周辺領域５のＬＤＤ領域６０及び６２の不純物濃度よりも低くするのが好適である。すなわち、上記の通りメモリセル領域２の抵抗変化領域３０はＰ型又はＮ型の５×１０17ｃｍ-3以下とするのが好適であるのに対し、周辺領域５のＬＤＤ領域３０及び３２の不純物濃度は、１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下とするのが好適だからである。
【００５４】
また、メモリセル領域２の抵抗変化領域３０及び３２の深さは、周辺領域５のＬＤＤ領域６０及び６２の深さよりも浅くするのが好適である。すなわち、抵抗変化領域３０及び３２並びにＬＤＤ領域６０及び６２の深さは導入するイオン（ドーパント）の種類、イオン注入エネルギー及びインプラドーズ量によって決まるのであるが、上記の通りメモリセル領域２の抵抗変化領域３０及び３２は、ヒ素を、イオン注入エネルギー３０ｋｅＶ、インプラドーズ量Ｎを１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下の条件でイオン打ち込みすることによって形成するのが好適である。一方、周辺領域５のＬＤＤ領域６０及び６２は、リンを、イオン注入エネルギー２０ｋｅＶ、インプラドーズ量２．０×１０13ｃｍ-2の条件でイオン打ち込みすることによって形成している。この条件で抵抗変化領域３０及び３２並びにＬＤＤ領域６０及び６２を形成した場合、メモリセル領域２の抵抗変化領域３０及び３２の深さは、周辺領域５のＬＤＤ領域６０及び６２の深さよりも浅くなる。従って、メモリセル領域２の抵抗変化領域３０及び３２の深さは、周辺領域５のＬＤＤ領域６０及び６２の深さよりも浅くするのが好適であるといえる。
【００５５】
また、メモリセル領域２の抵抗変化領域３０及び３２を形成するために導入される不純物は、周辺領域５のＬＤＤ領域６０及び６２を形成するために導入される不純物よりも質量が重い元素を用いるのが好適である。すなわち、上記の通りメモリセル領域２の抵抗変化領域３０及び３２は、ヒ素又はアンチモンをイオン打ち込み法によって導入するのが好適であるのに対し、周辺領域５の抵抗変化領域３０及び３２の不純物濃度は、リンをイオン打ち込み法によって導入するのが好適だからである。
【００５６】
また、メモリセル領域２の抵抗変化領域３０及び３２は、周辺領域５の周辺トランジスタ５０のＬＤＤ領域６０及び６２を形成するためのインプラドーズ量よりも小さいインプラドーズ量によって形成するのが好適である。すなわち、上記の通りメモリセル領域２の抵抗変化領域３０及び３２を形成する際のインプラドーズ量Ｎは、１×１０12ｃｍ-2以上５×１０12ｃｍ-2以下とするのが好適であるのに対し、周辺領域５のＬＤＤ領域６０及び６２を形成する際のインプラドーズ量は２×１０13ｃｍ-2であるからである。
【００５７】
（２）第２実施形態
本発明の第２実施形態に係るメモリセル及びそのメモリセルを有する半導体不揮発性メモリの構造及び製造方法を図１２を用いて説明する。この第２実施形態に係るメモリセル１２０は、第１実施形態のメモリセル２０の抵抗変化領域３０及び３２の下に、チャネル領域２８よりもやや高い濃度のＰ型不純物を含有するポケット層１３４を具えることを特徴とする。従って、第２実施形態の半導体不揮発性メモリセルは、そのようなメモリセル１２０を有する半導体不揮発性メモリである。なお、第１実施形態のメモリセル及び半導体不揮発性メモリの構造及び製造方法において説明した構成要素と同じ構成要素については、同一の符号を付してその説明を省略する。
【００５８】
（半導体不揮発性メモリの構造）
第２実施形態に係る半導体不揮発性メモリの構造は、メモリセル１２０の構造に第１実施形態と異なる点がある他は、図１で示した第１実施形態の半導体不揮発性メモリ１００の構造と同じであるので、ここではその説明を省略する。
【００５９】
図１３は、第２実施形態に係るメモリセル１２０の拡大図である。
抵抗変化領域３０及び３２の下に、チャネル領域２８よりもやや高い濃度のＰ型不純物を含有するポケット層１３４を具えている。それ以外は第１実施形態のメモリセル２０と同じなので、ここではその説明を省略する。
このように、抵抗変化領域３０及び３２の下にポケット層１３４を具えることにより、書き込み時にドレイン領域３６（ソース領域３４側に書き込む場合は、ソース領域３４）近傍での電界を強めて書き込みを速くすることができる。
【００６０】
（製造方法）
次に、第２実施形態に係る半導体不揮発性メモリの製造方法を説明する。
第２実施形態に係る半導体不揮発性メモリの製造方法は、第１実施形態に係る半導体不揮発性メモリ１００の製造工程のうち、メモリセル領域２のアクティブ領域１０に抵抗変化領域３０及び３２を形成する工程（図６（ｅ））の次に、ポケット層１３４を形成する工程を追加することを特徴とする。それ以外は第１実施形態に係る半導体不揮発性メモリ１００の製造方法と同じである。
【００６１】
すなわち、メモリセル領域２のアクティブ領域１０にＮ型不純物をイオン打ち込み法によって導入した後、レジストマスク９２を除去せずに、ゲート電極２６及びレジストマスク９２をマスクとしてＰ型不純物であるボロン（Ｂ）をイオン打ち込み法によって導入する。イオン注入エネルギーは４０ｋｅＶ、インプラドーズ量は１×１０13ｃｍ-2である。このように、ボロンを４０ｋｅＶのエネルギーで導入した場合、半導体基板１表面から半導体基板１内部への飛程距離は０．１２μｍ近くあるため、抵抗変化領域３０及び３２にあまり影響を与えることなくポケット層１３４を形成することができる。そしてその後、レジストマスク９２を除去し、周辺領域５のアクティブ領域１０にＬＤＤ領域６０及び６２を形成する工程が行われる。以後は、第１実施形態に係る半導体不揮発性メモリ１００の製造方法と同じである（図６（ｆ）乃至図７（ｊ））。
【００６２】
なお、ボロンの代わりに同じくＰ型不純物であるインジウム（Ｉｎ）をイオン打ち込み法によって導入することによってポケット層１３４を形成しても良い。インジウムは、ボロンの１０倍程度の質量があるため、より不純物濃度の高いＰ型のポケット層（１３４）を形成することができる。このため、より急峻な濃度プロファイルを作ることができるため、書き込み前後の読み出し電流差をより大きくすることができる。
【図面の簡単な説明】
【００６３】
【図１】第１実施形態に係る半導体不揮発性メモリの構造を示す断面図である。
【図２】第１実施形態に係るメモリセルの構造を示す断面図である。
【図３】第１実施形態に係るメモリセルの等価回路を示す図である。
【図４】第１実施形態に係る周辺トランジスタの構造を示す断面図である。
【図５】第１実施形態に係る半導体不揮発性メモリの製造方法を示す断面図である。
【図６】第１実施形態に係る半導体不揮発性メモリの製造方法を示す断面図である。
【図７】第１実施形態に係る半導体不揮発性メモリの製造方法を示す断面図である。
【図８】第1実施形態に係るメモリセルの、サイドウォール幅Ｗ１及びヒ素インプラドーズ量Ｎが異なる場合の書き込み特性を示すグラフである。
【図９】第１実施形態に係るメモリセルのヒ素インプラドーズ量Ｎと電流変化率の関係を示すグラフである。
【図１０（ａ）】第１実施形態に係るメモリセルの、ヒ素インプラドーズ量Ｎ＝１×１０12ｃｍ-2の場合のＸ方向の不純物濃度プロファイルを示すグラフである。
【図１０（ｂ）】第１実施形態に係るメモリセルの、ヒ素インプラドーズ量Ｎ＝１×１０12ｃｍ-2の場合のＹ方向の不純物濃度プロファイルを示すグラフである。
【図１１（ａ）】第１実施形態に係るメモリセルの、ヒ素インプラドーズ量Ｎ＝５×１０12ｃｍ-2の場合のＸ方向の不純物濃度プロファイルを示すグラフである。
【図１１（ｂ）】第１実施形態に係るメモリセルの、ヒ素インプラドーズ量Ｎ＝５×１０12ｃｍ-2の場合のＹ方向の不純物濃度プロファイルを示すグラフである。
【図１２】第２実施形態に係るメモリセルの構造を示す断面図である。
【図１３】従来のメモリセルの構造を示す断面図である。
【符号の説明】
【００６４】
１  半導体基板
２  メモリセル領域
５  周辺領域
７  素子分離領域
８  トレンチ
９  シリコン酸化膜
１０  アクティブ領域
１２、１５  Ｐウェル領域
２０、１２０  メモリセル
２２、５２  ゲート絶縁膜
２４、５４  ポリシリコン
２５、５５  タングステンシリサイド
２６、５６  ゲート電極
２８、５８  チャネル領域
３０、３２  抵抗変化領域
３４、６４  ソース領域
３６、６６  ドレイン領域
３８、６８  シリコン酸化膜
３９、６９  シリコン窒化膜
４０  電荷蓄積部
４２  第１サイドウォール
５０  周辺トランジスタ
５２  ゲート絶縁膜
６０、６２  ＬＤＤ領域
７０  積層膜
７２  第２サイドウォール
８０  電荷蓄積層
８２  サイドウォール酸化膜
９０、９１、９２、９３、９４、９５  レジストマスク
１００  半導体不揮発性メモリ
１３４  ポケット層
【図１】
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【図２】
2007103424.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１１（ａ）】
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【図１１（ｂ）】
2007103424.tif 000015
【図１２】
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【図１３】
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