(57)【要約】【課題】ゲート電極が断線する不良を防ぐことができ、開口率を改善できる液晶表示装置用アレイ基板及びその製造方法を得る。【解決手段】アレイ基板に薄膜トランジスタを形成する時、ゲート電極１２２と半導体層１１０が交差する部分に、ゲート電極１２２から突出される突出部Ｇを形成することを第１特徴とし、薄膜トランジスタとストレージキャパシターを形成するためのドーピング工程を同時に行うことによって、工程を単純化できることを第２特徴とする。さらに、前記アレイ基板に光遮断手段（ブラックマトリックス）を形成することによって、光遮断手段を設計する時、アライメントマージンを考慮する必要をなくし、開口率を改善する。前記突出部Ｇを形成すると、ゲート電極１２２のパターン時、前記交差部に侵透するエッチング液によるゲート電極が断線する不良を防げる。【選択図】図８Ｂ
2007103910.tif 000002
【特許請求の範囲】
【請求項１】
表示領域、及び前記表示領域の周辺に形成される非表示領域を含む基板と、
前記非表示領域に形成された第１半導体層、並びに前記第１半導体層の上部に形成された、前記第１半導体層と交差する第１ゲート電極、第１ソース電極及び第１ドレイン電極を有する第１薄膜トランジスタと、
前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部と、
前記非表示領域に形成された第２半導体層、並びに前記第２半導体層の上部に形成された、前記第２半導体層と交差する第２ゲート電極、第２ソース電極及び第２ドレイン電極を有する第２薄膜トランジスタと、
前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部と、
前記表示領域に形成され、画素領域を定義し、相互に交差するゲート配線及びデータ配線と、
前記データ配線及び前記ゲート配線に接続され、前記表示領域に形成された第３半導体層、並びに前記第３半導体層の上部に形成された、前記第３半導体層と交差する第３ゲート電極、第３ソース電極及び第３ドレイン電極を有する第３薄膜トランジスタと、
前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部と、
前記第３ドレイン電極に接続され、前記画素領域に形成された画素電極と
を備えることを特徴とする液晶表示装置用アレイ基板。
【請求項２】
前記第１突出部、第２突出部、及び第３突出部は、三角形、四角形、円形又は台形である
ことを特徴とする請求項１記載の液晶表示装置用アレイ基板。
【請求項３】
前記第２半導体層、及び第３半導体層は、アクティブ領域、前記アクティブ領域の両側面の低ドーピング領域、及び前記低ドーピング領域の両外側面のオーミックコンタクト領域を含む
ことを特徴とする請求項１記載の液晶表示装置用アレイ基板。
【請求項４】
前記オーミックコンタクト領域は、高濃度不純物でドーピングされ、前記低ドーピング領域は、低濃度不純物でドーピングされている
ことを特徴とする請求項３記載の液晶表示装置用アレイ基板。
【請求項５】
前記第１半導体層は、アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域を含む
ことを特徴とする請求項１記載の液晶表示装置用アレイ基板。
【請求項６】
前記オーミックコンタクト領域は、ｐ型の不純物またはｎ型の不純物でドーピングされている
ことを特徴とする請求項５記載の液晶表示装置用アレイ基板。
【請求項７】
前記第１半導体層、第２半導体層、及び第３半導体層は、多結晶シリコンで構成されている
ことを特徴とする請求項１記載の液晶表示装置用アレイ基板。
【請求項８】
前記表示領域に形成された第４半導体層である第１ストレージ電極、及び前記第４半導体層の上部に形成された第２ストレージ電極を有するストレージキャパシターをさらに備える
ことを特徴とする請求項１記載の液晶表示装置用アレイ基板。
【請求項９】
前記第４半導体層は、ｐ型の不純物またはｎ型の不純物でドーピングされている
ことを特徴とする請求項８記載の液晶表示装置用アレイ基板。
【請求項１０】
前記非表示領域、前記第３薄膜トランジスタ、前記ゲート配線及び前記データ配線に対応するブラックマトリックスをさらに備える
ことを特徴とする請求項１記載の液晶表示装置用アレイ基板。
【請求項１１】
基板の非表示領域に第１半導体層、及び第２半導体層を形成するとともに、前記基板の表示領域に第３半導体層を形成する工程と、
前記第１半導体層、第２半導体層、及び第３半導体層の上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部に、前記第１半導体層と交差する第１ゲート電極、前記第２半導体層と交差する第２ゲート電極、及び前記第３半導体層と交差する第３ゲート電極を形成するとともに、前記表示領域にゲート配線を形成する工程と、
前記ゲート絶縁膜の上部に、前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部、前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部、及び前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部を形成する工程と、
前記第１ゲート電極、第２ゲート電極、及び第３ゲート電極、前記第１突出部、第２突出部、及び第３突出部、並びに前記ゲート配線が形成された基板上に、前記第１半導体層を露出させる第１コンタクトホール、及び第２コンタクトホール、前記第２半導体層を露出させる第３コンタクトホール、及び第４コンタクトホール、並びに前記第３半導体層を露出させる第５コンタクトホール、及び第６コンタクトホールを含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記第１コンタクトホール、及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極、前記第３コンタクトホール、及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極、並びに前記第５コンタクトホール、及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極を形成するとともに、前記表示領域に画素領域を定義し、前記ゲート配線と交差するデータ配線を形成する工程と、
前記第１ソース電極、第２ソース電極、第３ソース電極、第１ドレイン電極、第２ドレイン電極、第３ドレイン電極及びデータ配線が形成された基板上に、前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と、
前記保護層上に、前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に画素電極を形成する工程と
を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項１２】
前記第１突出部、第２突出部、及び第３突出部は、三角形、四角形、円形又は台形である
ことを特徴とする請求項１１記載の液晶表示装置用アレイ基板の製造方法。
【請求項１３】
前記基板上に、前記非表示領域、前記第３半導体層、前記第３ゲート電極、前記第３ソース電極、前記第３ドレイン電極、前記ゲート配線、及び前記データ配線に対応するブラックマトリックスを形成する工程をさらに含む
ことを特徴とする請求項１１記載の液晶表示装置用アレイ基板の製造方法。
【請求項１４】
基板の非表示領域に、アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層、並びにアクティブ領域、前記アクティブ領域の両側面の低ドーピング領域、及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに、前記基板の表示領域に、アクティブ領域、前記アクティブ領域の両側面の低ドーピング領域、及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層、並びに第４半導体層を形成する工程と；
第１フォトレジストパターンをドーピングマスクとして、前記第２半導体層、及び第３半導体層のオーミックコンタクト領域、並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする工程と、
前記第１半導体層、第２半導体層、第３半導体層、及び第４半導体層が形成された基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１半導体層、第２半導体層、及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極、第２ゲート電極、及び第３ゲート電極、並びに前記第４半導体層に対応する第４ゲート電極を形成するとともに、前記表示領域に、ゲート配線を形成する工程と、
第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして、前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする工程と、
前記第１ゲート電極、第２ゲート電極、第３ゲート電極、及び第４ゲート電極をドーピングマスクとして、前記第２半導体層、及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする工程と、
前記第１ゲート電極、第２ゲート電極、第３ゲート電極、及び第４ゲート電極、並びに前記ゲート配線が形成された基板上に、前記第１半導体層を露出させる第１コンタクトホール、及び第２コンタクトホール、前記第２半導体層を露出させる第３コンタクトホール、及び第４コンタクトホール、並びに前記第３半導体層を露出させる第５コンタクトホール、及び第６コンタクトホールを含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記第１コンタクトホール、及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極、前記第３コンタクトホール、及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極、前記第５コンタクトホール、及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極、並びに前記表示領域に画素領域を定義し、前記ゲート配線と交差するデータ配線を形成する工程と、
前記第１ソース電極、第２ソース電極、及び第３ソース電極、前記第１ドレイン電極、第２ドレイン電極、及び第３ドレイン電極並びに前記データ配線が形成された基板上に、前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と、
前記保護層上に、前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程と
を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項１５】
前記ゲート絶縁膜上に、前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部、前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部、及び前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部を形成する工程をさらに含む
ことを特徴とする請求項１４記載の液晶表示装置用アレイ基板の製造方法。
【請求項１６】
前記第２半導体層、及び第３半導体層のオーミックコンタクト領域、並びに前記第４半導体層をドーピングする工程は、
前記第２半導体層、及び第３半導体層のオーミックコンタクト領域、並びに前記第４半導体層を露出する第１フォトレジストパターンを形成する工程と、
前記第１フォトレジストパターンをドーピングマスクとして、高濃度ｎ型の不純物をドーピングする工程と、
前記第１フォトレジストパターンを除去する工程とを含む
ことを特徴とする請求項１４記載の液晶表示装置用アレイ基板の製造方法。
【請求項１７】
前記基板上に、前記非表示領域、前記第３半導体層、前記第３ゲート電極、前記第３ソース電極、前記第３ドレイン電極、前記第４半導体層、前記第４ゲート電極、前記ゲート配線及び前記データ配線に対応するブラックマトリックスを形成する工程をさらに含む
ことを特徴とする請求項１４記載の液晶表示装置用アレイ基板の製造方法。
【請求項１８】
半導体層と、
前記半導体層の上部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成され、前記半導体層と交差するゲート電極と、
前記半導体層の端側に沿って前記ゲート電極から延長された突出部と、
前記ゲート電極及び前記突出部が形成された基板上に形成され、前記半導体層を露出させる第１コンタクトホール、及び第２コンタクトホールを含む層間絶縁膜と、
前記層間絶縁膜上に離れて形成され、前記第１コンタクトホール、及び第２コンタクトホールを通じて前記半導体層と各々接触するソース電極及びドレイン電極と
を備えることを特徴とする液晶表示装置用薄膜トランジスタ。
【請求項１９】
前記突出部は、三角形、四角形、円形又は台形である
ことを特徴とする請求項１８記載の液晶表示装置用薄膜トランジスタ。
【請求項２０】
前記半導体層は、アクティブ領域、前記アクティブ領域の両側面の低ドーピング領域、及び前記低ドーピング領域の両外側面のオーミックコンタクト領域を含む
ことを特徴とする請求項１８記載の液晶表示装置用薄膜トランジスタ。
【請求項２１】
前記オーミックコンタクト領域は、高濃度不純物でドーピングされ、前記低ドーピング領域は、低濃度不純物でドーピングされている
ことを特徴とする請求項２０記載の液晶表示装置用薄膜トランジスタ。
【請求項２２】
前記半導体層は、アクティブ領域、及び前記アクティブ領域の両側面のオーミックコンタクト領域を含む
ことを特徴とする請求項１８記載の液晶表示装置用薄膜トランジスタ。
【請求項２３】
前記オーミックコンタクト領域は、ｐ型の不純物またはｎ型の不純物でドーピングされている
ことを特徴とする請求項２２記載の液晶表示装置用薄膜トランジスタ。
【請求項２４】
前記半導体層は、多結晶シリコンで構成されている
ことを特徴とする請求項１８記載の液晶表示装置用薄膜トランジスタ。
【請求項２５】
基板上に半導体層を形成する工程と、
前記半導体層の上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部に前記半導体層と交差するゲート電極を形成する工程と、
前記ゲート絶縁膜の上部に前記半導体層の端側に沿って前記ゲート電極から延長された突出部を形成する工程と、
前記ゲート電極及び突出部が形成された基板上に、前記半導体層を露出する第１コンタクトホール、及び第２コンタクトホールを含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記第１コンタクトホール、及び第２コンタクトホールを通じて前記半導体層と各々接触するソース電極及びドレイン電極を離して形成する工程と
を含むことを特徴とする液晶表示装置用薄膜トランジスタの製造方法。
【請求項２６】
前記突出部は、三角形、四角形、円形又は台形である
ことを特徴とする請求項２５記載の液晶表示装置用薄膜トランジスタの製造方法。
【請求項２７】
前記半導体層を形成する工程は、
アクティブ領域、前記アクティブ領域の両側面の低ドーピング領域、及び前記低ドーピング領域の両外側面のオーミックコンタクト領域を有する半導体パターンを形成する工程と、
前記オーミックコンタクト領域に高濃度不純物をドーピングするとともに、前記低ドーピング領域に低濃度不純物をドーピングする工程とを含む
ことを特徴とする請求項２５記載の液晶表示装置用薄膜トランジスタの製造方法。
【請求項２８】
前記半導体層を形成する段階は、
アクティブ領域、及び前記アクティブ領域の両側面のオーミックコンタクト領域を有する半導体パターンを形成する工程と、
前記オーミックコンタクト領域にｐ型の不純物またはｎ型の不純物をドーピングする工程とを含む
ことを特徴とする請求項２５記載の液晶表示装置用薄膜トランジスタの製造方法。
【請求項２９】
前記半導体層を形成する工程は、
非晶質シリコンパターンを形成する工程と、
前記非晶質シリコンパターンを結晶化する工程とを含む
ことを特徴とする請求項２５記載の液晶表示装置用薄膜トランジスタの製造方法。
【請求項３０】
表示領域、及び前記表示領域の周辺の非表示領域を含む第１基板と、
前記非表示領域に形成された第１半導体層、並びに前記第１半導体層の上部に形成された、前記第１半導体層と交差する第１ゲート電極、第１ソース電極及び第１ドレイン電極を有する第１薄膜トランジスタと、
前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部と、
前記非表示領域に形成された第２半導体層、並びに前記第２半導体層の上部に形成された、前記第２半導体層と交差する第２ゲート電極、第２ソース電極及び第２ドレイン電極を有する第２薄膜トランジスタと、
前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部と、
前記表示領域に形成され、画素領域を定義し、相互に交差するゲート配線及びデータ配線と、
前記データ配線及び前記ゲート配線に接続され、前記表示領域に形成された第３半導体層、並びに前記第３半導体層の上部に形成された、前記第３半導体層と交差する第３ゲート電極、第３ソース電極及び第３ドレイン電極を有する第３薄膜トランジスタと、
前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部と、
前記第３ドレイン電極に接続され、前記画素領域に形成された画素電極と、
前記第１基板と向かい合う第２基板と、
前記第２基板上に形成されたカラーフィルター層と、
前記カラーフィルター層上に形成された共通電極と、
前記画素電極及び前記共通電極間に挿入された液晶層と
を備えることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、駆動回路一体型の液晶表示装置用アレイ基板とその製造方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、薄膜トランジスタ（ＴＦＴ）を含む第１基板（アレイ基板）と、前記第１基板と向かい合う第２基板（カラーフィルター基板）間に液晶を注入して、この液晶の異方性による光の屈折率の差を利用してイメージを得る表示装置である。このような表示装置のスイッチング素子として使用される薄膜トランジスタは、主に非晶質シリコンまたは、多結晶シリコン（ポリシリコン）で構成される半導体層を含む。この時、一般的なスイッチング素子としては、水素化された非晶質シリコン（ａ−Ｓｉ：Ｈ）が主に利用されるが、これは、低温工程が可能であって、低価格の絶縁基板が使用できるからである。ところが、水素化された非晶質シリコンは、原子配列が無秩序であるために、シリコン原子間の結合が弱く、また、ダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）が存在して、光の照射や電場の印加時、準安定状態に変化され、薄膜トランジスタ素子として活用時、安定性が問題になっており、特に、電気的特性（低い電界効果の移動度：０．１〜１０ｃｍ２／Ｖ・ｓ）が良くないので、駆動回路としては、使用することが難しい。一方、多結晶シリコンは、非晶質シリコンに比べて、電界効果と移動度が大きいので、基板上に、駆動回路が形成できて、多結晶シリコンを利用して、基板に直接駆動回路を形成すると、実装が非常に簡単になり、液晶パネルがさらにコンパクトに製作できる長所がある。
【０００３】
図１は、従来の液晶パネルを概略的に示す平面図である。図１に示したように、第１基板（アレイ基板）３０に、表示領域Ｄ１と非表示領域Ｄ２が定義される。前記表示領域Ｄ１には、画素領域Ｐと、前記画素領域Ｐに形成される薄膜トランジスタＴと、前記薄膜トランジスタＴに連結された画素電極１７が形成される。また、前記画素領域Ｐの一方向に、ゲート配線１２が形成され、前記ゲート配線１２と交差してデータ配線１４が形成される。前記非表示領域Ｄ２には、前記ゲート配線１２と前記データ配線１４を通じて前記画素電極１７に、コントロール信号及びデータ信号を供給するゲート駆動回路部１６とデータ駆動回路部１８が形成される。前記ゲート駆動回路部１６及びデータ駆動回路部１８は、入力される信号を適切に出力させるために、一般的には、インバーターであるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の薄膜トランジスタで構成される。前記ＣＭＯＳは、高速信号処理が要求される駆動回路部１６、１８の薄膜トランジスタに使用される半導体技術の一種であって、陰電気で充電された余分の電子（ｎ型の半導体）と陽電気で充電された正孔（ｐ型の半導体）を利用して１つの伝導体を形成し、相互補完的な方法として、前記２種類の半導体の効果的な電気制御に使用される。このように、非表示領域Ｄ２の駆動回路部１６、１８を構成するＣＭＯＳ素子は、ｎ型及びｐ型の多結晶薄膜トランジスタの組合で構成され、前記表示領域Ｄ１のスイッチング素子は、ｎ型またはｐ型の多結晶薄膜トランジスタで構成される。
【０００４】
図２は、従来の液晶表示装置用アレイ基板を示す平面図である。図２に示したように、第１基板３０の一面に、第１方向に、ゲート配線ＧＬが構成され、前記ゲート配線ＧＬと交差して、画素領域Ｐを定義するデータ配線ＤＬが構成される。前記画素領域Ｐには、スイッチング素子である薄膜トランジスタＴと、ストレージキャパシターＣｓｔが構成される。また、前記画素領域Ｐには、画素電極７０が構成される。この時、前記画素電極７０は、ゲート配線ＧＬ及びデータ配線ＤＬと所定の距離を置いて離れるように構成する。もし、前記画素電極７０がゲート配線ＧＬまたはデータ配線ＤＬと重なって構成される場合、垂直クロストーク（ｃｒｏｓｓ−ｔａｌｋ）が発生して、画質を低下させる原因になる。従って、必然的に、画素電極７０は、ゲート配線ＧＬ及びデータ配線ＤＬと離れるように設計される。このような離隔領域は、液晶（図示せず）が異常配列する領域であるために、この部分を必ずブラックマトリックス８２で遮る。また、薄膜トランジスタＴとストレージキャパシターＣｓｔに対応する領域も前記ブラックマトリックス８２で遮蔽される。
【０００５】
図３Ａと図３Ｂは、従来の液晶表示装置用アレイ基板の非表示領域（駆動回路部）と表示領域をそれぞれ示した断面図であり、かつ図３Ｂは、図２のＩＩＩ−ＩＩＩ線に沿って切断した表示領域の断面を示した断面図である。図３Ａと図３Ｂに示したように、液晶表示装置ＬＰは、多数の画素領域Ｐで構成された表示領域Ｄ１と非表示領域Ｄ２で定義され、第１基板３０と第２基板８０が液晶層ＬＣを間に挟んだ状態で合わされ接着（合着）されて構成される。前記第１基板３０には、前記薄膜トランジスタＴ、ゲート配線ＧＬ、データ配線ＤＬ、画素電極７０、ストレージキャパシターＣｓｔ等が形成される。前記薄膜トランジスタＴは、多結晶半導体層３８、ゲート電極５２、ソース電極７２ａ及びドレイン電極７２ｂを含む。前記薄膜トランジスタＴは、前記第１基板３０上にバッファ層３２が形成され、前記バッファ層３２上に非晶質シリコン（ａ−Ｓｉ：Ｈ）を蒸着してパターニングした後、結晶化することによって、多結晶半導体層３８を形成する。前記多結晶半導体層３８が形成された第１基板３０上に、ゲート絶縁膜４６を形成した後、伝導性金属を蒸着してパターニングすることによって、ゲート電極５２を形成し、層間絶縁膜６０、前記ソース電極７２ａとドレイン電極７２ｂ、保護層７６が順に形成される。前記画素電極７０は、前記保護層７６のドレインコンタクトホールを通じて前記ドレイン電極７２ｂと接触する。前記第２基板８０は、ブラックマトリックス８２、カラーフィルター層８４、共通電極８６を含む。前記カラーフィルター層８４は、前記画素領域Ｐに各々対応する赤色、緑色、青色のサブカラーフィルターを含み、前記共通電極８６は、前記カラーフィルター層８４の上部に形成される。前記ブラックマトリックス８２は、前記第１基板３０の非表示領域Ｄ２、薄膜トランジスタＴ、ストレージキャパシターＣｓｔに対応して、また、前記画素電極７０と前記ゲート配線ＧＬ及びデータ配線ＤＬの離隔領域に対応するように形成される。前記ブラックマトリックス８２を設計する時、必ず、約５μｍ以上のアライメントマージンα、Ｌを補いアライメント誤差に備えるために、開口率が低下する問題がある。前記第１基板３０の非表示領域Ｄ２には、駆動回路部ＤＣが形成され、この駆動回路部ＤＣは、一般的に、ｎ型の多結晶薄膜トランジスタＴ（ｎ）とｐ型の多結晶薄膜トランジスタＴ（ｐ）のＣＭＯＳ組み合わせによって構成される。前記ｎ型の多結晶薄膜トランジスタＴ（ｎ）とｐ型の多結晶薄膜トランジスタＴ（ｐ）は、ゲート電極４８、５０、ソース電極６８ａ、７０ａ、ドレイン電極６８ｂ、７０ｂをそれぞれ含み、前述した薄膜トランジスタＴのゲート絶縁膜４６等を含む。前記ゲート絶縁膜４６は、半導体層３４、３６、３８の上部に薄膜で形成されるために、段差が発生する。前記段差によって、前記ゲート電極４８、５０、５２を形成するためにパターニングする時、前記ゲート電極４８、５０、５２と半導体層３４、３６、３８の交差部分で前記ゲート電極４８、５０、５２の断線が発生する。
【０００６】
図４Ａと図４Ｂは、図２のＦ部分の拡大平面図と斜視図である。図４Ａと図４Ｂに示したように、薄膜トランジスタＴは、第１基板（アレイ基板）３０の上部に非晶質シリコンを蒸着してパターニングした後、結晶化することによって、多結晶シリコンの半導体層３８を形成し、前記半導体層３８が形成された第１基板３０全面にゲート絶縁膜４６を形成する。この時、一般的には、前記ゲート絶縁膜４６は、窒化シリコンＳｉＮｘまたは酸化シリコンＳｉＯ２を蒸着して形成するために、薄く形成される。従って、前記半導体層３８の段差が形成される。これによって、前記半導体層３８に対応するゲート絶縁膜４６の上部に、前記半導体層３８と交差して形成されるゲート電極５２は、前記半導体層３８の段差による影響を受ける。詳しくは、ゲート絶縁膜４６を形成するために、エッチング液を利用した湿式エッチングを行う時、図４Ｂに示したように、ゲート電極５２と半導体層３８が交差される段差部分にエッチング液が溜まり、これによって、前記ゲート電極５２がオーバーエッチングされる現象が発生する。従って、前記ゲート電極５２が断線するという不良を有する。前述した問題だけでなく、従来のアレイ基板を形成するための工程は、多数の工程を必要とする。
【０００７】
以下、工程図面を参照して、従来の駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【０００８】
図５Ａないし図５Ｉは、従来の液晶表示装置用アレイ基板の製造方法における非表示領域の各製造工程を示す断面図であり、図６Ａないし図６Ｉは、従来の液晶表示装置用アレイ基板の製造方法における表示領域の各製造工程を示す断面図である。
【０００９】
図５Ａと図６Ａは、第１マスク工程を示す図である。図５Ａと図６Ａに示したように、第１基板３０に、表示領域Ｄ１と非表示領域Ｄ２を定義し、表示領域Ｄ１には、多数の画素領域Ｐを定義する。この時、非表示領域Ｄ２に、第１領域Ａ１と第２領域Ａ２を定義し、前記画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。前述したように、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４が定義された第１基板３０の一面に、絶縁物質を蒸着してバッファ層３２を形成し、前記バッファ層３２の上部に非晶質シリコン（ａ−Ｓｉ：Ｈ）を蒸着した後、結晶化する工程を行う。一般的には、レーザーを利用して結晶化を行う。結晶化工程によって結晶化された層をパターニングし、前記第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、アクティブ層として機能する第１ないし第３半導体層３４、３６、３８を形成し、前記第４領域Ａ４に、第１ストレージ電極として機能する第４半導体層４０を形成する。
【００１０】
図５Ｂと図６Ｂは、第２マスク工程を示しており、前記第４領域Ａ４の第４半導体層４０にイオンをドーピングする工程を示す図である。図５Ｂと図６Ｂに示したように、第１ないし第４半導体層３４、３６、３８、４０が形成された第１基板３０全面にフォトレジストを塗布した後、第２マスク工程によってパターニングし、前記第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３を遮蔽する第１フォトレジストパターン４２を形成する。前記第１フォトレジストパターン４２によって遮蔽されない第４領域Ａ４の第４半導体層４０の表面に、ｎ＋イオンをドーピングする工程を行う。前記第４半導体層４０は、電極の役割を果たし、導電性を有するために、前述したように、イオン（ｎまたはｐ型のイオン）をドーピングする工程を行う。前記第４領域Ａ４の第４半導体層４０の表面に、ｎ＋イオンをドーピングする工程が完了されると、前記第１フォトレジストパターン４２を除去する工程を行う。
【００１１】
図５Ｃと図６Ｃは、第３マスク工程を示す断面図である。図５Ｃと図６Ｃに示したように、前記第４領域Ａ４の第４半導体層４０にイオンをドーピングして第１ストレージ電極を形成する工程を行った後、前記第１ないし第４半導体層３４、３６、３８、４０が形成された第１基板３０全面にゲート絶縁膜４６を形成する。前記ゲート絶縁膜４６は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸着して形成する。前記ゲート絶縁膜４６が形成された第１基板３０全面に導電性金属を蒸着して、第３マスク工程によってパターニングし、前記第１ないし第３半導体層３４、３６、３８の中心に対応する上部に第１ないし第３ゲート電極４８、５０、５２を形成し、前記第４領域Ａ４の第４半導体層４０に対応する上部に第２ストレージ電極５４を形成する。前記第１ないし第３ゲート電極４８、５０、５２各々は、前記第１ないし第３半導体層３４、３６、３８より小さい大きさを有し、前記第２ストレージ電極５４は、前記第４半導体層４０とは実質的に同一の大きさを有する。前記表示領域Ｄ１には、前記第３領域Ａ３に形成したゲート電極５２から画素領域Ｐの一側に延長されるゲート配線（図２のＧＬ）を形成する。この時、図４Ａと図４Ｂで説明したように、湿式エッチングによって形成され、前記半導体層３８と交差する部分で、オーバーエッチングされるという不良が発生する。
【００１２】
図５Ｄと図６Ｄは、第４マスク工程を示しており、第２領域Ａ２と第３領域Ａ３の半導体層３６、３８に、ｎ＋イオンをドーピングするための工程の断面図である。図５Ｄと図６Ｄに示したように、第１ないし第３電極４８、５０、５２と、第２ストレージ電極５４と、ゲート配線（図示せず）が形成された第１基板３０全面にフォトレジストを塗布した後、第４マスク工程によってパターニングし、前記第１領域Ａ１を遮断する第２フォトレジストパターン５６を形成する。前記第２フォトレジストパターン５６間に露出された第２領域Ａ２と第３領域Ａ３にｎ＋イオンをドーピングする工程を行う。前記第２領域Ａ２及び第３領域Ａ３の第２半導体層３６及び第３半導体層３８の領域の前記第２ゲート電極５０及び第３ゲート電極５２の周辺に露出された表面にｎ＋イオンがドーピングされ、このイオンがドーピングされた領域は、抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）の特性を有するオーミックコンタクト領域になる。前述したような第４マスク工程が完了すると、前記第２フォトレジストパターン５６を除去する工程を行う。
【００１３】
図５Ｅと図６Ｅは、第５マスク工程を示しており、第１領域Ａ１の半導体層３４にｐ＋イオンをドーピングするための工程の断面図である。図５Ｅと図６Ｅに示したように、第１ないし第３ゲート電極４８、５０、５２と第２ストレージ電極５４が形成された第１基板３０全面にフォトレジストを塗布した後、第５マスク工程によってパターニングし、第２領域Ａ２、第３領域Ａ３及び第４領域Ａ４を遮断する第３フォトレジストパターン５８を形成する。前記第１領域Ａ１の第１半導体層３４の第１ゲート電極４８の周辺に露出された表面、すなわち、前記第１半導体層３４の両側に、ｐ＋イオンをドーピングする工程を行う。この時、イオンがドーピングされた領域は、前述したように、抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）の特性を有するオーミックコンタクト領域になる。
【００１４】
図５Ｆと図６Ｆは、第６マスク工程を示す断面図である。前述したように、第１ないし第３半導体層３４、３６、３８にドーピング工程が行われた第１基板３０全面に、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜６０を形成する。前記層間絶縁膜６０とその下部のゲート絶縁膜４６を第６マスク工程によってパターニングし、前記第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域を露出するコンタクトホールを形成する。詳しくは、前記第１ないし第３ゲート電極４８、５０、５２を中心にした前記第１ないし第３半導体層３４、３６、３８の一端を露出する第１コンタクトホール６２ａ、６４ａ、６６ａと、他の一端を露出する第２コンタクトホール６２ｂ、６４ｂ、６６ｂを形成する。
【００１５】
図５Ｇと図６Ｇは、第７マスク工程を示す断面図である。前記第１ないし第３半導体層３４、３６、３８を露出する層間絶縁膜６０が形成された第１基板３０全面に、クロムＣｒ、モリブデンＭｏ、タングステンＷ、銅Ｃｕ、アルミニウム合金ＡｌＮｄ等を含む導電性金属グループのうちから選択された１つを蒸着してパターニングし、前記露出されたオーミックコンタクト領域と接触するソース電極６８ａ、７０ａ、７２ａと、他のオーミックコンタクト領域と接触するドレイン電極６８ｂ、７０ｂ、７２ｂを形成する。この時、表示領域Ｄ１の第３領域Ａ３に形成したソース電極７２ａから延長され、前記ゲート配線ＧＬと交差して画素領域Ｐを定義するデータ配線ＤＬを形成する。前述した第１ないし第７マスク工程によって、非表示領域Ｄ２には、ｐ型の多結晶薄膜トランジスタＴ（ｐ）とｎ型の多結晶薄膜トランジスタＴ（ｎ）の組み合わせであるＣＭＯＳ素子が形成され、前記表示領域Ｄ１の第３領域Ａ３には、ｎ型の多結晶薄膜トランジスタが形成され、前記第４領域Ａ４には、第１ストレージ電極４０、第２ストレージ電極５４で構成されたストレージキャパシターＣｓｔが形成される。
【００１６】
図５Ｈと図６Ｈは、第８マスク工程を示す断面図である。図５Ｈと図６Ｈに示したように、前記第１ないし第３領域Ａ１、Ａ２、Ａ３ごとにソース電極６８ａ、７０ａ、７２ａとドレイン電極６８ｂ、７０ｂ、７２ｂが形成された第１基板３０全面に、前記絶縁物質グループのうちから選択された１つ以上の物質を蒸着して保護層７６を形成する。前記保護層７６を第８マスク工程によってパターニングし、前記第３領域Ａ３のドレイン電極７２ｂを露出するドレインコンタクトホール７８を形成する。
【００１７】
図５Ｉと図６Ｉは、第９マスク工程を示す断面図である。図５Ｉと図６Ｉに示したように、前記保護層７６が形成された第１基板３０全面に、インジウム−スズ−オキサイドＩＴＯとインジウム−ジンク−オキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着して、第９マスク工程によってパターニングし、前記ドレイン電極７２ｂと接触させながら前記画素領域Ｐに位置する画素電極７０を形成する。以上、第１ないし第９マスク工程によって、従来の駆動回路一体型の液晶パネルの薄膜トランジスタアレイ基板を製作することができる。
【００１８】
前記のように製作されたアレイ基板と合着されるカラーフィルター基板は、下記のような工程によって製作される。
第１マスク工程として、光遮断手段であるブラックマトリックスを形成する。
第２ないし第４マスク工程として、画素領域ごとに赤色、緑色、青色のカラーフィルターを形成する。
【００１９】
前記のように製作されたカラーフィルター基板とアレイ基板を合着して、従来の駆動回路一体型の液晶表示装置を製作することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
前述したように、従来の駆動回路一体型の液晶表示装置は、カラーフィルター基板にブラックマトリックスを設計する時、アライメント誤差を考慮したマージン（ｍａｒｇｉｎ）を補って設計するために、開口率が低下するという問題点があった。また、半導体層と交差する部分でゲート電極が断線する不良が発生するという問題点があった。
【００２１】
本発明は、前述した課題を解決するためになされたもので、その目的は、ゲート電極と半導体層が交差する部分で、前記ゲート電極に突出パターンを形成して、ゲート電極が断線する不良を防ぐことができ、また、薄膜トランジスタとストレージキャパシターを形成するためのドーピング工程を同時に行って工程を単純化することができ、さらに、光遮断手段をアレイ基板に形成して液晶表示装置の開口率を改善することができる液晶表示装置用アレイ基板及びその製造方法を得るものである。
【課題を解決するための手段】
【００２２】
本発明に係る液晶表示装置用アレイ基板は、表示領域、及び前記表示領域の周辺に形成される非表示領域を含む基板と、前記非表示領域に形成された第１半導体層、並びに前記第１半導体層の上部に形成された、前記第１半導体層と交差する第１ゲート電極、第１ソース電極及び第１ドレイン電極を有する第１薄膜トランジスタと、前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部と、前記非表示領域に形成された第２半導体層、並びに前記第２半導体層の上部に形成された、前記第２半導体層と交差する第２ゲート電極、第２ソース電極及び第２ドレイン電極を有する第２薄膜トランジスタと、前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部と、前記表示領域に形成され、画素領域を定義し、相互に交差するゲート配線及びデータ配線と、前記データ配線及び前記ゲート配線に接続され、前記表示領域に形成された第３半導体層、並びに前記第３半導体層の上部に形成された、前記第３半導体層と交差する第３ゲート電極、第３ソース電極及び第３ドレイン電極を有する第３薄膜トランジスタと、前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部と、前記第３ドレイン電極に接続され、前記画素領域に形成された画素電極とが設けられている。
【００２３】
本発明に係る液晶表示装置用アレイ基板の製造方法は、基板の非表示領域に第１半導体層、及び第２半導体層を形成するとともに、前記基板の表示領域に第３半導体層を形成する工程と、前記第１半導体層、第２半導体層、及び第３半導体層の上部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上部に、前記第１半導体層と交差する第１ゲート電極、前記第２半導体層と交差する第２ゲート電極、及び前記第３半導体層と交差する第３ゲート電極を形成するとともに、前記表示領域にゲート配線を形成する工程と、前記ゲート絶縁膜の上部に、前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部、前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部、及び前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部を形成する工程と、前記第１ゲート電極、第２ゲート電極、及び第３ゲート電極、前記第１突出部、第２突出部、及び第３突出部、並びに前記ゲート配線が形成された基板上に、前記第１半導体層を露出させる第１コンタクトホール、及び第２コンタクトホール、前記第２半導体層を露出させる第３コンタクトホール、及び第４コンタクトホール、並びに前記第３半導体層を露出させる第５コンタクトホール、及び第６コンタクトホールを含む層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記第１コンタクトホール、及び２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極、前記第３コンタクトホール、及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極、並びに前記第５コンタクトホール、及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極を形成するとともに、前記表示領域に画素領域を定義し、前記ゲート配線と交差するデータ配線を形成する工程と、前記第１ソース電極、第２ソース電極、第３ソース電極、第１ドレイン電極、第２ドレイン電極、第３ドレイン電極及びデータ配線が形成された基板上に、前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と、前記保護層上に、前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に画素電極を形成する工程とが設けられている。
【発明の効果】
【００２４】
本発明に係る液晶表示装置用アレイ基板及びその製造方法は、ゲート電極を形成する時、下部の半導体層（アクティブ層）と交差する段差部分で突出部を形成することによって、交差部分でゲート電極の断線を防ぐことができ、製造工程を単純化することができる。また、光遮断手段をアレイ基板に形成し、光遮断手段を設計する時、アライメントマージンを考慮する必要がなくなることによって、開口率を改善することができ、高輝度を達成することができる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の形態に係る液晶表示装置用アレイ基板及びその製造方法について図面を参照しながら説明する。図７は、本発明の実施の形態に係る液晶表示装置用アレイ基板を示す拡大平面図であり、図８Ａ及び図８Ｂは、図７のＪ部分の拡大平面図及び斜視図である。
【００２６】
図７と図８Ａ及び図８Ｂに示したように、本発明の実施の形態に係る駆動回路一体型の液晶表示装置用アレイ基板は、表示領域Ｄ１と非表示領域Ｄ２に対応してブラックマトリックス１０２を形成すると同時に、第１基板１００の端に、前記光遮断手段（ブラックマトリックス）１０２と同時に形成したアライメントキーＡＫを含む。前記のように第１基板１００面に、光遮断手段１０２を先に構成して、前記画素領域Ｐの一側と他側に位置して相互に交差するゲート配線１２５とデータ配線１４４を構成する。前記ゲート配線１２５とデータ配線１４４の交差地点には、スイッチング素子である薄膜トランジスタＴと、これに近接した領域には、ストレージキャパシターＣｓｔを構成する。前記画素領域Ｐには、前記薄膜トランジスタＴから信号の供給を受ける画素電極１５０を構成する。この時、前記薄膜トランジスタＴのゲート電極１２２を形成する時、下部の半導体層１１０と交差する部分、特に、前記半導体層の段差部分に突出部Ｇを形成し、前記半導体層１１０の段差によって前記ゲート電極１２２の内側がオーバーエッチングされ断線するという不良を解決する。
【００２７】
以下、前述したアレイ基板を含む、本発明の実施の形態に係る駆動回路一体型の液晶表示装置の構成を説明する。図９Ａと図９Ｂは、本発明の実施の形態に係る駆動回路一体型の液晶表示装置の概略的な断面図である。図９Ａは、本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域（駆動回路部）を示す断面図であり、図９Ｂは、図７のＩＸ−ＩＸ線に沿って切断した表示領域の断面を示す断面図である。
【００２８】
図９Ａと図９Ｂ示したように、本発明の実施の形態に係る駆動回路一体型の液晶パネルＬＰは、表示領域Ｄ１と非表示領域Ｄ２が定義された第１基板１００と、前記第１基板１００と向かい合う第２基板３００で構成される。前記第２基板３００には、前記第１基板１００の表示領域Ｄ１に定義された多数の画素領域Ｐに対応するカラーフィルター３０２と、このカラーフィルター３０２全面に透明な共通電極３０４が構成される。この時、前記カラーフィルター３０２は、赤色Ｒ、緑色Ｇ、青色Ｂのカラー樹脂を多数の画素領域Ｐに順にパターニングすることによって形成する。前記第１基板１００は、非表示領域Ｄ２に駆動回路部ＤＣを構成し、表示領域Ｄ１の画素領域Ｐに対応してスイッチング素子である薄膜トランジスタＴと、ストレージキャパシターＣｓｔ及び画素電極１５０等を構成する。前記駆動回路部ＤＣは、一般的に、ｎ型の多結晶薄膜トランジスタＴ（ｎ）とｐ型の多結晶薄膜トランジスタＴ（ｐ）を組み合わせてＣＭＯＳを構成し、前記スイッチング素子としての薄膜トランジスタＴは、主にｎ型の薄膜トランジスタである。前記画素領域Ｐの一側と他側には、前記薄膜トランジスタＴに連結（接続）されたゲート配線１２５とデータ配線１４４を構成する。前述した構成は、前記表示領域Ｄ１と非表示領域Ｄ２に対応する第１基板１００に光遮断手段であるブラックマトリックス１０２を形成することを特徴とする。このような構成は、前記光遮断手段１０２を形成する時、アライメントマージンを補わなくても良いために、高い開口率が確保される。また、前記光遮断手段１０２と共に第１基板１００の端に、アライメントキー(図７のＡＫ)を形成するために、アライメントキーＡＫを利用したセルフアライン（ｓｅｌｆ  ａｌｉｇｎ）工程が可能であり、いくつかの工程を省略して製造方法が単純化される。さらに、前記薄膜トランジスタＴ（ｎ）、Ｔ（ｐ）、Ｔのゲート電極１１８、１２０、１２２を設計する時、下部の半導体層(アクティブ層１０６、１０８、１１０)と交差する部分、特に、前記各半導体層の段差部分に対応して突出部(図８ＢのＧ)を形成することを特徴とする。この場合、前記ゲート電極１１８、１２０、１２２をパターニングする工程の際に、前記半導体層(アクティブ層１０６、１０８、１１０)の段差部分でエッチング液が侵透してゲート電極１１８、１２０、１２２がオーバーエッチングされる現象を防ぐことができる。この時、前記突出部Ｇの形状は、三角形、四角形、円形、台形形状も可能であり、多様に変形できる。
【００２９】
以下、各工程の断面図を参照して、本発明の実施の形態に係る駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【００３０】
図１０Ａないし図１０Ｊは、本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の各工程を示す断面図であり、図１１Ａないし図１１Ｊは、本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の各工程を示す断面図である。
【００３１】
図１０Ａと図１１Ａは、第１マスク工程を示す断面図である。図１０Ａと図１１Ａに示したように、第１基板１００に、表示領域Ｄ１と非表示領域Ｄ２を定義し、前記表示領域Ｄ１には、多数の画素領域Ｐを正義する。この時、前記非表示領域Ｄ２に、第１領域Ａ１と第２領域Ａ２を定義し、前記画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。前述したように、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４が定義された前記第１基板１００の一面に、クロムＣｒのような光の反射率が低い金属を蒸着して、第１マスク工程によってパターニングし、前記非表示領域Ｄ２と、表示領域Ｄ１の第３領域Ａ３及び第４領域Ａ４と、画素領域Ｐの枠に対応してブラックマトリックス１０２を形成する。前記ブラックマトリックス１０２を形成する工程と同時に、非表示領域Ｄ２の周辺に対応する前記第１基板１００の端に、アライメントキー(図７のＡＫ)を形成する。
【００３２】
図１０Ｂと図１１Ｂは、第２マスク工程を示す断面図である。図１０Ｂと図１１Ｂに示したように、前記ブラックマトリックス１０２が形成された第１基板１００に、絶縁物質を蒸着してバッファ層１０４を形成し、前記バッファ層１０４の上部に非晶質シリコンを蒸着した後、結晶化する工程を行う。前記非晶質シリコンの結晶化には、一般的に、レーザー（ｌａｓｅｒ）が利用される。結晶化工程によって結晶化された層をパターニングし、前記第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、アクティブ層として機能する第１ないし第３半導体層１０６、１０８、１１０を形成し、前記第４領域Ａ４に、第１ストレージ電極として機能する第４半導体層１１２を形成する。
【００３３】
図１０Ｃと図１１Ｃは、第３マスク工程を示す断面図である。図１０Ｃと図１１Ｃに示したように、前記第１ないし第４半導体層１０６、１０８、１１０、１１２が形成された第１基板１００全面にフォトレジストを塗布した後、第３マスク工程によってパターニングし、前記第２領域Ａ２及び第３領域Ａ３の一部と第１領域Ａ１を遮蔽する第１フォトレジストパターン１１４を形成する。この時、前記第２領域Ａ２と第３領域Ａ３に、アクティブ領域Ｂ１と、前記アクティブ領域Ｂ１の両側面の低ドーピング領域Ｂ３（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｒｅｇｉｏｎ：ＬＤＤ）と、前記低ドーピング領域Ｂ３の両外側面のオーミックコンタクト領域Ｂ２を定義する。前記第１フォトレジストパターン１１４は、特に、前記第２領域Ａ２と第３領域Ａ３に構成された第２半導体層１０８と第３半導体層１１０の前記アクティブ領域Ｂ１と前記低ドーピング領域Ｂ３を遮蔽するように形成する。前記第１フォトレジストパターン１１４が形成された第１基板１００全面に、ｎ＋イオンをドーピングする工程を行う。前記第２領域Ａ２と第３領域Ａ３のオーミックコンタクト領域Ｂ２は、ｎ＋イオンがドーピングされ、前記第４領域Ａ４の第４半導体層１１２は、第１ストレージ電極としての機能を果たす。前述したように、第２領域Ａ２及び第３領域Ａ３の第２半導体層１０８及び第３半導体層１１０と、前記第４領域Ａ４の第４半導体層１１２に、イオンをドーピングする工程が完了すると、前記第１フォトレジストパターン１１４を除去する工程を行う。
【００３４】
図１０Ｄと図１１Ｄは、第４マスク工程を示す断面図である。図１０Ｄと図１１Ｄに示したように、前記第３マスク工程を行った後、第１基板１００全面にゲート絶縁膜１１６を形成する。前記ゲート絶縁膜１１６は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸着して形成する。前記ゲート絶縁膜１１６が形成された第１基板１００全面に導電性金属を蒸着して、第４マスク工程によってパターニングし、前記第１ないし第３半導体層１０６、１０８、１１０の中心、すなわち、アクティブ領域Ｂ１に対応する上部に第１ないし第３ゲート電極１１８、１２０、１２２を形成して、前記第４領域Ａ４の第４半導体層１１２に対応する上部に第２ストレージ電極１２４を形成すると同時に、前記第３領域Ａ３のゲート電極１２２から画素領域Ｐの一側に延長されたゲート配線１２５を形成する（図７参照）。この時、前記ゲート電極１１８、１２０、１２２を形成する時、下部の半導体層１０６、１０８、１１０と交差する部分に、突出部(図８ＢのＧ)を形成することを特徴とする。半導体層１０６、１０８、１１０の端側に沿ってゲート電極１１８、１２０、１２２から延長された突出部を形成する。この場合、前記交差部分の突出部Ｇによってエッチング液の浸透を防ぐことができるために、ゲート電極１１８、１２０、１２２がオーバーエッチングされ断線するという不良を防ぐことができる長所がある。
【００３５】
図１０Ｅと図１１Ｅは、第５マスク工程を示す断面図である。図１０Ｅと図１１Ｅに示したように、前記突出部Ｇと、前記第１ないし第３ゲート電極１１８、１２０、１２２と、第２ストレージ電極１２４が形成された第１基板１００全面にフォトレジストを塗布した後、第５マスク工程によってパターニングし、前記第２領域Ａ２と第３領域Ａ３と第４領域Ａ４を遮蔽する第２フォトレジストパターン１２６を形成する。前記第２フォトレジストパターン１２６間に露出された第１領域Ａ１に、ｐ＋イオンをドーピングする工程を行う。前記第１領域Ａ１のオーミックコンタクト領域Ｂ２は、ｐ＋イオンがドーピングされ抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）特性を有する。前述したような第５マスク工程が完了されると、前記第２フォトレジストパターン１２６を除去する工程を行う。
【００３６】
図１０Ｆと図１１Ｆは、前記第２領域Ａ２と第３領域Ａ３の半導体層１０８、１１０に、低ドーピング領域ＬＤＤを形成する工程を示す断面図である。前述したように、第２フォトレジストパターン１２６を除去した後、前記第１基板１００全面に、ｎ−イオン(低濃度ｎ型の不純物)をドーピングする工程を行う。この工程により初めて、前記第２領域Ａ２と第３領域Ａ３に位置した前記第２半導体層１０８及び第３半導体層１１０に、低ドーピング領域Ｂ３が形成される。前記低ドーピング領域Ｂ３は、薄膜トランジスタの漏洩電流を最小化する。この時、ｐ＋イオンがドーピングされた第１半導体層１０６に、前記ｎ−イオンがドーピングされるが、これは、非常に少量であるために、第１半導体層１０６の特性に影響を与えない。
【００３７】
図１０Ｇと図１１Ｇは、第６マスク工程を示す断面図である。前述したような工程によって、各々オーミックコンタクト領域が形成された第１ないし第３半導体層１０６、１０８、１１０と、第１ストレージ電極１１２が形成された第１基板１００全面に、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜１３０を形成する。前記層間絶縁膜１３０と下部のゲート絶縁膜１１６を第６マスク工程によってパターニングし、前記第１ないし第３半導体層１０６、１０８、１１０の両一端のオーミックコンタクト領域Ｂ２を各々露出する第１コンタクトホール１３２ａ、１３４ａ、１３６ａと第２コンタクトホール１３２ｂ、１３４ｂ、１３６ｂを形成する。
【００３８】
図１０Ｈと図１１Ｈは、第７マスク工程を示す断面図である。前記第１ないし第３半導体層１０６、１０８、１１０を露出する層間絶縁膜１３０が形成された第１基板１００全面に、クロムＣｒ、モリブデンＭｏ、タングステンＷ、銅Ｃｕ、アルミニウム合金ＡｌＮｄ等を含む導電性金属グループのうちから選択された１つを蒸着してパターニングし、前記第１ないし第３半導体層１０６、１０８、１１０のオーミックコンタクト領域Ｂ２と各々接触するソース電極１３８ａ、１４０ａ、１４２ａとドレイン電極１３８ｂ、１４０ｂ、１４２ｂを形成すると同時に、前記第３領域Ａ３のドレイン電極１４２ｂから画素領域Ｐの一側に延長したデータ配線１４４を形成する。前述した第１ないし第７マスク工程によって、非表示領域Ｄ２には、ｐ型の多結晶薄膜トランジスタとｎ型の多結晶薄膜トランジスタの組み合わせであるＣＭＯＳ素子が形成され、前記表示領域Ｄ１の第３領域Ａ３には、ｎ型の多結晶薄膜トランジスタが形成され、前記第４領域Ａ４には、第１ストレージ電極１１２と第２ストレージ電極１２４で構成されたストレージキャパシターＣｓｔが形成される。
【００３９】
図１０Ｉと図１１Ｉは、第８マスク工程を示す断面図である。図１０Ｉと図１１Ｉに示したように、前記第１ないし第３領域Ａ１、Ａ２、Ａ３ごとにソース電極１３８ａ、１４０ａ、１４２ａとドレイン電極１３８ｂ、１４０ｂ、１４２ｂが形成された第１基板１００全面に、前述した絶縁物質グループのうちから選択された１つ以上の物質を蒸着して保護層１４６を形成する。前記保護層１４６を第８マスク工程によってパターニングし、前記第３領域Ａ３のドレイン電極１４２ｂを露出するドレインコンタクトホール１４８を形成する。
【００４０】
図１０Ｊと図１１Ｊは、第９マスク工程を示す断面図である。図１０Ｊと図１１Ｊに示したように、前記保護層１４６が形成された第１基板１００全面に、インジウム−スズ−オキサイドＩＴＯとインジウム−ジンク−オキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着して、第９マスク工程によってパターニングし、前記ドレイン電極１４２ｂと接触させながら前記画素領域Ｐに位置する画素電極１５０を形成する。
【００４１】
前述した各工程によって、本発明の実施の形態に係る駆動回路一体型の液晶表示装置用アレイ基板を製作することができる。この時、前記光遮断手段１０２をアレイ基板に直接形成するために、従来とは異なり、アライメントマージンを考慮する必要がない。また、前記光遮断手段１０２と共にアライメントキーＡＫを形成したため、これを利用した正確なアライメントが可能であり、従来とは異なり、ｎ型の多結晶薄膜トランジスタとストレージキャパシターＣｓｔを形成するためのｎ＋ドーピング工程を同時に行うことができ、製造方法を単純化することができる長所がある。さらに、前記ゲート電極を形成する時、下部の半導体層と交差する段差部分に突出部Ｇを形成することによって、交差部分でゲート電極が断線されるという不良を防ぐことができる長所がある。
【図面の簡単な説明】
【００４２】
【図１】従来の液晶パネルを概略的に示す平面図である。
【図２】従来の液晶表示装置用アレイ基板を示す平面図である。
【図３Ａ】従来の液晶表示装置用アレイ基板の非表示領域（駆動回路部）を示す断面図である。
【図３Ｂ】図２のＩＩＩ−ＩＩＩ線に沿って切断した表示領域の断面を示す断面図である。
【図４Ａ】図２のＦ部分の拡大平面図である。
【図４Ｂ】図２のＦ部分の斜視図である。
【図５Ａ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第１マスク工程を示す断面図である。
【図５Ｂ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第２マスク工程を示す断面図である。
【図５Ｃ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第３マスク工程を示す断面図である。
【図５Ｄ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第４マスク工程を示す断面図である。
【図５Ｅ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第５マスク工程を示す断面図である。
【図５Ｆ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第６マスク工程を示す断面図である。
【図５Ｇ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第７マスク工程を示す断面図である。
【図５Ｈ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第８マスク工程を示す断面図である。
【図５Ｉ】従来の液晶表示装置用アレイ基板の製造方法における非表示領域の第９マスク工程を示す断面図である。
【図６Ａ】従来の液晶表示装置用アレイ基板の製造方法における表示領域のの第１マスク工程を示す断面図である。
【図６Ｂ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第２マスク工程を示す断面図である。
【図６Ｃ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第３マスク工程を示す断面図である。
【図６Ｄ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第４マスク工程を示す断面図である。
【図６Ｅ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第５マスク工程を示す断面図である。
【図６Ｆ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第６マスク工程を示す断面図である。
【図６Ｇ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第７マスク工程を示す断面図である。
【図６Ｈ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第８マスク工程を示す断面図である。
【図６Ｉ】従来の液晶表示装置用アレイ基板の製造方法における表示領域の第９マスク工程を示す断面図である。
【図７】本発明の実施の形態に係る液晶表示装置用アレイ基板の拡大平面図である。
【図８Ａ】図７のＪ部分の拡大平面図である。
【図８Ｂ】図７のＪ部分の斜視図である。
【図９Ａ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域（駆動回路部）を示す断面図である。
【図９Ｂ】図７のＩＸ−ＩＸ線に沿って切断した表示領域の断面を示す断面図である。
【図１０Ａ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第１マスク工程を示す断面図である。
【図１０Ｂ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第２マスク工程を示す断面図である。
【図１０Ｃ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第３マスク工程を示す断面図である。
【図１０Ｄ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第４マスク工程を示す断面図である。
【図１０Ｅ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第５マスク工程を示す断面図である。
【図１０Ｆ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の低ドーピング領域形成工程を示す断面図である。
【図１０Ｇ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第６マスク工程を示す断面図である。
【図１０Ｈ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第７マスク工程を示す断面図である。
【図１０Ｉ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第８マスク工程を示す断面図である。
【図１０Ｊ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における非表示領域の第９マスク工程を示す断面図である。
【図１１Ａ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第１マスク工程を示す断面図である。
【図１１Ｂ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第２マスク工程を示す断面図である。
【図１１Ｃ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第３マスク工程を示す断面図である。
【図１１Ｄ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第４マスク工程を示す断面図である。
【図１１Ｅ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第５マスク工程を示す断面図である。
【図１１Ｆ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の低ドーピング領域形成工程を示す断面図である。
【図１１Ｇ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第６マスク工程を示す断面図である。
【図１１Ｈ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第７マスク工程を示す断面図である。
【図１１Ｉ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第８マスク工程を示す断面図である。
【図１１Ｊ】本発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の第９マスク工程を示す断面図である。
【符号の説明】
【００４３】
１００  第１基板、１０２  ブラックマトリックス（光遮断手段）、１１０  半導体層（アクティブ層）、１２２  ゲート電極、１２５  ゲート配線、１４４  データ配線、１５０  画素電極、３００  第２基板、３０２  カラーフィルター、３０４  共通電極。
【図１】
2007103910.tif 000003
【図２】
2007103910.tif 000004
【図３Ａ】
2007103910.tif 000005
【図３Ｂ】
2007103910.tif 000006
【図４Ａ】
2007103910.tif 000007
【図４Ｂ】
2007103910.tif 000008
【図５Ａ】
2007103910.tif 000009
【図５Ｂ】
2007103910.tif 000010
【図５Ｃ】
2007103910.tif 000011
【図５Ｄ】
2007103910.tif 000012
【図５Ｅ】
2007103910.tif 000013
【図５Ｆ】
2007103910.tif 000014
【図５Ｇ】
2007103910.tif 000015
【図５Ｈ】
2007103910.tif 000016
【図５Ｉ】
2007103910.tif 000017
【図６Ａ】
2007103910.tif 000018
【図６Ｂ】
2007103910.tif 000019
【図６Ｃ】
2007103910.tif 000020
【図６Ｄ】
2007103910.tif 000021
【図６Ｅ】
2007103910.tif 000022
【図６Ｆ】
2007103910.tif 000023
【図６Ｇ】
2007103910.tif 000024
【図６Ｈ】
2007103910.tif 000025
【図６Ｉ】
2007103910.tif 000026
【図７】
2007103910.tif 000027
【図８Ａ】
2007103910.tif 000028
【図８Ｂ】
2007103910.tif 000029
【図９Ａ】
2007103910.tif 000030
【図９Ｂ】
2007103910.tif 000031
【図１０Ａ】
2007103910.tif 000032
【図１０Ｂ】
2007103910.tif 000033
【図１０Ｃ】
2007103910.tif 000034
【図１０Ｄ】
2007103910.tif 000035
【図１０Ｅ】
2007103910.tif 000036
【図１０Ｆ】
2007103910.tif 000037
【図１０Ｇ】
2007103910.tif 000038
【図１０Ｈ】
2007103910.tif 000039
【図１０Ｉ】
2007103910.tif 000040
【図１０Ｊ】
2007103910.tif 000041
【図１１Ａ】
2007103910.tif 000042
【図１１Ｂ】
2007103910.tif 000043
【図１１Ｃ】
2007103910.tif 000044
【図１１Ｄ】
2007103910.tif 000045
【図１１Ｅ】
2007103910.tif 000046
【図１１Ｆ】
2007103910.tif 000047
【図１１Ｇ】
2007103910.tif 000048
【図１１Ｈ】
2007103910.tif 000049
【図１１Ｉ】
2007103910.tif 000050
【図１１Ｊ】
2007103910.tif 000051