(57)【要約】【課題】遅延回路１を構成するトランジスタ素子のばらつきの影響を低減し、少ない余裕で発振周波数可変範囲を確保する。【解決手段】第２のトランジスタＱ2に対してソース同士、ドレイン同士が接続された第３のトランジスタ素子Ｑ3と、前記第３のトランジスタ素子Ｑ3のゲートに接続され、当該ゲートにトランジスタ素子の特性のバラツキを補正するためのバイアス電圧を印加するためのバイアス生成回路１０とを備える。前記バイアス生成回路１０は、遅延回路１と同一の基板から形成された少なくとも１つのトランジスタ素子Ｑ6を備え、このトランジスタ素子Ｑ6を用いて前記バイアス電圧を生成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
同一基板から形成された複数のトランジスタ素子を用いて構成された、リングオッシレータ型電圧制御発振回路に用いられる遅延回路であって、
発振周波数の電圧制御を行うための制御電圧が印加される制御端子と、
前記制御端子にゲートが接続された、発振周波数を制御するための第２のトランジスタ素子と、
前記第２のトランジスタに対してソース同士、ドレイン同士が接続された第３のトランジスタ素子と、
前記第３のトランジスタ素子のゲートに接続され、当該ゲートにトランジスタ素子の特性のバラツキを補正するためのバイアス電圧を印加するためのバイアス生成回路とを備え、
前記バイアス生成回路は、前記同一基板の同一集積回路チップ上に形成された少なくとも１つのトランジスタ素子を備え、このトランジスタ素子を用いて前記バイアス電圧を生成するものである遅延回路。
【請求項２】
差動回路によって構成され、
差動回路の一方は、電源と接地との間に第１、第５のトランジスタ素子を直列に接続し、前記第２、第３のトランジスタ素子のソースを、前記第１、第５のトランジスタ素子同士を結ぶ中間点に接続し、前記第５のトランジスタ素子に第４のトランジスタ素子を並列に接続し、前記第２、第３のトランジスタ素子のドレインを、差動回路の他方の第４のトランジスタ素子のゲートに接続し、
前記第１のトランジスタ素子のゲートに差動入力電圧を供給し、前記第１、第４のトランジスタ素子同士を結ぶ中間点から差動出力電圧をとる、請求項１記載の遅延回路。
【請求項３】
前記バイアス生成回路における、少なくとも１つのトランジスタ素子は、ゲートとドレインを短絡したトランジスタ素子であり、
このトランジスタ素子に一定電流を流し、そのとき生じるゲート電圧をバイアス電圧として用いる、請求項１又は請求項２記載の遅延回路。
【請求項４】
前記第２のトランジスタ素子のゲート幅/ゲート長の比が、前記第３のトランジスタ素子のゲート幅/ゲート長の比よりも１桁程度大きい、請求項１から請求項３のいずれかに記載の遅延回路。
【請求項５】
前記請求項１から請求項４のいずれかに記載の遅延回路を用いて構成された、リングオッシレータ型電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板から形成された複数のトランジスタ素子を用いて構成され、発振周波数を可変とするリングオッシレータ型電圧制御発振回路に関するものである。
このリングオッシレータ型電圧制御発振回路は、電子回路の分野で、主として発振周波数を可変とする発振回路、及びその集積化に利用することができる。
【背景技術】
【０００２】
無線又は有線の通信システムや、内部高速クロックを有するデジタル集積回路に搭載される位相同期ループ(Phase Locked Loop, PLL)には、発振周波数を可変とする電圧制御発振回路(Voltage Controlled Oscillator, VCO)が用いられる。
近年、非特許文献１や非特許文献２にあるように、複数段の遅延回路でループを形成することにより発振回路を実現するリングオッシレータ型電圧制御発振回路が提案されている。
【０００３】
リングオッシレータ型電圧制御発振回路を構成する遅延回路には、図６のような差動回路が用いられる。
差動回路の一方は、電源２と接地との間に、第１のトランジスタＱ1a 、第５のトランジスタＱ5aを直列に接続している。第５のトランジスタＱ5aには、第４のトランジスタＱ4aが、ソース同士、ドレイン同士、並列に接続されている。
【０００４】
また、発振周波数の電圧制御を行うための制御電圧ＶCNTが印加される制御端子６が設けられている。
前記制御端子６に、発振周波数を制御するための第２のトランジスタ素子Ｑ2aのゲートが接続されている。
第２のトランジスタＱ2aのソースを、前記第１、第５のトランジスタＱ1a ，Ｑ5a同士を結ぶ中間点ａに接続し、前記第２のトランジスタ素子Ｑ2aのドレインを、差動回路の他方の第４のトランジスタ素子Ｑ4bのゲートに接続している。
【０００５】
前記第１のトランジスタ素子Ｑ1a,Ｑ1bのゲートに、差動入力電圧が供給され、前記第１、第５のトランジスタ素子Ｑ1a ，Ｑ5a同士を結ぶ中間点ａとこれらに対向する第１、第５のトランジスタ素子Ｑ1b ，Ｑ5b同士を結ぶ中間点ｂから差動出力電圧がとられる。
前記第５のトランジスタ素子Ｑ5a,Ｑ5bのゲートは差動副入力になっている。
第１のトランジスタＱ1a 、第２のトランジスタＱ2aは、例えばＮ型MOSであり、第４のトランジスタＱ4a、第５のトランジスタＱ5aは、P型MOSである。第４のトランジスタＱ4a, Ｑ4bによりラッチ部を構成している。
【０００６】
図７は、遅延回路の出力電圧の時間波形図と、第４のＰ型ＭＯＳトランジスタＱ4a, Ｑ4bのゲート電圧の時間波形図を示す。
遅延回路の出力電圧をＶS，ＶS′と表記し、Ｐ型ＭＯＳトランジスタＱ4aのゲート電圧をＶH′、Ｐ型ＭＯＳトランジスタ Ｑ4bのゲート電圧をＶHと表記する。
出力電圧ＶSが低く、第２のトランジスタＱ2aがオンである時は、ゲート電圧ＶHは、出力電圧ＶSとともに変化するが、出力電圧ＶSにゲートしきい電圧Ｖthを足した値が制御電圧ＶCNTに達すると、第２のトランジスタＱ2aがオフとなる。こうなると、ゲート電圧ＶHは上昇を停止して一定値となる。
【０００７】
すなわち、電圧制御端子６の電圧VCNTにより，Ｎ型ＭＯＳトランジスタＱ2a, Ｑ2bを通して、Ｐ型ＭＯＳトランジスタＱ4a, Ｑ4bのゲート電圧ＶHの最大値が決まる。
このゲート電圧ＶHにより、第４のトランジスタＱ4a, Ｑ4bの電流値ＩLが決まる。この電流値ＩLは、遅延回路内の浮遊容量（例えば前記ａ，ｂ点と接地との間に発生する）の充電電流となるものである。
【０００８】
すなわち、ゲート電圧ＶHを高く設定すれば、第４のトランジスタＱ4a, Ｑ4bのゲート・ソース電圧が下がり、電流ＩLが小さくなり、浮遊容量の充電速度が低下する。このために、遅延回路の遅延時間が長くなり、リングオッシレータ型電圧制御発振回路の発振周波数は低下する。
逆にゲート電圧ＶHを低く設定すれば、第４のトランジスタＱ4a, Ｑ4bのゲート・ソース電圧が上がり、ドレイン電流ＩLが大きくなり、浮遊容量の充電速度が増加する。このために、遅延回路の遅延時間が短くなり、リングオッシレータ型電圧制御発振回路の発振周波数は上昇する。
【０００９】
したがって、この回路ではラッチ部の電流駆動能力を電圧制御端子６の制御電圧VCNTにより変化させて遅延時間を制御することができる。
この遅延回路の遅延時間を可変とすることで、発振周波数を変化させることができる。
【非特許文献１】C.-H. Park and B. Kim, “A Low-Noise, 900-MHz VCO in 0.6-μm CMOS,” IEEE Journal of Solid-State Circuits, vol. 34, no. 5, pp. 586-591, May 1999.
【非特許文献２】Y. A. Eken and J. P. Uyemura, “A 5.9-GHz Voltage-Controlled Ring Oscillator in 0.18-μm CMOS,” IEEE Journal of Solid-State Circuits, vol. 39, no. 1, pp. 230-233, Jan. 2004.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、同じ制御電圧VCNTを印加しても、第１のトランジスタＱ1a, Ｑ1b、第４のトランジスタＱ4a, Ｑ4b、第５のトランジスタＱ5a, Ｑ5bを流れる電流値ＩLがばらつくことがある。
これは、ラッチ部から流すことのできる電流の大きさ、すなわち電流駆動能力が、トランジスタの素子サイズだけでなく、これらのしきい電圧やキャリア移動度によっても決まるからである。
【００１１】
このドレイン電流値ＩLは、浮遊容量の充電電流となるものであるので、電流値ＩLがばらつくことにより、浮遊容量の充電時間が違ってくる。この充電電流により、遅延時間が決まるので、充電時間が違ってくると、発振周波数が異なってくる。
これらのトランジスタは、同一基板の同一集積回路チップ上に形成された複数のトランジスタ素子であれば、ばらつきの傾向は、皆同じである。
【００１２】
図８は、制御電圧VCNTに対する発振周波数を示したグラフである。
グラフ全体として、制御電圧VCNTを高くするに従って、発振周波数が低下することが示されている。
図８において、Ｔ，Ｓ，Ｆは、それぞれ トランジスタ素子のTypical（電流供給量が普通）, Slow（電流供給量が小さい）, Fast（電流供給量が大きい）を示す。
【００１３】
TTは、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタともにTypicalであることを表す。SSは、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタともにSlowであることを表す。FFは、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタともにFastであることを表す。
図８から分かることは、特に、制御電圧VCNTの低い領域で発振周波数に差が出ることである。
【００１４】
特に、微細MOSデバイスを用いて発振周波数を高くしていく場合、動作電圧の低下に伴い、制御端子の電圧可変範囲が狭くなり、余裕の確保が困難となる。
本発明の目的は、リングオッシレータ型電圧制御発振回路型電圧制御発振回路において、これを構成する素子のばらつきの影響を低減し、少ない余裕で要求される発振周波数可変範囲を確保することである。
【課題を解決するための手段】
【００１５】
本発明の遅延回路は、発振周波数の電圧制御を行うための制御電圧が印加される制御端子と、前記制御端子にゲートが接続された、発振周波数を制御するための第２のトランジスタ素子と、前記第２のトランジスタに対してソース同士、ドレイン同士が接続された第３のトランジスタ素子と、前記第３のトランジスタ素子のゲートに接続され、当該ゲートにトランジスタ素子の特性のバラツキを補正するためのバイアス電圧を印加するためのバイアス生成回路とを備え、前記バイアス生成回路は、前記同一基板の同一集積回路チップ上に形成された少なくとも１つのトランジスタ素子を備え、このトランジスタ素子を用いて前記バイアス電圧を生成するものである。
【００１６】
これは、従来回路に対して、特性ばらつきを補正するためのバイアス生成回路と、そのバイアスによりトランジスタの電流駆動能力を変化させるための第３のトランジスタ素子を追加したものである。
この第３のトランジスタは、バイアス生成回路のバイアス電圧により、トランジスタの電流駆動能力の、発振周期内での最小値を変化させるものである。
【００１７】
例えば、回路内で用いるトランジスタの電流駆動能力が小さい場合には、トランジスタの電流駆動能力を向上させ、信号伝達部の電流駆動力の低下を補うため、第３のトランジスタ素子のゲートに低い電圧を印加する。
逆に、回路内で用いるトランジスタの電流駆動能力が大きい場合には、トランジスタの最小電流駆動能力を低減させるため、第３のトランジスタ素子のゲートに高い電圧を印加する。
【００１８】
このようにして、トランジスタの電流駆動能力の低下／増大の傾向を緩和することができるため、トランジスタ素子特性ばらつきによる遅延時間の変動を少なくすることができる。
以上の結果、素子特性ばらつきの発振周波数への影響を軽減することができる。
なお、ここで考慮する特性ばらつきとは、集積回路チップごとやウェーハごとに現れるものである。同一集積回路内の複数のトランジスタ間ではわずかな特性変動しか見られないので、ここでは対象外とする。
【発明の効果】
【００１９】
本発明によれば、遅延回路における第３のトランジスタのゲートに、MOSトランジスタの特性を反映した電圧値を印加することにより、リングオッシレータ型電圧制御発振回路において、これを構成する素子のばらつきの影響を低減し、少ない余裕で発振周波数可変範囲を確保することが可能となる。
特に、近年の微細MOSデバイスを用いて発振周波数を高くしていく場合、動作電圧の低下に伴い、制御端子の電圧可変範囲が狭くなる場合にこの効果が顕著となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
図１は、リングオッシレータ型電圧制御発振回路に用いられる遅延回路の回路図である。
この遅延回路は、差動回路によって構成される。差動回路の一方は、電源２と接地との間に、第１のトランジスタＱ1a 、第５のトランジスタＱ5aを直列に接続している。第５のトランジスタＱ5aには、第４のトランジスタＱ4aが、ソース同士、ドレイン同士、並列に接続されている。
【００２１】
また、発振周波数の電圧制御を行うための制御電圧ＶCNTの印加される制御端子６が設けられている。
前記制御端子６に、発振周波数を制御するための第２のトランジスタ素子Ｑ2aのゲートが接続されている。
第２のトランジスタＱ2aのソースを、前記第１、第４のトランジスタＱ1a ，Ｑ4a同士を結ぶ中間点ａに接続し、前記第２のトランジスタ素子Ｑ2aのドレインを、差動回路の他方の第４のトランジスタ素子Ｑ4bのゲートに接続している。
【００２２】
第２のトランジスタＱ2aには、第３のトランジスタＱ3aが、ソース同士、ドレイン同士、並列に接続されている。
この第３のトランジスタＱ3aのゲートは、当該ゲートにトランジスタ素子の特性のバラツキを補正するためのバイアス電圧を印加するためのバイアス生成回路１０に接続されている。
【００２３】
差動回路の他方は、電源２と接地との間に、第１のトランジスタＱ1b 、第５のトランジスタＱ5bを直列に接続し、第５のトランジスタＱ5bには、第４のトランジスタＱ4bが、ソース同士、ドレイン同士、並列に接続されている。
第２のトランジスタ素子Ｑ2bが設けられ、そのゲートは、前記制御端子６に接続されている。
【００２４】
第２のトランジスタＱ2bのソースを、前記第１、第４のトランジスタＱ1b ，Ｑ4b同士を結ぶ中間点ｂに接続し、前記第２のトランジスタ素子Ｑ2bのドレインを、差動回路の他方の第４のトランジスタ素子Ｑ4aのゲートに接続している。
第２のトランジスタＱ2bには、第３のトランジスタＱ3bが、ソース同士、ドレイン同士、並列に接続されている。
【００２５】
第３のトランジスタＱ3bのゲートは、前記バイアス生成回路１０に接続されている。
第１のトランジスタＱ1a，Ｑ1b 、第２のトランジスタＱ2a，Ｑ2b、第３のトランジスタＱ3a，Ｑ3bはＮ型MOSであり、第４のトランジスタＱ4a，Ｑ4b、第５のトランジスタＱ5a，Ｑ5bは、P型MOSである。
この遅延回路の入力は、差動入力電圧の形で、前記第１のトランジスタ素子Ｑ1a,Ｑ1bのゲートに供給される。
【００２６】
この遅延回路の出力は、差動出力電圧の形で、前記中間点ａ，ｂからとられる。
前記第５のトランジスタ素子Ｑ5a,Ｑ5bのゲートには、差動副入力の電圧が印加される。
この遅延回路は、図６の遅延回路と比較すると、第３のトランジスタＱ3a，Ｑ3bが新たに設けられ、そのゲートに、バイアス生成回路１０のバイアス電圧が印加されるようになっているところが相違している。
【００２７】
この遅延回路における第３のトランジスタＱ3a，Ｑ3bの動作を説明する。
図２は、遅延回路の出力電圧Ｖs，Ｖs′の時間波形図と、第４のトランジスタＱ4a, Ｑ4bのゲート電圧ＶH′，ＶHの時間波形図を示す。第３のトランジスタＱ3a，Ｑ3bのゲート電圧をＶGと表記する。
制御電圧ＶCNTがゲート電圧ＶGよりも高ければ、図６、図７を用いて説明したのと同様、第２のトランジスタＱ2a，Ｑ2bのオンオフの挙動は、出力電圧Ｖsと制御電圧ＶCNTとの関係で決まる。
【００２８】
ところが、制御電圧ＶCNTがゲート電圧ＶGよりも低い範囲では、ゲート電圧ＶGによって第３のトランジスタＱ3a，Ｑ3bが、第２のトランジスタＱ2a，Ｑ2bよりも遅れてオフになる。
すなわち、図２（ａ），（ｂ）に示すように、出力電圧ＶSが低く、第２のトランジスタＱ2a、第３のトランジスタＱ3aがオンである時は、ゲート電圧ＶHは、出力電圧ＶSとともに変化するが、出力電圧ＶSにゲートしきい電圧Ｖthを足した値がバイアス電圧ＶGに達すると、第３のトランジスタＱ3aがオフとなる。
【００２９】
こうなると、第４のトランジスタＱ4a, Ｑ4bのゲート電圧ＶHは上昇を停止して、最大値となる（厳密には、リーク電流により徐々に上昇していく）。このゲート電圧の最大値を
VG,P,MAX  ＝ ＶG− Vth
で表す。これ以上電圧が上がらないという意味で、MAXという添え字を付けている。
【００３０】
ゲート電圧の最大値 VG,P,MAXは、バイアス電圧ＶGによって決まり、バイアス電圧ＶGが低ければ低く、高ければ高くなる。
このVG,P,MAXが、浮遊容量充電電流ＩＬの、発振周期内での最小値を変化させる。
例えば、一定のゲート電圧に対して、遅延回路内で用いるトランジスタのドレイン−ソースに流れる電流値が比較的小さい（「電流駆動能力が小さい」という）場合には、第４のトランジスタＱ4a, Ｑ4bで構成されるラッチ部の電流駆動能力を向上させるため、ゲートに低い電圧ＶGを印加する。低い電圧ＶGを印加すると、第４のトランジスタＱ4a, Ｑ4bゲート電圧ＶH,ＶH′も低くなり、第４のトランジスタＱ4a, Ｑ4bに流れる電流は増大する。したがって浮遊容量充電電流ＩＬも増大する。
【００３１】
逆に、一定のゲート電圧に対して、遅延回路内で用いるトランジスタのドレイン−ソースに流れる電流値が大きい（「電流駆動能力が大きい」という）場合には、第４のトランジスタＱ4a, Ｑ4bで構成されるラッチ部の電流駆動能力を減少させるため、ゲートに高い電圧ＶGを印加する。これにより、ゲート電圧ＶH,ＶH′は高くなり、第４のトランジスタＱ4a, Ｑ4bに流れる電流は減少する。したがって浮遊容量充電電流ＩＬも減少する。
【００３２】
図３は、バイアス生成回路１０の具体的な回路図である。
バイアス生成回路１０は、第６のトランジスタＱ6、第７のＮ型ＭＯＳトランジスタＱ7a，Ｑ7b、及び基準電流源１４から構成される。
このバイアス生成回路１０は、前記遅延回路と同一ウェーハ上の同一チップ上にレイアウトされるものとする。
【００３３】
この場合、前記遅延回路とバイアス生成回路１０の各々を構成するMOSトランジスタの特性は相対的な差異は極めて小さい。
例えば、あるチップのゲート酸化膜が標準値より厚い場合を考えると、CMOSプロセスにおいては通常Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ共に厚いゲート酸化膜となる。このため，Ｎ型ＭＯＳトランジスタのしきい値電圧VthnとＰ型ＭＯＳトランジスタのしきい値電圧Vthp(通常、負)の絶対値はそれぞれ大きくなり，各々のトランジスタのＫ値Kn, Kpは小さくなる。
【００３４】
ここで、K値とは、MOSトランジスタのキャリア移動度μと単位面積当りのゲート酸化膜容量COXの積である。
このため、第１のＮ型ＭＯＳトランジスタＱ1a，Ｑ1bと、第５のＰ型ＭＯＳトランジスタＱ5a，Ｑ5bからなる信号伝達部の電流駆動能力が小さくなる。
そこで、このバイアス生成回路１０では、Ｎ型ＭＯＳトランジスタＱ7a，Ｑ7bで構成されるカレントミラーを介して、Ｐ型ＭＯＳトランジスタＱ6にほぼ一定の電流が流れるようにしている。このＰ型ＭＯＳトランジスタＱ6のゲート電圧VGは、ゲート長L，ゲート幅Wとすると、
【００３５】
【数１】
2007221577.tif 000003
【００３６】
で表される。
ただし、電源端子２ａの電圧をVDDとしている。この式より、ゲート酸化膜が標準値より厚い場合には、ゲート電圧VGは低くなる。
この結果、第４のＰ型ＭＯＳトランジスタＱ4a,Ｑ4bで構成されるラッチ部の電流駆動能力が高くなり、前記信号伝達部の電流駆動能力の劣化を補うことができる。
【００３７】
逆に、ゲート酸化膜が標準値より薄い場合には、ゲート電圧VGは高くなる。この結果、第４のＰ型ＭＯＳトランジスタＱ4a,Ｑ4bで構成されるラッチ部の最小電流駆動能力が小さくなり、前記信号伝達部の電流駆動能力の変化による遅延時間の変化を抑えることができる。
したがって、素子特性ばらつきによる遅延時間の変動が少なくなる。この結果、素子特性ばらつきの発振周波数への影響を軽減することができる。
【００３８】
なお、第２のＮ型ＭＯＳトランジスタＱ2a,Ｑ2bと第３のＮ型ＭＯＳトランジスタＱ3a,Ｑ3bとの素子寸法については、発振周波数が制御端子６で十分制御できるように、前者のゲート幅/ゲート長を後者のゲート幅/ゲート長よりも１桁程度大きくしておくことが好ましい。
図４に、この遅延回路を適用した、３段リングオッシレータ型電圧制御発振回路の構成例を示す。
【００３９】
このリングオッシレータ型電圧制御発振回路は、３段の遅延回路１Ａ,１Ｂ,１Ｃによって構成されている。
遅延回路１Ａ,１Ｂ,１Ｃは、それぞれ差動回路によって構成され、差動型入力端子、差動型出力端子を有している。丸点は信号が逆位相であることを表している。
１つの遅延回路の出力は、次の遅延回路の入力に接続されるという、カスケード型の回路構成となっている。
【００４０】
そして、終段の遅延回路１Ｃの出力から初段の遅延回路１Ａの入力へ接続することによって１つの主ループを構成している。
制御端子６から、発振周波数の電圧制御を行うための電圧が印加される制御電圧線がつながっている。
また、破線で示すように、終段の遅延回路１Ｃの出力端子から中段の遅延回路１Ｂの副入力へ戻る副ループを構成し、中段の遅延回路１Ｂの出力から初段の遅延回路１Ａの副入力へ戻る副ループを構成し、初段の遅延回路１Ａの出力から終段の遅延回路１Ｃの副入力へ戻る副ループを構成している。
【００４１】
これらの３つの副ループは必須ではないが、追加することにより，発振周波数の向上を図っている。
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、本発明は、同様の構成を持った回路、すなわち、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタを入れ替えた回路にも適用可能である。
【実施例】
【００４２】
図５に、実施例で用いた発振回路の発振周波数の制御特性を示す。図８に、従来技術の発振回路の発振周波数の制御特性を示す。
TT，SS，FFの意味は、［発明が解決しようとする課題］で説明した意味と同じである。
図５を、図８と比較しながら見れば、本実施例では、発振周波数の、特に、制御電圧VCNTの低い領域でのバラツキが小さくなっていることがわかる。
【００４３】
この図５より、本発明の実施例を用いることで、素子特性のばらつきが周波数特性に及ぼす影響を軽減できることがわかる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態にかかる遅延回路を示す回路図である。
【図２】遅延回路の出力電圧Ｖs，Ｖs′と、第４のトランジスタＱ4a, Ｑ4bのゲート電圧ＶH′，ＶHとを示す時間波形図である。
【図３】図１におけるバイアス生成回路の具体的な回路図である。
【図４】本発明の遅延回路を適用した、３段リングオッシレータ型電圧制御発振回路の構成図である。
【図５】実施例における発振回路の周波数制御特性の回路シミュレーション結果を示すグラフである。
【図６】従来技術の遅延回路を示す回路図である。
【図７】従来の遅延回路の出力電圧Ｖs，Ｖs′と、第４のトランジスタＱ4a, Ｑ4bのゲート電圧ＶH′，ＶHとを示す時間波形図である。
【図８】従来技術における発振回路の周波数制御特性の回路シミュレーション結果を示すグラフである。
【符号の説明】
【００４５】
１Ａ,１Ｂ, １Ｃ  遅延回路
２  電源線
3a, 3b  出力端子
4a, 4b  第１入力端子
5a, 5b  第２入力端子
６  制御端子
１０  バイアス回路
１４  電流源回路
【図１】
2007221577.tif 000004
【図２】
2007221577.tif 000005
【図３】
2007221577.tif 000006
【図４】
2007221577.tif 000007
【図５】
2007221577.tif 000008
【図６】
2007221577.tif 000009
【図７】
2007221577.tif 000010
【図８】
2007221577.tif 000011