(57)【要約】【課題】クロック信号の分配のために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができるクロック生成器を提供する。【解決手段】共通の基準信号源１１からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループ１２−１〜１２ｎを有するクロック生成器１０は、基準信号の位相と帰還信号との位相差に応じた電圧信号を発生する位相比較器１３−１〜１３ｎと、位相比較器１３−１〜１３ｎからの電圧信号によって制御されるＶＣＯ１５−１〜１５−ｎと、ＶＣＯ１５−１〜１５−ｎの出力から位相比較器１３−１〜１３ｎの帰還信号入力までの帰還経路内に縦続接続される分周器群Ｄ１〜Ｄｍ群を有し、分周器群Ｄ１〜Ｄｍの各々の出力からクロック信号群を取り出す。【選択図】  図１
2007020101.tif 000002
【特許請求の範囲】
【請求項１】
共通の基準信号源からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループを具備し、
前記フェーズロックドループの各々は、
前記基準信号の位相と帰還信号の位相を比較し、前記基準信号と帰還信号との位相差に応じた電圧信号を発生する位相比較器と、
出力信号の周波数が電圧信号によって制御される電圧制御発振器と、
前記電圧制御発振器の出力から前記位相比較器の前記帰還信号の入力までの間に設けられた帰還経路と、
前記帰還経路内において前記電圧制御発振器に接続され、第１のクロック信号を出力する第１の分周器と、
前記帰還経路において前記第１の分周器に接続され、第２のクロック信号を出力する第２の分周器と、
前記第１のクロック信号を取り出す第１の出力端子と、
前記第２のクロック信号を取り出す第２の出力端子とをそれぞれ有するクロック生成器。
【請求項２】
複数の受信ユニットを有する無線受信装置において、
前記受信ユニットの各々は、
高周波信号を受信してアナログ受信信号を発生するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するＲＦユニットと、
前記ベースバンド信号をディジタル信号に変換するアナログ／ディジタル変換器と、
前記ディジタル信号に対してデシメーションを施して復調用ディジタル信号を生成するデシメーション部と、
前記復調用ディジタル信号に対してディジタル信号処理を施してデータを再生するディジタル信号処理部、及び
前記アナログ／ディジタル変換器及びデシメーション部に周波数の異なるクロック信号をそれぞれ供給する請求項１に記載のクロック生成器を具備する無線受信装置。
【請求項３】
共通の基準信号源からの基準信号を受け、前記基準信号に同期した出力信号をそれぞれ発生する複数のフェーズロックドループと、
前記フェーズロックドループの各々の出力に縦続接続された初期状態がリセット可能な複数の分周器群、及び
前記複数の分周器群の各々からそれぞれ周波数の異なるクロック信号群を取り出す複数の出力端子を具備するクロック生成器。
【請求項４】
複数の受信ユニットを有する無線受信装置において、
前記受信ユニットの各々は、
高周波信号を受信してアナログ受信信号を発生するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するＲＦユニットと、
前記ベースバンド信号をディジタル信号に変換するアナログ／ディジタル変換器と、
前記ディジタル信号に対してデシメーションを施して復調用ディジタル信号を生成するデシメーション部と、
前記復調用ディジタル信号に対してディジタル信号処理を施してデータを再生するディジタル信号処理部、及び
前記アナログ／ディジタル変換器及びデシメーション部に周波数の異なるクロック信号をそれぞれ供給する請求項３に記載のクロック生成器を具備する無線受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成器及びこれを用いた無線受信装置に関する。
【背景技術】
【０００２】
ディジタル電子回路を含む機能ユニットで必要なクロック信号は、一般にフェーズロックドループ（ＰＬＬ）を用いて生成される。ＰＬＬは、良く知られているように位相比較器と電圧制御発振器（ＶＣＯ）及びローパスフィルタを主たる要素として含む。位相比較器は、基準信号の位相と帰還信号の位相を比較し、両信号の位相差に応じた電圧信号を発生する。ＶＣＯは、位相比較器からローパスフィルタを介して供給される電圧信号によって制御される周波数の信号を出力する。ＶＣＯの出力信号は、位相比較器の帰還信号入力に与えられる。
【０００３】
特許文献１：特開２００４−３５６８０１号公報の第４頁及び図１には、一つの機能ユニットに供給されるべき周波数の異なる複数のクロック信号を生成するクロック生成器が開示されている。このクロック生成器は、ＰＬＬとＰＬＬの帰還経路外でＶＣＯの出力に縦続接続される分周器群によって実現され、分周器群の各々から周波数の異なるクロック信号を出力する。一方、複数の機能ユニットを含むシステムにおいては、共通のクロック生成器から各機能ユニットに周波数の異なる複数のクロック信号をそれぞれ分配することが一般的である。
【特許文献１】特開２００４−３５６８０１号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
異なる集積回路（ＩＣ）チップ上に実装された複数の機能ユニットに、共通のクロック生成器からクロック信号を分配すると、高周波のクロック信号を各機能ユニットに分配するためのチップ外配線をクロック生成器から各機能ユニットまで引き回す必要がある。この結果、長いチップ外配線を高速に駆動するために、消費電力の増大や電磁障害（electromagnetic interference：ＥＭＩ）ノイズの発生が問題となる。
【０００５】
これらの問題を改善するには、各機能ユニットが実装されたＩＣチップ上にそれぞれクロック生成器を配置し、低周波数である基準クロック信号をＰＬＬに供給するための配線を基板上でＰＬＬまで引き回すようにすればよい。しかし、各機能ユニットが実装されるチップ上に特許文献１に記載のようなクロック生成器を配置すると、分周器群の初期状態によっては各クロック生成器により生成されるクロック信号の位相が互いに反転する可能性がある。このようなクロック信号の位相反転現象は、例えば複数の機能ユニットが協働して特定の機能を達成するシステムでは好ましくない。
【０００６】
本発明の目的は、クロック信号の分配のために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができるクロック生成器とこれを用いたシステム及び無線受信装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の観点によると、共通の基準信号源からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループを具備し、前記フェーズロックドループの各々は、前記基準信号の位相と帰還信号の位相を比較し、前記基準信号と帰還信号との位相差に応じた電圧信号を発生する位相比較器と、出力信号の周波数が電圧信号によって制御される電圧制御発振器と、前記電圧制御発振器の出力から前記位相比較器の前記帰還信号の入力までの間に設けられた帰還経路と、前記帰還経路内において前記電圧制御発振器に接続され、第１のクロック信号を出力する第１の分周器と、前記帰還経路において前記第１の分周器に接続され、第２のクロック信号を出力する第２の分周器と、前記第１のクロック信号を取り出す第１の出力端子と、前記第２のクロック信号を取り出す第２の出力端子とをそれぞれ有するクロック生成器をそれぞれ有するクロック発生器が提供される。
【０００８】
本発明の第２の観点によると、共通の基準信号源からの基準信号を受け、前記基準信号に同期した出力信号をそれぞれ発生する複数のフェーズロックドループと、前記フェーズロックドループの各々の出力に縦続接続された初期状態がリセット可能な複数の分周器群、及び前記複数の分周器群の各々から周波数の異なるクロック信号群を取り出す複数の出力端子を具備するクロック生成器が提供される。
【０００９】
本発明の第３の観点によると、複数の受信ユニットを有する無線受信装置であって、前記受信ユニットの各々は、高周波信号を受信してアナログ受信信号を発生するアンテナと、前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するＲＦユニットと、前記ベースバンド信号をディジタル信号に変換するアナログ／ディジタル変換器と、前記ディジタル信号に対してデシメーションを施して復調用ディジタル信号を生成するデシメーション部と、前記復調用ディジタル信号に対してディジタル信号処理を施してデータを再生するディジタル信号処理部、及び前記アナログ／ディジタル変換器及びデシメーション部に周波数の異なるクロック信号をそれぞれ供給する前記のクロック生成器を具備する無線受信装置が提供される。
【発明の効果】
【００１０】
本発明によると、クロック信号を分配するために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。  
（第１の実施形態）  
図１は、本発明の第１の実施形態に係るクロック生成器１０であり、基準信号源１１と複数（ｎ）のフェーズロックドループ（ＰＬＬ）１２−１〜１２−ｎを有する。基準信号源１１は、生成すべきクロック信号の基準となる比較的低い周波数かつ高い周波数精度を持つ基準信号（以下、基準クロック信号という）を発生する。基準信号源１１には高精度の発振器、例えば温度補償型水晶発振器（temperature compensated crystal oscillator：ＴＣＸＯ）が用いられる。
【００１２】
ＰＬＬ１２−１〜１２−ｎは、それぞれ位相比較器（ＰＣ）１３−１〜１３−ｎ、ローパスフィルタ（ＬＰＦ）１４−１〜１４−ｎ、及び電圧制御発振器（ＶＣＯ）１５−１〜１５−ｎを有する。位相比較器１３−１〜１３−ｎの各々の一方の入力（基準信号入力）には、基準信号源１１からの基準クロック信号がそれぞれ入力される。位相比較器１３−１〜１３−ｎの各々の他方の入力（帰還信号入力）には、帰還信号が入力される。
【００１３】
ＶＣＯ１５−１〜１５−ｎの各々の出力から、位相比較器１３−１〜１３−ｎの各々の帰還信号入力までの帰還径路内に、それぞれ分周器群Ｄ１〜Ｄｍが縦続接続されている。ＶＣＯ１５−ｉの出力には出力端子Ｐ0-iが接続され、ＰＬＬ１２−ｉ（ｉ＝１〜ｎ）内の分周器群Ｄ１〜Ｄｍの出力には出力端子Ｐ1-i〜Ｐm-iがそれぞれ接続されている。これらＰＬＬ１２−ｉの出力端子Ｐ0-i及びＰ1-i〜Ｐm-iから、クロック生成器１０により生成される周波数の異なる複数のクロック信号が出力される。
【００１４】
次に、図１のクロック生成器１０の動作を説明する。ＰＬＬ１２−ｉは、基準信号源１１からの基準クロック信号と最終段の分周器Ｄｍから出力される帰還信号の位相及び周波数が一致するように動作する。ここで、分周器群Ｄ１〜Ｄｍは入力信号の立ち上がりに反応して状態を変化させると仮定する。図２（ａ）（ｂ）及び（ｃ）に、このとき基準信号源１１から出力される基準クロック信号及びＰＬＬ１２−ｉの出力端子Ｐm-i、Ｐ(m-1)-iにおけるクロック信号のタイミングチャートを示す。但し、図２は例として分周器群Ｄ１〜Ｄｍの各々が２分周の場合を示している。
【００１５】
ＰＬＬ１２−ｉが位相同期状態にある場合、すなわち基準クロック信号と帰還信号の位相及び周波数が一致している場合、図２（ａ）及び（ｂ）に示されるように基準クロック信号と出力端子Ｐm-iにおけるクロック信号の位相及び周波数は一致している。出力端子Ｐm-iにおけるクロック信号は、出力端子Ｐ(m-1)-iにおけるクロック信号の立ち上がりに反応して変化する。従って、出力端子Ｐ(m-1)-iにおけるクロック信号の状態は、図２（ｂ）に示す出力端子Ｐm-iにおけるクロック信号に立ち上がりが一致した図２（ｃ）のみが考えられ、図２（ｃ）に対して反転した図２（ｄ）のような状態とはなり得ない。
【００１６】
以下、同様に出力端子Ｐ(m-2)-i，Ｐ(m-3)-i，…，Ｐ0-iにおけるクロック信号の位相も一意に決まるので、ＰＬＬ１２−ｉの出力端子Ｐj-i（ｊ＝０〜ｍ）におけるクロック信号の周波数及び位相は一致する。従って、出力端子Ｐj-iから基準クロック信号に位相が同期した任意の周波数をもつ複数のクロック信号を取り出すことができる。分周器群Ｄ１〜Ｄｍが信号の立下りによって状態を変化させる場合も、上記と同様である。
【００１７】
個別の集積回路チップ上に配置された複数の機能ユニットを含むシステムにクロック生成器１０を適用することを考えると、ＰＬＬ１２−ｉは各機能ユニットがある集積回路チップ上にそれぞれ配置される。基準信号発生器１１は、各機能ユニットがある集積回路チップ上とは別の場所に設けられ、チップ外配線を介してＰＬＬ１２−ｉに基準クロック信号を分配する。このようにチップ外配線を通過する信号は、比較的低周波数である基準クロック信号であるから、チップ外配線を高速に駆動する必要がない。従って、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びＥＭＩノイズの発生を抑制することができる。
【００１８】
また、前述したようにＰＬＬ１２−ｉの出力端子Ｐj-i（ｉ＝１〜ｎ，ｊ＝０〜ｍ）の各々から出力されるクロック信号の周波数は一致しており、かつ同一周波数のクロック信号の位相は分周器群Ｄ１〜Ｄｍの初期状態によらず一致している。従って、ＰＬＬ１２−ｉの出力端子Ｐj-iから各機能ユニットに分配される同一周波数のクロック信号の位相を揃えることができる。このように各機能ユニットに供給される同一周波数のクロック信号の位相が一致していることは、例えば複数の機能ユニットが協働して特定の機能を達成するシステムにおいて好ましい。
【００１９】
（第２の実施形態）  
図３に示される本発明の第２の実施形態に係るクロック生成器２０は、基準信号源２１、ＰＬＬ２２−１〜２２−ｎ、分周器群Ｄ１〜Ｄｍ、及びリセット信号源２７を有する。ＰＬＬ２２−１は、位相比較器２３−１、ローパスフィルタ２４−１、ＶＣＯ２５−１及び分周器２６−１を有する。ＰＬＬ２２−１の出力（ＶＣＯ２５−１の出力）に分周器群Ｄ１〜Ｄｍが縦続に接続される。ＰＬＬ２２−２〜２２−ｎもＰＬＬ２２−１と同様に構成され、ＰＬＬ２２−２〜２２−ｎの出力（ＶＣＯ２５−２〜２５−ｎの出力）にそれぞれ分周器群Ｄ１〜Ｄｍが縦続に接続される。
【００２０】
位相比較器２３−１〜２３−ｎの一方の入力（基準信号入力）には、基準信号源２１からの基準クロック信号が入力される。位相比較器２３−１〜２３−ｎの他方の入力（帰還信号入力）には、帰還信号が入力される。ＶＣＯ２５−ｉの出力には出力端子Ｐ0-iが接続され、分周器群Ｄ１〜Ｄｍの出力には出力端子Ｐ1-i〜Ｐm-iがそれぞれ接続される。分周器群Ｄ１〜Ｄｍの初期状態は、リセット信号源２７からのリセット信号によって設定される。
【００２１】
ここで、分周器群Ｄ１〜Ｄｍが入力信号の立ち上がりに反応して状態を変化させると仮定する。このときの基準信号源２１からの基準クロック信号、ＰＬＬ２２−ｉ内の分周器２６−ｉの出力信号、及び出力端子Ｐ0-i，Ｐ1-iにおけるクロック信号のタイミングチャートを図４に示す。図４は例として分周器２６−ｉの分周比が“４”、分周器群Ｄ１〜Ｄｍの各々の分周比が“２”の場合を示している。
【００２２】
ＰＬＬ２２−ｉ（ｉ＝１〜ｎ）が位相同期状態にある場合、図４（ａ）（ｂ）に示されるように基準信号源２１からの基準クロック信号と分周器２６−ｉの出力におけるクロック信号は、位相及び周波数は一致している。分周器２６−ｉの出力におけるクロック信号は、出力端子Ｐ0-iにおけるクロック信号の立ち上がりに反応して変化する。従って、出力端子Ｐ0-iにおけるクロック信号の状態は、図４（ｂ）に示す分周器２６−ｉの出力におけるクロック信号に立ち上がりが一致した図４（ｃ）の場合のみが考えられ、図４（ｃ）に対して反転した状態とはなり得ない。このようにＰＬＬ２２−ｉから出力されるクロック信号は、分周器群Ｄ１〜Ｄｍの初期状態によらず周波数及び位相が一致している。
【００２３】
次に、出力端子Ｐ1-iでのクロック信号の状態を考えると、分周器Ｄ１の初期状態によって図４（ｄ）（ｅ）の２通りの場合が考えられる。但し、リセット信号により分周器Ｄ１の初期状態をリセットすることで分周器Ｄの出力を低レベルにすると、図４（ｄ）の場合のみが考えられる。同様に、出力端子Ｐ2-i，Ｐ3-i，…についても分周器群Ｄ２〜Ｄｍの初期状態を全て揃えることで、出力端子Ｐm-iにおけるクロック信号の状態も一意に決まる。
【００２４】
このように、ＰＬＬ２２−ｉの出力端子Ｐj-i（ｊ＝０〜ｍ）における各クロック信号の周波数及び位相は一致する。従って、クロック生成器２０の出力端子Ｐ0-i，Ｐ1-iから、位相が同期した任意の周波数をもつ複数のクロック信号を取り出すことができる。分周器群Ｄ１〜Ｄｍが信号の立下りによって状態を変化させる場合も、全く同様である。
【００２５】
個別の集積回路チップ上に配置された複数の機能ユニットを含むシステムにクロック生成器２０を適用することを考えると、ＰＬＬ２２−ｉ、及びＰＬＬ２２−ｉの出力に縦続接続される分周器群Ｄ１〜Ｄｍは、各機能ユニットがある集積回路チップ上にそれぞれ配置される。基準信号発生器３１は、各機能ユニットがある集積回路チップ上とは別の場所に設けられ、チップ外配線を介してＰＬＬ２２−ｉに基準クロック信号を分配する。
【００２６】
このようにチップ外配線を通過する信号は、比較的低周波数である基準クロック信号であるから、チップ外配線を高速に駆動する必要がない。リセット信号源２７についても、各機能ユニットがある集積回路チップ上とは別の場所に設けてもよい。リセット信号源２７は、分周器群Ｄ１〜Ｄｍの初期状態をリセットするためのリセット信号を随時発生し、それをチップ外配線を介して分周器群Ｄ１〜Ｄｍに供給する。従って、図２のクロック生成器２０によると、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びＥＭＩノイズの発生を抑制できる。
【００２７】
（第３の実施形態）  
次に、クロック生成器を用いたシステムに関する第３の実施形態について説明する。図５は本発明の第３の実施形態に係る機能システム３０を示している。機能システム３０は複数の機能ユニット３２−１〜３２−ｎ、及び各機能ユニット３２−１〜３２−ｎに対して共通のディジタル信号処理部３６を有する。機能ユニット３２−１〜３２−ｎは、例えば別々の集積回路チップ上に配置される。
【００２８】
機能ユニット３２−１〜３２−ｎは、入力されるアナログ信号をディジタル信号に変換するアナログ／ディジタル変換器（Ａ／Ｄ変換器）３３−１〜３３−ｎと、Ａ／Ｄ変換器３３−１〜３３−ｎの出力信号に対してデシメーション（時間間引き）を施すデシメーション部３４−１〜３４−ｎ、及びクロック生成ユニット３５−１〜３５−ｎを有する。デシメーション部３４−１〜３４−ｎは、Ａ／Ｄ変換器３３−１〜３３−ｎより出力されるディジタル信号であるサンプル系列から、ディジタル信号処理部３６での処理に必要なサンプルを抽出する。言い替えれば、デシメーション部３４−１〜３４−ｎはディジタル信号処理部３６での処理に必要なサンプル以外のサンプルを間引く処理を行う。Ａ／Ｄ変換器３３−１〜３３−ｎには、オーバサンプリング型Ａ／Ｄ変換器を用いてもよい。
【００２９】
ディジタル信号処理部３６は、デシメーション部３４−１〜３４−ｎからのディジタル信号に対して特定のディジタル信号処理を行い、処理出力３７を発生する。ディジタル信号処理部３６の処理内容は、機能システム３０の用途に応じて決まる。
【００３０】
クロック生成ユニット３５−ｉ（ｉ＝１〜ｎ）は、例えば図６または図７のように構成される。図６に示すクロック生成ユニット３５ｉは、図１に示したクロック生成器１０に含まれるＰＬＬ１２−ｉ（ｉ＝１〜ｎ）と基本的に同様であり、位相比較器１３−ｉ（ｉ＝１〜ｎ）、ローパスフィルタ（ＬＰＦ）１４−ｉ（ｉ＝１〜ｎ）、ＶＣＯ１５−ｉ（ｉ＝１〜ｎ）及び分周器群Ｄ１，Ｄ２をそれぞれ含む。すなわち、図６に示すクロック生成ユニット３５−ｉでは、図１に示したＰＬＬ１２−ｉの帰還経路内の分周器群Ｄ１〜Ｄｍを２段（ｍ＝２）としている。クロック生成ユニット３５−ｉには、基準信号源３１から基準クロック信号が供給される。
【００３１】
ＶＣＯ１５−ｉの出力には出力端子Ｐ0-iが接続され、分周器群Ｄ１，Ｄ２の出力には出力端子Ｐ1-i，Ｐ2-iがそれぞれ接続される。この場合、第１の実施形態で説明したように、クロック生成ユニット３５−ｉの出力端子Ｐj-i（ｊ＝１，２）におけるクロック信号の周波数と位相は一致する。出力端子Ｐ1-iから出力されるクロック信号は、図５中のＡ／Ｄ変換器３３−ｉにサンプリングクロックとして与えられる。出力端子Ｐ2-iから出力されるクロック信号は、図５中のデシメーション部３４−ｉにデシメーションのタイミングを決定するタイミング信号として与えられる。
【００３２】
一方、図７に示すクロック生成ユニット３５−ｉ（ｉ＝１〜ｎ）は図３に示したクロック生成器２０と基本的に同様であり、位相比較器２３−ｉ（ｉ＝１〜ｎ）、ローパスフィルタ（ＬＰＦ）２４−ｉ（ｉ＝１〜ｎ）、ＶＣＯ２５−ｉ（ｉ＝１〜ｎ）及び分周器２６−ｉ（ｉ＝１〜ｎ）をそれぞれ有するＰＬＬと、各ＰＬＬの出力端子に縦続接続される分周器群Ｄ１，Ｄ２をそれぞれ含む。すなわち、図７に示すクロック生成ユニット３５−ｉでは、図１に示した分周器群Ｄ１〜Ｄｍを２段（ｍ＝２）としている。ＰＬＬには、基準信号源３１から基準クロック信号が供給される。分周器群Ｄ１〜Ｄｍには、リセット信号源３９から初期状態をリセットするためのリセット信号が供給される。
【００３３】
ＶＣＯ２５−ｉの出力には出力端子Ｐ0-iが接続され、分周器群Ｄ１，Ｄ２の出力には出力端子Ｐ1-i，Ｐ2-iがそれぞれ接続される。この場合、第２の実施形態で説明したように、出力端子Ｐj-i（ｊ＝１，２）におけるクロック信号の周波数と位相は一致する。出力端子Ｐ1-iから出力されるクロック信号は、図５中のＡ／Ｄ変換器３３−ｉにサンプリングクロックとして与えられる。出力端子Ｐ2-iから出力されるクロック信号は、図５中のデシメーション部３４−ｉにデシメーションのタイミングを決定するタイミング信号として与えられる。
【００３４】
このように図５のシステムにおいて、図６または図７に示すクロック生成ユニット３５−ｉの出力端子Ｐ1-i，Ｐ2-iからそれぞれＡ／Ｄ変換器３３−ｉ及びデシメーション部３４−ｉにクロック信号を供給することで、機能ユニット３２−ｉでのサンプリング及びデシメーションのタイミングを全て同期させることができる。また、機能ユニット３２−ｉがあるチップ上にそれぞれクロック生成ユニット３５−ｉを配置し、低周波数である基準クロック信号をクロック生成ユニット３５−ｉに向けて基板上で引き回すことによって、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びＥＭＩノイズの発生を抑制できる。
【００３５】
（第４の実施形態）  
図８は、クロック生成器を用いた本発明の第４の実施形態に係るセンシングシステム４０を示している。センシングシステム４０は、複数のセンシングユニット４２−１〜４２−ｎ、及びユニット４２−１〜４２−ｎに対して共通のディジタル信号処理部４６を有する。センシングユニット４２−１〜４２−ｎは、物理量を感知してアナログ信号を出力するセンサ４３−１〜４３−ｎと、センサ４３−１〜４３−ｎから出力されるアナログ信号をディジタル信号に変換するＡ／Ｄ変換器４４−１〜４４−ｎと、Ａ／Ｄ変換器４４−１〜４４−ｎより出力されるディジタル信号に対してデシメーションを施すデシメーション部４５−１〜４５−ｎ、及びクロック生成ユニット３５−１〜３５−ｎを有している。センシングユニット４２−１〜４２−ｎは、それぞれ別々の集積回路チップ上に配置されている。
【００３６】
センサ４３−１〜４３−ｎの感知対象である物理量は、特に限定されるものではないが、例えば画像、音声、温度、圧力、あるいは湿度その他が挙げられる。画像のためのセンサとしては、例えば１次元あるいは２次元の撮像デバイスを用いることができる。音声のためのセンサとしては、例えばマイクロフォンアレイを用いることができる。ディジタル信号処理部４６は、入力されるディジタル信号に対しディジタル信号処理を施して、画像データや音声データ等の処理出力４７を得る。
【００３７】
クロック生成ユニット３５−ｉ（ｉ＝１〜ｎ）の詳細は、図６または図７に示した通りである。従って、クロック生成ユニット３５−ｉの出力端子Ｐ1-i，Ｐ2-iからそれぞれＡ／Ｄ変換器４４−ｉ及びデシメーション部４５−ｉにクロック信号を供給することで、センサ４３−ｉ（ｉ＝１〜ｎ）からの出力信号に対するサンプリング及びデシメーションのタイミングを全て同期させることができる。
【００３８】
さらに、センシングユニット４２−ｉ（ｉ＝１〜ｎ）が互いに離れた位置にある場合でも、センシングユニット４２−ｉがある集積回路チップ上にそれぞれクロック生成ユニット３５−ｉを配置し、低周波数である基準クロック信号をクロック生成ユニット３５−ｉまで基板上で引き回すことによって、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びＥＭＩノイズの発生を抑制できる。
【００３９】
（第５の実施形態）  
図９は、本発明の第５の実施形態に係る無線受信装置５０を示している。無線受信装置５０は、複数の受信ユニット５２−１〜５２−ｎ、及び受信ユニット５２−１〜５２−ｎに対して共通のディジタル信号処理部５７を有する。受信ユニット５２−１〜５２−ｎは、それぞれ別々の集積回路チップに配置されている。受信ユニット５２−１〜５２−ｎは、受信アンテナ５３−１〜５３−ｎ、ＲＦブロック５４−１〜５４−ｎ、Ａ／Ｄ変換器５５−１〜５５−ｎ、デシメーション部５６−１〜５６−ｎ及びクロック生成ユニット３５−１〜３５−ｎを含んでいる。
【００４０】
受信アンテナ５３−１〜５３−ｎは、ＲＦ信号を受信してアナログの受信信号を出力する。受信アンテナ５３−１〜５３−ｎからの受信信号は、ＲＦブロック５４−１〜５４−ｎにより増幅及び周波数変換を受け、ベースバンド信号までダウンコンバートされる。ＲＦブロック５４−１〜５４−ｎからのベースバンド信号はＡ／Ｄ変換器５５−１〜５５−ｎによりディジタル信号に変換され、さらにデシメーション部５６−１〜５６−ｎによりデシメーションが施される。ディジタル信号処理部５７は、デシメーション部５６−１〜５６−ｎからの出力信号を復調してデータ５８を出力する。
【００４１】
図９に示されるような複数の受信アンテナ５３−１〜５３−ｎを含む無線受信装置においては、各アンテナからの受信信号間の位相関係が重要となる。複数の受信アンテナを有する無線受信装置として、多入力−多出力（multi input multi output: ＭＩＭＯ）受信機や、ダイバーシチ受信機が知られている。
【００４２】
ＭＩＭＯシステムでは、無線送信装置から複数の送信アンテナを用いてデータを並列に送信する。一方、ＭＩＭＯ受信機と呼ばれる無線受信装置では、送信装置から空間伝搬路を経て送信されるＲＦ信号を複数の受信アンテナにより受信し、受信信号に対してＭＩＭＯ信号処理と呼ばれる信号処理を施して復調及び復号を行い、元のデータを再生する。ダイバーシチ受信機では、複数の受信アンテナからの受信信号に対して公知の種々のアルゴリズムに基づいてダイバーシチ合成を行った後、復調及び復号を行って元のデータを再生する。ＭＩＭＯ信号処理やダイバーシチ合成処理は、ディジタル信号処理部５７によって行われる。
【００４３】
これらの場合、受信アンテナ５３−ｉ（ｉ＝１〜ｎ）からＲＦブロック５４−ｉ、Ａ／Ｄ変換器５５−ｉ及びデシメーション部５６−ｉを経てディジタル信号処理部５７に入力される受信信号の位相が揃っていることが重要である。このためには、アンテナ部５３−１〜５３−ｎからの受信信号を後段のＡ／Ｄ変換器５５−ｉにおいて同じタイミングでサンプリングし、かつデシメーション部５６−ｉにおいて同じタイミングでデシメーションを行う必要がある。さらに、Ａ／Ｄ変換器５５−ｉとデシメーション部５６−ｉに供給されるクロック信号の位相関係は一定であるのが望ましい。Ａ／Ｄ変換器５５−ｉとデシメーション部５６−ｉに供給されるクロック信号のタイミングがランダムな場合、受信アンテナ５３−ｉで受信した各信号間の位相関係が分からなくなるからである。
【００４４】
クロック生成ユニット３５−ｉ（ｉ＝１〜ｎ）の詳細は、図６または図７に示した通りである。すなわち、クロック生成ユニット３５−ｉ（ｉ＝１〜ｎ）の出力端子Ｐj-i（ｊ＝１，２）におけるクロック信号の周波数及び位相は一致しており、さらに出力端子Ｐ1-iにおけるクロック信号と出力端子Ｐ2-iにおけるクロック信号の位相関係も常に一定である。従って、クロック生成ユニット３５−ｉの出力端子Ｐ1-i，Ｐ2-iからそれぞれＡ／Ｄ変換器５４−ｉ及びデシメーション部５５−ｉにクロック信号を供給することで、受信アンテナ５３−ｉからＲＦブロック５４−ｉを経てＡ／Ｄ変換器５５−ｉ及びデシメーション部５６−ｉを入力される信号に対するサンプリング及びデシメーションのタイミングを全て同期させることができる。これにより受信アンテナ５３−１〜５３−ｎから出力される各受信信号間の位相関係を正しく保つことができるため、ディジタル信号処理部５７でのＭＩＭＯ信号処理やダイバーシチ合成処理を良好に行うことができる。
【００４５】
また、受信ユニット５２−ｉ（ｉ＝１〜ｎ）が互いに離れた位置にある場合でも、各ユニット５２−ｉがある集積回路チップ上にそれぞれクロック生成ユニット３５−ｉを配置し、低周波数である基準クロック信号をクロック生成ユニット３５−ｉまで基板上で引き回すことにより、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びＥＭＩノイズの発生を抑制できる。
【００４６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るクロック生成器のブロック図
【図２】図１のクロック生成器の動作を示すタイミングチャート
【図３】本発明の第２の実施形態に係るクロック生成器のブロック図
【図４】図２のクロック生成器の動作を示すタイミングチャート
【図５】本発明の第３の実施形態に係るシステムのブロック図
【図６】クロック生成ユニットの一例を示すブロック図
【図７】クロック生成ユニットの他の例を示すブロック図
【図８】本発明の第４の実施形態に係るセンシングシステムのブロック図
【図９】本発明の第５の実施形態に係る無線受信装置のブロック図
【符号の説明】
【００４８】
１０・・・クロック生成器；
１１・・・基準信号源；
１２−１〜１２−ｎ・・・ＰＬＬ；
１３−１〜１３−ｎ・・・位相比較器；
１４−１〜１４−ｎ・・・ローパスフィルタ；
１５−１〜１５−ｎ・・・ＶＣＯ；
Ｄ１〜Ｄｍ・・・分周器群；
２０・・・クロック生成器；
２１・・・基準信号源；
２２−１〜２２−ｎ・・・ＰＬＬ；
２３−１〜２３−ｎ・・・位相比較器；
２５−１〜２５−ｎ・・・ＶＣＯ；
２６−１〜２６−ｎ・・・分周器；
２７・・・リセット信号源；
３０・・・センシングシステム；
３２−１〜３２−ｎ・・・機能ユニット；
３３−１〜３３−ｎ・・・Ａ／Ｄ変換器；
３４−１〜３４−ｎ・・・デシメーション部；
３５−１〜３５−ｎ・・・クロック生成ユニット；
３６・・・ディジタル信号処理部；
３９・・・リセット信号源；
４０…機能システム；
４１・・・基準信号源；
４２−１〜４２−ｎ・・・センシングユニット；
４３−１〜４３−ｎ・・・センサ；
４４−１〜４４−ｎ・・・Ａ／Ｄ変換器；
４５−１〜４５−ｎ・・・デシメーション部；
４６・・・ディジタル信号処理部；
５０・・・無線受信装置；
５１・・・基準信号源；
５２−１〜５２−ｎ・・・受信ユニット；
５３−１〜５３−ｎ・・・受信アンテナ；
５４−１〜５４−ｎ・・・ＲＦブロック；
５５−１〜５５−ｎ・・・Ａ／Ｄ変換器；
５６−１〜５６−ｎ・・・デシメーション部；
５７・・・ディジタル信号処理部；
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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