(57)【要約】【課題】複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成できる半導体素子の形成方法を提供する。【解決手段】半導体基板１００上に複数のゲートスタック１１０を形成する段階と;前記半導体基板１００上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給することで、前記複数のゲートスタック１１０上にスペーサ酸化膜１１８を形成する段階と；を含んで半導体素子のトランジスタ形成方法を構成する。【選択図】図１(Ｄ)
2007103892.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数のゲートスタックを形成する段階と、
前記半導体基板上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給することで、前記複数のゲートスタック上にスペーサ酸化膜を形成する段階と、
を含むことを特徴とする半導体素子のトランジスタ形成方法。
【請求項２】
前記ゲートスタックの形成段階後、前記複数のゲートスタックの表面を酸化する段階と、
前記複数のゲートスタック両側の半導体基板内にＬＤＤ領域を形成する段階と、
前記複数のゲートスタック上にバッファ酸化膜及びスペーサ窒化膜を順次形成する段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項３】
前記トリス(ｔｅｒｔ-アルコキシ)シラノールは、トリス(ｔｅｒｔ-ブトキシ)シラノールまたはトリス(ｔｅｒｔ-ペントキシ)シラノールであることを特徴とする請求項１または請求項２に記載の半導体素子のトランジスタ形成方法。
【請求項４】
前記スペーサ酸化膜の形成段階は、常圧以下の圧力及び２２５〜２５０℃の温度で行うことを特徴とする請求項１または請求項２に記載の半導体素子のトランジスタ形成方法。
【請求項５】
前記スペーサ酸化膜の形成段階前に、前記半導体基板の表面を酸性水溶液で洗浄する段階をさらに含むことを特徴とする請求項１または２に記載の半導体素子のトランジスタ形成方法。
【請求項６】
前記酸性水溶液は、ＨＦ水溶液であることを特徴とする請求項５に記載の半導体素子のトランジスタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、均一な厚さのスペーサ酸化膜を迅速に形成できる半導体素子のトランジスタ形成方法に関するものである。
【背景技術】
【０００２】
半導体素子のトランジスタ、特にＰＭＯＳ及びＮＭＯＳからなるペリ(peri)トランジスタの電気的特性は、ゲートの厚さの均一度に大きく依存する。すなわち、一つのウエハーまたは相異なる各ウエハー内で均一な厚さでゲートを形成した場合、素子の電気的特性が一層均一に向上することで、素子が一層安定的に動作できるとともに、全体的な素子製造工程の収率も向上できる。
【０００３】
一方、従来は、次のような工程によりゲートを含む半導体素子のトランジスタを形成した。
【０００４】
まず、半導体基板上にゲート絶縁膜、ゲート導電膜及びハードマスク膜などからなる複数のゲートスタックを形成し、それら複数のゲートスタックに低濃度の不純物を注入することで、前記複数のゲートスタック両側の半導体基板内にＬＤＤ(Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。
【０００５】
次いで、例えば、ＬＰＣＶＤ方法などのＣＶＤ方法でＴＥＯＳなどの酸化膜を蒸着して前記複数のゲートスタック上にスペーサ酸化膜を形成し、このスペーサ酸化膜に対するブランケットエッチング(ｂｌａｎｋｅｔ ｅｔｃｈｉｎｇ)を行って前記複数のゲートスタックの両側壁にゲートスペーサを形成する。その結果、半導体基板上には、前記ゲートスタック及びゲートスペーサからなる複数のゲートが形成される。
【０００６】
その後、前記複数のゲート両側の半導体基板内に高濃度の不純物を注入してソース/ドレインを形成することで、最終的にＬＤＤ構造を有する半導体素子のトランジスタを形成する。
【０００７】
上述した従来の半導体素子のトランジスタ形成方法は、主に、高速動作が要求されるＰＭＯＳ及びＮＭＯＳからなるペリトランジスタの形成に適用されたものであり、その他にも、多様な半導体素子の製造工程で幅広く適用されてきた。
【０００８】
しかしながら、最近、半導体素子の高集積化及び超微細化に伴い、同一広さの半導体基板上に形成される前記複数のゲートスタックの稠密度が一層増加するとともに、単一の半導体基板内でも、より多数のゲートスタックが稠密に形成される領域及び比較的少数のゲートスタックが疎らに形成される領域が同時に存在し、各領域別に前記複数のゲートスタックの稠密度が異なるようになった。
【０００９】
そのため、前記複数のゲートスタックの稠密度とは関係なしに、全ての領域における前記複数のゲートスタックの側壁に均一な厚さでゲートスペーサを形成し、かつ、前記ゲートスタック及びゲートスペーサからなる複数のゲートを均一な厚さで形成することにより、これらゲートを含む半導体素子のトランジスタの電気的特性を一層均一に向上させる必要があった。
【００１０】
しかしながら、従来のＬＰＣＶＤ方法などのＣＶＤ方法でスペーサ酸化膜を形成し、これに対するブランケットエッチングによってゲートスペーサを形成すると、前記ＣＶＤ方法の特性上、各領域別に異なる稠密度で、前記複数のゲートスタックが形成された半導体基板上に均一な厚さでスペーサ酸化膜を形成できないため、全ての領域における前記複数のゲートスタックの側壁にゲートスペーサを均一な厚さで形成できないという問題点があった。すなわち、前記ＣＶＤ方法でスペーサ酸化膜を形成したとき、複数のゲートスタックが稠密に形成された領域では前記スペーサ酸化膜が薄い厚さで形成される反面、前記複数のゲートスタックが疎らに形成された領域では前記スペーサ酸化膜が厚く形成される。その結果、前記スペーサ酸化膜に対するブラケットエッチングによって形成されるゲートスペーサの厚さは、単一の半導体基板内で各領域別に異なり、さらに、相異なる各半導体基板内でも異なるようになる。
【００１１】
上述したように、ゲートスペーサが各領域別に相異なる厚さで形成され、さらに、各半導体基板によっても相異なる厚さで形成されるにつれて、前記ゲートスタック及びゲートスペーサからなる複数のゲートの厚さも互いに不均一になるため、半導体素子のトランジスタの電気的特性、例えば、ＰＭＯＳのＶｔ特性が不均一になる(すなわち、ＰＭＯＳのＶｔ領域別差が大きくなる)。
【００１２】
そのため、従来の技術によると、前記ＰＭＯＳのＶｔ特性などの半導体素子のトランジスタの電気的特性が不均一化及び悪化されるにつれて、全体的な素子製造工程の収率が著しく低下するとともに、半導体素子のトランジスタ、特にペリトランジスタの動作にエラーが発生することで、半導体素子のトランジスタが安定的に動作できなくなるという問題点があった。
【００１３】
上記の問題点を解決するために、従来は、前記ＬＰＣＶＤ方法などのＣＶＤ方法の代わりに、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法を用いて前記スペーサ酸化膜を形成することで、ゲートスペーサ及びゲートを一層均一な厚さで形成しようとする試みがあった。
【００１４】
しかしながら、当業者にはよく知られているように、前記ＡＬＤ方法は、一つのサイクル当りに単一の原子層のみが成長する低い蒸着速度を有し、かつ、量産性が極めて低い蒸着方法であるため、半導体素子の大量生産のための量産工程には適用できないという問題点があった。
【００１５】
上述した従来の問題点によって、前記複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成できる工程技術の開発が要求されつつある。
【００１６】
【特許文献１】米国特許第６，６３８，８７９号明細書
【特許文献２】米国特許第６，６６４，１５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成できる半導体素子の形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の目的を達成するために、本発明は、半導体基板上に複数のゲートスタックを形成する段階と;前記半導体基板上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給することで、前記複数のゲートスタック上にスペーサ酸化膜を形成する段階と；を含むことを特徴とする半導体素子のトランジスタ形成方法を提供する。
【００１９】
本発明による半導体素子のトランジスタ形成方法は、前記ゲートスタックの形成段階後、前記複数のゲートスタックの表面を酸化する段階と;前記複数のゲートスタック両側の半導体基板内にＬＤＤ領域を形成する段階と；前記複数のゲートスタック上にバッファ酸化膜及びスペーサ窒化膜を順次形成する段階と；をさらに含む。
【００２０】
また、本発明による半導体素子のトランジスタ形成方法において、前記トリス(ｔｅｒｔ-アルコキシ)シラノールは、トリス(ｔｅｒｔ-ブトキシ)シラノールまたはトリス(ｔｅｒｔ-ペントキシ)シラノールである。
【００２１】
また、本発明による半導体素子のトランジスタ形成方法における前記スペーサ酸化膜の形成段階は、常圧以下の圧力及び２２５〜２５０℃の温度で行うことが好ましい。
【００２２】
また、本発明による半導体素子のトランジスタ形成方法は、前記スペーサ酸化膜の形成段階前に、前記半導体基板の表面を酸性水溶液で洗浄する段階をさらに含み、このとき、前記酸性水溶液は、ＨＦ水溶液である。
【発明の効果】
【００２３】
本発明によると、複数のゲートスタックの稠密度とは関係なしに、全ての領域にかけて、半導体素子のトランジスタをなすゲートスペーサ及びこれを含むゲートを均一な厚さで形成できるという効果がある。
【００２４】
さらに、半導体素子のトランジスタの電気的特性を均一に向上するため、半導体素子の安定的な動作によって半導体素子の品質及び信頼性を大きく向上できるとともに、全体的な素子製造工程の収率も大いに向上できるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の一実施形態による半導体素子のトランジスタ形成方法を詳しく説明する。
【００２６】
図１(Ａ)乃至図１(Ｄ)は、本発明の一実施形態による半導体素子のトランジスタ形成工程を順次示した断面図で、図２は、図１のトランジスタ形成方法におけるスペーサ酸化膜形成工程の反応原理を示した図である。
【００２７】
本実施形態によって半導体素子のトランジスタを形成するとき、まず、図１(Ａ)に示すように、半導体基板１００上に複数のゲートスタック１１０を形成する。ここで、このゲートスタック１１０は、酸化膜などからなるゲート絶縁膜１０２、ポリシリコン膜などからなるゲート導電膜１０４、タングステンシリサイド膜などからなる金属シリサイド膜１０６及び窒化膜などからなるハードマスク膜１０８を半導体基板１００上に順次積層した後、感光膜(図示せず)を用いた写真エッチング工程によって前記ハードマスク膜１０８、金属シリサイド膜１０６、ゲート導電膜１０４及びゲート絶縁膜１０２を順次パターニングして形成されたものである。
【００２８】
次いで、前記複数のゲートスタック１１０を形成した後、前記パターニングのためのエッチング工程で加えられた損傷を緩和するために、前記複数のゲートスタック１１０の表面を軽く酸化してから、低濃度の不純物を注入して前記複数のゲートスタック１１０両側の半導体基板１００内にＬＤＤ領域(図示せず)を形成する。
【００２９】
その後、図１(Ｂ)に示すように、前記複数のゲートスタック１１０を含む半導体基板１００の全面にバッファ酸化膜１１４及びスペーサ窒化膜１１６を順次形成する。ここで、前記バッファ酸化膜１１４は、スペーサ窒化膜１１６と半導体基板１００とが直接接触して発生するストレスを防止する役割をし、前記スペーサ窒化膜１１６は、後続の不純物注入工程及びエッチング工程などに対するバリア膜の役割をする。
【００３０】
一方、図１(Ａ)及び図１(Ｂ)に示した各工程段階、すなわち、複数のゲートスタック１１０の形成工程からスペーサ窒化膜１１６の形成工程は、当業者によく知られた通常のトランジスタの形成方法によるので、これに対する具体的な説明は省略する。
【００３１】
前記スペーサ窒化膜１１６を形成した後、図１(Ｃ)に示すように、前記バッファ酸化膜１１４及びスペーサ窒化膜１１６が形成された複数のゲートスタック１１０上にスペーサ酸化膜１１８を蒸着する。すなわち、本実施形態においては、従来のＬＰＣＶＤ方法などのＣＶＤ方法またはＡＬＤ方法によって前記スペーサ酸化膜１１８を形成するのではなく、気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給して酸化膜を形成するＰＤＬ（Ｐｕｌｓｅ  Ｄｉｅｌｅｃｔｒｉｃ  Ｌａｙｅｒ）蒸着方法によって前記スペーサ酸化膜１１８を形成する。
【００３２】
以下、ＰＤＬ蒸着方法を用いた酸化膜の形成工程の具体的な反応原理について、図２に基づいて説明する。
【００３３】
図２に示すように、前記ＰＤＬ蒸着方法で酸化膜を形成するとき、まず、酸化膜が形成される被蒸着層２００上に気体状態のトリメチルアルミニウムを供給する。すると、前記被蒸着層２００のシリコンと前記トリメチルアルミニウムのアルミニウムとが互いに反応し、前記被蒸着層２００の表面がメチルアルミニウムによって覆われる。
【００３４】
その後、前記メチルアルミニウムによって覆われた被蒸着層２００上に気体状態のトリス(ｔｅｒｔ-アルコキシ)シラノール、例えば、気体状態のトリス(ｔｅｒｔ-ブトキシ)シラノールまたはトリス(ｔｅｒｔ-ペントキシ)シラノールを供給すると、前記トリス(ｔｅｒｔ-アルコキシ)シラノールと前記被蒸着層２００を覆うメチルアルミニウムとが互いに反応し、前記メチルアルミニウムと前記トリス(ｔｅｒｔ-アルコキシ)シラノールの酸素とが互いに結合する(図２の第１段階を参照)。
【００３５】
このとき、前記一つの分子のメチルアルミニウムと一つの分子のトリス(ｔｅｒｔ-アルコキシ)シラノールとが互いに反応した後、前記アルミニウムの触媒作用によって、他のトリス(ｔｅｒｔ-アルコキシ)シラノール分子がメチルアルミニウムに拡散し、前記被蒸着層２００を覆うアルミニウムとこれに結合する酸素との間で追加的に反応して結合するため、前記被蒸着層２００を覆うアルミニウムに単一分子層のトリス(ｔｅｒｔ-アルコキシ)シラノールのみが反応するのではなく、多数の分子層のトリス(ｔｅｒｔ-アルコキシ)シラノールが反応するようになる(図２の第２段階を参照)。
【００３６】
上述した過程により、被蒸着層２００を覆うアルミニウムに多数の分子のトリス(ｔｅｒｔ-アルコキシ)シラノールが反応及び結合してシロキサン高分子が形成されると、これら各シロキサン高分子の相互反応により各シロキサン高分子どうしが架橋結合を形成する(図２の第３段階を参照)。その結果、この架橋結合によって、被蒸着層２００を覆うアルミニウムに結合されたシリコン-酸素結合が全ての領域にかけて均一の数で形成される。
【００３７】
以上の過程により、被蒸着層２００上には、酸化アルミニウムなどのアルミニウム膜及びこのアルミニウム膜上の酸化膜が形成される(図２の第４段階を参照)。前記気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給して上述した過程を繰り返すことで、所望の厚さで酸化膜を形成できる。
【００３８】
ところが、上記の反応原理を有するＰＤＬ蒸着方法によって酸化膜を形成すると、前記アルミニウムの触媒作用によって一サイクル当りに多数の分子層が成長するため、従来のＡＬＤ方法に比べて非常に速い速度(約１００倍の速度)で酸化膜を形成できるとともに、磁気制御的な性質によって、ＡＬＤ方法とほぼ同じく、全ての領域にかけて均一な厚さで酸化膜を形成できる。
【００３９】
したがって、ＰＤＬ蒸着方法を用いて前記半導体基板１００上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給し、前記複数のゲートスタック１１０上にスペーサ酸化膜１１８を形成すると、前記複数のゲートスタック１１０の稠密度とは関係なしに、全ての領域にかけて均一な厚さでスペーサ酸化膜１１８を形成できる。
【００４０】
一方、前記ＰＤＬ蒸着方法を用いたスペーサ酸化膜１１８の形成工程は、常圧以下の圧力及び２２５〜２５０℃の温度で行うことが好ましい。この工程条件は、ＰＤＬ蒸着方法によって均一な厚さの酸化膜を最も速い速度で形成する最適な工程条件であり、この工程条件下で、前記スペーサ酸化膜１１８を均一な厚さで最も速く形成できる。
【００４１】
また、前記スペーサ酸化膜１１８の形成工程を行う直前に、前記複数のゲートスタック１１０が形成された半導体基板１００の表面をＨＦ水溶液などの酸性水溶液で洗浄する工程をさらに行うことが好ましい。この洗浄工程を経ると、前記半導体基板１００の表面が水酸化されることで、前記気体状態のトリメチルアルミニウムとの反応性が大きく向上する。よって、前記ＰＤＬ蒸着方法により、均一な厚さのスペーサ酸化膜１１８を一層迅速に形成できる。
【００４２】
一方、図１(Ｄ)に示すように、前記スペーサ酸化膜１１８を形成した後、通常のトランジスタ形成工程によって前記バッファ酸化膜１１４及びスペーサ窒化膜１１６を順次エッチングし、前記スペーサ酸化膜１１８に対するブランケットエッチング工程を行って前記複数のゲートスタック１１０の両側壁にゲートスペーサ１２０を形成する。その結果、半導体基板１００上に前記ゲートスタック１１０及びゲートスペーサ１２０からなる複数のゲート１３０が形成される。続いて、前記複数のゲート１３０両側の半導体基板１００内に高農度の不純物を注入してソース/ドレイン(図示せず)を形成することで、最終的にＬＤＤ構造を有する半導体素子のトランジスタを形成する。
【００４３】
上述した本実施形態による半導体素子のトランジスタ形成方法によると、前記複数のゲートスタック１１０の稠密度とは関係なしに、全ての領域にかけて均一な厚さのスペーサ酸化膜１１８が形成される。したがって、このスペーサ酸化膜１１８に対するブランケットエッチングによって最終的に形成されるゲートスペーサ１２０及びこれを含むゲート１３０も、均一な厚さで形成されるので、半導体素子のトランジスタの電気的特性、例えば、ＰＭＯＳのＶｔ特性を均一に向上できる。
【００４４】
本発明者たちの実験結果によると、従来のＬＰＣＶＤ方法などのＣＶＤ方法でスペーサ酸化膜を形成した場合、ゲートスペーサ及びゲートが各領域別に不均一な厚さで形成されることで、ＰＭＯＳのＶｔ領域別差が２２０ｍＶに達して半導体素子のトランジスタの電気的特性が大きく不均一化及び悪化された。しかし、本実施形態によるＰＤＬ蒸着方法でスペーサ酸化膜を形成すると、ゲートスペーサ及びゲートが均一な厚さで形成されることで、ＰＭＯＳのＶｔ領域別差が１５０ｍＶに過ぎなかった(約７０ｍＶの改善効果がある)。また、ＰＭＯＳのＶｔローディング効果の領域別差を測定した結果によっても、従来は１７２ｍＶに達したが、本実施形態は２９ｍＶに過ぎなく、約１４０ｍＶの改善効果があった。
【００４５】
上述したように、本実施形態によって半導体素子のトランジスタを形成すると、半導体素子のトランジスタの電気的特性、特に、ペリトランジスタの電気的特性を均一に向上することで、半導体素子を安定的に動作できるとともに、全体的な素子製造工程の収率も大きく向上できる。
【００４６】
以上、本発明の好ましい実施形態について詳しく説明したが、本発明の権利範囲は、これに限定されるものでなく、特許請求の範囲で定義する本発明の基本概念を用いた当業者の多様な変形及び改良形態も本発明の権利範囲に属する。
【００４７】
例えば、上述した実施形態では、バッファ酸化膜及びスペーサ窒化膜と共にスペーサ酸化膜を形成し、これら膜をエッチングしてゲートスペーサを形成したが、スペーサ酸化膜の単一膜によりゲートスペーサを形成する半導体素子のトランジスタ形成方法も、スペーサ窒化膜及びスペーサ酸化膜の二重膜によりゲートスペーサを形成する半導体素子のトランジスタ形成方法も、特許請求の範囲によって定義される本発明の権利範囲内に含まれる。
【図面の簡単な説明】
【００４８】
【図１（Ａ）】本発明の一実施形態による半導体素子のトランジスタ形成工程を順次示した断面図である。
【図１（Ｂ）】本発明の一実施形態による半導体素子のトランジスタ形成工程を順次示した断面図である。
【図１（Ｃ）】本発明の一実施形態による半導体素子のトランジスタ形成工程を順次示した断面図である。
【図１（Ｄ）】本発明の一実施形態による半導体素子のトランジスタ形成工程を順次示した断面図である。
【図２】図１のトランジスタ形成方法におけるスペーサ酸化膜形成工程の反応原理を示した図である。
【符号の説明】
【００４９】
１００  半導体基板、１０２  ゲート絶縁膜、１０４  ゲート導電膜、１０６  金属シリサイド膜、１０８  ハードマスク膜、１１０  ゲートスタック、１１４  バッファ酸化膜、１１６  スペーサ窒化膜、１１８  スペーサ酸化膜、１２０  ゲートスペーサ、１３０  ゲート。
【図１（Ａ）】
2007103892.tif 000003
【図１（Ｂ）】
2007103892.tif 000004
【図１（Ｃ）】
2007103892.tif 000005
【図１（Ｄ）】
2007103892.tif 000006
【図２】
2007103892.tif 000007