(57)【要約】【課題】不揮発性半導体記憶装置の書き込み特性の劣化を防止すること。【解決手段】本発明に係る不揮発性半導体記憶装置１は、電界効果トランジスタ型の複数のメモリセル２と、ソースバイアス制御回路１０と、ドレインバイアス制御回路２０とを備える。ソースバイアス制御回路１０は、書き込み動作時、複数のメモリセル２のソースに共通に接続されたソース線３の電位ＶＣＳを可変に設定する。ドレインバイアス制御回路２０は、書き込み動作時、複数のメモリセル２のドレインの電位ＶＤを、上記ソース線３の電位ＶＣＳに応じて可変に設定する。【選択図】図１
2007334925.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ型の複数のメモリセルと、
書き込み動作時、前記複数のメモリセルのソースに共通に接続されたソース線の電位を可変に設定するソースバイアス制御回路と、
前記書き込み動作時、前記複数のメモリセルのドレインの電位を前記ソース線の電位に応じて可変に設定するドレインバイアス制御回路と
を備える
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記ドレインバイアス制御回路は、前記ソース線の電位が高くなるにつれ、前記ドレインの電位を高く設定する
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置であって、
前記ソースバイアス制御回路は、前記ソース線の電位を正に設定する
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
可変の第１基準電位及び第２基準電位を生成する基準電位発生回路を更に備え、
前記第１基準電位及び前記第２基準電位は相関を有し、
前記ソースバイアス制御回路は、前記第１基準電位に応じて前記ソース線の電位を設定し、
前記ドレインバイアス制御回路は、前記第２基準電位に応じて前記ドレインの電位を設定する
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置であって、
前記第１基準電位と前記第２基準電位とは互いに等しい
不揮発性半導体記憶装置。
【請求項６】
請求項４又は５に記載の不揮発性半導体記憶装置であって、
前記基準電位発生回路は、書き込みモードに応じて、前記第１基準電位及び前記第２基準電位を変化させる
不揮発性半導体記憶装置。
【請求項７】
請求項４乃至６のいずれかに記載の不揮発性半導体記憶装置であって、
前記ドレインバイアス制御回路は、
書き込みデータに応じた電位が印加されるノードと、
前記ノードと前記複数のメモリセルのドレインとの間に介在するＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートに前記第２基準電位を印加するゲート電位制御回路と
を含む
不揮発性半導体記憶装置。
【請求項８】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
前記ソース線は、前記ドレインバイアス制御回路に接続され、
前記ドレインバイアス制御回路は、前記ソース線の電位に基づいて、前記ドレインの電位を設定する
不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置であって、
前記ソースバイアス制御回路は、書き込みモードに応じて、前記ソース線の電位を変化させる
不揮発性半導体記憶装置。
【請求項１０】
請求項８又は９に記載の不揮発性半導体記憶装置であって、
前記ドレインバイアス制御回路は、
書き込みデータに応じた電位が印加されるノードと、
前記ノードと前記複数のメモリセルのドレインとの間に介在するＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートに前記ソース線の電位を印加するゲート電位制御回路と
を含む
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。特に、本発明は、電界効果トランジスタ型のメモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリにおいては、１つのセクタに含まれるメモリセル群に対して一括で消去が行われる。セクタに含まれるメモリセル群の消去特性のばらつきにより、消去動作の結果、メモリセルの閾値電圧（以下、Ｖｔｍと参照される）が０Ｖ以下（デプレッションレベル）となるメモリセルが発生する場合がある。その後、ＣＨＥ（Channel Hot Electron）方式で次の書き込みが実行されると、メモリセル群のドレインには所定の書き込み電位が印加される。この時、デプレッションレベルのメモリセルが非選択であっても（制御ゲート電位＝接地レベル）、そのメモリセルにオフリーク電流が流れてしまう。非選択セルからビット線にオフリーク電流が流れると、書き込み対象の選択セルに十分な書き込み電流が流れず、書き込み特性が劣化する。
【０００３】
このような問題に対する対策の１つとして、「ソースバイアス書き込み」が実用化されている。そのソースバイアス書き込みによれば、書き込み動作において、メモリセル群に共通に接続されている共通ソース線に、所定の正の電位が印加される。その結果、基板効果によって閾値電圧Ｖｔｍが上昇し、非選択セルを流れるオフリーク電流が抑制される。
【０００４】
ソース電位の制御に関連する従来技術として、特許文献１や特許文献２に記載されたものが知られている。特許文献１に記載されたフラッシュメモリ装置によれば、抵抗器のアレイが、共通ソース線とグランドとの間に接続される。メモリセルへの書き込み時、抵抗器の値が選択され、ソース電位が上昇する。特許文献２に記載された不揮発性半導体記憶装置によれば、メモリセルの読み出し時に、共通ソース線に所定のバイアス電圧が印加される。
【０００５】
【特許文献１】特表２００３−５０７８３４号公報
【特許文献２】特開２０００−２７６８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者は、次の点に初めて着目した。メモリセルに対する書き込み・消去が繰り返されると、デプレッションレベルのメモリセルの閾値電圧が更に低くなる場合がある。ここで、基板効果を更に強くするために、ソースバイアス書き込みにおけるソース電位を更に増加させることも可能である。しかしながら、ソース電位があるレベルを超えると、メモリセルにおいて十分なドレイン−ソース電圧Ｖｄｓを確保することができなくなる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れなくなる。このことは、書き込み特性の著しい悪化、もしくは、書き込みが不可能になる事態を招く。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明に係る不揮発性半導体記憶装置（１）は、電界効果トランジスタ型の複数のメモリセル（２）と、ソースバイアス制御回路（１０）と、ドレインバイアス制御回路（２０）とを備える。ソースバイアス制御回路（１０）は、書き込み動作時、複数のメモリセル（２）のソースに共通に接続されたソース線（３）の電位（ＶＣＳ）を可変に設定する。ドレインバイアス制御回路（２０）は、書き込み動作時、複数のメモリセル（２）のドレインの電位（ＶＤ）を、上記ソース線（３）の電位（ＶＣＳ）に応じて可変に設定する。
【０００９】
このように、本発明に係る不揮発性半導体記憶装置（１）によれば、ソース線（３）の電位（ＶＣＳ）に応じた電位（ＶＤ）が、メモリセル（２）のドレインに印加される。ソース電位（ＶＣＳ）が高くなるにつれて、ドレイン電位（ＶＤ）も高くなる。従って、メモリセル（２）に対する書き込み時に、十分なドレイン−ソース電圧を確保することが可能となる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れ、書き込み不良が防止される。特に、ソースバイアス書き込みにおいては、オフリーク電流を抑制するために、ソース電位が高く設定される。そのような場合においても、十分なドレイン−ソース電圧が確保されるため、書き込み特性の劣化が防止され、また、書き込み時間のオーバヘッドが抑制される。
【発明の効果】
【００１０】
本発明に係る不揮発性半導体記憶装置によれば、書き込み特性の劣化が防止される。
【発明を実施するための最良の形態】
【００１１】
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置を説明する。本実施の形態に係る不揮発性半導体記憶装置は、例えば、ＮＯＲ型のフラッシュメモリである。
【００１２】
１．第１の実施の形態
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１の構成を示している。その不揮発性半導体記憶装置１は、セクタ１００、Ｙセレクタ１１０、書き込み回路１２０、及びセンスアンプ１３０を備えている。セクタ１００は、一括消去が行われる単位であり、複数のメモリセル２を有している。各メモリセル２は、電界効果トランジスタ型の不揮発性メモリセルである。例えば、メモリセル２は、浮遊ゲート及び制御ゲートを有するスタック型あるいはスプリットゲート型のメモリセルである。また、メモリセル２は、ＯＮＯ膜を電荷蓄積膜として有するＭＯＮＯＳであってもよい。それら複数のメモリセル２のソースは、ソース線３に共通に接続されている。また、複数のメモリセル２のドレインは、Ｙセレクタ１１０を介して、書き込み回路１２０及びセンスアンプ１３０に接続されている。
【００１３】
消去動作の結果、デプレッションレベルのメモリセル２が発生すると、オフリーク電流が流れる。そのオフリーク電流を抑制するために、「ソースバイアス書き込み」が採用される。そのため、不揮発性半導体記憶装置１には、ソース線３の電位ＶＣＳを制御するソースバイアス制御回路１０が設けられている。書き込み動作時、ソースバイアス制御回路１０は、ソース電位ＶＣＳを正に設定する。その結果、基板効果によって閾値電圧Ｖｔｍが上昇し、オフリーク電流が抑制される。
【００１４】
メモリセル２に対する書き込み・消去が繰り返されると、デプレッションレベルのメモリセルの閾値電圧Ｖｔｍが更に低くなる場合がある。その場合、オフリーク電流が更に強くなる。よって、ソースバイアス制御回路１０は、ソース電位ＶＣＳを更に増加させる。好適には、ソース線３を流れる電流が検出され、その総電流量に応じてソース電位ＶＣＳが可変に制御されるとよい。つまり、ソース線３を流れる電流量が大きくなるほど、ソースバイアス制御回路１０は、ソース電位ＶＣＳをより高く設定する。
【００１５】
但し、ソース電位ＶＣＳがあるレベルを超えると、メモリセル２において十分なドレイン−ソース電圧Ｖｄｓを確保することができなくなる。このことは、書き込み特性の劣化を招く。従って、本実施の形態に係る書き込み回路１２０には、メモリセル２のドレイン電位ＶＤを制御するためのドレインバイアス制御回路２０が設けられている。このドレインバイアス制御回路２０は、ソース電位ＶＣＳに応じて、ドレイン電位ＶＤを可変に設定することができる。つまり、ソース電位ＶＣＳが高くなるほど、ドレインバイアス制御回路２０は、ドレイン電位ＶＤをより高く設定する。
【００１６】
図２は、本実施の形態の概念を要約的に示している。ソースバイアス制御回路１０は、ソース線３を流れる総電流値を検出し、その総電流値に応じてソース電位ＶＣＳを決定する。つまり、総電流値が大きくなるほど、ソースバイアス制御回路１０は、ソース電位ＶＣＳをより高く設定する。そして、ソース電位ＶＣＳが高くなるほど、ドレインバイアス制御回路２０は、ドレイン電位ＶＤをより高く設定する。その結果、図２に示されるように、十分なドレイン−ソース電圧Ｖｄｓを確保することが可能となる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れ、書き込み不良が防止される。
【００１７】
２．第２の実施の形態
図３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置１の構成を示す回路図である。図３は、本発明の要部のみを示しており、図１で示されたＹセレクタ１１０、書き込み回路１２０、センスアンプ１３０等の図示は省略されている。
【００１８】
図３においては、代表として、２つのメモリセル２−ｉ，２−ｊが示されている。メモリセル２−ｉ，２−ｊの制御ゲートには、それぞれワード線Ｗｉ，Ｗｊが接続されている。また、メモリセル２−ｉ，２−ｊのソースには、ソース線３が共通に接続されている。そのソース線３は、ノードＮ１に接続されている。一方、メモリセル２−ｉ，２−ｊのドレインは、ノードＮ２に接続されている。
【００１９】
ソースバイアス制御回路１０は、ノードＮ１の電位、すなわちソース線３の電位ＶＣＳを設定するための回路である。書き込み動作時、オフリーク電流を抑制するために、ソースバイアス制御回路１０は、ソース電位ＶＣＳを正に設定する。また、本実施の形態において、ソースバイアス制御回路１０は、ソース電位ＶＣＳを可変に設定することができる。
【００２０】
図３には、ソースバイアス制御回路１０の構成の一例も示されている。図３に示されるソースバイアス制御回路１０は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと参照される）１１、１２、１３、１５、及び差動増幅回路１４を備えている。ＮＭＯＳ１１、１２のオン／オフは、プログラム信号ＡＰＧによって制御される。ＮＭＯＳ１１は、ノードＮ１とＮＭＯＳ１３との間に介在しており、ＮＭＯＳ１２は、ノードＮ１と差増増幅回路１４の１つの入力との間に介在している。差動増幅回路１４の他の入力には、可変の基準電位ＲＥＦ１が供給される。差動増幅回路１４の出力は、ＮＭＯＳ１３のゲートに接続されている。ＮＭＯＳ１３は、ＮＭＯＳ１１とグランドとの間に介在している。このような接続により、ＮＭＯＳ１３を制御する帰還ループが形成されている。ＮＭＯＳ１５は、ノードＮ１とグランドとの間に介在しており、そのオン／オフはリード信号ＲＥＡＤによって制御される。
【００２１】
ドレインバイアス制御回路２０は、ノードＮ２の電位、すなわちメモリセル２のドレイン電位ＶＤを設定するための回路である。本実施の形態において、ドレインバイアス制御回路２０は、ドレイン電位ＶＤを可変に設定することができる。そのドレイン電位ＶＤは、上記ソース電位ＶＣＳと関連付けられており、電位ＶＣＳに応じて変動する。例えば、ソース電位ＶＣＳが高くなるにつれて、ドレイン電位ＶＤも高くなる。このように、本実施の形態に係るドレインバイアス制御回路２０は、書き込み動作時、ソース線３の電位ＶＣＳに応じてドレイン電位ＶＤを可変に設定する。
【００２２】
図３には、ドレインバイアス制御回路２０の構成の一例も示されている。図３に示されるドレインバイアス制御回路２０は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと参照される）２１、２５、ＮＭＯＳ２２、２３、２６、及び差動増幅回路２４を備えている。ＰＭＯＳ２１とＮＭＯＳ２２は、インバータを構成しており、そのインバータは、書き込みデータＤＡＴＡが入力される入力端子とノードＮａとの間に介在している。よって、ノードＮａには、書き込みデータＤＡＴＡに応じた電位が印加される。ＮＭＯＳ２３は、上述のノードＮａとノードＮ２との間に介在している。そのＮＭＯＳ２３のゲートはノードＮｂに接続されており、ＮＭＯＳ２３は、そのノードＮｂの電位によって制御される。
【００２３】
そのノードＮｂは、差増増幅回路２４の１つの入力に接続されている。差動増幅回路２４の他の入力には、可変の基準電位ＲＥＦ２が供給される。差動増幅回路２４の出力は、ＰＭＯＳ２５のゲートに接続されている。ＰＭＯＳ２５は、ノードＮｂと電源との間に介在している。ＮＭＯＳ２６は、ノードＮｂとグランドとの間に介在しており、そのオン／オフはプログラム信号ＡＰＧによって制御される。このような接続により、ＰＭＯＳ２５を制御する帰還ループが形成されている。ノードＮｂの電位、すなわち、ＮＭＯＳ２３のゲート電位を制御する差動増幅回路２４、ＰＭＯＳ２５、及びＮＭＯＳ２６は、以下「ゲート電位制御回路」と参照される場合がある。
【００２４】
更に、不揮発性半導体記憶装置１は、基準電位発生回路３０を備えている。基準電位発生回路３０は、上述の基準電位ＲＥＦ１、ＲＥＦ２を生成する回路である。生成される基準電位ＲＥＦ１、ＲＥＦ２は可変であり、また、互いに相関を有している。
【００２５】
図３を参照して、不揮発性半導体記憶装置１の書き込み動作を説明する。書き込み動作において、プログラム信号ＡＰＧが活性化され、リード信号ＲＥＡＤは非活性化される。そのプログラム信号ＡＰＧは、ソースバイアス制御回路１０、ドレインバイアス制御回路２０、及び基準電位発生回路３０のそれぞれに入力されており、それぞれの回路は、プログラム信号ＡＰＧにより活性化される。
【００２６】
活性化されたプログラム信号ＡＰＧに応答して、基準電位発生回路３０は、基準電位ＲＥＦ１、ＲＥＦ２を生成する。ここで、それら基準電位ＲＥＦ１、ＲＥＦ２は可変に設定され得るが、互いに相関を有するように設定される。例えば、基準電位ＲＥＦ２は、基準電位ＲＥＦ１に正比例しており、基準電位ＲＥＦ１が高くなるにつれて増加する。基準電位ＲＥＦ１とＲＥＦ２は、同じ値に設定されてもよい。その場合、基準電位発生回路３０の構成が単純になり、好適である。生成された基準電位ＲＥＦ１及びＲＥＦ２は、それぞれソースバイアス制御回路１０及びドレインバイアス制御回路２０に供給される。
【００２７】
ソースバイアス制御回路１０は、供給された基準電位ＲＥＦ１に応じてソース電位ＶＣＳを設定する。一方、ドレインバイアス制御回路２０は、供給された基準電位ＲＥＦ２に応じてドレイン電位ＶＤを設定する。基準電位ＲＥＦ１とＲＥＦ２は相関を有しているため、ソース電位ＶＣＳとドレイン電位ＶＤも互いに相関を有することになる。より具体的には、次の通りである。
【００２８】
ソースバイアス制御回路１０において、プログラム信号ＡＰＧが活性化されることにより、ＮＭＯＳ１１及び１２がオンする。差動増幅回路１４の出力は、ＮＭＯＳ１３を制御する。ＮＭＯＳ１３の制御により、ノードＮ１の充電・放電が行われる。また、ノードＮ１からのフィードバック電位ＶＣＳＭと上述の基準電位ＲＥＦ１が、差動増幅回路１４に入力される。このような制御により、ノードＮ１の電位ＶＣＳが、基準電位ＲＥＦ１に保たれる。つまり、ソースバイアス制御回路１０は、基準電位ＲＥＦ１とソース電位ＶＣＳを比較し、セル書き込み電流に依らずソース電位ＶＣＳを基準電位ＲＥＦ１に保っている。基準電位ＲＥＦ１が変更されると、ソース電位ＶＣＳも変動する。従って、ソースバイアス制御回路１０は、基準電位ＲＥＦ１に基づいて、ソース電位ＶＣＳを可変に設定することができる。書き込み時のオフリーク電流を抑制するために、ソース電位ＶＣＳ、すなわち基準電位ＲＥＦ１は、正に設定されると好適である（ＲＥＦ１＞０）。
【００２９】
一方、ドレインバイアス制御回路２０には、書き込みデータ「０」が入力される。その結果、ノードＮａには、Ｈｉｇｈレベルの電位ＶＰＰが印加される。
【００３０】
また、ドレインバイアス制御回路２０において、プログラム信号ＡＰＧが活性化されることにより、ＮＭＯＳ２６がオンする。また、差動増幅回路２４の出力は、ＰＭＯＳ２５を制御する。ＰＭＯＳ２５の制御により、ノードＮｂの充電・放電が行われる。また、ノードＮｂの電位ＶＤＣＮＴと上述の基準電位ＲＥＦ２が、差動増幅回路２４に入力される。このような制御により、ノードＮｂの電位ＶＤＣＮＴが、基準電位ＲＥＦ２に保たれる。つまり、ゲート電位制御回路は、ＮＭＯＳ２３のゲートに基準電位ＲＥＦ２を印加する。基準電位ＲＥＦ２が高くなると、ＮＭＯＳ２３のゲート電位ＶＤＣＮＴも高くなり、結果として、ノードＮ２の電位ＶＤも高くなる。
【００３１】
書き込み対象のメモリセル２（例えばメモリセル２−ｉ）につながるワード線（例えばワード線Ｗｉ）が選択される。そのメモリセル２−ｉのソース及びドレインにソース電位ＶＣＳ及びドレイン電位ＶＤがそれぞれ印加されると、チャネル領域にチャネルホットエレクトロンが発生する。そのホットエレクトロンが浮遊ゲート等の電荷蓄積部に注入され、閾値電圧Ｖｔｍが上昇する。このようにして、書き込みデータ「０」がメモリセル２に書き込まれる。
【００３２】
上述の通り、基準電位ＲＥＦ１が高くなると、ソース電位ＶＣＳも高くなる。同時に、基準電位ＲＥＦ１と相関を有する基準電位ＲＥＦ２も高くなるので、ドレイン電位ＶＤも高くなる。このように、基準電位ＲＥＦ１，ＲＥＦ２を通じてソース電位ＶＣＳとドレイン電位ＶＤは互いに関連付けられ、ソース電位ＶＣＳに応じてドレイン電位ＶＤが調整される。従って、オフリーク電流を抑制するためにソース電位ＶＣＳが高く設定されたとしても、メモリセル２においては、十分なドレイン−ソース電圧が確保される。その十分なドレイン−ソース電圧によって、書き込み対象の選択セルには、十分な書き込み電流が流れる。従って、書き込み不良が防止される。
【００３３】
基準電位ＲＥＦ１、ＲＥＦ２は、書き込みモードに応じて異なる値に設定されてもよい。書き込みモードとしては、通常書き込みモード、消去前書き込みモード、消去後書き戻しモードなどが挙げられる。図３に示されるように、それらモードを示すモード信号ＭＯＤＥが、基準電位発生回路３０に入力されている。基準電位発生回路３０は、そのモード信号ＭＯＤＥに応じて、基準電位ＲＥＦ１、ＲＥＦ２を変化させる。例えば、消去後書き戻しにおいては、デプレッションレベルのメモリセルが存在する可能性が高い。そのため、基準電位発生回路３０は、基準電位ＲＥＦ１を比較的高く設定し、それに伴い基準電位ＲＥＦ２も比較的高く設定する。このことは、図２で示された概念に相当する。その場合、比較的高いソース電位ＶＣＳによりオフリーク電流が抑制され、更に、十分なドレイン−ソース電圧Ｖｄｓによって良好な書き込み動作が実現される。
【００３４】
図４は、本実施の形態に係る書き込み動作を示すタイミングチャートである。時刻ｔ１において、プログラム信号ＡＰＧが活性化される。それに応じて、基準電位ＲＥＦ１、ＲＥＦ２が生成される。それら基準電位ＲＥＦ１、ＲＥＦ２は可変に設定され得るが、互いに相関を有するように設定される。つまり、図中の添字“１”で示されているように、基準電位ＲＥＦ１が比較的高く設定される場合、基準電位ＲＥＦ２も比較的高く設定される。また、図中の添字“２”で示されているように、基準電位ＲＥＦ１が比較的低く設定される場合、基準電位ＲＥＦ２も比較的低く設定される。添字“０”、“１”、“２”は、それぞれ異なる書き込みモードに対応している。基準電位ＲＥＦ２に応じて、ノードＮｂの電位ＶＤＣＮＴも可変に設定されている。
【００３５】
その後、書き込み対象のメモリセル２につながるワード線（Ｗｉ、Ｗｊ）が選択される。そして、時刻ｔ２において、書き込みデータ「０」が入力される。ソース電位ＶＣＳは、基準電位ＲＥＦ１に応じた正の電位に上昇する。また、ドレイン電位ＶＤは、基準電位ＲＥＦ２に応じた、すなわちソース電位ＶＣＳに応じた正の電位に上昇する。時刻ｔ３において、書き込みデータ「０」の入力が終了し、ドレイン電位ＶＤ及びソース電位ＶＣＳは、グランドレベルに戻る。時刻ｔ４において、プログラム信号ＡＰＧが非活性化され、書き込みが終了する。
【００３６】
尚、読み出し動作時には、リード信号ＲＥＡＤが活性化され、プログラム信号ＡＰＧが非活性化される。ソースバイアス制御回路１０において、ＮＭＯＳ１５がオンし、ソース線３の電位ＶＣＳはグランドレベルに設定される。読み出し対象のメモリセル２のドレインには、図示されない読み出し回路によって、所定の電位が印加される。
【００３７】
以上に説明されたように、本実施の形態に係る不揮発性半導体記憶装置１によれば、メモリセル２のドレインに印加されるドレイン電位ＶＤは、ソース電位ＶＣＳに応じて調整される。ソース電位ＶＣＳが高くなるにつれて、ドレイン電位ＶＤも高くなる。従って、メモリセル２に対する書き込み時に、十分なドレイン−ソース電圧を確保することが可能となる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れ、書き込み不良が防止される。特に、ソースバイアス書き込みにおいては、オフリーク電流を抑制するために、ソース電位が高く設定される。そのような場合においても、十分なドレイン−ソース電圧が確保されるため、書き込み特性の劣化が防止され、また、書き込み時間のオーバヘッドが抑制される。
【００３８】
３．第３の実施の形態
図５は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置１の構成を示す回路図である。図５において、図３における構成と同じ構成には同じ符号が付され、その説明は適宜省略される。
【００３９】
本実施の形態において、ソース線３につながるノードＮ１は、ドレインバイアス制御回路２０の差動増幅回路２４の入力に接続されている。従って、ソース線３の電位ＶＣＳは、ドレインバイアス制御回路２０に直接供給される。ドレインバイアス制御回路２０中のゲート電位制御回路は、ノードＮｂすなわちＮＭＯＳ２３のゲートに、ソース電位ＶＣＳを印加することになる。そのＮＭＯＳ２３のゲート電位に応じて、ノードＮ２の電位、すなわちドレイン電位ＶＤが変動する。このように、本実施の形態に係るドレインバイアス制御回路２０は、ソース電位ＶＣＳを自動的に検出し、そのソース電位ＶＣＳに応じてドレイン電位ＶＤを設定する。ドレイン電位ＶＤは、ソース電位ＶＣＳに追随して変動する。
【００４０】
ソース線３の電位ＶＣＳは、任意に設定され得る。ソースバイアス制御回路１０は、書き込みモードに応じて、ソース電位ＶＣＳを変化させてもよい。例えば第２の実施の形態と同様に、基準電位発生回路３０が、書き込みモードを示すモード信号ＭＯＤＥに応じて異なる基準電位ＲＥＦを生成する。ソースバイアス制御回路１０は、その基準電位ＲＥＦに応じてソース電位ＶＣＳを可変に設定する。これにより、ソース電位ＶＣＳは書き込みモードによって変化し、それに伴って、ドレイン電位ＶＤも書き込みモードによって変動することになる。書き込みモードとしては、通常書き込みモード、消去前書き込みモード、消去後書き戻しモードなどが挙げられる。例えば、消去後書き戻しにおいて、基準電位発生回路３０は、基準電位ＲＥＦを比較的高く設定する。このことは、図２で示された概念に相当する。その場合、比較的高いソース電位ＶＣＳによりオフリーク電流が抑制され、更に、十分なドレイン−ソース電圧Ｖｄｓによって良好な書き込み動作が実現される。
【００４１】
本実施の形態によれば、既出の実施の形態と同様の効果が得られる。更に、ソース電位ＶＣＳが直接ドレインバイアス制御回路２０に供給されるため、ソース電位ＶＣＳとドレイン電位ＶＤとを関連付けるための回路構成が単純になる。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図２は、本発明の概念を要約的に示す図である。
【図３】図３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図４】図４は、第２の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を示すタイミングチャートである。
【図５】図５は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【符号の説明】
【００４３】
１    不揮発性半導体記憶装置
２    メモリセル
３    ソース線
１０    ソースバイアス制御回路
２０    ドレインバイアス制御回路
３０    基準電位発生回路
１００    セクタ
１１０    Ｙセレクタ
１２０    書き込み回路
１３０    センスアンプ
ＡＰＧ    プログラム信号
ＤＡＴＡ  書き込みデータ
ＲＥＦ    基準電位
【図１】
2007334925.tif 000003
【図２】
2007334925.tif 000004
【図３】
2007334925.tif 000005
【図４】
2007334925.tif 000006
【図５】
2007334925.tif 000007