(57)【要約】【課題】応答性と低損失を両立させた電圧変換回路およびスイッチング電源装置を提供する。【解決手段】交流電圧を直流電圧に変換する主電圧変換部（回路ブロック１２）と、過渡期間中の交流電圧を直流電圧に変換して出力可能な補助電圧変換部（Ｄ１およびＣ１）と、補助電圧変換部から出力される直流電圧の電圧制限部（定電圧ダイオードＤ２）と、補助電圧変換部と出力ノード１０８との間の経路に接続され、出力ノード１０８の電圧と制限電圧との大小関係に基づいて、より高い電圧が出力可能に経路を導通または非導通にする出力制御スイッチ（トランジスタＱ１）とを有する。【選択図】図３
2007020388.tif 000002
【特許請求の範囲】
【請求項１】
入力する交流電圧を直流電圧に変換し出力端子から出力する主電圧変換部と、
前記交流電圧を入力し、定常状態に推移するまでの過渡期間中に前記交流電圧を直流電圧に変換して前記出力端子に出力可能な補助電圧変換部と、
前記補助電圧変換部から出力される前記直流電圧を一定の制限電圧に制限する電圧制限部と、
前記補助電圧変換部の出力と前記出力端子との間の経路に接続され、前記出力端子の電圧と前記制限電圧との大小関係に基づいて、より高い電圧を前記出力端子に印加可能に前記経路を導通または非導通にする出力制御スイッチと、
を有する電圧変換回路。
【請求項２】
前記出力制御スイッチは、抵抗を介して前記補助電圧変換部の前記出力に制御ノードが接続されるトランジスタであり、
前記電圧制限部は、アノードが接地され、カソードが前記抵抗と前記制御ノードとの接続点に接続される定電圧ダイオードを含む
請求項１に記載の電圧変換回路。
【請求項３】
前記補助電圧変換部は、
前記交流電圧を整流する第１ダイオードと、
前記第１ダイオードにより整流された電圧を保持する第１キャパシタと、を有し、
前記主電圧変換部は、
前記交流電圧を整流する第３ダイオードと、
前記第３ダイオードと前記出力端子間に接続されたインダクタと、
前記出力端子と共通電位線との間に接続され、前記インダクタとともに平滑回路を構成する第２キャパシタと、
前記インダクタに蓄えられたエネルギーを還流させるための第４ダイオードと、を有する
請求項１または２に記載の電圧変換回路。
【請求項４】
入力電圧をスイッチングし、パルス幅変調信号を発生するスイッチング回路と、
２次巻線を備え、前記パルス幅変調信号を入力する変圧器と、
複数のスイッチ素子を含み、前記２次巻線に励起する電圧を整流する整流回路と、
前記整流回路の出力電圧に基づいて前記複数のスイッチ素子の導通状態を切り換えて同期整流を制御する制御回路と、
前記制御回路に供給する電源電圧を発生する電源電圧発生回路と、
を備え、
前記電源電圧発生回路は、
前記変圧器の２次側に励起する交流電圧を直流電圧に変換し、直流電圧を、前記制御回路に接続される出力端子に出力する主電圧変換部と、
前記交流電圧を入力し、定常状態に推移するまでの遷移期間中の交流電圧を直流電圧に変換し、直流電圧を前記出力端子に出力可能な補助電圧変換部と、
前記補助電圧変換部から出力される前記直流電圧を一定の制限電圧に制限する電圧制限部と、
前記補助電圧変換部の出力と前記出力端子との間の経路に接続され、前記出力端子の電圧と前記制限電圧との大小関係に基づいて、より高い電圧を前記出力端子に印加可能に前記経路を導通または非導通にする出力制御スイッチと、を有する
スイッチング電源装置。
【請求項５】
前記スイッチング回路は、動作開始時に、前記パルス幅変調信号のデューティ比を、当該デューティ比が一定な安定状態に達するまでリニアに増加するソフトスタート制御を行う
請求項４記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電圧を直流電圧に変換する技術に関し、特に、スイッチング電源装置に組み込まれ、変圧器の２次巻線に励起される電気信号に基づいて、所望の電源電圧を発生する技術に関する。
【背景技術】
【０００２】
スイッチング電源装置では、スイッチング素子を動作させるための駆動回路、制御回路に供給する補助電源回路が設けられる場合がある。この補助電源回路の一例を、図１に関連付けて説明する。
図１は、一例として、関連技術のフォワード型のスイッチング電源装置の回路構成を示す図である。図１では、フォワード型のスイッチング電源装置の基本的な構成に加えて、変圧器Ｔ１の２次側にある整流回路を駆動するための制御回路（図示しない）に供給する電源電圧を発生する補助電源回路が示されている。
【０００３】
図１に示す補助電源回路は、ダイオードＤ１００、キャパシタＣ２００，Ｃ３００、トランジスタＱ１００、抵抗Ｒ１００を含み、トランジスタＱ１００のエミッタから目標となる電源電圧Ｖｃｃを発生する。
図１の補助電源回路では、スイッチ素子Ｍ３００の制御により、入力電圧ＶＩをピーク電圧とするＰＷＭ信号が変圧器Ｔ１に与えられる。
通常、スイッチング電源装置では、電源起動時における負荷のストレスを軽減するために、規定値に達するまで徐々に出力電圧を上昇させる、ソフトスタートを行う。このソフトスタートでは、変圧器Ｔ１に与えられるＰＷＭ信号は、スイッチ素子Ｍ３００の導通時間を徐々に長くする、すなわち、デューティ比を徐々に大きくしていくようにする。
【０００４】
図１の補助電源回路では、変圧器Ｔ１の２次巻線の一端の電圧Ｖｓが正の場合に、ダイオードＤ１００を通して、トランジスタＱ１００にベース電流が供給されてトランジスタＱ１００がオンし、所望の電源電圧ＶｃｃがキャパシタＣ３００の両端に発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１に示す補助電源回路では、変圧器Ｔ１の２次巻線の一端の電圧Ｖｓが正になると、素早くトランジスタＱ１００をオンするので、電源電圧Ｖｃｃの応答は速いため、電源電圧Ｖｃｃの遅れによる出力電圧ＶＯのオーバーシュートを改善することができる。
しかしながら、電源電圧が規定値に達した後では、トランジスタＱ１００による電力の損失が大きく、スイッチング電源装置において、効率が高い補助電源回路を構成することができないという不利益がある。
【０００６】
本発明が解決しようとする課題は、入力が安定するまでの過渡期間でも直流出力が得られる良好な応答性の向上と低損失とを両立する電圧変換回路とスイッチング電源装置とを提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る電圧変換回路は、入力する交流電圧を直流電圧に変換し出力端子から出力する主電圧変換部と、前記交流電圧を入力し、定常状態に推移するまでの過渡期間中に前記交流電圧を直流電圧に変換して前記出力端子に出力可能な補助電圧変換部と、前記補助電圧変換部から出力される前記直流電圧を一定の制限電圧に制限する電圧制限部と、前記補助電圧変換部の出力と前記出力端子との間の経路に接続され、前記出力端子の電圧と前記制限電圧との大小関係に基づいて、より高い電圧を前記出力端子に印加可能に前記経路を導通または非導通にする出力制御スイッチとを有する。
【０００８】
本発明に係るスイッチング電源装置は、入力電圧をスイッチングし、パルス幅変調信号を発生するスイッチング回路と、２次巻線を備え、前記パルス幅変調信号を入力する変圧器と、複数のスイッチ素子を含み、前記２次巻線に励起する電圧を整流する整流回路と、前記整流回路の出力電圧に基づいて前記複数のスイッチ素子の導通状態を切り換えて同期整流を制御する制御回路と、前記制御回路に供給する電源電圧を発生する電源電圧発生回路とを備え、前記電源電圧発生回路は、前記変圧器の２次側に励起する交流電圧を直流電圧に変換し、直流電圧を、前記制御回路に接続される出力端子に出力する主電圧変換部と、前記交流電圧を入力し、定常状態に推移するまでの遷移期間中の交流電圧を直流電圧に変換し、直流電圧を前記出力端子に出力可能な補助電圧変換部と、前記補助電圧変換部から出力される前記直流電圧を一定の制限電圧に制限する電圧制限部と、前記補助電圧変換部の出力と前記出力端子との間の経路に接続され、前記出力端子の電圧と前記制限電圧との大小関係に基づいて、より高い電圧を前記出力端子に印加可能に前記経路を導通または非導通にする出力制御スイッチとを有する。
本発明では好適に、前記スイッチング回路は、動作開始時に、前記パルス幅変調信号のデューティ比を、当該デューティ比が一定な安定状態に達するまでリニアに増加するソフトスタート制御を行う。
【０００９】
なお、本発明において、「前記変圧器の２次側に励起する交流電圧」は、２次巻線の一端のみならず、たとえば２次側に設けられた制御巻線、補助巻線の一端などから入力可能である。
【発明の効果】
【００１０】
本発明によれば、入力交流電圧または電源電圧の応答性と低損失を両立させることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る電圧変換回路を有するスイッチング電源装置の一実施形態について、添付図面に関連付けて説明する。
【００１２】
＜第１の実施の形態＞
図２は、本発明の一実施形態に係るスイッチング電源装置１のシステム構成図である。
本実施形態では、一例として、フォワード型のスイッチング電源装置１について説明する。
フォワード型のスイッチング電源装置１では、変圧器Ｔ１の１次側に入力電圧ＶＩが与えられる。そして、変圧器Ｔ１には、ＮＭＯＳトランジスタＭ３のスイッチ動作によって、入力電圧ＶＩをピーク電圧とするＰＷＭ信号が与えられる。ＰＷＭ信号は、変圧器Ｔ１によって同極性で２次側に伝達される。
変圧器Ｔ１の２次側には、コイルＬ２が２次巻線の一端とノード１２０（出力端子）間に接続され、ノード１２０（出力端子）とノード１２１（グランド端子）間にキャパシタＣ３が接続され、チョークインプット型の平滑回路を構成する。また、整流回路は、オン時に整流するＮＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭ２のオフ時にチョーク（コイルＬ２）から放出されるエネルギーを流すためのＮＭＯＳトランジスタＭ１とから構成される。
【００１３】
２次側制御回路３０は、出力電圧ＶＯをモニタし、出力電圧ＶＯが所望の値となるように、制御信号ＣＴＲＬ１，ＣＴＲＬ２によって、ＮＭＯＳトランジスタＭ１，Ｍ２の導通状態を制御する。
出力電圧ＶＯは、２次側制御回路３０を介して、たとえばフォトカプラなどによって絶縁して１次側制御回路２０へ伝達される。１次側制御回路２０では、出力電圧ＶＯが所望の値となるように、制御信号ＣＴＲＬ３によって、ＮＭＯＳトランジスタＭ３の導通状態を制御する。すなわち、変圧器Ｔ１に与えられるＰＷＭ信号のデューティ比が制御される。
【００１４】
変圧器Ｔ１には、補助巻線ＡＷが設けられる。変圧器Ｔ１の１次側で生成されたＰＷＭ信号による電力は、この補助巻線ＡＷを介して、補助電源回路１０で伝達される。補助電源回路１０では、この電力に基づいて、２次側制御回路３０に供給する電源電圧Ｖｃｃを生成する。
この補助電源回路１０が、本発明の電圧変換回路または電源電圧発生回路に相当する。
【００１５】
次に、補助電源回路１０の具体的な構成について、図３を参照して説明する。
図３は、補助電源回路１０の回路構成の一例を示す図である。
【００１６】
通常、スイッチング電源装置では、電源起動時における負荷のストレスを軽減するために、規定値に達するまで徐々に出力電圧を上昇させる、ソフトスタートを行う。このソフトスタートでは、変圧器Ｔ１に与えられるＰＷＭ信号は、スイッチ素子Ｍ３の導通時間を徐々に長くする、すなわち、デューティ比を徐々に大きくしていくようにする。
本実施形態において、補助電源回路１０は、図３に示すように、回路ブロック１１と回路ブロック１２とが、ノード１００（補助巻線ＡＷの一端）とノード１０８（補助電源回路１０の出力端子）間に並列に接続される。
回路ブロック１１は、電源電圧が規定値Ｖｃｃに達するまでの過渡期間において応答性が高いリニアモード用回路であり、回路ブロック１２は、電源電圧が規定値Ｖｃｃに達した後の期間において効率が高いスイッチングモード用回路となっている。
【００１７】
以下、回路ブロック１１，１２の回路構成について説明する。
【００１８】
回路ブロック１１は、トランジスタＱ１、ダイオードＤ１，Ｄ２、抵抗Ｒ１、キャパシタＣ１を含んで構成される。
ダイオードＤ１は、アノードがノード１００に接続され、カソードがノード１０１に接続される。ダイオードＤ１は、補助巻線ＡＷの一端であるノード１００の電圧Ｖｓに所定の正電圧が発生したときにオンし、その電圧ＶｓをキャパシタＣ１やトランジスタＱ１のコレクタ等に伝達する。
キャパシタＣ１は、ノード１０１〜ノード１０２（グランド端子）間に接続される。キャパシタＣ１は、電圧Ｖｓが正電圧であるときに充電され、電圧Ｖｓが０のときにその充電電圧を保持する。
抵抗Ｒ１は、ノード１０３〜ノード１０４間に接続され、トランジスタＱ１にベース電流を供給する。
ダイオードＤ２は、ノード１０４〜ノード１０５（グランド端子）間に接続される。ダイオードＤ２は、ツェナダイオード（定電圧ダイオード）であり、回路ブロック１１の出力電圧、すなわち、トランジスタＱ１のエミッタ電圧を所定レベルにクランプするために設けられている。なお、ダイオードＤ２の降伏電圧は、（目標電源電圧ＶＴＡＲ−トランジスタＱ１の順方向電圧ＶＢＥ）よりも少し小さい値に設定される。
以上の構成によって、回路ブロック１１は、入力電圧Ｖｓに対してリニアに出力電圧を発生することから、リニアモードとして機能する。
【００１９】
回路ブロック１２は、コイルＬ１、キャパシタＣ２、ダイオードＤ３，Ｄ４を含んで構成される。
ダイオードＤ３は、アノードがノード１００（補助巻線ＡＷの一端）に接続され、カソードがノード１０６に接続される。ダイオードＤ３は、電圧Ｖｓが正電圧であるときにオンし、補助巻線ＡＷに生じた電圧を整流する。
コイルＬ１は、ノード１０６〜ノード１０８（電源電圧出力端子）間に接続され、キャパシタＣ２は、ノード１０８〜ノード１０９（グランド端子）間に接続される。
コイルＬ１とキャパシタＣ２は、平滑回路を構成する。これによって、ダイオードＤ３で整流された電圧および電流のリップルが低減されて、電源電圧出力がノード１０８に生ずる。ただし、電圧Ｖｓに対する出力応答は、回路ブロック１１と比較すると遅い。
ダイオードＤ４は、ノード１０６〜ノード１０７（グランド端子）間に接続されて、還流ダイオードとして機能する。すなわち、電圧Ｖｓが０である期間に、コイルＬ１に蓄えられていたエネルギーを放出させる。
以上の構成によって、回路ブロック１２は、変圧器Ｔ１の１次側のスイッチングに応じて動作することから、スイッチングモードとして機能する。
【００２０】
図３に示す補助電源回路１０では、回路ブロック１１と回路ブロック１２とがノード１００（補助巻線ＡＷの一端）〜ノード１０８（電源電圧出力端子）間に並列に接続されるが、補助電源回路１０の動作開始時には、先ず、回路ブロック１１により生成された電圧が出力され、その後、出力電圧Ｖｃｃが目標電源電圧ＶＴＡＲに達するまでの間に、回路ブロック１２により生成された電圧が出力するように、回路ブロック１１の出力経路の導通状態が切り替わる。すなわち、動作開始時には、先ずリニアモードとして動作し、その後、スイッチングモードに切り替わる。
この切り替わり動作について、以下説明する。
【００２１】
ソフトスタートでは、電源起動時に変圧器Ｔ１の１次側で生成されるＰＷＭ信号が開始された直後のデューティ比が小さく、コイルＬ１およびキャパシタＣ２の遅延動作によって、回路ブロック１２は、出力の立ち上がりが遅い。一方、回路ブロック１１では、小さなデューティ比に関わらず、ＰＷＭ信号のピーク電圧に応じて生ずる電圧Ｖｓの１発目の立ち上がりによって、ダイオードＤ１およびトランジスタＱ１が素早くオンし、出力の立ち上がりが早い。したがって、ソフトスタートによる起動直後は、ノード１０８に観測される電源電圧出力Ｖｃｃは、回路ブロック１１によって生成される。
【００２２】
その後、デューティ比が増加して、回路ブロック１２によって生成される出力（コイルＬ１の出力）が徐々に上昇する。一方、回路ブロック１１の出力（トランジスタＱ１のエミッタ電圧）は、ツェナダイオードＤ２の降伏電圧が、（目標電源電圧ＶＴＡＲ−トランジスタＱ１の順方向電圧ＶＢＥ）よりも少し小さい値に設定されているので、目標電源電圧ＶＴＡＲを出力することはできない。そして、回路ブロック１２により生成される出力が目標電源電圧ＶＴＡＲに達する前に、トランジスタＱ１がＶＢＥ＜０．７Ｖとなってオフし、それ以降、回路ブロック１１は出力することができない。
したがって、ノード１０８に目標電源電圧ＶＴＡＲが観測される前に出力経路の導通状態が切り替えられる。そして、ノード１０８に目標電源電圧ＶＴＡＲが発生した後は、専ら回路ブロック１２によって電源電圧が発生することになる。
このようにして、リニアモードからスイッチングモードへの切り替えが行われる。
【００２３】
次に、補助電源回路１０の起動時の動作について、図４のタイミングチャートを参照して説明する。図４において、（ａ）は補助巻線ＡＷの電圧Ｖｓ、（ｂ）は回路ブロック１１のキャパシタＣ１の充電電圧ＶＣ１、（ｃ）は仮に回路ブロック１１がないとしたときの回路ブロック１２の出力電圧ＶＳＷ、（ｄ）は補助電源回路１０の出力電圧Ｖｃｃ、の波形である。
【００２４】
図４（ａ）に示すように、ソフトスタートでは、電源起動時に変圧器Ｔ１の１次側で生成されるＰＷＭ信号が開始された直後のデューティ比が小さく、電圧Ｖｓがピーク電圧Ｖｐｅａｋである期間が次第に増加していく。
回路ブロック１１では、電圧Ｖｓの１発目のパルスは、ダイオードＤ１を経由して、キャパシタＣ１を素早く充電し、図４（ｂ）に示すように、キャパシタＣ１の充電電圧ＶＣ１は、すぐに（Ｖｐｅａｋ−ＶＦ）（ＶＦ：ダイオードＤ１の順方向電圧）となる。また、電圧Ｖｓの１発目のパルスによって、抵抗Ｒ１を介してトランジスタＱ１にベース電流が供給されてトランジスタＱ１が素早くオンし、図４（ｄ）に示すように、ノード１０８における出力電圧Ｖｃｃは、（Ｖｚ−ＶＢＥ）（Ｖｚ：ダイオードＤ２の降伏電圧）となる。
このように、電源起動直後は、リニアモードでの出力となっている。
【００２５】
ソフトスタートの開始直後は、仮に回路ブロック１１がないと仮定すると、コイルＬ１およびキャパシタＣ２の遅延動作によって、回路ブロック１２の出力の立ち上がりは、図４（ｃ）に見られるように、非常に遅くなる。
【００２６】
そして、電圧Ｖｓのデューティ比が増加するにつれて、回路ブロック１２によって生成される出力（コイルＬ１の出力）が徐々に上昇する。一方、回路ブロック１１の出力（トランジスタＱ１のエミッタ電圧）は、ツェナダイオードＤ２の降伏電圧Ｖｚが、（目標電源電圧ＶＴＡＲ−トランジスタＱ１の順方向電圧ＶＢＥ）よりも少し小さい値に設定されているので、目標電源電圧ＶＴＡＲを出力することはできない。
そして、図４の時刻ｔ１では、回路ブロック１２により生成される出力電圧が（Ｖｚ−ＶＢＥ）と一致する。時刻ｔ１でトランジスタＱ１がオフし（ＶＢＥ＝０．７Ｖ）、時刻ｔ１以降では、回路ブロック１２のスイッチングモードでの出力となる。すなわち、時刻ｔ１以降では、図４（ｃ）および（ｄ）に示す波形が一致する。
リニアモードからスイッチングモードへの切り替わりタイミングとなる時刻ｔ１は、補助電源回路１０の立ち上がり時刻ｔ２よりも早くなるように設定される。
【００２７】
以上説明したように、本実施形態に係る補助電源回路１０によれば、変圧器Ｔ１の補助巻線ＡＷの一端のノード１００と電源出力端子（ノード１０８）間に、リニアモードで動作する回路ブロック１１と、スイッチングモードで動作する回路ブロック１２とを並列に接続し、電源起動直後は、回路ブロック１１によって電源電圧Ｖｃｃが発生し、目標電源電圧に達する前に、回路ブロック１２によって電源電圧Ｖｃｃが発生するように、出力経路の導通状態が切り替えられる。したがって、以下の効果が得られる。
【００２８】
すなわち、電源起動直後は、回路ブロック１１が動作して素早く出力電圧Ｖｃｃが（Ｖｚ−ＶＢＥ）（目標電源電圧ＶＴＡＲに非常に近い値）まで立上るため、供給対象である２次側制御回路３０がすぐに正常な動作を開始することができる。したがって、本実施形態に係るスイッチング電源装置１では、起動直後に整流素子であるＮＭＯＳトランジスタＭ１，Ｍ２が正しく制御されないために生じうる出力ＶＯのオーバーシュート等が発生しない。
【００２９】
また、回路ブロック１１は、出力の応答速度は速いものの、トランジスタＱ１による損失が大きいが、補助電源回路１０の出力電圧Ｖｃｃが目標電源電圧ＶＴＡＲ（正確には、（Ｖｚ−ＶＢＥ））に達した後は、専ら回路ブロック１２を通して出力電圧Ｖｃｃが発生するので、電力損失がほとんどなく、非常に効率が高い。
このように、補助電源回路１０では、回路ブロック１１によるリニアモードと、回路ブロック１２によるスイッチングモードとを起動直後に切り替えることで、電源電圧の応答性と低損失（高効率）を両立させることができる。
【００３０】
なお、上述した実施形態の説明では、ソフトスタートの場合について説明したが、ソフトスタートを行わない場合であっても、回路ブロック１２による応答遅れは発生するので、同様の効果が得られる。ソフトスタートを行う場合には、起動直後のデューティ比が非常に小さく、回路ブロック１２による早い出力応答を期待できないので、本発明の効果が特に大きいということが言える。すなわち、スイッチング電源装置１の負荷のストレスを考慮しつつ、補助電源回路１０による出力の応答性と低損失を両立させることができる。
【００３１】
なお、上述した実施の形態と本発明との対応関係を以下に記す。
変圧器Ｔ１は、本発明の「変圧器」に対応する。
トランジスタＱ１は、本発明の「出力制御スイッチ」に対応する。
キャパシタＣ１，Ｃ２は、それぞれ本発明の「第１，第２キャパシタ」に対応する。
ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４は、それぞれ本発明の「第１，第２，第３，第４ダイオード」に対応する。また、ダイオードＤ２は本発明の「電圧制限部」にも対応する。
コイルＬ１は、本発明の「インダクタ」に対応する。
回路ブロック１２は本発明の「主電圧変換部」に対応する。
ダイオードＤ１とキャパシタＣ１は本発明の「補助電圧変換部」に対応する。
【００３２】
＜第２の実施の形態＞
次に、本発明の第２の実施形態について説明する。
本実施形態では、カレントダブラ方式のスイッチング電源装置の同期整流回路に対して、本発明の電源電圧発生回路を組み込んだ形態について説明する。
図５は、本実施形態に係るスイッチング電源装置２において、変圧器Ｔ１の２次側の同期整流回路５０の回路構成を示す図である。
【００３３】
スイッチング電源装置２において、図示しない１次側の制御により、変圧器Ｔ１は、プラス電圧とマイナス電圧とを交互に出力し、プラス電圧を出力するときは整流素子であるＮＭＯＳトランジスタＭ１０をオフするように制御し、マイナス電圧を出力するときは整流素子であるＮＭＯＳトランジスタＭ２０をオフするように制御する。
なお、変圧器Ｔ１から出力がないときには、整流用ＮＭＯＳトランジスタＭ１０およびＳＷ２はともにオンとなり、インダクタＬ１０またはＬ２０に蓄積されたエネルギーが放出される転流状態となる。
【００３４】
図５の同期整流回路５０は、ＮＭＯＳトランジスタＭ１０，Ｍ２０を制御するために、１周期において互いに逆の動作を行う２系統の駆動回路を含んで構成される。すなわち、同期整流回路５０は、整流用ＮＭＯＳトランジスタＭ１０に対する駆動回路５１と、整流用ＮＭＯＳトランジスタＭ２０に対する駆動回路５２とを有する。
駆動回路５１，２２は、グランドラインを軸にして対称の関係にあり、図５では駆動回路５１のみの回路構成を代表して示している。
以下、駆動回路５１の構成を説明する。
【００３５】
図５において、駆動回路５１は、ノード１９９から狭幅のトリガ信号Ｖｔ１を取り込んで、ＮＭＯＳトランジスタＭ３０に供給する。なお、駆動回路５２が取り込むトリガ信号Ｖｔ２（図示しない）は、トリガ信号Ｖｔ１と位相が反転した信号である。
駆動回路５１がトリガ信号Ｖｔ１を取り込むタイミングは、変圧器Ｔ１の２次側に生ずる電圧がプラスになるタイミングよりも少しだけ早くなるように設定される。これによって、ＮＭＯＳトランジスタＭ１０のＶｄｓが立ち上がる前に、ＮＭＯＳトランジスタＭ１０をオフさせる。したがって、ＮＭＯＳトランジスタＭ２０の整流開始時において、ＮＭＯＳトランジスタＭ１０〜Ｍ２０間に貫通電流が発生しないようにしている。
【００３６】
ＮチャネルトランジスタＭ３０は、ノード２０１の電位レベルを制御するための制御用トランジスタである。
ＮチャネルトランジスタＭ３０は、ゲートがノード１９９に接続され、ソースがグランド端子に接続され、ドレインがトランジスタＱ２０およびＱ３０のベースに接続される。したがって、トリガ信号Ｖｔ１が立ち上がるタイミングに応じてオンし、ノード２０１をグランド電位にする。
【００３７】
トランジスタＱ３０は、ＮＭＯＳトランジスタＭ１０を制御するための制御用トランジスタである。
トランジスタＱ３０のエミッタは、ＮＭＯＳトランジスタＭ１０のゲートに接続され、コレクタはグランド端子に接続されている。トランジスタＱ３０のベースは、ノード２０１を介して、ＮチャネルトランジスタＭ４０のドレインに接続される。
したがって、トランジスタＱ３０は、ノード２０１の電位レベルがグランド電位になるとオンし、ＮＭＯＳトランジスタＭ１０のゲート電荷を引き抜いて、ＮＭＯＳトランジスタＭ１０をオフさせる。
【００３８】
トランジスタＱ２０は、ＮＭＯＳトランジスタＭ１０を制御するための制御用トランジスタである。
トランジスタＱ２０のエミッタは、ＮＭＯＳトランジスタＭ１０のゲートに接続され、コレクタは、ノード２０２に接続される。トランジスタＱ２０のベースは、ノード２０１を介して、ＮチャネルトランジスタＭ４０のドレインに接続される。
トランジスタＱ２０がオンになった状態では、コイルＬ３０の放電電流によって、トランジスタＱ２０のベース→エミッタの経路で、ＮＭＯＳトランジスタＭ１０のゲートが充電されるとともに、キャパシタＣ３０の充電電圧によって、コレクタ→エミッタの経路によりＮＭＯＳトランジスタＭ１０のゲートが充電される。
【００３９】
ＮチャネルトランジスタＭ４０は、ノード２０１の電位レベルを制御するための制御用トランジスタである。ノード１９９から取り込むトリガ信号Ｖｔ１は、変圧器Ｔ１の２次側の電圧がＨレベルを維持する時間よりも短い時間ですぐに０Ｖに戻ってしまうため、トリガ信号Ｖｔ１が０Ｖになった後にＶｓがＨレベル（正電圧）を維持する間、ＮチャネルトランジスタＭ４０がオンすることで、ノード２０１をグランド電位とする。
ＮチャネルトランジスタＭ４０のゲートは、ノード２０３に接続され、ドレインはノード２０１に接続され、ソースはグランド端子に接続される。
【００４０】
ノード２００とグランド端子間には、抵抗Ｒ２０とダイオードＤ６０とが接続され、抵抗Ｒ２０とダイオードＤ６０の間のノードであるノード２０３は、ＮチャネルトランジスタＭ４０のゲートに接続される。
ダイオードＤ６０および抵抗Ｒ２０は、ＮチャネルトランジスタＭ４０のゲート電位レベルを調整可能に、かつ、保護するための保護回路を構成する。
【００４１】
コイルＬ３０とダイオードＤ４０は、ノード２００とノード２０４の間に直列に接続される。ノード２０４とノード２０２の間に、ダイオードＤ３０が接続される。ノード２０４とノード２０１が接続される。ノード２０１は、ＮＭＯＳトランジスタＭ１０を制御するためのトランジスタＱ２０およびＱ３０のベースと接続される。
これにより、変圧器Ｔ１の２次側に発生する電圧がＨレベル（正電圧）のとき、すなわち、ノード２００がＨレベル（正電圧）のときには、コイルＬ３０の電流ＩＬ３０によりエネルギーを蓄積し、変圧器Ｔ１の２次側に発生する電圧がＬレベル（０Ｖ）のとき、すなわち、ノード２００がＬレベル（０Ｖ）のときには、蓄積したエネルギーを放出する。この放出エネルギーにより、ＮＭＯＳトランジスタＭ１０のゲートが充電され、素早くＮＭＯＳトランジスタＭ１０をオンするとともに、放出エネルギーの余裕分がキャパシタＣ３０に蓄えられる。
【００４２】
キャパシタＣ３０は、ノード２０５とグランド端子の間に接続される。
キャパシタＣ３０は、トランジスタＱ２０を介して、ＮＭＯＳトランジスタＭ１０のゲート−ソース間電圧Ｖｇｓをその充電電圧によりクランプする。また、キャパシタＣ３０は、変圧器Ｔ１の２次側に発生する電圧がＬレベルになると、その充電電圧によってトランジスタＱ２０のコレクタ→エミッタを介して、ＮＭＯＳトランジスタＭ１０のゲートを素早く充電してオンさせる。
【００４３】
以上、主として駆動回路５１の構成について説明したが、駆動回路５２についても同様である。このように、同期整流回路５０では、変圧器Ｔ１の２次側に発生する電圧の極性に応じて、ＮＭＯＳトランジスタＭ１０およびＭ２０が交互に整流動作を行う。
【００４４】
以上説明したように、駆動回路５１では、変圧器Ｔ１の出力に対して立ち上がりタイミングが進んだトリガ信号Ｖｔ１と、ＮチャネルトランジスタＭ４０のドレイン電圧が合成された信号に基づいて、ＮＭＯＳトランジスタＭ１０を駆動する。その際に、コイルＬ１０のエネルギーを制御し、ＮＭＯＳトランジスタＭ１０のゲートが駆動のために充放電されるため、ＮＭＯＳトランジスタＭ１０の寄生ダイオードをオンする時間が非常に短い。
また、同期整流回路５０では、ＮＭＯＳトランジスタＭ１０，Ｍ２０に貫通電流が発生せず、転流時においてもＮＭＯＳトランジスタＭ１０は常にオンしているため、同期整流を行う場合の効率が極めて高い回路となっている。
【００４５】
この同期整流回路５０において、駆動回路５１には、すでに第１の実施形態の説明で述べたスイッチングモード動作を行う回路ブロック１２に相当する回路が組み込まれている。すなわち、コイルＬ３０は図３におけるコイルＬ１に相当する。ダイオードＤ３０，Ｄ４０は、図３におけるダイオードＤ３に相当する。キャパシタＣ３０は、図３におけるキャパシタＣ２に相当する。ＮＭＯＳトランジスタＭ１０は、図３における還流ダイオードＤ４に相当する。
そして、同期整流回路５０では、図５に示すように、第１の実施形態の説明で述べたリニアモード動作を行う回路ブロック１１に相当する回路ブロック１１ａが設けられる。
なお、回路ブロック１１ａの構成については、回路ブロック１１と同様であるので、ここでは説明を割愛する。
【００４６】
スイッチング電源装置２の起動開始直後では、変圧器Ｔ１の２次巻線に生じた正電圧が回路ブロック１１ａのダイオードＤ１０に印加され、抵抗Ｒ１０を介してベース電流をトランジスタＱ１０に供給し、トランジスタＱ１０が素早くオンするので、ノード２０５の電圧が（Ｖｚ−ＶＢＥ）（なお、Ｖｚ：ダイオードＤ２０の降伏電圧、ＶＢＥ：トランジスタＱ１０のベース・エミッタ間の順方向電圧）となる。
その後、変圧器Ｔ１の２次巻線に生じた正電圧によって、ノード２００→ノード２０４→ノード２０２→ノード２０５の経路によって、スイッチングモードによる出力が増加してくると、リニアモードからスイッチングモードに動作が切り替わって、専ら駆動回路５１によってノード２０５（電圧Ｖｃｃの出力端子）の電圧が決定される。
【００４７】
図６は、同期整流回路５０の動作を示すフローチャートであり、（ａ）はＮＭＯＳトランジスタＭ１０のＶｄｓ、（ｂ）はＮＭＯＳトランジスタＭ２０のＶｄｓ、（ｃ）は回路ブロック１１ａのキャパシタＣ２０の充電電圧ＶＣ２０、（ｃ）は仮に回路ブロック１１ａがないとしたときのノード２０５の出力電圧ＶＳＷ、（ｄ）は実際のノード２０５の出力電圧Ｖｃｃ、の波形である。
【００４８】
同期整流回路５０では、図６（ａ）および（ｂ）に示すように、ＮＭＯＳトランジスタＭ１０，Ｍ２０のＶｄｓは、ソフトスタートによって徐々にデューティ比が増加する。そして、定常時では、互いに位相が１８０度ずれた状態となる。ここで、Ｖｄｓのピーク電圧がＶｐｅａｋである。
回路ブロック１１ａは、駆動回路５１にのみ設けられており、図６（ｃ）に示すように、キャパシタＣ２０は、ＮＭＯＳトランジスタＭ１０のＶｄｓに生じた１発目のパルスに応じて、素早く（Ｖｐｅａｋ−ＶＦ（Ｄ１０））に充電される。
そして、第１の実施形態で図４を参照して説明したのと同様に、時刻ｔ１を境にしてリニアモードからスイッチングモードに動作が切り替わり、それ以降は、駆動回路５１によってノード２０５の電圧が生成される。
以上説明したように、本実施形態に係る同期整流回路５０では、リニアモードで動作する回路ブロックと、スイッチングモードで動作する回路ブロックが組み込まれるため、第１の実施形態で説明した補助電源回路１０と同様の効果が得られる。すなわち、ノード２０５から、応答性と低損失を両立させた電源電圧を取り出すことができる。
【００４９】
なお、上述の実施形態で説明した回路構成は適宜変形することが可能である。たとえば、図７は、図５に示したスイッチング電源装置２をセンタタップ同期整流方式に変形させたものであるが、動作はスイッチング電源装置２と同様である。
また、図５および図７で示した回路構成は、プッシュプル型、ハーフブリッジ型、またはフルブリッジ型のスイッチング電源装置に広く適用することができる。
【図面の簡単な説明】
【００５０】
【図１】従来のフォワード型のスイッチング電源装置の回路構成を示す図である。
【図２】実施形態に係るスイッチング電源装置のシステム構成図である。
【図３】補助電源回路の回路構成の一例を示す図である。
【図４】補助電源回路の起動時の動作を示すフローチャートである。
【図５】第２の実施形態に係るスイッチング電源装置の同期整流回路の回路構成を示す図である。
【図６】同期整流回路の動作を示すフローチャートである。
【図７】第２の実施形態に係るスイッチング電源装置の変形例を示す図である。
【符号の説明】
【００５１】
１…スイッチング電源装置、
１０…補助電源回路、
１１，１２…回路ブロック、
２０…１次側制御回路、
３０…２次側制御回路、
Ｍ１〜Ｍ３…ＮＭＯＳトランジスタ、
Ｔ１…変圧器
【図１】
2007020388.tif 000003
【図２】
2007020388.tif 000004
【図３】
2007020388.tif 000005
【図４】
2007020388.tif 000006
【図５】
2007020388.tif 000007
【図６】
2007020388.tif 000008
【図７】
2007020388.tif 000009