(57)【要約】【課題】リセット機能を有しリークパスを生じないフリップフロップ回路を提供する。【解決手段】リセット信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ５がカットオフになり、ＮＭＯＳトランジスタＮＴ６がオンになる。このため、ノードＮ２とノードＮ３とがＰＭＯＳトランジスタＰＴ５によって切り離され、ノードＮ３はＮＭＯＳトランジスタＮＴ６を通じて電荷が放電され、ローレベルになるので、ＰＭＯＳトランジスタＰＴ４がオンになりＮＭＯＳトランジスタＮＴ５がカットオフになり、反転出力端子ＸＱの出力信号がハイレベルに確定する。【選択図】図１
2007221507.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を入力するデータ信号入力端子と、
同期信号を入力する同期信号入力端子と、
反転出力端子と、前記反転出力端子と反対の出力を行う非反転出力端子とに接続するように形成された出力ノードと、
リセット信号を入力するリセット端子と、
第１の中間ノードと、
第２の中間ノードと、
第３の中間ノードと、
電源電位と前記第１の中間ノードとの間に直列かつ順に接続された第１及び第２の第１導電型トランジスタと、
前記第１の中間ノードと接地電位との間に接続された第１の第２導電型トランジスタと、
前記電源電位と前記第２の中間ノードとの間に接続された第３の第１導電型トランジスタと、
前記第２の中間ノードと前記接地電位との間に直列に接続された第２及び第３の第２導電型トランジスタと、
前記電源電位と前記出力ノードとの間に接続された第４の第１導電型トランジスタと、前記出力ノードと前記接地電位との間に直列に接続された第４及び第５の第２導電型トランジスタと、
前記第２の中間ノードと前記第３の中間ノードの間に接続された第５の第１導電型トランジスタと、
前記第３の中間ノードと前記接地電位との間に接続された第６の第２導電型トランジスタと、
を有し、
各前記第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、
各前記第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる
フリップフロップ回路。
【請求項２】
前記第１の第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、
前記第１の第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第２及び第３の第１導電型トランジスタは、前記同期信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときに非導通状態となり、
前記第３及び第４の第２導電型トランジスタは、前記同期信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第２の第２導電型トランジスタは、前記第１の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第４の第１導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、
前記第５の第２導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第５の第１導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、
前記第６の第２導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる
請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１導電型トランジスタは、Ｐチャンネルトランジスタであり、
前記第２導電型トランジスタは、Ｎチャンネルトランジスタである
請求項２に記載のフリップフロップ回路。
【請求項４】
前記第１の電位レベルは接地電位レベルであり、
前記第２の電位レベルは電源電位レベルである
請求項３に記載のフリップフロップ回路。
【請求項５】
データ信号を入力するデータ信号入力端子と、
同期信号を入力する同期信号入力端子と、
反転出力端子と、前記反転出力端子と反対の出力を行う非反転出力端子とに接続するように形成された出力ノードと、
リセット信号を入力するリセット端子と、
第１の中間ノードと、
第２の中間ノードと、
第３の中間ノードと、
電源電位と前記第１の中間ノードとの間に直列かつ順に接続された第１及び第２の第１導電型トランジスタと、
前記第１の中間ノードと接地電位との間に接続された第１の第２導電型トランジスタと、
前記電源電位と前記第２の中間ノードとの間に直列かつ順に接続された第５及び第３の第１導電型トランジスタと、
前記第２の中間ノードと前記接地電位との間に直列に接続された第２及び第３の第２導電型トランジスタと、
前記電源電位と前記出力ノードとの間に接続された第４の第１導電型トランジスタと、
前記出力ノードと前記接地電位との間に直列に接続された第４及び第５の第２導電型トランジスタと、
前記第３の中間ノードと前記接地電位との間に接続された第６の第２導電型トランジスタと、
を有し、
各前記第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、
各前記第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる
フリップフロップ回路。
【請求項６】
前記第１の第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、
前記第１の第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第２及び第３の第１導電型トランジスタは、前記同期信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときに非導通状態となり、
前記第３及び第４の第２導電型トランジスタは、前記同期信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第２の第２導電型トランジスタは、前記第１の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第４の第１導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、
前記第５の第２導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第５の第１導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、
前記第６の第２導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる
請求項５に記載のフリップフロップ回路。
【請求項７】
データ信号を入力するデータ信号入力端子と、
同期信号を入力する同期信号入力端子と、
反転出力端子と、前記反転出力端子と反対の出力を行う非反転出力端子とに接続するように形成された出力ノードと、
リセット信号を入力するリセット端子と、
第１の中間ノードと、
第２の中間ノードと、
第３の中間ノードと、
電源電位と前記第１の中間ノードとの間に直列かつ順に接続された第１及び第２の第１導電型トランジスタと、
前記第１の中間ノードと接地電位との間に接続された第１の第２導電型トランジスタと、
前記電源電位と前記第２の中間ノードとの間に接続された第３の第１導電型トランジスタと、
前記第２の中間ノードと前記接地電位との間に直列に接続された第２及び第３の第２導電型トランジスタと、
前記電源電位と前記出力ノードとの間に接続された第４の第１導電型トランジスタと、
前記出力ノードと前記接地電位との間に直列に接続された第４及び第５の第２導電型トランジスタと、
前記電源電位と前記出力ノードとの間に接続された第５の第１導電型トランジスタと、
を有し、
各前記第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、
各前記第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる
フリップフロップ回路。
【請求項８】
前記第１の第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、
前記第１の第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第２及び第３の第１導電型トランジスタは、前記同期信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときに非導通状態となり、
前記第３及び第４の第２導電型トランジスタは、前記同期信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第２の第２導電型トランジスタは、前記第１の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第４の第１導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、
前記第５の第２導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、
前記第５の第１導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となる
請求項７に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット機能を有するダイナミックフリップフロップ回路に関する。
【背景技術】
【０００２】
フリップフロップ回路は、分周器やカウンタ、シフトレジスタ、パイプラインレジスタ等、同期回路の中で使用される基本的且つ重要な回路である。
フリップフロップ回路として、例えば、図６に示すようなダイナミックフリップフロップ回路が非特許文献１に開示されている。
【０００３】
しかし、図６に示すダイナミックフリップフロップ回路は、常にトグルするクロック信号が入力されることを前提としてドレイン端子の充放電を行っているため、クロック信号及びデータ信号が電源レベル或いはグラウンドレベルで固定された際に回路内部で中間電圧が生じることを想定した回路構成になっていない。
【非特許文献１】“Ｈｉｇｈ−ｓｐｅｅｄ  ＣＭＯＳ  ｃｉｒｃｕｉｔ  ｔｅｃｈｎｉｑｕｅ”，Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｖｏｌｕｍｅ  ２４，ｉｓｓｕｅ  １，Ｆｅｂ．１９８９  ｐ．６２−７０，ｂｙ  Ｙｕａｎ．Ｊ，Ｓｖｅｎｓｓｏｎ．Ｃ
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このため、スタンバイ時、すなわちクロック信号及びデータ信号がそれぞれ電源電位レベル或いはグラウンドレベルに固定された場合、例えば、クロック信号およびデータ信号がどちらも電源電位レベルで固定された場合には、図６に示すようにリークパスが生じ大量の貫通電流が流れ、消費電力量が大きくなってしまうという不利益が生じることがある。
【０００５】
本発明は、上述した不利益を解消するために、リセット機能を有しリークパスを生じないフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した不利益を解消するために、第１の観点の発明のフリップフロップ回路は、データ信号を入力するデータ信号入力端子と、同期信号を入力する同期信号入力端子と、反転出力端子と、前記反転出力端子と反対の出力を行う非反転出力端子とに接続するように形成された出力ノードと、リセット信号を入力するリセット端子と、第１の中間ノードと、第２の中間ノードと、第３の中間ノードと、電源電位と前記第１の中間ノードとの間に直列かつ順に接続された第１及び第２の第１導電型トランジスタと、前記第１の中間ノードと接地電位との間に接続された第１の第２導電型トランジスタと、前記電源電位と前記第２の中間ノードとの間に接続された第３の第１導電型トランジスタと、前記第２の中間ノードと前記接地電位との間に直列に接続された第２及び第３の第２導電型トランジスタと、前記電源電位と前記出力ノードとの間に接続された第４の第１導電型トランジスタと、前記出力ノードと前記接地電位との間に直列に接続された第４及び第５の第２導電型トランジスタと、前記第２の中間ノードと前記第３の中間ノードの間に接続された第５の第１導電型トランジスタと、前記第３の中間ノードと前記接地電位との間に接続された第６の第２導電型トランジスタと、を有し、各前記第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、各前記第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる。
【０００７】
好適には、前記第１の第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、前記第１の第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第２及び第３の第１導電型トランジスタは、前記同期信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときに非導通状態となり、前記第３及び第４の第２導電型トランジスタは、前記同期信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第２の第２導電型トランジスタは、前記第１の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第４の第１導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第５の第２導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第５の第１導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第６の第２導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる。
【０００８】
好適には、前記第１導電型トランジスタは、Ｐチャンネルトランジスタであり、前記第２導電型トランジスタは、Ｎチャンネルトランジスタである。
【０００９】
好適には、前記第１の電位レベルは接地電位レベルであり、前記第２の電位レベルは電源電位レベルである。
【００１０】
第２の観点の発明のフリップフロップ回路は、データ信号を入力するデータ信号入力端子と、同期信号を入力する同期信号入力端子と、反転出力端子と、前記反転出力端子と反対の出力を行う非反転出力端子とに接続するように形成された出力ノードと、リセット信号を入力するリセット端子と、第１の中間ノードと、第２の中間ノードと、第３の中間ノードと、電源電位と前記第１の中間ノードとの間に直列かつ順に接続された第１及び第２の第１導電型トランジスタと、前記第１の中間ノードと接地電位との間に接続された第１の第２導電型トランジスタと、前記電源電位と前記第２の中間ノードとの間に直列かつ順に接続された第５及び第３の第１導電型トランジスタと、前記第２の中間ノードと前記接地電位との間に直列に接続された第２及び第３の第２導電型トランジスタと、前記電源電位と前記出力ノードとの間に接続された第４の第１導電型トランジスタと、前記出力ノードと前記接地電位との間に直列に接続された第４及び第５の第２導電型トランジスタと、前記第３の中間ノードと前記接地電位との間に接続された第６の第２導電型トランジスタと、を有し、各前記第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、各前記第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる。
【００１１】
好適には、前記第１の第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、前記第１の第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第２及び第３の第１導電型トランジスタは、前記同期信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときに非導通状態となり、前記第３及び第４の第２導電型トランジスタは、前記同期信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第２の第２導電型トランジスタは、前記第１の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第４の第１導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第５の第２導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第５の第１導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第６の第２導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる。
【００１２】
第３の観点の発明のフリップフロップ回路は、データ信号を入力するデータ信号入力端子と、同期信号を入力する同期信号入力端子と、反転出力端子と、前記反転出力端子と反対の出力を行う非反転出力端子とに接続するように形成された出力ノードと、リセット信号を入力するリセット端子と、第１の中間ノードと、第２の中間ノードと、第３の中間ノードと、電源電位と前記第１の中間ノードとの間に直列かつ順に接続された第１及び第２の第１導電型トランジスタと、前記第１の中間ノードと接地電位との間に接続された第１の第２導電型トランジスタと、前記電源電位と前記第２の中間ノードとの間に接続された第３の第１導電型トランジスタと、前記第２の中間ノードと前記接地電位との間に直列に接続された第２及び第３の第２導電型トランジスタと、前記電源電位と前記出力ノードとの間に接続された第４の第１導電型トランジスタと、前記出力ノードと前記接地電位との間に直列に接続された第４及び第５の第２導電型トランジスタと、前記電源電位と前記出力ノードとの間に接続された第５の第１導電型トランジスタと、を有し、各前記第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、各前記第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となる。
【００１３】
好適には、前記第１の第１導電型トランジスタは、前記データ信号が第１の電位レベルであるときに導通状態になり、第２の電位レベルであるときには非導通状態となり、前記第１の第２導電型トランジスタは、前記データ信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第２及び第３の第１導電型トランジスタは、前記同期信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときに非導通状態となり、前記第３及び第４の第２導電型トランジスタは、前記同期信号が第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第２の第２導電型トランジスタは、前記第１の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第４の第１導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となり、前記第５の第２導電型トランジスタは、前記第３の中間ノードが第１の電位レベルであるときに非導通状態となり、第２の電位レベルであるときには導通状態となり、前記第５の第１導電型トランジスタは、前記リセット信号が第１の電位レベルであるときに導通状態となり、第２の電位レベルであるときには非導通状態となる。
【発明の効果】
【００１４】
本発明によれば、リセット機能を有しリークパスを生じないフリップフロップ回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係わるフリップフロップ回路について説明する。
【００１６】
図１は、第１実施形態のフリップフロップ回路１を示す回路図である。
図１に示すように、本実施形態のフリップフロップ回路１は、データ信号が入力されるデータ入力端子Ｄ、クロック信号（同期信号）が入力されるクロック入力端子（同期信号入力端子）ＣＬＫ、リセット信号が入力されるリセット端子Ｒ、第１〜第５のＰＭＯＳトランジスタＰＴ１〜ＰＴ５、第１〜第６のＮＭＯＳトランジスタＮＴ１〜ＮＴ６、反転出力端子ＸＱ、インバータ回路ＩＮＶ、非反転出力端子Ｑ及びノードＮ１〜Ｎ３を有する。
【００１７】
図１に示すように、ＰＭＯＳトランジスタＰＴ１、ＰＴ３及びＰＴ４のソースが電源電位Ｖｄｄに接続されている。
また、ＮＭＯＳトランジスタＮＴ１、ＮＴ３、ＮＴ５及びＮＴ６のソースが接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１及びＮＭＯＳトランジスタＮＴ１のゲートはデータ入力端子Ｄに接続されている。
ＰＭＯＳトランジスタＰＴ２、ＰＴ３、ＮＭＯＳトランジスタＮＴ３、ＮＴ４のゲートがクロック入力端子に接続されている。
ＰＭＯＳトランジスタＰＴ５及びＮＭＯＳトランジスタＮＴ６のゲートがリセット端子Ｒに接続されている。
【００１８】
ＰＭＯＳトランジスタＰＴ１のドレインがＰＭＯＳトランジスタＰＴ２のソースに接続され、ＰＭＯＳトランジスタＰＴ２のドレインとＮＭＯＳトランジスタＮＴ１のドレインとがノードＮ１を介してＮＭＯＳトランジスタＮＴ２のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ２のソースがＮＭＯＳトランジスタＮＴ３のドレインに接続され、ＰＭＯＳトランジスタＰＴ３のドレインとＮＭＯＳトランジスタＮＴ２のドレインとがノードＮ２を介してＰＭＯＳトランジスタＰＴ５のソースに接続されている。
【００１９】
ＰＭＯＳトランジスタＰＴ５のドレインとＮＭＯＳトランジスタＮＴ６のドレインとがノードＮ３を介してＰＭＯＳトランジスタＰＴ４及びＮＭＯＳトランジスタＮＴ５のゲートに接続されている。ＮＭＯＳトランジスタＮＴ４のソースがＮＭＯＳトランジスタＮＴ５のドレインに接続され、ＰＭＯＳトランジスタＰＴ４のドレインとＮＭＯＳトランジスタＮＴ４のドレインとが反転出力端子ＸＱと、反転回路を介した非反転出力端子Ｑに接続されている。
【００２０】
次に、フリップフロップ回路１の動作について、図２に示すタイミングチャートに関連付けて説明する。以下の説明では、電源電位レベルをハイレベル、接地電位（グラウンド）レベルをローレベルと呼ぶことにする。
【００２１】
クロック信号がローレベルの場合、ＰＭＯＳトランジスタＰＴ２及びＰＴ３がオンになり、ＮＭＯＳトランジスタＮＴ３及びＮＴ４がカットオフになる。また、データ信号がローレベルである場合、ＰＭＯＳトランジスタＰＴ１がオンになり、ＮＭＯＳトランジスタＮＴ１がカットオフになる。また、リセット信号がローレベルである場合、ＰＭＯＳトランジスタＰＴ５がオンに、ＮＭＯＳトランジスタＮＴ６がカットオフになる。
そのため、クロック信号、データ信号及びリセット信号がローレベルである期間においては、図１に示すノードＮ１及びＮ３は、図２に示すように、ハイレベルにプリチャージされる。
【００２２】
次に、クロック信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ２及びＰＴ３がそれぞれカットオフに、ＮＭＯＳトランジスタＮＴ３及びＮＴ４がそれぞれオンになる。このため、ノードＮ３は、ＰＭＯＳトランジスタＰＴ５、ＮＭＯＳトランジスタＮＴ２及びＮＴ３を通じて放電され、ローレベルになる。また、ノードＮ３から放電されるためＰＭＯＳトランジスタＰＴ４がオンに、ＮＭＯＳトランジスタＮＴ５がカットオフになるので、反転出力端子ＸＱの出力信号はハイレベルになる。
【００２３】
次に、データ信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ１がカットオフになり、ＮＭＯＳトランジスタＮＴ１がオンになる。このため、ノードＮ１からＮＭＯＳトランジスタＮＴ１を通じて放電され、ノードＮ１はローレベルになる。このため、ＮＭＯＳトランジスタＮＴ２がカットオフになる。
【００２４】
次にクロック信号がローレベルになると、ＰＭＯＳトランジスタＰＴ２及びＰＴ３がオンになり、ＮＭＯＳトランジスタＮＴ３及びＮＴ４がカットオフになる。このため、ノードＮ３がＰＭＯＳトランジスタＰＴ３及びＰＴ５を通じて充電され、ハイレベルになる。このため、ＰＭＯＳトランジスタＰＴ４がカットオフになり、ＮＭＯＳトランジスタＮＴ５がオンになるが、ＮＭＯＳトランジスタＮＴ４がカットオフになっているため、反転出力端子ＸＱの信号は変化しない。
【００２５】
次に、クロック信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ２及びＰＴ３がそれぞれカットオフに、ＮＭＯＳトランジスタＮＴ３及びＮＴ４がそれぞれオンになる。このため、ＮＭＯＳトランジスタＮＴ４及びＮＴ５を通じて電荷が放電され、反転出力端子ＸＱはローレベルになる。
【００２６】
次にデータ信号がローレベルになると、ＰＭＯＳトランジスタＰＴ１がオンになり、ＮＭＯＳトランジスタＮＴ１がカットオフになるが、ノードＮ１、Ｎ３及び反転出力端子ＸＱの電荷は変化しない。
【００２７】
次にクロック信号がローレベルになると、ＰＭＯＳトランジスタＰＴ２及びＰＴ３がオンになり、ＮＭＯＳトランジスタＮＴ３及びＮＴ４がカットオフになる。従ってＰＭＯＳトランジスタＰＴ１及びＰＴ２を通じて充電され、ノードＮ１がハイレベルになる。
【００２８】
次にクロック信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ２及びＰＴ３がそれぞれカットオフに、ＮＭＯＳトランジスタＮＴ３及びＮＴ４がそれぞれオンになる。従って、ＰＭＯＳトランジスタＰＴ５、ノードＮ２はＮＭＯＳトランジスタＮＴ２及びＮＴ３を通じて電荷が放電され、ローレベルになる。このためＰＭＯＳトランジスタＰＴ４がオンに、ＮＭＯＳトランジスタＮＴ５がカットオフになるので、反転出力端子ＸＱが充電されてハイレベルになる。
【００２９】
次にデータ信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ１がカットオフになり、ＮＭＯＳトランジスタＮＴ１がオンになる。このため、このため、ノードＮ１からＮＭＯＳトランジスタＮＴ１を通じて放電され、ノードＮ１はローレベルになる。このため、ＮＭＯＳトランジスタＮＴ２がカットオフになる。
【００３０】
フリップフロップ回路１は、常にトグルするクロック信号が入力されている間は、上述したような動作を行う。
しかし、図２に示すように、スタンバイ状態で長時間が経過した場合、例えば、クロック信号及びデータ信号が共にハイレベルで固定された場合には、リークパスが生じてノードＮ２が中間電圧（ハイレベルとローレベルとの中間の電圧）となり、その結果ノードＮ３及び反転出力端子ＸＱの電圧も中間電圧になってしまう。
【００３１】
このとき、フリップフロップ回路１では、図４に示すように、ハイレベルのリセット信号が入力されることによってリセットが行われ、反転出力端子ＸＱからの出力信号を確定させることができる。
以下、ハイレベルのリセット信号を入力した場合のフリップフロップ回路１の動作について説明する。
【００３２】
リセット信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ５がカットオフになり、ＮＭＯＳトランジスタＮＴ６がオンになる。このため、ノードＮ２とノードＮ３とがＰＭＯＳトランジスタＰＴ５によって切り離され、ノードＮ３はＮＭＯＳトランジスタＮＴ６を通じて電荷が放電され、ローレベルになるので、ＰＭＯＳトランジスタＰＴ４がオンになりＮＭＯＳトランジスタＮＴ５がカットオフになり、反転出力端子ＸＱの出力信号がハイレベルに確定する。
【００３３】
以上説明したように、本実施形態のフリップフロップ回路１によれば、クロック信号及びデータ信号が共にハイレベルで固定されるようなスタンバイ時において中間電圧になるノードＮ２が存在しても、ハイレベルのリセット信号を入力することによってノードＮ２を回路から切り離し出力を確定させることができる。また、このとき回路内部にリークパスが全く存在しないため、回路全体の消費電流量を大幅に削減することができる。
更に、上記実施形態ではクロック信号及びデータ信号が共にハイレベルであるスタンバイ状態について説明したが、これ以外のクロック信号とデータ信号の組み合わせのスタンバイ時においてもリークパスは回路内に存在しないため、本実施形態のフリップフロップ回路１は、リセット信号の入力によって消費電流量ほぼ０でリセットを行うことができる。
【００３４】
＜第２実施形態＞
第２実施形態では、第１実施形態のフリップフロップ回路１の構成を変化させ、より高速に動作させることができるフリップフロップ回路１ａについて説明する。
図４は、第２実施形態のフリップフロップ回路１ａを示す回路図である。
【００３５】
図４に示すように、第２実施形態のフリップフロップ回路１ａは、データ信号が入力されるデータ入力端子Ｄ、クロック信号が入力されるクロック入力端子（同期信号入力端子）ＣＬＫ、リセット信号が入力されるリセット端子Ｒ、第１〜第４のＰＭＯＳトランジスタＰＴ１〜ＰＴ４及び第５のＰＭＯＳトランジスタＰＴ５ａ、第１〜第６のＮＭＯＳトランジスタＮＴ１〜ＮＴ６、反転出力端子ＸＱ、インバータ回路ＩＮＶ、非反転出力端子Ｑ及びノードＮ１〜Ｎ３を有する。
図４に示すように、第２実施形態のフリップフロップ回路１ａは、第１実施形態のフリップフロップ回路１からＰＭＯＳトランジスタＰＴ５を取り除きＰＭＯＳトランジスタＰＴ５ａを加えた構成となっている。
【００３６】
図４に示すように、ＰＭＯＳトランジスタＰＴ１、ＰＴ４及びＰＴ５ａのソースが電源電位Ｖｄｄに接続されている。
また、ＮＭＯＳトランジスタＮＴ１、ＮＴ３、ＮＴ５及びＮＴ６のソースが接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１及びＮＭＯＳトランジスタＮＴ１のゲートはデータ入力端子Ｄに接続されている。
ＰＭＯＳトランジスタＰＴ２、ＰＴ３、ＮＭＯＳトランジスタＮＴ３、ＮＴ４のゲートがクロック入力端子に接続されている。
ＰＭＯＳトランジスタＰＴ５ａ及びＮＭＯＳトランジスタＮＴ６のゲートがリセット端子Ｒに接続されている。
【００３７】
ＰＭＯＳトランジスタＰＴ１のドレインがＰＭＯＳトランジスタＰＴ２のソースに接続され、ＰＭＯＳトランジスタＰＴ２のドレインとＮＭＯＳトランジスタＮＴ１のドレインとがＮＭＯＳトランジスタＮＴ２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ５ａのドレインがＰＭＯＳトランジスタＰＴ３のソースに接続されている。ＮＭＯＳトランジスタＮＴ２のソースがＮＭＯＳトランジスタＮＴ３のドレインに接続され、ＰＭＯＳトランジスタＰＴ３のドレインとＮＭＯＳトランジスタＮＴ２のドレインとＮＭＯＳトランジスタＮＴ６のドレインとが、ＰＭＯＳトランジスタＰＴ４とＮＭＯＳトランジスタＮＴ５のゲートに接続されている。
【００３８】
ＮＭＯＳトランジスタＮＴ４のソースがＮＭＯＳトランジスタＮＴ５のドレインに接続され、ＰＭＯＳトランジスタＰＴ４のドレインとＮＭＯＳトランジスタＮＴ４のドレインとが反転出力端子ＸＱと、反転回路を介して非反転出力端子Ｑに接続されている。
【００３９】
以下、フリップフロップ回路１ａの動作例について説明する。ただし、リセット信号が入力されるまでの動作はフリップフロップ回路１と同様であるので、クロック信号及びデータ信号が共にハイレベルであるスタンバイ状態においてリセット信号が入力された場合の動作について説明する。
【００４０】
リセット信号がハイレベルになると、ＰＭＯＳトランジスタＰＴ５ａがカットオフになり、ＮＭＯＳトランジスタＮＴ６がオンになる。このため、ノードＮ２及びノードＮ３はＮＭＯＳトランジスタＮＴ６を通して放電しローレベルになり、ＰＭＯＳトランジスタＰＴ４がオンになりＮＭＯＳトランジスタＮＴ５がカットオフになり、反転出力端子ＸＱの出力信号がハイレベルに確定する。
【００４１】
以上説明したように、第２実施形態のフリップフロップ回路１ａによれば、クロック信号及びデータ信号が共にハイレベルで固定されるようなスタンバイ時において中間電圧になるノードＮ２が存在しても、ハイレベルのリセット信号を入力することによってノードＮ２を回路から切り離し出力を確定させることができる。また、このとき回路内部にリークパスが全く存在しないため、回路全体の消費電流量を大幅に削減することができる。
更に、第２実施形態ではクロック信号及びデータ信号が共にハイレベルであるスタンバイ状態について説明したが、これ以外のクロック信号とデータ信号の組み合わせのスタンバイ時においてもリークパスは回路内に存在しないため、本実施形態のフリップフロップ回路１ａは、リセット信号の入力によって消費電流量ほぼ０でリセットを行うことができる。
【００４２】
更に、第２実施形態のフリップフロップ回路１ａにおいては、ＮＭＯＳトランジスタＮＴ５のドレイン端子につく容量を減らすことができるので、第1実施形態のフリップフロップ回路１よりも高速な動作が可能である。
【００４３】
＜第３実施形態＞
第３実施形態では、リセット機能を有するフリップフロップ回路１ｂについて説明する。
図５は、第３実施形態のフリップフロップ回路１ｂを示す回路図である。
図５に示すように、フリップフロップ回路１ｂは、データ信号が入力されるデータ入力端子Ｄ、クロック信号が入力されるクロック入力端子ＣＬＫ、反転リセット信号が入力される反転リセット端子ＸＲ、第１〜第４のＰＭＯＳトランジスタＰＴ１〜ＰＴ４及び第５のトランジスタＰＴ５ｂ、第１〜第５のＮＭＯＳトランジスタＮＴ１〜ＮＴ５、反転出力端子ＸＱ、インバータ回路ＩＮＶ、非反転出力端子Ｑ及びノードＮ１〜Ｎ３を有する。
【００４４】
図５に示すように、フリップフロップ回路１ｂは第１実施形態のフリップフロップ回路１からＰＭＯＳトランジスタＰＴ５及びＮＭＯＳトランジスタＮＴ６を取り除きＰＭＯＳトランジスタＰＴ５ｂを加えた構成となっている。
【００４５】
図５に示すように、ＰＭＯＳトランジスタＰＴ１、ＰＴ４及びＰＴ５ｂのソースが電源電位Ｖｄｄに接続されている。
また、ＮＭＯＳトランジスタＮＴ１、ＮＴ３及びＮＴ５のソースが接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１及びＮＭＯＳトランジスタＮＴ１のゲートはデータ入力端子Ｄに接続されている。
ＰＭＯＳトランジスタＰＴ２、ＰＴ３、ＮＭＯＳトランジスタＮＴ３、ＮＴ４のゲートがクロック入力端子に接続されている。
ＰＭＯＳトランジスタＰＴ５ｂのゲートがリセット端子Ｒに接続されている。
【００４６】
ＰＭＯＳトランジスタＰＴ１のドレインがＰＭＯＳトランジスタＰＴ２のソースに接続され、ＰＭＯＳトランジスタＰＴ２のドレインとＮＭＯＳトランジスタＮＴ１のドレインとがＮＭＯＳトランジスタＮＴ２のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ２のソースがＮＭＯＳトランジスタＮＴ３のドレインに接続され、ＰＭＯＳトランジスタＰＴ３のドレインとＮＭＯＳトランジスタＮＴ２のドレインとがＰＭＯＳトランジスタＰＴ４とＮＭＯＳトランジスタＮＴ５のゲートに接続されている。
【００４７】
ＮＭＯＳトランジスタＮＴ４のソースがＮＭＯＳトランジスタＮＴ５のドレインに接続され、ＰＭＯＳトランジスタＰＴ４のドレインとＮＭＯＳトランジスタＮＴ４のドレインとＰＭＯＳトランジスタＰＴ５ｂのドレインとが反転出力端子ＸＱと、反転回路を介して非反転出力端子Ｑに接続されている。
【００４８】
フリップフロップ回路１ｂでは、スタンバイ状態においてリセットを行う際にローレベルのリセット信号を入力することによって、リセットを行い反転出力端子ＸＱの出力を確定させることができる。
例えば、クロック信号とデータ信号が共にハイレベルで固定されて長時間が経過した場合、フリップフロップ回路１ｂにはリークパスが生じ、図５に示すノードＮ３及び反転出力端子ＸＱが中間電圧になってしまう。
【００４９】
上述した状態において、ローレベルのリセット信号を入力すると、ＰＭＯＳトランジスタＰＴ５ｂがオンになり、反転出力端子ＸＱの出力信号をハイレベルに確定することができる。
【００５０】
以上説明したように、第３実施形態のフリップフロップ回路１ｂによれば、スタンバイ状態において、ローレベルのリセット信号を入力すると、ＰＭＯＳトランジスタＰＴ５ｂがオンになり、反転出力端子ＸＱの出力信号がハイレベルに確定することができる。すなわち、リセット機能を発揮することができる。
【００５１】
本発明は上述した実施形態には限定されない。
すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。
【図面の簡単な説明】
【００５２】
【図１】図１は、第１実施形態のフリップフロップ回路１を示す回路図である。
【図２】図２は、フリップフロップ回路の動作を説明するためのタイミングチャートである。
【図３】図３は、フリップフロップ回路の動作を説明するためのリセット信号を含んだタイミングチャートである。
【図４】図４は、第２実施形態のフリップフロップ回路１ａを示す回路図である。
【図５】図５は、第３実施形態のフリップフロップ回路１ｂを示す回路図である。
【図６】図６は、非特許文献１に記載のフリップフロップ回路の一例を示す回路図である。
【符号の説明】
【００５３】
１，１ａ，１ｂ…フリップフロップ回路、ＣＬＫ…クロック入力端子、Ｄ…データ入力端子、Ｖｄｄ…電源電位、ＧＮＤ…接地電位、ＩＮＶ…インバータ回路、ＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４，ＰＴ５，ＰＴ５ａ，ＰＴ５ｂ…ＰＭＯＳトランジスタ、ＮＴ１，ＮＴ２，ＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６…ＮＭＯＳトランジスタ、Ｑ…非反転出力端子、…リセット端子、ＸＱ…反転出力端子、Ｎ１，Ｎ２，Ｎ３…ノード
【図１】
2007221507.tif 000003
【図２】
2007221507.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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