(57)【要約】【課題】トレンチの内部に埋め込まれたエピタキシャル層にボイドが生じることを回避する。【解決手段】基板本体１３表面に第１エピタキシャル層１１を成長させる工程と、この第１エピタキシャル層１１に複数の第１トレンチ１４を形成する工程と、第１トレンチ１４の内部全体に第２エピタキシャル層１２を成長させる工程と、第２エピタキシャル層１２を研磨して平坦にする工程と、平坦にされた第２エピタキシャル層１２の上面に第１エピタキシャル層１１と同一組成の第３エピタキシャル層１６を更に成長させる工程と、この第３エピタキシャル層１６に第２トレンチ１７を形成して第１トレンチ１４を延長させる工程と、第２トレンチ１７の内部全体に第４エピタキシャル層１８を更に成長させる工程と、第４エピタキシャル層１８を研磨して平坦にする工程とを含む。【選択図】  図１
2007103747.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板本体(13)表面に第１エピタキシャル層(11)を成長させる工程と、
（ｂ）この第１エピタキシャル層(11)を部分的にエッチングして複数の第１トレンチ(14)を形成する工程と、
（ｃ）前記複数の第１トレンチ(14)の内部全体及び前記複数の第１トレンチ(14)以外の前記第１エピタキシャル層(11)の表面に第２エピタキシャル層(12)を成長させる工程と、
（ｄ）前記第２エピタキシャル層(12)を研磨して前記第１エピタキシャル層(11)の表面を露出させるとともに前記複数の第１トレンチ(14)の内部全体に埋め込まれた前記第２エピタキシャル層(12)の上面を平坦にする工程と、
（ｅ）平坦にされた前記第２エピタキシャル層(12)の上面と露出した前記第１エピタキシャル層(11)の表面に前記第１エピタキシャル層(11)と同一組成の第３エピタキシャル層(16)を更に成長させる工程と、
（ｆ）この第３エピタキシャル層(16)の前記複数の第１トレンチ(14)に対応する部分をエッチングして複数の第２トレンチ(17)を形成することにより前記複数の第１トレンチ(14)を延長させる工程と、
（ｇ）前記複数の第２トレンチ(17)の内部全体及び前記複数の第２トレンチ(17)以外の前記第３エピタキシャル層(16)の表面に第４エピタキシャル層(18)を更に成長させる工程と、
（ｈ）前記第４エピタキシャル層(18)を研磨して前記第３エピタキシャル層(16)の表面を露出させるとともに前記複数の第２トレンチ(17)の内部全体に埋め込まれた前記第４エピタキシャル層(18)の上面を平坦にする工程と
を含む半導体基板の製造方法。
【請求項２】
工程（ｇ）の後に、工程（ｄ）から工程（ｇ）までを１回又は２回以上繰り返す請求項１記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内部にエピタキシャル層を成長させてトレンチの内部をエピタキシャル層で埋め込む半導体基板の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板の製造方法にあっては、トレンチ内にエピタキシャル層を埋め込み、高アスペクト比の拡散層を形成する製造方法（例えば、特許文献１参照。）が提案されている。また、縦型ＭＯＳトランジスタであって、ドリフト領域をスーパジャンクション構造（Ｐ／Ｎコラム構造）とする場合においては、トレンチ内にエピタキシャル層を埋め込み、拡散層を形成する半導体基板の製造方法（例えば、特許文献２参照。）が提案されている。
【特許文献１】特許第３４８５０８１号公報
【特許文献２】特開２００３−１２４４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記特許文献１における半導体基板の製造方法にあっては、予め形成されたトレンチ内にエピタキシャル層を複数回にわたって埋め込むことにより高アスペクト比の拡散層を形成するようになっていることから、そのアスペクト比を高くするには自ずと限界があった。そして、その限界を超えてトレンチのアスペクト比を高くすると、トレンチ内の埋め込みエピタキシャル層中に埋め込み不良（ボイド）が発生するおそれがあり、ボイドが生じるとそのボイドの上部においてフレークダウンが発生して耐圧が減少し、素子性能が低下する不具合がある。
特に、Ｎ型領域とＰ型領域とが交互にかつ電流方向に対して垂直に並んだ前述のスーパジャンクション構造（Ｐ／Ｎコラム構造）においてその耐圧を向上させるためには、トレンチ深さを深くする必要があるけれども、トレンチ深さが深くなることによって結果としてアスペクト比が高くなり、トレンチ内の埋め込みエピタキシャル層中に埋め込み不良（ボイド）が発生すると、埋め込み不良（ボイド）に起因する結晶欠陥の発生に伴い耐圧接合リーク歩留まりの低下を招いたり、トレンチでの埋め込み不良箇所においてレジストが残って工程内汚染を招くといったことが発生する。
本発明の目的は、トレンチの内部に埋め込まれたエピタキシャル層にボイドが生じることを回避し得る半導体基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
請求項１に係る発明は、図１に示すように、（ａ）基板本体１３表面に第１エピタキシャル層１１を成長させる工程と、（ｂ）この第１エピタキシャル層１１を部分的にエッチングして複数の第１トレンチ１４を形成する工程と、（ｃ）複数の第１トレンチ１４の内部全体及び複数の第１トレンチ１４以外の第１エピタキシャル層１１の表面に第２エピタキシャル層１２を成長させる工程と、（ｄ）第２エピタキシャル層１２を研磨して第１エピタキシャル層１１の表面を露出させるとともに複数の第１トレンチ１４の内部全体に埋め込まれた第２エピタキシャル層１２の上面を平坦にする工程と、（ｅ）平坦にされた第２エピタキシャル層１２の上面と露出した第１エピタキシャル層１１の表面に第１エピタキシャル層１１と同一組成の第３エピタキシャル層１６を更に成長させる工程と、（ｆ）この第３エピタキシャル層１６の複数の第１トレンチ１４に対応する部分をエッチングして複数の第２トレンチ１７を形成することにより複数の第１トレンチ１４を延長させる工程と、（ｇ）複数の第２トレンチ１７の内部全体及び複数の第２トレンチ１７以外の第３エピタキシャル層１６の表面に第４エピタキシャル層１８を更に成長させる工程と、（ｈ）第４エピタキシャル層１８を研磨して第３エピタキシャル層１６の表面を露出させるとともに複数の第２トレンチ１７の内部全体に埋め込まれた第４エピタキシャル層１８の上面を平坦にする工程とを含む半導体基板の製造方法である。
【０００５】
トレンチ１４，１７の内部にボイドを生じさせることなくエピタキシャル層１２，１８で埋め込むことができるか否かに関しては、そのトレンチ１４，１７の幅Ａに対するトレンチの深さＢが浅ければ浅いほど、トレンチ１４，１７の内部にボイドを生じさせることなくエピタキシャル層１２，１８で埋め込むことができることが知られている。
この請求項１に記載された半導体基板の製造方法では、トレンチ１４，１７の形成とエピタキシャル層１２，１８の埋め込みを複数回に分けて行うので、エピタキシャル層１２，１８の埋め込みを行う際のトレンチ１４，１７の幅Ａに対するトレンチの深さＢを浅いものにすることができ、複数のトレンチ１４、１７の内部にボイドを生じさせることなくエピタキシャル層１２、１８で埋め込むことができる。
【０００６】
請求項２に係る発明は、請求項１に係る発明であって、工程（ｇ）の後に、工程（ｄ）から工程（ｇ）までを１回又は２回以上繰り返すことを特徴とする。
この請求項２に記載された半導体基板の製造方法では、工程（ｄ）から工程（ｇ）までを３回以上繰り返すことになり、最終的に得ようとするトレンチのアスペクト比が比較的大きいものであっても、１回あたりのエピタキシャル層の埋め込みを行う際のトレンチの幅Ａに対するトレンチの深さＢを浅いものにすることができ、トレンチの内部に埋め込まれたエピタキシャル層にボイドが生じることを有効に回避することができる。
【発明の効果】
【０００７】
以上述べたように、本発明によれば、トレンチの形成とエピタキシャル層の埋め込みを複数回に分けて行うので、エピタキシャル層の埋め込みを行う際のトレンチの幅に対するトレンチの深さを浅いものにすることができ、複数のトレンチの内部にボイドを生じさせることなくエピタキシャル層で埋め込むことができる。特にトレンチの形成とエピタキシャル層の埋め込みを３回以上繰り返せば、最終的に得ようとするトレンチのアスペクト比が比較的大きいものであっても、エピタキシャル層の埋め込みを行う際のトレンチの幅に対するトレンチの深さを十分に浅いものにすることができ、トレンチの内部に埋め込まれたエピタキシャル層にボイドが生じることを有効に回避することができる。
【発明を実施するための最良の形態】
【０００８】
次に本発明を実施するための最良の形態を図面に基づいて説明する。
図１に示すように、半導体基板はＮ+型の基板本体１３を備え、この基板本体１３表面にはエピタキシャル層１１，１６が形成される。基板本体１３はリン、ヒ素、アンチモン等の不純物のドープされたＮ+型のシリコン単結晶基板であり、エピタキシャル層１１，１６はリン、ヒ素、アンチモン等の不純物のドープされたＮ型シリコン単結晶層である。このエピタキシャル層１１，１６は部分的にエッチング除去され、所定の間隔をあけてリブ状の複数のエピタキシャル層１１，１６が基板本体１３の表面にそれぞれ形成され、複数のエピタキシャル層１１，１６間のトレンチ１４，１７には、ホウ素、ガリウム、インジウム等の不純物のドープされたＰ型シリコン単結晶からなるエピタキシャル層１２，１８が埋め込まれる。
【０００９】
次に、このような半導体装置における本発明の製造方法について説明する。
先ず、図１（ａ）に示すように、Ｎ+型の基板本体１３を用意し、その上にＮ型の第１エピタキシャル層１１を形成する。具体的には、基板本体１３の表面に原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１２００℃の温度範囲で第１エピタキシャル層１１を成長させる。
【００１０】
次に図１（ｂ）に示すように、この第１エピタキシャル層１１を部分的にエッチングして複数の第１トレンチ１４を形成する。具体的には、Ｎ型第１エピタキシャル層１１の上に図示しないシリコン酸化膜を成膜し、このシリコン酸化膜に対して所定のトレンチが得られるように所定の形状にパターニングする。そして、このパターニングされたシリコン酸化膜をマスクにしてＮ型の第１エピタキシャル層１１に対して異方性エッチング（ＲＩＥ）、又は、アルカリ性異方性エッチング液（ＫＯＨ、ＴＭＡＨ等）によるウエットエッチングを行い、複数の第１トレンチ１４を形成する。その後、マスクとして用いた図示しないシリコン酸化膜を除去する。このようにして、この基板本体１３表面に、所定の間隔をあけてリブ状の複数の第１エピタキシャル層１１をそれぞれ形成するとともに、その複数の第１エピタキシャル層１１の間に複数の第１トレンチ１４をそれぞれ形成する。
【００１１】
次に図１（ｃ）に示すように、複数の第１トレンチ１４の内部全体及び複数の第１トレンチ１４以外の第１エピタキシャル層１１の表面に第２エピタキシャル層１２を成長させる。具体的には、複数の第１トレンチ１４の内面を含めて第１エピタキシャル層１１の上に原料ガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で第２エピタキシャル層１２を成膜し、その第２エピタキシャル層１２により複数の第１トレンチ１４内を埋め込む。この複数の第１トレンチ１４の内部を第２エピタキシャル層１２で埋め込む工程において、少なくとも埋め込み最終工程において、第１エピタキシャル層１１の成膜のために供給する原料ガスとして、半導体ソースガスとハロゲン化物ガスとの混合ガスを用いることが好ましい。ここで、半導体ソースガスとしては、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、四塩化シリコン（ＳｉＣｌ4）等が挙げられる。特に、半導体ソースガスとして、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、四塩化シリコン（ＳｉＣｌ4）のいずれかを用いることが好ましい。ハロゲン化物ガスとしては塩化水素（ＨＣｌ）、塩素（Ｃｌ2）、フッ素（Ｆ2）、三フッ化塩素（ＣｌＦ3）、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）のいずれかを用いることが好ましく、特に塩化水素（ＨＣｌ）を用いることが好ましい。
【００１２】
半導体ソースガスとハロゲン化物ガスとの混合ガスを原料ガスとして供給すると、その内のハロゲン化物ガスはエッチングガスとして機能し、そのエッチングガスは供給律速であり、エッチング速度は複数の第１トレンチ１４開口部の方が複数の第１トレンチ１４の内部よりも早くなる。これにより複数の第１トレンチ１４開口部よりも深い部位での成長速度よりも遅くなり、複数の第１トレンチ１４側面上の第２エピタキシャル層１２に関して複数の第１トレンチ１４底部より複数の第１トレンチ１４開口部の膜厚が小さくなり、図２（ｃ）に示すように、複数の第１トレンチ１４の内部にボイドを生じさせることなく第２エピタキシャル層１２で埋め込むことができる。
【００１３】
次に、図１（ｄ）に示すように、第２エピタキシャル層１２を研磨して第１エピタキシャル層１１の表面を露出させるとともに複数の第１トレンチ１４の内部全体に埋め込まれた第２エピタキシャル層１２の上面を平坦にする。この研磨は例えばＣＭＰ等により行うことができる。
次に、図１（ｅ）に示すように、平坦化された第２エピタキシャル層１２の上面と露出した第１エピタキシャル層１１の表面にその第１エピタキシャル層１１と同一組成の第３エピタキシャル層１６を更に成長させる。この第３エピタキシャル層１６の形成は上述した第１エピタキシャル層１１の形成と同一の手順により行われ、具体的には、平坦化された第２エピタキシャル層１２の上面と露出した第１エピタキシャル層１１の表面に原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１２００℃の温度範囲で第３エピタキシャル層１６を成長させる。
【００１４】
次に、図１（ｆ）に示すように、この第３エピタキシャル層１６の複数の第１トレンチ１４に対応する部分をエッチングして複数の第２トレンチ１７を形成することにより複数の第１トレンチ１４を延長させる。具体的には、第３エピタキシャル層１６の上に図示しないシリコン酸化膜を成膜し、このシリコン酸化膜の第１トレンチ１４に対応する部分を除去して所定の形状にパターニングする。そして、このパターニングされたシリコン酸化膜をマスクにして第３エピタキシャル層１６に対して異方性エッチング（ＲＩＥ）、又は、アルカリ性異方性エッチング液（ＫＯＨ、ＴＭＡＨ等）によるウエットエッチングを行い、複数の第２トレンチ１７を形成することにより複数の第１トレンチ１４を延長させる。その後、マスクとして用いた図示しないシリコン酸化膜を除去する。
【００１５】
次に、図１（ｇ）に示すように、複数の第２トレンチ１７の内部全体及び複数の第２トレンチ１７以外の第３エピタキシャル層１６の表面に第４エピタキシャル層１８を更に成長させる。この第４エピタキシャル層１８の形成は上述した第２エピタキシャル層１２の形成と同一の手順により行われ、具体的には、複数の第２トレンチ１７の内面を含めて第３エピタキシャル層１６の上に原料ガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で第４エピタキシャル層１８を成膜し、その第４エピタキシャル層１８により複数の第２トレンチ１７内を埋め込む。
次に、図１（ｈ）に示すように、第４エピタキシャル層１８を研磨して第３エピタキシャル層１６の表面を露出させるとともに複数の第２トレンチ１７の内部全体に埋め込まれた第４エピタキシャル層１８の上面を平坦にする。これにより、横方向にＰ型領域とＮ型領域とが交互に配置された半導体基板が得られる。
【００１６】
ここで、トレンチ１４，１７の内部にボイドを生じさせることなくエピタキシャル層１２，１８で埋め込むことができるか否かに関しては、そのトレンチ１４，１７の幅Ａに対するトレンチの深さＢで表されるアスペクト比（Ｂ／Ａ）に依り、そのトレンチ１４，１７の幅Ａに対するトレンチの深さＢが浅ければ浅いほど、即ち、アスペクト比（Ｂ／Ａ）が小さいほどトレンチ１４，１７の内部にボイドを生じさせることなくエピタキシャル層１２，１８で埋め込むことができることが知られている。そして、本発明における半導体基板の製造方法に依れば、トレンチ１４，１７の形成とエピタキシャル層１２，１８の埋め込みを複数回に分けて行うので、エピタキシャル層１２，１８の埋め込みを行う際のトレンチ１４，１７のアスペクト比を小さいものにすることができる。この結果、複数のトレンチ１４、１７の内部にボイドを生じさせることなくエピタキシャル層１２、１８で埋め込むことができる。
【００１７】
なお、上述した実施の形態では、トレンチ１４，１７の形成とエピタキシャル層１２，１８の埋め込みを２回に分けて行う場合を説明したが、最終的に得ようとするトレンチのアスペクト比が比較的大きい場合には、上述した工程（ｇ）の後に、工程（ｄ）から工程（ｇ）までを１回又は２回以上更に繰り返しても良い。工程（ｄ）から工程（ｇ）までを３回以上繰り返す半導体基板の製造方法では、最終的に得ようとするトレンチのアスペクト比が比較的大きいものであっても、１回あたりのエピタキシャル層の埋め込みを行う際のトレンチのアスペクト比を小さいものにすることができ、トレンチの内部に埋め込まれたエピタキシャル層にボイドが生じることを有効に回避することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明実施形態の半導体基板の製造方法を示す工程図である。
【符号の説明】
【００１９】
１０  半導体基板
１１  第１エピタキシャル層
１２  第２エピタキシャル層
１３  基板本体
１４  第1トレンチ
１６  第３エピタキシャル層
１７  第２トレンチ
１８  第４エピタキシャル層
【図１】
2007103747.tif 000003