(57)【要約】【課題】コントローラの処理の負荷やフラッシュメモリとコントローラ間のやり取りを低減でき、コントローラの簡略化や性能の向上を実現でき、さらに、今まで得なし得なかった新しい機能を実現することが可能な不揮発性メモリを提供する。【解決手段】データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイ１１１と、メモリセルアレイ１１から読み出したアクセス単位のデータまたはメモリセルアレイ１１１に書き込むべきアクセス単位のデータを保持するバッファ１１３と、指定されたアドレス、コマンド、並びに、バッファ１１３に保持されたデータのうちの特定フィールドのデータに応じてメモリセルアレイ１１１のアクセス制御を行う制御回路１１２とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、
上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、
指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と
を有する不揮発性メモリ。
【請求項２】
上記特定フィールドのデータが物理アドレスを含む
請求項１記載の不揮発性メモリ。
【請求項３】
上記特定フィールドのデータがコマンドを含む
請求項１記載の不揮発性メモリ。
【請求項４】
上記特定フィールドのデータがコマンドとアドレスの少なくともいずれかのシーケンスを含む
請求項１記載の不揮発性メモリ。
【請求項５】
上記特定フィールドのデータが制御パラメータを含む
請求項１記載の不揮発性メモリ。
【請求項６】
アドレスレジスタを有し、
上記制御回路は、上記バッファに保持された特定フィールドのアドレスデータを上記アドレスレジスタに自動的にロードして次のアクセスコマンドで用いる
請求項２記載の不揮発性メモリ。
【請求項７】
コマンドレジスタを有し、
上記制御回路は、上記バッファに保持された特定フィールドのコマンドデータを上記コマンドレジスタに自動的にロードして当該コマンドを実行する
請求項３記載の不揮発性メモリ。
【請求項８】
コマンドレジスタと、
アドレスレジスタと、を有し、
上記制御回路は、上記バッファに保持された特定フィールドのシーケンスデータを上記コマンドレジスタ、アドレスレジスタに逐次ロードして自動的に付随するデータを読み出す
請求項４記載の不揮発性メモリ。
【請求項９】
コマンドレジスタと、
アドレスレジスタと、を有し、
上記制御回路は、上記バッファに保持された特定フィールドのシーケンスデータを上記コマンドレジスタ、アドレスレジスタに逐次ロードして自動的に該当ブロックの消去を行う
請求項４記載の不揮発性メモリ。
【請求項１０】
コマンドレジスタと、
アドレスレジスタと、を有し、
上記制御回路は、上記バッファに保持された特定フィールドのシーケンスデータを上記コマンドレジスタ、アドレスレジスタに逐次ロードして自動的に別の場所にプログラムを行う
請求項４記載の不揮発性メモリ。
【請求項１１】
上記制御回路は、制御パラメータに応じて、所望のタイミングでアクセス制御を切り上げる
請求項５の不揮発性メモリ。
【請求項１２】
上記制御回路は、制御パラメータに応じて、精度を高めたアクセス制御を行う
請求項５記載の不揮発性メモリ。
【請求項１３】
データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、
上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、
指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と、を有し、
上記特定フィールドのデータは、読み出し時の動作を書き込み時にデータとして指定する情報を含む
を有する不揮発性メモリ。
【請求項１４】
データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、
上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、
指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と、を有し、
上記特定フィールドのデータは、書き込み時の追加動作を書き込み時のデータとして指定する情報を含む
を有する不揮発性メモリ。
【請求項１５】
データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、
上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、
指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と、を有し、
上記特定フィールドのデータは、書き込み時の動作を書き込み時のデータとして指定する情報を含む
を有する不揮発性メモリ。
【請求項１６】
上記特定フィールドのデータが物理アドレスを含む
請求項１３または１４記載の不揮発性メモリ。
【請求項１７】
上記特定フィールドのデータがコマンドを含む
請求項１３または１４記載の不揮発性メモリ。
【請求項１８】
上記特定フィールドのデータがコマンドとアドレスの少なくともいずれかのシーケンスを含む
請求項１３または１４記載の不揮発性メモリ。
【請求項１９】
上記特定フィールドのデータが制御パラメータを含む
請求項１３または１５記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の不揮発性メモリにより構成される不揮発性メモリに関するものである。
【背景技術】
【０００２】
一般的に、ＮＡＮＤ型等のフラッシュメモリでは５１２バイト（ｂｙｔｅ）、２ＫＢ等のデータに数バイト〜数１００バイトの冗長部を加えたものを1ページとして扱い、ユーザデータのほかにエラー訂正のためのＥＣＣ、管理情報を格納している。
【０００３】
一部のフラッシュメモリでは、ＥＣＣ処理を内部で行うことがあったが、基本的にはデータ以外の情報もデータと同様に読み出してから処理を行っていた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、一般的なフラッシュメモリシステムにおいては、フラッシュメモリからのデータの読み出しにはセルからバッファへの転送時間とバッファからコントローラへの転送時間でそれぞれ時間がかかり、コントローラがデータを読み出してからその内容に基づいて次の処理を決定するとフラッシュメモリ内部のセルが使われない時間も長く発生するため、性能を落とす要因となっていた。
また、データを読み出してから処理を行うとコントローラ側の処理も煩雑になることから、コントローラの効率低下の要因となっていた。
【０００５】
本発明は、コントローラの処理の負荷やフラッシュメモリとコントローラ間のやり取りを低減でき、コントローラの簡略化や性能の向上を実現でき、さらに、今まで得なし得なかった新しい機能を実現することが可能な不揮発性メモリを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の観点の不揮発性メモリは、データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路とを有する。
【０００７】
好適には、上記特定フィールドのデータが物理アドレスを含む。
【０００８】
好適には、上記特定フィールドのデータがコマンドを含む。
【０００９】
好適には、上記特定フィールドのデータがコマンドとアドレスの少なくともいずれかのシーケンスを含む。
【００１０】
好適には、上記特定フィールドのデータが制御パラメータを含む。
【００１１】
好適には、アドレスレジスタを有し、上記制御回路は、上記バッファに保持された特定フィールドのアドレスデータを上記アドレスレジスタに自動的にロードして次のアクセスコマンドで用いる。
【００１２】
好適には、コマンドレジスタを有し、上記制御回路は、上記バッファに保持された特定フィールドのコマンドデータを上記コマンドレジスタに自動的にロードして当該コマンドを実行する。
【００１３】
好適には、コマンドレジスタと、アドレスレジスタと、を有し、上記制御回路は、上記バッファに保持された特定フィールドのシーケンスデータを上記コマンドレジスタ、アドレスレジスタに逐次ロードして自動的に付随するデータを読み出す。
【００１４】
好適には、コマンドレジスタと、アドレスレジスタと、を有し、上記制御回路は、上記バッファに保持された特定フィールドのシーケンスデータを上記コマンドレジスタ、アドレスレジスタに逐次ロードして自動的に該当ブロックの消去を行う。
【００１５】
好適には、コマンドレジスタと、アドレスレジスタと、を有し、上記制御回路は、上記バッファに保持された特定フィールドのシーケンスデータを上記コマンドレジスタ、アドレスレジスタに逐次ロードして自動的に別の場所にプログラムを行う。
【００１６】
好適には、上記制御回路は、制御パラメータに応じて、所望のタイミングでアクセス制御を切り上げる。
【００１７】
好適には、上記制御回路は、制御パラメータに応じて、精度を高めたアクセス制御を行う。
【００１８】
本発明の第２の観点の不揮発性メモリは、データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と、を有し、上記特定フィールドのデータは、読み出し時の動作を書き込み時にデータとして指定する情報を含む。
【００１９】
本発明の第３の観点の不揮発性メモリは、データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と、を有し、上記特定フィールドのデータは、書き込み時の追加動作を書き込み時のデータとして指定する情報を含む。
【００２０】
本発明の第４の観点の不揮発性メモリは、データ部と特定フィールドを含むデータをアクセス単位としてアクセスされるメモリセルアレイと、上記メモリセルアレイから読み出した上記アクセス単位のデータまたは上記メモリセルアレイに書き込むべき上記アクセス単位のデータを保持するバッファと、指定されたアドレス、コマンド、並びに、上記バッファに保持されたデータのうちの上記特定フィールドのデータに応じて上記メモリセルアレイのアクセス制御を行う制御回路と、を有し、上記特定フィールドのデータは、書き込み時の動作を書き込み時のデータとして指定する情報を含む。
【発明の効果】
【００２１】
本発明によれば、フラッシュメモリ上にデータとして書かれる情報、読み出される情報を、フラッシュメモリが自身の制御のためにも使用することで、コントローラの処理の負荷やフラッシュメモリとコントローラ間のやり取りを低減し、フラッシュメモリ内で先行して次の動作を開始することによって、コントローラの簡略化や性能の向上を実現し、さらに、読み出し時の付帯機能を書き込み時に指定することによって今まで得なし得なかった新しい機能を実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２３】
図１は、本発明の実施形態に係る不揮発性メモリシステムの基本的な構成例を示すブロック図である。
【００２４】
本不揮発性メモリシステム１００は、図１に示すように、不揮発性メモリ１１０と、ホストシステム１３０からの要求に応じて不揮発性メモリ１１０へのアクセスを制御するコントローラ１２０により構成されている。
【００２５】
また、不揮発性メモリシステム１００は、コントローラ１２０から不揮発性メモリ１１０に対してアドレス、コマンド等を転送する制御線１４０と、不揮発性メモリ１１０から読み出されたデータをコントローラ１２０に転送し、またコントローラ１２０からの書き込みデータを不揮発性メモリ１１０に転送するためのデータ線１５０とが、配線されている。
【００２６】
不揮発性メモリ１１０は、メモリセルアレイ部１１１、制御回路１１２、およびページバッファ１１３を有する。
また、不揮発性メモリ１１０は、図１には図示していないがアドレスレジスタ、アドレスデコーダ、コマンドデコーダ等を含んで構成される。
【００２７】
メモリセルアレイ部１１１は、たとえばＮＡＮＤ型フラッシュメモリストリングが複数アレイ状に配列されている。
【００２８】
制御回路１１２は、コントローラ１２０から出力され、制御線１４０を転送されてくるアドレス、コマンド、およびページバッファ１１３に保持された１ページデータのうちの特定フィールドのデータ、たとえば冗長部のデータに基づいて、メモリセルアレイ１１１へのアクセス(読み出し、書き込み、消去)処理の制御を行う。
【００２９】
本実施形態において、不揮発性メモリ１１０は、たとえば５１２バイトに数バイト〜数１００バイトの冗長部を加えて１ページを単位として読み出し、書き込みが行われる。このページを単位として読み出しや書き込み時のアクセスが行われる。
したがって、ページバッファ１１３は、基本的に１ページ分のサイズを有している。
そして、ページバッファ１１３に保持された１ページデータのうち冗長部のデータが転送線１１４を介して制御回路１１２に転送されるように構成されている。
【００３０】
本実施形態の不揮発性メモリ１１０は、通常セルアレイに記録してコントローラとの間で単純なデータとしてやり取りする不揮発情報を、図１に示すように、フラッシュメモリである不揮発性メモリ１１０内部の制御回路１１２の入力としても使用することを特徴としている。
【００３１】
以下に、本実施形態に係るデータ構造について、図２，図３，図４に関連付けて説明する。
【００３２】
図２は、フラッシュメモリの１ページ分のデータ構造を示す図である。
【００３３】
図２に示すように、フラッシュメモリの１ページ２００にはデータ部２１０と冗長部２２０があり、冗長部にはデータ部２１０のＥＣＣ２２１、論理アドレス２２２、各種フラグ２２３のほか、論理的に次のアドレスとなるデータが格納されたページの物理アドレス２２４を持つ。
すなわち、これは１ページが１要素となるリンクリスト構造である。
【００３４】
図３は、複数のページにおける関係を示す図である。
図４は、図３のデータ構造を論理アドレスと物理アドレスの対応を表として示す図である。
【００３５】
図において、物理アドレスＰＡ０に位置するデータは論理アドレスＬＡ０に対応したデータであり、論理的に次のアドレス、すなわち論理アドレスＬＡ＝１に対応したデータは物理アドレスＰＡ１に格納されていることを示している。
図では、論理アドレスＬＡ＝０から始まるデータは物理アドレスＰＡ０、ＰＡ１、ＰＡ２、ＰＡ４、ＰＡ６、ＰＡ７、ＰＡ１００、ＰＡ１０４、ＰＡ１０２、ＰＡ１０６、．．．と続く。
また、論理アドレスＬＡ＝１００から始まるデータは物理アドレスＰＡ３、ＰＡ５、ＰＡ９、．．．と続き、論理アドレスＬＡ＝２００から始まるデータは物理アドレスＰＡ１０１、ＰＡ１０３、ＰＡ１０７、．．．と続く。
【００３６】
図５は、ＬＡ＝１から始まるデータを順にリードする場合の、通常のフラッシュメモリにおける動作を示す図である。
【００３７】
フラッシュメモリに対して、コントローラが物理アドレスおよびリードコマンドを入力するとフラッシュメモリ内部でセルアレイからページバッファへの読み出しが行われる。ＬＡ＝１に対応する物理アドレスＰＡ１のデータのページバッファへの読み出しが終了してからコントローラがデータを読み出し、その時点で初めてコントローラは次の物理アドレスがＰＡ２であることを知る。
コントローラは次に、今知った物理アドレスＰＡ２とリードコマンドをフラッシュメモリに入力し、次のデータ読み出しを始める。
この方法では、セルアレイからページバッファへデータを読み出してからリードコマンドを受け付けるまでの間はセルアレイは何もできない。また、データをコントローラに読み出してから次に読み出すべき物理アドレスを知るので、キャッシュリードのできるフラッシュであっても活用することができない。
【００３８】
本実施形態においては、これを解消するために、フラッシュメモリ上にデータとして書かれる情報、読み出される情報を、フラッシュメモリが自身の制御のためにも使用するように構成されている。
【００３９】
図６は、本実施形態においてページバッファ１１３内の一部のフィールドをアドレスレジスタの入力として使用する様子を示す図である。
【００４０】
図６のフラッシュメモリである不揮発性メモリ１１０Ａには、制御回路の一部としてアドレスレジスタ１１５、およびアドレスデコーダ１１６が設けられている。
そして、通常はコントローラ１２０Ａの生成したアドレスをアドレス線経由で受け取り使用するが、セルアレイからページバッファ１１３へデータを読み出したときにアドレスレジスタ１１５にデータの一部を自動的にロードし、アドレスデコーダ１１６においてそのまま次に読み出すアドレスとして利用するようになる。
【００４１】
また、図６の不揮発性メモリシステム１００Ａのコントローラ１２０Ａは、アドレス生成部１２１、論理アドレス−物理アドレス（論物）変換テーブル１２２、メモリインタフェース（ＭＩ／Ｆ）やホストインタフェース（ＨＩ／Ｆ）、あるいはデータバッファ等を含むデータ処理部１２３を有している。
【００４２】
コントローラ１２０Ａは、図示しないＣＰＵの制御の下、ホストインタフェースを通してのホストシステム１３０とのコマンド系信号やデータの授受、およびメモリインタフェースを通しての不揮発性メモリ１１０Ａに対するアクセス制御を行う。
ホストシステム１３０からの不揮発性メモリ１１０Ａへの書き込みデータ、あるいは、不揮発性メモリ１１０Ａからの読み出しデータは、データ処理部１２３のデータバッファに一時保持される。
【００４３】
図７は、論理アドレスＬＡ＝１から始まるデータを順にリードする場合の、図６の機能を持つフラッシュメモリ（不揮発性メモリ）における動作を示す図である。
【００４４】
最初に論理アドレスＬＡ＝１に対応する物理アドレスＰＡ１とリードコマンドを入力するところまでは図５と同じであるが、メモリセルアレイ１１１からデータがリードできたところでセルから読み出した次のデータの物理アドレスが自動的にアドレスレジスタ１１５にロードされる。
これにより、コントローラ１２０Ａがデータを読み出した後にアドレスをフラッシュメモリである不揮発性メモリ１１０Ａに入力する必要が無くなり、トータルの読み出し時間が短縮される。
【００４５】
図８は、図６の不揮発性メモリにキャッシュ機能を付加した不揮発性メモリシステムを示す図である。
【００４６】
図８の不揮発性メモリシステム１００Ｂは、図６の機能に加えてデータキャッシュ１１７を持つフラッシュメモリである不揮発性メモリニット１１０Ｂに設けた構成を有する。
【００４７】
図８の構成においては、データキャッシュ１１７を用いたリードを行うときには、ページバッファ１１３からデータキャッシュ１１７へデータを移動させるのと同時にアドレスレジスタ１１５の内容も更新する。
【００４８】
図９は、論理アドレスＬＡ＝１から始まるデータを順にリードする場合の、図８の機能を持つフラッシュメモリ（不揮発性メモリ）における動作を示す図である。
【００４９】
通常のキャッシュリード機能を持つフラッシュメモリと同様に、最初にアドレスとリードコマンドを発行し、セルアレイ１１１からページバッファ１１３への読み出しが終了してからキャッシュリードコマンドを発行する。
キャッシュリードコマンドによりページバッファ１１３の内容がデータキャッシュ１１７に移され、裏で次のデータをセルアレイ１１１からページバッファ１１３へ読み出す。
ここで用いるアドレスは、最初に読み出されたデータの中に含まれていたアドレスを自動的にアドレスレジスタ１１５へロードしたものである。
すなわち、２ページ目以降の物理アドレスＰＡはデータとしてコントローラ１２０Ａに読み出す前にロードされ、セルアレイ１１１からの読み出しに用いられることになる。
【００５０】
これにより、コントローラ１２０Ａはデータキャッシュ１１７からのデータリードとキャッシュリードのコマンド発行を繰り返すだけでリンクリストをたどったデータの読み出しが可能となる。
【００５１】
図１０は、図８の不揮発性メモリにコマンド制御系を付加した不揮発性メモリシステムを示す図である。
【００５２】
図１０の不揮発性メモリシステム１００Ｃは、図８の構成に加えて、フラッシュメモリである不揮発性メモリ１１０Ｃに、コマンドレジスタ１１８、およぶコマンド制御回路１１９をさらに設けている。
そして、ページバッファ１１３内の一部のフィールド（冗長部）２２０をコマンドレジスタの入力としても使用するものである。
通常はコントローラ１２０Ａが生成したコマンドコードを制御線１４０やデータ線１５０等を通じてコマンドレジスタ１１８に入力するが、ここではセルアレイ１１１からページバッファ１１３へデータを読み出したときに、ページバッファ１１３の内容を用いてコマンドレジスタ１１８の内容も更新し、コマンド制御回路１１９は該当コマンドを実行する。
【００５３】
図１１は、図１０における不揮発性メモリシステムで用いるデータ構造の例を示す図である。
【００５４】
図１１に示すように、フラッシュメモリの１ページ２００にはデータ部２１０と冗長部２２０があり、冗長部にはデータ部２１０のＥＣＣ２２１、論理アドレス２２２、各種フラグ２２３のほか、冗長部の一部にコマンドを記述するフィールド２２５があり、たとえばここに書かれたコマンドを読み出し時に自動的に実行する。
【００５５】
図１２は、該当ページのリードに続いて自動的に別のアドレスのリードも行うコマンドを記述した冗長部２２０Ａの例を示したものである。
【００５６】
図１２に示す冗長部２２０Ａをつけてデータを書き込むと、該当ページのリードを行ったときに制御回路１１２に対しアドレス入力コマンド「Ａｄｄｒ」、アドレス１「ＡＤＲ１」、アドレス２「ＡＤＲ２」、キャッシュリード（Cache Read）コマンド「Ｒｅａｄ」が入力され、自動的に別のアドレスのキャッシュリードが行われるようにすることができる。
【００５７】
図１３は、該当ページのリードを行うとそのブロックの消去を行うコマンドを記述した冗長部の例を示す図である。
【００５８】
図１３に示す冗長部２２０Ｂをつけてデータを書き込むと、該当ページのリードを行ったときに制御回路１１２に対し消去（Eraseコマンド）が入力され、自動的にそのブロックを消去することができるようになる。
これにより、一度だけリードすることが可能なデータを実現することもできる。
【００５９】
図１４は、図１０の不揮発性メモリにコマンド制御回路にタイムアウトカウンタを付加した不揮発性メモリシステムを示す図である。
【００６０】
この例はページバッファ１１３内の一部のフィールドデータ(冗長部のデータ)を、コマンドレジスタの代わりに、リードおよびプログラム時のタイムアウトを検出するカウンタ１１９ａの入力とするものである。
【００６１】
図１４の不揮発性メモリシステム１００Ｄにおいては、通常フラッシュメモリでは、リード時やプログラム時において一定期間以上時間がかかった場合にエラーとする機能を有するものがあるが、このタイムアウトまでの期間を書き込みまたは読み出すデータの一部として指定することを可能としている。
【００６２】
図１５は、図１４における不揮発性メモリシステムで用いるデータ構造の例を示す図である。
【００６３】
図１５のデータ構造は、冗長部２２０Ｃの一部にプログラム時のタイムアウト時間Ｔ０を記述するフィールド２２６とリード時のタイムアウト時間Ｔ１を記述するフィールドがあり、たとえばプログラム時およびリード時にはこれらのフィールドに書かれた値をタイムアウト時間として用いることにより、任意の時間制約をつけることを可能としている。
【００６４】
以上説明したように、本実施形態によれば、不揮発メモリを用いたシステムにおいてフラッシュ内部における制御構造の改良により、フラッシュとコントローラ間の制御のやり取りを少なくし、コントローラの負荷を低減して処理速度を向上させることが可能となる。
また、通常であればデータをコントローラに読み出してからでないと開始できない次の動作を、コントローラに読み出す前に開始することができ、スループットの大幅な向上が可能となる。
また、リード時に自動的に行う動作をプログラム時に指定することができるようになり、一度だけリードが可能なデータといった特殊なデータの作成、運用が可能となる。
また、データの内容によって読み書き等におけるフラッシュの動作を変更することができ、対象とするデータに応じて適切な運用が可能となる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態に係る不揮発性メモリシステムの基本的な構成例を示すブロック図である。
【図２】フラッシュメモリの１ページ分のデータ構造を示す図である。
【図３】複数のページにおける関係を示す図である。
【図４】図３のデータ構造を論理アドレスと物理アドレスの対応を表として示す図である。
【図５】ＬＡ＝１から始まるデータを順にリードする場合の、通常のフラッシュメモリにおける動作を示す図である。
【図６】本実施形態においてページバッファ１１３内の一部のフィールドをアドレスレジスタの入力として使用する様子を示す図である。
【図７】論理アドレスＬＡ＝１から始まるデータを順にリードする場合の、図６の機能を持つフラッシュメモリ（不揮発性メモリ）における動作を示す図である。
【図８】図６の不揮発性メモリにキャッシュ機能を付加した不揮発性メモリシステムを示す図である。
【図９】論理アドレスＬＡ＝１から始まるデータを順にリードする場合の、図８の機能を持つフラッシュメモリ（不揮発性メモリ）における動作を示す図である。
【図１０】図８の不揮発性メモリにコマンド制御系を付加した不揮発性メモリシステムを示す図である。
【図１１】図１０における不揮発性メモリシステムで用いるデータ構造の例を示す図である。
【図１２】該当ページのリードに続いて自動的に別のアドレスのリードも行うコマンドを記述した冗長部の例を示したものである。
【図１３】該当ページのリードを行うとそのブロックの消去を行うコマンドを記述した冗長部の例を示す図である。
【図１４】図１０の不揮発性メモリにコマンド制御回路にタイムアウトカウンタを付加した不揮発性メモリシステムを示す図である。
【図１５】図１４における不揮発性メモリシステムで用いるデータ構造の例を示す図である。
【符号の説明】
【００６６】
１００，１００Ａ〜１００Ｄ・・・不揮発性メモリシステム、１１０，１１０Ａ〜１１０Ｄ・・・不揮発性メモリ、１１１・・・メモリセルアレイ、１１２・・・制御回路、１１３・・・ページバッファ、１１４・・・転送線、１１５・・・アドレスレジスタ、１１６・・・アドレスデコーダ、１１７・・・データキャッシュ、１１８・・・コマンドレジスタ、１１９・・・コマンド制御回路、１１９ａ・・・タイムアウトカウンタ、１２０，１２０Ａ・・・コントローラ、１２１・・・アドレス生成回路、１２２・・・論理アドレス−物理アドレス（論物）変換テーブル、１２３・・・データ処理部、１３０・・・ホストシステム、１４０・・・制御線、１５０・・・データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007334935.tif 000011
【図１０】
2007334935.tif 000012
【図１１】
2007334935.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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