(57)【要約】【課題】パターン上への膜堆積・エッチングなどのプロセスによる形状変化や、デバイス上に混在する異なる段差のパターンを考慮した具体的なＣＭＰシミュレーション方法を提供する。【解決手段】半導体デバイスの表面をＣＭＰにより研磨した後の表面形状を予測するシミュレーション方法において、デバイスの設計ＣＡＤパターンからパターン密度を計算する際に、パターンＣＡＤデータを予め加工するかもしくは計算したパターン密度データを加工することにより、表面形状をより正確に考慮したＣＭＰシミュレーションを実施する。これにより、パターン形成後のプロセス（膜堆積、エッチングなど）によって変化したデバイス表面上の凹凸形状を考慮でき、また、複数の高さの異なる段差を含むデバイスについてＣＭＰシミュレーションが可能となる。【選択図】図１０
2007103634.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの表面をＣＭＰにより研磨した後の表面形状を予測する、コンピュータを用いた半導体デバイスの形状シミュレーション方法であって、
設計ＣＡＤデータからＣＭＰ研磨前に堆積する膜の影響を考慮するため、設計ＣＡＤデータ中のパターンが占める割合を変化させて、ＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項２】
請求項１記載の半導体デバイスの形状シミュレーション方法において、
前記ＣＭＰ研磨後の膜厚シミュレーションを実施する際には、設計ＣＡＤデータ中のパターン幅を増大もしくは減少させ、単位面積あたりのパターン幅を増大もしくは減少させたパターンの占める割合を求め、この割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項３】
請求項１または２記載の半導体デバイスの形状シミュレーション方法において、
前記設計ＣＡＤデータ中には、高さの異なる二種類以上のパターンが含まれており、この二種類以上の異なる高さを考慮してＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項４】
請求項３記載の半導体デバイスの形状シミュレーション方法において、
前記高さの異なる二種類以上のパターンには、ｔ１なる高さとｔ２（ｔ１＞ｔ２）なる高さの二種類の異なるパターンが存在し、この二種類のパターンが同じ領域を占めることがない場合、ｔ１の高さを持つパターンもしくはｔ１のパターン上の堆積膜の占める面積の割合をρ１とし、ｔ２の高さを持つパターンもしくはｔ２のパターン上の堆積膜の占める面積の割合をρ２とした場合、新たにパターンが単位面積あたりに占める面積の割合をρ１＋（ｔ１／ｔ２）ρ２として求めることを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項５】
請求項３記載の半導体デバイスの形状シミュレーション方法において、
前記高さの異なる二種類以上のパターンには、ｔ１なる高さとｔ２（ｔ１＞ｔ２）なる高さの二種類の異なるパターンが存在し、このｔ１なる高さを持つパターンとｔ２なる高さを持つパターンが重なる場合、重なった部分の高さをｔ３とし、重なった部分のパターンもしくは重なった部分のパターン上の堆積膜の占める面積の割合をρ３とした場合、新たにパターンが単位面積あたりに占める面積の割合をρ３＋ρ１（ｔ２／ｔ３）＋ρ２（ｔ１／ｔ３）として求めることを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体デバイスの形状シミュレーション方法において、
前記ＣＭＰ研磨後の膜厚シミュレーションを実施する際には、ＣＭＰ前に堆積する酸化膜がオゾン−ＴＥＯＳ法もしくはこれに類するコンフォーマルな堆積形状を特徴とする方法により堆積された際、堆積したオゾン−ＴＥＯＳ膜もしくはこれに類する膜の堆積厚さをＤとしたとき、（π／４）Ｄだけ設計ＣＡＤデータ中のパターン幅を増大させ、このパターン幅を増大させたＣＡＤデータから単位面積あたりのパターン幅を増大させたパターンの占める割合を求め、この割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体デバイスの形状シミュレーション方法において、
前記ＣＭＰ研磨後の膜厚シミュレーションを実施する際には、ＣＭＰ前に堆積する酸化膜がＨＤＰ法により堆積された際、堆積したＨＤＰ膜の堆積厚さをＤとしたとき、Ｄ／４〜Ｄの値だけ設計ＣＡＤデータ中のパターン幅を縮小させ、このパターン幅を縮小させたＣＡＤデータから単位面積あたりのパターン幅を縮小させたパターンの占める割合を求め、この割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体デバイスの形状シミュレーション方法において、
前記ＣＭＰ研磨後の膜厚シミュレーションを実施する際には、設計ＣＡＤデータを用いてＣＭＰ前に堆積する酸化膜もしくはその他の膜の体積を求め、さらに堆積後のエッチング処理によって変化した体積を求め、この体積を考慮してＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【請求項９】
請求項８記載の半導体デバイスの形状シミュレーション方法において、
堆積した酸化膜の厚さがＴｄであり、エッチング処理により減少した部分の厚さがＴｄ−Ｅであるとき、エッチング処理が施された部分が占める単位面積あたりの割合をρＥ、エッチング処理が施されていない部分でかつパターン上に凸状に形成された堆積膜が占める単位面積あたりの割合をρＮとするとき、新たに単位面積あたりのパターンの占める割合をρＮ＋ρＥ（Ｔｄ−Ｅ）／Ｔｄとして求め、このパターンの占める割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする半導体デバイスの形状シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造技術に関し、特に、半導体デバイスの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により研磨した後の表面形状を予測するシミュレーション方法に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、半導体デバイスの表面をＣＭＰにより研磨した後の表面形状を予測するシミュレーション方法に関する技術としては、単位面積あたりのパターンが占める割合を増大もしくは減少させて、堆積する膜の種類を考慮する技術がある（例えば、非特許文献１）。
【非特許文献１】Ｔａｂｅｒ  Ｈ．Ｓｍｉｔｈ，Ｓｉｍｏｎ  Ｊ．Ｆａｎｇ，Ｄｕａｎｅ  Ｓ．Ｂｏｎｉｎｇ，Ｇｒｅｇ  Ｂ．Ｓｈｉｎｎ，ａｎｄ  Ｊｅｒｒｙ  Ａ．Ｓｔｅｆａｎｉ，“Ａ  ＣＭＰ  Ｍｏｄｅｌ  Ｃｏｍｂｉｎｉｎｇ  Ｄｅｎｓｉｔｙ  ａｎｄ  Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｃｉｅｓ，”１９９９  Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ  ｆｏｒ  ＵＬＳＩ  Ｍｕｌｔｉｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ（ＣＭＰ−ＭＩＣ），Ｓａｎｔａ  Ｃｌａｒａ，Ｆｅｂ．１９９９
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、前記のような従来のシミュレーション方法に関する技術では、具体的な変更の手順については言及されておらず、また、同じデバイス上に存在する二種以上の高さを持つパターンの取り扱いを簡易に実施する手段についても言及されていない。
【０００４】
そこで、本発明の目的は、パターン上への膜堆積・エッチングなどのプロセスによる形状変化や、デバイス上に混在する異なる段差のパターンを考慮した具体的なＣＭＰシミュレーション方法を提供することにある。
【０００５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００７】
本発明は、酸化膜の堆積処理あるいはそれに引き続くエッチング処理などによりパターンが変化する影響、もしくはパターンの高さが二種類以上ある場合などにパターンの単位面積あたりの密度を算出し、ＣＭＰシミュレーションを実施することの課題を解決するものである。
【０００８】
すなわち、本発明では、半導体デバイスの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により研磨した後の表面形状を予測するシミュレーション方法において、設計ＣＡＤデータからＣＭＰ研磨前に堆積する膜の影響を考慮するため、設計ＣＡＤデータ中のパターンが単位面積あたりに占める割合を変化させて、ＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた段階で堆積膜の形状を考慮したＣＭＰシミュレーションが可能となる。
【０００９】
好ましくは、上記において、設計ＣＡＤデータ中のパターン幅を増大もしくは減少させ、単位面積あたりのパターン幅を増大もしくは減少させたパターンの占める割合を求め、この割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた時点で膜の堆積の効果を考慮したＣＭＰシミュレーションが可能となる。
【００１０】
好ましくは、上記において、設計ＣＡＤデータ中に高さの異なる二種類以上のパターンが含まれており、この二種類以上の異なる高さを考慮してＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた段階で二種類以上の段差を持つ半導体デバイスのＣＭＰシミュレーションが可能となる。
【００１１】
また更に好ましくは、上記において、ｔ１なる高さとｔ２（ｔ１＞ｔ２）なる高さの二種類の異なるパターンが存在し、二種類のパターンが同じ領域を占めることがない場合、ｔ１の高さを持つパターンもしくはｔ１のパターン上の堆積膜の占める面積の割合をρ１とし、ｔ２の高さを持つパターンもしくはｔ２のパターン上の堆積膜の占める面積の割合をρ２とした場合、新たにパターンが単位面積あたりに占める面積の割合をρ１＋（ｔ１／ｔ２）ρ２として求めることを特徴とするＣＭＰ研磨後の膜厚シミュレーション方法が提供される。これにより、設計ＣＡＤデータが得られた段階で二種類以上の段差を持つ半導体デバイスのＣＭＰシミュレーションが可能となる。
【００１２】
また更に好ましくは、上記において、ｔ１なる高さを持つパターンとｔ２なる高さを持つパターンが重なる場合、重なった部分の高さをｔ３とし、重なった部分のパターンもしくは重なった部分のパターン上の堆積膜の占める面積の割合をρ３とした場合、ρ３＋ρ１（ｔ２／ｔ３）＋ρ２（ｔ１／ｔ３）として求めることを特徴とするＣＭＰ研磨後の膜厚シミュレーション方法が提供される。これにより、設計ＣＡＤデータが得られた段階で二種類以上の段差を持つ半導体デバイスのＣＭＰシミュレーションが可能となる。
【００１３】
好ましくは、上記において、ＣＭＰ前に堆積する酸化膜がオゾン−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）法もしくはこれに類するコンフォーマルな堆積形状を特徴とする方法により堆積された際、堆積したオゾン−ＴＥＯＳ膜もしくはこれに類する膜の堆積厚さをＤとしたとき、（π／４）Ｄだけ設計ＣＡＤデータ中のパターン幅を増大させ、このパターン幅を増大させたＣＡＤデータから単位面積あたりのパターン幅を増大させたパターンの占める割合を求め、この割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた時点でオゾン−ＴＥＯＳ膜もしくはこれに類する膜の堆積の効果を考慮したＣＭＰシミュレーションが可能となる。
【００１４】
好ましくは、上記において、ＣＭＰ前に堆積する酸化膜がＨＤＰ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ−Ｐｌａｓｍａ）法により堆積された際、堆積したＨＤＰ膜の堆積厚さをＤとしたとき、Ｄ／４〜Ｄだけ設計ＣＡＤデータ中のパターン幅を縮小させ、このパターン幅を縮小させたＣＡＤデータから単位面積あたりのパターン幅を縮小させたパターンの占める割合を求め、この割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた時点でＨＤＰ膜の堆積の効果を考慮したＣＭＰシミュレーションが可能となる。
【００１５】
好ましくは、上記において、設計ＣＡＤデータを用いてＣＭＰ前に堆積する酸化膜もしくはその他の膜の体積を求め、さらに堆積後のエッチングその他の処理によって変化した体積を求め、この体積を考慮してＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた時点で膜の堆積とエッチングの効果を考慮したＣＭＰシミュレーションが可能となる。
【００１６】
好ましくは、上記において、堆積した酸化膜の厚さがＴｄであり、エッチング処理により減少した部分の厚さがＴｄ−Ｅであるとき、エッチング処理が施された部分が占める単位面積あたりの割合をρＥ、エッチング処理が施されていない部分でかつパターン上に凸状に形成された堆積膜が占める単位面積あたりの割合をρＮとするとき、新たに単位面積あたりのパターンの占める割合をρＮ＋ρＥ（Ｔｄ−Ｅ）／Ｔｄとして求め、このパターンの占める割合を用いてＣＭＰ研磨後の膜厚シミュレーションを実施することを特徴とする方法が提供される。これにより、設計ＣＡＤデータが得られた時点で膜の堆積とエッチングの効果を考慮したＣＭＰシミュレーションが可能となる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明によれば、パターン形成後のプロセス（膜堆積、エッチングなど）によって変化したデバイス表面上の凹凸形状を考慮でき、また、複数の高さの異なる段差を含むデバイスについてＣＭＰシミュレーションが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
本発明の半導体デバイスの形状シミュレーション方法は、コンピュータを用いて、半導体デバイスの表面をＣＭＰにより研磨した後の表面形状を予測する技術であり、各実施例を以下において順に説明する。
【００２１】
（実施例１）
本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１を、図１〜図８を用いて説明する。図１はＣＭＰプロセスにおける研磨過程を説明するための、デバイスパターンの断面を示す説明図、図２および図３は局所的なパターン密度と平均化したパターン密度の概念を説明するための、デバイスパターンの上面を示す説明図、図４〜図８はパターンの拡張処理を説明するための、デバイスパターンの上面を示す説明図である。
【００２２】
まず、図１を用いて、ＣＭＰプロセスにおける研磨過程について説明する。ＣＭＰプロセスにおいては、研磨パッド１３をデバイスの凸パターン１５に押し当てて回転させ、デバイス表面上に存在する凸部分を研磨し、平坦化する。酸化膜ＣＭＰプロセスの場合、この凸パターン１５は酸化膜でパターン１１上に堆積された酸化膜１２によって形成されている。従って、図１の通り、凸パターン１５は必ずしもパターン１１と一致しない。この際、研磨パッド１３はデバイス表面上に存在する凸パターン１５の影響を受けて変形を起こす。研磨パッド１３は凸パターン１５に接触するが、研磨パッド１３の変形のために注目している凸パターン１５上だけに応力が集中せずに、凸パターン１５から遠方に向かってたわむ。
【００２３】
この影響を考慮したシミュレーションを実行するため、通常は応力応答関数と呼ばれる関数によって局所的なパターン密度ρを平均化し、この平均化したパターン密度ρ’を求めることが行われる。ここで、局所的なパターン密度とは単位面積あたりに存在する凸パターン１５の占める割合のことである。通常、上記単位面積は数μｍ×数μｍの領域が占める面積であり、本実施例では２５μｍ×２５μｍ（＝６２５μｍ2）である。局所的なパターン密度ρを求めるには、チップ（通常１辺数ｍｍサイズの長方形もしくは正方形、数ｍｍ：１〜１５ｍｍ程度）を上記で述べたような例えば２５μｍ×２５μｍの領域に分割し、各分割領域での凸パターンが占める割合を求める。
【００２４】
図２、図３を用いて、局所的なパターン密度ρと平均化したパターン密度ρ’の概念を説明する。図２において、黒い部分のパターン２１は凸パターンの局所的なパターン密度ρが８０％を占めていることを示す。図２を平均化処理すると、図３のようにパターン２１の輪郭がぼやけて密度の高い部分（灰色の濃い部分）と低い部分（灰色の薄い部分）の分布が発生することが分かる。このようにして、平均化したパターン密度ρ’のチップ内分布を求めることができる。
【００２５】
平均化したパターン密度ρ’を用いたＣＭＰシミュレーション手法については現在までに多くの論文（例えば、前記非特許文献１など）が書かれているので、ここでは詳述しない。
【００２６】
以上までで述べたとおり、図１においてチップ上に存在するパターン１１の密度をそのまま求めたのでは酸化膜１２の堆積を考慮したシミュレーションを実施することができず、酸化膜１２の堆積した後の凸パターン１５の密度を求める必要がある。設計ＣＡＤデータのレベルではパターン１１の情報しか含まれていないので、設計ＣＡＤデータから酸化膜堆積後の凸パターン密度を求める方法について以下に述べる。
【００２７】
図１を見ると、パターン１１の上に酸化膜１２が覆いかぶさり、元々離れて存在していたパターン１１の上に形成された凸パターン１５は一つの大きな領域となっていることが分かる。ここで、図４のような単一のパターンを考えた場合に、パターンをδだけ周囲に向かって拡張させる（図５）。これにより、図６のような元のパターン（図４）よりも大きなパターンが得られる。図７のようにδ以内のスペースで、隣接する複数のパターンが存在する場合、上記に述べたようなパターンの拡張を実施すると図８のような連続した大きな凸パターン領域が得られる。このようなパターンの拡張処理は、市販されている多くのＬＳＩ設計ツールの機能として備わっており、容易に実施することができる。
【００２８】
以上のようにして、本実施例によれば、元の設計ＣＡＤデータを加工することにより、酸化膜堆積などのパターン形成後のプロセスによって生じる凸パターン領域を考慮したＣＭＰシミュレーションが可能となる。
【００２９】
（実施例２）
本発明の半導体デバイスの形状シミュレーション方法にかかる実施例２を、図９を用いて説明する。図９は２種類以上の高さのパターンが同一のチップ上に存在する場合を説明するための、デバイスパターンの断面を示す説明図である。
【００３０】
上記実施例１では、パターンの高さが１種類のみの例について説明したが、本実施例では２種類以上の高さのパターンが同一のチップ上に存在する場合について以下に説明する。
【００３１】
図９を用いて、二つの高さの異なるパターン９１，９２が形成された１つのチップの場合を説明する。それぞれのパターンの上には酸化膜が形成されており、酸化膜形成後のパターン高さはそれぞれ、高い方がｔ１、低い方がｔ２となっている。ここでは、パターンが存在しない部分の高さを基準、すなわちゼロとする。また、それぞれ二つの高さを持つパターンは互いに重なることはないものとする。この場合の局所的なパターン密度は、次の式を用いて求める。
【００３２】
ρ＝ρ１＋（ｔ１／ｔ２）ρ２  ・・・（１）
式（１）におけるρ１は高さｔ１の領域が単位面積あたりに占める割合、ρ２は高さｔ２の領域が単位面積あたりに占める割合である。式（１）で求めたρからρ’を求め、シミュレーションを実施することで、二つの段差を持つ場合の研磨後段差の評価が可能となる。なお、シミュレーションで必要になる初期段差としてはｔ２の値を用いる。
【００３３】
以上のようにして、本実施例によれば、二つの高さが異なるパターンが存在するチップのＣＭＰシミュレーションが可能となる。
【００３４】
（実施例３）
本発明の半導体デバイスの形状シミュレーション方法にかかる実施例３を、図１０を用いて説明する。図１０は二つの高さの異なるパターンが重なり合う場合を説明するための、デバイスパターンの断面を示す説明図である。
【００３５】
上記実施例２では、二つの高さの異なるパターンが重なり合わない場合について説明したが、本実施例では二つの高さの異なるパターンが重なり合う場合について以下に説明する。
【００３６】
図１０を用いて、二つの高さの異なるパターン９１，９３が形成され、一部でパターン９１とパターン９３が重なり合う構造を持つチップの場合を説明する。また、パターン９１同士は重なり合うことが無く、またパターン９３同士も重なり合うことはないものとする。この場合、パターン９１とパターン９３が重なり合う領域の高さはｔ３（＝ｔ１＋ｔ２）となる。３つの高さの違うパターンを含む領域の局所的なパターン密度ρは次のようにして求める。
【００３７】
ρ＝ρ３＋ρ１（ｔ２／ｔ３）＋ρ２（ｔ１／ｔ３）  ・・・（２）
式（２）におけるρ１は高さｔ１の領域が単位面積あたりに占める割合、ρ２は高さｔ２の領域が単位面積あたりに占める割合、ρ３は高さｔ３の領域が単位面積あたりに占める割合である。式（２）で求めたρからρ’を求め、シミュレーションを実施することで二つの段差を持つ場合の研磨後段差の評価が可能となる。なお、シミュレーションで必要になる初期段差としてはｔ３の値を用いる。
【００３８】
以上のようにして、本実施例によれば、二つの高さが異なるパターンが混在し、かつ重なり合う構造のチップにおいてＣＭＰシミュレーションが可能となる。
【００３９】
また、本実施例において、パターン９１同士が重なり合う場合、およびパターン９３同士が重なり合う場合においては、次のような取り扱いをすればよい。また、ここで最も高くなる場所はパターン９３同士が重なり合う場所であり、高さがｔ５となるものとする。ここで、局所的なパターン密度ρは次のようにして求める。また、パターン９１同士が重なり合う場所の高さはｔ４とする。
【００４０】
ρ＝ρ５＋ρ１（ｔ２／ｔ５）＋ρ２（ｔ１／ｔ５）
＋ρ３（ｔ３／ｔ５）＋ρ４（ｔ３／ｔ４）  ・・・（３）
式（３）におけるρ５はパターン９３同士が重なり合う場所が単位面積あたりに占める割合であり、ρ４はパターン９１同士が重なり合う場所が単位面積あたりに占める割合である。
【００４１】
以上のようにして、本実施例によれば、二つの高さが異なるパターンが混在し、かつ重なり合う構造のチップにおいてＣＭＰシミュレーションが可能となる。
【００４２】
（実施例４）
本発明の半導体デバイスの形状シミュレーション方法にかかる実施例４を、図１１および図１２を用いて説明する。図１１および図１２はパターン上にオゾン−ＴＥＯＳ法やＰＳＧ法などで形成された酸化膜を堆積した場合を説明するための、デバイスパターンの断面を示す説明図である。
【００４３】
本実施例では、パターン上にオゾン−ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）法やＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）法などで形成された酸化膜を堆積した場合について、図１１、図１２を用いて以下に説明する。
【００４４】
オゾン−ＴＥＯＳ法で形成した酸化膜１５１は、図１１のように元々存在するパターン１１に対してコンフォーマルに堆積する性質がある。このため、膜厚をＤとした場合に、図１１にハッチングで示した領域１５３がパターンから見て四分円状になる。この四分円状の領域１５３を拡大して図示したものが図１２である。四分円であるから領域１５３の断面積は（１／４）πＤ2である。ここで、この四分円の領域１５３と同じ面積で高さＤとなる長方形の短辺の長さを求めると（π／４）Ｄとなる。コンフォーマルに堆積する酸化膜によって（π／４）Ｄだけパターンの幅が広くなると仮定すれば、図５におけるδの値を（π／４）Ｄとしてパターン密度を求めればよいことになる。
【００４５】
以上のようにして、本実施例によれば、オゾン−ＴＥＯＳ法やＰＳＧ法などの酸化膜による堆積の効果を考慮したシミュレーションが可能となる。
【００４６】
（実施例５）
本発明の半導体デバイスの形状シミュレーション方法にかかる実施例５を、図１３および図１４を用いて説明する。図１３および図１４はパターン上にＨＤＰ法やこれに類する方法で形成された酸化膜を堆積した場合を説明するための、デバイスパターンの断面を示す説明図である。
【００４７】
本実施例では、パターン上にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法やこれに類する方法で形成された酸化膜を堆積した場合について、図１３、図１４を用いて以下に説明する。
【００４８】
ＨＤＰ法で形成した酸化膜１８１は、図１３のように元々存在するパターン１１の端部が三角形状に切り取られた形状となる。このため、膜厚をＤとした場合に、図１３にハッチングで示した領域１８３がパターンから見て三角形になる。この三角形の領域１８３を拡大して図示したものが図１４である。この三角形は通常のＨＤＰプロセスの場合、二等辺直角三角形となる。この三角形の断面積は（１／２）Ｄ2である。ここで、この三角形の領域１８３と同じ面積で高さＤとなる長方形の短辺の長さを求めるとＤ／２となる。ＨＤＰ膜によってＤ／２だけパターンの幅が広くなると仮定すれば、図５におけるδの値を−Ｄ／２としてパターン密度を求めればよいことになる。ただし、ＨＤＰ膜の場合、実測との適合性を高めるためにδの値を−Ｄ／４〜−Ｄとしても良い。
【００４９】
以上のように、本実施例によれば、ＨＤＰ法やこれに類する方法によって堆積した酸化膜の効果を考慮したシミュレーションが可能となる。
【００５０】
（実施例６）
本発明の半導体デバイスの形状シミュレーション方法にかかる実施例６を、図１５および図１６を用いて説明する。図１５および図１６はパターン上の酸化膜をエッチングした場合を説明するための、デバイスパターンの断面を示す説明図である。
【００５１】
本実施例では、パターン上の酸化膜をエッチングした場合について、図１５、図１６を用いて以下に説明する。
【００５２】
図１５は、パターン１１の上に酸化膜１２を形成した後の断面形状の概略図を示したものである。ここで、堆積した酸化膜１２の厚さはＴｄ［ｎｍ］であり、凸パターン１５がパターン１１上に形成される。また、図１６は、図１５で形成された酸化膜１２をエッチングにより凸パターン１５の一部だけを掘り下げたものである。エッチングにより掘り下げる深さはＥ［ｎｍ］である。ここで、図１６における局所的なパターン密度ρを次のように表現することにする。
【００５３】
ρ＝ρＮ＋ρＥ（Ｔｄ−Ｅ）／Ｔｄ  ・・・（４）
式（４）におけるρＮはエッチングされていない凸パターンの単位面積あたりの割合であり、ρＥはエッチングされている領域の単位面積あたりの割合である。上記の取り扱いにより、エッチングされた部分の体積を考慮したパターン密度ρを求めることができる。このρを応力応答関数により平均化してρ’を求めれば、ＣＭＰシミュレーションに利用することができる。
【００５４】
以上のように、本実施例によれば、パターン上の酸化膜をエッチングした場合についてもＣＭＰシミュレーションを実施することが可能となる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５６】
本発明は、半導体デバイスの製造技術に関し、特に、半導体デバイスの表面をＣＭＰにより研磨した後の表面形状を予測するシミュレーション方法に適用して有効である。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、ＣＭＰプロセスにおける研磨過程を説明するための、デバイスパターンの断面を示す説明図である。
【図２】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、局所的なパターン密度と平均化したパターン密度の概念を説明するための、デバイスパターンの上面を示す説明図（１）である。
【図３】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、局所的なパターン密度と平均化したパターン密度の概念を説明するための、デバイスパターンの上面を示す説明図（２）である。
【図４】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、パターンの拡張処理を説明するための、デバイスパターンの上面を示す説明図（１）である。
【図５】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、パターンの拡張処理を説明するための、デバイスパターンの上面を示す説明図（２）である。
【図６】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、パターンの拡張処理を説明するための、デバイスパターンの上面を示す説明図（３）である。
【図７】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、パターンの拡張処理を説明するための、デバイスパターンの上面を示す説明図（４）である。
【図８】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例１において、パターンの拡張処理を説明するための、デバイスパターンの上面を示す説明図（５）である。
【図９】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例２において、２種類以上の高さのパターンが同一のチップ上に存在する場合を説明するための、デバイスパターンの断面を示す説明図である。
【図１０】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例３において、二つの高さの異なるパターンが重なり合う場合を説明するための、デバイスパターンの断面を示す説明図である。
【図１１】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例４において、パターン上にオゾン−ＴＥＯＳ法やＰＳＧ法などで形成された酸化膜を堆積した場合を説明するための、デバイスパターンの断面を示す説明図（１）である。
【図１２】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例４において、パターン上にオゾン−ＴＥＯＳ法やＰＳＧ法などで形成された酸化膜を堆積した場合を説明するための、デバイスパターンの断面を示す説明図（２）である。
【図１３】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例５において、パターン上にＨＤＰ法やこれに類する方法で形成された酸化膜を堆積した場合を説明するための、デバイスパターンの断面を示す説明図（１）である。
【図１４】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例５において、パターン上にＨＤＰ法やこれに類する方法で形成された酸化膜を堆積した場合を説明するための、デバイスパターンの断面を示す説明図（２）である。
【図１５】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例６において、パターン上の酸化膜をエッチングした場合を説明するための、デバイスパターンの断面を示す説明図（１）である。
【図１６】本発明の半導体デバイスの形状シミュレーション方法にかかる実施例６において、パターン上の酸化膜をエッチングした場合を説明するための、デバイスパターンの断面を示す説明図（２）である。
【符号の説明】
【００５８】
１１…パターン、１２…酸化膜、１３…研磨パッド、１５…凸パターン、２１…パターン、９１…パターン、９２…パターン、９３…パターン、１５１…酸化膜、１５３…領域、１８１…酸化膜、１８３…領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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