(57)【要約】【課題】埋め込みビット線の上にコンタクトを好適に形成する方法を提供すること。【解決手段】ビット線（１０）は、犠牲ハードマスク層を用いて、ドーパント注入で製造される。このハードマスク層は、メモリセルアレイ内のポリシリコンで形成されるゲート電極に、後に置換される。ビット線を横切って走るメモリセルアレイのストリップ状エリアは、ビット線コンタクトによって占有されるように、ブロッキング層（１１）によって、リザーブされる。これらエリアでは、ハードマスク（５）は、注入埋め込みビット線と自己整合するコンタクトホール（１３）を形成するために使用される。これらブロックされたエリアの間で、ワード線は、ビット線に対し、垂直に配置されている。【選択図】図１１
2007103920.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する基板と、
該表面において該基板中に平行なドープストリップとして形成された複数のビット線と、
該ビット線の上にグループとして配置され、該ビット線を横切って互いに平行に走る複数のワード線と、
該ビット線を横切り、該ワード線のグループの間に位置する該表面のストリップ状エリアに沿って、配置されているハードマスクの複数のポーションと、
該ポーションの間にあり、該ビット線の上に配置されている複数のコンタクトホールと
を備える、半導体メモリデバイス。
【請求項２】
窒化物で形成されている前記ハードマスクの前記ポーションをさらに備える、請求項１に記載の半導体メモリデバイス。
【請求項３】
側壁を有する前記ハードマスクの前記ポーションと、
前記コンタクトホールの側面境界を形成する該側壁のエリアと
をさらに備える、請求項１または２に記載の半導体メモリデバイス。
【請求項４】
主表面を有する基板と、
該表面において該基板中にドープ領域として形成された複数の埋め込みビット線と、
該ビット線を横切って、該ビット線の上にグループで配置された複数のワード線と、
側壁を有し、該ワード線のグループの間に位置する該主表面のストリップ状エリアに沿って配置されているハードマスクの複数のポーションと、
該ポーションの間にあり、該ビット線の上に配置されている複数のコンタクトホールと、
該コンタクトホールの側壁境界を形成する該側壁のエリアと
を備える、半導体メモリデバイス。
【請求項５】
窒化物で形成されている前記ハードマスクの前記ポーションをさらに備える、請求項４に記載の半導体メモリデバイス。
【請求項６】
前記ハードマスクの前記ポーションの間に配置され、前記コンタクトホールのさらなる側面境界を形成する、誘電体材料をさらに備える、請求項４または５に記載の半導体メモリデバイス。
【請求項７】
主表面を有する基板と、
該主表面において導電性ドープ領域によって埋め込みビット線として形成された複数のビット線であって、互いに平行に配置された複数のビット線と、
該ビット線上に配置された複数のコンタクトホールであって、導電体によって該ビット線の電気的コンタクトを提供し、ハードマスクとして適した材料によって、側面的に制限される複数のコンタクトホールと、
を備える、半導体メモリデバイス。
【請求項８】
前記主表面に対する全ての側面側に、ハードマスクに適した材料によって形成される境界を有する前記コンタクトホールをさらに備える、請求項７に記載の半導体メモリデバイス。
【請求項９】
前記主表面に対する全ての側面側に、ハードマスクに適した材料によって形成される境界を有する前記コンタクトホールであって、該境界が、ハードマスクに適した材料で部分的に形成され、該ハードマスクに適した材料に対して選択的にエッチング可能な材料で部分的に形成される、コンタクトホールをさらに備える、請求項７に記載の半導体メモリデバイス。
【請求項１０】
主表面を有する基板を提供するステップと、
ハードマスク層を付加するステップと、
該ハードマスク層を、ハードマスクを形成するポーションにパターニングするステップと、
該基板内にドープ領域を形成するために、該主表面にドーパント注入を実行するステップであって、該領域は、互いに平行となるストリップ状に、第一の方向に沿って配置され、ビット線として提供される、ステップと、
該ハードマスクに対して選択的にエッチング可能な材料によって形成されるブロッキング層を付加するステップと、
該第一の方向を横切る第二の方向に沿って伸びるストリップ状ポーションに該ブロッキング層をパターニングするステップと、
該ブロッキング層内に、該ハードマスクの該ポーションによって側面的に境界付けられるコンタクトホールを形成するステップと
を包含する、半導体メモリデバイスを製造する方法。
【請求項１１】
前記ハードマスクを、互いに少し離れて平行に伸びるストリップ状ポーションに形成するステップと、
前記ブロッキング層によってカバーされない該ハードマスクのポーションを除去するためのマスクとして、前記ブロッキング層の前記ストリップ状ポーションを使用するステップと
をさらに包含する、請求項１０に記載の方法。
【請求項１２】
前記ブロッキング層の前記ストリップ状ポーションの間に位置する前記主平面のエリアにおいて、前記第二の方向に沿ってワード線を配置するステップをさらに包含する、請求項１１に記載の方法。
【請求項１３】
前記ブロッキング層の前記ストリップ状ポーションの間に位置する前記主平面のエリアにおいて、ハードマスクに適した材料のさらなる層を配置するステップと、
該さらなる層によって前記第一の方向に境界付けられ、前記ハードマスクによって前記第二の方向に境界付けられるように、前記コンタクトホールを形成するステップと
をさらに包含する、請求項１１に記載の方法。
【請求項１４】
窒化物の前記ハードマスクを形成するステップをさらに包含する、請求項１０〜１３のいずれか一項に記載の方法。
【請求項１５】
酸化物の前記ブロッキング層を形成するステップをさらに包含する、請求項１０〜１３のいずれか一項に記載の方法。
【請求項１６】
前記ハードマスク層の付加前に、
誘電体材料の層シーケンスであって、ストレージ手段として提供され、少なくとも、下部境界層、電荷トラッピングに適したメモリ層、および、上部境界層を備える層シーケンスを、前記主平面に付加するステップをさらに包含する、請求項１０〜１３のいずれか一に項記載の方法。
【請求項１７】
主表面を有する基板を提供するステップと、
ハードマスク層を付加するステップと、
該ハードマスク層を、ハードマスクを形成するポーションにパターニングするステップと、
第一の方向に沿ってストリップ状に配置され、ビット線として提供されるドープ領域を、該主表面へのドーパント注入によって形成するステップと、
該ハードマスクに対して選択的にエッチング可能な材料によって形成されるブロッキング層を付加するステップと、
該第一の方向を横切る第二の方向に沿って伸びるストリップ状ポーションに、該ブロッキング層をパターニングするステップと、
該ブロッキング層内に、該ハードマスクの該ポーションによって少なくとも部分的に側面的に境界付けられるコンタクトホールを形成するステップと
互いに少し離れて平行に伸びるストリップ状ポーションに、該ハードマスクを形成するステップと、
該ブロッキング層でカバーされない該ハードマスクのポーションを除去するステップと
を包含する、半導体メモリデバイスを製造する方法。
【請求項１８】
主表面を有する基板を提供するステップと、
互いに少し離れて平行に配置され、側壁を有するストリップ状ポーションを備えるハードマスクを付加するステップと、
スペーサ層を付加するステップと、
該側壁にスペーサを形成するために、該スペーサ層をエッチングするステップと、
ビット線として提供されるドープ領域を形成するために、該スペーサの間で、該主表面にドーパント注入を実行するステップと、
該ハードマスクに対して選択的にエッチング可能な材料で形成されるブロッキング層を該ハードマスクにわたって、付加するステップと、
該ブロッキング層を、該ハードマスクの該ストリップ状ポーションを横切って走るストリップ状ポーションにパターニングするステップと、
該ブロッキング層でカバーされない該ハードマスクのポーションを除去するステップと、
該ビット線の上の該ブロッキング層内に、該ハードマスクによって少なくとも部分的に側面的に境界付けられるコンタクトホールを形成するステップと
を包含する、半導体メモリデバイスを製造する方法。
【請求項１９】
前記ハードマスクの付加前に、
前記主平面上に下部境界層を付加し、該下部境界層上に電荷トラッピングに適した誘電体材料のメモリ層を付加し、該メモリ層上に上部境界層を付加するステップ
をさらに包含する、請求項１８に記載の方法。
【請求項２０】
前記ハードマスクの前記ストリップ状ポーションに従って、前記上部境界層および前記メモリ層をパターニングするステップをさらに包含する、請求項１９に記載の方法。
【請求項２１】
窒化物から前記ハードマスクを付加し、酸化物から前記ブロッキング層を付加するステップをさらに包含する、請求項１９または２０に記載の方法。
【請求項２２】
前記ブロッキング層の前記ストリップ状ポーションの間に、前記ビット線を横切って走るワード線を配置するステップをさらに包含する、請求項１９または２０に記載の方法。
【請求項２３】
前記ブロッキング層の前記ストリップ状ポーションの間に、さらなるハードマスクを付加するステップと、
前記ハードマスクおよび該さらなるハードマスクによって境界付けられる前記コンタクトホールを形成するステップと
をさらに包含する、請求項１９または２０に記載の方法。
【請求項２４】
前記スペーサ層の付加前に、前記ハードマスクの前記ストリップ状ポーションの間に、ポケット注入を実行するステップをさらに包含する、請求項１９または２０に記載の方法。
【請求項２５】
主表面を有する基板を提供するステップと、
該主表面上に、下部境界層を付加するステップと、
該下部境界層上に、電荷トラッピングに適した誘電体材料のメモリ層を付加するステップと、
該メモリ層上に、上部境界層を付加するステップと、
該上部境界層上に、互いに少し離れて平行に配置され、側壁を有するストリップ状ポーションを備えるハードマスクを付加するステップと、
該ハードマスクの該ストリップ状ポーションに従って、該上部境界層および該メモリ層をパターニングするステップと、
スペーサ層を付加するステップと、
該側壁にスペーサを形成するために、該スペーサ層をエッチングするステップと、
ビット線として提供されるドープ領域を形成するために、該スペーサの間で、該主表面にドーパント注入を実行するステップと、
該ハードマスクに対して選択的にエッチング可能な材料で形成されるブロッキング層を該ハードマスクにわたって、付加するステップと、
該ブロッキング層を、該ハードマスクの該ストリップ状ポーションを横切って走るストリップ状ポーションにパターニングするステップと、
該ブロッキング層によってカバーされない該ハードマスクのポーションを除去するステップと、
該ビット線の上の該ブロッキング層内に、該ハードマスクによって少なくとも部分的に側面的に境界付けられるコンタクトホールを形成するステップと
を包含する、半導体メモリデバイスを製造する方法。
【請求項２６】
窒化物から前記ハードマスクを付加し、酸化物から前記ブロッキング層を付加するステップをさらに包含する、請求項２５に記載の方法。
【請求項２７】
前記ブロッキング層の前記ストリップ状ポーションの間に、前記ビット線を横切って走るワード線を配置するステップをさらに包含する、請求項２５または２６に記載の方法。
【請求項２８】
前記ブロッキング層の前記ストリップ状ポーションの間に、さらなるハードマスクを付加するステップと、
前記ハードマスクおよび該さらなるハードマスクによって境界付けられる前記コンタクトホールを形成するステップと
をさらに包含する、請求項２５または２６に記載の方法。
【請求項２９】
前記スペーサ層の付加前に、前記ハードマスクの前記ストリップ状ポーションの間に、ポケット注入を実行するステップをさらに包含する、請求項２５または２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みビット線およびビット線の上部表面に電気的コンタクトを有する半導体メモリデバイスに関する。
【背景技術】
【０００２】
（発明の背景）
特許文献１は、メモリセルアレイ内の金属埋め込みビット線の製造方法について、記載している。ビット線コンタクトは、ポリシリコンのゲート電極間に配置される。ワード線は、埋め込みビット線を横切るように付加され、さらなるポリシリコン層を備える。ワード線がパターニングされると、分離ゲート電極が第一のポリシリコンストリップに形成される。この方法は、自己整合されたビット線コンタクトに適用される可能性を提供しない。埋め込みビット線におけるコンタクトのアライメントが不十分であれば、ショートの原因となり得るし、こうして、デバイス性能に致命的な障害を与え得るからである。
【０００３】
電気的にプログラマブルで、消去可能である不揮発性メモリセルは、誘電体材料のメモリ層シーケンスを備える電荷トラッピングメモリセルとして、実現され得る。電荷トラッピングに適したメモリ層は、メモリ層より大きなエネルギバンドギャップを有する誘電体材料の上部境界層と下部境界層との間に、配置される。メモリ層シーケンスは、半導体ボディ内のチャネル領域と、印加電圧によってチャネルを制御するために提供されるゲート電極との間に配置される。
【０００４】
プログラミングプロセスにおいて、チャネル領域にある電荷キャリアは、下部境界層を貫くように促し、メモリ層にトラップされる。トラップされた電荷キャリアは、セルトランジスタ構造の閾値電圧を変化させる。異なるプログラミング状態は、適切な読み出し電圧を印加することで読み出され得る。電荷トラッピングメモリセルの例は、ＳＯＮＯＳメモリセルであって、その境界層は酸化物で、メモリ層は半導体材料（通常はシリコン）の窒化物である。
【０００５】
非特許文献１は、プログラミング電圧（逆読み出し）の反転である読み出し電圧での動作に特に適した酸化物、窒化物および酸化物のメモリ層シーケンスを有する電荷トラッピングメモリセルについて、記載している。ＮＲＯＭセルは、チャネルホットエレクトロン（ＣＨＥ）によって、プログラムされ得る。ＣＨＥは、下部境界層を貫くために十分なエネルギを得るために、ソースからドレインに加速され、チャネル領域からのホットホールの注入によって、あるいは、ファウラー・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって、消去され得る。酸化物−窒化物−酸化物層シーケンスは、電荷キャリアの直接トンネリングを避け、トラップされた電荷キャリアの垂直な保持を保証するように設計される。酸化物層は、５ｎｍを超える厚さを有するように指定される。
【０００６】
メモリ層は、そのエネルギバンドギャップが境界層のエネルギバンドギャップより小さいならば、他の誘電体材料に置換され得る。エネルギバンドギャップの差は、電荷キャリアを確実に閉じ込め、こうして、良好にデータ記憶保持を保証するために、できるだけ大きくするべきである。二酸化ケイ素を境界層として使用する場合、メモリ層は、酸化タンタル、ケイ酸カドミウム（ｃａｄｍｉｕｍ  ｓｉｌｉｃａｔｅ）、酸化チタン、酸化ジルコニウムまたは酸化アルミニウムであり得る。また、真性導電性（ノンドープ）シリコンも、メモリ層の材料として使用され得る。
【特許文献１】独国特許出願公開第１０１１０１５０  Ａ１号明細書
【非特許文献１】Ｂ．Ｅｉｔａｎら、「ＮＲＯＭ：ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，  ２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ）、２０００年、第２１巻、５４３〜５４５ページ
【発明の開示】
【課題を解決するための手段】
【０００７】
（発明の概要）
本発明は、ビット線の上に配置されるワード線のグループ間に自己整合されたコンタクトを有する埋め込みビット線の製造を可能とする。ビット線は、ポリシリコンマスクを使用せずに、その代わりに、犠牲ハードマスク層を使用して、ドーパント注入によって製造される。このハードマスク層は、後に、メモリセルアレイ内のポリシリコンから形成されるゲート電極に置換される。メモリセルアレイのストリップ状エリアは、ビット線を横切って走り、ビット線コンタクトによって占有されるように、リザーブされる。これらエリアでは、ハードマスクは、注入された埋め込みビット線とともに自己整合されるコンタクトホールを形成するために使用される。
【０００８】
第一の局面において、本発明は、半導体メモリデバイスを提供する。本デバイスは、主表面を有する基板と、主表面において基板内に平行なドープストリップとして形成された複数のビット線と、ビット線の上にグループとして配置され、ビット線を横切って互いに平行に走る複数のワード線と、ビット線を横切り、ワード線のグループの間に位置する該表面のストリップ状エリアに沿って、配置されているハードマスクの複数のポーション（ｐｏｒｔｉｏｎ）と、ハードマスクのこれらポーションの間にあり、ビット線の上にある複数のコンタクトホールとを備える。
【０００９】
第二の局面として、本発明は、半導体メモリデバイスを提供する。本デバイスは、主表面を有する基板と、主表面においてドープ領域として形成された複数の埋め込みビット線と、ビット線の上を横切って、グループで配置された複数のワード線と、側壁を有し、ワード線のグループ間にある主表面のストリップ状エリアに沿って配置されているハードマスクの複数のポーションと、ハードマスクのポーションの間にあり、ビット線の上に配置されているコンタクトホールと、コンタクトホールの側壁境界を形成する側壁のエリアとを備える。
【００１０】
第三の局面として、本発明は、半導体メモリデバイスの製造方法を提供する。本方法は、主表面を有する基板が提供されるステップと、ハードマスク層が付加され、ハードマスクを形成するポーション（ｐｏｒｔｉｏｎ）にパターニングされるステップと、ビット線として提供され、互いに平行となるストリップ状に、第一の方向に配置されるドープ領域を形成するために、ドーパントが主表面に注入されるステップと、ハードマスクに対して選択的にエッチング可能な材料でブロッキング層が形成されるステップと、ブロッキング層が、第一の方向を横切る第二の方向に沿って伸びるストリップ状ポーションにパターニングされるステップと、コンタクトホールがエッチングされ、ブロッキング層となるステップを包含する。
【００１１】
第四の局面として、本発明は、半導体メモリデバイスの製造方法を提供する。本方法は、主表面を有する基板が、互いに少し離れて平行に伸びるストリップ状ポーションにパターニングされ、ハードマスクを形成するハードマスク層とともに提供されるステップと、ビット線として提供されるストリップ状のドープ領域が、ドーパント注入によって形成されるステップと、ブロッキング層がハードマスクに対して選択的にエッチング可能な材料によって形成されるステップと、ブロッキング層がビット線を横切って、ストリップ状ポーションにパターニングされるステップと、ハードマスクのポーションによって少なくとも部分的に側面的に（ｌａｔｅｒａｌｌｙ）境界付けられるコンタクトホールがブロッキング層に形成されるステップと、ブロッキング層でカバーされないハードマスクのポーションが除去されるステップとを包含する。
【００１２】
第五の局面として、本発明は、半導体メモリデバイスの製造方法を提供する。本方法は、主表面を有する基板が提供されるステップと、互いに少し離れて平行に配置され、側壁を有するストリップ状ポーションを備えるハードマスクが付加されるステップと、側壁にスペーサを形成するために、スペーサ層が付加され、エッチングされるステップと、ビット線として提供されるドープ領域を形成するために、ドーパント注入が、スペーサ間で、主表面に実行されるステップと、ハードマスクの材料に対して選択的にエッチング可能な材料で形成されるブロッキング層が該ハードマスクにわたって、付加されるステップと、ブロッキング層が、ハードマスクのストリップ状ポーションを横切って走るストリップ状ポーションに、パターニングされるステップと、ブロッキング層でカバーされていないハードマスクのポーションが除去されるステップと、ブロッキング層内に、少なくとも部分的に、ハードマスクによって、側面的に境界付けられるコンタクトホールが形成されるステップとを包含する。
【００１３】
第六の局面として、本発明は、半導体メモリデバイスの製造方法を提供する。本方法は、主表面を有する基板が提供されるステップと、主表面上に、下部境界層が付加されるステップと、下部境界層上に、電荷トラッピングに適した誘電体材料のメモリ層が付加されるステップと、メモリ層上に、上部境界層が付加されるステップと、上部境界層上に、互いに少し離れて平行に配置され、側壁を有するストリップ状ポーションを備えるハードマスクが付加されるステップと、ハードマスクのストリップ状ポーションに従って、上部境界層およびメモリ層がパターニングされるステップと、ハードマスクの側壁にスペーサを形成するために、スペーサ層が付加され、エッチングされるステップと、ビット線として提供されるドープ領域を形成するために、スペーサ間で、ドーパントが主表面に注入されるステップと、ハードマスクに対して選択的にエッチング可能な材料で形成され、ハードマスクのストリップ状ポーションを横切って走るストリップ状ポーションにパターニングされるブロッキング層が、ハードマスクにわたって付加されるステップと、ブロッキング層でカバーされないハードマスクのポーションが除去されるステップと、ビット線の上のブロッキング層内に、少なくとも部分的にハードマスクの側壁によって側面的に境界付けられるコンタクトホールが形成されるステップとを包含する。
【００１４】
本発明は、さらに以下の手段を提供する。
【００１５】
（項目１）
主表面を有する基板と、
該表面において該基板中に平行なドープストリップとして形成された複数のビット線と、
該ビット線の上にグループとして配置され、該ビット線を横切って互いに平行に走る複数のワード線と、
該ビット線を横切り、該ワード線のグループの間に位置する該表面のストリップ状エリアに沿って、配置されているハードマスクの複数のポーションと、
該ポーションの間にあり、該ビット線の上に配置されている複数のコンタクトホールと
を備える、半導体メモリデバイス。
【００１６】
（項目２）
窒化物で形成されている上記ハードマスクの上記ポーションをさらに備える、項目１に記載の半導体メモリデバイス。
【００１７】
（項目３）
側壁を有する上記ハードマスクの上記ポーションと、
上記コンタクトホールの側面境界を形成する該側壁のエリアと
をさらに備える、項目１または２に記載の半導体メモリデバイス。
【００１８】
（項目４）
主表面を有する基板と、
該表面において該基板中にドープ領域として形成された複数の埋め込みビット線と、
該ビット線を横切って、該ビット線の上にグループで配置された複数のワード線と、
側壁を有し、該ワード線のグループの間に位置する該主表面のストリップ状エリアに沿って配置されているハードマスクの複数のポーションと、
該ポーションの間にあり、該ビット線の上に配置されている複数のコンタクトホールと、
該コンタクトホールの側壁境界を形成する該側壁のエリアと
を備える、半導体メモリデバイス。
【００１９】
（項目５）
窒化物で形成されている上記ハードマスクの上記ポーションをさらに備える、項目４に記載の半導体メモリデバイス。
【００２０】
（項目６）
上記ハードマスクの上記ポーションの間に配置され、上記コンタクトホールのさらなる側面境界を形成する、誘電体材料をさらに備える、項目４または５に記載の半導体メモリデバイス。
【００２１】
（項目７）
主表面を有する基板と、
該主表面において導電性ドープ領域によって埋め込みビット線として形成された複数のビット線であって、互いに平行に配置された複数のビット線と、
該ビット線上に配置された複数のコンタクトホールであって、導電体によって該ビット線の電気的コンタクトを提供し、ハードマスクとして適した材料によって、側面的に制限される複数のコンタクトホールと、
を備える、半導体メモリデバイス。
【００２２】
（項目８）
上記主表面に対する全ての側面側に、ハードマスクに適した材料によって形成される境界を有する上記コンタクトホールをさらに備える、項目７に記載の半導体メモリデバイス。
【００２３】
（項目９）
上記主表面に対する全ての側面側に、ハードマスクに適した材料によって形成される境界を有する上記コンタクトホールであって、該境界が、ハードマスクに適した材料で部分的に形成され、該ハードマスクに適した材料に対して選択的にエッチング可能な材料で部分的に形成される、コンタクトホールをさらに備える、項目７に記載の半導体メモリデバイス。
【００２４】
（項目１０）
主表面を有する基板を提供するステップと、
ハードマスク層を付加するステップと、
該ハードマスク層を、ハードマスクを形成するポーションにパターニングするステップと、
該基板内にドープ領域を形成するために、該主表面にドーパント注入を実行するステップであって、該領域は、互いに平行となるストリップ状に、第一の方向に沿って配置され、ビット線として提供される、ステップと、
該ハードマスクに対して選択的にエッチング可能な材料によって形成されるブロッキング層を付加するステップと、
該第一の方向を横切る第二の方向に沿って伸びるストリップ状ポーションに該ブロッキング層をパターニングするステップと、
該ブロッキング層内に、該ハードマスクの該ポーションによって側面的に境界付けられるコンタクトホールを形成するステップと
を包含する、半導体メモリデバイスを製造する方法。
【００２５】
（項目１１）
上記ハードマスクを、互いに少し離れて平行に伸びるストリップ状ポーションに形成するステップと、
上記ブロッキング層によってカバーされない該ハードマスクのポーションを除去するためのマスクとして、上記ブロッキング層の上記ストリップ状ポーションを使用するステップと
をさらに包含する、項目１０に記載の方法。
【００２６】
（項目１２）
上記ブロッキング層の上記ストリップ状ポーションの間に位置する上記主平面のエリアにおいて、上記第二の方向に沿ってワード線を配置するステップをさらに包含する、項目１１に記載の方法。
【００２７】
（項目１３）
上記ブロッキング層の上記ストリップ状ポーションの間に位置する上記主平面のエリアにおいて、ハードマスクに適した材料のさらなる層を配置するステップと、
該さらなる層によって上記第一の方向に境界付けられ、上記ハードマスクによって上記第二の方向に境界付けられるように、上記コンタクトホールを形成するステップと
をさらに包含する、項目１１に記載の方法。
【００２８】
（項目１４）
窒化物の上記ハードマスクを形成するステップをさらに包含する、項目１０〜１３のいずれか１項に記載の方法。
【００２９】
（項目１５）
酸化物の上記ブロッキング層を形成するステップをさらに包含する、項目１０〜１３のいずれか１項に記載の方法。
【００３０】
（項目１６）
上記ハードマスク層の付加前に、
誘電体材料の層シーケンスであって、ストレージ手段として提供され、少なくとも、下部境界層、電荷トラッピングに適したメモリ層、および、上部境界層を備える層シーケンスを、上記主平面に付加するステップをさらに包含する、項目１０〜１３のいずれか１項に記載の方法。
【００３１】
（項目１７）
主表面を有する基板を提供するステップと、
ハードマスク層を付加するステップと、
該ハードマスク層を、ハードマスクを形成するポーションにパターニングするステップと、
第一の方向に沿ってストリップ状に配置され、ビット線として提供されるドープ領域を、該主表面へのドーパント注入によって形成するステップと、
該ハードマスクに対して選択的にエッチング可能な材料によって形成されるブロッキング層を付加するステップと、
該第一の方向を横切る第二の方向に沿って伸びるストリップ状ポーションに、該ブロッキング層をパターニングするステップと、
該ブロッキング層内に、該ハードマスクの該ポーションによって少なくとも部分的に側面的に境界付けられるコンタクトホールを形成するステップと
互いに少し離れて平行に伸びるストリップ状ポーションに、該ハードマスクを形成するステップと、
該ブロッキング層でカバーされない該ハードマスクのポーションを除去するステップと
を包含する、半導体メモリデバイスを製造する方法。
【００３２】
（項目１８）
主表面を有する基板を提供するステップと、
互いに少し離れて平行に配置され、側壁を有するストリップ状ポーションを備えるハードマスクを付加するステップと、
スペーサ層を付加するステップと、
該側壁にスペーサを形成するために、該スペーサ層をエッチングするステップと、
ビット線として提供されるドープ領域を形成するために、該スペーサの間で、該主表面にドーパント注入を実行するステップと、
該ハードマスクに対して選択的にエッチング可能な材料で形成されるブロッキング層を該ハードマスクにわたって、付加するステップと、
該ブロッキング層を、該ハードマスクの該ストリップ状ポーションを横切って走るストリップ状ポーションにパターニングするステップと、
該ブロッキング層でカバーされない該ハードマスクのポーションを除去するステップと、
該ビット線の上の該ブロッキング層内に、該ハードマスクによって少なくとも部分的に側面的に境界付けられるコンタクトホールを形成するステップと
を包含する、半導体メモリデバイスを製造する方法。
【００３３】
（項目１９）
上記ハードマスクの付加前に、
上記主平面上に下部境界層を付加し、該下部境界層上に電荷トラッピングに適した誘電体材料のメモリ層を付加し、該メモリ層上に上部境界層を付加するステップ
をさらに包含する、項目１８に記載の方法。
【００３４】
（項目２０）
上記ハードマスクの上記ストリップ状ポーションに従って、上記上部境界層および上記メモリ層をパターニングするステップをさらに包含する、項目１９に記載の方法。
【００３５】
（項目２１）
窒化物から上記ハードマスクを付加（ａｐｐｌｙ）し、酸化物から上記ブロッキング層を付加するステップをさらに包含する、項目１９または２０に記載の方法。
【００３６】
（項目２２）
上記ブロッキング層の上記ストリップ状ポーションの間に、上記ビット線を横切って走るワード線を配置するステップをさらに包含する、項目１９または２０に記載の方法。
【００３７】
（項目２３）
上記ブロッキング層の上記ストリップ状ポーションの間に、さらなるハードマスクを付加するステップと、
上記ハードマスクおよび該さらなるハードマスクによって境界付けられる上記コンタクトホールを形成するステップと
をさらに包含する、項目１９または２０に記載の方法。
【００３８】
（項目２４）
上記スペーサ層の付加前に、上記ハードマスクの上記ストリップ状ポーションの間に、ポケット注入を実行するステップをさらに包含する、項目１９または２０に記載の方法。
【００３９】
（項目２５）
主表面を有する基板を提供するステップと、
該主表面上に、下部境界層を付加するステップと、
該下部境界層上に、電荷トラッピングに適した誘電体材料のメモリ層を付加するステップと、
該メモリ層上に、上部境界層を付加するステップと、
該上部境界層上に、互いに少し離れて平行に配置され、側壁を有するストリップ状ポーションを備えるハードマスクを付加するステップと、
該ハードマスクの該ストリップ状ポーションに従って、該上部境界層および該メモリ層をパターニングするステップと、
スペーサ層を付加するステップと、
該側壁にスペーサを形成するために、該スペーサ層をエッチングするステップと、
ビット線として提供されるドープ領域を形成するために、該スペーサの間で、該主表面にドーパント注入を実行するステップと、
該ハードマスクに対して選択的にエッチング可能な材料で形成されるブロッキング層を該ハードマスクにわたって、付加するステップと、
該ブロッキング層を、該ハードマスクの該ストリップ状ポーションを横切って走るストリップ状ポーションにパターニングするステップと、
該ブロッキング層によってカバーされない該ハードマスクのポーションを除去するステップと、
該ビット線の上の該ブロッキング層内に、該ハードマスクによって少なくとも部分的に側面的に境界付けられるコンタクトホールを形成するステップと
を包含する、半導体メモリデバイスを製造する方法。
【００４０】
（項目２６）
窒化物から上記ハードマスクを付加し、酸化物から上記ブロッキング層を付加するステップをさらに包含する、項目２５に記載の方法。
【００４１】
（項目２７）
上記ブロッキング層の上記ストリップ状ポーションの間に、上記ビット線を横切って走るワード線を配置するステップをさらに包含する、項目２５または２６に記載の方法。
【００４２】
（項目２８）
上記ブロッキング層の上記ストリップ状ポーションの間に、さらなるハードマスクを付加するステップと、
上記ハードマスクおよび該さらなるハードマスクによって境界付けられる上記コンタクトホールを形成するステップと
をさらに包含する、項目２５または２６に記載の方法。
【００４３】
（項目２９）
上記スペーサ層の付加前に、上記ハードマスクの上記ストリップ状ポーションの間に、ポケット注入を実行するステップをさらに包含する、項目２５または２６に記載の方法。
【００４４】
本発明のこれらおよび他の目的、特徴、ならびに、優位性が、以下の図面の簡単な説明、詳細な説明、ならびに、添付の請求項および図面によって、明確になる。
【００４５】
本発明およびその優位性をより完全に理解するために、以下の詳細な説明は、添付図面とともに、参照される。
【発明を実施するための最良の形態】
【００４６】
半導体メモリデバイスおよび好ましい製造方法の実施形態が、図面とともに特に好ましい実施例に関して、記載される。図１は、ハードマスク形成後の本発明による半導体メモリデバイスの実施形態の中間製品の断面を示す。好ましくはシリコンである半導体材料からなり、主表面を有する基板１が提供される。記載の実施例では、電荷トラッピングに提供されるメモリ層シーケンスを備える。メモリ層シーケンスは、適切な誘電体材料からなる下部境界層２を有し、これは主基板表面に付加される。電荷トラッピングに適した誘電体材料からなるメモリ層３は、下部境界層２の上に付加される。下部境界層２と同じ材料で形成され得る上部境界層４は、メモリ層３の上に付加される。この層シーケンスは、特に標準的な酸化物−窒化物−酸化物層シーケンスであり得るし、また、電荷トラッピングに適切である任意の他の誘電体層シーケンスでもあり得る。メモリ層シーケンスは、他のストレージ手段と置き換わり得る。好ましくは窒化シリコンからなるハードマスク層５は、好ましくはレジスト６を使用するマスク技術によって付加され、パターニングされる。このレジスト６は、フォトリソグラフィによってパターニングされる。ハードマスク５は、互いに少し離れて、一定の横寸法（ｌａｔｅｒａｌ  ｄｉｍｅｎｓｉｏｎ）を有する平行に配置されたストリップ状ポーションを備える。
【００４７】
図２は、レジスト６除去後の図１に従う中間製品の平面図である。図１の断面の位置は、破線によって、図２中に指示されている。ハードマスク５のストリップ状ポーションの間に、ハードマスク５から解放された上部境界層４のストリップ状エリアも、また、図２に示されている。
【００４８】
図３は、ポケット注入による注入後の図１に従う断面を示す。酸化物、窒化物および酸化物からなるメモリ層シーケンスが提供された場合、上部境界層４およびメモリ層３は、ハードマスク５のストリップ状ポーション間で、開口部を除去されることが好ましい。下部境界層２のボトム酸化物は、基板１の主表面に残されたままであることが好ましい。次いで、図３に破線で示されているポケット注入７は、ハードマスク５の開口部から導入され得る。ポケット注入は、例えば、ｐ型ドーパントで、特にホウ素原子を備え得る。ポケット注入は、さらなる方法のステップで製造される埋め込みビット線のために、提供される。上部境界層およびメモリ層の除去を除くと、図３に従う中間製品の平面図は、本質的には、図２に示す平面図と同じである。
【００４９】
図４は、スペーサ層８の付加後の図３に従う断面を示す。スペーサ層８は、ハードマスク５が窒化物の場合、好ましくは酸化物である。スペーサ層８は、ハードマスク５の材料に対して、選択的にエッチング可能である材料から形成されることが好ましい。スペーサ層８は、図４に破線で示すように、ハードマスク５の側壁上のスペーサ９を形成するために、コンフォーマルに付加され、次いで、異方的にエッチバックされる。スペーサ形成後、埋め込みビット線１０は、スペーサ９間の主表面エリアに適切なドーパントの注入によって、形成される。ｎ型ドープされたビット線は、例えば、ヒ素原子の注入で形成され得る。
【００５０】
図５は、引き続くブロッキング層１１の付加後の、図２に従う平面図を示す。ブロッキング層１１は、ビット線を横切って走るストリップ状ポーションにパターニングされる。ブロッキング層１１は、酸化物であることが好ましい。ストリップ状ポーションは、ビット線コンタクト用に提供されるエリアに形成される。ブロッキング層１１のストリップ状ポーションは、さらなるレジスト層およびフォトリソグラフィによる通常の方法で、パターニングされ得る。ブロッキング層１１は、ハードマスク５のストリップ状ポーション間で完全に除去されないことが好ましい。これは、また、図５中に参照番号１１で示されている。図５に示される断面は、図６および図７で示される。
【００５１】
図６は、ブロッキング層１１のストリップ状ポーション間の断面である。これは、図３の断面と本質的に同一であり、その違いは、ブロッキング層１１の残留部分が、ハードマスクのポーション間の下部境界層２に残されたことである。しかし、ブロッキング層１１は、その代わりに、このエリアから完全に除去され得る。ブロッキング層１１のストリップ状ポーション間のエリアにおいて、ブロッキング層と同じ材料（特に、酸化物）で形成され得るスペーサ９は、除去されることが好ましい。
【００５２】
図７は、ブロッキング層１１のストリップ状ポーションを貫く断面図である。このように、ブロッキング層のポーションの下で、スペーサ９は、ハードマスク５のポーションの側壁に残される。
【００５３】
図８は、他の層に対して、ハードマスク５の選択的除去後の図６に従う断面である。窒化物から形成されたハードマスクは、ブロッキング層１１の酸化物および上部境界層４に対し、それ自体周知のドライエッチングとウェットエッチングとの組み合わせで、選択的に除去されることが好ましい。図８は、また、ブロッキング層１１の残留薄層が、メモリ層３の材料を保護していることも示す。メモリ層３の材料は、窒化物であり得る。埋め込みビット線の側面範囲は、さらなるアニーリングまたは拡散ステップに依存して、メモリ層３の残りの部分より幾分か下に伸び得る。
【００５４】
図９は、さらなるマスク１２を付加後の図７に従う断面である。さらなるマスク１２は、レジストマスクまたはハードマスクであり得て、フォトリソグラフィによって、パターニングされたレジスト層であることが好ましい。さらなるマスク１２は、コンタクトホールとして提供されるエリア内で、ブロッキング層１１を除去するために使用される。形成されるべきコンタクトホールの側面境界は、図９の縦の破線で示されている。図９から、さらなるマスク１２の開口部はコンタクトホールの側面の寸法に正確に適合する必要はないことも理解される。なぜなら、ハードマスク５の残留ポーションは、自己整合されたコンタクトホールを生成するからである。
【００５５】
図１０は、コンタクトホール１３形成、および、さらなるマスク１２除去後の図９に従う断面を示す。ブロッキング層１１の残部はハードマスク５の残ポーションに残される。さらなる方法のステップで、コンタクトホール１３は、埋め込みビット線とコンタクトするために、導電性材料で満たされ得る。
【００５６】
図１１は、コンタクトホール１３の形成、および、ワード線１４の付加後の図５に従う平面を示す。ワード線１４は、ビット線を横切って走り、ブロッキング層１１の２つの連続するストリップ状ポーションの間に、グループで配置されている。ビット線１０の側面境界の隠れた輪郭は、本例において、破線で示されており、ハードマスク５残留ポーションおよびメモリ層３の残部の下で側面沿いに伸びる。前述したように、ビット線の側面境界の正確な位置は、さらなる方法ステップに依存し、また、異なる実施形態の間で変動し得る。ブロッキング層１１の残部によってカバーされていないハードマスク５の上部側面端は、コンタクトホール１３内に示される。図１１に示す配置は、スケールに合わせて描かれていない。ワード線１４および埋め込みビット線１０の側面範囲は、図１１に示される範囲から外れ得る。また、ブロッキング層１１の２つの連続するストリップ状ポーションの間に配置されるワード線の数も、変動し得る。
【００５７】
ハードマスク５の材料に対して、コンタクトホールが選択的にエッチングされるために、また、埋め込みビット線の注入ステップでハードマスク５を付加するために、コンタクトホール１３は、ビット線の長手方向の（ｌｏｎｇｉｔｕｄｉｎａｌ）伸びに垂直な方向に、ビット線に対して自己整合される。全ての側面方向に、コンタクトホール１３の完全に自己整合した配置が望まれる場合は、ブロッキング層１１のストリップ状ポーション間のスペースは、ブロッキング層１１の材料が選択的にエッチングされ得る材料で形成されるさらなる層によって、満たされ得る。このさらなる層は、例えば、窒化物であり得る。この場合、さらなるマスク１２の開口部は、ビット線の長手方向のさらなる層によって占められたエリアと重なるように、形成される。さらなる層は、次いで、エッチングされたコンタクトホールの側面境界を形成する。こうして、ビット線の長手方向のコンタクトホール１３の側面範囲は、ブロッキング層１１のストリップ状ポーションの側面範囲で規定され得る。さらなる層は、次いで、除去され得て、ワード線１４が付加され得る。
【００５８】
本発明およびその優位性が詳細に記載されてきたが、本明細書にて、様々な変更、置換、および、改変が、添付された請求項によって規定される本発明の精神と範囲から逸脱することなく、なされ得ることは、理解されるべきである。
【図面の簡単な説明】
【００５９】
【図１】ハードマスクパターニング後の中間製品の断面図を示す。
【図２】図１に従う中間製品の平面図を示す。
【図３】ポケット注入後の図１に従う断面図を示す。
【図４】スペーサ層付加後の図３に従う断面図を示す。
【図５】ブロッキング層付加後の図２に従う平面図を示す。
【図６】ブロッキング層のストリップ状ポーションの間で、図４に従う断面図を示す。
【図７】ブロッキング層のストリップ状ポーションを貫く、図４に従う断面図を示す。
【図８】ハードマスク除去後の図６に従う断面図を示す。
【図９】さらなるマスク付加後の図７に従う断面図を示す。
【図１０】コンタクトホール形成後の図９に従う断面図を示す。
【図１１】コンタクトホール形成後の図５に従う平面図を示す。
【符号の説明】
【００６０】
１  基板
２  下部境界層
３  メモリ層
４  上部境界層
５  ハードマスク
６  レジスト
７  ポケット注入
８  スペーサ層
９  スペーサ
１０  ビット線
１１  ブロッキング層
１２  さらなるマスク
１３  コンタクトホール
１４  ワード線
【図１】
2007103920.tif 000003
【図２】
2007103920.tif 000004
【図３】
2007103920.tif 000005
【図４】
2007103920.tif 000006
【図５】
2007103920.tif 000007
【図６】
2007103920.tif 000008
【図７】
2007103920.tif 000009
【図８】
2007103920.tif 000010
【図９】
2007103920.tif 000011
【図１０】
2007103920.tif 000012
【図１１】
2007103920.tif 000013