(57)【要約】【課題】従来技術にかかる構造、および製造プロセスの欠点を回避するキャパシタ構造と、その製造方法を提供する。【解決手段】半導体ウェハの基板上に形成された食刻相互接続構造（damascene）を有する半導体デバイスで使用される本発明のキャパシタは、食刻相互接続構造の一部を含む第１キャパシタ電極１６４と、食刻相互接続構造の上に形成され、パッシベーション層として機能する絶縁層１６６と、絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極１６８とを有する。【選択図】図１
2007221161.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハの基板上に形成された食刻相互接続構造（damascene）を有する半導体デバイスで使用されるキャパシタにおいて、
（Ａ）食刻相互接続構造の一部を含む第１キャパシタ電極（１６４）と、
（Ｂ）前記食刻相互接続構造の上に形成され、パッシベーション層として機能する絶縁層（１６６）と、
（Ｃ）前記絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極（１６８）と
を有することを特徴とする半導体デバイスで用いられるキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスで用いられるキャパシタを製造する方法、特に銅食刻プロセスでもって集積化するためのキャパシタと、その製造方法に関する。
【背景技術】
【０００２】
キャパシタは幅広く今日の集積回路技術で用いられている。通常のキャパシタは、絶縁層により分離された２枚の導電層プレートを有する。導電性プレートは通常アルミ製で、絶縁層は誘電体材料、例えばＳｉＯ2製である。
【０００３】
本来、キャパシタは集積回路の基板の上に配置され、デザインの必要によっては、接点構造あるいは貫通導体に電気的に接続されている。これらの構造体はきわめて効率的ではあるが、それが存在することにより、上に形成された誘電体材料内の異常形状を引き起こし、その結果キャパシタの構造体が誘電体材料の表面に反映されることになる。その結果特殊な平面化技術を行って、凹凸（異常形状）を除去して、あとで行われる光リソグラフプロセスに悪影響を及ぼさないようにしている。光リソグラフプロセスにおけるキャパシタの異常形状の影響は、デバイスの大きさが収縮するにつれてより顕著となる。
【０００４】
初期のキャパシタ構造に関連する平面化問題があるために、半導体の製造業界では、上に形成される誘電体層の形状に与える影響を少なくしながらキャパシタを形成する方法を模索している。このような１つのアプローチは、接点開口、あるいは貫通導体内にキャパシタを形成することである。このアプローチはミクロンに近い技術に対しては、よく機能する。キャパシタは、接点開口あるいは貫通導体内に形成されるために、その構造体は、その上に形成される誘電体層に大きな影響を及ぼす。かくして現在のキャパシタ構造で起きる平面化の問題が、大幅に少なくなっている。
【０００５】
しかし、デザインルールが常に小さくなるために、これらの構造体内にキャパシタを形成することは困難となる。デバイスが小さくなると、エッチングプロセスにおいて、より高い精度が求められるために、産業界では食刻プロセス（damascene processing）として知られるエッチングプロセスの方向に向かいつつある。完全な食刻構造は、下方のキャビティよりも広い幅を有する上方のキャビティを有するために、階段状の形状が食刻開口内に形成されることになる。この食刻プロセスは、トレース開口を形成する際に、より高い精度を与えるために、そしてその結果ＩＣをサブミクロン範囲で製造することが可能となる。
【０００６】
トレース開口を形成する本発明の食刻プロセスにより、サブミクロン範囲でのＩＣの製造が可能となる。しかし食刻により階段状のステップが形成されるために、キャパシタを食刻開口内に形成することはより困難となる。この困難な問題は、キャパシタの製造に必要とされる様々な層を階段状の形状の上に堆積することにより発生する堆積問題である。
【０００７】
階段形状が深くなるにつれて、キャパシタを形成する層の厚さは、食刻構造内で大幅に変化する。この材料の厚さの変動は、制御するのが難しく、必要な容量値を達成することが非常に困難となる。さらにまた、食刻構造内の小さな部分内に堆積しなければならない層の数が増えるために、所望の導電率を達成するために必要な材料を食刻構造内に十分に堆積することができない。さらにまた、ボイドが形成されることがある。このような不確実性によりキャパシタは、所望のレベルで容易にかつ再現性をもって製造することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、従来技術にかかる構造および製造プロセスの欠点を回避するキャパシタ構造と、その製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記従来技術の欠点を解決するために、本発明は、半導体ウェハの基板上に形成された食刻相互接続構造（例えば二重食刻相互接続）を有する半導体デバイス内で用いられるキャパシタを提供する。本発明の一実施例によれば、本発明の金属−絶縁体−金属（metal-insulator-metal：ＭＩＭ）のようなキャパしては、請求項１に記載した特徴を有する。すなわち、半導体ウェハの基板上に形成された食刻相互接続構造（damascene）を有する半導体デバイスで使用されるキャパシタにおいて、（Ａ）食刻相互接続構造の一部を含む第１キャパシタ電極と、（Ｂ）食刻相互接続構造の上に形成され、パッシベーション層として機能する絶縁層と、（Ｃ）絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極とを有することを特徴とする。ここで、パッシベーション層は、最も外側の、すなわち最終のパッシベーション層かあるいはまた集積回路内のレベル間パッシベーション層である。
【００１０】
キャパシタ用の材料は、様々なものが考えられる。例えば本発明の一実施例においては、絶縁層は請求項３に記載したように窒化シリコンである。さらにまた本発明の他の実施例においては、絶縁層は請求項５に記載したように五酸化タンタルである。銅と五酸化タンタルの実施例においては、銅を包囲する誘電体層内への銅のマイグレーションを阻止するために、適宜のバリア層を含む必要がある。
【００１１】
本発明の他の態様においては、本発明の半導体デバイスは、誘電体材料により互いに絶縁された複数の食刻相互接続構造を有する。キャパシタが形成されるべき、ある層の上にはパッシベーション層が複数の相互接続のそれぞれの上に形成される。
【００１２】
本発明の一実施例においては、導電層は少なくとも２つの相互接続構造の上に形成され、さらにまた他の実施例においては、食刻相互接続は、最も外側のすなわち最終の食刻相互接続構造であり、絶縁層は最も外側のキャッピング層であり、第２のキャパシタ電極は、絶縁層の少なくとも一部の上に形成された最も外側の導電層の一部を含む。この実施例は特に、キャパシタが半導体ウェハの最も外側の層の上に形成され、前のレベルで存在した平面化の問題を回避できるために利点がある。このような実施例のおいては最も外側の層は、半導体デバイスのボンドパッドを形成するために用いることができる。
【００１３】
さらに別の態様においては本発明は、半導体ウェハの基板上に形成された半導体デバイスを提供する。この実施例においては、基板上に形成されたトランジスタと、トランジスタに電気的に接続され、その上に形成された食刻相互接続構造と、この食刻相互接続構造の１つの上に形成された絶縁体アッシベーション層と、食刻相互接続構造の１つの上に形成された導電層と、前述した構造のキャパシタとを含む。
【００１４】
本発明は、半導体ウェハの基板上に形成された食刻相互接続構造を有する半導体デバイスで使用されるキャパシタの製造方法である。この実施例においては、本発明は請求項２０に記載した特徴を有する。すなわち、半導体ウェハの基板上に形成された食刻相互接続構造を有する半導体デバイスで使用されるキャパシタの製造方法において、（Ａ）食刻相互接続構造の一部を含む第１キャパシタ電極を形成するステップと、（Ｂ）食刻相互接続構造の上に形成され、パッシベーション層として機能する絶縁層を形成するステップと、（Ｃ）絶縁層の少なくとも一部の上に形成された導電層を含む第２キャパシタ電極を形成するステップからなること特徴とする。
【００１５】
本発明の方法の一実施例は、キャパシタで議論したような様々なデバイスを形成するステップを含む。しかしキャパシタが最も外側の誘電体レベルではなく、レベル間の誘電体層に形成されるような実施例の場合には、本発明の方法は、絶縁材料を堆積する前に食刻相互接続構造を平面化するステップと、さらに既に形成されたキャパシタの上に堆積された誘電体層を平面化するステップを含む。このような平面化ステップは例えば、化学／機械平面化技術である。
【発明を実施するための最良の形態】
【００１６】
図１に本発明の半導体デバイス１００の一実施例の断面図を示す。本発明の半導体デバイス１００は、従来の方法で形成された集積回路１１０、例えばＣＭＯＳデバイスの一部を示す。集積回路１１０の一部は、相互接続構造１１５と誘電体層１２０とを有し、例えば所望の半導体デバイス１００を形成する。図１の実施例においては、集積回路１１０の一部は、従来の方法で形成されたｎ−タブ１２３とｐ−タブ１２５を含む対となるタブ（ウエルとも称する）を有する。図１にはまた、ソース領域１３３とドレイン領域１３５が示されており、その両者は従来の方法を用いて形成される。
【００１７】
従来のゲート電極構造１４０は、ソース領域１３３とドレイン領域１３５を交互に配置して形成される。ゲート電極構造１４０は従来方法で形成された、ゲート１４１と酸化物層１４３とスペーサ１４５とを有する。従来方法で形成された食刻プラグ１５０、または食刻貫通導体１５２は、集積回路１１０の異なる層を形成する。食刻プロセスは従来のエッチングプロセスの代わりに用いられ、食刻構造を形成する際により良好な制御が可能となる。これは、銅は従来のアルミに代わって導体の材料としてますます用いられ、そして銅はアルミよりも制御しながらエッチングするのが難しいから、特に重要である。
【００１８】
図１の上部部分１５５は、キャパシタ１６２が形成される食刻相互接続構造１６０を示す。この実施例においては、キャパシタ１６２は、金属−絶縁体−金属（metal-insulator-metal：ＭＩＭ）キャパシタである。食刻相互接続構造１６０は第１キャパシタ電極１６４を形成する。一実施例においては、食刻相互接続構造１６０は銅製である、さらにまた、食刻相互接続構造１６０が銅（Ｃｕ）を含有する場合には、選択的事項としてのバリア層１６１は、Ｃｕ製の食刻相互接続構造１６０が、好ましくはＳｉＯ2製の誘電体層１２０と接触しないように従来方法で形成される。かくしてバリア層１６１は、ＣｕがＳｉＯ2製の誘電体層１２０内に拡散するのを阻止する。その逆も同様である。一実施例においては、バリア層１６１は、ＴａＮ製の層を含むが、他の類似のバリア層、例えばタンタル製のバリア層も使用可能である。銅が電気メッキされた場合には、シード層がバリア層１６１の上部に形成するのに必要である。さらにまた他の類似の導電性材料も食刻相互接続構造１６０用に用いることができる。
【００１９】
キャパシタ１６２はさらに、絶縁層１６６、例えば窒化シリコン製の層と、第２キャパシタ電極１６８とを有する。この第２キャパシタ電極１６８は従来の材料、例えばアルミ合金あるいは積層金属である。食刻相互接続構造１６０がＣｕを含有し、第２キャパシタ電極１６８がＡｌを含有する場合には、Ｃｕ／Ａｌバリア層１７０が食刻相互接続構造１６０と第２キャパシタ電極１６８との間の、従来方法により堆積され、拡散を阻止しなければならない。一実施例においては、Ｃｕ／Ａｌバリア層１７０はＴａＮを含有するが、他の類似の特性を有する材料、例えばＴｉＮも用いることができる。
【００２０】
食刻相互接続構造１６０はシングル食刻相互接続構造体、あるいはデュアル食刻相互接続体のいずれかである。しかしデュアル食刻相互接続体は、従来技術に対し利点がある。例えばデュアル食刻相互接続構造によりＩＣを０．２５μｍのサイズ以下の特徴で形成でき、これは従来のトレンチエッチング、あるいはシングル食刻プロセスでは得られないものである。食刻相互接続構造１６０は、半導体デバイス１００の最も外側、すなわち上部の食刻相互接続構造１６０を有する。しかし別法として、食刻相互接続構造１６０はレベル間の食刻相互接続構造体でもよい。かくしてキャパシタ１６２は、半導体デバイス１００内に様々なレベルで構成することができる。しかし以下に詳述するように、キャパシタ１６２は、最も外側のすなわち上部食刻相互接続構造を用いて構成される。
【００２１】
図２には、図１に示された食刻相互接続構造１６０の断面図を示す。食刻相互接続構造１６０は、食刻相互接続構造１６０の上に形成された絶縁層１６６を有し、バリア層１６１が食刻相互接続構造１６０をＳｉＯ2製の誘電体層１２０から分離している。一実施例においてはバリア層１６１は、基板表面上で、かつ食刻相互接続構造１６０内にそれに適合して堆積され、その後銅がバリア層１６１の上と食刻相互接続構造１６０内に堆積される。銅とバリア層１６１は、従来の化学／機械プロセスを用いて研磨され、その結果バリア層１６１と銅は、食刻相互接続構造１６０内にのみ形成される。本発明の他の実施例においては、絶縁層１６６は、従来の堆積プロセス例えばＣＶＤ、ＰＶＤを用いて堆積される。この実施例においては、絶縁層１６６は通常パッシベーション層として堆積される。ある種のプロセスにおいては、半導体デバイスは、製造プロセスの最後の時点でキャッピング層でもって不動態化処理され、半導体デバイスを悪化環境から保護する。かくしてこの実施例においては、キャパシタ１６２の第１キャパシタ電極１６４、または絶縁層１６６のいずれかを形成するのに余分なステップは必要ではない。図に示すように絶縁層１６６、例えば五酸化タンタル層が集積回路１１０の全体表面の上に形成される。
【００２２】
図３には、絶縁層１６６をパターン化しエッチングしたあとの、図２の半導体デバイス１００の部分断面図を示す。従来のパターン化プロセスとエッチングプロセスを用いて、絶縁層１６６内に開口３１０を形成する。絶縁層１６６の一部を取り除いて、キャパシタ１６２のキャパシタよう誘電体を形成する。図３に示された実施例においては、絶縁層１６６の一部は、食刻構造３２０と３３０の上で除去されている。
【００２３】
図４には、図３の絶縁層１６６の一部によりカバーされた食刻相互接続構造１６０が示されており、同図において、好ましくは導電層を含む第２キャパシタ電極１６８は、絶縁層１６６の少なくとも一部の上に形成される。この導電層は、金属層、あるいはドープしたポリシリコン層である。図４には、半導体デバイス１００の全体表面の上の導電層を、従来方法により堆積するステップと、導電層をパターン化しエッチングして図４のキャパシタ１６２を形成するステップを開示していない。一実施例においては、第２キャパシタ電極１６８は、アルミ合金、例えばアルミ／銅、あるいは従来の積層金属を含む。さらにまた、半導体デバイス内で導電性材料として使用されるいかなる材料も使用することができる。
【００２４】
前述したように第２キャパシタ電極１６８は、キャパシタ１６２の第１キャパシタ電極１６４を形成し、これは集積回路１１０内でいかなるレベルでも形成することができる。図５は、集積回路１１０内のレベル間にあるキャパシタ１６２を示す。デバイスのレベル間が使用される場合には、平面化プロセスは、キャパシタの第２キャパシタ電極１６８が形成される導電層を堆積した後に行わなければならない。平面化プロセスは、例えば化学／機械プロセスを用いることができる。平面化プロセスは、食刻相互接続構造１６０の前に行った平面化プロセスの後の凹凸の形状を平坦にするために行われる。
【００２５】
しかし一実施例においては、キャパシタ１６２は、最も外側の食刻相互接続構造１６０から形成される。この最も外側の食刻相互接続構造１６０をその後、最も外側のキャッピング層（絶縁層１６６として機能する）でカバーされる。最外側のキャッピング層は、ある種の設計においては半導体デバイス１００の最終キャッピング層として機能する。最外側の食刻相互接続構造１６０を使用することは、第２キャパシタ電極１６８の形成後、平面化プロセスが必要とされないために特に利点があるが、その理由は、後続の層が半導体デバイス１００内に存在しないからである。
【００２６】
第２キャパシタ電極１６８は、半導体デバイス１００の他の部分を形成するために用いられた堆積プロセスからも形成される。例えばある場合には、導電層を堆積し、パターン化し、エッチングしてボンドパッドを形成する。本発明のある態様によれば、第２キャパシタ電極１６８は、このボンド導電層から形成される。かくして余分のステップを必要とせずに、キャパシタ１６２の第１キャパシタ電極１６４、絶縁層１６６、第２キャパシタ電極１６８のいずれかを形成することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例による半導体デバイスの断面図。
【図２】食刻相互接続構造の上に形成された絶縁層を有する図１の食刻相互接続構造体の部分断面図。
【図３】絶縁層をパターン化し、エッチングしたあとの図２の半導体デバイスの部分断面図。
【図４】図３の絶縁層の一部によりカバーされた食刻相互接続構造を示し、導電層を含む第２キャパシタ電極が、絶縁層の少なくとも一部の上に配置されている状態を表す図。
【図５】半導体デバイス内の中間レベルに配置された食刻相互接続構造の部分断面図。
【符号の説明】
【００２８】
１００  半導体デバイス
１１０  集積回路
１１５  相互接続構造
１２０  誘電体層
１２３  ｎ−タブ
１２５  ｐ−タブ
１３３  ソース領域
１３５  ドレイン領域
１４０  ゲート電極構造
１４１  ゲート
１４３  酸化物層
１４５  スペーサ
１５０  食刻プラグ
１５２  食刻貫通導体
１５５  上部部分
１６０  食刻相互接続構造
１６１  バリア層
１６２  キャパシタ
１６４  第１キャパシタ電極
１６６  絶縁層
１６８  第２キャパシタ電極
１７０  Ｃｕ／Ａｌバリア層
３１０  開口
【図１】
2007221161.tif 000003
【図２】
2007221161.tif 000004
【図３】
2007221161.tif 000005
【図４】
2007221161.tif 000006
【図５】
2007221161.tif 000007