(57)【要約】【課題】半導体デバイスの閾値電圧の制御を実現しつつ、より小さな回路面積の半導体デバイスを提供する。【解決手段】印加される基板バイアス（Ｖｎｗ）（Ｖｐｗ）に応答してＭＯＳトランジスタ（１４）（１５）の閾値電圧を決定する半導体デバイス（１）において、前記半導体デバイス（１）は、基板バイアス（Ｖｎｗ）（Ｖｐｗ）を生成する基板バイアス生成部を具備する。また、前記半導体デバイス（１）は、クロック信号線（３）と他の配線とをシールドするシールド配線（４）（５）を具備する。そして、その基板バイアス生成部は、前記シールド配線（４）（５）を介して前記基板バイアス（Ｖｎｗ）（Ｖｐｗ）を半導体基板（１２）（１３）に印加する。【選択図】図３
2007103863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたＭＯＳトランジスタを有する半導体領域と、
クロック信号線と他の配線とをシールドするシールド配線と、
基板バイアスを生成し、前記シールド配線を介して前記基板バイアスを前記半導体領域に印加する基板バイアス生成部と
を具備し、
印加される前記基板バイアスに応答して前記ＭＯＳトランジスタの閾値電圧を決定する
半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、
前記シールド配線は、
前記半導体基板表面の所定の領域を示す基板バイアス印加領域に対応して配置され、
前記基板バイアス生成部は、
前記シールド配線に接続され、前記シールド配線を介して前記基板バイアスを前記基板バイアス印加領域に印加する
半導体デバイス。
【請求項３】
請求項１または２に記載の半導体デバイスにおいて、
前記基板バイアス生成部は、
複数のバイアス生成回路を含み、
前記複数のバイアス生成回路の各々は、所定のシールド配線に接続され、前記所定のシールド配線を介して前記基板バイアスを前記半導体領域に印加する
半導体デバイス。
【請求項４】
請求項１から３の何れか１項に記載の半導体デバイスにおいて、
第１基板バイアスに応答して前記閾値電圧が決定される第１領域と、
第２基板バイアスに応答して前記閾値電圧が決定される第２領域と
を含み、
前記基板バイアス生成部は、
前記第１基板バイアスを生成する第１基板バイアス生成回路と、
前記第２基板バイアスを生成する第２基板バイアス生成回路と
を含み、
前記シールド配線は、
前記第１領域に配置される第１領域側シールド配線と、
前記第２領域に配置される第２領域側シールド配線と
を含み、
前記第１基板バイアス生成回路は、前記第１領域側シールド配線に接続され、前記第１領域側シールド配線を介して前記第１基板バイアスを前記半導体領域に印加し、
前記第２基板バイアス生成回路は、前記第２領域側シールド配線に接続され、前記第２領域側シールド配線を介して前記第２基板バイアスを前記半導体領域に印加する
半導体デバイス。
【請求項５】
請求項１から４の何れか一項に記載の半導体デバイスにおいて、
前記シールド配線は、
前記クロック配線に沿って延伸する第１シールド配線と、
前記クロック配線を間に挟んで、前記第１シールド配線に沿って延伸する第２シールド配線と
を含み、
前記基板バイアス生成部は、
前記第１シールド配線と前記第２シールド配線の少なくとも一方に前記基板バイアスを印加する
半導体デバイス。
【請求項６】
印加される基板バイアスに応答してＭＯＳトランジスタの閾値電圧を決定する半導体デバイスであって、
前記半導体デバイスは、
半導体基板と、
クロック信号線と他の配線とをシールドするシールド配線と、
前記基板バイアスを受ける基板バイアス供給端と
を具備し、
前記基板バイアス供給端を介して供給される前記基板バイアスは、前記シールド配線を介して前記半導体基板に印加される
半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。
【背景技術】
【０００２】
半導体製造技術の進歩に伴って、製造される半導体デバイスの微細化が進み、単位面積当たりの素子数を増加させることが可能となってきている。例えば、同一記憶容量のメモリを作った場合において、１枚のシリコンウェハから取れるチップの数を増加させることが可能になり、それによって、１チップ当たりのコストを安くすることができる。また、同一面積のチップを作製した場合には、１チップ当たりの記憶容量を増加させ、より多くの情報を格納させることが可能となってきている。
【０００３】
微細化によりトランジスタの動作時の電流密度及び静的なリーク電流が増大し、結果として半導体デバイスの消費電力が増大する場合がある。また、通常、半導体デバイスを高性能化するためには基本的には動作周波数を大きくしていくが、これに伴って消費電力が増えていく。
【０００４】
消費電力を抑えるためには、微細化に応じて電源電圧及びしきい値電圧を低減させる技術が知られている。しかしながら、電源電圧の低減に対応させてトランジスタのしきい値電圧を低減させると、トランジスタのソース・ドレイン間のオフリーク電流が増大してしまう。
【０００５】
リーク電流を抑えるために、基板バイアス(Body Bias)を用いる技術が知られている（例えば、特許文献１、２参照）。基板バイアスとは、ＭＯＳトランジスタの基板端子に印加する弱いバイアス電圧である。以下の説明においては、トランジスタに流れる電流が流れやすくなるような方向のバイアスを順方向基板バイアス、トランジスタに流れる電流が流れにくくなるような方向のバイアスを逆方向基板バイアスと呼ぶ。つまり、半導体デバイスに順方向基板バイアスを印加するとトランジスタのチャネル部に電流が流れやすくなり、トランジスタはより高速化、もしくは低電圧で動作する。また、半導体デバイスが停止しているとき（一般的に、待機モードなどと呼ばれているとき）に、逆方向基板バイアスを印加することで、リーク電流を減少させることができる。
【０００６】
一般的に、半導体デバイスはＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）との少なくとも一方を含んで構成されている。通常、ＰＭＯＳトランジスタは、Ｐ型半導体基板に形成されるＮウェル内部に構成され、そのＮウェルを介してＰＭＯＳトランジスタ用基板バイアス（以下、Ｎウェル側基板バイアスＶｎｗと呼ぶ）が印加される。また、ＮＭＯＳトランジスタは、Ｐ型半導体基板またはＰウェル内部に構成され、そのＰ型半導体基板またはＰウェルを介してＮＭＯＳトランジスタ用基板バイアス（以下、Ｐウェル側基板バイアスＶｐｗと呼ぶ）が印加されている。
【０００７】
順方向基板バイアスを印加する場合、ＭＯＳトランジスタの基板端子を構成しているＰ型半導体を高電位にするような電圧を印加し、また、ｎ型半導体を低電位にするような電圧を印加する。つまり、各ＭＯＳトランジスタ（ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタ）のソース電位を基準としてソース電位と基板電位との電位差を電圧Ｖｂｓとすると、順方向基板バイアスとして、ＮＭＯＳトランジスタでは、
電圧Ｖｂｓ＞０
また、ＰＭＯＳトランジスタでは、
電圧Ｖｂｓ＜０
となるような電圧が印加される。
【０００８】
換言すると、ＰＭＯＳトランジスタの基板端子を形成するＮウェルでは、順方向基板バイアスとして電源電圧よりも低い電圧（以下、第１順方向基板バイアスＶｎｗ１と呼ぶ）が印加されることで電流が流れやすくなる。また、ＮＭＯＳトランジスタの基板端子を形成するｐ型半導体基板（またはＰウェル）では、順方向基板バイアスとして接地電圧よりも高い電圧（以下、第２順方向基板バイアスＶｐｗ１と呼ぶ）が印加されることで電流が流れやすくなり、それによって各トランジスタの高速動作が可能となる。
【０００９】
その逆に、逆方向基板バイアスを印加するときは、ＭＯＳトランジスタの基板端子を構成するｐ型半導体を低電位に、ｎ型半導体を高電位にするような基板バイアスを印加する。つまり、各ＭＯＳトランジスタ（ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタ）のソース電位を基準電位として、ソース電位と基板電位との電位差を電圧Ｖｂｓとすると、逆方向基板バイアスとして、ＮＭＯＳトランジスタでは、
電圧Ｖｂｓ＜０
また、ＰＭＯＳトランジスタでは、
電圧Ｖｂｓ＞０
となるような電圧が印加される。
【００１０】
換言すると、ＰＭＯＳトランジスタの基板端子を形成するＮウェルでは、逆方向基板バイアスとして電源電圧よりも高い電圧（以下、第１逆方向基板バイアスＶｎｗ２と呼ぶ）が印加されることでリーク電流を抑制することが可能となる。同様に、ＮＭＯＳトランジスタの基板端子を形成するＰ型半導体基板（またはＰウェル）では、逆方向基板バイアスとして接地電圧よりも低い電圧（以下、第２逆方向基板バイアスＶｐｗ２と呼ぶ）が印加されることでリーク電流を抑制することが可能となる。
【００１１】
一方で、半導体デバイスの微細化、高集積化に伴って、隣接信号ネット間のカップリング容量などによるクロストークやスキューの影響は、無視できない状況となってきている。そのため、クロストークやスキューの影響を低減させるために、他の信号ネットへ交差する信号ネットや、他の信号ネットからの交差を防ぐ必要のある信号ネットの配線経路に対しては、これら各信号ネットの両側に電源ネットやグランドネットを配線してシールドする技術が知られている（例えば、特許文献３参照。）。
【００１２】
また、近年、半導体製造に関する多種多様な技術が提供されることで、従来に比べて比較的安価に半導体装置を製造することが可能になってきている。例えば、ゲートアレイなどにおいては、あらかじめ基本的な論理回路（ゲート）をチップ内部にアレイ状（配列状）に作成して準備しておき、ユーザの要求に基づいて、配線層だけを設計、製造している。これによって、短期間かつ低コストで半導体装置を製造することが可能になってきている。このような状況の中で、ユーザの要求に対応して設計者が一から半導体の設計を行って製造される半導体装置の価値が高まってきている。そのようなハンドメイドに近い状態で半導体装置を製造することによって、ユーザの要求を十分に満たすことが可能となる。そのような半導体装置において、上述のゲートアレイように論理回路がアレイ状に配置されることは稀であり、所望の機能ブロックが偏在して配置される場合がある。
【００１３】
図１は、ハンドメイドに近い状態で製造され、上述の基板バイアスを供給する機能を有する従来の半導体チップ１０１の構成を示す平面図である。図１を参照すると、従来の半導体チップ１０１は、クロックドライバ１０２が出力するクロックを伝送するクロック配線１０３と、そのクロック配線１０３に伝わるクロックが他の信号線に与える影響を低減させるシールド配線（１０７、１０８）が備えられている。従来の半導体チップ１０１には、Ｎウェル側基板バイアスＶｎｗを供給するＶｎｗバイアスノード１０４と、Ｐウェル側基板バイアスＶｐｗを供給するＶｐｗバイアスノード１０５が備えられ、それぞれのバイアスノード（１０４、１０５）はメタル配線で構成されている。また、図１に示されているように、Ｖｎｗバイアスノード１０４とＶｐｗバイアスノード１０５は、基板バイアス生成回路１０６に接続されている。
【００１４】
上述のように、ハンドメイドに近い状態で半導体装置を製造する場合、論理回路がアレイ状に配置されることは稀であり、所望の機能ブロックが偏在して配置される場合がある。したがって、基板バイアスを供給するには、それぞれのバイアスノード（１０４、１０５）を、チップの空き領域を用いて所望の領域まで配線し、コンタクト１１０を介して基板バイアスを印加している。
【００１５】
図２は、従来の半導体チップ１０１の一部（図１に示されている領域１０９）に備えられた半導体回路の構成を示す平面図である。図２に示されているように、従来の半導体回路は、ｐ型半導体基板に形成されたＮウェルを有し、そのＮウェルにＰ拡散領域１２６を備えている。またｐ型半導体基板にはＮ拡散領域１２７が形成されている。従来の半導体チップ１０１は、Ｎ拡散領域１２７内のＮＭＯＳトランジスタとＰ拡散領域１２６内のＰＭＯＳトランジスタとで形成されるＣＭＯＳを含む半導体回路を構成している。図２に示されているように、ＣＭＯＳを構成しているトランジスタはポリシリコン１２８で構成されたゲート電極を備え、そのゲート電極には、クロック配線１０３を介して供給される信号が印加されている。図２を参照すると、従来のチップ１０１において、それぞれのバイアスノード（１０４、１０５）を備えるためには、配線用の領域を確保する必要があった。つまり、従来の半導体デバイスにおいて、Ｖｎｗバイアスノード１０４とＶｐｗバイアスノード１０５は、チップ配線（上述のクロック配線１０３、シールド配線１０７およびシールド配線１０８）とは異なるメタル配線で構成されていた。
【００１６】
図２を参照すると、ＰＭＯＳトランジスタを有するＮウェルには、Ｎ＋領域１１８が形成されている。そのＮ＋領域１１８は、コンタクト１１０を介して基板バイアス供給ノード１０４に接続されている。つまり基板バイアス供給ノード１０４は、基板バイアス生成回路１０６から供給されるＮウェル側基板バイアスＶｎｗを、Ｎ＋領域１１８を介してＮウェルに印加している。また、同様に、従来の半導体チップ１０１は、ｐ型半導体基板に形成されＰ＋領域１１９を備えて構成されている。図２に示されているように、そのＰ＋領域１１９は、コンタクト１１０を介して基板バイアス供給ノード１０５に接続されている。基板バイアス供給ノード１０５は基板バイアス供給ノード１０４と同様に基板バイアス生成回路１０６に接続され、基板バイアス生成回路１０６から供給されるＰウェル側基板バイアスＶｐｗをＰ＋領域を介してｐ型半導体基板に印加している。
【００１７】
【特許文献１】特開２００４−２０７７４９号公報
【特許文献２】特許第３１８４２６５号公報
【特許文献３】特許第３２９３５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、従来の技術において、Ｖｎｗバイアスノード１０４とＶｐｗバイアスノード１０５を備えるためには、配線用の領域を確保することが必要であった。半導体デバイスが微細化されることに伴って、基板バイアスによる閾値電圧の制御を実現しつつ、回路が占有する面積を、より小さくすることが求められている。
【００１９】
本発明が解決しようとする課題は、基板バイアスに基づいてトランジスタの閾値電圧が変わる半導体デバイスにおいて、基板バイアスによる閾値電圧の制御を実現しつつ、より小さな回路面積の半導体デバイスを提供することにある。
【課題を解決するための手段】
【００２０】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
上記課題を解決するために、以下のように半導体デバイスを構成する。そのデバイスは、印加される基板バイアス（Ｖｎｗ）（Ｖｐｗ）に応答してＭＯＳトランジスタ（１４）（１５）の閾値電圧を決定する半導体デバイス（１）であって、前記半導体デバイス（１）は、半導体基板（１１）と、クロック信号線（３）と他の配線とをシールドするシールド配線（４）（５）と、前記基板バイアス（Ｖｎｗ）（Ｖｐｗ）を生成し、前記シールド配線（４）（５）を介して前記基板バイアス（Ｖｎｗ）（Ｖｐｗ）を上記のＭＯＳトランジスタ（１４）（１５）を有する半導体領域（１２）（１３）に印加する基板バイアス生成部とを具備する半導体デバイスであることが好ましい。ここで、上記シールド配線は、クロック信号線（３）を介して送られるクロック信号が他の配線に与える影響を抑制する機能と、他の配線を伝送する信号が、クロック信号線に与える影響をシールドする機能を有するメタル配線であることが好ましい。
【発明の効果】
【００２２】
本発明によると、基板バイアスに基づいてトランジスタの閾値電圧が変わる半導体デバイスの閾値電圧の制御を実現しつつ、より小さな回路面積の半導体デバイスを提供する
ことが可能となる。
【００２３】
また、従来技術では、小さな配線領域にメタル配線を施すには、配線自体を細くするか、配線間隔を狭くする必要があり、どちらにしても応答遅延を発生させてしまう場合がある。本発明によると、半導体デバイスの微細化を実現しつつ、基板バイアスを印加するときの応答遅延が発生しにくい半導体デバイスを提供することが可能となる。
【発明を実施するための最良の形態】
【００２４】
［第１の実施形態］
以下に、図面を参照して、本発明の半導体デバイスの実施形態について説明を行う。ここで、以下に述べる実施形態において、本発明の構成を採用する半導体デバイスが、１つのチップで構成され、通常動作を行なう場合の通常モードと、消費電力を低減させるために動作を停止する場合の待機モードとを有するデバイスである場合を例に説明をおこなう。
【００２５】
図３は、第１の実施形態における半導体デバイス１の構成を例示する平面図である。図３を参照すると、第１の実施形態の半導体デバイス１はクロックドライバ２と、そのクロックドライバ２から出力されるクロックを伝えるクロック配線３とを備えている。また、半導体デバイス１は、クロック配線３に沿って延伸されて配置されるＮウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５とを備えている。図３に示されているように、Ｎウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５は、それぞれ基板バイアス生成回路６に接続されている。
【００２６】
基板バイアス生成回路６は、半導体デバイス１を構成する半導体基板に形成されるＭＯＳトランジスタに供給される基板バイアスを生成する回路である。以下の実施形態においては、基板バイアス生成回路６がチャージポンプ回路を含んで構成されていることを前提に説明を行う。なお、これは、本発明の半導体デバイス１を構成する基板バイアス生成回路６がチャージポンプ回路に限定されることを意味するものではない。また、以下の実施形態において、基板バイアスが供給されるＭＯＳトランジスタは、基板に生成されるウェル内部に備えられていることを前提に説明を行う。
【００２７】
基板バイアス生成回路６は、上述の通常モード時に順方向基板バイアス（Ｖｎｗ１、Ｖｐｗ１）を生成し、待機モード時に逆方向基板バイアス（Ｖｎｗ２、Ｖｐｗ２）を生成している。待機モード時には、それぞれの基板バイアス（Ｖｎｗ、Ｖｐｗ）が、Ｎウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５を介して上記ウェル内部のＭＯＳトランジスタに供給されている。また、通常モード時には、Ｎウェル側基板バイアス供給ノード４を介して電源電位ＶＤＤを供給し、Ｐウェル側基板バイアス供給ノード５を介して接地電位ＧＮＤを供給することも可能である。
【００２８】
以下に、本発明の半導体デバイス１における、各配線の構成について説明を行う。図４は、第１の実施形態の半導体デバイス１の一部（図３における領域９）に形成される半導体回路の構成を例示する平面図である。以下の実施形態において、その半導体回路が、ｐ型半導体基板に形成されたＰウェル内のＮＭＯＳトランジスタ１５と、そのｐ型半導体基板に形成されたＮウェル内のＰＭＯＳトランジスタ１４とで構成されたＣＭＯＳを備える半導体回路である場合を例示して説明を行う。なお、この構成は、本発明を適用する半導体回路の構成を限定するものではない。
【００２９】
図４を参照すると、第１の実施形態の半導体デバイス１に形成される半導体回路は、クロック配線３を挟むように配置されたＮウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５を備えている。Ｎ拡散領域２７はＮウェルに形成されるＮ拡散領域を示し、Ｐ拡散領域２６はＮウェルに形成されるＰ拡散領域を示している。Ｎ＋半導体領域１８はＮウェルに形成されるＮ＋領域であり、Ｐ+半導体領域１９はＰ＋領域である。図４に示されているように、Ｎウェル側基板バイアスノード４は、メタル配線２１を介してＮ+半導体領域１８に接続されている。Ｎウェル側基板バイアスノード４とメタル配線２１とはビア２２を介して接続され、そのメタル配線２１とＮ+半導体領域１８とはコンタクト２５を介して接続されている。同様に、Ｐウェル側基板バイアス供給ノード５は、メタル配線２１を介してＰ+半導体領域１９に接続されている。Ｐウェル側基板バイアス供給ノード５とメタル配線２１とはビア２２を介して接続され、そのメタル配線２１とＰ+半導体領域１９もコンタクト２５を介して接続されている。また、図４に示されているように、ＣＭＯＳを構成しているトランジスタはポリシリコン２８で構成されたゲート電極を備え、そのゲート電極には、クロック配線３を介して供給される信号が印加されている。
【００３０】
Ｎウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５によって、クロック配線３を伝わるクロックが他の信号線に与える影響を低減させるには、Ｎウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５が静電シールドの役割を果たせばよい。したがって、Ｎウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５の電位は、必ずしもグラウンド・レベルである必要がない。本実施形態の半導体デバイス１は、シールド配線を基板バイアス供給ノードとして作用させている。そのため、基板バイアスを供給する専用のメタル配線を構成する必要がないので、回路が占有するチップ面積の増加を抑制することが可能となる。
【００３１】
また、従来の半導体デバイス（例えば図１に示されるチップ１０１）では、上述したようにチップ配線とは異なる基板バイアスノードを備えて構成されている。そのため、従来の半導体デバイスでは、その設計段階において、設計者はチップ配線が施されていない空き領域を特定し、その空き領域に基板バイアスノードを配置させている。本実施形態の半導体デバイス１は、設計段階における新たな基板バイアスノードの配置作業を行う必要がないため、半導体設計にかかる時間を短縮することができる。
【００３２】
ここで、本実施形態の半導体デバイス１の構成に関して、断面図を用いて説明を行う。なお、以下の実施形態においては、本願発明の理解を容易にするために、一般的な構成の半導体デバイスに本願発明を適用した場合の断面図を用いて説明を行う。図５は、本実施形態における半導体デバイス１の断面の構成を例示する断面図である。以下の実施形態においては、半導体デバイス１が、ｐ型半導体基板に形成されるＮウェル１２とＰウェル１３とを備え、それぞれのウェルにＭＯＳトランジスタが形成されるデバイスである場合を例示して説明を行う。なお、これは本発明を適用する半導体デバイスが、図５に示されるような３層構成のデバイスにのみ用いられることを意味するものではない。
【００３３】
また詳細は後述するが、図５に示されるように、Ｐウェル１３は半導体基板１１から電気的に絶縁されている。したがって、複数のＰウェル１３が形成される場合に、それらが互いに半導体基板１１から電気的に絶縁されることで、各Ｐウェル１３に異なる電圧の基板バイアスを供給することが可能となる。同様に、半導体基板１１に複数のＮウェル１２が形成される場合に、それら複数のＮウェル１２は互いに電気的に絶縁されることとなるので、したがって、各Ｎウェル１２に対しても、異なる電圧の基板バイアスを供給することが可能である。
【００３４】
図５を参照すると、第１の実施形態の半導体デバイス１は、半導体基板１１と、その半導体基板１１の上部に形成されるメタル配線層とクロック配線層とを備えて構成されている。図５に示されているように、半導体基板１１は、ＮＭＯＳトランジスタ１４を有するＮウェル１２を含んで構成されている。また同様に、半導体基板１１は、ＰＭＯＳトランジスタ１５を有するＰウェル１３を含んで構成されている。図５に示されているように、Ｐウェル１３は、Ｎウェル１６およびディープＮウェル１７に囲まれた領域に備えられている。さらに、Ｎウェル１２は、Ｎウェル側基板バイアスＶｎｗを受けるＮ＋半導体領域１８を備え、Ｐウェル１３は、Ｐウェル側基板バイアスＶｐｗを受けるＰ＋半導体領域１９を備えている。
【００３５】
図５を参照すると、本実施形態の半導体デバイス１において、Ｎウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５とは、コンタクト２５を介して各ウェル（１２，１３）に接続されている。図５に示されているように、Ｎウェル側基板バイアス供給ノード４はビア２２を介して下層に形成されているメタル配線２１に接続され、そのメタル配線２１は、コンタクト２５を介してＮウェル１２のＮ＋半導体領域１８に接続されている。同様に、Ｐウェル側基板バイアス供給ノード５は、ビア２２を介してメタル配線２１に接続されている。そのメタル配線２１は、コンタクト２５を介してＰウェル１３のＰ＋半導体領域１９に接続されている。
【００３６】
上述したように、本実施形態における半導体デバイス１に備えられている基板バイアス生成回路６は、Ｎウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５に接続されている。基板バイアス生成回路６は、半導体デバイス１の動作状態が通常モードであるのか待機モードであるのかを示す制御信号に応答して、Ｎウェル側基板バイアスＶｎｗとＰウェル側基板バイアスＶｐｗとを生成している。基板バイアス生成回路６から出力されるＮウェル側基板バイアスＶｎｗは、Ｎウェル側基板バイアス供給ノード４伝わって半導体基板１１に形成されているＮウェル１２に供給される。同様に、基板バイアス生成回路６から出力されるＰウェル側基板バイアスＶｐｗは、Ｐウェル側基板バイアス供給ノード５を伝わってＰウェル１３に供給される。
【００３７】
以下に、ＭＯＳトランジスタに印加される基板バイアスと、その時のＭＯＳトランジスタの性能について説明を行う。上述したように、半導体デバイスに順方向基板バイアスを印加するとトランジスタのチャネル部に電流が流れやすくなり、トランジスタはより高速化、もしくは低電圧で動作する。また、半導体デバイスが停止しているとき（つまり、待機モードのとき）に、逆方向基板バイアスを印加することで、リーク電流を減少させることができる。
【００３８】
図６は、基板バイアスとＭＯＳトランジスタの性能との関連性を示すグラフである。図６には上述の電圧Ｖｂｓを変化させた場合におけるＭＯＳトランジスタの性能の変化が示されている。ここで、図６（ａ）は、印加される基板バイアスとリーク電流との関連を示すグラフであり、図６（ｂ）は、印加される基板バイアスとＭＯＳトランジスタの駆動電流との関連を示すグラフである。図６の横軸は、電圧Ｖｂｓを示し、中心が０、右側が正側の大きさ、左側が負側の大きさを示している。換言すると、横軸右側は、第１逆方向基板バイアスＶｎｗ２を電源電圧より大きくしていった場合（または第２逆方向基板バイアスＶｐｗ２を接地電圧より小さくしていった場合）を示している。
【００３９】
上述したように、逆方向基板バイアスを印加するときは、ＭＯＳトランジスタの基板端子を構成するｐ型半導体を低電位に、ｎ型半導体を高電位にするような基板バイアスを印加する。つまり、ソース電位を基準電位としたとき、各ＭＯＳトランジスタ（ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタ）の基板電位のソース電位との電位差を電圧Ｖｂｓとすると、ＮＭＯＳトランジスタでは、
電圧Ｖｂｓ＜０
また、ＰＭＯＳトランジスタでは、
電圧Ｖｂｓ＞０
となるような電圧が逆方向基板バイアスとして作用する。
【００４０】
図６（ａ）を参照すると、第１逆方向基板バイアスＶｎｗ２を電源電圧より大きくしていった場合（または第２逆方向基板バイアスＶｐｗ２を接地電圧より小さくしていった場合）に、リーク電流を減少させることができる。このとき、図６（ｂ）に示されているようにＭＯＳトランジスタのパフォーマンスは低下してしまう。半導体デバイス１が待機モードの場合には、パフォーマンスの向上が要求されることが少ない。そのため、半導体デバイス１の動作状態に対応して基板バイアスを変化させることにより、パフォーマンスと消費電力の最適なバランスを設定することが可能になる。
【００４１】
換言すると、必要なパフォーマンスにあわせて基板バイアスを変化させることで、消費電力を最小化させることができる。つまり、パフォーマンスが要求されているときには、基板バイアス（逆方向基板バイアス）を印加しないことでＭＯＳトランジスタの駆動能力を向上させている。反対に、パフォーマンスが要求されていない場合には、逆方向基板バイアスを印加する。逆方向基板バイアスの作用によって、リーク電流を減少させ結果として消費電力を低減させることが可能になる。特に、基板バイアスの制御を段階的に行うことで、よりきめの細やかなパフォーマンスと消費電力のコントロールが可能になる。
【００４２】
本実施形態の半導体デバイス１は、上述してきたようにシールド配線として作用するＮウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５を介してＮウェル側基板バイアスＶｎｗとＰウェル側基板バイアスＶｐｗとを印加し、それによってＭＯＳトランジスタのパフォーマンスと消費電力のコントロール（リーク電流と工藤電流の最適化）を行っている。これによって、本実施形態の半導体デバイス１はチップ面積の増加を抑制しつつ、最適化されたパフォーマンスで動作する半導体デバイスを提供することが可能となる。また、順方向基板バイアス（Ｖｎｗ１、Ｖｐｗ１）を用いて半導体デバイスの性能を向上させる場合においても、当然に本発明の構成を適用することが可能である。
【００４３】
［第２の実施形態］
以下に、図面を参照して、本発明の第２の実施形態について説明を行う。以下の説明において、第１の実施形態の説明に使用した符号と同じ符号が付されているものは、同様の構成・動作を有するものであるので、その詳細な説明に関しては省略する。
【００４４】
図７は、本発明の半導体デバイス１における第２の実施形態の構成を例示する平面図である。図７を参照すると、第２の実施形態の半導体デバイス１に備えられた基板バイアス生成回路６は、特定の領域（例えば、図７に示されている基板バイアス印加領域１０）に基板バイアスを供給している。半導体デバイスの中には、基板バイアスによる閾値電圧の制御が必要な領域と、必要としない領域とが混在して構成されているものも存在する。第２の実施形態では、半導体デバイス１がそのような半導体デバイスであった場合に、基板バイアスの印加が要求される領域にＮウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５とを備え、それ以外の領域には、シールド配線（７、８）を介してグランドレベルの電圧を供給している。
【００４５】
また、第２の実施形態における半導体デバイス１は、図５に示されているような構成であることが好ましい。つまり、複数のＰウェル１３が形成される場合に、そのＰウェル１３が半導体基板１１から電気的に絶縁されることで、各Ｐウェル１３に異なる電圧の基板バイアスを供給することが可能となる。同様に、半導体基板１１に複数のＮウェル１２が形成される場合に、それら複数のＮウェル１２は互いに電気的に絶縁されることとなるので、各Ｎウェル１２に対しても、異なる電圧の基板バイアスを供給することが可能である。第２の実施形態の半導体デバイス１では、シールド配線７とシールド配線８はＮ＋半導体領域１８やＰ＋半導体領域１９と接続することなく構成されている。これによって、半導体デバイス１全体に基板バイアスを供給する場合に比較して、消費される電力を低減させることが可能となる。
【００４６】
［第３の実施形態］
以下に、図面を参照して、本発明の第３の実施形態について説明を行う。以下の説明において、上述してきた他の実施形態の説明に使用した符号と同じ符号が付されているものは、同様の構成・動作を有するものであるので、その詳細な説明に関しては省略する。
【００４７】
図８は、本発明の半導体デバイス１における第３の実施形態の構成を例示する平面図である。図８を参照すると、第３の実施形態における半導体デバイス１は、複数の基板バイアス生成回路６を備えて構成されている。なお、図８には二つの基板バイアス生成回路６を備えている半導体デバイス１の構成が例示されているが、これは本実施形態における基板バイアス生成回路６の数を制限するものではない。半導体装置の微細化に対応して信号遅延が発生する場合において、基板バイアス生成回路６の近傍に形成されているトランジスタと、基板バイアス生成回路６からの距離が遠い位置に形成されているトランジスタとで、応答速度に差が発生してしまう場合が有る。第３の実施形態に示される半導体デバイス１は、複数の基板バイアス生成回路６を備えることで、発生する遅延を減少させることが可能となる。
【００４８】
［第４の実施形態］
以下に、図面を参照して、本発明の第４の実施形態について説明を行う。以下の説明において、上述してきた他の実施形態の説明に使用した符号と同じ符号が付されているものは、同様の構成・動作を有するものであるので、その詳細な説明に関しては省略する。
【００４９】
図９は、本発明の半導体デバイス１における第４の実施形態の構成を例示する平面図である。図９を参照すると、第４の実施形態における半導体デバイス１は、複数の基板バイアス生成回路（６ａ、６ｂ）を備えて構成されている。図９を参照すると、第４の実施形態の半導体デバイス１は、第１の領域（例えば、図９に示されている第１領域２３）に第１基板バイアスが供給され、第２の領域（例えば、図９に示されている第２領域２４）に第２基板バイアスが供給されている。
【００５０】
第４に実施形態における半導体デバイス１は、第２の実施形態と同様に、図５に示されているような構成であることが好ましい。つまり、複数のＰウェル１３が形成される場合に、そのＰウェル１３が半導体基板１１から電気的に絶縁されることで、各Ｐウェル１３に異なる電圧の基板バイアスを供給することが可能となる。また、半導体基板１１に複数のＮウェル１２が形成される場合には、それら複数のＮウェル１２は互いに電気的に絶縁されることとなる。したがって、各Ｎウェル１２に対しても、異なる電圧の基板バイアスを供給することが可能である。
【００５１】
半導体デバイスの中には、一つのチップの中で複数の異なる基板バイアスによる閾値電圧の制御が実行されるものが存在する。そのような半導体デバイス１に対応するために、第４の実施形態における第１基板バイアス生成回路６ａは、第１基板バイアスを生成し、その第１基板バイアスを第１Ｎウェル側基板バイアス供給ノード４ａおよび第１Ｐウェル側基板バイアス供給ノード５ａを介して第１領域２３に対応する領域に形成されているＭＯＳトランジスタに印加している。同様に、第２基板バイアス生成回路６ｂは、第１基板バイアスと異なる第２基板バイアスを生成している。そして、その第２基板バイアスを、第２Ｎウェル側基板バイアス供給ノード４ｂおよび第２Ｐウェル側基板バイアス供給ノード５ｂを介して第２領域２４に対応する領域に形成されているＭＯＳトランジスタに供給している。
【００５２】
上述したように、本願発明を適用する半導体デバイスは、ＰＭＯＳトランジスタ１４を有するＮウェルと、ＮＭＯＳトランジスタ１５を有するＰウェルとを含んで構成されている。そのＮウェルが複数形成さえｒ手いる場合、それらは、ｐ型半導体基板１１によって互いに電気的に絶縁されている。また、そのＰウェルが複数形成されている場合、それらは、Ｎウェル１６とディープＮウェル１７とによって互いに電気的に絶縁されている。したがって、第１基板バイアス生成回路６ａと第２基板バイアス生成回路６ｂとを備え、第１基板バイアス生成回路６ａと第２基板バイアス生成回路６ｂとが異なる電圧の基板バイアスを供給することで、第１領域２３と第２領域２４とをそれぞれ独立して制御することが可能となる。なお、図９に示されているように、第４の実施形態の半導体デバイス１は、２種類の基板バイアスに対応して構成されているが、これは本発明において、基板バイアスが２種類の場合にのみ適用可能であることを意味するものではない。
【００５３】
［第５の実施形態］
以下に、図面を参照して、本発明の第５の実施形態について説明を行う。以下の説明において、上述してきた他の実施形態の説明に使用した符号と同じ符号が付されているものは、同様の構成・動作を有するものであるので、その詳細な説明に関しては省略する。
【００５４】
図１０は、本発明の第５の実施形態の構成を例示する断面図である。図５を参照すると、第５の実施形態の半導体デバイス１は、半導体基板１１に形成されるサブウェル３１を備えて構成されている。また、図１０に示されているように、サブウェル３１は、Ｐ＋半導体領域３２を含み、そのＰ＋半導体領域３２はコンタクト２５を介してＰウェル側基板バイアス供給ノード５に接続されている。
【００５５】
第５の実施形態の半導体デバイス１には、第１の実施形態の半導体デバイス１と同様に、基板バイアス生成回路６が備えられている。第５の実施形態における基板バイアス生成回路６は、Ｎウェル側基板バイアス供給ノード４およびＰウェル側基板バイアス供給ノード５に接続され、半導体デバイス１の動作状態が通常モードであるのか待機モードであるのかを示す制御信号に応答して、Ｎウェル側基板バイアスＶｎｗとＰウェル側基板バイアスＶｐｗとを生成している。基板バイアス生成回路６から出力されるＮウェル側基板バイアスＶｎｗは、Ｎウェル側基板バイアス供給ノード４伝わってＮ＋半導体領域１８に印加され、そのＮ＋半導体領域１８を介してＮウェル１２に供給される。半導体基板１１に複数のＮウェル１２が形成される場合に、それら複数のＮウェル１２は互いに電気的に絶縁されることとなる。したがって、各Ｎウェル１２に対して、異なる電圧の基板バイアスを供給することが可能である
ここで、第５の実施形態において、基板バイアス生成回路６から出力されるＰウェル側基板バイアスＶｐｗは、Ｐウェル側基板バイアス供給ノード５を伝わってサブウェル３１のＰ＋半導体領域３２に印加される。Ｐ＋半導体領域３２に印加されたＰウェル側基板バイアスＶｐｗは、半導体基板１１を経由してＰウェル１３に供給される。そのため、半導体基板１１に複数のＰウェル１３が形成される場合に、半導体基板１１を経由して、それら複数のＰウェル１３の基板電位をすべて同一にすることが可能となり、また、これによって、第５の実施形態の半導体デバイス１は、第１の実施形態の半導体デバイス１と同様の効果を得ることが可能となる。
【００５６】
上述してきた複数の実施形態において、Ｎウェル側基板バイアス供給ノード４またはＰウェル側基板バイアス供給ノード５の一つの経路に一つの基板バイアス生成回路６が接続されている場合を例示して説明を行ってきた。本発明を構成するにあたり、Ｎウェル側基板バイアス供給ノード４またはＰウェル側基板バイアス供給ノード５の一つの経路に複数の基板バイアス生成回路６が備えられている構成であっても、上述の実施形態で述べる効果を発生させることが可能である。また、上記の実施形態において、ｐ型半導体基板に各回路が形成される半導体デバイスを例示して本発明を説明したが、これは、本発明の構成を制限するものではない。例えば、ｎ型半導体基板上に、各回路を構成した半導体装置に本願発明を適用した場合においても、上記の実施形態と同様の効果を得ることができる。
【００５７】
また、上述してきた複数の実施形態において、Ｎウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５とは、クロック配線３に沿って配置されている。各基板バイアス供給ノード（４、５）をこのような構成にすることで、クロック配線３をシールドする効果と基板バイアスを供給する作用とをほぼ同時に実現することが可能となる。ここにおいて、基板バイアス生成回路６は、Ｎウェル側基板バイアス供給ノード４とＰウェル側基板バイアス供給ノード５とのどちらか一方に基板バイアスを供給する構成であっても良い。
【００５８】
さらに、上述してきた複数の実施形態は、その構成・動作に矛盾が生じない場合において、組み合わせて実行することが可能である。
【図面の簡単な説明】
【００５９】
【図１】図１は、従来の基板バイアスノードを備える半導体デバイスの構成を示す平面図である。
【図２】図２は、従来の半導体デバイスのレイアウトを示す平面図である。
【図３】図３は、本発明の基板バイアスノードを備える半導体デバイスの、第１の実施形態における平面構成を例示する平面図である。
【図４】図４は、本発明の半導体デバイスのレイアウトの一部を例示する平面図である。
【図５】図５は、本発明の基板バイアスノードを備える半導体デバイスの、第１の実施形態における断面構成を例示する断面図である。
【図６】図６は、基板バイアスとリーク電流との関連、及び、基板バイアスとパフォーマンスとの関連を示すグラフである。
【図７】図７は、本発明の第２の実施形態における半導体デバイスの構成を例示する平面図である。
【図８】図８は、本発明の第３の実施形態における半導体デバイスの構成を例示する平面図である。
【図９】図９は、本発明の第４の実施形態における半導体デバイスの構成を例示する平面図である。
【図１０】図１０は、本発明の第５の実施形態における半導体デバイスの構成を例示する平面図である。
【符号の説明】
【００６０】
Ｖｎｗ…Ｎウェル側基板バイアス
Ｖｐｗ…Ｐウェル側基板バイアス
Ｖｎｗ１…第１順方向基板バイアス
Ｖｎｗ２…第１逆方向基板バイアス
Ｖｐｗ１…第２順方向基板バイアス
Ｖｐｗ２…第２逆方向基板バイアス
１…半導体デバイス
２…クロックドライバ
３…クロック配線
４…Ｎウェル側基板バイアス供給ノード
５…Ｐウェル側基板バイアス供給ノード
６…基板バイアス生成回路
６ａ…第１基板バイアス生成回路、６ｂ…第２基板バイアス生成回路
７…シールド配線
８…シールド配線
９…領域
１０…基板バイアス印加領域
１１…半導体基板
１２…Ｎウェル
１３…Ｐウェル
１４…ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
１５…ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
１６…Ｎウェル
１７…ディープＮウェル
１８…Ｎ＋半導体領域
１９…Ｐ＋半導体領域
２１…メタル配線
２２…ビア
２３…第１領域
２４…第２領域
２５…コンタクト
２６…Ｐ拡散領域
２７…Ｎ拡散領域
２８…ポリシリコン配線
３１…サブウェル
３２…Ｐ＋半導体領域
１０１…チップ
１０２…クロックドライバ
１０３…クロック配線
１０４…基板バイアス供給ノード
１０５…基板バイアス供給ノード
１０６…基板バイアス生成回路
１０７…シールド配線
１０８…シールド配線
１０９…領域
１１０…コンタクト
１２２…ビア
１２６…Ｐ拡散領域
１２７…Ｎ拡散領域
１２８…ポリシリコン配線
【図１】
2007103863.tif 000003
【図２】
2007103863.tif 000004
【図３】
2007103863.tif 000005
【図４】
2007103863.tif 000006
【図５】
2007103863.tif 000007
【図６】
2007103863.tif 000008
【図７】
2007103863.tif 000009
【図８】
2007103863.tif 000010
【図９】
2007103863.tif 000011
【図１０】
2007103863.tif 000012