(57)【要約】【課題】半導体チップへのダメージを最小限に抑えたマルチチップ構造の半導体装置；製造工程における作業性の高いマルチチップ構造の半導体装置；半導体チップ単位での特性試験を容易に行い得るマルチチップ構造の半導体装置を提供すること。【解決手段】リードフレームをベースフレームとして用いて製造される半導体装置において、ベースフレーム上に複数の半導体チップを積層してなり、少なくとも一つの面が外部と電気的に接続可能な端子領域を有する第１のマルチチップ構造部と；ベースフレーム上に複数の半導体チップを積層してなり、少なくとも一つの面が外部と電気的に接続可能な端子領域を有する第２のマルチチップ構造部とを備える。そして、ベースフレームのインナーリードが、第１のマルチチップ構造部の端子領域と、第２のマルチチップ構造部の端子領域とにワイヤボンディングによって接続される。【選択図】図１
2007221045.tif 000002
【特許請求の範囲】
【請求項１】
リードフレームをベースフレームとして用いて製造される半導体装置において、
前記ベースフレーム上に複数の半導体チップを積層してなり、少なくとも一つの面が外部と電気的に接続可能な端子領域を有する第１のマルチチップ構造部と；
前記ベースフレーム上に複数の半導体チップを積層してなり、少なくとも一つの面が外部と電気的に接続可能な端子領域を有する第２のマルチチップ構造部とを備え、
前記ベースフレームのインナーリードが、前記第１のマルチチップ構造部の端子領域と、前記第２のマルチチップ構造部の端子領域とにワイヤボンディングによって接続されることを特徴とする半導体装置。
【請求項２】
リードフレームをベースフレームとして用いて製造される半導体装置において、
前記ベースフレームの第１の面側に複数の半導体チップを積層してなり、前記第１の面と反対側の面に外部と電気的に接続可能な端子領域を有する第１のマルチチップ構造部と；
前記ベースフレームの第１の面と反対側の第２の面側に複数の半導体チップを積層してなり、前記第２の面と反対側の面に外部と電気的に接続可能な端子領域を有する第２のマルチチップ構造部とを備え、
前記ベースフレームのインナーリードが、前記第１のマルチチップ構造部の端子領域と、前記第２のマルチチップ構造部の端子領域とにワイヤボンディングによって接続されることを特徴とする半導体装置。
【請求項３】
前記第１及び第２のマルチチップ構造部の少なくとも一方が、リードフレーム上に複数の半導体チップを積層したＱＦＮ構造であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２のマルチチップ構造部の両方が、前記ＱＦＮタイプの半導体パッケージであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のマルチチップ構造部において、前記ＱＦＮタイプの半導体パッケージを構成するリードフレームと反対側の樹脂部が前記ベースフレームの前記第１の面及び第２の面に各々接着されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２のマルチチップ構造部の少なくとも一方が、プリント配線基板上に複数の半導体チップを積層したＬＧＡ構造であることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１及び第２のマルチチップ構造部の両方が、プリント配線基板上に複数の半導体チップを積層したＬＧＡ構造であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２のマルチチップ構造部において、前記ＬＧＡタイプの半導体パッケージのプリント配線基板と反対側の樹脂部が前記ベースフレームの前記第１の面及び第２の面に各々接着されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のマルチチップ構造部が、プリント配線基板上に複数の半導体チップを積層したＬＧＡ構造であり、
前記第１のマルチチップ構造部の外形寸法は、前記第２のマルチチップ構造部より大きく、
前記ベースフレームのダイパッド上に前記第１のマルチチップ構造部を搭載し、その上に前記第２のマルチチップ構造部を搭載した構造であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１のマルチチップ構造部のプリント配線基板と反対側の樹脂部が前記ダイパッド上に接着され、
前記第２のマルチチップ構造部のプリント配線基板と反対側の樹脂部が前記第１のマルチチップ構造部のプリント配線基板の裏面に接着され、
前記第１及び第２のマルチチップ構造部のプリント配線基板の裏面同士がワイヤボンディングによって互いに接続され、
前記第１のマルチチップ構造部のプリント配線基板の裏面がワイヤボンディングによって前記ベースフレームのインナーリードに接続されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２のマルチチップ構造部において、前記複数の半導体チップは上下にずらして積層され、当該複数の半導体チップ間の接続が全てワイヤボンディングによって行われていることを特徴とする請求項１，２，３，４，５，６，７，８，９又は１０に記載の半導体装置。
【請求項１２】
前記第１及び第２のマルチチップ構造部を含む全体が樹脂によって封止されていることを特徴とする請求項１，２，３，４，５，６，７，８，９，１０又は１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを複数積層したマルチチップ構造を採用した半導体装置に関する。
【背景技術】
【０００２】
個人用携帯電子製品を始めとする電子機器の容量及び速度が向上しつつ、そのサイズも小型化されるにつれ、半導体パッケージもやはり大容量化、高速化及び軽薄短小化されていく傾向にある。
【０００３】
現在、パッケージのサイズを小さくするために、ピンの代わりにボールを使用するボールグリッドアレイ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ、以下、ＢＧＡ）パッケージや、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ：ＣＳＰ）が提案されている。
【０００４】
また、半導体パッケージ当たり実装密度を高めつつ、１つのパッケージで多数の機能を行えるように積層型パッケージが提案されており、その一例が特許文献１（米国特許第６２６８６４９号公報）に開示されている。特許文献１は、多数個のＢＧＡパッケージが上下に積層された構造である。単位ＢＧＡパッケージは、基板と、基板上部の中央に配されるモールディングされた半導体チップと、半導体チップを中心に両側の基板底面に配されるソルダボールとを含む。積層型パッケージにおいては、このような構造の単位ＢＧＡパッケージが、ソルダボールを電気的媒介体として上下積層されている。
【０００５】
【特許文献１】米国特許第６２６８６４９号公報
【０００６】
特開２００５-２６６８０号公報には、複数のチップが搭載されているパッケージを、さらに複数実装する技術が開示されている。この公報に開示された積層型ＢＧＡパッケージは、複数のチップを含むベースＢＧＡパッケージと、ベースＢＧＡパッケージ上に積層され、複数のチップを含む多数のＢＧＡパッケージを含んでいる。そして、ベースＢＧＡパッケージ及びその上部に積層される多数のＢＧＡパッケージは、ソルダボールによって電気的に導通されている。
【特許文献２】特開２００５-２６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１や特許文献２に記載の発明においては、ＢＧＡパッケージを採用しているため、実装の際に半導体チップに大きな応力がかかり、チップにダメージを与える恐れがある。また、製造工程も複雑、困難である。すなわち、パッケージの積層ごとに半田ボールでの接着を行うため、リフローと呼ばれる加熱処理工程を実施する必要がある。さらに、ＢＧＡパッケージを基板に搭載する場合、基板側に半田ペーストの仮止め剤を塗布する作業が必要であり、半導体装置のような小型のものに対してその作業は困難である。また、端子間のスペースが極めて狭いため、チップ単体での特性試験が困難であった。
【０００８】
本発明は、上記のような状況に鑑みて成されたものであり、半導体チップへのダメージを最小限に抑えたマルチチップ構造の半導体装置を提供することを第１の目的とする。
【０００９】
本発明の第２の目的は、製造工程における作業性の高いマルチチップ構造の半導体装置を提供することにある。
【００１０】
本発明の第３の目的は、半導体チップ単位での特性試験を容易に行い得るマルチチップ構造の半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る半導体装置は、リードフレームをベースフレームとして用いて製造される半導体装置において、前記ベースフレーム上に複数の半導体チップを積層してなり、少なくとも一つの面が外部と電気的に接続可能な端子領域を有する第１のマルチチップ構造部と；前記ベースフレーム上に複数の半導体チップを積層してなり、少なくとも一つの面が外部と電気的に接続可能な端子領域を有する第２のマルチチップ構造部とを備える。そして、前記ベースフレームのインナーリードが、前記第１のマルチチップ構造部の端子領域と、前記第２のマルチチップ構造部の端子領域とにワイヤボンディングによって接続されることを特徴とする。
【００１２】
本発明の好ましい態様は、リードフレームをベースフレームとして用いて製造される半導体装置において、前記ベースフレームの第１の面側に複数の半導体チップを積層してなり、前記第１の面と反対側の面に外部と電気的に接続可能な端子領域を有する第１のマルチチップ構造部と；前記ベースフレームの第１の面と反対側の第２の面側に複数の半導体チップを積層してなり、前記第２の面と反対側の面に外部と電気的に接続可能な端子領域を有する第２のマルチチップ構造部とを備える。そして、前記ベースフレームのインナーリードが、前記第１のマルチチップ構造部の端子領域と、前記第２のマルチチップ構造部の端子領域とにワイヤボンディングによって接続されることを特徴とする。
【発明の効果】
【００１３】
上記のような構成の本発明によれば、ベースフレームとマルチチップ構造部との電気的な接続をワイヤボンディングによって行っているため、半導体チップへの応力を低減することができ、半導体チップへのダメージを最小限に抑えることが可能となる。
【００１４】
また、ＢＧＡパッケージのように、パッケージの積層ごとに半田ボールでの接着を行う必要がなく、加熱処理工程を実施する必要もない等、製造工程における作業性が向上する。
【００１５】
さらに、端子間のスペースを広くとることができ、チップ単体での特性試験を容易に行うことが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１及び図２は、本発明の第１実施例に係る半導体装置１００の構造を示す断面図及び平面図である。半導体装置１００は、ダイパッド１４０及びインナーリード１０８を有するリードフレームをベースフレームとして用いて製造される。ダイパッド１４０の上面側には、複数の半導体チップ１０４，１０６を積層してなる第１のマルチチップ構造部が実装されている。他方、ダイパッド１４０の底面には、複数の半導体チップ１３４，１３６を積層してなる第２のマルチチップ構造部１０２が実装されている。
【００１７】
図２にも示すように、第１のマルチチップ構造部において、半導体チップ１０６がダイパッド１４０上に搭載され、その上に半導体チップ１０４が積層されている。半導体チップ１０４の上面には、少なくとも、ボンディングワイヤ１１２によってインナーリード１０８と接続される外部接続用端子１２０と、ボンディングワイヤ１１４によって半導体チップ１０６と接続される内部接続用端子１１６が形成されている。一方、半導体チップ１０６の上面には、少なくとも、ボンディングワイヤ１１２によってインナーリード１０８と接続される外部接続用端子１２２と、ボンディングワイヤ１１４によって半導体チップ１０４と接続される内部接続用端子１１８が形成されている。
【００１８】
半導体チップ１０４と半導体チップ１０６とを水平方向にずらして配置することにより、ワイヤボンディング工程の作業性が向上する。なお本実施例においては、半導体チップ１０４と１０６、半導体チップ１３６と１３４として同一のチップを採用しているが、相対的なチップの大きさや、機能については特に限定されるものではない。例えば、メモリを複数積層したり、異なる機能のチップを積層することができる。
【００１９】
第２のマルチチップ構造部１０２は、リードフレーム上に半導体チップ１３４，１３６を積層してなるＱＦＮタイプの半導体パッケージである。なお、ＱＦＮパッケージ１０２を構成する半導体チップ１３４，１３６についても、上述した第１のマルチチップ構造部と類似のレイアウト構成を採用している。すなわち、ＱＦＮパッケージ１０２において、半導体チップ１３６がダイパッド１３８上に搭載され、その上に半導体チップ１３４が積層されている。半導体チップ１３４の上面には、少なくとも、ボンディングワイヤ１５０によってインナーリード１４２と接続される端子と、ボンディングワイヤ１４８によって半導体チップ１３６と接続される端子が形成されている。
【００２０】
一方、半導体チップ１３６の上面には、少なくとも、ボンディングワイヤ１４６によってインナーリード１４２と接続される端子と、ボンディングワイヤ１４８によって半導体チップ１３４と接続される端子が形成されている。ＱＦＮパッケージ１０２内部のインナーリード１４２の裏面は露出しており、ボンディングワイヤ１５２によってベースフレームのインナーリード１０８に接続されている。第１のマルチチップ構造部と同様に、半導体チップ１３４と半導体チップ１３６とは、互いに水平方向にずらして配置されている。
【００２１】
次に、実施例に係る半導体装置１００の製造工程について図３及び図４を参照して説明する。最初に、図３（Ａ）に示すように、リードフレーム（１０８，１４０）のダイパッド１４０上部に半導体チップ１０６，１０４を積層し、これら二つの半導体チップ１０６，１０４をボンディンワイヤ１１４によって接続する。次に、図３（Ｂ）に示すように、半導体チップ１０４及び１０６をボンディンワイヤ１１２によってインナーリード１０８に接続する。
【００２２】
続いて、図４（Ｃ）に示すように、予め周知の方法によりパッケージングされたＱＦＮパッケージ１０２をダイパッド１４０の裏面に接着する。このとき、ＱＦＮパッケージ１０２のリードフレーム（１３８，１４２）の反対側の樹脂部がダイパッド１４０に接着される。次に、図４（Ｄ）に示すように、ボンディングワイヤ１５２によってＱＦＮパッケージ１０２のインナーリード１４２とベースフレームのインナーリード１０８とを接続する。その後、周知の方法により樹脂１２２によって全体を封止する。
【００２３】
以下、本発明の第２〜第５実施例について説明する。なお、これらの実施例の説明に際して、図１〜図４に示した構成要素と同一又は対応する構成要素については、同一の参照符号を付し、重複した説明は省略する。図５は、本発明の第２実施例に係る半導体装置２００の構造を示す断面図である。半導体装置２００は、ダイパッド１４０及びインナーリード１０８を有するリードフレームをベースフレームとして用いて製造される。本実施例においては、リードフレーム上に半導体チップを積層してなるＱＦＮタイプの二つの半導体パッケージ１０２をリードフレームの表裏面に搭載している。すなわち、ダイパッド１４０の上面及び裏面に、複数の半導体チップを積層してなる第１及び第２のマルチチップ構造部１０２が実装されている。
【００２４】
本実施例のように、リードフレーム（ベースフレーム）の表裏両面にＱＦＮタイプの半導体パッケージを搭載する構造を採用すると、パッケージ単位でリードフレームへの実装を行うことができ、製造工程におけるハンドリング性が向上するというメリットがある。
【００２５】
図６は、本発明の第３実施例に係る半導体装置３００の構造を示す断面図である。半導体装置３００は、ダイパッド１４０及びインナーリード１０８を有するリードフレームをベースフレームとして用いて製造される。上述した第１実施例がリードフレーム（ダイパッド１４０）の裏面に実装される第２のマルチチップ構造部として、ＱＦＮタイプのパッケージを使用しているのに対し、本実施例ではプリント配線基板３３８上に半導体チップ１３４，１３６を積層してなるＬＧＡタイプの半導体パッケージ３０２を採用している。本実施例のようにＬＧＡタイプの半導体パッケージ３０２を使用することにより、配線の自由度が増すというメリットがある。
【００２６】
図７は、本発明の第４実施例に係る半導体装置４００の構造を示す断面図である。半導体装置４００は、ダイパッド１４０及びインナーリード１０８を有するリードフレームをベースフレームとして用いて製造される。上述した第３実施例がリードフレーム（ダイパッド１４０）の裏面のみにＬＧＡタイプの半導体パッケージ３０２を搭載しているのに対し、本実施例リードフレーム（ダイパッド１４０）の表裏両面にＬＧＡタイプの半導体パッケージ３０２を搭載している。
【００２７】
図８は、本発明の第５実施例に係る半導体装置５００の構造を示す断面図である。半導体装置５００は、ダイパッド５４０及びインナーリード１０８を有するリードフレームをベースフレームとして用いて製造される。ダイパッド５４０は、インナーリード１０８に対して下方に凹んだ形状となっている。本実施例の特徴は、異なるサイズのＬＧＡパッケージ３０２，３０２ａを直接重ね合わせ、これをダイパッド５４０の上に実装していることである。
【００２８】
下側のＬＧＡパッケージ３０２は、プリント配線基板が上方に位置するように上下逆さまにしてダイパッド５４０の上面に搭載される。また、上側のＬＧＡパッケージ３０２ａも同様に、プリント配線基板が上方に位置するように上下逆さまにしてＬＧＡパッケージ３０２のプリント配線基板の裏面上に搭載される。そして、ＬＧＡパッケージ３０２と３０２ａとの接続は、ボンディングワイヤ５０２によって行われる。また、インナーリード１０８は、ＬＧＡパッケージ３０２の配線基板の裏面とボンディングワイヤ５０４によって接続される。
【００２９】
以上のように、本実施例においてはサイズの異なる半導体パッケージを積層した構造を採用するため、中間にダイパッド（リードフレーム）を介在させることなく積層構造を得ることができ、製造工程の簡略化、作業性の向上を図ることができる。このような効果を得るためには、配線自由度の高いＬＧＡパッケージが適している。
【００３０】
本発明においては、リードが裏面に露出しているパッケージや、ＬＧＡタイプのパッケージを用いることにより、既存のワイヤボンディング技術を用いて半導体装置を製造することが可能となる。また、ワイヤボンディングによってマルチチップ構造部を接続する際に、半導体チップに対応する部分以外の部分にワイヤを接続することにより、半導体チップへの応力を低減できる。
【００３１】
以上、本発明について実施例を用いて説明したが、本発明は実施例の範囲に限定されるものではなく、各請求項に記載された技術的思想の範囲内において、適宜設計変更可能であることは言うまでもない。例えば、積層される半導体チップの数、積層される半導体パッケージの数は実施例のように二つに限定されず、三つ以上とすることもできる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の第１実施例に係る半導体装置の構造を示す断面図である。
【図２】図２は、第１実施例に係る半導体装置の構造を示す平面図である。
【図３】図３は、第１実施例に係る半導体装置の製造工程を示す説明図である。
【図４】図４は、第１実施例に係る半導体装置の製造工程を示す説明図である。
【図５】図５は、本発明の第２実施例に係る半導体装置の構造を示す断面図である。
【図６】図６は、本発明の第３実施例に係る半導体装置の構造を示す断面図である。
【図７】図７は、本発明の第４実施例に係る半導体装置の構造を示す断面図である。
【図８】図８は、本発明の第５実施例に係る半導体装置の構造を示す断面図である。
【符号の説明】
【００３３】
１００，２００，３００，４００，５００      半導体装置
１０２      ＱＦＮパッケージ
１０４，１０６，１３４，１３６      半導体チップ
１４０      ダイパッド
１０８      インナーリード
１１２，１１４，１４２，１４８，１５０，１５２      ボンディングワイヤ
【図１】
2007221045.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007221045.tif 000007
【図６】
2007221045.tif 000008
【図７】
2007221045.tif 000009
【図８】
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