(57)【要約】【課題】外部からの入力の内容に基づく信号を表示装置に対して出力して当該表示装置による表示を制御する表示制御装置で、表示制御を効果的に実行する。【解決手段】入力記憶手段（ＤＲＡＭ４１）が外部（ＣＰＵ）からの入力の内容を記憶し、転送記憶手段（ＤＲＡＭ４２、４３）が入力記憶手段の記憶内容の転送結果を記憶し、フォント記憶手段（フラッシュメモリ）がフォントパターンを記憶して転送記憶手段の記憶内容に対応するフォントパターンを出力し、表示用記憶手段（ＳＲＡＭ）がフォント記憶手段からの出力の内容を表示用に記憶して当該記憶内容に基づく信号を表示装置（ＬＣＤモジュール）に対して出力する。【選択図】  図２
2007183377.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力の内容に基づく信号を表示装置に対して出力して当該表示装置による表示を制御する表示制御装置において、
前記外部からの入力の内容を記憶する入力記憶手段と、
前記入力記憶手段の記憶内容の転送結果を記憶する転送記憶手段と、
フォントパターンを記憶して前記転送記憶手段の記憶内容に対応するフォントパターンを出力するフォント記憶手段と、
前記フォント記憶手段からの出力の内容を表示用に記憶して当該記憶内容に基づく信号を前記表示装置に対して出力する表示用記憶手段と、
を備えたことを特徴とする表示制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などに対する表示制御を実行する表示制御装置に関し、特に、表示制御を効果的に実行する表示制御装置に関する。
【背景技術】
【０００２】
例えば、機上通信統合装置（ＣＤＵ）に搭載されているキーボードＬＣＤ制御回路基板（ＫＢＬＣ）におけるＬＣＤコントローラ（ＬＣＤＣ）により、ＬＣＤモジュールに対して表示制御を実行することが行われている。
図１１には、表示制御装置であるＬＣＤＣ５１の構成例を示してあり、また、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５２と、単色のＬＣＤモジュール５３を示してある。
ＬＣＤＣ５１は、２個のＶＲＡＭ（Ｖｉｄｅｏ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６１、６２と、ゲートアレイ６３と、フラッシュメモリ６４と、２８ＭＨｚのクロック６５を備えている。また、ＬＣＤＣ５１には、５Ｖの電圧が印加されている。
【０００３】
ここで、ＣＰＵ５２とＬＣＤＣ５１との間では、ＣＰＵ５２からＬＣＤＣ５１へ制御信号やＣＰＵ＿ＡＤＤＲやＣＰＵ＿ＤＡＴＡや＿ＢＵＳＹが出力され、ＬＣＤＣ５１からＣＰＵ５２へＣＰＵ＿ＤＡＴＡや＿ＢＵＳＹが出力される。
また、ＬＣＤモジュール５３は単色で表示を行うＬＣＤから構成されており、グラフィック出力機能としては、垂直同期信号（ＶＳＹＮＣ）、同期信号、水平同期信号（ＨＳＹＮＣ）、ビデオ信号（ＶＩＤＥＯ）、ブランク信号（ＢＬＡＮＫ）、クロック信号（ＣＬＫ）をＬＣＤモジュール５３へ出力することにより表示を可能とする。
【０００４】
図１１に示されるＬＣＤＣ５１などにより行われる描画処理の一例を説明する。
本例のＬＣＤＣ５１では、ゲートアレイ６３の外部に、デュアルポートＲＡＭである２個のＶＲＡＭ６１、６２と、文字フォントパターンを内蔵したフラッシュメモリ６４を実装してある。
まず、ＣＰＵ５２により、表示したい位置に対して、ＶＲＡＭ６１、６２に、アトリビュート情報及びキャラコードを書き込む。次に、ゲートアレイ６３が、ＶＲＡＭ６１、６２に書き込まれたデータを読み込み、読み込んだキャラコードに基づいてフラッシュメモリ６４にアクセスして文字フォント情報を読み取る。そして、ゲートアレイ６３が、読み込んだキャラデータ（文字フォント情報）をビデオ信号としてＬＣＤモジュール５３へ出力する。これにより、ＬＣＤモジュール５３が、入力されたキャラデータを画面にグラフィック出力する。
【０００５】
しかしながら、このような方式によりグラフィック出力機能を実現する場合には、ＣＰＵ５２からＶＲＡＭ６１、６２に対するアドレスが重なっているときに出力される＿ＢＵＳＹ信号が長くなり、ＣＰＵ５２の処理能力が低下してしまうといった問題があった。これについては、ＣＰＵ５２への＿ＢＵＳＹ区間を可能な限り短くして、他の処理を多く行うことを可能とする必要があった。
また、図１１に示されるようなゲートアレイ６３によるグラフィック出力機能では、単色のＬＣＤモジュール５３についてのみ対応が可能であり、カラーのＬＣＤモジュールに対して描画することが不可能であるため、カラーのＬＣＤモジュールに対応するＬＣＤＣの開発が必要とされていた。
【０００６】
ここで、近年では、自動車のカー・ナビゲーション・システム、ビルのフロア管理システム、発売機、ゲーム機、パチンコ機など、種々な機器にグラフィックＬＣＤが搭載されている。これらの機器で使用されるグラフィック出力機能としては、文字を表示するだけの簡易的なものから、高解像度の３次元（３Ｄ）描画機能やＭＰＥＧ用動き補償回路などが搭載される高性能なＬＳＩまで、様々なものがある。
【０００７】
グラフィック制御回路としては、例えば、機能が高いほどよいと考えられがちであるが、高性能なＬＳＩになればコストや消費電力も上がってしまう。また、高性能なものはパーソナルコンピュータ向けに開発されているものが多く、少量では入手性が問題となる。また、たとえ購入できたとしても、パーソナルコンピュータ向けのグラフィックＬＳＩは日進月歩で進化しているため、すぐに入手できなくなってしまうことも考えられる。
多くの場合、組み込み用のグラフィック機能では、パーソナルコンピュータほどに高い性能は必要無い。例えば、現状では、消費電力が数１０Ｗなどと高いグラフィックＬＳＩを組み込みシステムに搭載することは現実的ではないため、機能や、消費電力や、コストなどのトレードオフを検討することが必要であり、場合によっては専用のＬＳＩが必要となると考えられる。
【０００８】
【特許文献１】特開２００４−１０９３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来においては、ＬＣＤなどに対する表示制御を実行する表示制御装置について、未だに不十分な点があり、更なる開発が強く要求されていた。
本発明は、このような従来の事情に鑑み為されたもので、ＬＣＤなどに対する表示制御を効果的に実行することができる表示制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に係る表示制御装置では、次のような構成により、外部からの入力の内容に基づく信号を表示装置に対して出力して、当該表示装置による表示を制御する。
すなわち、入力記憶手段が、前記外部からの入力の内容を記憶する。転送記憶手段が、前記入力記憶手段の記憶内容の転送結果を記憶する。フォント記憶手段が、フォントパターンを記憶して、前記転送記憶手段の記憶内容に対応するフォントパターンを出力する。表示用記憶手段が、前記フォント記憶手段からの出力の内容を表示用に記憶して、当該記憶内容に基づく信号を前記表示装置に対して出力する。
従って、例えば、ＬＣＤなどの表示装置に対する表示制御を効果的に実行することができる。
【００１１】
ここで、外部からの入力としては、例えば、外部のＣＰＵなどからの入力を用いることができる。また、入力の内容としては、例えば、表示対象に関する種々な情報が用いられてもよく、一例として、キャラデータ、アトリビュート情報、色情報及び描画位置の情報を用いることができる。
また、入力の内容を記憶する態様としては、例えば、入力の内容をメモリの記憶領域に記憶する態様ばかりでなく、入力の内容の一部をメモリのアドレス値の形で記憶するような態様が用いられてもよい。
また、転送記憶手段としては、例えば、１つの入力記憶手段に対して２つ以上の転送記憶手段が備えられてもよく、一例として、２つ以上の転送記憶手段を交互に転送先として切替手段により切り替えて使用することができる。
【００１２】
また、フォントパターンとしては、種々なものが用いられてもよい。
また、フォントパターンに基づく情報を表示用に記憶する態様としては、例えば、表示装置の画面における表示位置に対応して記憶するような態様を用いることができる。
また、表示用の記憶内容に基づく信号としては、例えば、ＲＧＢの信号を用いることができる。
また、例えば、表示用の記憶内容に基づく信号がデジタル信号であり、表示装置へ入力する信号がアナログ信号であることが必要な場合には、表示制御装置は、表示用の記憶内容に基づく信号（デジタル信号）をアナログ信号へ変換するＤ／Ａ変換手段を備え、Ｄ／Ａ変換後のアナログ信号を表示装置へ出力する。
また、表示装置としては、種々なものが用いられてもよく、例えば、ＬＣＤを用いることができる。
また、表示制御装置は、例えば、表示を制御するための同期信号を表示装置へ出力する同期信号出力手段を備える。
また、表示制御装置は、例えば、各記憶手段のアドレスを制御するアドレス制御手段を備える。
【００１３】
また、各記憶手段としては、例えば、メモリを用いて構成することができる。
一例として、ＤＲＡＭからなるデュアルポートＲＡＭを用いて入力記憶手段や転送記憶手段を構成し、フラッシュメモリを用いてフォント記憶手段を構成し、ＳＲＡＭを用いて表示用記憶手段を構成することができる。
また、入力記憶手段及び転送記憶手段をＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）に備える構成とすることができ、この場合、例えば、当該ＦＰＧＡに、外部入力とのインタフェース手段や、フォント記憶手段とのインタフェース手段や、表示用記憶手段とのインタフェース手段や、表示装置とのインタフェース手段が備えられる。
【発明の効果】
【００１４】
以上説明したように、本発明に係る表示制御装置によると、外部からの入力の内容を入力記憶手段により記憶し、当該記憶内容の転送結果を転送記憶手段により記憶し、当該記憶内容に対応するフォントパターンをフォント記憶手段により出力し、当該出力の内容を表示用記憶手段により表示用に記憶し、当該記憶内容に基づく信号を表示装置に対して出力することで、当該表示装置による表示を制御するようにしたため、例えば、ＬＣＤなどの表示装置に対する表示制御を効果的に実行することができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係る実施例を図面を参照して説明する。
本例では、機上通信統合装置（ＣＤＵ）に搭載されているキーボードＬＣＤ制御回路基板（ＫＢＬＣ）のＬＣＤコントローラ（ＬＣＤＣ）に対して、当該ＣＤＵに搭載されている制御メモリ回路（ＣＰＵ）から、描画したいアドレス空間に、キャラデータ（文字のデータ）とアトリビュート情報（属性の情報）と色情報を与えることで、ＬＣＤＣが、指定された位置に色及びアトリビュート情報を付加したテキストを表示させるように、ＬＣＤモジュールに対してカラー・グラフィック表示制御を実行するシステムを示す。
【００１６】
図１には、本例の表示制御装置であるＬＣＤＣ１の構成例を示してあり、また、ＣＰＵ２と、ＬＣＤモジュール３を示してある。
本例のＬＣＤＣ１は、ＣＰＵ２との間のバス・バッファ１１と、例えば８Ｍバイトのフラッシュメモリ１２と、例えば４ＭバイトのＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）１３と、ＦＰＧＡ１４と、Ｄ／Ａ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）コンバータ１５と、ＬＣＤモジュール３との間のバス・バッファ１６と、例えば６６ＭＨｚのクロック１７と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１８と、２個のレギュレータ１９、２０と、輝度調整回路２１を備えている。
【００１７】
ＣＰＵ２とＦＰＧＡ１４との間では、バス・バッファ１１を介して、ＣＰＵ２からＦＰＧＡ１４へ制御信号やＣＰＵ＿ＡＤＤＲやＣＰＵ＿ＤＡＴＡを出力し、ＦＰＧＡ１４からＣＰＵ２へＣＰＵ＿ＤＡＴＡを出力する。ＣＰＵ＿ＡＤＤＲはアドレスに関する情報であり、ＣＰＵ＿ＤＡＴＡはデータである。また、バス・バッファ１１は、５Ｖと３．３Ｖとを変換する。
ＦＰＧＡ１４とフラッシュメモリ１２との間では、ＦＰＧＡ１４からフラッシュメモリ１２へＦＬＡＳＨ＿ＡＤＤＲを出力し、フラッシュメモリ１２からＦＰＧＡ１４へＦＬＡＳＨ＿ＤＡＴＡを出力する。ＦＬＡＳＨ＿ＡＤＤＲはアドレスに関する情報であり、ＦＬＡＳＨ＿ＤＡＴＡはデータである。
【００１８】
ＦＰＧＡ１４とＳＲＡＭ１３との間では、ＦＰＧＡ１４からＳＲＡＭ１３へＳＲＡＭ＿ＡＤＤＲやＳＲＡＭ＿ＤＡＴＡを出力し、ＳＲＡＭ１３からＦＰＧＡ１４へＳＲＡＭ＿ＤＡＴＡを出力する。ＳＲＡＭ＿ＡＤＤＲはアドレスに関する情報であり、ＳＲＡＭ＿ＤＡＴＡはデータである。
ＦＰＧＡ１４からＤ／Ａコンバータ１５へＤ／Ａ制御信号や画像データを出力する。Ｄ／Ａ制御信号は、Ｄ／Ａコンバータ１５を制御するための信号である。
Ｄ／Ａコンバータ１５からＬＣＤモジュール３へ画像データを出力する。
ＦＰＧＡ１４からＬＣＤモジュール３へ、バス・バッファ１６を介して、同期信号を出力する。バス・バッファ１１は、３．３Ｖと５Ｖとを変換する。
【００１９】
クロック１７は、ＦＰＧＡ１４へクロック信号（ＣＬＫ）を供給する。
ＰＲＯＭ１８は、例えばＪＴＡＧにより書き込みが可能であり、書き込まれたデータをＦＰＧＡ１４に設定する。
レギュレータ１９は、ＬＣＤＣ１に印加される５Ｖの電圧を３．３Ｖの電圧へ変換して、フラッシュメモリ１２とＳＲＡＭ１３とＦＰＧＡ１４とＤ／Ａコンバータ１５へ供給する。
レギュレータ２０は、ＬＣＤＣ１に印加される５Ｖの電圧を２．５Ｖの電圧へ変換して、ＦＰＧＡ１４へ供給する。
また、例えば５Ｖの電圧が印加された可変抵抗から構成された輝度調整回路２１とＬＣＤモジュール３との間で輝度調整電圧がやり取りされて、表示における輝度が調整される。
【００２０】
本例のＬＣＤＣ１では、ＦＰＧＡ１４の外部に、フラッシュメモリ１２や、ＳＲＡＭ１３や、Ｄ／Ａコンバータ１５を実装してある。本例では、ＳＲＡＭ１３を画面表示用として使用し、フラッシュメモリ１２には文字フォントパターンを内蔵させておく。
本例では、ＣＰＵ２が表示するデータをＦＰＧＡ１４の内部にあるデュアルポートＲＡＭに書き込み、ＦＰＧＡ１４が書き込まれたデータに基づいてフラッシュメモリ１２にアクセスして文字フォントパターンを取り込んでＳＲＡＭ１３に展開し、また、ＦＰＧＡ１４が、常時、ＳＲＡＭ１３に書き込まれたデータを読み込んでＬＣＤモジュール３に書き込む。
【００２１】
本例のＦＰＧＡ１４は、概略的には、次の５個の機能を有する。
（機能１）ＬＣＤモジュール３に対して表示制御を実行するための水平／垂直タイミングを生成する同期信号生成回路としての機能。
（機能２）ＣＰＵ２からＦＰＧＡ１４の内部に書かれたデータを更に内部のデュアルポートＲＡＭに展開するメモリ制御回路としての機能。
（機能３）ＣＰＵ２から指定されたキャラコードに対してフラッシュメモリ１２からデータを取り込むためのフラッシュ制御回路としての機能。
（機能４）ＳＲＡＭ１３に対して読み書きを行うＳＲＡＭ制御回路としての機能。
（機能５）ＬＣＤモジュール３に対して表示データを出力するＬＣＤ出力回路としての機能。
【００２２】
ＦＰＧＡ１４の内部の詳細を説明する。
図２には、本例のＦＰＧＡ１４の内部構成例を示してある。
本例のＦＰＧＡ１４は、外部インタフェースとして、ＣＰＵインタフェースとなるＩ／Ｏピン３１と、ＦＬＡＳＨ（フラッシュ）インタフェースとなるＩ／Ｏピン３２と、ＳＲＡＭインタフェースとなるＩ／Ｏピン３３と、ＬＣＤインタフェースとなるＩ／Ｏピン３４及びＩ／Ｏピン３５と、クロック等のインタフェースとなるＩ／Ｏピン３６を備えている。
また、本例のＦＰＧＡ１４は、例えば８ｋバイトの３個のＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）４１、４２、４３と、フラッシュメモリインタフェース部（ＦＬＡＳＨ＿ＩＦ）４４と、ＳＲＡＭインタフェース部（ＳＲＡＭ＿ＩＦ）４５と、同期信号生成回路４６と、アドレス制御回路４７と、ビジー（＿ＢＵＳＹ）回路４８と、切替回路４９を備えている。
【００２３】
ＣＰＵインタフェースであるＩ／Ｏピン３１は、ＣＰＵ２と第１のＤＲＡＭ４１とをバス・バッファ１１を介して接続し、ＣＰＵ２からＣＰＵ＿ＣＳやＣＰＵ＿ＲＤやＣＰＵ＿ＷＲやＣＰＵ＿ＡＤＤＲ［１−１９］を入力し、ＣＰＵ２との間でＣＰＵ＿ＤＡＴＡ［０−１５］を入出力し、ＣＰＵ２へ＿ＢＵＳＹを出力する。ＣＰＵ＿ＲＤは読み出しに関する制御信号であり、ＣＰＵ＿ＷＲは書き込みに関する制御信号であり、ＣＰＵ＿ＣＳは他に関する制御信号である。＿ＢＵＳＹはビジー信号である。
ＦＬＡＳＨインタフェースであるＩ／Ｏピン３２は、フラッシュメモリ１２とＦＬＡＳＨ＿ＩＦ４４とを接続し、フラッシュメモリ１２へＦＬＡＳＨ＿ＣＳやＦＬＡＳＨ＿ＲＤやＦＬＡＳＨ＿ＡＤＤＲを出力し、フラッシュメモリ１２からＦＬＡＳＨ＿ＤＡＴＡを入力する。ＦＬＡＳＨ＿ＲＤは読み出しに関する制御信号であり、ＦＬＡＳＨ＿ＣＳは他に関する制御信号である。
【００２４】
ＳＲＡＭインタフェースであるＩ／Ｏピン３３は、ＳＲＡＭ１３とＳＲＡＭ＿ＩＦ４５とを接続し、ＳＲＡＭ１３へＳＲＡＭ＿ＣＳやＳＲＡＭ＿ＲＤやＳＲＡＭ＿ＷＲやＳＲＡＭ＿ＡＤＤＲを出力し、ＳＲＡＭ１３との間でＳＲＡＭ＿ＤＡＴＡを入出力する。ＳＲＡＭ＿ＲＤは読み出しに関する制御信号であり、ＳＲＡＭ＿ＷＲは書き込みに関する制御信号であり、ＳＲＡＭ＿ＣＳは他に関する制御信号である。
ＬＣＤインタフェースであるＩ／Ｏピン３４は、ＬＣＤモジュール３と同期信号生成回路４６とをバス・バッファ１６を介して接続し、ＬＣＤモジュール３へ垂直同期信号（ＶＳＹＮＣ）や水平同期信号（ＨＳＹＮＣ）やブランク信号（＿ＢＬＡＮＫ）やクロック信号（ＣＬＫ）を出力する。
ＬＣＤインタフェースであるＩ／Ｏピン３５は、ＬＣＤモジュール３とＳＲＡＭ＿ＩＦ４５とをＤ／Ａコンバータ１５を介して接続し、ＬＣＤモジュールへ、赤（ＲＥＤ）に対応した信号（Ｒ０〜Ｒ５）と、緑（ＧＲＥＥＮ）に対応した信号（Ｇ０〜Ｇ５）と、青（ＢＬＵＥ）に対応した信号（Ｂ０〜Ｂ５）を出力する。
【００２５】
クロック等のインタフェースであるＩ／Ｏピン３６は、外部から、クロック信号（ＣＬＫ）と、リセット信号（ＲＥＳＥＴ）を入力する。これらの信号は、３個のＤＲＡＭ４１、４２、４３や、ＦＬＡＳＨ＿ＩＦ４４や、ＳＲＡＭ＿ＩＦ４５や、同期信号生成回路４６や、アドレス制御回路４７や、ビジー回路４８に入力される。
【００２６】
第１のＤＲＡＭ４１は、ＣＰＵ２との間でＩ／Ｏピン３１を介して各種の信号を入出力し、同期信号生成回路４６からＶ＿ＣＮＴを入力し、アドレス制御回路４７からＤＲＡＭ１＿ＡＤＤＲを入力し、ビジー回路４８からビジー信号を入力し、また、第２のＤＲＡＭ４２へＶ＿ＣＮＴ（＝１５）を出力しイニシャル（初期）ではＶ＿ＣＮＴ（＝１３）を出力し、第３のＤＲＡＭ４３へＶ＿ＣＮＴ（＝１４）を出力しイニシャル（初期）ではＶ＿ＣＮＴ（＝１２）を出力する。
【００２７】
第２のＤＲＡＭ４２は、第１のＤＲＡＭ４１からＶ＿ＣＮＴを入力し、アドレス制御回路４７からＤＲＡＭ２＿ＡＤＤＲを入力し、切替回路４９からＶ＿ＣＮＴ（＝１５）やＤＲＡＭ２＿ＲＤを入力し、また、ＦＬＡＳＨ＿ＩＦ４４やＳＲＡＭ＿ＩＦ４５へＤＲＡＭ２＿ＤＡＴＡを出力し、ビジー回路４８へビジーの通知信号を出力する。
第３のＤＲＡＭ４３は、第１のＤＲＡＭ４１からＶ＿ＣＮＴを入力し、アドレス制御回路４７からＤＲＡＭ３＿ＡＤＤＲを入力し、切替回路４９からＶ＿ＣＮＴ（＝１４）やＤＲＡＭ３＿ＲＤを入力し、また、ＦＬＡＳＨ＿ＩＦ４４やＳＲＡＭ＿ＩＦ４５へＤＲＡＭ３＿ＤＡＴＡを出力し、ビジー回路４８へビジーの通知信号を出力する。
なお、ＤＲＡＭ１＿ＡＤＤＲやＤＲＡＭ２＿ＡＤＤＲやＤＲＡＭ３＿ＡＤＤＲはアドレスに関する情報であり、Ｖ＿ＣＮＴは例えば垂直同期のタイミングに関する制御信号であり、ＤＲＡＭ２＿ＲＤやＤＲＡＭ３＿ＲＤは読み出しに関する制御信号であり、ＤＲＡＭ２＿ＤＡＴＡやＤＲＡＭ３＿ＤＡＴＡはデータである。
【００２８】
ＦＬＡＳＨ＿ＩＦ４４は、第２のＤＲＡＭ４２からのＤＲＡＭ２＿ＤＡＴＡや第３のＤＲＡＭ４３からのＤＲＡＭ３＿ＤＡＴＡを入力し、アドレス制御回路４７からＦＬＡＳＨ＿ＡＤＤＲを入力し、また、フラッシュメモリ１２との間でＩ／Ｏピン３２を介して各種の信号を入出力し、また、ＳＲＡＭ＿ＩＦ４５へＦＬＡＳＨ＿ＤＡＴＡを出力する。
ＳＲＡＭ＿ＩＦ４５は、第２のＤＲＡＭ４２からのＤＲＡＭ２＿ＤＡＴＡや第３のＤＲＡＭ４３からのＤＲＡＭ３＿ＤＡＴＡを入力し、ＦＬＡＳＨ＿ＩＦ４４からＦＬＡＳＨ＿ＤＡＴＡを入力し、アドレス制御回路４７からＳＲＡＭ＿ＡＤＤＲを入力し、また、ＳＲＡＭ１３との間でＩ／Ｏピン３３を介して各種の信号を入出力し、また、ＬＣＤモジュール３へＩ／Ｏピン３５を介してＲＧＢの信号を出力する。
【００２９】
同期信号生成回路４６は、同期信号を生成する機能を有しており、第１のＤＲＡＭ４１へＶ＿ＣＮＴを出力し、アドレス制御回路４７へＶＳＹＮＣ及びＨＳＹＮＣを出力し、また、ＬＣＤモジュール３へＩ／Ｏピン３４を介して各種の信号を出力する。
アドレス制御回路４７は、同期信号生成回路４６からＶＳＹＮＣ及びＨＳＹＮＣを入力し、また、第１のＤＲＡＭ４１へＤＲＡＭ１＿ＡＤＤＲを出力し、第２のＤＲＡＭ４２へＤＲＡＭ２＿ＡＤＤＲを出力し、第３のＤＲＡＭ４３へＤＲＡＭ３＿ＡＤＤＲを出力し、ＦＬＡＳＨ＿ＩＦ４４へＦＬＡＳＨ＿ＡＤＤＲを出力し、ＳＲＡＭ＿ＩＦ４５へＳＲＡＭ＿ＡＤＤＲを出力する。
ビジー回路４８は、第２のＤＲＡＭ４２や第３のＤＲＡＭ４３からビジーの通知信号を入力し、第１のＤＲＡＭ４１へビジー信号を出力する。
切替回路４９は、第２のＤＲＡＭ４２へＶ＿ＣＮＴ（＝１５）及びＤＲＡＭ２＿ＲＤを出力し、また、第３のＤＲＡＭ４３へＶ＿ＣＮＴ（＝１４）及びＤＲＡＭ３＿ＲＤを出力する。
【００３０】
本例のＦＰＧＡ１４において行われる動作の一例を示す。
ＣＰＵ２からキャラデータ、アトリビュート情報、色情報、描画位置の情報を入力し、これらの情報をデータ或いはアドレス（アドレス値によりデータを特定するもの）の形で第１のＤＲＡＭ４１に格納し、これらの情報を第２のＤＲＡＭ４２や第３のＤＲＡＭ４３に展開する。また、第２のＤＲＡＭ４２や第３のＤＲＡＭ４３に展開された情報に基づいてフラッシュメモリ１２から文字フォント情報を取得し、取得したキャラデータ（文字フォント情報）をＳＲＡＭ１３にいったん格納した後に読み出して、当該キャラデータを描画するための画像データ（ＲＧＢ信号）をＬＣＤモジュール３へ出力する。
【００３１】
なお、ＦＰＧＡ１４から出力される画像データはデジタルデータであり、これがＤ／Ａコンバータ１５によりアナログのＲＧＢ信号へ変換されてＬＣＤモジュール３に入力される。
また、第２のＤＲＡＭ４２と第３のＤＲＡＭ４３は、切替回路４９により、例えば１画面分のデータ毎に交互にデータを記憶するように切り替えられる。
また、ＦＬＡＳＨ＿ＩＦ４４やＳＲＡＭ＿ＩＦ４５は各外部インタフェースをアクセスするためのタイミングを調整し、また、同期信号生成回路４６はＬＣＤモジュール３とのインタフェース及びＦＰＧＡ１４の内部におけるタイミング制御を行い、アドレス制御回路４７は各メモリのアドレス制御を行う。
また、ビジー回路４８は、第２のＤＲＡＭ４２や第３のＤＲＡＭ４３がビジー状態である場合に、ビジー信号を第１のＤＲＡＭ４１へ出力する。
【００３２】
（機能１）ＦＰＧＡ１４が有する同期信号生成回路としての機能（本例では、同期信号生成回路４６）について説明する。
同期信号生成回路４６は、水平同期信号（ＨＳＹＮＣ）と垂直同期信号（ＶＳＹＮＣ）を用いて、画面表示のためのタイミング制御を行う。画面を水平方向に移動する走査線は、水平同期信号によって次の行の先頭に復帰する。また、垂直方向については、垂直同期信号によって、一番上の行に復帰する。同期信号による走査線の復帰期間以外の期間に画素データをＤ／Ａコンバータ１５からＬＣＤモジュール３へ出力することにより、自動的に画面表示を行うことが可能である。
【００３３】
図３には、ＬＣＤモジュール３の表示画面の構成例を示してあり、同期信号による画面出力イメージの例を示してある。
具体的には、表示領域と、水平表示期間幅（ＨＤＩＳＰ）と、垂直表示期間幅（ＶＤＩＳＰ）と、左右の水平方向非表示領域と、左側の水平フロントポーチ幅及び右側の水平バックポーチ幅と、上下の垂直方向非表示領域と、上側の垂直フロントポーチ幅及び下側の垂直バックポーチ幅を示してある。
図３に示されるように、実際の画面表示制御では、幾つかの重要なタイミング・パラメータがある。
例えば、水平／垂直同期期間以外にブランク期間（非表示期間）がある。非表示領域の前後にはそれぞれのタイミングを表すためのフロントポーチとバックポーチが必要となる。このような非表示期間は、ブランク信号（ＢＬＡＮＫ）により示される。本例では、ブランク信号がハイ（Ｈｉｇｈ）レベルである期間が画面表示期間となる。
なお、画面制御信号は、全て、１つの基本となるクロック（画素クロック）によって生成される。
【００３４】
図４には、ＬＣＤモジュール３へ画素データを送って画面表示するタイミングの一例を示してある。
図４（ａ）には、画面表示中である期間を示してある。
図４（ｂ）には、水平同期信号（ＨＳＹＮＣ）及びブランク信号（＿ＢＬＡＮＫ）を示してある。また、水平同期間隔（ＨＷ）、水平同期信号幅（ＨＰＷ）、水平表示期間間隔（ＨＤＩＳＰＷ）、水平フロントポーチ幅（ＨＦＰＷ）、水平バックポーチ幅（ＨＢＰＷ）を示してある。
図４（ｃ）には、水平同期信号（ＨＳＹＮＣ）を示すとともに、垂直同期信号（ＶＳＹＮＣ）及びブランク信号（＿ＢＬＡＮＫ）を示してある。また、垂直同期間隔（ＶＷ）、垂直同期信号幅（ＶＰＷ）、垂直表示期間間隔（ＶＤＩＳＰＷ）、垂直フロントポーチ幅（ＶＦＰＷ）、垂直バックポーチ幅（ＶＢＰＷ）を示してある。
【００３５】
（機能２）ＦＰＧＡ１４が有するメモリ制御回路としての機能について説明する。
図５には、ＣＰＵ２からＦＰＧＡ１４に入力されるデータの構成例を示してある。このデータは１６個のデータ部分（Ｄ０〜Ｄ１５）から構成されており、Ｄ０〜Ｄ７にはキャラコード（文字のコード）が格納され、Ｄ８〜Ｄ１１にはアトリビュート情報が格納され、Ｄ１２〜Ｄ１４には色情報（カラー情報）が格納される。また、Ｄ１５は拡張用の領域である。
【００３６】
図６には、描画画面とアドレス構成の一例を示してある。なお、描画画面の水平方向をＸ軸方向とし垂直方向をＹ軸方向とし、描画画面上の画素の位置を座標（Ｘ軸の値、Ｙ軸の値）で表す。
本例の描画画面では、（０、０）、（４２３、０）、（４２３、２６１）、（０、２６１）の４点で囲まれる長方形領域が画面全体となっている。また、（０、０）、（３１９、０）、（３１９、２３３）、（０、２３３）の４点で囲まれる長方形領域が表示領域となっており、他の領域が非表示領域となっている。
なお、Ｘ軸方向の１行のアクセスには９．５μｓの時間を要し、ＤＲＡＭ４２、４３の１行のアクセスには１．１３８５ｍｓの時間を要する。
【００３７】
また、表示領域において、（６、１）、（３１４、１）、（３１４、２３１）、（６、２３１）の４点で囲まれる領域が、Ｘ軸方向に２２個（０〜２１）に等分割されており、Ｙ軸方向に１０個（０〜９）に等分割されており、総じて、２２０個のブロックに分割されている。１個のブロックは、Ｘ軸方向に１４個の画素分の大きさを有しており、Ｙ軸方向に２３個の画素分の大きさを有しており、例えば、１文字分に対応している。
また、各ブロックには、アドレスが割り当てられている。本例では、Ｙ軸値が同一であればＸ軸値が大きくなるほど（図で、右へ行くほど）アドレス値が大きくなり、また、Ｙ軸値が大きくなるほど（図で、下へ行くほど）アドレス値が大きくなるように割り当てられている。
【００３８】
具体的には、垂直方向０番目については、水平方向０番目のブロックに６０００１ｈ（ｈは１６進数を表す）というアドレス値が割り当てられており、水平方向１番目のブロックに６０００３ｈというアドレス値が割り当てられており、・・・、水平方向２１番目のブロックに６００２Ａｈというアドレス値が割り当てられている。続いて、垂直方向１番目については、同様に、水平方向０番目のブロックから水平方向２１番目のブロックまでに、６００２Ｃｈから６００５６ｈまでのアドレス値が割り当てられている。同様にして、垂直方向９番目については、水平方向０番目のブロックから水平方向２１番目のブロックまでに、６０１８Ｃｈから６０１Ｂ６ｈまでのアドレス値が割り当てられている。このように、本例では、アドレス値を２ずつ増加させて割り当てている。
【００３９】
本例では、ＣＰＵ２からＦＰＧＡ１４に入力されるデータが、当該ＦＰＧＡ１４の内部に設けられた第１のＤＲＡＭ４１に、内部クロックに同期して、格納される。また、第１のＤＲＡＭ４１に格納されたデータが、垂直同期信号（ＶＳＹＮＣ）が変化する毎（本例では、約１６ｍｓ毎）のタイミングで、第２のＤＲＡＭ４２或いは第３のＤＲＡＭ４３へ転送される。
ここで、第１のＤＲＡＭ４１からデータ転送する際には、同一のアドレス位置にデータの書き込みを行うため、図６に示されるのと同様な第１のＤＲＡＭ４１のメモリマップ上では、横軸方向（Ｘ軸方向）に１行アクセスして、第１のＤＲＡＭ４１の１行（２３文字）にアクセスし終えたら、第１のＤＲＡＭ４１にアクセスするアドレス値をインクリメントしていく。
また、本例では、第１のＤＲＡＭ４１から第２のＤＲＡＭ４２へのデータ転送が完了したら、次のＶＳＹＮＣの変化に応じて、第１のＤＲＡＭ４１から第３のＤＲＡＭ４３へのデータ転送を行い、以降も同様に交互にデータ転送を行う。
【００４０】
なお、本例のようなデータ転送方式を用いる構成では、ＣＰＵ２から第１のＤＲＡＭ４１へのアクセス中のアドレスと、第１のＤＲＡＭ４１から第２のＤＲＡＭ４２或いは第３のＤＲＡＭ４３へのデータ転送中のアドレスとが重なる場合が考えられる。このような場合には、ＣＰＵ２から第１のＤＲＡＭ４１へのアクセス中のアドレスと、第１のＤＲＡＭ４１から第２のＤＲＡＭ４２或いは第３のＤＲＡＭ４３へのデータ転送中のアドレスとが一致していることに応じて、第２のＤＲＡＭ４２或いは第３のＤＲＡＭ４３からの通知によりビジー回路４８及び第１のＤＲＡＭ４１を介して、ビジー信号（＿ＢＵＳＹ）をＣＰＵ２に与えて、第１のＤＲＡＭ４１へのアクセスにウエイトをかける。
【００４１】
本例のようなＦＰＧＡ１４が有するメモリ制御回路としての機能により、主に、次のような２つの効果を得ることができる。
（第１の効果）第１のＤＲＡＭ４１からのデータ転送用となるＤＲＡＭ（本例では、第２のＤＲＡＭ４２及び第３のＤＲＡＭ４３）を設けたことにより、ＣＰＵ２からの同一の番地のアクセスが１６ｍｓ以上かからないため、ＣＰＵ２による画面表示処理の負荷を低減することができる。なお、本例では、１６ｍｓは画面に表示させるためのＶＳＹＮＣの周期であり、例えば、１６ｍｓ以上の速度でデータをＤＲＡＭに書き込んだとしても人間の目では画面表示されていることを認識することができない。
（第２の効果）図５に示されるようなデータ構成で、ＣＰＵ２からＦＰＧＡ１４に対して、アドレス信号により描画位置を指定して、データラインによりキャラコードとアトリビュート情報と色情報を書き込むだけで、画面表示が可能となり、ＣＰＵ２からは自由に書き込みができる。
【００４２】
（機能３）ＦＰＧＡ１４が有するフラッシュ制御回路としての機能について説明する。
図７には、ＦＰＧＡ１４からフラッシュメモリ１２へのアクセスタイミングの一例を示してある。
具体的には、メインのクロック信号（ＭＡＩＮ  ＣＬＫ）と、ＤＲＡＭ＿ＣＳと、ＤＲＡＭ＿ＲＤと、ＤＲＡＭ＿ＡＤＤＲと、ＤＲＡＭ＿ＤＡＴＡと、ＦＬＡＳＨ＿ＣＳと、ＦＬＡＳＨ＿ＲＤと、ＦＬＡＳＨ＿ＡＤＤＲと、ＦＬＡＳＨ＿ＤＡＴＡを示してある。ＤＲＡＭ＿ＲＤは読み出しに関する制御信号であり、ＤＲＡＭ＿ＣＳは他に関する制御信号であり、ＤＲＡＭ＿ＡＤＤＲはアドレスに関する情報であり、ＤＲＡＭ＿ＤＡＴＡはデータであり、これらは第２のＤＲＡＭ４２或いは第３のＤＲＡＭ４３に関する。
また、図７では、時間軸（図で、横方向）について、１５ｎｓ毎の区間Ｔ１〜Ｔ１０を示してある。
【００４３】
本例では、フラッシュメモリ１２へのアスセスを、内部クロックの１０周期分（１５０ｎｓ）の時間で行う。区間Ｔ１、Ｔ２でＤＲＡＭに対する制御信号（ＤＲＡＭ＿ＣＳ、ＤＲＡＭ＿ＲＤ、ＤＲＡＭ＿ＡＤＤＲ）を生成し、これによりＤＲＡＭから出力されたＤＲＡＭ＿ＤＡＴＡをＤＲＡＭ＿ＲＤの立ち上がりエッジでラッチする。なお、ＤＲＡＭへのアドレス値は、ＦＰＧＡ１４が有するメモリ制御回路の機能について図６を用いて説明したのと同様である。
続いて、区間Ｔ４〜Ｔ９の間でフラッシュメモリ１２ヘの制御信号（ＦＬＡＳＨ＿ＣＳ、ＦＬＡＳＨ＿ＲＤ、ＦＬＡＳＨ＿ＡＤＤＲ）を生成し、これによりフラッシュメモリ１２から出力されたＦＬＡＳＨ＿ＤＡＴＡ（本例では、１６ビットの画面描画データ）をＦＬＡＳＨ＿ＲＤの立ち上がりエッジでラッチする。なお、一般に、フラッシュメモリ１２では、アクセス速度が遅いが、本例では、区間Ｔ４〜Ｔ９の間で制御信号を生成しているため、例えば、９０ｎｓのリードアクセスタイムを有するフラッシュメモリを使用することも可能である。
【００４４】
図８には、ＦＰＧＡ１４からフラッシュメモリ１２へのアドレス情報の構成例を示してある。
具体的には、本例のアドレス情報は１８個の情報部分Ａ０〜Ａ１７から構成されており、Ａ０〜Ａ４は水平方向（Ｘ軸方向）の位置（例えば、０〜２２）を指定し、Ａ５〜Ａ８は垂直方向（Ｙ軸方向）の位置（例えば、０〜１０）を指定し、Ａ９〜Ａ１７はキャラコード（ＤＲＡＭからのデータにより決定される）を指定する。
本例では、フラッシュメモリ１２の内部のデータ（文字フォントパターン）として、予め、ＣＰＵ２からのキャラコードに対応させたアドレス位置に対応するデータを格納しておく。そして、ＦＰＧＡ１４からフラッシュメモリ１２に対して、１文字分のＸ軸方向値とＹ軸方向値とキャラコードを合わせてアドレス指定することにより、フラッシュメモリ１２の内部に格納されている対応するデータを取り出すことが可能である。
【００４５】
（機能４）ＦＰＧＡ１４が有するＳＲＡＭ制御回路としての機能、及び（機能５）ＦＰＧＡ１４が有するＬＣＤ出力回路としての機能について説明する。
ＳＲＡＭ１３は、ＬＣＤモジュール３の表示領域と対応させられており、フラッシュメモリ１２から読み出されたキャラデータをビットマップフォントとして格納する。ＳＲＡＭ１３へのビットマップフォントの展開の際には、ＣＰＵ２からのアトリビュート情報と色情報を付加する。
ＦＰＧＡ１４では、ＳＲＡＭ１３に一度格納したデータを再度読み出して、ＬＣＤモジュール３に対してデジタルのＲＧＢ信号として出力する。このデジタルのＲＧＢ信号は、Ｄ／Ａコンバータ１５によりアナログ化されて、ＬＣＤモジュール３へ供給される。
【００４６】
図９には、ＦＰＧＡ１４からＳＲＡＭ１３へのアクセスタイミングの一例を示してある。
具体的には、メインのクロック信号（ＭＡＩＮ  ＣＬＫ）と、ＤＯＴのクロック信号（ＤＯＴ  ＣＬＫ）と、Ｄ／Ａコンバータ１５のクロック信号（Ｄ／Ａ  ＣＬＫ）と、ＳＲＡＭ＿ＣＳと、ＳＲＡＭ＿ＲＤと、ＳＲＡＭ＿ＡＤＤＲと、ＳＲＡＭ＿ＷＲと、ＳＲＡＭ＿ＤＡＴＡと、アナログＲＧＢ信号を示してある。
また、図９では、時間軸（図で、横方向）について、１５ｎｓ毎の区間Ｔ１〜Ｔ１０を示してある。
【００４７】
本例では、ＳＲＡＭ１３へのアクセスとして、１５０ｎｓでライトサイクル（ＷＲサイクル）とリードサイクル（ＲＤサイクル）を行う。区間Ｔ１〜Ｔ４では、ＳＲＡＭ＿ＷＲのライトサイクルを行い、ＳＲＡＭ＿ＡＤＤＲは非表示領域を除く画面のアドレスとなる。区間Ｔ５〜Ｔ１０では、ＳＲＡＭ＿ＲＤのリードサイクルを行い、ＳＲＡＭ＿ＡＤＤＲは描画位置のアドレスとなる。
【００４８】
ここで、ＳＲＡＭ１３へのライトサイクルを行う場合には、各種のアトリビュート情報を付加することが可能であり、例えば、ブリンク、アンダーバーブリンク、リバース、リバースブリンク、カーソル、リバース付きカーソル、リバースブリンク付きカーソルなどのアトリビュート情報を用いることができる。
また、ＳＲＡＭ１３からのリードサイクルでは、ＬＣＤモジュール３により描画を行うためのデータ（例えば、８ビットの色情報に対応したデータ）が読み出されて、ＲＧＢの信号がＬＣＤモジュール３へ供給される。これにより、ＬＣＤモジュール３では、入力されるＲＧＢ信号に基づいて、ＬＣＤの表示画面に描画を行い、文字をカラー・グラフィック表示する。ここで、ＳＲＡＭ＿ＲＤの立ち上がりエッジで、ＳＲＡＭ＿ＤＡＴＡがラッチされる。
【００４９】
なお、区間Ｔ１における１５ｎｓでは、データの有効化（Ｄａｔａ  Ｖａｌｉｄ）のために、ＳＲＡＭ＿ＣＳがロウ（Ｌｏｗ）にされる。
また、区間Ｔ９における最後の７ｎｓでは、ライトエンド（Ｗｉｔｅ  Ｅｎｄ）のために、データのセットアップ（Ｄａｔａ  Ｓｅｔ−ｕｐ）が行われる。
また、本例では、アナログ出力遅延（Ａｎａｌｏｇ  Ｏｕｔｐｕｔ  Ｄｅｌａｙ）は７．５ｎｓであり、アナログ出力遷移（Ａｎａｌｏｇ  Ｏｕｔｐｕｔ  Ｔｒａｎｓｉｔｉｏｎ）は１５ｎｓである。
【００５０】
図１０には、ＦＰＧＡ１４からＳＲＡＭ１３へのアドレス情報の構成例を示してある。
具体的には、本例のアドレス情報は１８個の情報部分Ａ０〜Ａ１７から構成されており、Ａ０〜Ａ８はＸ軸座標の値を指定し、Ａ９〜Ａ１７はＹ軸座標の値を指定する。
本例では、ＳＲＡＭ１３にデータを格納する際には、ＬＣＤモジュール３の画面表示位置と、ＳＲＡＭ１３のアドレス空間とを対応させる。ＳＲＡＭ１３へのデータ展開を行う際には、各ＤＲＡＭ（本例では、第２のＤＲＡＭ４２、第３のＤＲＡＭ４３）に格納されているデータを展開処理するために、垂直同期信号（ＶＳＹＮＣ）の信号によって、ＳＲＡＭ１３へデータ展開するＤＲＡＭを選択する。また、電源投入時には、ＳＲＡＭ（本例では、第２のＤＲＡＭ４２、第３のＤＲＡＭ４３）に対してイニシャル処理を行う。
【００５１】
以上のように、本例のシステムでは、アナログＲＧＢに対応したカラー・グラフィック表示制御を行うＬＣＤＣ１において、ＣＰＵ２による処理としてＤＲＡＭ（本例では、第１のＤＲＡＭ４１）へのアクセスのみでグラフィック表示が可能であり、例えば、比較的処理能力が低いＣＰＵを使用する場合においても、容易に文字フォントを画面に表示させることができる。また、このようなＩＰと画面表示領域に対応したＳＲＡＭ１３及びＤ／Ａコンバータ１５（これについては、ＬＣＤモジュール３の入力インタフェースによって異なる）を用いるだけで、グラフィック表示が可能となるため、コスト面においても回路や装置を安価に製作することができる。本例のような技術を用いることにより、ＣＤＵに必要不可欠な描画機能や、消費電力や、入手性に関するトレードオフが良好となるＬＣＤＣ１を実現することができる。
【００５２】
なお、本例の表示制御装置であるＬＣＤＣ１では、外部からの入力として外部のＣＰＵ２からの入力を受け、表示装置である外部のＬＣＤモジュール３に対して信号を出力して表示制御を実行する。
また、本例のＬＣＤＣ１では、ＦＰＧＡ１４において、第１のＤＲＡＭ４１を用いて入力記憶手段が構成されており、第２のＤＲＡＭ４２や第３のＤＲＡＭ４３を用いて転送記憶手段が構成されており、切替回路４９を用いて切替手段が構成されており、同期信号生成回路４６を用いて同期信号出力手段が構成されており、アドレス制御回路４７を用いてアドレス制御手段が構成されており、Ｉ／Ｏピン３１を用いてＣＰＵ２とのインタフェース手段が構成されており、Ｉ／Ｏピン３２及びＦＬＡＳＨ＿ＩＦ４４を用いてフラッシュメモリ１２とのインタフェース手段が構成されており、Ｉ／Ｏピン３３及びＳＲＡＭ＿ＩＦ４５を用いてＳＲＡＭ１３とのインタフェース手段が構成されており、Ｉ／Ｏピン３４、３５を用いてＬＣＤモジュール３とのインタフェース手段が構成されている。
また、本例のＬＣＤＣ１では、フラッシュメモリ１２を用いてフォント記憶手段が構成されており、ＳＲＡＭ１３を用いて表示用記憶手段が構成されており、Ｄ／Ａコンバータ１５を用いてＤ／Ａ変換手段が構成されている。
【００５３】
ここで、本発明に係るシステムや装置や回路などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。また、本発明は、例えば、本発明に係る処理を実行する方法或いは方式や、このような方法や方式を実現するためのプログラムや当該プログラムを記録する記録媒体などとして提供することも可能であり、また、種々な装置やシステムとして提供することも可能である。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
また、本発明に係るシステムや装置や回路などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウエア資源においてプロセッサがＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウエア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー（登録商標）ディスクやＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）−ＲＯＭ等のコンピュータにより読み取り可能な記録媒体や当該プログラム（自体）として把握することもでき、当該制御プログラムを当該記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施例に係るＬＣＤＣの構成例を示す図である。
【図２】ＦＰＧＡの内部構成例を示す図である。
【図３】表示画面の構成例を示す図である。
【図４】同期信号のタイミングチャートの一例を示す図である。
【図５】ＣＰＵからのデータの構成例を示す図である。
【図６】描画画面とアドレス構成の一例を示す図である。
【図７】フラッシュメモリへのアクセスタイミングの一例を示す図である。
【図８】フラッシュメモリへのアドレス構成の一例を示す図である。
【図９】ＳＲＡＭへのアクセスタイミングの一例を示す図である。
【図１０】ＳＲＡＭへのアドレス構成の一例を示す図である。
【図１１】ＬＣＤＣの構成例を示す図である。
【符号の説明】
【００５５】
１、５１・・ＬＣＤＣ、  ２、５２・・ＣＰＵ、  ３、５３・・ＬＣＤモジュール、  １１、１６・・バス・バッファ、  １２、６４・・フラッシュメモリ、  １３・・ＳＲＡＭ、  １４・・ＦＰＧＡ、  １５・・Ｄ／Ａコンバータ、  １７、６５・・クロック、  １８・・ＰＲＯＭ、  １９、２０・・レギュレータ、  ２１・・輝度調整回路、  ３１〜３６・・Ｉ／Ｏピン、  ４１〜４３・・ＤＲＡＭ、  ４４・・フラッシュメモリインタフェース部、  ４５・・ＳＲＡＭインタフェース部、  ４６・・同期信号生成回路、  ４７・・アドレス制御回路、  ４８・・ビジー回路、  ４９・・切替回路、  ６１、６２・・ＶＲＡＭ、  ６３・・ゲートアレイ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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