(57)【要約】【課題】所定のデジタル階調で表現するデジタルビデオデータに変換する際、縦横の表示画像の変換を行う上で、フレームメモリに対するアクセス数の増加、ひいては消費電力の増加を招くことなく、表示パネルに良好な表示を行うビデオデータ制御回路を提供することを課題とする。【解決手段】所定のデジタル階調で表現するデジタルビデオデータに変換する前にビデオデータ制御回路に設けられたビデオデータ格納部のラインメモリに一旦データを保持する。そしてラインメモリに保持するデジタルビデオデータは、当該ラインメモリに第１の順序でデジタルビデオデータを書き込み、第１の順序とは異なる第２の順序で、当該ラインメモリより読み出された第２のデジタルビデオデータを、ビデオデータ制御回路に設けられたフォーマット変換部に出力する。【選択図】図１
2007334323.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、
入力される前記第２のビデオデータを所定のデジタル階調で表示するためのビデオデータにフォーマット変換するフォーマット変換部と、を有し、
前記ビデオデータ格納部は、
第１のラインメモリ及び第２のラインメモリを有し、
前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、前記第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものであることを特徴とするビデオデータ制御回路。
【請求項２】
入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、
入力される前記第２のビデオデータを、１フレーム期間がｎ（ｎは２以上の自然数）個のサブフレーム期間に分割され、前記ｎ個のサブフレーム期間それぞれにおいて、複数の画素それぞれの点灯または非点灯を選択することで階調を表現させるためのビデオデータにフォーマット変換するフォーマット変換部と、を有し、
前記ビデオデータ格納部は、
第１のラインメモリ及び第２のラインメモリを有し、
前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、前記第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものであることを特徴とするビデオデータ制御回路。
【請求項３】
請求項１または２において、前記第１のビデオデータ及び前記第２のビデオデータは、多ビットのデジタルビデオデータであることを特徴とするビデオデータ制御回路。
【請求項４】
請求項１乃至３のいずれか一において、前記第１及び第２のラインメモリは、揮発性メモリであることを特徴とするビデオデータ制御回路。
【請求項５】
請求項１乃至４のいずれか一において、前記フォーマット変換部は、第１のフレームメモリ及び第２のフレームメモリを有し、
前記第１のラインメモリ及び前記第２のラインメモリのバス幅は、前記第１のフレームメモリ及び前記第２のフレームメモリのバス幅と同じであることを特徴とするビデオデータ制御回路。
【請求項６】
複数の画素を有する表示パネルと、
入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、入力される前記第２のビデオデータを所定のデジタル階調で表示するための第３のビデオデータにフォーマット変換するフォーマット変換部と、を含み、前記表示パネルに前記第３のビデオデータを供給するビデオデータ制御回路と、を有し、
前記ビデオデータ格納部は、
第１のラインメモリ及び第２のラインメモリを有し、
前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、前記第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものであることを特徴とする表示装置。
【請求項７】
複数の画素を有する表示パネルと、
入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、入力される前記第２のビデオデータを、１フレーム期間がｎ（ｎは２以上の自然数）個のサブフレーム期間に分割され、前記ｎ個のサブフレーム期間それぞれにおいて、複数の画素それぞれの点灯または非点灯を選択することで階調を表現させるための第３のビデオデータにフォーマット変換するフォーマット変換部と、を含み、前記表示パネルに前記第３のビデオデータを供給するビデオデータ制御回路と、を有し、
前記ビデオデータ格納部は、
第１のラインメモリ及び第２のラインメモリを有し、
前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、前記第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものであることを特徴とする表示装置。
【請求項８】
請求項６または７において、前記第１乃至第３のビデオデータは、多ビットのデジタルビデオデータであることを特徴とする表示装置。
【請求項９】
請求項６乃至８のいずれか一において、前記第１及び第２のラインメモリは、揮発性メモリであることを特徴とする表示装置。
【請求項１０】
請求項６乃至９のいずれか一において、前記フォーマット変換部は、第１のフレームメモリ及び第２のフレームメモリを有し、
前記第１のラインメモリ及び前記第２のラインメモリのバス幅は、前記第１のフレームメモリ及び前記第２のフレームメモリのバス幅と同じであることを特徴とする表示装置。
【請求項１１】
請求項６乃至１０のいずれか一に記載の表示装置を表示部に備えたことを特徴とする電子機器。
【請求項１２】
入力される第１のビデオデータを、第２のビデオデータに変換して出力し、第１のラインメモリ及び第２のラインメモリを備えたビデオデータ格納部と、
入力される前記第２のビデオデータを所定のデジタル階調で表示するためのビデオデータにフォーマット変換するフォーマット変換部と、を有し、
前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、
前記第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出し、
前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力することを特徴とするビデオデータ制御回路の駆動方法。
【請求項１３】
入力される第１のビデオデータを、第２のビデオデータに変換して出力し、第１のラインメモリ及び第２のラインメモリを備えたビデオデータ格納部と、
入力される前記第２のビデオデータを、１フレーム期間がｎ（ｎは２以上の自然数）個のサブフレーム期間に分割され、前記ｎ個のサブフレーム期間それぞれにおいて、複数の画素それぞれの点灯または非点灯を選択することで階調を表現させるためのビデオデータにフォーマット変換するフォーマット変換部と、を有し、
前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、
前記第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出し、
前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力することを特徴とするビデオデータ制御回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はビデオデータ制御回路に関する。また本発明はビデオデータ制御回路の駆動方法に関する。特に、画素毎にスイッチング素子を設けたアクティブマトリクス駆動方式の表示装置において、画素に入力される画像信号を制御及び記憶するためのビデオデータ制御回路に関する。特に、各画素が明となっている期間または各画素を構成するサブ画素の明となっている面積を制御することによって階調を表現するためのビデオデータ制御回路に関する。また本発明のビデオデータ制御回路を具備する表示装置及び当該ビデオデータ制御回路を具備する表示装置を表示部に具備する電子機器に関する。
【背景技術】
【０００２】
近年、ガラス基板上等の絶縁体上に半導体薄膜を形成した発光素子を用いた表示装置、特にＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いたアクティブマトリクス型表示装置の普及が顕著となっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、画素がマトリクス状に配置された画素部に数十万〜数百万のＴＦＴを有しており、各画素の電荷を制御し、画像の表示を行っている。
【０００３】
アクティブマトリクス型表示装置では、階調表示方式として、アナログ階調表示方式（以下、アナログ階調という）と、デジタル階調表示方式（デジタル階調という）が知られている。アクティブマトリクス型表示装置におけるデジタル階調は、面積階調方式や、時間階調方式がある。
【０００４】
時間階調方式及び面積階調方式で表示を行う表示装置では、入力されるデジタルビデオデータ（またはデジタル映像信号、以下ビデオデータともいう）を時間階調用または面積階調用にフォーマット変換し、フォーマット変換したデジタルビデオデータを適切なタイミングで表示パネルに供給するためのビデオデータ制御回路（パネルコントローラともいう）が必要である。一例として、時間階調方式の表示装置のビデオデータ制御回路の構成を図１８に示す（例えば特許文献１を参照）。
【０００５】
図１８のビデオデータ制御回路において、ビデオデータはビデオデータ制御回路１８００に入力される。ビデオデータ制御回路１８００は、入力されるビデオデータを時間階調用にフォーマット変換するフォーマット変換部１８０１と、フォーマット変換部１８０１でフォーマット変換されたビデオデータを記憶する第１のフレームメモリ１８０２及び第２のフレームメモリ１８０３と、第１のフレームメモリ１８０２及び第２のフレームメモリ１８０３に記憶したビデオデータを読み出して表示パネル１８０４に送信する表示制御部１８０５とを備えている。フォーマット変換部１８０１及び表示制御部１８０５は、セレクタ１８０６、セレクタ１８０７を介して第１のフレームメモリ１８０２及び第２のフレームメモリ１８０３に接続されている。また、フォーマット変換部１８０１と表示制御部１８０５は同期して動作可能なように互いに接続される。
【０００６】
図１８におけるビデオデータ制御回路１８００は、あるフレーム期間ではフォーマット変換部１８０１で変換したビデオデータを第１のフレームメモリ１８０２に書き込むとともに、第２のフレームメモリ１８０３に格納されたフォーマット変換済みビデオデータを表示制御部１８０５へ読み出して表示パネル１８０４に送り、次のフレーム期間では逆に第２のフレームメモリ１８０３にビデオデータの書き込みを行うとともに、第１のフレームメモリ１８０２からビデオデータの読み出しを行って表示パネル１８０４に送信し、これらの動作を交互に繰り返す。即ち、第１のフレームメモリ１８０２及び第２のフレームメモリ１８０３は、フレーム毎に交互に役割を切り換えて用いられている。第１のフレームメモリ１８０２及び第２のフレームメモリ１８０３としては安価で且つ大容量のＳＲＡＭが好適に用いられる。
【特許文献１】特開２００４−１６３９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
時間階調方式や面積階調方式で表示を行う際には、ビデオデータ制御回路において、上述のように表示パネルに入力されるデジタルビデオデータを所定のフォーマットにフォーマット変換する必要があった。
【０００８】
また一方で、近年デジタルビデオデータによる表示パネルの表示を行う際に、多様な表示を行えるようにすることが求められている。例えば、表示する画像の縦表示と横表示の変換（以下、縦横変換という）を瞬時に且つ正確に行う仕様であることが求められている。
【０００９】
しかしながら、所定のフォーマットにフォーマット変換されたデジタルビデオデータを再度縦横変換するため、表示パネルに入力するデジタルビデオデータを並び替えることは、フレームメモリに格納されたビデオデータの読み出しが複雑になっていた。そのためフレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞の一因となっていた。
【００１０】
図１９を用いて、フォーマット変換されたデジタルビデオデータにおける縦横変換の問題点について説明する。以下説明する図１９においては、具体的に説明するために表示パネルとして６行５列のマトリクス状の表示パネルを用い、６行５列の表示パネルに入力されるビデオデータの縦横変換する例について説明する。また以下説明する図１９、図２０においては、具体的に説明するために６行５列のマトリクス状の表示パネルに入力されるデジタルビデオデータとして、２ビットのデジタルビデオデータを用い、表示パネルに表示する画像として、アルファベットの”Ｔ”を表示する例を用いて説明する。
【００１１】
図１９（ａ）は、表示パネルに入力されるデジタルビデオデータをシリアルに配列したものを模式化したものである。図１９（ａ）において、各ブロックは各画素に入力されるべきビデオデータを示す。図１９（ａ）で、ブロック１９０１に付したハッチングは、２ビットのデジタルビデオデータにおいて（１，０）に対応する。また、ブロック１９０２に付したハッチングは、２ビットのデジタルビデオデータにおいて（０，１）に対応する。また、ブロック１９０３に示す空白は、２ビットのデジタルビデオデータにおいて（０，０）に対応する。また、図１９（ａ）に付した数字の昇順すなわち図１９（ａ）に付した矢印の方向に、デジタルビデオデータはビデオデータ制御回路へと入力されるものとして説明する。
【００１２】
なお、本明細書においては、ビデオデータ（０，１）は、１ビット目が”１”のデータ、２ビット目が”０”のデータに相当するものとして説明する。
【００１３】
また図１９（ｂ）においては、図１９（ａ）に示すシリアルに配列したデジタルビデオデータが、６行５列のマトリクス状の表示パネルの各画素に表示された画像の模式図について示す。図１９（ｂ）において、行方向（垂直方向）にゲートドライバー１９０４、列方向（水平方向）にソースドライバー１９０５を有する構成である。図１９（ｂ）に示す画像を表示するとき、図１９（ｂ）の各画素においては、１フレーム期間において、図１９（ｃ）に示すように２ビットのデジタルビデオデータが入力されていることとなる。なお、時間階調方式では、１フレーム期間において、１サブフレーム目に２ビットのデジタルビデオデータのうち、１ビット目または２ビット目のいずれか一方に対応する発光素子の点灯または非点灯を選択し、２サブフレーム目に２ビットのデジタルビデオデータのうち、１ビット目または２ビット目のいずれか他方に対応する発光素子の点灯または非点灯を選択することになる。
【００１４】
すなわち、デジタルビデオデータが６行５列の表示パネルのソースドライバー及びゲートドライバーに図１９（ｂ）に示す矢印の順にデジタルビデオデータが入力され、駆動することにより、通常の表示が可能となる。
【００１５】
ところが図１９（ａ）に示すビデオデータを、縦横変換、すなわち９０°左方向に表示パネルを回転させた５行６列の表示パネルにおいて表示させる際には、図２０（ａ）に示すようにデータをそのまま画素に入力すると実際に表示させたい画像とは異なる表示を行ってしまう。そのため、画素に入力されるビデオデータの並び替えを行い表示パネルでの表示を行う必要があった。例えばアナログ階調で表示を行う液晶表示装置では、ソースドライバーの走査方向を切り替えることにより、縦横変換した表示を行うことができていた。
【００１６】
また時間階調方式などのデジタル階調方式を用いた場合には、サブフレーム表示をおこなうため１フレーム期間での表示データを複数の表示データにフォーマット変換して表示パネルに出力する必要がある。そのため図１９（ａ）に示すビデオデータを、縦横変換、すなわち９０°左方向に表示パネルを回転させた５行６列の表示パネルにおいて表示させる際には、図２０（ｂ）に示すように画素の一部、また画素に入力されるデジタルビデオデータをマスクし、実際表示させた画像より小さい画像で表示させて表示パネルに入力されるビデオデータの並び替えを行わず、表示をしていた。
【００１７】
図２０（ｂ）に示すように表示パネルの表示部にマスクをして表示を行う場合、表示を行わない画素や、表示を行わないビデオデータの分のビデオデータを並び替えることで表示を行うことも考えられる。具体的には、フォーマット変換部のフレームメモリにおいて格納されたデジタルビデオデータを縦横変換、すなわち９０°左方向に表示パネルを回転させた５行６列の表示パネルにおいて表示を行う際には、図２０（ｃ）に示す表示を行うようにデジタルビデオデータを並び替えて表示パネルに、図２０（ｃ）に示す矢印の順に画素にデジタルビデオデータが出力される必要がある。図２０（ｃ）において表示パネルの配置は、列方向（水平方向）にゲートドライバー２００４、行方向（垂直方向）にソースドライバー２００５を有する構成である。図２０（ｃ）に示す画像を表示するとき、図２０（ｃ）の各画素においては、１フレーム期間において、図２０（ｄ）に示す２ビットのデジタルビデオデータが入力されていることとなる。なお、時間階調方式では、１フレーム期間において、１サブフレーム目に２ビットのデジタルビデオデータのうち、１ビット目または２ビット目のいずれか一方に対応する発光素子の点灯または非点灯を選択し、２フレーム目に２ビットのデジタルビデオデータのうち、１ビット目または２ビット目のいずれか他方に対応する発光素子の点灯または非点灯を選択することになる。
【００１８】
しかしながら、図１８に示すビデオデータ制御回路において、フレームメモリ内に格納されているデータは、所定のデジタル階調例えば時間階調方式であれば、複数のサブフレームを併せて１フレーム分格納されている。そして、横表示用のビデオデータを縦表示用にビデオデータとして読み出しを行うには、格納されたデータの読み出し順序を変更する必要があった。そのため、アクセスするフレームメモリの行レコーダ及び列デコーダへのアクセスが複雑になるため、フレームメモリへのアクセスが頻繁になり、アクセス時間の遅滞を招き、且つ消費電力の増加の原因になっていた。
【００１９】
また、ここでは２ビットの例について示したが、実際に表示装置において用いられるデジタルビデオデータは、さらに多ビットのビデオデータを扱うため、アクセス時間の遅滞及び消費電力の増加は顕在化してくる。
【００２０】
上述のように、従来のビデオデータ制御回路や当該ビデオデータ制御回路を具備する表示装置においては、表示パネルに表示させる画像の縦横変換を行う際にフレームメモリに保持されたビデオデータを読み出す際に、アクセスするメモリの行レコーダ及び列デコーダへのアクセスが複雑化することでアクセス回数が増加し、消費電力が増加していた。
【００２１】
また、表示パネルに表示させる画像の縦横変換を行う際にフレームメモリに格納するためのビデオデータを読み出しにかかる時間が増加するため、表示パネルにおける良好な表示を行うことが難しかった。
【００２２】
そこで本発明では、上述の諸問題を鑑み、所定のデジタル階調で表現するデジタルビデオデータに変換する際、縦横の表示画像の変換を行う上で、フレームメモリに対するアクセス数の増加、ひいては消費電力の増加を招くことなく、表示パネルに良好な表示を行うことを課題としたビデオデータ制御回路及び当該ビデオデータ制御回路を具備する表示装置を提供することを課題とする。
【課題を解決するための手段】
【００２３】
上述の諸問題を解決するため、本発明は所定のデジタル階調で表現するデジタルビデオデータに変換する前にビデオデータ制御回路に設けられたビデオデータ格納部のラインメモリに一旦データを保持する構成を有することを特徴とする。そしてラインメモリに保持するデジタルビデオデータは、第１の順序で当該ラインメモリに書き込まれ、第１の順序とは異なる第２の順序で、当該ラインメモリより読み出された第２のデジタルビデオデータを、ビデオデータ制御回路に設けられたフォーマット変換部に出力することを特徴とする。また、本発明は、当該ビデオデータ制御回路を具備する表示装置、及び当該表示装置を具備する電子機器をその範疇に含む。以下、本発明の具体的な構成について示す。
【００２４】
本発明のビデオデータ制御回路の一は、入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、入力される前記第２のビデオデータを所定のデジタル階調で表示するためビデオデータにフォーマット変換するフォーマット変換部と、を有し、前記ビデオデータ格納部は、第１のラインメモリ及び第２のラインメモリを有し、前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、第１の順序とは異なる第２の順序で書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものである。
【００２５】
また本発明の別の構成のビデオデータ制御回路の一は、入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、入力される前記第２のビデオデータを、１フレーム期間がｎ（ｎは２以上の自然数）個のサブフレーム期間に分割され、前記ｎ個のサブフレーム期間それぞれにおいて、複数の画素それぞれの点灯または非点灯を選択することで階調を表現させるためのビデオデータにフォーマット変換するフォーマット変換部と、を有し、前記ビデオデータ格納部は、第１のラインメモリ及び第２のラインメモリを有し、前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものである。
【００２６】
また本発明において、前記第１のビデオデータ及び前記第２のビデオデータは、多ビットのデジタルビデオデータであってもよい。
【００２７】
また本発明において、前記第１及び第２のラインメモリは、揮発性メモリであってもよい。
【００２８】
また本発明の表示装置の一は、複数の画素を有する表示パネルと、入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、入力される前記第２のビデオデータを所定のデジタル階調で表示するための第３のビデオデータにフォーマット変換するフォーマット変換部とを含み、前記表示パネルに前記第３のビデオデータを供給するビデオデータ制御回路と、を有し、前記ビデオデータ格納部は、第１のラインメモリ及び第２のラインメモリを有し、前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものである。
【００２９】
また別の構成の本発明の一は、複数の画素を有する表示パネルと、入力される第１のビデオデータを、第２のビデオデータに変換して出力するビデオデータ格納部と、入力される前記第２のビデオデータを、１フレーム期間がｎ（ｎは２以上の自然数）個のサブフレーム期間に分割され、前記ｎ個のサブフレーム期間それぞれにおいて、複数の画素それぞれの点灯または非点灯を選択することで階調を表現させるための第３のビデオデータにフォーマット変換するフォーマット変換部とを含み、前記表示パネルに前記第３のビデオデータを供給するビデオデータ制御回路と、を有し、前記ビデオデータ格納部は、第１のラインメモリ及び第２のラインメモリを有し、前記第１のラインメモリまたは前記第２のラインメモリに、第１の順序で前記第１のビデオデータを書き込み、第１の順序とは異なる第２の順序で、書き込まれた前記第１のビデオデータを読み出すことで、前記第１のビデオデータとは異なる前記第２のビデオデータとして前記フォーマット変換部に出力するものである。
【００３０】
また本発明において、前記第１乃至第３のビデオデータは、多ビットのデジタルビデオデータであってもよい。
【００３１】
また本発明において、前記第１及び第２のラインメモリは、揮発性メモリであってもよい。
【００３２】
なお本発明の表示装置には、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた表示装置の他、液晶表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、ゲートラインとソースラインに入力される信号により表示を行う表示装置がその範疇に含まれる。
【００３３】
また本明細書において発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。具体的にはＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）や、無機ＥＬ（Ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ）や、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）に用いられているＭＩＭ型の電子源素子（電子放出素子）等が含まれる。
【００３４】
また表示装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。また表示装置は、液晶素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
【００３５】
なお本発明の表示装置において、各画素に用いられるトランジスタとして、多結晶半導体、微結晶半導体（セミアモルファス半導体を含む）、アモルファス半導体を用いた薄膜トランジスタを用いることができるが、本発明の発光装置に用いられるトランジスタは薄膜トランジスタに限定されない。単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよいし、酸化亜鉛を用いたトランジスタであってもよい。また本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲートを有するマルチゲート構造であっても良い。
【発明の効果】
【００３６】
本発明により、ビデオデータのフォーマット変換を行うためのビデオデータ制御回路及び当該ビデオデータ制御回路を具備する表示装置において、フォーマット変換部のフレームメモリに格納されたビデオデータの読み出しを効率良く行うことができるため、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を行うことができる。
【００３７】
また、本発明においては、ビデオデータのフォーマット変換を行うためのビデオデータ制御回路及び当該ビデオデータ制御回路を具備する表示装置において、第１のラインメモリ及び第２のラインメモリを有する構成にすることにより、フォーマット変換部に入力するためのビデオデータを遅延させ、第１のフレームメモリ及び第２のフレームメモリに書き込む際のタイミングにマージンを持たせることができる。
【００３８】
また、本発明においては、第１のラインメモリ及び第２のラインメモリに格納されたビデオデータの書き込み処理及び読み出し処理、並びに第１のフレームメモリ及び第２のフレームメモリに格納されたビデオデータの書き込み処理及び読み出し処理を順次処理するパイプライン処理を施すことにより、効率よくビデオデータのフォーマットを実際に表示させるフォーマットに変換させる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００４０】
図１に本実施の形態におけるビデオデータ制御回路のブロック図について示し、以下詳細に説明する。なお本発明においてビデオデータ制御回路とは、入力されるデジタルビデオデータを所定のデジタル階調で表示させるためのフォーマットに変換し、表示装置に出力する機能を有するもののことを言う。また本発明において表示装置とは、前述のビデオデータ制御回路に加えて、液晶素子やＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を含む複数の画素を有する表示パネルを具備する構成のことをいう。なお、基板上に複数の画素の他に、それらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたものも含んでもよい。
【００４１】
図１に本発明のビデオデータ制御回路における基本構成について示す。図１に示すビデオデータ制御回路１００は、ビデオデータ格納部１０１、フォーマット変換部１０２を有する。ビデオデータ格納部１０１は、ビデオデータ書き込み部１０３、セレクタ１０４Ａ、セレクタ１０４Ｂ、第１のラインメモリ１０５、第２のラインメモリ１０６、ビデオデータ読み込み部１０７を有する。また、フォーマット変換部１０２は、ビデオデータフォーマット変換部１０８、セレクタ１０９Ａ、セレクタ１０９Ｂ、第１のフレームメモリ１１０、第２のフレームメモリ１１１、表示制御部１１２を有する。また、ビデオデータ制御回路１００における表示制御部１１２より出力されるビデオデータは表示パネル１１３に供給される。また、ビデオデータ制御回路１００は、ビデオデータ格納部１０１におけるビデオデータ読み込み部１０７及びフォーマット変換部１０２における表示制御部１１２に接続され、表示パネル１１３において縦横変換の表示の切り替えに対応してビデオデータ制御回路から出力するビデオデータのフォーマットを切り替えるメモリ制御部１１４を有する。
【００４２】
図１のビデオデータ格納部１０１において、ビデオデータ書き込み部１０３に入力される第１のビデオデータを、セレクタ１０４Ａまたはセレクタ１０４Ｂを介して、第１のラインメモリ１０５または第２のラインメモリ１０６に第１の順序で書き込んでいき、セレクタ１０４Ａまたはセレクタ１０４Ｂを介してビデオデータ読み込み部１０７に第２の順序で読み出される。ビデオデータ格納部１０１におけるビデオデータ読み込み部１０７より出力された第２のビデオデータは、ビデオデータフォーマット変換部１０８に入力され、所定のデジタル階調で表現するためのフォーマットにビデオデータが変換され、セレクタ１０９Ａまたはセレクタ１０９Ｂを介して、フレーム毎のビデオデータが第１のフレームメモリ１１０または第２のフレームメモリ１１１に格納される。第１のフレームメモリ１１０または第２のフレームメモリ１１１に格納されたビデオデータは、表示制御部１１２によって読み出され、第３のビデオデータとして表示パネル１１３に出力される。また、ビデオデータ制御回路１００においては、ビデオデータ格納部１０１におけるビデオデータ読み込み部１０７及びフォーマット変換部における表示制御部を制御して、表示パネルにおける縦横変換等の制御により出力する信号のフォーマットを切り替えるメモリ制御部１１４によりセレクタ１０４Ａ及びセレクタ１０４Ｂ並びにセレクタ１０９Ａ及びセレクタ１０９Ｂを制御している。
【００４３】
図１において、ビデオデータ格納部１０１におけるビデオデータ読み込み部１０７は、セレクタ１０４Ａ及びセレクタ１０４Ｂを制御することで（図１における点線矢印を参照）、ビデオデータ書き込み部１０３より入力される第１のビデオデータを第１のラインメモリ１０５または第２のラインメモリ１０６へのビデオデータ書き込み部１０３より入力される第１のビデオデータの書き込みを制御する。また、第１のビデオデータを第１のラインメモリ１０５または第２のラインメモリ１０６のいずれか一方の所定のアドレスに書き込んでいる際に、第１のラインメモリ１０５または第２のラインメモリ１０６のいずれか他方に格納された第２のビデオデータは、セレクタ１０４Ａ及びセレクタ１０４Ｂを制御することによりビデオデータ読み込み部１０７に読み出される。
【００４４】
また図１において、フォーマット変換部１０２における表示制御部１１２は、セレクタ１０９Ａ及びセレクタ１０９Ｂを制御することで（図１における点線矢印を参照）ビデオデータフォーマット変換部１０８を介してフォーマット変換されたビデオデータをフレーム毎に切り替えて、第１のフレームメモリ１１０または第２のフレームメモリ１１１へのフォーマット変換されたビデオデータの書き込みを制御する。また、フォーマット変換されたビデオデータを第１のフレームメモリ１１０または第２のフレームメモリ１１１のいずれか一方に書き込んでいる際に、第１のフレームメモリ１１０または第２のフレームメモリ１１１のいずれか他方に格納された第３のビデオデータは、セレクタ１０９Ａ及びセレクタ１０９Ｂを制御することにより表示制御部１１２に読み出される。
【００４５】
なお、セレクタ１０４Ａ及びセレクタ１０４Ｂを制御するビデオデータ読み込み部１０７及びセレクタ１０９Ａ及びセレクタ１０９Ｂを制御する表示制御部１１２は、ビデオデータ制御回路１００に設けられたメモリ制御部１１４によって制御される。メモリ制御部１１４は、表示パネル１１３における縦横変換に対応して第１のラインメモリ１０５及び第２のラインメモリ１０６、または第１のフレームメモリ１１０及び第２のフレームメモリ１１１に格納されるビデオデータの書き込みや読み出しを制御する。
【００４６】
なお、本発明においては、第１のラインメモリ１０５または第２のラインメモリ１０６に格納される第１のビデオデータは、第１のラインメモリ１０５または第２のラインメモリ１０６へのデータ入出力用のバス幅に依存して順次格納され、そして読み出されるものとして説明する。第１のラインメモリ１０５または第２のラインメモリ１０６に第１の順序で書き込まれ、第２の順序で読み出されることにより並び替えられたビデオデータを本明細書においては、第２のビデオデータという。また、第１のフレームメモリ１１０または第２のフレームメモリ１１１に格納されるフォーマット変換後の第２のビデオデータは、第１のフレームメモリ１１０または第２のフレームメモリ１１１へのデータ入出力用のバス幅に依存して順次格納され、そして読み出されるものとして説明する。第１のフレームメモリ１１０または第２のフレームメモリ１１１に一旦格納され、読み出されることにより、所定のデジタル階調であり且つ表示パネル１１３で縦横変換して表示することのできるよう変換されたビデオデータを本明細書においては、第３のビデオデータという。
【００４７】
次に図２を用いて本発明のビデオデータ制御回路の構成について説明する。図２においては、図１で説明した構成について、第１のラインメモリ１０５または第２のラインメモリ１０６へのデータ入出力用のデータバス幅２０１、第１のフレームメモリ１１０または第２のフレームメモリ１１１へのデータ入出力用のデータバス幅２０２、第１のビデオデータ２０３、第２のビデオデータ２０４、第３のビデオデータ２０５の入出力について示している。
【００４８】
本発明は、第１のラインメモリ１０５及び第２のラインメモリ１０６におけるデータ入出力用のデータバス幅２０１と、第１のフレームメモリ１１０及び第２のフレームメモリ１１１におけるデータ入出力用のデータバス幅２０２を、同じバス幅の構成にするものである。以下、本発明における第１のラインメモリ１０５または第２のラインメモリ１０６における第１のビデオデータの書き込み及び第２のビデオデータの読みだしについて具体例を使って図３、図４、図５にて説明する。なお、図３、図４、図５における例は、データ入出力用のバス幅（以下、データバス幅という）が２本、入力される第１のビデオデータは２ビットのビデオデータである例を説明する。なお図３乃至図５で説明する第１及び第２のラインメモリ、第１及び第２のフレームメモリの構成は、図１、図２において説明した第１及び第２のラインメモリ、第１及び第２のフレームメモリと同じ構成である。
【００４９】
まず、図１におけるビデオデータ格納部１０１におけるビデオデータ書き込み部１０３においては、図３（ａ）に示すように表示パネルで表示を行うような第１のビデオデータ２０３が入力されている。なお、第１のビデオデータは、表示パネルにおいて縦表示でアルファベットの”Ｔ”の表示を行うためのビデオデータである。
【００５０】
はじめに図３（ｂ）に示すように、第１のラインメモリ１０５または第２のラインメモリ１０６のデータバス幅の分のビデオデータ、すなわち図３（ａ）における表示パネルの２行分（１行目、２行目）のビデオデータを第１のラインメモリ１０５に書き込む（ｓｔｅｐ１）。第１のラインメモリ１０５への書き込みは、表示パネル１１３における１行目及び２行目のビデオデータを１列目から２列目、３列目と順に書き込んでいく。
【００５１】
なお、第１のラインメモリ１０５及び第２のラインメモリ１０６におけるビデオデータの格納について説明するため、第１のラインメモリ１０５及び第２のラインメモリ１０６のアドレスを行方向として”ｘ方向”、列方向として”ｙ方向”、奥行き方向として”ｚ方向”とする。すなわち、図３（ｂ）における第１のラインメモリへのビデオデータの書き込みは、１行目、２行目のビデオデータがｘ方向に行われ、１乃至５列目のビデオデータがｙ方向に行われ、１ビット目、２ビット目のビデオデータはｚ方向に順次行われるものである。なお、本明細書においては、第１のラインメモリ、第２のラインメモリ、第１のフレームメモリ、及び第２のフレームメモリは、図６に示すようにｘ方向及びｙ方向で表される方向をアドレス方向、またｚ方向をデータバス幅方向として以下、説明する。なお、アドレス方向であるｘ方向及びｙ方向は、説明上呼称したものであり、特定の場所、方向を指すものではないものとして付記する。また、図６におけるデータバス幅は、入力されるビデオデータのビット数に対応することが望ましく、本実施の形態で説明する２ビットのビデオデータが各メモリに入力される場合においては、２本のデータバス幅であることが望ましい。なお、本発明は、メモリの処理速度によっては、ｐビット（ｐは自然数）のビデオデータの入力に対して、２ｐ本のデータバス幅であったり、０．５ｐ本のデータバス幅であったりする構成も取り得る。但し、メモリの大型化を考慮するとビデオデータのビット数と同数のデータバス幅が好ましい。
【００５２】
図３（ｂ）におけるｓｔｅｐ１を言い換えると、第１のビデオデータのビット数に対応する第１の第１のラインメモリ１０５または第２のラインメモリ１０６のバス幅の分のビデオデータが第１のラインメモリのｚ方向に順次書き込まれ、表示パネルの２行分（１行目、２行目）のビデオデータが第１のラインメモリのｙ方向に書き込まれていき、ｙ方向に書き込み終えると、表示パネル１１３における１行目から２行目と順に第１のラインメモリのｘ方向に書き込まれていく。
【００５３】
なお、図３（ｂ）〜図３（ｅ）において、２×５のブロック（図面向かって左下、図面向かって右上）は１ビット目のビデオデータ、２ビット目のビデオデータをそれぞれ格納している。
【００５４】
次に図３（ｃ）に示すように、第１のビデオデータのビット数に対応する第１のラインメモリ１０５または第２のラインメモリ１０６のバス幅の分のビデオデータが第２のラインメモリのｚ方向に順次書き込まれ、図３（ａ）における表示パネルの２行分（３行目、４行目）のビデオデータが第２のラインメモリのｙ方向に書き込まれていき、ｙ方向に書き込み終えると、表示パネル１１３における３行目から４行目へと順に第１のラインメモリのｘ方向に書き込まれていく。また第２のラインメモリへの書き込みと同時に、ｓｔｅｐ１において第１のラインメモリに書き込まれたビデオデータを読み出す。図３（ｃ）における第１のラインメモリ１０５からのビデオデータの読み出しは、第１のビデオデータのビット数に対応する第１のラインメモリ１０５または第２のラインメモリ１０６のバス幅の分のビデオデータが第１のラインメモリのｚ方向に順次読み出され、１行目、１列目のビデオデータが書き込まれた第１のラインメモリのアドレスよりｘ方向に読み出していき、ｘ方向に読み出し終えると表示パネル１１３における１列目から２列目、３列目と順に第１のラインメモリのｙ方向に読み出していく（ｓｔｅｐ２）。
【００５５】
次に図３（ｄ）に示すように、第１のビデオデータのビット数に対応する第１のラインメモリ１０５または第２のラインメモリ１０６のバス幅の分のビデオデータが第１のラインメモリのｚ方向に順次書き込まれ、図３（ａ）における表示パネルの２行分（５行目、６行目）のビデオデータが第１のラインメモリのｙ方向に書き込まれていき、ｙ方向に書き込み終えると、表示パネル１１３における５行目から６行目へと順に第１のラインメモリのｘ方向に書き込まれていく。また第１のラインメモリへの書き込みと同時に、ｓｔｅｐ２において第２のラインメモリに書き込まれたビデオデータを読み出す。図３（ｄ）における第２のラインメモリ１０６からのビデオデータの読み出しは、第１のビデオデータのビット数に対応する第１のラインメモリ１０５または第２のラインメモリ１０６のバス幅の分のビデオデータが第２のラインメモリのｚ方向に順次読み出され、３行目、１列目のビデオデータが書き込まれた第２のラインメモリのアドレスよりｘ方向に読み出していき、ｘ方向に読み出し終えると表示パネル１１３における１列目から２列目、３列目と順に第２のラインメモリのｙ方向に読み出していく（ｓｔｅｐ３）。
【００５６】
次に図３（ｅ）に示すように、ｓｔｅｐ３において第１のラインメモリに書き込まれたビデオデータを読み出す。図３（ｅ）における第１のラインメモリ１０５からのビデオデータの読み出しは、第１のビデオデータのビット数に対応する第１のラインメモリ１０５または第２のラインメモリ１０６のバス幅の分のビデオデータが第１のラインメモリのｚ方向に順次読み出され、５行目、１列目のビデオデータが書き込まれた第１のラインメモリのアドレスよりｘ方向に読み出していき、ｘ方向に読み出し終えると表示パネル１１３における１列目から２列目、３列目と順に第１のラインメモリのｙ方向に読み出していく（ｓｔｅｐ４）。
【００５７】
すなわち、上記図３（ｂ）〜（ｅ）に示した例においては、第１のラインメモリまたは第２のラインメモリに対する書き込みが行われる方向、すなわちｙ方向から順に書き込んでいき、次いでｘ方向に書き込んで行く順序が本発明における第１の順序である。また対して、第１のラインメモリまたは第２のラインメモリに対する読みだしが行われる方向、すなわちｘ方向から順に読み出していき、次いでｙ方向に読み出していく順序が本発明における第２の順序である。本実施の形態においては、表示パネルにおける縦横変換を行うために上述のような第１の順序及び第２の順序を取り得るがこれに限定されず、第１の順序と第２の順序をことなわせて読み出すことで本発明と同様の効果を奏するものであると言える。
【００５８】
なお、本実施の形態においては、画素が６行５列の表示パネルに２ビットのビデオデータが入力され表示を行う例を挙げて説明をしているが、実際には本発明は、ｍ行ｎ列（ｍ、ｎは２以上の自然数）の画素を有する表示パネルにｓビット（ｓは自然数）のビデオデータが入力され表示を行う場合において有用であることを付記する。また第１のラインメモリ及び第２のラインメモリのメモリ容量や使用するメモリのアドレス数は入力される第１のビデオデータの大きさに合わせて適宜選択すればよい。
【００５９】
また、第１のビデオデータの第１のラインメモリ１０５又は第２のラインメモリ１０６への書き込み及び読み出しのタイミングチャートについて簡単に説明する。図７に示す同期信号（ＳＹＮＣ）、第１のラインメモリ１０５への書き込み及び読み出し、第２のラインメモリ１０６への書き込み及び読み出しのタイミングチャートについて説明する。
【００６０】
図７に示すように同期信号が切り替わるとともに、第１のラインメモリ１０５への書き込みと第２のラインメモリ１０６への読み出しが、第１のラインメモリ１０５への読み出しと第２のラインメモリ１０６への書き込みに切り替わる。図５に示すように、本実施の形態のビデオデータ制御回路は、第１のラインメモリ１０５または第２のラインメモリ１０６が交互に書き込みまたは読み出しを行うことによって、大容量・高速動作のメモリを必要とすることなく、メモリアクセスタイミングのマージンをとることができる。また本実施の形態のビデオデータ制御回路は、ビデオデータの情報量が増えたとしても、大容量のＲＡＭを用いることなく高速動作ができ、製品の小型化・低製造コスト化、低消費電力化を実現することができる。
【００６１】
また、第１のラインメモリ１０５及び第２のラインメモリ１０６に用いるメモリとしては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられるが、これらに限定されず、一般に用いられる記憶素子を用いることができる。但し、ＤＲＡＭを用いる場合には、定期的なリフレッシュ機能を付加する必要がある。
【００６２】
次に図４を用いて、第１のラインメモリ１０５及び第２のラインメモリ１０６より読み出された第２のビデオデータが、フォーマット変換部を介して、第１のフレームメモリまたは第２のフレームメモリに書き込まれる際の動作について、図３と同様に、引き続き具体的な例を挙げて説明する。
【００６３】
図３（ｃ）、図３（ｄ）、図３（ｅ）のｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４において、第１のラインメモリ１０５または第２のラインメモリ１０６より読み出された第２のビデオデータは、第１のフレームメモリ１１０及び第２のフレームメモリ１１１に１フレーム毎のビデオデータに分けて格納される。図４においては、第１のラインメモリまたは第２のラインメモリにおいて第２のビデオデータが読み出された順に第１のフレームメモリ及び第２のフレームメモリへの書き込みが行われる（図４中の第１の読み出し、第２の読み出し、及び第３の読み出し）。なお、第１のフレームメモリ、または第２のフレームメモリへの書き込みは、読み出しが行われやすいように、隣接するアドレスに書き込みが行われることが望ましい。
【００６４】
また次に図４において説明した第１のフレームメモリ及び第２のフレームメモリに書き込まれたビデオデータの読み出しについて説明する。図４に示すように第１のフレームメモリまたは第２のフレームメモリに格納されたビデオデータは図５（ａ）に示すように各アドレスより読み出す。その結果、第１のフレームメモリまたは第２のフレームメモリに書き込まれたビデオデータが読み出され、各ビットにおける表示パネルに出力される第３のビデオデータとして出力することができる。すなわち、時間階調方式でいうと、１ビット目のサブフレームのビデオデータに対応するデータが図５（ｂ）に示すように出力することができる。また時間階調方式でいうと、２ビット目のサブフレームのビデオデータに対応するデータが図５（ｃ）に示すように出力することができる。すなわち、第３のビデオデータとして所定のフォーマットに変換され、且つビデオデータの縦横変換がなされた図５（ｂ）、図５（ｃ）に示した如くビデオデータの出力をおこなうことができる。
【００６５】
なお、本実施の形態においては、入力されるビデオデータを縦横変換する例として、画素が６行５列の表示パネルを左方向に９０°回転させたパネル（画素が５行６列の表示パネル）にビデオデータを入力する例について示したが、本発明はこれに限定されるものではないことを付記する。表示パネルに入力されるビデオデータを所定のデジタル階調で表現し、かつ表示パネルに表示を行うために並び替えを要するビデオデータ制御回路及び当該ビデオデータ制御回路を具備する表示装置であれば適用することができる。
【００６６】
次に本発明の構成における第１のラインメモリ及び第２のラインメモリ、第１のフレームメモリ及び第２のフレームメモリへのビデオデータの書き込みのタイミングについて説明し、本発明のメリットについて説明する。
【００６７】
図８に示すタイミングチャートは、フレームクロック（フレームＣＫ）と、第１のビデオデータ、第１のフレームメモリまたは第２のフレームメモリへの書き込みのタイミングについて示したものである。本発明は、図８に示すように、ビデオデータ格納部に一旦第１のビデオデータを格納し、その後フレームメモリへの書き込みを行うことによって、１フレーム期間以上のマージンを確保することができる。そのため表示パネルの大画面化に伴い、ビデオデータの情報量が増え、より読み出しや書き込みの高速動作が可能なビデオデータ制御回路が要求された場合であっても、時間的なマージンを設けることができる。
【００６８】
また本発明のビデオデータ格納部及びビデオデータフォーマット変換部を有する構成にすることで、時間的なマージンを設けることができる。その結果、各メモリにおけるビデオデータの書き込みや読み出しの処理を順次処理していくことにより、処理速度を低下させることなく行うことができる。すなわち複数の命令の処理の依存関係に伴う処理の中断であるパイプラインハザードを防ぐといった所謂パイプライン処理による処理速度の向上を図ることができる。
【００６９】
また、本発明により、表示パネルにおいて横表示もしくは縦表示のいずれか一方の表示を行うためのビデオデータを、ビデオデータの並び替えをラインメモリ及びフレームメモリを用いて行うことにより、フレームメモリにおいてビデオデータをサブフレーム毎に分割した際に、フレームメモリに格納されたビデオデータの読み出しを効率良く行うことができるため、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を行うことができる。
【００７０】
なお、本実施の形態は、本明細書中の他の実施の形態及び実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【００７１】
（実施の形態２）
実施の形態２では、図１、図２の表示パネル１１３の例について図９を用いて説明する。図５（Ａ）において、表示パネル１１３は、マトリクス状に配置された複数の画素９００よりなる画素部９０１を有する。画素部９０１は、画素９００毎に薄膜トランジスタ等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。画素９００の表示素子として、エレクトロルミネッセンス素子等の発光素子を設けても良いし、液晶素子を設けても良い。画素９００の表示素子として発光素子を設ける場合、画素９００は画像信号ＶＤによって発光状態（明）または非発光状態（暗）が選択される。
【００７２】
なお、図９（Ｂ）に示すように、画素部９０１が形成された基板と同じ基板上に画素部９０１を駆動する駆動回路を設けても良い。図９（Ｂ）において図９（Ａ）と同じ部分は同じ符号を用いて示し説明は省略する。図９（Ｂ）では、駆動回路として第１の駆動回路９０３及び第２の駆動回路９０４を示した。なおこれに限定されず、第１の駆動回路９０３、第２の駆動回路９０４の他に更に駆動回路を設けても良い。駆動回路は、別基板上に形成され画素部９０１が形成された基板上に実装されていても良い。また、駆動回路は、画素部９０１が形成された基板と同一基板上に画素９００の有する薄膜トランジスタと同じ工程で形成された薄膜トランジスタを用いて形成されていても良い。薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていてもよいし非晶質半導体で形成されていても良い。
【００７３】
本実施の形態は、他の実施の形態及び実施例と自由に組み合わせて実施することが可能である。すなわち本実施の形態で述べた表示パネルを具備する表示装置は、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【００７４】
（実施の形態３）
図１０（Ａ）に、図９（Ａ）や図９（Ｂ）で示した画素部９０１の構成例（以下、第１の構成という）を示す。画素部９０１は、複数の第１の信号線Ｓ１〜Ｓｐ（ｐは自然数）と、複数の第１の信号線Ｓ１〜Ｓｐと交差するように設けられた複数の第２の信号線Ｇ１〜Ｇｑ（ｑは自然数）と、第１の信号線Ｓ１〜Ｓｐと第２の信号線Ｇ１〜Ｇｑの交差部毎に設けられた画素１０００とを有する。
【００７５】
図１０（Ａ）の画素１０００の構成を図１０（Ｂ）に示す。図１０（Ｂ）では、複数の第１の信号線Ｓ１〜Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の第２の信号線Ｇ１〜Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素１０００を示す。画素１０００は、第１のトランジスタ１００１と、第２のトランジスタ１００２と、容量素子１００３と、発光素子１００４とを有する。なお、本実施の形態では、発光素子１００４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子１００３として、第２のトランジスタ１００２の寄生容量等を積極的に利用してもよい。第１のトランジスタ１００１及び第２のトランジスタ１００２は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素１０００を構成するトランジスタとして、薄膜トランジスタを用いることができる。
【００７６】
第１のトランジスタ１００１のゲートは第２の信号線Ｇｙに接続され、第１のトランジスタ１００１のソース及びドレインの一方は第１の信号線Ｓｘに接続され、他方は第２のトランジスタ１００２のゲート及び容量素子１００３の一方の電極に接続される。容量素子１００３の他方の電極は、電位Ｖ３が与えられる端子１００５に接続される。第２のトランジスタ１００２のソース及びドレインの一方は発光素子１００４の一方の電極に接続され、他方は電位Ｖ２が与えられる端子１００６に接続される。発光素子１００４の他方の電極は、電位Ｖ１が与えられる端子１００７に接続される。
【００７７】
図１０（Ａ）及び図１０（Ｂ）に示した画素部９０１の表示方法について説明する。
【００７８】
１フレーム期間中の複数のサブフレーム期間各々において、画素部９０１の全ての画素１０００に画像信号を入力する。入力される画像信号はデジタルの信号である。全ての画素１０００に画像信号を入力する方法について、以下に説明する。複数の第２の信号線Ｇ１〜Ｇｑのうち１本が選択されている間に複数の第１の信号線Ｓ１〜Ｓｐ全てに画像信号を入力する。こうして、画素部９０１の１行の画素に画像信号を入力する。複数の第２の信号線Ｇ１〜Ｇｑを順に選択し同様の動作を行って、画素部９０１の全ての画素１０００に画像信号を入力する。
【００７９】
複数の第２の信号線Ｇ１〜Ｇｑのうちの１本Ｇｙが選択され、複数の第１の信号線Ｓ１〜Ｓｐのうちの１本Ｓｘから画像信号が入力された画素１０００の動作について説明する。第２の信号線Ｇｙが選択されると、第１のトランジスタ１００１がオン状態となる。トランジスタのオン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ１００１がオン状態となると、第１の信号線Ｓｘに入力された画像信号は、第１のトランジスタ１００１を介して第２のトランジスタ１００２のゲートに入力される。第２のトランジスタ１００２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジスタ１００２のオン状態が選択されると、第２のトランジスタ１００２のドレイン電流が発光素子１００４に流れ、発光素子１００４は発光する。
【００８０】
電位Ｖ２と電位Ｖ３とは、第２のトランジスタ１００２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ２と電位Ｖ３とを同じ電位としてもよい。電位Ｖ２と電位Ｖ３とを同じ電位とする場合は、端子１００５と端子１００６とを同じ配線に接続しても良い。電位Ｖ１と電位Ｖ２とは、発光素子１００４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子１００４に電流を流し、発光素子１００４を発光させる。
【００８１】
なお、本実施の形態において、トランジスタがオンしているとは、トランジスタのゲートとソース間の電圧がその閾値電圧を超え、ソースとドレイン間に電流が流れる状態を指し、トランジスタがオフしているとは、トランジスタのゲートとソース間の電圧がその閾値電圧を下回り、ソースとドレイン間に電流が流れていない状態を指す。
【００８２】
また、本実施の形態において、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）がある。
【００８３】
なお、本実施の形態において、接続されているとは、電気的に接続されているものとする。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。
【００８４】
なお、本実施の形態において表示素子として発光素子を例として説明したが、ゲートライン及びソースラインによる駆動を行うアクティブマトリクス型の表示装置において、表示を行う表示素子であればよい。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を表示素子として適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
【００８５】
本実施の形態は、他の実施の形態及び実施例と自由に組み合わせて実施することが可能である。すなわち本実施の形態で述べた画素部を具備する表示装置は、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【００８６】
（実施の形態４）
図１１（Ａ）に、図９（Ａ）や図９（Ｂ）で示した画素部９０１の構成例を示す。図１１（Ａ）では、実施の形態３で示した第１の構成とは異なる例（以下、第２の構成という）を示す。画素部９０１は、複数の第１の信号線Ｓ１〜Ｓｐ（ｐは自然数）と、複数の第１の信号線Ｓ１〜Ｓｐと交差するように設けられた複数の第２の信号線Ｇ１〜Ｇｑ（ｑは自然数）及び複数の第３の信号線Ｒ１〜Ｒｑと、第１の信号線Ｓ１〜Ｓｐと第２の信号線Ｇ１〜Ｇｑ及び第３の信号線Ｒ１〜Ｒｑの交差部毎に設けられた画素１１００とを有する。
【００８７】
図１１（Ａ）の画素１１００の構成を図１１（Ｂ）に示す。図１１（Ｂ）では、複数の第１の信号線Ｓ１〜Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の第２の信号線Ｇ１〜Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）及び複数の第３の信号線Ｒ１〜Ｒｑのうちの１本Ｒｙとの交差部に形成された画素１１００を示す。なお、図１１（Ｂ）に示す構成の画素において、図１０（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図１１（Ｂ）では、図１０（Ｂ）で示した画素１０００において、第３のトランジスタ１１０１を有する点で異なる。第３のトランジスタ１１０１は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素１１００を構成するトランジスタとして、薄膜トランジスタを用いることができる。
【００８８】
第３のトランジスタ１１０１のゲートは第３の信号線Ｒｙに接続され、第３のトランジスタ１１０１のソース及びドレインの一方は第２のトランジスタ１００２のゲート及び容量素子１００３の一方の電極に接続され、他方は電位Ｖ４が与えられる端子１１０２に接続される。
【００８９】
図１１（Ａ）及び図１１（Ｂ）に示した画素部９０１の表示方法について説明する。
【００９０】
発光素子１００４を発光させる方法は、実施の形態３で説明した方法と同じである。図１１（Ａ）及び図１１（Ｂ）で示す構成の画素では、第３の信号線Ｒｙ及び第３のトランジスタ１１０１を有することによって、第１の信号線Ｓｘから入力される画像信号に関わらず、画素１１００の発光素子１００４を非発光とすることができる点に特徴がある。第３の信号線Ｒｙに入力される信号によって、画素１１００の発光素子１００４が発光する時間を設定することができる。こうして、第２の信号線Ｇ１〜Ｇｑを順に選択し全ての第２の信号線Ｇ１〜Ｇｑを選択する期間よりも短い発光期間を設定することができる。
【００９１】
電位Ｖ４は、第３のトランジスタ１１０１がオン状態となった際に第２のトランジスタ１００２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ１１０１がオン状態となった際に、電位Ｖ３と同じ電位になるように電位Ｖ４を設定することができる。電位Ｖ３と電位Ｖ４とを同じ電位とすることによって、容量素子１００３に保持された電荷を放電し、第２のトランジスタ１００２のソースとゲート間の電圧をゼロとして第２のトランジスタ１００２をオフ状態とすることができる。なお、電位Ｖ３と電位Ｖ４とを同じ電位とする場合は、端子１００５と端子１１０２とを同じ配線に接続しても良い。
【００９２】
なお、第３のトランジスタ１１０１は、図１１（Ｂ）に示した配置に限定されない。例えば、第２のトランジスタ１００２と直列に第３のトランジスタ１１０１を配置してもよい。この構成では、第３の信号線Ｒｙに入力される信号により、第３のトランジスタ１１０１をオフ状態にすることによって、発光素子１００４に流れる電流を遮断し、発光素子１００４を非発光とすることができる。
【００９３】
図１１（Ｂ）で示した第３のトランジスタ１１０１の代わりにダイオードを用いることもできる。第３のトランジスタ１１０１の代わりにダイオードを用いた画素の構成を図１１（Ｃ）に示す。なお、図１１（Ｃ）において図１１（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード１１７１の一方の電極は第３の信号線Ｒｙに接続され、他方の電極は第２のトランジスタ１００２のゲート及び容量素子１００３の一方の電極に接続されている。
【００９４】
ダイオード１１７１は一方の電極から他方の電極に電流を流す。第２のトランジスタ１００２をｐチャネル型のトランジスタとする。ダイオード１１７１の一方の電極の電位を上昇させることによって、第２のトランジスタ１００２のゲートの電位を上昇させ、第２のトランジスタ１００２をオフ状態とすることができる。
【００９５】
図１１（Ｃ）では、ダイオード１１７１は、第３の信号線Ｒｙに接続された一方の電極から第２のトランジスタ１００２のゲートに接続された他方の電極に電流を流すとし、第２のトランジスタ１００２をｐチャネル型のトランジスタとした構成を示したがこれに限定されない。ダイオード１１７１は、第２のトランジスタ１００２のゲートに接続された他方の電極から第３の信号線Ｒｙに接続された一方の電極に電流を流すとし、第２のトランジスタ１００２をｎチャネル型のトランジスタとした構成としてもよい。第２のトランジスタ１００２がｎチャネル型のトランジスタのときは、ダイオード１１７１の一方の電極の電位を下降させることによって、第２のトランジスタ１００２のゲートの電位を下降させ、第２のトランジスタ１００２をオフ状態とすることができる。
【００９６】
ダイオード１１７１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すものとする。ダイオード接続されたトランジスタとしては、ｐチャネル型のトランジスタを用いても良いしｎチャネル型のトランジスタを用いても良い。
【００９７】
本実施の形態は、他の実施の形態及び実施例と自由に組み合わせて実施することが可能である。すなわち本実施の形態で述べた画素部を具備する表示装置は、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【実施例１】
【００９８】
本実施例では、画素を実際に作製した例について説明する。図１２（Ａ）及び図１２（Ｂ）は、第３の実施の形態乃至第５の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示素子として発光素子を用いた例を示す。
【００９９】
図１２（Ａ）及び図１２（Ｂ）において、１２００は基板、１２０１は下地膜、１２０２は半導体層、１２５２は半導体層、１２０３は第１の絶縁膜、１２０４はゲート電極、１２５４は電極、１２０５は第２の絶縁膜、１２０６は電極、１２０７は第１の電極、１２０８は第３の絶縁膜、１２０９は発光層、１２１０は第２の電極である。１２５０はＴＦＴ、１２１１は発光素子、１２５１は容量素子である。図１２では、画素を構成する素子として、ＴＦＴ１２５０と、容量素子１２５１とを代表で示した。図１２（Ａ）の構成について説明する。
【０１００】
基板１２００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１２００の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などの研磨により平坦化しておいても良い。
【０１０１】
下地膜１２０１としては、酸化珪素や、窒化珪素または窒化酸化珪素（ＳｉＯｘＮｙまたはＳｉＮｘＯｙ  但しｘ＞ｙ）などの絶縁膜を用いることができる。下地膜１２０１によって、基板１２００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１２０２に拡散しＴＦＴ１２５０の特性に悪影響をおよぼすのを防ぐことができる。図１２では、下地膜１２０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜１２０１を必ずしも設ける必要はない。
【０１０２】
半導体層１２０２及び半導体層１２５２としては、任意の形状に加工された結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ（ラピットサーマルアニール）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１２０２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記一対の不純物領域よりも前記不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層１２５２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。
【０１０３】
第１の絶縁膜１２０３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。
【０１０４】
ゲート電極１２０４及び電極１２５４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる、単層または積層構造を用いることができる。
【０１０５】
ＴＦＴ１２５０は、半導体層１２０２と、ゲート電極１２０４と、半導体層１２０２とゲート電極１２０４との間の第１の絶縁膜１２０３とによって構成される。図１２では、画素を構成するＴＦＴとして、発光素子１２１１の第１の電極１２０７に接続されたＴＦＴ１２５０のみを示したが、複数のＴＦＴを有する構成としてもよい。また、本実施例では、ＴＦＴ１２５０をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。
【０１０６】
容量素子１２５１は、第１の絶縁膜１２０３を誘電体とし、第１の絶縁膜１２０３を挟んで対向する半導体層１２５２と電極１２５４とを一対の電極として構成される。なお、図１２では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１２５０の半導体層１２０２と同時に形成される半導体層１２５２とし、他方の電極をＴＦＴ１２５０のゲート電極１２０４と同時に形成される電極１２５４とした例を示したが、この構成に限定されない。
【０１０７】
第２の絶縁膜１２０５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
【０１０８】
また、第２の絶縁膜１２０５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることもできる。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）を用いることができる。さらには、置換基としてフルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１０９】
電極１２０６としては、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕから選ばれた一種の元素からなる膜や該元素を複数含む合金からなる膜からなる、単層または積層構造を用いることができる。更に、電極１２０６としては、該元素を一種または複数と、Ｎｉ、Ｃ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる膜からなる、単層または積層構造を用いることができる。
【０１１０】
第１の電極１２０７及び第２の電極１２１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることができる。透光性酸化物導電材料としては、ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）や、ＩＴＯ及び酸化チタンを含む酸化インジウムスズ（以下、ＩＴＴＯと記す）や、ＩＴＯ及び酸化モリブデンを含む酸化インジウムスズ（以下、ＩＴＭＯと記す）を用いることもできる。更に、透光性酸化物導電材料として、ＩＴＯにチタン、モリブデン又はガリウムを添加したものや、酸化珪素を含んだ酸化インジウムにさらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成されたものを用いても良い。
【０１１１】
第１の電極１２０７及び第２の電極１２１０の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
【０１１２】
第３の絶縁膜１２０８としては、第２の絶縁膜１２０５と同様の材料を用いて形成することができる。第３の絶縁膜１２０８は、第１の電極１２０７の端部を覆うように第１の電極１２０７の周辺に形成され、隣り合う画素において発光層１２０９を分離する機能を有する。
【０１１３】
発光層１２０９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機材料、無機材料を用いることが可能である。有機材料として、高分子、中分子、低分子のいずれの材料も用いることが可能である。
【０１１４】
発光素子１２１１は、発光層１２０９と、発光層１２０９を介して重なる第１の電極１２０７及び第２の電極１２１０とによって構成される。第１の電極１２０７及び第２の電極１２１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１２１１は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
【０１１５】
図１２（Ｂ）の構成について説明する。なお、図１２（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１１６】
図１２（Ｂ）は、図１２（Ａ）において、第２の絶縁膜１２０５と第３の絶縁膜１２０８の間に絶縁膜１２５８を有する構成である。電極１２０６と第１の電極１２０７とは、絶縁膜１２５８に設けられたコンタクトホールにおいて、電極１２５６によって接続されている。
【０１１７】
絶縁膜１２５８は、第２の絶縁膜１２０５と同様の構成とすることができる。電極１２５６は、電極１２０６と同様の構成とすることができる。
【０１１８】
本実施例は、上記実施の形態及び他の実施例の記載と自由に組み合わせて実施することができる。すなわち本実施例で述べたパネルを具備する表示装置はフレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【実施例２】
【０１１９】
本実施例では、画素の形成された基板の封止を行った構成について、図１３を用いて説明する。図１３（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図１３（Ｂ）、図１３（Ｃ）はそれぞれ図１３（Ａ）のＡ−Ａ’における断面図である。図１３（Ｂ）と図１３（Ｃ）とは、異なる方法で封止を行った例である。
【０１２０】
図１３（Ａ）乃至図１３（Ｃ）において、基板１３０１上には、複数の画素を有する画素部１３０２が配置され、画素部１３０２を囲むようにしてシール材１３０６が設けられており、対向基板１３０７が貼り付けられている。画素の構造については、上記実施の形態や、実施例で示した構成を用いることができる。
【０１２１】
図１３（Ｂ）の表示パネルでは、シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタを保護する保護膜１３２３が設けられる。画素部１３０２に配置された発光素子から発せられる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着と画素部１３０２の封止とを同時に行っても良い。
【０１２２】
図１３（Ｃ）に示した表示パネルでは、シール材１３０６を接着層として用いて対向基板１３２４が貼り付けられ、基板１３０１、シール材１３０６及び対向基板１３２４によって密閉空間１３０８が形成される。対向基板１３２４には予め凹部の中に吸湿剤１３０９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
【０１２３】
基板１３０１上には、画素部１３０２等に信号を伝達するための入力端子部１３１１が設けられ、該入力端子部１３１１へはＦＰＣ１３１２（フレキシブルプリントサーキット）を介して映像信号等の信号が伝達される。入力端子部１３１１では、基板１３０１上に形成された配線とＦＰＣ１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。
【０１２４】
画素部１３０２が形成された基板１３０１上に、画素部１３０２に信号を入力する駆動回路が一体形成されていても良い。画素部１３０２に信号を入力する駆動回路をＩＣチップで形成し、基板１３０１上にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏ  Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板１３０１上に配置しても良い。
【０１２５】
本実施例は、実施の形態、他の実施例と自由に組み合わせて実施することができる。すなわち本実施例で述べた構成を含む表示装置はフレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【実施例３】
【０１２６】
本実施例では、上記実施例で説明した発光素子に適用することのできる他の構成を、図１４及び図１５を用いて説明する。
【０１２７】
エレクトロルミネセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１２８】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。前者は、発光材料の粒子をバインダ中に分散させた電界発光層を有し、後者は、発光材料の薄膜からなる電界発光層を有している点に違いはあるが、高電界で加速された電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオンの内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機ＥＬではドナー−アクセプター再結合型発光、薄膜型無機ＥＬ素子では局在型発光である場合が多い。
【０１２９】
本発明で用いることのできる発光材料は、母体材料と発光中心となる不純物元素とで構成される。含有させる不純物元素を変化させることで、様々な色の発光を得ることができる。発光材料の作製方法としては、固相法や液相法（共沈法）などの様々な方法を用いることができる。また、噴霧熱分解法、複分解法、プレカーサーの熱分解反応による方法、逆ミセル法やこれらの方法と高温焼成を組み合わせた方法、凍結乾燥法などの液相法なども用いることができる。
【０１３０】
固相法は、母体材料と、不純物元素又は不純物元素を含む化合物を秤量し、乳鉢で混合、電気炉で加熱、焼成を行い反応させ、母体材料に不純物元素を含有させる方法である。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。固相法は、比較的高温での焼成を必要とするが、簡単な方法であるため、生産性がよく大量生産に適している。
【０１３１】
液相法（共沈法）は、母体材料又は母体材料を含む化合物と、不純物元素又は不純物元素を含む化合物を溶液中で反応させ、乾燥させた後、焼成を行う方法である。発光材料の粒子が均一に分布し、粒径が小さく低い焼成温度でも反応が進むことができる。
【０１３２】
発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）等を用いることができる。また、酸化物としては、例えば、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等を用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）等も用いることができ、硫化カルシウム−ガリウム（ＣａＧａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウム（ＢａＧａ２Ｓ４）、等の３元系の混晶であってもよい。
【０１３３】
局在型発光の発光中心として、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）などを用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
【０１３４】
一方、ドナー−アクセプター再結合型発光の発光中心として、ドナー準位を形成する第１の不純物元素及びアクセプター準位を形成する第２の不純物元素を含む発光材料を用いることができる。第１の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、アルミニウム（Ａｌ）等を用いることができる。第２の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）等を用いることができる。
【０１３５】
ドナー−アクセプター再結合型発光の発光材料を、固相法を用いて合成する場合、母体材料と、第１の不純物元素又は第１の不純物元素を含む化合物と、第２の不純物元素又は第２の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。母体材料としては、上述した母体材料を用いることができ、第１の不純物元素又は第１の不純物元素を含む化合物としては、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、硫化アルミニウム（Ａｌ２Ｓ３）等を用いることができ、第２の不純物元素又は第２の不純物元素を含む化合物としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、硫化銅（Ｃｕ２Ｓ）、硫化銀（Ａｇ２Ｓ）等を用いることができる。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
【０１３６】
また、固相反応を利用する場合の不純物元素として、第１の不純物元素と第２の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第１の不純物元素と第２の不純物元素で構成される化合物としては、例えば、塩化銅（ＣｕＣｌ）、塩化銀（ＡｇＣｌ）等を用いることができる。
【０１３７】
なお、これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ａｔｏｍ％であればよく、好ましくは０．０５〜５ａｔｏｍ％の範囲である。
【０１３８】
薄膜型無機ＥＬの場合、電界発光層は、上記発光材料を含む層であり、抵抗加熱蒸着法、電子ビーム蒸着（ＥＢ蒸着）法等の真空蒸着法、スパッタリング法等の物理気相成長法（ＰＶＤ）、有機金属ＣＶＤ法、ハイドライド輸送減圧ＣＶＤ法等の化学気相成長法（ＣＶＤ）、原子層エピタキシ法（ＡＬＥ）等を用いて形成することができる。
【０１３９】
図１４（Ａ）乃至（Ｃ）に発光素子として用いることのできる薄膜型無機ＥＬ素子の一例を示す。図１４（Ａ）乃至（Ｃ）において、発光素子は、第１の電極層５０、電界発光層５１、第２の電極層５３を含む。
【０１４０】
図１４（Ｂ）及び図１４（Ｃ）に示す発光素子は、図１４（Ａ）の発光素子において、電極層と電界発光層間に絶縁層を設ける構造である。図１４（Ｂ）に示す発光素子は、第１の電極層５０と電界発光層５２との間に絶縁層５４を有し、図１４（Ｃ）に示す発光素子は、第１の電極層５０と電界発光層５２との間に絶縁層５４ａ、第２の電極層５３と電界発光層５２との間に絶縁層５４ｂとを有している。このように絶縁層は電界発光層を挟持する一対の電極層のうち一方の間にのみ設けてもよいし、両方の間に設けてもよい。また絶縁層は単層でもよいし複数層からなる積層でもよい。
【０１４１】
また、図１４（Ｂ）では第１の電極層５０に接するように絶縁層５４が設けられているが、絶縁層と電界発光層の順番を逆にして、第２の電極層５３に接するように絶縁層５４を設けてもよい。
【０１４２】
分散型無機ＥＬの場合、粒子状の発光材料をバインダ中に分散させ膜状の電界発光層を形成する。発光材料の作製方法によって、十分に所望の大きさの粒子が得られない場合は、乳鉢等で粉砕などによって粒子状に加工すればよい。バインダとは、粒状の発光材料を分散した状態で固定し、電界発光層としての形状に保持するための物質である。発光材料は、バインダによって電界発光層中に均一に分散し固定される。
【０１４３】
分散型無機ＥＬの場合、電界発光層の形成方法は、選択的に電界発光層を形成できる液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷など）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。膜厚は特に限定されることはないが、好ましくは、１０〜１０００ｎｍの範囲である。また、発光材料及びバインダを含む電界発光層において、発光材料の割合は５０ｗｔ％以上８０ｗｔ％以下とするよい。
【０１４４】
図１５（Ａ）乃至（Ｃ）に発光素子として用いることのできる分散型無機ＥＬ素子の一例を示す。図１５（Ａ）における発光素子は、第１の電極層６０、電界発光層６２、第２の電極層６３の積層構造を有し、電界発光層６２中にバインダによって保持された発光材料６１を含む。
【０１４５】
本実施例に用いることのできるバインダとしては、絶縁材料を用いることができ、有機材料や無機材料を用いることができ、有機材料及び無機材料の混合材料を用いてもよい。有機絶縁材料としては、シアノエチルセルロース系樹脂のように、比較的誘電率の高いポリマーや、ポリエチレン、ポリプロピレン、ポリスチレン系樹脂、シリコーン樹脂、エポキシ樹脂、フッ化ビニリデンなどの樹脂を用いることができる。また、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂、オキサゾール樹脂（ポリベンゾオキサゾール）等の樹脂材料を用いてもよい。これらの樹脂に、チタン酸バリウム（ＢａＴｉＯ３）やチタン酸ストロンチウム（ＳｒＴｉＯ３）などの高誘電率の微粒子を適度に混合して誘電率を調整することもできる。
【０１４６】
バインダに含まれる無機絶縁材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸素及び窒素を含む珪素、窒化アルミニウム（ＡｌＮ）、酸素及び窒素を含むアルミニウムまたは酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、ＢａＴｉＯ３、ＳｒＴｉＯ３、チタン酸鉛（ＰｂＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、酸化タンタル（Ｔａ２Ｏ５）、タンタル酸バリウム（ＢａＴａ２Ｏ６）、タンタル酸リチウム（ＬｉＴａＯ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ＺｎＳその他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。有機材料に、誘電率の高い無機材料を含ませる（添加等によって）ことによって、発光材料及びバインダよりなる電界発光層の誘電率をより制御することができ、より誘電率を大きくすることができる。
【０１４７】
作製工程において、発光材料はバインダを含む溶液中に分散されるが本実施例に用いることのできるバインダを含む溶液の溶媒としては、バインダ材料が溶解し、電界発光層を形成する方法（各種ウエットプロセス）及び所望の膜厚に適した粘度の溶液を作製できるような溶媒を適宜選択すればよい。有機溶媒等を用いることができ、例えばバインダとしてシロキサン樹脂を用いる場合は、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡともいう）、３−メトキシ−３メチル−１−ブタノール（ＭＭＢともいう）などを用いることができる。
【０１４８】
図１５（Ｂ）及び図１５（Ｃ）に示す発光素子は、図１５（Ａ）の発光素子において、電極層と電界発光層間に絶縁層を設ける構造である。図１５（Ｂ）に示す発光素子は、第１の電極層６０と電界発光層６２との間に絶縁層６４を有し、図１５（Ｃ）に示す発光素子は、第１の電極層６０と電界発光層６２との間に絶縁層６４ａ、第２の電極層６３と電界発光層６２との間に絶縁層６４ｂとを有している。このように絶縁層は電界発光層を挟持する一対の電極層のうち一方の間にのみ設けてもよいし、両方の間に設けてもよい。また絶縁層は単層でもよいし複数層からなる積層でもよい。
【０１４９】
また、図１５（Ｂ）では第１の電極層６０に接するように絶縁層６４が設けられているが、絶縁層と電界発光層の順番を逆にして、第２の電極層６３に接するように絶縁層６４を設けてもよい。
【０１５０】
図１４における絶縁層５４、図１５における絶縁層６４のような絶縁層は、特に限定されることはないが、絶縁耐圧が高く、緻密な膜質であることが好ましく、さらには、誘電率が高いことが好ましい。例えば、酸化シリコン（ＳｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ジルコニウム（ＺｒＯ２）等やこれらの混合膜又は２種以上の積層膜を用いることができる。これらの絶縁膜は、スパッタリング、蒸着、ＣＶＤ等により成膜することができる。また、絶縁層はこれら絶縁材料の粒子をバインダ中に分散して成膜してもよい。バインダ材料は、電界発光層に含まれるバインダと同様な材料、方法を用いて形成すればよい。膜厚は特に限定されることはないが、好ましくは１０〜１０００ｎｍの範囲である。
【０１５１】
本実施例で示す発光素子は、電界発光層を挟持する一対の電極層間に電圧を印加することで発光が得られるが、直流駆動又は交流駆動のいずれにおいても動作することができる。
【０１５２】
なお、本実施例は、実施の形態、他の実施例と組み合わせて実施することができる。すなわち本実施例で述べた発光素子を具備する表示装置は、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【実施例４】
【０１５３】
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。
【０１５４】
図１６はパネル１６００と回路基板１６０４を組み合わせた表示モジュールを示している。図１６では、回路基板１６０４上にコントローラ１６０５や信号分割回路１６０６などが形成されている例を示した。回路基板１６０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。
【０１５５】
回路基板１６０４上に形成されたこれらの回路から出力された信号は、接続配線１６０７によってパネル１６００に入力される。
【０１５６】
パネル１６００は、複数の画素を有する画素部１６０１と、第１の駆動回路１６０２と、第２の駆動回路１６０３とを有する。パネル１６００の構成は、上記実施の形態、実施例等で示した構成と同様とすることができる。図１６では、画素部１６０１が形成された基板と同一基板上に、第１の駆動回路１６０２及び第２の駆動回路１６０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部１６０１が形成された基板と同一基板上に第２の駆動回路１６０３のみが形成され、第１の駆動回路１６０２は回路基板上に形成されていても良い。第１の駆動回路１６０２及び第２の駆動回路１６０３の両方が回路基板上に形成されていても良い。
【０１５７】
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。
【０１５８】
本実施例は、上記実施の形態、他の実施例と自由に組み合わせて実施することができる。すなわち本実施例で述べた表示モジュールを具備する表示装置は、フレームメモリに格納されたビデオデータの読み出しにかかる消費電力の増加、及びアクセス時間の遅滞を防ぐことができる。すなわち、ビデオデータ制御回路における低消費電力化、及びアクセス速度の高速化を奏することができる。
【実施例５】
【０１５９】
本発明は、様々な電子機器における表示部にビデオデータを入力するビデオデータ制御回路に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の例を図１７に示す。
【０１６０】
図１７（Ａ）は、ノート型パーソナルコンピュータであり、本体１７１１、筐体１７１２、表示部１７１３、キーボード１７１４、外部接続ポート１７１５、ポインティングマウス１７１６等を含む。本発明は、表示部１７１３に適用される。本発明を用いることによって、表示パネルにビデオデータを入力するビデオデータ制御回路において低消費電力化、及びアクセス速度の高速化を行うことができる。
【０１６１】
図１７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１７２１、筐体１７２２、第１の表示部１７２３、第２の表示部１７２４、記録媒体（ＤＶＤ等）読み込み部１７２５、操作キー１７２６、スピーカー部１７２７等を含む。第１の表示部１７２３は主として画像情報を表示し、第２の表示部１７２４は主として文字情報を表示する。本発明は、第１の表示部１７２３、第２の表示部１７２４に適用される。本発明を用いることによって、表示パネルにビデオデータを入力するビデオデータ制御回路において低消費電力化、及びアクセス速度の高速化を行うことができる。
【０１６２】
図１７（Ｃ）は携帯電話機であり、本体１７３１、音声出力部１７３２、音声入力部１７３３、表示部１７３４、操作スイッチ１７３５、アンテナ１７３６等を含む。本発明は、表示部１７３４に適用される。本発明を用いることによって、表示パネルにビデオデータを入力するビデオデータ制御回路において低消費電力化、及びアクセス速度の高速化を行うことができる。
【０１６３】
図１７（Ｄ）はカメラであり、本体１７４１、表示部１７４２、筐体１７４３、外部接続ポート１７４４、リモコン受信部１７４５、受像部１７４６、バッテリー１７４７、音声入力部１７４８、操作キー１７４９等を含む。本発明は、表示部１７４２に適用される。本発明を用いることによって、表示パネルにビデオデータを入力するビデオデータ制御回路において低消費電力化、及びアクセス速度の高速化を行うことができる。
【０１６４】
図１７（Ｅ）は、デジタルプレーヤーである。図１７（Ｅ）に示すデジタルプレーヤーは、本体１７５１、表示部１７５２、メモリ部１７５３、操作部１７５４、イヤホン１７５５等を含んでいる。本発明は、表示部１７５２に適用される。なお、イヤホン１７５５の代わりにヘッドホンや無線式イヤホンを用いることができる。なお、表示部１７５２は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部１７５３に設けられた半導体記憶装置は、取り出し可能な構成としてもよい。本発明を用いることによって、表示パネルにビデオデータを入力するビデオデータ制御回路において低消費電力化、及びアクセス速度の高速化を行うことができる。
【０１６５】
本実施は、上記実施の形態、他の実施例と自由に組み合わせて実施することができる。
【図面の簡単な説明】
【０１６６】
【図１】本発明の実施の形態について説明する図。
【図２】本発明の実施の形態について説明する図。
【図３】本発明の実施の形態について説明する図。
【図４】本発明の実施の形態について説明する図。
【図５】本発明の実施の形態について説明する図。
【図６】本発明の実施の形態について説明する図。
【図７】本発明の実施の形態について説明する図。
【図８】本発明の実施の形態について説明する図。
【図９】本発明の実施の形態について説明する図。
【図１０】本発明の実施の形態について説明する図。
【図１１】本発明の実施の形態について説明する図。
【図１２】本発明の実施例について説明する図。
【図１３】本発明の実施例について説明する図。
【図１４】本発明の実施例について説明する図。
【図１５】本発明の実施例について説明する図。
【図１６】本発明の実施例について説明する図。
【図１７】本発明の実施例について説明する図。
【図１８】従来例について説明するブロック図。
【図１９】従来例について説明するブロック図。
【図２０】従来例について説明するブロック図。
【符号の説明】
【０１６７】
５０    電極層
５１    電界発光層
５２    電界発光層
５３    電極層
５４    絶縁層
６０    電極層
６１    発光材料
６２    電界発光層
６３    電極層
６４    絶縁層
１００    ビデオデータ制御回路
１０１    ビデオデータ格納部
１０２    フォーマット変換部
１０３    ビデオデータ書き込み部
１０４Ａ    セレクタ
１０４Ｂ    セレクタ
１０５    ラインメモリ
１０６    ラインメモリ
１０７    ビデオデータ読み込み部
１０８    ビデオデータフォーマット変換部
１０９Ａ    セレクタ
１０９Ｂ    セレクタ
１１０    第１のフレームメモリ
１１１    第２のフレームメモリ
１１２    表示制御部
１１３    表示パネル
１１４    メモリ制御部
２０１    データバス幅
２０２    データバス幅
２０３    第１のビデオデータ
２０４    第２のビデオデータ
２０５    第３のビデオデータ
５４ａ    絶縁層
５４ｂ    絶縁層
６０５    端子
６４ａ    絶縁層
６４ｂ    絶縁層
９００    画素
９０１    画素部
９０３    駆動回路
９０４    駆動回路
１０００    画素
１００１    トランジスタ
１００２    トランジスタ
１００３    容量素子
１００４    発光素子
１００５    端子
１００６    端子
１００７    端子
１１００    画素
１１０１    トランジスタ
１１０２    端子
１１７１    ダイオード
１２００    基板
１２０１    下地膜
１２０２    半導体層
１２０３    絶縁膜
１２０４    ゲート電極
１２０５    絶縁膜
１２０６    電極
１２０７    電極
１２０８    絶縁膜
１２０９    発光層
１２１０    電極
１２１１    発光素子
１２５０    ＴＦＴ
１２５１    容量素子
１２５２    半導体層
１２５４    電極
１２５６    電極
１２５８    絶縁膜
１３０１    基板
１３０２    画素部
１３０６    シール材
１３０７    対向基板
１３０８    密閉空間
１３０９    吸湿剤
１３１０    カバー材
１３１１    入力端子部
１３１２    ＦＰＣ
１３２０    カラーフィルタ
１３２１    対向基板
１３２２    密閉空間
１３２３    保護膜
１３２４    対向基板
１６００    パネル
１６０１    画素部
１６０２    駆動回路
１６０３    駆動回路
１６０４    回路基板
１６０５    コントローラ
１６０６    信号分割回路
１６０７    接続配線
１７１１    本体
１７１２    筐体
１７１３    表示部
１７１４    キーボード
１７１５    外部接続ポート
１７１６    ポインティングマウス
１７２１    本体
１７２２    筐体
１７２３    表示部
１７２４    表示部
１７２５    記録媒体（ＤＶＤ等）読み込み部
１７２６    操作キー
１７２７    スピーカー部
１７３１    本体
１７３２    音声出力部
１７３３    音声入力部
１７３４    表示部
１７３５    操作スイッチ
１７３６    アンテナ
１７４１    本体
１７４２    表示部
１７４３    筐体
１７４４    外部接続ポート
１７４５    リモコン受信部
１７４６    受像部
１７４７    バッテリー
１７４８    音声入力部
１７４９    操作キー
１７５１    本体
１７５２    表示部
１７５３    メモリ部
１７５４    操作部
１７５５    イヤホン
１８００    ビデオデータ制御回路
１８０１    フォーマット変換部
１８０２    第１のフレームメモリ
１８０３    第２のフレームメモリ
１８０４    表示パネル
１８０５    表示制御部
１８０６    セレクタ
１８０７    セレクタ
１９０１    ブロック
１９０２    ブロック
１９０３    ブロック
１９０４    ゲートドライバー
１９０５    ソースドライバー
２００４    ゲートドライバー
２００５    ソースドライバー
【図１】
2007334323.tif 000003
【図２】
2007334323.tif 000004
【図３】
2007334323.tif 000005
【図４】
2007334323.tif 000006
【図５】
2007334323.tif 000007
【図６】
2007334323.tif 000008
【図７】
2007334323.tif 000009
【図８】
2007334323.tif 000010
【図９】
2007334323.tif 000011
【図１０】
2007334323.tif 000012
【図１１】
2007334323.tif 000013
【図１２】
2007334323.tif 000014
【図１３】
2007334323.tif 000015
【図１４】
2007334323.tif 000016
【図１５】
2007334323.tif 000017
【図１６】
2007334323.tif 000018
【図１７】
2007334323.tif 000019
【図１８】
2007334323.tif 000020
【図１９】
2007334323.tif 000021
【図２０】
2007334323.tif 000022