(57)【要約】【課題】平面的な構成面積を極力少なくすることができるようにする。【解決手段】トレンチ４内にゲート電極として第４の導電膜１３が形成されると共に、この第４の導電膜１３から上方に対してワード線ＷＬと電気的に導通接続するようにゲート配線２４が形成されるため、１メモリセルに要求される最小セル面積を少なくすることができる。特に、ソース／ドレイン領域１６の両領域がシリコン基板１の表面部１ａの下方に対して上下方向に離間して形成されると共に、トレンチ４の外側に形成されているため、平面面積を縮小化してメモリセル３を形成することができる。【選択図】図１
2007103653.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、
電極層を備え前記トレンチの底部側に前記電極層が対向して形成されたキャパシタと、
前記キャパシタの電極層に対して一方が電気的に導通接続されるソース／ドレイン領域を備えた縦型ＭＯＳトランジスタであって、前記電極層の上側に位置すると共に前記半導体基板の表層側から所定距離下方に位置するように前記トレンチの外側に前記ソース／ドレイン領域の両領域が形成された縦型ＭＯＳトランジスタとを備えたことを特徴とする半導体装置。
【請求項２】
前記トレンチは、前記半導体基板の平面的に縦方向および横方向に対して配列されるように構成されると共に平面的に楕円形状に形成され、その長径方向が前記縦方向および前記横方向に対して傾斜するように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記縦型ＭＯＳトランジスタは、そのゲート配線の一部が前記トレンチ内に形成されると共に当該ゲート配線が前記トレンチの平面的に中央部から前記半導体基板表面より上方に延設されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板にトレンチを形成する第１工程と、
前記トレンチ底部側の外方に拡散層を形成する第２工程と、
前記拡散層の内側の前記トレンチ内面にキャパシタ絶縁膜を形成する第３工程と、
前記キャパシタ絶縁膜の内側に第１の導電膜を形成する第４工程と、
前記第１の導電膜上の前記トレンチ側壁に対して第１の側壁絶縁膜を形成する第５工程と、
前記第１の側壁絶縁膜の内側に第２の導電膜を形成する第６工程と、
前記第２の導電膜の上面より上方に形成された第１の側壁絶縁膜を除去する第７工程と、
前記第２の導電膜の上に前記トレンチの内面に対して構造的に接触するように第３の導電膜を形成する第８工程と、
必要に応じて熱処理することにより前記第３の導電膜から前記トレンチの外方に対して不純物を拡散し第１のソース／ドレイン領域を形成する第９工程と、
前記第３の導電膜の上に前記トレンチの内面に対して構造的に接触するように第１の層間絶縁膜を形成する第１０工程と、
前記第３の絶縁膜の上の前記トレンチの内面に対して第２の側壁絶縁膜をゲート絶縁膜として形成する第１１工程と、
前記第２の側壁絶縁膜の内側に第４の導電膜を形成する第１２工程と、
前記第４の導電膜の上の前記半導体基板の表面部に対して下方位置における前記トレンチ外方に対してインプランテーション技術により不純物を導入し第２のソース／ドレイン領域を形成する第１３工程と、
前記第４の導電膜の上の前記トレンチ内に第２の絶縁膜を形成する第１４工程と、
前記第２の絶縁膜の上に前記第２のソース／ドレイン領域に対して構造的に接触するように前記トレンチ内の所定の高さまで第５の導電膜を形成する第１５工程と、
前記第５の導電膜の上の前記トレンチ内側壁に対して第３の側壁絶縁膜を形成する第１６工程と、
前記第５の導電膜から前記半導体基板表面より上方まで第６の導電膜を形成する第１７工程と、
前記第４の導電膜から前記半導体基板表面より上方まで前記第６の導電膜に対して構造的に非接触状態でゲート配線を形成する第１８工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１３工程ないし第１５工程に代えて、
前記第４の導電膜の上の前記トレンチ内に第２の絶縁膜を形成する第１９工程と、
前記第２の絶縁膜の上に前記トレンチの側面に対して構造的に接続するように前記トレンチ内の所定の高さまで第５の導電膜を形成する第２０工程と、
前記第５の導電膜から前記トレンチの外方に対して不純物を拡散して第２のソース／ドレイン領域を形成する第２１工程とを備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタと縦型ＭＯＳ(Metal Oxide Semiconductor)トランジスタからなるＤＲＡＭ(Dynamic Random Access Memory)セルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、設計ルールの縮小化に伴い、メモリセルの微細化、縮小化が進んでおり、１単位メモリセルを形成するための面積が少なくなってきている。特に、１個のトランジスタと１個のトレンチキャパシタとからなるＤＲＡＭセルにおいては、トランジスタのゲート長を短くするなどの工夫を行うことによりセルサイズを小さくしている。しかし、トランジスタのゲート長を短くするとショートチャネル効果などの悪影響が大きく所望の特性を得ることができなくなるため好ましくない。そこで縦型ＦＥＴ（Field Effect Transistor)をトレンチの内部に構成することによりセルサイズを小さくする技術が考えられている（例えば、特許文献１参照）。
【特許文献１】ＵＳＰ６７０３２７４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に開示されている技術では拡散層を基板表面に形成するため、１メモリセルを構成するのに必要な大きさが大きくなってしまうため望ましくない。
本発明は、上記事情に鑑みてなされたもので、その目的は、縦型のＭＯＳトランジスタをトレンチ周辺に形成する構造において、平面的な構成面積を小さくすることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、トレンチが形成された半導体基板と、電極層を備えトレンチの底部側に電極層が対向して形成されたキャパシタと、キャパシタの電極層に対して一方が電気的に導通接続されるソース／ドレイン領域を備えた縦型ＭＯＳトランジスタであって電極層の上側に位置すると共に半導体基板の表層側から所定距離下方に位置するようにトレンチの外部にソース／ドレイン領域の両領域が形成された縦型ＭＯＳトランジスタとを備えたことを特徴としている。
【０００５】
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する第１工程と、トレンチ底部側の外方に拡散層を形成する第２工程と、拡散層の内側のトレンチ内面にキャパシタ絶縁膜を形成する第３工程と、キャパシタ絶縁膜の内側に第１の導電膜を形成する第４工程と、第１の導電膜上のトレンチ側壁に対して第１の側壁絶縁膜を形成する第５工程と、第１の側壁絶縁膜の内側に第２の導電膜を形成する第６工程と、第２の導電膜の上面より上方に形成された第１の側壁絶縁膜を除去する第７工程と、第２の導電膜の上にトレンチの内面に対して構造的に接触するように第３の導電膜を形成する第８工程と、必要に応じて熱処理することにより第３の導電膜からトレンチの外方に対して不純物を拡散し第１のソース／ドレイン領域を形成する第９工程と、第３の導電膜の上にトレンチの内面に対して構造的に接触するように第１の層間絶縁膜を形成する第１０工程と、第３の絶縁膜の上のトレンチの内面に対して第２の側壁絶縁膜をゲート絶縁膜として形成する第１１工程と、第２の側壁絶縁膜の内側に第４の導電膜を形成する第１２工程と、第４の導電膜の上の半導体基板の表面部に対して下方位置におけるトレンチ外方に対してインプランテーション技術により不純物を導入し第２のソース／ドレイン領域を形成する第１３工程と、第４の導電膜の上のトレンチ内に第２の絶縁膜を形成する第１４工程と、第２の絶縁膜の上に第２のソース／ドレイン領域に対して構造的に接触するようにトレンチ内の所定の高さまで第５の導電膜を形成する第１５工程と、第５の導電膜の上のトレンチ内側壁に対して第３の側壁絶縁膜を形成する第１６工程と、第５の導電膜から半導体基板表面より上方まで第６の導電膜を形成する第１７工程と、第４の導電膜から半導体基板表面より上方まで第６の導電膜に対して構造的に接触しないようにゲート配線を形成する第１８工程とを備えたことを特徴としている。
【発明の効果】
【０００６】
本発明によれば、縦型のＭＯＳトランジスタをトレンチ周辺に形成する構造において、平面的な構成面積を極力抑制できる。
【発明を実施するための最良の形態】
【０００７】
（第１の実施形態）
以下、本発明の第１の実施形態について、図１ないし図３０を参照しながら説明する。図１および図２は、半導体装置としてのトレンチキャパシタ型のＤＲＡＭセルを備えたＤＲＡＭ半導体記憶装置の縦断側面図および平面図を模式的に示している。
【０００８】
この図２に示すように、トレンチキャパシタ型のＤＲＡＭセルを備えた半導体装置としてのＤＲＡＭ半導体記憶装置２は、ｐ型の半導体基板としてのシリコン基板１に、メモリセル３が複数（多数）横方向および縦方向に配列されたメモリセル領域を備えている。
【０００９】
図２に示すように、ビット線ＢＬがシリコン基板１に対して平面的に横方向に延設されていると共に、ワード線ＷＬが縦方向に延設されている。したがって、ビット線ＢＬおよびワード線ＷＬは平面的には縦列方向に互いに直交形成されている。
【００１０】
図１は、図２のＸ−Ｘ線に沿う縦断側面図を模式的に示している。図１に示すように、メモリセル３は、１個のトレンチキャパシタＣと１個のトランジスタＴｒとを備えて構成されている。以下、メモリセル３の構成を説明する。シリコン基板１には深いトレンチ４が形成されており、このトレンチ４の底部４ａ側にトレンチキャパシタＣが形成されている。
【００１１】
トレンチ４は、図２に示すように、シリコン基板１に対して平面的に縦方向および横方向に対して配列されると共に平面的には楕円形状をなしている。トレンチ４は、その楕円形状の長径方向が縦方向に一致するように形成されている。図１に示すように、トレンチ４の底部４ａ側からある所定の高さまでプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３を構成するトレンチキャパシタＣのプレート電極として機能する。トレンチ４の底部４ａ側の内側壁で且つプレート拡散層５との接触面上には、キャパシタ絶縁膜６が形成されている。
【００１２】
このキャパシタ絶縁膜６は、例えばＳｉＮ−ＳｉＯ2膜またはＡｌ2Ｏ3−ＳｉＯ2膜またはＨｆＯ2−ＳｉＯ2膜等によりトレンチ４の底部４ａ側の内面に対して等方的に形成されている。キャパシタ絶縁膜６は、トレンチキャパシタＣの両プレート電極分離用の膜として機能する。
【００１３】
また、トレンチ４の内側で且つキャパシタ絶縁膜６の内側には、第１の導電膜７が形成されている。この第１の導電膜７は、トレンチキャパシタＣのプレート電極層（本発明の電極層に相当）として、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコン、ポリサイド（金属シリサイド）により形成されている。この第１の導電膜７およびプレート拡散層５は対向して電極層として構成されている。
【００１４】
トレンチ４内に形成された第１の導電膜７の上やキャパシタ絶縁膜６の上には、トレンチ４の側壁内周面に対して第１の側壁絶縁膜８が形成されている。この第１の側壁絶縁膜８は、キャパシタ絶縁膜６よりも厚く形成されておりカラー絶縁膜として機能する。
【００１５】
第１の側壁絶縁膜８がキャパシタ絶縁膜６よりも厚く形成されている理由は、縦型寄生トランジスタの発生に伴うリーク電流を抑制するためである。第１の導電膜７の上で且つ第１の側壁絶縁膜８の内側には第２の導電膜９が埋込み形成されている。この第２の導電膜９もまた第１の導電膜７と同様にトレンチキャパシタＣのプレート電極層として機能し、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、ポリサイド（金属シリサイド）により形成されている。
【００１６】
トレンチ４内において、第１の側壁絶縁膜８の上で且つ第２の導電膜９の上には、第３の導電膜１０が形成されている。この第３の導電膜１０は、第１および第２の導電膜７および９と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）によりトレンチ４の側面に対して接触するように形成されている。
【００１７】
トレンチ４内において、第３の導電膜１０の上には、第１の層間絶縁膜１１が形成されている。この第１の層間絶縁膜１１は、例えばシリコン酸化膜（例えばＴＥＯＳ(Tetra Ethoxy Silane)を原料とした膜）により形成されているもので、トレンチ４の側周面に対して接触するように形成されている。
【００１８】
トレンチ４内において、第１の層間絶縁膜１１の上にはトレンチ４の内周面に第２の側壁絶縁膜１２が形成されている。この第２の側壁絶縁膜１２は、例えばシリコン酸化膜によりトランジスタＴｒのゲート絶縁膜として形成される。第１の層間絶縁膜１１の上で且つ第２の側壁絶縁膜１２の内側には、第４の導電膜１３が形成されている。この第４の導電膜１３は、第１ないし第３の導電膜７および９並びに１０と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）により埋込み形成されておりゲート電極として機能する膜である。
【００１９】
トレンチ４内において、第２の側壁絶縁膜１２の内側で且つ第４の導電膜１３の上には、第２の絶縁膜１４が形成されている。この第２の絶縁膜１４は、例えばシリコン酸化膜（ＴＥＯＳを原料とした膜）により形成されており、各電気的導通構成要素間の高抵抗化を保持するように構成されている。
【００２０】
トレンチ４内において、第２の側壁絶縁膜１２の上で且つ第２の絶縁膜１４の上には、トレンチ４の内周面に接触するように第５の導電膜１５が形成されている。この第５の導電膜１５は、第１ないし第４の導電膜７、９、１０、１３と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）により形成されている。
【００２１】
ソース／ドレイン領域１６の両領域は、シリコン基板１の表面部１ａよりも所定距離下方側に位置してｎ型の拡散層として形成されている。これらのソース／ドレイン領域１６の各領域は、トレンチ４の側壁外周面に接触するように位置して深さ方向に離間して形成されている。具体的には、ソース／ドレイン領域１６のうちの一方の領域は、第３の導電膜１０の外周側（外側）に形成されており、当該第３の導電膜１０との間で電気的に導通接続するように形成されている。
【００２２】
またソース／ドレイン領域１６のうちの他方の領域は、第５の導電膜１５の例えば外周側（外側）に形成されており、第５の導電膜１５との間で電気的に導通接続するように形成されている。このようにして、トランジスタＴｒは、第４の導電膜１３、第２の側壁絶縁膜１２、ソース／ドレイン領域１６により形成され縦型ＭＯＳトランジスタとして形成される。このとき、ソース／ドレイン領域１６の両領域共にシリコン基板１の表面部１ａより所定距離下方にトレンチ４の外周に接触するように形成されているため、シリコン基板１の表面部１ａに対するメモリセル３の形成面積を少なくすることができ、メモリセル３を形成するのに必要な平面面積を抑制することができる。
【００２３】
第５の導電膜１５の上には、トレンチ４の内周面に位置して第３の側壁絶縁膜１７が形成されている。この第３の側壁絶縁膜１７は、例えばシリコン酸化膜により形成されている。
【００２４】
第５の導電膜１５の上には、第３の側壁絶縁膜１７の内側に対して第６の導電膜１８が形成されている。この第６の導電膜１８は、第１ないし第５の導電膜７、９、１０、１３、１５と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）により形成されている。この第６の導電膜１８の内側には、第３の絶縁膜２６が形成されている。この第３の絶縁膜２６は、例えばシリコン酸化膜（ＴＥＯＳを原料とした酸化膜）により形成されている。第６の導電膜１８は、第３の絶縁膜２６および第３の側壁絶縁膜１７に覆われるように形成されており、シリコン基板１の表面部１ａの上方に配設されるビット線ＢＬと第５の導電膜１５とを電気的に導通接続するように上下方向に延設されている。
【００２５】
シリコン基板１の表面部１ａの上には、トレンチ４の形成領域の外方に位置してシリコン酸化膜１９が形成されている。このシリコン酸化膜１９の上には、シリコン窒化膜２０が形成されている。このシリコン窒化膜２０の上には、ビット線ＢＬが形成されている。このビット線ＢＬは、下層側のバリアメタル膜２１および上層側の金属膜２２が積層されることにより構成されている。バリアメタル膜２１は、例えばＴｉ／ＴｉＮによる積層膜により形成されている。金属膜２２は、例えばアルミ材により形成されている。
【００２６】
ビット線ＢＬは、第６の導電膜１８と構造的に接触するように構成されている。したがってビット線ＢＬは第６の導電膜１８と電気的に導通接続している。尚、シリコン酸化膜１９およびシリコン窒化膜２０は、ビット線ＢＬとシリコン基板１とを電気的に高抵抗に保持するための膜である。
【００２７】
ビット線ＢＬの上には、層間絶縁膜２３が形成されている。この層間絶縁膜２３は、例えばシリコン酸化膜またはシリコン窒化膜により形成される絶縁膜であり、ビット線ＢＬおよびワード線ＷＬを電気的に高抵抗に保持するための絶縁膜である。ビット線ＢＬの上方には、層間絶縁膜２３の上に位置してワード線ＷＬが形成されている。このワード線ＷＬは金属膜により形成されている。
【００２８】
図１および図２に示すように、ゲート配線２４が、平面的にはトレンチ４の中央部からシリコン基板１の表面部１ａの上方にかけて直線的に延設されている。このゲート配線２４は、第１ないし第６の導電膜７、９、１０、１３、１５、１８と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）により形成されており、第４の導電膜１３およびワード線ＷＬ間の電気的な導通接続状態を形成しており所謂ワード線コンタクトＣＷを構成している。
【００２９】
このゲート配線２４の側壁周囲には、第４の側壁絶縁膜２５が形成されている。この第４の側壁絶縁膜２５は、例えばｄ−ＴＥＯＳ膜（シリコン酸化膜）により形成され、ゲート配線２４とその他周辺に形成される導電膜（第５および第６の導電膜１５および１６並びにビット線ＢＬ）との間の高抵抗化を保持するための絶縁膜である。
【００３０】
これまで一般的なＤＲＡＭセルにおいては、ＭＯＳ型のトランジスタＴｒがトレンチ４の側部に位置してシリコン基板１の表層側に形成されているため、１メモリセルを形成するためには平面的な面積を広く必要としていた。具体的には、デザインルール（設計寸法）をＦとした場合、これまでの構成の場合には最小セル面積は例えば８Ｆ2とされていた。
【００３１】
本実施形態においては、トレンチ４内にゲート電極として第４の導電膜１３が形成されると共に、この第４の導電膜１３から上方に対してワード線ＷＬと電気的に導通接続するようにゲート配線２４がトレンチ４の平面中央部に形成されるため、１メモリセルに要求される最小セル面積を少なくすることができる。特に、ソース／ドレイン領域１６の両領域がシリコン基板１の表面部１ａの下方に上下方向に離間して形成されると共に、トレンチ４の外側に接触するように形成されているため、１単位のメモリセル３あたりの面積を大幅に縮小化することができ、例えば４Ｆ2で形成することができる。
【００３２】
また、トランジスタＴｒのチャネル部は、トレンチ４の側壁外周部に位置しているため、トレンチ４の側壁面を利用しチャネル幅を従来より長くすることができる。しかもソース／ドレイン領域１６の形成領域の大きさを制御できれば、従来より使用されている素子分離領域を形成する必要がなくなる。従来構成に比較して１ワード線分の面積を縮小化することができる。
【００３３】
＜製造方法について＞
以下、このように構成される本実施形態に係る製造方法について、図３ないし図３０をも参照しながら説明する。尚、本実施形態においては、以下に特徴的な製造工程について説明するが、本発明を実現できれば必要に応じて以下に説明する工程を省いても良いし、一般的な工程であれば付加しても良い。
【００３４】
図３ないし図３０は、製造方法の一連の流れを模式的な切断面図により示している。図３に示すように、シリコン基板１の上にシリコン酸化膜１９を堆積し、この上にシリコン窒化膜２０を堆積し、このシリコン窒化膜２０の上にＢＳＧ（Boron Silicate Glass)膜３０を堆積し、この上にＴＥＯＳ膜３１を堆積する。
【００３５】
次に、図４に示すように、ＴＥＯＳ膜３１の上にレジスト（図示せず）を塗布し、当該レジストをパターン形成し、異方性エッチングによりＴＥＯＳ膜３１、ＢＳＧ膜３０、シリコン窒化膜２０およびシリコン酸化膜１９をエッチングしトレンチ４を形成した後、レジストパターンを除去する。
【００３６】
次に、図５に示すように、ＢＳＧ膜３１およびＴＥＯＳ膜３０をマスクとして異方性エッチングによりシリコン基板１を所定の深さまでエッチングすることにより深いトレンチ４を形成する（第１工程）。
【００３７】
次に、ＢＳＧ膜３１およびＴＥＯＳ膜３０を除去する。次に、図６に示すように、深いトレンチ４の底部４ａから所定の深さまでトレンチ４の内面に不純物がドープされたシリカガラス３２を堆積し、このシリカガラス３２をＴＥＯＳ膜（図示せず）で多い、高温で熱処理することによりトレンチ４の外方に不純物を拡散させることによりトレンチキャパシタＣのプレート拡散層５を形成する（第２工程）。次に、トレンチ４内のＴＥＯＳ膜およびシリカガラス３２を除去し洗浄する。
【００３８】
尚、以下、図７ないし図２４を用いて説明する工程では、トレンチ４内に対して導電膜および酸化膜（絶縁膜）に対して行われるエッチング処理は、シリコン基板１の上方に形成されたシリコン窒化膜２０に対して高選択性を有する条件下で行われる。
【００３９】
次に、図７に示すように、深いトレンチ４の内面（内側壁面）に対して当該トレンチ４の底部４ａ側にキャパシタ絶縁膜６を形成する（第３工程）と共に、キャパシタ絶縁膜６の内側にＬＰ(Low Pressure)−ＣＶＤ（Chemical Vapor Deposition)法によりリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくは金属シリサイド等による導電膜を形成し、この上部をエッチングすることにより、トレンチ４の底部４ａ側に第１の導電膜を形成する（第４工程）。キャパシタ絶縁膜６は、ＳｉＮ−ＳｉＯ2膜、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨＦＯ2−ＳｉＯ2膜等により形成される。
【００４０】
次に、図８に示すように、トレンチ４内に対してＬＰ−ＣＶＤ法により等方的に第１の側壁絶縁膜８を形成する。この第１の側壁絶縁膜８は、例えばＴＥＯＳ膜などのシリコン酸化膜により形成される。
【００４１】
次に、図９に示すように、第１の導電膜７の上に形成された第１の側壁絶縁膜８を異方性エッチングにより除去することにより、トレンチ４の側壁内周面に対して第１の側壁絶縁膜８を残留させる。このとき、第１の導電膜７に対して高選択性を有する条件下でエッチング処理することが必要である。
【００４２】
次に、図１０に示すように、トレンチ４内の第１の側壁絶縁膜８の内側に対して第１の導電膜７の上に第２の導電膜９を形成すると共に、図１１に示すように、シリコン基板１の表面部１ａから所定の深さまで第２の導電膜９をエッチバックする（第６工程）。
【００４３】
次に、図１２に示すように、第２の導電膜９の上面より上方に形成された第１の側壁絶縁膜８をウェットエッチングにより除去する（第７工程）。
次に、図１３に示すように、第２の導電膜９の上にトレンチ４の内面（例えば内周面）に対して構造的に接続するように第３の導電膜１０を埋込むと共に、ＣＭＰ（Chemical Mechanical Polish)法によりシリコン窒化膜２０をストッパとして平坦化し、さらにシリコン基板１の表面部１ａの下方で且つ第２の導電膜９の上面より上方までＲＩＥ(Reactive Ion Etching)法によりエッチバックすることにより、深いトレンチ４の途中の所定の深さまで第３の導電膜１０を形成する（第８工程）。
【００４４】
次に、熱処理することにより第３の導電膜１０から不純物をトレンチ４の外方に拡散させ、ソース／ドレイン拡散層として第１のソース／ドレイン領域１６を形成する（第９工程）。尚、この拡散工程は後工程において熱処理がなされることにより自然に行われる場合もあるため、必要に応じて熱処理すれば良い。
【００４５】
次に、図１４に示すように、第３の導電膜１０の上にトレンチ４の内面（内周面）に対して構造的に接触するように第１の層間絶縁膜１１をトレンチ４内に埋込むと共に、第１の層間絶縁膜１１を例えばウェットエッチングすることにより第３の導電膜１０の上面より上方で且つシリコン基板１の表面部１ａより下方まで第１の層間絶縁膜１１を形成する（第１０工程）。ＲＩＥ法で除去するとトレンチ４の内面に第１の層間絶縁膜１１が残留してしまうため、ウェットエッチングにより除去すると良い。
【００４６】
次に、図１５に示すように、シリコン基板１を熱処理することにより、トレンチ４の上部側壁内周面を酸化処理し第２の側壁絶縁膜１２をゲート絶縁膜として形成する（第１１工程）。
次に、図１６に示すように、トレンチ４の側壁内周面に形成された第２の側壁絶縁膜１２の内側に第４の導電膜１３を埋込み、埋込まれた第４の導電膜１３をエッチバックすることにより、シリコン基板１の表面部１ａから下方で且つ第１の層間絶縁膜１１の上方の所定の高さまで第４の導電膜１３の上面の位置を調整する（第１２工程）。
【００４７】
次に、図１７に示すように、第４の導電膜１３の上部近辺でシリコン基板１の表面部１ａから下方位置におけるトレンチ４の外方に不純物をイオンインプランテーションにより導入することにより第２のソース／ドレイン領域１６を形成する（第１３工程）。
【００４８】
次に、図１８に示すように、トレンチ４内の第４の導電膜１３の上にＴＥＯＳ膜による第２の絶縁膜１４を埋込み、ウェットエッチング処理を施すことにより第２の絶縁膜１４の上面高さを調整する（第１４工程）。具体的には、第４の導電膜１３の上面より上方で且つシリコン基板１の上面部１ａより下方まで第２の絶縁膜１４をエッチング処理する。このとき、第２の側壁絶縁膜１２は、シリコン酸化膜により形成されているためトレンチ４の上部側壁に形成された第２の側壁絶縁膜１２も同時に除去されるようになる。
【００４９】
次に、図１９に示すように、第５の導電膜１５をトレンチ４内に埋込むと共にシリコン窒化膜２０をストッパとしてＣＭＰ処理して平坦化すると共に、ＲＩＥ法によりエッチング処理して第５の導電膜１５の上面高さを調整する。具体的には、第２の絶縁膜１４および第２の側壁絶縁膜１２の上方で且つシリコン基板１の表面部１ａより下方まで第５の導電膜１５をエッチング処理する。このような工程を経て、第５の導電膜１５を第２のソース／ドレイン領域１６に対して構造的に接触するように形成する（第１５工程）。
【００５０】
次に、図２０に示すように、トレンチ４内にＴＥＯＳ膜による第３の側壁絶縁膜１７を等方的に形成する。次に、図２１に示すように、第３の側壁絶縁膜１７を異方性エッチング処理することにより第５の導電膜１５の上面を露出させ、第５の導電膜１５の上のトレンチ４の内側壁に対して第３の側壁絶縁膜１７を残留させる（第１６工程）。
【００５１】
次に、図２２に示すように、トレンチ４内に第６の導電膜１８を等方的に形成する。次に、図２３に示すように、第２の絶縁膜１４の上面が露出するまで第６および第５の導電膜１８および１５を異方性エッチングすることにより第５の導電膜１５の上面からシリコン基板１の表面部１ａの上方まで第６の導電膜１８を延設するように形成する（第１７工程）。
【００５２】
次に、図２４に示すように、例えばＴＥＯＳ膜等のシリコン酸化膜による第３の絶縁膜２６をトレンチ４内に埋込み、シリコン窒化膜に対して高選択性を有する条件下で第３の絶縁膜２６をウェットエッチング処理することにより、第３の絶縁膜２６の上面をシリコン基板１ａの表面部１ａ付近までエッチバックする。
【００５３】
次に、図２５に示すように、シリコン酸化膜に対して高選択性を有する条件下でシリコン窒化膜２０をウェットエッチング処理する。このシリコン窒化膜２０のエッチング処理は、この上に積層される金属膜の第６の導電膜１８との接触性を良化するために行われる処理である。尚、これまでの処理工程を行うことにより、シリコン窒化膜２０の上面高さが第６の導電膜１８の上面と略同一の高さとなっていればシリコン窒化膜２０のエッチング処理は必ずしも必要としない。
【００５４】
次に、図２６に示すように、バリアメタル膜２１および金属膜２２をスパッタ処理により形成する。次に、図２７に示すように、金属膜２２の上にシリコン窒化膜２７を形成する。次に、図２８に示すように、シリコン窒化膜２７の上にレジスト（図示せず）をパターニングし、これをマスクとしてシリコン窒化膜２７にホール２８を形成する。このホール２８の形成領域は、ワード線コンタクトＣＷを含む形成領域であるため、図２にワード線コンタクトＣＷの形成領域を示すように、トレンチ４の略中央部にホール２８を形成することが望ましい。次に、図２９に示すように、シリコン窒化膜２７をマスクとして金属膜２２およびバリアメタル膜２１にホール２８を形成する。
【００５５】
次に、図３０に示すように、シリコン窒化膜２７をマスクとして第４の導電膜１３の上面が露出するまで第３の絶縁膜２６をエッチング処理してホール２８を形成する。
次に、図１に示すように、例えばｄ−ＴＥＯＳ膜による第４の側壁絶縁膜２５をホール２８内に等方的に形成し、この第４の側壁絶縁膜２５をＲＩＥ法によりエッチング処理し第４の導電膜１３の上面を露出させると共に、このトレンチ４内の第４の側壁絶縁膜２５の内側にゲート配線２４の材料となる不純物がドープされた多結晶シリコン等を埋込む。このような工程を経て、ゲート配線２４を、第６の導電膜１８やビット線ＢＬ（バリアメタル膜２１および金属膜２２）との間で構造的に接触することなくシリコン基板１の表面部１ａの上方まで形成することができる（第１８工程）。そして、シリコン窒化膜２７をストッパとしてＣＭＰ法によりゲート配線２４を平坦化する。
【００５６】
次に、シリコン窒化膜２７を除去すると共に、金属膜２２の上に層間絶縁膜２３をシリコン酸化膜により形成し上面を平坦化する。次に、ワード線ＷＬとして不純物がドープされた多結晶シリコンを積層すると共にこのワード線ＷＬをパターン形成する。このようにして図１に示す構造を形成することができる。
【００５７】
特許文献１に開示されている技術を適用したとしても、上側のソース／ドレイン拡散領域を形成するときには周辺回路領域等をマスクしイオンインプランテーションにより半導体基板の表面側の全体に不純物を打ち込むため、上側のソース／ドレイン領域を形成するときのリソグラフィに係る工程数が増しコスト増を伴う。
【００５８】
このような製造方法によれば、トレンチ４を形成するときにハードマスク材として使用したシリコン窒化膜２０を上側の第２のソース／ドレイン領域１６を形成するときのマスク材としても適用しているため、縦型ＭＯＳ構造のトランジスタＴｒを形成する工程においてリソグラフィ工程数を減少させることができる。
【００５９】
（第２の実施形態）
図３１は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、トレンチの平面的な楕円形状の長径方向が縦方向および横方向に対して傾斜するように形成されているところにある。第１の実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。トレンチ４の楕円形状の長径方向が縦方向および横方向に対して傾斜するように形成されている。このように構成によれば、トレンチ４が縦方向および横方向に対して傾斜して形成されているため、トレンチ４の径を大きくすることができると共にトレンチ４の深さを前述実施形態に比較して深くすることができ、容量性能を増加させることができる。
また、セルサイズを縮小化したとしても、トレンチ４の面積を従来より大きく形成することができるため、リテンション特性（データ保持特性）を良化することができる。
【００６０】
（第３の実施形態）
図３２および図３３は、本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、リソグラフィ工程のマスク合わせずれに起因してワード線コンタクトＣＷが平面的にトレンチ４の側面に沿うように形成されたところにある。第１もしくは第２の実施形態と同一部分については同一符号を付して説明を省略し、以下異なるところについてのみ説明を行う。
【００６１】
図３２は、ＤＲＡＭ半導体記憶装置のメモリセル領域における模式的な平面図を示している。この図３２に示すように、ワード線コンタクトＣＷの形成領域はトレンチ４の片側側面に沿うように形成されている。図３３は、図３２のＸ−Ｘ線に沿う模式的な切断面図を示している。
【００６２】
この図３３に示すように、平面的にはトレンチ４の片側側面に沿ってゲート配線２４が構成されている。このように、リソグラフィ工程のマスクずれに起因してゲート配線２４がトレンチ４の中央部にゲート配線２４を形成できなかったとしても、トレンチ４内にゲート配線２４を構成できれば、たとえ片側側面側の第６の導電膜１８が除去されたとしても、当該片側側面側の逆側の第６の導電膜１８が残留しビット線ＢＬおよび第５の導電膜１５間を構造的および電気的に導通接続するため、不具合を回避することができ、歩留まりを向上することができる。
【００６３】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
イオンインプランテーション技術により不純物をイオン注入し上側の第２のソース／ドレイン領域１６を形成する実施形態を示したが、これに限定されるものではなく、これらの工程に代えて、第４の導電膜１３の上に第２の絶縁膜１４を形成し、第２の絶縁膜１４の上にトレンチ４の側面に対して構造的に接続するように第５の導電膜１５を形成し、エッチバックしトレンチ４内の所定の高さまで形成すると共に例えば熱処理することにより第５の導電膜１５からトレンチ４の外方に対して不純物を拡散して第２のソース／ドレイン領域１６を形成するようにしても良い。この場合においても前述とほぼ同様の作用効果を得る。
【００６４】
ＤＲＡＭ半導体記憶装置２に適用した実施形態を示したが、これに限定されるものではなく、例えば汎用，特定用途のＤＲＡＭ、混載ＤＲＡＭに適用することができるし、メモリセル３を備えた他の半導体装置に適用しても良い。シリコン基板１に適用したが、他材料による半導体基板に適用してもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態を示すメモリセルの断面図
【図２】メモリセル領域におけるメモリセルの配設状態を示す模式的な平面図
【図３】一製造工程を概略的に示す断面図（その１）
【図４】一製造工程を概略的に示す断面図（その２）
【図５】一製造工程を概略的に示す断面図（その３）
【図６】一製造工程を概略的に示す断面図（その４）
【図７】一製造工程を概略的に示す断面図（その５）
【図８】一製造工程を概略的に示す断面図（その６）
【図９】一製造工程を概略的に示す断面図（その７）
【図１０】一製造工程を概略的に示す断面図（その８）
【図１１】一製造工程を概略的に示す断面図（その９）
【図１２】一製造工程を概略的に示す断面図（その１０）
【図１３】一製造工程を概略的に示す断面図（その１１）
【図１４】一製造工程を概略的に示す断面図（その１２）
【図１５】一製造工程を概略的に示す断面図（その１３）
【図１６】一製造工程を概略的に示す断面図（その１４）
【図１７】一製造工程を概略的に示す断面図（その１５）
【図１８】一製造工程を概略的に示す断面図（その１６）
【図１９】一製造工程を概略的に示す断面図（その１７）
【図２０】一製造工程を概略的に示す断面図（その１８）
【図２１】一製造工程を概略的に示す断面図（その１９）
【図２２】一製造工程を概略的に示す断面図（その２０）
【図２３】一製造工程を概略的に示す断面図（その２１）
【図２４】一製造工程を概略的に示す断面図（その２２）
【図２５】一製造工程を概略的に示す断面図（その２３）
【図２６】一製造工程を概略的に示す断面図（その２４）
【図２７】一製造工程を概略的に示す断面図（その２５）
【図２８】一製造工程を概略的に示す断面図（その２６）
【図２９】一製造工程を概略的に示す断面図（その２７）
【図３０】一製造工程を概略的に示す断面図（その２８）
【図３１】本発明の第２の実施形態を示す図２相当図
【図３２】本発明の第３の実施形態を示す図２相当図
【図３３】図１相当図
【符号の説明】
【００６６】
図面中、１はシリコン基板（半導体基板）、Ｃはトレンチキャパシタ（キャパシタ）、Ｔｒは縦型ＭＯＳトランジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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