(57)【要約】【課題】マルチプロセッサシステム及びそれのデータ伝送方法を提供する。【解決手段】マルチプロセッサシステムは複数のマスタと、第１クロック周波数で動作する少なくとも一つの第１類型のスレーブ、及び第１クロック周波数より高い第２クロック周波数で動作する少なくとも一つの第２類型のスレーブを含む。アービタはマスタとスレーブとの間でアクセスをアービタと第１類型のスレーブとの間に単一読み出し／書き込みバス経路を通じて、アービタと第２類型のスレーブとの間に複数の読み出しバス経路と／または複数の書き込みバス経路を通じて調整される。【選択図】図５
2007183957.tif 000002
【特許請求の範囲】
【請求項１】
複数個のマスタと、
第１クロック周波数で動作する少なくとも一つの第１類型のスレーブと、
前記第１クロック周波数より高い第２クロック周波数で動作する少なくとも一つの第２類型のスレーブと、
前記マスタ及びスレーブの間でアクセスを調整するためのアービタと、
前記アービタと前記第１類型のスレーブとの間にある単一読み出し／書き込みバス経路と、
前記アービタと前記第２類型のスレーブとの間にある複数の読み出しバス経路あるいは複数の書き込みバス経路とを含むことを特徴とするマルチプロセッサシステム。
【請求項２】
前記アービタと前記第２類型のスレーブとの間にある複数の読み出しバス経路及び複数の書き込みバス経路をさらに含むことを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項３】
前記アービタと前記第１類型のスレーブとの間で単一読み出しバス経路を含み、
前記アービタと前記第２類型のスレーブとの間で一対の読み出しバス経路を含み、
前記アービタは前記単一読み出しバス経路と前記一対の読み出しバス経路のうちの一つを選択するための、そして前記スレーブのうちの一つから前記マスタのうちの一つに読み出しデータを伝送するための第１読み出しマルチプレクサを含むことを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項４】
複数の前記第２類型のスレーブを含み、
それぞれの前記第２類型のスレーブはそれぞれ一対の読み出しバス経路を有し、
前記アービタは前記それぞれの一対の読み出しバス経路のためのそれぞれ一つのバス経路を選択するための、そして前記第２類型のスレーブのうちの一つから前記マスタの一つに読み出しデータを伝送するための第２読み出しマルチプレクサを含むことを特徴とする請求項３に記載のマルチプロセッサシステム。
【請求項５】
前記アービタと前記第１類型のスレーブとの間で単一書き込みバス経路を含み、
前記アービタと前記第２類型のスレーブとの間で一対の書き込み経路を含み、
前記アービタは前記単一書き込みバス経路と前記一対の書き込みバス経路のうちの一つを選択するための、そして前記スレーブのうちの一つから前記マスタのうちの一つに書き込みデータを伝送するための第１書き込みマルチプレクサを含むことを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項６】
複数の前記第２類型のスレーブを含み、
それぞれの前記第２類型のスレーブはそれぞれ一対の書き込みバス経路を有し、
前記アービタは前記それぞれの一対の書き込みバス経路のためのそれぞれ一つのバス経路を選択するための、そして前記マスタのうちの一つから前記第２類型のスレーブのうちの一つに書き込みデータを伝送するための第２書き込みマルチプレクサを含むことを特徴とする請求項５に記載のマルチプロセッサシステム。
【請求項７】
前記アービタと前記第２類型のスレーブとの間に一対の読み出しバス経路を含み、
前記第２類型のスレーブはスレーブクロックに同期して、スレーブコアから順に伝送される読み出しデータを貯蔵する一対の読み出しデータレジスタを含み、
前記読み出しデータレジスタに貯蔵された読み出しデータはバスクロックに同期し、前記読み出しバス経路を経由して、時間重複されて伝送されることを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項８】
前記スレーブクロックは前記バスクロックよりさらに速いことを特徴とする請求項７に記載のマルチプロセッサシステム。
【請求項９】
前記アービタと前記第２類型のスレーブとの間に一対の書き込みバス経路を含み、
前記第２類型のスレーブはバスクロックに同期して、時間重複されて前記書き込みバス経路から入力された書き込みデータを貯蔵するための一対の書き込みデータレジスタを含み、
前記書き込みレジスタから出力された書き込みデータはスレーブクロックに同期して順にスレーブコアに貯蔵されることを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項１０】
前記スレーブクロックは前記バスクロックよりさらに速いことを特徴とする請求項９に記載のマルチプロセッサシステム。
【請求項１１】
前記アービタと前記第２類型のスレーブとの間に一対の読み出しバス経路を含み、
前記一対の読み出しバス経路は前記第２類型のスレーブから前記アービタに時間重複されて、それぞれの読み出しデータを伝送することを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項１２】
前記アービタと前記第２類型のスレーブとの間に一対の書き込みバス経路を含み、
前記一対の書き込みバス経路は前記アービタから前記第２類型のスレーブに、時間重複されて、それぞれの書き込みデータを伝送することを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項１３】
複数のマスタと、
複数のスレーブと、
前記マスタと前記スレーブとの間でアクセスを調整するためのアービタと、
少なくとも一つの前記スレーブそれぞれと前記アービタとの間にあるそれぞれの複数の書き込みバス経路とを含むことを特徴とするマルチプロセッサシステム。
【請求項１４】
前記アービタと前記スレーブのうちの一つにある単一書き込みバス経路を含み、
前記アービタと前記スレーブのうちの他の一つにある一対の書き込みバス経路を含み、
前記アービタは前記単一書き込みバス経路と前記一対の書き込みバス経路のうちの一つを選択するための、そして前記マスタのうちの一つから前記スレーブのうちの一つに書き込みデータを伝送するための第１書き込みマルチプレクサを含むことを特徴とする請求項１３に記載のマルチプロセッサシステム。
【請求項１５】
少なくとも二つのスレーブのためにそれぞれ一対の書き込みバス経路を含み、
前記アービタは前記それぞれ一対の書き込みバス経路のためにそれぞれ一つの書き込みバス経路を選択するための、そして前記マスタのうちの一つから前記スレーブのうちの一つに書き込みデータを伝送するための第２書き込みマルチプレクサを含むことを特徴とする請求項１４に記載のマルチプロセッサシステム。
【請求項１６】
前記アービタと前記スレーブとの間にある一対の書き込みバス経路を含み、
前記スレーブのうちの一つはバスクロックに同期して時間重複されて、前記書き込みバス経路から入力された書き込みデータを貯蔵するための一対の書き込みデータレジスタを含み、
前記書き込みレジスタから出力された書き込みデータはスレーブクロックに同期して順にスレーブコアに貯蔵されることを特徴とする請求項１３に記載のマルチプロセッサシステム。
【請求項１７】
前記スレーブクロックは前記バスクロックよりさらに速いことを特徴とする請求項１６に記載のマルチプロセッサシステム。
【請求項１８】
前記アービタと前記スレーブとの間にある一対の書き込みバス経路を含み、
前記一対の書き込みバス経路は前記アービタから前記スレーブのうちの一つに時間重複されて、それぞれの書き込みデータを伝送することを特徴とする請求項１３に記載のマルチプロセッサシステム。
【請求項１９】
マルチプロセッサシステムのデータ伝送方法において、
第１クロック周波数で少なくとも一つの第１類型のスレーブが動作する段階と、
前記第１クロック周波数より高い第２クロック周波数で少なくとも一つの第２類型のスレーブが動作する段階と、
複数のマスタとスレーブとの間にアクセスを調整する段階と、
単一読み出し／書き込みバス経路を通じて前記第１類型のスレーブからまたは前記第１類型のスレーブにデータを伝送する段階と、
複数の読み出しバス経路あるいは複数の書き込みバス経路を通じて前記第２類型のスレーブからまたは前記第２類型のスレーブにデータを伝送する段階とを含むことを特徴とするデータ伝送方法。
【請求項２０】
複数の読み出しバス経路及び複数の書き込みバス経路を通じて前記第２類型のスレーブからまたは前記第２類型のスレーブにデータを伝送する段階をさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２１】
単一読み出しバス経路を通じて前記第１類型のスレーブから読み出しデータを伝送する段階と、
一対の読み出しバス経路を通じて前記第２類型のスレーブから読み出しデータを伝送する段階と、
前記単一読み出しバス経路と前記一対の読み出しバス経路のうちの一つを選択し、スレーブのうちの一つからマスタのうちの一つに読み出しデータを伝送する段階とをさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２２】
一対の読み出しバス経路それぞれを通じて複数の第２類型のスレーブそれぞれのためのそれぞれの読み出しデータを伝送する段階と、
前記一対の読み出しバス経路それぞれのためのそれぞれ一つの読み出しバス経路を選択し、前記第２類型のスレーブのうちの一つから前記マスタのうちの一つに読み出しデータを伝送する段階とをさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２３】
単一書き込みバス経路を通じて前記第１類型のスレーブに書き込みデータを伝送する段階と、
一対の書き込みバス経路を通じて前記第２類型のスレーブに書き込みデータを伝送する段階と、
前記単一書き込みバス経路と一対の書き込みバス経路のうちの一つを選択し、前記マスタのうちの一つから前記スレーブのうちの一つに書き込みデータを伝送する段階とをさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２４】
一対の書き込みバス経路それぞれを通じて複数の第２類型のスレーブそれぞれにそれぞれの書き込みデータを伝送する段階と、
前記一対の書き込みバス経路それぞれのためのそれぞれ一つの書き込みバス経路を選択し、前記マスタのうちの一つから前記第２類型のスレーブのうちの一つに書き込みデータを伝送する段階とをさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２５】
一対の読み出しバス経路を通じて前記第２類型のスレーブから読み出しデータを伝送する段階と、
スレーブクロックに同期して、スレーブコアから一対の読み出しデータレジスタに前記読み出しデータを順に伝送する段階と、
バスクロックに同期して時間重複されて、前記読み出しデータレジスタに貯蔵された読み出しデータを前記一対の読み出しバス経路に伝送する段階とをさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２６】
前記スレーブクロックは前記バスクロックよりさらに速いことを特徴とする請求項２５に記載のデータ伝送方法。
【請求項２７】
一対の書き込みバス経路を通じて前記第２類型のスレーブに書き込みデータを伝送する段階と、
バスクロックに同期して時間重複して、前記一対の書き込みバス経路から一対の書き込みデータレジスタに前記書き込みデータを伝送する段階と、
スレーブクロックに同期して前記書き込みデータレジスタからスレーブコアに順に前記書き込みデータを伝送する段階とをさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項２８】
前記スレーブクロックは前記バスクロックよりさらに速いことを特徴とする請求項２７に記載のデータ伝送方法。
【請求項２９】
時間重複されて、一対の読み出しバス経路それぞれを通じて前記第２類型のスレーブからそれぞれの読み出しデータを伝送する段階をさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【請求項３０】
時間重複されて、一対の書き込みバス経路それぞれを通じて前記第２類型のスレーブにそれぞれの書き込みデータを伝送する段階をさらに含むことを特徴とする請求項１９に記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチプロセッサシステムに係り、より具体的にはマルチプロセッサシステムにおいてスレーブが高いクロック周波数で動作するために有効バス帯域幅を増加させるマルチプロセッサシステムに関する。
【背景技術】
【０００２】
図１はマスタブロック１０２とスレーブブロック１０４とを有するマルチプロセッサシステム１００のブロック図を示す。マスタブロック１０２は第１マスタ１１２、第２マスタ１１４、及び第ｍ番目のマスタ１１６などを含む複数個のマスタを有する。それぞれのマスタ１１２、１１４…１１６はデータプロセッサ、例えば、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）またはデジタル信号処理器（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ、ＤＳＰ）である。
【０００３】
スレーブブロック１０４は第１スレーブ１２２、第２スレーブ１２４、及び第ｎ番目のスレーブ１２６を含む複数個のスレーブを有する。それぞれのスレーブ１２２、１２４…１２６は少なくとも一つのマスタ１１２、１１４…１１６によってサクセスされる。例えば、それぞれのスレーブ１２２、１２４…１２６はメモリ装置である。
【０００４】
バスアービタ１３０は優先的方法によって第１バス１３２と第２バス１３４を通じて前記マスタ１１２、１１４…１１６の間にスレーブ１２２、１２４…１２６にサクセスするように仲栽する。一般的に、マスタ１１２、１１４…１１６のうちの一つはスレーブ１２２、１２４…１２６の中一つをアクセスすると同時にバス１３２、１３４にサクセスが許容される。
【０００５】
例えば、第１及び第２マスタ１１２、１１４は第２スレーブ１２４にデータを書き込むためにバスアービタ１３０に各要請信号を伝送する。バスアービタは第１承認サクセスによって第１マスタ１１２に応答する。その場合に、第１マスタ１１２はコントロール、アドレス、及びデータ信号を第１バス１３２を通じてバスアービタに伝送する。その後に、バスアービタ１３０はコントロール、アドレス、及びデータ信号を第２バス１３４を通じてスレーブブロック１０４に伝送する。解読したアドレス信号に対応する第２スレーブ１２４は書き込みデータによってメモリコアに応答する。
【０００６】
次に、バスアービタ１３０は応答してコントロール、アドレス、データ信号を第１バス１３２を通じてバスアービタに伝送する第２マスタ１１４へのアクセスを許容する。解読したアドレス信号に対応する第２スレーブ１２４は書き込みデータによってメモリコアに応答する。
【０００７】
図２はアドレス及びコントロール（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ、ＡＣ）マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ、１４２）、書き込み（ｗｒｉｔｅ、ＷＲ）マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ、１４４）、読み出し（ｒｅａｄ、ＲＤ）マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ、１４６）、及びマルチプレクサコントローラ（ｍｕｌｔｉｐｌｅｘｅｒ ｃｏｎｔｒｏｌｌｅｒ、１４８）を有するバスアービタ１３０のための実施形態を示す。マスタブロック１０２及びバスアービタ１３０の間の第１バス１３２はＡＣ（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ）信号の通信のためのＡＣ（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ）マスタバス１５２、書き込みデータの通信のためのＷＲ（ｗｒｉｔｅ）マスタバス１５４、及び読み出しデータの通信のためのＲＤ（ｒｅａｄ）マスタバス１５６で構成されている。さらに、バスアービタ１３０とスレーブブロック１０４との間の第２バス１３４はＡＣ信号の通信のためのＡＣ（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ）スレーブバス１６２、書き込みデータの通信のためのＷＲ（ｗｒｉｔｅ）スレーブバス１６４、及び読み出しデータの通信のためのＲＤ（ｒｅａｄ）スレーブバス１６６で構成されている。
【０００８】
マスタ１１２、１１４…１１６はアドレス及びコントロール信号ＡＣＭ１、ＡＣＭ２… ＡＣＭｍをＡＣマスタバス１５２を通じてＡＣマルチプレクサ１４２にそれぞれ伝送する。マスタ１１２、１１４…１１６は書き込みデータＷＲＭ１、ＷＲＭ２…ＷＲＭｍを書き込みマスタバス１５４を通じてＷＲマルチプレクサ１４４にそれぞれ伝送する。マスタ１１２、１１４…１１６は読み出しデータＲＤＭ１、ＲＤＭ２…ＲＤＭｍをＲＤマルチプレクサ１４６からＲＤマスタバス１５６を通じてそれぞれ受信する。
【０００９】
スレーブ１２２、１２４…１２６はアドレス及びコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎをそれぞれＡＣマルチプレクサ１４２からＡＣスレーブバス１６２を通じて受信する。スレーブ１２２、１２４…１２６は書き込みデータＷＲＳ１、ＷＲＳ２…ＷＲＳｎをＷＲマルチプレクサ１４４からＷＲスレーブバス１６４を通じてそれぞれ受信する。スレーブ１２２、１２４…１２６は読み出しデータＲＤＳ１、ＲＤＳ２…ＲＤＳｎをそれぞれＲＤスレーブバス１６６を通じてＲＤマルチプレクサ１４６に伝送する。
【００１０】
マルチプレクサコントローラ１４８はＡＣマルチプレクサ１４２を制御してスレーブ１２２、１２４…１２６にそれぞれ連結されたアドレス及びコントロール信号ＡＣＭ１、ＡＣＭ２…ＡＣＭｍとしてアクセスを有するマスタ１１２、１１４…１１６のうちの一つからアドレス及びコントロール信号ＡＣＭ１、ＡＣＭ２…ＡＣＭｍのうちの一つを選択する第１制御信号ＡＣ＿ＳＥＬを生成する。選択されたアドレス信号はアクセスされたスレーブ１２２、１２４…１２６のうちの一つをしめし、選択されたスレーブはデータの読み出し動作またはデータ書き込み動作に応答する。
【００１１】
マルチプレクサコントローラ１４８はまた、ＷＲマルチプレクサ１４４を制御してスレーブ１２２、１２４…１２６にそれぞれ連結された書き込みデータＷＲＳ１、ＷＲＳ２…ＷＲＳｎとしてアクセスを有するマスタ１１２、１１４…１１６のうちの一つから書き込み信号ＷＲＭ１、ＷＲＭ２…ＷＲＭｍのうちの一つを選択する第２制御信号ＷＲ＿ＳＥＬを生成する。マルチプレクサコントローラ１４８はＲＤマルチプレクサ１４６を制御してマスタ１１２、１１４…１１６にそれぞれ連結された読み出し信号ＲＤＭ１、ＲＤＭ２…ＲＤＭｍとしてアクセスされたスレーブ１２２、１２４…１２６のうちの一つから読み出しデータＲＤＳ１、ＲＤＳ２…ＲＤＳｎのうちの一つを選択する第３制御信号ＲＤ＿ＳＥＬをさらに生成する。
【００１２】
マルチプロセッサシステム１００において読み出し動作は図３のタイミング図を参照して説明する。図２及び図３を参照すれば、Ｔ０時点で、第２スレーブ１２４は、第２スレーブ１２４からデータを読み出す第１要請信号のために第１マスタ１１２によって生成されたアドレス及びコントロール信号ＡＣＭ１を受ける。マルチプレクサコントローラ１４８はＡＣマルチプレクサ１４２を制御してスレーブ１２２、１２４…１２６にそれぞれ連結されたそれぞれのアドレス及びコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎで出力された第１マスタ１１２からアドレス及びコントロール信号ＡＣＭ１を選択するＡＣ＿ＳＥＬ信号を生成する。
【００１３】
ＡＣＭ１信号に指定されたアドレス信号に対応した第２スレーブ１２４はＴ２‐Ｔ４の時間の間にＡＣＭ１信号に対応する第１読み出しデータを準備するによって応答する。Ｔ２‐Ｔ３のインターフェース時間の後に、第２スレーブ１２４はＲＤスレーブバス１６６上にＲＤＳ２として第１読み出しデータを出力し始める。
【００１４】
現在使用されるメモリ装置は以前より高い性能を有する、従って、第２スレーブ１２４はバス１６４、１６６より高いクロック周波数において動作する。Ｔ２‐Ｔ３のインターフェース時間に、読み出しデータは第２スレーブ１２４の高いクロック周波数からＲＤスレーブバス１６６の低いクロック周波数に交替される。
【００１５】
第２スレーブ１２４はＴ２‐Ｔ４の相対的に短い時間の間に用意した第１読み出しデータを有する。なぜなら、第２スレーブ１２４はより高いクロック周波数で動作するためである。しかし、第１読み出しデータは読み出しスレーブバス１６６がより低いクロック周波数で動作するため、Ｔ３‐Ｔ６の比較的に長い時間の間にＲＤスレーブバス１６６に出力される。
【００１６】
さらに、図３のＴ１時点において、第２スレーブ１２４には第２要請信号のために第２マスタ１１４によって生成されたアドレス及びコントロール信号ＡＣＭ２が入力され、第２スレーブ１２４からデータを読み出す。マルチプレクサコントローラ１４８はＡＣ＿ＳＥＬ信号を生成する。ＡＣ＿ＳＥＬ信号はＡＣマルチプレクサ１４２を制御して第２マスタ１１４から出力されたアドレス及びコントロール信号ＡＣＭ２を選択するようにする。アドレス及びコントロール信号ＳＣＭ２はアドレス及びコントロール信号ＡＣＳ１〜ＡＣＳｎとしてスレーブ１２２、１２４…１２６に提供される。
【００１７】
ＡＣＭ２信号に指定されたアドレス信号に対応した第２スレーブ１２４は、第１読み出しデータをあらかじめ用意した後、Ｔ４‐Ｔ５時間の間にＡＣＭ２信号に対応する第２読み出しデータを準備することによって応答する。そのような第２読み出しデータはＴ５時点において読み出しスレーブバス１６６に出力されるように用意される。しかし、ＲＤスレーブバス１６６は第１読み出しデータをＴ６の時点まで第１マスタ１１２のために出力するように使用される。Ｔ６時点において、第２読み出しデータはＴ６‐Ｔ７の時間の間にＲＤスレーブバス１６６にＲＤＳ２として出力される。
【００１８】
また第２読み出しデータのために、第２スレーブ１２４は高いクロック周波数で動作するため、Ｔ４‐Ｔ５の相対的に短い時間の間に用意した第２読み出しデータを有する。しかし、第２読み出しデータはＲＤスレーブバス１６６が低いクロック周波数で動作するため、Ｔ６‐Ｔ７の相対的に高い時間の間にＲＤスレーブバス１６６に出力される。
【００１９】
第１及び第２読み出しデータをＲＤスレーブバス１６６に出力するためのＴ３‐Ｔ６及びＴ６‐Ｔ７のそのような長い時間はマルチプロセッサシステム１００の動作を不利に減速させる。
【００２０】
図４はマルチプロセッサシステム１００において書き込み動作の例を示すタイミング図である。図２及び図４を参照すれば、Ｔ０時点において、第２スレーブ１２４は第１マスタ１１２によって第１要請信号が前記第２スレーブ１２４にデータを書き込むために生成されるため、アドレス及びコントロール信号ＡＣＭ１を受ける。マルチプレクサコントローラ１４８はＡＣマルチプレクサ１４２を制御してスレーブ１２２、１２４…１２６にそれぞれ連結されたそれぞれのアドレス及びコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎとして出力される第１マスタ１１２からアドレス及びコントロール信号を選択するＡＣ＿ＳＥＬ信号を生成する。
【００２１】
ＡＣＭ１信号で指定されたアドレス信号と対応した第２スレーブ１２４はＴ２‐Ｔ４の時間の間、ＷＲスレーブバス１６４から第１書き込むデータの入力によって応答する。さらに、Ｔ２‐Ｔ３のインターフェース時間の後、第２スレーブ１２４はメモリコアの中にＷＲＳ２の第１書き込みデータを書き始める。
【００２２】
第２スレーブ１２４が高いクロック周波数で動作するため、第２スレーブ１２４はＴ３‐Ｔ５の相対的に短い時間の間、第１書き込みデータをそのメモリコアの中に書き込む。しかし、ＷＲスレーブバス１６４が低いクロック周波数で動作するため、第１書き込みデータはＴ２‐Ｔ４の比較的に長い時間の間、ＷＲバス１６４から入力される。
【００２３】
さらに、図４のＴ１時点において、第２スレーブ１２４は第２スレーブ１２４にデータを書き込むための第２要請信号のために、第２マスタ１１４によって生成されたアドレス及びコントロール信号ＡＣＭ２を受ける。マルチプレクサコントローラ１４８はＡＣマルチプレクサ１４２を制御してスレーブ１２２、１２４…１２６とそれぞれ連結されたそれぞれのアドレス及びコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎに出力された第２マスタ１１４からアドレス及びコントロール信号ＡＣＭ２を選択するＡＣ＿ＳＥＬ信号を生成する。
【００２４】
ＡＣＭ２信号で指定されたアドレス信号と対応する第２スレーブ１２４はＴ４‐Ｔ７の時間の間、ＷＲスレーブバス１６４から第２書き込みデータを入力することによって応答する。さらに、第２スレーブ１２４はＴ４‐Ｔ６のインターフェース時間の後、メモリコアの中にＷＲＳ２の第２書き込みデータを書き始める。
【００２５】
第２スレーブ１２４が高いクロック周波数で動作するため、第２スレーブ１２４はＴ６‐Ｔ８の比較的に短い時間の間にメモリコアの中に第２書き込みデータを書き込む。しかし、ＷＲスレーブバス１６４は低いクロック周波数で動作するため、第２書き込みデータはＴ４‐Ｔ７の比較的に長い時間の間にＷＲスレーブバス１６４から入力される。
【００２６】
ＷＲバス１６４から第１及び第２書き込みデータを入力するためのＴ２‐Ｔ４及びＴ４‐Ｔ７のそのような長い時間はマルチプロセッサシステム１００の動作を不利に減速させる。
【００２７】
このような短所を解決するための一つの方法は、バス１６４、１６６の動作速度を高めることである。また、他の解決方法は図３のＴ２‐Ｔ３と図４のＴ２‐Ｔ４及びＴ４‐Ｔ６のインターフェース時間を短縮させることである。しかし、その解決方法は費用が非常にかさむ。
【００２８】
そのため、低い価格のメカニズムはバス１６２、１６４がスレーブ１２２、１２４…１２６のうちの一つにおいてより低いクロック周波数で動作する時、マルチプロセッサシステム１００のその低い動作を防ぐことが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明は前記の問題を解決するためなされたもので、本発明の目的はバスのクロック周波数を高くしなくても動作速度を上げることができるマルチプロセッサシステム及びそのデータ伝送方法を提供することにある。
【課題を解決するための手段】
【００３０】
したがって、本発明の一般的の面において、複数個の読み出しおよび／または書き込みバス経路は高いクロック周波数で動作するスレーブのために形成される。
【００３１】
本発明の実施形態によるマルチプロセッサシステムは複数個のマスタ、第１クロック周波数で動作する少なくとも一つの第１類型のスレーブ、第１クロック周波数より高い第２クロック周波数で動作する少なくとも一つの第２類型のスレーブを含む。マルチプロセッサシステムは、また、マスタとスレーブとの間でアクセスを調整するためのアービタを含み、アービタ及び第１類型のスレーブの間で単一読み出し／書き込みバス経路を含む。マルチプロセッサシステムはアービタと第２類型のスレーブとの間で複数個の読み出しバス経路および／または複数個の読み出しバス経路をさらに含む。
【００３２】
特に、バス経路が低いクロック周波数で動作する時、第２類型のスレーブは読み出しデータを時間重複で多重読み出しバス経路上に出力し／または時間重複で多重書き込みバス経路から書き込みデータを入力する。アービタは複数個のマスタと複数個のスレーブとの間でそのような時間重複でデータ伝送を調整するためのマルチプレクサとマルチプレクサコントローラとを含む。
【００３３】
このような方法によって、データは時間重複で多重バス経路に伝送されるため、バス経路の遅いクロック周波数は高いクロック周波数で動作するスレーブを有するマルチプロセッサシステムの動作を減速させない。
【発明の効果】
【００３４】
本発明によるマルチプロセッサシステムは高速スレーブを使用してバスのクロック周波数を上げなくても、データプロセッシングでレイテンシを最小化することができる。
【発明を実施するための最良の形態】
【００３５】
本発明の他の特徴及び利点を添付の図面を参照した発明の詳細な説明においてより具体的に説明する。
【００３６】
図５は本発明の実施形態によるマルチプロセッサシステム２００のブロック図を示す。マルチプロセッサシステム２００はマスタブロック２０２、スレーブブロック２０４、及びバスアービタ２０６を含む。マスタブロック２０２は第１マスタ２１２、第２マスタ２１４…第ｍ番目のマスタ２１６を含む複数個のマスタを有する。それぞれのマスタ２１２、２１４…２１６は例えば、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）またはデジタル信号処理器（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ、ＤＳＰ）のようなデータプロセッサである。
【００３７】
スレーブブロック２０４は第１スレーブ２２２、第２スレーブ２２４…第ｎ番目のスレーブ２２６を含む複数個のスレーブを有する。それぞれのスレーブ２２２、２２４…２２６はマスタ２１２、２１４…２１６の少なくとも一つによってアクセスされる。例えば、それぞれのスレーブ２２２、２２４…２２６はメモリ装置である。
【００３８】
第ｎ回目のスレーブ２２６が第１クロック周波数で動作する第１類型でおり、第１及び第２スレーブ２２２、２２４は第１クロック周波数よりさらに高い第２クロック周波数で動作する第２類型である。本発明の実施形態において、スレーブブロック２０４にある速いスレーブ２２２、２２４を除外した第ｎ番目のスレーブ２２６のような残りのスレーブはさらに低いクロック周波数で動作する第１類型である。
【００３９】
前記バスアービタ２０６はマスタ２１２、２１４…２１６とスレーブ２２２、２２４…２２６との間でアクセスを仲栽する。バスアービタ２０６はアドレス及びコントロールマルチプレクサ（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ ｍｕｌｔｉｐｌｅｘｅｒ、２３２）、第１書き込み（ｗｒｉｔｅ、ＷＲ）マルチプレクサ２３４、第２ＷＲ'（ｗｒｉｔｅ）マルチプレクサ２３６、第１読み出し（ｒｅａｄ、ＲＤ）マルチプレクサ２３８、及び第２ＲＤ'（ｒｅａｄ）マルチプレクサ２４０を含む複数個のマルチプレクサを含む。
【００４０】
バスアービタ２０６はまた第１セレクタマルチプレクサ２４４、第２セレクタマルチプレクサ２４６、及び第ｍ番目のセレクタマルチプレクサ２４８を含むｍマルチプレクサで構成された単一セレクタ２４２を含む。マルチプレクサコントローラ２５０は優先的な方法によるマルチプレクサ２３２、２３４、２３６、２４０、２４４、２４６…２４８を調節するための調節信号を生成する。
【００４１】
マスタ２１２、２１４…２１６はアドレス及びコントロール（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ、ＡＣ）信号ＡＣＭ１、ＡＣＭ２…ＡＣＭｍをそれぞれアドレス及びコントロールＡＣマスタバス２５２を通じてＡＣマルチプレクサ２３２に伝送する。マスタ２１２、２１４…２１６は書き込みデータＷＲＭ１、ＷＲＭ２…ＷＲＭｍを書き込み（ｗｒｉｔｅ）、マスタバス２５４を通じて第１ＷＲマルチプレクサ２３４に伝送する。マスタ２１２、２１４…２１６は読み出し（ｒｅａｄ）マスタバス２５６を通じて単一セレクタ２４２から読み出しデータＲＤＭ１、ＲＤＭ２…ＲＤＭｍを受信する。
【００４２】
スレーブ２２２、２２４…２２６はアドレス及びコントロール（ａｄｄｒｅｓｓ ａｎｄ ｃｏｎｔｒｏｌ）信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎをＡＣスレーブバス２５８を通じてＡＣマルチプレクサ２３４から受信する。スレーブ２２２、２２４…２２６が第１書き込みデータＷＲＳ１、ＷＲＳ２…ＷＲＳｎを第１書き込み（ｗｒｉｔｅ、ＷＲ）スレーブバス２６０を通じて第１ＷＲマルチプレクサ２３４からそれぞれ受信する。より高いクロック周波数で動作する速いスレーブ２２２、２２４は第２書き込みデータＷＲＳ１'、ＷＲＳ２'を第２書き込みＷＲ'スレーブバス２６２を通じて第２ＷＲ'マルチプレクサからそれぞれ受信する。
【００４３】
スレーブ２２２、２２４…２２６は第１読み出しデータＲＤＳ１、ＲＤＳ２…ＲＤＳｎを第１読み出し（ｒｅａｄ、ＲＤ）スレーブバス２６４を通じて第１ＲＤマルチプレクサ２３８に伝送する。より高いクロック周波数で動作する速いスレーブ２２２、２２４は第２読み出しデータＲＤＳ１'、ＲＤＳ２'を第２読み出しＲＤ'スレーブバス２６６を通じて第２ＲＤ'マルチプレクサ２４０にそれぞれ伝送する。
【００４４】
このような方法によって、より高いクロック周波数で動作する速いスレーブ２２２、２２４はＷＲ及びＷＲ'スレーブバス２６０、２６２及びＷＲ及びＷＲ'マルチプレクサ２３４、２３６を通じてそれぞれ２個の書き込みバス経路を有する。同様に、より速いスレーブ２２２、２２４はＲＤ及びＲＤ'スレーブバス２６４、２６６及びＲＤ及びＲＤ'マルチプレクサ２３８、２４０を通じてそれぞれ２個の読み出しバス経路を有する。
【００４５】
一方、より低いクロック周波数で動作するある遅いスレーブ２２６は第１ＷＲスレーブバス２６０及び第１ＷＲマルチプレクサ２３４を通じて単一シングルバス経路を有する。同様に、遅いスレーブ２２６は第１ＲＤスレーブバス２６４及び第１ＲＤマルチプレクサ２３８を通じて単一読み出しバス経路を有する。
【００４６】
マルチプロセッサシステム２００において読み出し動作は図６のタイミング図を参照して説明する。図５及び図６を参照すれば、T０時点において、第２スレーブ２２４は第１マスタ２１２によって第２スレーブ２２４からデータを読み出す第１要請信号のために生成されたアドレス及びコントロール信号ＡＣＭ１を受信する。マルチプレクサコントローラ２５０はＡＣマルチプレクサ２３２を制御してスレーブ２２２、２２４…２２６に連結されたそれぞれのアドレス及びコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎに出力された第１マスタ２１２からアドレス及びコントロール信号ＡＣＭ１を選択するＡＣ＿ＳＥＬ信号を生成する。
【００４７】
ＡＣＭ１信号において指定されたアドレス信号に対応した第２スレーブ２２４はＴ２‐Ｔ４の時間の間、ＡＣＭ１信号に対応した第１読み出しデータＲＤＳ２を準備することによって応答する。Ｔ２‐Ｔ３のインターフェース時間の後、第２スレーブ２２４はＲＤＳ２の第１読み出しデータを第１ＲＤスレーブバス２６４上に出力し始める。
【００４８】
マルチプレクサコントローラ２５０は第１ＲＤマルチプレクサ２３８を制御してその出力として第２スレーブ２２４から第１読み出しデータＲＤＳ２を選択するＲＤ＿ＳＥＬ信号を生成する。マルチプレクサコントローラ２５０はまた、第１セレクタマルチプレクサ２２４を制御して第１マスタ２１２に連結された読み出しデータＲＤＭ１として第１ＲＤマルチプレクサ２３８の出力を選択するＳ１信号を生成する。このような方法によって、第２スレーブ２２４からの第１読み出しデータＲＤＳ２は第１マスタ２１２に向けるようになる。
【００４９】
第２スレーブ２２４は第１ＲＤスレーブバス２６４のためのバスクロック周波数より高いスレーブクロック周波数で動作する。Ｔ２‐Ｔ３のインターフェース時間は、第２スレーブ２２４の高いクロック周波数から第１ＲＤスレーブバス２６４の低いクロック周波数に交替される時間である。
【００５０】
第２スレーブ２２４が高いクロック周波数で動作するため、第２スレーブ２２４はＴ２‐Ｔ４の相対的に短い時間の間に用意した第１読み出しデータＲＤＳ２を有する。しかし、第１ＲＤスレーブバス２６４が低いクロック周波数で動作するため、第１読み出しデータＲＤＳ２はＴ３‐Ｔ７の比較的に長い時間の間に第１ＲＤスレーブバス２６４に出力される。
【００５１】
また、図６のＴ１時点において、第２スレーブ２２４は第２マスタ２１４によって第２スレーブ２２４からデータを読み出す第２要請信号のために生成されたアドレス及びコントロール信号ＡＣＭ２を受信する。マルチプレクサコントローラ２５０はＡＣ＿ＳＥＬ信号を生成する。ＡＣ＿ＳＥＬ信号はＡＣマルチプレクサ２３２を制御して第２マスタ２１４から出力されたアドレス及びコントロール信号ＡＣＭ２を選択するようにする。アドレス及びコントロール信号ＡＣＭ２はアドレス及びコントロール信号 ＡＣＳ１、 ＡＣＳ２…ＡＣＳｎとしてスレーブ２２２、２２４…２２６に提供される。
【００５２】
ＡＣＭ２信号に指定されたアドレス信号に対応する第２スレーブ２２４はＴ４‐Ｔ６の時間の間、ＡＣＭ２信号に対応する第２読み出しデータＲＤＳ２'を準備することによって応答する。Ｔ４‐Ｔ５のインターフェース時間の後、第２スレーブ２２４は第２読み出しデータＲＤＳ２'を第２ＲＤ'スレーブバス２６６の上に出力し始める。
【００５３】
マルチプレクサコントローラ２５０は第２ＲＤ'マルチプレクサ２４０を制御してその出力である第２スレーブ２２４から第２読み出しデータＲＤＳ'２を選択するＲＤ'＿ＳＥＬ信号を生成する。マルチプレクサコントローラ２５０はまた、第２セレクタマルチプレクサ２４６を制御して第２マスタ２１４に連結された第２データＲＤＭ２である２ＲＤ'マルチプレクサ２４０の出力を選択するＳ２信号を生成する。このような方法によって、第２スレーブ２２４の第２読み出しデータＲＤＳ２'は第２マスタ２１４に向けるようになる。
【００５４】
第２スレーブ２２４が高いスレーブクロック周波数で動作するため、Ｔ４‐Ｔ６の比較的に短い時間の間に用意した第２読み出しデータＲＤＳ２'を有する。しかし、第２読み出しデータＲＤＳ２'は第２ＲＤ'スレーブバス２６６が低いバスクロック周波数で動作するため、Ｔ５‐Ｔ８の比較的に長い時間の間に第２ＲＤ'スレーブバス２６６に出力される。
【００５５】
それにもかかわらず、第２スレーブ２２４は第１及び第２読み出しデータＲＤＳ２、ＲＤＳ２'が図６のＴ５‐Ｔ７の時間の重複で第１及び第２ＲＤ、ＲＤ'読み出しスレーブバス２６４、２６６上に出力されたように２個の読み出しバス経路を有する。そのような時間の重複は従来技術の全般的な時間（図３のＴ３‐Ｔ７）と比較して、第２スレーブ２２４から第１及び第２読み出しデータＲＤＳ２、ＲＤＳ２'を出力するための図６のＴ３‐Ｔ８の全般的な時間を減少させる。
【００５６】
図７はマルチプロセッサシステム２００において、書き込み動作の例を示すタイミング図である。図５及び図７を参照すると、ＴＯの時点において、第２スレーブ２２４は、アドレス及び制御信号ＡＣＭ１が入力される。アドレス及び制御信号ＡＣＭ１は第１マスタ２１２から生成される。アドレス及び制御信号ＡＣＭ１は第２スレーブ２２４にデータを書き込むように要請するための第１要請信号である。マルチプレクサコントロール２５０はＡＣ＿ＳＥＬ信号を生成する。ＡＣ＿ＳＥＬ信号はＡＣマルチプレクサ２３２を制御して第１マスタ２１２から出力されたアドレス及びコントロール信号ＡＣＭ１を選択するようにする。アドレス及びコントロール信号ＡＣＭ１はアドレス及びコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎとしてスレーブ２２２、２２４…２２６に提供される。
【００５７】
また、マルチプレクサ２５０はＷＲ＿ＳＥＬ信号を生成する。ＷＲ＿ＳＥＬ信号は第１ＷＲマルチプレクサ２３４を制御して第１マスタ２１２から出力された第１書き込みデータＷＲＭ１を選択するようにする。第１書き込みデータＷＲＭ１は第１書き込みデータＷＲＳ１、ＷＲＳ２…ＷＲＳｎとして第１ＷＲスレーブバス２６０を経由してスレーブ２２２、２２４…２２６に提供される。ＡＣＭ１信号で指定されたアドレス信号に対応した第２スレーブ２２４はＴ２‐Ｔ５の時間の間に第１ＷＲスレーブバス２６０から第１書き込みデータＷＲＳ２を入力することによって応答する。さらに、Ｔ２‐Ｔ４のインターフェース時間の後、第２スレーブ２２４は第１書き込みデータＷＲＳ２をそれのメモリコアに書き込み始める。
【００５８】
第２スレーブ２２４が高いクロック周波数で動作するため、第２スレーブ２２４はT４-T６の相対的に短い時間の間に第１書き込みデータＷＲＳ２をメモリコアの中に書き込む。しかし、第１書き込みデータＷＲＳ２は第１ＷＲスレーブバス２６０が低いクロック周波数で動作するため、Ｔ２‐Ｔ５の比較的に長い時間の間、第１ＷＲスレーブバス２６０から入力される。
【００５９】
また、図７のＴ１時点において、第２スレーブ２２４はアドレス及び制御信号ＡＣＭ２が入力される。アドレス及び入力信号ＡＣＭ２は第２マスタ２１４から生成される。アドレス及び制御信号ＡＣＭ２は第２スレーブ２２４にデータを書き込むように要請するための第２要請信号である。マルチプレクサコントローラ２５０はＡＣ＿ＳＥＬ信号を生成する。ＡＣ＿ＳＥＬ信号はＡＣマルチプレクサ２３２を制御して、第２マスタ２１４から出力されたアドレス及びコントロール信号ＡＣＭ２を選択するようにする。アドレス及び制御信号ＡＣＭ２はアドレスコントロール信号ＡＣＳ１、ＡＣＳ２…ＡＣＳｎとしてスレーブ２２２、２２４…２２６に提供される。（図７に“ＡＣ ｓｗｉｔｃｈｉｎｇ”と示す。)
【００６０】
さらに、マルチプレクサコントローラ２５０はＷＲ'＿ＳＥＬ信号を生成する。ＷＲ'＿ＳＥＬ信号は第２ＷＲ'プレクサ２３６を制御して第２マスタから出力された第２書き込みデータＷＲＭ２を選択するようにする。第２書き込みデータＷＲＭ２はＷＲＳ１'、ＷＲＳ２'として第２ ＷＲ'スレーブバス２６２を経由して速いスレーブ２２２、２２４に提供される。ＡＣＭ２信号で指定されたアドレス信号に対応した第２スレーブ２２４はＴ３‐Ｔ８の時間の間、第２ＷＲ'スレーブバス２６２から第２書き込みデータＷＲＳ２'を入力することによって応答する。さらに、第２スレーブ２２４はＴ３‐Ｔ７のインターフェースの時間の後、メモリコアの中に第２書き込みデータＷＲＳ２'を書き始める。
【００６１】
第２スレーブ２２４が高いクロック周波数で動作するため、第２スレーブ２２４はＴ７‐Ｔ９の相対的に短い時間の間にメモリコアの中に第２書き込みデータＷＲＳ２'を書き込み。しかし、第２ＷＲ'スレーブバス２６２が低いクロック周波数で動作するため、第２書き込みデータＷＲＳ２'はＴ３‐Ｔ８の相対的に長い時間の間に第２ＷＲ'スレーブバス２６２から入力される。
【００６２】
それにもかかわらず、第２スレーブ２２４は第１及び第２書き込みデータＷＲＳ２、ＷＲＳ２'が図７においてＴ３‐Ｔ５の時間の重複で第１及び第２ＷＲ及びＷＲ'書き込みスレーブバス２６０、２６２から入力されるような２個の書き込みバス経路を有する。そのような時間重複は従来技術の全般的の時間（図４のＴ２‐Ｔ７）と比べて第２スレーブ２２４に第１及び第２書き込みデータＷＲＳ２、ＷＲＳ２'を入力するための図７においてＴ２‐Ｔ８の重複時間を減少させる。
【００６３】
図８は第２スレーブ２２４のような高いクロック周波数で動作するスレーブ２２２、２２４の実施形態のブロック図を示す。第２スレーブ２２４はメモリコア２７０及びスレーブインターフェース２７２を含む。スレーブインターフェースは第１書き込みデータレジスタ２７４、第２書き込みデータレジスタ２７６、第１読み出しデータレジスタ２７８、及び第２読み出しデータレジスタ２８０を含む。書き込みセレクタ２８２は前記書き込みデータレジスタ２７４、２７６とメモリコア２７０との間で連結される。読み出しセレクタ２８４は読み出しデータレジスタ２７８、２８０とメモリコア２７０との間で連結される。
【００６４】
図６及び図８を参照すると、読み出しセレクタ２８４はＴ２‐Ｔ４の時間の間に第１読み出しデータＲＤＳ２をメモリコア２７０から第１読み出しデータレジスタ２７８にルートを定め、Ｔ４‐Ｔ６の時間の間に第２読み出しデータＲＤＳ２'をメモリコア２７０から第２読み出しデータレジスタ２８０にルートを定める。メモリコア２７０からそのような読み出しデータ伝送はメモリコア２７０の高いクロック周波数で同期化され、そのような読み出しデータ伝送は読み出しデータレジスタ２７８、２８０に順に行われる。
【００６５】
また図６及び図８を参照すると、第１読み出しデータレジスタ２７８はＴ３‐Ｔ７の時間の間に第１読み出しデータＲＤＳ２を第２ＲＤスレーブバス２６４上に出力する。第２読み出しデータレジスタ２８０はＴ５‐Ｔ８の時間の間に第２読み出しデータＲＤＳ２'を第２読み出しＲＤ'スレーブバス２６６上に出力する。第１及び第２読み出しデータレジスタ２７８、２８０はＴ５‐Ｔ７の時間の重複で第１及び第２読み出しデータＲＤＳ２、ＲＤＳ２'をそれぞれ第１及び第２ＲＤ、ＲＤ'スレーブバス２６４、２６６上に出力する。読み出しデータレジスタ２７８、２８０からＲＤ及びＲＤ'スレーブバス２６４、２６６上にそのような読み出しデータ伝送は前記スレーブバス２６４、２６６の低いクロック周波数で同期化される。
【００６６】
図７及び図８を参照すると、書き込みセレクタ２８２はＴ４‐Ｔ６の時間の間に第１書き込みデータＷＲＳ２を第１書き込みデータレジスタ２７４からメモリコア２７０にルートを定め、Ｔ７‐Ｔ９の時間の間に第２書き込みデータＷＲＳ２'を第２書き込みデータレジスタ２７６からメモリコア２７０にルートを定める。メモリコア２７０にそのような書き込みデータ伝送はメモリコア２７０の高いクロック周波数で同期化され、そのような書き込みデータ伝送は書き込みデータレジスタ２７４、２７６から順に行われる。
【００６７】
また図７及び図８を参照すると、第１書き込みデータレジスタ２７４はＴ２‐Ｔ５の時間の間に第１ＷＲスレーブバス２６０から第１書き込みデータＷＲＳ２を入力する。第２書き込みデータレジスタ２７６はＴ３‐Ｔ８の時間の間に第２ＷＲ'スレーブバス２６２から第２書き込みデータＷＲＳ２'を入力する。第１及び第２書き込みデータレジスタ２７４、２７６はＴ３‐Ｔ５の時間の重複でそれぞれ第１及び第２ＷＲ、ＷＲ'スレーブバス２６０、２６２から第１及び第２書き込みデータＷＲＳ２、ＷＲＳ２'を入力する。ＷＲ及びＷＲ'スレーブバス２６０、２６２から書き込みデータレジスタ２７２、２７６においてそのような書き込みデータ伝送はスレーブバス２６０、２６２の低いクロック周波数で同期化される。
【００６８】
このような方法によって、バスクロック周波数が速いスレーブのためのＸ個の書き込みバス経路とＸ個の読み出しバス経路を使用して、スレーブクロック周波数より低い場合にもバス上やバスからデータ伝送でレイテンシ（ｌａｔｅｎｃｙ）は最小化される。本発明の実施形態において、スレーブバス（２６０、２６２、２６４、あるいは２６６、Ｘまで多数の）のクロック周波数は速いスレーブ（２２２あるいは２２４）のクロック周波数より大きい。そのような複数の書き込みバス経路及び複数の読み出し経路は、遅いバス（ｓｌｏｗｅｒ  ｂｕｓｅｓ）からデータを読み出すまたは遅いバス（ｓｌｏｗｅｒ  ｂｕｓｅｓ）にデータを書き込む時、時間重複（ｔｉｍｅ  ｏｖｅｒａｌｌ）を許容する。従って、本発明によるマルチプロセッサシステム２００はデータを処理する時、レイテンシ（ｌａｔｅｎｃｙ）を最小化することができる。
【００６９】
前記の実施形態はただ一例として示したが、これに限定されない。例えば、前記の説明したような実施形態は一つ方法である。本発明は特許請求の範囲だけでなく、均等な範囲によって定めて制限される。
【図面の簡単な説明】
【００７０】
【図１】従来技術による一般的なマルチプロセッサシステムのブロック図を示す。
【図２】従来技術によるそれぞれのスレーブとバスアービタとの間において単一読み出しバス経路及び単一書き込みバス経路を有するマルチプロセッサシステムのブロック図を示す。
【図３】従来技術による図２のマルチプロセッサにおいて読み出し動作のためのタイミング図を示す。
【図４】従来技術による図２のマルチプロセッサにおいて書き込み動作のためのタイミング図を示す。
【図５】本発明の実施形態による高いクロック周波数で動作する各スレーブのための複数個の読み出しと書き込みバス経路を有するマルチプロセッサシステムのブロック図を示す。
【図６】本発明の実施形態による図５のマルチプロセッサシステムにおいて読み出し動作のためのタイミング図を示す。
【図７】本発明の実施形態による図５のマルチプロセッサシステムにおいて書き込み動作のためのタイミング図を示す。
【図８】本発明の実施形態による図５のマルチプロセッサシステムにおいて高いクロック周波数で動作するスレーブのためのスレーブインターフェースのブロック図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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