(57)【要約】【課題】入力される同期信号のノイズを簡易な構成で除去する。【解決手段】本表示装置の表示制御回路に含まれるノイズ除去回路４１は、同期信号であるデータイネーブル信号ＥＮＢを遅延させるシフトレジスタ４１１と、遅延されたデータイネーブル信号ＥＮＢの立ち下がりエッジを検出するトリガ生成回路４１２と、エッジが検出されるまで遅延されたデータイネーブル信号ＥＮＢのアクティブ期間をクロック数で計数するカウンタ回路４１３と、計数された数が所定数以上の場合にのみアクティブとなる信号を出力する比較回路４１４と、遅延されたデータイネーブル信号ＥＮＢと比較回路４１４からの信号との論理積演算を行い演算結果を同期信号として出力するＡＮＤ回路４１５とを備える。この簡易な構成により、上記所定数未満の期間がアクティブとなっても出力される信号は非アクティブとなり、出力される同期信号からノイズを除去できる。【選択図】図３
2007041437.tif 000002
【特許請求の範囲】
【請求項１】
装置外部の信号源により生成され、所定期間アクティブ状態に設定される同期信号および表示すべき画像を表す画像データを含む映像信号とを受け取る表示装置であって、
前記画像を表示する表示部と、
前記表示部を駆動する駆動部と、
前記同期信号および前記映像信号を受け取り、前記駆動部に所定の制御信号および前記画像データを与える表示制御部とを備え、
前記表示制御部は、
前記信号源から受け取られた同期信号において、アクティブ状態である期間が前記所定期間未満の予め定められた閾値期間未満である場合、前記閾値期間未満のアクティブ状態である期間を非アクティブ状態とした同期信号を出力し、アクティブ状態である期間が前記閾値期間以上である場合、前記閾値期間以上のアクティブ状態である期間をそのままアクティブ状態とした同期信号を出力するノイズ除去部と、
前記ノイズ除去部から出力された同期信号に基づき、前記制御信号を生成し前記駆動部に与えるタイミング生成部と
を含むことを特徴とする、表示装置。
【請求項２】
前記ノイズ除去部は、
所定のクロック信号に基づき、前記信号源から受け取られた同期信号を前記閾値期間に相当するクロック数である遅延クロック数だけ遅延させる遅延部と、
前記遅延部により遅延された同期信号が非アクティブ状態である時点を検出したときに所定のリセット信号を出力するリセット部と、
前記信号源から受け取られた同期信号がアクティブ状態である期間を前記クロック信号に基づくクロック数として計数し、前記リセット部から前記リセット信号を受け取ったときに計数されたクロック数を０に戻すカウンタ部と、
前記カウンタ部により計数されたクロック数が前記遅延クロック数以上であるときにはアクティブ状態とした同期信号を出力し、前記カウンタ部により計数されたクロック数が前記遅延クロック数未満であるときには非アクティブ状態とした同期信号を出力する比較部とを含むことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記ノイズ除去部は、前記遅延部により遅延された同期信号と前記比較部から出力される同期信号との論理積演算の結果として得られる信号を同期信号として出力する論理積演算部をさらに含むことを特徴とする、請求項２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関するものであり、更に詳しくは、表示のための同期信号に含まれるノイズに影響されることなく表示を行う表示装置に関する。
【背景技術】
【０００２】
近年、表示装置には、薄型で高精細な表示を行うことができるアクティブマトリクス型の液晶表示装置が広く使用されている。このアクティブマトリクス型の液晶表示装置は、一般的には液晶層を挟持する２枚の基板を含む表示部を備えており、当該２枚の基板のうち一方の基板には、映像信号線としての複数のデータ線と走査信号線として複数のゲート線とが格子状に配置され、それら複数のデータ線とゲート線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。また、アクティブマトリクス型液晶表示装置は、その表示部のデータ線を駆動するデータドライバ、その表示部のゲート線を駆動するゲートドライバ、および、それらデータドライバとゲートドライバを外部から与えられる同期信号に基づき制御する表示制御回路を有している。
【０００３】
一般的にこの同期信号としては、垂直同期信号、水平同期信号、またはデータイネーブル信号などが知られており、例えばデータイネーブル信号は映像信号に含まれる画像データが存在する領域を示すため、画像データが始まる時点でハイレベルになるよう設定されている。したがって、このデータイネーブル信号の画像データが存在しない領域にノイズが混入すると、上記表示制御回路は、当該画像データが存在しない領域において画像データが始まるものと誤認することがあり、そのことにより画面のずれやちらつきなどの異常な表示が行われることがある。
【０００４】
そこで従来より、入力された同期信号が予め定められた設定条件を満足するか否かを検出し、検出の結果、上記設定条件を満足しない場合には全画面を黒表示とするパターン信号を生成する液晶表示装置がある（特許文献１を参照）。この構成により、不正規な同期信号が入力された場合にも異常な画像が表示されない。
【０００５】
また従来より、垂直同期信号のノイズを除去するため、ほぼフィールド周期の疑似同期信号を生成する回路を有しており、フィールドが判別できない場合にもこの疑似同期信号に基づくことにより画面に表示された画像データを取り込むビデオプリンタがある（特許文献２を参照）。この構成を表示装置に応用することにより、入力される同期信号にかかわらず正しい表示を行うことができる。
【特許文献１】特開平１０−３１９９１６号公報
【特許文献２】特開平４−１２６４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記のように一時的に全画面が黒表示となる従来の液晶表示装置では、異常な画面は表示されないとしても本来表示されるべき表示画面とは異なる画面が表示される。このように表示内容が一部正しくない場合があることは好ましくない。
【０００７】
また、疑似同期信号を生成する従来のビデオプリンタの構成を応用した表示装置は、正しい表示を行うことができるとしても、当該疑似同期信号を生成する回路を新たに備えなければならないため、構成が複雑となり製造コストがかかる。
【０００８】
そこで本発明は、入力される同期信号のノイズを簡易な構成で除去する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、装置外部の信号源により生成され、所定期間アクティブ状態に設定される同期信号および表示すべき画像を表す画像データを含む映像信号とを受け取る表示装置であって、
前記画像を表示する表示部と、
前記表示部を駆動する駆動部と、
前記同期信号および前記映像信号を受け取り、前記駆動部に所定の制御信号および前記画像データを与える表示制御部とを備え、
前記表示制御部は、
前記信号源から受け取られた同期信号において、アクティブ状態である期間が前記所定期間未満の予め定められた閾値期間未満である場合、前記閾値期間未満のアクティブ状態である期間を非アクティブ状態とした同期信号を出力し、アクティブ状態である期間が前記閾値期間以上である場合、前記閾値期間以上のアクティブ状態である期間をそのままアクティブ状態とした同期信号を出力するノイズ除去部と、
前記ノイズ除去部から出力された同期信号に基づき、前記制御信号を生成し前記駆動部に与えるタイミング生成部と
を含むことを特徴とする。
【００１０】
第２の発明は、第１の発明において、
前記ノイズ除去部は、
所定のクロック信号に基づき、前記信号源から受け取られた同期信号を前記閾値期間に相当するクロック数である遅延クロック数だけ遅延させる遅延部と、
前記遅延部により遅延された同期信号が非アクティブ状態である時点を検出したときに所定のリセット信号を出力するリセット部と、
前記信号源から受け取られた同期信号がアクティブ状態である期間を前記クロック信号に基づくクロック数として計数し、前記リセット部から前記リセット信号を受け取ったときに計数されたクロック数を０に戻すカウンタ部と、
前記カウンタ部により計数されたクロック数が前記遅延クロック数以上であるときにはアクティブ状態とした同期信号を出力し、前記カウンタ部により計数されたクロック数が前記遅延クロック数未満であるときには非アクティブ状態とした同期信号を出力する比較部とを含むことを特徴とする。
【００１１】
第３の発明は、第２の発明において、
前記ノイズ除去部は、前記遅延部により遅延された同期信号と前記比較部から出力される同期信号との論理積演算の結果として得られる信号を同期信号として出力する論理積演算部をさらに含むことを特徴とする。
【発明の効果】
【００１２】
上記第１の発明によれば、表示制御部に含まれるノイズ除去部により、同期信号におけるアクティブ状態である期間が閾値期間未満である場合に閾値期間未満のアクティブ状態である期間を非アクティブ状態とすることによりノイズが除去された同期信号が出力され、タイミング生成部により、この同期信号に基づき駆動部を制御するための制御信号が生成される。このことにより、入力される同期信号にノイズが含まれる場合であっても、これを簡易な構成で除去し、正確な同期信号に基づき画像表示を行うことができる。
【００１３】
上記第２の発明によれば、ノイズ除去部に含まれる遅延部により所定の遅延クロック数だけ遅延された同期信号が非アクティブ状態である時点を検出したときにリセット部により所定のリセット信号が出力され、カウンタ部により信号源から受け取られた同期信号がアクティブ状態である期間がロック数として計数され、リセット信号を受け取ったときに計数されたクロック数が０に戻され、比較部によりカウンタ部で計数されたクロック数が遅延クロック数未満であるときには非アクティブ状態とした同期信号が出力される。この構成により、入力される同期信号にノイズが含まれる場合、これを簡易な構成で除去し、正確な同期信号に基づき画像表示を行うことができる。また、遅延クロック数を自由に設定することができる。
【００１４】
上記第３の発明によれば、論理積演算部により、遅延された同期信号と比較部から出力される同期信号とが論理積演算されその結果が同期信号として出力されるので、比較部などの回路による立ち上がり時点および立ち下がり時点のずれを簡易に補償することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明の一実施形態について説明する。
＜１．  全体的な構成および動作＞
まず、本発明の一実施形態に係る液晶表示装置の構成および動作について図１を参照して説明する。
【００１６】
図１は、本実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。図１に示されるように、本液晶表示装置は、映像信号線駆動回路としてのデータドライバ１０１と、走査信号線駆動回路としてのゲートドライバ１０２と、アクティブマトリクス形の表示部１０３と、データドライバ１０１およびゲートドライバ１０２を制御するための表示制御回路１０４とを備えている。なお、この液晶表示装置は、６４０×４８０ドットで表示を行う。
【００１７】
表示部１０３は、外部の信号源（不図示）から表示制御回路１０４が受け取る映像信号に含まれる画像データの表す画像における水平走査線にそれぞれが対応する複数本（ｍ本）のゲート線ＧＬ１〜ＧＬｍと、それらのゲート線ＧＬ１〜ＧＬｍのそれぞれと交差する複数本（ｎ本）のデータ線（「ソースバスライン」とも呼ばれる）ＳＬ１〜ＳＬｎと、それらのゲート線ＧＬ１〜ＧＬｍとデータ線ＳＬ１〜ＳＬｎとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部とを含む。
【００１８】
これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、それぞれ予め定められた赤（Ｒ）、緑（Ｇ）、または青（Ｂ）のいずれかの色を形成する。これら各画素形成部は、対応する交差点を通過するゲート線ＧＬｊにゲート端子が接続される共に当該交差点を通過するデータ線ＳＬｋにソース端子が接続されたスイッチング素子であるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）と、そのＴＦＴのドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される容量により画素容量Ｃｐが構成される。
【００１９】
本実施形態では、映像信号に含まれる液晶パネルに表示すべき画像を表す画像データ信号ＤＡ、映像信号における画像データの始まりを示す同期信号であるデータイネーブル信号ＥＮＢ、およびクロック信号ＣＫ等の信号が外部の信号源（不図示）から表示制御回路１０４に送られる。なお、一般的には垂直同期信号および水平同期信号も外部の信号源から入力されるが、ここでは説明の便宜のため、これらの同期信号についての言及やその図示を省略する。また、本実施形態におけるデータイネーブル信号ＥＮＢは、従来の信号とは異なり、その立ち上がり時点が画像データが始まる時点と一致せず、画像データが始まる時点より３クロック分早い時点で立ち上がるものとする。これは表示制御回路１０４によりデータイネーブル信号ＥＮＢが３クロック分遅延するためであるが、詳しくは後述する。
【００２０】
表示制御回路１０４は、これらデータイネーブル信号ＥＮＢおよびクロック信号ＣＫを受け取り、表示部１０３に表示させるための信号として、データドライバ用スタートパルス信号ＳＳＰと、データドライバ用クロック信号ＳＣＫと、ゲートドライバ用スタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを生成する。なお、これらの信号は周知であるため詳しい説明は省略する。また、表示制御回路１０４は、画像データ信号ＤＡを受け取り、データドライバ１０１に与える。
【００２１】
データドライバ１０１は、データドライバ用スタートパルス信号ＳＳＰと、データドライバ用クロック信号ＳＣＫと、画像データ信号ＤＡとを表示制御回路１０４から受け取り、これらの信号に基づき、画像データ信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧をデータ信号Ｓ（１）〜Ｓ（ｎ）として順次生成し、これらのデータ信号Ｓ（１）〜Ｓ（ｎ）を表示部１０３におけるデータ線ＳＬ１〜ＳＬｎにそれぞれ印加する。
【００２２】
ゲートドライバ１０２は、ゲートドライバ用スタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを表示制御回路から受け取り、これらの信号に基づき、画像データ信号ＤＡの表す画像を表示するための各フレーム期間（各垂直走査期間）において、表示部１０３におけるゲート線ＧＬ１〜ＧＬｍを１水平走査期間ずつ順次に選択し、選択したゲート線にアクティブなゲート信号（ＴＦＴ１０をオンさせる電圧）を印加する。
【００２３】
上記のように、データ線ＳＬ１〜ＳＬｎにはデータドライバ１０１からデータ信号Ｓ（１）〜Ｓ（ｎ）がそれぞれ印加され、ゲート線ＧＬ１〜ＧＬｍにはゲートドライバ１０２からゲート信号Ｇ（１）〜Ｇ（ｍ）がそれぞれ印加されることにより、表示部１０３における各画素容量Ｃｐには、画像データ信号ＤＡの表す画像における対応画素の値に応じた電圧がＴＦＴ１０を介して与えられて保持される。これにより、液晶層には、画像データ信号ＤＡに応じて各画素電極と共通電極Ｅｃとの電位差に相当する電圧が印加される。表示部１０３は、この印加電圧によって液晶層の光透過率を制御することにより、外部の信号源から受け取った画像データ信号ＤＡの表す画像を表示する。次に、このように表示を制御するための表示制御回路１０４の詳細な構成につき、以下に説明する。
【００２４】
＜２．  表示制御回路の構成および動作＞
＜２．１  表示制御回路全体の構成および動作＞
図２は、本液晶表示装置における表示制御回路１０４の構成を簡略に示すブロック図である。この表示制御回路１０４は、ノイズ除去回路４１およびタイミング生成回路４２を備えている。
【００２５】
ノイズ除去回路４１は、外部の信号源からクロック信号ＣＫおよびデータイネーブル信号ＥＮＢを受け取り、後述するようにデータイネーブル信号ＥＮＢに含まれるノイズを除去し、ノイズが除去された修正データイネーブル信号ＥＮＢｏをタイミング生成回路４２に与える。
【００２６】
タイミング生成回路４２は、ノイズ除去回路４１から上記修正データイネーブル信号ＥＮＢｏおよびクロック信号ＣＫを受け取り、修正データイネーブル信号ＥＮＢｏを基準として画像データＤＡの開始位置を識別することにより、周知のデータドライバ用スタートパルス信号ＳＳＰと、データドライバ用クロック信号ＳＣＫと、ゲートドライバ用スタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを生成する。具体的には、ゲートドライバ用スタートパルス信号ＧＳＰおよびゲートドライバ用クロック信号ＧＣＫは、例えば修正データイネーブル信号ＥＮＢｏが４水平同期期間以上非アクティブ状態である場合にその後最初にアクティブ状態となる時点を基準として生成される。
【００２７】
なお、表示制御回路１０４は、外部の信号源から受け取った映像信号に含まれる画像データＤＡをそのままデータドライバ１０１へ出力している。次に、この表示制御回路１０４に備えられるノイズ除去回路４１の詳細な構成および動作について、図３および図４を参照して説明する。
【００２８】
＜２．２  ノイズ除去回路の構成および動作＞
図３は、ノイズ除去回路の構成を示すブロック図であり、図４は、このノイズ除去回路内で生成される信号を含む各種信号の波形図である。図３に示されるノイズ除去回路４１は、シフトレジスタ４１１と、トリガ生成回路４１２と、カウンタ回路４１３と、比較回路４１４と、ＡＮＤ回路４１５とを備えている。
【００２９】
シフトレジスタ４１１は、例えば複数のラッチ回路からなる周知の構成であって、外部の信号源から受け取ったクロック信号ＣＫに基づき、データイネーブル信号ＥＮＢを所定の遅延期間、ここでは３クロック遅延させる。なお、１クロックは、クロック信号ＣＫの立ち上がり時点から立ち下がりを経て次の立ち上がり時点までの期間である。図４（ｂ）に示されるように時刻ｔ１で立ち上がるデータイネーブル信号ＥＮＢは、上記シフトレジスタ４１１により３クロック分遅延されることにより、時刻ｔ２で立ち上がる遅延データイネーブル信号ＥＮＢｄ（図４（ｂ）を参照）としてシフトレジスタ４１１からトリガ生成回路４１２およびＡＮＤ回路４１５に与えられる。
【００３０】
なお、図４（ｂ）に示されるデータイネーブル信号ＥＮＢは、外部の信号源により生成された直後の本来の理想的な信号状態では論理レベルがロー（Ｌ）レベル（すなわち非アクティブ状態）である時刻ｔ１から２クロック幅の期間において、実際には論理レベルがハイ（Ｈ）レベルとなっており、この部分に不要なノイズ信号が含まれている。画像データの開始時点を示す本来のデータイネーブル信号ＥＮＢは、時刻ｔ４からの論理レベルがハイ（Ｈ）レベル（すなわちアクティブ状態）である部分に相当する。また、前述したようにこのノイズ信号を含まない本来のデータイネーブル信号ＥＮＢは、画像データが始まる時点より３クロック分早い時点で立ち上がるように設定されている。その理由については後述する。
【００３１】
トリガ生成回路４１２は、クロック信号ＣＫと、シフトレジスタ４１１から受け取った遅延データイネーブル信号ＥＮＢｄとに基づき、後述するカウンタ回路４１３の計数動作を初期化（リセット）するため、遅延データイネーブル信号ＥＮＢｄの立ち下がり時点において立ち上がるリセット信号ＲＳＴを生成し、カウンタ回路４１３に与える。図４（ｄ）に示されるようにリセット信号ＲＳＴは、時刻ｔ３において遅延データイネーブル信号ＥＮＢｄの立ち下がりと同時に立ち上がる半クロック幅のパルス信号である。
【００３２】
図５は、トリガ生成回路４１２の詳細な構成例を示すブロック図である。図５に示されるトリガ生成回路４１２は、Ｄ型フリップフロップ回路４１２１およびＡＮＤ回路４１２２を含んでいる。
【００３３】
Ｄ型フリップフロップ回路４１２１は、論理反転されたクロック信号ＣＫに基づき、クロック信号ＣＫの立ち下がり時点で遅延データイネーブル信号ＥＮＢｄをラッチし出力する。したがって、図４（ｃ）に示される時刻ｔ３においては、直前のクロック信号ＣＫの立ち下がり時点でラッチされた遅延データイネーブル信号ＥＮＢｄの論理レベル、すなわちハイ（Ｈ）レベルが出力されており、その後のクロック信号ＣＫの立ち下がり時点において、ラッチされる遅延データイネーブル信号ＥＮＢｄの論理レベル、すなわちロー（Ｌ）レベルが出力される。
【００３４】
ＡＮＤ回路４１２２は、上記のようにＤ型フリップフロップ回路４１２１から出力される信号と、論理反転された遅延データイネーブル信号ＥＮＢｄとの論理積演算を行い、演算結果をリセット信号ＲＳＴとして出力する。図４（ｃ）に示されるように、時刻ｔ３において遅延データイネーブル信号ＥＮＢｄの論理レベルはロー（Ｌ）レベルとなり、このときＤ型フリップフロップ回路４１２１から出力される信号はハイ（Ｈ）レベルであるので、上記論理積演算により、時刻ｔ３において立ち上がる半クロック幅のパルス信号であるリセット信号ＲＳＴが生成される。このリセット信号ＲＳＴは、後述するようにカウンタ回路４１３による計数結果を０に戻すための信号である。このように、トリガ生成回路４１２は、遅延データイネーブル信号ＥＮＢｄの立ち下がり時点でカウンタ回路４１３をリセットする手段として機能する。
【００３５】
カウンタ回路４１３は、複数のフリップフロップ回路などからなる周知の構成であって、上記トリガ生成回路４１２から出力されるリセット信号ＲＳＴと、データイネーブル信号ＥＮＢおよびクロック信号ＣＫとを受け取り、データイネーブル信号ＥＮＢの立ち上がり時点からクロック信号ＣＫの立ち上がりに合わせてデータイネーブル信号ＥＮＢのアクティブ期間であるハイ（Ｈ）レベル期間をクロック数で計数し、計数結果をカウント信号ＣＮＴとして比較回路４１４に与える。なお、本実施形態では後述するように「３」より大きい計数結果は必要ないので、この計数動作は「０」から「３」までの範囲でのみ行われるものとし、本来の計数結果が４以上となるべき場合であっても、リセット信号ＲＳＴを受け取るまでカウント信号ＣＮＴの内容は「３」のまま維持される構成であるものとする。
【００３６】
図４（ｂ）に示されるように、時刻ｔ１においてデータイネーブル信号ＥＮＢの論理レベルはハイ（Ｈ）レベルとなるので、図４（ｅ）に示されるようにカウント信号ＣＮＴの内容は「１」となり、次のクロック信号ＣＫの立ち上がり時点でカウント信号ＣＮＴの内容は「２」となる。その後、データイネーブル信号ＥＮＢの論理レベルはロー（Ｌ）レベルとなり、かつトリガ生成回路４１２からリセット信号ＲＳＴを受け取らないのでカウント信号ＣＮＴの内容は「２」のまま維持される。
【００３７】
その後、カウンタ回路４１３は、トリガ生成回路４１２からリセット信号ＲＳＴを受け取ると、出力すべきカウント信号ＣＮＴの内容を「０」にリセットする。図４（ｄ）および図４（ｅ）に示されるように、時刻ｔ３においてリセット信号ＲＳＴが立ち上がると、カウント信号ＣＮＴの内容は「０」にリセットされる。
【００３８】
さらにその後、図４（ｂ）および図４（ｅ）に示されるように、時刻ｔ４においてデータイネーブル信号ＥＮＢの論理レベルはハイ（Ｈ）レベルとなるので、カウント信号ＣＮＴの内容は「１」となり、その後時刻ｔ６においてカウンタ回路４１３がリセット信号ＲＳＴを受け取るまで、カウント信号ＣＮＴの内容は「３」のまま維持される。
【００３９】
比較回路４１４は、カウンタ回路４１３からカウント信号ＣＮＴを受け取り、その内容とノイズか否かを判定するための所定の閾値（ここでは「３」）とを比較する動作を行う。そして、比較回路４１４は、カウント信号ＣＮＴの内容が上記閾値と等しいとき（すなわち「３」であるとき）にのみハイ（Ｈ）レベルとなる計数後データイネーブル信号ＥＮＢｃ（図４（ｆ）を参照）を生成し、ＡＮＤ回路４１５に与える。ここで、上記閾値は、画像データＤＡの開始時点を修正データイネーブル信号ＥＮＢｏの立ち上がり時点と一致させるため、シフトレジスタ４１１におけるデータイネーブル信号ＥＮＢの遅延期間と一致するよう設定されている。なお、この閾値および遅延期間は予め定められる値（ここでは「３」）であるが、ノイズの状態に応じて適宜定められる値であってもよい。
【００４０】
ＡＮＤ回路４１５は、比較回路４１４から受け取った計数後データイネーブル信号ＥＮＢｃと、シフトレジスタ４１１から受け取った遅延データイネーブル信号ＥＮＢｄとの論理積演算を行い、演算結果を修正データイネーブル信号ＥＮＢｏ（図４（ｇ）を参照）として出力する。このように計数後データイネーブル信号ＥＮＢｃをそのまま修正データイネーブル信号ＥＮＢｏとしないのは、カウンタ回路４１３の計数動作または比較回路４１４の比較動作により、計数後データイネーブル信号ＥＮＢｃの立ち上がり時点および立ち下がり時点がクロック信号ＣＫの立ち上がり時点と必ずしも一致しないことがあるので、これと確実に一致させるためである。
【００４１】
すなわち、計数後データイネーブル信号ＥＮＢｃの立ち上がり時点を遅延データイネーブル信号ＥＮＢｄの立ち上がり時点よりもほぼ半クロック早く設定し、計数後データイネーブル信号ＥＮＢｃの立ち下がり時点を遅延データイネーブル信号ＥＮＢｄの立ち下がり時点よりもほぼ半クロック遅く設定し、これらの信号の論理積演算を行うことにより、外部からの正確なデータイネーブル信号ＥＮＢを正確に３クロック分だけ遅延させた遅延データイネーブル信号ＥＮＢｄの立ち上がり時点および立ち下がり時点を修正データイネーブル信号ＥＮＢｏの立ち上がり時点および立ち下がり時点とすることができる。このような構成により、内部回路による立ち上がり時点および立ち下がり時点のずれを簡易に補償することができる。
【００４２】
＜３．  効果＞
以上のように、外部の信号源から本液晶表示装置に与えられるデータイネーブル信号ＥＮＢに含まれている時刻ｔ１の時点から２クロック幅のノイズ部分（図４（ｂ）を参照）は、ノイズ除去回路４１により修正データイネーブル信号ＥＮＢｏから除去される。その結果、図４（ｇ）に示されるように、時刻ｔ５における修正データイネーブル信号ＥＮＢｏの立ち上がり時点は画像データＤＡの開始時点（すなわち水平画像データＤ１の開始時点）に一致し、時刻ｔ６における修正データイネーブル信号ＥＮＢｏの立ち下がり時点は画像データＤＡの終了時点（すなわち水平画像データＤ６４０の終了時点）に一致する。よって、本液晶表示装置は、入力される同期信号にノイズが含まれる場合であっても、これを簡易な構成で除去し、正確な同期信号に基づき画像表示を行うことができる。
【００４３】
＜４．  変形例＞
本実施形態におけるデータイネーブル信号ＥＮＢは、従来の信号とは異なり、画像データが始まる時点より３クロック分早い時点で立ち上がるように設定されているが、その立ち上がり時点が画像データが始まる時点と一致していてもよい。この場合、表示制御回路１０４は、外部の信号源から受け取った映像信号に含まれる画像データＤＡをそのままデータドライバ１０１へ出力せず、３クロック分遅延させた後にデータドライバ１０１へ出力するよう構成すればよい。
【００４４】
なお、本実施形態におけるデータイネーブル信号ＥＮＢはロー（Ｌ）レベルからハイ（Ｈ）レベルに立ち上がることによりアクティブとなり、立ち下がるまでアクティブ状態であるが、逆にハイ（Ｈ）レベルからロー（Ｌ）レベルに立ち下がることによりアクティブとなり、立ち上がるまでアクティブ状態である信号であってもよい。また、データイネーブル信号ＥＮＢは、最終的に画像データが始まる時点を示すことができるように、画像データが始まる時点より２クロック分早い時点または４クロック以上早い時点で立ち上がるよう設定されていてもよい。
【００４５】
本実施形態では、表示制御回路１０４に備えられるノイズ除去回路４１により、データイネーブル信号ＥＮＢに含まれるノイズを除去する構成であるが、これに代えて他の同期信号、典型的には水平同期信号（または垂直同期信号）に含まれるノイズを除去する構成であってもよい。なお、この場合にも同様に、上記同期信号は、従来の信号よりも３クロック分早い時点でアクティブになるよう設定されている必要がある。
【００４６】
本実施形態では、カウンタ回路４１３によりデータイネーブル信号ＥＮＢのアクティブ期間がクロック数で計数され、比較回路４１４によりこの計数結果と所定の閾値とが比較され、計数結果とこの閾値とが等しいときにのみハイ（Ｈ）レベルとなる計数後データイネーブル信号ＥＮＢｃが生成される。すなわち、データイネーブル信号ＥＮＢのアクティブ期間が所定期間以上である場合にのみ計数後データイネーブル信号ＥＮＢｃが生成されればよいので、上記カウンタ回路４１３および比較回路４１４の一部または全部に代えて、例えばデータイネーブル信号ＥＮＢのアクティブ期間を検出し、検出された期間が所定期間である場合に計数後データイネーブル信号ＥＮＢｃを生成する回路が備えられる構成であってもよい。
【００４７】
本実施形態における液晶表示装置は、表示部に液晶を使用しているが、液晶以外の電気光学素子、例えば有機ＥＬ（Electro Luminescence）素子やＬＥＤ（light emitting diode）などを使用する表示装置であってもよいし、さらにＣＲＴ（cathode ray tube）表示装置など、データイネーブル信号、垂直同期信号、水平同期信号、またはこれらに相当する信号を利用することにより画像を表示する装置であればよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。
【図２】上記実施形態における液晶表示装置に備えられる表示制御回路の構成を示すブロック図である。
【図３】上記実施形態におけるノイズ除去回路の構成を示すブロック図である。
【図４】上記実施形態におけるノイズ除去回路内で生成される信号を含む各種信号の波形図である。
【図５】上記実施形態におけるトリガ生成回路の詳細な構成例を示すブロック図である。
【符号の説明】
【００４９】
１０      …薄膜トランジスタ（ＴＦＴ）
４１      …ノイズ除去回路
４２      …タイミング生成回路
１０１    …データドライバ（映像信号線駆動回路）
１０２    …ゲートドライバ（走査信号線駆動回路）
１０３    …表示部
１０４    …表示制御回路
４１１    …シフトレジスタ
４１２    …トリガ生成回路
４１３    …カウンタ回路
４１４    …比較回路
４１５    …ＡＮＤ回路（論理積演算回路）
Ｃｐ      …画素容量
Ｅｃ      …共通電極
ＧＬ１〜ＧＬｍ    …ゲート線（走査信号線）
ＳＬ１〜ＳＬｎ    …データ線（映像信号線）
Ｓ（１）〜Ｓ（ｎ）…データ信号（映像信号）
ＤＡ      …画像データ（映像信号）
ＥＮＢ    …データイネーブル信号
ＣＫ      …クロック信号
ＣＮＴ    …カウント信号
ＲＳＴ    …リセット信号
ＧＳＰ    …ゲートドライバ用スタートパルス
ＧＣＫ    …ゲートドライバ用クロック信号
ＳＳＰ    …データドライバ用スタートパルス
ＳＣＫ    …データドライバ用クロック信号
ＳＳＰ    …データドライバ用スタートパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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