(57)【要約】【課題】メモリウインドウを拡大化することができる半導体記憶装置を提供すること。【解決手段】第１の導電型を有する半導体層１０１上に絶縁膜１０２を介して配置されたゲート電極１０５と、上記ゲート電極の両側に対応する上記半導体層の上部に第１導電型とは逆導電型である第２導電型を有する拡散領域（１０６および１０７）と、上記半導体層上に上記ゲート電極と絶縁膜１０４を介して対抗するように配置された電荷を蓄積する機能を有する電荷蓄積膜１０３と、上記拡散領域の上記ゲート電極側に、ゲート電極側以外の領域（１１１および１１２）の不純物濃度に比べて低い不純物濃度の領域（１０８および１０９）とを有することを特徴とする半導体記憶装置。【選択図】図１
2007103764.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体層上に絶縁膜を介して配置されたゲート電極と、
上記ゲート電極の両側に対応する上記半導体層の上部に第１導電型とは逆導電型である第２導電型を有する拡散領域と、
上記半導体層上に、絶縁膜を介して上記ゲート電極と対向するように配置された電荷を蓄積する機能を有する電荷蓄積膜と、
上記拡散領域の上記ゲート電極側に、ゲート電極側以外の領域の不純物濃度に比べて低い不純物濃度の領域と、を有することを特徴とする半導体記憶装置。
【請求項２】
上記請求項１に記載の半導体記憶装置において、
上記電荷蓄積膜は局在的に電荷を蓄積できることを特徴とする半導体記憶装置。
【請求項３】
上記請求項１に記載の半導体記憶装置において、
上記半導体層上に第１絶縁膜、上記電荷蓄積膜および第２絶縁膜が下から順に配置され、
上記第２絶縁膜上に上記ゲート電極が形成されていることを特徴とする半導体記憶装置。
【請求項４】
上記請求項１に記載の半導体記憶装置において、
上記拡散領域間の上記半導体層の不純物濃度は、上記拡散領域のゲート電極側に存する低い不純物濃度より高い部分を少なくとも有することを特徴とする半導体記憶装置。
【請求項５】
上記請求項１に記載の半導体記憶装置において、
上記拡散領域間には、上記拡散領域のゲート電極側に存する低い不純物濃度より高い第１導電型を有するカウンター領域を有することを特徴とする半導体記憶装置。
【請求項６】
上記請求項１に記載の半導体記憶装置において、
上記拡散領域のゲート電極側には、ゲート電極側以外の領域の接合深さに比べて浅い接合深さを有することを特徴とする半導体記憶装置。
【請求項７】
上記請求項１に記載の半導体記憶装置において、
上記電荷蓄積膜に保持された電荷の多寡に対応して、上記一方の拡散領域から、他方の拡散領域に流れる電流量を変化させることができることを特徴とする半導体記憶装置。
【請求項８】
上記請求項１に記載の半導体記憶装置において、
上記電化蓄積膜に保持された電荷の多寡に対応して、実効チャネル長を変化させることができることを特徴とする半導体記憶装置。
【請求項９】
上記請求項１に記載の半導体記憶装置において、
上記拡散領域のゲート電極側に存するゲート電極側以外の領域の不純物濃度に比べて低い不純物濃度の領域の接合深さは、５ｎｍ以上、１００ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項１０】
上記請求項１に記載の半導体記憶装置において、
上記拡散領域のゲート電極側に存するゲート電極側以外の領域の不純物濃度に比べて低い不純物濃度の領域と上記ゲート電極とのオーバーラップ幅は当該領域の接合深さの７０％以上であり、ゲート電極長の半分に満たないことを特徴とする半導体記憶装置。
【請求項１１】
上記請求項１に記載の半導体記憶装置において、
上記電荷蓄積膜と絶縁膜を介して対向している半導体層における、上記拡散領域のゲート電極側以外の比較的高い不純物濃度の領域と上記ゲート電極とのオフセット幅は、２ｎｍ以上、４０ｎｍ以下であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその製造方法に関し、特に電気的に書き込み消去可能な半導体記憶装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体記憶装置はさらなる大容量化が望まれている。
大容量化として１セルで複数ビットの情報を記憶する多値メモリがある。多値メモリとしては、例えば、特許文献１（特開２００１−１５６１８９号公報）に記載されたＮＲＯＭ（窒化物含有のプログラム可能な読み取り専用メモリ）がある。
【０００３】
図１０は、従来のＮＲＯＭを構成するメモリセル９０００をチャネル方向に沿って切断した概略断面図である。以下に、ＮＭＯＳＦＥＴの形成に準じてＮＲＯＭの形成の仕方の概略を示し、ＮＲＯＭの概略構造を示す。
【０００４】
このＮＲＯＭは、ｐ型半導体基板９００１と、このｐ型半導体基板９００１上に形成された第１の酸化膜９００２と、この第１の酸化膜９００２上に形成された窒化膜９００３と、この窒化膜９００３上に形成された第２の酸化膜９００４と、この第２の酸化膜９００４上に形成されたゲート電極９００５とを有している。
【０００５】
通常、上記半導体基板９００１としてはシリコン基板、第１の酸化膜９００２及び第２の酸化膜９００４としてはシリコン酸化膜、窒化膜９００３としてはシリコン窒化膜、ゲート電極９００５としてはポリシリコン膜が用いられる。
【０００６】
また、上記半導体基板９００１におけるゲート電極９００５の両側に対応する箇所には、紙面の左方にｎ型拡散領域９００６が、また、紙面の右方にｎ型拡散領域９００７が形成されている。上記ｎ型拡散領域９００６とｎ型拡散領域９００７との間に電位差を設けた状態で、ゲート電極９００５へ正電圧を印加することにより、ゲート電極下に形成されるチャネルを介して拡散領域９００６と拡散領域９００７の間に電流を流すように構成されている。
【０００７】
ＮＲＯＭは１セル２ビットで４値の不揮発性メモリである。すなわち、ＮＲＯＭは窒化膜９００３における、拡散領域９００６の近傍の部分および拡散領域９００７の近傍の部分にそれぞれ独立して電子を蓄積することができる。電子を窒化膜に注入（蓄積）する方法としては、ホットエレクトロン注入を通常用いており、したがって拡散領域９００６の近傍または拡散領域９００７の近傍のどちらか一方の窒化膜に独立して電子を蓄積することができる。そして、ソースとドレインを入れ替えることにより、電子を蓄積させる側を反対側に替えることができる。したがって、窒化膜中における電荷を蓄積する部分を左右に分離することができる。蓄積した電子が読み出し時のチャネル抵抗を増大させる。その電流値の変化を検出することにより記憶（蓄積）情報を読出すことができる。この読み出し動作も書込み同様独立して読み出しできる。
【０００８】
上記のように１セルで複数ビットを有するメモリセルを作成し、動作させることができる。
【特許文献１】特開２００１−１５６１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、１セルで複数ビットを有する半導体記憶装置の最も重要な課題の１つにメモリウインドウ劣化が挙げられる。ここで、メモリウインドウとは書込み時の読み出し電流と消去時の読み出し電流の差である。
【００１０】
メモリ全体の信頼性を考慮すると、１チップにある複数のメモリセル間で読み出し電流にばらつきが生じるような場合には、そのトータルのばらつきを含めて考える必要があるため、メモリウインドウはさらに狭くなる。また、ＮＲＯＭのように左右に電荷が蓄積される領域を持つようなデバイスでは、微細化により、左右の電荷を区別しにくくなる。すなわち、微細化によって、メモリウインドウが狭くなることがある。この課題は量産段階では、更に深刻な問題となる。すなわち、大容量の半導体記憶装置、すなわち大多数のメモリセル、例えば１Ｇｂメモリで１０億個、を有する半導体記憶装置を量産するには、個々のメモリセルの有するばらつきによる読み出し電流の変化をも許容するようにメモリウインドウを設計しなければならない。
【００１１】
また、左右で２ビットの情報を記憶しているＮＲＯＭなどの半導体記憶装置の場合は、左右の情報間の干渉問題も考慮しなければならない。すなわち、窒化膜の左右に分離（離間）して電荷を保持しているため、片側の情報を読み出すときに、もう一方の情報が干渉して読み出し電流を劣化させる、いわゆるビット間干渉が発生する。具体的には、右側の書込み情報を読み出す場合に、左側が書き込まれているときに比較して左側が消去されているときの方が読み出し電流が劣化（増加）してしまい、さらに、右側の消去情報を読み出す場合に、左側が消去されているときと比較して左側が書き込まれているときの方が、読み出し電流が劣化（減少）してしまうといった現象が発生するのである。したがって、左右２ビットのメモリデバイスの場合は、これらのビット間干渉による読み出し電流の劣化を考慮すると、左右の情報が異なる場合の片側の書込みと消去の読み出し電流の差が狭小化されるのであるが、その最も厳しい書込みと消去の電流値の差を、メモリウインドウとして充分な信頼性を確保するように設計しなければならない。その上、量産レベルで考えた場合、このメモリウインドウがメモリセルトータルのばらつきを考慮しても読み出せる程度に充分大きく設計する必要がある。
【００１２】
そこで、本発明は半導体記憶装置を構成するメモリセルのメモリウインドウを広くすることを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明の半導体記憶装置は、
第１の導電型を有する半導体層上に絶縁膜を介して配置されたゲート電極と、
上記ゲート電極の両側に対応する上記半導体層の上部に第１導電型とは逆導電型である第２導電型を有する拡散領域と、
上記半導体層上に、絶縁膜を介して上記ゲート電極と対向するように配置された電荷を蓄積する機能を有する電荷蓄積膜とを有し、
上記拡散領域の上記ゲート電極側に、ゲート電極側以外の領域の不純物濃度に比べて低い不純物濃度の領域を有することを特徴とする。
【００１４】
上記構成の半導体記憶装置を用いることにより、半導体記憶装置のメモリウインドウを広くすることができる。そうすることによって、良好に読み出し動作をすることができるので、読み出し速度の高速化が達成される。さらに、半導体記憶装置が左右2bitデバイスである場合、１セル２ビットのビット間干渉によるメモリウインドウ劣化や、半導体記憶装置を量産化する際のメモリウインドウ劣化を抑制することができる。
【００１５】
また、一実施形態の半導体記憶装置は、
上記電荷蓄積膜は局在的に電荷を蓄積できることを特徴とする。
【００１６】
上記構成の半導体記憶装置を用いることにより、注入電荷を電荷蓄積膜内で局在的に蓄積することにより、ゲートした全体に電荷蓄積膜を有するデバイスにおいて左右2bitのデバイスの形成が可能となることはもとより、さらに、電荷蓄積膜中の注入電荷が移動し難いため、擬似反転後のチャネルの電界分布のドレイン側の急峻さが維持されやすいので、書込み効率がよい。
【００１７】
また、一実施形態の半導体記憶装置は、
上記半導体層上に第１絶縁膜、上記電荷蓄積膜および第２絶縁膜が下から順に配置され、
上記第２絶縁膜上に上記ゲート電極が形成されているとを特徴とする。
【００１８】
上記構成の半導体記憶装置を用いることにより、上記構成の半導体記憶装置と同様の効果を有することはもとより、電荷蓄積膜がゲート直下に位置するため、極めて効果的にメモリウインドウの拡大に貢献する。また、電荷蓄積膜がゲート直下に延在する場合は、擬似反転層の幅を極めて長く設定できるため、さらに効果的にメモリウインドウの拡大に貢献する。
【００１９】
また、一実施形態の半導体記憶装置は、
上記拡散領域間の上記半導体層の不純物濃度は、上記拡散領域のゲート電極側に存する低い不純物濃度より高い部分を少なくとも有することを特徴とする。
【００２０】
上記構成の半導体記憶装置を用いることにより、上記構成の半導体記憶装置と同様の効果を有することはもとより、ホットキャリヤの発生効率が高まるため、書込み速度が向上する。
【００２１】
また、一実施形態の半導体記憶装置は、
上記拡散領域間には、上記拡散領域のゲート電極側に存する低い不純物濃度より高い第１導電型を有するカウンター領域を有することを特徴とする。
【００２２】
上記構成の半導体記憶装置を用いることにより、上記構成の半導体記憶装置と同様の効果を有することはもとより、ホットキャリヤの発生効率が高まるため、書込み速度が向上する。また、拡散領域の底部接合における基板側の不純物濃度が低くできるため、接合面における接合容量が減少し、動作速度が向上する。
【００２３】
また、一実施形態の半導体記憶装置は、
上記拡散領域のゲート電極側には、ゲート電極側以外の領域の接合深さに比べて浅い接合深さを有することを特徴とする。
【００２４】
上記構成の半導体記憶装置を用いることにより、擬似反転層を形成する部分の接合深さが浅く形成できるため、所謂パンチスルーに似た電流（ゲートからの電界で制御できない電流）を抑制でき、メモリウインドウの拡大に寄与する。すなわち、接合深さが深い場合には、書き込まれた蓄積電荷により半導体層表面付近の擬似反転層を形成することにより半導体層表面付近の拡散領域を擬似反転させても、深い部分の拡散領域は充分擬似反転せず、その部分から電流が流れてしまうとういう現象が発生するが、接合深さを浅くすることによりそれを抑制することができる。この場合接合深さは、擬似反転させられる程度の深さより浅くする必要がある。例えば、１００ｎｍ以下好ましくは２０ｎｍ以下の接合深さが効果的である。また、浅すぎると書込み前の電流駆動力が落ちるため、５ｎｍ以上好ましくは１０ｎｍ以上がよい。
【００２５】
また、一実施形態の半導体記憶装置は、
第１の導電型を有する半導体層上に第１絶縁膜、電荷蓄積膜および第２絶縁膜が下から順に配置され、上記第２絶縁膜上にゲート電極が形成され、上記ゲート電極の両側に対応する上記半導体層の上部に第１導電型とは逆導電型の第２導電型を有する拡散領域を有するメモリセルを構成要素とする半導体記憶装置において、
電化蓄積膜に保持された電荷の多寡に対応して、実効チャネル長を変更できることを特徴とする。
【００２６】
上記構成の半導体記憶装置を用いることにより、半導体記憶装置のメモリウインドウを広くすることができる。そうすることによって、良好に読み出し動作をすることができるので、読み出し速度の高速化が達成される。さらに、半導体記憶装置が左右2bitデバイスである場合、１セル２ビットのビット間干渉によるメモリウインドウ劣化や、半導体記憶装置を量産化する際のメモリウインドウ劣化を抑制することができる。
【発明の効果】
【００２７】
半導体記憶装置のメモリウインドウを広くすることができる。そうすることによって、良好に読み出し動作をすることができるので、読み出し速度の高速化が達成される。
【００２８】
さらに、半導体記憶装置が左右2bitデバイスである場合、１セル２ビットのビット間干渉によるメモリウインドウ劣化や、半導体記憶装置を量産化する際のメモリウインドウ劣化を抑制することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を図示の形態により詳細に説明する。
【００３０】
（第１実施形態）
図１は本発明の半導体記憶装置の一実施形態である半導体記憶装置を構成するメモリセル１００をチャネル方向に沿って切断した概略断面図である。このメモリセル１００では、第１の導電型を有する半導体層１０１上に絶縁膜（当実施形態では第１絶縁膜と呼ぶ）１０２を介して配置されたゲート電極１０５と、ゲート電極１０５の両側に対応する上記半導体層１０１の上部に第１導電型とは逆導電型である第２導電型を有する拡散領域（１０６および１０７）とを備えている。上記半導体層１０１上には、更にゲート電極１０５と絶縁膜（当実施形態では第２絶縁膜と呼ぶ）１０４を介して対向するように配置された電荷を蓄積する機能を有する電荷蓄積膜１０３とを有する。また、半導体層１０１の側には、上記拡散領域（１０６および１０７）が、ゲート電極側領域に、ゲート電極側以外の領域（１１１および１１２）の不純物濃度に比べて低い不純物濃度の領域（１０８および１０９）を形成して半導体装置が構成されている。
【００３１】
なお、本願においては説明の便宜上および簡単のため、ゲート電極側の比較的低濃度の拡散領域（１０８および１０９）を低濃度拡散領域、そしてゲート電極側以外の比較的高濃度の拡散領域（１１１および１１２）を高濃度拡散領域と呼ぶこともある。
【００３２】
図１においては、電荷蓄積膜１０３はゲート電極下に延在し、半導体層１０１上に亘って膜状に形成されているが、当然途中で分断されていても良く、ゲート電極下に無くゲート電極横にあっても良く、さらにゲート電極下のみにあっても良い。つまり、拡散領域が上記構成を有していることが特徴となり、本発明の効果が奏されているものである。
【００３３】
上記特徴構造を有することによって、後述するような理由により、蓄積される電荷の位置を効果的に変えることができるようになる。したがって、上記特徴構成を有さないメモリセルと比較して、電荷の蓄積量の多寡に対応して、効果的にソース／ドレイン電流の量を変化させることができる。言い換えれば、効果的にソース／ドレイン抵抗を変化させることができると言うこともできる。結果として、メモリウインドウを拡大することができる。さらに、蓄積できる電荷の量自体も飛躍的に増加させることができるので、さらなるメモリウインドウの拡大化ができる。
【００３４】
―蓄積電荷に応じた伝導準位の概要の説明―
次に本実施形態の構成により、書込み電荷の注入位置が移動することにより、メモリウインドウが拡大化されるが、その原理についてはさまざまな側面から説明ができるが、そのうちの一側面から説明をする。
【００３５】
図２〜図４が書込み電荷の注入位置が移動することを説明する図である。順に説明する。
【００３６】
図２の（ａ）は、書込み電圧を印加した瞬間の、注入された電荷がない状態のメモリセルの概略断面図である。印加電圧は、一例として、ゲート電極に６Ｖ、一方の拡散領域１０６（便宜上ここでは左側の拡散領域とする。以下同じ。）に０Ｖ、もう一方の拡散領域１０７に６Ｖおよび半導体層１０１に０Ｖを印加することとする。
【００３７】
図３の（ａ）は、書込みを開始し、一定レベル電子が注入された段階におけるメモリセルの概略断面図である。模式的に注入された電子を丸印で示す。図面のように横方向に一列に注入される訳ではないが、電子の注入される位置が横方向に移動することを模式的に示すため、横一列としている。印加電圧は、図２の（ａ）の場合と同様である。
【００３８】
図４の（ａ）は、図３の（ａ）に示す状態から更に書込みを進めることによって、更に多くの電子が注入された状態のメモリセルの概略断面図である。印加電圧は、図２の（ａ）の場合と同様である
【００３９】
また、図２の（ｂ）、図３の（ｂ）および図４の（ｂ）は、それぞれ対応する状態のメモリセル（図２の（ａ）、図３の（ａ）および図４の（ａ））における、半導体層１０１と第１絶縁膜１０２界面近傍におけるコンダクションバンドの最低の準位（以降単に伝導準位と言う）を説明する模式図である。図の縦軸は電子のエネルギーを示し、横方向は対応するメモリセルにおける横方向の位置である。そして、線図はメモリセルの半導体層と第１絶縁膜の界面近傍の半導体層における伝導準位を示すものである。説明のための模式的な線図であるため、多少現実と異なるところはある。
【００４０】
まず、図２の（ａ）および図２の（ｂ）に示すように、書込み電圧を印加した状態では、ゲート電圧により、ゲート電極１０５の下部の伝導準位が低くなり、チャネルが形成される。拡散領域１０６の伝導準位よりチャネルの伝導準位が低く、拡散領域１０６からチャネル方向に電子が流れる状態、すなわちトランジスタがＯＮした状態、である。また、拡散領域１０７とチャネルの接合付近では、逆バイアスが印加された状態である。ここでは、書込みを行なうため充分大きい電圧を拡散領域１０７に印加しているため、拡散領域１０７とチャネルの接合付近の伝導準位が非常に急峻な傾きを持つ。すなわち高電界がかかっている状態である。その高電界によって、拡散領域１０６からチャネルに流れ込んだ電子が加速され高エネルギーを持ったホットエレクトロンとなる。そして、第１絶縁膜１０２の障壁を飛び越えるエネルギーを持ったホットエレクトロンが電荷蓄積膜１０３に注入されるのである。ここで、ホットエレクトロンが形成されるのは、高電界がかかっている部分（図２の（ｂ）における両端矢印に示す部分）近傍であり、そこで発生したホットエレクトロンがゲート電圧に引っ張られて電荷蓄積膜１０３に注入されるのである。したがって、電荷蓄積膜１０３における電子が注入される部分は、高電界がかかっている部分の近傍の部分であると考えられる。
【００４１】
次に、図３の（ａ）および図３の（ｂ）に示すように、書込みを開始し、一定レベルの電子が注入された状態のメモリセルについて説明する。
【００４２】
図３の（ａ）には電子が注入された状態を模式的に示している。そして、図３の（ｂ）には、その電子によって伝導準位が引き上げられることを模式的に示している。すなわち、上記説明のように電荷蓄積膜１０３の高電界がかかっている部分の近傍に注入された電子は、それ自体によって負の電圧を印加したような働きをするため、その電子近傍の伝導準位を引き上げる。そうすることによって、図の点線に示す図２の（ｂ）の状態であった伝導準位が実線に示すような状態になる。そして、それに伴い高電界がかかっている部分（実線の両端矢印に示す部分）も右側に移動する。またそれに伴い、電荷蓄積膜１０３における電子が注入される部分は、高電界がかかっている部分の近傍の部分だと考えられるので、電子が注入される部分も図面右方向に移動するのである。以上のことから、拡散領域１０７と半導体層１０１のＰＮ接合が実質的に右側に移動したような状態になる、つまり低濃度拡散領域１０９が空乏化したような状態になった、または、反転したような状態になったと言うことができる。このような状態を便宜上擬似反転したと言う。図３の（ａ）では、擬似反転状態を模式的に表すため、低濃度拡散領域１０９のうち電子の下に位置する部分が擬似反転し、消失したように図示している。
【００４３】
次に、図４の（ａ）および図４の（ｂ）に示すように、更に書込みを行なうことによって、更に多くの電子が注入された状態のメモリセルについて説明する。
【００４４】
図４の（ａ）には、図３の（ａ）同様、電子が注入された状態が示されている。更に書込みを行なった結果、さらに図面右側にかけて電子が注入されていることが示されている。そしてそれに伴い、上記した図３の（ａ）同様、電子の下に位置する低濃度拡散領域１０９が擬似反転し、消失したように図示している。また、図４の（ｂ）に示すように、図３の（ｂ）同様、高電界がかかっている部分（実線の両端矢印に示す部分）もさらに右側に広がっており、ホットエレクトロンとなる電子がより広範囲に発生することが分かる。それによって、右側へと電子の注入される位置が広範囲になって行くのである。ただし、擬似反転するのは、充分低濃度に拡散領域が形成されているからであり、高濃度拡散領域１１２の上方に電子が注入されるようになっても、その領域は擬似反転を起こさないため、電子の注入領域が更に右へ移動することはなくなる。つまり、擬似反転を起こさない程度に高濃度に形成された拡散領域によって、電子の注入範囲を制限することができる。
【００４５】
なお、上記説明では印加電圧は図２の（ａ）から図４の（ａ）まで同じとしており、この場合は図２の（ａ）から図４の（ａ）へと順に書込み時間が経過していると説明した。すなわち、書込み時間を変えることにより、図２の（ａ）の書込み状態から、図説明３０ｃの書込み状態まで、書込み状態を変化させることができる。ただし、時間の経過によらず、印加電圧自体を変えることによって、図２の（ａ）から図４の（ａ）まで書込み状態を変化させることもできる。すなわち、図２の（ａ）に示す電子が注入されていない状態ではすべてのノードを０Ｖまたは書込みされない程度の電圧とし、図３の（ａ）の状態ではゲート電極１０５と右側の拡散領域１０７に３Ｖを印加するかまたは書込みができる最低レベル程度の電圧印加状態とし、図４の（ａ）の状態ではゲート電極１０５と右側の拡散領域１０７に６Ｖを印加するかまたは書込みが問題なくできる最高レベル程度の電圧印加状態とすることにより、書込み状態を変化させることができる。
【００４６】
つまり、書込み電圧は同じで、書込み時間を変えることにより、書込みレベルを変化させることができるし、また、書込み時間は同じで、書込み電圧を変えることにより、書込みレベルを変えることもできる。それぞれの書込みレベルにおけるメモリウインドウが充分取れるのであれば、書込みレベル別の多値化も可能となる。すでに説明したように本発明では従来技術と比較して飛躍的にメモリウインドウを拡大することが可能なので、書込みレベル別の多値化も比較的容易に可能となる。
【００４７】
―動作の説明―
次に本実施形態の動作方法すなわち書込み、消去および読み出し方法について説明する。なお、ここでは、ｎ型デバイスについて説明しているが、不純物の導電型とバイアスを逆にすれば、ｐ型デバイスとして動作させることも可能であることは言うまでもない。
【００４８】
本実施形態の半導体記憶装置の書込み、消去、読出し動作は、基本的には上記背景技術に記載の文献およびこの技術で通常用いられている書込み、消去、読出し方法に準じて行えばよい。すなわち、例えば書込みを行う場合、図１に示す拡散領域１０７に６Vなどの正の書込み電圧、ゲート電極に６Vなどの正の書込み電圧を印加し、半導体層１０１及び拡散領域１０６を０Vとする。この時、ゲート電極下に反転層が形成され、拡散領域１０６から１０７へ電子が流れるが、拡散領域１０７に６Ｖ等のデバイスにより定まる一定の高電圧を印加すると、拡散領域１０７近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、ゲート電極１０５の電界に引っ張られてゲート電極側に移動し、電荷蓄積膜１０３へトラップされる。この蓄積電荷は、拡散領域１０７寄りのゲート電極１０５下部にかけての部位の電荷蓄積膜１０３中にトラップされることになる。そして、上記したように、低濃度拡散領域１０９の擬似反転によって、注入電子の位置が電荷蓄積膜１０３中を図面右側の方向へと移動して行くのである。
【００４９】
この電荷（上記書込み操作によって、拡散領域１０７側に蓄積された電荷）の読出しの際も、上記背景技術および公知の技術に準拠して行われる。今度は拡散領域１０７を０Vとし、拡散領域１０６に２Vなどの正の読出し電圧を印加する。さらにゲート電極１０５へ３Vなどの正の読出し電圧を印加すると、拡散領域１０７から拡散領域１０６へ電子が流れるが、蓄積電荷の多寡によって、そのポテンシャルの影響により電子の流れにも大小が生じる。すなわち、蓄積電荷の多寡を読み出し電流の大小として読み出すことが可能であり、これを情報記憶として用いることができる。また、既に説明したように、電子の注入位置の移動による注入電子の増大および擬似反転による擬似実効チャネル長の長チャネル化によって、さらに読み出し電流を変化させることができるので、非常にメモリウインドウが大きなメモリセルを提供できるのである。
【００５０】
一方、書込みの際に、上記とは逆に拡散領域１０６に正電圧、拡散領域１０７に０Vを印加した場合には、上述とは逆に紙面の左側、すなわち拡散領域１０６寄りのゲート電極１０５下部近傍にかけての部位の電荷蓄積膜１０３中に電荷がトラップされる。
【００５１】
この左側の電荷の読出しは、拡散領域１０６に０V、拡散領域１０７に例えば２Vの正電圧、ゲート電極に例えば３Ｖの正電圧を印加し、拡散領域１０６〜１０７間に流れる電流の大小として検出される。この場合、左側に蓄積された電荷の多寡が電流の大小に大きな影響を与えるが、右側に蓄積された電荷の多寡は、電流の大小にあまり大きな影響を与えない。上記背景技術には、読出し時に紙面右の拡散領域１０７に印加される正電圧によって、付近の反転層がピンチオフするためであると説明されている。しかしながら、この説明は一側面からの説明であり、具体的に説明すれば、逆バイアスが印加されている側のＰＮ接合付近の電界は高電界であり、蓄積電子によってその伝導準位を引き上げることはできても、高電界をキャンセルすることはできないからと言う説明ができるし、さらにまた、トランジスタのしきい値電圧に支配的に影響を及ぼすのはドレイン側のポテンシャルギャップではなくソース側のポテンシャルギャップであるという説明を援用することもできる。
【００５２】
逆に右側の電荷多寡を読み出す際は、左の拡散領域１０６に正電圧を印加することで、左側の電荷多寡は無視され右側の電荷多寡情報が電流量にメインに反映される。
【００５３】
つまり、上述した手法に従って、読出し方向を各々逆にすることにより、左側の蓄積電荷の有無、右側の蓄積電荷の有無を、個別に取り出すことができ、１つのデバイスに２ビットの情報を記憶させることができる。
【００５４】
消去の場合も背景技術と同様、例えばゲート電極１０５に−６Vなどの負の消去電圧、右の拡散領域１０７へ６Vなどの正の消去電圧を印加し、半導体層１０１を０Vとすると、電荷蓄積膜の紙面右側に蓄積された電子の消去を行なうことができる。この時、半導体層の荷電子帯から拡散領域１０７の伝導帯へ、一部の電子がバンド間トンネルによって流れ込み、さらに電界加速されて半導体層１０１中のシリコン原子と衝突してホットホール・ホットエレクトロンのペアを生成する。ホットホールの一部はゲート電極１０５の電界に引っ張られ、電荷蓄積膜１０３に入って蓄積電荷をキャンセルする。これによって、右側に蓄積されていた電荷のみを消去させることができる。左側蓄積電荷の消去の場合は、左の拡散領域１０６へ正電圧印加を行う。
【００５５】
なお、消去の場合も書込みの場合同様、上記した擬似長チャネル化により、ホットホール・ホットエレクトロンのペアの発生する領域が、電子が書き込まれていくことによって、右側へと移動して行くので、書き込まれた電子を右側から順に消去することができる。
【００５６】
以上より、従来技術とは異なり、次のような効果があることも分かる。すなわち、従来のメモリセルにおいては、書込み・消去のサイクルにおいて、キャンセルされない電子や正孔が残ることが考えられるが、本発明のように電子や正孔の注入位置を移動することができるすなわち注入される電荷の絶対数が従来技術と比較して飛躍的に増加させることができるメモリセルにおいては、たとえキャンセルされない電子や正孔が残った場合であっても、それらはキャンセルされる電子や正孔の数に比べて非常に少ない数であり、さらに、電荷蓄積部分の両端の読み出し電流に影響を及ぼしにくい部分にのこるものである。したがって、本発明のメモリセルにおいては、キャンセルされない電子や正孔による書込み／消去サイクルにおける信頼性の劣化またはリテンションに関する信頼性の劣化を抑制することができる。
【００５７】
−各部のより詳細な説明―
上述したように、拡散領域（１０６および１０７）は、ゲート電極１０５の両側に対応する半導体層１０１の上部に形成された第２導電型を有する領域である。拡散領域（１０６および１０７）には、ゲート電極側にあるゲート電極側以外の領域（１１１および１１２）の不純物濃度に比べて低い不純物濃度の拡散領域（１０８および１０９）、および、ゲート電極側以外の比較的高濃度の拡散領域（１１１および１１２）が存在する。
【００５８】
一般的に、このような高濃度拡散領域の内側に低濃度拡散領域を有するＭＯＳＦＥＴ（トランジスタ）デバイスの拡散領域構造をＬＤＤ（ライトリ・ドープト・ドレイン）等と称されることがある。しかしながら、トランジスタで用いるＬＤＤと本願の低濃度拡散領域とは全く異なる効果を求めるものであり、それゆえ構成の異なる点がある。以下それについて説明する。
【００５９】
一般にＭＯＳＦＥＴにおいてＬＤＤが用いられる理由は、素子の微細化に伴い発生する短チャネル効果を抑制するためである。すなわちチャネル長を短くしたときに発生する電流ばらつきに代表される劣化を抑制するための技術である。
【００６０】
それゆえ、ＬＤＤ領域の不純物濃度は拡散領域とチャネル領域のＰＮ接合の電界を緩和することを目的とする。一方、本願の拡散領域とチャネル領域のＰＮ接合の電界は大きいほど良い。なぜなら電荷蓄積部に電荷を注入するため、ＨＣＩ（ホット・キャリア・インジェクション）を用いるためである。したがって、半導体層の不純物濃度を高くしたり、または、カウンター領域を形成したりすることにより、性能の向上に寄与する。しかし、一般的ＬＤＤにおいては、ＬＤＤの効果を減殺することとなるため、好ましくない。
【００６１】
その他、ＬＤＤと目的が異なるために、構成に差異が生じる点を上げる。
【００６２】
ＬＤＤは、微細化をするためには浅ければ浅い程効果的であるが、本願の低濃度拡散領域は、擬似反転層を形成させることができる程度に浅ければ効果を発揮するそれゆえ効果を奏する範囲に差異がある。本願の低濃度拡散領域は、例えば、１００ｎｍ以下好ましくは２０ｎｍ以下の接合深さが効果的である。また、浅すぎると書込み前の電流駆動力が落ちるため、５ｎｍ以上好ましくは１０ｎｍ以上が好ましい。
【００６３】
また、ＬＤＤは、微細化のため、ゲート電極とのオーバーラップ幅を可能な限り小さくする設計が望ましいが、本願の低濃度拡散領域は、可能な限りオーバーラップ幅が大きくなるように設計する方が望ましい。擬似反転領域の幅が増え、蓄積電荷量を多くすることが可能だからである。通常拡散層の横方向拡散は、出来寸で深さの６０％程度となることが知られている。さらに、微細化のためその横方向拡散を抑制する工夫がなされている。一方、本願の低濃度拡散領域においては、横方向拡散（すなわち、ゲート電極または低濃度拡散領域形成時の注入マスクからの横方向への進入幅）は、深さの７０％以上とするように、斜め注入などを用いて形成することが望ましい。なお、当然進入幅が長く両側が接してしまうとチャネルが無くなり不都合であるため、最大でもゲート長の半分に満たない長さに抑えることが必要である。
【００６４】
さらに、ＬＤＤは、不純物濃度が低濃度であるため通常ＭＯＳＦＥＴにおいては寄生抵抗となる。そのためできるだけゲート電極とｎ＋拡散層とのオフセット幅が狭い方が望ましい。しかしながら、本願においては、半導体記憶素子の特性上、メモリウインドウの拡大化を優先するため、ゲート電極と高濃度拡散領域とのオフセット幅（ただし電荷蓄積膜に対向している必要がある）が広くてもよい。例えば、当該オフセット幅は２ｎｍ以上更に好ましくは５ｎｍ以上であれば良い。しかしながら広過ぎると今度は極端に駆動電流が低下してしまい不都合となる。そこで、このオフセット幅は、最大４０ｎｍの範囲で設計すると良く。更に望ましくは、２５ｎｍの範囲で設計すると良い。
【００６５】
なお、本実施形態のような半導体記憶装置とロジックの通常トランジスタを混載する場合は、低濃度拡散領域を通常トランジスタのＬＤＤとして当然用いることができる。ただし、おのおのの特性を考慮した最適なデバイススケーリングを検討する必要があり、その場合最適なスケールは半導体記憶装置単体の場合とは異なることが考えられる。
【００６６】
−効果の説明―
上記構造を有することによって、蓄積される電荷の位置を効果的に変えることができるようになる。したがって、上記特徴構成を有さないメモリセルと比較して、電荷の蓄積量の多寡に対応して、効果的にソース／ドレイン電流の量を変化させることができる。それによって、メモリウインドウを広くすることができる。換言すれば、電荷の蓄積量の多寡に対応して、効果的にソース／ドレイン抵抗を変化させることができると言うこともできる。
【００６７】
本半導体記憶装置において拡散領域の不純物濃度は次のような範囲が望ましい。つまり主拡散領域の不純物濃度は１E1７以上から5E20以下が好ましい。その理由は、１E1７以上では、寄生抵抗による駆動電流の劣化がおこらないので、高速読み出しが実現できる。また、5E20以下であれば、通常のトランジスタ製造プロセスで形成できるので、コストの悪化を防げる。
【００６８】
また低濃度拡散領域の不純物濃度は２×１０１6ｃｍ−３程度以上、４×１０１8ｃｍ−３程度以下が非常に好ましい。その理由は、通常使用されている拡散領域の不純物濃度より薄く形成することができるので、電子を電荷蓄積膜に蓄積した際の擬似反転の効果が顕著になり、読み出し電流を大幅に変化させることができるようになるからである。一方、薄すぎると電子を蓄積していないときの読み出し電流が低減してしまい良くないため、上記程度の範囲が最も望ましいのである。さらに、１×１０１４ｃｍ−３から１×１０２０ｃｍ−３であれば、好ましい。その理由は、この不純物濃度は、低濃度拡散領域付近の半導体層の不純物濃度に比べて高くなるようにしなければならないし、高濃度拡散領域に比べて薄くなるように調整する必要があるからである。
【００６９】
なお、低濃度拡散領域と高濃度拡散領域との間には、図示するように、明確に境界ができているものばかりではなく、本願では便宜上このように図示しているに過ぎない。つまり、上記図１の説明のようにゲート電極側にはゲート電極側以外の領域の不純物濃度に比べて低い不純物濃度の領域を有するように構成されることにより（明確な境界がなくても）、本発明の効果を奏することはできる。すなわち、除々に濃度が変化することにより明確に区別できない場合でも良いし、また、一部でも上記構成を有する部分がある場合であっても良い。
【００７０】
例えば、図８に記載のメモリセルのようにゲート電極側の拡散領域において、半導体層表面近傍（浅い部分）は低濃度拡散領域となっているが、半導体層表面から離れたところ（深い部分）はそうでない場合も上記構成に含まれ、もちろん前記同様の効果を奏することができる。さらに具体的には、ゲート電極側の拡散領域において、半導体層表面近傍（浅い部分）はゲート電極側以外の領域に比べて低濃度となっているが、半導体層表面から離れたところ（深い部分）は高濃度となっている場合であって同様である。また、その逆、つまり半導体層表面近傍（浅い部分）はゲート電極側以外の領域に比べて高濃度となっているが、半導体層表面から離れたところ（深い部分）は低濃度となっている場合も、それをもって直ちに効果を奏さないというわけではない。
【００７１】
本願では簡単のため、ゲート電極側の浅い部分から深い部分まで同様に低濃度拡散領域が形成されており、明確な境界を有し、ゲート電極側以外の部分は一様に高濃度拡散領域が形成されているような図面を用いて説明を行うが、上記した様々な態様の構造が含まれているものである。
【００７２】
なお、ここでは、半導体層上に設けられる素子分離領域や、層間絶縁膜、配線（電極、コンタクトプラグ）等の図示を省略しているが、特に言及しない限りは公知の技術を用いて構成すればよい。
【００７３】
一般に拡散領域は不純物を拡散させ活性化させた不純物拡散領域を用いる。
【００７４】
しかし、この領域は、配線等との電気的接続をとる必要上、一部、電気伝導を促進する材料で構成されている場合がある。電気伝導を促進する材料とは、金属またはシリサイド等の金属と半導体とからなる物質その他の電気伝導を促進する物質である。したがって、拡散領域は電気伝導をする物質より成ればよい。なお、微細化、低消費電力化を目的とする設計をする場合においては前記電気伝導を促進する材料からなる領域を有する構造とするとその性能が向上するため好ましい。
【００７５】
なお、拡散領域は全面第１絶縁膜、電荷蓄積膜および第２絶縁膜に覆われるように図示されているが、これらの膜に完全に覆われる必要は無い。つまり、電荷蓄積膜は、通常電荷を蓄積できる領域すなわち電荷が注入される領域をカバーするように配置されていれば良いのであって、当然拡散領域上方の全面に配置させる必要はない。
【００７６】
なお、全ての図は概略説明図に過ぎず、特に説明しない限り、大きさ、膜厚、形状、その他の設計事項に関して図の寸法（寸法比）が正確なものではない。
【００７７】
なお、ソース／ドレイン電流量を効果的に変化させることができる理由としては、次のようにいくつかの理由が挙げられる。（Ａ）蓄積電荷の絶対量を効果的に増大させることができること。つまり、蓄積電荷密度は電荷蓄積膜の物性例えばトラップ密度等に依存するものなので、一定領域に蓄積できる電荷量は自ずと限界値を持つ。しかし、電荷を蓄積する位置を効果的に変えることによって、電荷を蓄積できる領域を効果的に拡大することができるので、蓄積電荷の絶対量を効果的に増大させることができるのである。（Ｂ）実効チャネル長を効果的に変化させることができること。つまり、ドレイン側例えば図１の拡散領域１０７側の電荷蓄積膜に電子が蓄積されることにより、蓄積電子の下方の比較的低濃度の拡散領域である低濃度拡散領域１０９は、蓄積電子により、コンダクションバンドの底のエネルギー準位である伝導準位が押し上げられる。すなわちドレイン側のチャネル／ドレインのｐｎ接合の接合面が擬似的にドレイン側に移動したこととなり、実効的に反転層を形成したものとみなすことができるようになる。したがって擬似実効チャネル長が長くなり、ソース／ドレイン電流の電流量を減少させることができる。擬似実効チャネル長Lquasiとソース／ドレイン電流Idの概略関係式を次に示し説明する。
ソース／ドレイン電流Idは一般的なMOSトランジスタにおける空乏近似により、次の式で表される（グラジュアル・チャネル近似の式）。
2007103764.tif 000003
【００７８】
ここで、それぞれWはゲート幅、μは電子（正孔）の移動度、Cはゲート絶縁膜容量、Vgはゲート電圧、Vtはしきい値電圧およびVdはドレイン電圧のことである。この現象は一般的MOSトランジスタにおいては特異な現象であるので、さまざまな説明ができるが、ここでは、次のように説明する。すなわち、式（１）において、簡単のためW、μ、C、VgおよびVdは一定とする。ここで、Cは主にゲート電極下のゲート電極とチャネル間の単位面積当たりの容量を示す。電荷蓄積膜のドレイン側に電子が蓄積されることによりドレイン端の容量が変化する。しかしCはチャネル全体の平均値となるので、ドレイン端の容量変化が全体の平均に及ぼす変化は少ないと考え、一定とみなす。また、Vthは主にソース側のソース／チャネル接合に係る値であるため一定とみなす。以上より、上記（１）からId＝const／Lquasiが導かれる。したがって、擬似実効チャネル長Lquasiが大きくなるにしたがって電流値Idが小さくなる。つまり、電子が蓄積されることによりソース／ドレイン電流値が減少するのは、実効チャネル長Leffが大きくなるためだと考えられる。
【００７９】
―製造方法―
次に図５を用いて、第１実施形態の半導体記憶装置の製造方法を説明する。なお、ここではｎチャネル型のメモリセルについて説明するが、不純物の型を適宜変更することにより、ｐチャネル型のメモリセルにも応用できることは言うまでもない。
【００８０】
まず、図５の（ａ）に示すように、ｐ型の導電型を有するシリコン基板１１０１上に、第１絶縁膜１1０２（現状では単なる全面に成膜されただけの処理前の膜であり、その膜を加工することにより最終的に所望する第１絶縁膜を得ることができるもであるが、説明と理解の簡便性を考えてわざわざ「に用いる膜」などの語は付けない。したがって、最終的に得られる膜とは形状や膜厚の点で多少異なる部分がある。このことは以下の全ての膜についても同様である。）、電荷蓄積膜１１０３および第２絶縁膜１１０４を順に形成する。そして、第２絶縁膜１１０４上にゲート電極１１０５を形成する。ここでは半導体層１０１として、一般的な素子分離領域を有するシリコン基板を用いたが、シリコンーゲルマニウム基板等を用いてもよく、また、ガラス基板上に設けた半導体層（例えばシリコン層）を用いてもよく、その他チャネルをゲート電圧に応じてＯＮ／ＯＦＦできるような材料であれば使用することができる。
【００８１】
ここで、第１絶縁膜１１０２は、半導体層１０１の表面を熱酸化することによって得た。膜厚は１ｎｍ〜１０ｎｍ程度が好ましく、ここでは５ｎｍとした。膜の材質は、上記熱酸化膜以外に、ＣＶＤ酸化膜、高誘電材料膜あるいはラジカル酸化した酸化膜などを用いてもよいし、これらの組み合わせでもよい。電荷蓄積絶縁膜１１０３としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜（シリコン酸化膜等）を用いることも可能であり、またこれらの膜の組み合わせでもよい。シリコン窒化膜を使用した本実施形態では、膜厚は１ｎｍ〜１５ｎｍ、例えば５ｎｍとした。特に薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。第２絶縁膜１１０４はここではＣＶＤ酸化膜を用い、厚さは例えば８ｎｍとした。ここでもＣＶＤ酸化膜以外にも、上記シリコン窒化膜の表面を熱酸化して酸化膜を得ることも可能であるし、また、高誘電材料膜を用いることもできる。これらの膜の組み合わせでもよい。シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておく。ゲート電極１１０５は、ポリシリコンを使用した。以上述べた膜はすべて、周知の熱酸化方法またはＣＶＤ法によって形成することが可能である。
【００８２】
次に図５の（ｂ）に示すように、公知のリソグラフィ及びドライエッチング工程を用いて、所望の形状にゲート電極１１０５を加工することによって、ゲート電極１１０５を形成する。なお、本実施形態においては、ここでのドライエッチングは第２絶縁膜１１０４でエッチングを止め、これより下の膜を残すようにエッチングするとよい。
【００８３】
次に、低濃度拡散領域（１１０８および１１０９）を形成するために、砒素イオンを注入エネルギー１５ｋｅＶ程度、注入量１×１０１４ｃｍ−２程度で注入する。
【００８４】
ここで、注入エネルギーは延長拡散領域１１０８と１１０９が所望の接合深さになるように自由に調整すべきものであり、下限、上限はＭＯＳトランジスタとして動作する上で支障がなく、技術的に可能な限りにおいて自由に調整できる。ただし、５ｋｅＶ程度〜５０ｋｅＶ程度の範囲であればよく、１０ｋｅＶ〜２０ｋｅＶ程度の範囲で注入すると最も好ましい。その理由は、このエネルギーで注入することによりおおよそ１０ｎｍ〜５０ｎｍ程度の接合深さを形成できるため、通常使用されている拡散領域の接合深さより浅く形成することができるので、電子を電荷蓄積膜に蓄積することによる擬似反転の効果が顕著になり、読み出し電流を大幅に変化させることができるようになるからである。一方、浅すぎると電子を蓄積していないときの読み出し電流が低減してしまい良くないため、上記程度の範囲が最も望ましい。
【００８５】
さらに、注入時に30度から60度程度の斜め注入をおこなって低濃度拡散領域の幅を広くすると上述したような効果があり好ましい。
【００８６】
また、注入量は１×１０１２〜５×１０１６ｃｍ−２程度の範囲の適切な量で注入すればよく、２×１０１３ｃｍ−２〜４×１０１４ｃｍ−２程度の範囲で注入すると最も望ましい。その理由は、この範囲の注入量であれば、不純物濃度はおおよそ２×１０１6ｃｍ−3〜４×１０１8ｃｍ−３程度に形成できるので、通常使用されている拡散領域の不純物濃度より薄く形成することができるので、電子を電荷蓄積膜に蓄積した際の擬似反転の効果が顕著になり、読み出し電流を大幅に変化させることができるようになるからである。一方、薄すぎると電子を蓄積していないときの読み出し電流が低減してしまい良くないため、上記程度の範囲が最も望ましいのである。ただし、この注入量は、注入領域付近の半導体層の不純物濃度に比べてこの注入により形成された不純物濃度が高くなるようにしなければならないし、また後に形成される拡散領域に比べて薄くなるように調整する必要がある。
【００８７】
さらに、この工程は必須ではなく図示しないが、上記工程の後にゲート電極１０５直下以外の第２絶縁膜１１０４をウェットエッチングによって取り除いてもよい。第２絶縁膜１１０４のうちゲート電極１０５直下以外の表面はゲートエッチ時にエッチング種のプラズマによるダメージや、注入によるダメージが入っているおそれがあるため、メモリデバイスとしての信頼性を高める上で、ゲート電極１０５直下以外の第２絶縁膜１１０４を除去しておく方が好ましい。
【００８８】
次に図５の（ｃ）に示すように、ゲート電極の側面に、膜厚７０ｎｍ程度の絶縁体からなる側壁スペーサ１１２０、１１２１を形成する。この側壁スペーサにより後の高濃度拡散領域をゲート電極からオフセットさせることができるので、そのオフセット量が適切になるように側壁スペーサ膜厚を調整すればよい。上記オフセット量が小さ過ぎると上記低濃度拡散領域の幅が狭くなり、電荷の注入領域の幅が狭くなるので、メモリウインドウが狭くなる。また、上記オフセット量が大き過ぎると書込み時にゲート電極が電荷を効果的に引っ張りづらくなり、注入効率が悪くなり、その部分での書込み消去速度が悪くなる。なお、膜厚２０ｎｍから２００ｎｍ程度であっても良い。
【００８９】
これは、基板上の全面にＣＶＤ法によってシリコン酸化膜等の絶縁膜を形成した後、エッチバックによってこれを形成することも可能であるし、また、ゲート電極の表面を熱酸化することによってこれを得ることもできる。特に後者の方法は簡便であり、製造コストを下げられる利点があり、ここでは後者の方法を採用する。
【００９０】
次に、拡散領域形成工程を行う。本実施形態での拡散領域形成工程では、シリコン層表面に残存している第１絶縁膜１１０２及び電荷蓄積膜１１０３をそのまま注入保護膜として使用しているが、さらにこの上にＣＶＤ酸化膜等を堆積して、注入保護膜厚を調整してもよい。また、表面に露出している電荷蓄積膜１１０３とその下の第１絶縁膜１１０２をエッチング除去した後、熱酸化ないしＣＶＤ酸化膜の堆積によって新たに注入保護膜を形成してもよい。しかる後、例えば、５０ｋｅＶにエネルギーが制御された砒素イオンを、５×１０１５ｃｍ−２の面積密度で注入して、半導体層１０１の表面およびゲート電極１０５にｎ型不純物である砒素イオンをドープする。このとき、ゲート電極１１０５及び側壁スペーサ１１２０、１１２１が注入マスクとして働く。しかる後、窒素雰囲気下でアニール（例えば１０５０℃１０秒のＲＴＡ処理）を行ない、注入イオンの活性化処理を行う。
【００９１】
このようにして、図５の（ｃ）に示すように、シリコン基板１１０１内に、紙面においてゲート電極１１０５を中心にして略左右対称に、第２導電型の一例としてのｎ型拡散領域１１０６およびｎ型拡散領域１１０７を形成する。このアニールの際、砒素イオンのシリコン中横方向拡散のため、側壁スペーサ（１１２０および１１２１）の下部にまで砒素イオンが進入し、高濃度拡散領域（１１１１および１１１２）の一部は側壁スペーサ（１０６および１０７）下にまで延伸し、低濃度拡散領域（１１０８および１１０９）の一部はゲート電極１１０５の下まで延伸する。上記アニールの条件を適当に設定することにより、高濃度拡散領域（１１１１および１１１２）の端（シリコン基板のｐ型との接合）を側壁スペーサ（１１２０および１１２１）の下に位置させ、高濃度拡散領域（１１１１および１１１２）とゲート電極１１０５との間に低濃度拡散領域（１１０８および１１０９）を残すことができる。
【００９２】
なお、上記アニール工程の前に、ハロー注入工程を行ってもよい。この場合、上記砒素イオン注入工程の前ないし後に、エネルギーが２０〜６０ｋｅＶに設定されたｐ型不純物であるホウ素を、上記砒素のドーズ量よりも少ないドーズ量で（例えば高濃度拡散領域形成に際して注入する場合は１×１０１３〜１×１０１４ｃｍ−２程度の面積密度で）、垂直方向に対して１５°から４５°の間の角度で注入して、注入マスク（ゲート電極や側壁スペーサ）の下部へのホウ素注入を行ない、しかる後にアニールを行う事によって、各拡散領域の端部付近に、ｐ型不純物であるホウ素の濃度が濃いハロー領域を形成する（図示せず）。このハロー領域を形成することによって、各拡散領域の余分な拡散を抑え、各拡散領域の形状の安定した半導体装置を提供することができる。また、書込み電圧等を印加した際の拡散領域とハロー領域とのＰＮ接合にかかる電界を強くすることができるので、書込み／消去効率を向上することができ、速度の向上ができる。
【００９３】
尚、以上の工程により、第１導電型であるｐ型領域は、当初、シリコン基板１１０１の全体であったが、シリコン基板１１０１に、拡散領域（１１０６および１１０７）を形成したことにより、第１導電型であるｐ型領域が、シリコン基板１１０１における拡散領域（１１０６および１１０７）が形成されなかった領域である非拡散領域まで、減少することは勿論である。
【００９４】
以上の工程を経て、第１実施形態のデバイス構造が得られる。ここで必要に応じて、ゲート電極１１０５上部の絶縁膜や、表面に露出した部分の電荷蓄積膜１１０３をエッチング除去してもよい。
【００９５】
（第２実施形態）
図６は本発明の半導体記憶装置の一実施形態である半導体記憶装置を構成するメモリセル２００をチャネル方向に沿って切断した概略断面図である。このメモリセル２００は、後に説明する特徴部分の構成以外は上記第１実施形態に示したメモリセル１００と同様であるので、同じ部分はここでの説明を省略し、特徴的部分のみ説明する。すなわち、メモリセル２００は、拡散領域１０６と拡散領域１０７の間の半導体層２１３の不純物濃度が、半導体層１０１の不純物濃度に比べて高い部分を少なくとも有することを特徴とする。
【００９６】
上記特徴を有する構成の半導体記憶装置によると、ドレイン／チャネル間のPN接合のポテンシャルの傾きが急峻になり、ホットキャリアが発生しやすくなる。したがって、書込み消去速度が高速化される。同様の理由により、より低電圧での書込みが可能となり、低電圧化が達成できる。
【００９７】
実際の構造の例としては、図６に示すように、拡散領域と逆導電型の逆導電型領域２１４を形成すればよい。
【００９８】
製法の例としては、第１の実施形態に記載の図５の（ｂ）におけるゲート電極１１０５を形成する前の工程で、拡散領域と逆導電型を形成するイオン注入を行なうことによって形成する。たとえば、硼素イオンを注入エネルギー４０ｋｅＶ、注入量１×１０１３ｃｍ−２程度で注入すればよい。
【００９９】
ここで、注入量は拡散領域（１０６および１０７）のゲート側の接合近傍に適切な濃度の逆導電型領域を形成できればよく、その限りにおいては特に上限、下限は問わない。なお、適切な不純物濃度とは、半導体層１０１の不純物濃度よりも濃く、低濃度拡散領域（１０８および１０９）より薄くてもよい。また、低濃度拡散領域より濃部分を有していても、低濃度拡散領域の接合近傍が低濃度拡散領域より低濃度となり、所望の低濃度拡散領域の形状を形成できる限りは良い。
【０１００】
また、注入エネルギーの設計も同様である。すなわち注入エネルギーは拡散領域（１０６および１０７）のゲート側の接合近傍に適切な濃度の逆導電型領域を形成できればよく、その限りにおいては、特に上限、下限は問わない。なお、適切な不純物濃度とは、半導体層１０１の不純物濃度よりも濃く、低濃度拡散領域１０８、１０９より薄けれ最も好ましい。また、低濃度拡散領域より濃部分を有していても、低濃度拡散領域の接合近傍が低濃度拡散領域より低濃度となり、所望の低濃度拡散領域の形状を形成できる限りは良い。
【０１０１】
なお、上記構成は拡散領域１０６と拡散領域１０７の間の全領域の不純物濃度が濃いことを意味しているのではないことを示すため「部分を少なくとも有する」との文言を加えている。また次の技術常識より全体の不純物濃度が濃い訳でない場合もあることは明らかなことである。すなわち、拡散領域１０６と拡散領域１０７の間の半導体層２１３には、第１絶縁膜１０２との界面最近傍の領域も含まれている。この界面最近傍の領域は、界面を構成する両材料および不純物となる物質のいかんにより、濃度が桁違いに変化するものである。したがって、この界面最近傍の領域の不純物濃度がいずれであるかは本実施形態の効果にさして影響するものではなく、そうであるのでこの界面最近傍の領域の不純物濃度が上記濃度の条件から外れるものであっても本実施形態に含まれるものである。
【０１０２】
なお、第１実施形態の奏することのできる効果も同様に奏することができることは、いうまでも無い。
【０１０３】
（第３実施形態）
図７は本発明の半導体記憶装置の一実施形態である半導体記憶装置を構成するメモリセル３００をチャネル方向に沿って切断した概略断面図である。このメモリセル３００は、後に説明する特徴部分の構成以外は上記第１実施形態に示したメモリセル１００と同様であるので、ここでは同様の構成についての説明を省略し、特徴的部分のみ説明する。すなわち、メモリセル３００は、拡散領域１０６と拡散領域１０７の間に、半導体層１０１の不純物濃度に比べて濃く、拡散領域とは逆導電型を有するカウンター領域３１４を有することを特徴とする。
【０１０４】
拡散領域間における一定の不純物濃度を構成要件とする点では本実施形態は、第２実施形態と非常に似通った構成ということができるが、第２実施形態の構成と異なる点は、カウンター領域は、図示するように高濃度拡散領域の下部分辺りにはさほど存在しない点である。すなわち、第２実施形態の構成では、拡散領域間の一定の領域２１３の不純物濃度を高濃度にするためには、いきおい上記領域２１３付近の半導体層１０１の不純物濃度も高濃度となる。したがって、拡散領域（１０６および１０７）の下の半導体層の不純物濃度も高濃度となるため、その部分のＰＮ接合容量が増加する。さらに、上記領域２１３は拡散領域１０６と拡散領域１０７の間の不純物濃度をほぼ一様に一定の高濃度とするものであるため、ＭＯＳトランジスタとしての、しきい値電圧調整が困難となる。当実施形態はこれらの問題を解決するものである。つまり、拡散領域１０６と拡散領域１０７の間の所望の領域を一定の高濃度とすることによって、拡散領域１０６および拡散領域１０７の下部のＰＮ接合の接合容量を低減することができるので高速動作（書込み、消去、読み出し、以下同じ）が可能となり、また、ＭＯＳトランジスタとしてのしきい値電圧の調整が容易に可能となるので、高機能の半導体記憶装置の提供が可能となる。
【０１０５】
ここで、カウンター領域３１４は、拡散領域１０６と拡散領域１０７間にどのように配置されていてもかまわず、図示するように左右に分離するように配置される場合もあれば、一体として拡散領域間に配置されている場合もある。必ずしも、左右対称の形状となっている必要はない。
【０１０６】
上記構成の製造方法は例えば次のようなものである。
【０１０７】
上記第１実施形態に示す、図５の（ｂ）のゲート電極１１０５までを形成した後に、低濃度拡散領域（１１０８および１１０９）の形成のための砒素イオン注入工程の前ないし後に、エネルギーが２０〜６０ｋｅＶに設定されたｐ型不純物であるホウ素を、上記砒素のドーズ量よりも少ないドーズ量で（例えば高濃度拡散領域形成に際して注入する場合は１×１０１３〜１×１０１４ｃｍ−２程度の面積密度で）、垂直方向に対して４５°から７０°の間の角度で注入して、注入マスク（ゲート電極や側壁スペーサ）の下部へのホウ素注入を行ない、しかる後にアニールを行う事によって、各拡散領域の端部付近に、ホウ素の濃度が濃いカウンター領域を形成する。このカウンター領域を形成することによって、各拡散領域の余分な拡散を抑え、各拡散領域の形状の安定した半導体装置を提供することができる。また、書込み電圧等を印加した際の拡散領域とカウンター領域とのＰＮ接合にかかる電界を強くすることができるので、書込み／消去効率を向上することができ、速度の向上ができる。
【０１０８】
なお、第１実施形態および第２実施形態の奏することのできる効果も同様に奏することができることは、いうまでも無い。
【０１０９】
（第４実施形態）
図８は本発明の半導体記憶装置の一実施形態である半導体記憶装置を構成するメモリセル４００をチャネル方向に沿って切断した概略断面図である。このメモリセル４００は、後に説明する特徴部分の構成以外は上記第１実施形態に示したメモリセル１００と同様であるので、ここでは説明を省略し、特徴的部分のみ説明する。すなわち、メモリセル４００は、拡散領域のゲート電極側には、高濃度拡散領域（１１１および１１２）の接合深さに比べて浅い接合深さの低濃度拡散領域（４０８および４０９）を有することを特徴とする。
【０１１０】
この特徴構造を有することによって、メモリウインドウを広くすることができる。すなわち、この構成のように一定の浅い接合深さでない場合、蓄積電荷により半導体層表面付近の拡散領域を擬似的に反転させても、深い部分の拡散領域は充分擬似的反転せず、その部分から電流が流れてしまうことがある。しかし、一定の浅い接合深さとすることによって、その現象を抑制することができる。したがって、電子を蓄積させたときに効果的にソース／ドレイン電流を減少させることができるので、メモリウインドウを広くすることができ、読み出しの信頼性を上げることができる。例えば出来寸で、１００ｎｍ以下好ましくは２０ｎｍ以下の接合深さが効果的である。また、浅すぎると書込み前の電流駆動力が落ちるため、５ｎｍ以上好ましくは１０ｎｍ以上が好ましい。
【０１１１】
（第５実施形態）
図９は本発明の半導体記憶装置の一実施形態である半導体記憶装置を構成するメモリセル１３００をチャネル方向に沿って切断した概略断面図である。このメモリセル１３００は、次に説明する特徴部分の構成以外は上記第１実施形態に示したメモリセル１００と同様であるので、ここでは説明を省略し、特徴的部分のみ説明する。すなわち、メモリセル１３００は、電荷蓄積膜１３０３がゲート電極１３０５の側壁部にあることが特徴であり、絶縁膜１３０２および絶縁膜１３０４に挟持されていても良い。したがって、電荷蓄積膜はゲート電極の左右に分離しており、蓄積電荷の位置が近づくことによる２ビット分離の困難性が伴わないので容易に２ビット分離可能であり、ゲート絶縁膜１３２０が薄く形成できるため微細化が容易である点で上記デバイスより優れている。以上の当該特徴構造から生ずるメリットは同様の特徴構造について特許されている特許第３６８３８９５号に記載されている。つまり、特許第３６８３８９５号に記載の当該特徴構造ゆえに生ずる効果は、当然本実施形態においても生ずるものである。それに加えて本発明においては、上記実施形態で奏した効果も構成上可能な限り奏するものである。
【０１１２】
なお、本実施形態では、電荷蓄積膜の幅が限られているため、次のような特有の構成を規定できる。すなわち、低濃度拡散領域（１３０９および１３０８）は、電荷蓄積膜の下に位置していることにより擬似反転の効果を奏するので、可能な限り電荷蓄積膜の下には低濃度拡散領域が延在している方が望ましい。
【０１１３】
また、低濃度拡散領域（１３０９および１３０８）およびはゲート電極とオフセットしている方が擬似反転しない低濃度拡散領域がなくなるので、望ましい。また、当然高濃度拡散領域（１３１１および１３１２）つまり拡散領域（１３０６および１３０７）全体がゲート電極とオフセットしている方が望ましい。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１実施形態の半導体記憶装置を示す概要断面図である。
【図２】蓄積電荷に応じた伝導準位の概要を説明する図である。
【図３】蓄積電荷に応じた伝導準位の概要を説明する図である。
【図４】蓄積電荷に応じた伝導準位の概要を説明する図である。
【図５】本発明の第１実施形態の製造方法を示す概要断面図である。
【図６】本発明の第２実施形態の半導体記憶装置を示す概要断面図である。
【図７】本発明の第３実施形態の半導体記憶装置を示す概要断面図である。
【図８】本発明の第４実施形態の半導体記憶装置を示す概要断面図である。
【図９】本発明の第５実施形態の半導体記憶装置を示す概要断面図である。
【図１０】従来の半導体記憶装置を示す図である。
【符号の説明】
【０１１５】
１００、２００、３００、４００  メモリセル
１０１  半導体層
１０２  第１絶縁膜
１０３  電荷蓄積膜
１０４  第２絶縁膜
１０５  ゲート電極
１０６、１０７  拡散領域
１０８、１０９  低濃度拡散領域
１１１、１１２  高濃度拡散領域
２１３  拡散領域１０６と拡散領域１０７の間の半導体層
２１４  逆導電型領域
３１４  カウンター領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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