(57)【要約】【課題】故障検出効率が高く、安価なバーンインテストを提供する。【解決手段】複数のスキャンフリップフロップが直列に接続されたスキャンチェインと、前記複数のスキャンフリップフロップのいずれかの出力信号が活性化信号として入力される被テスト回路と、前記スキャンチェインの出力信号を当該スキャンチェインに対して帰還入力するスキャンチェイン用ループ回路を備え、前記スキャンチェイン用ループ回路に帰還入力される信号は、前記被テスト回路の出力に応じた信号であるバーンインテスト回路である。【選択図】図２
2007183130.tif 000002
【特許請求の範囲】
【請求項１】
複数のスキャンフリップフロップが直列に接続されたスキャンチェインと、
前記複数のスキャンフリップフロップのいずれかの出力信号が活性化信号として入力される被テスト回路と、
前記スキャンチェインの出力信号を当該スキャンチェインに対して帰還入力するスキャンチェイン用ループ回路を備え、
前記スキャンチェイン用ループ回路に帰還入力される信号は、前記被テスト回路の出力に応じた信号であるバーンインテスト回路。
【請求項２】
さらに、前記スキャンフリップフロップは、当該帰還入力と外部入力とが選択可能であることを特徴とする請求項１に記載のバーンインテスト回路。
【請求項３】
前記被テスト回路は、それぞれ異なるスキャンフリップフロップの出力信号を活性化信号として入力可能な複数の内部組み合わせ回路より構成され、
前記バーンインテスト回路は、さらに、
前記被テスト回路の出力信号を当該被テスト回路に対して帰還入力する被テスト回路用ループ回路を備えた請求項１または２に記載のバーンインテスト回路。
【請求項４】
前記スキャンチェイン用ループ回路及び前記被テスト回路用ループ回路は、集積回路外部で形成されることを特徴とする請求項１乃至３のうち１項に記載のバーンインテスト回路。
【請求項５】
複数のスキャンフリップフロップが直列に接続されたスキャンチェインと、
前記複数のスキャンフリップフロップのいずれかの出力信号が活性化信号として入力される被テスト回路を備えた集積回路において、
前記スキャンチェインの出力信号を当該スキャンチェインに対して帰還入力し、
前記帰還入力される信号は、前記被テスト回路の出力に応じた信号であるバーンインテスト方法。
【請求項６】
さらに、前記スキャンフリップフロップは、当該帰還入力と外部入力とが選択されることを特徴とする請求項５に記載のバーンインテスト方法。
【請求項７】
前記被テスト回路は、それぞれ異なるスキャンフリップフロップの出力信号を活性化信号として入力可能な複数の内部組み合わせ回路より構成され、
前記バーンインテスト方法は、さらに、
前記被テスト回路の出力信号を当該被テスト回路に対して帰還入力することを特徴とする請求項５または６に記載のバーンインテスト方法。
【請求項８】
請求項５乃至７に記載のバーンインテスト方法を実施するバーンインテスト装置。
【請求項９】
請求項５乃至７に記載のバーンインテスト方法を設定するバーンインテストパターン生成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路等のバーンインテストに用いられる回路、方法、装置、及びテストパターン生成プログラムに関する。
【背景技術】
【０００２】
近年、ＶＬＳＩ（大規模集積回路）等の集積回路のプロセスの微細化に伴い、回路の複雑化及び大規模化が進んでいる。それに従い、集積回路内の故障をバーンインテストによっていかに除去するかが課題となっている。また、一度に多くの集積回路をバーンインテストできるようテスト効率を向上させることにより、安価なバーンインテストの実施が要求されている。
【０００３】
ＶＬＳＩ等の集積回路の多くには、故障を検出する工夫としてスキャン設計が採用されている。スキャン設計は、回路内のレジスタを数珠繋ぎしたシフトレジスタを利用して、回路の外からテストデータを入力し演算結果をスキャンすることで、レジスタに挟まれた内部組み合わせ回路の欠陥を検出するものである。このようなスキャンシフト及びスキャンキャプチャ動作をする回路をスキャンテスト回路と呼ぶ。スキャンテスト回路は、テストデータを入力し続けることにより被テスト回路である内部組み合わせ回路を効率良く活性化することができるため、バーンインテストに利用されている。
【０００４】
しかし、スキャンテスト回路を動作させるには、テストパターンだけでなくクロック信号やスキャン動作を制御する信号等多くの外部信号を入力する必要がある。その結果、バーンインテスト回路に、パルスジェネレータ等の信号発生機能が必要となる上、バーンインテストボードの配線が複雑化するため、バーンインテスト回路が高負荷状態となる。そのため、性能の高いバーンインテスト装置が必要となり、バーンインテスト費用が増加するという問題が生じる。更に、外部からの入力信号端子数が多いことにより、一度にバーンインテストできる集積回路の数が制限されテスト効率が悪くなるため、バーンインテスト費用が増加するという問題が生じる。
【０００５】
このような問題を解決する技術の一例が、特許文献１〜３に示されている。図８は、特許文献１に示されるバーンインテスト回路の構成を示すものである。集積回路５０は、４つのスキャンフリップフロップ（以下、スキャンＦＦと示す）５００、５０１、５０２、５０３と、スキャンＦＦ５００、５０１、５０２、５０３の間に接続された内部組み合わせ回路５０４、５０５、５０６、論理反転帰還ループ回路５０７及び帰還ループ切り替え回路５０８によって構成されている。
【０００６】
４つのスキャンフリップＦＦ５００、５０１、５０２、５０３は、お互いを直列接続し、スキャンチェインを形成している。スキャンチェイン最前段のスキャンＦＦ５０３は、帰還ループ切り替え回路５０８を介して、集積回路５０の通常入力端子（ＳＩ１端子）と接続し、最終段のスキャンＦＦ５００は、集積回路の通常出力端子（ＳＯ１端子）と接続している。内部組み合わせ回路５０４、５０５、及び５０６は、スキャンＦＦ５００、５０１、５０２、５０３の間に接続され、スキャンＦＦ５０１、５０２、５０３からの信号によって活性化される。スキャンＦＦ５００の出力信号は、論理反転帰還ループ回路５０７を介して反転され、帰還ループ切り替え回路５０８に入力する。一方、スキャンチェインへの入力は、テスト制御端子（ＴＥＳＴ端子）の信号に基づいて、帰還ループ切り替え回路５０８により論理反転帰還ループ回路５０７からの入力と、ＳＩ１端子からの入力を切り替える。
【０００７】
以上のような構成により、バーンインテスト時は、スキャンＦＦ５００の出力信号が論理反転帰還ループ回路５０７によって反転され、"０"、"１"の繰り返しがスキャンチェインに入力される。従って、スキャンＦＦ５００、５０１、５０２、５０３の信号が"０"、"１"を繰り返し、効率よく内部組み合わせ回路５０４、５０５、５０６を活性化させることができる。
【０００８】
特許文献１においては、バーインテスト時の活性化信号を集積回路内部に備えられた論理反転帰還ループ回路によって自己生成する構成となっている。従って、集積回路外部からの入力信号が少なくなり、一度にバーンインテストできる集積回路の数が増加する。従って、バーンインテスト効率が向上し、バーンインテスト費用を削減することができる。
【０００９】
また、特許文献２においては、バーンインテスト時、集積回路内部に備えられたＢＩＳＴ（Built In Self Test）回路から発生する信号に基づいて、スキャンシフト動作とスキャンキャプチャ動作が２（ｎ−１）毎に繰り返される構成となっている。従って、集積回路外部からのスキャン制御信号の入力が不要となり、少ない端子数でバーンインテストを行うことができる。また、回路のトグル率を低下させずに回路を活性化できるので、バーンインテストのストレスを効率良く印加することができる。
【００１０】
また、特許文献３においては、バーンインテスト時、スキャン制御信号を出力するスキャン制御信号選択出力回路によって、スキャンシフト動作とスキャンキャプチャ動作を切り替える構成となっている。従って、集積回路外部からのスキャン制御信号の入力が不要となり、少ない端子数でバーンインテストを行うことができる。
【特許文献１】特開平０７−０９８３５８号公報
【特許文献２】特開２００４−１０８８８１号公報
【特許文献３】特開２００５−１４０７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１では、論理反転帰還ループ回路５０７による活性化信号が"０"と"１"の繰り返しであるため、乱数的な活性化動作に比べ活性化の度合いが低いという問題が生じる。また、論理反転帰還ループ回路が集積回路内部に形成されているため、バーンインテスト回路を後から変更することができないという問題が生じる。
【００１２】
また、特許文献２及び３では、集積回路内部にＢＩＳＴ回路やスキャン動作制御信号選択出力回路等の複雑な回路を備えることにより、集積回路内部のゲート数が増加するため、集積回路自体の負荷が増加するという問題が生じる。
【課題を解決するための手段】
【００１３】
本発明は、複数のスキャンフリップフロップが直列に接続されたスキャンチェインと、前記複数のスキャンフリップフロップのいずれかの出力信号が活性化信号として入力される被テスト回路と、前記スキャンチェインの出力信号を当該スキャンチェインに対して帰還入力するスキャンチェイン用ループ回路を備え、前記スキャンチェイン用ループ回路に帰還入力される信号は、前記被テスト回路の出力に応じた信号であるバーンインテスト回路である。
【００１４】
このような構成により、集積回路内部に複雑な回路を必要とすることなく、集積回路の活性化の度合いを高めることができ、集積回路の故障を効率よく除去することができる。
【００１５】
また、複数のスキャンフリップフロップが直列に接続されたスキャンチェインと、
前記複数のスキャンフリップフロップのいずれかの出力信号が活性化信号として入力される被テスト回路を備えた集積回路において、前記スキャンチェインの出力信号を当該スキャンチェインに対して帰還入力し、前記帰還入力される信号は、前記被テスト回路の出力に応じた信号であるバーンインテスト方法である。
【００１６】
このような構成により、集積回路外部からの入力信号数が少なくなり、バーンインテストボードの配線が簡略化される。従って、バーンインテスト回路の負荷を低減することができる。
【発明の効果】
【００１７】
以上のような構成により、故障検出率が高く、且つ安価なバーンインテストを提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
発明の実施の形態１．
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１９】
図面を参照し、本発明の実施の形態１について説明する。図１は、バーンインテスト装置の概要図である。バーンインテスト装置１は、恒温槽２、制御部３、及びバーンインボード４により構成される。バーンインテストの際は、テスト対象となる集積回路１０をバーンインボード４に搭載し、内部を高温にした状態の恒温槽２に投入する。バーンインテスト装置の制御部３は、バーンインボード４と接続しており、バーンインボード４を介して集積回路１０をテスト動作させる。その結果、集積回路１０に高温動作ストレスを印加し、潜在する欠陥を検出することができる。
【００２０】
図２は、実施の形態１に係るバーンインテスト回路１０の構成を示す図である。集積回路１０は、例えば４つのスキャンフリップフロップ（以下、スキャンＦＦと示す）１００、１０１、１０２、１０３、スキャンＦＦ１００、１０１、１０２、１０３の間に接続された内部組み合わせ回路１０４、１０５、１０６、スキャンＦＦ１００の出力と接続する論理非反転帰還ループ回路１０７及び帰還ループ切り替え回路１０８、ならびに内部組み合わせ回路１０４、１０５、１０６の出力と接続する論理非反転帰還ループ回路１０９及び帰還ループ切り替え回路１１０によって構成されている。なお、集積回路１０は、図示しないバーンインテストボードを介して、バーンインテスト装置１の制御部と接続している。
【００２１】
集積回路１０は、データ入力端子（以後、Ｄ１端子と示す）、スキャンＦＦへの通常入力端子（以後、ＳＩ１端子と示す）、スキャンＦＦへの通常出力端子（以後、ＳＯ１端子と示す）、クロック端子（以後、ＣＬＫ１端子と示す）、スキャン制御端子（以後、ＳＭＣ１端子と示す）、テスト制御端子（以後、ＴＥＳＴ端子と示す）、内部組み合わせ回路の通常入力端子（以後、ＣＩＮｎ端子と示す）、及び内部組み合わせ回路の通常出力端子（以後、ＣＯＵＴｎ端子と示す）を有している。
【００２２】
また、スキャンＦＦ１００、１０１、１０２、１０３は、夫々にデータ入力端子（以後、Ｄ２端子と示す）、通常入力端子（以後、ＳＩ２端子と示す）、通常出力端子（以後、ＳＯ２端子と示す）、クロック端子（以後、ＣＬＫ２端子と示す）、及びスキャン制御端子（以後、ＳＭＣ２端子と示す）を備えている。
【００２３】
スキャンＦＦ１００、１０１、１０２、１０３は、お互いのＳＩ２端子とＳＯ２端子を直列接続し、スキャンチェインを形成する。スキャンＦＦ１０３は帰還ループ切り替え回路１０８を介して集積回路１０のＳＩ１端子と接続し、スキャンＦＦ１００は集積回路１０のＳＯ１端子に接続している。実施の形態１では、ＳＩ１端子には、"０"または"１"の固定値が入力される。また、ＳＯ１端子には、"０"または"１"の固定値が入力されている状態、あるいはオープン状態のどちらでも構わない。なお、スキャンチェインを構成するスキャンＦＦ数が４つに限らないことはもちろんである。
【００２４】
論理非反転帰還ループ回路１０７は、スキャンＦＦ１００の出力信号を、帰還ループ切り替え回路１０８へ入力する。ＴＥＳＴ端子は、帰還ループ切り替え回路１０８と接続しており、ＴＥＳＴ端子の信号に基づいてＳＩ１端子からの信号と論理非反転帰還ループ回路１０７からの信号を切り替える。ＴＥＳＴ端子によって切り替えられた信号は、スキャンチェイン最前段のスキャンＦＦ１０３へ入力する。
【００２５】
ＳＭＣ１端子は、スキャンＦＦ１００、１０１、１０２、１０３のＳＭＣ２端子と接続している。ＳＭＣ１端子の信号は、スキャンＦＦ１００、１０１、１０２、１０３へ入力する信号を、ＳＩ２端子に入る信号とＤ２端子に入る信号に切り替えることができる。ＣＬＫ１端子は、スキャンＦＦ１００、１０１、１０２、１０３のＣＬＫ２と接続している。クロック信号は、スキャンシフト動作やスキャンキャプチャ動作等のトリガーとなる。Ｄ１端子は、スキャンＦＦ１０３のＤ２端子と接続し、"０"または"１"の固定値が入力されている。
【００２６】
内部組み合わせ回路１０４、１０５、１０６は、スキャンＦＦ１０１、１０２、１０３のＳＯ２端子とＤ２端子との間に接続され、スキャンＦＦ１００、１０１、１０２、１０３からの信号によって活性化される。内部組み合わせ回路１０６は、帰還ループ切り替え回路１０９を介して集積回路１０のＣＩＮｎ端子と接続する。実施の形態１では、ＣＩＮｎ端子には、"０"または"１"の固定値が入力される。ＣＯＵＴｎ端子には、"０"または"１"の固定値が入力されている状態、あるいはオープン状態のどちらでも構わない。
【００２７】
論理非反転帰還ループ回路１０９は、内部組み合わせ回路１０４、１０５、１０６の出力信号を、帰還ループ切り替え回路１１０へ入力する。ＴＥＳＴ端子は、帰還ループ切り替え回路１０９とも接続しており、ＴＥＳＴ端子の信号に基づいて、ＣＩＮｎ端子からの信号と論理非反転帰還ループ回路１０９からの信号に切り替え、内部組み合わせ回路１０６へ入力する構成となっている。
【００２８】
次に、図３を参照して、実施の形態１に係るバーンインテスト方法について説明する。図３は、実施の形態１に係るバーンインテストのテストパターン生成プログラムのフローチャートを示している。
【００２９】
バーンインテスト時の初期状態は、集積回路１０のＳＩ１端子に固定値が供給された状態となっている（Ｆ１１）。この固定値は、例えば"１"とするが、"０"と設定することも可能である。
【００３０】
次に、ＳＩ１端子からの入力が選択されるように、ＴＥＳＴ端子の信号を設定し、帰還ループ切り替え回路１０８を切り替える（Ｆ１２）。これにより、Ｆ１１にてＳＩ１端子に入力された固定値がスキャンＦＦ１００、１０１、１０２、１０３に供給できる状態となる。
【００３１】
次に、スキャンＦＦ１００、１０１、１０２、１０３に、Ｄ１端子または内部組み合わせ回路１０４、１０５、１０６からの信号（Ｄ２端子に入る信号）ではなく、ＳＩ１端子またはスキャンＦＦからの信号（ＳＩ２端子に入る信号）が選択されるようＳＭＣ１端子を設定し、クロック信号をスキャンＦＦ数回印加する（Ｆ１３）。これにより、ＳＩ１端子またはスキャンＦＦからの信号がスキャンＦＦ１００、１０１、１０２、１０３にシフトするスキャンシフト動作が行われ、スキャンＦＦ１００、１０１、１０２、１０３の出力がすべて"１"に設定される。なお、クロック信号の印加回数はスキャンＦＦ数回に限らず、１回以上であれば何回印加してもよい。
【００３２】
次に、論理非反転帰還ループ回路１０７からの信号が選択されるように、ＴＥＳＴ端子を設定し、帰還ループ切り替え回路１０８を切り替える（Ｆ１４）。これにより、スキャンＦＦ１００の出力信号が、スキャンＦＦ１００、１０１、１０２、１０３に供給される。また、論理非反転帰還ループ回路１０９からの信号が選択されるように、ＴＥＳＴ端子を設定し、帰還ループ切り替え回路１１０を切り替えることも可能である。これにより、内部組み合わせ回路１０６には、例えば内部組み合わせ回路１０４から信号が供給される。なお、内部組み合わせ回路１０６へ入力される信号は、内部組み合わせ回路１０４からの信号に限らない。
【００３３】
次に、スキャンＦＦ１００、１０１、１０２、１０３に、ＳＩ１端子またはスキャンＦＦからの信号（ＳＩ２端子に入る信号）ではなく、Ｄ１端子または内部組み合わせ回路１０４、１０５、１０６からの信号（Ｄ２端子に入る信号）が選択されるようＳＭＣ１端子を設定し、クロック信号を１回印加する（Ｆ１５）。これにより、Ｄ１端子または内部組み合わせ回路１０４、１０５、１０６からの信号を取り出すスキャンキャプチャ動作が行われ、スキャンＦＦ１００、１０１、１０２、１０３の出力が、Ｄ１端子または内部組み合わせ回路１０４、１０５、１０６からの信号に設定される。
【００３４】
ここで、内部組み合わせ回路１０４、１０５、１０６は、さまざまな論理を持っており、たとえ同じ信号の組み合わせが入力されたとしても、その出力は論理によって異なる乱数値となる。本実施形態では、内部組み合わせ回路１０６へも、論理非反転帰還ループ回路１０９によって、内部組み合わせ回路１０４等の乱数的な信号が供給されている。即ち、Ｄ２端子の入力に切り替えられた際においても、内部組み合わせ回路１０６へは、スキャンＦＦ１０３を介してＤ１端子からの固定値が入力されることなく、論理非反転帰還ループ回路１０９からの乱数的な信号が入力されている。
【００３５】
次に、スキャンＦＦ１００、１０１、１０２、１０３に、Ｄ１端子または内部組み合わせ回路１０４、１０５、１０６からの信号（Ｄ２端子に入る信号）ではなく、ＳＩ１端子またはスキャンＦＦの信号（Ｓ２端子に入る信号）が選択されるようＳＭＣ１端子を設定し、クロック信号をスキャンＦＦ数回印加する（Ｆ１６）。これにより、ＳＩ１端子またはスキャンＦＦからの信号がスキャンＦＦ１００、１０１、１０２、１０３にシフトするスキャンシフト動作が行われ、スキャンＦＦ１００、１０１、１０２、１０３の出力がすべて変更される。なお、クロック信号印加回数は、スキャンＦＦ数回に限らず、１回以上であれば何回印加してもよい。
【００３６】
上述したＦ１５及びＦ１６の動作を、あらかじめ設定したバーンインテスト時間だけ繰り返した後（Ｆ１７）、バーンインテストが終了するテストパターンを設定される。
【００３７】
以上のように、集積回路１０内の内部組み合わせ回路で生成した信号値を論理非反転帰還ループ回路１０７によって再び内部組み合わせ回路に入力する構成とすることにより、活性化信号が"０"と"１"の繰り返しでなく、乱数的な信号となる。従って、バーンインテストでの内部組み合わせ回路の活性化の度合いを高めることができる。
【００３８】
また、論理非反転帰還ループ回路１０９によって、内部組み合わせ回路１０６に集積回路外部の固定値ではなく、内部組み合わせ回路の乱数的な信号値を入力することにより、更に活性化の度合いを高めることができ、考え得る最大限に回路活性化率を高めることできる。
【００３９】
また、集積回路内で活性化信号を自己生成することによって、バーンインテスト回路からの信号発生機能が必要なくなる。従って、バーンインテストボードの配線が簡略化されるため、バーンインテスト回路の負荷を低減することができる。
【００４０】
また、活性化信号をバーンインテスト装置から入力する必要がなくなるため、集積回路外部からの入力端子数が少なくなり、バーンインテスト回路への負荷が少なくなる。従って、一度にバーンインテストできる集積回路の数が増えるため、テスト効率が向上し、バーンインテスト費用を削減することができる。
【００４１】
また、ＢＩＳＴ回路やスキャン動作制御信号選択出力回路のような複雑な回路を設けることなく活性化信号を自己生成することができるため、集積回路内部のゲート数が増加することがない、従って、集積回路自体の消費電力も増加することはない。
【００４２】
発明の実施の形態２．
次に、図面を参照し、本発明の実施の形態２について説明する。図４は、実施の形態２に係るバーンインテスト回路２０の構成を示す図である。バーンインテストの構成要素や動作原理等、実施の形態１と同様のものは省略する。
【００４３】
集積回路２０は、例えば４つのスキャンＦＦ２００、２０１、２０２、２０３、スキャンＦＦ２００、２０１、２０２、２０３の間に接続された内部組み合わせ回路２０４、２０５、２０６によって構成されている。また、バーンインテスト装置１と集積回路２０との間に、スキャンＦＦ２００の出力と接続する論理非反転帰還ループ回路２２３、及び内部組み合わせ回路２０４の出力と接続する論理非反転帰還ループ回路２２４を備えている。なお、集積回路２０は、図示しないバーンインテストボードを介して、バーンインテスト装置１の制御部と接続している。
【００４４】
集積回路２０は、Ｄ１端子、ＳＩ１端子、ＳＯ１端子、ＣＬＫ１端子、ＳＭＣ１端子、ＣＩＮｎ端子、及びＣＯＵＴｎ端子を有している。また、スキャンＦＦ２００、２０１、２０２、２０３は、夫々にＤ２端子、ＳＩ２端子、ＳＯ２端子、ＣＬＫ２端子、及びＳＭＣ２端子を備えている。
【００４５】
スキャンＦＦ２００、２０１、２０２、２０３は、お互いのＳＩ２端子とＳＯ２端子を直列接続し、スキャンチェインを形成する。スキャンＦＦ２０３は集積回路２０のＳＩ１端子と接続し、スキャンＦＦ２００は集積回路２０のＳＯ１端子に接続している。なお、スキャンチェインを構成するスキャンＦＦ数が４つに限らないことはもちろんである。
【００４６】
内部組み合わせ回路２０４、２０５、２０６は、スキャンＦＦ２０１、２０２、２０３のＳＯ２端子とＤ２端子との間に接続され、スキャンＦＦ２００、２０１、２０２、２０３からの信号によって活性化される。内部組み合わせ回路１０６は集積回路１０のＣＩＮｎ端子と接続し、内部組み合わせ回路１０４は集積回路１０のＣＯＵＴｎ端子と接続する。
【００４７】
ＳＭＣ１端子は、スキャンＦＦ２００、２０１、２０２、２０３のＳＭＣ２端子と接続している。ＳＭＣ１端子の信号は、スキャンＦＦ２００、２０１、２０２、２０３へ入力する信号を、ＳＩ２端子に入る信号とＤ２端子に入る信号とに切り替えることができる。ＣＬＫ１は、スキャンＦＦ２００、２０１、２０２、２０３のＣＬＫ２端子と接続し、クロック信号２２２によってスキャンシフト動作やスキャンキャプチャ動作等のトリガーとなる。Ｄ１端子は、接地されており、集積回路内部ではスキャンＦＦ２０３のＤ２端子と接続している。
【００４８】
論理非反転帰還ループ回路２２３は、スキャンＦＦ２００の出力信号をＳＩ１端子に入力する。また、論理非反転帰還ループ回路２２４は、内部組み合わせ回路２０４の出力信号をＣＩＮｎ端子へ入力している。
【００４９】
次に、図５を参照して、実施の形態２に係るバーンインテスト方法について説明する。図５は、実施の形態２に係るバーンインテストのテストパターン生成プログラムのフローチャートを示している。
【００５０】
バーンインテスト時の初期状態は、集積回路２０のＳＩ１端子に固定値が供給された状態となっているものと仮定する（Ｆ２１）。この固定値は、例えば"１"とするが、"０"と設定することも可能である。
【００５１】
次に、スキャンＦＦ２００、２０１、２０２、２０３に、Ｄ１端子または内部組み合わせ回路２０４、２０５、２０６からの信号（Ｄ２端子に入力する信号）ではなく、ＳＩ１端子またはスキャンＦＦからの信号（ＳＩ２端子に入力する信号）が選択されるようＳＭＣ１端子を設定し、クロック信号をスキャンＦＦ数回印加する（Ｆ２２）。これにより、ＳＩ１端子またはスキャンＦＦからの信号をスキャンＦＦ２００、２０１、２０２、２０３にシフトするスキャンシフト動作が行われ、スキャンＦＦ２００、２０１、２０２、２０３の出力が電源投入時の値に設定される。なお、クロック信号印加回数は、スキャンＦＦ数回に限らず、１回以上であれば何回印加してよい。
【００５２】
次に、スキャンＦＦ２００、２０１、２０２、２０３に、ＳＩ１端子またはスキャンＦＦからの信号（ＳＩ２端子に入力する信号）ではなく、Ｄ１端子または内部組み合わせ回路２０４、２０５、２０６からの信号（Ｄ２端子に入力する信号）が選択されるようＳＭＣ１端子を設定し、クロック信号を１回印加する（Ｆ２３）。これにより、Ｄ１端子または内部組み合わせ回路２０４、２０５、２０６からの信号値を取り出すスキャンキャプチャ動作が行われ、スキャンＦＦ２００、２０１、２０２、２０３の出力が、Ｄ１端子または内部組み合わせ回路２０４、２０５、２０６からの信号に設定される。
【００５３】
ここで、内部組み合わせ回路２０４、２０５、２０６は、さまざまな論理を持っており、たとえ同じ信号の組み合わせが入力されたとしても、その出力は論理によって異なる乱数値となる。本実施形態では、内部組み合わせ回路２０６へも、論理非反転帰還ループ回路２０９によって、内部組み合わせ回路２０４の乱数的な信号が供給されている。即ち、Ｄ２端子の入力に切り替えられた際においても、内部組み合わせ回路２０６へは、スキャンＦＦ２０３を介してＤ１端子からの固定値が入力されることなく、論理非反転帰還ループ回路２０９からの乱数的な信号が連続して入力されている。
【００５４】
上述したＦ２１及びＦ２２の動作を、あらかじめ設定したバーンインテスト時間だけ繰り返した後（Ｆ２３）、バーンインテストが終了するテストパターンを設定される。
【００５５】
以上のような構成により、実施の形態２では、実施の形態１の効果に加えて、下記に示す効果が得られる。即ち、ＳＯ１端子からの信号を直接ＳＩ１端子に入力する論理非反転帰還ループ回路２２３と、ＣＯＵＴｎ端子からの信号を直接ＣＩＮｎ端子に入力する論理非反転帰還ループ回路２２４によって、ＴＥＳＴ端子への信号入力やＳＩ１端子及びＣＩＮｎ端子を接続する必要がなくなる。従って、バーンインテストボードの配線が簡略化されるため、バーンインテスト回路の負荷を更に低減することができる。
【００５６】
また、ＴＥＳＴ端子への信号入力が必要なくなることにより、更に集積回路外部からの入力端子数が少なくなり、バーンインテスト回路への負荷が少なくなる。従って、一度にバーンインテストできる集積回路の数が増えるため、テスト効率が向上し、バーンインテスト費用を削減することができる。
【００５７】
また、実施の形態２では、論理非反転帰還ループ回路２２３、２２４が集積回路内部でなく、バーンインボード等の集積回路外部に形成されている。その結果、異なる帰還ループ回路を構成することが可能となる。従って、バーンインテスト回路の変更が後から可能となり、バーンインテスト装置の物理的な制約等に対応することが可能となる。
【００５８】
発明の実施の形態３．
次に、図面を参照し、本発明の実施の形態３について説明する。図６は、実施の形態３に係るバーンインテスト回路３０の構成を示す図である。バーンインテストの構成要素や動作原理等、実施の形態１と同様のものは省略する。
【００５９】
集積回路３０は、例えば４つのスキャンＦＦからなる３つのスキャンチェイン３００、３０１、３０２によって構成されている。各スキャンチェイン３００、３０１、３０２は、実施の形態２に示したものと同様の構成を示す。３つのスキャンチェイン３００、３０１、３０２は、ＳＩ１端子とＳＯ１端子間を論理非反転帰還ループ回路３２０、３２１、３２２によって直列に接続されている。なお、集積回路３０は、図示しないバーンインテストボードを介してバーンインテスト装置１の制御部と接続している。
【００６０】
スキャンチェインの接続順序は、変更することが可能である。また、必ずしも全てのスキャンチェインを直列に接続する必要はなく、同一スキャンチェインに帰還させることも可能である。なお、集積回路３０に形成されるスキャンチェイン数は３つに限らず、スキャンチェインを構成するスキャンＦＦ数が４つに限らないことはもちろんである。なお、実施の形態３に係るバーンインテスト方法は、図５のフローチャートと同様の動作を示す。
【００６１】
以上のような構成により、実施の形態３では、実施の形態２の効果に加えて、下記に示す効果が得られる。即ち、複数のスキャンチェインのＳＯ１端子及びＳＩ１端子の物理的な位置に合わせて帰還ループを形成することができる。それにより、バーンインテストボードの配線が簡略化できるため、バーンインテスト回路の負荷を低減することができる。
【００６２】
また、バーンインテストボードの配線が簡略化することにより、バーンインテストボードの省スペース化となるため、一度にバーンインテストできる集積回路の数を増やすことも可能である。また、バーンインテストボードの配線による発熱を削減することも可能となり、更にバーンインテスト回路の負荷を低減することができる。
【００６３】
発明の実施の形態４．
次に、図面を参照し、本発明の実施の形態４について説明する。図７は、実施の形態４に係るバーンインテスト回路の構成を示す図である。バーンインテストの構成要素や動作原理等、実施の形態１と同様のものは省略する。
【００６４】
集積回路４０ａ、４０ｂ、４０ｃ、４０ｄは、４つのスキャンＦＦからなるスキャンチェインを有しており、実施の形態２に示したものと同様の構成を示す。集積回路４０ａ、４０ｂ、４０ｃ、４０ｄは、ＳＩ１端子とＳＯ１端子間を直列に接続され、図示しないバーンインボードを介してバーンインテスト装置１の制御部と接続している。
【００６５】
集積回路４０ａ、４０ｂ、４０ｃ、４０ｄの接続順序を容易に変更することが可能である。また、必ずしも全ての集積回路を直列に接続する必要はなく、同一の集積回路に帰還させることも可能である。なお、バーンインテスト装置１に投入される集積回路数は４つに限らないことはもちろんである。なお、実施の形態４に係るバーンインテストは、図５のフローチャートと同様の動作を示す。
【００６６】
以上のような構成により、実施の形態４では、下記に示す効果が得られる。即ち、バーンインテスト装置内における集積回路のＳＯ１端子及びＳＩ１端子の物理的な位置に合わせて、帰還ループを形成することができる。それにより、バーンインテストボードの配線が簡略化できるため、バーンインテスト回路の負荷を低減することができる。
【００６７】
また、バーンインテストボードの配線が簡略化することにより、バーンインテストボードの省スペース化となるため、一度にバーンインテストできる集積回路の数を増やすことも可能である。また、バーンインテストボードの配線による発熱を削減することも可能となり、更にバーンインテスト回路の負荷を低減することができる。
【００６８】
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
【００６９】
例えば、高温動作試験だけでなく、常温動作試験、低温動作試験、及び温度サイクル動作試験への適用も可能である。また、出荷前のバーンインテストに限らず、ロット保証試験や、動作確認試験等、集積回路を連続動作させる試験に適用することが可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明に係るバーンインテスト装置を示した概要図である。
【図２】発明の実施の形態１に係るバーンインテスト回路を示した構成図である。
【図３】発明の実施の形態１に係るバーンインテストパターン生成プログラムを示したフローチャートである。
【図４】発明の実施の形態２に係るバーンインテスト回路を示した構成図である。
【図５】発明の実施の形態２に係るバーンインテストパターン生成プログラムを示したフローチャートである。
【図６】発明の実施の形態３に係るバーンインテスト回路を示した構成図である。
【図７】発明の実施の形態４に係るバーンインテスト回路を示した構成図である。
【図８】特許文献１に係るバーンインテスト回路を示した構成図である。
【符号の説明】
【００７１】
１  バーンインテスト装置、  ２  恒温槽、  ３  制御部、  ４  バーンインボード、
１０  集積回路、
１００、１０１、１０２、１０３  スキャンＦＦ、
１０４、１０５、１０６  内部組み合わせ回路、
１０７、１０９  論理非反転帰還ループ回路、
１０８、１１０  帰還ループ切り替え回路、
２０  集積回路、
２００、２０１、２０２、２０３  スキャンＦＦ、
２０４、２０５、２０６  内部組み合わせ回路、
２２２  クロック信号、
２２３、２２４  論理非反転帰還ループ回路、
３０  集積回路、
３００、３０１、３０２  スキャンチェイン
３２０、３２１、３２２  論理非反転帰還ループ回路、
４０、４１、４２、４３  集積回路
５０  集積回路、
５００、５０１、５０２、５０３  スキャンＦＦ、
５０４、５０５、５０６  内部組み合わせ回路、
５０７  論理反転帰還ループ回路、
５０８  帰還ループ切り替え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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