(57)【要約】【課題】占有面積の増大を抑制しつつ、高性能のテスト回路を備えた半導体集積回路装置を提供する。【解決手段】テスト対象回路を構成しているセルおよびテスト回路を構成するために準備された未接続セルの配置位置を決定した後に、それらの配置情報に基づいて、テスト回路を構成するために準備された未接続セルの接続関係を決定し、テスト回路を構成することによりテスト回路を備えた半導体集積回路を提供する。【選択図】図１
2007103662.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象回路を構成しているセルおよびテスト回路を構成するために準備された未接続セルの基板上への配置位置を決定する第１の工程と、
前記第１の工程で決定された配置位置情報に基づいて、前記テスト回路を構成するために準備された未接続セルの接続関係を決定しテスト回路を構成する第２の工程とを具備した半導体集積回路の製造方法。
【請求項２】
請求項１に記載の半導体集積回路の製造方法であって、
前記第１の工程は、前記テスト対象回路を構成しているセルの配置位置を決定し、この後決定された前記テスト対象回路の配置位置情報に基づいて、テスト回路を構成するために準備された未接続セルの配置位置を決定する工程を含む半導体集積回路の製造方法。
【請求項３】
請求項１に記載の半導体集積回路の製造方法であって、
前記第１の工程は、前記テスト回路を構成するために用いられるセルの配置位置を決定し、この後テスト対象回路を構成するセルを配置した後に、前記テスト対象回路の配置位置情報に基づいて、テスト回路を構成するために準備された未接続セルの配置位置を決定する工程を含む半導体集積回路の製造方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体集積回路の製造方法であって、
さらにテスト回路を構成するために用いられるセルを再度配置する工程を含む半導体集積回路の製造方法。
【請求項５】
請求項１乃至請求項３のいずれかに記載の半導体集積回路の製造方法であって、
テスト回路を構成するために用いられるセルを他のセルに交換する工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体集積回路の製造方法であって、
前記第１の工程に先立ち、各々のセル幅が最も幅が小さいセルの幅の定数倍となるように構成された、複数のセルを含むセルライブラリを作成する工程とを含み、
前記第１の工程は、前記セルライブラリから、前記テスト回路を構成するために用いられるセルを選択して配置する工程を含む半導体集積回路の製造方法。
【請求項７】
請求項６に記載の半導体集積回路の製造方法であって、
前記第１の工程に先立ち、回路情報からテストを必要とする回路を選択して、テスト対象回路情報として抽出するテスト対象回路情報抽出工程を含む半導体集積回路の製造方法。
【請求項８】
請求項７に記載の半導体集積回路の製造方法であって、
前記テスト対象回路情報に基づいて、前記テスト回路を構成するために用いられるセルのタイプおよび数を決定する工程を含む半導体集積回路の製造方法。
【請求項９】
請求項１乃至請求項３のいずれかに記載の半導体集積回路の製造方法であって、
前記テスト回路を構成するために用いられるセル間の配線を行なうための領域を確保する工程を含む半導体集積回路の製造方法。
【請求項１０】
請求項１乃至請求項３のいずれかに記載の半導体集積回路の製造方法であって、
前記テスト回路を構成するために配置されたセルに対し、テスト回路を構成するために使用されなかったセルをリペア用セルとして使用する工程を含む半導体集積回路の製造方法。
【請求項１１】
請求項１乃至請求項３のいずれかに記載の半導体集積回路の製造方法であって、
前記半導体集積回路に対して適用するテスト手法に基づいて前記テスト回路を構成するために用いられるセルのタイプおよび数を決定する工程を含む半導体集積回路の製造方法。
【請求項１２】
請求項１乃至請求項３記載の半導体集積回路の製造方法であって、
テスト対象回路を構成しているセルとテスト回路を構成するために用いられるセルを識別する工程を含む半導体集積回路の製造方法。
【請求項１３】
請求項１２に記載の半導体集積回路の製造方法であって、
さらにテスト対象回路を構成しているセルを識別するための識別情報を作成する工程と、前記識別情報を用いてテスト対象回路を構成しているセルとテスト回路を構成するために用いられるセルを識別する工程とを具備した半導体集積回路の製造方法。
【請求項１４】
請求項１３に記載の半導体集積回路の製造方法であって、回路情報に基づいてテスト対象回路を構成しているセルとテスト回路を構成するために用いられるセルを識別する工程を具備した半導体集積回路の製造方法。
【請求項１５】
請求項１に記載の半導体集積回路の製造方法であって、
前記第１の工程が、
テスト対象回路を構成しているセルのうち、半導体集積回路の外部端子からの信号伝達時間が一定の閾値を超えるセルを選択する工程と、
テスト対象回路を構成しているセルであって前記選択する工程で選択されたセルの配置位置を決定する第１の配置工程と、
テスト対象回路を構成しているセルであって前記第１の配置工程で選択されなかったセルおよびテスト回路を構成するために用いられるセルの配置位置を決定する第２の配置工程とを含む半導体集積回路の製造方法。
【請求項１６】
請求項１５に記載の半導体集積回路の製造方法であって、
前記第２の工程は、
前記第１の配置工程で決定された配置位置情報、前記第２の配置工程で決定された配置位置情報および前記第２の工程に基づいて、前記テスト回路の構成を決定する工程である半導体集積回路の製造方法。
【請求項１７】
テスト回路とテスト対象回路とを具備した半導体集積回路であって、
前記テスト回路および前記テスト対象回路はセルで構成されており、前記テスト対象回路を構成しているセル間の配線密度が一定値より小さい領域に、テスト回路を構成しているセルが配置されている半導体集積回路。
【請求項１８】
テスト回路とテスト対象回路を具備した半導体集積回路であって、
前記テスト対象回路および前記テスト回路はセルによって構成されており、前記テスト回路を構成しているセル間の配線密度が一定値より小さい領域に、テスト対象回路を構成するセルが配置されている半導体集積回路。
【請求項１９】
請求項１７乃至請求項１８記載の半導体集積回路であって、
前記テスト回路を構成する前記セルが、前記テスト回路の機能を実現するために複数の要素で構成された半導体集積回路。
【請求項２０】
請求項１７乃至請求項１９のいずれかに記載の半導体集積回路であって、
前記テスト回路の機能を実現するために接続して使用されるセルは、各々のセル幅が最も幅が小さいセルの幅の定数倍となるように構成された、複数のセルを含む半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路およびその製造方法に係り、特にテスト容易化設計を実現するための半導体集積回路の配置配線技術に関するものである。
【背景技術】
【０００２】
近年の半導体微細化技術の進歩によって、集積回路が大規模化するとともに複雑化している。集積回路が大規模化かつ複雑化するに伴い、製造後の集積回路を試験するテストパターンも長くなり、製造テストのコスト高騰の原因となる。
このようなテストコストの高騰を抑えるには、集積回路内にテスト用の回路を実装し、効率的にテストパターンを発生させる技術が有効である。
【０００３】
しかしながら、テスト用の回路を集積回路に実装すると、集積回路内での配線量が増え、配置配線が難しくなるという課題がある。
上記課題を解決するために、特許文献１には、集積回路内に配置するマクロセルにテスト用配線領域を確保し、配線容易性を高める技術が記載されている。
又、特許文献２では、スキャンパステスト用のテスト回路を一般回路とは別に配置配線することで、スキャンチェーンの配線長を抑える技術が記載されている。
【０００４】
【特許文献１】特許第3140103号
【特許文献２】特開平8-87538
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、配線容易性は高まるが、マクロセル内にテスト用配線領域を設けるため、マクロセルの面積が一律大きくなり、集積回路の面積が大きくなるという問題がある。一方、特許文献２の技術では、スキャンチェーンの配線長を抑えることはできるが、スキャンチェーン以外のテスト用の回路（例えば、テストパターン圧縮回路や自己テスト機能内蔵（Built-in self test (BIST)回路）などの配線混雑を緩和することができない。
【０００６】
本発明は、前記実情に鑑みてなされたもので、小型でかつ動作特性に優れた自己テスト機能内蔵型の半導体集積回路を提供することを目的とする。
また本発明では、テスト用の回路を集積回路に実装した場合の配線混雑度を緩和する集積回路及び、その集積回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、テスト対象回路を構成しているセルおよびテスト回路を構成するために準備された未接続セルの基板上への配置位置を決定する第１の工程と、前記第１の工程で決定された配置位置情報に基づいて、前記テスト回路を構成するために準備された未接続セルの接続関係を決定しテスト回路を構成する第２の工程とを具備している。
この構成によれば、テスト対象回路を構成しているセルおよびテスト回路を構成するために準備された未接続セルの配置位置を決定したのち、接続を行うようにしているため、効率よく配置することができ、占有面積の増大を招くことなく、高性能のテスト回路付半導体集積回路を提供することが可能となる。
【０００８】
また、本発明は、上記半導体集積回路の製造方法において、前記第１の工程が、前記テスト対象回路を構成しているセルの配置位置を決定し、この後決定された前記テスト対象回路の配置位置情報に基づいて、テスト回路を構成するために準備された未接続セルの配置位置を決定する工程を含む。
この構成によれば、テスト対象回路の配置位置を決定した後、テスト回路の配置を決定するという２段階処理を行っているため、より効率よく配置することができる。
【０００９】
また、本発明は、上記半導体集積回路の製造方法において、前記第１の工程が、前記テスト回路を構成するために用いられるセルの配置位置を決定し、この後、テスト対象回路を構成するセルを配置した後に、前記テスト対象回路の配置位置情報に基づいて、テスト回路を構成するために準備された未接続セルの配置位置を決定する工程を含む。
この構成によれば、テスト回路の配置位置を決定した後、テスト対象回路の配置を決定するという２段階処理を行っているため、より効率よく配置することができる。
【００１０】
また、本発明は、上記半導体集積回路の製造方法において、テスト回路を構成するために用いられるセルを再度配置する工程を含む。
この公正によれば、一旦配置を行った後、再度、テスト回路を構成するセルを配置しなおすことにより、より特性の優れた半導体装置を提供することができる。
【００１１】
また、本発明は、上記半導体集積回路の製造方法において、テスト回路を構成するために用いられるセルを他のセルに交換する工程を含む。
この構成によれば、セルを交換することにより、より作業性よく配置を行うことができる。
【００１２】
また、本発明は、上記半導体集積回路の製造方法において、前記第１の工程に先立ち、各々のセル幅が最も幅が小さいセルの幅の定数倍となるように構成された、複数のセルを含むセルライブラリを作成する工程とを含み、前記第１の工程は、前記セルライブラリから、前記テスト回路を構成するために用いられるセルを選択して配置する工程を含む。
この構成によれば、ライブラリを参照することにより、作業性よくセル配置を行うことができる。またセル幅が最も幅が小さいセルの幅の定数倍となるようにセルを構成しているため、セルの置き換えが容易である。
【００１３】
また、本発明は、上記半導体集積回路の製造方法において、前記第１の工程に先立ち、回路情報からテストを必要とする回路を選択して、テスト対象回路情報として抽出するテスト対象回路情報抽出工程を含む。
この構成により、必要な回路に対してのみテスト回路を追加すればよいため、半導体集積回路の小型化が可能となる。
【００１４】
また、本発明は、上記半導体集積回路の製造方法において、前記テスト対象回路情報に基づいて、前記テスト回路を構成するために用いられるセルのタイプおよび数を決定する工程を含む。
【００１５】
また、本発明は、上記半導体集積回路の製造方法において、前記テスト回路を構成するために用いられるセル間の配線を行なうための領域を確保する工程を含む。
【００１６】
また、本発明は、上記半導体集積回路の製造方法において、前記テスト回路を構成するために配置されたセルに対し、テスト回路を構成するために使用されなかったセルをリペア用セルとして使用する工程を含む。
【００１７】
また、本発明は、上記半導体集積回路の製造方法において、前記半導体集積回路に対して適用するテスト手法に基づいて前記テスト回路を構成するために用いられるセルのタイプおよび数を決定する工程を含む。
【００１８】
また、本発明は、上記半導体集積回路の製造方法において、テスト対象回路を構成しているセルとテスト回路を構成するために用いられるセルを識別する工程を含む。
【００１９】
また、本発明は、上記半導体集積回路の製造方法において、テスト対象回路を構成しているセルを識別するための識別情報を作成する工程と、前記識別情報を用いてテスト対象回路を構成しているセルとテスト回路を構成するために用いられるセルを識別する工程とを含む。
【００２０】
また、本発明は、上記半導体集積回路の製造方法において、回路情報に基づいてテスト対象回路を構成しているセルとテスト回路を構成するために用いられるセルを識別する工程を含む。
【００２１】
また、本発明は、上記半導体集積回路の製造方法において、前記第１の工程が、テスト対象回路を構成しているセルのうち、半導体集積回路の外部端子からの信号伝達時間が一定の閾値を超えるセルを選択する工程と、テスト対象回路を構成しているセルであって前記選択する工程で選択されたセルの配置位置を決定する第１の配置工程と、テスト対象回路を構成しているセルであって前記第１の配置工程で選択されなかったセルおよびテスト回路を構成するために用いられるセルの配置位置を決定する第２の配置工程とを含む。
この構成により、テスト回路が遠いことに起因するテスト信号の遅延を防ぐことができ、より高速かつ高精度のテストが可能となる。
【００２２】
また、本発明は、上記半導体集積回路の製造方法において、前記第２の工程が、前記第１の配置工程で決定された配置位置情報、前記第２の配置工程で決定された配置位置情報および前記第２の工程に基づいて、前記テスト回路の構成を決定する工程を含む。
【００２３】
また、本発明は、テスト回路とテスト対象回路とを具備した半導体集積回路であって、前記テスト回路および前記テスト対象回路はセルで構成されており、前記テスト対象回路を構成しているセル間の配線密度が一定値より小さい領域に、テスト回路を構成しているセルが配置されている。
【００２４】
また、本発明は、上記半導体集積回路において、前記テスト対象回路および前記テスト回路はセルによって構成されており、前記テスト回路を構成しているセル間の配線密度が一定値より小さい領域に、テスト対象回路を構成するセルが配置されている。
【００２５】
また、本発明は、上記半導体集積回路において、前記テスト回路を構成する前記セルが、前記テスト回路の機能を実現するために複数の要素で構成されたものを含む。
【００２６】
また、本発明は、上記半導体集積回路において、前記テスト回路の機能を実現するために接続して使用されるセルは、各々のセル幅が最も幅が小さいセルの幅の定数倍となるように構成された、複数のセルを含む。
【００２７】
また、本発明は、上記半導体集積回路において、前記テスト回路の機能を実現するために接続して使用される一対のセルの組合せが一定距離以内に配置されている。
【００２８】
また、本発明は、上記半導体集積回路において、セルライブラリに含まれる前記セルによって、前記テスト回路が構成されている。
【００２９】
また、本発明は、上記半導体集積回路において、予め確保された領域を、前記テスト回路を構成する前記セル間の配線領域に使用している。
【発明の効果】
【００３０】
以上説明してきたように、本発明の方法によれば、テスト用の回路を集積回路に実装した場合の配線混雑度を緩和し、小型の半導体集積回路を、作業性よく設計することが可能となる。
また本発明の半導体集積回路は、小型でかつ高性能のテスト回路を備えた半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００３１】
（実施の形態１）
本発明の実施の形態１の半導体集積回路の製造方法を説明する。
図１は本発明の実施の形態１における半導体集積回路の製造方法における半導体集積回路の設計方法を示す図である。この方法は、回路情報１０１を格納するデータベース（記憶装置）から回路情報を呼び出し、この回路情報にもとづいて、テスト対象回路を構成している機能セル（以下セル）およびテスト回路を構成するために準備された未接続セルの基板上への配置位置を決定する第１の工程１０２と、この第１の工程１０２で決定された配置位置情報１０３にもとづいて、前記テスト回路を構成するために準備された未接続セルの接続関係を決定しテスト回路を構成する第２の工程１０４とを具備し、テスト回路を構成するセル間の接続情報１０５をデータベースに格納するようにしたことを特徴とするものである。
【００３２】
すなわち図１において、１０１は半導体集積回路の回路情報を示す。１０２はテスト対象回路を構成しているセルおよびテスト回路を構成するために準備された未接続セルの配置位置を決定する第１の工程を示す。１０３はテスト対象回路を構成しているセルおよび、テスト回路を構成するために準備された未接続のセルの配置位置情報を示す。この配置位置情報１０３もデータベースに格納されている。１０４は前記テスト回路を構成するために準備された未接続セルの接続関係を決定し、テスト回路を構成する第２の工程を示す。１０５はデータベースに格納されたテスト回路を構成する接続情報を示す。
【００３３】
ここで、回路情報１０１には、テスト対象回路に関する情報、およびテスト回路に関する情報が含まれている。テスト対象回路に関する情報とは、テスト対象回路を構成するために使用するセルのリスト、およびそれらのセルの接続に関する情報である。テスト回路に関する情報とは、テスト対象回路を構成するために準備された未接続のセルのリストに関する情報である。これらの情報はゲートレベルのネットリストとしてデータベースに格納されている。
【００３４】
また第１の工程１０２では、データベースに格納された回路情報１０１を入力とし、回路情報に含まれるテスト対象回路を構成するセル、およびテスト回路を構成するために準備された未接続セルの配置位置を決定し、配置位置情報１０３としてデータベースに出力する。この工程は市販のEDAツールによって行なうことができる。
【００３５】
データベースに格納された配置位置情報１０３には、テスト対象回路を構成するセル、およびテスト回路を構成するために準備された未接続セルの物理的な位置情報が座標位置として格納されている。
第２の工程１０４では、配置位置情報１０３を入力として、前記テスト回路を構成するために準備された未接続セルの接続関係を決定しテスト回路を構成するための接続情報を決定する。
【００３６】
次に、テスト回路の決定方法の一例について説明する。図２に本発明の実施の形態１の半導体集積回路を示す。
ここで、テスト対象回路は、４つのブロック（ブロックＢ１〜Ｂ４）に分割されている。また各ブロックに対して、テスト回路として、リニアフィードバックシフトレジスタLFSR（liner feedback shift register）を１つ構成する必要がある。
【００３７】
通常、LFSRはフリップ・フロップ（以下、FF）、エクスクルーシブ・オア（以下、EXOR）で構成される。ここでのLFSRは、説明を簡単にするため、図３に等価回路を示すように構成されている。３つのFFおよび１つのXORで構成される3ビットのLFSR１２０とする。なお、実際のシステムLSIで用いられるロジックBIST手法で使用されるPRPGを構成するLFSRは通常３２ビット〜数１００ビットのものであることが多い。第２の工程１０４では、例えば以下のようにして、テスト回路の構成を決定する。以下図２を参照しながら説明を行なう。
【００３８】
まず、各ブロックＢ１〜Ｂ４を構成するセルの位置を示す座標の平均を求め、各ブロックの中心座標１０７〜１１０を求める。ここで、１０６は配置位置情報１０３に基づいてテスト対象回路を構成するセル、およびテスト回路を構成するために準備された未接続セルを配置した場合のレイアウト上の配置図である。１１１に示すセルはブロックＢ１を構成しているセルである。１１２に示すセルはブロックＢ２を構成しているセルである。１１３に示すセルはブロックＢ３を構成しているセルである。１１４に示すセルはブロックＢ４を構成しているセルである。１０７、１０８、１０９、１１０は、各ブロックを構成するセルの位置を示す座標の平均となる中心座標である。
【００３９】
次にブロック毎に中心座標からの距離が最も近いFFを３つ、およびEXORを１つ選択する。その後、選択されたFFおよびEXORを使用してLFSR回路の構成を決定する。１１５に示すセルは、テスト回路を構成するために準備され未接続のセルのうちFFである。１１６に示すセルは、テスト回路を構成するために準備され未接続のセルのうちEXORである。
【００４０】
ブロック１１１〜１１４毎に中心座標から最も近いFFを３つ、EXORを選択する。座標１０７〜１１０を中心とする破線で示される円の内側に含まれる、セル１１５およびセル１１６がそれぞれのブロックに対して選択された３つのFFおよび１つのEXORである。
【００４１】
選択された３つのFFおよびEXORを用いて、LFSR１２０を構成する。図３に等価回路を示すように、LFSR１２０を構成するセルの接続関係の示す情報が、テスト回路を構成する接続情報１０５となる。
【００４２】
なお、座標１０７〜１１０を中心とする破線で示される円の内側に含まれないセル１１５および１１６は、最終的にはテスト回路を構成するために用いられることはない。このようなセルは、そのまま回路内に置いておき、リペアセルとして活用することで有効的に利用することが可能である。
【００４３】
（実施の形態２）
本発明の実施の形態２の半導体集積回路およびその製造方法を説明する。
図４は本発明の実施の形態２における半導体集積回路の製造方法における設計方法を示す図である。この方法では、前記第１の工程１０３に代えて、破線１０３‘で囲んだように、テスト対象回路を構成しているセルの配置位置を決定し２０１、この後決定された前記テスト対象回路の配置位置情報２０３に基づいて、テスト回路を構成するために準備された未接続セルの配置位置を決定する工程２０２を含むようにしたことを特徴とするものである。
【００４４】
図４において、１０１は実施の形態１で説明した半導体集積回路の回路情報を示す。２０１はテスト対象回路を構成しているセルの配置位置を決定する工程を示す。２０２はテスト回路を構成するために準備された未接続セルの配置位置を決定する工程を示す。２０３はテスト対象回路を構成しているセルについて、２０４はテスト回路を構成するために準備された未接続のセルについての配置位置情報を示す。１０４は実施の形態１で説明した前記テスト回路を構成するために準備された未接続セルの接続関係を決定し、テスト回路を構成する工程を示す。１０５は実施の形態１で説明したテスト回路を構成する接続情報を示す。
【００４５】
テスト対象回路を構成するセルの配置位置を決定する工程２０１では、回路情報１０１を入力とし、回路情報１０１に含まれるテスト対象回路を構成するセルの配置位置を決定し、配置位置情報２０３を出力する。テスト回路を構成するために準備された未接続のセルの配置位置を決定する工程２０２では、回路情報１０１を入力とし、回路情報１０１に含まれるテスト回路を構成するために準備された未接続セルの配置位置を決定し、配置位置情報２０４を出力する。これらの工程は市販のEDAツールによって行なうことができる。
【００４６】
配置位置情報２０３には、テスト対象回路を構成するセルの物理的な位置情報が座標位置として格納されている。配置位置情報２０４には、テスト回路を構成するために準備された未接続セルの物理的な位置情報が座標位置として格納されている。
第２の工程１０４では、配置位置情報２０３、配置位置情報２０４を入力として、前記テスト回路を構成するために準備された未接続セルの接続関係を決定し、テスト回路を構成するための接続情報１０５を決定して出力する。
【００４７】
前記実施の形態１との相違点は、回路情報１０１に含まれるテスト対象回路を構成するセルの配置位置を決定する工程２０１と回路情報１０１に含まれるテスト回路を構成するために準備された未接続セルの配置位置を決定する工程２０２を分けて順に実施している点である。工程２０１を工程２０２よりも先に実施することで、テスト回路を構成するために準備された未接続セルを空いたスペースに配置することができ、テスト対象回路の配置の邪魔をせず、テスト対象回路のタイミング改善、配線収束性に影響を与えない結果を得ることが可能である。
【００４８】
図５に実施の形態２の半導体集積回路を示す。図５に示す回路は図４に示す半導体集積回路の製造方法によって得られた半導体集積回路である。チップ２００の下側及び左側にテスト対象回路を構成しているセル２１１の配置による混雑度を示す。この図からあきらかなようにテスト対象回路を構成しているセル２１１間の配線の単位当たりの本数が一定値より小さい領域につまり、混雑度の低い領域にテスト回路を構成する未接続のセル群２１５を配置することにより、上記のテスト対象回路のタイミング改善、配線収束性に影響を与えることなく、テスト回路を含めた半導体集積回路を得ることができる。
【００４９】
（実施の形態３）
次に本発明の実施の形態３について説明する。図６は本発明の実施の形態３における半導体集積回路の製造方法における設計方法を示す図である。この方法では、前記実施の形態１における第１の工程１０３に代えて、破線１０３‘‘で囲んだように、テスト回路を構成するために準備された未接続セルの配置位置を決定し（工程３０１）、この後決定された前記テスト回路の配置位置情報３０２に基づいて、テスト対象回路を構成するセルの配置位置を決定する（工程３０３）工程を含むようにしたことを特徴とするものである。そして、この後決定された前記テスト対象回路の配置位置情報３０４と前記テスト回路の配置位置情報３０２とに基づいて、テスト回路を構成するために準備された未接続セルの配置位置を決定する工程３０５を含む。
【００５０】
図６において、３００は本実施の形態における半導体集積回路の回路情報を示す。３０１はテスト回路を構成するために用いられるセルの配置位置を決定する第１の工程を示す。３０２はテスト回路を構成しているセルの配置位置情報を示す。３０３は前記テスト回路を構成しているセルの配置位置情報を用いてテスト対象回路を構成しているセルの配置位置を決定する第２の工程を示す。３０４はテスト対象回路を構成しているセルの配置位置情報を示す。３０５は３０２と３０４を用いてテスト回路のテスト回路の構成を決定する工程を示す。３０６はテスト回路を接続する接続情報を示す。
回路情報３００には、テスト対象回路に関する情報、およびテスト回路に関する情報が含まれている。テスト対象回路に関する情報とは、テスト対象回路を構成するために使用するセルのリスト、およびそれらのセルの接続に関する情報である。テスト回路に関する情報とは、テスト対象回路を構成するために準備された未接続のセルのリストに関する情報である。これらの情報はゲートレベルのネットリストとして記憶装置に格納されている。
【００５１】
工程３０１では、回路情報３００を入力とし、回路情報３００に含まれるテスト回路を構成するために準備された未接続セルの配置位置を決定し、配置位置情報３０２を出力する。
【００５２】
配置位置情報３０２には、テスト回路を構成するために準備された未接続セルの物理的な位置情報が座標位置として格納されている。
工程３０３では、回路情報３００と配置位置情報３０２を入力とし、回路情報３００に含まれるテスト対象回路を構成するためのセルの配置位置を決定し、配置位置情報３０４を出力する。
【００５３】
配置位置情報３０４には、テスト対象回路を構成するセルの物理的な位置情報が配置座標として格納されている。
【００５４】
工程３０５では、配置位置情報３０２と配置位置情報３０４を入力とし、前記テスト回路を構成するために準備された未接続セルの接続関係を決定しテスト回路を構成するための接続情報を決定し、テスト回路を構成するセル間の接続情報３０６を出力する。
【００５５】
次に、テスト回路の構成の決定方法の一例について説明する。
ここで、前記テスト対象回路とテスト回路の構成は、実施の形態１で示したセル構成と同一である。
【００５６】
まず、工程３０1では、例えば図７に示すように、テスト回路を構成するために用いられるセルの配置位置を決定することができる。図７に示したものは配置位置の一例であり、配置位置はテスト回路間の接続やテスト回路とＩＯセルとの接続などを考慮して設計者が任意に決定可能である。３０７はテスト回路を構成するために用いられる未接続のセルを配置した場合のレイアウト上の配置図の一例である。３０８はテスト回路を構成するために用いられる未接続のセルを示す。
【００５７】
次に、工程３０３では、例えば図８のように、工程３０１で決定したテスト回路を構成するために用いられるセルの配置位置を除いた領域に、テスト対象回路を構成するセルを配置する。図８に示したものは配置位置の一例であり、配置位置はテスト回路とテスト対象回路の接続性を考慮して設計者が任意に決定できる。３０９はテスト回路を構成するために用いられる未接続のセルとテスト対象回路のセルが配置された場合のレイアウト上の配置図の一例である。３１０はテスト回路を構成するために用いられる未接続のセルを示す。３１１〜３１４は、それぞれ、ブロックＢ１〜Ｂ４を構成するセルを示す。
【００５８】
次に、工程３０５では、例えば図９に示すように、工程３０１及び工程３０３で決定したテスト回路及びテスト対象回路を構成するセルの配置情報を用いて、各ブロックに対するＬＦＳＲ１２０を構成する。ＬＦＳＲ１２０を構成するセルの接続関係の示す情報が、図６に示したテスト回路を構成する接続情報３０６となる。３１５は配置位置情報３０２及び３０４を用いてテスト対象回路を構成するセル、およびテスト回路を構成するために準備されたセルを配置、接続した場合のレイアウト上の配置図である。３１６はテスト回路を構成するセルのうちＥＸＯＲ論理を実現するセルを示す。３１７はテスト回路を構成するセルのうちフリップ・フロップ機能を実現するセルを示す。３１８〜３２１は、それぞれ、ブロックＢ１〜Ｂ４を構成するセルを示す。
【００５９】
（実施の形態４）
本発明の実施の形態４の半導体集積回路の製造方法を説明する。
図１０は本発明の実施の形態４における半導体集積回路の製造方法における設計方法を示す図である。本実施の形態では、実施の形態１におけるテスト回路構成を決定する工程１０４に代えて、テスト回路構成を仮決定する工程４０１とし、この仮決定する工程４０１の後にタイミングエラーあるいは配線混雑が生じていないかを判断し（判断工程４０２）、これらの不都合が生じていなければ、テスト回路を構成するセル間の接続情報１０５とし、タイミングエラーあるいは配線混雑が生じている場合は、テスト回路を構成するために準備された未接続のセルを再配置すると共にテスト回路構成を再決定し（工程４０３）、再度判断工程４０２に戻るように形成したループを付加し、タイミングエラー、配線混雑を検証するようにしたことを特徴とするものである。
【００６０】
４０１は前記テスト回路を構成するために準備された未接続セルの接続関係を仮決定する工程を示す。４０２は、前記仮決定したテスト回路の接続情報を元に、タイミング計算、配線混雑見積もりを行い、タイミングエラーが生じていないか、配線混雑が生じていないかの判定を行う工程を示す。４０３は、４０２の判定工程において、タイミングエラーが生じている、もしくは配線混雑が生じていると判定された箇所に関して、未接続セルの再配置を行い、テスト回路構成を際決定する工程を示す。
【００６１】
図１１は、図１０の半導体施集積回路の製造方法の再決定する工程４０３を行なう前の半導体集積回路のレイアウトを示す図である。図１２は、図１０の半導体集積回路の製造方法において再決定する工程４０３を実行した後の半導体集積回路のレイアウトを示す図である。
【００６２】
４０４は座標１０７より一番近いＥＸＯＲが存在する座標であり、４０５は、座標１０７を中心とする破線で示される内側に含まれるセル１１５と接続して、ＬＦＳＲ１２０を構成した場合にタイミングエラーを生じない座標である。
【００６３】
本発明の実施の形態１の半導体集積回路およびその方法との違いは、前述したように前記テスト回路１０１を構成するために準備された未接続セルの接続関係を決定し、テスト回路を構成する工程１０４において、タイミングエラーや配線混雑が生じないように前記未接続セルの再配置を行う工程を付加した点である。
【００６４】
本実施の形態によれば、１０７を中心とする破線で示される円の内側に含まれる、セル１１６が存在せず、一番近い座標に存在するＥＸＯＲが座標４０４でかつ、タイミングエラーを生じる場合、座標４０４に存在するＥＸＯＲを座標４０５に再配置してタイミングエラーをなくすことが可能となる。
【００６５】
また、本実施の形態において、座標１０７を中心とする破線で示される内側に含まれるセル１１６が存在しない場合、セルの再配置を行わず、座標１０７を中心とする破線で示される内側に含まれる他の未接続セルの種類をセル１１６に変えることでもタイミングエラー、配線混雑の回避が可能となる。
【００６６】
（実施の形態５）
本発明の実施の形態５の半導体集積回路およびその製造方法を説明する。
図１３は本発明の実施の形態５における半導体集積回路を形成するためのライブラリを示す図である。５０１は前記テスト回路を構成する未接続セルのためのライブラリを示す。５０２は、ライブラリ５０１に含まれるＥＸＯＲセルを示す。５０３はライブラリ５０１に含まれるＦＦを示す。また、５０４はテスト回路を構成する未接続セルが配置された座標を示す。本実施の形態では、テスト回路を構成するセルを、すべてのセルが、最も幅の小さいセルのセル幅の定数倍となるように構成したことを特徴とするものである。この図からあきらかなように、ＦＦ５０３は、前記最も幅の小さいセルＥＸＯＲ５０２の定数倍である２倍の幅となっている。
【００６７】
本実施の形態では、図１４に半導体集積回路の製造方法を示すように、セルライブラリ５０１を付加したことを特徴とするもので、タイミングエラーあるいは配線混雑が生じている場合は、このセルライブラリ５０１を用いて、セルの置き換えを行い、テスト回路を構成するために準備された未接続のセルを再配置すると共にテスト回路構成を再決定し（工程４０３）、再度判断工程４０２に戻るように形成したループを付加し、タイミングエラー、配線混雑を検証し、置き換えを行うようにしたことを特徴とするものである。
【００６８】
ここでＥＸＯＲ５０２は，ライブラリ５０１に含まれるセルで最も幅の小さいセルである。ＦＦ５０３は、前記最も幅の小さいセルＥＸＯＲ５０２の定数倍である２倍の幅となっている。
【００６９】
このライブラリ５０１を用いることにより、実施の形態４における、セルの再配置、交換を行う際に、敷き詰め率の高い回路であったとしても、ＦＦの座標５０４にＥＸＯＲを２個配置することが可能となり、効率の良い再配置、交換を行うことができる。すべてのセルが、最も幅の小さいセルのセル幅の定数倍となるように構成しているため、置き換えが極めて容易となり、作業性よくレイアウトを行うことが可能となる。
【００７０】
（実施の形態６）
次に本発明の実施の形態６の半導体集積回路の製造方法について説明する。
図１５は本発明の実施の形態６の半導体集積回路の製造方法における設計方法を示す図である。本実施の形態では、図４に示した本発明の実施の形態２の方法において、テスト回路を構成する未接続のセルの配置位置を決定する工程２０２に先立ち、テスト回路を構成するために準備するセルの種類及び数を決定する工程６０１を付加すると共に、テスト回路の構成を決定する工程１０４に先立ち、テスト対象回路を構成するためのセル間の配線を行うための領域を確保する工程６０２を付加したことを特徴とする。
【００７１】
前述したように図１５において、６０１はテスト回路を構成するために準備する未接続のセルの種類および数を決定する工程である。６０２はテスト回路を構成するために用いられている未接続セルを接続した後、配線を設けるために予め領域を確保するための工程である。
【００７２】
本実施の形態の方法では、テスト回路を構成するために準備するセルの種類及び数を決定する工程６０１の追加により、回路情報または選択されたDFT手法情報から、予め、必要なセルの種類および数を見積もり、その見積もり結果に応じて、未接続のセルの配置をおこなうため、不要なセルの使用を防ぐことができ、チップコストの削減を行なうことができる。
【００７３】
また、テスト対象回路を構成するためのセル間の配線を行うための領域を確保する工程６０２の追加により、予めテスト回路用の配線領域を確保でき、テスト対象回路の配線結果によらず、テスト回路間の配線が極端に長大化するという問題を回避することが可能である。
【００７４】
（実施の形態７）
次に、本発明の実施の形態７の半導体集積回路の製造方法を説明する。
図１６は本発明の実施の形態７の半導体集積回路の製造方法における設計方法を示す図である。この設計方法は、図１に示す設計方法の第１の工程１０２に先立ち、識別情報を作成する工程７０１を追加し、第１の工程１０２の後テスト回路の構成を決定する第２の工程１０４に先立ち、テスト回路セルを構成するセルを識別する工程７０２を追加したことを特徴とするものである。本実施の形態では、実施の形態１におけるテスト対象回路を構成するセルおよびテスト回路を構成するために準備された未接続のセルの配置位置を決定する第１の工程１０２に先立ち、まずテスト回路を構成するために準備された未接続のセルを識別するための識別情報を作成する工程７０１を実行し、この第１の工程１０２の後、識別情報を作成する工程７０１で作成された識別するための情報に基づき、テスト回路セルを構成するために準備された未接続セルを識別する工程７０２を実行するようにし、この後テスト回路構成を決定する第２の工程１０４を実行するようにしている。
【００７５】
７０１はテスト回路を構成するために準備された未接続のセルを識別するための情報を作成する工程である。７０２はテスト回路を構成するために準備された未接続のセルを識別する工程である。
【００７６】
回路情報１０１はゲートレベルのネットリストとして記憶装置に格納されている。ネットリスト内には、テスト対象回路を構成するセル（インスタンス）と、テスト回路を構成するために準備された未接続のセル（インスタンス）とがそれぞれ複数個、混在して含まれている。テスト対象回路を構成するセルとテスト回路を構成するために準備された未接続のセルとを区別できない場合には、第２の工程１０４でテスト回路を構成することができない。そこでこの様な場合には、識別情報を作成する工程７０１でネットリスト中に、テスト回路を構成するために準備された未接続のセルであることを識別するための情報を追加し、その工程７０１で追加された情報を用いて、識別する工程７０２でテスト回路を構成するために準備された未接続のセルを識別し、第２の工程１０４でテスト回路を構成する必要がある。セル名（インスタンス名）に固有の識別子を付加すること、セル名をリストアップしておきとしてそのリストに基づいて識別することができる。
【００７７】
（実施の形態８）
本発明の実施の形態８の半導体集積回路の製造方法について説明する。
図１７は本発明の実施の形態８における半導体集積回路の製造方法における設計方法を示す図である。本実施の形態では、テスト対象回路を構成するセルを、外部端子からの信号伝達時間の大小で分類し、信号伝達時間の大きいセルに対して配置位置を決定した後、信号伝達時間の小さいセルに対して配置位置を決定するようにしたことを特徴とするものである。すなわち、テスト対象回路を構成するセルのうち、外部端子からの信号伝達時間が一定の閾値を超えるセルを選択する工程８０１を付加し、まず、この工程８０１で選択された信号伝達時間が一定の閾値を超えるセルについて、セルの配置位置を決定する工程８０２を実行し、この後残りのセルの配置位置を決定する工程８０３を実行する。
【００７８】
図１７において、８０１はテスト対象回路を構成するセルのうち、外部端子からの信号伝達時間が一定の閾値を超えるセルを選択する工程である。８０２は工程８０１で選択されたセルの配置位置を決定する工程である。８０３はテスト対象回路を構成しているセルのうち工程８０１で選択されなかったセルおよびテスト回路を構成するために準備された未接続のセルの配置位置の決定する工程である。
外部端子とのIF部分で、高速に内部レジスタへデータを転送する必要のある経路上のセルは、優先的にチップの周辺に配置する必要がある。実施の形態８の半導体集積回路の製造方法では工程８０１で外部端子とのデータ転送の経路上のセルを優先的にチップ周辺に配置することで、IO周辺回路のACタイミングを満たすように設計を行なうことが可能となる。
【産業上の利用可能性】
【００７９】
本発明の半導体集積回路の製造方法、およびこれを用いて形成した半導体集積回路では半導体集積回路に実装した場合の配線混雑度を緩和することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態の１の半導体集積回路の製造方法における設計フローを示す説明図
【図２】図２に本発明の実施の形態１の半導体集積回路を示す説明図
【図３】LFSRを示す等価回路図
【図４】本発明の実施の形態２における半導体集積回路の製造方法における設計フローを示す説明図
【図５】図４に示す半導体集積回路の製造方法によって得られた半導体集積回路
【図６】本発明の実施の形態3における半導体集積回路の製造方法における設計フローを示す説明図
【図７】実施の形態３の半導体集積回路のセルの配置図
【図８】実施の形態３の半導体集積回路のセルの配置図
【図９】実施の形態３の半導体集積回路のセルの配置図
【図１０】実施の形態４の半導体集積回路の製造方法における設計フローを示す図
【図１１】図１０の半導体施集積回路の製造方法の工程４０３を行なう前の半導体集積回路のレイアウト図
【図１２】図１０の半導体集積回路の製造方法の工程４０３を行なった後の半導体集積回路のレイアウト図
【図１３】本発明の実施の形態５における半導体集積回路図
【図１４】本発明の実施の形態５における半導体集積回路の製造方法における設計方法を示す説明図
【図１５】本発明の実施の形態６における半導体設計回路の設計方法における設計方法を示す説明図
【図１６】本発明の実施の形態７における半導体集積回路の製造方法における設計方法を示す説明図
【図１７】本発明の実施の形態８における半導体集積回路の製造方法における設計方法を示す説明図
【符号の説明】
【００８１】
１０１、３００  回路情報
１０２、２０１、２０２、３０１、３０３、８０２、８０３  配置位置決定工程
１０３、２０３、２０４、３０２、３０４  配置情報
１０４、３０５、４０１  テスト回路構成決定工程
１０５、３０６  テスト回路構成セル接続情報
１０６、３０７、３０９、３１５  半導体集積回路
１０７〜１１０  中心座標
１１１〜１１６、３０８、３１０〜３１４、３１６〜３２１、４０４、４０５、５０２、５０３  セル
１２０  ＬＦＳＲ
４０２  タイミングエラー、配線混雑の有無判定工程
４０３  セルの再配置、テスト回路構成決定工程
５０１  ライブラリ
５０４  配置位置座標
６０１  セル種類、数決定工程
６０２  配線領域確保工程
７０１  セル識別情報作成工程
７０２  セル識別工程
８０１  セル選択工程
Ｂ１〜Ｂ４  ブロック
【図１】
2007103662.tif 000003
【図２】
2007103662.tif 000004
【図３】
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【図４】
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【図５】
2007103662.tif 000007
【図６】
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【図７】
2007103662.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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