(57)【要約】【課題】  半導体メモリのデータ転送レートを向上する。【解決手段】  リフレッシュ制御回路はリフレッシュ要求を所定の周期で発生する。第１バースト制御回路は、アクセスコマンドに対応して所定数のストローブ信号を出力する。アクセスコマンドによりバーストアクセス動作が実行される。データ入出力回路は、ストローブ信号に同期して、メモリセルアレイへのデータを連続して入力またはメモリセルアレイからのデータを連続して出力する。調停回路は、リフレッシュ要求とアクセスコマンドとが競合したときに、リフレッシュ動作およびバーストアクセス動作のいずれを先に実行するかを判定する。このため、リフレッシュ動作とバーストアクセス動作とを、重複することなく順次実行できる。この結果、読み出しデータを高速に出力でき、書き込みデータを高速に入力できる。すなわち、データ転送レートを向上できる。【選択図】    図１
2007103009.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタを有する揮発性のメモリセルで構成されるメモリセルアレイと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレッシュ制御回路と、
前記メモリセルアレイを連続してバーストアクセスするためのアクセスコマンドに対応して所定数のストローブ信号を出力する第１バースト制御回路と、
前記ストローブ信号にそれぞれ同期して、前記メモリセルアレイへのデータを連続して入力または前記メモリセルアレイからのデータを連続して出力するデータ入出力回路と、
前記リフレッシュ要求と前記アクセスコマンドとが競合したときに、リフレッシュ動作およびバーストアクセス動作のいずれを先に実行するかを判定する調停回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記調停回路は、
前記バーストアクセス動作を優先するときに、該バーストアクセス動作中に前記リフレッシュ要求を保持するリフレッシュ保持部を備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記所定数のストローブ信号の出力期間に対応してバースト信号を出力する第２バースト制御回路を備え、
前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記バースト信号の出力完了に応答して出力することを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記メモリセルアレイの動作後、前記データ入出力回路からのデータの出力完了を待たずに出力することを特徴とする半導体メモリ。
【請求項５】
請求項２記載の半導体メモリにおいて、
所定数の前記メモリセルにそれぞれ接続された複数のワード線を備え、
前記アクセスコマンドに対応して、複数の前記ワード線を順次選択して前記メモリセルを順次アクセスするフルバースト動作機能を備え、
前記フルバースト動作中に前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記ワード線の選択切り替え時に出力することを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記アクセスコマンドに対応して供給される外部アドレスを受け、該外部アドレスに連続する内部アドレスを順次生成するアドレスカウンタを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記アクセスコマンドの受信から読み出しデータが出力されるまでの期間、データ入出力端子が無効であることを示すウエイト信号を出力するウエイト端子を備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
データを入出力する複数のデータ入出力端子と、
前記データ入出力端子の所定数によりそれぞれ構成される複数のデータ端子群と、
前記データ端子群にそれぞれ伝達されるデータが有効であることを示すデータ有効信号を受信する複数のデータ有効端子とを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
外部入力端子に所定の論理値の信号を複数回連続して受けた後、前記外部入力端子の少なくともいずれかに供給される信号を動作モードを設定する設定信号として受信するモード設定制御回路を備えていることを特徴とする半導体メモリ。
【請求項１０】
メモリセルを有するメモリセルアレイと、
前記メモリセルアレイを連続してバーストアクセスするためのアクセスコマンドに対応して所定数のストローブ信号を出力する第１バースト制御回路と、
前記ストローブ信号にそれぞれ同期して、前記メモリセルアレイへのデータを連続して入力または前記メモリセルアレイからのデータを連続して出力するデータ入出力回路とを備え、
前記第１バースト制御回路は、
前記アクセスコマンドとして供給されるコマンド信号の１つがアクティブレベルに変化したことを検出するレベル検出回路と、
前記レベル検出回路の検出から所定時間を計測した後に前記ストローブ信号の出力を開始する出力制御回路とを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する揮発性のメモリセルを有し、SRAMのインタフェースを有する半導体メモリに関する。
【背景技術】
【０００２】
近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なSRAMが使用されていた。しかし、SRAMは、１ビットのセルを構成する素子数がDRAMに比べて多いため、大容量化には不利である。このため、DRAMの大容量とSRAMの使いやすさを兼ね備えた擬似SRAMと称する半導体メモリが開発されている。
【０００３】
また、モバイル機器は、第３世代携帯電話端末の開発など、サービス機能がさらに高度化すると考えられている。モバイル機器の高機能化に伴い、ワークメモリは、大容量化とともに高速化が要求されている。
【特許文献１】特開平９−１８０４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の擬似SRAMは、コラムアドレスを連続して供給し読み出し動作を実行するページモードと称する機能を有している。ページモードによる読み出し動作では、コラムアドレスを連続して供給することで実行される。一般に、アドレスはビット数が多く、システムにおいてメモリ以外のチップにも供給されるため、スキューは大きくなりやすい。このため、アクセスサイクルが短くなるにしたがい、アクセスサイクルに占めるアドレススキューの比率は大きくなる傾向にある。アドレススキューが大きいほど、取込信号に対するアドレスのセットアップ時間およびホールド時間は、大きくしなくてはならない。このため、アドレススキューは、アクセスサイクルの短縮の妨げとなりデータ転送レートを向上できないという問題があった。
【０００５】
本発明の目的は、DRAMの大容量とSRAMの使いやすさを兼ね備えた半導体メモリのデータ転送レートを向上することにある。
本発明の別の目的は、半導体メモリを搭載するシステムが、半導体メモリを容易に制御できるようにし、システムの構成を簡易にすることにある。
【課題を解決するための手段】
【０００６】
本発明の半導体メモリでは、メモリセルアレイは、キャパシタを有する揮発性のメモリセルで構成されている。リフレッシュ制御回路は、メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生する。半導体メモリは、アクセスコマンドを受けたとき、メモリセルアレイを連続して動作させるバーストアクセス動作を実行する。第１バースト制御回路は、アクセスコマンドに対応して所定数のストローブ信号を出力する。データ入出力回路は、ストローブ信号にそれぞれ同期して、メモリセルアレイへのデータを連続して入力またはメモリセルアレイからのデータを連続して出力する。
【０００７】
調停回路は、リフレッシュ要求とアクセスコマンドとが競合したときに、リフレッシュ動作およびバーストアクセス動作のいずれを先に実行するかを判定する。例えば、アクセスコマンドが優先された場合、バーストアクセス動作の後にリフレッシュ動作が実行される。リフレッシュ要求が優先された場合、リフレッシュ動作の後にバーストアクセス動作が実行される。このため、リフレッシュ動作を自動的に実行する半導体メモリにおいて、リフレッシュ動作とバーストアクセス動作とを、重複することなく順次実行できる。
【０００８】
また、リフレッシュ動作を自動的に実行する半導体メモリにおいて、バーストアクセス動作をリフレッシュ動作と競合することなく実行できるため、読み出しデータを高速に出力でき、書き込みデータを高速に入力できる。すなわち、データ転送レートを向上できる。
本発明の半導体メモリでは、調停回路は、バーストアクセス動作中にリフレッシュ要求を保持するリフレッシュ保持部を有している。このため、バーストアクセス動作をリフレッシュ動作より優先して実行するときに、リフレッシュ要求が消失することを防止できる。
【０００９】
本発明の半導体メモリでは、第２バースト制御回路は、所定数のストローブ信号の出力期間に対応してバースト信号を出力する。リフレッシュ要求を保持しているリフレッシュ保持部は、リフレッシュ動作を開始するためのリフレッシュ起動信号を、バースト信号の出力完了に応答して出力する。このため、バーストアクセス動作が優先して実行されるときに、バーストアクセス動作からリフレッシュ動作の開始までの期間を短縮できる。この結果、次のアクセスコマンドを早く供給でき、データ転送レートを向上できる。
【００１０】
本発明の半導体メモリでは、リフレッシュ要求を保持しているリフレッシュ保持部は、リフレッシュ動作を開始するためのリフレッシュ起動信号を、メモリセルアレイの動作後、データ入出力回路からのデータの出力完了を待たずに出力する。リフレッシュ動作では、半導体メモリの外部に対するデータの入出力はない。このため、バーストアクセス動作が優先して実行されるときに、バースト動作中にリフレッシュ動作を開始できる。すなわち、バーストアクセス動作からリフレッシュ動作の開始までの期間をさらに短縮できる。この結果、次のアクセスコマンドを早く供給でき、データ転送レートをさらに向上できる。
【００１１】
本発明の半導体メモリでは、複数のワード線が、所定数のメモリセルにそれぞれ接続されている。半導体メモリは、アクセスコマンドに対応して、複数のワード線を順次選択してメモリセルを順次アクセスするフルバースト動作機能を有している。フルバースト動作中にリフレッシュ要求を保持しているリフレッシュ保持部は、リフレッシュ動作を開始するためのリフレッシュ起動信号を、ワード線の選択切り替え時に出力する。フルバースト動作において、ワード線の選択切替は必ず必要であり、メモリセルアレイは、ワード線の切り替え時に一時非活性化される。リフレッシュ動作をワード線の切り替え時に合わせて実行することで、外部アクセスの妨げになるリフレッシュ動作の影響を最小限にできる。この結果、フルバースト動作中にリフレッシュ動作を割り込ませた場合にもデータ転送レートが低下することを防止できる。
【００１２】
本発明の半導体メモリでは、アドレスカウンタは、アクセスコマンドに対応して供給される外部アドレスを受け、外部アドレスに連続する内部アドレスを順次生成する。このため、外部コマンドを１回受信するだけで、バーストアクセス動作を実行でき、外部アドレスのスキューの影響を受けにくくできる。したがって、動作サイクルは、アドレススキューに依存することなく短縮可能になる。この結果、データ転送レートをさらに向上できる。
【００１３】
本発明の半導体メモリでは、アクセスコマンドの受信から読み出しデータが出力されるまでの期間、データ入出力端子が無効であることを示すウエイト信号がウエイト端子から出力される。このため、半導体メモリを搭載するシステムは、ウエイト信号に応じて、最適なタイミングで半導体メモリをアクセスできる。例えば、システムを管理するＣＰＵ等は、ウエイト信号の出力中に別のデバイスをアクセスできる。この結果、システムバスの使用効率を向上できる。
【００１４】
本発明の半導体メモリでは、データは、複数のデータ入出力端子を介して入出力される。データ入出力端子の所定数により複数のデータ端子群がそれぞれ構成されている。データ端子群にそれぞれ対応するデータ有効端子に供給されるデータ有効信号は、データ端子群にそれぞれ伝達されるデータが有効か否かを示す。このため、データのビット幅が大きい場合にも、半導体メモリを搭載するシステムは、データの書き込みおよび読み出しを効率よく実行できる。
【００１５】
本発明の半導体メモリでは、モード設定制御回路は、外部入力端子に所定の論理値の信号を複数回連続して受けた後、外部入力端子の少なくともいずれかに供給される信号を、動作モードを設定する設定信号として受信する。通常、起こり得ないアドレス信号およびコマンド信号の組み合わせを利用して、動作モードを設定できるため、動作モードを設定するための専用の端子を不要にできる。例えば、動作モードとして、アクセスコマンドの受信から読み出しデータの出力を開始するまでのクロック数であるレイテンシが設定される。あるいは、動作モードとして、データを連続して入力または出力する回数であるバースト長が設定される。
本発明の半導体メモリでは、第１バースト制御回路は、メモリセルアレイを連続してバーストアクセスするためのアクセスコマンドに対応して所定数のストローブ信号を出力する。このとき、第１バースト制御回路のレベル検出回路は、アクセスコマンドとして供給されるコマンド信号の１つがアクティブレベルに変化したことを検出する。コマンド信号は、例えば、チップイネーブル信号、出力イネーブル信号または書き込みイネーブル信号等である。第１バースト制御回路の出力制御回路は、レベル検出回路の検出から所定時間を計測した後にストローブ信号の出力を開始する。データ入出力回路は、ストローブ信号にそれぞれ同期して、メモリセルアレイへのデータを連続して入力またはメモリセルアレイからのデータを連続して出力する。
所定のコマンド信号が変化してから所定時間後に読み出しデータの出力または書き込みデータの入力が開始されるため、半導体メモリを搭載するシステムは、半導体メモリを容易に制御できる。すなわち、システム構成を簡易にできる。半導体メモリは、コマンド信号の変化をトリガとしてデータの入出力動作を開始する。このため、本発明は、クロック同期式の半導体メモリおよびクロック非同期式の半導体メモリの双方に適用できる。
【発明の効果】
【００１６】
本発明の半導体メモリでは、リフレッシュ動作を自動的に実行する半導体メモリにおいて、リフレッシュ動作とバーストアクセス動作とを、重複することなく順次実行できる。リフレッシュ動作と競合することなくバーストアクセス動作を実行できるため、読み出しデータを高速に出力でき、書き込みデータを高速に入力できる。すなわち、データ転送レートを向上できる。
本発明の半導体メモリでは、バーストアクセス動作をリフレッシュ動作より優先して実行するときに、リフレッシュ要求が消失することを防止できる。
本発明の半導体メモリでは、バーストアクセス動作が優先して実行されるときに、バーストアクセス動作からリフレッシュ動作の開始までの期間を短縮できる。この結果、次のアクセスコマンドを早く供給でき、データ転送レートを向上できる。
本発明の半導体メモリでは、リフレッシュ動作をワード線の切り替え時に合わせて実行することで、外部アクセスの妨げになるリフレッシュ動作の影響を最小限にできる。
本発明の半導体メモリでは、動作サイクルをアドレススキューに依存することなく短縮でき、データ転送レートをさらに向上できる。
本発明の半導体メモリでは、半導体メモリを搭載するシステムは、ウエイト信号に応じて、最適なタイミングで半導体メモリをアクセスできる。このため、システムバスの使用効率を向上できる。
本発明の半導体メモリでは、データのビット幅が大きい場合にも、半導体メモリを搭載するシステムは、データの書き込みおよび読み出しを効率よく実行できる。
本発明の半導体メモリでは、動作モードを設定するための専用の端子を不要にできる。
本発明の半導体メモリでは、半導体メモリを搭載するシステムは、半導体メモリを容易に制御できる。すなわち、システム構成を簡易にできる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部入力端子を示している。先頭に"/"の付いている信号は、負論理を示している。末尾に"Z"の付いている信号は、正論理を示している。なお、以降の説明では、"外部クロック信号CLK"を"CLK信号"、"チップイネーブル信号/CE"を"/CE信号"というように、信号名を略して表す場合がある。
【００１８】
この半導体メモリは、DRAMのメモリセルを有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、リフレッシュ制御回路１０、調停回路１２、コマンドデコーダ１４、バースト制御回路１６、モード設定制御回路１８、バーストアドレスカウンタ２０、タイミング制御回路２２、アドレスラッチ２４、アドレスデコーダ２６、メモリセルアレイ２８、リード／ライトアンプ３０、バースト転送レジスタ３２、データ出力制御回路３４およびデータ入力制御回路３６を有している。
【００１９】
リフレッシュ制御回路１０は、タイマを内蔵しており、メモリセルアレイ２８のメモリセルMCをリフレッシュするためのリフレッシュ要求信号REFZを所定の周期で出力する。
調停回路１２は、リフレッシュ要求信号REFZとアクセスコマンドとの先着、後着を判定し、先着した信号に応じた制御信号を出力する。アクセスコマンドは、メモリセルアレイ２８を連続してアクセスし（バーストアクセス）、読み出し動作または書き込み動作を連続して実行するときに擬似SRAMの外部から供給される。アクセスコマンドは、チップイネーブル信号/CEおよびアドレスステータス信号/ADSがともに低レベルのときに認識される。バーストアクセスでは、１回のアクセスコマンドで、複数のデータが出力または入力される（バーストアクセス動作）。
【００２０】
また、調停回路１２は、リフレッシュ要求信号REFZの先着を判定したときに、リフレッシュ起動信号REFS1およびアクティブ信号ACTZを出力し、アクセスコマンドの先着を判定したときに、アクティブ信号ACTZを出力する。チップイネーブル信号/CEおよびアドレスステータス信号/ADSは、チップイネーブル端子およびアドレスステータス端子を介してそれぞれ供給される。擬似SRAMは、アドレスステータス信号/ADSが低レベルのときに供給されたアドレス信号ADDを有効とし、アドレスステータス信号/ADSが高レベルのときに供給されたアドレス信号ADDを無効とする。なお、疑似SRAMは、SRAMインタフェースを有しているため、アドレス信号ADDは、ロウアドレスおよびコラムアドレスが同時に供給される。
【００２１】
コマンドデコーダ１４は、アドレスステータス信号/ADSの低レベル時に、チップイネーブル信号/CE、出力イネーブル信号/OE、ライトイネーブル信号/WE（以上まとめてコマンド信号CMDとも称する）をデコードし、デコード結果に応じた制御信号をタイミング制御回路２２、データ出力制御回路３４およびデータ入力制御回路３６等に出力する。出力イネーブル信号/OEおよびライトイネーブル信号/WEは、出力イネーブル端子およびライトイネーブル端子を介してそれぞれ供給される。チップイネーブル端子、出力イネーブル端子およびライトイネーブル端子は、コマンド端子とも称する。
【００２２】
バースト制御回路１６は、外部クロック信号CLK、チップイネーブル信号/CE、バーストアドレスアドバンス信号/ADVおよびモード設定制御回路１８からのレイテンシ信号LTCを受け、バースト信号BSTZ、バーストクロック信号BCLK（ストローブ信号）、タイミング制御回路２２へのタイミング信号およびウエイト信号WAITを出力する。外部クロック信号CLKおよびバーストアドレスアドバンス信号/ADVは、外部クロック端子およびバーストアドレスアドバンス端子を介してそれぞれ供給される。ウエイト信号WAITは、ウエイト端子を介して擬似SRAMの外部に出力される。バースト制御回路１６は、バーストクロック信号BCLKを出力する第１バースト制御回路およびバースト信号BSTZを出力する第２バースト制御回路として動作する。
【００２３】
モード設定制御回路１８は、チップイネーブル信号/CE、出力イネーブル信号/OE、ライトイネーブル信号/WE、アッパーバイト信号/UB（第１データ有効信号）、ロウアーバイト信号/LB（第２データ有効信号）およびアドレス信号ADDを受け、レイテンシ信号LTCおよびバースト長信号BLを出力する。/UB信号および/LB信号は、アッパーバイト端子（第１データ有効端子）およびロウアーバイト端子（第２データ有効端子）を介してそれぞれ供給される。/UB、/LB信号は、読み出しデータおよび書き込みデータの一部をマスクするための信号である
モード設定制御回路１８は、擬似SRAMの動作モードを設定するための回路であり、外部から設定可能なモードレジスタを有している。動作モードとしてレイテンシLTCおよびバースト長BLが設定可能である。設定されたレイテンシLTCおよびバースト長BLは、レイテンシ信号LTCおよびバースト長信号BLとして出力される。レイテンシLTCは、アクセスコマンド（読み出しコマンド）が供給されてから最初のデータが出力されるまでのクロック数である。バースト長BLは、１つのアクセスコマンドに対応するデータの出力回数またはデータの入力回数である。
【００２４】
バーストアドレスカウンタ２０はタイミング制御回路２２からのタイミング信号に同期して、アドレス信号ADDに連続する内部アドレス信号IADDを生成する。バーストアドレスカウンタ２０は、バースト長信号BLが示すバースト長より１つ少ない回数だけ内部アドレス信号IADDを生成する。また、バーストアドレスカウンタ２０は、バーストアドレスアドバンス信号/ADVの高レベルを受けている間、カウントアップ動作を停止する。アドレス信号ADDは、アドレス端子を介して供給される。
【００２５】
タイミング制御回路２２は、調停回路１２、コマンドデコーダ１４およびバースト制御回路１６等からの制御信号を受け、バーストアドレスカウンタ２０、アドレスラッチ２４、アドレスデコーダ２６およびリード／ライトアンプ３０等の動作を制御するタイミング信号を出力する。
アドレスラッチ２４は、アドレス信号ADDをアドレスラッチ信号ELATに同期してラッチし、内部アドレス信号IADDをアドレスラッチ信号ILATに同期してラッチし、ラッチした信号をアドレスデコーダ２６に出力する。
【００２６】
アドレスデコーダ２６は、アドレスラッチ２４がラッチしたアドレス信号をデコードし、メモリセルアレイ２８内のメモリセルMCを選択するための信号を出力する。具体的には、アドレスデコーダ２６は、アドレス信号に応じて後述するワード線WLを選択するためのワード線信号および後述するコラムスイッチSWをオンするためのコラム線信号を出力する。
【００２７】
メモリセルアレイ２８は、マトリックス状に配置された複数の揮発性のメモリセルMCと、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BLと、ビット線BLに接続された複数のセンスアンプSAと、ビット線BLをそれぞれリード／ライトアンプ３０に接続する複数のコラムスイッチSWとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【００２８】
コラムスイッチSWは、/UB信号に対応する第１コラムスイッチ群と、/LB信号に対応する第２コラムスイッチ群とに分類される。バースト書き込み動作時に、第１コラムスイッチ群は、/UB信号が低レベルのときのみアドレス信号に応じてオンする。バースト書き込み動作時に、第２コラムスイッチ群は、/LB信号が低レベルのときのみアドレス信号に応じてオンする。すなわち、書き込みデータは、コラムスイッチSWを制御することでマスクされる。
【００２９】
実際には、タイミング制御回路２２が/UB、/LB信号に応じてアドレスデコーダを動作させ、コラム選択信号CLを出力することで、第１および第２コラムスイッチ群の動作が制御される。書き込みデータのマスク制御は、データ入出力端子DQで受信した書き込みデータがコラムスイッチSWに伝達されるまで行えばよい。このため、書き込みデータのマスク制御は、容易に実施できる。
【００３０】
リード／ライトアンプ３０は、メモリセルアレイ２８からの並列の読み出しデータをリードアンプイネーブル信号RAENに同期してデータバスDBに出力する。また、リード／ライトアンプ３０は、バースト転送レジスタ３２からの並列の書き込みデータをライトアンプイネーブル信号WAENに同期してメモリセルアレイ２８に出力する。
【００３１】
バースト転送レジスタ３２は、データを保持する複数のデータレジスタ（DT0、DT1等）を有している。バースト転送レジスタ３２は、リード／ライトアンプ３０からの並列の読み出しデータを直列データに変換し、バーストクロック信号BCLKに同期してコモンデータバスCDBに出力する。また、バースト転送レジスタ３２は、コモンデータバスCDBからの直列の書き込みデータを並列データに変換し、バーストクロック信号BCLKに同期してリード／ライトアンプ３０に出力する。
【００３２】
データ出力制御回路３４は、読み出し動作時に活性化され、データバスDB上の読み出しデータをデータ入出力端子DQに出力する。データ入出力端子DQは、１６ビットで構成されている。データ出力制御回路３４は、アッパーバイト信号/UBが低レベルのとき、１６ビットの読み出しデータのうち上位の８ビットを出力し、ロウアーバイト信号/LBが低レベルのとき、１６ビットの読み出しデータのうち下位の８ビットを出力する。データ入出力端子DQは、/UB信号に対応する８ビットの第１データ端子群と、/LB信号に対応する８ビットの第２データ端子群とで構成されている。
【００３３】
データ入力制御回路３６は、書き込み動作時に活性化され、データ入出力端子DQを介して書き込みデータを受信し、受信したデータをコモンデータバスCDBに出力する。バースト転送レジスタ３２、データ出力制御回路３４およびデータ入力制御回路３６は、複数のデータを連続して入力または出力するデータ入出力回路として動作する。
【００３４】
図２は、図１に示した調停回路１２の詳細を示している。
調停回路１２は、リフレッシュ判定部１２ａ、リフレッシュ保持部１２ｂ、コマンド発生部１２ｃおよびアクセス保持部１２ｄを有している。
リフレッシュ判定部１２ａは、RSフリップフロップを有している。リフレッシュ判定部１２ａは、アクティブ信号ACTZが低レベルの期間に動作し、リフレッシュ要求信号REFZと、アクセス信号ACSZとの先着を判定する。アクセス信号ACSZは、/CE信号と/ADS信号のOR論理（負論理）を示す信号である。すなわち、/CE信号または/ADS信号が低レベルに変化したとき、アクセスコマンドの供給が検出され、ACSZ信号が出力される。リフレッシュ判定部１２ａは、REFZ信号の先着を判定した場合、リフレッシュイネーブル信号REFENZを高レベルに変化し、ACSZ信号の先着を判定した場合、リフレッシュイネーブル信号REFENZを低レベルに保持する。
【００３５】
リフレッシュ保持部１２ｂは、リフレッシュイネーブル信号REFENZが低レベルまたはバースト信号BSTZが高レベルのとき、リフレッシュ要求信号REFZを保持する。保持しているリフレッシュ要求信号REFZは、バースト信号BSTZの立ち下がりエッジに同期してリフレッシュ起動信号REFS1、REFS2として出力される。また、リフレッシュ保持部１２ｂは、リフレッシュイネーブル信号REFENZが高レベル、かつバースト信号BSTZが低レベルのとき、リフレッシュ要求信号REFZに応答してリフレッシュ起動信号REFS1、REFS2を出力する。また、リフレッシュ保持部１２ｂは、リフレッシュ動作の完了時に出力されるリフレッシュストップ信号RSTPZに同期してリフレッシュ起動信号REFS1の出力を停止する。
【００３６】
バースト信号BSTZは、バーストアクセス動作中（バースト読み出しまたはバースト書き込み中）に出力される信号である。すなわち、本発明では、バースト動作中は、リフレッシュ要求は消失することなく保持され、保持されたリフレッシュ要求に対応するリフレッシュ動作は、メモリセルアレイ２８のバースト動作後（擬似SRAMのバースト動作完了前）に実行される。このため、バースト動作からリフレッシュ動作を開始するまでの期間を短くでき、データ転送レートを向上できる。
【００３７】
コマンド発生部１２ｃは、リフレッシュ起動信号REFS2またはアクセス起動信号ACSSに応答してアクティブ信号ACTZを出力する。アクティブ信号ACTZの出力により、バーストアクセス動作またはリフレッシュ動作が実行される。
アクセス保持部１２ｄは、アクティブ信号ACTZが低レベルのとき、アクセス信号ACSZに応答してアクセス起動信号ACSSを出力する。アクセス保持部１２ｄは、アクティブ信号ACTZが高レベルのときにアクセス信号ACSZを受信した場合、アクセス信号ACSZを消失することなく保持し、保持した信号ACSZをアクティブ信号ACTZの立ち下がりエッジに同期してアクセス起動信号ACSSとして出力する。一般に、バーストアクセス動作時において、メモリセルアレイ２８の動作中に新たなアクセスコマンドによるメモリセルアレイ２８のアクセス要求が供給されることはない。このため、アクセス信号ACSZの保持は、リフレッシュ動作に伴いアクティブ信号ACTZが出力されているときに行われる。
【００３８】
図３は、図２に示した調停回路１２の動作を示している。図３は、アクセスコマンドを受信した直後にリフレッシュ要求が発生する場合を示している。すなわち、リフレッシュ動作は、バースト読み出し動作の後に実行される。この例では、読み出しレイテンシは"４"に設定され、バースト長は"４"に設定されている。
まず、０番目のCLK信号の立ち上がりエッジに同期して、アドレス信号ADD（A0）、/ADS信号、/CE信号、/OE信号が供給される（図３（ａ））。すなわち、読み出しコマンドが供給される。調停回路１２は、/ADS信号および/CE信号に応答してアクセス信号ACSZを出力する（図３（ｂ））。
【００３９】
アクセス信号ACSZが出力された後、リフレッシュ要求信号REFZが出力される（図３（ｃ））。リフレッシュ判定部１２ａは、ACSZ信号の先着を判定し、リフレッシュイネーブル信号REFENZを低レベルに保持する。リフレッシュ保持部１２ｂは、低レベルのREFENZ信号を受け、図に破線で示したように、リフレッシュ動作が開始されるまでリフレッシュ要求信号REFZを保持する（図３（ｄ））。
【００４０】
アクセス保持部１２ｄは、ACSZ信号を受けアクセス起動信号ACSSを出力する。コマンド発生部１２ｃは、ACSS信号を受け、アクティブ信号ACTZを出力する（図３（ｅ））。ACTZ信号の高レベルへの変化により、メモリセルアレイ２８の状態は、スタンバイ状態STBYからアクティブ状態ACTVに変化する。
図１に示したバースト制御回路１６は、アクセスコマンドを受け、バースト信号BSTZおよびウエイト信号WAITを出力する（図３（ｆ）、（ｇ））。擬似SRAMを搭載するシステムは、ウエイト信号WAITを受けて擬似SRAMから読み出しデータが出力されないことを検出し、例えば他のデバイスをアクセスする。このため、システムバスの使用効率は向上する。
【００４１】
この後、バースト読み出し動作が開始され、データバスDBに最初の読み出しデータD0、D1が出力される（図３（ｈ））。この後、メモリセルアレイ２８の読み出し動作が完了し、読み出しデータD2、D3が出力される。バースト制御回路１６は、バースト信号BSTZを低レベルに変化する（図３（ｉ））。
メモリセルアレイ２８は、読み出しデータD2、D3の出力後、非活性化される。調停回路１２のリフレッシュ保持部１２ｂは、バースト信号BSTZの立ち下がりエッジに同期してリフレッシュ動作を開始するためのリフレッシュ起動信号REFS1、REFS2を出力する（図３（ｊ））。このように、リフレッシュ起動信号REFS1、REFS2は、メモリセルアレイ２８の動作後、バースト転送レジスタ３２からの読み出しデータD2、D3の出力完了を待たずに出力される。データバスDBを使用しないリフレッシュ動作が読み出しデータの出力完了前に開始することで、データバスDBの使用効率を向上できる。具体的には、次のアクセスコマンドを早いタイミングで受信可能になる。
【００４２】
アクティブ信号ACTZは、リフレッシュ起動信号REFS2に応答して、再び高レベルに変化し、リフレッシュ動作が実行される（図３（ｋ））。すなわち、メモリセルアレイ２８の状態は、読み出しデータD2、D3がデータ入出力端子DQに転送されている間にリフレッシュ状態REFに変化する。
リフレッシュ動作の完了に同期してリフレッシュストップ信号RSTPZが出力され、リフレッシュ起動信号REFS1およびアクティブ信号ACTZが低レベルに変化する（図３（ｌ）、（ｍ））。そして、メモリセルアレイ２８の状態は、スタンバイ状態STBYに変化する。この後、/CE信号および/OE信号が高レベルにされ、バースト読み出し動作が完了する（図３（ｎ））。
【００４３】
図４は、調停回路１２の別の動作を示すタイミング図である。図３と同じ動作については詳細な説明を省略する。図４は、アクセスコマンドを受信する直前にリフレッシュ要求が発生する場合を示している。すなわち、リフレッシュ動作は、バースト読み出し動作に優先して実行される。この例では、読み出しレイテンシは"４"に設定され、バースト長は"４"に設定されている。
【００４４】
まず、リフレッシュ要求信号REFZが出力される（図４（ａ））。リフレッシュ判定部１２ａは、リフレッシュ要求信号REFZの先着を判定し、リフレッシュイネーブル信号REFENZを高レベルに変化する（図４（ｂ））。このとき、メモリセルアレイ２８は、スタンバイ状態STBYのため、バースト信号BSTZは出力されていない。このため、リフレッシュ保持部１２ｂは、REFENZ信号を受け、リフレッシュ起動信号REFS1、REFS2を出力する（図４（ｃ））。
【００４５】
この後、０番目のCLK信号の立ち上がりエッジに同期して、アドレス信号ADD（A0）、/ADS信号、/CE信号、/OE信号が供給され、アクセスACSZが高レベルに変化する（図４（ｄ））。コマンド発生部１２ｃは、リフレッシュ起動信号REFS2に応答してアクティブ信号ACTZを出力する（図４（ｅ））。そして、リフレッシュ動作が実行される。ウエイト信号WAITは、リフレッシュ中およびアクティブ期間の最初に高レベルに変化する（図４（ｆ））。ウエイト信号WAITの詳細は、後述する図６で説明する。
【００４６】
アクセス保持部１２ｄは、高レベルのACTZ信号を受け、ACSZ信号を保持する（図４（ｇ））。アクセス保持部１２ｄは、リフレッシュ動作の完了に伴うACTZ信号の立ち下がりエッジに同期して、ACTZ信号を出力する（図４（ｈ））。ACTZ信号の高レベルへの変化により、メモリセルアレイ２８の状態は、スタンバイ状態STBYを経ることなく、リフレッシュ状態REFからアクティブ状態ACTVに直接変化する。このため、バースト読み出し動作を早く開始できる。
【００４７】
この後、図３と同様にバースト読み出し動作が実行され、読み出しデータD0-D4が出力される（図４（ｉ））。
図５は、調停回路１２の別の動作を示すタイミング図である。図３と同じ動作については詳細な説明を省略する。図５は、動作モードとしてフルバーストモードが設定されているときに、アクセスコマンドを受信した直後にリフレッシュ要求が発生する場合を示している。フルバーストモードとは、１回のアクセスコマンドに対応して、/CE信号が低レベルの間、データが連続して出力（または入力）される動作モードである。
【００４８】
フルバーストモードでは、図１に示したバーストアドレスカウンタは、/CE信号が低レベルの期間、内部アドレス信号IADDを順次生成する。より詳細には、選択しているワード線WLに対応する内部アドレス信号IADDが順次生成された後、隣接するワード線WLに対応する内部アドレス信号IADDが順次生成される。即ち、フルバースト動作中に、ワード線WLの選択切り替えが実施される。
【００４９】
図において、読み出しデータDn-3、Dn-2、Dn-1、Dnに対応するワード線WLと、読み出しデータD0、D1、D2、D3に対応するワード線WLとは相違している。すなわち、８番目のクロック期間にワード線WLの選択切り替えが実施されている。そして、ワード線WLの切り替え時にリフレッシュ動作が実行される。図中の符号（ａ）-（ｍ）の動作は図３と同じため、説明を省略する。
【００５０】
ワード線WLの切り替え動作に伴い読み出しデータを出力できない期間は、ウエイト信号WAITが出力される（図５（ｎ））。
ワード線WLを切り替えるため、図１に示した調停回路１２およびバースト制御回路１６は、一度非活性化したバースト信号BSTZおよびアクティブ信号ACTZを再び活性化する（図５（ｏ））。そして、新たに選択されたワード線WLに接続されたメモリセルMCのバースト読み出し動作が実行される。
【００５１】
図６は、図１に示したバースト制御回路１６の詳細を示している。
バースト制御回路１６は、７ビットのシフトレジスタ１６ａ、バースト長BLに応じた回数だけバーストクロック信号BCLKを出力する組み合わせ回路１６ｂ、バーストクロック信号BCLKを出力するまでの間ウエイト信号WAIT1を出力するフリップフロップ回路１６ｃおよびウエイト制御回路１６ｄを有している。図中の"DLY"および"PLS"は、それぞれ遅延回路およびパルス生成回路を示している。
【００５２】
ウエイト制御回路１６ｄは、バーストアクセス動作中にデータ入出力端子DQにデータが入出力されないときに、ウエイト信号WAIT2を出力する。例えば、ウエイト信号WAIT2は、フルバースト動作中にワード線の選択を切り替えるときに出力される。ウエイト端子に出力されるウエイト信号WAITは、ウエイト信号WAIT1、WAIT2のオア論理である。
【００５３】
図７は、図６に示したバースト制御回路１６の動作を示している。この例では、図１に示したモード設定制御回路１８のモードレジスタに、レイテンシ＝"４"が設定されている場合について説明する。このとき、図６に示したLTC信号を受けるNANDゲートのうちカウント信号BCNT3を受けるNANDゲートのみが反転回路として動作し、他のNANDゲートは、高レベルを出力している。
【００５４】
まず、アクセスコマンドが供給され（この例では/OE信号が低レベルのため読み出しコマンド）、図１に示したバースト制御回路１６は、バースト信号BSTZを高レベルに変化する（図７（ａ））。高レベルのバースト信号BSTZにより、シフトレジスタ１６ａのリセットが解除される。シフトレジスタ１６ａは、外部クロック信号CLKに同期して、カウント信号BCNT1-4を順次高レベルに変化させる（図７（ｂ））。
【００５５】
カウント信号BCNT1の立ち上がりエッジに同期してフリップフロップ回路１６ｃがセットされ、ウエイト信号WAIT1が高レベルに変化する（図７（ｃ））。
イネーブル信号BCNTENは、カウント信号BCNT3に立ち上がりエッジに同期して高レベルに変化する（図７（ｄ））。フリップフロップ回路１６ｃは、高レベルのイネーブル信号BCNTENによりリセットされ、ウエイト信号WAIT1は、低レベルに変化する（図７（ｅ））。
【００５６】
高レベルのイネーブル信号BCNTENにより、外部クロック信号CLKに同期してバーストクロック信号BCLKが出力される（図７（ｆ））。バーストクロック信号BCLK（ストローブ信号）は、モードレジスタに設定されているバースト長BLに対応する回数だけ出力される。そして、バーストクロック信号BCLKに同期して読み出しデータがデータ入出力端子DQに出力される。
【００５７】
バースト制御回路１６は、６番目の外部クロック信号CLKに同期してバースト信号BSTZを低レベルに変化する（図７（ｇ））。すなわち、バースト信号BSTZは、バーストクロック信号BCLKが出力される期間に対応して出力される。低レベルのバースト信号BSTZによりシフトレジスタ１６はリセットされ、カウント信号BCNT1-4は、低レベルに変化する（図７（ｈ））。
【００５８】
カウント信号BCNT3の低レベルにより、イネーブル信号BCNTENは低レベルに変化し、バーストクロック信号BCLKの出力は停止する（図７（ｉ））。この結果、モードレジスタに設定されているレイテンシLTCに対応して読み出しデータの出力が開始され、バースト長BLに対応する回数だけ読み出しデータが出力される（図７（ｊ））。
【００５９】
図８は、図１に示したモード設定制御回路１８内のモードレジスタの設定方法を示している。
モードレジスタは、所定のコマンドCMD（CMD1、CMD2、CMD3、CMD4）および所定のアドレスADD（CODE1、CODE2、CODE3、CODE4）が４回連続して供給された後、アドレス端子に所定のコードCODE5、CODE6が供給されることで設定される。コードCODE5に応じてバースト長BLが設定され、コードCODE6に応じてレイテンシLTCが設定される。すなわち、モードレジスタは、コードCODE5、CODE6を動作モードを設定する設定信号として受信する。例えば、動作モードは、コードCODE5が１６進の"０"のとき、８ワードバーストモードに設定され、コードCODE5が１６進の"３"のとき、フルバーストモードに設定される。
【００６０】
図９は、上述した擬似SRAMにおけるフルバーストモード時の読み出し動作を示している。
まず、０番目のCLK信号の立ち上がりエッジに同期して、アドレス信号ADD（An）、/ADS信号、/CE信号、/OE信号が供給される（図９（ａ））。図１に示したタイミング制御回路２２は、外部からのアドレス信号ADDをラッチするアドレスラッチ信号ELATを出力する（図９（ｂ））。アドレスラッチ２４は、アドレスラッチ信号ELATに同期してアドレス信号ADD（An）をラッチする（図９（ｃ））。
【００６１】
次に、タイミング制御回路２２は、リードアンプイネーブル信号RAENを出力する（図９（ｄ））。リードアンプイネーブル信号RAENによりリード／ライトアンプ３０が動作し、データバスDB0、DB1に並列の読み出しデータD0、D1が出力される（図９（ｅ））。読み出しデータD0、D1は、バーストクロック信号BCLKに同期してバースト転送レジスタ３２のデータレジスタで直列に変換され、コモンデータバスCDBに順次出力される。そして、読み出しデータD0、D1は、クロック信号CLKに同期してデータ入出力端子DQから出力される（図９（ｆ））。
【００６２】
次に、タイミング制御回路２２は、アドレスラッチ信号ILATを出力する（図９（ｇ））。アドレスラッチ２４は、アドレスラッチ信号ILATに同期して内部アドレス信号IADD（An+1）をラッチする（図９（ｈ））。そして、上述と同様に、内部アドレス信号IADDに対応する読み出しデータD2、D3が出力される（図９（ｉ））。
この後、タイミング制御回路２２は、アドレスラッチ信号ILATを順次出力し（図９（ｊ））、バーストアドレスカウンタ２０により生成された内部アドレス信号IADDに応じて、読み出しデータが順次出力される（図９（ｋ））。
【００６３】
図１０は、上述した擬似SRAMにおけるフルバーストモード時の書き込み動作を示している。
まず、０番目のCLK信号の立ち上がりエッジに同期して、アドレス信号ADD（An）、/ADS信号、/CE信号、/WE信号が供給される（図１０（ａ））。図１に示したタイミング制御回路２２は、外部からのアドレス信号ADDをラッチするアドレスラッチ信号ELATを出力する（図１０（ｂ））。アドレスラッチ２４は、アドレスラッチ信号ELATに同期してアドレス信号ADD（An）をラッチする（図１０（ｃ））。
【００６４】
書き込み動作においては、アクセスコマンドを受信するCLK信号の立ち上がりエッジに同期して書き込みデータが順次供給される（図１０（ｄ））。バースト転送レジスタ３２のデータレジスタは、コモンデータバスCDB上の書き込みデータを、バーストクロック信号BCLKに同期して順次保持し、保持したデータをデータバスDB0、DB1にそれぞれ転送する。すなわち、コモンデータバスCDB上の直列の書き込みデータは、並列の書き込みデータに変換される（図１０（ｅ））。
【００６５】
リード／ライトアンプ３０は、データバスDB0、DB1上の書き込みデータをライトアンプイネーブル信号WAENに同期してメモリセルアレイ２８に書き込む（図１０（ｆ））。
この後、図９と同様に、内部アドレス信号IADDは、アドレスラッチ信号ILATに同期してラッチされる（図１０（ｇ））。そして、書き込みデータD3、D4、D5、...は、内部アドレス信号IADDに対応するメモリセルMCに順次書き込まれる（図１０（ｈ））。
【００６６】
図１１は、バーストアドレスアドバンス信号/ADVの機能を示している。
/ADV信号は、バーストアクセス動作を一時停止し、読み出しデータの出力を維持するために供給される。例えば、４番目のクロック信号CLKの立ち上がりエッジに同期して高レベルの/ADV信号が供給されると、バーストアクセス動作が一時停止され、次のクロックサイクルに同期して出力される読み出しデータD1は、４番目のクロックサイクルだけでなく、５番目のクロックサイクルでも維持される。すなわち、/ADV信号の供給により、擬似SRAMの内部動作は、１クロックサイクル後にずれる。
【００６７】
図１２は、バースト読み出し動作時におけるロウアーバイト信号/LBおよびアッパーバイト信号/UBの機能を示している。図では、説明を分かりやすくするため、コモンデータバスCDBを/LB信号に対応するLCDBと、/UBに対応するUCDBに分けて記載している。
/LB信号は、データの下位８ビットを有効にするために供給される信号である。/UB信号は、データの上位８ビットを有効にするために供給される信号である。この実施形態では、読み出し動作において、クロック信号CLKの立ち上がりエッジに同期して高レベルの/LB信号（または/UB信号）が供給されると、次のクロックサイクルに同期して出力される読み出しデータの出力が禁止される。すなわち、図１に示したデータ出力制御回路３４内の出力バッファ（図示せず）は非活性化され、データ入出力端子DQは高インピーダンス状態になる。
【００６８】
図１３は、バースト書き込み動作時におけるロウアーバイト信号/LBおよびアッパーバイト信号/UBの機能を示している。図では、説明を分かりやすくするため、コモンデータバスCDBを、/LB信号に対応するLCDBと/UBに対応するUCDBに分けて記載している。また、データバスDB0、DB1を、/LB信号に対応するLDB0、LDB1と/UBに対応するUDB0、UDB1に分けて記載している。
【００６９】
この実施形態では、書き込み動作において、クロック信号CLKの立ち上がりエッジに同期して高レベルの/LB信号（または/UB信号）が供給されると、このクロック信号CLKに同期して供給されている書き込みデータは無効になる。より詳細には、/LB信号（または/UB信号）が高レベルのときに、対応するコラム選択信号CL（LCL0、UCL0、LCL1、UCL1）は出力されず、コラムスイッチSWはオンされない。このため、高レベルの/LB信号（または/UB信号）に対応する書き込みデータは、メモリセルMCに書き込まれない。
【００７０】
例えば、０番目のクロック信号CLKに同期する/UB信号は、高レベルである（B1）。１番目のクロック信号CLKに同期する/LB信号は、高レベルである（C1）。このため、対応するコラム選択信号UCL0、LCL1は出力されず、データバスLDB1、UDB0に伝達された書き込みデータは、メモリセルMCに書き込まれない。
以上、第１の実施形態では、リフレッシュ要求信号REFZとアクセスコマンドの供給とが競合したときに、調停回路１２により、リフレッシュ動作およびバーストアクセス動作のいずれを先に実行するかを判定した。このため、擬似SRAMにおいて、リフレッシュ動作とバーストアクセス動作とを、重複することなく順次実行できる。バーストアクセス動作をリフレッシュ動作と競合することなく実行できるため、読み出しデータを高速に出力でき、書き込みデータを高速に入力できる。すなわち、データ転送レートを向上できる。
【００７１】
調停回路１２にバーストアクセス動作中にリフレッシュ要求信号REFZを保持するリフレッシュ保持部１２ｂを形成したので、バーストアクセス動作をリフレッシュ動作より優先して実行するときに、リフレッシュ要求信号REFZの消失を防止できる。調停回路１２にリフレッシュ動作中にアクセスコマンドを保持するアクセス保持部１２ｄを形成したので、リフレッシュ動作をバーストアクセス動作より優先して実行するときに、アクセス要求の消失を防止できる。
【００７２】
リフレッシュ保持部１２ｂは、リフレッシュ起動信号REFS1、REFS2を、バースト信号BSTZの出力完了に応答して出力した。このため、バーストアクセス動作が優先して実行されるときに、バーストアクセス動作からリフレッシュ動作の開始までの期間を短縮できる。この結果、次のアクセスコマンドを早く供給でき、データ転送レートを向上できる。
【００７３】
同様に、リフレッシュ保持部１２ｂは、リフレッシュ起動信号REFS1、REFS2を、バースト転送レジスタ３２からの読み出しデータの出力完了を待たずに出力した。このため、バースト動作中にリフレッシュ動作を開始でき、データ転送レートをさらに向上できる。
フルバースト動作中に、リフレッシュ保持部１２ｂは、リフレッシュ起動信号REFS1、REFS2をワード線WLの選択切り替え時に出力した。リフレッシュ動作をバースト動作の中断期間（ワード線の切り替え時）に合わせて実行することで、外部アクセスの妨げになるリフレッシュ動作の影響を最小限にできる。この結果、フルバースト動作中にリフレッシュ動作を割り込ませた場合にもデータ転送レートが低下することを防止できる。
【００７４】
バーストアドレスカウンタ２０は、アクセスコマンドに対応して供給されるアドレス信号ADDに応じて、バースト動作に必要な内部アドレス信号IADDを順次生成した。バースト動作に必要なアドレス信号を、擬似SRAM内部で生成することで、アドレス信号のスキューの影響を受けにくくできる。したがって、動作サイクルをアドレススキューに依存することなく短縮でき、データ転送レートをさらに向上できる。
【００７５】
データ入出力端子DQが無効であることを示すウエイト信号WAITを出力するウエイト端子を形成した。このため、擬似SRAMを搭載するシステムは、ウエイト信号WAITに応じて、最適なタイミングで擬似SRAMをアクセスできる。例えば、システムを管理するＣＰＵ等は、ウエイト信号WAITの出力中に別のデバイスをアクセスできる。この結果、システムバスの使用効率を向上できる。
【００７６】
/UB、/LB信号に応じて、書き込みデータの入力および読み出しデータの出力をマスクしたので、データ信号DQのビット幅が大きい場合にも、擬似SRAMを搭載するシステムは、データ信号DQを効率よく書き込み、効率よく読み出すことができる。
書き込み動作期間おいて、比較的遅いタイミングで動作するコラムスイッチをオフすることで書き込みデータをマスクしたので、書き込みデータのマスク制御を容易にできる。
【００７７】
モード設定制御回路は、アドレス端子およびコマンド端子に所定の論理値の信号を４回連続して受けた後、コマンド端子に供給される信号CODE5、CODE6を、読み出しレイテンシLTCおよびバースト長BLを設定する設定信号として受信した。このため、動作モードを設定するための専用の端子を不要にできる。
バースト動作時に、読み出しデータがバースト転送レジスタ３２のデータレジスタに転送した後、メモリセルアレイ２８を非活性化した。バースト読み出し時にメモリセルアレイ２８を迅速に非活性化することで、リフレッシュ要求または次のアクセス要求に対する動作を早く開始できる。この結果、データ転送レートを向上できる。
【００７８】
図１４は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のタイミング制御回路２２、リード／ライトアンプ３０およびバースト転送レジスタ３２の代わりに、タイミング制御回路３８、リード／ライトアンプ４０およびバースト転送レジスタ４２が形成されている。リード／ライトアンプ４０とバースト転送レジスタ４２とを接続するデータバスDBのビット幅は、コモンデータバスCDBのビット幅と同じである。その他の構成は、第１の実施形態と同じである。
【００７９】
タイミング制御回路３８は、バースト動作時に、クロック信号CLKの各立ち上がりエッジに同期してリードアンプイネーブル信号RAENもしくはライトアンプイネーブル信号WAENを出力する。バースト転送レジスタ４２は、リード／ライトアンプ４０からの読み出しデータをコモンデータバスCDBを介してデータ出力制御回路３４に直接転送する。すなわち、読み出しデータは、並列直列変換されない。また、バースト転送レジスタ４２は、データ入力制御回路３６からの書き込みデータをデータバスDBを介してリード／ライトアンプ４０に直接出力する。すなわち、書き込みデータは、直列並列変換されない。
【００８０】
図１５は、図１４に示した擬似SRAMのフルバースト読み出し動作を示している。第１の実施形態（図５）と同じ動作については詳細な説明を省略する。
図１５では、アクセスコマンドを受信した直後にリフレッシュ要求が発生する。すなわち、リフレッシュ動作は、読み出し動作の後に実行される。この例では、読み出しレイテンシLTCは"４"に設定されている。
【００８１】
まず、０番目のCLK信号の立ち上がりエッジに同期して、読み出しコマンドが供給され、図２に示した調停回路１２は、アクセス信号ACSZを出力する（図１５（ａ））。調停回路１２のリフレッシュ判定部１２ａは、読み出しコマンドが供給された後、リフレッシュ要求信号REFZを受信する。このため、リフレッシュイネーブル信号REFENZは、低レベルに保持される（図１５（ｂ））。コマンド発生部１２ｃは、アクセス信号ACSZに応答してアクティブ信号ACTZを出力する（図１５（ｃ））。アクティブ信号ACTZの高レベルへの変化により、メモリセルアレイ２８の状態は、スタンバイ状態STBYからアクティブ状態ACTVに変化する。
【００８２】
次に、バースト信号BSTZが高レベルに変化し、ウエイト信号WAITが所定の期間高レベルに変化する。タイミング制御回路３８は、３-６番目のクロック信号CLKの各立ち上がりエッジに同期してリードアンプイネーブル信号RAENを出力する（図１５（ｄ））。レイテンシ制御回路１６は、３-６番目のクロック信号CLKの立ち上がりエッジに同期してバーストクロック信号BCLKを出力する（図１５（ｅ））。そして、読み出し動作が実行され、データバスDBに読み出しデータDn-3、Dn-2、Dn-1、Dnが順次出力される（図１５（ｆ））。
【００８３】
この実施形態では、リード／ライトアンプ４０は、読み出しデータDn-3、Dn-2、Dn-1、Dnを、クロック信号CLK毎に出力する。このため、メモリセルアレイ２８は、４番目の読み出しデータDnをリード／ライトアンプ４０に転送するまで動作する必要がある。このため、アクティブ状態ACTVの期間は、第１の実施形態（図５）より１クロックサイクル長くなる（図１５（ｇ））。
【００８４】
読み出し動作の完了後、リフレッシュ動作が実行される（図１５（ｈ））。リフレッシュ動作は、第１の実施形態（図５）より１クロックサイクル遅れて実行される。このため、フルバースト動作における次の読み出し動作の開始も１クロックサイクル遅れる。したがって、データ転送レートは、図５に比べて低くなる。
しかし、擬似SRAMにおいてバースト動作を可能にし、バースト動作の合間にリフレッシュ動作を実行することで、データ転送レートは、従来に比べ高くなる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８５】
図１６は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドデコーダ１４、バースト制御回路１６、モード設定制御回路１８、およびバースト転送レジスタ３２の代わりに、コマンドデコーダ４４、バースト制御回路４６（第１バースト制御回路）、モード設定制御回路４８およびバースト転送レジスタ５０が形成されている。その他の構成は、第１の実施形態と同じである。
【００８６】
コマンドデコーダ４４は、コマンド端子を介して読み出しコマンドおよび書き込みコマンドを受信したとき、読み出し制御信号RDZおよび書き込み制御信号WRZをそれぞれ出力する。バースト制御回路４６は、読み出し動作時に読み出し制御信号RDZを受け、読み出しレイテンシ信号RLTCに応じた回数だけクロック数をカウントした後に、バースト長BLに応じた回数だけ読み出しバーストクロック信号RBCLKを出力する。また、バースト制御回路４６は、書き込み動作時に書き込み制御信号WRZを受け、書き込みレイテンシ信号WLTCに応じた回数だけクロック数をカウントした後に、バースト長BLに応じた回数だけ書き込みバーストクロック信号WBCLKを出力する。
【００８７】
モード設定制御回路４８は、外部から設定可能なモードレジスタを有している。モードレジスタには、バースト長BL、読み出しレイテンシRLTC、書き込みレイテンシWLTCが設定される。設定された値は、バースト長信号BL、読み出しレイテンシ信号RLTCおよび書き込みレイテンシ信号WLTCとして、バースト制御回路４６に出力される。読み出しレイテンシRLTCは、読み出しコマンドが供給されてから最初のデータが出力されるまでのクロック数である。より詳細には、読み出しレイテンシRLTCは、読み出し動作時にチップイネーブル信号/CEの立ち下がりエッジから最初のデータが出力されるまでのクロック数を示す。
書き込みレイテインシWLTCは、書き込みコマンドが供給されてから最初のデータが入力されるまでのクロック数である。より詳細には、書き込みレイテインシWLTCは、書き込み動作時にチップイネーブル信号/CEの立ち下がりエッジから最初のデータが入力されるまでのクロック数を示す。このように、この実施形態は、読み出し動作および書き込み動作それぞれについてレイテンシが設定できることを特徴としている。
【００８８】
バースト転送レジスタ５０は、データを保持する複数のデータレジスタ（DT0、DT1等）を有している。バースト転送レジスタ５０は、リード／ライトアンプ３０からの並列の読み出しデータを直列データに変換し、読み出しバーストクロック信号RBCLKに同期してコモンデータバスCDBに出力する。また、バースト転送レジスタ５０は、コモンデータバスCDBからの直列の書き込みデータを並列データに変換し、書き込みバーストクロック信号WBCLKに同期してリード／ライトアンプ３０に出力する。
【００８９】
図１７および図１８は、図１６に示したバースト制御回路４６の詳細を示している。図１７は、バースト制御回路４６のうち読み出し動作時に読み出しバーストクロック信号RBCLKおよびウエイト信号WAITを生成する回路を示している。図１８は、バースト制御回路４６のうち書き込み動作時に書き込みバーストクロック信号WBCLKを生成する回路を示している。
図１７において、バースト制御回路４６は、クロック生成回路４６ａ、７ビットのシフトレジスタ４６ｂ、読み出しバーストクロック信号RBCLKを出力する組み合わせ回路４６ｃ、ウエイト信号WAIT1を出力するフリップフロップ回路１６ｃ、ウエイト制御回路１６ｄ、遅延回路DLYおよびパルス生成回路PLSを有している。クロック生成回路４６ａは、チップイネーブル信号/CEが低レベルのときに動作し、クロック信号CLKを内部クロック信号RCLK1として出力する。クロック生成回路４６ａは、アクセスコマンドとして供給されるチップイネーブル信号/CE（コマンド信号）がアクティブレベル（低レベル）に変化したことを検出する検出回路として動作する。
【００９０】
シフトレジスタ４６ｂおよび組み合わせ回路４６ｃは、第１の実施形態のシフトレジスタ１６ａおよび組み合わせ回路１６ｂ（図６）とほぼ同じ回路である。このため、シフトレジスタ４６ｂおよび組み合わせ回路４６ｃの基本的な動作は、第１の実施形態（図７）と同じである。組み合わせ回路４６ｃの２入力NANDゲートおよびインバータに付した数字は、読み出しレイテンシRLTCの値に対応している。例えば、読み出しレイテンシRLTCが"４"に設定されているとき、"４"が付してあるNANDゲートのみが活性化される。
組み合わせ回路４６ｃは、出力イネーブル信号/OEが低レベル（＝RDZ信号が高レベル）のときに、チップイネーブル信号/CEの供給（読み出しコマンドの供給）から読み出しレイテインシRLTCに対応するクロック数だけ遅れて、バースト長BLに応じた回数だけ読み出しバーストクロック信号RBCLKを出力する。すなわち、シフトレジスタ４６ｂおよび組み合わせ回路４６ｃは、チップイネーブル信号/CEがアクティブレベルに変化してから所定時間を計測した後に読み出しバーストクロック信号RBCLKの出力を開始する出力制御回路として動作する。
ウエイト信号WAITを生成する回路は、第１の実施形態と同じであるため、説明を省略する。
【００９１】
図１８において、バースト制御回路４６は、クロック生成回路４６ｄ、８ビットのシフトレジスタ４６ｅおよび書き込みバーストクロック信号WBCLKを出力する組み合わせ回路４６ｆを有している。クロック生成回路４６ｄは、チップイネーブル信号/CEが低レベルのときに動作し、クロック信号CLKを内部クロック信号WCLK1として出力する。クロック生成回路４６ｄは、アクセスコマンドとして供給されるチップイネーブル信号/CE（コマンド信号）がアクティブレベルに変化したことを検出する検出回路として動作する。
【００９２】
シフトレジスタ４６ｅおよび組み合わせ回路４６ｆは、図１７に示したシフトレジスタ４６ｂおよび組み合わせ回路４６ｃと同じである。組み合わせ回路４６ｆの２入力NANDゲートおよびインバータに付した数字は、書き込みレイテインシWLTCの値に対応している。例えば、書き込みレイテインシWLTCが"４"に設定されているとき、"４"が付してあるNANDゲートのみが活性化される。
組み合わせ回路４６ｆは、ライトイネーブル信号/WEが低レベル（＝WRZ信号が高レベル）のときに、チップイネーブル信号/CEの供給（書き込みコマンドの供給）から書き込みレイテインシWLTCに対応するクロック数だけ遅れて、バースト長BLに応じた回数だけ書き込みバーストクロック信号WBCLKを出力する。すなわち、シフトレジスタ４６ｅおよび組み合わせ回路４６ｆは、チップイネーブル信号/CEがアクティブレベルに変化してから所定時間を計測した後に書き込みバーストクロック信号WBCLKの出力を開始する出力制御回路として動作する。シフトレジスタ４６ｅおよび組み合わせ回路４６ｆの基本的な動作は、第１の実施形態（図７）と同じである。
【００９３】
図１９は、図１６に示したモード設定制御回路４８内のモードレジスタの設定方法を示している。
モードレジスタは、所定のコマンドCMD（CMD1、CMD2、CMD3、CMD4）および所定のアドレスADD（CODE1、CODE2、CODE3、CODE4）が４回連続して供給された後、アドレス端子に所定のコードCODE5が供給されることで設定される。すなわち、モードレジスタは、コードCODE5を、動作モードを設定する設定信号として受信する。モードレジスタを設定するためのクロックサイクル数は、第１の実施形態に比べ１つ少なくなる。
【００９４】
この実施形態では、コードCODE5として供給される１バイトのアドレスA7-A0のうち、下位の２ビットによりバースト長BLが設定され、次の３ビットにより読み出しレイテンシRLTCが設定され、上位の３ビットにより書き込みレイテインシWLTCが設定される。読み出しレイテンシRLTCは、"１"から"８"まで８通りの設定が可能である。書き込みレイテインシWLTCは、"０"から"７"まで８通りの設定が可能である。このように、読み出し動作時と書き込み動作時とで、レイテンシは独立に設定可能である。換言すれば、図１６に示したバースト制御回路４６は、読み出し動作時と書き込み動作時とで、それぞれ独立のタイミングでバーストクロック信号RBCLK、WBCLKを生成できる。この結果、擬似SRAMを搭載するシステムの使い勝手が向上する。
【００９５】
図２０は、第３の実施形態の擬似SRAMにおけるバーストモード時の読み出し動作を示している。読み出し動作の基本的なタイミングは、第１の実施形態（図７および図９）と同じであるため、第１の実施形態と同じ動作については説明を省略する。この例では、読み出しレイテンシRLTCは"４"に設定されている。
まず、図１７に示したクロック生成回路４６ａは、チップイネーブル信号/CEの低レベルにより活性化され、内部クロック信号RCLK1の出力を開始する（図２０（ａ））。チップイネーブル信号/CEの低レベルと出力イネーブル信号/OEの低レベルにより、読み出し制御信号RDZが出力される（図２０（ｂ））。シフトレジスタ４６ｂは、２番目のクロック信号CLKに同期してカウント信号BCNT3を高レベルに変化させる（図２０（ｃ））。
【００９６】
組み合わせ回路４６ｃは、高レベルの読み出し制御信号RDZおよびカウント信号BCNT3により活性化され、クロック信号CLKを読み出しバーストクロック信号RBCLKとして出力する（図２０（ｄ））。すなわち、３番目のクロック信号CLKに同期して読み出しバーストクロック信号RBCLKの出力が開始される。
この後、第１の実施形態と同様にして、読み出しバーストクロック信号RBCLKに同期して読み出しデータが順次出力される。擬似SRAMを搭載するシステムは、４番目のクロック信号CLKの立ち上がりエッジに同期して最初の読み出しデータを受信する（図２０（ｅ））。
【００９７】
図１６に示したバーストアドレスカウンタ２０は、読み出しバーストクロック信号RBCLKの出力開始に同期してバースト制御回路４６から出力される制御信号を、タイミング制御回路２２を介して受信することによりカウントアップされ、その値を内部アドレス信号IADDとして出力する（図２０（ｆ））。
なお、図示していないが、読み出しレイテンシRLTCが"１"に設定されているとき、組み合わせ回路４６ｃは常に活性化される。このため、最初の読み出しバーストクロック信号RBCLKは、０番目のクロック信号CLKに同期して出力される。そして、読み出しデータは、１番目のクロック信号CLKに同期してシステムが受信できるタイミングで出力される。
【００９８】
図２１は、第３の実施形態の擬似SRAMにおけるバーストモード時の書き込み動作を示している。第１の実施形態（図１０）と同じ動作については説明を省略する。この例では、書き込みレイテンシWLTCは"４"に設定されている。
まず、図１８に示したクロック生成回路４６ｄは、書き込み制御信号WRZの出力により活性化され、内部クロック信号WCLK1の出力を開始する（図２１（ａ））。チップイネーブル信号/CEの低レベルと書き込みイネーブル信号/WEの低レベルにより、書き込み制御信号WRZが出力される（図２１（ｂ））。シフトレジスタ４６ｅは、３番目のクロック信号CLKに同期してカウント信号BCNT4を高レベルに変化させる（図２１（ｃ））。
【００９９】
組み合わせ回路４６ｆは、高レベルの書き込み制御信号WRZおよびカウント信号BCNT4により活性化され、クロック信号CLKを書き込みバーストクロック信号WBCLKとして出力する（図２１（ｄ））。すなわち、４番目のクロック信号CLKに同期して書き込みバーストクロック信号WBCLKの出力が開始される。
また、擬似SRAMを搭載するシステムは、例えば、３番目のクロック信号CLKの立ち下がりエッジに同期して最初の書き込みデータを擬似SRAMに出力する（図２１（ｅ））。擬似SRAMは、４番目のクロック信号の立ち上がりエッジに同期してこの書き込みデータを受信し、コモンデータバスCDBに転送する（図２１（ｆ））。コモンデータバスCDB上の書き込みデータは、書き込みバーストクロック信号WBCLKに同期して、データバスDB（DB0またはDB1）に転送される。
【０１００】
図１６に示したバーストアドレスカウンタ２０は、書き込みバーストクロック信号WBCLKの出力開始に同期してバースト制御回路４６から出力される制御信号を、タイミング制御回路２２を介して受信することによりカウントアップされ、その値を内部アドレス信号IADDとして生成する（図２１（ｇ））。この後、順次供給される書き込みデータは、書き込みバーストクロック信号WBCLKに同期してデータバスDBに転送され、メモリセルMCに書き込まれる。
なお、図示していないが、書き込みレイテインシWLTCが"０"に設定されているとき、組み合わせ回路４６ｆは常に活性化される。このため、最初の書き込みバーストクロック信号WBCLKは、０番目のクロック信号CLKに同期して出力される。このとき、擬似SRAMを搭載するシステムは、擬似SRAMが０番目のクロック信号CLKに同期して受信できるタイミングで、書き込みデータを出力する。
【０１０１】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、チップイネーブル信号/CEが変化してから所定のレイテンシRLTC、WLTC後に読み出しデータの出力または書き込みデータの入力が開始されるため、擬似SRAMを搭載するシステムは、擬似SRAMを容易に制御できる。すなわち、システム構成を簡易にできる。なお、擬似SRAMは、チップイネーブル信号/CEの変化をトリガとしてデータの入出力動作を開始する。このため、本発明は、クロック同期式の擬似SRAMおよびクロック非同期式の擬似SRAMの双方に適用できる。
【０１０２】
外部から設定可能なモードレジスタに保持されたレイテンシRLTC、WLTCに応じて、読み出しデータの出力開始タイミングおよび書き込みデータの入力開始タイミングが設定できる。このため、レイテンシRLTC、WLTCを、システムの性能に応じて最適に設定できる。
モードレジスタは、読み出しレイテンシRLTCおよび書き込みレイテンシWLTCをそれぞれ独立に設定できる。このため、システムの特性に合わせてレイテンシRLTC、WLTCを自在に設定でき、システムの性能を向上できる。
【０１０３】
図２２は、本発明の半導体メモリの第４の実施形態を示している。第１および第３の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドデコーダ１４、バースト制御回路１６、モード設定制御回路１８、およびバースト転送レジスタ３２の代わりに、コマンドデコーダ４４、バースト制御回路５２、モード設定制御回路５４およびバースト転送レジスタ５０が形成されている。その他の構成は、第１の実施形態と同じである。コマンドデコーダ４４およびバースト転送レジスタ５０は、第２の実施形態と同じ回路である。
【０１０４】
バースト制御回路５２は、読み出し動作時に、読み出し制御信号RDZおよび出力イネーブル信号/OEに応じて読み出しバーストクロック信号RBCLKを生成する。また、バースト制御回路５２は、書き込み動作時に、書き込み制御信号WRZおよび書き込みイネーブル信号/WEに応じて書き込みバーストクロック信号WBCLKを生成する。
モード設定レジスタ５０は、予め決められた所定の読み出しレイテンシ信号RLTCおよび書き込みレイテンシ信号WLTCを出力する。
【０１０５】
図２３および図２４は、図２２に示したバースト制御回路５２の詳細を示している。図２３は、バースト制御回路５２のうち読み出し動作時に読み出しバーストクロック信号RBCLKおよびウエイト信号WAITを生成する回路を示している。図２４は、バースト制御回路５２のうち書き込み動作時に書き込みバーストクロック信号WBCLKを生成する回路を示している。
図２３に示したバースト制御回路５２は、クロック生成回路４６ａにチップイネーブル信号/CEの代わりに出力イネーブル信号/OEが供給されることを除き第３の実施形態（図１７）と同じである。バースト制御回路５２のシフトレジスタ４６ｂおよび組み合わせ回路４６ｃは、出力イネーブル信号/OEがアクティブレベルに変化してから所定時間を計測した後に読み出しバーストクロック信号RBCLKの出力を開始する出力制御回路として動作する。
【０１０６】
図２４に示したバースト制御回路５２は、クロック生成回路４６ｄに、チップイネーブル信号/CEの代わりに書き込みイネーブル信号/WEが供給されることを除き、第３の実施形態（図１８）と同様である。バースト制御回路５２のシフトレジスタ４６ｅおよび組み合わせ回路４６ｆは、書き込みイネーブル信号/WEがアクティブレベルに変化してから所定時間を計測した後に書き込みバーストクロック信号WBCLKの出力を開始する出力制御回路として動作する。
【０１０７】
図２５は、図２２に示したモード設定制御回路５４の詳細を示している。
モード設定制御回路５４は、モードレジスタ５４ａと、モードレジスタ５４ａの８ビットの出力A0-A7にそれぞれ接続されたスイッチ回路５４ｂを有している。モードレジスタ５４ａは、第３の実施形態のモードレジスタと同じであり、図１９で説明した方法によりバースト長BL、読み出しレイテンシRLTCおよび書き込みレイテンシWLTCが設定可能である。
各スイッチ回路５４ｂは、電源電圧VDDに接続されたスイッチSW1、接地電圧VSSに接続されたスイッチSW2およびモードレジスタ５４ａの出力の一つに接続されたスイッチSW3を有している。スイッチSW1、SW2、SW3のいずれかは、擬似SRAMの製造工程（配線工程）において導通される。
【０１０８】
より詳細には、配線工程で使用する２枚のホトマスクが、予め製作される。一方のホトマスクには、全てのスイッチ回路５４ｂのスイッチSW3を導通する配線パターンが形成されている。他方のホトマスクには、全てのスイッチ回路５４ｂにおいて、スイッチSW1またはスイッチSW2を導通する配線パターンが形成されている。そして、製造工程で使用するホトマスクに応じて、モードレジスタ５４ａの値に応じてバースト長BLおよびレイテンシRLTC、WLTCを変更できる製品と、バースト長BLおよびレイテンシRLTC、WLTCが所定値に固定される製品とが製造される。
モード設定制御回路５４は、ホトマスクの配線パターンに対応して擬似SRAMの基板上に形成されたスイッチ（SW1、SW2、SW3のいずれか）に応じてバースト長BLおよびレイテンシRLTC、WLTCを出力する。バースト制御回路５２は、モード設定制御回路５４から出力されるバースト長BLおよびレイテンシRLTC、WLTCに応じたタイミングでバーストクロック信号RBCLK（またはWBCLK）を出力する。換言すれば、バースト制御回路５２は、スイッチ回路５４ｂの導電パターンの接続先の電圧値に応じたレイテンシRLTC（またはWLTC）に対応する時間を計測し、計測後にバーストクロック信号RBCLK（またはWBCLK）の出力を開始する。
【０１０９】
図２６は、第４の実施形態の擬似SRAMにおけるバーストモード時の読み出し動作を示している。この例では、読み出しレイテンシRLTCは"２"に設定されている。読み出しレイテンシRLTCは、出力イネーブル信号/OEが活性化されてから、最初の読み出しデータが出力されるまでのクロック数である。
バースト制御回路５２は、読み出し動作時に、出力イネーブル信号/OEの活性化に応答して内部クロック信号RCLK1の出力を開始する（図２６（ａ））。以降のバースト読み出し動作の基本的なタイミングは、第３の実施形態（図２０）と同じであるため、説明を省略する。
【０１１０】
図２７は、第４の実施形態の擬似SRAMにおけるバーストモード時の書き込み動作を示している。この例では、書き込みレイテンシWLTCは"２"に設定されている。書き込みレイテンシWLTCは、書き込みイネーブル信号/WEが活性化されてから、最初の書き込みデータが入力されるまでのクロック数である。
バースト制御回路５２は、書き込み動作時に、書き込みイネーブル信号/WEの活性化に応答して内部クロック信号WCLK1の出力を開始する（図２７（ａ））。以降のバースト書き込み動作の基本的なタイミングは、第３の実施形態（図２１）と同じであるため、説明を省略する。
【０１１１】
以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、ホトマスクの切り替えにより、レイテンシRLTC、WLTCを設定可能にしたので、出荷される半導体メモリの製品仕様（動作周波数等）に応じて、レイテンシRLTC、WLTCを設定できる。特に、同一の製造プロセスを使用して製造され、動作周波数に十分余裕がある擬似SRAMを、ホトマスクの切替により動作周波数に応じた複数の製品として出荷する場合に有効である。
【０１１２】
図２８は、本発明の半導体メモリの第５の実施形態を示している。第１および第３の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドデコーダ１４、バースト制御回路１６、モード設定制御回路１８、およびバースト転送レジスタ３２の代わりに、コマンドデコーダ４４、バースト制御回路４６、モード設定制御回路５６およびバースト転送レジスタ５０が形成されている。その他の構成は、第１の実施形態と同じである。コマンドデコーダ４４、バースト制御回路４６およびバースト転送レジスタ５０は、第２の実施形態と同じ回路である。
【０１１３】
図２９は、モード設定制御回路５６の詳細を示している。
モード設定制御回路５６は、モードレジスタ５６ａと、モードレジスタ５６ａの８ビットの出力A0-A7をそれぞれ受けるモード設定回路５６ｂとを有している。モードレジスタ５６ａは、第３の実施形態のモードレジスタと同じであり、図１９で説明した方法によりバースト長BL、読み出しレイテンシRLTCおよび書き込みレイテンシWLTCが設定可能である。
各モード設定回路５６ｂは、１ビットのデータがそれぞれプログラムされる２つのヒューズ回路５６ｃを有している。ヒューズ回路５６ｃは、擬似SRAMの電源投入時に一時的に高レベルになるスタータ信号STTZ（パワーオンリセット信号）により初期化され、ヒューズFS1、FS2のプログラム状態に応じた論理値を出力する。ヒューズFS1がプログラムされているとき（溶断状態）、信号V1は低レベルに変化し、信号/V1は高レベルに変化する。ヒューズFS1がプログラムされていないとき（未溶断状態）、信号V1は高レベルに変化し、信号/V1は低レベルに変化する。同様に、ヒューズFS2がプログラムされているとき（溶断状態）、信号V2は低レベルに変化し、信号/V2は高レベルに変化する。ヒューズFS2がプログラムされていないとき（未溶断状態）、信号V2は高レベルに変化し、信号/V2は低レベルに変化する。
【０１１４】
この実施形態では、モードレジスタ５６ａの値に応じてバースト長BLおよびレイテンシRLTC、WLTCを変更できる製品を製造する場合、試験工程において、全てのモード設定回路５６ｂのヒューズFS1、FS2は、未溶断の状態にされる。このとき、図の一番下のNANDゲートが低レベルを出力し、CMOS伝達ゲートがオンする。そして、モードレジスタ５６ａに設定されている値が、バースト長BLおよびレイテンシRLTC、WLTCとして出力される。
製造工程において、バースト長BLおよびレイテンシRLTC、WLTCを所定の値に固定する場合、全てのモード設定回路５６ｂにおいて、ヒューズF1またはヒューズF2が溶断される。このとき、CMOS伝達ゲートはオフし、モードレジスタ５６ａの出力はマスクされる。ヒューズF1が溶断され、ヒューズF2が溶断されない場合、接地電圧VSSが出力される。ヒューズF2が溶断され、ヒューズF1が溶断されない場合、電源電圧VDDが出力される。すなわち、モード設定回路５６ｂは、ヒューズF1、F2のプログラム状態に応じて高レベルまたは低レベルを出力する。すなわち、バースト長BLおよびレイテンシRLTC、WLTCが所定値に固定された製品が製造される。
【０１１５】
このように、モード設定制御回路５６は、ヒューズFS1、FS2のプログラム状態に応じて、バースト制御回路４６にバースト長BLおよびレイテンシRLTC、WLTCを出力する。換言すれば、バースト制御回路４６は、ヒューズFS1、FS2のプログラム状態に応じたレイテンシRLTC（またはWLTC）に対応する時間を計測し、計測後にバーストクロック信号RBCLK（またはWBCLK）の出力を開始する。
バースト読み出し動作およびバースト書き込み動作は、第３の実施形態と同じであるため、説明を省略する。
【０１１６】
以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、ヒューズFS1、FS2のプログラムにより、レイテンシRLTC、WLTCを設定可能にしたので、プローブ試験で評価した最高動作周波数に応じてヒューズFS1、FS2をプログラムすることで、製造された擬似SRAMの実力に応じて上記所定時間を設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造される擬似SRAMを、動作周波数の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１１７】
なお、上述した第１および第２の実施形態では、バースト読み出し動作時のレイテンシLTCが"４"に設定されている例について述べた。本発明はこれに限定されるものではない。レイテンシLTCは、クロック周期に応じて最適な値に設定すればよい。
バースト長BLおよびレイテンシLTCをモードレジスタに設定するコードCODE5、CODE6をアドレス端子で受信した例について述べた。本発明はこれに限定されるものではない。例えば、コマンド端子あるいはデータ端子で受信してもよい。
上述した第３ないし第５の実施形態では、読み出しレイテンシRLTCと書き込みレイテインシWLTCとを独立に設定した例について述べた。本発明はこれに限定されるものではない。例えば、図３０に示すように、モードレジスタのビットA4-A2を読み出しレイテンシRLTCと書き込みレイテインシWLTCとで共通にしてもよい。あるいは、書き込みレイテインシWLTCを常に読み出しレイテンシRLTCより"１"小さく設定してもよい。この場合、モードレジスタのビット数を減らすことができる。
【０１１８】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  キャパシタを有する揮発性のメモリセルで構成されるメモリセルアレイと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレッシュ制御回路と、
前記メモリセルアレイを連続してバーストアクセスするためのアクセスコマンドに対応して所定数のストローブ信号を出力する第１バースト制御回路と、
前記ストローブ信号にそれぞれ同期して、前記メモリセルアレイへのデータを連続して入力または前記メモリセルアレイからのデータを連続して出力するデータ入出力回路と、
前記リフレッシュ要求と前記アクセスコマンドとが競合したときに、リフレッシュ動作およびバーストアクセス動作のいずれを先に実行するかを判定する調停回路とを備えていることを特徴とする半導体メモリ。
【０１１９】
（付記２）  付記１記載の半導体メモリにおいて、
前記調停回路は、
前記バーストアクセス動作を優先するときに、該バーストアクセス動作中に前記リフレッシュ要求を保持するリフレッシュ保持部を備えていることを特徴とする半導体メモリ。
【０１２０】
（付記３）  付記２記載の半導体メモリにおいて、
前記所定数のストローブ信号の出力期間に対応してバースト信号を出力する第２バースト制御回路を備え、
前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記バースト信号の出力完了に応答して出力することを特徴とする半導体メモリ。
【０１２１】
（付記４）  付記２記載の半導体メモリにおいて、
前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記メモリセルアレイの動作後、前記データ入出力回路からのデータの出力完了を待たずに出力することを特徴とする半導体メモリ。
【０１２２】
（付記５）  付記２記載の半導体メモリにおいて、
所定数の前記メモリセルにそれぞれ接続された複数のワード線を備え、
前記アクセスコマンドに対応して、複数の前記ワード線を順次選択して前記メモリセルを順次アクセスするフルバースト動作機能を備え、
前記フルバースト動作中に前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記ワード線の選択切り替え時に出力することを特徴とする半導体メモリ。
【０１２３】
（付記６）  付記２記載の半導体メモリにおいて、
前記データ入出力回路は、前記メモリセルアレイからの並列の読み出しデータを直列データに変換するためのデータレジスタを備え、
前記リフレッシュ要求を保持している前記リフレッシュ保持部は、前記リフレッシュ動作を開始するためのリフレッシュ起動信号を、前記データレジスタが直列データの出力を完了する前に出力することを特徴とする半導体メモリ。
【０１２４】
（付記７）  付記１記載の半導体メモリにおいて、
前記調停回路は、
前記リフレッシュ動作を優先するときに、該リフレッシュ動作中に前記アクセスコマンドを保持するアクセス保持部を備えていることを特徴とする半導体メモリ。
【０１２５】
（付記８）  付記１記載の半導体メモリにおいて、
前記アクセスコマンドに対応して供給される外部アドレスを受け、該外部アドレスに連続する内部アドレスを順次生成するアドレスカウンタを備えていることを特徴とする半導体メモリ。
（付記９）  付記８記載の半導体メモリにおいて、
前記データ入出力回路は、前記外部アドレスおよび前記内部アドレスにより選択される前記メモリセルから出力される読み出しデータを保持し、保持した読み出しデータを前記ストローブ信号に同期してコモンデータバスに順次出力するデータレジスタを備えていることを特徴とする半導体メモリ。
【０１２６】
（付記１０）  付記９記載の半導体メモリにおいて、
前記メモリセルアレイは、前記読み出しデータが前記データレジスタに転送された後、非活性化されることを特徴とする半導体メモリ。
（付記１１）  付記８記載の半導体メモリにおいて、
前記データ入出力回路は、前記外部アドレスおよび前記内部アドレスにより選択される前記メモリセルへの書き込みデータを、前記ストローブ信号に同期して順次保持し、保持した書き込みデータを前記メモリセルアレイに出力するデータレジスタを備えていることを特徴とする半導体メモリ。
【０１２７】
（付記１２）  付記１記載の半導体メモリにおいて、
前記バースト制御回路は、前記ストローブ信号を外部クロック信号に同期して出力することを特徴とする半導体メモリ。
（付記１３）  付記１記載の半導体メモリにおいて、
内部回路を活性化するチップイネーブル信号を受信するチップイネーブル端子と、
外部アドレスが有効であることを示すアドレスステータス信号を受信するアドレスステータス端子とを備え、
前記調停回路は、前記チップイネーブル信号および前記アドレスステータス信号の少なくともいずれかが入力されたときに、前記アクセスコマンドの供給を検出することを特徴とする半導体メモリ。
【０１２８】
（付記１４）  付記１記載の半導体メモリにおいて、
前記アクセスコマンドの受信から読み出しデータが出力されるまでの期間、データ入出力端子が無効であることを示すウエイト信号を出力するウエイト端子を備えていることを特徴とする半導体メモリ。
（付記１５）  付記１記載の半導体メモリにおいて、
前記外部アドレスが有効であることを示すアドレスステータス信号を受信するアドレスステータス端子を備えている半導体メモリ。
【０１２９】
（付記１６）  付記１記載の半導体メモリにおいて、
データを入出力する複数のデータ入出力端子と、
前記データ入出力端子の所定数によりそれぞれ構成される複数のデータ端子群と、
前記データ端子群にそれぞれ伝達されるデータが有効であることを示すデータ有効信号を受信する複数のデータ有効端子とを備えていることを特徴とする半導体メモリ。
【０１３０】
（付記１７）  付記１６記載の半導体メモリにおいて、
前記データ入出力回路は、前記データ有効信号の無効時に、前記メモリセルアレイからの読み出しデータの出力を禁止する出力バッファを前記データ端子群に対応して備えていることを特徴とする半導体メモリ。
（付記１８）  付記１６記載の半導体メモリにおいて、
前記メモリセルと前記データ入出力回路とを接続するコラムスイッチと、
前記コラムスイッチの所定数によりそれぞれ構成され、前記データ端子群に対応するコラムスイッチ群と、
前記データ有効信号の無効時に、対応する前記コラムスイッチ群の前記コラムスイッチをオフする制御回路とを備えていることを特徴とする半導体メモリ。
【０１３１】
（付記１９）  付記１記載の半導体メモリにおいて、
前記バーストアクセス動作の進行を一時停止し、読み出しデータの出力を維持するためのバーストアドバンス信号を受信するバーストアドバンス端子を備えていることを特徴とする半導体メモリ。
（付記２０）  付記１記載の半導体メモリにおいて、
外部入力端子に所定の論理値の信号を複数回連続して受けた後、前記外部入力端子の少なくともいずれかに供給される信号を動作モードを設定する設定信号として受信するモード設定制御回路を備えていることを特徴とする半導体メモリ。
【０１３２】
（付記２１）  付記２０記載の半導体メモリにおいて、
前記モード設定制御回路は、前記アクセスコマンドの受信から読み出しデータの出力を開始するまでのクロック数であるレイテンシを設定するモードレジスタを備えていることを特徴とする半導体メモリ。
（付記２２）  付記２０記載の半導体メモリにおいて、
前記モード設定制御回路は、データを連続して入力または出力する回数であるバースト長を設定するモードレジスタを備えていることを特徴とする半導体メモリ。
【０１３３】
（付記２３）  付記１記載の半導体メモリにおいて、
前記第１バースト制御回路は、
前記アクセスコマンドとして供給されるコマンド信号の１つがアクティブレベルに変化したことを検出するレベル検出回路と、
前記レベル検出回路の検出から所定時間を計測した後に前記ストローブ信号の出力を開始する出力制御回路とを備えていることを特徴とする半導体メモリ。
【０１３４】
（付記２４）  メモリセルを有するメモリセルアレイと、
前記メモリセルアレイを連続してバーストアクセスするためのアクセスコマンドに対応して所定数のストローブ信号を出力する第１バースト制御回路と、
前記ストローブ信号にそれぞれ同期して、前記メモリセルアレイへのデータを連続して入力または前記メモリセルアレイからのデータを連続して出力するデータ入出力回路とを備え、
前記第１バースト制御回路は、
前記アクセスコマンドとして供給されるコマンド信号の１つがアクティブレベルに変化したことを検出するレベル検出回路と、
前記レベル検出回路の検出から所定時間を計測した後に前記ストローブ信号の出力を開始する出力制御回路とを備えていることを特徴とする半導体メモリ。
【０１３５】
（付記２５）  付記２４記載の半導体メモリにおいて、
前記第１バースト回路は、読み出し動作時に、前記コマンド信号の１つであるチップイネーブル信号のアクティブレベルを検出してから前記所定時間後に、前記メモリセルアレイからのデータを出力するための前記ストローブ信号の出力を開始することを特徴とする半導体メモリ。
（付記２６）  付記２４記載の半導体メモリにおいて、
前記第１バースト回路は、読み出し動作時に、前記コマンド信号の１つである出力イネーブル信号のアクティブレベルを検出してから前記所定時間後に、前記メモリセルアレイからのデータを出力するための前記ストローブ信号の出力を開始することを特徴とする半導体メモリ。
【０１３６】
（付記２７）  付記２４記載の半導体メモリにおいて、
前記第１バースト回路は、書き込み動作時に、前記コマンド信号の１つであるチップイネーブル信号のアクティブレベルを検出してから前記所定時間後に、前記メモリセルアレイへのデータを入力するための前記ストローブ信号の出力を開始することを特徴とする半導体メモリ。
（付記２８）  付記２４記載の半導体メモリにおいて、
前記第１バースト回路は、書き込み動作時に、前記コマンド信号の１つである書き込みイネーブル信号のアクティブレベルを検出してから前記所定時間後に、前記メモリセルアレイへのデータを入力するための前記ストローブ信号の出力を開始することを特徴とする半導体メモリ。
【０１３７】
（付記２９）  付記２４記載の半導体メモリにおいて、
前記出力制御回路は、読み出し動作時と書き込み動作時とで、それぞれ独立に前記所定時間を測定することを特徴とする半導体メモリ。
（付記３０）  付記２４記載の半導体メモリにおいて、
前記出力制御回路は、読み出し動作時と書き込み動作時とで共通の前記所定時間を測定することを特徴とする半導体メモリ。
【０１３８】
（付記３１）  付記２４記載の半導体メモリにおいて、
前記アクセスコマンドに対応して供給される外部アドレスを受け、該外部アドレスに連続する内部アドレスを順次生成するアドレスカウンタを備え、
前記アドレスカウンタは、前記ストローブ信号の出力の開始に応答して、前記内部アドレスを生成するためにカウントアップされることを特徴とする半導体メモリ。
（付記３２）  付記２４記載の半導体メモリにおいて、
前記所定時間を外部から設定可能なモードレジスタを備え、
前記第１バースト回路は、前記モードレジスタに設定された値に応じて前記所定時間を計測することを特徴とする半導体メモリ。
【０１３９】
（付記３３）  付記２４記載の半導体メモリにおいて、
半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成されたスイッチを備え、
前記第１バースト回路は、前記導電パターンの接続先の電圧値に応じて前記所定時間を計測することを特徴とする半導体メモリ。
（付記３４）  付記２４記載の半導体メモリにおいて、
前記所定時間を示す情報がプログラムされるヒューズを備え、
前記第１バースト回路は、前記ヒューズにプログラムされた情報に応じて前記所定時間を計測することを特徴とする半導体メモリ。
【０１４０】
付記７の半導体メモリでは、調停回路は、リフレッシュ動作を優先するときに、リフレッシュ動作中にアクセスコマンドを保持するアクセス保持部を有している。このため、リフレッシュ動作をバーストアクセス動作より優先して実行するときに、アクセス要求が消失することを防止できる。
付記１０の半導体メモリでは、メモリセルアレイは、読み出しデータがデータレジスタに転送された後、非活性化される。バースト読み出し時にメモリセルアレイを迅速に非活性化することで、リフレッシュ要求または次のアクセス要求に対する動作を早く開始できる。この結果、データ転送レートを向上できる。
【０１４１】
付記１２の半導体メモリでは、バースト制御回路は、ストローブ信号を外部クロック信号に同期して出力する。すなわち、リフレッシュを自動で実行するクロック同期の半導体メモリにおいても、データ転送レートを向上できる。
付記１８の半導体メモリでは、コラムスイッチは、メモリセルとデータ入出力回路とを接続する。コラムスイッチの所定数により、データ端子群に対応するコラムスイッチ群がそれぞれ構成されている。制御回路は、データ有効信号の無効時に、対応するコラムスイッチ群のコラムスイッチをオフする。書き込み動作期間おいて、コラムスイッチは比較的遅いタイミングで動作する。このため、書き込みデータを、コラムスイッチによりマスクすることで、書き込みデータのマスク制御を容易にできる。
【０１４２】
付記３２の半導体メモリでは、第１バースト回路は、モードレジスタに設定された値に応じて所定時間を計測する。
付記３３の半導体メモリでは、上記所定時間は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンの接続先の電圧値に応じて変更される。出荷される半導体メモリの製品仕様（動作周波数等）に応じて、所定時間を設定できる。特に、同一の製造プロセスを使用して製造され、動作周波数に十分余裕がある半導体メモリを、ホトマスクの切替により動作周波数に応じた複数の製品として出荷する場合に有効である。
【０１４３】
付記３４の半導体メモリでは、上記所定時間は、ヒューズのプログラムに応じて変更される。このため、例えば、プローブ試験で評価した最高動作周波数に応じてヒューズをプログラムすることで、製造された半導体メモリの実力に応じて上記所定時間を設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造される半導体メモリを、動作周波数の実力に応じて複数の製品に分類して出荷するときに有効である。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１４４】
本発明は、キャパシタを有する揮発性のメモリセルを有し、SRAMのインタフェースを有する半導体メモリに適用可能である。
【図面の簡単な説明】
【０１４５】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の調停回路の詳細を示すブロック図である。
【図３】図２の調停回路の動作を示すタイミング図である。
【図４】図２の調停回路の別の動作を示すタイミング図である。
【図５】図２の調停回路の別の動作を示すタイミング図である。
【図６】図１のバースト制御回路の詳細を示すブロック図である。
【図７】図６のバースト制御回路の動作を示すタイミング図である。
【図８】図１のモードレジスタの設定方法を示す説明図である。
【図９】第１の実施形態におけるバースト読み出し動作を示すタイミング図である。
【図１０】第１の実施形態におけるバースト書き込み動作を示すタイミング図である。
【図１１】/ADV信号の機能を示すタイミング図である。
【図１２】バースト読み出し動作における/LB、/UB信号の機能を示すタイミング図である。
【図１３】バースト書き込み動作における/LB、/UB信号の機能を示すタイミング図である。
【図１４】本発明の第２の実施形態を示すブロック図である。
【図１５】第２の実施形態におけるバースト読み出し動作を示すタイミング図である。
【図１６】本発明の第の実施形態を示すブロック図である。
【図１７】図１６のバースト制御回路の要部を示すブロック図である。
【図１８】図１６のバースト制御回路の別の要部を示すブロック図である。
【図１９】図１６のモードレジスタの設定方法を示す説明図である。
【図２０】第３の実施形態におけるバースト読み出し動作を示すタイミング図である。
【図２１】第３の実施形態におけるバースト書き込み動作を示すタイミング図である。
【図２２】本発明の第４の実施形態を示すブロック図である。
【図２３】図２２のバースト制御回路の要部を示すブロック図である。
【図２４】図２２のバースト制御回路の別の要部を示すブロック図である。
【図２５】図２２のモード設定制御回路の要部を示すブロック図である。
【図２６】第４の実施形態におけるバースト読み出し動作を示すタイミング図である。
【図２７】第４の実施形態におけるバースト書き込み動作を示すタイミング図である。
【図２８】本発明の第５の実施形態を示すブロック図である。
【図２９】図２８のモード設定制御回路の要部を示すブロック図である。
【図３０】モードレジスタの別の例を示す説明図である。
【符号の説明】
【０１４６】
１０‥リフレッシュ制御回路；１２‥調停回路；１４‥コマンドデコーダ；１６‥バースト制御回路；１８‥モード設定制御回路；２０‥バーストアドレスカウンタ；２２‥タイミング制御回路；２４‥アドレスラッチ；２６‥アドレスデコーダ；２８‥メモリセルアレイ；３０‥リード／ライトアンプ；３２‥バースト転送レジスタ；３４‥データ出力制御回路；３６‥データ入力制御回路；３８‥タイミング制御回路；４０‥リード／ライトアンプ；４２‥バースト転送レジスタ；４４‥コマンドデコーダ；４６‥バースト制御回路；４８‥モード設定制御回路；５０‥バースト転送レジスタ；５２‥バースト制御回路；５４、５６‥モード設定制御回路；ACSS‥アクセス起動信号；ACSZ‥アクセス信号；ACTZ‥アクティブ信号；ADD‥アドレス信号；/ADS‥アドレスステータス信号；/ADV‥バーストアドレスアドバンス信号；BCLK‥バーストクロック信号；BL‥バースト長信号；BSTZ‥バースト信号；CDB‥コモンデータバス；/CE‥チップイネーブル信号；CLK‥外部クロック信号；CMD‥コマンド信号；DB‥データバス；IADD‥内部アドレス信号；LTC‥レイテンシ信号；LAT‥アドレスラッチ信号；/LB‥ロウアーバイト信号；/OE‥出力イネーブル信号；RAEN‥リードアンプイネーブル信号；RBCLK‥読み出しバーストクロック信号；RDZ‥読み出し制御信号；REFENZ‥リフレッシュイネーブル信号；REFS1、REFS2‥リフレッシュ起動信号；REFZ‥リフレッシュ要求；RLTC‥読み出しレイテンシ、読み出しレイテンシ信号；RSTPZ‥リフレッシュストップ信号；/UB‥アッパーバイト信号；WAEN‥ライトアンプイネーブル信号；WAIT‥ウエイト信号；WBCLK‥書き込みバーストクロック信号；/WE‥ライトイネーブル信号；WLTC‥書き込みレイテンシ、書き込みレイテンシ信号；WRZ‥書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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