(57)【要約】【課題】機能の拡張・集約を容易にできるディジタル保護制御装置を提供する。【解決手段】ディジタル保護制御装置は、入力変換器１ｋを介して取り込んだ系統信号１ｌに基き主検出処理を施す保護演算手段１ａと、主検出側のディジタル入力／出力手段１ｂと、事故検出演算処理を施す保護演算手段１ｄと、事故検出側のディジタル入力／出力手段１ｅを有している。更に、手段１ａ，１ｃ，１ｄに共有メモリ１００を備え、各要素に通信コントローラを設けて全て定周期プロトコル通信手段で構成したシリアルバス３ａで接続する。シリアルバス３は、全ての要素がバス権を取ることが可能なバスマスタの機能を備えてなり、かつ、各要素間が定周期でデータ送信を行うので、リアルタイムな保護・制御が実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力系統のアナログ交流電気量を取り込み、前記電気量をディジタル量に変換するアナログ入力手段と、系統機器からの状態情報を取り込むディジタル入力及び前記系統機器に対する操作出力を出力するディジタル出力を行うディジタルＩ／Ｏ手段と、主検出の保護制御演算を行う保護演算手段と、事故検出の保護制御演算を行う事故検出手段と、設定操作及び状態表示を行うヒューマンインタフェース手段を備えたディジタル保護制御装置において、
前記保護演算手段と前記事故検出手段と主検出及び事故検出のディジタルＩ／Ｏ手段とを同一のシリアルバスに接続するとともに、前記各手段にグローバルメモリを備え、該グローバルメモリに格納されたデータを定周期で更新する通信手段を備えたことを特徴とするディジタル保護制御装置。
【請求項２】
請求項１において、前記各手段のグローバルメモリに書込み可能なアクセス権を各手段毎に設定し、自手段以外については読出しのみを許可するようにしたことを特徴とするディジタル保護制御装置。
【請求項３】
請求項１において、前記保護演算手段、前記事故検出手段及びディジタルＩ／Ｏ手段の送信タイミングを予め定めたタイミングに設定し、送信タイミングの競合を回避することを特徴とするディジタル保護制御装置。
【請求項４】
請求項１において、前記保護演算手段、前記事故検出手段、前記ディジタルＩ／Ｏ手段及び前記ヒューマンインタフェース手段を分散して配置することを特徴とするディジタル保護制御装置。
【請求項５】
電力系統のアナログ交流電気量を取り込み、前記電気量をディジタル量に変換するアナログ入力手段と、系統機器からの状態情報を取り込むディジタル入力及び前記系統機器に対する操作出力を出力するディジタル出力を行うディジタルＩ／Ｏ手段と、主検出の保護制御演算を行う保護演算手段と、事故検出の保護制御演算を行う事故検出手段と、設定操作及び状態表示を行うヒューマンインタフェース手段を備えたディジタル保護制御装置において、
前記保護演算手段と前記事故検出手段と主検出及び事故検出のディジタルＩ／Ｏ手段を第一のシリアルバスに接続し、前記ヒューマンインタフェース手段を第２のシリアルバスに接続するとともに、前記各手段にグローバルメモリを備え、該グローバルメモリに格納されたデータを定周期で更新する通信手段を備えたことを特徴とするディジタル保護制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル保護制御装置に係り、特に構成要素をシリアルバス結合し、各要素毎の拡張及び監視を容易とするディジタル保護制御装置に関する。
【背景技術】
【０００２】
従来のディジタル保護制御装置としては、例えば、特許文献１や非特許文献１に記載されているディジタル保護リレーが知られている。ディジタル保護リレーはアナログ入力部，ヒューマンインタフェース部を備えたディジタル演算処理部、入出力部、事故検出部、ＰＣＭ通信などの通信インタフェースを備えている。ディジタル演算処理部からのシステムバスに、アナログ入力部及びＰＣＭ通信インタフェース部が並列に接続（パラレル接続）され、入出力部はＩ／Ｏバスにパラレル接続されている。これらのバスは、ディジタル演算処理部がバスマスタとなり、各要素間のデータ転送を行なっている。
【０００３】
【特許文献１】特開2004−64892公報
【非特許文献１】平成14年電気学会電力・エネルギー部門大会』講演番号215
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術では、バスマスタが介在しないと各構成要素間のデータを転送できない。そのため、バスマスタの転送処理に多くの時間を割いており、処理負担にアンバランスが生じていた。
【０００５】
また、各構成要素が異常の場合、バスマスタであるディジタル演算処理部がデータを読み出して確認し、最終的には、出力部に異常を出力するようにしているため、各要素が自発的に異常出力できない制約があった。
【０００６】
さらに、機能拡張する場合、各プリント基板をパラレルバスに接続する必要があり、ユニットサイズ（実装可能な基板枚数）が制限されるため、バス拡張に制約があり、柔軟なシステム拡張に困難があった。また、パラレルバスで構成しているため、実装制約があった。
【０００７】
本発明の目的は、上記従来技術の問題点に鑑み、バスマスタの処理負担をなくし、各ユニットの標準化と拡張性を可能にするディジタル保護制御装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明のディジタル保護制御装置は、装置を構成する各要素を全て定周期プロトコル通信手段で構成したシリアルバスで接続し、各要素にグローバルメモリと通信コントローラとを備え、定周期毎にデータを更新するように構成していることを特徴とする。
【０００９】
定周期プロトコル通信手段のシリアルバスは、全てがバス権を取ることが可能なバスマスタの機能を備えてなり、各要素間が定周期でデータ送信を行う。定周期プロトコル通信手段は、予め定めたデータ転送周期で該当データを送り、全ての要素で送信データを受信する。
【００１０】
このような構成において、ハードリアルタイム制御が必須となる、電力系統保護・制御装置が実現できる。
【発明の効果】
【００１１】
本発明のディジタル保護制御装置は、各要素が共通のシリアルバスインタフェースを備え、それぞれが定周期でデータを送受できるので、要素毎の組み合わせの自由度が増し、装置構成の拡張や集約が容易にできる効果がある。
【００１２】
また、保護制御装置を構成するＣＰＵ演算手段のデータ転送に関わる処理負担を著しく低減できるため、ＣＰＵのリソースを本来の保護制御演算に多く割くことができ、ＣＰＵ本来の演算能力を高めることができる効果がある。
【００１３】
さらに、シリアルバス上には全てのデータが流れ、各要素が共有情報としてそのデータを入手できるので、相互監視が容易になる。また、シリアルデータであるため、データの検定を容易にでき、高信頼度化が図れる効果がある。
【発明を実施するための最良の形態】
【００１４】
本発明のディジタル保護制御装置はシリアルバス結合により構成し、各構成要素毎の入出力情報を共有する。以下、本発明の実施形態について図面を参照して説明する。
【実施例１】
【００１５】
図１は、本発明のディジタル保護制御装置の実施例１を示す構成図である。本装置は電力系統からの信号を取り込む入力変換器１ｋと、予め定めた演算処理に基づき主検出演算処理を施す保護演算手段１ａ、機器の接点情報を取り込むと共に機器に対し操作出力信号を与える主検出側のディジタル入力／出力手段１ｂを有している。また、入力変換器１ｋからの信号１ｌと予め定めた演算処理に基づき、フェールセーフ用途の事故検出演算処理を施す保護演算手段１ｄ、機器の接点情報を取り込むと共に機器に対し操作出力信号を与える事故検出側のディジタル入力／出力手段１ｅを有している。
【００１６】
さらに、通信ＨＵＢ１ｈと外部ネットワーク１ｉを経由して可搬形のＨＩ１ｊと接続し、通信を行うと共に、操作パネル１ｇと接続し操作情報を取り込むヒューマンインタフェース手段１ｃを設けている。また、ＰＣＭ通信機構４ｂ及び光モジュール４ｄと補助演算ＣＰＵ４ｃとで構成する拡張機能４ａを設けている。ＰＣＭ通信機構４ｂ及び光モジュール４ｄは、保護制御用の専用ネットワーク（ＰＣＭ通信網）に光ケーブル４ｅで結合する。
【００１７】
上記した各構成手段をリアルタイムシリアルバス３ａに接続するようにして、保護制御ユニットとして構成する。各構成要素において、保護演算手段１ａ,１ｄとＰＣＭ通信機構４ｂ,光モジュール４ｃ内には共有メモリ１００を、入力／出力手段１ｂ,１ｅには共有Ｉ／Ｏ１０１を予め備えている。
【００１８】
リアルタイムシリアルバス３ａは、伝送時間の最大遅延時間を保証した条件で動作させるものである。この最大遅延時間は、伝送速度とシリアルバスに接続された構成要素数で決定される最大の遅延時間のことを指す。一般には通信手段としてイーサネット（登録商標）通信を用い、プロトコルにTCP／IPを用いるが、通信上のデータの衝突を許容しており最大遅延時間については保証されていない。本実施例の通信は、各構成手段ごとに伝送線路を占有する時間を順番に割当てて、データ衝突がないようにしてデータ送信するところに特徴を持たせている。
【００１９】
次に、図１のシステムにおける動作を説明する。主検出演算処理を施す保護演算手段１ａと事故検出演算処理を施す保護演算手段１ｄは、アナログ入力信号を電気角7.5度刻みでアナログディジタル変換する。該変換されたデータを用いてフィルタ処理を施し、30度刻みで保護演算処理及び保護シーケンス処理を定周期的に行う。
【００２０】
演算した結果、系統に事故が発生したことを検出すると、遮断出力及び外部機器への動作指令出力をシリアルバス３ａを経由してディジタル入力／出力手段１ｂに出力する。事故検出部１ｄも同様に、シリアルバス３ａを経由してディジタル入力／出力手段１ｅに対して遮断出力及び外部機器への動作指令を出力する。上記、主検出の出力と、事故検出の出力とを、ＴｅｌＲＹ１ｆにて構成したＡＮＤ条件で最終的な遮断指令を出力する。
【００２１】
このように、シリアルバス経由で信号を送受できるため、大幅な省線化が図れるとともに、省線化による、実装の自由度を大幅に増すことができる。リアルタイムシリアルバス３については、保護制御装置のリアルタイム処理として必要な電気角30度(1.38msまたは1.66ms)以内に各構成要素間で、データ転送するようにすれば、装置としての電気角30度周期の性能を損なうことはない。
【００２２】
図２は、図１の装置の動作概要を示したものであり、図１の構成の動作に必須なデータ通信機能と共有メモリ（グローバルメモリ）及び共有Ｉ／Ｏの動作を示している。全体構成は主検出保護演算部２００ａ、事故検出演算部２００ｂ、HI部２００ｃ、PCM通信処理部２００ｄ、I／O部２００ｅからなり、通信機構２ｃ，２ｇ,２ｋ，２ｏを経由してグローバルメモリ２ｂ、２ｆ、２ｊ、２ｎとそれぞれ接続される。また、Ｉ／Ｏについては通信機構２ｔから補助リレー２ｑを駆動する補助リレードライバ２ｓへ出力するようにすると共に、外部機器情報を電気的に絶縁して入力するフォトカプラを介して入力する絶縁入力手段２ｒからの信号を入力する。
【００２３】
当然であるが、各演算部及びＩ／Ｏ部の電気的な絶縁をとるため、パルストランス２ｄ,２ｈ,２ｌ,２ｐ,２ｕを該通信部とシリアルバス200f間に実装する。すなわち、各通信手段が故障しても、シリアルバスの信号への影響が無いようにしている。
【００２４】
各通信機構は各グローバルメモリに対し、予め定めた周期でデータを順次更新するように動作する。グローバルメモリ１００には、シリアルバスに接続したそれぞれの演算機能毎にエリアを設けているので、重複することはない。
【００２５】
このことは、通信機構２ｃ内に時間管理手段２０ａを備えることで実現している。時間管理手段２０ａは、各構成要素間のタイミングを調整し、ほぼ同時の時刻を刻むように動作し、各構成要素に予め割当てた順番をタイミング規定して動作するようにすることでシリアルバスのアクセスを重複しないようにしている。
【００２６】
具体的には、時間管理手段２０ａにカウンタを備え、シリアルバス全体の動きに合わせるように、このカウンタを更新させ、予め定めたカウンタ値との一致によって、アクセス権を決定するように制御する。
【００２７】
さらに、演算機能毎に設けたエリアは各演算部より、アクセス可能であるが書込み操作については、自局宛に定めたエリアしか書込みができないようにしてデータ保証する。例えば、ＣＰＵ演算部(M)２ａはＭ−ＲＹ領域しか書込みすることができない。他のエリアについては読出しのみとなる。
【００２８】
Ｉ／Ｏ部においても、各通信機構が任意に読み出しは可能とする。書込みに対しては、主検出側のＣＰＵ２ａは主検出ＤＩ／ＤＯである１ｂに対してのみ書込み可能にしており、事故検出側ＤＩ／ＤＯである１ｅへは事故検出側のＣＰＵ２ｅでしか書込みできないようにしている。これは、主検出と事故検出は別ハードで実施するため、Ｉ／Ｏ基板は分けておき、単一部品の故障で不要動作が発生しないようにするためである。
【００２９】
図３は、図１及び２で説明した構成の動作概要を示している。通信機構(1)２ｃ、通信機構(2)２ｇ、通信機構(3)２ｋ、通信機構(4)２ｏは共有メモリＧＭ100と接続している。通信機構(1)２ｃから順番に周期ＴLAN毎にシリアルバス200fをアクセスできる権利を与え、データ書込みを行う。シリアルバス200fへのアクセス権がない通信機構はアクセス権が廻ってくるのを待機する。
【００３０】
通信機構(1)２ｃが動作完了すると、シリアルバス200fをアクセスできる権利を次の通信機構(2)２ｇに渡す。同様に、通信機構(2)２ｇはシリアルバス200fをアクセスしデータを書き込む。このような動作を順番に実施し、再度、通信機構(1)２ｃにアクサス権を廻すようにする。これら一連の動作を時間ＴCPU毎の一定時間で行うようにして、リアルタイム性を保証する。すなわち、データ転送の最大遅延時間を保証する。
【００３１】
次に、リアルタイムシリアルバスによる通信制御方法の詳細動作について説明する。図４は、図２に示す各演算部のＣＰＵ基板とリアルタイム通信部及びリアルタイムシリアルバス側との動作手順を時系列的に示すものである。
【００３２】
まず、ＣＰＵは定周期ＴCPU周期毎（例えば電気角30度毎）に、自局データの情報部とデータ部をインタフェースメモリに書き込む。このとき、シリアルバス側では一定間隔にアクセスする権利であるトークンを順番に回しながら、送信動作を行う。リアルタイム通信制御側では、自局宛のトークンを検出し、シリアルバス側に対し送信データを送信し、応答信号を待ち、応答信号確認後、送信終了情報を送出する。その後、トークンを次局に渡し、一連のサイクルを終了する。
【００３３】
この一連のサイクルは当然ながら、ＴCPU周期より短くなければリアルタイム性が保証できないため、十分短い間隔とする。しかも、全ての局の転送動作時間についても、ＴCPU周期より短くする。
【００３４】
このように構成することで、シリアルバスにてリアルタイムに情報を送受することができる。当然ながら、シリアル信号であるため、冗長符号をつけることで、通信不良の検出や、データ訂正することも可能であり、高信頼化できることは言うまでもない。
【００３５】
図５はＣＰＵ演算機構であるＭ−ＲＹ及びＦＤ−ＲＹ内部の構成例を示す。電力系統から入力変換器を介して電圧変換した入力信号(系統入力)を取り込み、サンプリングによる折返し誤差を防止するためのアナログフィルタ５ａによりフィルタリングする。マルチプレクサ５ｂにより、アナログフィルタ５ａの出力信号を順次切替えて、Ａ／Ｄ変換器５ｃにてディジタル信号に変換し、ディジタル信号を出力し、メモリ５ｄに格納する。
【００３６】
Ａ／Ｄ変換した後、マイクロコントローラ５ｆにて、系統事故時に発生する低次高調波成分を除去するディジタルフィルタ処理及び保護演算・シーケンス処理を実行する。マイクロコントローラ５ｆには、演算実行するＣＰＵコアと、浮動小数点演算機構ＦＰＵと、上記したフィルタ演算プログラム及び通信処理プログラムを予め格納しておくＲＯＷと、演算用ＲＡＭ、ならびに周辺回路と割込制御機構を備える。
【００３７】
タイミング制御回路５ｅは、定周期毎の通信周期を管理するもので、電気角30度毎のＣＰＵへの割込み信号の発行や、マルチプレクサ５ｂへのチャンネル切替信号、Ａ／Ｄ変換器５ｃへのＡ／Ｄ変換タイミング指令、メモリ５ｄへの書込み信号などを出力する。
【００３８】
リアルタイム通信部５ｉはドライバ５ｊ及びパルストランス５ｋを経由して、シリアルバス５ｍに接続する。リアルタイム通信部５ｉにグローバルメモリとしてインタフェースメモリ５ｉａを備える。リアルタイム通信部５ｉはマイクロコントローラ５ｆから書き込まれたデータをインタフェースメモリに蓄積し、このデータを定周期に各ユニットに分配するように動作する。
【００３９】
図６はヒューマンインタフェースの内部構成を示す。ＨＩ部１ｃは外部にリアルタイム通信シリアルバス６ｍとイーサネット（登録商標）LAN６ｓの２つのネットワークに対応する。ヒューマンインタフェース１ｃは、マイクロコントローラ６ｆ及びコントローラバス６ｉを備え、コントローラバス６ｉに演算・処理ワーク用ＲＡＭ６ｇ、データセーブ用メモリ６ｈ、リアルタイム通信部６ｉ及びＬＡＮ通信６ｐを密結合して接続する。コントローラ６ｆは図５で示した５ｆと同じ機能を有するが、格納されているプログラムが異なる。
【００４０】
ＬＡＮ通信６ｐはパルストランス６ｒを経由して、外部のネットワーク６ｓに出力すると共に、外部のネットワーク６ｓから信号を取り込む。イーサネット（登録商標）ＬＡＮからは図１に示したＨＵＢ１ｈを経由して、外部イーサネット（登録商標）ＬＡＮ１ｉに接続し、可搬ＨＩ１ｃとの通信情報を授受することで遠隔対応化が図れる。
【００４１】
また、リアルタイム通信部６ｉは図５に示したリアルタイム通信部５ｉと同様に、インタフェースメモリ６ｉａを有し、ドライバ６ｊと信号絶縁のためのパルストランス６ｋを介してリアルタイムシリアルバス６ｍに接続する。
【００４２】
図７は上記した保護制御ユニットを盤に実装した形態例を示すものである。保護制御ユニット実装盤７００ａは電源ユニット７ａ、入力変換器ＰＣＴ７ｂ、ＨＩ用ＣＰＵ基板７ｃ、主検出ＣＰＵ基板MCPU７ｄ、事故検出ＣＰＵ基板FDCPU７ｅと、MDI／DO７ｇを複数実装したMI／O部とFDDI／DO７ｈを複数実装したFDI／O部とで構成する。ＦI／O部へはリアルタイムシリアルであるシリアルケーブル７ｆで接続し、ＭI／O部へはシリアルケーブル７ｈで接続しているが、どちらも、同一のネットワークケーブルである。
【００４３】
このように、I／O部とＣＰＵが軽くて柔軟なシリアルケーブルで信号接続可能なため、盤内の構成レイアウトの自由度を高められる効果がある。当然のことであるが、I／O点数が増加すれば、上記のシリアルケーブルを拡張して構成すればよいため、装置仕様変更時にも柔軟に対応できるメリットがある。
【００４４】
また、保護制御ユニットを構成する構成要素が全て、リアルタイムシリアルバスにて接続できることから、図７に示した実装例のみならず、例えば、構成要素ごとにラックが異なるユニットへ分散して配置できる。例えば、HICPUは操作員の目の高さに配置した方が操作性・視認性は良くなることは明らかであるため、このようにシステム構成に束縛されないメリットがある。
【実施例２】
【００４５】
次に本発明の別の実施例を説明する。図８実施例１の構成の変形例である。ＨＩ機構部１ｃは、リアルタイムシリアル３ａに接続せずに、専用の内部シリアルバス８ａに接続して構成している。
【００４６】
この構成は、ＨＩ機構部１ｃが保護制御演算ほどのリアルタイム性を必要としないため、別の低速なシリアルバス８ａに接続し、保護制御に関わるシリアルバスの負荷率を高めている。
【実施例３】
【００４７】
図９は実施例１の更に別の変形例である。ここでは、リアルタイムシリアルバスを主検出用シリアルバス９ａと事故検出用シリアルバス９ｃに分けて構成している。これにより、主検出用と事故検出用を完全に分離して構成できる。
【００４８】
以上に本発明の複数の実施例を説明した。さらに本発明は、外部からセンシングしたアナログ入力情報及びディジタル信号として取り込んだ機器情報をシリアルバス経由で取り込むことができるので、演算部位と入力部および出力部位が同一ユニット内でなく、離れた位置においても構成できる。このため、分散配置したＩ／Ｏ機器制御用途にも適用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明のディジタル保護制御装置の実施例１によるブロック構成図。
【図２】実施例１のディジタル保護制御装置の通信機構及び共有メモリを示すブロック構成図。
【図３】通信機構の動作の概要説明図。
【図４】実施例１の動作を示すタイミングチャート。
【図５】実施例１の保護制御演算手段を示すブロック構成図。
【図６】実施例１のヒューマンインタフェースを示すブロック構成図。
【図７】実施例１のディジタル保護制御装置の事故検出手段を示すブロック構成図。
【図８】本発明のディジタル保護制御装置の実施例２によるブロック構成図。
【図９】本発明のディジタル保護制御装置の実施例３によるブロック構成図。
【符号の説明】
【００５０】
１ａ…保護演算手段（主検出側）、１ｂ…ディジタル入力／出力手段（主検出側）、１ｃ…ヒューマンインタフェース手段、１ｄ…保護演算手段（事故検出側）、１ｅ…ディジタル入力／出力手段（事故検出側）、１ｆ…ＴｅｌＲＹ、１ｇ…操作パネル、１ｈ…通信ＨＵＢ、１ｉ…外部ネットワーク、１ｊ…可搬形ＨＩ、１ｋ…入力変換器、２ａ，２ｅ，２ｉ，２ｍ…ＣＰＵ演算部、２ｂ，２ｆ，２ｊ，２ｎ…グローバルメモリ、２ｃ，２ｇ，２ｋ，２ｏ，２ｔ…通信機構、２ｄ，２ｈ，２ｌ，２ｐ，２ｕ…パルストランス、２ｑ…補助リレー、２ｒ…絶縁入力手段（フォトカプラ）、３ａ…リアルタイムシリアルバス、４ｂ…ＰＣＭ通信機構、４ｃ…補助演算ＣＰＵ、４ｄ…光モジュール、５ａ…アナログフィルタ、５ｂ…マルチプレクサ、５ｃ…Ａ／Ｄ変換器、５ｄ…メモリ、５ｅ…タイミング制御回路、５ｆ…マイクロコントローラ、５ｉ…リアルタイム通信部、５ｉａ…インタフェースメモリ、５ｊ…ドライバ、５ｋ…パルストランス、５ｍ…シリアルバス、６ｆ…マイクロコントローラ、６ｇ…演算・処理ワーク用RAM、６ｈ…データセーブ用メモリ、６ｉ…コントローラバス、６ｉａ…インタフェースメモリ、６ｊ…ドライバ、６ｋ…パルストランス、６ｍ…リアルタイムシリアルバス、６ｐ…LAN通信、６ｒ…パルストランス、６ｓ…ネットワーク、７ａ…電源ユニット、７ｂ…入力変換器ＰＣＴ、７ｃ…ＨＩ用ＣＰＵ基板、７ｄ…主検出ＣＰＵ基板MCPU、７ｅ…事故検出ＣＰＵ基板FDCPU、７ｆ，７ｉ…シリアルケーブル、７ｈ…FDDI／DO、７ｇ…MDI／DO、２０ａ…時間管理手段、１００…共有（グローバル）メモリ、１０１…共有Ｉ／Ｏ、２００ａ…主検出保護演算部、２００ｂ…事故検出演算部、２００ｃ…ＨＩ部、２００ｄ…ＰＣＭ通信処理部、２００ｅ…Ｉ／Ｏ部、７００ａ…保護制御ユニット実装盤。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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