(57)【要約】【課題】製造工程数の増加なく、ソース・ドレイン電極形成のための金属膜のドライエッチングに際して、下層の半導体膜の削れ量のばらつきを抑え特性の安定した薄膜トランジスタを製造する方法を提供する。【解決手段】基板２１上にゲート電極２２を形成し、ゲート電極２２上にゲート絶縁膜３を介して半導体膜４を形成する。そして、半導体膜４の主面上に、チャネル領域２８を挟むように配置されたオーミックコンタクト膜５を介してソース電極２４及びドレイン電極２５を接合する。そして、オーミックコンタクト膜５上に、その一部が露出するように、かつチャネル領域２８を挟むようにエッチストッパー層２６を形成する。【選択図】図１
2007221022.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に選択的に形成されたゲート電極と、
前記ゲート電極及び前記絶縁性基板上にゲート絶縁膜を介して形成された半導体膜と、
前記半導体膜の主面上に、チャネル領域を挟んで対抗して配置された１対のオーミックコンタクト膜と、
前記１対のオーミックコンタクト膜上に、前記１対のオーミックコンタクト膜の各一部が露出するように、かつ前記チャネル領域を挟んで対抗して配置された１対のエッチストッパー層と、
前記１対のオーミックコンタクト膜及び前記１対のエッチストッパー層上に形成され、前記１対のオーミックコンタクト膜と前記各一部においてそれぞれ接合されたソース電極及びドレイン電極と、
を備えることを特徴とする薄膜トランジスタ。
【請求項２】
前記エッチストッパー層の材料は、前記ゲート絶縁膜、前記半導体膜、及び前記オーミックコンタクト膜に対して、高い選択比で等方的にエッチング可能な材料であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記エッチストッパー層の材料は、前記ソース電極及び前記ドレイン電極の材料に比べて高いエッチング耐性を有し、かつ、前記オーミックコンタクト膜に対して高い選択比でエッチング可能な材料であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
請求項１から３の何れかに記載の薄膜トランジスタと、
前記ゲート電極に接続されたゲート配線と、
を備え、
前記半導体膜は、前記ゲート配線上には形成されていないことを特徴とするＴＦＴアレイ基板。
【請求項５】
前記ソース電極に接合されたソース配線をさらに備え、
少なくとも前記ソース配線下には、前記半導体膜が形成されていないことを特徴とする請求項４に記載のＴＦＴアレイ基板。
【請求項６】
請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）前記絶縁性基板上に選択的に形成された前記ゲート電極を覆うように、前記ゲート絶縁膜、第１半導体膜、第２半導体膜、及び絶縁膜を前記絶縁性基板上に順に積層する工程と、
（ｂ）前記絶縁膜上に、前記薄膜トランジスタの形成領域を覆うようにレジストパターンを形成し、前記レジストパターンをマスクに用いて前記第１半導体膜、前記第２半導体膜及び前記絶縁膜をエッチングする工程と、
を備え、
エッチング後の前記第１半導体膜及び前記第２半導体膜が、それぞれ前記半導体膜及び前記オーミックコンタクト膜に相当し、
（ｃ）前記レジストパターン及び前記オーミックコンタクト膜に挟まれた前記絶縁膜の側面から、前記絶縁膜を等方的にエッチングすることにより、前記絶縁膜の面積を縮小して前記エッチストッパー層を形成する工程をさらに備えることを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）前記絶縁性基板上に選択的に形成された前記ゲート電極を覆うように、前記ゲート絶縁膜、第１半導体膜、第２半導体膜、及び絶縁膜を前記絶縁性基板上に順に積層する工程と、
（ｂ）前記絶縁膜上に、中央部の膜厚が外周部の膜厚に比べて厚いレジストパターンを前記薄膜トランジスタの形成領域を覆うように形成し、前記レジストパターンをマスクに用いて、前記第１半導体膜、前記第２半導体膜及び前記絶縁膜をエッチングする工程と、  を備え、
エッチング後の前記第１半導体膜及び前記第２半導体膜が、それぞれ前記半導体膜及び前記オーミックコンタクト膜に相当し、
（ｃ）前記工程（ｂ）の後に、前記レジストパターンをアッシングすることにより、前記レジストパターンの外周部を除去し、前記外周部が除去された前記レジストパターンをマスクに用いて前記絶縁膜をエッチングすることにより前記エッチストッパー層を形成する工程をさらに備えることを特徴とする薄膜トランジスタの製造方法。
【請求項８】
請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）前記絶縁性基板上に選択的に形成された前記ゲート電極を覆うように、前記ゲート絶縁膜、第１半導体膜、第２半導体膜、及び絶縁膜を前記絶縁性基板上に順に積層する工程と、
（ｂ）前記絶縁膜上に、前記薄膜トランジスタの形成領域を覆うようにレジストパターンを形成し、前記レジストパターンをマスクに用いて、前記第１半導体膜、前記第２半導体膜、及び前記絶縁膜をエッチングする工程と、
を備え、
エッチング後の前記第１半導体膜及び前記第２半導体膜が、それぞれ前記半導体膜及び前記オーミックコンタクト膜に相当し、
（ｃ）前記工程（ｂ）の後に、前記レジストパターンをアッシングすることにより前記レジストパターンが前記絶縁膜を覆う面積を縮小し、前記絶縁膜を覆う面積が縮小された前記レジストパターンをマスクに用いて前記絶縁膜をエッチングすることにより前記エッチストッパー層を形成する工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項９】
（ｄ）前記絶縁性基板上に前記エッチストッパー層を覆うように金属膜を形成した後に、前記金属膜をエッチングすることにより、前記ソース電極及び前記ドレイン電極を形成する工程と、
（ｅ）前記ソース電極及び前記ドレイン電極を形成するのに用いたマスクを用いて、前記オーミックコンタクト膜に対して高い選択比を有するドライエッチングにより、前記チャネル領域の前記エッチストッパー層を除去する工程と、
（ｆ）前記工程（ｅ）の後に、前記ソース電極及び前記ドレイン電極を形成するのに用いたマスクを用いて、前記チャネル領域において、前記オーミックコンタクト膜、及び前記半導体膜と前記オーミックコンタクト膜間の界面層を除去する工程と、
をさらに備えることを特徴とする請求項６から８の何れかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学表示装置に用いられる薄膜トランジスタ、ＴＦＴアレイ基板、及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
電気光学素子として液晶や有機ＥＬを用いた電気光学表示装置には、基板上に薄膜トランジスタ（ＴＦＴ）等のスイッチング素子をアレイ状に設けて各表示画素に独立した映像信号を印加するアクティブマトリックス型のＴＦＴアレイ基板が広く用いられている。
【０００３】
このような電気光学表示装置の生産性を向上するためには、ＴＦＴアレイ基板の製造工程数を削減することが必要である。例えば特許文献１には、写真製版工程数を削減する製造方法が開示され、その製造方法によれば、ＴＦＴアレイ基板を５回の写真製版工程で製造できる。
【０００４】
具体的には、ＴＦＴのソース・ドレイン電極と、チャネル領域を形成するための製造工程において、Ｔｉ等の金属膜を成膜した後に、写真製版工程を用いてフォトレジストをパターニングしている（特許文献１の図５８，５９参照）。
【０００５】
そして、このフォトレジストをマスクに用いて、弗酸＋硝酸系の組成の薬液を用いたウェットエッチングにより、Ｔｉ膜とオーミックコンタクト（ｎ+型ａ−Ｓｉ）膜をエッチングして、ソース・ドレイン電極とチャネル領域を形成している。
【０００６】
しかしながら、特許文献１には、ソース・ドレイン電極及びチャネル領域の形成時における、チャネル領域のａ−Ｓｉ膜（半導体膜）の削れ量を制御する方法は開示されていない。
【０００７】
このことは、画素の開口率向上に伴うソース・ドレイン電極の微細化のため、ソース・ドレイン電極の加工にドライエッチングを用いる際に特に問題となってくる。
【０００８】
例えば、ソース・ドレイン電極として膜厚３００ｎｍのＡｌ合金膜、オーミックコンタクト膜として膜厚５０ｎｍのｎ+型ａ−Ｓｉ膜、半導体膜として膜厚１５０ｎｍのａ−Ｓｉ膜を用いるものとする。
【０００９】
通常のエッチングプロセスでは、被エッチング膜がひととおり除去された後にエッチング残渣を防ぐ目的で、さらにエッチング時間を延長するオーバーエッチングが行われる。
【００１０】
そして、塩素系ガスを用いてＡｌ合金膜のドライエッチングを行う場合、Ａｌ合金膜と下地のオーミックコンタクト膜のエッチレートはほぼ同程度である。そのため、Ａｌ合金膜のエッチングが完了しオーミックコンタクト膜が露出しても、オーミックコンタクト膜のエッチングは停止せずにそのままの速度で進行する。
【００１１】
従って、Ａｌ合金膜のエッチングが終了した時点で、エッチングレートの基板面内均一性に対応して、オーミックコンタクト膜の削れ量ばらつきが発生する。
【００１２】
引き続き、弗素系ガスを用いたドライエッチングで、残りのオーミックコンタクト膜及び、オーミックコンタクト膜／半導体膜の界面層を除去するためのバックチャネルエッチを行う。
【００１３】
すると、その際のばらつきが前記のＡｌ合金膜エッチング時のばらつきに加算され、最終的な半導体膜の削れ量のばらつきが決定される。
【００１４】
バックチャネルエッチ時の半導体膜の削り量の狙い値を４０ｎｍとし、また、Ａｌ合金膜のエッチング、及びバックチャネルエッチの基板面内のエッチレート均一性を±１０％とすると、±３９ｎｍ程度の半導体膜の膜厚ばらつきが一連のエッチング工程によって新たに発生する。
【００１５】
このばらつきは、ＴＦＴアレイ基板上に形成されたＴＦＴ間のオンオフ特性のばらつきとなり、このようなＴＦＴアレイ基板を電気光学表示装置に用いると、表示ムラなどの問題を生じる。
【００１６】
そこで、特許文献２には、半導体膜上にエッチストッパー層を設けたＴＦＴの製造方法が開示されている。
【００１７】
特許文献２に記載の製造方法によれば、半導体層上にエッチストッパー層を設けているので、ソース・ドレイン電極及びチャネル領域の形成のためのエッチング時には、エッチストッパー層によってチャネル領域の半導体膜は保護される。
【００１８】
また、チャネル領域において半導体膜と接するのはエッチストッパー層であるので界面層を除去するバックチャネルエッチの必要がない。
【００１９】
従って、半導体膜の膜厚ばらつきは一連のエッチング工程によって新たに発生しない。
【００２０】
しかしながら、エッチストッパー層を形成するには、コストの高い写真製版工程を追加する必要がある。
【００２１】
そのため、電気光学表示装置の生産性が低下するという問題を生じる。
【００２２】
一方、特許文献３に記載の発明では、ゲート電極及びゲート配線を形成した基板上に第１絶縁膜、半導体膜、オーミックコンタクト膜、及び第２絶縁膜を連続して成膜している。そして、ゲート電極及びゲート配線をマスクに用いた背面露光により、第２絶縁膜上にレジストパターンを形成している。そして、このレジストパターンをマスクに用いることで、ゲート電極及びゲート配線と同様のパターンで第２絶縁膜をパターニングしてエッチング速度調整層を形成している。
【００２３】
その後、基板上に第２金属膜を成膜し、写真製版工程を用いてソース・ドレイン電極パターンにフォトレジストをパターニングした後に、このフォトレジストをマスクに用いて、第２金属膜、エッチング速度調整層、オーミックコンタクト膜、半導体膜を単一のドライエッチング工程で除去している。
【００２４】
このとき、チャネル領域では、ゲート電極及びゲート配線に対応するパターンで第２絶縁膜からなるエッチング速度調整層が形成されているので、第２金属膜、エッチング速度調整層、オーミックコンタクト膜の順に除去される。
【００２５】
一方、エッチング速度調整層が残されていない領域では、第２金属膜、オーミックコンタクト膜、半導体膜の順に除去される。
【００２６】
ここで、エッチング速度調整層の膜厚は、半導体膜のエッチング時間とほぼ等しくなるように調整されている。
【００２７】
そのため、エッチング速度調整層がない領域で半導体膜を完全に除去した時に、チャネル領域では半導体膜を残すことができ、単一のドライエッチング工程でＴＦＴを形成できる。
【００２８】
この製造方法では、エッチング速度調整層のパターニングに写真製版工程が一工程追加されるものの、第２金属膜と半導体膜のパターニングを同一写真製版工程で行うため、特許文献１の製造方法と同じ写真製版工程数でＴＦＴ素子を形成できる。
【００２９】
【特許文献１】特開平０８−５０３０８号公報（段落［００８３］〜［００８９］、図５４〜６３参照）
【特許文献２】特開平０７−２０４９０号公報
【特許文献３】特開平１０−４１５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、エッチング速度調整層を用いる製造方法では、チャネル領域の半導体膜のエッチングを停止する層がない。そのため、一連の積層膜のエッチングが完了した時に、各種の膜をエッチングする際に発生した基板面内のばらつきが累積され、最終的にＴＦＴの特性に大きな影響を与える半導体膜の膜厚ばらつきが大きくなる。
【００３１】
例えば、第２金属膜として、３００ｎｍの膜厚のＡｌ合金膜を用い、オーミックコンタクト膜として５０ｎｍのｎ+型ａ−Ｓｉ膜を用い、半導体膜として１５０ｎｍの膜厚のａ−Ｓｉ膜を用いる。
【００３２】
そして、第２絶縁膜は窒化シリコン膜とし、半導体膜とのエッチング時間を調整するために、第２絶縁膜の膜厚は１５０ｎｍとする。
【００３３】
また、オーミックコンタクト膜／半導体膜の界面層を除去するためのバックチャネルエッチの削り量狙い値を４０ｎｍとする。
【００３４】
また、塩素系ドライエッチングでのＡｌ合金膜のエッチレートを３５０ｎｍ／ｍｉｎ±１０％、ＳｉＮ膜のエッチレートを１００ｎｍ／ｍｉｎ±１０％とする。そして、弗素系ドライエッチングでのＳｉＮ膜のエッチレートを２８０ｎｍ／ｍｉｎ±１０％、ｎ+型ａ−Ｓｉ膜のエッチレートを３３０ｎｍ／ｍｉｎ±１０％、ａ−Ｓｉ膜のエッチレートを３００ｎｍ／ｍｉｎ±１０％とする。
【００３５】
この場合、Ａｌ合金膜が基板面内で完全に除去された（ジャストエッチ）時点でチャネル領域上のエッチング速度調整層の削れ量ばらつきは±８．９ｎｍとなる。
【００３６】
同様に、チャネル領域において、エッチング速度調整層がジャストエッチされた時点でオーミックコンタクト膜の削れ量のばらつきは±１７．７ｎｍとなり、オーミックコンタクト膜のジャストエッチ時点での半導体膜の削れ量のばらつきは±４．５ｎｍとなる。また、バックチャネルエッチで発生する半導体膜の削れ量のばらつきは±４ｎｍとなる。
【００３７】
従って、全てのエッチングステップが完了した時点では、±３５ｎｍ程度の半導体膜の膜厚のばらつきが基板内で発生する。
【００３８】
すなわち、特許文献３のエッチング速度調整層を用いる製造方法は、特許文献２のエッチストッパー層を用いる製造方法に比べて、製造工程数の増加を抑えることはできるが、半導体膜の膜厚のばらつきを抑える効果は十分ではない。
【００３９】
また、背面露光により、ゲート電極及びゲート配線に対応するように第２絶縁膜をパターニングしてエッチング速度調整層を形成している。
【００４０】
そして、エッチング速度調整層下の半導体膜は、最終的にエッチングされずに残される。エッチング速度調整層は、ゲート配線に対応するように形成されているため、ゲート配線上にゲート絶縁膜を介して半導体膜が残される。
【００４１】
そのため、全ての画素に用いられるＴＦＴのチャネル領域が、ゲート配線に対応する位置に残された半導体膜により連結される。
【００４２】
さらに、ソース・ドレイン電極のパターンを用いて半導体膜をエッチングしているので、ソース・ドレイン電極下に半導体膜が残される。
【００４３】
そのため、全ての画素に用いられるＴＦＴのチャネル領域がソース電極下に残された半導体膜で連結される。
【００４４】
その結果、各画素のＴＦＴ素子の動作が干渉しないように、回路の追加若しくは画素を切り離すための工程の追加が必要となる。
【００４５】
本発明は、以上の問題点に鑑みて為されたものであり、薄膜トランジスタの微細化に伴ってソース・ドレイン電極をドライエッチングにより形成した場合であっても、半導体膜の膜厚ばらつきを抑えることができる薄膜トランジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【００４６】
請求項１に記載の薄膜トランジスタは、絶縁性基板上に選択的に形成されたゲート電極と、前記ゲート電極及び前記絶縁性基板上にゲート絶縁膜を介して形成された半導体膜と、前記半導体膜の主面上に、チャネル領域を挟んで対抗して配置された１対のオーミックコンタクト膜と、前記１対のオーミックコンタクト膜上に、前記１対のオーミックコンタクト膜の各一部が露出するように、かつ前記チャネル領域を挟んで対抗して配置された１対のエッチストッパー層と、前記１対のオーミックコンタクト膜及び前記１対のエッチストッパー層上に形成され、前記１対のオーミックコンタクト膜と前記各一部においてそれぞれ接合されたソース電極及びドレイン電極と、を備えることを特徴とする。
【発明の効果】
【００４７】
請求項１に記載の薄膜トランジスタによれば、オーミックコンタクト膜上にエッチストッパー層が形成されている。
【００４８】
そのため、半導体膜、オーミックコンタクト膜、及びエッチストッパー層となる絶縁膜を所定の形状にエッチングするためのマスクを用いて、絶縁膜を側面からエッチングすることでエッチストッパー層を形成できる。
【００４９】
その結果、エッチストッパー層を形成するための写真製版工程を省略でき、工程間搬送回数の低減による製造リードタイムの低減、工程数減少に伴う異物の付着確率の低下による歩留まり向上により製造コストの低減が可能になる。
【００５０】
さらに、ソース・ドレイン電極を形成するためのエッチング時には、エッチストッパー層によりチャネル領域の半導体膜は保護されるので、半導体膜がエッチングされることによって生じる膜厚のばらつきを抑制できる。
【００５１】
以上から、請求項１に記載の薄膜トランジスタは、写真製版工程数の増加なく、チャネル領域における半導体膜の膜厚のばらつきを抑制できる。
【発明を実施するための最良の形態】
【００５２】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係る薄膜トランジスタの構成を示す断面図である。
【００５３】
ガラス基板などの透明絶縁性基板（以下、「絶縁性基板」又は単に「基板」と称する場合がある。）２１上に選択的にゲート電極２２が形成されている。ゲート電極２２を覆うようにゲート絶縁膜３が形成されている。そして、半導体膜４がゲート絶縁膜３上のゲート電極２２及び絶縁性基板２１に対応する位置に形成されている。すなわち、半導体膜４は、ゲート電極２２及び絶縁性基板２１上にゲート絶縁膜３を介して形成されている。
【００５４】
そして、半導体膜４の主面上に、チャネル領域２８を挟んで対抗して１対のオーミックコンタクト膜５が配置されている。
【００５５】
そして、１対のエッチストッパー層２６が、１対のオーミックコンタクト膜５上に、１対のオーミックコンタクト膜５の各一部が露出するように、かつチャネル領域２８を挟んで対抗して配置されている。
【００５６】
そして、ソース電極２４及びドレイン電極２５が、１対のオーミックコンタクト膜５及び１対のエッチストッパー層２６上に形成されている。ソース電極２４及びドレイン電極２５は、１対のオーミックコンタクト膜５と前記各一部においてそれぞれ接合されている。
【００５７】
ここで、半導体膜４及びオーミックコンタクト膜５により薄膜トランジスタ部２３を形成している。
【００５８】
また、エッチストッパー層２６の材料は、ゲート絶縁膜３、半導体膜４、及びオーミックコンタクト膜５に対して、高い選択比で等方的にエッチング可能な材料である。
【００５９】
そして、エッチストッパー層２６の材料は、ソース電極２４及びドレイン電極２５の材料に比べてエッチング耐性を有し、かつ、オーミックコンタクト膜５に対し高い選択比でエッチング可能な材料である。
【００６０】
本実施の形態１では、エッチストッパー層２６の材料として酸化シリコンを用いている。
【００６１】
また、エッチストッパー層２６は絶縁膜であるが、オーミックコンタクト膜５の一部が露出するように形成されているので、ソース電極２４及びドレイン電極２５は、オーミックコンタクト膜５を介して半導体膜４に電気的に接続できる。
【００６２】
次に、図２を参照して、本実施の形態１に係るＴＦＴアレイ基板の画素部の構成について説明する。
【００６３】
図２は、本実施の形態１に係るＴＦＴアレイ基板の画素部の構成を示す上面図である。
【００６４】
ここで、図２の破線で囲われた領域Ｂは薄膜トランジスタに対応し、図１はＡ−Ａ線断面図に対応する。
【００６５】
図２に示すように、基板２１上にゲート配線３１が形成されている。ゲート配線３１はゲート電極２２（図１参照）に接続されている。
【００６６】
そして、基板２１上には、補助容量電極３３がさらに形成されている。
【００６７】
ゲート電極２２が形成された領域には、ゲート絶縁膜３を介して薄膜トランジスタ部２３が形成されている。薄膜トランジスタ部２３の上部には、チャネル領域２８を挟んでソース電極２４、及びドレイン電極２５が形成されている。
【００６８】
ソース電極２４はソース配線３２に接続され、ドレイン電極２５は画素コンタクト３４を介して、透明画素電極３５に接続されている。
【００６９】
そして、透明画素電極３５の外周に対応する位置には補助容量電極３３が形成されている。
【００７０】
＜Ｂ．製造方法＞
次に、本実施の形態１に係る薄膜トランジスタの製造方法を図３から図１９を参照して説明する。
【００７１】
図３から図１４は、本実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。また、図１５から図１９は、本実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。
【００７２】
ここで、図３から図１４は、図２のＡ−Ａ線断面図に対応し、図１５から図１９は、図２の領域Ｂに対応している。
【００７３】
まず、図３に示す工程では、ガラス基板などの透明絶縁性基板２１上に第１金属膜２を成膜する。
【００７４】
ここで、第１金属膜２は比抵抗値の低いＡｌ、Ｍｏやこれらを主成分とする合金を用いることが好ましい。本実施の形態１では、第１金属膜２としてＭｏ合金膜を用い、公知のＡｒガスを用いたスパッタリング法により２００ｎｍの厚さで成膜した。
【００７５】
次に、図４に示す工程では、一回目の写真製版工程により、ゲート電極２２及びゲート配線３１を形成するためのレジストパターン１０を形成する。
【００７６】
次に、図５及び図１５に示す工程では、レジストパターン１０をマスクに用いてドライエッチングした後、レジストパターン１０を除去してゲート電極２２並びにゲート配線３１を基板２１上に選択的に形成する。
【００７７】
ここで、第１金属膜２をエッチングするために、エッチングガスとして、公知の弗素系ガス（例えばＳＦ6＋Ｏ2混合ガス）を用いてドライエッチングを行った。
【００７８】
次に、図６に示す工程では、透明絶縁性基板２１上に選択的形成されたゲート電極２２を覆うようにゲート絶縁膜３、第１半導体膜４４、第２半導体膜４５、絶縁膜７を透明絶縁性基板２１上に順に積層する。
【００７９】
本実施の形態１では、ゲート絶縁膜３として窒化シリコン膜を４００ｎｍ、第１半導体膜４４としてａ−Ｓｉ膜を１５０ｎｍの厚さで形成した。また、第２半導体膜４５としてリンを不純物として注入したｎ+型ａ−Ｓｉ膜を５０ｎｍ、絶縁膜７として酸化シリコン膜を５０ｎｍの厚さで形成した。それぞれの膜は、化学的気相成膜（ＣＶＤ）法により、同一装置内で連続して順次成膜した。
【００８０】
以上の工程により、ゲート電極２２を覆うように順に積層された、ゲート絶縁膜３、第１半導体膜４４、第２半導体膜４５、及び絶縁膜７を有する基板を準備する。
【００８１】
次に、図７に示す工程では、２回目の写真製版工程で、絶縁膜７上に、薄膜トランジスタの形成領域を覆うようにレジストパターン（レジスト）１１を形成する。
【００８２】
続いて、図８及び図１６に示す工程では、公知のＣＨＦ3＋Ｏ2混合ガスを用いたドライエッチングにより、絶縁膜７をエッチングする。そして、公知の弗素系ガス（例えばＳＦ6＋ＨＣｌ混合ガス）を用いたドライエッチングで第２半導体膜４５、第１半導体膜４４を順次エッチングする。
【００８３】
すなわち、レジストパターン１１をマスクに用いて、第１半導体膜４４、第２半導体膜４５及び絶縁膜７をエッチングする。そして、第１半導体膜４４をエッチングすることで、半導体膜４を形成し、第２半導体膜４５をエッチングすることでオーミックコンタクト膜５を形成する。すなわち、エッチング後の第１半導体膜４４及び第２半導体膜４５が、それぞれ半導体膜４及びオーミックコンタクト膜５に相当する。
【００８４】
そして、半導体膜４及びオーミックコンタクト膜５により薄膜トランジスタ部２３を構成する。
【００８５】
次に、図９に示す工程では、レジストパターン１１及びオーミックコンタクト膜５に挟まれた絶縁膜７の側面から、フッ酸溶液を用いたウェットエッチングにより、絶縁膜７を等方的にエッチングすることにより絶縁膜７の面積を縮小する。そうして、エッチストッパー層２６を形成する。
【００８６】
ここで、絶縁膜７の面積を縮小することで、ソース電極コンタクト領域２７ａ及びドレイン電極コンタクト領域２７ｂのオーミックコンタクト膜５の表面が露出する。
【００８７】
続いて、図１０及び図１７に示す工程では、レジストパターン１１を除去する。
【００８８】
以上説明した工程により、フッ酸溶液による等方性エッチングを用いることで、写真製版工程を増やすことなくエッチストッパー層２６を形成できる。
【００８９】
次に、図１１に示す工程では、エッチストッパー層２６を覆うように基板２１上に、金属膜である第２金属膜６を成膜する。本実施の形態１では、公知のＡｒガスを用いたスパッタリング法により、第２金属膜６としてＡｌ合金膜を３００ｎｍの厚さで成膜した。
【００９０】
次に、図１２に示す工程では、３回目の写真製版工程により第２金属膜６上にレジストパターン１２を形成する。
【００９１】
次に、図１３及び図１８に示す工程では、レジストパターン１２をマスクに用いて第２金属膜６をエッチングすることで、ソース配線３２、ソース電極２４、及びドレイン電極２５を形成する。
【００９２】
ここで、誘導結合型（ＩＣＰ）のドライエッチング装置により、公知のＣｌ2＋ＢＣｌ3混合ガスを用いてエッチングを行った。
【００９３】
ここで、エッチストッパー層２６の材料は、ソース電極２４、ドレイン電極２５の材料に比べてエッチング耐性を有している。
【００９４】
そのため、第２金属膜６のエッチング時にはエッチストッパー層２６は、殆ど削られず、第２金属膜６をエッチングした後のエッチストッパー層２６の削れ量は、基板面内のばらつきを考慮して１０±３ｎｍであった。
【００９５】
続いて、図１４及び図１９に示す工程では、第２金属膜６をパターニングするのに用いたレジストパターン１２をそのままマスクに用いて、公知のＣＨＦ3＋Ｏ2混合ガスを用いたドライエッチングにより、チャネル領域２８のエッチストッパー層２６を除去する。
【００９６】
ここで、ＣＨＦ3＋Ｏ2混合ガスを用いた酸化シリコン膜のエッチングはＳｉに対して２０以上の高い選択比を有し、オーミックコンタクト膜５に対して高い選択比を有するのでオーミックコンタクト膜５を殆ど削らずにエッチストッパー層２６を除去できる。
【００９７】
そのため、エッチストッパー層２６のエッチング完了時点における下地オーミックコンタクト膜５の削れ量のばらつきは、無視できる程度に抑えることができた。
【００９８】
続いて、同一装置内において、ソース電極２４及びドレイン電極２５を形成するのに用いたレジストパターン１２を用いて、公知の弗素系ガス（例えばＳＦ6＋ＨＣｌ混合ガス）を用いたドライエッチングでオーミックコンタクト膜５、及びオーミックコンタクト膜５と半導体膜４の界面層を除去するためにバックチャネルエッチを行う。
【００９９】
ここで、半導体膜４の削り量の狙い値は、４０ｎｍとした。最終的に半導体膜４の膜厚の基板面内におけるばらつきは±９ｎｍとなり、表示特性に影響を与えない程度に抑えることができた。
【０１００】
次に、レジストパターン１２を除去することで、図１に示す薄膜トランジスタを得ることができる。
【０１０１】
最後に、パッシベーション膜を成膜して４回目の写真製版工程で画素コンタクト３４を形成した後に、透明導電膜を成膜する。そして、５回目の写真製版工程で透明導電膜から透明画素電極３５を形成することで、図２に示す画素構造を有したＴＦＴアレイ基板を完成する。
【０１０２】
＜Ｃ．効果＞
本実施の形態１に係る薄膜トランジスタの製造方法によれば、レジストパターン１１及びオーミックコンタクト膜５に挟まれた絶縁膜７の側面から等方的にエッチングすることにより、絶縁膜７の面積を縮小してエッチストッパー層２６を形成する工程を備えている。
【０１０３】
その結果、写真製版工程を追加することなく、エッチストッパー層２６を形成できる。
【０１０４】
さらに、ソース・ドレイン電極を形成するためのエッチング時には、エッチストッパー層２６によりチャネル領域２８の半導体膜４は保護されるので、半導体膜４がエッチングされることによって生じる膜厚のばらつきを抑制できる。
【０１０５】
本実施の形態１に係る薄膜トランジスタの製造方法によれば、オーミックコンタクト膜５に対して高い選択比を有するドライエッチングにより、チャネル領域２８のエッチストッパー層２６を除去している。そのため、エッチストッパー層２６の除去時にオーミックコンタクト膜５の膜厚のばらつきを抑制できる。
【０１０６】
そして、チャネル領域２８において、エッチストッパー層２６を除去後に、オーミックコンタクト膜５及び半導体膜４とオーミックコンタクト膜５との間の界面層を除去している。
【０１０７】
オーミックコンタクト膜５と界面層を除去するだけなので、エッチングする膜厚が薄くエッチング後に生じるばらつきを抑制できる。その結果、半導体膜４に生じるばらつきを抑制できる。
【０１０８】
本実施の形態１に係る薄膜トランジスタによれば、エッチストッパー層２６がオーミックコンタクト膜５上に形成されているので前述した製造方法を適用することができる。
【０１０９】
その結果、写真製版工程数の増加なく、チャネル領域２８における半導体膜４の膜厚のばらつきを抑制できる。
【０１１０】
本実施の形態１に係る薄膜トランジスタは、エッチストッパー層２６の材料として、ゲート絶縁膜３、半導体膜４、及びオーミックコンタクト膜５に対し、高い選択比で等方的にエッチング可能な材料が用いられている。
【０１１１】
そのため、半導体膜４、オーミックコンタクト膜５、及び絶縁膜７をエッチングするためのレジストパターン１１を用いて絶縁膜７の面積を縮小してエッチストッパー層２６を形成できる。
【０１１２】
その結果、写真製版工程を追加することなく、絶縁膜７からエッチストッパー層２６を形成できる。
【０１１３】
本実施の形態１に係る薄膜トランジスタは、エッチストッパー層２６の材料として、ソース電極２４及びドレイン電極２５の材料に比べてエッチング耐性を有する材料を用いている。
【０１１４】
そのため、ソース電極２４及びドレイン電極２５のドライエッチングをエッチストッパー層２６上で止めることができる。
【０１１５】
さらに、エッチストッパー層２６の材料は、オーミックコンタクト膜５に対し高い選択比でエッチング可能な材料を用いている。
【０１１６】
そのため、エッチストッパー層２６をエッチングにより除去しても、オーミックコンタクト膜５は殆ど削られず、オーミックコンタクト膜５の膜厚のばらつきを抑制できる。
【０１１７】
その結果、オーミックコンタクト膜５の除去後に半導体膜４上に生じる膜厚のばらつきを抑制できる。
【０１１８】
本実施の形態１に係るＴＦＴアレイ基板は、ゲート電極２２に接続されたゲート配線３１、を備えている。そして、半導体膜４は、ゲート配線３１を形成するレジストパターンとは別のレジストパターン１１を用いて形成されるため、ゲート配線３１上には形成されていない。
【０１１９】
そのため、ＴＦＴ間のチャネル領域２８が、ゲート配線３１上の半導体膜４で連結されることがなく、各画素のＴＦＴ素子の動作が干渉しないように、回路の追加若しくは画素を切り離すための工程の追加が必要ない。
【０１２０】
本実施の形態１に係るＴＦＴアレイ基板は、ソース電極２４に接合されたソース配線３２を備えている。そして、半導体膜４は、ソース配線３２を形成するためのレジストパターン１２とは別のレジストパターン１１を用いて形成されるため、少なくともソース配線３２下には、半導体膜４が形成されていない。
【０１２１】
そのため、ＴＦＴ間のチャネル領域２８が、ソース配線３２下の半導体膜４で連結されることがなく、各画素のＴＦＴ素子の動作が干渉しないように、回路の追加若しくは画素を切り離すための工程の追加が必要ない。
【０１２２】
＜実施の形態２＞
＜Ａ．構成＞
本実施の形態２に係る薄膜トランジスタの構成は、実施の形態１の図１，２に示した構成と同一であるため、詳細な説明は省略する。
【０１２３】
＜Ｂ．製造方法＞
次に、本実施の形態２に係る薄膜トランジスタの製造方法を図２０から図２３を参照して説明する。図２０から図２３は、本実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。ここで、図２０から図２３は、図２のＡ−Ａ線断面図に対応している。
【０１２４】
まず、実施の形態１において説明した製造工程に従って図６と同一の構成を得る。
【０１２５】
次に、図２０に示す工程では、２回目の写真製版工程においてポジ型のフォトレジスト１４を塗布する。
【０１２６】
続いて、露光光４２の透過量が２０〜４０％になるような半透過領域４１ａと、露光光４２を完全に透過する透過領域４１ｂと、露光光４２を完全に遮光する遮光領域４１ｃを有するフォトマスク４１を準備する。
【０１２７】
そして、フォトマスク４１をマスクに用いて、露光光４２によってフォトレジスト１４の一括露光を行う。そうして、図２０に示すように、フォトレジスト１４に非露光部１４ａと露光部１４ｂが形成される。
【０１２８】
露光後に現像することで、図２１に示すレジストパターン１６を得ることができる。図２１に示すように、レジストパターン１６は、薄膜トランジスタ部２３の形成領域を覆うように形成されている。そして、レジストパターン１６は、エッチストッパー層２６が形成される領域に形成された厚い膜厚の第１部分１６ａと、それ以外の領域に形成された膜厚の薄い第２部分１６ｂを有している。
【０１２９】
すなわち、絶縁膜７上に、中央部である第１部分１６ａの膜厚が外周部である第２部分１６ｂの膜厚に比べて厚いレジストパターン１６を薄膜トランジスタの形成領域を覆うように形成する。
【０１３０】
続いて、図２２に示す工程では、レジストパターン１６をマスクに用いて、公知のＣＨＦ3＋Ｏ2混合ガスを用いたドライエッチングで絶縁膜７を、公知の弗素系ガス（例えばＳＦ6＋ＨＣｌ混合ガス）を用いたドライエッチングで第１半導体膜４４、及び第２半導体膜４５を順次エッチングする。
【０１３１】
ここで、エッチング後の第１半導体膜４４及び第２半導体膜４５が、それぞれ半導体膜４及び前記オーミックコンタクト膜５に相当する。
【０１３２】
次に図２３に示す工程では、同一装置内でレジストパターン１６をハーフアッシング（アッシング）することにより、レジストパターン１６の外周部（第２部分１６ｂ）を除去し、外周部が除去されたレジストパターン１６を形成する。
【０１３３】
ここで。ハーフアッシングは、Ｏ2ガスを用いて、レジストパターン１６の部分１６ａが残るように時間を制御したアッシングにより行う。
【０１３４】
続いて、レジストパターン１６をマスクに用いて、同一装置内で、公知のＣＨＦ3＋Ｏ2混合ガスを用いたドライエッチングで絶縁膜７を除去する。
【０１３５】
その後、レジストパターン１６を除去することによって、実施の形態１の図１０と同一の構成を得ることができる。
【０１３６】
このようにグレートーンマスクを用いて写真製版工程を行うことにより、写真製版工程を増やすことなくエッチストッパー層２６を形成することができる。
【０１３７】
その後は、実施の形態１において説明した製造方法に従って、図１と同一の構成の薄膜トランジスタを得ることができる。詳細な説明は、実施の形態１と同様であるので省略する。
【０１３８】
＜Ｃ．効果＞
本実施の形態２に係る薄膜トランジスタの製造方法は、絶縁膜７上に、中央部の膜厚が外周部の膜厚に比べて厚いレジストパターン１６を薄膜トランジスタの形成領域を覆うように形成している。
【０１３９】
そして、レジストパターン１６をマスクに用いて、第１半導体膜４４、第２半導体膜４５、及び絶縁膜７をエッチングしている。その後、レジストパターン１６をアッシングすることにより、レジストパターン１６の外周部を除去している。
【０１４０】
そして、外周部が除去されたレジストパターン１６をマスクに用いて、絶縁膜７をエッチングすることにより、絶縁膜７の面積を縮小してエッチストッパー層２６を形成している。
【０１４１】
その結果、写真製版工程を追加することなく、エッチストッパー層２６を形成できる。
【０１４２】
＜実施の形態３＞
＜Ａ．構成＞
本実施の形態３に係る薄膜トランジスタの構成は、実施の形態１の図１，２に示した構成と同様であるため、詳細な説明は省略する。
【０１４３】
＜Ｂ．製造方法＞
次に、本実施の形態３に係る薄膜トランジスタの製造方法を図２４から図２６を参照して説明する。図２４から図２６は、本実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。ここで、図２４から図２６は、図２のＡ−Ａ線断面図に対応している。
【０１４４】
まず、実施の形態１において説明した製造工程に従って実施の形態１の図６と同一の構成を得る。次に、図２４に示す工程では、２回目の写真製版工程により、薄膜トランジスタの形成領域を覆うようにレジストパターン１５を形成する。そして、ポストベークを行うことでレジストパターン１５の断面形状をテーパー形状にする。
【０１４５】
次に、図２５に示す工程では、公知のＣＨＦ3＋Ｏ2混合ガスを用いたドライエッチングで絶縁膜７を、公知の弗素系ガス（例えばＳＦ6＋ＨＣｌ混合ガス）を用いたドライエッチングで第１半導体膜４４、第２半導体膜４５を順次エッチングする。
【０１４６】
ここで、エッチング後の第１半導体膜４４及び第２半導体膜４５が、それぞれ半導体膜４及びオーミックコンタクト膜５に相当する。
【０１４７】
次に図２６に示す工程では、レジストパターン１５がエッチストッパー層２６を形成する部分のみを残すように同一装置内でＯ2ガスを用いたハーフアッシングを行う。
【０１４８】
すなわち、レジストパターン１５をアッシングすることによりレジストパターン１５が絶縁膜７を覆う面積を縮小する。
【０１４９】
引き続き同一装置内で、絶縁膜７を覆う面積が縮小されたレジストパターン１５をマスクに用いて、公知のＣＨＦ3＋Ｏ2混合ガスを用いたドライエッチングで絶縁膜７を除去する。
【０１５０】
その後、レジストパターン１５を除去することにより、実施の形態１の図１０と同様の構成を得ることができる。
【０１５１】
このように薄膜トランジスタ部２３を形成するドライエッチングの途中でレジストパターン１５のハーフアッシングを行うことにより写真製版工程を増やすことなくエッチストッパー層２６を形成することができる。
【０１５２】
その後は、実施の形態１において説明した製造方法に従って、図１と同様の構成の薄膜トランジスタを得ることができる。詳細な説明は、実施の形態１と同様であるので省略する。
【０１５３】
＜Ｃ．効果＞
本実施の形態３に係る薄膜トランジスタの製造方法は、絶縁膜７上に、薄膜トランジスタの形成領域を覆うようにレジストパターン１５を形成し、レジストパターン１５をマスクに用いて、第１半導体膜４４、第２半導体膜４５、及び絶縁膜７をエッチングしている。
【０１５４】
その後に、レジストパターン１５をアッシングすることにより、レジストパターン１５が絶縁膜７を覆う面積を縮小している。その後、レジストパターン１５をマスクに用いて、絶縁膜７をエッチングすることにより面積を縮小してエッチストッパー層２６を形成している。
【０１５５】
その結果、写真製版工程を追加することなく、エッチストッパー層２６を形成できる。
【図面の簡単な説明】
【０１５６】
【図１】実施の形態１に係る薄膜トランジスタの構成を示す断面図である。
【図２】実施の形態１に係るＴＦＴアレイ基板の画素部の構成を示す上面図である。
【図３】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図４】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図５】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図６】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図７】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図８】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図９】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図１０】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図１１】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図１２】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図１３】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図１４】実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。
【図１５】実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。
【図１６】実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。
【図１７】実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。
【図１８】実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。
【図１９】実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。
【図２０】実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。
【図２１】実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。
【図２２】実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。
【図２３】実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。
【図２４】実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。
【図２５】実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。
【図２６】実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。
【符号の説明】
【０１５７】
２  第１金属膜、３  ゲート絶縁膜、４  半導体膜、５  オーミックコンタクト膜、６  第２金属膜、７  第２絶縁膜、１０，１１，１２，１５，１６，１７  レジストパターン、１４  フォトレジスト、１４ａ  中間露光部、１６ａ  第１部分、１６ｂ  第２部分、２１  透明絶縁性基板、２２  ゲート電極、２３  薄膜トランジスタ部、２４  ソース電極、２５  ドレイン電極、２６  エッチストッパー層、２７ａ  ソース電極コンタクト領域、２７ｂ  ドレイン電極コンタクト領域、２８  チャネル領域、３１  ゲート配線、３２  ソース配線、３３  補助容量電極、３４  画素コンタクト、３５  透明画素電極、４１  フォトマスク、４１ａ  半透過領域、４１ｂ  透過領域、４１ｃ  遮光領域、４２  露光光、４４  第１半導体膜、４５  第２半導体膜。
【図１】
2007221022.tif 000003
【図２】
2007221022.tif 000004
【図３】
2007221022.tif 000005
【図４】
2007221022.tif 000006
【図５】
2007221022.tif 000007
【図６】
2007221022.tif 000008
【図７】
2007221022.tif 000009
【図８】
2007221022.tif 000010
【図９】
2007221022.tif 000011
【図１０】
2007221022.tif 000012
【図１１】
2007221022.tif 000013
【図１２】
2007221022.tif 000014
【図１３】
2007221022.tif 000015
【図１４】
2007221022.tif 000016
【図１５】
2007221022.tif 000017
【図１６】
2007221022.tif 000018
【図１７】
2007221022.tif 000019
【図１８】
2007221022.tif 000020
【図１９】
2007221022.tif 000021
【図２０】
2007221022.tif 000022
【図２１】
2007221022.tif 000023
【図２２】
2007221022.tif 000024
【図２３】
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【図２４】
2007221022.tif 000026
【図２５】
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【図２６】
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