(57)【要約】【課題】ゲート長が異なる複数のゲート電極に、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を得られるようにする。【解決手段】半導体装置は、それぞれが金属によりフルシリサイド化され、ゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２を有している。第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の少なくとも一方の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されている。凹状溝は、ゲート電極１４Ｔ１、１４Ｔ２のゲート長に依存した幅寸法を有している。【選択図】図１
2007103694.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを備えた半導体装置であって、
前記第１のゲート電極及び第２のゲート電極は、それぞれが金属によりフルシリサイド化され、且つゲート長が互いに異なっており、
前記第１のゲート電極の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されており、
前記凹状溝は、前記第１のゲート電極のゲート長に依存した幅寸法を有していることを特徴とする半導体装置。
【請求項２】
前記第２のゲート電極の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のゲート電極と前記第２のゲート電極とは、金属組成比が同一であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の電界効果トランジスタ及び第２の電界効果トランジスタは、Ｎ型の電界効果トランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の電界効果トランジスタ及び第２の電界効果トランジスタは、Ｐ型の電界効果トランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
第３のゲート電極を有する第３の電界効果トランジスタ及び第４のゲート電極を有する第４の電界効果トランジスタをさらに備え、
前記第３の電界効果トランジスタ及び第４の電界効果トランジスタは、Ｎ型の電界効果トランジスタであり、
前記第３のゲート電極及び第４のゲート電極は、それぞれが金属によりフルシリサイド化され、且つゲート長が互いに異なっており、
前記第３のゲート電極及び第４のゲート電極の上部には、ゲート長方向の中央部が高い凸状部が形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第３のゲート電極を有する第３の電界効果トランジスタ及び第４のゲート電極を有する第４の電界効果トランジスタをさらに備え、
前記第３の電界効果トランジスタ及び第４の電界効果トランジスタは、Ｎ型の電界効果トランジスタであり、
前記第３のゲート電極及び第４のゲート電極は、それぞれが金属によりフルシリサイド化され、且つゲート長が互いに異なっており、
前記第３のゲート電極及び第４のゲート電極の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第３のゲート電極と前記第４のゲート電極とは、金属組成比が同一であることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１のゲート電極及び第２のゲート電極の金属組成比は、前記第３のゲート電極及び第４のゲート電極の金属組成比よりも高いことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記金属によりフルシリサイド化され、上部に周縁部が高く且つ幅方向の中央部が低い凹状溝が形成された抵抗素子をさらに備えていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記金属によりフルシリサイド化され、周縁部が高く且つ幅方向の中央部が低い凹状溝が形成された上部電極を有する容量素子をさらに備えていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを備えた半導体装置の製造方法であって、
半導体領域の上に、シリコンからなり、ゲート長が互いに異なる第１のシリコンゲート電極及び第２のシリコンゲート電極を形成する工程（ａ）と、
前記第１のシリコンゲート電極及び第２のシリコンゲート電極の側面上に絶縁性のサイドウォールスペーサを形成する工程（ｂ）と、
前記第１のシリコンゲート電極及び第２のシリコンゲート電極の露出した上面が前記サイドウォールスペーサの上端部よりも低い段差を形成する工程（ｃ）と、
前記工程（ｃ）の後に、少なくとも前記サイドウォールスペーサ、第１のシリコンゲート電極及び第２のシリコンゲート電極の上に金属膜を形成する工程（ｄ）と、
前記金属膜における前記サイドウォールスペーサの上側部分を選択的に除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記金属膜に対して熱処理を行なうことにより、前記第１のシリコンゲート電極及び第２のシリコンゲート電極が前記金属膜によりフルシリサイド化された前記第１のゲート電極及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（ｆ）において、前記第１のゲート電極及び第２のゲート電極の各上部に、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）は、前記第１のシリコンゲート電極及び第２のシリコンゲート電極の上面上に第１の保護絶縁膜及び第２の保護絶縁膜を形成する工程を含み、
前記工程（ｂ）において、前記第１の保護絶縁膜及び第２の保護絶縁膜の側面上にも前記サイドウォールスペーサを形成し、
前記工程（ｃ）において、前記第１の保護絶縁膜及び第２の保護絶縁膜を除去することにより、前記段差を形成することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）は、前記第１の保護絶縁膜及び第２の保護絶縁膜を除去した後、前記第１のシリコンゲート電極及び第２のシリコンゲート電極の上部をエッチングする工程を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｅ）は、前記金属膜の上に保護膜を形成し、形成された前記保護膜に対してエッチバックを行なって、前記金属膜における前記サイドウォールスペーサの上側部分を前記保護膜からそれぞれ露出する工程（ｅ１）と、
前記保護膜をマスクとして、前記金属膜に対してエッチングを行なうことにより、前記金属膜における前記サイドウォールスペーサの上側部分を除去する工程（ｅ２）とを含むことを特徴とする請求項１３〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ａ）よりも前に、前記半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、
前記工程（ａ）は、前記素子分離領域上に前記シリコンからなるシリコン抵抗体を形成する工程を含み、
前記工程（ｂ）は、前記シリコン抵抗体の側面上に前記サイドウォールスペーサを形成する工程を含み、
前記工程（ｃ）は、前記シリコン抵抗体の露出した上面が前記サイドウォールスペーサの上端部よりも低い段差を形成する工程を含み、
前記工程（ｄ）は、前記シリコン抵抗体の上に前記金属膜を形成する工程を含み、
前記工程（ｅ）は、前記金属膜における前記シリコン抵抗体のサイドウォールスペーサの上側部分を除去する工程を含み、
前記工程（ｆ）は、前記シリコン抵抗体が前記金属膜によりフルシリサイド化された抵抗素子の抵抗体を形成する工程を含むことを特徴とする請求項１３〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）は、前記半導体領域の上に、前記シリコンからなるシリコン上部電極を形成する工程を含み、
前記工程（ｂ）は、前記シリコン上部電極の側面上に前記サイドウォールスペーサを形成する工程を含み、
前記工程（ｃ）は、前記シリコン上部電極の露出した上面が前記サイドウォールスペーサの上端部よりも低い段差を形成する工程を含み、
前記工程（ｄ）は、前記シリコン上部電極の上に前記金属膜を形成する工程を含み、
前記工程（ｅ）は、前記金属膜における前記シリコン上部電極のサイドウォールスペーサの上側部分を除去する工程を含み、
前記工程（ｆ）は、前記シリコン上部電極が前記金属膜によりフルシリサイド化された容量素子の上部電極を形成する工程を含むことを特徴とする請求項１３〜１８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド（Fully Silicided：ＦＵＳＩ）構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばＭＩＳ（metal-insulator-semiconductor）型電界効果トランジスタ（ＦＥＴ：field-effect transistor）を構成するゲート電極を微細化すると共に、ゲート絶縁膜の絶縁膜材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンは不純物注入を行なってもその空乏化が避けられず、空乏化によりゲート絶縁膜の膜厚が電気的に増大した状態となり、ＦＥＴの性能の向上を妨げる要因となっている。
【０００３】
近年では、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。すなわち、ゲート電極を構成するシリコン材料に金属材料を反応させて、シリコン材料の全体をシリサイド化するフルシリサイド（ＦＵＳＩ）構造もゲート電極の空乏化を抑制する有効な方法として報告されている。
【０００４】
例えば、以下の非特許文献１には、ＦＵＳＩ構造の形成方法が提案されている。また、非特許文献２には、ＦＵＳＩ電極にＮ型ＦＥＴとＰ型ＦＥＴとでは異なる材料、例えばＮ型ＦＥＴにはＮｉＳｉを用い、Ｐ型ＦＥＴにはＮｉ3Ｓｉを用いる構成が提案されている。
【０００５】
図１８（ａ）〜図１８（ｄ）は非特許文献１に示される従来のＭＩＳ型ＦＥＴの製造方法のＦＵＳＩ電極の形成工程における要部の断面構成を示している。
【０００６】
まず、図１８（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離膜２を形成し、その後、半導体基板１における素子分離膜２により区画されたＮ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの上に、ゲート絶縁膜３及び導電性を有するポリシリコン膜を順次形成する。続いて、形成したポリシリコン膜をパターニングして、Ｎ型ＦＥＴ領域Ａには第１のゲート電極形成膜４Ａを形成し、Ｐ型ＦＥＴ領域Ｂには第２のゲート電極形成膜４Ｂを形成する。続いて、各ゲート電極形成膜４Ａ、４Ｂの側面上に絶縁性のサイドウォールスペーサ５を形成し、さらに、形成した各サイドウォールスペーサ５をマスクとして、半導体基板１の活性領域にソースドレイン領域６をそれぞれ形成する。その後、半導体基板１の上に各ゲート電極形成膜４Ａ、４Ｂ及びサイドウォールスペーサ５を覆うように層間絶縁膜７を形成し、形成した層間絶縁膜７に対して、化学機械研磨（ＣＭＰ）法等により各ゲート電極形成膜４Ａ、４Ｂを露出させる。
【０００７】
次に、図１８（ｂ）に示すように、層間絶縁膜７の上にＰ型ＦＥＴ領域Ｂを開口するレジストパターン８を形成し、形成したレジストパターン８をマスクとしてｐ型ＦＥＴ領域Ｂの層間絶縁膜７から露出する第２のゲート電極形成膜４Ｂの上部をエッチングして除去する。
【０００８】
次に、図１８（ｃ）に示すように、レジストパターン８を除去した後、各ゲート電極形成膜４Ａ、４Ｂを露出する層間絶縁膜７の上にニッケルからなる金属膜９を堆積する。
【０００９】
次に、図１８（ｄ）に示すように、半導体基板１に対して熱処理を行なって、それぞれポリシリコンからなる各ゲート電極形成膜４Ａ，４Ｂと金属膜９とを互いに反応させることにより、Ｎ型ＦＥＴ領域Ａには上部がシリサイド化された第１のゲート電極１０Ａが形成され、Ｐ型ＦＥＴ領域Ｂにはフルシリサイド化された第２のゲート電極１０Ｂが形成される。非特許文献１においては、Ｎ型ＦＥＴを構成する第１のゲート電極１０Ａの下部はポリシリコンのままであり、Ｐ型ＦＥＴを構成する第２のゲート電極１０Ｂの下部はＮｉＳｉである。
【００１０】
また、非特許文献２においては、金属膜を厚く堆積することにより、第１のゲート電極１０Ａの全体をＮｉＳｉとし、第２のゲート電極１０ｂの全体をＮｉ3Ｓｉとする構成が記載されている。
【非特許文献１】2004 IEEE, Proposal of New HfSiON CMOS Fabrication Process (HAMDAMA) for Low Standby Power Device, T.Aoyama et.al
【非特許文献２】2004 IEEE, Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices, K.Takahashi et.al
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本願発明者は、ＦＵＳＩ構造について種々の検討を重ねた結果、ＭＩＳＦＥＴにおけるゲート電極をＦＵＳＩ化する際に、ゲート電極形成用のポリシリコン膜のフルシリサイド化が不均一となるという現象が生じることを見出した。この現象は、特にゲート長が比較的に大きい場合に顕著となる。図１９（ａ）及び図１９（ｂ）にこの現象を示す。
【００１２】
図１９（ａ）に示すように、半導体基板１の活性領域の上に、それぞれポリシリコンからなる第１のゲート電極形成膜４Ｃと該第１のゲート電極形成膜４Ｃよりもゲート長が大きい第２のゲート電極形成膜４Ｄとが形成されている。この場合に、従来のゲート電極のシリサイド化工程では、各ゲート電極形成膜４Ｃ、４Ｄの上に堆積された金属膜９から金属原子がポリシリコン中に拡散するだけではなく、サイドウォールスペーサ５の上側及びその近傍部分からも金属がポリシリコン中に供給される。すなわち、各ゲート電極形成膜４Ｃ、４Ｄの上に堆積したゲート長方向の両側部から金属が過剰に供給される結果、各ポリシリコンにおけるサイドウォールスペーサ５の近傍においては、シリサイド化が過反応となる。
【００１３】
これにより、図１９（ｂ）に示すように、ゲート長が相対的に小さい第１のゲート電極形成膜４ＣからはＦＵＳＩ化された第１のゲート電極１０Ｃが形成される。一方、ゲート長が相対的に大きい第２のゲート電極形成膜４Ｄからは、それを構成するポリシリコンのサイドウォールスペーサ５から離れた領域に対して該ポリシリコンの上側部分に堆積された金属のみが供給される結果、組成が不均一な第２のゲート電極１０Ｄが形成される。このように、ゲート長が比較的に大きいＦＥＴにおいては、ゲート電極の組成がサイドウォールスペーサ５の近傍部分とゲート電極の中央部分とで異なってしまうため、ＦＥＴのしきい値電圧がばらつく原因となる。
【００１４】
また、従来のＦＵＳＩ化方法を、抵抗素子又は容量素子の上部電極に適用する場合においても、抵抗素子の場合は抵抗値がばらついたり、容量素子の場合は容量値がばらついたりする原因となる。
【００１５】
本発明は、前記従来の問題を解決し、ゲート長が異なる複数のゲート電極に、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、サイドウォールスペーサが形成されたシリコンからなるゲート電極形成膜の上部を除去して、該ゲート電極形成膜の上面を各サイドウォールスペーサの上面よりも低くしておき、上面が低くされたゲート電極の上にシリサイド化用の金属膜を孤立して形成する構成とする。これにより得られるゲート電極は、その上部に周縁部が高く且つゲート長方向の中央部が低い凹状となる。
【００１７】
具体的に、本発明に係る半導体装置は、第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを備えた半導体装置を対象とし、第１のゲート電極及び第２のゲート電極は、それぞれが金属によりフルシリサイド化され、且つゲート長が互いに異なっており、第１のゲート電極の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されており、凹状溝は、第１のゲート電極のゲート長に依存した幅寸法を有していることを特徴とする。
【００１８】
本発明の半導体装置において、第２のゲート電極の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されていることが好ましい。
【００１９】
本発明の半導体装置において、第１のゲート電極のゲート長は、第２のゲート電極のゲート長よりも大きいことが好ましい。
【００２０】
本発明の半導体装置において、第１のゲート電極と第２のゲート電極とは、金属組成比が同一であることが好ましい。
【００２１】
本発明の半導体装置において、第１の電界効果トランジスタ及び第２の電界効果トランジスタは、Ｎ型の電界効果トランジスタであることが好ましい。
【００２２】
本発明の半導体装置において、第１の電界効果トランジスタ及び第２の電界効果トランジスタは、Ｐ型の電界効果トランジスタであることが好ましい。
【００２３】
本発明の半導体装置は、第３のゲート電極を有する第３の電界効果トランジスタ及び第４のゲート電極を有する第４の電界効果トランジスタをさらに備え、第３の電界効果トランジスタ及び第４の電界効果トランジスタは、Ｎ型の電界効果トランジスタであり、
第３のゲート電極及び第４のゲート電極は、それぞれが金属によりフルシリサイド化され、且つゲート長が互いに異なっており、第３のゲート電極及び第４のゲート電極の上部には、ゲート長方向の中央部が高い凸状部が形成されていることが好ましい。
【００２４】
また、本発明の半導体装置は、第３のゲート電極を有する第３の電界効果トランジスタ及び第４のゲート電極を有する第４の電界効果トランジスタをさらに備え、第３の電界効果トランジスタ及び第４の電界効果トランジスタは、Ｎ型の電界効果トランジスタであり、第３のゲート電極及び第４のゲート電極は、それぞれが金属によりフルシリサイド化され、且つゲート長が互いに異なっており、第３のゲート電極及び第４のゲート電極の上部には、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されていることが好ましい。
【００２５】
この場合に、第３のゲート電極と第４のゲート電極とは、金属組成比が同一であることが好ましい。
【００２６】
また、この場合に、第１のゲート電極及び第２のゲート電極の金属組成比は、第３のゲート電極及び第４のゲート電極の金属組成比よりも高いことが好ましい。
【００２７】
本発明の半導体装置は、金属によりフルシリサイド化され、上部に周縁部が高く且つ幅方向の中央部が低い凹状溝が形成された抵抗素子をさらに備えていることが好ましい。
【００２８】
また、本発明の半導体装置は、金属によりフルシリサイド化され、周縁部が高く且つ幅方向の中央部が低い凹状溝が形成された上部電極を有する容量素子をさらに備えていることが好ましい。
【００２９】
本発明に係る半導体装置の製造方法は、第１のゲート電極を有する第１の電界効果トランジスタ及び第２のゲート電極を有する第２の電界効果トランジスタを備えた半導体装置の製造方法を対象とし、半導体領域の上に、シリコンからなり、ゲート長が互いに異なる第１のシリコンゲート電極及び第２のシリコンゲート電極を形成する工程（ａ）と、第１のシリコンゲート電極及び第２のシリコンゲート電極の側面上に絶縁性のサイドウォールスペーサを形成する工程（ｂ）と、第１のシリコンゲート電極及び第２のシリコンゲート電極の露出した上面がサイドウォールスペーサの上端部よりも低い段差を形成する工程（ｃ）と、工程（ｃ）の後に、少なくともサイドウォールスペーサ、第１のシリコンゲート電極及び第２のシリコンゲート電極の上に金属膜を形成する工程（ｄ）と、金属膜におけるサイドウォールスペーサの上側部分を選択的に除去する工程（ｅ）と、工程（ｅ）よりも後に、金属膜に対して熱処理を行なうことにより、第１のシリコンゲート電極及び第２のシリコンゲート電極が金属膜によりフルシリサイド化された第１のゲート電極及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする。
【００３０】
本発明の半導体装置の製造方法によると、工程（ｃ）において、第１のシリコンゲート電極及び第２のシリコンゲート電極の露出した上面がサイドウォールスペーサの上端部よりも低い段差を形成し、続いて、工程（ｄ）において、少なくともサイドウォールスペーサ、第１のシリコンゲート電極及び第２のシリコンゲート電極の上に金属膜を形成し、工程（ｅ）において、金属膜におけるサイドウォールスペーサの上側部分を選択的に除去する。さらに、工程（ｆ）において、金属膜に対して熱処理を行なうことにより、第１のゲート電極及び第２のゲート電極を金属膜によりフルシリサイド化する。このように、工程（ｅ）において、金属膜における各サイドウォールスペーサの上側部分を除去するため、金属膜は各ゲート電極の上方に孤立する。従って、各ゲート電極にはその上方に位置する金属のみが供給され、他の領域から金属が供給されることがない。このため、各ゲート電極はその大きさ（ゲート長寸法）に拘わらず、その組成を均一とすることができる。
【００３１】
本発明の半導体装置の製造方法は、工程（ｆ）において、第１のゲート電極及び第２のゲート電極の各上部に、周縁部が高く且つゲート長方向の中央部が低い凹状溝が形成されることが好ましい。
【００３２】
本発明の半導体装置の製造方法において、工程（ａ）は、第１のシリコンゲート電極及び第２のシリコンゲート電極の上面上に第１の保護絶縁膜及び第２の保護絶縁膜を形成する工程を含み、工程（ｂ）において、第１の保護絶縁膜及び第２の保護絶縁膜の側面上にもサイドウォールスペーサを形成し、工程（ｃ）において、第１の保護絶縁膜及び第２の保護絶縁膜を除去することにより段差を形成することが好ましい。
【００３３】
本発明の半導体装置の製造方法において、工程（ｃ）は、第１の保護絶縁膜及び第２の保護絶縁膜を除去した後、第１のシリコンゲート電極及び第２のシリコンゲート電極の上部をエッチングする工程を含むことが好ましい。
【００３４】
本発明の半導体装置の製造方法において、工程（ｅ）は、金属膜の上に保護膜を形成し、形成された保護膜に対してエッチバックを行なって、金属膜におけるサイドウォールスペーサの上側部分を保護膜からそれぞれ露出する工程（ｅ１）と、保護膜をマスクとして、金属膜に対してエッチングを行なうことにより、金属膜におけるサイドウォールスペーサの上側部分を除去する工程（ｅ２）とを含むことが好ましい。
【００３５】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、半導体領域の上部に素子分離領域を選択的に形成する工程（ｇ）をさらに備え、工程（ａ）は、素子分離領域上にシリコンからなるシリコン抵抗体を形成する工程を含み、工程（ｂ）は、シリコン抵抗体の側面上にサイドウォールスペーサを形成する工程を含み、工程（ｃ）は、シリコン抵抗体の露出した上面がサイドウォールスペーサの上端部よりも低い段差を形成する工程を含み、工程（ｄ）は、シリコン抵抗体の上に金属膜を形成する工程を含み、工程（ｅ）は、金属膜におけるシリコン抵抗体のサイドウォールスペーサの上側部分を除去する工程を含み、工程（ｆ）は、シリコン抵抗体が金属膜によりフルシリサイド化された抵抗素子の抵抗体を形成する工程を含むことが好ましい。
【００３６】
このようにすると、ＦＵＳＩ化される抵抗素子においても、ＦＵＳＩ化構造の組成が均一となるため、その抵抗値のばらつきが防止される。
【００３７】
本発明の半導体装置の製造方法は、工程（ａ）は、半導体領域の上に、シリコンからなるシリコン上部電極を形成する工程を含み、工程（ｂ）は、シリコン上部電極の側面上にサイドウォールスペーサを形成する工程を含み、工程（ｃ）は、シリコン上部電極の露出した上面がサイドウォールスペーサの上端部よりも低い段差を形成する工程を含み、工程（ｄ）は、シリコン上部電極の上に金属膜を形成する工程を含み、工程（ｅ）は、金属膜におけるシリコン上部電極のサイドウォールスペーサの上側部分を除去する工程を含み、工程（ｆ）は、シリコン上部電極が金属膜によりフルシリサイド化された容量素子の上部電極を形成する工程を含むことが好ましい。
【００３８】
このようにすると、上部電極がＦＵＳＩ化される容量素子においても、ＦＵＳＩ化構造の組成が均一となるため、その容量値のばらつきが防止される。
【発明の効果】
【００３９】
本発明の半導体装置及びその製造方法によると、ゲート電極のゲート長寸法に拘わらず、ゲート電極の組成が均一なＦＵＳＩ構造を得られるため、しきい値電圧のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の主面は、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域１０２によって、ＦＥＴ形成領域Ｔ、抵抗素子形成領域Ｒ及び容量素子形成領域Ｃが区画されている。ここで、抵抗素子形成領域Ｒは素子分離領域１０２上に設けられる。
【００４２】
ＦＥＴ形成領域Ｔには、ゲート長が互いに異なる第１のＮ型ＦＥＴ１１及び第２のＮ型ＦＥＴ１２が形成され、抵抗素子形成領域Ｒには、幅が互いに異なる第１の抵抗素子２１及び第２の抵抗素子２２が形成され、容量素子形成領域Ｃには、電極（上部電極）の幅が互いに異なる第１の容量素子３１及び第２の容量素子３２が形成されている。
【００４３】
ＦＥＴ形成領域Ｔにおける第１のＮ型ＦＥＴ１１及び第２のＮ型ＦＥＴ１２は、それぞれ半導体基板１０１の上に形成されたゲート絶縁膜１０３と、該ゲート絶縁膜１０３の上に形成され、全体がシリサイド化（ＦＵＳＩ化）された金属シリサイドからなる第１のゲート電極１４Ｔ１及び該第１のゲート電極１４Ｔ１よりもゲート長が大きい第２のゲート電極１４Ｔ２と、各ゲート電極１４Ｔ１、１４Ｔ２の両側面上にそれぞれ形成された例えば窒化シリコン（Ｓｉ3Ｎ4）からなるサイドウォールスペーサ１０５と、半導体基板１０１における各ゲート電極１４Ｔ１、１４Ｔ２の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型ソースドレイン領域１０６とにより構成されている。
【００４４】
抵抗素子形成領域Ｒにおける第１の抵抗素子２１及び第２の抵抗素子２２は、それぞれがＦＵＳＩ化された金属シリサイドからなる第１の抵抗体１４Ｒ１及び該第１の抵抗体１４Ｒ１よりも幅が大きい第２の抵抗体１４Ｒ２と、各抵抗体１４Ｒ１、１４Ｒ２の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５とにより構成されている。
【００４５】
容量素子形成領域Ｃにおける第１の容量素子３１及び第２の容量素子３２は、ＭＩＳ型の容量素子であって、それぞれ半導体基板１０１の上に形成された容量絶縁膜１１３と、該容量絶縁膜１１３の上に形成され、ＦＵＳＩ化された金属シリサイドからなる第１の上部電極１４Ｃ１及び該第１の上部電極１４Ｃ１よりも幅が大きい第２の上部電極１４Ｃ２と、各上部電極１４Ｃ１、１４Ｃ２の両側面上に形成されたサイドウォールスペーサ１０５と、半導体基板１０１における各上部電極１４Ｃ１、１４Ｃ２の側方の領域及び容量絶縁膜１１３の下側に形成され、Ｎ型の不純物イオンが注入されてなる下部電極１１６とにより構成されている。
【００４６】
ここで、第１の実施形態の特徴として、ＦＵＳＩ化された各ゲート電極１４Ｔ１、１４Ｔ２は、それぞれゲート長方向の両側部が高く中央部が低い凹状を有している。同様に、共にＦＵＳＩ化された各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１，１４Ｃ２においては、それぞれ幅方向の両側部が高く中央部が低い凹状を有している。
【００４７】
なお、図１において、便宜上、それぞれ２つずつのＦＥＴ１１、１２、抵抗素子２１、２２及び容量素子３１、３２を示しているが、半導体基板１０１にはさらに多くの素子が形成される。第１のＮ型ＦＥＴ１１と第２のＮ型ＦＥＴ１２とは、素子分離領域１０２で区画された同一領域内に形成しているが、該素子分離領域１０２で区画された異なる領域内に形成してもよい。同様に、第１の容量素子３１と第２の容量素子３２とは、素子分離領域１０２で区画された同一領域内に形成しているが、該素子分離領域１０２で区画された異なる領域内に形成してもよい。
【００４８】
図２（ａ）は第１の実施形態に係る半導体装置におけるＦＵＳＩ化された第１のゲート電極１４Ｔ１の平面構成を示し、図２（ｂ）は（ａ）のIIｂ−IIｂ線における断面構成を示している。図２において、図１に示す構成部材と同一の構成部材には同一の符号を付している。図２（ａ）に示す第１のゲート電極１４Ｔ１の幅広部分は、素子分離領域１０２の上に形成されたコンタクト形成部である。図２（ａ）及び図２（ｂ）に示すように、第１のゲート電極１４Ｔ１の周囲にはサイドウォールスペーサ１０５が形成されており、該第１のゲート電極１４Ｔ１のうちサイドウォールスペーサ１０５と接する周縁部は、中央部よりも高くなっている。ここでは、Ｎ型ＦＥＴの第１のゲート電極１４Ｔ１を例に示したが、第２のゲート電極１４Ｔ２を含め、各抵抗素子２１、２２の第１及び第２の抵抗体１４Ｒ１、１４Ｒ２及び各容量素子３１、３２の第１及び第２の上部電極１４Ｃ１、１４Ｃ２についても同一の構造を有している。
【００４９】
このように、第１の実施形態に係る半導体装置は、それぞれがＦＵＳＩ化され且つ同一の上部構造を有する各ゲート電極１４Ｔ１、１４Ｔ２、各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１、１４Ｃ２は、これら各ゲート電極１４Ｔ１、１４Ｔ２、各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１、１４Ｃ２の大きさ（平面寸法）に依存せず、自己整合的に同一の組成となる。このため、例えばＮ型ＦＥＴ１１、１２においては、それぞれ第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の大きさによる組成の不均一に起因するしきい値電圧のばらつきを防止することができる。また、各抵抗素子２１、２２においても抵抗値のばらつきが防止され、各容量素子においても容量値のばらつきが防止される。その結果、半導体装置の性能の向上及び高集積化を実現することができる。
【００５０】
なお、図１においては、第１のＮ型ＦＥＴ１１と第２のＮ型ＦＥＴ１２とを、また、第１の容量素子３１と第２の容量素子３２とを、素子分離領域１０２で区画された半導体基板１０１からなる同一領域内に形成する例を示したが、それぞれの素子を単独で素子分離領域１０２で区画された領域内に形成してもよい。また、いずれか２種類の素子を同一領域内に組み合わせて形成してもよい。また、第１の抵抗素子２１と第２の抵抗素子２２とを素子分離領域１０２の上に隣接して形成する例を示したが、互いに離間している素子分離領域１０２上に形成してもよい。また、Ｎ型ＦＥＴ１１、１２はＰ型ＦＥＴであってもよい。
【００５１】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００５２】
図３（ａ）、図３（ｂ）〜図７（ａ）及び図７（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５３】
まず、図３（ａ）に示すように、シリコンからなる半導体基板１０１の上部に素子分離領域１０２を形成し、その後、容量素子形成領域Ｃに対して、例えばＮ型不純物イオンを選択的に注入して、半導体基板１０１の上部に下部電極１１６の一部となる注入層を形成する。この注入層は、容量絶縁膜１１３の直下において容量素子の下部電極１１６となる。その後、化学的気相堆積（ＣＶＤ）法により、半導体基板１０１の主面上におけるＦＥＴ形成領域Ｔ及び容量素子形成領域Ｃに、それぞれ物理的な膜厚が３ｎｍの酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０３及び容量絶縁膜１１３を堆積する。続いて、ＣＶＤ法により、半導体基板１０１の上に、ＦＥＴ形成領域Ｔにおいてはゲート絶縁膜１０３を介在させ、また、容量素子形成領域Ｃにおいては容量絶縁膜１１３を介在させて、膜厚がそれぞれ５０ｎｍのポリシリコン膜１１４と、酸化シリコン（ＳｉＯ2 ）からなる保護絶縁膜１１５とを順次堆積する。なお、ポリシリコン膜１１４には、アモルファスシリコンを用いることもできる。その後、リソグラフィ法により、保護絶縁膜１１５の上に、ＦＥＴ形成領域Ｔのゲート電極形成領域、抵抗素子形成領域Ｒの抵抗体形成領域及び容量素子形成領域Ｃの上部電極形成領域をマスクするレジストパターン（図示せず）を形成する。続いて、形成したレジストパターンをマスクとしてエッチングによりパターニングして、保護絶縁膜１１５及びポリシリコン膜１１４を、ＦＥＴ形成領域Ｔにおいてはゲート長が互いに異なる第１及び第２のゲート電極パターンとし、抵抗素子形成領域Ｒにおいては幅が互いに異なる第１及び第２の抵抗体パターンとし、容量素子形成領域Ｃにおいては幅が互いに異なる第１及び第２の上部電極パターンとする。ここで、エッチングにドライエッチ法を用いる場合には、エッチングガスとして、酸化シリコンにはフルオロカーボンを主成分とするガスを用い、ポリシリコンには塩素を主成分とするガスを用いる。続いて、保護絶縁膜１１５をマスクとして、半導体基板１０１にＮ型不純物イオンを注入することにより、ＦＥＴ形成領域ＴにおいてはＮ型ソースドレイン領域１０６のエクステンション層を形成し、容量素子形成領域Ｃにおいては下部電極１１６の一部を形成する。
【００５４】
次に、図３（ｂ）に示すように、ＣＶＤ法により、半導体基板１０１の上に各ポリシリコン膜１１４及び保護絶縁膜１１５を覆うように、例えば窒化シリコン膜を堆積し、堆積した窒化シリコン膜に対してエッチバックを行なって、各ポリシリコン膜１１４及び保護絶縁膜１１５の両側面上にサイドウォールスペーサ１０５をそれぞれ形成する。なお、サイドウォールスペーサ１０５は、酸化シリコンを下地膜とした窒化シリコンとの積層構造としてもよい。続いて、各保護絶縁膜１１５及びサイドウォールスペーサ１０５をマスクとして、半導体基板１０１にＮ型不純物イオンを注入することにより、ＦＥＴ形成領域ＴにおいてはＮ型ソースドレイン領域１０６を形成し、容量素子形成領域Ｃにおいては下部電極１１６の残部を形成する。この後、Ｎ型ソースドレイン領域１０６及び下部電極１１６の露出面をニッケル（Ｎｉ）等によりシリサイド化してもよい。
【００５５】
次に、図４（ａ）に示すように、ＣＶＤ法により、半導体基板１０１の上に、各保護絶縁膜１１５及びサイドウォールスペーサ１０５を覆うように、例えば酸化シリコンからなる層間絶縁膜１０７を堆積し、堆積した層間絶縁膜１０７を例えば化学機械研磨（ＣＭＰ）法により平坦化して、各保護絶縁膜１１５を露出する。
【００５６】
次に、図４（ｂ）に示すように、例えばウェットエッチングにより、各保護絶縁膜１１５を除去して、各保護絶縁膜１１５の下側に位置するポリシリコン膜１１４をそれぞれ露出する。このとき、各サイドウォールスペーサ１０５の上端部と各ポリシリコン膜１１４の上面との段差は、後工程で堆積するシリサイド用の金属膜の膜厚よりも大きくする。なお、第１の実施形態においては、保護絶縁膜１１５と層間絶縁膜１０７とが共に酸化シリコンからなるため、保護絶縁膜１１５に対するエッチング時に、層間絶縁膜１０７も同時にエッチングされる。しかしながら、層間絶縁膜１０７が同時にエッチングされても、半導体基板１０１が露出しないようにエッチングの制御を行なえるため、特に問題はない。また、保護絶縁膜１１５と層間絶縁膜１０７については、互いのエッチレートが異なる材料又は堆積条件を用いてもよい。例えば、保護絶縁膜１１５を構成する酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）を添加することにより、層間絶縁膜１０７と比べてエッチレートを高くすることができるので、層間絶縁膜１０７に対して選択性を持たせることができる。なお、ポリシリコン膜１１４及びサイドウォールスペーサ１０５を構成する窒化シリコンに対して酸化シリコンとの選択性を持たせるには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いることができる。また、ドライエッチングの場合には、一例として、流量が１５ｍｌ／ｍｉｎ（標準状態）のＣ5Ｆ8、流量が１８ｍｌ／ｍｉｎ（標準状態）のＯ2 及び流量が９５０ｍｌ／ｍｉｎ（標準状態）のＡｒを圧力が６．７Ｐａで供給し、ＲＦ出力（Ｔ／Ｂ）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いることができる。
【００５７】
また、第１の実施形態においては、保護絶縁膜１１５を堆積し、その後、エッチングによりサイドウォールスペーサ１０５の上部とポリシリコン膜１１４との段差を形成しているが、保護絶縁膜１１５は必ずしも堆積する必要はない。すなわち、保護絶縁膜１１５をポリシリコン膜１１４の上に堆積せずに層間絶縁膜１０７を直接に堆積し、ポリシリコン膜１１４の上面をＣＭＰ法等で露出した後に、露出したポリシリコン膜１１４の上部をエッチングにより除去することにより、サイドウォールスペーサ１０５の上端部との間に段差を形成してもよい。
【００５８】
次に、図５（ａ）に示すように、スパッタ法により、露出した各サイドウォール１０５及びポリシリコン膜１１４を含め層間絶縁膜１０７の上に、例えば膜厚が３０ｎｍのニッケル（Ｎｉ）からなる金属膜１０８を堆積する。金属膜１０８の堆積は、一般に段差被覆性（ステップカバレッジ）が低いため、ポリシリコン膜１１４の大きさに依らず、金属膜１０８における各ポリシリコン膜１１４の上側部分にサイドウォールスペーサ１０５側が高く且つ中央部が低い断面凹状の溝が形成される。この凹状溝の幅は、図２に示したように、ポリシリコン膜１１４の大きさ（平面寸法）に応じて自己整合的に決まる。続いて、金属膜１０８の上に全面にわたって、マスク形成用部材として有機材料からなるレジスト膜を塗布（スピンコート）法により形成する。ここでは、マスク形成用部材としてレジスト材料を用いているが、絶縁性材料等の他の材料を用いることができる。但し、絶縁性材料をＣＶＤ法等により成膜する場合は、一般に高温下で成膜される。そのため、ＣＶＤ法等によりマスク形成用部材を成膜する際に、ポリシリコン膜１１４と金属膜１０８との間でシリサイド化反応が進行する場合があるが、金属膜１０８の上面まででシリサイド化反応が止まれば特に支障はない。しかしながら、低温で成膜できることから、有機材料又は有機酸化膜を塗布法により形成することが望ましい。
【００５９】
次に、図５（ｂ）に示すように、形成したレジスト膜１０９に対してエッチバックを行なって、金属膜１０８における各サイドウォールスペーサ１０５の上側部分をそれぞれ露出する。このとき、金属膜１０８における各ポリシリコン膜１１４の上側部分に位置する凹状溝部分の幅が、各ポリシリコン膜１１４の平面寸法に応じて自己整合的に決まることから、該凹状溝部分に残存するレジスト材料の幅寸法も自己整合的に決定される。なお、このとき、金属膜１０８は、Ｎ型ソースドレイン領域１０６、下部電極１１６及び素子分離領域１０２の上側にも残存するが、いずれも層間絶縁膜１０７が介在しているためソースドレイン領域１０６及び下部電極１１６が過剰にシリサイド化されるといった問題はない。
【００６０】
また、第１の実施形態においては、金属膜１０８における各サイドウォールスペーサ１０５の上側部分を露出する方法にエッチバック法を用いたが、これ以外の方法、例えばＣＭＰ法を用いてもよい。
【００６１】
次に、図６（ａ）に示すように、エッチバックされたレジスト膜１０９をマスクとして、例えば硫酸と過酸化水素水との混合溶液により金属膜１０８に対してウェットエッチングを行なう。このエッチングは、金属膜１０８における各サイドウォールスペーサ１０５の上側部分が除去されて、各サイドウォールスペーサ１０５の上端部が露出される程度に行なう。従って、レジスト膜１０９の側面の下部に金属膜１０８が残存するが、特に支障はない。
【００６２】
次に、図６（ｂ）に示すように、レジスト膜１０９を酸素プラズマによるアッシング等により除去する。このように、レジスト膜１０９に有機材料を用いた場合には、後工程での熱処理時等に不純物となるため、該レジスト膜１０９を除去する必要がある。しかしながら、レジスト膜１０９の代わりにシリコン酸化膜等の絶縁性材料からなる、いわゆるハードマスクを用いた場合には、該ハードマスクは必ずしも除去する必要はない。
【００６３】
次に、図７（ａ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、各ポリシリコン膜１１４と金属膜１０８との間でシリサイド化反応を起こすことにより、各ポリシリコン膜１１４の全体をシリサイド化する。これにより、半導体基板１０１上のＦＥＴ形成領域Ｔにおいては、ＦＵＳＩ構造を有し且つゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２が形成され、抵抗素子形成領域Ｒにおいては、ＦＵＳＩ構造を有し且つ幅が互いに異なる第１の抵抗体１４Ｒ１及び第２の抵抗体１４Ｒ２が形成され、容量子形成領域Ｃにおいては、ＦＵＳＩ構造を有し且つ幅が互いに異なる第１の上部電極１４Ｃ１及び第２の上部電極１４Ｃ２が形成される。
【００６４】
第１の実施形態の特徴として、シリサイド化工程において、サイドウォールスペーサ１０５の上側の金属膜１０８が除去されているため、該金属膜１０８は各ポリシリコン膜１１４の上にそれぞれ孤立化している。このため、サイドウォールスペーサ１０５の上側及びその近傍から金属が各ポリシリコン膜１１４に過剰に供給されることがなくなる。従って、各ポリシリコン膜１１４と金属膜１０８との反応可能な体積比率は、各ゲート電極１４Ｔ１、１４Ｔ２等のゲート長、すなわち平面寸法に依存することがなくなる。すなわち、各ポリシリコン膜１１４と金属膜１０８との反応可能な体積比率は、図４（ｂ）に示す工程で露出されたポリシリコン膜１１４と、図５（ａ）に示す工程で堆積した金属膜１０８との両者の膜厚で決定され、ほぼ一定となる。言い換えれば、各ポリシリコン膜１１４に対するシリサイド化反応は、反応律速から供給律速へと移行する。これにより、それぞれ互いの平面寸法が異なるゲート電極１４Ｔ１、１４Ｔ２、抵抗体１４Ｒ１、１４Ｒ２及び上部電極１４Ｃ１、１４Ｃ２であっても、そのいずれに対しても組成が均一なＦＵＳＩ構造を実現することができる。なお、このとき、孤立化された各金属膜１０８のゲート長方向（幅方向）の断面形状が凹状を有していることから、各ゲート電極１４Ｔ１、１４Ｔ２、各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１、１４Ｃ２のゲート長方向（幅方向）の断面形状も同様に凹状となる。また、Ｎ型ソースドレイン領域１０６、下部電極１１６及び素子分離領域１０２の上方に堆積された金属膜１０８は、層間絶縁膜１０７が介在するためシリサイド化反応は起こらない。
【００６５】
次に、図７（ｂ）に示すように、Ｎ型ソースドレイン領域１０６等の上方に残存する未反応の金属膜１０８を、例えば硫酸と過酸化水素水の混合溶液によりエッチングして除去する。その後、ＦＵＳＩ化された各ゲート電極１４Ｔ１、１４Ｔ２等を含め層間絶縁膜１０７の上に上層の層間絶縁膜を堆積し、コンタクトホール及び配線を形成する。
【００６６】
以上説明したように、第１の実施形態に係る半導体装置の製造方法によると、シリサイド化されるポリシリコン膜１１４の側面上にサイドウォールスペーサ１０５を形成した後、ポリシリコン膜１１４の上面を低くして該サイドウォールスペーサ１０５の上端部とポリシリコン膜１１４とに段差を設ける。これにより、ポリシリコン膜１１４の上に金属膜１０８を堆積する際に、ゲート電極や抵抗体の上部に、その平面寸法に応じた凹状溝を自己整合的に形成することができる。このため、ゲート長寸法（幅寸法）に応じたレジスト膜１０９を自己整合的に形成することができる。すなわち、第１のＮ型ＦＥＴ１１のように、ゲート電極１４Ｔ１のゲート長寸法が比較的に小さい場合であっても、対向するサイドウォールスペーサ１０５同士の間に堆積される金属膜１０８さらにはレジスト膜１０９の膜形状に凹状溝が転写される。これにより、堆積された金属膜１０８におけるサイドウォールスペーサ１０５の上側部分のみを選択的に除去することが可能となるため、各ポリシリコン膜１１４上で金属膜１０８を孤立化することができる。その結果、各ゲート電極１４Ｔ１、１４Ｔ２のＦＵＳＩ構造をゲート長寸法に拘わらず同一とすることができる。
【００６７】
また、第１の実施形態に係る製造方法においては、１つの半導体基板１０１上に、そのいずれもが同一で且つ均一なＦＵＳＩ構造を持つ、第１のＮ型ＦＥＴ１１及び第２のＮ型ＦＥＴ１２、第１の抵抗素子２１及び第２の抵抗素子２２並びに第１の容量素子３１及び第２の容量素子３２を同時に形成することができる。
【００６８】
なお、ＦＥＴ形成領域Ｔには、Ｎ型ＦＥＴ１１、２１を形成したが、Ｐ型ＦＥＴを設けてもよい。
【００６９】
また、ゲート絶縁膜１０３及び容量絶縁膜１１３には、ＨｆＯ2 を用いたがこれに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 又はＳｉＯＮ等を用いることができる。また、ここでは、ゲート絶縁膜１０３及び容量絶縁膜１１３は同一工程で形成したが、別工程で形成してもよい。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７１】
図８（ａ）〜図８（ｃ）は本発明の第２の実施形態に係る半導体装置の断面構成を示している。図８（ａ）〜図８（ｃ）において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。なお、図８（ａ）〜図８（ｃ）は図面の都合上３通りに分けており、本実施形態に係る半導体装置は、１つ半導体基板１０１上に形成されている。
【００７２】
図８（ａ）〜図８（ｃ）に示すように、第２の実施形態に係る半導体装置は、半導体基板１０１の上部に選択的に形成された素子分離領域１０２により区画されてなる複数の素子形成領域として、Ｎ型ＦＥＴ形成領域Ｔ１、Ｐ型ＦＥＴ形成領域Ｔ２、第１の抵抗素子形成領域Ｒ１、第２の抵抗素子形成領域Ｒ２、第１の容量素子形成領域Ｃ１及び第２の容量素子形成領域Ｃ２を有している。ここで、各抵抗素子形成領域Ｒ１、Ｒ２は素子分離領域１０２上に設けられている。
【００７３】
図８（ａ）に示すように、Ｎ型ＦＥＴ形成領域Ｔ１には、ゲート長が互いに異なる第１のＮ型ＦＥＴ１１１及び第２のＮ型ＦＥＴ１２１が形成され、Ｐ型ＦＥＴ形成領域Ｔ２には、ゲート長が互いに異なる第１のＰ型ＦＥＴ１１２及び第２のＰ型ＦＥＴ１２２が形成されている。
【００７４】
図８（ｂ）に示すように、第１の抵抗素子形成領域Ｒ１には、幅が互いに異なる第１の抵抗素子２１１及び第２の抵抗素子２２１が形成され、第２の抵抗素子形成領域Ｒ２には、幅が互いに異なる第３の抵抗素子２１２及び第４の抵抗素子２２２が形成されている。
【００７５】
図８（ｃ）に示すように、第１の容量素子形成領域Ｃ１には、幅が互いに異なる第１の容量素子３１１及び第２の容量素子３２１が形成され、第２の容量素子形成領域Ｃ２には、幅が互いに異なる第３の容量素子３１２及び第４の容量素子３２２が形成されている。
【００７６】
Ｎ型ＦＥＴ形成領域Ｔ１における第１のＮ型ＦＥＴ１１１及び第２のＮ型ＦＥＴ１２１は、半導体基板１０１の上に形成されたゲート絶縁膜１０３と、該ゲート絶縁膜１０３の上に形成され、それぞれがＦＵＳＩ化されたＮｉＳｉからなる第１のゲート電極１４Ｔ１及び該第１のゲート電極１４Ｔ１よりもゲート長が大きい第２のゲート電極１４Ｔ２と、各ゲート電極１４Ｔ１、１４Ｔ２の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５と、半導体基板１０１における各ゲート電極１４Ｔ１、１４Ｔ２の側方の領域にそれぞれ形成されたＮ型ソースドレイン領域１０６Ｎとにより構成されている。
【００７７】
Ｐ型ＦＥＴ形成領域Ｔ２における第１のＰ型ＦＥＴ１１２及び第２のＰ型ＦＥＴ１２２は、半導体基板１０１の上に形成されたゲート絶縁膜１０３と、該ゲート絶縁膜１０３の上に形成され、それぞれがＦＵＳＩ化されたＮｉ3Ｓｉからなる第３のゲート電極１４Ｔ３及び該第３のゲート電極１４Ｔ３よりもゲート長が大きい第４のゲート電極１４Ｔ４と、各ゲート電極１４Ｔ３、１４Ｔ４の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５と、半導体基板１０１における各ゲート電極１４Ｔ３、１４Ｔ４の側方の領域にそれぞれ形成されたＰ型ソースドレイン領域１０６Ｐとにより構成されている。
【００７８】
第１の抵抗素子形成領域Ｒ１における第１の抵抗素子２１１及び第２の抵抗素子２２１は、それぞれがＦＵＳＩ化されたＮｉＳｉからなる第１の抵抗体１４Ｒ１及び該第１の抵抗体１４Ｒ１よりも幅が大きい第２の抵抗体１４Ｒ２と、各抵抗体１４Ｒ１、１４Ｒ２の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５とにより構成されている。
【００７９】
第２の抵抗素子形成領域Ｒ２における第３の抵抗素子２１２及び第４の抵抗素子２２２は、それぞれがＦＵＳＩ化されたＮｉ3Ｓｉからなる第３の抵抗体１４Ｒ３及び該第３の抵抗体１４Ｒ３よりも幅が大きい第４の抵抗体１４Ｒ４と、各抵抗体１４Ｒ３、１４Ｒ４の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５とにより構成されている。
【００８０】
第１の容量素子形成領域Ｃ１における第１の容量素子３１１及び第２の容量素子３２１は、ＭＩＳ型の容量素子であって、半導体基板１０１の上に形成された容量絶縁膜１１３と、該容量絶縁膜１１３の上に形成され、それぞれがＦＵＳＩ化されたＮｉＳｉからなる第１の上部電極１４Ｃ１及び該第１の上部電極１４Ｃ１よりも幅が大きい第２の上部電極１４Ｃ２と、各上部電極１４Ｃ１、１４Ｃ２の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５と、半導体基板１０１における各上部電極１４Ｃ１、１４Ｃ２の側方の領域及び容量絶縁膜１１３の下側に形成され、Ｎ型の不純物イオンが注入されてなるＮ型下部電極１１６Ｎとにより構成されている。
【００８１】
第２の容量素子形成領域Ｃ２における第３の容量素子３１２及び第４の容量素子３２２は、ＭＩＳ型の容量素子であって、半導体基板１０１の上に形成された容量絶縁膜１１３と、該容量絶縁膜１１３の上に形成され、それぞれがＦＵＳＩ化されたＮｉ3Ｓｉからなる第３の上部電極１４Ｃ３及び該第３の上部電極１４Ｃ３よりも幅が大きい第４の上部電極１４Ｃ４と、各上部電極１４Ｃ３、１４Ｃ４の両側面上にそれぞれ形成されたサイドウォールスペーサ１０５と、半導体基板１０１における各上部電極１４Ｃ３、１４Ｃ４の側方の領域及び容量絶縁膜１１３の下側に形成され、Ｐ型の不純物イオンが注入されてなるＰ型下部電極１１６Ｐとにより構成されている。
【００８２】
このように、第２の実施形態に係る半導体装置は、Ｎ型ＦＥＴ形成領域Ｔ１とＰ型ＦＥＴ形成領域Ｔ２とにおける第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２と、第３及び第４の各ゲート電極１４Ｔ３、１４Ｔ４との間でニッケルシリサイドの組成（Ｎｉ組成）を異ならせている。さらに、Ｐ型ＦＥＴ形成領域Ｔ２における各ゲート電極１４Ｔ３、１４Ｔ４は、ゲート長方向の両側部が高く中央部が低い凹状溝を有し、且つ、凹状溝の幅は各ゲート電極１４Ｔ３、１４Ｔ４の大きさに依存する。これに対し、Ｎ型ＦＥＴ形成領域Ｔ１における各ゲート電極１４Ｔ１、１４Ｔ２は、ゲート長方向の中央部が高い断面凸状を有している。このゲート長方向の断面形状が凸状となるのは、後述する製造方法で明らかなように、各ゲート電極１４Ｔ１、１４Ｔ２の組成をＮｉＳｉとするために、Ｐ型ＦＥＴ形成領域Ｔ２の各ゲート電極１４Ｔ３、１４Ｔ４の組成であるＮｉ3Ｓｉよりも、シリコン(Ｓｉ）の組成比を増すために、ゲート形成用のポリシリコン膜の膜厚をＰ型ＦＥＴ形成領域Ｔ２の場合よりも大きくしているためである。
【００８３】
従って、Ｎ型ＦＥＴ形成領域Ｔ１と同様の方法で形成される第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１においては、それぞれがＦＵＳＩ化された各抵抗体１４Ｒ１、１４Ｒ２と各上部電極１４Ｃ１、１４Ｃ２とはいずれも幅方向の断面形状が凸状となる。一方、Ｐ型ＦＥＴ形成領域Ｔ２と同様の方法で形成される第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においては、それぞれメタルリッチにＦＵＳＩ化された各抵抗体１４Ｒ３、１４Ｒ４と各上部電極１４Ｃ３、１４Ｃ４とはいずれも幅方向の断面形状が凹状となる。また、この場合の凹状溝の幅は、各抵抗体１４Ｒ３、１４Ｒ４及び各上部電極１４Ｃ３、１４Ｃ４の幅寸法にそれぞれ依存する。
【００８４】
その上、第２の実施形態に係る半導体装置は、第１の実施形態と同様に、第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２、第１及び第２の各抵抗体１４Ｒ１、１４Ｒ２及び第１及び第２の各上部電極１４Ｃ１、１４Ｃ２はそれぞれの大きさ（平面寸法）に依存せず、自己整合的に同一の組成となる。同様に、第３及び第４の各ゲート電極１４Ｔ３、１４Ｔ４、第３及び第４の各抵抗体１４Ｒ３、１４Ｒ４及び第３及び第４の各上部電極１４Ｃ３、１４Ｃ４はそれぞれの大きさ（平面寸法）に依存せず、自己整合的に同一の組成となる。
【００８５】
このため、例えば、各Ｎ型ＦＥＴ１１１、１２１及び各Ｐ型ＦＥＴ１１２、１２２においては、各ゲート電極１４Ｔ１、１４Ｔ２のそれぞれの大きさによる組成の不均一に起因するしきい値電圧のばらつきを防止することができる。その結果、半導体装置の性能の向上及び高集積化を実現することができる。
【００８６】
また、各抵抗素子２１１〜２２２及び各容量素子３１１〜３２２においても、抵抗値や容量値のばらつきを防止することができる。
【００８７】
なお、図８（ａ）〜図８（ｃ）においては、各Ｎ型ＦＥＴ１１１、１２１、各Ｐ型ＦＥＴ１１２、１２２、各抵抗素子２１１、２２１、２１２、２２２及び容量素子３１１、３２１、３１２、３２２をそれぞれ素子分離領域１０２で区画された半導体基板１０１からなる同一領域内に形成する例を示したが、それぞれの素子を単独で素子分離領域１０２で区画された領域内に形成してもよく、また、いずれか２種類の素子を同一領域内に組み合わせて形成してもよい。また、抵抗素子２１１、２２１、２１２、２２２を素子分離領域１０２上に隣接して形成する例を示したが、互いに離間している素子分離領域１０２上に形成してもよい。また、各Ｎ型ＦＥＴ１１１、１２１及びＰ型ＦＥＴ１１２、１２２を有する場合に、ゲート電極１４Ｔ１〜１４Ｔ４の組成をいずれもＮｉ3Ｓｉとしてもよい。
【００８８】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００８９】
図９（ａ）〜図９（ｃ）乃至図１６（ａ）〜図１６（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００９０】
まず、図９（ａ）〜図９（ｃ）に示すように、第１の実施形態と同様に、シリコンからなる半導体基板１０１の上部に素子分離領域１０２を選択的に形成する。続いて、半導体基板１０１の第１の容量素子形成領域Ｃ１に対してＮ型不純物を選択的に注入してＮ型下部電極１１７Ｎの一部を形成し、半導体基板１０１の第２の容量素子形成領域Ｃ２に対してＰ型不純物を選択的に注入してＰ型下部電極１１７Ｐの一部を形成する。続いて、半導体基板１０１の主面上に、ＣＶＤ法により、例えばＨｆＯ2 からなるゲート絶縁膜１０３及び容量絶縁膜１１３を堆積する。続いて、ＣＶＤ法により、半導体基板１０１の上に、Ｎ型ＦＥＴ形成領域Ｔ１及びＰ型ＦＥＴ形成領域Ｔ２においてはゲート絶縁膜１０３を介在させ、また、第１の容量素子形成領域Ｃ１及び第２の容量素子形成領域Ｃ２においては容量絶縁膜１１３を介在させて、膜厚がそれぞれ５０ｎｍのポリシリコン膜１１４と、酸化シリコンからなる保護絶縁膜１１５とを順次堆積する。その後、リソグラフィ法及びエッチング法により、保護絶縁膜１１５及びポリシリコン膜１１４をパターニングして、Ｎ型及びＰ型の各ＦＥＴ形成領域Ｔ１、Ｔ２においては、互いのゲート長が異なる第１及び第２のゲート電極パターンと、互いのゲート長が異なる第３及び第４のゲート電極パターンとを形成する。第１及び第２の各抵抗素子形成領域Ｒ１、Ｒ２においては、互いの幅が異なる第１及び第２の抵抗体パターンと、互いの幅が異なる第３及び第４の抵抗体パターンとを形成する。第１及び第２の各容量素子形成領域Ｃ１、Ｃ２においては、互いの幅が異なる第１及び第２の上部電極パターンと、互いの幅が異なる第３及び第４の上部電極パターンとを形成する。続いて、Ｎ型ＦＥＴ形成領域Ｔ１にＮ型ソースドレイン領域１０６Ｎの一部と、第１の容量素子形成領域Ｃ１にＮ型下部電極１１６Ｎの一部とをそれぞれ形成する。その後、Ｐ型ＦＥＴ形成領域Ｔ２にＰ型ソースドレイン領域１０６Ｐの一部と、第２の容量素子形成領域Ｃ２にＰ型下部電極１１６Ｐの一部とをそれぞれ形成する。なお、Ｎ型不純物イオンの注入工程とＰ型不純物イオンの注入工程との注入順序は問われない。続いて、各ポリシリコン膜１１４及び保護絶縁膜１１５の両側面上に窒化シリコンからなるサイドウォールスペーサ１０５をそれぞれ形成する。その後、保護絶縁膜１１５及びサイドウォールスペーサ１０５をマスクとして、Ｎ型ソースドレイン領域１０６Ｎの残部とＮ型下部電極１１６Ｎの残部とを形成し、続いて、Ｐ型ソースドレイン領域１０６Ｐの残部とＰ型下部電極１１６Ｐの残部とを形成する。この後、Ｎ型ソースドレイン領域１０６Ｎ、Ｐ型ソースドレイン領域１０６Ｐ、Ｎ型下部電極１１６Ｎ及びＰ型下部電極１１６Ｐの露出面をニッケル（Ｎｉ）等によりシリサイド化してもよい。その後、ＣＶＤ法により、半導体基板１０１の上に、各保護絶縁膜１１５及びサイドウォールスペーサ１０５を覆うように、酸化シリコンからなる層間絶縁膜１０７を堆積し、その上面をＣＭＰ法により平坦化して各保護絶縁膜１１５を露出する。
【００９１】
次に、図１０（ａ）〜図１０（ｃ）に示すように、例えばウェットエッチングにより、各ＦＥＴ形成領域Ｔ１、Ｔ２、各抵抗素子形成領域Ｒ１、Ｒ２及び各容量素子形成領域Ｃ１、Ｃ２における各ポリシリコン膜１１４上の保護絶縁膜１１５を除去して、その下のポリシリコン膜１１４をそれぞれ露出する。このとき、各サイドウォールスペーサ１０５の上端部と各ポリシリコン膜の上面との段差は、後工程で堆積するシリサイド用の金属膜の膜厚よりも大きくする。なお、第２の実施形態においても、保護絶縁膜１１５をポリシリコン膜１１４の上に堆積する代わりに層間絶縁膜１０７を直接に堆積し、ポリシリコン膜１１４の上面をＣＭＰ法等で露出した後に、露出したポリシリコン膜１１４の上部をエッチングにより除去することにより、サイドウォールスペーサ１０５の上端部との間に段差を形成してもよい。
【００９２】
次に、図１１（ａ）〜図１１（ｃ）に示すように、リソグラフィ法により、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１をマスクする第１のレジスト膜１１９を形成し、形成した第１のレジスト膜１１９をマスクとして、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２の各ポリシリコン膜１１４に対して、塩素又は臭化水素を主成分とするエッチングガスを用いたドライエッチングを行なって、膜厚が２５ｎｍのポリシリコン膜１１４ａを得る。
【００９３】
次に、図１２（ａ）〜図１２（ｃ）に示すように、第１のレジスト膜１１９をアッシングにより除去した後、スパッタ法により、露出した各サイドウォール１０５及びポリシリコン膜１１４、１１４ａを含め層間絶縁膜１０７の上に、例えば膜厚が３０ｎｍのニッケル（Ｎｉ）からなる金属膜１０８を堆積する。ここでは、前述したように、金属膜１０８の堆積は、段差被覆性が低いため、ポリシリコン膜１１４、１１４ａの大きさに依らず、金属膜１０８における各ポリシリコン膜１１４、１１４ａの上側部分にサイドウォールスペーサ１０５側が高く且つ中央部が低い断面凹状の溝が形成される。この凹状溝の幅は、ポリシリコン膜１１４、１１４ａの大きさ（平面寸法）に応じて自己整合的に決まる。続いて、金属膜１０８の上に全面にわたって、マスク形成用部材として有機材料からなる第２のレジスト膜１２９を塗布法により形成する。ここでは、マスク形成用部材としてレジスト材料を用いているが、酸化シリコン等の絶縁性材料等を用いてもよい。
【００９４】
次に、図１３（ａ）〜図１３（ｃ）に示すように、形成した第２のレジスト膜１２９に対してエッチバックを行なって、金属膜１０８における各サイドウォールスペーサ１０５の上側部分をそれぞれ露出する。このとき、金属膜１０８における各ポリシリコン膜１１４、１１４ａの上側部分に位置する凹状溝部分の幅が、各ポリシリコン膜１１４、１１４ａの平面寸法に応じて自己整合的に決まることから、該凹状溝部分に残存するレジスト材料の幅寸法も自己整合的に決定される。なお、このとき、金属膜１０８は、Ｎ型及びＰ型の各ソースドレイン領域１０６Ｎ、１０６Ｐ、Ｎ型及びＰ型の各下部電極１１６Ｎ、１１６Ｐ並びに素子分離領域１０２の上側にも残存するが、いずれも層間絶縁膜１０７が介在しているため、ソースドレイン領域１０６Ｎ、１０６Ｐ及び下部電極１１６Ｎ、１１６Ｐが過剰にシリサイド化されるといった問題はない。また、ここでも、金属膜１０８における各サイドウォールスペーサ１０５の上側部分を露出する方法にエッチバック法を用いたが、これ以外の方法、例えばＣＭＰ法を用いてもよい。
【００９５】
次に、図１４（ａ）〜図１４（ｃ）に示すように、エッチバックされた第２のレジスト膜１２９をマスクとして、例えば硫酸と過酸化水素水との混合溶液により金属膜１０８に対してウェットエッチングを行なう。このエッチングは、金属膜１０８における各サイドウォールスペーサ１０５の上側部分が除去されて、各サイドウォールスペーサ１０５の上端部が露出される程度に行なう。このとき、後工程でのシリサイド化反応の制御性の観点から、例えばＮ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１は、ポリシリコン膜１１４と金属膜１０８との膜厚の比の値がシリサイドの組成に対する影響が大きい領域であるため、金属膜１０８を第２のレジスト膜１２９の底面までエッチングすることが望ましい。これに対し、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においては、各ポリシリコン膜１１４ａの厚さを小さくした分、その上の金属膜１０８の膜厚が大きいため、第２のレジスト膜１２９の側面の下部に金属膜１０８が残るが特に支障はない。
【００９６】
次に、図１５（ａ）〜図１５（ｃ）に示すように、第２のレジスト膜１２９をアッシング等により除去する。このように、第２のレジスト膜１２９に有機材料を用いた場合には、後工程での熱処理時等に不純物となるため、該第２のレジスト膜１２９を除去する必要がある。しかしながら、第２のレジスト膜１２９に代えてシリコン酸化膜等のハードマスクを用いた場合には、該ハードマスクは必ずしも除去する必要はない。続いて、半導体基板１０１に対して、例えば高速熱処理法により、温度が４００℃の窒素雰囲気で熱処理を行なって、各ポリシリコン膜１１４、１１４ａと金属膜１０８との間でシリサイド化反応を起こすことにより、各ポリシリコン膜１１４、１１４ａの全体をシリサイド化する。これにより、半導体基板１０１上のＮ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１においては、組成がいずれもＮｉＳｉであるＦＵＳＩ構造を有し、互いのゲート長が異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２と、互いの幅が異なる第１の抵抗体１４Ｒ１及び第２の抵抗体１４Ｒ２と、互いの幅が異なる第１の上部電極１４Ｃ１及び第２の上部電極１４Ｃ２とが形成される。一方、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においては、組成がいずれもＮｉ3ＳｉであるＦＵＳＩ構造を有し、互いのゲート長が異なる第３のゲート電極１４Ｔ３及び第４のゲート電極１４Ｔ４と、互いの幅が異なる第３の抵抗体１４Ｒ３及び第４の抵抗体１４Ｒ４と、互いの幅が異なる第３の上部電極１４Ｃ３及び第４の上部電極１４Ｃ４とが形成される。
【００９７】
第２の実施形態の特徴として、シリサイド化工程において、サイドウォールスペーサ１０５の上側の金属膜１０８が除去されているため、金属膜１０８は各ポリシリコン膜１１４、１１４ａの上にそれぞれ孤立化する。このため、サイドウォールスペーサ１０５の上側及びその近傍から金属が各ポリシリコン膜１１４、１１４ａに過剰に供給されることがなくなる。従って、各ポリシリコン膜１１４、１１４ａと金属膜１０８との反応可能な体積比率は、いずれのゲート電極１４Ｔ１〜１４Ｔ４においてもそのゲート長、すなわち平面寸法に依存することがなくなる。すなわち、各ポリシリコン膜１１４、１１４ａと金属膜１０８との反応可能な体積比率は、図１０及び図１１に示す工程で露出されたポリシリコン膜１１４、１１４ａと、図１２に示す工程で堆積した金属膜１０８との両者の膜厚で決定され、ほぼ一定とすることができる。これにより、それぞれ平面寸法が異なる各ゲート電極１４Ｔ１、１４Ｔ２及び１４Ｔ３、１４Ｔ４、各抵抗体１４Ｒ１、１４Ｒ２及び１４Ｒ３、１４Ｒ４並びに各上部電極１４Ｃ１、１４Ｃ２及び１４Ｃ３、１４Ｃ４であっても、そのいずれに対しても組成が均一なＦＵＳＩ構造を実現することができる。なお、このとき、孤立化された各金属膜１０８のゲート長方向（幅方向）の断面形状が凹状を有していることから、各ゲート電極１４Ｔ３、１４Ｔ４、各抵抗体１４Ｒ３、１４Ｒ４及び各上部電極１４Ｃ３、１４Ｃ４のゲート長方向（幅方向）の断面形状も同様に凹状となる。なお、Ｎ型及びＰ型の各ソースドレイン領域１０６Ｎ、１０６Ｐ、Ｎ型及びＰ型の各下部電極１１６Ｎ、１１６Ｐ及び素子分離領域１０２の上方に堆積された金属膜１０８は層間絶縁膜１０７が介在するため、シリサイド化反応は起こらない。
【００９８】
さらに、第２の実施形態は、例えばＰ型ＦＥＴ形成領域Ｔ２におけるゲート電極形成用のポリシリコン膜１１４ａの膜厚を、図１１（ａ）に示す工程においてＮ型ＦＥＴ形成領域Ｔ１におけるゲート電極形成用のポリシリコン膜１１４の膜厚よりも減らしている。このため、金属膜１０８のポリシリコン膜１１４ａに対する体積比率が、Ｎ型ＦＥＴ形成領域Ｔ１と比べて高くなる。これは、抵抗素子形成領域Ｒ１、Ｒ２及び容量素子形成領域Ｃ１、Ｃ２においても同様である。その結果、金属膜１０８にニッケルを用いた場合には、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１においてはＦＵＳＩ構造にＮｉＳｉが形成され、一方、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においてはＦＵＳＩ構造にＮｉ3Ｓｉが形成され、組成が互いに異なるＦＵＳＩ構造を同時に形成することができる。
【００９９】
次に、図１６（ａ）〜図１６（ｃ）に示すように、Ｎ型ソースドレイン領域１０６Ｎ及びＰ型ソースドレイン領域１０６Ｐ等の上方に残存する未反応の金属膜１０８を、例えば硫酸と過酸化水素水の混合溶液によりエッチングして除去する。その後、ＦＵＳＩ化された各ゲート電極１４Ｔ１〜１４Ｔ４等を含め層間絶縁膜１０７の上に上層の層間絶縁膜を堆積し、コンタクトホール及び配線を形成する。
【０１００】
以上に説明したように、第２の実施形態に係る半導体装置の製造方法によると、各サイドウォールスペーサ１０５とゲート形成用の各ポリシリコン膜１１４、１１４ａとの間に段差を設けることにより、金属膜１０８を堆積する際に、ゲート長等の幅寸法と対応した幅を持つ凹状溝を自己整合的に形成することができる。このため、ゲート電極、抵抗素子及び上部電極のそれぞれの平面寸法に応じたレジスト膜、ここでは第２のレジスト膜１２９を金属膜１０８の上に自己整合的に形成することができる。その結果、ＮｉＳｉによりＦＵＳＩ化された第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２、第１及び第２の各抵抗素子１４Ｒ１，１４Ｒ２及び第１及び第２の各上部電極１４Ｃ１、１４Ｃ２の組成を、その大きさ（平面寸法）に拘わらず同一の組成とすることができる。同様に、Ｎｉ3ＳｉによりＦＵＳＩ化された第３及び第４の各ゲート電極１４Ｔ３、１４Ｔ４、第３及び第４の各抵抗素子１４Ｒ３，１４Ｒ４及び第３及び第４の各上部電極１４Ｃ３、１４Ｃ４の組成を、その大きさ（平面寸法）に拘わらず同一の組成とすることができる。さらには、Ｎ型ＦＥＴ１１１、１２１、Ｐ型ＦＥＴ１１２、１２２、抵抗素子２１１、２２１、２１２、２２２及び容量素子３１１、３２１、３１２、３２２を同時に形成することができる。
【０１０１】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【０１０２】
図１７（ａ）〜図１７（ｃ）は本発明の第２の実施形態の一変形例に係る半導体装置の断面構成を示している。図１７において、図８に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０３】
図１７に示すように、本変形例に係る半導体装置は、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１にそれぞれ形成された第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２、第１及び第２の各抵抗素子１４Ｒ１，１４Ｒ２及び第１及び第２の各上部電極１４Ｃ１、１４Ｃ２の各上部に、ゲート長方向（幅方向）の中央部に形成された凹状溝を有している。
【０１０４】
次に、本変形例に係る製造方法の第２の実施形態に係る製造方法との相違点のみを説明する。
【０１０５】
図１４（ａ）〜図１４（ｃ）に示した金属膜１０８におけるサイドウォールスペーサ１０５の上側部分をエッチングする工程において、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１に堆積された金属膜１０８を第２のレジスト膜１２９の底面までエッチングせずに、第２のレジスト膜１２９の側面下部に金属膜１０８が残る程度にエッチングする。すなわち、第２のレジスト膜１２９を除去したときに、各ポリシリコン膜１１４、１１４ａ上の金属膜の上面に断面凹状溝が第２のレジスト膜の底部によって形成されるようにする。但し、このとき、金属膜１０８のサイドウォールスペーサ１０５の上側部分は除去できなければならない。これにより、その後のシリサイド化工程によって、第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２、第１及び第２の各抵抗素子１４Ｒ１，１４Ｒ２及び第１及び第２の各上部電極１４Ｃ１、１４Ｃ２の各上部にそれぞれ凹状溝を形成することができる。
【産業上の利用可能性】
【０１０６】
本発明に係る半導体装置及びその製造方法は、均一なＦＵＳＩ構造を得られるという効果を有し、特にＦＵＳＩ化されたゲート電極を有する電界効果トランジスタを含む半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置におけるゲート電極を模式的に示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１６】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１７】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る半導体装置を示す模式的な断面図である。
【図１８】（ａ）〜（ｄ）は従来のＦＵＳＩ電極構造を持つＦＥＴの製造方法を示す工程順の断面図である。
【図１９】（ａ）及び（ｂ）は従来のＦＵＳＩ電極構造を持つＦＥＴの製造方法の課題を示す断面図である。
【符号の説明】
【０１０８】
Ｔ        ＦＥＴ形成領域
Ｒ        抵抗素子形成領域
Ｃ        容量素子形成領域
Ｔ１      Ｎ型ＦＥＴ形成領域
Ｔ２      Ｐ型ＦＥＴ形成領域
Ｒ１      第１の抵抗素子形成領域
Ｒ２      第２の抵抗素子形成領域
Ｃ１      第１の容量素子形成領域
Ｃ２      第２の容量素子形成領域
１１      第１のＮ型ＦＥＴ
１２      第２のＮ型ＦＥＴ
２１      第１の抵抗素子
２２      第２の抵抗素子
３１      第１の容量素子
３２      第２の容量素子
１０１    半導体基板
１４Ｔ１  第１のゲート電極
１４Ｔ２  第２のゲート電極
１４Ｔ３  第３のゲート電極
１４Ｔ４  第４のゲート電極
１４Ｒ１  第１の抵抗体
１４Ｒ２  第２の抵抗体
１４Ｒ３  第３の抵抗体
１４Ｒ４  第３の抵抗体
１４Ｃ１  第１の上部電極
１４Ｃ２  第２の上部電極
１４Ｃ３  第３の上部電極
１４Ｃ４  第４の上部電極
１０２    素子分離領域
１０３    ゲート絶縁膜
１０５    サイドウォールスペーサ
１０６    Ｎ型ソースドレイン領域
１０６Ｎ  Ｎ型ソースドレイン領域
１０６Ｐ  Ｐ型ソースドレイン領域
１０７    層間絶縁膜
１０８    金属膜
１０９    レジスト膜
１１３    容量絶縁膜
１１４    ポリシリコン膜
１１４ａ  ポリシリコン膜
１１５    保護絶縁膜
１１６    下部電極
１１６Ｎ  Ｎ型下部電極
１１６Ｐ  Ｐ型下部電極
１１９    第１のレジスト膜
１２９    第２のレジスト膜
１１１    第１のＮ型ＦＥＴ
１２１    第２のＮ型ＦＥＴ
１１２    第１のＰ型ＦＥＴ
１２２    第２のＰ型ＦＥＴ
２１１    第１の抵抗素子
２２１    第２の抵抗素子
２１２    第３の抵抗素子
２２２    第４の抵抗素子
３１１    第１の容量素子
３２１    第２の容量素子
３１２    第３の容量素子
３２２    第４の容量素子
【図１】
2007103694.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007103694.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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