(57)【要約】【課題】  Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴ双方のドレイン電流の低下を防止することができる半導体装置を提供する。【解決手段】  半導体基板１表面に、Ｎ型ＭＯＳＦＥＴ１０とＰ型ＭＯＳＦＥＴ１１の２種類の導電型のＭＯＳＦＥＴと、個々のＭＯＳＦＥＴを相互に素子分離するためのトレンチ型素子分離構造体を有してなる半導体装置であって、素子分離構造体のトレンチ側壁部のＮ型ＭＯＳＦＥＴ１０に隣接する部分に窒化シリコン膜７を備え、トレンチ側壁部のＰ型ＭＯＳＦＥＴ１１に隣接する部分には、窒化シリコン膜７を備えていない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの２種類の導電型のＭＯＳＦＥＴと、個々の前記ＭＯＳＦＥＴを相互に素子分離するためのトレンチ型素子分離構造体を有してなる半導体装置であって、
前記素子分離構造体のトレンチ側壁部の前記Ｎ型ＭＯＳＦＥＴに隣接する部分に窒化シリコン膜を備え、前記トレンチ側壁部の前記Ｐ型ＭＯＳＦＥＴに隣接する部分には、前記窒化シリコン膜を備えていないことを特徴とする半導体装置。
【請求項２】
前記窒化シリコン膜が、５００ＭＰａ〜１５００ＭＰａの範囲内の引っ張り応力を有する膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記窒化シリコン膜の膜厚が、５ｎｍ〜１００ｎｍの範囲内であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記窒化シリコン膜が、前記トレンチ側壁部の前記半導体基板表面より１０ｎｍ〜１５０ｎｍ下方位置から前記素子分離構造体のトレンチ底部まで連続して形成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記素子分離構造体が、前記トレンチ側壁部の一部と前記トレンチ底部の一部に前記窒化シリコン膜を備えていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置の製造方法であって、
前記トレンチ型素子分離構造体の形成過程において、
半導体基板の表面に第１酸化シリコン膜と第１窒化シリコン膜を形成する工程と、
前記第１窒化シリコン膜上に第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして用い、前記第１窒化シリコン膜と前記第１酸化シリコン膜と前記半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチの内壁面に露出した前記半導体基板の表面と、前記第１窒化シリコン膜を覆うように、第２酸化シリコン膜を形成する工程と、
前記第２酸化シリコン膜を覆うように第２窒化シリコン膜を堆積する工程と、
前記第２窒化シリコン膜を選択的に除去するための第２レジストパターンを形成する工程と、
前記第２レジストパターンをマスクとして用い、前記第２窒化シリコン膜をエッチングする工程と、
前記トレンチ内に充填されるように第３酸化シリコン膜を堆積する工程と、
前記第１窒化シリコン膜をストッパとして、前記第３酸化シリコン膜を化学的機械研磨する工程と、
前記化学的機械研磨によって露出した前記第１窒化シリコン膜をエッチングして除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２レジストパターンを形成する工程において、前記トレンチ内部に形成されたレジストの内、Ｎ型ＭＯＳＦＥＴに隣接する側を残して、Ｐ型ＭＯＳＦＥＴに隣接する側を除去することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２レジストパターンを形成する工程において、前記トレンチの内部に形成されたレジストをエッチングして前記レジストの上端を下方に後退させることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第２レジストパターンを形成する工程において、前記レジストを異方性エッチングし、前記レジスト上端を半導体基板表面より１０ｎｍ〜１５０ｎｍ下方に後退させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２窒化シリコン膜をエッチングする工程において、前記第２レジストパターンをマスクにしてケミカルドライエッチングを行い、露出した前記第２窒化シリコン膜の除去することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２酸化シリコン膜を形成する工程において、前記第２酸化シリコン膜の膜厚が５ｎｍ〜５０ｎｍであることを特徴とする請求項６乃至１０の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の製造方法に関し、特に、トレンチ型素子分離技術（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ:ＳＴＩ）によって素子分離された半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来、素子分離の方法として、局所酸化(Local Oxidation of Silicon:ＬＯＣＯＳ)型の素子分離方法が用いられている。この素子分離方法では、バーズビークやシニング等により素子形成領域として利用できない面積が増大するため、素子分離領域が制限されるといった問題があり、素子の高集積化の妨げとなっていた。
【０００３】
これに対し、半導体基板に形成したトレンチに分離膜である酸化シリコン膜を充填するトレンチ型素子分離方法（Shallow Trench Isolation:ＳＴＩ）があり、バーズビークやシニング等が生じるのを防止することができる。しかし、この方法では、トレンチ内に分離膜である酸化シリコン膜を充填し、酸化シリコン膜の緻密化のために熱処理を行うことから、半導体基板と酸化シリコン膜の材質の差により素子形成領域のチャネル形成領域が圧縮応力を受けるという問題がある。素子形成領域のチャネル形成領域に圧縮応力を与えると、Ｓi格子間の距離が歪み電子の移動度が低下する。これにより、Ｎ型ＭＯＳＦＥＴのドレイン電流が低下するという問題が発生する。今後、素子の微細化に伴い素子形成領域が小さくなると、圧縮応力の影響が更に大きくなると言える。
【０００４】
圧縮応力の影響を低減するための技術として、トレンチ内に薄い窒化シリコン膜を形成する技術がある（例えば、特許文献１参照）。この技術では、窒化シリコン膜を形成する事により、酸化シリコン膜の圧縮ストレスを緩和し、Ｎ型ＭＯＳＦＥＴのドレイン電流の低下を防止している。
【０００５】
上記特許文献１に記載の技術について、図４を基に説明する。
先ず、図４（ａ）に示すように、半導体基板２１の表面上に第１酸化シリコン膜２２及び第１窒化シリコン膜２３を堆積する。更に、第１窒化シリコン膜２３の上に、レジスト膜を塗布し、露光現像することにより素子分離レジストパターン２４を形成する。素子分離レジストパターン２４は、素子形成領域（活性領域）上に形成され、開口部が素子分離領域を画定する。続いて、図４（ｂ）に示すように、素子分離レジストパターン２４をマスクとして、第１窒化シリコン膜２３、第１酸化シリコン膜２２及び半導体基板２１をエッチングし、素子分離トレンチ２５を形成する。引き続き、図４（ｃ）に示すように、半導体基板全面に第２窒化シリコン膜２６’を薄く堆積する。引き続き、図４（ｄ）に示すように、素子分離トレンチ２５を完全に充填するように、半導体基板全面に第３酸化シリコン膜２７’を堆積し、第２窒化シリコン膜２６’が露出しない程度に化学的機械研磨することで、第３酸化シリコン膜２７’の表面凹凸を低減させる。
【０００６】
引き続き、図４（ｅ）に示すように、第３酸化シリコン膜２７’をエッチングによりエッチバックし、第３酸化シリコン膜２７を形成する。通常、エッチングには湿式エッチングを用いる。引き続き、図４（ｆ）に示すように、第２窒化シリコン膜２６’の表面が露出している部分をエッチングによって除去し、第３酸化シリコン膜２７に覆われた部分の第２窒化シリコン膜２６を残す。ここで、通常、乾式プラズマエッチングによって表面に露出した第２窒化シリコン膜２７がある程度除去され、第３酸化シリコン膜２７が除去された深さまで後退した第２窒化シリコン膜２６が形成される。
【０００７】
引き続き、図４（ｇ）に示すように、素子分離トレンチ２５を充填するように、半導体基板全面にＣＶＤ酸化膜を堆積して、第４酸化シリコン膜２８を形成する。そして、化学的機械研磨による平坦化エッチングによって、素子形成領域の第１窒化シリコン膜２３の表面を露出させる。引き続き、図４（ｈ）に示すように、第１窒化シリコン膜２３を加熱燐酸（Ｈ３ＰＯ４）を用いて除去し、その後、フッ酸により第１酸化シリコン膜２２の除去を行う。そして、Ｎ型ＭＯＳＦＥＴ領域２９となる領域及びＰ型ＭＯＳＦＥＴ領域となる領域夫々にウェル注入を行い、更に、ソース及びドレインを形成し、ゲート酸化シリコン膜３２及びゲート電極３３を形成する。
【０００８】
【特許文献１】特開２００４−２０７５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載の従来技術では、応力緩和に用いた窒化シリコン膜の引っ張り応力により、素子形成領域のチャネル形成領域に引っ張り応力が加わることで、Ｓi格子間の距離が歪み、正孔の移動度が低下する。これにより、Ｐ型ＭＯＳＦＥＴのドレイン電流が低下するという問題があった。
【００１０】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴ双方のドレイン電流の低下を防止することができる半導体装置を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る半導体装置は、半導体基板表面に、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの２種類の導電型のＭＯＳＦＥＴと、個々の前記ＭＯＳＦＥＴを相互に素子分離するためのトレンチ型素子分離構造体を有してなる半導体装置であって、前記素子分離構造体のトレンチ側壁部の前記Ｎ型ＭＯＳＦＥＴに隣接する部分に窒化シリコン膜を備え、前記トレンチ側壁部の前記Ｐ型ＭＯＳＦＥＴに隣接する部分には、前記窒化シリコン膜を備えていないことを第１の特徴とする。
【００１２】
上記特徴の本発明に係る半導体装置は、前記窒化シリコン膜が、５００ＭＰａ〜１５００ＭＰａの範囲内の引っ張り応力を有する膜であることを第２の特徴とする。
【００１３】
上記何れかの特徴の本発明に係る半導体装置は、前記窒化シリコン膜の膜厚が、５ｎｍ〜１００ｎｍの範囲内であることを第３の特徴とする。
【００１４】
上記何れかの特徴の本発明に係る半導体装置は、前記窒化シリコン膜が、前記トレンチ側壁部の前記半導体基板表面より１０ｎｍ〜１５０ｎｍ下方位置から前記素子分離構造体のトレンチ底部まで連続して形成されていることを第４の特徴とする。
【００１５】
上記何れかの特徴の本発明に係る半導体装置は、前記素子分離構造体が、前記トレンチ側壁部の一部と前記トレンチ底部の一部に前記窒化シリコン膜を備えていることを第５の特徴とする。
【００１６】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記何れかの特徴の本発明に係る半導体装置の製造方法であって、前記トレンチ型素子分離構造体の形成過程において、半導体基板の表面に第１酸化シリコン膜と第１窒化シリコン膜を形成する工程と、前記第１窒化シリコン膜上に第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとして用い、前記第１窒化シリコン膜と前記第１酸化シリコン膜と前記半導体基板をエッチングしてトレンチを形成する工程と、前記トレンチの内壁面に露出した前記半導体基板の表面と、前記第１窒化シリコン膜を覆うように、第２酸化シリコン膜を形成する工程と、前記第２酸化シリコン膜を覆うように第２窒化シリコン膜を堆積する工程と、前記第２窒化シリコン膜を選択的に除去するための第２レジストパターンを形成する工程と、前記第２レジストパターンをマスクとして用い、前記第２窒化シリコン膜をエッチングする工程と、前記トレンチ内に充填されるように第３酸化シリコン膜を堆積する工程と、前記第１窒化シリコン膜をストッパとして、前記第３酸化シリコン膜を化学的機械研磨する工程と、前記化学的機械研磨によって露出した前記第１窒化シリコン膜をエッチングして除去する工程と、を有することを特徴とする。
【００１７】
上記特徴の本発明に係る半導体装置の製造方法は、前記第２レジストパターンを形成する工程において、前記トレンチ内部に形成されたレジストの内、Ｎ型ＭＯＳＦＥＴに隣接する側を残して、Ｐ型ＭＯＳＦＥＴに隣接する側を除去することを特徴とする。
【００１８】
上記何れかの特徴の本発明に係る半導体装置の製造方法は、前記第２レジストパターンを形成する工程において、前記トレンチの内部に形成されたレジストをエッチングして前記レジストの上端を下方に後退させることを特徴とする。
【００１９】
上記特徴の本発明に係る半導体装置の製造方法は、前記第２レジストパターンを形成する工程において、前記レジストを異方性エッチングし、前記レジスト上端を半導体基板表面より１０ｎｍ〜１５０ｎｍ下方に後退させることを特徴とする。
【００２０】
更に、上記特徴の本発明に係る半導体装置の製造方法は、前記第２窒化シリコン膜をエッチングする工程において、前記第２レジストパターンをマスクにしてケミカルドライエッチングを行い、露出した前記第２窒化シリコン膜の除去することを特徴とする。
【００２１】
上記何れかの特徴の本発明に係る半導体装置の製造方法は、前記第２酸化シリコン膜を形成する工程において、前記第２酸化シリコン膜の膜厚が５ｎｍ〜５０ｎｍであることを特徴とする。
【発明の効果】
【００２２】
本発明に係る半導体装置によれば、素子分離構造体のトレンチ側壁部のＮ型ＭＯＳＦＥＴに隣接する部分に窒化シリコン膜を備え、トレンチ側壁部のＰ型ＭＯＳＦＥＴに隣接する部分には、窒化シリコン膜を備えていない構成であるため、Ｎ型ＭＯＳＦＥＴに対する応力緩和を図ることができるとともに、Ｐ型ＭＯＳＦＥＴのドレイン電流が低下を防止することができる。より具体的には、トレンチ側壁の窒化シリコン膜は引っ張り応力を有し、トレンチ埋め込みの酸化シリコン膜の圧縮応力とでストレスが相殺されていることから、窒化シリコン膜を有するＮ型ＭＯＳＦＥＴはストレスによる影響を受けず、ドレイン電流の低下が起こらない。一方、窒化シリコン膜の無いＰ型ＭＯＳＦＥＴには、トレンチ埋め込みの酸化シリコン膜の圧縮応力のみを与えることができ、Ｎ型ＭＯＳＦＥＴとは逆に、ストレスの影響を受けることでドレイン電流の低下を防止させることができる。このようにして作製したＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴは、個々のパフォーマンスを最大に発揮することができ、ひいてはその両者を併せ持つ高速且つ高性能な半導体素子を提供できる。
【００２３】
更に、本発明に係る半導体装置の製造方法によれば、上記半導体装置の具体的な製造方法を得ることができる。そして、上述した半導体装置の作用効果を奏することができ、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴ双方のドレイン電流の低下を防止することができる半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２５】
本発明装置について図１〜図３を基に説明する。ここで、図１は、本発明装置の概略構成と、各部の断面図を示している。本発明装置は、図１に示すように、半導体基板１の表面に、Ｐ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１０の２種類の導電型のＭＯＳＦＥＴが形成され、各ＭＯＳＦＥＴの間に、個々のＭＯＳＦＥＴを相互に素子分離するためのトレンチ型素子分離構造体９が形成されている。尚、ここではＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴを２つずつ備える場合について示しているが、これに限られるものではない。また、図１中の各ＭＯＳＦＥＴは、ＭＯＳＦＥＴを形成するための活性領域のみを簡略化して示している。図１に示すように、本発明装置は、素子分離構造体９のトレンチ側壁部のＮ型ＭＯＳＦＥＴ１０に隣接する部分に窒化シリコン膜７を備え、トレンチ側壁部のＰ型ＭＯＳＦＥＴ１１に隣接する部分には、窒化シリコン膜７を備えていない。
【００２６】
より具体的には、図２（ａ）は、Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１０との間のトレンチ型素子分離構造体９の構造を示す断面図、即ち、図１のＡ−Ａ’断面における断面図であり、Ｎ型ＭＯＳＦＥＴ１０に隣接する部分にのみ窒化シリコン膜７を備え、Ｐ型ＭＯＳＦＥＴ１１に隣接する部分には、窒化シリコン膜７を備えていない。図２（ｂ）は、２つのＮ型ＭＯＳＦＥＴ１０の間のトレンチ型素子分離構造体９の構造を示す断面図（図１のＢ−Ｂ’断面における断面図）であり、両側がＮ型ＭＯＳＦＥＴ１０に隣接し、夫々に窒化シリコン膜７を備えている。図２（ｃ）は、２つのＰ型ＭＯＳＦＥＴ１０の間のトレンチ型素子分離構造体９の構造を示す断面図（図１のＣ−Ｃ’断面における断面図）であり、両側がＰ型ＭＯＳＦＥＴ１０に隣接するので、窒化シリコン膜７は備えていない。
【００２７】
次に、本発明方法について図３を基に説明する。ここで、図３は、本発明方法によるトレンチ素子分離の形成方法の各工程を示す工程断面図である。
【００２８】
先ず、図３（ａ）に示すように、半導体基板１の表面に、第１酸化シリコン膜２と第１窒化シリコン膜３を形成する。具体的には、半導体基板１の表面上に、厚さ２〜２０ｎｍ 、例えば、厚さ１０ｎｍの第１酸化シリコン膜２を熱酸化により形成し、第１酸化シリコン膜２の上に、厚さ５０ｎｍ〜１５０ｎｍ、例えば、厚さ１００ｎｍの第１窒化シリコン膜３をＬＰ−ＣＶＤ（低圧化学気相堆積法）により形成する。ＬＰ−ＣＶＤは、例えばソースガスとしてＳｉＨ２Ｃｌ２とＮＨ３を用い、温度７５０℃で成膜する。更に、第１窒化シリコン膜３の上に、レジスト膜を塗布し、露光現像により素子分離用の第１レジストパターン４を形成する。素子分離用の第１レジストパターン４は、素子形成領域（活性領域：図１に示すＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１０の形成される領域）上に形成され、開口部が素子分離領域を画定する。開口部の幅は、５０ｎｍ〜５０００ｎｍ、本実施形態では、例えば、１００ｎｍとする。
【００２９】
続いて、図３（ｂ）に示すように、素子分離用の第１レジストパターン４をエッチングマスクとして、第１窒化シリコン膜３、第１酸化シリコン膜２及び半導体基板１をエッチングし、素子分離トレンチ５を形成する。半導体基板１のエッチング深さは、１００〜５００ｎｍ、例えば、深さ３００ｎｍとする。第１窒化シリコン膜３及び第１酸化シリコン膜２のエッチングには、エッチングガスとして、例えば、ＣＦ４、ＣＨＦ３、Ａｒ、Ｏ２の混合ガスを用いる。半導体基板１のエッチングには、エッチングガスとして、例えば、Ｃｌ２、Ｏ２の混合ガスを用いる。その後、素子分離用の第１レジストパターン４を除去する。
【００３０】
尚、素子分離トレンチ５を形成する工程は、素子分離用の第１レジストパターン４を、第１窒化シリコン膜３及び第１酸化シリコン膜２をエッチングした後に除去し、パターニングされた第１窒化シリコン膜３及び第１酸化シリコン膜２をマスクとして、半導体基板１をエッチングする事により素子分離トレンチ５を形成しても構わない。
【００３１】
引き続き、図３（ｃ）に示すように、素子分離トレンチ５の内壁面に露出した半導体基板１の表面と第１窒化シリコン膜３を、ラジカル酸化し、第２酸化シリコン膜６を形成する。第２酸化シリコン膜６は、１〜２０ｎｍの厚さ、例えば、１０ｎｍの厚さに形成する。更に、第２酸化シリコン膜６を覆うように、第２窒化シリコン膜７’をＬＰ−ＣＶＤ（低圧化学気相堆積法）により堆積する。第２窒化シリコン膜７’は、ここでは、５ｎｍ〜１００ｎｍの厚さに形成する。尚、ここでの第２窒化シリコン膜７’の膜応力は５００ＭＰａ〜１５００ＭＰａ（引っ張り応力）を有する。
【００３２】
引き続き、図３（ｄ）に示すように、第２窒化シリコン膜７’の上にレジスト膜を塗布し露光現像を用いることにより、Ｎ型ＭＯＳＦＥＴ１０の領域とＰ型ＭＯＳＦＥＴ１１の領域とを分離するレジストパターン８’を形成する。より具体的には、第２窒化シリコン膜７’を覆って全面に形成されたレジスト膜の内、素子分離トレンチ５の中央よりＮ型ＭＯＳＦＥＴ１０側部分を残してＰ型ＭＯＳＦＥＴ１１側部分を除去してレジストパターン８’を形成する。
【００３３】
引き続き、図３（ｅ）に示すように、レジストパターン８’のみを異方性エッチングによりエッチングして、半導体基板１の表面下１０ｎｍ〜１５０ｎｍの位置までレジスト上端の深さ調整を行い、第２窒化シリコン膜７’を選択的に除去するための第２レジストパターン８を形成する。尚、レジストパターン８’の異方性エッチングは、例えばＯ２ガスを使用してプラズマを発生させ、基板側にバイアスを掛けることにより行う。
【００３４】
引き続き、図３（ｆ）に示すように、図３（ｅ）の工程で得られた深さ調整を行った第２レジストパターン８をマスクとして、ケミカルドライエッチングを行い、第２窒化シリコン膜７’の露出した部分の除去を行うことにより、素子分離トレンチ５の内壁に形成された第２窒化シリコン膜７’の上端を下方に後退させた第２窒化シリコン膜７を形成する。これによって、第２窒化シリコン膜７は、トレンチ側壁部の半導体基板１の表面より１０ｎｍ〜１５０ｎｍ下方位置から素子分離トレンチ５の底部まで連続して形成される。尚、ケミカルドライエッチングは、例えば、ＣＦ系のガスを用いて行う。その後、深さ調整を行った第２レジストパターン８を除去する。
【００３５】
引き続き、第２酸化シリコン膜６と第２窒化シリコン膜７を覆うように、半導体基板１の全面に、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長法）により第３酸化シリコン膜９を形成する。ＨＤＰ−ＣＶＤによる第３酸化シリコン膜９の成膜は、例えばＳｉＨ４、Ｏ２、Ｈ２ガスを用いて行う。更に、図３（ｇ）に示すように、ＣＭＰ（ 化学的機械研磨）を行い、第１窒化シリコン膜３をストッパとして、第１窒化シリコン膜３上の第３酸化シリコン膜９を除去し、素子分離トレンチ５内に第３酸化シリコン膜９を充填する。ＣＭＰは、例えば、酸化シリコンまたは酸化セリウムを砥粒とする研磨剤を用いて行い、第１窒化シリコン膜３の研磨速度を第３酸化シリコン膜９の研磨速度よりも小さくすることにより、第１窒化シリコン膜３を研磨のストッパとして機能させる。更に、９００〜１１００℃、例えば、１０００℃で３０分のアニールを行い、第３酸化シリコン膜９を緻密化する。尚、アニールは、ＣＭＰ前に行ってもよい。
【００３６】
引き続き、図３（ｈ）に示すように、第１窒化シリコン膜３を加熱燐酸（Ｈ３ＰＯ４）により除去し、その後、フッ酸により第１酸化シリコン膜２の除去を行う。更に、Ｎ型ＭＯＳＦＥＴ１０となる領域及びＰ型ＭＯＳＦＥＴ１１となる領域夫々にウェルの注入を行った後、ゲート酸化膜１３及びゲート電極１４を形成し、ソース及びドレイン１２を形成してＭＯＳＦＥＴを形成する。以上により、Ｎ型ＭＯＳＦＥＴ１０に隣接するトレンチの側壁に窒化シリコン膜７を備え、且つ、Ｐ型ＭＯＳＦＥＴ１１に隣接するトレンチの側壁に窒化シリコン膜７が備えていない半導体装置を得ることができる。
【００３７】
尚、上記実施形態では、Ｎ型ＭＯＳＦＥＴ１０の領域とＰ型ＭＯＳＦＥＴ１１の領域とを分離するレジストパターン８’を形成してからレジストの上端を後退させて深さ調整を行ったが、レジストの上端を後退させて深さ調整を行った後に、Ｎ型ＭＯＳＦＥＴ１０の領域とＰ型ＭＯＳＦＥＴ１１の領域とを分離させ第２レジストパターン８を形成しても良い。
【００３８】
更に、素子分離トレンチ５内部のレジストの上端の位置は、半導体基板１の表面下１０ｎｍ〜１５０ｎｍの位置でなくても構わない。
【００３９】
以上、本発明装置及び本発明方法について、図面を基に具体的に説明したが、本発明装置及び本発明方法は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る半導体装置の概略構成を示す概略構成図
【図２】本発明に係る半導体装置の各部の断面を示す概略構成図
【図３】本発明に係る半導体装置の製造方法の各工程を示す工程断面図
【図４】従来技術に係る半導体装置の製造方法の各工程を示す工程断面図
【符号の説明】
【００４１】
１    ：半導体基板
２    ：第１酸化シリコン膜
３    ：第１窒化シリコン膜
４    ：第１レジストパターン
５    ：素子分離トレンチ
６    ：第２酸化シリコン膜
７’  ：第２窒化シリコン膜
７    ：エッチング後の第２窒化シリコン膜
８’  ：レジストパターン
８    ：第２レジストパターン
９    ：第３酸化シリコン膜
１０  ：Ｎ型ＭＯＳＦＥＴ
１１  ：Ｐ型ＭＯＳＦＥＴ
１２  ：ソース及びドレイン
１３  ：ゲート酸化シリコン膜
１４  ：ゲート電極
２１  ：半導体基板
２２  ：第１酸化シリコン膜
２３  ：第１窒化シリコン膜
２４  ：素子分離レジストパターン
２５  ：素子分離トレンチ
２６’：第２窒化シリコン膜
２６  ：第２窒化シリコン膜
２７’：第３酸化シリコン膜
２７  ：第３酸化シリコン膜
２８  ：第４酸化シリコン膜
２９  ：Ｎ型ＭＯＳＦＥＴ
３０  ：Ｐ型ＭＯＳＦＥＴ
３１  ：ソース及びドレイン
３２  ：ゲート酸化シリコン膜
３３  ：ゲート電極
【図１】
2007103864.tif 000003
【図２】
2007103864.tif 000004
【図３】
2007103864.tif 000005
【図４】
2007103864.tif 000006