(57)【要約】【課題】複数の画素ユニットを組み合わせて大きなサイズのディスプレイパネルを製造する際、画素ユニット間で異なる寄生キャパシタＣｐのキャパシタンスの影響を受ける電荷蓄積キャパシタのシフト値を固定する。【解決手段】上記課題を解決するために、第一金属層と第二金属層とを備える画素ユニットにおいて、第一金属層でゲート電極及び第一電極とを構成し、第二金属層でドレイン電極、ソース電極及び第二電極とを構成する。この構成では、ドレイン電極は第一重畳領域でゲート電極と重なり合い、ソース電極は第二重畳領域でゲート電極と重なり合ってＴＦＴを形成し、第二電極は第三重畳領域で第一電極と重なり合って電荷蓄積キャパシタを形成する。そして、この電荷蓄積キャパシタを構成する前記第一電極と前記第二電極の大きさはほぼ等しくし、当該第一電極と当該第二電極との位置関係にはずれがある配置とする。【選択図】図１
2007183643.tif 000002
【特許請求の範囲】
【請求項１】
画素ユニットであって、
ゲート電極と第一電極とを構成する第一金属層と、第一重畳領域で前記ゲート電極と重なり合うドレイン電極、第二重畳領域で前記ゲート電極と重なり合うソース電極及び第三重畳領域で前記第一電極と重なり合う第二電極とを構成する第二金属層とを備え、前記第一電極の大きさは前記第二電極の大きさとほぼ等しく、前記第一電極と前記第二電極との位置関係にはずれがあることを特徴とする画素ユニット。
【請求項２】
前記第三重畳領域の面積は前記第一重畳領域の面積と正比例関係にある請求項１に記載の画素ユニット。  
【請求項３】
前記第一電極及び前記第二電極の形状を変えた時、前記第三重畳領域の面積は前記第一重畳領域の面積に従って変更された面積である請求項１又は請求項２に記載の画素ユニット。
【請求項４】
前記第一電極及び前記第二電極の平面形状は略魚の骨形状である請求項１〜請求項３のいずれかに記載の画素ユニット。
【請求項５】
前記第一電極及び前記第二電極の平面形状は略レール形状である請求項１〜請求項３のいずれかに記載の画素ユニット。
【請求項６】
前記第二電極と前記ドレイン電極との間は接続電極で結合されており、当該接続電極は、前記第一重畳領域の面積が変化しても前記ゲート電極又は前記第一電極とは重なり合わない請求項３〜請求項５のいずれかに記載の画素ユニット。
【請求項７】
前記第二金属層が前記接続電極を構成する請求項６に記載の画素ユニット。
【請求項８】
前記第二金属層が構成する要素の配置がゲートラインに対して平行方向又は垂直方向に移動すると前記第一重畳領域面積、第二重畳領域面積及び第三重畳領域面積が変化する請求項３〜請求項７のいずれかに記載の画素ユニット。
【請求項９】
半導体層が前記第一金属層と第二金属層との間に配置されており、当該半導体層は、第四重畳領域では前記ゲート電極と重なり合い、第五重畳領域では前記第一電極と重なり合う請求項１〜請求項８のいずれかに記載の画素ユニット。
【請求項１０】
前記半導体層の配置がゲートラインに対して平行方向又は垂直方向に移動すると前記第四重畳領域の面積及び第五重畳領域の面積が変化する請求項９に記載の画素ユニット。
【請求項１１】
前記第四重畳領域は前記第一重畳領域の一部及び前記第二重畳領域の一部と重なり合い、前記第五重畳領域は前記第三重畳領域の一部と重なり合う請求項９又は請求項１０に記載の画素ユニット。
【請求項１２】
前記ゲート電極がゲートラインに接続され、前記第一電極は第一ホール備え、前記第二電極は第二ホールを備え、当該第一ホール及び当該第二ホールそれぞれの長手方向が前記ゲートラインと垂直方向に配置された請求項５に記載の画素ユニット。
【請求項１３】
前記ゲート電極がゲートラインに接続され、前記第一電極は第一ホール備え、前記第二電極は第二ホールを備え、当該第一ホール及び当該第二ホールそれぞれの長手方向が前記ゲートラインと平行方向に配置された請求項５に記載の画素ユニット。
【請求項１４】
前記第一電極及び前記第二電極の形状はほぼ同じである請求項１〜請求項１３のいずれかに記載の画素ユニット。
【請求項１５】
ディスプレイ装置であって、
少なくとも一つのスキャン信号を提供するスキャンドライバ、少なくとも一つのデータ信号を提供するデータドライバ、及び、前記スキャン信号及び前記データ信号を受信する複数の画素ユニットで構成されており、当該画素ユニットは請求項１〜請求項１４のいずれかに記載の画素ユニットから選択されたものであることを特徴とするディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素ユニットに関し、特に、寄生キャパシタの影響を受けて変動する電荷蓄積キャパシタのシフト値を自動補償する画素ユニットに関する。
【背景技術】
【０００２】
図９は、従来技術による画素ユニットを示す図である。画素ユニット１は、薄膜トランジスタ（ＴＦＴ）１２、及び、電荷蓄積キャパシタ１４で構成されている。ＴＦＴ１２は、ゲートライン１６に接続されているゲート電極１２２、ソースライン１８に接続されているソース電極１２４、及び、ドレイン電極１２６で構成されている。
【０００３】
ゲート電極１２２は第一金属層により形成され、ソース電極１２４とドレイン電極１２６は第二金属層により形成されている。半導体層で構成される第四重畳領域１２８が第一金属層と第二金属層との間に配置されている時、寄生キャパシタＣｐは、ゲート電極１２２とドレイン電極１２６とが重なり合っている第一重畳領域４１で形成される。また、ゲート電極１２２とソース電極１２４の第二重畳領域４２では、もう一つの寄生キャパシタが形成される。
【０００４】
図１０は、図９に示した従来技術による画素ユニットの等価回路である。そして、図１１は図９の従来技術による画素ユニットのタイミングダイアグラムである。時間ｔ１の間、ゲートライン１６から受信されるスキャン信号のロジックレベルが低から高になってＴＦＴ１２がオンになり、電荷蓄積キャパシタ１４と液晶キャパシタＣＬＣは、ソースライン１８のデータ信号に従って充電を開始し、液晶キャパシタＣＬＣの電圧は電圧Ｖ１まで充電される。
【０００５】
時間ｔ１を経過すると、スキャン信号のロジックレベルが高から低になり、ＴＦＴ１２はオフになって、電荷蓄積キャパシタ１４に蓄積された電圧Ｖ１４は電圧Ｖ１に等しくなる。寄生キャパシタＣｐはゲート電極１２２とドレイン電極１２６間に形成されるので、電荷蓄積キャパシタ１４に蓄積される電圧Ｖ１４は電圧Ｖ１からΔＶ低下する。
【０００６】
電圧Ｖ１４と液晶キャパシタＣＬＣに保存される電圧は画素ユニット１の輝度を示すものであるため、電圧Ｖ１４が変化すると、画素ユニット１は異常な輝度を表示することになる。この問題を解決するために、従来技術では第一電極２２のコモン電圧Ｖｃｏｍを制御している。電荷蓄積キャパシタ１４に保存される電圧Ｖ１４がΔＶ減少する時、コモン電圧Ｖｃｏｍ１は新しいコモン電圧Ｖｃｏｍ２までΔＶ低下させるのである。
【０００７】
ところが、大きなサイズのディスプレイパネルを製造する時、マスク領域の面積はディスプレイパネルを被覆するのに不十分なので、ディスプレイパネルは幾つかの領域に分割されて製造される。従って、露光工程、現像工程、エッチング工程で構成されるリソグラフィ技術は、分割されたそれぞれの領域に対して実施される。よって、それぞれの工程では位置合わせのズレに起因して、アラインメントエラーを包含してしまう。
【０００８】
即ち、アラインメントエラーがどの工程で生じても、第一重畳領域４１の面積は変化するので、寄生キャパシタＣｐのキャパシタンスもまた変化する。そして、異なる領域の画素ユニットは異なる期間中に製造されるので、異なる画素ユニット中の寄生キャパシタＣｐのキャパシタンスは異なることが多くなる。
【０００９】
上記により、異なる画素ユニットを複数組み合わせて得られる大画面ディスプレイパネルでは、各画素ユニットに存在するそれぞれの寄生キャパシタＣｐのキャパシタンスが異なる。即ち、特許文献１等に開示されている技術は単一パネルに適用する技術であるため、異なる寄生キャパシタを有する画素ユニットを組み合わせて得られる、大画面ディスプレイパネルの全体に亘って補償出来る対策とはなり得ない。
【００１０】
【特許文献１】特開１９９６−０７６０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本件発明は、大きなサイズのディスプレイパネルを複数の画素ユニットに分割してリソグラフィ技術を適用する際、それぞれの画素ユニット中で寄生キャパシタＣｐのキャパシタンスが異なることによって電荷蓄積キャパシタのシフト値が変化してしまう問題を改善した画素ユニットと、それを用いたディスプレイ装置を提供する。
【課題を解決するための手段】
【００１２】
本件発明に係る画素ユニット：  本件発明に係る画素ユニットは、ゲート電極と第一電極とを構成する第一金属層と、第一重畳領域で前記ゲート電極と重なり合うドレイン電極、第二重畳領域で前記ゲート電極と重なり合うソース電極及び第三重畳領域で前記第一電極と重なり合う第二電極とを構成する第二金属層とを備え、前記第一電極と前記第二電極の大きさはほぼ等しく、前記第一電極と前記第二電極との位置関係にはずれがあることを特徴としている。
【００１３】
本件発明に係る画素ユニットでは、前記第一重畳領域の面積と前記第三重畳領域との面積は正比例関係にあることも好ましい。  
【００１４】
本件発明に係る画素ユニットでは、前記第一電極及び前記第二電極の形状を変えた時、前記第三重畳領域は、前記第一重畳領域の面積に従って変更された面積を有することが好ましい。
【００１５】
本件発明に係る画素ユニットでは、前記第一電極及び前記第二電極の平面形状は略魚の骨形状であることも好ましい。
【００１６】
本件発明に係る画素ユニットでは、前記第一電極及び前記第二電極の平面形状は略レール形状であることも好ましい。
【００１７】
本件発明に係る画素ユニットでは、前記第二電極と前記ドレイン電極との間を結合する接続電極を有し、当該接続電極は、前記第一重畳領域の面積が変化しても、前記ゲート電極又は前記第一電極と重なり合わないことも好ましい。
【００１８】
本件発明に係る画素ユニットでは、前記第二金属層が前記接続電極を構成することも好ましい。
【００１９】
本件発明に係る画素ユニットでは、前記第二金属層が構成する要素の配置がゲートラインに対して平行方向又は垂直方向に移動すると前記第一重畳領域面積、第二重畳領域面積及び第三重畳領域面積が変化することも好ましい。
【００２０】
本件発明に係る画素ユニットでは、半導体層が前記第一金属層と第二金属層との間に配置されており、前記半導体層は、第四重畳領域で前記ゲート電極と重なり合い、第五重畳領域では前記第一電極と重なり合うことも好ましい。
【００２１】
本件発明に係る画素ユニットでは、前記半導体層の配置がゲートラインに対して平行方向又は垂直方向に移動すると前記第四重畳領域の面積及び第五重畳領域の面積が変化することも好ましい。
【００２２】
本件発明に係る画素ユニットでは、前記第四重畳領域は前記第一重畳領域の一部及び前記第二重畳領域の一部と重なり合い、前記第五重畳領域は前記第三重畳領域の一部と重なり合うものであることも好ましい。
【００２３】
本件発明に係る画素ユニットでは、前記ゲート電極が接続されたゲートランを有し、前記第一電極は第一ホール備え、第二電極は第二ホールを備え、前記第一ホール及び前記第二ホールそれぞれの長手方向が前記ゲートラインと垂直方向に配置されたものであることも好ましい。
【００２４】
本件発明に係る画素ユニットでは、前記ゲート電極が接続されたゲートランを有し、前記第一電極は第一ホール備え、第二電極は第二ホールを備え、前記第一ホール及び前記第二ホールそれぞれの長手方向が前記ゲートラインと平行方向に配置されたものであることも好ましい。
【００２５】
本件発明に係る画素ユニットでは、前記第一電極及び第二電極の形状はほぼ同じであることも好ましい。
【００２６】
本件発明に係るディスプレイ装置：  本件発明に係るディスプレイ装置は、少なくとも一つのスキャン信号を提供するスキャンドライバ、少なくとも一つのデータ信号を提供するゲートドライバ及び、前記スキャン信号及び前記データ信号を受信する複数の画素ユニットで構成されており、各画素ユニットは前記画素ユニットであることを特徴としている。
【発明の効果】
【００２７】
本件発明に係る画素ユニットでは、電荷蓄積キャパシタのキャパシタンスは、アラインメントエラーが生じる時寄生キャパシタのキャパシタンスに従って変化し、電荷蓄積キャパシタのシフト値は自動補償されている。従って、電荷蓄積キャパシタのシフト値は固定されていることにより、複数の画素ユニットを組み合わせた大画面ディスプレイに対して、従来技術による寄生キャパシタのキャパシタンス補償技術の適用が可能となる。
【発明を実施するための最良の形態】
【００２８】
実施形態の説明に先立ち、画素の構成要素配置は図１を、等価回路は図１０を参照しつつ、本件発明に係る電荷蓄積キャパシタの電圧シフト値補償機構について説明を加える。
【００２９】
＜電荷蓄積キャパシタの電圧シフト値補償機構＞
それぞれの画素には寄生キャパシタＣｐが存在するので、ＴＦＴ１２がオンからオフになる時、電荷蓄積キャパシタ１４に保存された電圧はシフトする。シフトする値であるΔＶは、以下の数１で示される。
【００３０】
【数１】
2007183643.tif 000003
【００３１】
数１において、Ｃｇｄは寄生キャパシタＣｐのキャパシタンス、ＣＳは電荷蓄積キャパシタ１４のキャパシタンス、Ｃｏｔｈｅｒは液晶キャパシタＣＬＣ等の他のキャパシタのキャパシタンスであり、ＶｇａｔｅｏｆｆがＴＦＴ１２がオフの時のゲート電圧、ＶｇａｔｅｏｎがＴＦＴ１２がオンの時のゲート電圧である。
【００３２】
アラインメントエラーが発生しない時、ＴＦＴ１２がオンからオフになる場合、電荷蓄積キャパシタ１４のシフト値ΔＶ１は以下の数２で示される。
【００３３】
【数２】
2007183643.tif 000004
【００３４】
数２において、Ｃｇｄ１はアラインメントエラーが発生しない時の寄生キャパシタＣｐのキャパシタンス、ＣＳ１はアラインメントエラーが発生しない時の電荷蓄積キャパシタ１４のキャパシタンスである。
【００３５】
アラインメントエラーが発生していると、ＴＦＴ１２がオンからオフになる場合、電荷蓄積キャパシタ１４のシフト値ΔＶ２は以下の数３で示される。
【００３６】
【数３】
2007183643.tif 000005
【００３７】
数３において、Ｃｇｄ２はアラインメントエラーが発生している時の寄生キャパシタＣｐ  のキャパシタンスで、ＣＳ２はアラインメントエラーが発生している時の電荷蓄積キャパシタ１４のキャパシタンスである。
【００３８】
シフト値を一定とするため、シフト値Ｖ１はシフト値Ｖ２と等しく設定される。その結果が以下の数４で示される。
【００３９】
【数４】
2007183643.tif 000006
【００４０】
上記数４を簡潔にすると以下の数５が得られる。
【００４１】
【数５】
2007183643.tif 000007
【００４２】
数５によると、寄生キャパシタＣｐのキャパシタンスＣｇｄがキャパシタンスＣｇｄ１からキャパシタンスＣｇｄ２にシフトする時、電荷蓄積キャパシタ１４のキャパシタンスはキャパシタンスＣＳ１からＣＳ２に調整され、アライメントエラーは、電荷蓄積キャパシタ１４のシフト値ΔＶに影響を与えない。
【００４３】
例えば、アラインメントエラーが生じない時、寄生キャパシタＣｐのキャパシタンスＣｇｄ１は０．０５ｐＦ、電荷蓄積キャパシタ１４のキャパシタンスＣＳ１は０．７ｐＦ、キャパシタンスＣｏｔｈｅｒは０．８ｐＦである。アラインメントエラーが発生している時、寄生キャパシタＣｐのキャパシタンスＣｇｄ２は０．０５＋ＣｇｄｐＦに変化し、電荷蓄積キャパシタ１４のキャパシタンスＣＳ１は０．７＋ΔＣＳｐＦに変化し、そしてキャパシタンスＣｏｔｈｅｒは０．８ｐＦである。これにより、上記数５は以下の数６及び数７になる。
【００４４】
【数６】
2007183643.tif 000008
【００４５】
【数７】
2007183643.tif 000009
【００４６】
アラインメントエラーの補償のため、寄生キャパシタＣｐのキャパシタンスシフトＣｇｄが０．０１ｐＦである場合、電荷蓄積キャパシタ１４のキャパシタンスシフトΔＣＳ  は０．３ｐＦになる。キャパシタンスＣｇｄとＣＳとの間には正比例の相関関係がある。
【００４７】
本件発明に係る画素ユニットの形態：  本件発明に係る画素ユニットは、ゲート電極２１と第一電極２２とを構成する第一金属層と、第一重畳領域４１で前記ゲート電極２１と重なり合うドレイン電極２４、第二重畳領域４２で前記ゲート電極２１と重なり合うソース電極２３及び第三重畳領域４３で前記第一電極２２と重なり合う第二電極２５とを構成する第二金属層とを備え、前記第一電極２２と前記第二電極２５の大きさはほぼ等しく、前記第一電極２２と前記第二電極２５との位置関係にはずれがあるものである。この、第一電極２２と第二電極２５との位置関係のズレは、各画素ユニットの製造工程毎にアラインメントエラーが異なるため、各画素ユニットにより異なるものである。従って、同一画素ユニット内では、ＴＦＴ１２を構成する電極配置にも同レベルのズレが生じており、このズレにより補償機能を得ることが出来ている。
【００４８】
そして、前記第一重畳領域４１の面積と前記第三重畳領域４３との面積は正比例関係にあり、正比例関係の係数設定を、電荷蓄積キャパシタ１４のキャパシタンスと寄生キャパシタのキャパシタンスとを考慮して設定することにより、良好な補償効果を得ることが可能になる。
【００４９】
また、前記第一電極２２及び前記第二電極２５の形状を変えた時、前記第三重畳領域４３は前記第一重畳領域４１の面積に従って変更された面積を有することも好ましく、前記第一電極２２及び前記第二電極２５の平面形状は略魚の骨形状や、略レール形状であることも好ましい。
【００５０】
更に、前記第二電極２５と前記ドレイン電極２４との間を結合する接続電極２６を有し、前記接続電極２６は、前記第一重畳領域４１の面積が変化しても、前記ゲート電極２１又は前記第一電極２２と重なり合わないことも好ましい。この接続電極２６は、前記第二金属層で構成されており、接続電極２６が前記ゲート電極２１又は前記第一電極２２と重なり合う部分が存在すると、重なり合った部分にキャパシタンスが発生し、前記補償機構に対する外乱となってしまう。
【００５１】
そして、前記第二金属層が構成する要素の配置がゲートラインに対して平行方向又は垂直方向に移動する時、前記第一重畳領域４１の面積、第二重畳領域４２の面積及び第三重畳領域４３の面積が変化することにより補償機能が得られる。従って、半導体層が前記第一金属層と第二金属層との間に配置されており、前記半導体層は、第四重畳領域４４で前記ゲート電極と重なり合い、第五重畳領域４５では前記第一電極と重なり合うことも好ましい。
【００５２】
また、前記半導体層の配置がゲートラインに対して平行方向又は垂直方向に移動すると前記第四重畳領域４４の面積及び第五重畳領域４５の面積が変化することも好ましく、前記第四重畳領域４４は前記第一重畳領域４１の一部及び前記第二重畳領域４２の一部と重なり合い、前記第五重畳領域４５は前記第三重畳領域４３の一部と重なり合うものであっても良い。アラインメントエラーに起因してこれらの重なりが変動すると、電荷蓄積キャパシタのキャパシタンスが自動補償されるからである。
【００５３】
更に、前記ゲート電極が接続されたゲートランを有し、前記第一電極２２は第一ホール備え、第二電極２５は第二ホールを備え、前記第一ホール及び前記第二ホールそれぞれの長手方向が、前記ゲートラインと垂直方向に配置されたものであっても、前記ゲートラインと平行方向に配置されたものであっても良い。この方向性は、前記アラインメントエラーが発生しやすい傾向を考慮し、更に各ホールの幅と長さを設定するのである。
【００５４】
本件発明に係る画素ユニットでは、前記第一電極２２及び第二電極２５の形状はほぼ同じであることも好ましい。電荷蓄積キャパシタに必要とされる補償量は、前記補償機構によれば３％程度である。従って、ほぼ同一の形状にすることにより、微調整が可能になる。
【００５５】
本件発明に係るディスプレイ装置の形態：  本件発明に係るディスプレイ装置は、少なくとも一つのスキャン信号を提供するスキャンドライバ、少なくとも一つのデータ信号を提供するゲートドライバ及び、前記スキャン信号及び前記データ信号を受信する複数の画素ユニットで構成されており、当該画素ユニットは前記画素ユニットである。複数の前記画素ユニットを組み合わせて構成した、本件発明に係るディスプレイ装置は、当該画素ユニットが備える電荷蓄積キャパシタのキャパシタンスが、当該画素ユニットの製造過程で発生する寄生キャパシタのキャパシタンスのバラツキを補償した状態で形成されているため、従来技術の画質改善技術を用いることにより、大画面であっても良好な画質が得られる。
【実施例１】
【００５６】
図１に代表的な画素ユニットを模式的に示す。画素ユニットはディスプレイ装置に適用され、スキャンドライバ（図示を省略）により提供されるスキャン信号と、データドライバ（図示を省略）により提供されるデータ信号を受信する。
【００５７】
画素ユニットは、画素ユニット内に駆動系を構成する第一金属層と第二金属層とを備える。第一金属層はゲート電極２１と第一電極２２とを構成する。ゲートライン２０は、スキャン信号を提供するためゲート電極２１に結合される。
【００５８】
第二金属層は、ソース電極２３、ドレイン電極２４、及び、第二電極２５とを構成する。ソースライン２７は、データ信号を提供するソース電極２３に結合される。
【００５９】
ドレイン電極２４は第一重畳領域４１でゲート電極２１と重なり合い、ソース電極２３は第二重畳領域４２でゲート電極２１と重なり合い、第二電極２５は第三重畳領域４３で第一電極２２と重なり合う。第一電極２２の大きさは第二電極２５の大きさにほぼ等しく、第一電極２２と第二電極２５との位置関係にはずれがある。第二金属層は更にドレイン電極２４と第二電極２５を接続する接続電極２６を有する。接続電極２６は第一金属層と重なり合わない。
【００６０】
図１０の等価回路に示したと同様に、半導体層が第一金属層と第二金属層との間に配置され、寄生キャパシタＣｐが第一重畳領域４１でゲート電極２１とドレイン電極２４により形成される。そして、図１に示される電荷蓄積キャパシタ１４が、第三重畳領域４３で第一電極２２と第二電極２５とにより形成され、ＴＦＴ１２が、ゲート電極２１、ソース電極２３、及び、ドレイン電極２４で構成される。
【００６１】
寄生キャパシタは、第二重畳領域４２でゲート電極２１とソース電極２３との間で形成され、ＴＦＴ１２がオフの時、第二重畳領域４２でゲート電極２１とソース電極２３との間で形成される寄生キャパシタは、電荷蓄積キャパシタ１４に蓄積されている電圧に影響を与えない。よって、寄生キャパシタは無視出来る。
【実施例２】
【００６２】
第一電極２２と第二電極２５の形状とを変化させると、第三重畳領域４３は、第一重畳領域４１に対応して変化する。第一電極２２と第二電極２５の形状は限定されるものではない。本実施例において、第一電極２２と第二電極２５は略魚の骨の形状を有する。
【００６３】
図１に示すように、ドレイン電極２４と第二電極２５が、図１上でゲートラインに対して平行に、右側から左方向にシフトする時、第一重畳領域４１と第三重畳領域４３の面積は増加する。従って、寄生キャパシタＣｐと電荷蓄積キャパシタ１４のキャパシタンスは増加する。ドレイン電極２４と第二電極２５が、図１上でゲートラインに対して平行に、左側から右方向にシフトする時、第一重畳領域４１と第三重畳領域４３の面積は減少する。よって、寄生キャパシタＣｐと電荷蓄積キャパシタ１４のキャパシタンスは減少する。第一重畳領域４１の面積が変化しない場合、第三重畳領域４３の面積も変化しない。
【実施例３】
【００６４】
図２に画素ユニットのもう一つの具体例を示す。第一電極２２と第二電極２５がレール形状である以外は図１と同様である。ドレイン電極２４が図２上でゲートラインに対して平行な左右方向に移動する時、第二電極２５もゲートラインに対して平行な左右方向に移動する。図２で示されるように、ドレイン電極２４の長手方向とゲートライン２０は垂直に交わる配置なので、第一電極２２と第二電極２５とに形成されているホールの長手方向とゲートライン２０とも垂直に交わる配置である。
【実施例４】
【００６５】
図３は、画素ユニットのもう一つの具体例を示す模式図である。図３で示される画素ユニットは、ゲートラインに対して垂直方向のアラインメントエラーを補償する。ドレイン電極２４が、図３上でゲートラインに対して垂直な上下方向に移動する時、第二電極２５も図３上でゲートラインに対して垂直な上下方向に移動する。よって、第三重畳領域４３の面積は、第一重畳領域４１の面積に対応して変化する。図３で示されるように、ドレイン電極２４とゲートライン２０は平行配置であり、第一電極２２と第二電極２５とに形成されているホールとゲートライン２０とも平行配置である。
【実施例５】
【００６６】
図４は画素ユニットのもう一つの具体例を示す模式図である。第一電極２２と第二電極２５との形状以外は図３と同じである。
【００６７】
図１〜図４に示す具体例は、第二金属層でアラインメントエラーが生じるのを防止する。そして、図５〜図８に示す具体例は、第一、及び、第二金属層間に配置された半導体層でアラインメントエラーが生じるのを防止する。
【実施例６】
【００６８】
図５と図６で示されるように、半導体層は第四重畳領域４４と第五重畳領域４５とを備える。第四重畳領域４４は第一重畳領域４１でゲート電極２１と重なり合う。第五重畳領域４５は第二重畳領域４２で第一電極２２と重なり合う。第四重畳領域４４が図５又は図６上でゲートラインに対して平行に、右側から左方向にシフトする時、第一重畳領域４１の面積が減少する。第四重畳領域４４が図５又は図６上でゲートラインに対して平行に、左側から右方向にシフトする時、第一重畳領域４１の面積が増加する。
【実施例７】
【００６９】
寄生キャパシタＣｐが第一重畳領域４１におけるキャパシタンスに影響するのを防止するため、第二重畳領域４２の面積を第一重畳領域４１の面積に対応して変化させる。図７と図８に示すように、半導体層が図７又は図８上でゲートラインに対して平行な左右方向に移動する時、第一重畳領域４１、及び、第二重畳領域４２の面積が変化して対応する。
【００７０】
電荷蓄積キャパシタのキャパシタンスは寄生キャパシタのキャパシタンスに従って変化するため、寄生キャパシタのキャパシタンスは、アラインメントエラーが生じた時、自動的に補償される。これにより、電荷蓄積キャパシタのシフト値は固定され、従来技術による解決策が、電荷蓄積キャパシタのシフト値を補償に適用出来る。
【００７１】
上記に、本件発明を好ましい実施例を通じて開示したが、これらの実施例は本発明を限定するものではない。従って、当該技術を熟知する者なら誰でも、本件発明に係る精神と領域を脱しない範囲内で各種の変更や応用を加えることが出来る。従って本件発明に係る保護範囲は、特許請求の範囲で指定した内容を基準とする。
【産業上の利用可能性】
【００７２】
本件発明に係る画素ユニットでは、画像ユニット製造時のアラインメントエラーが生じる時、電荷蓄積キャパシタのキャパシタンスが、寄生キャパシタのキャパシタンスに従って変化するため、電荷蓄積キャパシタのシフト値は自動補償されている。即ち、寄生キャパシタに起因して発生する電荷蓄積キャパシタのシフト値は固定されている。従って、本件発明に係る画素ユニットは、異なる時期又は異なる工程で製造した画素ユニットを複数組み合わせて大画面の表示装置構成にしても、従来技術による寄生キャパシタのキャパシタンス補償技術を適用出来る。
【図面の簡単な説明】
【００７３】
【図１】画素ユニットの具体例を示す図である。
【図２】画素ユニットの具体例を示す図である。
【図３】画素ユニットの具体例を示す図である。
【図４】画素ユニットの具体例を示す図である。
【図５】画素ユニットの具体例を示す図である。
【図６】画素ユニットの具体例を示す図である。
【図７】画素ユニットの具体例を示す図である。
【図８】画素ユニットの具体例を示す図である。
【図９】従来技術によるの画素ユニットを模式的に示す図である。
【図１０】図９の従来技術によるの画素ユニットの等価回路である。
【図１１】図９の従来技術によるの画素ユニットのタイミング図である。
【符号の説明】
【００７４】
１                    画素ユニット
１２                  薄膜トランジスタ（ＴＦＴ）
１４                  電荷蓄積キャパシタ
１６、２０            ゲートライン
１８、２７            ソースライン
２１、１２２          ゲート電極
２２                  第一電極
２３、１２４          ソース電極
２４、１２６          ドレイン電極
２５                  第二電極
２６                  ドレイン電極と第二電極を接続する電極
４１                  第一重畳領域
４２                  第二重畳領域
４３                  第三重畳領域
４４、１２８          第四重畳領域
４５                  第五重畳領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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