(57)【要約】【課題】パッケージの面積を低減させ、かつ、複数の集積回路チップ間の電気的干渉を最小化させる集積回路パッケージを提供すること。【解決手段】本集積回路パッケージは、基板３１０と、基板表面に形成される素子部３２０と、素子部３２０の上面に形成され、ボンディングワイヤーにより基板と電気的に接続される第１集積回路チップ３３０と、平面視にて第１集積回路チップとオーバーラップする基板表面上の領域に形成される第２集積回路チップ３４０とを含む。【選択図】図３
2007221133.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板表面に形成される素子部と、
前記素子部の上面に形成され、ボンディングワイヤーにより前記基板と電気的に接続される第１集積回路チップと、
平面視にて前記第１集積回路チップとオーバーラップする前記基板表面上の領域に形成される第２集積回路チップと、
を含む、集積回路パッケージ。
【請求項２】
前記素子部は、２個以上の素子を含み、各素子は高さが略等しく相互離隔される、請求項１に記載の集積回路パッケージ。
【請求項３】
前記素子部の各素子は、能動素子又は受動素子である、請求項２に記載の集積回路パッケージ。
【請求項４】
前記基板上に形成された付加素子部をさらに含む、請求項１に記載の集積回路パッケージ。
【請求項５】
前記基板表面からの前記素子部の高さが、前記第２集積回路チップ又は付加素子部の高さより高い、請求項４に記載の集積回路パッケージ。
【請求項６】
前記基板が、前記第２集積回路チップとボンディングワイヤーにより電気的に接続される、請求項４に記載の集積回路パッケージ。
【請求項７】
前記基板が、前記第２集積回路チップとＳＭＴ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）の機械的接触により電気的に接続される、請求項４に記載の集積回路パッケージ。
【請求項８】
前記第１集積回路チップと前記第２集積回路チップのうちの何れか一方が、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号を受信するＲＦ受信チップであり、
他方が、デジタル回路が形成されたデジタルブロックを含むチップである、請求項４に記載の集積回路パッケージ。
【請求項９】
前記第１集積回路チップ上に形成された第４集積回路チップをさらに含む、請求項１に記載の集積回路パッケージ。
【請求項１０】
前記第４集積回路チップが、前記基板とボンディングワイヤーにより電気的に接続される、請求項９に記載の集積回路パッケージ。
【請求項１１】
前記第４集積回路チップが、前記第１集積回路チップとボンディングワイヤーにより電気的に接続される、請求項９に記載の集積回路パッケージ。
【請求項１２】
前記第４集積回路チップが、デジタル回路が形成されたデジタルブロックを含むチップである、請求項９に記載の集積回路パッケージ。
【請求項１３】
平面視にて前記第１集積回路チップとオーバーラップする前記基板表面上の領域に形成される第３集積回路チップをさらに含み、前記第３集積回路チップ上に前記第１集積回路チップが形成される、請求項１に記載の集積回路パッケージ。
【請求項１４】
前記基板が、前記第３集積回路チップとＳＭＴの機械的接触により電気的に接続される、請求項１３に記載の集積回路パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の集積回路チップのパッケージ（ｐａｃｋａｇｅ）技術に関する。
【背景技術】
【０００２】
半導体チップを製造する過程において、ウエハ単位のエッチング及び蒸着などの工程を終えると、テストを経て最終的にパッケージングを行うようになる。一般的なパッケージングとは、リードが形成された基板に半導体チップを実装し、プラスチックのようなモールディング合成物でモールディングすることを意味する。
【０００３】
２個以上の相互連関性のある集積回路チップのパッケージングに対する従来の技術を説明すると、次のとおりである。
【０００４】
図１Ａは、従来における２個の集積回路チップをそれぞれパッケージングしたことを示す図である。２個の集積回路チップ１０１、１０２は、チップの外部で基板又は伝送線（図示せず）により相互接続される。２個以上の集積回路チップ１０１、１０２がそれぞれパッケージングされるため、機器の全体面積が大きくなるという問題がある。このような問題点を解決するため、図１Ｂのようなパッケージングが用いられる。
【０００５】
図１Ｂは、従来における１つの基板１１１上に２個の集積回路チップ１１２、１１３をそれぞれワイヤーを利用して、集積回路チップ１１２、１１３のパッド１１５と基板１１１のパッド１１４とを電気的にボンディング１１６して接続したパッケージを示す図である。それぞれの集積回路チップ１１２、１１３が基板の同一平面に位置するため、パッケージされた集積回路チップ全体が占める面積は、パッケージされる前のそれぞれの集積回路チップ１１２、１１３の面積がそのまま維持されるという問題がある。
【０００６】
結局、前述の図１Ａ及び図１Ｂのようなパッケージは、集積回路チップが占める面積を低減させるのには限界があって、全体の機器のサイズを小型化することができないという問題がある。
【０００７】
このような問題点を解決するため、図１Ｃのような積層型集積回路チップのパッケージが用いられた。
【０００８】
図１Ｃは、従来における２個の集積回路チップ１２２、１２３がスタックの形態で基板１２１にそれぞれワイヤーボンディング（１２７、１２８）されたことを示すものであって、集積回路チップ１２２、１２３のパッド１２５、１２６と基板１２１のパッド１２４とが電気的に接続される。パッケージの内部で集積回路チップ１２２、１２３が占める面積を低減させることができるが、上下に積層された２個の集積回路チップ１２２、１２３がそれぞれ基板１２１とワイヤーボンディングにより接続されることによって、２個の集積回路チップ１２２、１２３がそれぞれ処理する信号間の電気的干渉の問題が発生するようになる。特に、２個の集積回路チップ１２２、１２３が互いに異なる異種の信号を処理する場合、干渉の問題は大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、パッケージの面積を低減させ、かつ、複数の集積回路チップ間の電気的干渉を最小化させる集積回路パッケージを提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を達成すべく、本発明に係る集積回路パッケージは、基板と、基板表面に形成される素子部と、素子部の上面に形成され、ボンディングワイヤーにより前記基板と電気的に接続される第１集積回路チップと、平面視にて第１集積回路チップとオーバーラップする基板表面上の領域に形成される第２集積回路チップとを含むことを特徴とする。
【００１１】
ここで、前記素子部は、２個以上の素子を含み、各素子は高さが略等しく相互離隔されることが好ましい。
【００１２】
ここで、前記素子部の各素子は、能動素子又は受動素子であることが好ましい。
【００１３】
ここで、前記基板上に形成された第２集積回路チップ又は付加素子部をさらに含むことが好ましい。
【００１４】
ここで、前記基板上から前記素子部の高さが、前記第２集積回路チップ又は付加素子部の高さより高いことが好ましい。
【００１５】
ここで、前記基板が、前記第２集積回路チップとボンディングワイヤーにより電気的に接続されることが好ましい。
【００１６】
ここで、前記基板が、前記第２集積回路チップとＳＭＴ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）の機械的接触により電気的に接続されることが好ましい。
【００１７】
ここで、前記第１集積回路チップと前記第２集積回路チップのうちの何れか一方が、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号を受信するＲＦ受信チップであり、他方が、デジタル回路が形成されたデジタルブロックを含むチップであることが好ましい。
【００１８】
ここで、前記第１集積回路チップ上に形成された第４集積回路チップをさらに含むことが好ましい。
【００１９】
ここで、前記第４集積回路チップが、前記基板とボンディングワイヤーにより電気的に接続されることが好ましい。
【００２０】
ここで、前記第４集積回路チップが、前記第１集積回路チップとボンディングワイヤーにより電気的に接続されることが好ましい。
【００２１】
ここで、前記第４集積回路チップが、デジタル回路が形成されたデジタルブロックを含むチップであることが好ましい。
【００２２】
ここで、平面視にて前記第１集積回路チップとオーバーラップする前記基板表面上の領域に形成される第３集積回路チップをさらに含み、第３集積回路チップ上に第１集積回路チップが形成されることが好ましい。
【００２３】
ここで、前記基板が、前記第３集積回路チップとＳＭＴの機械的接触により電気的に接続されることが好ましい。
【発明の効果】
【００２４】
本発明の構成によれば、集積回路チップが占める面積を減らすことができることから、機器の小型化に寄与し、費用を低減して生産性を向上させることができる。
【００２５】
また、２以上の集積回路チップ間の電気的干渉を最小化して、性能の劣化を防止するのに効果がある。
【発明を実施するための最良の形態】
【００２６】
以下、本発明のもっとも好ましい実施形態を添付する図面を参照して説明する。なお、図面の記載から自明なように、以下の説明において、第２集積回路チップおよび第３集積回路チップは、平面視において第１集積回路チップとオーバーラップする基板表面上の領域に形成される。この点は、以下の各実施形態の説明と、当該説明に関連して開示される図面の記載に基づいて、当業者に正しく理解されるであろう。
【００２７】
一般に、基板と集積回路チップとの電気的接続は、その形態によりワイヤーボンディング（ｗｉｒｅ−ｂｏｎｄｉｎｇ）とフリップチップボンディング（ｆｌｉｐ−ｃｈｉｐ−ｂｏｎｄｉｎｇ）とに分けられる。ワイヤーボンディングは、リードが形成された基板に半導体チップを微細ワイヤーを利用して、基板と半導体チップとを電気的に接続する。フリップチップボンディングは、半導体チップと基板のバンプ又はソルダーボールのような突出部の接合により、基板と半導体チップとを電気的に接続する。フリップチップボンディングは、半導体チップと基板とを電気的に接続するときに、ワイヤーボンディング分の空間を低減することができることから、小さなパッケージの製造が可能である。このようなフリップチップボンディングは、表面実装技術に属するものであって、電子部品を基板に接続するときに、部品穴によらず、表面の接続パターンにハンダ付けを介して接続する技術のことを意味する。この技術により、部品の微小化、リードピンの狭チップ化に対応できるから、高密度の実装が実現される。
【００２８】
図２は、本発明の第１の実施形態に係る集積回路パッケージ２００を示す図である。
【００２９】
図２に示すように、本発明の第１の実施形態に係る集積回路パッケージ２００は、基板２１０、素子部（第１素子２２０ａ、第２素子２２０ｂ）、第１集積回路チップ２３０を含む。なお、素子部の第１素子２２０ａ、第２素子２２０ｂの基板２１０表面からの高さは略同一である。
【００３０】
素子部は、能動（ａｃｔｉｖｅ）素子又は受動（ｐａｓｓｉｖｅ）素子を含み、受動素子は、抵抗、キャパシタ又はインダクターなどを含む。第１素子２２０ａ及び第２素子２２０ｂは、相互に離隔される。
【００３１】
基板２１０は、信号の電気的接続形態を有する回路基板であって、最も好ましくは、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）又はＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐ．Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ）のうちのいずれか１つで形成される。このような基板２１０の上面に、上述のような表面実装技術（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ；ＳＭＴ）を利用して、第１素子２２０ａ及び第２素子２２０ｂが機械的接触により電気的に接続されるように形成する。
【００３２】
第１素子２２０ａ及び第２素子２２０ｂを柱（ｐｏｓｔ）として、第１集積回路チップ２３０が第１素子２２０ａ及び第２素子２２０ｂ上に形成される。第１素子２２０ａ及び第２素子２２０ｂの上面に接着物が設けられ、この接着物により第１集積回路チップ２３０が第１素子２２０ａ及び第２素子２２０ｂの上面に接着されて固定される。
【００３３】
第１集積回路チップ２３０は、基板２１０とボンディングワイヤー２３１により電気的に接続される。
【００３４】
図３は、本発明の第２の実施形態に係る集積回路パッケージ３００を示す図である。
【００３５】
図３に示すように、本発明の第２の実施形態に係る集積回路パッケージ３００は、基板３１０、素子部（第１素子３２０ａ、第２素子３２０ｂ）、第１集積回路チップ３３０、第２集積回路チップ３４０を含む。図３に示す集積回路パッケージ３００は、図２に示す集積回路パッケージ２００に対して第２集積回路チップ３４０をさらに含むこと以外には構造上同一であるので、その同一の構造については図２との重複説明は省略する。ここでは、第２集積回路チップ３４０が付加された実施形態について説明する。
【００３６】
第１素子３２０ａ及び第２素子３２０ｂは、相互に離隔される。
【００３７】
第１集積回路チップ３３０は、基板３１０とボンディングワイヤー３３１により電気的に接続される。第２集積回路チップ３４０は、第１素子３２０ａ及び第２素子３２０ｂが相互に離隔することで形成される離隔空間において基板３１０上に形成される。
【００３８】
第２集積回路チップ３４０の上面にワイヤーインダクター３４２が形成され、基板３１０とボンディングワイヤー３４１により電気的に接続される。第２集積回路チップ３４０として、複数の集積回路チップを設けるようにしてもよい。
【００３９】
第１集積回路チップ３３０の基板３１０からの高さｈ３１は、基板３１０上に形成された第２集積回路チップ３４０のワイヤーインダクター３４２が形成された高さｈ３２より高く形成する。換言すると、基板３１０に形成された第１素子３２０ａ及び第２素子３２０ｂの高さｈ３１は、第２集積回路チップ３４０のワイヤーインダクター３４２が形成された高さｈ３２より高い。
【００４０】
第１集積回路チップ３３０と第２集積回路チップ３４０のうちの一方は、ＲＦ信号を受信するＲＦ受信チップであり、他方は、デジタル回路が形成されたデジタルブロックを含むチップである。
【００４１】
第２集積回路チップ３４０がＲＦ受信チップであり、第１集積回路チップ３３０がデジタルブロックを含むチップの場合を例に挙げれば、外部ノイズが第１集積回路チップ３３０により遮断（ｓｈｉｅｌｄ）されるため、外部ノイズによる性能の劣化を減少させることができ、各集積回路チップで互いに異なる信号処理を行うことにともなう信号干渉を減少させることができる。
【００４２】
図４は、本発明の第３の実施形態に係る積層型集積回路パッケージ４００を示す図である。図４に示すように、本発明の第３の実施形態に係る集積回路パッケージ４００は、基板４１０、素子部（第１素子４２０ａ、第２素子４２０ｂ）、第１集積回路チップ４３０、第２集積回路チップ４４０を含む。第１素子４２０ａ及び第２素子４２０ｂは、相互に離隔される。図４の集積回路パッケージ４００は、図３の集積回路パッケージと比較して、第２素子４２０ｂと第２集積回路チップ４４０の位置が相異しており、基板４１０と第２集積回路チップ４４０との接続関係が相異しているので、これを中心に説明する。
【００４３】
第１集積回路チップ４３０は、基板４１０とボンディングワイヤー４３１により電気的に接続される。第２集積回路チップ４４０は、第１集積回路チップ４３０と基板４１０との間に形成され、表面実装技術（ＳＭＴ）を利用して、基板４１０に第２集積回路チップ４４０を機械的接触により電気的に接続されるように形成する。第２集積回路チップ４４０として、複数の集積回路チップを設けるようにしてもよい。
【００４４】
第１集積回路チップ４３０の基板４１０からの高さｈ４１は、基板４１０上に形成された第２集積回路チップ４４０の高さｈ４２より高く形成される。換言すると、基板４１０に形成された第１素子４２０ａ及び第２素子４２０ｂの高さｈ４１は、第２集積回路チップ４４０の高さｈ４２より高い。
【００４５】
第１集積回路チップ４３０と第２集積回路チップ４４０のうちの一方は、ＲＦ信号を受信するＲＦ受信チップであり、他方は、デジタル回路が形成されたデジタルブロックを含むチップである。
【００４６】
第２集積回路チップ４４０がＲＦ受信チップであり、第１集積回路チップ４３０がデジタルブロックを含むチップの場合を例に挙げれば、外部ノイズが第１集積回路チップ４３０により遮断されるため、外部ノイズによる性能の劣化を減少させることができ、各集積回路チップで互いに異なる信号処理を行うことにともなう信号干渉を減少させることができる。また、本実施形態では、第１集積回路チップ４３０は、ワイヤーボンディングされて基板４１０と接続され、第２集積回路チップ４４０は、ＳＭＴにより基板４１０と接続されている。すなわち、第１集積回路チップ４３０と第２集積回路チップ４４０とで基板４１０と接続される方法が互いに相異しているため、信号干渉をさらに減少させることができる。
【００４７】
図５は、本発明の第４の実施形態に係る集積回路パッケージ５００を示す図である。図５に示すように、本発明の第４の実施形態に係る集積回路パッケージ５００は、基板５１０、素子部（第１素子５２０ａ、第２素子５２０ｂ）、第１集積回路チップ５３０、第２集積回路チップ５４０及び第３集積回路チップ５５０を含む。第１素子５２０ａ及び第２素子５２０ｂは、相互に離隔される。図５の集積回路パッケージ５００は、図４の集積回路パッケージ４００と図３の集積回路パッケージ３００とを組み合わせた構造の実施形態である。この点を中心に以下説明する。
【００４８】
第１集積回路チップ５３０は、基板５１０とボンディングワイヤー５３１により電気的に接続される。第２集積回路チップ５４０は、第１素子５２０ａ及び第２素子５２０ｂが相互に離隔することで形成される離隔空間において基板５１０上に形成され、第３集積回路チップ５５０は、第１集積回路チップ５３０と基板５１０との間に形成される。
【００４９】
第２集積回路チップ５４０は、第２集積回路チップ５４０の上面にワイヤーインダクター５４２が形成され、基板５１０とボンディングワイヤー５４１により電気的に接続される。第２集積回路チップ５４０として、複数の集積回路チップを設けるようにしてもよい。
【００５０】
第３集積回路チップ５５０は、基板５１０と表面実装技術（ＳＭＴ）を利用して、第３集積回路チップ５５０を機械的接触により電気的に接続されるように形成する。第３集積回路チップ５５０として、複数の集積回路チップを設けるようにしてもよい。
【００５１】
第１集積回路チップ５３０の基板５１０からの高さｈ５１は、基板５１０上に形成された第２集積回路チップ５４０のワイヤーインダクター５４２又はボンディングワイヤー５４１により形成される高さｈ５２及び第３集積回路チップ５５０の高さｈ５３より高く形成される。
【００５２】
第１集積回路チップ５３０、第２集積回路チップ５４０又は第３集積回路チップ５５０のうちの何れか１つは、ＲＦ信号を受信するＲＦ受信チップであり、第１集積回路チップ５３０、第２集積回路チップ５４０又は第３集積回路チップ５５０の何れか１つは、デジタル回路が形成されたデジタルブロックを含むチップである。
【００５３】
第２集積回路チップ５４０又は第３集積回路チップ５５０がＲＦ受信チップであり、第１集積回路チップ５３０がデジタルブロックを含むチップの場合を例に挙げれば、外部ノイズが第１集積回路チップ５３０により遮断されるため、外部ノイズによる性能の劣化を減少させることができ、各集積回路チップで互いに異なる信号処理を行うことにともなう信号干渉を減少させることができる。また、第１〜第３集積回路チップ５３０、５４０、５５０が基板５１０と接続される方法が互いに異なるため、信号干渉をさらに減少させることができる。
【００５４】
図６は、本発明の第５の実施形態に係る集積回路パッケージ６００を示す図である。図６に示すように、本発明の第５の実施形態に係る集積回路パッケージ６００は、基板６１０、素子部（第１素子６２０ａ、第２素子６２０ｂ）、付加素子部６７０、第１集積回路チップ６３０、第２集積回路チップ６４０、第３集積回路チップ６５０及び第４集積回路チップ６６０を含む。第１素子６２０ａ及び第２素子６２０ｂは、相互に離隔される。図６の集積回路パッケージ６００は、図５の集積回路パッケージ５００に対して、付加素子部６７０と第４集積回路チップ６６０とがさらに含まれた構造であって、この点を中心に説明する。
【００５５】
第４集積回路チップ６６０は、第１集積回路チップ６３０の上に積層して形成される。第４集積回路チップ６６０は、基板６１０とボンディングワイヤー６６１により電気的に接続される。回路構成により、第４集積回路チップ６６０は、第１集積回路チップ６３０とボンディングワイヤー６６２により電気的に接続される。第４集積回路チップ６６０として、複数の集積回路チップを設けるようにしてもよい。付加素子部６７０は、第１素子６２０ａ及び第２素子６２０ｂが相互に離隔することで形成される離隔空間において基板６１０上に形成され、基板６１０と表面実装技術（ＳＭＴ）を利用して、電気的に接続されるように形成する。付加素子部６７０として、複数の受動素子を設けるようにしてもよい。
【００５６】
図７は、本発明の第６の実施形態に係る集積回路パッケージ７００を示す図である。図７に示すように、本発明の第６の実施形態に係る集積回路パッケージ７００は、基板７１０、素子部７２０、付加素子部７７０、第１集積回路チップ７３０、第２集積回路チップ７４０、第３集積回路チップ７５０及び第４集積回路チップ７６０を含む。素子部７２０は、能動素子又は受動素子を含み、受動素子は、抵抗、キャパシタ又はインダクターなどを含む。なお、素子部７２０と第３集積回路チップ７５０の基板７１０表面からの高さは略同一である。
【００５７】
基板は、信号の電気的接続形態を有した回路基板であって、最も好ましくは、ＢＧＡ、ＬＧＡ、ＰＣＢ又はＬＴＣＣのうちの何れか１つで形成される。このような基板の上面に、上述のような表面実装技術（ＳＭＴ）を利用して、素子部７２０及び第３集積回路チップ７５０が機械的接触により電気的に接続されるように形成される。
【００５８】
素子部７２０及び第３集積回路チップ７５０を柱（ｐｏｓｔ）として、第１集積回路チップ７３０が素子部７２０及び第３集積回路チップ７５０上に形成される。第１集積回路チップ７３０は、基板７１０とボンディングワイヤー７３１により電気的に接続される。
【００５９】
第２集積回路チップ７４０は、素子部７２０及び第３集積回路チップ７５０が相互に離隔することで形成される離隔空間において基板７１０上に形成され、第３集積回路チップ７５０は、第１集積回路チップ７３０と基板７１０との間に形成される。素子部７２０及び第３集積回路チップ７５０の上面に接着物が設けられ、この接着物により第１集積回路チップ７３０が素子部７２０及び第３集積回路チップ７５０の上面に接着されて固定される。第２集積回路チップ７４０は、第２集積回路チップ７４０の上面にワイヤーインダクター７４２が形成され、基板７１０とボンディングワイヤー７４１により電気的に接続される。第２集積回路チップ７４０として、複数の集積回路チップを設けるようにしてもよい。
【００６０】
付加素子部７７０は、素子部７２０及び第３集積回路チップ７５０が相互に離隔することで形成される離隔空間において基板７１０上に形成され、表面実装技術（ＳＭＴ）を利用して、基板７１０と電気的に接続されるように形成する。付加素子部７７０として、複数の受動素子を設けるようにしてもよい。
【００６１】
第３集積回路チップ７５０は、表面実装技術（ＳＭＴ）を利用して、基板７１０と電気的に接続するように形成する。第３集積回路チップ７５０として、複数の集積回路チップを設けるようにしてもよい。
【００６２】
第１集積回路チップ７３０の基板７１０からの高さｈ７１は、基板７１０上に形成された第２集積回路チップ７４０のワイヤーインダクター７４２又はボンディングワイヤー７４１により形成される高さｈ７２より高く形成される。
【００６３】
第４集積回路チップ７６０は、第１集積回路チップ７３０の上に積層して形成される。第４集積回路チップ７６０は、ボンディングワイヤー７６１により基板７１０と電気的に接続される。回路構成により、第４集積回路チップ７６０は、ボンディングワイヤー７６２により第１集積回路チップ７３０と電気的に接続される。第４集積回路チップ７６０として、複数の集積回路チップを設けるようにしてもよい。
【００６４】
第１集積回路チップ７３０、第２集積回路チップ７４０、第３集積回路チップ７５０又は第４集積回路チップ７６０のうちの一部のチップは、ＲＦ信号を受信するＲＦ受信チップであり、その他のチップのうちの一部は、デジタル回路が形成されたデジタルブロックを含むチップである。
【００６５】
第２集積回路チップ７４０又は第３集積回路チップ７５０がＲＦ受信チップであり、第１集積回路チップ７３０がデジタルブロックを含むチップの場合を例に挙げれば、外部ノイズが第１集積回路チップ７３０により遮断されるため外部ノイズに強く、集積回路チップ７３０、７４０、７５０、７６０間の電気的干渉を最小化して、性能の劣化を防止することができる。
【図面の簡単な説明】
【００６６】
【図１Ａ】従来における２個の集積回路チップをそれぞれパッケージング（ｐａｃｋａｇｅ）したことを示す図である。
【図１Ｂ】従来における１つの基板上に２個の集積回路チップをそれぞれワイヤーを利用してボンディング（ｂｏｎｄｉｎｇ）したものであって、集積回路チップのパッドと基板のパッドとを電気的に接続したパッケージを示す図である。
【図１Ｃ】従来における２個の集積回路チップがスタック（ｓｔａｃｋ）の形態で基板にそれぞれワイヤーボンディングしたものであって、集積回路チップのパッドと基板のパッドとが電気的に接続されたパッケージを示す図である。
【図２】本発明の第１の実施形態に係る集積回路パッケージを示す側面図である。
【図３】本発明の第２の実施形態に係る集積回路パッケージを示す側面図である。
【図４】本発明の第３の実施形態に係る集積回路パッケージを示す側面図である。
【図５】本発明の第４の実施形態に係る集積回路パッケージを示す側面図である。
【図６】本発明の第５の実施形態に係る集積回路パッケージを示す側面図である。
【図７】本発明の第６の実施形態に係る集積回路パッケージを示す側面図である。
【図１Ａ】
2007221133.tif 000003
【図１Ｂ】
2007221133.tif 000004
【図１Ｃ】
2007221133.tif 000005
【図２】
2007221133.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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