(57)【要約】【課題】小型の半導体装置であって、スイッチング速度が早くてスイッチング損失を低減することができ、さらにはパワー素子の発熱による影響を抑制することのできる半導体装置を提供する。【解決手段】パワー素子１０ｐと制御回路１０ｓが、それぞれ、異なる半導体チップ１，２に形成され、パワー素子１０ｐが形成された第１半導体チップ１において、パワー素子１０ｐのゲート配線１ｈに接続し、第１半導体チップ１の表面に露出する第１導体１ｒが形成され、制御回路１０ｓが形成された第２半導体チップ２において、制御回路１０ｓの出力配線２ｈに接続し、第２半導体チップ２の表面に露出する第２導体２ｒが形成され、第１半導体チップ１と第２半導体チップ２が、第１導体１ｒと第２導体２ｒを対向するようにして配置され、第１導体１ｒと第２導体２ｒが、第３導体３ｒを介して接続されてなる半導体装置１００とする。【選択図】図１
2007221078.tif 000002
【特許請求の範囲】
【請求項１】
パワー素子と、当該パワー素子を制御するための制御回路とが、それぞれ、異なる半導体チップに形成され、
前記パワー素子が形成された第１半導体チップにおいて、パワー素子のゲート配線に接続する導体であって、当該第１半導体チップの表面に露出する第１導体が形成され、
前記制御回路が形成された第２半導体チップにおいて、制御回路の出力配線に接続する導体であって、当該第２半導体チップの表面に露出する第２導体が形成され、
前記第１半導体チップと第２半導体チップが、前記第１導体と第２導体を対向するようにして配置され、
前記第１導体と第２導体が、第３導体を介して接続されてなることを特徴とする半導体装置。
【請求項２】
前記第１半導体チップを貫通する空洞が、前記パワー素子の形成領域の周りに配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップを貫通し、内部に金属が埋め込まれた金属埋込部が、前記パワー素子の形成領域の周りに配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体チップの前記第１導体と反対側の面に、ヒートシンクが配置され、
前記金属埋込部の端部が前記ヒートシンクに当接されてなることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー素子と当該パワー素子を制御するための制御回路とを有する半導体装置に関する。
【背景技術】
【０００２】
パワー素子と当該パワー素子を制御するための制御回路とを有する半導体装置が、例えば、特許第２８３９０８８号公報（特許文献１）に開示されている。
【０００３】
図６は、特許文献１に開示された半導体装置９０の断面図である。
【０００４】
図６に示す半導体装置９０では、パワーＭＯＳトランジスタ４３とバイポーラトランジスタ３９とが、同じＳｉ基板２５に形成されている。
【０００５】
半導体装置９０のパワーＭＯＳトランジスタ４３は、縦型のパワーＭＯＳトランジスタである。パワーＭＯＳトランジスタ４３の形成部では、Ｓｉ基板２５上に、単結晶半導体のＮ−エピタキシャル層２６とＮ−エピタキシャル層３３が形成され、Ｓｉ基板２５の裏面側に、ドレイン電極４４が形成されている。
【０００６】
半導体装置９０のバイポーラトランジスタ３９は、パワーＭＯＳトランジスタ４３を制御するための制御回路を構成するバイポーラトランジスタである。バイポーラトランジスタ３９の形成部では、Ｓｉ基板２５上にあるＮ−エピタキシャル層２６上に、ＳｉＯ2 膜２７，ｐｏｌｙ−Ｓｉ膜２４，Ｓｉ3 Ｎ4 膜２３，ＳｉＯ2 膜２２，Ｎ＋エピタキシャル層２１およびＮ−型Ｓｉ基板２０が順次積層されている。
【０００７】
半導体装置９０のパワーＭＯＳトランジスタ４３とバイポーラトランジスタ３９は、側壁酸化膜３０を介して内部にｐｏｌｙ−Ｓｉ層３４が埋め込まれた絶縁分離トレンチ２８により、互いに絶縁分離されている。
【特許文献１】特許第２８３９０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６に示す半導体装置９０は、絶縁分離トレンチ２８によりパワーＭＯＳトランジスタ４３とバイポーラトランジスタ３９を絶縁分離し、パワーＭＯＳトランジスタ４３とバイポーラトランジスタ３９を同じＳｉ基板２５に平面的にレイアウトしている。このため、チップ面積（Ｓｉ基板２５）が大きくなってしまう。
【０００９】
また、チップ面積の増大に伴って、パワーＭＯＳトランジスタ４３のゲート４２を駆動するためのバイポーラトランジスタ３９へ繋がる配線が長くなる。このため、配線抵抗（ゲート抵抗）が増大し、ゲート波形が鈍り、パワーＭＯＳトランジスタ４３のスイッチング速度が遅くなって、スイッチング損失が大きくなってしまう。
【００１０】
さらには、パワーＭＯＳトランジスタ４３の発生する熱が、バイポーラトランジスタ３９に伝わり、バイポーラトランジスタ３９の特性に悪影響を及ぼす。
【００１１】
そこで本発明は、パワー素子と当該パワー素子を制御するための制御回路とを有する小型の半導体装置であって、スイッチング速度が早くてスイッチング損失を低減することができ、さらにはパワー素子の発熱による影響を抑制することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載の半導体装置は、パワー素子と、当該パワー素子を制御するための制御回路とが、それぞれ、異なる半導体チップに形成され、前記パワー素子が形成された第１半導体チップにおいて、パワー素子のゲート配線に接続する導体であって、当該第１半導体チップの表面に露出する第１導体が形成され、前記制御回路が形成された第２半導体チップにおいて、制御回路の出力配線に接続する導体であって、当該第２半導体チップの表面に露出する第２導体が形成され、前記第１半導体チップと第２半導体チップが、前記第１導体と第２導体を対向するようにして配置され、前記第１導体と第２導体が、第３導体を介して接続されてなることを特徴としている。
【００１３】
上記半導体装置は、パワー素子と制御回路がそれぞれ異なる半導体チップに形成されており、各半導体チップのチップ面積は小さなものとなる。また、上記半導体装置は、パワー素子が形成された第１半導体チップと制御回路が形成された第２半導体チップを積層し、第３導体を介して貼り合わせた構造となる。このため、上記半導体装置は、パワー素子と制御回路を同じ半導体チップに平面的にレイアウトした従来の半導体装置に較べて、半導体チップの占有面積を抑制した小型の半導体装置とすることができる。
【００１４】
また、上記半導体装置では、パワー素子のゲート配線に接続する第１半導体チップの第１導体と、制御回路の出力配線に接続する第２半導体チップの第２導体とが、互いに対向するようにして、第３導体を介して接続されている。このため、パワー素子のゲート配線と制御回路からの出力配線とが、第１導体、第３導体および第２導体によって、最短距離で接続される。これによって、上記したパワー素子と制御回路を同じ半導体チップに平面的にレイアウトした従来の半導体装置に較べて、配線抵抗（ゲート抵抗）を小さくすることができ、スイッチング速度が早くて、スイッチング損失を低減した半導体装置とすることができる。
【００１５】
さらには、上記半導体装置においては、パワー素子と制御回路がそれぞれ異なる半導体チップに形成されているため、パワー素子の発生する熱が制御回路に伝わり難く、制御回路の素子の特性に悪影響が及び難い。
【００１６】
以上のようにして、上記半導体装置は、パワー素子と、当該パワー素子を制御するための制御回路とを有する小型の半導体装置であって、スイッチング速度が早くてスイッチング損失を低減することができ、さらにはパワー素子の発熱による影響を抑制することのできる半導体装置となっている。
【００１７】
請求項２に記載の半導体装置は、上記半導体装置において、前記第１半導体チップを貫通する空洞が、前記パワー素子の形成領域の周りに配置されてなることを特徴としている。
【００１８】
上記半導体装置の第１半導体チップにおいては、上記空洞が断熱領域となり、パワー素子の発生する熱が、周りに伝達され難くなる。これによって、上記半導体装置の第１半導体チップでは、パワー素子の周りの領域に形成されたその他の素子についても、パワー素子の発熱によるそれら素子の特性への悪影響を抑制することができる。
【００１９】
請求項３に記載の半導体装置は、上記半導体装置において、前記第１半導体チップを貫通し、内部に金属が埋め込まれた金属埋込部が、前記パワー素子の形成領域の周りに配置されてなることを特徴としている。
【００２０】
上記半導体装置においては、上記金属埋込部が良好な熱伝達経路となり、パワー素子の発生する熱を、外部に優先的に逃すことができる。
【００２１】
従って請求項４に記載のように、上記半導体装置は、前記第１半導体チップの前記第１導体と反対側の面に、ヒートシンクが配置され、前記金属埋込部の端部が前記ヒートシンクに当接されてなる場合に好適である。これによって、パワー素子の発生する熱を、上記金属埋込部を介して、ヒートシンクに優先的に逃すことができる。
【００２２】
以上のようにして、パワー素子の形成領域の周りに空洞や金属埋込部が形成された上記半導体装置は、空洞や金属埋込部を形成しない半導体装置に較べて、パワー素子の発熱による影響をより抑制することのできる半導体装置となっている。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２４】
図１は、本発明の半導体装置の一例で、半導体装置１００の要部の模式的な断面図である。
【００２５】
図１に示す半導体装置１００は、パワー素子１０ｐと、パワー素子１０ｐを制御するための制御回路１０ｓとが、それぞれ、異なる半導体チップ１，２に形成されている。尚、図１では、簡単化のために、パワー素子１０ｐを代表して、埋め込み酸化膜１ａを有するＳＯＩ（Silicon On Insulator）基板に形成された横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）を図示している。また、制御回路１０ｓを代表して、埋め込み酸化膜２ａを有するＳＯＩ基板に形成された横型バイポーラトランジスタを図示している。尚、図１中の符号ｔ１，ｔ２は、それぞれ、ＬＤＭＯＳ１０ｐおよび横型バイポーラトランジスタ１０ｓを周囲から絶縁分離するための絶縁分離トレンチで、側壁酸化膜１ｂ，２ｂを介して内部にポリシリコン１ｃ，２ｃが埋め込まれている。
【００２６】
ＬＤＭＯＳ１０ｐが形成された第１半導体チップ１において、符号１ｄはＬＯＣＯＳ（Local Oxidation of Silicon）であり、符号１ｇはポリシリコンからなるＬＤＭＯＳ１０ｐのゲート電極であり、符号１ｅはアルミニウム（Ａｌ）等からなる配線層である。また、横型バイポーラトランジスタ１０ｓが形成された第２半導体チップ２において、符号２ｅは、横型バイポーラトランジスタ１０ｓのエミッタもしくはコレクタに接続する、アルミニウム（Ａｌ）等からなる配線層である。
【００２７】
図１の半導体装置１００では、第１半導体チップ１および第２半導体チップ２のＳＯＩ基板上に、それぞれ、窒化シリコン（ＳｉＮ）膜１ｎ，２ｎが形成されている。また、窒化シリコン（ＳｉＮ）膜１ｎ，２ｎ上には、それぞれ、ポリイミド樹脂１ｉａ，１ｉｂおよびポリイミド樹脂２ｉａ，２ｉｂを介して、配線１ｈ，２ｈが形成されている。
【００２８】
第１半導体チップ１における配線１ｈは、ＬＤＭＯＳ（パワー素子）１０ｐのゲート電極１ｇに接続するゲート配線である。第１半導体チップ１の表面には、ゲート配線１ｈに接続する導体であって、表面のポリイミド樹脂１ｉｂから外部に露出する第１導体１ｒが形成されている。第２半導体チップ２における配線２ｈは、横型バイポーラトランジスタ（制御回路）１０ｓの出力配線である。第２半導体チップ２の表面には、出力配線２ｈに接続する導体であって、表面のポリイミド樹脂２ｉｂから外部に露出する第２導体２ｒが形成されている。
【００２９】
図１の半導体装置１００は、第１半導体チップ１と第２半導体チップ２が、第１導体１ｒと第２導体２ｒを対向するようにして配置され、第１導体１ｒと第２導体２ｒが、第３導体３ｒを介して接続されている。
【００３０】
図１に示す半導体装置１００は、パワー素子１０ｐと制御回路１０ｓがそれぞれ異なる半導体チップ１，２に形成されており、各半導体チップ１，２のチップ面積は小さなものとなる。また、半導体装置１００は、パワー素子１０ｐが形成された第１半導体チップ１と制御回路１０ｓが形成された第２半導体チップ２を積層し、第３導体３ｒを介して貼り合わせた構造となる。このため、半導体装置１００は、図９に示したパワーＭＯＳトランジスタ（パワー素子）４３とバイポーラトランジスタ（制御回路）３９を同じ半導体チップ２５に平面的にレイアウトした従来の半導体装置９０に較べて、半導体チップの占有面積を抑制した小型の半導体装置とすることができる。
【００３１】
また、図１の半導体装置１００では、パワー素子１０ｐのゲート配線１ｈに接続する第１半導体チップ１の第１導体１ｒと、制御回路１０ｓの出力配線２ｈに接続する第２半導体チップ２の第２導体２ｒとが、互いに対向するようにして、第３導体３ｒを介して接続されている。このため、パワー素子１０ｐのゲート配線１ｈと制御回路１０ｓからの出力配線２ｈとが、第１導体１ｒ、第３導体３ｒおよび第２導体２ｒによって、最短距離で接続される。これによって、図９のパワーＭＯＳトランジスタ（パワー素子）４３とバイポーラトランジスタ（制御回路）３９を同じ半導体チップ２５に平面的にレイアウトした従来の半導体装置９０に較べて、配線抵抗（ゲート抵抗）を小さくすることができる。従って、図１の半導体装置１００は、スイッチング速度が早くて、スイッチング損失を低減した半導体装置とすることができる。
【００３２】
さらには、図１の半導体装置１００においては、パワー素子１０ｐと制御回路１０ｓがそれぞれ異なる半導体チップ１，２に形成されているため、パワー素子１０ｐの発生する熱が制御回路１０ｓに伝わり難く、制御回路１０ｓの素子の特性に悪影響が及び難い。
【００３３】
以上のようにして、図１に示す半導体装置１００は、パワー素子１０ｐと、パワー素子１０ｐを制御するための制御回路１０ｓとを有する小型の半導体装置であって、スイッチング速度が早くてスイッチング損失を低減することができ、さらにはパワー素子１０ｐの発熱による影響を抑制することのできる半導体装置となっている。
【００３４】
図２は、本発明における別の半導体装置の例で、半導体装置１０１の要部の模式的な断面図である。尚、図２の半導体装置１０１において、図１の半導体装置１００と同様の部分については同じ符号を付した。
【００３５】
図２の半導体装置１０１は、図１に示す半導体装置１００の構造に加えて、第１半導体チップ１を貫通する空洞ｋ１が、パワー素子１０ｐの形成領域の周りに配置された構造となっている。
【００３６】
図２に示す半導体装置１０１の第１半導体チップ１においては、空洞ｋ１が断熱領域となり、パワー素子１０ｐの発生する熱が、周りに伝達され難くなる。これによって、半導体装置１０１の第１半導体チップ１では、パワー素子１０ｐの周りの領域に形成されたその他の素子についても、パワー素子１０ｐの発熱によるそれら素子の特性への悪影響を抑制することができる。
【００３７】
図３も、本発明における別の半導体装置の例で、半導体装置１０２の要部の模式的な断面図である。尚、図３の半導体装置１０２においても、図１の半導体装置１００と同様の部分については同じ符号を付した。
【００３８】
図３の半導体装置１０２は、図１に示す半導体装置１００の構造に加えて、第１半導体チップ１を貫通し、内部に例えば銅（Ｃｕ）等の金属が埋め込まれた金属埋込部ｍ１が、パワー素子１０ｐの形成領域の周りに配置された構造となっている。また、図３の半導体装置１０２では、第１半導体チップ１の第１導体１ｒと反対側の面に、ヒートシンクｈｓが配置され、金属埋込部ｍ１の端部がヒートシンクｈｓに当接した構造となっている。
【００３９】
図３の半導体装置１０２においては、金属埋込部ｍ１が良好な熱伝達経路となり、パワー素子１０ｐの発生する熱を、外部に優先的に逃すことができる。これによって、パワー素子１０ｐの発生する熱を、金属埋込部ｍ１を介して、ヒートシンクｈｓに優先的に逃すことができる。
【００４０】
以上のようにして、パワー素子１０ｐの形成領域の周りに空洞ｋ１や金属埋込部ｍ１が形成された図２と図３に示す半導体装置１０１，１０２は、空洞ｋ１や金属埋込部ｍ１を形成しない図１の半導体装置１００に較べて、パワー素子１０ｐの発熱による影響をより抑制することのできる半導体装置となっている。
【００４１】
上記半導体装置１０１，１０２における空洞ｋ１や金属埋込部ｍ１は、第１半導体チップ１におけるパワー素子１０ｐの形成領域の周りに、適宜配置することができる。
【００４２】
図４（ａ）〜（ｃ）は、第１半導体チップにおけるパワー素子の形成領域、第１導体および空洞の配置例、第２半導体チップにおける制御回路の形成領域および第２導体の配置例を示す図で、それぞれ、第１半導体チップ１ｘ，１ｙと第２半導体チップ２ｘを模式的に示した平面図と一点鎖線での断面図である。尚、図４において、図２の半導体装置１０１と同様の部分については、同じ符号を付した。また、図４では、配置関係を見やすくするために、一部の構成要素の図示を省略して、図を簡略化している。
【００４３】
図４（ａ）の第１半導体チップ１ｘでは、小さな空洞ｋ１ｘがパワー素子１０ｐの形成領域を取り囲むように配置されているのに対して、図４（ｂ）の第１半導体チップ１ｙでは、縦長の空洞ｋ１ｙが隣り合ったパワー素子１０ｐの形成領域の間に配置されている。このように、第１半導体チップ１におけるパワー素子１０ｐの形成領域の周りに配置する空洞は、パワー素子１０ｐの形成領域に応じて適宜配置することができる。また、図４（ａ），（ｂ）では、空洞ｋ１ｘ，ｋ１ｙを配置する例を示したが、金属埋込部を配置する場合も同様である。
【００４４】
図４（ａ），（ｂ）の第１半導体チップ１ｘ，１ｙのパワー素子１０ｐのゲート配線に接続する第１導体１ｒと図４（ｃ）の第２半導体チップ２ｘの制御回路の出力配線に接続する第２導体２ｒは、第１半導体チップ１ｘ，１ｙもしくは第２半導体チップ２ｘを反転して積層配置した状態で、第１導体１ｒと第２導体２ｒが対向する位置にそれぞれ配置される。
【００４５】
最後に、図２の半導体装置１０１を例にして、製造方法を簡単に説明する。
【００４６】
図５（ａ）〜（ｅ）は、図２の半導体装置１０１の製造方法を示す工程別の断面図である。尚、図５においても、図２の半導体装置１０１と同様の部分については同じ符号を付した。また、一部の構成要素の図示を省略して、図を簡略化した。
【００４７】
最初に、図５（ａ）に示すように、ＳＯＩ基板からなる第１半導体チップ１と第２半導体チップ２に、それぞれ、パワー素子１０ｐと制御回路１０ｓを形成する。尚、図５（ａ）において、パワー素子１０ｐと制御回路１０ｓのＳＯＩ基板における内部構造は図示を省略しており、これらは一般的な半導体装置の製造工程を用いて形成することが可能である。
【００４８】
次に、第１半導体チップ１と第２半導体チップ２のＳＯＩ基板上に、それぞれ所定の配線層（図示省略）を形成する。
【００４９】
次に、図５（ｂ）に示すように、第１半導体チップ１においてはパワー素子１０ｐのゲート配線１ｈに接続して表面に露出する第１導体１ｒを、第２半導体チップ２においては制御回路１０ｓの出力配線２ｈに接続して表面に露出する第２導体２ｒを形成する。
【００５０】
次に、図５（ｃ）に示すように、第１半導体チップ１のパワー素子１０ｐの形成領域
の周りに、空洞ｋ１を形成する。
【００５１】
尚、図１に示す半導体装置１００の製造においては、図５（ｃ）に示す空洞ｋ１の形成工程は必要なく、図３に示す半導体装置１０２の製造においては、図５（ｃ）の工程で空洞ｋ１を形成した後、内部に金属を埋め込んで金属埋込部を形成する。
【００５２】
次に、図５（ｄ）に示すように、第１半導体チップ１の第１導体１ｒと第２半導体チップ２の第２導体２ｒを対向させ、第１導体１ｒと第２導体２ｒの間に第３導体３ｒを挿入して、第１半導体チップ１と第２半導体チップ２を積層配置する。
【００５３】
最後に、図５（ｅ）に示すように、積層された第１半導体チップ１と第２半導体チップ２を加圧あるいは加熱して、第１導体１ｒ，第３導体３ｒおよび第２導体２ｒを接続する。
【００５４】
以上で、図２の半導体装置１０１が完成する。
【００５５】
以上示したように、図１〜図４に示す本発明の半導体装置は、いずれも、パワー素子１０と当該パワー素子１０ｐを制御するための制御回路１０ｓとを有する小型の半導体装置であって、スイッチング速度が早くてスイッチング損失を低減することができ、さらにはパワー素子１０ｐの発熱による影響を抑制することのできる半導体装置となっている。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体装置の一例で、半導体装置１００の要部の模式的な断面図である。
【図２】本発明における別の半導体装置の例で、半導体装置１０１の要部の模式的な断面図である。
【図３】本発明における別の半導体装置の例で、半導体装置１０２の要部の模式的な断面図である。
【図４】（ａ）〜（ｃ）は、それぞれ、第１半導体チップ１ｘ，１ｙと第２半導体チップ２ｘを模式的に示した平面図と一点鎖線での断面図である。
【図５】（ａ）〜（ｅ）は、図２の半導体装置１０１の製造方法を示す工程別の断面図である。
【図６】特許文献１に開示された従来の半導体装置９０の断面図である。
【符号の説明】
【００５７】
９０，１００〜１０２  半導体装置
１，１ｘ，１ｙ  第１半導体チップ
１０ｐ  パワー素子
１ｈ  ゲート配線
１ｒ  第１導体
ｋ１，ｋ１ｘ，ｋ１ｙ  空洞
ｍ１  金属埋込部
２，２ｘ  第２半導体チップ
１０ｓ  制御回路
２ｈ  出力配線
２ｒ  第２導体
３ｒ  第３導体
ｈｓ  ヒートシンク
【図１】
2007221078.tif 000003
【図２】
2007221078.tif 000004
【図３】
2007221078.tif 000005
【図４】
2007221078.tif 000006
【図５】
2007221078.tif 000007
【図６】
2007221078.tif 000008