(57)【要約】【課題】  ＳＯＩ等の高価な基板を使用することなく、基板ノイズを安価に低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】  フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つ高抵抗シリコン基板１と、高抵抗シリコン基板１上に形成されたシリコンエピタキシャル層４と、シリコンエピタキシャル層４上から高抵抗シリコン基板１の内部にかけて設けられたディープ・トレンチ構造体５０と、を備え、ディープ・トレンチ構造体５０によってアナログ回路部とデジタル回路部とが分離されている。基板表面を伝わるノイズについてはディープ・トレンチ構造体５０により、基板の深い部分を伝わるノイズについては基板そのものの抵抗により、それぞれ抑えることができる。【選択図】  図９
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【特許請求の範囲】
【請求項１】
フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つシリコン基板と、当該シリコン基板上に形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層上から当該シリコン基板の内部にかけて設けられたディープ・トレンチ構造と、を備え、
前記ディープ・トレンチ構造によってアナログ回路部とデジタル回路部とが分離されていることを特徴とする半導体装置。
【請求項２】
前記シリコン基板と前記シリコンエピタキシャル層との界面に不純物層を備え、
前記シリコンエピタキシャル層の不純物濃度は、５ｅ１４ａｔｏｍｓ／ｃｍ＾３以上、５ｅ１５ａｔｏｍｓ／ｃｍ＾３以下であり、
前記不純物層の不純物濃度は、５ｅ１５ａｔｏｍｓ／ｃｍ＾３以上、１ｅ１７ａｔｏｍｓ／ｃｍ＾３以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコンエピタキシャル層の厚さは１μｍ以上、５μｍ以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つシリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン基板と前記シリコン酸化膜との界面に所定の不純物をイオン注入して不純物層を形成する工程と、
前記シリコン酸化膜を除去し、その後、前記不純物層上にシリコンエピタキシャル層を形成する工程と、
前記シリコンエピタキシャル層、前記不純物層及び前記シリコン基板をそれぞれ選択的にエッチングして、前記シリコンエピタキシャル層上から前記シリコン基板の内部に至るディープ・トレンチ構造を形成する工程と、
前記ディープ・トレンチ構造上にフィールド絶縁膜を形成して、前記シリコンエピタキシャル層及びその上方を一の領域と他の領域とに分離する工程と、
前記一の領域にアナログ回路部を形成し、前記他の領域にデジタル回路部を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記シリコン基板に対する熱処理の最高温度を１０００℃以下にすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記不純物層を形成する工程における前記不純物のドーズ量は、
前記シリコンエピタキシャル層への不純物のドーズ量よりも多いことを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ等の高価な基板を使用することなく、基板ノイズを安価に低減できるようにしたものである。
【背景技術】
【０００２】
デジタルおよびアナログ回路を混載した半導体装置の場合、たとえばデジタル部に流れる電流の変化により基板の電位が変化する。通常、半導体装置の基板抵抗は数Ωｃｍ〜２０Ωｃｍのため、電位の変化が基板を介して伝わり、アナログ回路部の基板電位に影響を与えトランジスタの閾値を変動させる。これが基板ノイズである。これらの対策として、以下のような方法が検討されてきた。
【０００３】
図１３は、従来例１に係る基板ノイズの低減方法を示す断面図である。図１３に示すように、この基板分離方法では、アナログ回路部の周りに設けたＰ型のガードリング１９により、基板電位変動を抑えることができる。
図１４は、従来例２に係る基板ノイズの低減方法を示す断面図である。図１４に示すように、この基板分離方法では、チョクラルスキー法（以下、「ＣＺ法」という。）によって形成されたシリコン基板に深いトレンチを形成し、このトレンチ内にシリコン酸化膜等の絶縁材量を埋め込んでディープ・トレンチ２０を形成する。ディープ・トレンチ２０により基板表面の抵抗が上がることによりノイズの伝播を抑えることができる。
【０００４】
図１５は、従来例３に係る基板ノイズの低減方法を示す断面図である。図１５に示すように、この基板分離方法では、基板の横方向（即ち、水平方向）はディープ・トレンチ２０によって分離され、基板の縦方向（即ち、深さ方向）はＳＯＩ基板の埋め込み絶縁膜２１によって分離される。つまり、個々の回路を完全に絶縁膜で分離することができるため、基板を介して伝わるノイズを抑えることができる。
また、ＳＯＩ基板等を使用するかわりに、高い抵抗率の基板を用い、基板の深い部分を伝わるノイズを抑える方法もある（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２６９２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１３に示した方法では、基板の表面近くを伝わるノイズについては有効であるが、Ｐ＋ガードリング１９の深さがウエハ厚の１％にも満たない程度であるため、基板の深い部分を伝わるノイズについては低減効果がほとんどないという問題があった。また、基板表面の電位の変動によっては、Ｐ＋ガードリング１９が逆にノイズ源になることもあるため、ノイズの低減方法としてはその効果が不十分であった。
【０００６】
また、図１４に示した方法では、ディープ・トレンチ２０によって基板表面付近での絶縁性が高まるため、その付近でのノイズ低減には効果があるが、基板のトレンチよりもさらに奥深い部分を伝わるノイズについては抑えることができなかった。
さらに、図１５に示した方法では、上述したように、個々の回路を完全に絶縁膜で分離することができるため、基板を介して伝わるノイズを抑えることができる。しかし、基板自体が非常に高価なため、コストアップにつながるという問題があった。
【０００７】
また、一般的に、半導体装置の製造プロセスではウェル形成時の熱拡散温度が１１００℃程度と高く、基板にスリップが発生し、デバイスの不良になるという問題があるので、ＣＺ法にて作成された基板を用いている。これは、ＣＺ基板が製造プロセスにおいて、１０００℃以上の高温の熱処理で基板内の溶存酸素が析出し、それが基板の熱応力に対する耐性を上げるので、スリップが発生し難くなるからである。しかし、従来のＣＺ法にて作成された基板の場合、基板中の溶存酸素が１ｅ１８〜２ｅ１８ａｔｏｍｓ／ｃｍ＾３と多く、それがドナーとして働くため高抵抗化の処理をしても基板の抵抗があがらないという問題もあった。基板抵抗が十分に高くないと、基板の深い部分を伝わるノイズを十分に抑えることができない。
そこで、本発明はこのような事情に鑑みてなされたものであって、ＳＯＩ等の高価な基板を使用することなく、基板ノイズを安価に低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、発明１の半導体装置は、フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つシリコン基板と、当該シリコン基板上に形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層上から当該シリコン基板の内部にかけて設けられたディープ・トレンチ構造と、を備え、前記ディープ・トレンチ構造によってアナログ回路部とデジタル回路部とが分離されていることを特徴とするものである。
【０００９】
また、発明２の半導体装置は、発明１の半導体装置において、前記シリコン基板と前記シリコンエピタキシャル層との界面に不純物層を備え、前記シリコンエピタキシャル層の不純物濃度は、５ｅ１４ａｔｏｍｓ／ｃｍ＾３以上、５ｅ１５ａｔｏｍｓ／ｃｍ＾３以下であり、前記不純物層の不純物濃度は、５ｅ１５ａｔｏｍｓ／ｃｍ＾３以上、１ｅ１７ａｔｏｍｓ／ｃｍ＾３以下であることを特徴とするものである。
発明３の半導体装置は、発明１又は発明２の半導体装置において、前記シリコンエピタキシャル層の厚さは１μｍ以上、５μｍ以下であることを特徴とするものである。
【００１０】
発明４の半導体装置の製造方法は、フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つシリコン基板上にシリコン酸化膜を形成する工程と、前記シリコン基板と前記シリコン酸化膜との界面に所定の不純物をイオン注入して不純物層を形成する工程と、前記シリコン酸化膜を除去し、その後、前記不純物層上にシリコンエピタキシャル層を形成する工程と、前記シリコンエピタキシャル層、前記不純物層及び前記シリコン基板をそれぞれ選択的にエッチングして、前記シリコンエピタキシャル層上から前記シリコン基板の内部に至るディープ・トレンチ構造を形成する工程と、前記ディープ・トレンチ構造上にフィールド絶縁膜を形成して、前記シリコンエピタキシャル層及びその上方を一の領域と他の領域とに分離する工程と、前記一の領域にアナログ回路部を形成し、前記他の領域にデジタル回路部を形成する工程と、を備えたことを特徴とするものである。
【００１１】
発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記シリコン基板に対する熱処理の最高温度を１０００℃以下にすることを特徴とするものである。
発明６の半導体装置の製造方法は、発明４又は発明５の半導体装置の製造方法において、前記不純物層を形成する工程における前記不純物のドーズ量は、前記シリコンエピタキシャル層への不純物のドーズ量よりも多いことを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、ＳＯＩ等の高価な基板を使用する必要がなく、また回路の設計も従来のＣＭＯＳから変える必要がないため、低基板ノイズのデバイスを安価に実現できる。また、基板表面を伝わるノイズについてはディープ・トレンチ構造により、基板の深い部分を伝わるノイズについては基板そのものの抵抗により、それぞれ抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態に係る半導体装置及びその製造方法について説明する。
（１）実施例
図１〜図８は本発明の実施の形態に係る半導体装置１００の製造方法を示す断面図である。図１に示すように、本実施例では、１０００Ωｃｍ以上の抵抗率のフローティングゾーン法（以下、「ＦＺ法」という。）にて作成したＮ型もしくはＰ型の高抵抗シリコン基板１上に、ウェット雰囲気中８５０℃にて１５０オングストローム（Å）のシリコン酸化膜２を形成する。
【００１４】
ここで、ＦＺ法とは、円柱状の多結晶シリコンを直立に保持し、その一部を高周波加熱により溶融し、高周波コイル内を移動させることにより、ロッドの一端から順次単結晶化させる方法である。所望の抵抗率を得るためにはボロンやリン等の不純物のドーピングを行うが、１０００Ωｃｍ以上の抵抗率の高抵抗シリコン基板を作成するには、これらのドーピングを行わない。また、より高抵抗化するためには、原料であるポリシリコンの純度を上げることが必要である。高抵抗シリコン基板１の抵抗率は、基板ノイズの伝達を抑制するという理由で５００Ωｃｍ以上が好ましく、高いほど効果的である。また、シリコン酸化膜２を形成する理由は、次に行うイオン注入時の基板へのダメージを防ぐためである。
【００１５】
次に、図２に示すように、高抵抗シリコン基板１の上面近傍にボロン（Ｂ＋）などＰ型の不純物（ドーパント）を１ｅ１２〜５ｅ１２ａｔｏｍｓ／ｃｍ＾２のドーズ量でイオン注入する。これにより、不純物濃度が１ｅ１６ａｔｏｍｓ／ｃｍ＾３程度のＰ型不純物層３を高抵抗シリコン基板１とシリコン酸化膜２の界面に形成する。
次に、シリコン酸化膜２を弗化水素水にて除去後、図３に示すように、厚さ１．３μｍ、抵抗率１０ΩｃｍのボロンをドープしたＰ型のエピタキシャルシリコン層４を形成する。本実施例では、エピタキシャルシリコン層４をウェル間でのリークが発生しない程度に厚く形成する。また、エピタキシャルシリコン層４に対するボロンのドープ量（ドーズ量）は、Ｐ型不純物層３に対するドーズ量よりも少なく、エピタキシャルシリコン層４の不純物濃度は例えば１ｅ１５  ａｔｏｍｓ／ｃｍ＾３程度である。但し、エピタキシャルシリコン層４を形成する際、不純物であるボロンが高抵抗シリコン基板１中に拡散してゆくので、その不純物濃度は基板１界面付近で大きく減少したものとなる。
【００１６】
ここで、高抵抗シリコン基板１とエピタキシャルシリコン層４との間にＰ型不純物層３がない場合、Ｎ型ウェルにバイアスを印加すると、Ｎ型ウェルからエピタキシャルシリコン層４に向けて空乏層が大きく拡がり、近接したＮ型ウェル間でリークが発生する。しかし、本実施例では、高抵抗シリコン基板１とエピタキシャルシリコン層４との間にＰ型不純物層３があるので空乏層の拡がりが抑えられる。
【００１７】
次に、エピタキシャルシリコン層４上から高抵抗シリコン基板１の内部に至るディープ・トレンチ構造体を形成する。即ち、まず始めに、図４において、エピタキシャルシリコン層４、Ｐ型不純物層３及び高抵抗シリコン基板１の順に、それぞれを選択的に異方性エッチングして、エピタキシャルシリコン層４上から高抵抗シリコン基板１の内部に至るディープ・トレンチ５を形成する。この異方性エッチングには、ＳＦ６と酸素とを含む混合ガスを用いる。ディープ・トレンチ５のサイズは、例えば幅０．６μｍ、深さ７μｍである。
【００１８】
次に、図５に示すように、ディープ・トレンチ５の側面に４００Å〜２０００Åのシリコン酸化膜６を形成する。このシリコン酸化膜６の形成は、例えば９５０℃〜１０００℃のウェット酸化により行う。そして、シリコン酸化膜６によって内壁面及び底面を薄く覆われたディープ・トレンチ５内にポリシリコン７を充填する。このポリシリコン７の充填は、低圧ＣＶＤ法で高抵抗シリコン基板１の上方全面にポリシリコン膜を堆積し、続いて、全面に堆積したポリシリコン膜をＣＭＰ法で研磨、除去することにより行う。この研磨、除去によって、ポリシリコン膜はディープ・トレンチ５内にのみ残される。このようにして、ディープ・トレンチ５と、その内部に形成されたシリコン酸化膜６、ポリシリコン７とからなるディープ・トレンチ構造体５０を完成させる。
なお、ディープ・トレンチ５内に充填される膜はポリシリコンに限られることはなく、例えば、ＣＶＤ法などで形成したシリコン酸化膜でも良い。
【００１９】
また、本実施例では、ディープ・トレンチ５を、分離したい素子間に１μｍ程度の間隔で４本形成する場合について示したが、ディープ・トレンチ５を複数本形成する理由は、ディープ・トレンチ５を挟んだ両側間の絶縁性を高めるためである。ディープ・トレンチ５に関して、その好ましい本数は、ディープ・トレンチ５と基板１の界面に沿って流れる微小な電流を抑えるという理由で３本以上、デバイスの面積増加を抑えるという理由で１０本以下である。また、トレンチの好ましい間隔は、ディープ・トレンチ５による基板への応力を抑えるという理由で０．５ｕｍ以上、絶縁性を高めるという理由で３ｕｍ以下である。さらに、ディープ・トレンチ５をエピタキシャルシリコン層４及びＰ型不純物層３より深くシリコン基板１に達するように形成した理由は、基板表面付近の低抵抗層（即ち、エピタキシャルシリコン層４）を伝わる基板ノイズをディープ・トレンチ構造体５０の抵抗で抑制するためである。
【００２０】
次に、図６に示すように、エピタキシャルシリコン層４の表面をウェット雰囲気、８５０℃の条件で酸化処理し、１５０Åのシリコン酸化膜８を形成する。さらに、減圧ＣＶＤにて１５００Åのシリコン窒化膜９を形成する。そして、ホトレジスト膜１０にてパターニング後、シリコン窒化膜９をエッチングする。この選択的エッチングによって、シリコン窒化膜９は素子領域のみに残される。
【００２１】
次に、シリコン窒化膜９をマスクにエピタキシャルシリコン層４をウェット雰囲気、１０００℃の条件で酸化処理する。これにより、図７に示すように、例えば３０００Åのフィールド絶縁膜１１を形成する。ここで、酸化処理の温度を１０００℃とした理由は、シリコン酸化膜に粘性流動を持たせるためであり、この粘性流動によってフィールド絶縁膜１１の端部での応力を緩和することができる。
【００２２】
続いて、エピタキシャルシリコン層４にボロン（Ｂ＋）をまず１５０ｋｅＶ〜３００ｋｅＶで、次に５０ｋｅＶ〜１００ｋｅＶでイオン注入して、図８に示すようにＰ型ウェル１３を形成する。また、このＰ型ウェル１３の形成と前後して、エピタキシャルシリコン層４にリン（Ｐ＋）をまず２５０ｋｅＶ〜４００ｋｅＶで、次に２０ｋｅＶ〜２００ｋｅＶでイオン注入しＮ型ウェル１２を形成する。通常、ウェルは１００ｋｅＶ程度の加速エネルギーでイオン注入を行った後、１１００℃以上の温度（即ち、全製造工程を通して、最も高い温度）でのアニールを行い、深さ１μｍ程度まで拡散させて形成するが、本実施例では、高加速エネルギーでイオン注入を行い、ウェルを形成するため、アニールは不要である。
【００２３】
最後に図９に示すように、ウェット雰囲気中８５０℃にてＣＭＯＳ型トランジスタを形成するためのゲート酸化膜１４、ポリシリコンゲート１５、ソース／ドレイン１６を形成し、ポリシリコン抵抗１７、メタル／絶縁膜／メタルキャパシタ１８等の受動素子を形成する。図９に示すように、本実施例では、ディープ・トレンチ構造体５０を挟んで図９の左側の領域（一の領域）にアナログ回路部を形成し、右側の領域（他の領域）にデジタル回路部を形成する。つまり、ディープ・トレンチ構造体５０によって、アナログ回路部とデジタル回路部とを分離する。このようにして、半導体装置１００を完成させる。
【００２４】
図１２は、図９中におけるＡ−Ａ’部不純物プロファイルを示す図である。図１２の横軸（Ｘ軸）は半導体装置１００の基板内の深さを示し、縦軸（Ｙ軸）は不純物濃度を示す。Ｘ軸の０は、もともとの高抵抗シリコン基板の表面を示す。また、Ｘ軸のマイナス側は基板の表面方向である。ＰＨＯＳ（リン）はＮ型の、ＢＯＲＯＮ（ボロン）はＰ型のドーパントで、濃度の高い方が基板の型となる。基板の表面側からＰＭＯＳのソース／ドレイン、Ｎ型ウェル、Ｐ型エピタキシャルシリコン層、Ｎ型高抵抗基板で、もともとのＮ型高抵抗基板の不純物濃度は１ｅ１２  ａｔｏｍｓ／ｃｍ＾３、Ｐ型エピタキシャルシリコン層の不純物濃度は１ｅ１５  ａｔｏｍｓ／ｃｍ＾３であるが、この間に１μｍ程度の幅でＰ型不純物層を形成している。
【００２５】
半導体装置１００によれば、Ｐ型不純物層により、Ｎ型ウェルとＰ型エピタキシャルシリコン層との間での空乏層の拡がりを抑え、近接するＮ型ウェル間のリークを防止することができる。空乏層の拡がりを抑えるという理由から、Ｐ型不純物層の不純物濃度は５ｅ１５  ａｔｏｍｓ／ｃｍ＾３以上、厚さは０．４μｍ以上であることが好ましい。また、ＣＭＯＳの閾値に影響を与えないという理由から、Ｐ型不純物層の不純物濃度は１ｅ１７  ａｔｏｍｓ／ｃｍ＾３以下、厚さは０．８μｍ以下であることが好ましい。
【００２６】
さらに、Ｐ型エピタキシャルシリコン層の不純物濃度は、ウェル間のリークおよびウェルの形成の容易さという理由から、５ｅ１４  ａｔｏｍｓ／ｃｍ＾３以上、５ｅ１５  ａｔｏｍｓ／ｃｍ＾３以下であることが好ましい。また、Ｐ型エピタキシャルシリコン層の膜厚は、ＣＭＯＳのウェルを形成するという理由から１μｍ以上が好ましく、ディープ・トレンチよりも深くならないようにする（即ち、ディープ・トレンチを高抵抗シリコン基板の内部まで容易に到達させる）という理由から５μｍ以下であることが好ましい。
【００２７】
以上説明したように、本発明の実施の形態によれば、高抵抗シリコン基板１およびトランジスタを形成する低抵抗のエピタキシャルシリコン層４およびディープ・トレンチ構造体５０の組み合わせにより、基板を伝わるクロストークノイズを低減させる効果がある。また、ＦＺ法にて作成された高抵抗シリコン基板１では、酸素析出が起きず熱処理時の応力によりスリップが容易に発生してしまうことがあるが、本実施例のように、全製造工程における炉体での温度（即ち、高抵抗シリコン基板１に対する熱処理温度）を最大で１０００℃以下にすることで、スリップのないデバイス形成を実現することができる。
【００２８】
この実施の形態では、Ｐ型不純物層３が本発明の「不純物層」に対応し、ディープ・トレンチ構造体５０が本発明の「ディープ・トレンチ構造」に対応している。
なお、この実施の形態では、高抵抗シリコン基板１として、ＦＺ法にて作成された５００Ωｃｍ以上の抵抗率を持つ基板を使用する場合について説明した。しかしながら、本発明では、高抵抗ＦＺ基板の代わりに、同等の抵抗率を有するＣＺ法にて作成された基板に適切なアニール処理を施し、基板内の溶存酸素を析出させた基板を用いても良い。このような構成であっても、基板を伝わるクロストークノイズを低減させる効果がある。
【００２９】
（２）検証及びその結果
以上のようにして形成した半導体装置（デバイス）を用い、クロストークノイズの低減効果を測定した結果を図１０に示す。図１０の横軸（Ｘ軸）は入力信号の周波数を示し、縦軸（Ｙ軸）は信号源側と受信側間の信号の減衰量を示す。また、評価を行ったパターンの簡単な構造を図１１に示す。図１０及び図１１において、（ａ）〜（ｃ）が従来例、（ｄ）が本発明である。この検証では、ネットワークアナライザーにてＮ型拡散層に繋がった信号源側パッドより高周波ノイズを入力し、１５０μｍ離れた受信側パッドにてノイズの減衰量を測定した。受信側パッドの周りにはＰ型拡散層によるガードリングやディープ・トレンチを配置し、構造の違いおよび高抵抗基板の有無によるクロストークノイズの減衰量を比較した。
図１０に示すように、高抵抗基板とディープ・トレンチとの組み合わせ（ｄ）によれば、１Ｇ  Ｈｚの周波数帯において、従来基板だけのもの（ａ）、（ｃ）と比べて５０ｄＢ以上の改善効果が、従来基板とディープ・トレンチとの組み合わせ（ｂ）と比べて２０ｄＢ以上の改善効果がそれぞれ見られた。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る半導体装置１００の製造方法を示す断面図（その１）。
【図２】半導体装置１００の製造方法を示す断面図（その２）。
【図３】半導体装置１００の製造方法を示す断面図（その３）。
【図４】半導体装置１００の製造方法を示す断面図（その４）。
【図５】半導体装置１００の製造方法を示す断面図（その５）。
【図６】半導体装置１００の製造方法を示す断面図（その６）。
【図７】半導体装置１００の製造方法を示す断面図（その７）。
【図８】半導体装置１００の製造方法を示す断面図（その８）。
【図９】本発明の実施の形態に係る半導体装置１００の構成例を示す断面図。
【図１０】基板の抵抗、ディープ・トレンチ有無による基板ノイズ低減効果の測定図。
【図１１】評価を行ったパターンの簡単な構造を示す断面図。
【図１２】図９中におけるＡ−Ａ’部不純物プロファイル。
【図１３】従来例１に係る基板ノイズの低減法を示す断面図。
【図１４】従来例２に係る基板ノイズの低減法を示す断面図。
【図１５】従来例３に係る基板ノイズの低減法を示す断面図。
【符号の説明】
【００３１】
１  高抵抗シリコン基板
２，６，８  シリコン酸化膜
３  Ｐ型不純物層
４  （Ｐ型）エピタキシャルシリコン層
５  ディープ・トレンチ
７  ポリシリコン
９  シリコン窒化膜
１０  ホトレジスト膜
１１  フィールド絶縁膜
１２  Ｎ型ウェル
１３  Ｐ型ウェル
１４  ゲート酸化膜
１５  ポリシリコンゲート
１６  ソース／ドレイン
１７  ポリシリコン抵抗
１８  メタルキャパシタ
５０  ディープ・トレンチ構造体
１００  半導体装置
【図１】
2007103417.tif 000003
【図２】
2007103417.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007103417.tif 000009
【図８】
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【図９】
2007103417.tif 000011
【図１０】
2007103417.tif 000012
【図１１】
2007103417.tif 000013
【図１２】
2007103417.tif 000014
【図１３】
2007103417.tif 000015
【図１４】
2007103417.tif 000016
【図１５】
2007103417.tif 000017