(57)【要約】【課題】  本発明は、外部電源電圧を使用して内部電源電圧を発生する電圧発生回路を有する半導体集積回路に関し、外部電源電圧が低いときに、内部電源電圧を確実に発生することを目的とする。【解決手段】  電圧発生回路とパワーオン回路とを備えている。電圧発生回路は、基準電圧の制御を受け、外部から供給される外部電源電圧を使用して内部回路に供給する内部電源電圧を発生する。パワーオン回路は、外部電源電圧および内部電源電圧がともに所定値を超えるときに、所定の内部回路をリセットするパワーオンリセット信号を非活性化する。電圧発生回路は、パワーオンリセット信号の活性化時に、外部電源電圧を強制的に内部電源電圧として供給する。このため、パワーオン時等のように外部電源電圧が低く、電圧発生回路が正常に動作しないときに、内部電源電圧は、外部電源電圧に追従して発生する。【選択図】      図１
2007221812.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧の制御を受け、外部から供給される外部電源電圧を使用して内部回路に供給する内部電源電圧を発生する電圧発生回路と、
前記外部電源電圧および前記内部電源電圧がともに所定値を超えるときに、所定の前記内部回路をリセットするパワーオンリセット信号を非活性化するパワーオン回路とを備え、
前記電圧発生回路は、前記パワーオンリセット信号の活性化時に、前記外部電源電圧を強制的に前記内部電源電圧として供給することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記電圧発生回路は、前記基準電圧と前記内部電源電圧に依存する参照電圧とを受ける差動増幅器と、該差動増幅器の出力で制御され前記外部電源電圧を使用して前記内部電源電圧を発生するレギュレータとを備え、
前記パワーオンリセット信号は、前記差動増幅器または前記レギュレータを制御し、前記レギュレータは、該パワーオンリセット信号の活性化時に、強制的にオンされることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記差動増幅器は、CMOSカレントミラー回路を備えたことを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記電圧発生回路は、前記外部電源電圧が供給される外部電源線と前記内部電源電圧が供給される内部電源線とを接続するトランジスタを備え、
前記トランジスタは、前記パワーオンリセット信号の活性化時に、強制的にオンされることを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
複数の前記電圧発生回路を備え、
前記パワーオン回路は、前記外部電源電圧が所定値を超えるときおよび前記電圧発生回路がそれぞれ発生する前記内部電源電圧が所定値を超えるときに、それぞれのリセット信号を非活性化する複数のリセット信号発生回路を備え、
前記パワーオンリセット信号は、最も遅く非活性化される前記リセット信号に応答して非活性化され、最も早く活性化される前記リセット信号に応答して活性化されることを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記電圧発生回路の少なくとも一つは、前記外部電源電圧より低い前記内部電源電圧を発生し、
前記パワーオン回路は、前記リセット信号を論理演算し、演算結果を前記パワーオンリセット信号として出力する演算回路と、
前記低い内部電源電圧に対応する前記リセット信号を受け、高レベル側の電圧レベルを上昇させた該リセット信号を前記演算回路に供給するレベルシフタとを備えたことを特徴とする半導体集積回路。
【請求項７】
基準電圧の制御を受け、外部から供給される外部電源電圧を使用して内部回路に供給する内部電源電圧を発生し、
前記外部電源電圧および前記内部電源電圧がともに所定値を超えるときに、所定の前記内部回路をリセットするパワーオンリセット信号を非活性化し、
前記パワーオンリセット信号の活性化時に、前記外部電源電圧を強制的に前記内部電源電圧として供給することを特徴とする半導体集積回路の内部電源電圧発生方法。
【請求項８】
請求項７記載の半導体集積回路の内部電源電圧発生方法において、
前記内部回路に供給する複数種類の前記内部電源電圧を発生し、
前記外部電源電圧および前記各内部電源電圧がそれぞれ所定値を超えるときに、各電源電圧にそれぞれ対応するリセット信号を非活性化し、
前記パワーオンリセット信号を、最も遅く非活性化される前記リセット信号に応答して非活性化し、最も早く活性化される前記リセット信号に応答して活性化することを特徴とする半導体集積回路の内部電源電圧発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電源電圧を使用して内部電源電圧を発生する電圧発生回路を有する半導体集積回路およびその半導体集積回路の内部電源電圧発生方法に関する。
【背景技術】
【０００２】
近時、バッテリーを使用して駆動される携帯機器が普及してきている。これ等携帯機器に実装される半導体集積回路は、バッテリーを長時間使用可能にするために低消費電力であることが要求されている。この種の半導体集積回路は、外部から供給される外部電源電圧を使用して外部電源電圧より低い電圧の内部電源電圧を発生する電圧発生回路を内蔵し、所定の回路に内部電源電圧を供給することで、低消費電力を実現していることが多い。最近では、半導体集積回路は、複数の電圧発生回路を内蔵しており、複数種類の内部電源電圧が主要な回路ブロックにそれぞれ供給されている。
【０００３】
図７は、半導体集積回路における内部電源電圧を発生するための主要な回路の例を示している。
基準電圧発生回路１は、カレントミラー回路１ａを有し、外部電源電圧VEXTを使用して基準電圧VREFを発生している。パワーオンリセット回路２は、外部電源電圧VEXTが所定値を超えるときに、パワーオンリセット信号PORを非活性化（低レベル）する回路である。カレントミラー回路１ａは、パワーオンリセット信号PORの高レベルを受けて、基準電圧VREFを強制的に外部電源電圧VEXTにする機能を有している。基準電圧発生回路１は、外部電源電圧VEXTが低く、カレントミラー回路１ａで基準電圧VREFを発生できないときに、パワーオンリセット信号PORにより基準電圧VREFを外部電源電圧VEXTに追従して発生する回路である。すなわち、基準電圧VREFは、外部電源電圧VEXTが低い場合にも安定して発生される。電圧発生回路３は、カレントミラー回路で構成された差動増幅器３ａと、pMOSトランジスタからなるレギュレータ３ｂとを備えている。差動増幅器３ａは、基準電圧VREFおよび帰還される内部電源電圧VINTを受け、レギュレータ３ｂを制御している。レギュレータ３ｂは、所定の駆動能力を有する内部電源電圧VINTを生成している。
【０００４】
なお、基準電圧発生回路をパワーオンリセット信号PORで制御する例は、特開平７−１３０１７０号公報等に開示されている。
【特許文献１】特開平７−１３０１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、バッテリーが発生する電源電圧VEXTの電流供給能力は、一般の電源の電流供給能力に比べ低い。このため、例えば、携帯機器に実装される半導体集積回路の各回路が、パワーオン時に一斉に動作を開始した場合、電源電圧VEXTが一時的に低下することがある。
図８は、そのときの電圧波形を示している。
【０００６】
パワーオン時に外部電源電圧VEXTが一時的に低下すると、図７に示した電圧発生回路３の差動増幅器３ａは、正常に動作しなくなり、貫通電流が発生する。この結果、内部電源電圧VINTが正常値まで上昇しないという問題が発生する。特に、差動増幅器３ａがCMOS回路で構成されている場合には、上記問題が発生しやすい。この理由は、差動増幅器３ａ（カレントミラー回路）を安定に動作させるために、トランジスタの閾値の２倍以上の外部電源電圧VEXTが供給される必要があるためである。すなわち、CMOS差動増幅器は、低電圧側の動作マージンが小さい。
【０００７】
さらに、一般に、携帯機器に搭載される半導体集積回路は、消費電力を低減するために動作電圧（例えば、外部電源電圧=2.5V）が低くされている。トランジスタの閾値は、外部電源電圧にほとんど依存しないため、外部電源電圧VEXTに対するトランジスタの閾値の比率は大きくなり、上記問題はさらに発生しやすくなる。
また、図８に示したように、内部電源電圧VINTの発生タイミングがずれ、パワーオンリセット信号PORが、内部電源電圧VINTが正しい値に上昇する前に非活性化（低レベル）されると、半導体集積回路内のリセットが必要な回路は、正常な内部電源電圧VINTが供給される前に活性化されてしまう。この結果、これ等回路は、正しくリセットされず、携帯機器がハングアップするおそれがある。
【０００８】
一方、上述したように、基準電圧発生回路１は、パワーオンリセット信号PORにより、パワーオン時に基準電圧VREFを外部電源電圧VEXTに追従して発生している。しかしながら、基準電圧VREFを受ける電圧発生回路３が、CMOSの差動増幅器３ａを有する場合、たとえ外部電源電圧VEXTに追従する基準電圧VREFを受けても、外部電源電圧VEXTが低い領域では、正しく動作しない。このため、電圧発生回路３は、正常な内部電源電圧VINTを発生できない。
【０００９】
本発明の目的は、半導体集積回路に供給される外部電源電圧が低いときに、内部電源電圧を確実に発生することにある。特に、本発明の目的は、パワーオン時に、内部電源電圧を外部電源電圧に追従して迅速に上昇させることにある。
本発明の別の目的は、CMOSカレントミラー回路を有する電圧発生回路において、CMOSカレントミラー回路に供給される電源電圧が低い場合にも、内部電源電圧を確実に発生させることにある。
【００１０】
本発明のさらなる目的は、内部電源電圧が供給される内部回路を確実にリセットすることにある。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路は、電圧発生回路とパワーオン回路とを備えている。電圧発生回路は、基準電圧の制御を受け、外部から供給される外部電源電圧を使用して内部回路に供給する内部電源電圧を発生する。パワーオン回路は、外部電源電圧および内部電源電圧がともに所定値を超えるときに、所定の内部回路をリセットするパワーオンリセット信号を非活性化する。電圧発生回路は、パワーオンリセット信号の活性化時に、外部電源電圧を強制的に内部電源電圧として供給する。このため、パワーオン時等のように外部電源電圧が低く、電圧発生回路が正常に動作しないときに、内部電源電圧は、外部電源電圧に追従して発生する。
【００１２】
本発明の半導体集積回路では、電圧発生回路は、差動増幅器とレギュレータとを備えている。差動増幅器は、基準電圧と内部電源電圧に依存する参照電圧とを受け、差動増幅した信号を出力する。レギュレータは、差動増幅器の出力で制御され外部電源電圧を使用して内部電源電圧を発生する。パワーオンリセット信号が差動増幅器またはレギュレータを制御することで、レギュレータは、パワーオンリセット信号の活性化時に、強制的にオンされる。この結果、外部電源電圧が低く、差動増幅器が正常に動作しないとき、または基準電圧が正常に発生しないときに、内部電源電圧が外部電源電圧に追従して発生する。
【００１３】
本発明の半導体集積回路では、差動増幅器は、CMOSカレントミラー回路を備えている。CMOSカレントミラー回路は、一般に、動作するためにトランジスタの閾値の２倍以上の外部電源電圧が必要である。すなわち、CMOSカレントミラー回路で構成される差動増幅器は、低電源電圧側での動作マージンが小さい。電圧発生回路にこのようなCMOSカレントミラー回路を使用する場合にも、内部電源電圧が確実に発生される。
【００１４】
本発明の半導体集積回路では、電圧発生回路は、外部電源電圧が供給される外部電源線と内部電源電圧が供給される内部電源線とを接続するトランジスタを備えている。トランジスタは、パワーオンリセット信号の活性化時に強制的にオンされ、外部電源線と内部電源線とを接続する。このため、外部電源電圧が低く、電圧発生回路のうち、内部電源電圧を発生するために動作する回路が正常に動作しないとき（パワーオンリセット信号の活性化時）に、内部電源電圧が外部電源電圧に追従して発生する。
【００１５】
本発明の半導体集積回路は、複数の電圧発生回路を備えている。パワーオン回路は、外部電源電圧および電圧発生回路がそれぞれ発生する内部電源電圧にそれぞれ対応する複数のリセット信号発生回路を備えている。各リセット信号発生回路は、外部電源電圧または内部電源電圧が所定値を超えるときに、リセット信号を非活性化する。パワーオンリセット信号は、最も遅く非活性化されるリセット信号に応答して非活性化され、最も早く活性化されるリセット信号に応答して活性化される。この結果、パワーオンリセット信号を受ける内部回路は、パワーオンリセット信号の非活性化時に、動作に必要な所定の値の電源電圧が確実に供給され、所定の状態にリセットされる。また、パワーオンリセット信号を受ける内部回路は、パワーオンリセット信号の活性化時に、いち早く動作を停止する。
【００１６】
本発明の半導体集積回路では、外部電源電圧より低い内部電源電圧を発生する電圧発生回路を備えている。また、パワーオン回路は、演算回路と、レベルシフタとを備えている。演算回路は、各リセット信号を論理演算し、演算結果をパワーオンリセット信号として出力する。レベルシフタは、低い内部電源電圧に対応するリセット信号を受け、高レベル側の電圧レベルを上昇させて演算回路に供給する。このため、パワーオンリセット信号を演算回路を使用して簡易に発生できる。また、リセット信号の高レベルは、レベルシフタにより所定の電圧に上昇されるため、高レベルが確実に演算回路に伝達され、演算回路は確実に動作する。特に、演算回路がCMOSで構成される場合、貫通電流が流れることが防止される。
【００１７】
本発明の半導体集積回路の内部電源電圧の発生方法では、基準電圧の制御を受け、外部から供給される部電源電圧を使用して内部回路に供給する内部電源電圧が発生される。外部電源電圧および内部電源電圧がともに所定値を超えるときに、所定の内部回路をリセットするパワーオンリセット信号が非活性化される。また、パワーオンリセット信号の活性化時に、外部電源電圧が強制的に内部電源電圧として供給される。このため、パワーオン時等のように外部電源電圧が低く、内部電源電圧を発生する電圧発生回路が正常に動作しないときに、内部電源電圧は、外部電源電圧に追従して発生する。
【００１８】
本発明の半導体集積回路の内部電源電圧の発生方法では、内部回路に供給する複数種類の内部電源電圧が発生される。外部電源電圧および各内部電源電圧が所定値を超えるときに、各電源電圧に対応するリセット信号が非活性化される。パワーオンリセット信号は、最も遅く非活性化されるリセット信号に応答して非活性化され、最も早く活性化されるリセット信号に応答して活性化される。この結果、パワーオンリセット信号を受ける内部回路は、パワーオンリセット信号の非活性化時に、動作に必要な所定の値の電源電圧が確実に供給され、所定の状態にリセットされる。また、パワーオンリセット信号を受ける内部回路は、パワーオンリセット信号の活性化時に、いち早く動作を停止する。
【発明の効果】
【００１９】
本発明の半導体集積回路および半導体集積回路の内部電源電圧発生方法では、外部電源電圧が低いときに、外部電源電圧に追従する内部電源電圧を発生することができる。内部回路は、外部電源電圧が低いときにも、外部電源電圧に追従する内部電源電圧を受けることができる。
本発明の半導体集積回路では、電圧発生回路に低電源電圧側での動作マージンが小さいCMOSカレントミラー回路を使用する場合にも、内部電源電圧を確実に発生させることができる。
【００２０】
本発明の半導体集積回路および半導体集積回路の内部電源電圧発生方法では、パワーオンリセット信号を受ける内部回路は、パワーオンリセット信号の非活性化時に、動作に必要な所定の値の電源電圧を確実に受けることができる。この結果、内部回路を所定の状態に確実にリセットできる。また、パワーオンリセット信号を受ける内部回路は、パワーオンリセット信号の活性化時に、いち早く動作を停止できる。
【００２１】
本発明の半導体集積回路では、パワーオンリセット信号を演算回路を使用して簡易に発生できる。また、リセット信号の高レベルを確実に演算回路に伝達でき、演算回路を確実に動作できる。特に、演算回路がCMOSで構成される場合、貫通電流が流れることを防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路および半導体集積回路の内部電源電圧発生方法の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してDRAMとして形成されている。
DRAMは、電圧発生回路１０、１２、リセット信号発生回路１４、１６、１８、レベルシフタ２０、および論理演算回路２２を有している。DRAMは、図示した以外にも、メモリセルおよびセンスアンプ等を有するメモリコア部、メモリコア部を制御する複数の制御回路等を有している。DRAMは、外部から外部電源電圧VEXT（例えば3V）を受けている。外部電源電圧VEXTは、入力バッファ、出力バッファ（図示せず）等の内部回路に供給されている。電圧発生回路１０は、外部電源電圧VEXTおよびパワーオンリセット信号PORを受け、外部電源電圧VEXTより低い内部電源電圧VINT1（例えば2V）を発生している。電圧発生回路１２は、外部電源電圧VEXTおよびパワーオンリセット信号PORを受け、外部電源電圧VEXTより高い内部電源電圧VINT2（例えば4V）を発生している。内部電源電圧VINT1は、メモリコア部等の内部回路に供給されている。内部電源電圧VINT2は、ワードデコーダ等の内部回路に供給され、メモリセルの伝達ゲートを制御するワード線の高レベル電圧として使用されている。
【００２３】
リセット信号発生回路１４は、外部電源電圧VEXTを受け、リセット信号φEXTを発生している。リセット信号φEXTは、外部電源電圧VEXTが所定値を超えるときに非活性化（低レベル）される信号である。リセット信号発生回路１６は、内部電源電圧VINT1を受け、リセット信号φINT0を発生している。リセット信号φINT0は、内部電源電圧VINT1が所定値を超えるときに非活性化（低レベル）される信号である。同様に、パワーオンリセット信号発生回路１８は、内部電源電圧VINT2を受け、リセット信号φINT2を発生している。リセット信号φINT2は、内部電源電圧VINT2が所定値を超えるときに非活性化（低レベル）される信号である。
【００２４】
レベルシフタ２０は、リセット信号φINT0の高レベル（内部電源電圧VINT1と同レベル）を外部電源電圧VEXTに変換し、リセット信号φINT1として出力する回路である。
論理演算回路２２は、インバータおよびNANDゲートで構成されており、外部電源電圧VEXTが供給されている。論理演算回路２２は、最も遅く非活性化されるリセット信号φEXT、φINT1、φINT2に応答してパワーオンリセット信号PORを非活性化し、最も早く活性化されるリセット信号φEXT、φINT1、φINT2に応答してパワーオンリセット信号PORを活性化する回路である。すなわち、この実施形態では、レベルシフタ２０と論理演算回路２２とで、OR論理回路が構成されている。リセット信号φINT0の高レベルは、レベルシフタ２０により外部電源電圧VEXTに変換されているため、リセット信号φEXT、φINT1、φINT2がともに高レベルのときに、論理演算回路２２のNANDゲートに貫通電流が流れることが防止されている。
【００２５】
図２は、電圧発生回路１０の詳細を示している。以下の説明では、外部電源電圧VEXTが供給される電源線を、電源線VEXTと称し、接地電圧VSSが供給される接地線を接地線VSSと称し、内部電源電圧VINT1、VINT2が供給される電源線を内部電源線VINT1、VINT2と称する。また、pMOSトランジスタ、nMOSトランジスタを、単にpMOS、nMOSと称する。
電圧発生回路１０は、基準電圧発生回路２４、カレントミラー回路で構成される差動増幅器２６、レギュレータ２８、および差動増幅器２６を制御するインバータ３０ａ、３０ｂ、NORゲート３０ｃ、pMOS３０ｄ、nMOS３０ｅを有している。
【００２６】
基準電圧発生回路２４は、pMOS２４ａ、２４ｂ、nMOS２４ｃ、２４ｄ、抵抗２４ｅで構成されるカレントミラー回路と、直列に接続されるpMOS２４ｆ、２４ｇで構成される電圧発生部とを有している。pMOS２４ａ、２４ｂ、２４ｆのソースは、電源線VEXTに接続されている。nMOS２４ｃのソース、pMOS２４ｇのゲート、ドレイン、抵抗２４ｅの一端は、接地線VSSに接続されている。pMOS２４ａのゲート、pMOS２４ｂのゲート、ドレイン、nMOS２４ｄのドレイン、pMOS２４ｆのゲートは、互いに接続されている。pMOS２４ａのドレイン、nMOS２４ｃのゲート、ドレイン、nMOS２４ｄのゲートは、互いに接続されている。nMOS２４ｄのソースは、抵抗２４ｅの他端に接続されている。pMOS２４ｆおよびnMOS２４ｇのドレインは、互いに接続され、参照電圧VREFを出力している。
【００２７】
差動増幅器２６は、pMOS２６ａ、２６ｂ、nMOS２６ｃ、２６ｄ、２６ｅを有している。pMOS２６ａ、２６ｂのソースは、電源線VEXTに接続されている。nMOS２６ｅのソースは、接地線VSSに接続されている。nMOS２６ｅのゲートは、NORゲート３０ｃの出力に接続されている。pMOS２６ａのゲート、ドレイン、pMOS２６ｂのゲート、nMOS２６ｃのドレインは、nMOS３０ｄのドレインに接続されている。pMOS２６ｂのドレイン、nMOS２６ｄのドレインは、nMOS３０ｅのドレインおよびレギュレータ２８のpMOS２８ａのゲートに接続されている。nMOS２６ｃのゲートは、参照電圧VREFを受けている。nMOS２６ｄのゲートは、レギュレータ２８の抵抗２８ｂ、２８ｃに接続されている。nMOS２６ｃ、２６ｄのソースは、nMOS２６ｅのドレインに接続されている。
【００２８】
レギュレータ２８は、直列に接続されたpMOS２８ａ、抵抗２８ｂ、２８ｃを有している。pMOS２８ａは、ソースを電源線VEXTに接続し、ドレインを抵抗２８ｂの一端に接続している。pMOS２８ａのドレインは、内部電源電圧VINT1を出力している。抵抗２８ｂの他端は、抵抗２８ｃの一端に接続され、抵抗２８ｃの他端は、接地線VSSに接続されている。
インバータ３０ａは、パワーオンリセット信号PORを受け、反転した信号をpMOS３０ｄのゲートに出力している。インバータ３０ｂは、外部電源電圧VEXTを受け、反転した信号をNORゲート３０ｃの入力に出力している。インバータ３０ａ、３０ｂ、NORゲート３０ｃのpMOS（図示せず）のソースは、電源線VEXTに接続されている。pMOS３０ｄのソースは、電源線VEXTに接続され、nMOS３０ｅのソースは、接地線VSSに接続されている。
【００２９】
一方、電圧発生回路１２は、特に図示しないが、例えば、発振回路から出力されるパルス信号で容量をポンピング動作し、ダイオード接続されたトランジスタを利用して高電圧を発生するブースト回路を有している。
図３は、リセット信号発生回路１４、１６、１８およびレベルシフタ２０の詳細を示している。
【００３０】
リセット信号発生回路１４は、直列に接続された抵抗１４ａ、１４ｂと、直列に接続された抵抗１４ｃ、nMOS１４ｄとを有している。抵抗１４ａ、１４ｂの一端は、電源線VEXT、接地線VSSにそれぞれ接続されている。抵抗１４ｃの一端は、電源線VEXTに接続され、nMOS１４ｄのソースは、接地線VSSに接続されている。抵抗１４ａ、１４ｂの接続ノードは、nMOS１４ｄのゲートに接続されている。抵抗１４ｃおよびnMOS１４ｄの接続ノードからは、リセット信号φEXTが出力されている。nMOS１４ｄは、外部電源電圧VEXTが所定値以下のときオフし、このときリセット信号φEXTは、低レベルになる。nMOS１４ｄは、外部電源電圧VEXTが所定値を超えたときオンし、このときリセット信号φEXTは、高レベルになる。
【００３１】
リセット信号発生回路１６、１８は、リセット信号発生回路１４と同一の論理を有している。リセット信号発生回路１６は、内部電源電圧VINT1を受け、リセット信号φINT0を出力している。リセット信号発生回路１８は、内部電源電圧VINT2を受け、リセット信号φINT2を出力している。
レベルシフタ２０は、直列に接続されたpMOS２０ａ、nMOS２０ｂと、直列に接続されたpMOS２０ｃ、nMOS２０ｄと、インバータ２０ｅ、２０ｆとで構成されている。pMOS２０ａ、２０ｃのソースは、電源線VEXTに接続されている。nMOS２０ｂ、２０ｄのソースは、接地線VSSに接続されている。nMOS２０ｂのゲートは、インバータ２０ｅを介してリセット信号φINT0の反転信号を受けている。nMOS２０ｄのゲートは、インバータ２０ｅ、２０ｆを介してリセット信号φINT0と同相の信号を受けている。pMOS２０ａのゲートは、pMOS２０ｃのドレインに接続され、pMOS２０ｃのゲートは、pMOS２０ａのドレインに接続されている。pMOS２０ｃのドレインからは、リセット信号φINT1が出力されている。インバータ２０ｅ、２０ｆのpMOS（図示せず）のソースは、内部電源線VINT1に接続されている。
【００３２】
図４は、パワーオン時における各電源電圧VEXT、VINT1、VINT2、リセット信号φEXT、φINT1、φINT2、およびパワーオンリセット信号PORの波形を示している。
先ず、外部電源電圧VEXTの上昇に伴い、パワーオンリセット信号PORの電圧が上昇する（図４(a)）。パワーオンリセット信号PORの電圧の上昇に伴い、図２に示したpMOS３０ｄ、nMOS３０ｅがオンし、nMOS２６ｅがオフする。pMOS３０ｄのオン、nMOS２６ｅのオフにより、差動増幅器２６は非活性化される。nMOS３０ｅのオンにより、pMOS２８ａがオンし、外部電源電圧VEXTが強制的に内部電源電圧VINT1として供給される。すなわち、内部電源電圧VINT1は、外部電源電圧VEXTに追従し（図４(b)）、内部電源電圧VINT1を受ける内部回路は、最短の時間で動作可能な状態になる。
【００３３】
図３に示したリセット信号発生回路１４、１６は、外部電源電圧VEXTおよび内部電源電圧VINT1の上昇に伴い、リセット信号φEXT、φINT0の電圧を上昇させる（図４(c)）。図１に示した電圧発生回路１２は、外部電源電圧VEXTが所定値を超えるまで動作せず、内部電源電圧VINT2を発生しない（図４(d)）。このため、リセット電圧φINT2は発生されない（図４(e)）。電圧発生回路１２が動作を開始すると、内部電源電圧VINT2が急激に上昇する（図４(f)）。図３に示したリセット信号発生回路１８は、内部電源電圧VINT2の上昇に伴い、リセット信号φINT2の電圧を上昇（活性化）した後、非活性化する（図４(g)）。
【００３４】
この後、リセット信号発生回路１４、１６は、外部電源電圧VEXTおよび内部電源電圧VINT1の上昇に伴い、リセット信号φEXT、φINT0の電圧を上昇（活性化）した後、非活性化する（図４(h)）。リセット信号φINT0は、レベルシフタを介してリセット信号φINT1に変換される。図１に示した論理演算回路２２は、リセット信号φEXT、φINT1のうち非活性化の遅い信号に応答してパワーオンリセット信号PORを非活性化する（図４(i)）。すなわち、パワーオンリセット信号PORは、最も立ち上がりの遅い電源電圧VEXT、VINT1、VINT2に応答して非活性化される。リセットが必要な内部回路は、パワーオンリセット信号PORが非活性化される前に、動作に必要な所定の値の電源電圧を確実に受けることができ、常に所定のリセット状態にされる。リセット信号を論理演算してパワーオンリセット信号PORを生成する制御、およびリセット信号の論理電圧を変換する制御は、特に、近時のDRAMのように、複数種類の電源電圧を発生する電源電圧発生回路を内蔵した半導体集積回路で重要である。
【００３５】
一方、図示していないが、パワーオンリセット信号PORは、最も早く活性化されるリセット信号φEXT、φINT1、φINT2に応答して活性化される。したがって、パワーオンリセット信号PORは、最も立ち下がりの早い電源電圧VEXT、VINT1、VINT2に応答して活性化される。この結果、パワーオンリセット信号PORを受ける内部回路は、いち早く動作を停止する。
【００３６】
以上、本発明の半導体集積回路および半導体集積回路の内部電源電圧発生方法では、電圧発生回路１０は、パワーオンリセット信号PORの活性化を受けて、差動増幅器２６を非活性化し、同時にレギュレータ２８のpMOS２８ａのゲートに低レベルを供給することで、外部電源電圧VEXTを強制的に内部電源電圧VINT1として供給した。このため、外部電源電圧VEXTが低く、差動増幅器２６が正常に動作しないときに、外部電源電圧VEXTに追従する内部電源電圧VINT1を発生することができる。特に、差動増幅器２６がCMOSカレントミラー回路で構成されている場合に、顕著な効果を有する。
【００３７】
パワーオンリセット信号PORを、最も遅く非活性化されるリセット信号に応答して非活性化し、最も早く活性化されるリセット信号に応答して活性化した。このため、パワーオンリセット信号PORを受ける内部回路は、パワーオンリセット信号PORの非活性化時に、動作に必要な所定の値の電源電圧を確実に受けることができる。この結果、内部回路を所定の状態に確実にリセットできる。また、パワーオンリセット信号PORを受ける内部回路は、パワーオンリセット信号PORの活性化時に、いち早く動作を停止できる。
【００３８】
論理演算回路２２は、各リセット信号φEXT、φINT0、φINT2を論理演算し、演算結果をパワーオンリセット信号PORとして出力した。このため、パワーオンリセット信号PORを簡易に発生できる。
リセット信号φINT0の高レベル（内部電源電圧VINT1）をレベルシフタ２０を介してに変換し、論理演算回路２２に供給した。このため、リセット信号φINT0の高レベルを確実に論理演算回路２２に伝達でき、論理演算回路２２を確実に動作できる。特に、論理演算回路２２のNANDゲートに貫通電流が流れることを防止できる。
【００３９】
図５は、本発明の半導体集積回路および半導体集積回路の内部電源電圧発生方法の第２の実施形態を示している。第１の実施形態と同一の回路については、同一の符号を付し、これら回路については、詳細な説明を省略する。
この実施形態では、電圧発生回路３２が、第１の実施形態の電圧発生回路１０と相違している。その他の構成は、第１の実施形態と同一である。
【００４０】
電圧発生回路３２は、図２に示した電圧発生回路１０と同一の基準電圧発生回路２４、差動増幅器２６およびレギュレータ２８を有している。基準電圧発生回路２４、差動増幅器２６およびレギュレータ２８の接続関係は、電圧発生回路１０と同一である。内部電源電圧VINT1を出力するノードには、pMOS３２ａのドレインが接続されている。pMOS３２ａのソースは、電源線VEXTに接続されている。pMOS３２ａのゲートは、インバータ３２ｂを介して、パワーオンリセット信号PORの反転信号を受けている。
【００４１】
この実施形態では、パワーオンリセット信号PORの活性化時（外部電源電圧VEXTが所定値以下の時）に、pMOS３２ａがオンし、外部電源電圧VEXTが、強制的に内部電源電圧VINT1として供給される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図６は、本発明の半導体集積回路および半導体集積回路の内部電源電圧発生方法の第３の実施形態を示している。第１の実施形態と同一の回路については、同一の符号を付し、これら回路については、詳細な説明を省略する。
【００４２】
この実施形態では、リセット信号発生回路１６、１８に供給される電源電圧および論理演算回路３４が第１の実施形態と相違している。また、半導体集積回路は、レベルシフタを有していない。
リセット信号発生回路１６におけるリセット信号φINT1を発生するノードに接続された抵抗には、外部電源電圧VEXTが供給されている。リセット信号発生回路１８におけるリセット信号φINT2を発生するノードに接続された抵抗には、外部電源電圧VEXTが供給されている。すなわち、この実施形態では、リセット信号発生回路１６、１８は、レベルシフタの機能を有している。論理演算回路３４は、インバータとNANDゲートとを組み合わせたOR回路として構成されている。論理演算回路３４には、外部電源電圧VEXTが供給されている。
【００４３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数種類の内部電源電圧を有する半導体集積回路において、パワーオンリセット信号PORを発生するためにレベルシフタが不要になる。
なお、上述した実施形態では、本発明を、メモリコア部に供給される内部電源電圧VINT1およびワード線に供給される高レベル電圧である内部電源電圧VINT2を発生する制御に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ビット線をリセットするプリチャージ電圧（例えば1.5V）、p形シリコン基板（またはメモリセルのp-well）の基板電圧（例えば-2V）、またはワード線に低レベルを供給するリセット電圧（例えば-1V）等を発生する制御に適用してもよい。
【００４４】
上述した実施形態では、本発明をDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM、FeRAM（Ferroelectric RAM）、FLASHメモリ等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSI、マイクロコンピュータ、ロジックLSIに適用してもよい。
【００４５】
また、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の電圧発生回路の詳細を示す回路図である。
【図３】図１のリセット信号発生回路およびレベルシフタの詳細を示す回路図である。
【図４】パワーオン時における電源電圧、リセット信号、およびパワーオンリセット信号の波形図である。
【図５】本発明の第２の実施形態における電圧発生回路の詳細を示す回路図である。
【図６】本発明の第３の実施形態におけるリセット信号発生回路および論理演算回路の詳細を示す回路図である。
【図７】従来の半導体集積回路における内部電源電圧の発生回路を示す回路図である。
【図８】従来のパワーオン時における電源電圧およびパワーオンリセット信号の波形図である。
【符号の説明】
【００４７】
１０、１２  電圧発生回路
１４、１６、１８  リセット信号発生回路
２０  レベルシフタ
２２  論理演算回路
２６  差動増幅器
２８  レギュレータ
３２  電圧発生回路
３４  論理演算回路
POR  パワーオンリセット信号
VEXT  外部電源電圧
VINT1、VINT2  内部電源電圧
φEXT  リセット信号
φINT0、φINT1、φINT2  リセット信号
【図１】
2007221812.tif 000003
【図２】
2007221812.tif 000004
【図３】
2007221812.tif 000005
【図４】
2007221812.tif 000006
【図５】
2007221812.tif 000007
【図６】
2007221812.tif 000008
【図７】
2007221812.tif 000009
【図８】
2007221812.tif 000010
【手続補正書】
【提出日】平成19年4月4日(2007.4.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部から供給される外部電源電圧を使用して内部回路に供給する第１内部電源電圧を発生する第１電圧発生回路と、
前記第１内部電源電圧が所定値を超えるときに、前記内部回路のいずれかをリセットするための第１リセット信号を非活性化する第１リセット信号発生回路と、
前記外部電源電圧が所定値を超えるときに、前記内部回路のいずれかをリセットするための第２リセット信号を非活性化する第２リセット信号発生回路と、
前記第１リセット信号および前記第２リセット信号がともに非活性化されるとき、パワーオンリセット信号を非活性化する論理回路とを備え、
前記第１電圧発生回路は、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧を受ける差動増幅器と、
前記差動増幅器の出力と前記パワーオンリセット信号を受け、前記第１内部電源電圧を内部回路に供給するためのレギュレータとから構成され、
前記レギュレータは、前記パワーオンリセット信号の活性化時に、前記外部電源電圧を前記内部電源電圧として供給することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第１リセット信号発生回路は、
前記第１内部電源電圧の供給線と接地電圧線との間に第１素子及び第２素子を直列に接続し、前記第１素子と前記第２素子の間に第１出力線を接続し、前記第１出力線がゲートに接続された第１トランジスタで構成されることを特徴とる半導体集積回路。
【請求項３】
請求項１又は請求項２記載の半導体集積回路において、
前記第２リセット信号発生回路は、
前記外部電源電圧の供給線と接地電圧線との間に第３素子及び第４素子を直列に接続し、前記第３素子と前記第４素子の間に第２出力線を接続し、前記第２出力線がゲートに接続された第２トランジスタで構成されていることを特徴とする半導体集積回路。
【請求項４】
請求項１、請求項２又は請求項３記載の半導体集積回路において、
前記第１電圧発生回路は、
前記外部電源電圧と前記パワーオンリセット信号とに基づいて、前記外部電源電圧よりも低い前記第１内部電源電圧を生成し、前記第１内部電源電圧をメモリコア部に供給することを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記外部電源電圧と前配パワーオンリセット信号とに基づいて、前配外部電源電圧よりも高い第２内部電源電圧を生成し、該第２内部電源電圧をワードデコーダ部に供給する第２電圧発生回路を備えることを特徴とする半導体集積回路。
【請求項６】
請求項４記載の半導体集積回路において、
前記第１リセット信号発生回路の出力が入力され、前記出力を前記外部電源電圧レベルに変換して前記論理回路に出力するレベルシフタを備えることを特徴とする半導体集積回路。
【請求項７】
請求項５記載の半導体集積回路において、
前記第２内部電源電圧が所定値を超えるときに、内部回路のいずれかをリセットするための第３リセット信号を非活性化する第３リセット信号発生回路を備えることを特徴とする半導体集積回路。
【請求項８】
請求項１、請求項２又は請求項３記載の半導体集積回路において、
前記第１電圧発生回路は、
前記外部電源電圧と前記パワーオンリセット信号とに基づいて、前記外部電源電圧よりも高い第１内部電源電圧を生成し、該第１内部電源電圧をワードデコーダ部に供給することを特徴とする半導体集積回路。
【請求項９】
請求項８記載の半導体集積回路において、
前記外部電源電圧と前記パワーオンリセット信号とに基づいて、前記外部電源電圧よりも低い第２内部電源電圧を生成し、該第２内部電源電圧をメモリコア部に供給することを特徴とする半導体集積回路。
【請求項１０】
請求項９記載の半導体集積回路において、
前記第２内部電源電圧が所定値を超えるときに、内部回路のいずれかをリセットするための第３リセット信号を非活性化する第３リセット信号発生回路を備えることを特徴とする半導体集積回路。
【請求項１１】
請求項１０記載の半導体集積回路において、
前記第３リセット信号発生回路の出力が入力され、前記出力を前記外部電源電圧レベルに変換して前記論理回路に出力するレベルシフタを備えることを特徴とする半導体集積回路。
【請求項１２】
請求項１乃至請求項１１の何れかに記載の半導体集積回路において、
前記外部電源電圧は入力バッファ又は出力バッファに供給されることを特徴とする半導体集積回路。