(57)【要約】【課題】メモリやレジスタ等の記憶部に対してＢＩＳＴ（Built In Self Test）を短時間に行うことが可能な半導体集積回路を実現する。【解決手段】ＤＳＰ１と、第１乃至第３のＲＡＭ３〜５と、チップセレクト信号Ｓ１〜Ｓ３を出力可能で、かつ、アドレス変換部としても機能するＣＳ生成部２と、ＢＩＳＴ時に第１乃至第３のＲＡＭ３〜５の各出力の一致を比較可能な一致比較回路６とを設ける。ＣＳ生成部２は、ＢＩＳＴに際してチップセレクト信号Ｓ１〜Ｓ３のいずれをも活性化して、ＤＳＰ１が第１乃至第３のＲＡＭ３〜５の全てにアクセス可能となるようにし、かつ、仮想アドレス空間における、第１乃至第３のＲＡＭ３〜５の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。ＤＳＰ１は、ＢＩＳＴに際して、同一データを第１乃至第３のＲＡＭ３〜５の各同一アドレスに書き込み、一致比較回路６は第１乃至第３のＲＡＭ３〜５の各出力が一致しているか否かを比較する。【選択図】図１
2007334994.tif 000002
【特許請求の範囲】
【請求項１】
演算処理部と、
アドレス変換部と、
複数のＲＡＭ（Random Access Memory）と、
比較回路と
を備え、
前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のＲＡＭの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、
前記演算処理部は、前記複数のＲＡＭに対してＢＩＳＴ（Built In Self Test）を行うことが可能であって、
前記ＢＩＳＴに際して、
前記アドレス変換部は、前記仮想アドレス空間における、前記複数のＲＡＭのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、
前記演算処理部は、同一データを前記複数のＲＡＭのうちの前記少なくとも二つの各同一アドレスに書き込み、
前記比較回路は、前記複数のＲＡＭのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、
前記演算処理部は、前記比較回路における比較結果に応じて前記複数のＲＡＭの診断を行う
半導体集積回路。
【請求項２】
演算処理部と、
アドレス変換部と、
複数のＲＯＭ（Read Only Memory）と、
データ圧縮回路と
を備え、
前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のＲＯＭの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、
前記演算処理部は、前記複数のＲＯＭに対してＢＩＳＴ（Built In Self Test）を行うことが可能であって、
前記ＢＩＳＴに際して、
前記アドレス変換部は、前記仮想アドレス空間における、前記複数のＲＯＭのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、
前記データ圧縮回路は、前記複数のＲＯＭのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、前記複数のＲＯＭのうちの前記少なくとも二つに記憶されたデータを圧縮して、圧縮データを生成し、
前記演算処理部は、前記圧縮データが所定の期待値と一致するか否かに応じて前記複数のＲＯＭの診断を行う
半導体集積回路。
【請求項３】
演算処理部と、
前記演算処理部により使用される複数のレジスタと、
比較回路と
を備え、
前記演算処理部は、前記複数のレジスタに対してＢＩＳＴ（Built In Self Test）を行うことが可能であって、
前記ＢＩＳＴに際して、
前記演算処理部は、前記複数のレジスタのうちの少なくとも二つに同時にアクセスして同一データを前記複数のレジスタのうちの前記少なくとも二つに書き込み、
前記比較回路は、前記複数のレジスタのうちの前記少なくとも二つに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、
前記演算処理部は、前記比較回路における比較結果に応じて前記複数のレジスタの診断を行う
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ等の記憶部を備え、その記憶部に対してＢＩＳＴ（Built In Self Test）を行うことが可能な半導体集積回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）やＲＯＭ（Read Only Memory）等のメモリを備えた半導体集積回路においては、ＢＩＳＴ等の手法によりメモリに対してテストが行われる。そのような技術の例として、下記特許文献１が存在する。
【０００３】
【特許文献１】特開２００５−２３５３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体集積回路が、ＤＲＡＭやＲＯＭ等のメモリに加えてＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）等の演算処理部を備え、演算処理部とメモリとが接続されている場合、演算処理部をＢＩＳＴのテスタとして機能させることができる。そして、演算処理部に接続されたメモリが物理的に複数、存在し、アドレス信号及びデータ信号をやり取りする配線をメモリ間で共用する場合には、メモリテストに際して演算処理部は、共用配線にテスト信号を送りつつ、個々のメモリを順次テストすることとなる。
【０００５】
すなわち、例えば半導体集積回路が、一つのＤＳＰとそのＤＳＰに接続された第１乃至第３メモリとを有し、第１乃至第３メモリの各々とＤＳＰとの間で、アドレス信号及びデータ信号をやり取りする配線を共用する場合、ＤＳＰがＢＩＳＴを行うには、第１メモリ、第２メモリ、第３メモリといった順に、各メモリ一つずつに対してメモリテストを順次実施する必要がある。
【０００６】
この場合、第１乃至第３メモリが各々、例えば1024ワード構成のＤＲＡＭである場合、少なくとも1024×３＝3072ワードのデータの書き込み・読み出し動作が必要となる。よって、半導体集積回路に搭載されるメモリ数が増えると、そのメモリサイズに応じてテスト時間が増大するという問題があった。特にゲートサイズが１３０ｎｍや９５ｎｍといったサブミクロンレベル世代になると、５０ｋワード乃至１００ｋワードもの多量の記憶容量をメモリが有する可能性があり、プロセスの更なる微細化が進めば、テスト時間がさらに増大する可能性がある。
【０００７】
また、この問題は、演算処理部に接続されたＤＲＡＭやＲＯＭ等のメモリに対してだけではなく、ＤＳＰやＣＰＵ等の演算処理部により一時記憶場所として使用されるレジスタをテストする場合にも当てはまる。
【０００８】
この発明は上記の事情に鑑みてなされたもので、メモリやレジスタ等の記憶部に対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、演算処理部と、アドレス変換部と、複数のＲＡＭ（Random Access Memory）と、比較回路とを備え、前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のＲＡＭの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、前記演算処理部は、前記複数のＲＡＭに対してＢＩＳＴ（Built In Self Test）を行うことが可能であって、前記ＢＩＳＴに際して、前記アドレス変換部は、前記仮想アドレス空間における、前記複数のＲＡＭのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、前記演算処理部は、同一データを前記複数のＲＡＭのうちの前記少なくとも二つの各同一アドレスに書き込み、前記比較回路は、前記複数のＲＡＭのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、前記演算処理部は、前記比較回路における比較結果に応じて前記複数のＲＡＭの診断を行う半導体集積回路である。
【００１０】
請求項２に記載の発明は、演算処理部と、アドレス変換部と、複数のＲＯＭ（Read Only Memory）と、データ圧縮回路とを備え、前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のＲＯＭの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、前記演算処理部は、前記複数のＲＯＭに対してＢＩＳＴ（Built In Self Test）を行うことが可能であって、前記ＢＩＳＴに際して、前記アドレス変換部は、前記仮想アドレス空間における、前記複数のＲＯＭのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、前記データ圧縮回路は、前記複数のＲＯＭのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、前記複数のＲＯＭのうちの前記少なくとも二つに記憶されたデータを圧縮して、圧縮データを生成し、前記演算処理部は、前記圧縮データが所定の期待値と一致するか否かに応じて前記複数のＲＯＭの診断を行う半導体集積回路である。
【００１１】
請求項３に記載の発明は、演算処理部と、前記演算処理部により使用される複数のレジスタと、比較回路とを備え、前記演算処理部は、前記複数のレジスタに対してＢＩＳＴ（Built In Self Test）を行うことが可能であって、前記ＢＩＳＴに際して、前記演算処理部は、前記複数のレジスタのうちの少なくとも二つに同時にアクセスして同一データを前記複数のレジスタのうちの前記少なくとも二つに書き込み、前記比較回路は、前記複数のレジスタのうちの前記少なくとも二つに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、前記演算処理部は、前記比較回路における比較結果に応じて前記複数のレジスタの診断を行う半導体集積回路である。
【発明の効果】
【００１２】
請求項１に記載の発明によれば、ＢＩＳＴに際して、アドレス変換部は、仮想アドレス空間における、複数のＲＡＭのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、演算処理部は、同一データを複数のＲＡＭのうちの少なくとも二つの各同一アドレスに書き込み、比較回路は、複数のＲＡＭのうちの少なくとも二つの各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、演算処理部は、比較回路における比較結果に応じて複数のＲＡＭの診断を行う。よって、複数のＲＡＭのテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるＲＡＭに対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することができる。
【００１３】
請求項２に記載の発明によれば、ＢＩＳＴに際して、アドレス変換部は、仮想アドレス空間における、複数のＲＯＭのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、データ圧縮回路は、複数のＲＯＭのうちの少なくとも二つの各同一アドレスに同時にアクセスし、複数のＲＯＭのうちの少なくとも二つに記憶されたデータを圧縮して、圧縮データを生成し、演算処理部は、圧縮データが所定の期待値と一致するか否かに応じて複数のＲＯＭの診断を行う。よって、複数のＲＯＭのテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるＲＯＭに対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することができる。
【００１４】
請求項３に記載の発明によれば、ＢＩＳＴに際して、演算処理部は、複数のレジスタのうちの少なくとも二つに同時にアクセスして同一データを複数のレジスタのうちの少なくとも二つに書き込み、比較回路は、複数のレジスタのうちの少なくとも二つに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、演算処理部は、比較回路における比較結果に応じて複数のレジスタの診断を行う。よって、複数のレジスタのテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるレジスタに対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
本実施の形態は、ＢＩＳＴ（Built In Self Test）に際して、仮想アドレス空間における複数のＲＡＭの各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、複数のＲＡＭに同時にテストを行う半導体集積回路である。
【００１６】
図１は、本実施の形態に係る半導体集積回路のブロック図である。図１に示すように、この回路は、演算処理部の一例たるＤＳＰ（Digital Signal Processor）１と、第１乃至第３のＲＡＭ（Random Access Memory）３〜５と、第１乃至第３のＲＡＭ３〜５の各々を活性化させるチップセレクト信号Ｓ１〜Ｓ３を出力可能で、かつ、第１乃至第３のＲＡＭ３〜５の各物理アドレスを、ＤＳＰ１から見た仮想アドレス空間における仮想アドレスへと変換するアドレス変換部としても機能するＣＳ（チップセレクト）生成部２と、ＢＩＳＴ時に第１乃至第３のＲＡＭ３〜５の各出力が一致するか否かを比較可能な一致比較回路６とを備える。なお、アドレス信号及びデータ信号をやり取りする配線は、ＤＳＰ１と第１乃至第３のＲＡＭ３〜５との間で共用されており、アドレス信号及びデータ信号は信号Ｓ０としてＤＳＰ１と第１乃至第３のＲＡＭ３〜５との間でやり取りされる。
【００１７】
以下に、本実施の形態に係る半導体集積回路の動作について説明する。まず、ＢＩＳＴではない通常動作時には、ＣＳ生成部２は、ＤＳＰ１から見た仮想アドレス空間において、第１乃至第３のＲＡＭ３〜５の各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、チップセレクト信号Ｓ１〜Ｓ３のいずれかによって第１乃至第３のＲＡＭ３〜５のうちアクセス対象となるもののみを選択する。
【００１８】
そして、ＤＳＰ１は第１乃至第３のＲＡＭ３〜５のうち選択されたものにアクセスし、読み出し動作あるいは書き込み動作を行う。すなわち、書き込み動作時にはＤＳＰ１は、アドレス信号及びデータ信号を信号Ｓ０として第１乃至第３のＲＡＭ３〜５のうち選択されたものに送信し、一方、読み出し動作時にはＤＳＰ１は、アドレス信号を信号Ｓ０として第１乃至第３のＲＡＭ３〜５のうち選択されたものに送信し、第１乃至第３のＲＡＭ３〜５のうち選択されたものから記憶データを信号Ｓ４として読み出す。なお、この通常動作時においては、一致比較回路６は比較動作を行わず、読み出し動作時には一致比較回路６は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のＲＡＭ３〜５のうち選択されたものからの記憶データをそのまま、信号Ｓ４としてＤＳＰ１に出力する。
【００１９】
次に、ＢＩＳＴを行う場合について説明する。まずＤＳＰ１は、第１乃至第３のＲＡＭ３〜５に対してＢＩＳＴを行うことが可能であって、テスト信号の生成やテスト結果の判断を行うことができる。
【００２０】
ＣＳ生成部２は、ＢＩＳＴに際して、チップセレクト信号Ｓ１〜Ｓ３のいずれをも活性化して、ＤＳＰ１が第１乃至第３のＲＡＭ３〜５の全てにアクセス可能となるようにする。また、ＣＳ生成部２は、仮想アドレス空間における、第１乃至第３のＲＡＭ３〜５の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。
【００２１】
図２は、ＢＩＳＴ時のアドレスマッピング変更を示す図である。変更前の通常動作時には、互いに異なる記憶領域となるよう、例えば第１のＲＡＭ３の記憶領域Ｍ１（アドレスＷＷＷＷからアドレスＸＸＸＸまで）、第２のＲＡＭ４の記憶領域Ｍ２（アドレスＸＸＸＸからアドレスＹＹＹＹまで）、第３のＲＡＭ５の記憶領域Ｍ３（アドレスＹＹＹＹからアドレスＺＺＺＺまで、なおＷＷＷＷ，ＸＸＸＸ，ＹＹＹＹ，ＺＺＺＺはいずれも例えば１６進数表記のアドレスを示し、ＷＷＷＷ≠ＸＸＸＸ≠ＹＹＹＹ≠ＺＺＺＺ）のように、仮想アドレス空間がアドレスマッピングされている。一方、変更後のＢＩＳＴ時には第１乃至第３のＲＡＭ３〜５の各記憶領域が同一アドレスとなるよう、例えば第１のＲＡＭ３の記憶領域Ｍ１はそのままとしつつ、第２及び第３のＲＡＭ４，５の記憶領域を領域Ｍ２ａ，Ｍ３ａ（ともにアドレスＷＷＷＷからアドレスＸＸＸＸまで）へと変更する。
【００２２】
これにより、ＤＳＰ１が第１のＲＡＭ３にアクセスしようとすると、同時に第２のＲＡＭ４及び第３のＲＡＭ５にもアクセスすることになり、第１乃至第３のＲＡＭ３〜５の全てが同一タイミングで同じ動作を行うこととなる。すなわち、ＤＳＰ１は、ＢＩＳＴに際して、同一データを第１乃至第３のＲＡＭ３〜５の各同一アドレスに書き込み、一致比較回路６は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のＲＡＭ３〜５の各同一アドレスに同時にアクセスし、書き込まれたデータが、第１乃至第３のＲＡＭ３〜５の各出力の各ビットごとに互いに一致しているか否かを比較し、ＤＳＰ１は、一致比較回路６における比較結果を信号Ｓ４として受け取り、その比較結果に応じて第１乃至第３のＲＡＭ３〜５の診断を行う。
【００２３】
本実施の形態に係る半導体集積回路によれば、ＢＩＳＴに際して、アドレス変換部たるＣＳ生成部２は、仮想アドレス空間における、第１乃至第３のＲＡＭ３〜５の各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、演算処理部たるＤＳＰ１は、同一データを第１乃至第３のＲＡＭ３〜５の各同一アドレスに書き込み、一致比較回路６は、第１乃至第３のＲＡＭ３〜５の各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、ＤＳＰ１は、一致比較回路６における比較結果に応じて第１乃至第３のＲＡＭ３〜５の診断を行う。よって、第１乃至第３のＲＡＭ３〜５のテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるＲＡＭに対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することができる。特に、第１乃至第３のＲＡＭ３〜５を順次、テストしていた従来の場合に比べ、本実施の形態に係る発明では、その１／３の時間でテストが行えるようになる。
【００２４】
なお、本実施の形態では例としてＲＡＭを三個有する場合を示したが、より多数のＲＡＭを有していても良い。その場合、従来のテスト時間に比べ、本実施の形態に係る発明におけるテスト時間の短縮度が益々高まる。
【００２５】
また、本実施の形態においては、第１乃至第３のＲＡＭ３〜５の全てについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更したが、第１乃至第３のＲＡＭ３〜５の全てではなくとも、例えば第１及び第２のＲＡＭ３，４のみについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更してもよい。この場合、一致比較回路６は、第１及び第２のＲＡＭ３，４の各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、その比較結果に基づいてＤＳＰ１がＢＩＳＴを行い、その後、第３のＲＡＭ５については、ＤＳＰ１が別個にＢＩＳＴを行えばよい。すなわち、複数のＲＡＭのうちの少なくとも二つの各記憶領域が同一アドレスとなるようアドレスマッピングを変更する構成であってもよい。
【００２６】
＜実施の形態２＞
本実施の形態は、ＢＩＳＴに際して、仮想アドレス空間における複数のＲＯＭの各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、複数のＲＯＭに同時にテストを行う半導体集積回路である。
【００２７】
図３は、本実施の形態に係る半導体集積回路のブロック図である。図３に示すように、この回路は、演算処理部の一例たるＤＳＰ１と、第１乃至第３のＲＯＭ（Read Only Memory）３０，４０，５０と、第１乃至第３のＲＯＭ３０，４０，５０の各々を活性化させるチップセレクト信号Ｓ１〜Ｓ３を出力可能で、かつ、第１乃至第３のＲＯＭ３０，４０，５０の各物理アドレスを、ＤＳＰ１から見た仮想アドレス空間における仮想アドレスへと変換するアドレス変換部としても機能するＣＳ生成部２と、ＢＩＳＴ時に第１乃至第３のＲＯＭ３０，４０，５０に記憶されたデータを圧縮して圧縮データを生成する、例えばＭＩＳＲ（Multiple Input Signature Register）で構成されたデータ圧縮回路６０とを備える。なお、アドレス信号をやり取りする配線は、ＤＳＰ１と第１乃至第３のＲＯＭ３０，４０，５０との間で共用されており、アドレス信号は信号Ｓ０としてＤＳＰ１と第１乃至第３のＲＯＭ３０，４０，５０との間でやり取りされる。
【００２８】
以下に、本実施の形態に係る半導体集積回路の動作について説明する。まず、ＢＩＳＴではない通常動作時には、ＣＳ生成部２は、ＤＳＰ１から見た仮想アドレス空間において、第１乃至第３のＲＯＭ３０，４０，５０の各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、チップセレクト信号Ｓ１〜Ｓ３のいずれかによって第１乃至第３のＲＯＭ３０，４０，５０のうちアクセス対象となるもののみを選択する。
【００２９】
そして、ＤＳＰ１は第１乃至第３のＲＯＭ３０，４０，５０のうち選択されたものにアクセスし、読み出し動作を行う。すなわち、読み出し動作時にはＤＳＰ１は、アドレス信号を信号Ｓ０として第１乃至第３のＲＯＭ３０，４０，５０のうち選択されたものに送信し、第１乃至第３のＲＯＭ３０，４０，５０のうち選択されたものから記憶データを信号Ｓ４０として読み出す。なお、この通常動作時においては、データ圧縮回路６０はデータ圧縮動作を行わず、読み出し動作時にはデータ圧縮回路６０は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のＲＯＭ３０，４０，５０のうち選択されたものからの記憶データをそのまま、信号Ｓ４０としてＤＳＰ１に出力する。
【００３０】
次に、ＢＩＳＴを行う場合について説明する。まずＤＳＰ１は、第１乃至第３のＲＯＭ３０，４０，５０に対してＢＩＳＴを行うことが可能であって、テスト信号の生成やテスト結果の判断を行うことができる。
【００３１】
ＣＳ生成部２は、ＢＩＳＴに際して、チップセレクト信号Ｓ１〜Ｓ３のいずれをも活性化して、ＤＳＰ１が第１乃至第３のＲＯＭ３０，４０，５０の全てにアクセス可能となるようにする。また、ＣＳ生成部２は、仮想アドレス空間における、第１乃至第３のＲＯＭ３０，４０，５０の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。
【００３２】
図４は、ＢＩＳＴ時のアドレスマッピング変更を示す図である。変更前の通常動作時には、互いに異なる記憶領域となるよう、例えば第１のＲＯＭ３０の記憶領域Ｍ１０（アドレスＷＷＷＷからアドレスＸＸＸＸまで）、第２のＲＯＭ４０の記憶領域Ｍ２０（アドレスＸＸＸＸからアドレスＹＹＹＹまで）、第３のＲＯＭ５０の記憶領域Ｍ３０（アドレスＹＹＹＹからアドレスＺＺＺＺまで、なおＷＷＷＷ，ＸＸＸＸ，ＹＹＹＹ，ＺＺＺＺはいずれも例えば１６進数表記のアドレスを示し、ＷＷＷＷ≠ＸＸＸＸ≠ＹＹＹＹ≠ＺＺＺＺ）のように、仮想アドレス空間がアドレスマッピングされている。一方、変更後のＢＩＳＴ時には第１乃至第３のＲＯＭ３０，４０，５０の各記憶領域が同一アドレスとなるよう、例えば第１のＲＯＭ３０の記憶領域Ｍ１０はそのままとしつつ、第２及び第３のＲＯＭ４０，５０の記憶領域を領域Ｍ２０ａ，Ｍ３０ａ（ともにアドレスＷＷＷＷからアドレスＸＸＸＸまで）へと変更する。
【００３３】
これにより、ＤＳＰ１が第１のＲＯＭ３０にアクセスしようとすると、同時に第２のＲＯＭ４０及び第３のＲＯＭ５０にもアクセスすることになり、第１乃至第３のＲＯＭ３０，４０，５０の全てが同一タイミングで同じ動作を行うこととなる。すなわち、ＤＳＰ１は、ＢＩＳＴに際して、第１乃至第３のＲＯＭ３０，４０，５０の各同一アドレスにアクセスできるようアドレス信号を信号Ｓ０として出力して、データ圧縮回路６０は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のＲＯＭ３０，４０，５０の各同一アドレスに同時にアクセスし、第１乃至第３のＲＯＭ３０，４０，５０の全メモリ空間に記憶されたデータをひとまとめに圧縮して、圧縮データを生成する。ＤＳＰ１は、データ圧縮回路６０の生成した圧縮データを信号Ｓ４０として受け取り、その圧縮データが、予めＤＳＰ１内に記憶されていた所定の期待値と一致するか否かに応じて第１乃至第３のＲＯＭ３０，４０，５０の診断を行う。なお、所定の期待値とは、予めデータ圧縮回路６０により、正常な第１乃至第３のＲＯＭ３０，４０，５０を用いて生成された圧縮データのことを指す。
【００３４】
なお、データ圧縮回路６０によりデータ圧縮を行うのは、第１乃至第３のＲＯＭ３０，４０，５０に記憶されたデータ量が一般的には膨大であり、ソースコードのままではＤＳＰ１内での期待値を用いた判定に、多大な時間を要するからである。
【００３５】
本実施の形態に係る半導体集積回路によれば、ＢＩＳＴに際して、アドレス変換部たるＣＳ生成部２は、仮想アドレス空間における、第１乃至第３のＲＯＭ３０，４０，５０の各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、データ圧縮回路６０は、第１乃至第３のＲＯＭ３０，４０，５０の各同一アドレスに同時にアクセスし、第１乃至第３のＲＯＭ３０，４０，５０に記憶されたデータを圧縮して、圧縮データを生成し、ＤＳＰ１は、圧縮データが所定の期待値と一致するか否かに応じて第１乃至第３のＲＯＭ３０，４０，５０の診断を行う。よって、第１乃至第３のＲＯＭ３０，４０，５０のテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるＲＯＭに対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することができる。特に、第１乃至第３のＲＯＭ３０，４０，５０を順次、テストしていた従来の場合に比べ、本実施の形態に係る発明では、その１／３の時間でテストが行えるようになる。
【００３６】
なお、本実施の形態では例としてＲＯＭを三個有する場合を示したが、より多数のＲＯＭを有していても良い。その場合、従来のテスト時間に比べ、本実施の形態に係る発明におけるテスト時間の短縮度が益々高まる。
【００３７】
また、本実施の形態においては、第１乃至第３のＲＯＭ３０，４０，５０の全てについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更したが、第１乃至第３のＲＯＭ３０，４０，５０の全てではなくとも、例えば第１及び第２のＲＯＭ３０，４０のみについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更してもよい。この場合、データ圧縮回路６０は、第１及び第２のＲＯＭ３０，４０の各同一アドレスに同時にアクセスし、第１及び第２のＲＯＭ３０，４０に記憶されたデータを圧縮して、圧縮データを生成し、その圧縮データに基づいてＤＳＰ１がＢＩＳＴを行い、その後、第３のＲＯＭ５０については、ＤＳＰ１が別個にＢＩＳＴを行えばよい。すなわち、複数のＲＯＭのうちの少なくとも二つの各記憶領域が同一アドレスとなるようアドレスマッピングを変更する構成であってもよい。
【００３８】
＜実施の形態３＞
本実施の形態は、ＢＩＳＴに際して、複数のレジスタの全てに同時にアクセスして同一データを複数のレジスタに書き込み、比較回路により、書き込まれたデータが互いに一致しているか否かを比較することにより、複数のレジスタに同時にテストを行う半導体集積回路である。
【００３９】
図５は、本実施の形態に係る半導体集積回路のブロック図である。図５に示すように、この回路は、演算処理部の一例たるＤＳＰ１と、ＤＳＰ１により使用される第１乃至第３のレジスタ３１，４１，５１と、ＢＩＳＴ時に第１乃至第３のレジスタ３１，４１，５１の各出力が一致するか否かを比較可能な一致比較回路６１とを備える。なお、イネーブル信号及びデータ信号をやり取りする配線は、ＤＳＰ１と第１乃至第３のレジスタ３１，４１，５１との間で共用されており、イネーブル信号及びデータ信号は信号Ｓ０としてＤＳＰ１と第１乃至第３のレジスタ３１，４１，５１との間でやり取りされる。
【００４０】
以下に、本実施の形態に係る半導体集積回路の動作について説明する。まず、ＢＩＳＴではない通常動作時には、第１乃至第３のレジスタ３１，４１，５１のうちアクセス対象となるレジスタのみに対してイネーブル信号を活性化させ、第１乃至第３のレジスタ３１，４１，５１のうちアクセス対象となるもののみを選択する。なお、イネーブル信号については、例えば第１のレジスタ３１についてはEN01との信号、第２のレジスタ４１についてはEN02との信号、第３のレジスタ５１についてはEN03との信号、がそれぞれ活性化するとの設定がなされておればよい。
【００４１】
そして、ＤＳＰ１は第１乃至第３のレジスタ３１，４１，５１のうち選択されたものにアクセスし、読み出し動作あるいは書き込み動作を行う。すなわち、書き込み動作時にはＤＳＰ１は、イネーブル信号及びデータ信号を信号Ｓ０として第１乃至第３のレジスタ３１，４１，５１のうち選択されたものに送信し、一方、読み出し動作時にはＤＳＰ１は、イネーブル信号を信号Ｓ０として第１乃至第３のレジスタ３１，４１，５１のうち選択されたものに送信し、第１乃至第３のレジスタ３１，４１，５１のうち選択されたものから記憶データを信号Ｓ４１として読み出す。なお、この通常動作時においては、一致比較回路６１は比較動作を行わず、読み出し動作時には一致比較回路６１は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のレジスタ３１，４１，５１のうち選択されたものからの記憶データをそのまま、信号Ｓ４１としてＤＳＰ１に出力する。
【００４２】
次に、ＢＩＳＴを行う場合について説明する。まずＤＳＰ１は、第１乃至第３のレジスタ３１，４１，５１に対してＢＩＳＴを行うことが可能であって、テスト信号の生成やテスト結果の判断を行うことができる。
【００４３】
ＤＳＰ１はＢＩＳＴ時に、同じサイクル時間内に第１乃至第３のレジスタ３１，４１，５１の全てに対してイネーブル信号を活性化させる。これにより、ＤＳＰ１が第１のレジスタ３１にアクセスしようとすると、同時に第２のレジスタ４１及び第３のレジスタ５１にもアクセスすることになり、第１乃至第３のレジスタ３１，４１，５１の全てが同一タイミングで同じ動作を行うこととなる。
【００４４】
すなわち、ＤＳＰ１は、ＢＩＳＴに際して、第１乃至第３のレジスタ３１，４１，５１の全てに同時にアクセスして同一データを第１乃至第３のレジスタ３１，４１，５１に書き込み、一致比較回路６１は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のレジスタ３１，４１，５１の全てに同時にアクセスし、書き込まれたデータが、第１乃至第３のレジスタ３１，４１，５１の各出力の各ビットごとに互いに一致しているか否かを比較し、ＤＳＰ１は、一致比較回路６１における比較結果を信号Ｓ４１として受け取り、その比較結果に応じて第１乃至第３のレジスタ３１，４１，５１の診断を行う。
【００４５】
本実施の形態に係る半導体集積回路によれば、ＢＩＳＴに際して、ＤＳＰ１は、第１乃至第３のレジスタ３１，４１，５１の全てに同時にアクセスして同一データを第１乃至第３のレジスタ３１，４１，５１に書き込み、一致比較回路６１は、第１乃至第３のレジスタ３１，４１，５１の全てに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、ＤＳＰ１は、一致比較回路６１における比較結果に応じて第１乃至第３のレジスタ３１，４１，５１の診断を行う。よって、第１乃至第３のレジスタ３１，４１，５１のテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるレジスタに対してＢＩＳＴを短時間に行うことが可能な半導体集積回路を実現することができる。特に、第１乃至第３のレジスタ３１，４１，５１を順次、テストしていた従来の場合に比べ、本実施の形態に係る発明では、その１／３の時間でテストが行えるようになる。
【００４６】
なお、本実施の形態では例としてレジスタを三個有する場合を示したが、より多数のレジスタを有していても良い。その場合、従来のテスト時間に比べ、本実施の形態に係る発明におけるテスト時間の短縮度が益々高まる。
【００４７】
また、本実施の形態においては、第１乃至第３のレジスタ３１，４１，５１の全てについて同時にアクセスして同一データを第１乃至第３のレジスタ３１，４１，５１に書き込み、一致比較回路６１は、第１乃至第３のレジスタ３１，４１，５１の全てに同時にアクセスしていたが、第１乃至第３のレジスタ３１，４１，５１の全てではなくとも、例えば第１及び第２のレジスタ３１，４１のみについて同時にアクセスして同一データを第１及び第２のレジスタ３１，４１に書き込み、一致比較回路６１は、第１及び第２のレジスタ３１，４１に同時にアクセスするようにして、ＤＳＰ１がＢＩＳＴを行い、その後、第３のレジスタ５１については、ＤＳＰ１が別個にＢＩＳＴを行ってもよい。すなわち、複数のレジスタのうちの少なくとも二つに同一データを書き込み、一致比較回路６１が、書き込まれたデータが互いに一致しているか否かを比較する構成であってもよい。
【００４８】
＜変形例＞
実施の形態１および２においては、第１乃至第３のＲＡＭ３〜５の全て、並びに、第１乃至第３のＲＯＭ３０，４０，５０の全てが、同容量の記憶領域を有するものとしていた。しかし、各ＲＡＭや各ＲＯＭが異なる記憶容量を有する場合もある。
【００４９】
そのような場合には、各ＲＡＭや各ＲＯＭのうち最小の記憶領域の部分の各記憶領域が同一アドレスとなるようアドレスマッピングを変更すればよい。すなわち、アドレス変換部たるＣＳ生成部２が、仮想アドレス空間における、複数のＲＡＭまたはＲＯＭのうちの少なくとも二つの各記憶領域のうちの、全部または一部が同一アドレスとなるようアドレスマッピングを変更する構成を採用すればよい。このことを、実施の形態１の第１乃至第３のＲＡＭ３〜５が異なる記憶容量を有している場合を例に採り、図６を用いて説明する。
【００５０】
図６は、ＢＩＳＴ時のアドレスマッピング変更を示す図である。変更前の通常動作時には、互いに異なる記憶領域となるよう、例えば第１のＲＡＭ３の記憶領域Ｍ１（アドレスＷＷＷＷからアドレスＸＸＸＸまで）、第２のＲＡＭ４の記憶領域Ｍ２（アドレスＸＸＸＸからアドレスＹＹＹＹまで）、第３のＲＡＭ５の記憶領域Ｍ３（アドレスＹＹＹＹからアドレスＺＺＺＺまで、なおＷＷＷＷ，ＸＸＸＸ，ＹＹＹＹ，ＺＺＺＺはいずれも例えば１６進数表記のアドレスを示し、ＷＷＷＷ≠ＸＸＸＸ≠ＹＹＹＹ≠ＺＺＺＺ）のように、仮想アドレス空間がアドレスマッピングされている。なお、第１のＲＡＭ３の記憶領域Ｍ１、第２のＲＡＭ４の記憶領域Ｍ２、第３のＲＡＭ５の記憶領域Ｍ３の記憶容量の大小は、Ｍ１＜Ｍ２＜Ｍ３とする。
【００５１】
一方、変更後のＢＩＳＴ時には、第２及び第３のＲＡＭ４，５の各記憶領域の一部が第１のＲＡＭ３の記憶領域の全部と同一アドレスとなるよう、また、第３のＲＡＭ５の記憶領域の残りの一部が第２のＲＡＭ４の記憶領域の残りの全部と同一アドレスとなるよう、例えば第１のＲＡＭ３の記憶領域Ｍ１はそのままとしつつ、第２及び第３のＲＡＭ４，５の記憶領域を領域Ｍ２ｂ，Ｍ３ｂへと変更する。
【００５２】
ここで、第２のＲＡＭ４の記憶領域Ｍ２ｂ及び第３のＲＡＭ５の記憶領域Ｍ３ｂのうち領域Ｒ１の部分は、第１のＲＡＭ３の記憶領域の全部と同一アドレスとなっている。また、第３のＲＡＭ５の記憶領域Ｍ３ｂのうち領域Ｒ２の部分は、第２のＲＡＭ４の記憶領域Ｍ２ｂのうちの領域Ｒ１以外の残りの領域Ｒ２と同一アドレスとなっている。そして、第３のＲＡＭ５の記憶領域Ｍ３ｂのうち領域Ｒ３の部分は、第１のＲＡＭ３及び第２のＲＡＭ４の記憶領域を越える部分である。
【００５３】
これにより、ＤＳＰ１が第１のＲＡＭ３にアクセスしようとすると、同時に第２のＲＡＭ４及び第３のＲＡＭ５のうち領域Ｒ１の部分にもアクセスすることになり、第１のＲＡＭ３の全部、並びに、第２のＲＡＭ４及び第３のＲＡＭ５の一部（領域Ｒ１）が同一タイミングで同じ動作を行うこととなる。すなわち、ＤＳＰ１は、ＢＩＳＴに際して、同一データを第１のＲＡＭ３の全部、並びに、第２のＲＡＭ４及び第３のＲＡＭ５の一部の各同一アドレスに書き込み、一致比較回路６は、ＤＳＰ１からの読み出し要求に基づいて、第１乃至第３のＲＡＭ３〜５の各同一アドレスに同時にアクセスし、書き込まれたデータが、第１乃至第３のＲＡＭ３〜５の各出力の各ビットごとに互いに一致しているか否かを比較し、ＤＳＰ１は、一致比較回路６における比較結果を信号Ｓ４として受け取り、その比較結果に応じて第１乃至第３のＲＡＭ３〜５の診断を行う。
【００５４】
さらに続いて、ＤＳＰ１は、第１のＲＡＭ３の記憶領域を超える部分たる第２のＲＡＭ４の残りの全部及び第３のＲＡＭ５の残りの一部（領域Ｒ２）にもアクセスする。このとき、第２のＲＡＭ４及び第３のＲＡＭ５のうち領域Ｒ２の部分に同時にアクセスすることになり、第２のＲＡＭ４の残りの全部及び第３のＲＡＭ５の一部（領域Ｒ２）が同一タイミングで同じ動作を行うこととなる。すなわち、ＤＳＰ１は、ＢＩＳＴに際して、同一データを第２のＲＡＭ４の残りの全部及び第３のＲＡＭ５の一部の各同一アドレスに書き込み、一致比較回路６は、ＤＳＰ１からの読み出し要求に基づいて、第２及び第３のＲＡＭ４，５の各同一アドレスに同時にアクセスし、書き込まれたデータが、第２及び第３のＲＡＭ４，５の各出力の各ビットごとに互いに一致しているか否かを比較し、ＤＳＰ１は、一致比較回路６における比較結果を信号Ｓ４として受け取り、その比較結果に応じて第２及び第３のＲＡＭ４，５の診断を行う。
【００５５】
そして、ＤＳＰ１は、第１及び第２のＲＡＭ３，４の記憶領域を超える部分たる第３のＲＡＭ５の残りの一部（領域Ｒ３）にもアクセスし、この領域Ｒ３の部分単独でのＢＩＳＴを行う。
【００５６】
このように、各ＲＡＭが異なる記憶容量を有する場合であっても、少なくとも二つのメモリの一部または全部の記憶領域の部分が同一アドレスとなるようアドレスマッピング変更を行えば、その部分については同時にＢＩＳＴが行える。そして、第３のＲＡＭ５の領域Ｒ３の部分のように、他のＲＡＭと共通する部分の無い記憶領域については、単独でＢＩＳＴを行えばよい。このような場合であっても、部分的にではあれ、テスト時間の短縮化は行える。
【００５７】
なお、ここでは、実施の形態１の第１乃至第３のＲＡＭ３〜５の場合を例に採ったが、同様のことは、実施の形態２の第１乃至第３のＲＯＭ３０，４０，５０についても当てはまる。
【図面の簡単な説明】
【００５８】
【図１】実施の形態１に係る半導体集積回路のブロック図である。
【図２】ＢＩＳＴ時のアドレスマッピング変更を示す図である。
【図３】実施の形態２に係る半導体集積回路のブロック図である。
【図４】ＢＩＳＴ時のアドレスマッピング変更を示す図である。
【図５】実施の形態３に係る半導体集積回路のブロック図である。
【図６】ＢＩＳＴ時のアドレスマッピング変更を示す図である。
【符号の説明】
【００５９】
１  ＤＳＰ、２  ＣＳ生成部、３〜５  ＲＡＭ、６，６１  一致比較回路、３０，４０，５０  ＲＯＭ、３１，４１，５１  レジスタ、６０  データ圧縮回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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