(57)【要約】【課題】磁気抵抗効果を利用した相変化メモリ素子とその動作及び製造方法を提供する。【解決手段】基板に備えられたスイッチング素子及びスイッチング素子に連結されたストレージノードを備え、ストレージノードは、スイッチング素子に連結された下部電極、下部電極上に形成された第１相変化層、第１相変化層上に形成された磁気抵抗層、磁気抵抗層上に形成された第２相変化層、及び第２相変化層上に形成された上部電極を備えることを特徴とする相変化メモリ素子である。【選択図】図２
2007103945.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に備えられたスイッチング素子と、
前記スイッチング素子に連結されたストレージノードと、を備え、
前記ストレージノードは、
前記スイッチング素子に連結された下部電極と、
前記下部電極上に形成された第１相変化層と、
前記第１相変化層上に形成された磁気抵抗層と、
前記磁気抵抗層上に形成された第２相変化層と、
前記第２相変化層上に形成された上部電極と、を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記下部電極と前記第１相変化層との間に下部電極コンタクト層がさらに備えられたことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記磁気抵抗層の厚さは、前記第１相変化層から前記第２相変化層までの厚さの５％〜５０％であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項４】
前記磁気抵抗層は、
前記第１相変化層上に備えられた第１磁性膜と、
前記第１磁性膜上に備えられた非磁性膜と、
前記非磁性膜上に備えられ、前記第１磁性膜より保磁力の大きい第２磁性膜と、を備えることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項５】
前記第１相変化層、前記磁気抵抗層、及び前記第２相変化層は、前記下部電極の上面の一部領域上に順次に積層されており、前記下部電極の上面の残りは、絶縁層で覆われたことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項６】
前記上部電極は、前記第２相変化層を覆うように前記絶縁層上に備えられたことを特徴とする請求項５に記載の相変化メモリ素子。
【請求項７】
前記下部電極コンタクト層は、前記第１相変化層の中央からずれた位置に接触したことを特徴とする請求項２に記載の相変化メモリ素子。
【請求項８】
前記第１磁性膜は、強磁性膜であり、Ｃｏ膜、Ｆｅ膜、ＮｉＦｅ膜、及びＣｏＦｅ膜からなる群から選択されたいずれか一つであることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項９】
前記非磁性膜は、相変化物質膜、銅膜（Ｃｕ）及びクロム膜（Ｃｒ）からなる群から選択されたいずれか一つであることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項１０】
前記第２磁性膜は、強磁性膜であり、ＳｍＣｏ膜、ＳｍＦｅ膜、ＮｄＦｅＢ膜、及びＮｄＦｅ膜からなる群から選択されたいずれか一つであることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項１１】
前記磁気抵抗層は、巨大磁気抵抗（ＧＭＲ）層、トンネル磁気抵抗（ＴＭＲ）層、及び超巨大磁気抵抗（ＣＭＲ）層からなる群から選択されたいずれか一つであることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項１２】
請求項１に記載の相変化メモリ素子の動作方法において、
前記トランジスタをオン状態に維持する段階と、
前記下部電極と前記上部電極との間に電圧を印加する段階と、を含むことを特徴とする相変化メモリ素子の動作方法。
【請求項１３】
前記電圧は、前記上部及び下部電極間にリセット電流を流すための書き込み電圧であることを特徴とする請求項１２に記載の相変化メモリ素子の動作方法。
【請求項１４】
前記電圧は、前記上部及び下部電極間にセット電流を流すための消去電圧であることを特徴とする請求項１２に記載の相変化メモリ素子の動作方法。
【請求項１５】
前記電圧は、前記ストレージノードの抵抗を測定して、前記ストレージノードに記録されたデータを読むために印加する読み出し電圧であることを特徴とする請求項１２に記載の相変化メモリ素子の動作方法。
【請求項１６】
前記読み出し電圧を印加して前記ストレージノードの抵抗を測定する段階と、
前記測定された抵抗を基準抵抗と比較する段階と、
前記比較結果によって、前記ストレージノードに記録されたデータを１または０と判読する段階と、をさらに含むことを特徴とする請求項１５に記載の相変化メモリ素子の動作方法。
【請求項１７】
基板にスイッチング素子を形成する段階と、
前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する段階と、
前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成し、前記コンタクトホールに導電性プラグを満たす段階と、
前記第１層間絶縁層上に前記導電性プラグを覆う下部電極を形成する段階と、
前記第１層間絶縁層上に前記下部電極を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層に前記下部電極が露出されるビアホ―ルを形成し、前記ビアホ―ルを下部電極コンタクト層で満たす段階と、
前記第２層間絶縁層上に下部電極コンタクト層を覆う第１相変化層、磁気抵抗層、第２相変化層、及び上部電極を順次に積層する段階と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項１８】
前記第１相変化層は、前記下部電極コンタクト層が前記第１相変化層の中央からずれた位置で前記第１相変化層と接触するように形成することを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
【請求項１９】
前記磁気抵抗層は、前記第１相変化層上に第１磁性膜、非磁性膜、及び第２磁性膜を順次に積層して形成することを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
【請求項２０】
前記第１磁性膜は、強磁性膜であり、Ｃｏ膜、Ｆｅ膜、ＮｉＦｅ膜、及びＣｏＦｅ膜からなる群から選択されたいずれか一つであることを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２１】
前記非磁性膜は、相変化物質膜、銅膜（Ｃｕ）及びクロム膜（Ｃｒ）からなる群から選択されたいずれか一つであることを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２２】
前記第２磁性膜は、強磁性膜であり、ＳｍＣｏ膜、ＳｍＦｅ膜、ＮｄＦｅＢ膜、及びＮｄＦｅ膜からなる群から選択されたいずれか一つであることを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２３】
前記磁気抵抗層は、前記第１相変化層から前記第２相変化層までの厚さの５％〜５０％程度の厚さに形成することを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２４】
前記磁気抵抗層は、巨大磁気抵抗（ＧＭＲ）層、トンネル磁気抵抗（ＴＭＲ）層、及び超巨大磁気抵抗（ＣＭＲ）層からなる群から選択されたいずれか一つであることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
【請求項２５】
基板にスイッチング素子を形成する段階と、
前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する段階と、
前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成し、前記コンタクトホールに導電性プラグを満たす段階と、
前記第１層間絶縁層上に前記導電性プラグを覆う下部電極を形成する段階と、
前記下部電極の上面の一部領域上に第１相変化層、磁気抵抗層、及び第２相変化層を順次に積層する段階と、
前記第１層間絶縁層上に前記下部電極を覆い、前記第１相変化層、磁気抵抗層、及び第２相変化層を覆う絶縁層を形成する段階と、
前記絶縁層の上面を前記第２相変化層が露出されるまで研磨する段階と、
前記研磨された絶縁層上に前記第２相変化層を覆う上部電極を形成する段階と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項２６】
前記第１相変化層は、前記下部電極が前記第１相変化層の中央からずれた位置で前記第１相変化層と接触するように形成することを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項２７】
前記磁気抵抗層は、前記第１相変化層上に第１磁性膜、非磁性膜、及び第２磁性膜を順次に積層して形成することを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項２８】
前記第１磁性膜は強磁性膜であり、Ｃｏ膜、Ｆｅ膜、ＮｉＦｅ膜、及びＣｏＦｅ膜からなる群から選択されたいずれか一つであることを特徴とする請求項２７に記載の相変化メモリ素子の製造方法。
【請求項２９】
前記非磁性膜は、相変化物質膜、銅膜（Ｃｕ）及びクロム膜（Ｃｒ）からなる群から選択されたいずれか一つであることを特徴とする請求項２７に記載の相変化メモリ素子の製造方法。
【請求項３０】
前記第２磁性膜は、強磁性膜であり、ＳｍＣｏ膜、ＳｍＦｅ膜、ＮｄＦｅＢ膜、及びＮｄＦｅ膜からなる群から選択されたいずれか一つであることを特徴とする請求項２７に記載の相変化メモリ素子の製造方法。
【請求項３１】
前記磁気抵抗層は、第１相変化層から前記第２相変化層までの厚さの５％〜５０％程度の厚さに形成することを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項３２】
前記磁気抵抗層は、巨大磁気抵抗（ＧＭＲ）層、トンネル磁気抵抗（ＴＭＲ）層、及び超巨大磁気抵抗（ＣＭＲ）層からなる群から選択されたいずれか一つであることを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子とその動作及び製造方法に係り、さらに詳細には、磁気抵抗効果を利用した相変化メモリ素子とその動作及び製造方法に関する。
【背景技術】
【０００２】
相変化メモリ素子（ＰＲＡＭ)は、フラッシュメモリ、強誘電体ＲＡＭ（ＦｅＲＡＭ）及び磁気ＲＡＭ（ＭＲＡＭ）のような不揮発性メモリ素子の一つである。ＰＲＡＭと他の不揮発性メモリ素子との構造的な差異点はストレージノードにある。
【０００３】
ＰＲＡＭのストレージノードは、図１に示すように下部電極１０、下部電極コンタクト層１２、相変化層１４、及び上部電極１６から構成される。このようなストレージノードに所定のリセット電流パルスＩｒｅｓｅｔを短時間印加すれば、下部電極コンタクト層１２と接触した相変化層１４の一部領域は、非晶質領域１８となる。
【０００４】
このように相変化層１４に非晶質領域１８が存在する時の相変化層１４の抵抗を第１抵抗とし、相変化層１４の相が全部結晶状態である時の相変化層１４の抵抗を第２抵抗とすれば、非晶質領域１８の存在によって前記第１抵抗は、前記第２抵抗より大きい。
【０００５】
ＰＲＡＭは、このように相変化層の相によって相変化層の抵抗が変わる相変化層の抵抗特性を利用して、ビットデータを記録し、読み取るメモリ素子である。
【０００６】
図１に示すような構成のストレージノードを有する従来技術によるＰＲＡＭで問題となる点は、相変化層１４に非晶質領域を作るためにＰＲＡＭに印加する書き込み電流、すなわちリセット電流の大きさがＰＲＡＭのトランジスタが受容できる電流の限界値より大きいということである。
【０００７】
ＰＲＡＭの集積度は、ＰＲＡＭを構成するトランジスタ及びストレージノードのいずれのサイズを減らすことによっても可能である。ところが、トランジスタのサイズを縮小すれば、トランジスタが受容できる最大電流も小さくなる。したがって、ＰＲＡＭに書き込み動作で印加されるリセット電流をトランジスタが受容できる最大電流より小さくしなければ、今後ＰＲＡＭの集積度をさらに高めることは困難である。
【０００８】
これによって、従来のＰＲＡＭでリセット電流を減らすためのいろいろな方法が提示されたが、例えば、図１の構成を有するストレージノードで下部電極コンタクト層１２の幅を狭める方法、下部電極コンタクト層１２を酸化させる方法、または下部電極コンタクト層１２に高低抗のＴｉＡｌＮ層を使用する方法などが提示された。
【０００９】
このような方法は、下部電極コンタクト層１２で電流密度を上昇させて、より多くのジュール熱を発生させることがあるので、リセット電流を減らせる方法となる。しかしながら、かかる方法は、セット抵抗も増大させるため、ＰＲＡＭの収率及び信頼性を低下させうる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が達成しようとする技術的課題は、前記従来技術の問題点を改善するためのものであって、セット抵抗の増大なしにリセット電流を減らすことができる相変化メモリ素子を提供するところにある。
【００１１】
本発明が達成しようとする他の技術的課題は、このような相変化メモリ素子の動作方法を提供するところにある。
【００１２】
本発明が達成しようとするさらに他の技術的課題は、このような相変化メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成するために、本発明は、基板に備えられたスイッチング素子及び前記スイッチング素子に連結されたストレージノードを備え、前記ストレージノードは、前記スイッチング素子に連結された下部電極、前記下部電極上に形成された第１相変化層、前記第１相変化層上に形成された磁気抵抗層、前記磁気抵抗層上に形成された第２相変化層、及び前記第２相変化層上に形成された上部電極を備えることを特徴とする相変化メモリ素子を提供する。
【００１４】
前記メモリ素子において、前記下部電極と前記第１相変化層との間に下部電極コンタクト層がさらに備えられうる。
【００１５】
また、前記磁気抵抗層の厚さは、前記第１相変化層から前記第２相変化層までの厚さの５％〜５０％程度でありうる。
【００１６】
また、前記磁気抵抗層は、前記第１相変化層上に備えられた第１磁性膜、前記第１磁性膜上に備えられた非磁性膜、及び前記非磁性膜上に備えられ、前記第１磁性膜より保磁力の大きい第２磁性膜を備えることができる。
【００１７】
また、前記下部電極コンタクト層は、前記第１相変化層の中央からずれた位置に接触できる。
【００１８】
また、本発明の実施形態によれば、前記第１相変化層、前記磁気抵抗層、及び前記第２相変化層は、前記下部電極の上面の一部領域上に順次に積層されており、前記下部電極の上面の残りは、絶縁層で覆われている。この時、前記上部電極は、前記第２相変化層を覆うように前記絶縁層上に備えられうる。
【００１９】
前記第１磁性膜は、強磁性膜であり、Ｃｏ膜、Ｆｅ膜、ＮｉＦｅ膜、及びＣｏＦｅ膜からなる群から選択されたいずれか一つであり、前記非磁性膜は、相変化物質膜、銅膜（Ｃｕ）及びクロム膜（Ｃｒ）からなる群から選択されたいずれか一つでありうる。また、前記第２磁性膜は、強磁性膜であり、ＳｍＣｏ膜、ＳｍＦｅ膜、ＮｄＦｅＢ膜、及びＮｄＦｅ膜からなる群から選択されたいずれか一つでありうる。
【００２０】
前記磁気抵抗層は、巨大磁気抵抗（ＧＭＲ）層、トンネル磁気抵抗（ＴＭＲ）層、及び超巨大磁気抵抗（ＣＭＲ）層からなる群から選択されたいずれか一つでありうる。
【００２１】
前記他の技術的課題を達成するために、本発明は、前述した構成を有する相変化メモリ素子の動作方法において、前記トランジスタをオン状態に維持する段階及び前記下部電極と前記上部電極との間に電圧を印加する段階を含むことを特徴とする相変化メモリ素子の動作方法を提供する。
【００２２】
このような動作方法において、前記電圧は、前記上部及び下部電極間にリセット電流を流すための書き込み電圧でありうる。
【００２３】
また、前記電圧は、上部及び下部電極間にセット電流を流すための消去電圧でありうる。
【００２４】
また、前記電圧は、前記ストレージノードの抵抗を測定して、前記ストレージノードに記録されたデータを読むために印加する読み出し電圧でありうる。この時、前記読み出し電圧を印加して前記ストレージノードの抵抗を測定する段階、前記測定された抵抗を基準抵抗と比較する段階、及び前記比較結果によって、前記ストレージノードに記録されたデータを１または０と判読する段階をさらに含みうる。
【００２５】
前記さらに他の技術的課題を達成するために、本発明は、基板にスイッチング素子を形成する段階、前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する段階、前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成し、前記コンタクトホールに導電性プラグを満たす段階、前記第１層間絶縁層上に前記導電性プラグを覆う下部電極を形成する段階、前記第１層間絶縁層上に前記下部電極を覆う第２層間絶縁層を形成する段階、前記第２層間絶縁層に前記下部電極が露出されるビアホ―ルを形成し、前記ビアホ―ルを下部電極コンタクト層で満たす段階、及び前記第２層間絶縁層上に下部電極コンタクト層を覆う第１相変化層、磁気抵抗層、第２相変化層、及び上部電極を順次に積層する段階を含むことを特徴とする相変化メモリ素子の製造方法を提供する。
【００２６】
この製造方法において、前記第１相変化層は、前記下部電極コンタクト層が前記第１相変化層の中央からずれた位置で前記第１相変化層と接触するように形成できる。
【００２７】
前記さらに他の技術的課題を達成するために、本発明は、また、基板にスイッチング素子を形成する段階、前記基板上に前記スイッチング素子を覆う第１層間絶縁層を形成する段階、前記第１層間絶縁層に前記スイッチング素子が露出されるコンタクトホールを形成し、前記コンタクトホールに導電性プラグを満たす段階、前記第１層間絶縁層上に前記導電性プラグを覆う下部電極を形成する段階、前記下部電極の上面の一部領域上に第１相変化層、磁気抵抗層、及び第２相変化層を順次に積層する段階、前記第１層間絶縁層上に前記下部電極を覆い、前記第１相変化層、磁気抵抗層、及び第２相変化層を覆う絶縁層を形成する段階、前記絶縁層の上面を前記第２相変化層が露出されるまで研磨する段階、及び前記研磨された絶縁層上に前記第２相変化層を覆う上部電極を形成する段階を含むことを特徴とする相変化メモリ素子の製造方法を提供する。
【００２８】
このような製造方法において、前記第１相変化層は、前記下部電極が前記第１相変化層の中央からずれた位置で前記第１相変化層と接触するように形成できる。そして前記磁気抵抗層は、前記第１相変化層上に第１磁性膜、非磁性膜、及び第２磁性膜を順次に積層して形成できる。ここで、前記第１磁性膜は、強磁性膜であり、Ｃｏ膜、Ｆｅ膜、ＮｉＦｅ膜、及びＣｏＦｅ膜からなる群から選択されたいずれか一つでありうる。そして、前記非磁性膜は、相変化物質膜、銅膜（Ｃｕ）及びクロム膜（Ｃｒ）からなる群から選択されたいずれか一つでありうる。また、前記第２磁性膜は、強磁性膜であり、ＳｍＣｏ膜、ＳｍＦｅ膜、ＮｄＦｅＢ膜、及びＮｄＦｅ膜からなる群から選択されたいずれか一つでありうる。
【００２９】
前記磁気抵抗層は、前記第１相変化層から前記第２相変化層までの厚さの５％〜５０％程度の厚さに形成できる。そして、前記磁気抵抗層は、巨大磁気抵抗（ＧＭＲ）層、トンネル磁気抵抗（ＴＭＲ）層、及び超巨大磁気抵抗（ＣＭＲ）層からなる群から選択されたいずれか一つから形成できる。
【発明の効果】
【００３０】
本発明の相変化メモリ素子は、ストレージノードの第１及び第２相変化層の間にリセット電流が印加されると同時に抵抗が増大する磁気抵抗層を備える。したがって、本発明のメモリ素子は、従来より小さなリセット電流でも磁気抵抗層で多くの熱が発生しうるので、従来より小さなリセット電流を印加してもデータを記録できる。
【００３１】
このように、本発明のメモリ素子を利用すれば、リセット電流を減らすことができるので、トランジスタが耐えられなければならない最大電流も低くなる。したがって、トランジスタのサイズを現在よりさらに小さくすることができるが、これは、ＰＲＡＭの集積度を高める結果となる。
【００３２】
また、本発明のメモリ素子のリセット電流の減少は、下部電極コンタクト層のサイズの縮小によるものではないので、セット抵抗には影響を及ぼさない。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態による磁気抵抗効果を利用した相変化メモリ素子とその動作及び製造方法を添付した図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して示されている。
【００３４】
まず、本発明の実施形態による相変化メモリ素子（以下、本発明のメモリ素子）について説明する。
【００３５】
図２を参照すれば、本発明のメモリ素子の基板４０に導電性不純物、例えばｎ型不純物がドーピングされた第１及び第２不純物領域Ｓ１、Ｄ１が所定の間隔で存在する。基板４０は、第１及び第２不純物領域Ｓ１、Ｄ１にドーピングされた導電性不純物と逆の極性の導電性不純物が注入された基板であって、例えば、ｐ型シリコン基板である。第１及び第２不純物領域Ｓ１、Ｄ１は、多様な形態を有することができる。第１及び第２不純物領域Ｓ１、Ｄ１のうちいずれか一つ、例えば、第１不純物領域Ｓ１はソース領域であり、他の領域はドレイン領域でありうる。第１及び第２不純物領域Ｓ１、Ｄ１の間の基板４０上にゲート酸化膜４２及びゲート電極４４が順次に積層されている。基板４０、第１不純物領域Ｓ１、第２不純物領域Ｓ１、Ｄ１、及びゲート電極４４は、電界効果トランジスタ（以下、トランジスタ）を構成する。
【００３６】
前記のようにトランジスタが形成された基板４０上に前記トランジスタを覆う第１層間絶縁層４６が存在する。第１層間絶縁層４６に第１不純物領域Ｓ１が露出されるコンタクトホール４８が形成されている。コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成されても良い。コンタクトホール４８は、導電性プラグ５０で満たされている。第１層間絶縁層４６上に導電性プラグ５０の露出された上面を覆う下部電極６０が存在する。下部電極６０は、パッド層の役割も兼ねる。下部電極６０は、例えば、ＴｉＮ電極あるいはＴｉＡｌＮ電極でありうる。しかし、下部電極６０は、これと異なる物質からなる電極でありうる。第１層間絶縁層４６上に下部電極６０を覆う第２層間絶縁層６１が存在する。第２層間絶縁層６１は、第１層間絶縁層４６と同じ物質で形成することができる。第２層間絶縁層６１に下部電極６０の上面が露出されるコンタクトホールｈ２が形成されている。コンタクトホールｈ２は、下部電極コンタクト層６４で満たされている。第２層間絶縁層６１上に下部電極コンタクト層６４の露出された上面を覆う第１相変化層５６が存在する。第１相変化層５６はＧＳＴ層でありうるが、他の相変化物質層であっても良い。
第１相変化層５６は、カルコゲナイド合金、例えば、Ａｓ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｉｎ−Ｓｂ−ＴｅまたはＡｓ−Ｇｅ−Ｓｂ−Ｔｅを含みうる。
また、第１相変化層５６は、ＶＡ族元素とＳｂとＴｅとを含みうるが、例えば、Ｔａ−Ｓｂ−Ｔｅ、Ｎｂ−Ｓｂ−ＴｅまたはＶ−Ｓｂ−Ｔｅを含みうる。
また、第１相変化層５６は、ＶＡ族元素とＳｂとＳｅとを含みうるが、例えば、Ｔａ−Ｓｂ−Ｓｅ、Ｎｂ−Ｓｂ−ＳｅまたはＶ−Ｓｂ−Ｓｅを含みうる。
また、第１相変化層５６は、ＶＩＡ族元素とＳｂとＴｅとを含みうるが、例えば、Ｗ−Ｓｂ−Ｔｅ、Ｍｏ−Ｓｂ−ＴｅまたはＣｒ−Ｓｂ−Ｔｅを含みうる。
また、第１相変化層５６は、ＶＩＡ族元素とＳｂとＳｅとを含みうるが、例えば、Ｗ−Ｓｂ−Ｓｅ、Ｍｏ−Ｓｂ−ＳｅまたはＣｒ−Ｓｂ−Ｓｅを含みうる。
また、第１相変化層５６は、２元系相変化カルコゲナイド合金（ｂｉｎａｒｙ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙｓ)であるが、例えば、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｅ、Ｓｂ２−Ｔｅ３、またはＧｅ−Ｔｅ合金でありうる。
また、第１相変化層５６は、４元系（ｑｕａｔｅｒｎａｒｙ）相変化カルコゲナイド合金であるが、例えば、Ｇｅ−Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、（Ｇｅ−Ｓｎ）−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−（Ｓｅ−Ｔｅ）またはＴｅ８１−Ｇｅ１５−Ｓｂ２−Ｓ２合金でありうる。
また、第１相変化層５６は、多抵抗状態（ｍｕｌｔｉｐｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｓｔａｔｅｓ）を有する遷移金属酸化物からなりうるが、例えば、ＮｉＯ、ＴｉＯ２、ＨｆＯ、Ｎｂ２Ｏ５、ＺｎＯ、ＷＯ３及びＣｏＯのうち、いずれか１つまたはＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）またはＰＣＭＯ（ＰｒｘＣａ１-ｘＭｎＯ３）からなりうる。
また、第１相変化層５６は、Ｓ、Ｓｅ、Ｔｅ、Ａｓ、Ｓｂ、Ｇｅ、Ｓｎ、Ｉｎ、Ａｇ、Ｎ、Ｓｉ、及びＣのうち、選択されたいずれか１つ以上を含む化合物であり得る。
第１相変化層５６上に磁気抵抗層ＧＭ１が存在する。磁気抵抗層ＧＭ１は、巨大磁気抵抗（ＧＭＲ）層でありうる。磁気抵抗層ＧＭ１は、第１相変化層５６上に形成された第１磁性膜５８、第１磁性膜５８上に順次に積層された非磁性膜５９、及び第２磁性膜６２を備える。第１磁性膜５８は、所定の外部磁場、例えば、リセット電流から発生する磁場に対して磁気分極の反転が自由であり、前記外部磁場が消えれば、磁気分極が元の方向へ戻る強磁性膜であることが望ましく、例えば、Ｃｏ膜、Ｆｅ膜、ＮｉＦｅ膜、及びＣｏＦｅ膜からなる群から選択されたいずれか一つでありうる。非磁性膜５９は、第１及び第２磁性膜５８、６２の磁気結合を防止するためのものであって、例えば、相変化物質膜、銅膜（Ｃｕ）及びクロム膜（Ｃｒ）からなる群から選択されたいずれか一つでありうる。第２磁性膜６２は、第１磁性膜５８より保磁力がはるかに大きい強磁性膜であって、例えば、ＳｍＣｏ膜、ＳｍＦｅ膜、ＮｄＦｅＢ膜、及びＮｄＦｅ膜からなる群から選択されたいずれか一つでありうる。第２磁性膜６２は、ピン磁性膜（ｐｉｎｎｅｄ  ｍａｇｎｅｔｉｃ  ｌａｙｅｒ）であって、磁気分極は、所定の方向に固定されている。このような第２磁性膜６２の磁気分極は、リセット電流やセット電流のような相変化メモリ素子の動作と関連して、第１相変化層５６を通過する電流によって発生する磁場あるいはストレージノード１００外部から発生する磁場によって反転されない。したがって、磁気抵抗層ＧＭ１の抵抗は、結局第１磁性膜５８の磁気分極方向によって増大するか低下する。
【００３７】
このような磁気抵抗層ＧＭ１は、前記巨大磁気抵抗層（ＧＭＲ）以外に、トンネル磁気抵抗（ＴＭＲ）層及び超巨大磁気抵抗（ＣＭＲ）層のうちいずれか一つでありうる。
【００３８】
さらに、図２を参照すれば、磁気抵抗層ＧＭ１上に第２相変化層６６が存在する。第２相変化層６６は、第１相変化層５６より厚く形成されるか、第１相変化層５６と同じ相変化物質層から形成されうる。このような第２相変化層６６上に上部電極６８が存在する。
【００３９】
図３Ａは、前述した図２の相変化メモリ素子のストレージノード１００をなす下部電極６０、下部電極コンタクト層６４、第１及び第２相変化層５６、６６、第１及び第２磁性膜５８、６２、非磁性膜５９、及び上部電極６８のうち下部電極６０を除外した部分を拡大して示す。
【００４０】
図３Ａを参照すれば、磁気抵抗層ＧＭ１の第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２は、同一である。本発明のメモリ素子は、第１磁性膜５８の磁気分極方向Ａ１が第２磁性膜６２の磁気分極方向Ａ２と逆の状態（以下、第１状態）を初期状態として有しうる。しかし、本発明のメモリ素子の初期状態を前記第１状態に設定する場合、その設定過程が第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２をいずれも同じ状態（以下、第２状態）を初期状態として設定する時より不便である。
【００４１】
具体的に、本発明のメモリ素子が前記第１状態のような初期状態を有するためには、まず、ストレージノード１００に第１電流を流すか、または外部磁場に露出させて、第１及び２磁性膜６２の磁気分極方向Ａ１、Ａ２を所定の方向（図３Ａを基準にして右側）に設定し、次いで、ストレージノード１００に前記第１電流と反対方向に第２電流（＜第１電流）を流して、第１磁性膜５８の磁気分極方向Ａ１を第２磁性膜６２の磁気分極方向Ａ２と反対に（図３Ａを基準にして左側）設定しなければならない。
【００４２】
しかし、本発明のメモリ素子が、図３Ａに示すように前記第２状態を初期状態として有するためには、ストレージノード１００に単に前記第１電流のみを流すか、または外部磁場に露出させればよい。
【００４３】
このように本発明のメモリ素子の初期状態の設定は、本発明のメモリ素子の初期状態が前記第１状態である時より前記第２状態である時の方がもっと簡単なため、本発明のメモリ素子は、初期状態として前記第２状態を有することが望ましく、次善の策で前記第１状態を有しうる。
【００４４】
一方、図３Ａを参照すれば、磁気抵抗層ＧＭ１の厚さＨは、第１相変化層５６から第２相変化層６６までの厚さの５％〜５０％程度であり、例えば１０ｎｍ（１００Å）程度でありうる。したがって、第１磁性膜５８、非磁性膜５９、及び第２磁性膜６２は、磁気抵抗層ＧＭ１の全体厚さがこのような条件を満足する範囲の厚さを有することができる。例えば、第１及び第２磁性膜５８、６２は、それぞれ３０Å〜５０Åの厚さを有することができる。そして、非磁性膜５９は、４０Å程度の厚さを有することができる。
【００４５】
図３Ｂは、図３Ａに示したストレージノード１００に対する平面図であるが、これを参照すれば、下部電極コンタクト層６４が、上部電極６８の中央に位置したことを見ることができる。第１相変化層５６、磁気抵抗層ＧＭ１、第２相変化層６６、及び上部電極６８は、順次に積層されたので、図３Ｂから分かる下部電極コンタクト層６４が上部電極６８の中央に位置するという事実は、下部電極コンタクト層６４が第１相変化層５６の中央に接触したということを意味する。
【００４６】
一方、下部電極コンタクト層６４と第１相変化層５６との接触位置は、本発明のメモリ素子の動作に大きく影響を与えない。したがって、下部電極コンタクト層６４は、図３Ｂに示すように、第１相変化層５６の中央に接触しなくても良く、図４は、これについての一実施形態を示す。
【００４７】
図４Ａと図４Ｂとを合わせて参照すれば、下部電極コンタクト層６４は、第１相変化層５６の一隅に接触したということが分かる。
【００４８】
図５Ａは、本発明のメモリ素子のストレージノード１００に含まれた第１及び第２磁性膜５８、６２の磁気履歴特性を示し、図５Ｂは、軟磁性膜である第１磁性膜５８の履歴特性による第１磁性膜５８の磁気分極方向の変化を示す。
【００４９】
図５Ａにおいて、第１グラフＧ１は、軟磁性膜である第１磁性膜５８の磁気履歴特性を示し、第２グラフＧ２は、硬磁性膜である第２磁性膜６２の磁気履歴特性を示す。
【００５０】
図５Ａで第１及び第２グラフＧ１、Ｇ２を比較すれば、第１グラフＧ１の保磁力Ｈ１ｃが第２グラフＧ２の保磁力Ｈ２ｃよりはるかに小さいことが分かる。また、第１グラフＧ１は、第２グラフＧ２内に位置し、右側に斜めに傾斜したことが分かる。このような事実は、第２磁性膜６２が第１磁性膜５８の磁気分極を完全に反転させうる程度の磁場下にあるとしても、第２磁性膜６２の磁気分極は反転されないということを意味する。また、第１グラフＧ１の第１地点１で第１磁性膜５８の磁気分極方向は、第２磁性膜６２の磁気分極方向と同一である。そして、第１グラフＧ１の第２地点２で第１磁性膜５８の磁気分極方向は、第２磁性膜６２の磁気分極方向と反対である。第１グラフＧ１の第２地点２での第１磁性膜５８の状態は、本発明のメモリ素子のストレージノード１００にリセット電流を印加した場合と同じである。この際、前記リセット電流によって発生する磁場の強度は、第１磁性膜５８の磁気分極を完全に反転させうる飽和磁場の強度より小さい。
【００５１】
第１磁性膜５８が前記飽和磁場下にある場合、第１磁性膜５８の磁気分極状態は、第１グラフＧ１の下の頂点Ｐ１に対応する状態にあるようになる。第１磁性膜５８の磁気分極状態が第１グラフＧ１の下の頂点Ｐ１に対応する状態にある時、第１磁性膜５８の磁気分極状態は、第１グラフＧ１の第１地点１に対応する状態、すなわち第２磁性膜６２と磁気分極方向と同じ状態に戻らず、第２磁性膜６２の磁気分極方向と逆の状態を維持するようになる。
【００５２】
しかし、前記のように本発明のメモリ素子のストレージノード１００に印加されるリセット電流によって発生する磁場の強度は、前記飽和磁場の強度より小さいので、ストレージノード１００に前記リセット電流が印加される間、第１磁性膜５８の磁気分極状態は、第１グラフＧ１の下の頂点Ｐ１より上側に位置した第２地点２に対応する状態にある。したがって、前記リセット電流の印加が中断されることで、第１磁性膜５８の磁気分極状態は、第１グラフＧ１の第２地点２から第１地点１に対応する状態に戻る。すなわち、本発明のストレージノード１００に印加されるリセット電流が中止すれば、第１磁性膜５８の磁気分極方向は、前記リセット電流が印加される前の初期状態に戻って、第１磁性膜５８の磁気分極方向は、図５Ｂのように第２磁性膜６２の磁気分極方向と同一になる。図５Ｃは、第１磁性膜５８の磁気分極状態が第１グラフＧ１の第２地点に対応する状態にある場合、第２磁性膜６２の磁気分極方向に対する第１磁性膜５８の磁気分極方向を示す。
【００５３】
次に、前述した本発明のメモリ素子の動作方法について説明する。
【００５４】
図６Ａの（ａ）に示した本発明のメモリ素子のストレージノード１００にパルス形態のリセット電流Ｉｒｅｓｅｔを所定の時間印加する。リセット電流Ｉｒｅｓｅｔが印加される前にストレージノード１００は、初期状態にあるとする。すなわち、リセット電流Ｉｒｅｓｅｔの印加前に第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２は、同じであるとする。
【００５５】
ストレージノード１００にリセット電流Ｉｒｅｓｅｔが印加されながら第１磁性膜５８の磁気分極方向Ａ１は、リセット電流Ｉｒｅｓｅｔから発生する磁場の影響で、図６Ａの（ｂ）に示すように、第２磁性膜６２の磁気分極方向Ａ２と反対となる。
【００５６】
リセット電流Ｉｒｅｓｅｔから発生する磁場に対する第１磁性膜５８のこのような反応は、リセット電流Ｉｒｅｓｅｔの印加とほぼ同時に生じるので、前記反応の時間は、リセット電流Ｉｒｅｓｅｔの印加時間（数十ナノ秒）よりはるかに短い。これにより、リセット電流の印加によって下部電極コンタクト層６４と接触した第１相変化層５６の所定領域７０がジュール加熱される前に、第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２は、既に反対となる。したがって、第１相変化層５６の下部電極コンタクト層６４と接触した前記所定領域は第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２が逆の状態でジュール加熱される。
【００５７】
このように、第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２が互いに逆の状態で、磁気抵抗層ＧＭ１を通過するリセット電流Ｉｒｅｓｅｔは、第１磁性膜５８で電気抵抗を受け、第２抵抗膜５８でも電気抵抗を受ける。
【００５８】
具体的に、リセット電流Ｉｒｅｓｅｔは、スピン分極が上向きの電子とスピン分極が下向きの電子とを同じ割合で含む。スピン分極が下向きのほとんどの電子は第１磁性膜５８を容易に通過するが、スピン分極が上向きの電子のほとんどは、第１磁性膜５８の磁気分極状態によって第１磁性膜５８を通過できず、反対方向に反射される。
【００５９】
一方、第１磁性膜５８を通過したスピン分極がダウンである電子のほとんどは、第１磁性膜５８と磁気分極方向が反対である第２磁性膜６２を通過できず、反対方向に反射される。
【００６０】
これにより、磁気抵抗層ＧＭ１の電気抵抗は、第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２が同一な場合よりはるかに大きくなる。したがって、リセット電流Ｉｒｅｓｅｔの印加によって磁気抵抗層ＧＭ１から発生するジュール熱は、磁気抵抗層ＧＭ１の位置に相変化層が存在する時より増大する。したがって、本発明のメモリ素子に印加するリセット電流を従来のリセット電流より減らすことができる。
【００６１】
このようにリセット電流の印加によって、磁気抵抗層ＧＭ１及び第１相変化層５６から発生する熱によって、図６Ａの（ｂ）に示すように、第１相変化層５６の下部電極コンタクト層６４と接触した部分は、非晶質領域７０となる。
【００６２】
リセット電流Ｉｒｅｓｅｔによって発生する磁場の強度は、第１磁性膜５８の飽和磁場の強度より弱いので、リセット電流Ｉｒｅｓｅｔが印加された後、第１磁性膜５８の磁気分極方向Ａ１は、図５で説明したように、元の位置に戻って第２磁性膜６２の磁気分極方向Ａ２と同一になる。図６Ｂは、このような結果を示す。
【００６３】
前記のように、リセット電流Ｉｒｅｓｅｔの印加によって、第１相変化層５６の下部電極コンタクト層６４と接触した部分に非晶質領域７０が存在するようになれば、リセット電流Ｉｒｅｓｅｔの印加が完了した後、第１磁性膜５８の磁気分極方向Ａ１が第２磁性膜６２の磁気分極方向Ａ２と一致しても、ストレージノードの抵抗は、リセット電流Ｉｒｅｓｅｔが印加される前と比較して高い状態となる。リセット電流Ｉｒｅｓｅｔの印加後にストレージノードの抵抗がこのように高い状態である場合、本発明のメモリ素子にビットデータ「１」が記録されたとみなす。そして、第１及び第２磁性膜５８、６２の磁気分極方向Ａ１、Ａ２が同一であり、第１相変化層５６に非晶質領域７０が存在しない場合、本発明のメモリ素子にビットデータ「０」が記録されたとみなす。このようなビットデータ記録に関する内容で、ビットデータ「１」が記録された状態をビットデータ「０」が記録されたとみなすことができ、その反対の場合も可能である。
【００６４】
前記のように記録されたビットデータは、次のとおりに読むことが可能である。
【００６５】
具体的に、トランジスタをまずオン状態に維持する。次いで、下部電極６０と上部電極６８との間に所定の読み出し電圧を印加して、ストレージノード１００の抵抗を測定する。測定された抵抗を基準抵抗と比較する。比較結果、前記測定された抵抗が前記基準抵抗より大きい時、ビットデータ「１」を読んだとみなす。そして、前記比較結果、前記測定された抵抗が前記基準抵抗より小さい時、ビットデータ「０」を読んだとみなす。
【００６６】
消去は、トランジスタをオン状態に維持した状態でストレージノード１００にセット電流を印加することによって達成できる。この時、前記セット電流は、リセット電流より小さい。しかし、前記セット電流の印加時間は、リセット電流Ｉｒｅｓｅｔの印加時間より長い。ストレージノード１００に非晶質領域７０が存在する場合、前記セット電流が印加されて発生する熱によって、非晶質領域７０は元の結晶質領域となる。
【００６７】
このように消去過程でセット電流が印加されることによって、第１磁性膜５６の磁気分極方向が反転して第１相変化層５６と共に磁気抵抗層ＧＭ１に熱が発生するので、前記リセット電流Ｉｒｅｓｅｔの印加時と類似した原理でセット電流を減らすことができる。
【００６８】
次に、本発明者は、前述した本発明のメモリ素子でリセット電流の減少を確認するためのシミュレーションを実施した。
【００６９】
前記シミュレーションにおいて、本発明者は、本発明のメモリ素子のストレージノードの下部電極コンタクト層６４が第１相変化層５６の中央でなく、図４に示すように、第１相変化層５６のある一隅に位置するように設定した。また、前記シミュレーションにおいて、図４に示したストレージノードの第１及び第２相変化層５６、６６と磁気抵抗層ＧＭ１とを、ＧＳＴ層と所定の巨大磁気抵抗効率を有する１０ｎｍのストリップとに代替した。また、本発明者は、このように設定された本発明のストレージノードの比較対象として、従来のストレージノードは、上部及び下部電極の間にＧＳＴ層のみを備えるように設定した。
【００７０】
本発明者は、前記のように設定された本発明のストレージノードと従来のストレージノードとを利用したシミュレーションを実施するに当って、巨大磁気抵抗効率の変化によるリセット電流の変化を観察するために、前記シミュレーションを第１及び第２シミュレーションに分けて実施した。
【００７１】
前記第１シミュレーションで、本発明のストレージノードの巨大磁気抵抗効率を３０％程度に設定し、他の条件は、前記第２シミュレーションと同一にした状態でリセット電流を測定した。そして、前記第２シミュレーションでは、巨大磁気抵抗効率を５０％程度に設定し、他の条件は、前記第１シミュレーションと同一にした状態でリセット電流を測定した。
【００７２】
下記の表１は、前記第１及び第２シミュレーションの結果を示す。
【００７３】
【表１】
2007103945.tif 000003
【００７４】
表１で分かるように、前記第１及び第２シミュレーションの何れも従来のストレージノードより本発明のストレージノードのリセット電流が小さかった。また、本発明のストレージノードのみ考慮する時、前記第１シミュレーションより前記第２シミュレーションでリセット電流が小さかった。
【００７５】
このような結果から、従来の相変化メモリ素子のリセット電流より本発明の相変化メモリ素子のリセット電流が小さいということが分かる。また、本発明の相変化メモリ素子のみ考慮すれば、ストレージノードの巨大磁気抵抗効率が高いときにリセット電流が小さくなるということが分かる。
【００７６】
次に、前述した本発明のメモリ素子の製造方法について説明する。
【００７７】
図７を参照すれば、基板４０に素子が形成される活性領域と素子が形成されていないフィールド領域とを設定する。基板４０は、例えば、ｐ型導電性不純物が注入されたシリコン基板で形成できる。前記フィールド領域に素子分離のためのフィールド酸化膜（図示せず）を形成する。基板４０の前記活性領域の所定領域上に、ゲート酸化膜４２とゲート電極４４とを順次に形成する。次いで、ゲート電極４４をマスクとして、前記活性領域に基板４０にドーピングされた不純物と逆の極性の導電性不純物、例えばｎ型不純物をドーピングする。このようにして、ゲート電極４４を挟んで第１及び第２不純物領域Ｓ１、Ｄ１が形成される。第１及び第２不純物領域Ｓ１、Ｄ１は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形態で形成しても良い。第１及び第２不純物領域Ｓ１、Ｄ１のうち一つはソース領域であり、残りの一つはドレイン領域でありうる。これにより、基板４０に電界効果トランジスタが形成される。このような電界効果トランジスタは、スイッチング素子の一つであり、他のスイッチング素子、例えばダイオードなどに代替されても良い。
【００７８】
次に、基板４０上に前記トランジスタを覆う第１層間絶縁層４６を形成した後、第１層間絶縁層４６に第１不純物領域Ｓ１が露出されるコンタクトホール４８を形成する。コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成しても良い。第１層間絶縁層４６上にコンタクトホール４８を満たす導電性物質（図示せず）を積層した後、前記導電性物質の上面を第１層間絶縁層４６が露出されるまで平坦化する。これにより、コンタクトホール４８に導電性プラグ５０が充填される。
【００７９】
次に、図８を参照すれば、第１層間絶縁層４６上に導電性プラグ５０の露出された上面を覆う下部電極６０を形成する。次いで、第１層間絶縁層４６上に下部電極６０を覆う第２層間絶縁層６１を形成する。第２層間絶縁層６１は、第１層間絶縁層４６と同じ物質で形成できる。
【００８０】
次に、図９に示すように、第２層間絶縁層６１に下部電極６０が露出されるビアホ―ルｈ２を形成した後、ビアホ―ルｈ２を下部電極コンタクト層６４で満たす。下部電極コンタクト層６４は、例えばＴｉＮ層あるいはＴｉＡｌＮ層で形成でき、他の導電層で形成しても良い。下部電極コンタクト層６４を形成する過程で、下部電極コンタクト層６４の上面は、必要に応じて凹型または平坦に形成できる。
【００８１】
次に、図１０を参照すれば、第２層間絶縁層６１の上面に下部電極コンタクト層６４の露出された面を覆う第１相変化層５６を形成する。第１相変化層５６は、例えばＧＳＴ層から形成できる。第１相変化層５６上に第１磁性膜５８、非磁性膜５９、及び第２磁性膜６２を順次に形成する。第１及び第２磁性膜５８、６２は、強磁性膜であって、本発明のメモリ素子の説明で記載したように磁性物質膜から形成できる。非磁性膜５９も本発明のメモリ素子の説明で記載した通りである。第１磁性膜５８、非磁性膜５９、及び第２磁性膜６２は、磁気抵抗層を形成する。前記磁気抵抗層は、第１相変化層５６から後述する第２相変化層６６までの厚さの５％〜５０％程度の厚さに形成できるが、例えば１０ｎｍ程度の厚さに形成することができる。したがって、第１及び第２磁性膜５８、６２と非磁性膜５９との厚さは、このような条件を勘案して決定できる。また、前記磁気抵抗層は、前記のように巨大磁気抵抗層で形成しても良いが、トンネル磁気抵抗（ＴＭＲ）層及び超巨大磁気抵抗（ＣＭＲ）層のうちいずれか一つで形成しても良い。
【００８２】
第２磁性膜６２を形成した後、第２磁性膜６２の上面に第２相変化層６６を形成する。第２相変化層６６は、第１相変化層５６と同じ物質層で形成できる。第２相変化層６６は、第１相変化層５６より厚く形成できる。第２相変化層６６の上面には、上部電極６８を形成する。そして、上部電極６８の所定領域上に感光膜パターンＭを形成する。感光膜パターンＭは、ストレージノードが形成される領域を限定する。次いで、感光膜パターンＭをエッチングマスクとして上部電極６８の露出された部分をエッチングする。前記エッチングは、第２層間絶縁層６１が露出されるまで実施する。この結果、図１１に示すように、感光膜パターンＭの回りで第１及び第２相変化層５６、６６、第１及び第２磁性膜５８、６２、非磁性膜５９、上部電極６８が除去され、これらの物質層（膜)は、感光膜パターンＭの下方にのみ残る。前記エッチング後には、感光膜パターンＭを除去する。これにより、第２層間絶縁層６１上に下部電極コンタクト層６４を覆い、磁気抵抗層ＧＭ１を含むストレージノード１００が形成される。
【００８３】
一方、前記ストレージノード１００は、図１２に示したストレージノード２００に代替することができる。
【００８４】
図１２を参照すれば、ストレージノード２００は、下部電極６０の所定領域上に第１相変化層５６、第１磁性膜５８、非磁性膜５９、第２磁性膜６２、及び第２相変化層６６が順次に積層されて形成された積層物ＳＳ１があり、この積層物ＳＳ１の回りの下部電極６０上に絶縁層８０が存在し、絶縁層８０上には、積層物ＳＳ１を覆う上部電極６８が存在する。
【００８５】
このような構成を有するストレージノード２００は、次のような過程によって形成することができる。
【００８６】
具体的に、第１層間絶縁層４６上に下部電極６０を覆う第１相変化層５６、第１磁性膜５８、非磁性膜５９、第２磁性膜６２、及び第２相変化層６６を順次に積層する。第２相変化層６６上に感光膜パターン（図示せず）を形成する。この時、前記感光膜パターンは、下部電極６０上に形成された第２相変化層６６の一部領域を限定するように形成する。このような感光膜パターンをエッチングマスクとして使用して第２相変化層６６の露出された部分をエッチングし、続いて層別にエッチング条件を変更して第２磁性膜６２、非磁性膜５９、第１磁性膜５８、及び第１相変化層５６の順にエッチングする。このように、前記エッチングは、下部電極６０が露出され、前記感光膜パターンの回りで第１相変化層５６、第１磁性膜５８、非磁性膜５９、第２磁性膜６２、及び第２相変化層６６が除去されるまで実施する。前記エッチングが完了した後、前記感光膜パターンを除去する。
【００８７】
これにより、下部電極６０上に、図１２に示すような積層物ＳＳ１が形成される。
【００８８】
前記のように積層物ＳＳ１を形成した後、第１層間絶縁層４６上に下部電極６０と積層物ＳＳ１とを覆う絶縁層８０を積層物ＳＳ１より厚く形成する。次いで絶縁層８０の上面を積層物ＳＳ１が露出されるまで研磨する。前記研磨によって積層物ＳＳ１が露出されれば、研磨された絶縁層８０上に積層物ＳＳ１の露出された部分を覆う上部電極６８を形成する。その後、上部電極６８上に積層物ＳＳ１を覆う感光膜パターン（図示せず）を形成し、これをエッチングマスクとして上部電極６８の露出された部分をエッチングする。このエッチングは、下部電極６０が露出されるまで実施する。このようなエッチング後に前記感光膜パターンを除去する。
【００８９】
これにより、図１２に示すようなストレージノード２００が完成する。図１２のストレージノード２００で、第１磁性膜５８、非磁性膜５９、及び第２磁性膜６２は、磁気抵抗層を形成するが、この磁気抵抗層は、図１０を参照して説明したような厚さ条件を満足し、巨大磁気抵抗層、トンネル磁気抵抗層、及び超巨大磁気抵抗層のうちいずれか一つでありうる。
【００９０】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されなければならない。例えば、当業者ならば、ストレージノードを前述したところと異なって構成することができる。また、第１及び第２磁性膜５８、６２として、前述した磁性物質以外に他の物質を使用することができる。また、第１磁性膜５８を第１相変化層５６の上面全体に形成せず、上面の一部領域上にのみ形成し、上面の残りは、絶縁層で覆うことも可能である。第２磁性膜６２も非磁性膜５９の上面の一部領域上にのみ形成することができる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められなければならない。
【産業上の利用可能性】
【００９１】
本発明は、半導体メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００９２】
【図１】従来技術による相変化メモリ素子のストレージノードとリセット電流が印加される時の変化とを示す断面図である。
【図２】本発明の第１実施形態による磁気抵抗効果を利用した相変化メモリ素子の断面図である。
【図３Ａ】図２の相変化メモリ素子におけるストレージノードを拡大した図面である。
【図３Ｂ】図２の相変化メモリ素子におけるストレージノードを拡大した図面である。
【図４Ａ】図２の相変化メモリ素子におけるスイッチング素子に対するストレージノードの連結位置が異なる場合を示す図面である。
【図４Ｂ】図２の相変化メモリ素子におけるスイッチング素子に対するストレージノードの連結位置が異なる場合を示す図面である。
【図５Ａ】図２の相変化メモリ素子のストレージノードに含まれた磁気抵抗層の履歴特性を示すグラフである。
【図５Ｂ】前記履歴特性と関連して磁気抵抗層中の下部磁性膜の磁気分極の変化を示す断面図である。
【図５Ｃ】前記履歴特性と関連して磁気抵抗層中の下部磁性膜の磁気分極の変化を示す断面図である。
【図６Ａ】図２の相変化メモリ素子の動作方法を示す断面図である。
【図６Ｂ】図２の相変化メモリ素子の動作方法を示す断面図である。
【図７】図２の相変化メモリ素子の製造方法を段階別に示す断面図である。
【図８】図２の相変化メモリ素子の製造方法を段階別に示す断面図である。
【図９】図２の相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１０】図２の相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１１】図２の相変化メモリ素子の製造方法を段階別に示す断面図である。
【図１２】図２の相変化メモリ素子で、ストレージノードの変形例を示す断面図である。
【符号の説明】
【００９３】
４０  基板
４２  ゲート酸化膜
４４  ゲート電極
４６  第１層間絶縁層
４８  コンタクトホール
５０  導電性プラグ
５６  第１相変化層
５８  第１磁性膜
５９  非磁性膜
６０  下部電極
６１  第２層間絶縁層
６２  第２磁性膜
６４  下部電極コンタクト層
６６  第２相変化層
６８  上部電極
７０  非晶質領域
８０  絶縁層
１００、２００  ストレージノード
Ｇ１、Ｇ２  第１及び第２グラフ
ＧＭ１  磁気抵抗層
ｈ２  ビアホ―ル
Ｈ１ｃ、Ｈ２ｃ  保磁力
Ｉｒｅｓｅｔ  リセット電流パルス
Ｓ１、Ｄ１  第１及び第２不純物領域
ＳＳ１  積層物
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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