(57)【要約】【課題】本発明はゲートラインとデータライン間に、または薄膜トランジスタの電極間から発生されるショート不良を容易にリペアできるようにした平板表示装置及びその製造方法に関する。【解決手段】本発明に係る平板表示装置は、互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記ゲートラインは前記データラインとの交差部に該当する一部分から少なくとも二つ以上に分離される。【選択図】図７
2007183529.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記ゲートラインは前記データラインとの交差部に該当する一部分から少なくとも二つ以上に分離されることを特徴とする平板表示装置。
【請求項２】
前記ゲートライン及び前記ゲート電極はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項１に記載の平板表示装置。
【請求項３】
前記二つ以上に分離されたゲートラインのうち、前記データラインとショートされたラインは断線されることを特徴とする請求項１に記載の平板表示装置。
【請求項４】
互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記薄膜トランジスタのソース電極は前記チャンネル部と離隔された部分から少なくとも二つ以上に分離されることを特徴とする平板表示装置。
【請求項５】
前記ゲートライン及び前記ゲート電極はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項４に記載の平板表示装置。
【請求項６】
前記少なくとも二つ以上に分離されたソース電極が前記チャンネル部上で前記ゲート電極と重畳されることを特徴とする請求項４に記載の平板表示装置。
【請求項７】
前記二つ以上に分離されたソース電極のうち、前記ゲート電極とショートされた電極は断線されることを特徴とする請求項４に記載の平板表示装置。
【請求項８】
互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記ゲートラインは前記データラインとの交差部から少なくとも二つ以上に分離され、前記薄膜トランジスタのソース電極は前記チャンネル部と離隔された部分から少なくとも二つ以上に分離されることを特徴とする平板表示装置。
【請求項９】
前記ゲートライン及び前記ゲート電極はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項８に記載の平板表示装置。
【請求項１０】
前記二つ以上に分離されたゲートラインのうち、前記データラインとショートされたラインは断線されることを特徴とする請求項８に記載の平板表示装置。
【請求項１１】
前記少なくとも二つ以上に分離されたソース電極が前記チャンネル部上で前記ゲート電極と重畳されることを特徴とする請求項８に記載の平板表示装置。
【請求項１２】
前記二つ以上に分離されたソース電極のうち、前記ゲート電極とショートされた電極は断線されることを特徴とする請求項８に記載の平板表示装置。
【請求項１３】
互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記データラインは前記ゲートラインとの交差部に該当する一部分から少なくとも二つ以上に分離されることを特徴とする平板表示装置。
【請求項１４】
前記ゲートライン及び前記ゲート電極はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項１３に記載の平板表示装置。
【請求項１５】
前記二つ以上に分離されたデータラインのうち、前記ゲートラインとショートされたラインは断線されることを特徴とする請求項１３に記載の平板表示装置。
【請求項１６】
互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記薄膜トランジスタのドレイン電極は前記チャンネル部上で少なくとも二つ以上に分離されることを特徴とする平板表示装置。
【請求項１７】
前記ゲートライン及び前記ゲート電極はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項１６に記載の平板表示装置。
【請求項１８】
前記二つ以上に分離されたドレイン電極のうち、前記ゲート電極とショートされた電極は断線されることを特徴とする請求項１６に記載の平板表示装置。
【請求項１９】
前記薄膜トランジスタのソース電極は前記少なくとも二つ以上に分離されたドレイン電極と交互に配置されるように、少なくとも二つ以上に分離されることを特徴とする請求項１６に記載の平板表示装置。
【請求項２０】
前記薄膜トランジスタのソース電極は前記チャンネル部上で少なくとも二つ以上に分離され、前記分離されたドレイン電極は前記分離された二つのソース電極間で前記チャンネル部上に配置されることを特徴とする請求項１６に記載の平板表示装置。
【請求項２１】
一部分から少なくとも二つ以上に分離されたゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記二つ以上に分離されたゲートラインの一部と交差されるデータライン、前記データラインに連結された前記薄膜トランジスタのソース電極、前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群及び前記薄膜トランジスタの半導体チャンネル部を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする平板表示装置の製造方法。
【請求項２２】
前記第１の導電パターン群はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項２１に記載の平板表示装置の製造方法。
【請求項２３】
前記二つ以上に分離されたゲートラインと前記データライン間のショート可否を判定するためのショート検査を実施する段階を更に含むことを特徴とする請求項２１に記載の平板表示装置の製造方法。
【請求項２４】
前記二つ以上に分離されたゲートラインのうち、前記データラインとショートされたゲートラインの一部にレーザーを照射し、前記ショートされたゲートラインの一部を断線させる段階を更に含むことを特徴とする請求項２３に記載の平板表示装置の製造方法。
【請求項２５】
前記ショートされたゲートラインの一部を断線させる段階は前記データラインとショートされたゲートライン上の両支店に前記レーザーを照射する段階を更に含むことを特徴とする請求項２４に記載の平板表示装置の製造方法。
【請求項２６】
ゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインと交差されるデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、前記ソース電極から少なくとも二つ以上に分離され、前記半導体チャンネル部の方に伸張される分離されたソース電極部、及び前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする平板表示装置の製造方法。
【請求項２７】
前記第１の導電パターン群はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項２６に記載の平板表示装置の製造方法。
【請求項２８】
前記二つ以上に分離されたソース電極部と前記ゲートライン間のショート可否を判定するためのショート検査を実施する段階を含むことを特徴とする請求項２６に記載の平板表示装置の製造方法。
【請求項２９】
前記二つ以上に分離されたソース電極部のうち、前記ゲート電極とショートされたソース電極部にレーザーを照射し、前記ショートされたソース電極部を断線させる段階を更に含むことを特徴とする請求項２８に記載の平板表示装置の製造方法。
【請求項３０】
前記ショートされたソース電極部を断線させる段階は前記ゲート電極とショートされたソース電極部上の両支店に前記レーザーを照射する段階を更に含むことを特徴とする請求項２８に記載の平板表示装置の製造方法。
【請求項３１】
一部分から少なくとも二つ以上に分離されたゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインの分離された一部分と交差されるデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、前記ソース電極から少なくとも二つ以上に分離され、前記半導体チャンネル部の方に伸張される分離されたソース電極部、及び前記分離されたソース電極部の間に配置される前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする平板表示装置の製造方法。
【請求項３２】
前記第１の導電パターン群はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項３１に記載の平板表示装置の製造方法。
【請求項３３】
前記二つ以上に分離されたゲートライン及び前記データライン間のショート可否と、前記二つ以上に分離されたソース電極部及び前記ゲート電極間のショート可否とを判定するためのショート検査を実施する段階を更に含むことを特徴とする請求項３２に記載の平板表示装置の製造方法。
【請求項３４】
前記二つ以上に分離されたソース電極部のうち、前記ゲート電極とショートされたソース電極部にレーザーを照射し、前記ショートされたソース電極部を断線させる段階を更に含むことを特徴とする請求項３３に記載の平板表示装置の製造方法。
【請求項３５】
ゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインと交差される一部分から少なくとも二つ以上に分離されたデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、及び前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする平板表示装置の製造方法。
【請求項３６】
前記第１の導電パターン群はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項３５に記載の平板表示装置の製造方法。
【請求項３７】
前記交差部から二つ以上に分離されたデータラインと前記ゲートライン間のショート可否を判定するためのショート検査を実施する段階を更に含むことを特徴とする請求項３５に記載の平板表示装置の製造方法。
【請求項３８】
前記交差部から二つ以上に分離されたデータラインのうち、前記ゲートラインとショートされたラインにレーザーを照射し、前記ショートされたラインを断線させる段階を更に含むことを特徴とする請求項３７に記載の平板表示装置の製造方法。
【請求項３９】
ゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインと交差されるデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、及び少なくとも二つ以上に分離された前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする平板表示装置の製造方法。
【請求項４０】
前記第１の導電パターン群はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含むことを特徴とする請求項３９に記載の平板表示装置の製造方法。
【請求項４１】
前記二つ以上に分離されたドレイン電極と前記ゲート電極間のショート可否を判定するためのショート検査を実施する段階を更に含むことを特徴とする請求項３９に記載の平板表示装置の製造方法。
【請求項４２】
前記二つ以上に分離されたドレイン電極のうち、前記ゲート電極とショートされたドレイン電極にレーザーを照射し、前記ショートされたドレイン電極を断線させる段階を更に含むことを特徴とする請求項４１に記載の平板表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は平板表示装置に関し、特に、ゲートラインとデータライン間に、または薄膜トランジスタの電極間に発生されるショート不良を容易にリペアできるようにした平板表示装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は電界を用いて誘電異方性を有する液晶の光透過率を調節することにより画像を表示する。この液晶表示装置は画素マトリクスを有する液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
【０００３】
具体的に、液晶表示装置は図１に示すように、画素マトリクスを有する液晶パネル１０と、液晶パネル１０のゲートライン２を駆動するためのゲートドライバ１２と、液晶パネル１０のデータライン４を駆動するためのデータドライバ１４と、ゲートドライバ１２とデータドライバ１４を制御するためのタイミングコントローラ１６とを備える。
【０００４】
液晶パネル１０はゲートライン２とデータライン４との交差に定義される領域毎に形成された画素に構成された画素マトリクスを備える。画素の各々はデータ信号に応じて光透過量を調節する液晶セルＣｌｃと、液晶セルＣｌｃを駆動するための薄膜トランジスタ６とを備える。
【０００５】
薄膜トランジスタ６はゲートライン２のスキャン信号に応じてデータライン４からのデータ信号を液晶セルＣｌｃに供給する。
【０００６】
液晶セルＣｌｃはデータ信号に応じて液晶の配列状態を可変させ、光透過率を調節することにより階調を表現する。
【０００７】
ゲートドライバ１４はタイミングコントローラ１６からの制御信号に応じてゲートライン２にスキャン信号を順次供給する。
【０００８】
データドライバ１４はタイミングコントローラ１６からのデジタルデータをアナログ入力信号に変換し、データライン４に供給する。
【０００９】
タイミングコントローラ１６はゲートドライバ１２及びデータドライバ１４を制御する制御信号を供給すると共に、データドライバ１４にデジタルデータを供給する。
【００１０】
図２及び図３はゲートライン２とデータライン４の交差部と薄膜トランジスタ６とを詳細に示す平面図及び断面図である。
【００１１】
図２及び図３を参照すると、薄膜トランジスタ６はゲートライン２と接続されたゲート電極２６、データライン４と接続されたソース電極２２、画素電極２８と接続されたドレイン電極２４を備える。
【００１２】
このような薄膜トランジスタ６、ゲートライン２とデータライン４等の信号配線及び画素電極２８はフォトリソグラフィ工程、エッチング工程、洗浄工程等を各々含む複数のマスク工程を通じて形成される。
【００１３】
ゲートライン２及びゲート電極２６はＡｌＮｄ等のようなアルミニウム系金属または銅金属からなる。特に、良好な電気的特性のため、抵抗の小さな銅金属等のような低抵抗金属が好ましい。
【００１４】
しかし、ゲートライン２及びゲート電極２６が銅金属等のような低抵抗金属からなる場合、銅金属を含む低抵抗金属の上部に異物が固着されてしまうと、他の金属に比べ、洗浄工程において洗浄がよく成されなくなる。
【００１５】
ゲートライン２及びゲート電極２６の上部には、ゲートライン２及びゲート電極２６とデータライン４との絶縁のため、ＳｉＮｘからなるゲート絶縁膜３が形成される。このようなＳｉＮｘ内からゲートライン２及びゲート電極２６をなす銅が拡散されやすい。従って、異物または銅の拡散により、図２及び図３のように、ゲートライン２とデータライン４間に第１のショート不良部Ａが発生し、ゲート電極２６とソース電極２２間に第２のショート不良部Ｂが発生する。
【００１６】
第１のショート不良部Ａはゲートライン２を異常に駆動させる原因として作用することにより、完成された液晶パネルに黒い縦線を発生させる。
【００１７】
第２のショート不良部Ｂが発生された場合、リペア工程において、第２のショート不良部Ｂによりショートされたソース電極２２及びドレイン電極２４をレーザーの照射により断線させ、それに該当する画素を暗点化する。
【００１８】
第１及び第２のショート不良部Ａ、Ｂの発生を低減させるために、ゲートライン２及びゲート電極２６の形成後に異物を除去するための複数の洗浄工程を追加する方法がある。このような複数の洗浄工程の追加は、平板表示装置の製造工程を複雑にし、製造時間を遅延させるという問題点を有する。
【００１９】
なによりも、前記のようなショート不良Ａ、Ｂは平板表示装置の量産率と生産力とを低下させるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従って、本発明の目的は、ゲートラインとデータライン間に、または、薄膜トランジスタの電極間から発生されるショート不良を容易にリペアできる平板表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明の実施形態に係る平板表示装置は、互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記ゲートラインは前記データラインとの交差部に該当する一部分から少なくとも二つ以上に分離される。
【００２２】
前記ゲートライン及び前記ゲート電極はアルミニウム、銅、クロム及びネオジウムのうち、少なくとも一つを含む。
【００２３】
前記二つ以上に分離されたゲートラインのうち、前記データラインとショートされたラインは断線される。
【００２４】
本発明の他の実施形態に係る平板表示装置は、互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記薄膜トランジスタのソース電極は前記チャンネル部と離隔された部分から少なくとも二つ以上に分離される。
【００２５】
本発明の他の実施形態に係る平板表示装置は、互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記ゲートラインは前記データラインとの交差部から少なくとも二つ以上に分離され、前記薄膜トランジスタのソース電極は前記チャンネル部と離隔された部分から少なくとも二つ以上に分離される。
【００２６】
本発明の他の実施形態に係る平板表示装置は、互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記データラインは前記ゲートラインとの交差部に該当する一部分から少なくとも二つ以上に分離される。
【００２７】
本発明の他の実施形態に係る平板表示装置は、互いに交差して画素領域を定義するゲートライン及びデータライン；前記画素領域に形成された画素電極；及び前記ゲートラインに接続されたゲート電極、前記データラインに接続されたソース電極、前記画素電極に接続されたドレイン電極及び半導体チャンネル部を有する薄膜トランジスタを備え；前記薄膜トランジスタのドレイン電極は前記チャンネル部上で少なくとも二つ以上に分離される。
【００２８】
本発明の実施形態に係る平板表示装置の製造方法は、少なくとも二つ以上に分離されたゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記二つ以上に分離されたゲートラインの一部と交差されるデータライン、前記データラインに連結された前記薄膜トランジスタのソース電極、前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群及び前記薄膜トランジスタの半導体チャンネル部を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含む。
【００２９】
本発明の他の実施形態に係る平板表示装置の製造方法は、ゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインの分離された一部分と交差されるデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、前記ソース電極から少なくとも二つ以上に分離され、前記半導体チャンネル部の方に伸張される分離されたソース電極部、及び前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含む。
【００３０】
本発明の実施形態に係る平板表示装置の製造方法は、少なくとも二つ以上に分離されたゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインと交差された一部分と交差されるデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、前記ソース電極から少なくとも二つ以上に分離され、前記半導体チャンネル部の方に伸張される分離されたソース電極部、及び前記分離されたソース電極部の間に配置される前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含む。
【００３１】
本発明の実施形態に係る平板表示装置の製造方法は、ゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインと交差される一部分から少なくとも二つ以上に分離されたデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、及び前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含む。
【００３２】
本発明の実施形態に係る平板表示装置の製造方法は、ゲートラインと前記ゲートラインに連結された薄膜トランジスタのゲート電極とを含んだ第１の導電パターン群を基板上に形成する段階；前記第１の導電パターン群を覆うようにゲート絶縁膜を形成する段階；前記薄膜トランジスタの半導体チャンネル部を形成し、前記ゲートラインと交差されるデータライン、前記データラインに連結される前記薄膜トランジスタのソース電極、及び少なくとも二つ以上に分離された前記薄膜トランジスタのドレイン電極を含む第２の導電パターン群を形成する段階；前記ゲート絶縁膜及び前記薄膜トランジスタを覆い、前記ドレイン電極を露出させる第１接触ホールを含む保護膜を形成する段階；及び前記第１接触ホールを通じて前記ドレイン電極と接続される画素電極を形成する段階を含む。
【発明の効果】
【００３３】
本発明はゲートラインとデータライン間に、または、薄膜トランジスタの電極間から発生されるショート不良を容易にリペアできる。
【発明を実施するための最良の形態】
【００３４】
前記目的の外、本発明の他の目的及び特徴は添付された図面を参照した実施形態についての説明を通じて明らかに表れる。
【００３５】
以下、本発明の好ましい実施形態を図４ないし図１６Ｂを参照し、詳細に説明する。
【００３６】
本発明の実施形態に係る液晶表示装置は、電界を用いて誘電異方性を有する液晶の光透過率を調節することにより画像を表示する。このために、液晶表示装置は画素マトリクスを有する液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
【００３７】
この液晶表示装置は、図４に示すように、画素マトリクスを有する液晶パネル１１０と、液晶パネル１１０のゲートライン１０２を駆動するためのゲートドライバ１１２と、液晶パネル１１０のデータライン１０４を駆動するためのデータドライバ１１４と、ゲートドライバ１１２とデータドライバ１１４を制御するためのタイミングコントローラ１１６とを備える。
【００３８】
液晶パネル１１０はゲートライン１０２とデータライン１０４との交差に定義される領域毎に形成された画素で構成された画素マトリクスを備える。画素の各々はデータ信号に応じて光透過量を調節する液晶セルＣｌｃと、液晶セルＣｌｃを駆動するための薄膜トランジスタ１０６とを備える。薄膜トランジスタ１０６はゲートライン１０２のスキャン信号に応じてデータライン１０４からのデータ信号を液晶セルＣｌｃに供給する。液晶セルＣｌｃはデータ信号に応じて液晶の配列状態を可変させ、光透過率を調節することにより階調を具現する。
【００３９】
ゲートドライバ１１２はタイミングコントローラ１１６からの制御信号に応じてゲートライン１０２にスキャン信号を順次供給する。
【００４０】
データドライバ１１４はタイミングコントローラ１１８からのデジタルデータをアナログ入力信号に変換し、データライン１０４に供給する。
【００４１】
タイミングコントローラ１１８はゲートドライバ１１２及びデータドライバ１１４を制御する制御信号を供給すると共に、データドライバ１１４にデジタルデータを供給する。
【００４２】
図５及び図６は、ゲートライン１０２とデータライン１０４の交差部と薄膜トランジスタ１０６とを詳細に示す平面図及び断面図である。
【００４３】
図５及び図６を参照すると、薄膜トランジスタ１０６はゲートライン１０２と接続されたゲート電極１２６、データライン１０４と接続されたソース電極１２２、画素電極１２８と接続されたドレイン電極１２４を備える。
【００４４】
ゲートライン１０２及びゲート電極１２６はＡｌＮｄ等のようなアルミニウム系金属または銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ネオジウム（Ｎｄ）等のような低抵抗金属からなる。このうち、本発明は良好な電気的特性のため、ゲートライン１０２、ゲート電極１２６及びゲートパッド等のゲート金属を銅のような低抵抗金属に形成する。しかしながら、低抵抗金属は異物やゲート絶縁膜に拡散されやすく、その結果、図５及び図６のように、ゲートライン１０２とデータライン１０４間に、またはゲート電極１２６とソース電極１２２間にショート不良部Ｃ、Ｄが発生される可能性がある。
【００４５】
前述のショート不良の問題をリペア工程において解決するために、本発明に係るゲートライン１０２はデータライン１０４との交差部から少なくとも二つ以上に分離される。
【００４６】
図５及び図６は、データライン１０４との交差部からゲートライン１０２が第１及び第２のゲートライン１０２ａ、１０２ｂの二つに分離された例を示したが、三つ以上に分離されることも可能である。
【００４７】
図５及び図６において、本発明に係るゲートライン１０２はデータライン１０４との交差部から分離された第１及び第２のゲートライン１０２ａ、１０２ｂ及びデータライン１０４と交差されていない非交差部から第１及び第２のゲートライン１０２ａ、１０２ｂが併合される第３のゲートライン１０２ｃを含む。
【００４８】
データライン１０４との交差部から分離された第１及び第２のゲートライン１０２ａ、１０２ｂのうち、何れか一つは他ラインからショートが発生され、リペア工程においてその他ラインが断線される際、電流パスを形成してリペアが容易になるように、パネルに予め形成されたダミーゲートラインの役割をする。換言すると、分離された第１及び第２のゲートライン１０２ａまたは１０２ｂのうち、何れか一つがデータライン１０４とショートされ、レーザーの照射により、そのショート不良部Ｃが断線されても、他のゲートライン１０２ｂまたは１０２ａにより、薄膜トランジスタ１０６のゲート電極１２２にゲート信号が正常的に供給されることができる。
【００４９】
図７及び図８を結び付けて、本発明の第１の実施形態に係るリペア工程について詳細に説明する。ここで、リペア工程は第１のゲートライン１０２ａとデータライン１０４間から発生される第１のショート不良部Ｃに対して実施されると仮定する。
【００５０】
第１のショート不良部Ｃが発生される場合、第１のショート不良部Ｃと接続された第１のゲートライン１０２ａの両側にレーザーを照射する。ここで、レーザーはショートされたデータライン１０４との重畳部を介して離隔された第１のゲートライン１０２ａの二箇所に照射され、当該位置から第１のゲートライン１０２ａを断線させる。
【００５１】
前記二箇所のレーザーの照射部Ｒにレーザーを照射すると、第１のゲートライン１０２ａが第３のゲートライン１０２ｃ及びゲート電極１２６から断線され、第１のショート不良部Ｃが第３のゲートライン１０２ｃ及びゲート電極１２６から電気的に分離される。
【００５２】
反面、第２のゲートライン１０２ｂと第３のゲートライン１０２ｃは電気的に連結されている。従って、スキャン信号は第２のゲートライン１０２ｂと第３のゲートライン１０２ｃとを経由して薄膜トランジスタ１０６のゲート電極１２６に供給される。
【００５３】
本発明の実施形態に係るソース電極１２２は、ゲート電極１２６と非重畳され、薄膜トランジスタ１０６のチャンネル部１３０と離隔された部分から少なくとも二つ以上に分離される。
【００５４】
図５及び図６は、ソース電極１２２がゲート電極１２６と重畳部分の前の非重畳部分から第２及び第３のソース電極１２２ａ、１２２ｂが二つに分離された例を示したが、三つ以上に分離されることも可能である。
【００５５】
図５及び図６において、第２及び第３のソース電極１２２ａ、１２２ｂの下段部はゲート電極１２６との非重畳部分において第１のソース電極１２２ｃから分離される。そして、第２及び第３のソース電極１２２ａ、１２２ｂの中間部と上段部は、所定の離隔距離を置いてゲート電極１２６と各々重畳される。このような第２及び第３のソース電極１２２ａ、１２２ｂは第１のソース電極１２２ｃを経由してデータライン１０４から画素データの供給を受ける。
【００５６】
一方、ゲート電極１２６との重畳部分から互いに離隔された第２及び第３のソース電極１２２ａ、１２２ｂ間には、ドレイン電極１２４の一段が位置する。ドレイン電極１２４の他段はコンタクトホール１２０を通じて画素電極１２８と電気的に接続される。ゲート電極１２６との重畳部において、ドレイン電極１２４と第２及び第３のソース電極１２２ａ、１２２ｂの下には活性層１３１及びオーミック接触層１３３を含む半導体パターン１３５が形成される。従って、ドレイン電極１２４と分離されたソース電極１２２ａ、１２２ｂ間には、ゲート電極１２６に印加されるゲート電圧に応じて活性化される薄膜トランジスタ１０６のチャンネル部１３０が存在する。
【００５７】
第１のソース電極１２２ｃとゲート電極１２６との間には、第２及び第３のソース電極１２２ａ、１２２ｂを分離させ、ゲート絶縁膜１０３を露出させるためのホールＨが形成される。このようなホールＨにより、第１のソース電極１２２ｃは薄膜トランジスタ１０６のチャンネル部１３０から離隔される。即ち、第１のソース電極１２２ｃはゲート電極１２６と重畳されない。従って、第１のソース電極１２２ｃはゲート電極１２６と電気的にショートされない。
【００５８】
第２及び第３のソース電極１２２ａ、１２２ｂのうち、何れか一つはゲート電極１２６とソース電極１２２との間から発生される電気的ショートを解決するためのリペア工程においてダミー電極の役割をする。
【００５９】
図７及び図８を結び付けて、本発明の第２の実施形態に係るリペア工程について詳細に説明する。ここで、リペア工程は第２のショート不良部Ｄ、即ち、第２のソース電極１２２ａとゲート電極１２６との間から発生された電気的ショート部分に対して実施されると仮定する。
【００６０】
第２のショート不良部Ｄが発生される場合、第２のショート不良部Ｄを介して位置する二箇所のレーザーの照射部Ｒから第２のソース電極１２２ａにレーザーが照射される。
【００６１】
第２のソース電極１２２ａ上に存在する二箇所のレーザーの照射部Ｒにレーザーが照射されると、第２のソース電極１２２ａが第１のソース電極１２２ｃから断線される。ここで、二箇所のレーザーの照射部Ｒのうちの一つは、ゲート電極１２６との非重畳部分において、そしてホールＨと隣接した部分において第２のソース電極１２２ａ上に位置しなければならない。この位置のみでレーザー断線を実施しても、第２のショート不良部Ｄが発生した第２のソース電極１２２ａが第１のソース電極１２２ｃから分離されることができる。
【００６２】
反面、ゲート電極１２６と電気的にショートされていない第３のソース電極１２２ｂは第１のソース電極１２２ｃに電気的に接続されている。従って、ゲート電極１２６と電気的にショートされた第２のソース電極１２２ａが第１のソース電極１２２ｃから分離されても、第３のソース電極１２２ｂに画素データが供給されることができる。即ち、リペア工程において、ゲート電極とソース電極がショートされた画素は暗点化されなく、正常に動作可能である。
【００６３】
図９乃至図１６Ｂは、本発明の実施形態に係る薄膜トランジスタアレイ基板の製造方法を段階的に説明するための図面である。
【００６４】
図９を参照すると、本発明の実施形態に係る薄膜トランジスタアレイ基板の製造工程は、配線形成工程Ｓ１、ショート検査工程Ｓ２及びショートパターン断線工程Ｓ３の３段階に区分される。
【００６５】
配線形成工程Ｓ１は、ガラス等の透明絶縁物質からなる下部基板上に、マスクを用いた複数のフォトリソグラフィ工程及びエッチング工程を通じて、ゲートライン、データライン等の配線を形成する段階である。本発明の配線形成工程はマスクの数とは関係ない。
【００６６】
ショート検査工程Ｓ２は、配線形成工程Ｓ１後、各配線を外部回路に連結して配線のショート及び断線を検査するＭＰＳ検査及び最終外観検査を通じてショートされた部分を検査するための工程である。
【００６７】
ショートパターン断線工程Ｓ３は、ショート検査工程Ｓ２後に把握されたショート不良部にレーザーを照射し、ショート不良部を断線させることにより、薄膜トランジスタアレイ基板をリペアする工程である。
【００６８】
４マスク工程を、例えば配線形成工程Ｓ１を詳細にすると、図１０Ａ乃至図１５Ｂに示した通りである。
【００６９】
図１０Ａ及び図１０Ｂを参照すると、第１のマスク工程を用いて下部基板１０１上に第１乃至第３のゲートライン１０２ａ、１０２ｂ、１０２ｃと、ゲート電極１２６を含む第１の導電パターン群が形成される。
【００７０】
第１の導電パターン群の形成工程を図１１Ａ乃至図１１Ｃを参照して詳細に説明すると、下部基板１０１上にスパッタリング方法等の増着方法を通じてゲート金属層２０１が形成される。以後、ゲート金属層２０１の上部にはフォトレジスト２１９が全面形成される。そして、下部基板１０１の上部に第１のマスク３０１が整列される。
【００７１】
第１のマスク３０１は紫外線を透過させる透過領域Ｐ１と、紫外線を遮る遮断領域Ｐ３とを備える。
【００７２】
このような第１のマスク３０１を用いてフォトレジスト２１９を露光及び現像することにより、遮断領域Ｐ３に対応する部分にフォトレジストパターン２０３が形成される。このフォトレジストパターン２０３を用いたエッチング工程でゲート金属層２０１がパターニングされることにより、図１１ｂに示すように、第１の導電パターン群が形成される。ここで、ゲート金属層２０１は銅金属のような低抵抗金属を含むことを特徴とする。
【００７３】
以後、図１１Ｃに示すように、ストリップ工程を通じてフォトレジストパターン２０３を除去する。
【００７４】
図１２Ａ及び図１２Ｂを参照すると、第１の導電パターン群が形成された下部基板１０１上にゲート絶縁膜１０３が形成され、第２のマスクを用いてゲート絶縁膜１０３上にデータライン１０４、第１乃至第３のソース電極１２２ｃ、１２２ａ、１２２ｂ、ドレイン電極１２４を含む第２の導電パターン群と、ホールＨと、活性層１３１及びオーミック接触層１３３を含む半導体パターン１３５が形成される。
【００７５】
ゲート絶縁膜１０３、第２の導電パターン群、ホールＨ、半導体パターン１３５の形成過程を、図１３Ａ乃至図１３Ｄを参照して詳細に説明すると、第１の導電パターン群が形成された下部基板１０１上に、ＰＥＣＶＤ、スパッタリング等の増着方法を通じて、ゲート絶縁膜１０３、非晶質シリコン層２１１、ｎ＋非晶質シリコン層２１３、そしてソース/ドレイン金属層２１７が順次形成される。ここで、ゲート絶縁膜１０３の材料としては、酸化シリコンＳｉＯｘまたは窒化シリコンＳｉＮｘ等の無機絶縁物質が用いられる。
【００７６】
その次、ソース/ドレイン金属層２１７上にフォトレジスト２１９を形成した後、第２のマスク３０３が下部基板１０１の上部に整列される。第２のマスク３０３は紫外線を露出させる透過領域Ｐ１と、紫外線の一部を透過させる部分透過領域Ｐ２と、紫外線を遮る遮断領域Ｐ３とを備える。第２のマスク基板３０３の部分透過領域Ｐ２は回折露光部または半透過部を備えることにより、紫外線の一部のみを透過させる。
【００７７】
このような第２のマスク３０３を用いてフォトレジスト２１９を露光した後に現象することにより、第２のマスク３０３の遮断領域Ｐ３と部分透過領域Ｐ２に対応する部分に、図１３Ｂに示すように、段差を有するフォトレジストパターン２２３が形成される。即ち、部分透過領域Ｐ２に形成された第２のフォトレジストパターン２２３ｂは遮断領域Ｐ３に形成された第１のフォトレジストパターン２２３ａより低い高さを有するようになる。
【００７８】
このようなフォトレジストパターン２２３を用いて露出されたソース/ドレイン金属層２１７と、露出されたソース/ドレイン金属層２１７の下部のｎ＋非晶質シリコン層２３１及び非晶質シリコン層２１１を順次エッチングして除去する。フォトレジストパターン２２３を用いてソース/ドレイン金属層２１７、ｎ＋非晶質シリコン層２３１及び非晶質シリコン層２１１を順次除去すると、図１３Ｂに示すように、データライン１０４、半導体パターン１３５、ホールＨが形成される。
【００７９】
その次、気体プラズマを用いたアッシング工程でフォトレジストパターン２２３をアッシングすることにより、図１３Ｃに示すように、第１のフォトレジストパターン２２３ａは薄くなり、第２のフォトレジストパターン２２３ｂは除去される。そして、図１３Ｃに示すように、アッシングされた第１のフォトレジストパターン２２３ａを用いたエッチング工程でフォトレジストパターン２２３のアッシング工程後、露出されたソース/ドレイン金属層２１７とその下部のオーミック接触層１３３とが除去され、ソース電極１２２とドレイン電極１２４がパターニングされ、チャンネル部１３０が形成される。
【００８０】
以後、図１３Ｄのように、残ったフォトレジストパターン２２３をストリップ工程を通じて除去する。
【００８１】
図１４Ａ及び図１４Ｂを参照すると、第２の導電パターン群、ホールＨ、半導体パターン１３５が形成されたゲート絶縁膜１０３上に、第３のマスク工程を用いて接触ホール１２０を含む保護膜１０５が形成される。
【００８２】
第３のマスク工程を詳細にすると、第２の導電パターン群、ホールＨ、半導体パターン１３５が形成されたゲート絶縁膜１０３上に、ＰＥＣＶＤ等の増着方法で保護膜１０５が全面形成される。続いて、保護膜１０５が第３のマスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることにより、接触ホール１２０が形成される。接触ホール１２０は保護膜１０５を貫通してドレイン電極１２４を露出させる。
【００８３】
このような保護膜１０５の材料としては、ゲート絶縁膜１０３のような無機絶縁物質や、誘電常数の小さなアクリル系有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が用いられる。
【００８４】
図１５Ａ及び図１５Ｂを参照すると、接触ホール１２０を含む保護膜１０５上に第４のマスクを用いて画素電極１２８が形成される。
【００８５】
第４のマスク工程を詳細にすると、接触ホール１２０を含む保護膜１０５上にスパッタリング等の増着方法で透明導電膜が増着される。続いて、第４のマスクを用いたフォトリソグラフィ工程とエッチング工程とを通じて透明導電膜がパターニングされることにより、画素電極１２８が形成される。画素電極１２８は接触ホール１２０を通じてドレイン電極１２４と電気的に接続される。ここで、透明導電膜２２０の材料としては、インジウムチンオキサイド（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、チンオキサイド（Ｔｉｎ  Ｏｘｉｄｅ：ＴＯ）、インジウムチンジンクオキサイド（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＴＺＯ）及びインジウムジンクオキサイド（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）のうち、何れか一つが用いられる。
【００８６】
前述のような配線形成工程Ｓ１が完了されると、ショート検査Ｓ２を通じてショートされた配線を確認した後、図１６Ａ及び図１６Ｂに示すように、ショート不良部Ｃ、Ｄをレーザーで断線させる。
【００８７】
図１６Ａ及び図１６Ｂについての詳細な説明は図７及び図８についての説明と同一であるので、省略する。
【００８８】
このように、本発明に係る平板表示装置の製造方法は、レーザーの照射によりショート不良部Ｃ、Ｄを断線させることにより、従来のショート不良部の発生を低減させるため、ゲートライン及びゲート電極の形成後、異物を除去するために複数の洗浄工程を追加する必要がないため、平板表示装置の製造工程が単純になり、製造時間が短縮される。
【００８９】
本発明の実施形態に係る平板表示装置及びその製造方法は、液晶の駆動を水平電界により制御する水平電界型平板表示装置及び液晶の駆動を垂直電界により制御する垂直電界型平板表示装置の両方に適用させることができる。
【００９０】
前述のように、本発明に係るゲートラインとデータラインとが交差する部分から、前記ゲートラインは少なくとも二つ以上に分離される。
【００９１】
少なくとも二つ以上に分離されたゲートラインは、ゲートラインとデータラインとの間に発生されるショート不良率を減少させることができる。尚、少なくとも二つ以上に分離されたゲートラインのうち、何れか一つがデータラインと第１のショート不良部を発生させても、レーザーの照射により第１のショート不良部を断線させることにより、第１のショート不良部が薄膜トランジスタの駆動に影響を及ぼさない。
【００９２】
また、本発明は第１のショート不良部を断線させることにより、第１のショート不良部により、一つのゲートラインが非正常的に駆動して、黒い縦線が発生される問題を解消させることができる。
【００９３】
そして、本発明に係るソース電極は、ゲート電極と非重畳され、薄膜トランジスタのチャンネル部と離隔された部分から、少なくとも二つ以上に分離される。少なくとも二つ以上に分離されたソース電極は、前記ゲート電極と重畳されると共に、前記チャンネル部と連結される。
【００９４】
少なくとも二つ以上に分離されたソース電極は、ゲート電極とソース電極との間に発生するショート不良率を減少させることができる。尚、少なくとも二つ以上に分離されたソース電極のうち、何れか一つがゲート電極と第２のショート不良部を発生させても、レーザーの照射により、第２のショート不良部を断線させることができる。
【００９５】
前述のようなレーザーの照射により、第２のショート不良部を断線させる際、第１のソース電極がチャンネル部と離隔して形成されることにより、チャンネル部にレーザーを照射しても第１のソース電極が損傷されないため、レーザーのリペアが容易である。
【００９６】
そして、第２のショート不良部が断線されても、ゲート電極とショートされなく、第１のソース電極に接続された他のソース電極が存在するため、薄膜トランジスタは正常的に駆動される。即ち、レーザーの照射を通じて薄膜トランジスタのリペアが成されても、画素が暗点化されない。
【００９７】
このように、本発明はレーザーの照射を通じてショート不良部を断線させることができるため、薄膜トランジスタアレイ基板のリペアが容易であり、追加洗浄工程及び暗点化の過程なしに、レーザーの照射だけで薄膜トランジスタアレイ基板を良品に転換可能であるため、平板表示装置の量産率及び生産力を増大させることができる。
【００９８】
図１７Ａ及び図１７Ｂは、本発明の第２の実施形態に係る薄膜トランジスタアレイ基板を示す平面図及び断面図である。
【００９９】
図１７Ａ及び図１７Ｂにおいて、前述の実施形態と実質的に同一な構成要素に対しては同一な図面符号をつけ、それについての詳細な説明は省略する。
【０１００】
図１７Ａ及び図１７Ｂを参照すると、データライン２０４はゲートライン１０２との交差部と、それと近接した非交差部から、第１及び第２のデータライン２０４ａ、２０４ｂに分離される。実施形態においては、データライン２０４が二つのデータライン２０４ａ、２０４ｂに分離されるが、二つ以上のデータラインに分離されることもできる。
【０１０１】
検査工程において、データライン２０４とゲートライン１０２との交差部において、第１のデータライン１０４とゲートライン１０２との間に導電性パティクル３００が混入されたと確認されたことを仮定してリペア工程を説明する。
【０１０２】
この薄膜トランジスタアレイ基板に対するリペア工程は、次のようにレーザー断線工程のみを含む。導電性パティクル３００と近接したデータライン２０４とゲートライン１０２との非交差部の二箇所４０１、４０２において、ゲートライン１０２と段落された第１のデータライン２０４ａにレーザーが照射され、その第１のデータライン２０４ａが第２のデータライン２０４ｂと電気的に完全分離される。従って、データドライバ１１４から発生されるデータ電圧は、第２のデータライン２０４ｂとソース電極１２２とを経由して薄膜トランジスタに供給される。
【０１０３】
図１８Ａ及び図１８Ｂは、本発明の第３の実施形態に係る薄膜トランジスタアレイ基板を示す平面図及び断面図である。
【０１０４】
図１８Ａ及び図１８Ｂにおいて、前述の実施形態と実質的に同一な構成要素に対しては同一な図面符号をつけ、それについての詳細な説明は省略する。
【０１０５】
図１８Ａ及び図１８Ｂを参照すると、薄膜トランジスタ１０６のソース電極２２２は、チャンネル部と分離された第１のソース電極２２２ｄ、チャンネル部との重畳部分とそれと近接する非重畳部分から分離され、第１のソース電極２２２ｄと連結された第２ないし第４のソース電極２２２ａ、２２２ｂ、２２２ｃを備える。
【０１０６】
尚、画素電極１２８と電気的に連結された薄膜トランジスタ１０７のドレイン電極２２４は、チャンネル部との重畳部分と、それと近接する非重畳部分から分離された第１及び第２のドレイン電極２２４ａ、２２４ｂを備える。
【０１０７】
検査工程において、薄膜トランジスタ１０６のチャンネル部上で第１の導電性パティクル３０１が第１のドレイン電極２２４ａとゲート電極１２６との間に混入され、また、第２の導電性パティクル３０２が第３のソース電極２２２ｂとゲート電極１２６との間に混入されたと確認されたことを仮定してリペア工程を説明する。
【０１０８】
この薄膜トランジスタアレイ基板に対するリペア工程は、次のようにレーザー断線工程のみを含む。薄膜トランジスタ１２６のチャンネル部と画素電極１２８との間の一箇所４０３において、第１のドレイン電極２２４ａにレーザーが照射され、また、薄膜トランジスタ１２６のチャンネル部と第１のソース電極２２２ｄとの間の一箇所４０４において、第３のソース電極２２２ｂにレーザーが照射され、第１のドレイン電極２２４ａと第３のソース電極２２２ｂとが薄膜トランジスタ１０６から電気的に分離される。ここで、レーザーが照射される部分は、薄膜トランジスタ１０７の半導体層と重畳されなく、ゲート電極１２６とも重畳されない。従って、リペア工程後に薄膜トランジスタ１０７がターンオンされる際、データドライバ１１４から発生されるデータ電圧はデータライン１０４、第２及び第４のソース電極２２２ａ、２２２ｃ及び第２のドレイン電極２２４ｂを経由して画素電極１２８に伝達される。
【０１０９】
図１９Ａ及び図１９Ｂは、本発明の第４の実施形態に係る薄膜トランジスタアレイ基板を示す平面図及び断面図である。
【０１１０】
図１９Ａ及び図１９Ｂにおいて、前述の実施形態と実質的に同一な構成要素に対しては図面符号をつけ、それについての詳細な説明は省略する。
【０１１１】
図１９Ａ及び図１９Ｂを参照すると、薄膜トランジスタ１０９のソース電極２２２はチャンネル部と分離された第１のソース電極１２２ｃ、チャンネル部との重畳部分と、それと近接する非重畳部分から分離され、第１のソース電極１２２ｃと連結された第２及び第３のソース電極１２２ａ、１２２ｂを備える。第２のソース電極１２２ａは薄膜トランジスタ１０９の半導体層において一側の縁部に配置され、第３のソース電極１２２ｂは第２のソース電極１２２ａから遠く離れ、薄膜トランジスタ１０９の半導体層において他側の縁部に配置される。
【０１１２】
尚、画素電極１２８と電気的に連結された薄膜トランジスタ１０９のドレイン電極２２４は、チャンネル部との重畳部分と、それと近接する非重畳部分から分離された第１及び第２のドレイン電極２２４ａ、２２４ｂを備える。第１及び第２のドレイン電極２２４ａ、２２４ｂは画素電極１０２に共通接続され、第２及び第３のソース電極１２２ａ、１２２ｂ間に配置される。
【０１１３】
検査工程において、薄膜トランジスタ１０９のチャンネル部上で導電性パティクル３０３が第１のドレイン電極２２４ａとゲート電極１２６との間に混入されたと確認されたことを仮定してリペア工程を説明する。
【０１１４】
この薄膜トランジスタアレイ基板に対するリペア工程は、次のようにレーザー断線工程のみを含む。薄膜トランジスタ１０９チャンネル部と画素電極１２８との間の箇所４０５において、第１のドレイン電極２２４ａにレーザーが照射され、第１のドレイン電極２２４ａが薄膜トランジスタ１０６から電気的に分離される。ここで、レーザーが照射される部分４０５は薄膜トランジスタ１０９の半導体層と重畳されなく、ゲート電極１２６とも重畳されない。従って、リペア工程後に薄膜トランジスタ１０９がターンオンされる際、データドライバ１１４から発生されるデータ電圧は、データライン１０４、第１ないし第３のソース電極１２２ａ、１２２ｂ、１２２ｃ及び第２のドレイン電極２２４ｂを経由して画素電極１２８に伝達される。
【０１１５】
以上、説明した内容を通じて、当業者であれば本発明の技術思想を逸脱しない範囲内で種々なる変更および修正が可能であることが分かる。従って、本発明の技術的範囲は、明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲により定めなければならない。
【図面の簡単な説明】
【０１１６】
【図１】従来の液晶表示装置を示したブロック図である。
【図２】図１に示した液晶表示装置の薄膜トランジスタアレイ基板に備えられた信号ライン及び薄膜トランジスタの構造を示す平面図である。
【図３】図２に示した薄膜トランジスタアレイ基板をＩ−Ｉ’線に沿って切り取って示す断面図である。
【図４】本発明の実施形態に係る液晶表示装置を示したブロック図である。
【図５】本発明の第１の実施形態に係る液晶表示装置の薄膜トランジスタアレイ基板を示す平面図である。
【図６】図５に示した薄膜トランジスタアレイ基板をII−II’、III−III’線に沿って切り取って示す断面図である。
【図７】図５に示した薄膜トランジスタアレイ基板のリペア工程において、レーザーの断線部分を示す平面図である。
【図８】図７に示した断線部分を示す断面図である。
【図９】本発明の実施形態に係る薄膜トランジスタアレイ基板の製造工程を概略的に示す順序図である。
【図１０Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第１のマスク工程を説明するための図面である。
【図１０Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第１のマスク工程を説明するための図面である。
【図１１Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第１のマスク工程を段階的に説明するための図面である。
【図１１Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第１のマスク工程を段階的に説明するための図面である。
【図１１Ｃ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第１のマスク工程を段階的に説明するための図面である。
【図１２Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第２のマスク工程を説明するための図面である。
【図１２Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第２のマスク工程を説明するための図面である。
【図１３Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第２のマスク工程を段階的に説明するための図面である。
【図１３Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第２のマスク工程を段階的に説明するための図面である。
【図１３Ｃ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第２のマスク工程を段階的に説明するための図面である。
【図１３Ｄ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第２のマスク工程を段階的に説明するための図面である。
【図１４Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第３のマスク工程を説明するための図面である。
【図１４Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第３のマスク工程を説明するための図面である。
【図１５Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第４のマスク工程を説明するための図面である。
【図１５Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板の第４のマスク工程を説明するための図面である。
【図１６Ａ】本発明の実施形態に係る薄膜トランジスタアレイ基板のリペア工程を示す図面である。
【図１６Ｂ】本発明の実施形態に係る薄膜トランジスタアレイ基板のリペア工程を示す図面である。
【図１７Ａ】本発明の第２の実施形態に係る薄膜トランジスタアレイ基板を示す平面図である。
【図１７Ｂ】図１７Ａから線IV−IV’に沿って切り取った薄膜トランジスタアレイ基板の断面図である。
【図１８Ａ】本発明の第３の実施形態に係る薄膜トランジスタアレイ基板を示す平面図である。
【図１８Ｂ】図１８Ａから線Ｖ−Ｖ’に沿って切り取った薄膜トランジスタアレイ基板の断面図である。
【図１９Ａ】本発明の第４の実施形態に係る薄膜トランジスタアレイ基板を示す平面図である。
【図１９Ｂ】図１７Ａから線VI−VI’に沿って切り取った薄膜トランジスタアレイ基板の断面図である。
【符号の説明】
【０１１７】
２、１０２ａ、１０２ｂ、１０２：ゲートライン
６、１０６、１０７、１０９：薄膜トランジスタ
２２、１２２ａ、１２２ｂ、１２２ｃ、１２２：ソース電極
２４、１２４：ドレイン電極
２６、１２６：ゲート電極
４、１０４：データライン
【図１】
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【図２】
2007183529.tif 000004
【図３】
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【図４】
2007183529.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
2007183529.tif 000012
【図１０Ｂ】
2007183529.tif 000013
【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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