(57)【要約】【課題】  炭化珪素を用いたチャネル形成領域でのキャリアの移動度を高め、オン抵抗の低下及び素子特性の向上を可能とする。【解決手段】  縦型のＭＯＳＦＥＴにおけるＳｉＳｎＣチャネル層１４が、Ａｌのドープによりｐ型半導体に構成されると共に、ＳｉＣ結晶にＳｎがドープされたＳｉ0.9Ｓｎ0.1Ｃ混晶を含んでいる。【選択図】  図１
2007103729.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えた炭化珪素半導体装置において、
チャネル領域形成部位が、不純物のドープによりｎ型もしくはｐ型半導体に構成されると共に、ＳｉＣ結晶にＳｎがドープされたＳｉ1-xＳｎxＣ混晶〔０＜ｘ＜１〕を含むことを特徴とする炭化珪素半導体装置。
【請求項２】
ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えた炭化珪素半導体装置において、
不純物のドープによりｎ型もしくはｐ型半導体に構成されたＳｉＣ結晶を含むチャネル領域形成部位と、
前記チャネル領域形成部位に隣接して設けられ、不純物のドープにより前記チャネル領域形成部位と逆型の半導体に構成されると共に、ＳｉＣ結晶にＳｎがドープされたＳｉ1-xＳｎxＣ混晶〔０＜ｘ＜１〕を含む歪供給層と、
を有することを特徴とする炭化珪素半導体装置。
【請求項３】
ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えた炭化珪素半導体装置において、
ＳｉＣ結晶にＳｎがドープされ、かつ不純物が実質的にドープされていないＳｉ1-xＳｎxＣ混晶〔０＜ｘ＜１〕を含むチャネル領域形成部位と、
前記チャネル領域形成部位に隣接して設けられ、不純物のドープによりｎ型もしくはｐ型半導体に構成されたＳｉＣ結晶を含む電子供給層と、
を有することを特徴とする炭化珪素半導体装置。
【請求項４】
前記Ｓｉ1-xＳｎxＣ混晶を形成するＳｉＣ結晶が、４Ｈ−ＳｉＣ結晶である請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記ｘが０＜ｘ＜０．１を満たす請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置に関し、詳しくは、ＭＯＳ（metal-oxide semiconductor；MOS）構造のゲート電極を有するＭＯＳ型の炭化珪素半導体装置（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
近年、電流の流れ込むソース電極と流れ出るドレイン電極との間にゲート電極を設け、ゲート電極に加える電庄によってソース／ドレイン間の電流（ドレイン電流）を制御する電界効果トランジスタ（Field Effect Transistor；FET）が提案されており、ゲートにMOS構造を持つMOS型（MOSFET）とｐｎ接合又はショットキー接合を用いた接合型とがある。
【０００３】
ゲート電極をＭＯＳ構造にして設けたＭＯＳＦＥＴでは、半導体表面に少数のキャリアによる反転層ができることを利用し，ドレイン電流が流れるチャネル領域の伝導度を制御する。そして、ゲート電圧に変化を与えると電流値が変化するため、電気信号の増幅や電流のオン／オフスイッチとして機能し得る。
【０００４】
上記のように、ゲートにＭＯＳ構造を持つ半導体装置については、炭化珪素よりなる半導体を用いた縦型の炭化珪素半導体装置（ＭＯＳＦＥＴ）がある（例えば、特許文献１参照）。また、ＳｉＣ層にＧｅを導入することにより結晶性の安定したＳｉＧｅＣ層を形成するようにした半導体装置の製造方法が開示されている（例えば、特許文献２参照）。
【特許文献１】特許第３３０７１８４号
【特許文献２】特開平１１−３１２６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、炭化珪素（ＳｉＣ）は、高出力用半導体として期待されているが、一般にキャリアの移動度が小さい、すなわち電子が流れにくく、素子としたときのオン抵抗が高いため、損失が大きくなる。そのため、チャネル領域がＳｉＣで構成される場合、素子特性をより向上させるには、電子等のキャリアの移動度の向上が不可欠である。
【０００６】
上記のように従来から、ＳｉＣ結晶中を移動するキャリアの移動度を向上させる技術が種々検討されてきているものの、移動度の向上効果の点では未だ不充分であるのが実状である。
【０００７】
本発明は、上記に鑑みなされたものであり、炭化珪素を用いたチャネル形成領域でのキャリアの移動度が大きく、低オン抵抗で素子特性に優れた炭化珪素半導体装置を提供することを目的とし、該目的を達成することを課題とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、第１の発明である炭化珪素半導体装置は、ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備え、チャネル領域形成部位が、不純物のドープによりｎ型もしくはｐ型半導体に構成されると共に、ＳｉＣ結晶にＳｎがドープされたＳｉ1-xＳｎxＣ混晶〔０＜ｘ＜１〕を含むように構成したものである。
【０００９】
第１の発明である炭化珪素半導体装置は、ソース電極及びドレイン電極と共に、ゲート電極がＭＯＳ構造にして設けられたＭＯＳ型に構成されたものである。
【００１０】
第１の発明においては、チャネル領域が形成される部位を、（好ましくは６方晶系の）ＳｉＣ結晶（炭化珪素）にＳｉやＣに比べイオン半径が大きく禁制帯幅の狭いＳｎ（錫）をドープして得られた移動度の大きいＳｉ1-xＳｎxＣ混晶を用いた構成とすることで、チャネル領域の格子定数が大きくなり、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられるので、チャネル領域における電子等のキャリアの移動度を効果的に向上させることができる。これにより、素子特性を飛躍的に向上させることができる。
【００１１】
また、チャネル領域の移動度を向上させると共に、ｎ型もしくはｐ型半導体に構成されるようにＳｎのドープとは別に、リン（Ｐ）やＮ（窒素）などの不純物をドープすることで、高移動度の結晶内でキャリア用の電子の供給ができるようになるので、チャネル領域の移動度の向上効果が大きく、より低オン抵抗で高度の素子特性を得ることができる。
【００１２】
第２の発明である炭化珪素半導体装置は、ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えると共に、不純物のドープによりｎ型もしくはｐ型半導体に構成されたＳｉＣ結晶（炭化珪素）を含むチャネル領域形成部位と、チャネル領域形成部位に隣接して設けられ、不純物のドープにより前記チャネル領域形成部位と逆型（例えばチャネル領域形成部位がｎ型のときはｐ型）の半導体に構成されると共に、（好ましくは６方晶系の）ＳｉＣ結晶（炭化珪素）にＳｉやＣに比べイオン半径が大きく禁制帯幅に狭いＳｎ（錫）がドープされたＳｉ1-xＳｎxＣ混晶〔０＜ｘ＜１〕を含む歪供給層と、を更に設けて構成したものである。
【００１３】
第２の発明である炭化珪素半導体装置もまた、ソース電極及びドレイン電極と共に、ゲート電極がＭＯＳ構造にして設けられたＭＯＳ型に構成されたものである。
【００１４】
第２の発明においては、キャリア用の電子を供給するチャネル領域形成部位に隣接して歪供給層を設けることで、歪供給層の結晶格子の大きさが作用してチャネル領域形成部位に歪みが加えられるので、チャネル領域の結晶格子を広げる（格子定数が大きくなる）効果がある。そのため、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられ、移動度を効果的に向上させることができる。
【００１５】
すなわち、ＳｉＣ結晶にＳｎがドープされたＳｉ1-xＳｎxＣ混晶はＳｉＣ結晶に比べて格子定数が大きいため、隣接して形成されたチャネル領域の格子定数もＳｉ1-xＳｎxＣ混晶の応力を受けて大きくなる。その結果、電子の散乱確率が抑えられ、移動度を向上させることができる。これにより、素子特性を飛躍的に向上させることができる。
【００１６】
第２の発明では、上記のようにチャネル領域形成部位をＳｉ1-xＳｎxＣ混晶で構成した第１の発明に比べて、Ｓｎドープによる合金散乱の影響がより小さくなるので、素子特性をより向上させることができる。
【００１７】
第３の発明である炭化珪素半導体装置は、ゲート電極及びゲート酸化膜と、ソース電極と、ドレイン電極とを備えると共に、ＳｉＣ結晶にＳｎがドープされ、かつ不純物が実質的にドープされていないＳｉ1-xＳｎxＣ混晶〔０＜ｘ＜１〕を含むチャネル領域形成部位と、チャネル領域形成部位に隣接して（特に前記Ｓｉ1-xＳｎxＣ混晶と接して）設けられ、不純物のドープによりｎ型もしくはｐ型半導体に構成されたＳｉＣ結晶を含む電子供給層と、を更に設けて構成したものである。
【００１８】
第３の発明である炭化珪素半導体装置もまた、ソース電極及びドレイン電極と共に、ゲート電極がＭＯＳ構造にして設けられたＭＯＳ型に構成されたものである。
【００１９】
ここで、「実質的にドープされていない」とは、ｎ型もしくはｐ型半導体として機能し得る程度の不純物のドープはなされていないことをいい、具体的には、キャリア濃度が１×１０-15cm-3以下であることをいう。
【００２０】
第３の発明においては、チャネル領域が形成される部位を、（好ましくは６方晶系の）ＳｉＣ結晶（炭化珪素）にＳｎ（錫；ＳｉやＣに比べイオン半径が大きく禁制帯幅に狭い。）をドープして得られた、低オン抵抗で移動度の高いＳｉ1-xＳｎxＣ混晶を用いた構成とすることで、チャネル領域の格子定数が大きく、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられるようにすると共に、キャリア用の電子を供給する電子供給層をチャネル領域形成部位（特にＳｉ1-xＳｎxＣ混晶）に接触するようにして設けることで、隣接の電子供給層から直に供給されるキャリア用の電子の移動度を向上させることができる。これにより、素子特性を飛躍的に向上させることができる。
【００２１】
ＳｉＣ結晶にＳｎがドープされたＳｉ1-xＳｎxＣ混晶のＳｉＣ結晶としては、４Ｈ−ＳｉＣ結晶又は６Ｈ−ＳｉＣ結晶が効果的であり、４Ｈ−ＳｉＣ結晶が特に有効である。
【００２２】
また、前記Ｓｉ1-xＳｎxＣ混晶中のＳｎの濃度は、ｘが０＜ｘ＜０．１を満たす範囲が特に効果的である。
【発明の効果】
【００２３】
本発明によれば、炭化珪素を用いたチャネル形成領域でのキャリアの移動度が大きく、低オン抵抗で素子特性に優れた炭化珪素半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して、本発明の炭化珪素半導体装置の実施形態について詳細に説明する。
（第１実施形態）
本発明の炭化珪素半導体装置の第１実施形態を図１〜図３を参照して説明する。本実施形態の炭化珪素半導体装置は、ゲート電極をＭＯＳ構造に構成すると共に、チャネル領域をなすチャネル層として、６方晶系のＳｉＣ結晶に気相成長法によりＳｎをＳｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）の組成となるようにドーピングしてなるＳｉＳｎＣ混晶からなる層を設け、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって素子内を縦断する縦方向に電子が流れる縦型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。
【００２５】
本実施形態のＭＯＳＦＥＴは、図１に示すように、Ｎ型の４Ｈ−ＳｉＣ基板（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１１の上に順次、厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２と、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３とが積層されており、ＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、ＭＯＳ構造を形成するための凹状の溝部１９が形成されている。
【００２６】
ＳｉＣドリフト層１３上には、溝部１９が形成されていない表面（溝非形成面）において更に、厚み２μｍのＳｉＳｎＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）１４が積層されている。このＳｉＳｎＣチャネル層１４は、６方晶系のＳｉＣに気相成長法によりＳｎをドーピングしたＳｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＳｎＣ混晶）にＡｌを不純物としてドーピングした層であり、この層自体がキャリア用の電子の供給を行なえるようになっている。
【００２７】
このように、チャネル領域となるＳｉＳｎＣチャネル層１４は、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、ＳｉＣに対するキャリアの移動度は高い。このキャリア移動度の高いＳｉＳｎＣ混晶からなるチャネル層中で電子供給を行なうように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性が得られるようになっている。
【００２８】
本実施形態では、ＳｉＳｎＣ混晶の組成をＳｎ／（Ｓｎ＋Ｓｉ）比（ｘ）が０．１である場合を示したが、Ｓｎの比率は０＜ｘ＜１の範囲で任意に選択することができ、この範囲内では上記同様に、チャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Ｓｎの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．１の範囲がより好ましく、０＜ｘ≦０．０５の範囲が更に好ましく、０．００５＜ｘ≦０．０５の範囲が特に好ましい。
【００２９】
ＳｉＳｎＣチャネル層１４は、６方晶系のＳｉＣ結晶に気相成長法を用いた常法によりＳｎをドーピングして形成したものである。気相成長法は、結晶中のＳｉＣをＳｉＳｎＣに置き換えるようにして、成分組成がブロード状に変化する混晶ではなく、ＳｉＣ及びＳｉＳｎＣ間に急峻な界面を有する混晶を得ることができるため、チャネル層の界面に揺らぎが生じることに伴なう電子などの散乱を回避でき、移動度が向上すると共に、層構造を自由に制御可能である点で好ましい。
【００３０】
気相成長法で形成する場合、例えば、導入用のキャリアガスを水素ガスとし、ＳｉＨ4とプロパン（Ｃ3Ｈ8）ガスを流す等してできた気相ＳｉＣに有機金属（例えばテトラエチルスズ）ガスを導入して部分的にＳｉＳｎＣを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
【００３１】
ＳｉＳｎＣチャネル層１４の形成は、気相成長法以外に、液相成長法やエピタキシャル成長法、原料分子をイオン化し、加速して結晶中に注入するイオン注入法、など公知の方法を利用して行なうことができる。成分組成がブロード状に変化しない急峻な界面構造が得られ、移動度が向上する点で、本発明においては、気相成長法が特に好ましい。
【００３２】
また、ＳｉＳｎＣ混晶の形成に用いる炭化珪素は、種々の炭化珪素を選択することができるが、６方晶系のＳｉＣ結晶が好ましく、前記４Ｈ−ＳｉＣ結晶以外に６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、キャリア移動度が高く、絶縁破壊電界が高い点で好ましい。６Ｈ−ＳｉＣ結晶を用いた場合も、上記と同様にしてＳｉＳｎＣチャネル層を形成できる。
【００３３】
ＳｉＳｎＣチャネル層の厚みとしては、特に制限されるものではないが、ソース及びドレイン間の耐圧と格子不整による欠陥発生の抑制の点で、０．０１〜３．０μｍが好ましく、０．１〜１．０μｍがより好ましい。
【００３４】
ＳｉＳｎＣチャネル層１４の表面には、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５が積層されており、ＳｉＣコンタクト層１５上の一部領域にはＮｉからなるソース電極１６が形成されている。
【００３５】
さらに、図１に示すように、ＳｉＣコンタクト層１５上のソース電極が形成されていない領域と、溝部１９におけるＳｉＣドリフト層１３の表面並びに、ＳｉＣドリフト層１３の溝部上方にＳｉＳｎＣチャネル層１４及びＳｉＣコンタクト層１５の積層により形成された壁面とが覆われるようにして、厚み３０〜１００ｎｍのＳｉＯ2からなるゲート酸化膜１８が形成されている。
【００３６】
そして、溝部１９におけるゲート酸化膜１８上には、Ｔｉ層／Ａｌ層（ここで、Ｔｉ層／Ａｌ層は、厚み０．０３〜０．０５μｍのＴｉ層と厚み１〜４μｍのＡｌ層とを積層したものである。以下同様。）からなるゲート電極１７が形成されており、ＭＯＳ構造に構成されている。ゲート電極１７は、ゲート酸化膜１８によってソース電極１６やＳｉＳｎＣチャネル層１４及びＳｉＣコンタクト層１５と非接触なようになっている。
【００３７】
また、４Ｈ−ＳｉＣ基板１１のＳｉＣバッファ層１２が設けられていない側の表面には、Ｎｉからなるドレイン電極２０が形成されており、ゲート電極１７の電圧制御により、ソース電極１６からドレイン電極２０に向かって素子内を縦断する方向（縦方向）に電子が流れるようになっている。このとき、電流はドレイン電極からソース電極に流れる。
【００３８】
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の縦型のＭＯＳＦＥＴを作製した場合を一例に、図２〜図３を参照して説明する。
【００３９】
−１）基板上への各層の形成−
ＳｉＣ基板（Ｎ+；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、窒素ドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃に加熱して、ＣＶＤ法〔キャリアガス：水素（Ｈ2）、原料ガス：モノシラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）、Ｎ型伝導用原料：窒素（Ｎ2）〕を用いた常法により、図２−（ａ）に示すように、ＳｉＣ基板１１上に厚み１μｍのＳｉＣバッファ層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）１２をエピタキシャル成長させて形成した。
【００４０】
ＳｉＣバッファ層１２の形成後に連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＣバッファ層１２上に、厚み１０μｍのＳｉＣドリフト層（Ｎ-；窒素ドープ、キャリア濃度５×１０15cm-3）１３をエピタキシャル成長させて積層した。
【００４１】
ＳｉＣドリフト層１３の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｓｎ導入用原料：テトラエチルスズ〔(Ｃ2Ｈ5)4Ｓｎ〕、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶が得られるように調整して、ＳｉＣドリフト層１３上に厚み２μｍのＳｉＳｎＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）１４をエピタキシャル成長させて積層した。
【００４２】
なお、Ｓｎについては、有機金属ガス（テトラエチルゲルマニウム）を発生させる容器（バブラ）に、所定流量のＨ2やＡｒを導入することで原料ガス流量を調節した。この際、容器は所望の分圧が得られるように、恒温槽中に一定の温度で保持されている。また、組成比はＳｉ及びＳｎの各原料ガスの供給比に対応して所望の組成比が得られる。
【００４３】
引き続き連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＳｎＣチャネル層１４上に、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５をエピタキシャル成長させて積層した。このようにして、図２−（ａ）に示すように、ＳｉＣ基板１１上に該基板側から順に、ＳｉＣバッファ層１２、ＳｉＣドリフト層１３、ＳｉＳｎＣチャネル層１４、及びＳｉＣコンタクト層１５が積層された積層体（ウエハ）を得た。
【００４４】
−２）溝部の形成−
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面全体に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ6ガスを用いたドライエッチング法により、図２−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
【００４５】
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよい。また、フォトレジスト膜の除去は、Ｏ2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
【００４６】
次に、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｃ）に示すように、ＳｉＯ2膜２１にて規制されたゲート形成領域に相当する範囲でＳｉＳｎＣチャネル層１４及びＳｉＣコンタクト層１５を、ＳｉＣドリフト層１３の一部が除去され溝部１９と同幅に凹状に溝（深さ０．５μｍ）が形成されるようにエッチング処理し、深さ３．０μｍの溝（ＳｉＣコンタクト層（０．５μｍ）１５とＳｉＳｎＣチャネル層（２μｍ）１４と深さ０．５μｍの総和；溝部１９）を形成した。その後、ＣＨＦ3ガスガスを用いたドライエッチング法により、ＳｉＯ2膜２１を除去した。なお、ＳｉＯ2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
【００４７】
上記では、ＳｉＣドリフト層１３の溝の深さを０．５μｍとしたが、ＳｉＣドリフト層の厚みや目的等に応じて、例えば０．１〜０．５μｍの範囲で適宜選択することができる。
【００４８】
−３）熱酸化法によるゲート酸化膜の形成−
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の外側表面の全体を酸化し、図２−（ｄ）に示すように、ＳｉＯ2の酸化被膜２２を形成した。なお、図２−（ｄ）には、積層体の上部と底部に酸化被膜２２が形成されているところを示す。
【００４９】
−４）ソース電極の形成−
上記のように、積層体の上部に形成された酸化被膜２２上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域（ソース形成領域）が開口、つまりソース形成領域となる範囲のゲート酸化膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｅ）に示すように、ソース形成領域に相当する範囲の酸化被膜２２を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口した。
【００５０】
このとき、図２−（ｅ）に示すように、溝部１９におけるＳｉＣドリフト層１３の表面並びに、ＳｉＣドリフト層１３の溝部上方にＳｉＳｎＣチャネル層１４及びＳｉＣコンタクト層１５の積層により形成された壁面には、これら表面並びに壁面を覆うようにして、ゲート酸化膜１８が形成されている。
【００５１】
続いて、真空蒸着装置を用いて、図２−（ｅ）に示すように、ＳｉＣコンタクト層１５の露出部にＮｉを蒸着して厚み０．１μｍのソース電極１６を成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。
【００５２】
−５）ドレイン電極の形成−
次に、積層体の底部に形成された酸化被膜２２を、ＣＨＦ3ガスを用いたドライエッチング法によりエッチング処理して除去し、酸化被膜２２が除去されてＳｉＣ基板が露出した領域に、真空蒸着装置を用いて、図２−（ｅ）に示すようにドレイン電極２０を成膜した。
【００５３】
続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、１０００℃で１０分間熱処理を行なった。
【００５４】
−６）ゲート電極及び配線の形成−
次に、真空蒸着装置を用いてゲート形成領域及び配線領域にＴｉとＡｌとをそれぞれ、Ｔｉについては０．０５μｍ、Ａｌについては２．０μｍの厚みとなるように蒸着した。続いて、フォトリソ技術により所望のゲート形成領域及び配線電極が残るようにフォトレジストを形成し、そのフォトレジストをマスクとして塩素系ガスを用いたドライエッチングにて、ゲート電極と配線電極が残るようにエッチングを行なった。続いて、レジスト剥離液やＯ2プラズマアッシングによりマスク材としてのフォトレジストを除去した。
【００５５】
−７）表面保護膜の形成−
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２３等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６上に設けられた配線２３の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図２−（ｇ）に示すように、ソース電極１６上の配線２３が露出するまでエッチング処理し、配線２３の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２４を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
【００５６】
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、Ｏ2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
【００５７】
以上のようにして、図１に示す縦型のＭＯＳＦＥＴを作製した。上記より作製したＭＯＳＦＥＴのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、Ｓｎドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で同様の構成とした縦型のＭＯＳＦＥＴに比べ、移動度が２０％以上の向上効果が認められた。
【００５８】
本実施形態では、ＳｉＳｎＣ混晶として、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶を用いてチャネル領域（ＳｉＳｎＣチャネル層）を形成する場合を中心に説明したが、ｘ＝０．１に限らず、０＜ｘ＜１の範囲で選択できる組成ではいずれも上記と同様にＳｉＳｎＣチャネル層を形成でき、また、Ａｌ以外の不純物を導入して別形態のｎ型もしくはｐ型半導体層に構成することが可能である。
【００５９】
（第２実施形態）
本発明の炭化珪素半導体装置の第２実施形態を図４〜図６を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、チャネル領域をなすチャネル層としてＳｉ0.95Ｓｎ0.05Ｃ混晶からなる層を設け、積層体（ウエハ）の一方の側に設けられたソース及びドレイン間の横方向に電子が流れる横型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）に構成したものである。
【００６０】
なお、ＳｉＳｎＣチャネル層及び他の層（ＳｉＣ基板を除く）は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【００６１】
本実施形態のＭＯＳＦＥＴは、図４に示すように、Ｐ型の４Ｈ−ＳｉＣ基板（Ｐ-；Ａｌドープ、キャリア濃度３×１０18cm-3）３１の上に順次、厚み１０μｍのＳｉＣ層（Ｐ-；Ａｌドープ、キャリア濃度５×１０15cm-3）３２と、厚み２μｍのＳｉＳｎＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０15cm-3）３４が積層されている。このＳｉＳｎＣチャネル層３４は、６方晶系のＳｉＣ結晶に気相成長法によりＳｎをドーピングしたＳｉ0.95Ｓｎ0.05Ｃ（ｘ＝０．０５）混晶（ＳｉＳｎＣ混晶）にＡｌを不純物としてドーピングした層であり、この層自体がキャリア用の電子の供給を行なえるようになっている。
【００６２】
このように、チャネル領域はＳｉ0.95Ｓｎ0.05Ｃ（ｘ＝０．０５）混晶を用いて高移動度に構成されており、キャリア移動度の高いＳｉＳｎＣ混晶からなるチャネル層中で電子供給が行なえるようになっている。これにより、ＳｉＳｎＣチャネル層３４は、結晶格子が拡がって低オン抵抗となっており、電子の散乱確率に伴なう素子損失が低く抑えられ、高い素子特性が得られるようになっている。なお、ＳｉＳｎＣ混晶の組成をＳｉ0.95Ｓｎ0.05Ｃ（x=0.05）にする以外、ＳｉＳｎＣ組成の詳細や好ましい態様、成長法等の形成法、厚みなどその他については、第１実施形態と同様である。
【００６３】
ＳｉＳｎＣチャネル層３４の表面には、ＭＯＳ構造を形成するための溝部１９が形成されるようにＳｉＳｎＣチャネル層３４の露出部を残して、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５が積層されており、ＳｉＣコンタクト層１５上の一部領域にＮｉからなるソース電極１６と、ドレイン電極２０とが形成されている。
【００６４】
さらに、図４に示すように、ＳｉＣコンタクト層１５上のソース電極及びドレイン電極が形成されていない領域並びにＳｉＣコンタクト層１５の側部と、溝部１９におけるＳｉＳｎＣチャネル層３４の表面の一部とが覆われるように、厚み３０〜１００ｎｍのＳｉＯ2からなるゲート酸化膜１８が形成されている。
【００６５】
そして、溝部１９の表面には、Ｔｉ層／Ａｌ層からなるゲート電極１７が形成され、ＭＯＳ構造に構成されている。ゲート電極１７は、ゲート酸化膜１８によってＳｉＳｎＣチャネル層３４やソース電極１６、ＳｉＣコンタクト層１５と非接触なようになっている。
【００６６】
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の横型のＭＯＳＦＥＴを作製した場合を一例に、図５〜図６を参照して説明する。
【００６７】
−１）基板上への各層の形成−
ＳｉＣ基板（Ｐ-；４Ｈ−ＳｉＣ（0001）８°off toward［11-20］、Ａｌドープ、キャリア濃度３×１０18cm-3）を用意し、ＳｉＣ基板を１４００〜２０００℃に加熱して、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、図５−（ａ）に示すように、ＳｉＣ基板３１上に、厚み１０μｍのＳｉＣ層（Ｐ-；Ａｌドープ、キャリア濃度５×１０15cm-3）３２を形成した。
【００６８】
ＳｉＣ層３２の形成後に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｓｎ導入用原料：テトラエチルスズ〔(Ｃ2Ｈ5)4Ｓｎ〕、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、Ｓｉ0.95Ｓｎ0.05Ｃ（ｘ＝０．１）混晶が得られるように成分流量、有機金属については容器温度を調節して、ＳｉＣ層３２上に厚み２μｍのＳｉＳｎＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）３４を積層した。
【００６９】
引き続き連続して、前記同様に、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＳｎＣチャネル層３４上に、厚み０．５μｍのＳｉＣコンタクト層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3以上）１５を積層した。このようにして、図５−（ａ）に示すように、ＳｉＣ基板３１上に該基板側から順に、ＳｉＣ層３２、ＳｉＳｎＣチャネル層３４、及びＳｉＣコンタクト層１５が積層された積層体（ウエハ）を得た。
【００７０】
−２）溝部の形成−
次に、上記より得られた積層体のＳｉＣコンタクト層１５の表面に、プラズマＣＶＤ法を用いた常法により、マスク用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域（ゲート形成領域）が開口、つまりゲート形成領域となる範囲のＳｉＯ2膜が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｂ）に示すように、ゲート形成領域に相当する範囲のＳｉＯ2膜２１を、ＳｉＣコンタクト層１５が露出するまでエッチング処理して開口し、凹形状の溝部１９を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
【００７１】
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよい。また、フォトレジスト膜の除去は、Ｏ2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
【００７２】
次に、ＳＦ6ガスを用いたドライエッチング法により、図５−（ｃ）に示すように、ＳｉＯ2膜２１にて規制されたゲート形成領域に相当する範囲でＳｉＣコンタクト層１５を溝部１９と同幅に凹状に溝が形成されるようにエッチング処理した。その後、ＣＨＦ3ガスを用いたドライエッチング法により、ＳｉＯ2膜２１を除去した。なお、ＳｉＯ2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
【００７３】
−３）熱酸化法によるゲート酸化膜の形成−
熱酸化炉内に溝部１９が形成された前記積層体を入れ、酸素雰囲気中で１０００〜１３００℃に加熱して積層体の上側表面を酸化し、図５−（ｄ）に示すように、ＳｉＯ2の酸化被膜２２を形成した。
【００７４】
−４）ソース電極及びドレイン電極の形成−
上記のように、積層体の上部に形成された酸化被膜２２上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極及びドレイン電極を形成するための領域（ソース形成領域及びドレイン形成領域）が開口するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図５−（ｅ）に示すように、ソース形成領域及びドレイン形成領域に相当する範囲の酸化被膜２２をＳｉＣコンタクト層１５が露出するまでエッチング処理して開口した。このとき、ＳｉＣコンタクト層１５表面の一部及び露出する側面を覆うようにしてゲート酸化膜１８が形成されている。
【００７５】
続いて、真空蒸着装置を用いて、図５−（ｅ）に示すように、ＳｉＣコンタクト層１５の露出部にＮｉを蒸着して厚み０．１μｍのソース電極１６とドレイン電極２０とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。そして、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、１０００℃で１０分間熱処理を行なった。
【００７６】
−５）ゲート電極及び配線の形成−
次に、第１実施形態と同様にして、前記４）の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部１９におけるゲート酸化膜１８上並びに、ソース電極１６及びドレイン電極２０が露出するようにパターニングされたフォトレジスト膜（不図示）を形成し、真空蒸着装置を用いて、図６−（ｆ）に示すように、溝部１９におけるゲート酸化膜１８上並びにソース電極１６及びドレイン電極２０上にＴｉとＡｌとを蒸着し、厚み２．０５μｍのＴｉ層／Ａｌ層（Ｔｉ厚０．０５μｍ＋Ａｌ厚２．０μｍ）からなるゲート電極１７と配線２３とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
【００７７】
−６）表面保護膜の形成−
次に、プラズマＣＶＤ法を用いた常法により、ゲート電極１７、ゲート酸化膜１８、及び配線２３等を覆うようにして積層体の上部全面に表面保護膜用のＳｉＯ2膜を形成した。なお、プラズマＣＶＤ法以外に、ＬＰＣＶＤ法やスパッタ法等を用いて形成することもできる。形成されたＳｉＯ2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極１６及びドレイン電極２０上に設けられた配線２３の一部が露出するようにパターニングされたフォトレジスト膜（不図示）を形成した。そして、ＣＨＦ3ガスを用いたドライエッチング法により、図６−（ｇ）に示すように、ソース電極１６及びドレイン電極２０上の配線２３が露出するまでエッチング処理し、配線２３の露出部以外を被覆するように表面保護膜（ＳｉＯ2膜）２４を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
【００７８】
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、Ｏ2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
【００７９】
以上のようにして、図４に示す横型のＭＯＳＦＥＴを作製した。上記より作製したＭＯＳＦＥＴのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、Ｓｎドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で同様の構成とした横型のＭＯＳＦＥＴに比べ、移動度が２０％以上の向上効果が認められた。
【００８０】
（第３実施形態）
本発明の炭化珪素半導体装置の第３実施形態を図７を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、第１実施形態の縦型のＭＯＳＦＥＴにおけるＳｉ0.9Ｓｎ0.1Ｃ混晶からなるＳｉＳｎＣチャネル層を、ＳｉＣチャネル層とＳｉ0.9Ｓｎ0.1Ｃ混晶からなる歪供給層との積層構造にして構成したものである。
【００８１】
なお、ＳｉＣチャネル層及びＳｉ0.9Ｓｎ0.1Ｃ混晶からなる歪供給層以外の他の層及びＳｉＣ基板は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【００８２】
本実施形態のＭＯＳＦＥＴは、図７に示すように、ＳｉＣドリフト層１３及びＳｉＣコンタクト層１５間において、ＳｉＣドリフト層１３の溝部１９が形成されていない表面（溝非形成面）に、厚み２μｍのＳｉＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）４０が積層され、このＳｉＣチャネル層４０の表面に更に、厚み０．２μｍのＳｉＳｎＣ歪供給層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）４１が積層されている。
【００８３】
ＳｉＣチャネル層４０は、ｐ型半導体として機能するチャネル領域をなす層であり、第１実施形態における他のＳｉＣ層の形成方法と略同様に形成することができる。本実施形態では、具体的には第１実施形態において、ＳｉＣドリフト層１３の積層後に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｐ型伝導用原料：トリメチルアルミニウム（ＴＭＡ）〕を用いた常法により、ＳｉＣドリフト層１３上に、厚み１μｍのＳｉＣチャネル層４０をエピタキシャル成長させて積層した。
【００８４】
ＳｉＣチャネル層の形成には、種々の炭化珪素を選択することができる。中でも、６方晶系のＳｉＣ結晶が好ましく、４Ｈ−ＳｉＣ結晶、６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、キャリア移動度が高く、同方向に成長した６Ｈ−ＳｉＣ結晶に比べて積層欠陥密度が小さい点で好ましい。
【００８５】
ＳｉＣチャネル層の厚みとしては、特に制限されるものではないが、ＳｉＳｎＣ歪供給層との関係から、０．１〜３μｍが好ましく、０．２〜２μｍがより好ましい。
【００８６】
ＳｉＳｎＣ歪供給層４１は、６方晶系のＳｉＣに気相成長法によりＳｎをドーピングしたＳｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＳｎＣ混晶）に窒素を不純物としてドーピングした層であり、この層自体がキャリア用の電子の供給を行なえるようになっている。なお、ＳｉＳｎＣ混晶の組成の詳細や好ましい態様、成長法等の形成法などその他については、第１実施形態と同様である。
【００８７】
ＳｉＳｎＣ歪供給層の厚みとしては、特に制限されるものではないが、チャネルの応力にてＳｉＣチャネル層への欠陥の発生を抑える観点から、０．１〜３μｍが好ましく、０．１〜１．０μｍがより好ましい。
【００８８】
ＳｉＳｎＣ歪供給層４１は、上記のようにＳｉＣチャネル層４０の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｓｎ導入用原料：テトラエチルスズ〔(Ｃ2Ｈ5)4Ｓｎ〕、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶が得られるように成分流量、有機金属については容器温度を調節して、ＳｉＣチャネル層４０上に、厚み０．２μｍのＳｉＳｎＣ歪供給層４１を積層したものである。そして、本実施形態では、ＳｉＳｎＣ歪供給層４１の形成以降は、第１実施形態と同様の操作を行なうことによって、図７に示すように構成された本実施形態の縦型のＭＯＳＦＥＴを作製した。
【００８９】
このように、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶を用いたＳｉＳｎＣ歪供給層４１は、それ自体ＳｉＣに比べて結晶格子が拡がり格子定数が大きいため、隣接して形成されたＳｉＣチャネル層４０はＳｉＳｎＣ歪供給層４１の応力を受け、格子定数が大きく高移動度に構成されている。そのため、キャリア移動度の高いＳｉＣチャネル層４０及びＳｉＳｎＣ歪供給層４１において電子供給が行なえるようになっている。これにより、低オン抵抗であると共に、電子の散乱確率に伴なう素子損失が低く抑えられ、高い素子特性が得られるようになっている。
【００９０】
本実施形態においても、Ｓｎの比率は０＜ｘ＜１の範囲内で任意に選択することができ、この範囲内ではチャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Ｓｎの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．２の範囲がより好ましく、０．０５＜ｘ≦０．１５の範囲が更に好ましい。
【００９１】
上記の実施形態では、ＳｉＣ基板として、Ｎ型又はＰ型の４Ｈ−ＳｉＣ基板を用いた例を示したが、作製しようとする炭化珪素半導体装置の形態に合わせて適宜選択すればよい。
【００９２】
なお、ＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、第１実施形態と同様に、ＭＯＳ構造を形成するための凹状の溝部１９が形成されており、その上方にはゲート酸化膜１８を介してゲート電極１７が形成されている。
【００９３】
上記より作製したＭＯＳＦＥＴのキャリア移動度を第１実施形態と同様にして測定したところ、Ｓｎドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で単相構成とした縦型のＭＯＳＦＥＴに対し、２０％以上の移動度の向上効果が認められた。
【００９４】
本実施形態では、第１実施形態と同様に、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって縦方向に電子が流れる縦型のＭＯＳＦＥＴを中心に説明したが、別の形態として、第２実施形態（図４参照）と同様の横型のＭＯＳＦＥＴ、例えば図８に示すように、図４のＳｉＳｎＣチャネル層３４を、ＳｉＣ層３２側から厚み２μｍのＳｉＣチャネル層（Ｐ-；Ａｌドープ、キャリア濃度５×１０16cm-3）５０と厚み０．２μｍのＳｉＳｎＣ歪供給層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）５１とを積層してなる構造に代えた構成とすることも可能である。これは、既述と同様にして層の積層構造を形成することにより作製できる。また同様に、Ｓｎドープを行なっていないＳｉＣ結晶（Ａｌドープ）からなるチャネル層で単相構成とした横型のＭＯＳＦＥＴに対し、２０％以上の移動度の向上効果が得られる。
【００９５】
（第４実施形態）
本発明の炭化珪素半導体装置の第４実施形態を図９を参照して説明する。本実施形態は、ゲート電極をＭＯＳ構造に構成すると共に、第１実施形態の縦型のＭＯＳＦＥＴにおけるＳｉ0.9Ｓｎ0.1Ｃ混晶からなるＳｉＳｎＣチャネル層を、Ｓｉ0.9Ｓｎ0.1Ｃ混晶（不純物アンドープ）からなるＳｉＳｎＣチャネル層とＳｉＣ電子供給層との積層構造にして構成したものである。また、ＳｉＣ基板には、半絶縁性ＳｉＣ基板を用いている。
【００９６】
なお、不純物アンドープのＳｉＳｎＣチャネル層とＳｉＣ電子供給層以外の他の層（ＳｉＣ基板を除く）は、第１実施形態で使用した材料及び方法を用いて第１実施形態と同様に形成、成膜が可能であり、第１実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【００９７】
本実施形態のＭＯＳＦＥＴは、図９に示すように、ＳｉＣドリフト層１３及びＳｉＣコンタクト層１５間において、ＳｉＣドリフト層１３の溝部１９が形成されていない表面（溝非形成面）に、厚み０．５μｍのＳｉ0.9Ｓｎ0.1Ｃ混晶からなるＳｉＳｎＣチャネル層（不純物アンドープ）６０が積層され、このＳｉＳｎＣチャネル層６０の表面に更に、厚み０．１μｍのＳｉＣ電子供給層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）６１が積層されている。
【００９８】
ＳｉＳｎＣチャネル層６０は、６方晶系のＳｉＣに気相成長法によりＳｎをドーピングしたＳｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶（ＳｉＳｎＣ混晶）からなる不純物非ドーピングの層であり、キャリア用の電子の供給自体は該層と隣接して積層されたＳｉＣ電子供給層６１により行なえるようになっている。なお、ＳｉＳｎＣ混晶の組成の詳細や好ましい態様、成長法等の形成法などその他については、第１実施形態と同様である。
【００９９】
ＳｉＳｎＣチャネル層の厚みとしては、特に制限されるものではないが、ソース及びドレイン間の耐圧と格子不整による欠陥発生の抑制の点で、０．０５〜２．０μｍが好ましく、０．２〜１．０μｍがより好ましい。
【０１００】
このように、ＳｉＳｎＣチャネル層６０は、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、キャリアの移動度は高い。このキャリア移動度の高いチャネル層に、該層に隣接して形成されたＳｉＣ電子供給層６１からのキャリア用の電子が供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性が得られるようになっている。
【０１０１】
本実施形態においても、Ｓｎの比率は０＜ｘ＜１の範囲内で任意に選択することができ、この範囲内ではチャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Ｓｎの比率は、０＜ｘ≦０．５の範囲が好ましく、０＜ｘ≦０．２の範囲がより好ましく、０．００５＜ｘ≦０．１０の範囲が特に好ましい。
【０１０２】
ＳｉＣ電子供給層６１は、不純物として窒素がドープされたｎ型半導体として機能する層である。ＳｉＣ電子供給層の形成には、種々の炭化珪素を選択することができる。中でも、６方晶系のＳｉＣ結晶が好ましく、４Ｈ−ＳｉＣ結晶、６Ｈ−ＳｉＣ結晶が好適である。４Ｈ−ＳｉＣ結晶は、キャリア移動度が高く、絶縁破壊電界が高い点で好ましい。
【０１０３】
また、不純物には、窒素以外にリン（Ｐ）やホウ素（Ｂ）など、Ｓｉ及びＣと原子半径の異なる他の原子をｎ型又はｐ型半導体を形成し得るように適宜選択することができる。
【０１０４】
ＳｉＣ電子供給層の厚みとしては、特に制限されるものではないが、ＳｉＳｎＣチャネル層との関係で、０．０５〜０．５μｍが好ましく、０．０５〜０．２μｍがより好ましい。
【０１０５】
本実施形態の縦型のＭＯＳＦＥＴの作製は、ＳｉＳｎＣチャネル層６０及びＳｉＣ電子供給層６１を下記のように形成する以外は、第１実施形態と同様にして行なった。なお、ＳｉＣ電子供給層６１は、第１実施形態における他のＳｉＣ層の形成方法と略同様に形成できる。具体的には、第１実施形態において、ＳｉＣドリフト層１３の積層後に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｓｎ導入用原料：テトラエチルスズ〔(Ｃ2Ｈ5)4Ｓｎ〕〕を用いた常法により、Ｓｉ0.9Ｓｎ0.1Ｃ（ｘ＝０．１）混晶が得られるように成分流量、有機金属については容器温度を調節して、ＳｉＣドリフト層１３上に、厚み０．５μｍのＳｉＳｎＣチャネル層６０をエピタキシャル成長させて積層した。次に、ＳｉＳｎＣチャネル層６０の積層後に更に連続して、１４００〜２０００℃に加熱しつつ、ＣＶＤ法〔キャリアガス：Ｈ2、原料ガス：ＳｉＨ4及びＣ3Ｈ8、Ｎ型伝導用原料：Ｎ2〕を用いた常法により、ＳｉＳｎＣチャネル層６０上に、厚み０．１μｍのＳｉＣ電子供給層６１をエピタキシャル成長させて積層した。そして、本実施形態では、ＳｉＣ電子供給層６１の形成以降は、第１実施形態と同様の操作を行なうことによって、図９に示すように構成された本実施形態の縦型のＭＯＳＦＥＴを作製した。
【０１０６】
上記より作製したＭＯＳＦＥＴのキャリア移動度を第１実施形態と同様にして測定したところ、Ｓｎドープを行なっていないＳｉＣ結晶からなるチャネル層で構成した縦型のＭＯＳＦＥＴに対し、２０％以上の移動度の向上効果が認められた。
【０１０７】
本実施形態では、ＳｉＣ基板として半絶縁性ＳｉＣ基板を用いた例を示したが、半絶縁性ＳｉＣ基板以外のＰ型又はＮ型のＳｉＣ基板など、作製しようとする炭化珪素半導体装置の形態に合わせて適宜選択することが可能である。
【０１０８】
なお、本実施形態のＳｉＣドリフト層１３のＳｉＣバッファ層１２と接しない側には、第１実施形態と同様にＭＯＳ構造を形成するための凹状の溝部１９が形成されており、その上方にはゲート酸化膜１８を介してゲート電極１７が形成されている。
【０１０９】
本実施形態では、第１実施形態と同様に、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって縦方向に電子が流れる縦型のＭＯＳＦＥＴを中心に説明したが、別の形態として、第２実施形態（図４参照）と同様の横型のＭＯＳＦＥＴ、例えば図１０に示すように、図４のＳｉＳｎＣチャネル層３４を、ＳｉＣ層３２側から厚み０．１μｍのＳｉＳｎＣチャネル層（不純物アンドープ）７０と厚み０．５μｍのＳｉＣ電子供給層（Ｎ+；窒素ドープ、キャリア濃度３×１０18cm-3）７１とを積層してなる構造に代えた構成とすることも可能である。これは、既述と同様にして層の積層構造を形成することにより作製できる。また同様に、Ｓｎドープを行なっていないＳｉＣ結晶からなるチャネル層で構成した横型のＭＯＳＦＥＴに対し、２０％以上の移動度の向上効果が得られる。
【０１１０】
上記した各実施形態では、不純物として、窒素（Ｎ）又はアルミニウム（Ａｌ）をドープした例を中心に説明したが、Ｎ，Ａｌ以外にリン（Ｐ）やホウ素（Ｂ）など、Ｓｉ及びＣと原子半径の異なる他の原子をｎ型又はｐ型半導体を形成し得るように適宜選択することができる。
【０１１１】
また、ＳｉＣ基板として、Ｎ型又はＰ型の４Ｈ−ＳｉＣ基板、あるいは半絶縁性ＳｉＣ基板を用いた例を示したが、前記例に制限されるものではなく、ＳｉＣ基板の選択は、作製しようとする炭化珪素半導体装置の形態に合わせて適宜行なうことが可能である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施形態に係る縦型のＭＯＳＦＥＴを示す概略構成図である。
【図２】本発明の第１実施形態に係る縦型のＭＯＳＦＥＴを作製しているところを説明するための工程図である。
【図３】本発明の第１実施形態に係る縦型のＭＯＳＦＥＴを作製しているところを説明するための工程図である。
【図４】本発明の第２実施形態に係る横型のＭＯＳＦＥＴを示す概略構成図である。
【図５】本発明の第２実施形態に係る横型のＭＯＳＦＥＴを作製しているところを説明するための工程図である。
【図６】本発明の第２実施形態に係る横型のＭＯＳＦＥＴを作製しているところを説明するための工程図である。
【図７】本発明の第３実施形態に係る縦型のＭＯＳＦＥＴを示す概略構成図である。
【図８】本発明の実施形態に係る横型のＭＯＳＦＥＴの他の例を示す概略構成図である。
【図９】本発明の第４実施形態に係る縦型のＭＯＳＦＥＴを示す概略構成図である。
【図１０】本発明の実施形態に係る横型のＭＯＳＦＥＴの他の例を示す概略構成図である。
【符号の説明】
【０１１３】
１４，３４…ＳｉＳｎＣチャネル層
１６…ソース電極
１７…ゲート電極
１８…ゲート酸化膜
２０…ドレイン電極
４０，５０…ＳｉＣチャネル層
４１，５１…ＳｉＳｎＣ歪供給層
６０，７０…ＳｉＳｎＣチャネル層
６１，７１…ＳｉＣ電子供給層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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