(57)【要約】【課題】半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供すること。【解決手段】本発明の一形態の半導体装置の製造方法は、半導体基板（１０１）にアイソレーション溝（１０５）を形成する工程と、前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜（１０６）を埋め込む工程と、３００℃以上７００℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、を含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板にアイソレーション溝を形成する工程と、
前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜を埋め込む工程と、
３００℃以上７００℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記アニールを行う工程の後、連続的に、７００℃以上の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アニールを行う工程は、
３００℃未満で真空パージまたは不活性ガスパージされたアニールチャンバー内に導入後３００℃以上７００℃未満の所定温度まで昇温し、前記所定温度でアニールを所定時間行う過程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み絶縁膜は、水分を含む、あるいは水分を吸着したＳＯＧ膜または凝縮ＣＶＤ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に、あらかじめゲート絶縁膜及びゲート電極が形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）を用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの微細化は、高集積化による素子の性能向上（動作速度向上及び低消費電力化）及び製造コストの抑制を目的として進められており、既に最小加工寸法９０ｎｍのデバイスの量産が始まっている。今後も引き続き最小加工寸法６５ｎｍ、４５ｎｍ、３２ｎｍと微細化が着実に進んでいくことが予測されている。
【０００３】
一方、このような急激な素子の微細化には多くの克服しなければならない問題がある。トランジスタを形成するＦＥＯＬ（フロントエンドオブライン）開発段階では、ゲート絶縁膜の薄膜化、ゲート電極の低抵抗化、極薄拡散層の形成等多くの課題があるが、素子間絶縁領域であるシャロートレンチアイソレーション（ＳＴＩ）領域の縮小も大きな課題の一つである。
【０００４】
なぜなら、ＳＴＩ幅は通常最小加工寸法と同等に微細化されるが、最小加工寸法４５ｎｍや３２ｎｍの世代では、従来ＳＴＩ埋め込みに用いられてきた高密度プラズマＣＶＤシリコン酸化膜の埋め込みが困難になるからである。ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ）−ＣＶＤ膜は、堆積とエッチングとの比率を制御することで異方性埋め込みを実現しており、また、高温のプラズマ中で成膜されることによる良好な膜質から、ＳＴＩの埋め込みに用いられてきた。
【０００５】
しかし、４５ｎｍ程度まで微細化が進むと、ＳＴＩ上部が堆積膜で瞬時に塞がってしまうために、十分な膜厚をＳＴＩ底部に形成することが困難になる。また、素子の微細化が進むと素子領域端部のＳＴＩ形状の制御が困難になるという問題がでてきている。その理由は以下である。これまでは、素子領域上に形成されるＣＭＰストッパーとなるシリコン窒化膜を適宜プルバックしておくことにより、ＳＴＩの最終形状では素子領域端のＳＴＩが基板表面よりも落ち込まないようにする技術が用いられてきた。しかし、素子領域の幅自体が４５ｎｍ程度まで微細化されると、シリコン窒化膜のプルバックを行うことで孤立の素子領域のシリコン窒化膜の幅が狭くなりすぎるため、本来のＣＭＰのストッパーとしての用をなさなくなる。従って、上述のシリコン窒化膜のプルバックの採用が困難になるという問題があるからである。
【０００６】
そこで、ゲート絶縁膜とゲート電極とをあらかじめ形成しておいてから、ＳＴＩのアイソレーション溝を形成し、絶縁膜を埋め込んでＳＴＩを形成するゲート先作りが有望になるが、この場合、さらにＳＴＩの埋め込みアスペクト比が大きくなってしまうという問題があった。現在、標準的なＳＴＩへの絶縁膜埋め込み技術として用いられている高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ：ＨＤＰ）ＣＶＤで形成されたシリコン酸化膜による埋め込みにとって、０．１ミクロン世代以下のＳＴＩ埋め込みでは、前述のアスペクト比が３以上に達するために、ボイド（未充填）を生成しない埋め込みは非常に困難なものになる。
【０００７】
特許文献１には、ＳＴＩに関し、ＨＤ−ＰＥＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ−Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）により第１の酸化膜が溝に完全に充填され、ＣＭＰ後にスピン・コート法により第２の酸化シリコン膜が形成され、９００℃〜９５０℃のドライＯ２雰囲気で熱処理が施され、この熱処理により酸化シリコン膜が緻密化されると共に十分な脱水とＲ基の遊離とが行われる技術が開示されている。
【０００８】
特許文献２には、ＳＴＩ構造に関し、ＳＴＩ溝にポリシラザンを埋め込み、ＣＭＰによりポリシラザン膜を選択的に除去し、２段階のＢＯＸ酸化によりポリシラザン膜をＳｉＯ２膜に変換し、酸化性雰囲気又は不活性ガス雰囲気中で、例えば９００℃程度で３０分程度の熱処理を行い、熱処理によりＳｉＯ２膜に残留しているＮＨ３やＨ２Ｏが放出されてＳｉＯ２が緻密化する技術が開示されている。
【０００９】
特許文献３には、ＳＴＩ構造に関し、ポリシラザンをＳＴＩ溝に埋め込み、酸化性雰囲気、又は窒素等の不活性ガス雰囲気で８５０℃程度の窒素雰囲気で３０分程度熱処理を行い、ポリシラザン膜から変換されたＳｉＯ２膜に残留しているＮＨ３やＨ２Ｏを放出させてＳｉＯ２膜の緻密化処理を行う技術が開示されている。
【特許文献１】特開２００１−２６７４１１号公報
【特許文献２】特開２００４−１７９６１４号公報
【特許文献３】特開２００５−１６６７００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一形態の半導体装置の製造方法は、半導体基板にアイソレーション溝を形成する工程と、前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜を埋め込む工程と、３００℃以上７００℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、を含む。
【発明の効果】
【００１２】
本発明によれば、半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施の形態）
図１〜図３は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。本第１の実施の形態は、初めに半導体基板にＳＴＩを形成する場合の例である。
【００１４】
微細化の進んだＳＴＩへの絶縁膜埋め込み技術としては、スピンコーティング法で形成するＳＯＧ膜、あるいはＯ３／ＴＥＯＳ等の流動性のある膜で埋め込みを行う技術、あるいは実績のあるＨＤＰ−ＣＶＤシリコン酸化膜と前述の流動性のある膜とを組み合わせて埋め込む技術が有望になると考えられており、多くの機関で精力的な検討が行われている。
【００１５】
特に、流動性を有する膜でＳＴＩのアイソレーション溝を底上げして、ＳＴＩ上部に従来から用いられてきたＨＤＰ−ＣＶＤシリコン酸化膜を埋め込む技術は、トランジスタ近傍に従来と同じ膜質で同じ加工耐性を有する膜を埋め込むという点で、従来のプロセスインテグレーションの大幅な変更を伴わない技術として有望視されている。
【００１６】
ところが、ＳＯＧ膜、あるいはＯ３／ＴＥＯＳ膜のような成膜過程で流動する絶縁膜をＳＴＩに埋め込んだ場合、以下のような問題点があることが判明した。これらの流動性のある膜は成膜プロセス起因で膜中に多くの水分やＯＨ基を含んでいる。また、これらの膜の膜密度自体が低いので、成膜直後にはあまり水分を含んでいなくても、その膜が置かれている環境の雰囲気中の水分を吸湿して、膜中に多くの水分を含んでしまう傾向にある。
【００１７】
このような吸着水分は、後工程の高温工程、例えば高温のアニール工程や高密度プラズマＣＶＤ中に放出され、水蒸気酸化を引き起こす。水蒸気酸化はシリコン酸化膜中の酸化種の拡散速度が速いため、素子領域が酸化されて細くなってしまう変換差拡大の問題、また、特にゲート先作り構造においてＳＴＩ形成時に、ゲート酸化膜にバーズビーク酸化が起こってしまい、ゲート酸化膜の膜厚が増大してしまう問題、あるいはゲート酸化膜の増大によって素子の信頼性が劣化する等の問題があった。
【００１８】
本第１の実施の形態では、半導体基板に高い流動性を有するＳｉＨ４／Ｈ２Ｏ２による凝縮ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）膜を埋め込んだ後に、真空中での低温アニールを行ってから、連続的にプラズマＣＶＤシリコン酸化膜を埋め込んでＳＴＩを形成する方法について示す。
【００１９】
まず図１に示すように、半導体基板１０１上に熱酸化膜１０２を膜厚５ｎｍで形成し、熱酸化膜１０２上にＣＭＰの研磨ストッパーとなるシリコン窒化膜１０３を膜厚１５０ｎｍ形成する。
【００２０】
次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（不図示）を形成し、さらにフォトレジスト膜（不図示）を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、ＲＩＥによりＣＶＤシリコン酸化膜を加工してハードマスクを形成する。ここで、ＡＡ（Ａｃｔｉｖｅ  Ａｒｅａ）部の最小加工寸法は４５ｎｍである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【００２１】
次に、ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥによりシリコン窒化膜１０３、熱酸化膜１０２、半導体基板１０１を順次加工して、半導体基板１０１にエッチング深さ３００ｎｍの溝を形成する。続いて弗酸蒸気によって、マスク材のＣＶＤシリコン酸化膜を選択除去する。次に、熱燐酸中でシリコン窒化膜１０３を５ｎｍ程度エッチングして後退させる。続いて、溝内面を熱酸化して膜厚４ｎｍの熱酸化膜１０４を形成する。以上でシャロートレンチアイソレーション（ＳＴＩ）のためのアイソレーション溝１０５が形成された。
【００２２】
次に、基板全面に凝縮ＣＶＤ膜１０６を形成する。本実施の形態で使用する製造装置は、凝縮ＣＶＤチャンバー、アニールチャンバー、及びプラズマＣＶＤチャンバーを有するクラスターツールであり、各チャンバー間では基板を真空のトランスファーチャンバーを介して大気解放することなく搬送することが可能である。
【００２３】
凝縮ＣＶＤ膜１０６の成膜条件は、成膜圧力が２００Ｐａ、成膜温度が５℃である。凝縮ＣＶＤの反応は以下のようなものである。ＣＶＤチャンバー内の温度制御プレート上で５℃に冷却された基板上にＳｉＨ４及びＨ２Ｏ２を導入することにより、以下の反応に示される高い流動性を有する中間体が形成される。
【００２４】
ＳｉＨ４＋Ｈ２Ｏ２→ＳｉＨ３（ＯＨ）＋Ｈ２Ｏ
２ＳｉＨ３（ＯＨ）→ＳｉＨ３−Ｏ−ＳｉＨ３＋Ｈ２Ｏ
ＳｉＨ３−Ｏ−ＳｉＨ３＋Ｈ２Ｏ２→ＳｉＨ３−Ｏ−ＳｉＨ２（ＯＨ）＋Ｈ２Ｏ
ＳｉＨ３−Ｏ−ＳｉＨ２（ＯＨ）＋ＳｉＨ３（ＯＨ）→
ＳｉＨ３−Ｏ−ＳｉＨ３−Ｏ−ＳｉＨ３＋Ｈ２Ｏ
凝縮ＣＶＤ膜１０６を用いることで、図１に示すように、アイソレーション溝１０５をボイド（未充填）なく埋め込むことができる。
【００２５】
以上の反応機構からわかるように、本反応では脱水縮合に伴い水分が生成されていくうえで、凝縮ＣＶＤ膜１０６は低温で成膜された低密度な膜であるために、膜中に多量の水分（〜１Ｅ２１ｃｍ−３）が吸着される。また、膜中に残存するＯＨ基（シラノール基）も、６００℃以上の高温では容易に脱水縮合反応に基づき水分を放出するため、凝縮ＣＶＤ膜１０６に対して熱処理を行うと膜中から水蒸気が放出されることになる。後述するように、膜中から放出される水蒸気は半導体基板１０１近傍に供給される酸化種であるために、基板の酸化によるＡＡの変換差拡大を引き起こすことになる。
【００２６】
次に、３００℃未満の温度のアニールチャンバー中に前記基板を搬送した後、膜の脱水と緻密化を目的として、アニールチャンバー内のホットプレートでアニールを行う。アニール条件を以下に示す。アニールは３５０℃に設定されたホットプレート上で行う。アニール雰囲気は真空であり、ターボモリキュラーポンプによりチャンバー圧力は１Ｐａ以下に保たれる。アニール時間は５分間である。なお、Ｒｅｆｅｒｅｎｃｅとして、アニールを行わないサンプル、及び５００℃、７００℃の真空アニールをやはり５分間行ったサンプルを作成した。上記５００℃、７００℃の真空アニールでは５００℃、７００℃に制御されたホットプレート上に被処理基板を載せる方式を用いるので、被処理基板はアニール温度まで１０秒程度で一気に昇温される。次に、プラズマＣＶＤチャンバーに基板を搬送し、図２に示すように、ＳｉＨ４／Ｏ２で形成されるプラズマＣＶＤシリコン酸化膜１０７でアイソレーション溝１０５を完全に埋め込んだ。プラズマＣＶＤの成膜温度は３５０℃である。
【００２７】
次にＣＭＰ技術により、シリコン窒化膜１０３をストッパーとして、プラズマＣＶＤシリコン酸化膜１０７及び凝縮ＣＶＤ膜１０６を研磨して、アイソレーション溝１０５内部にのみ残存せしめる。
【００２８】
次に、ホット燐酸中でシリコン窒化膜１０３を除去し、図３に示すように、トランジスタ１０８、層間絶縁膜１０９、１１０、１１１、１１２、１１３、多層配線１１４、１１５、１１６、１１７を周知の手法により形成する。
【００２９】
このときの各アニール条件に対するＡＡ幅の設定値と実測値の関係を、表１に示す。
【表１】
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【００３０】
本実施の形態のアニールでは、設定値と実測値とがほぼ一致するのに対して、アニールなし、及び５００℃、７００℃のアニールを行ったサンプルでは、実測値のＡＡ幅が設定値よりも細くなってしまっており、変換差がついてしまっていることが分かる。これは、アニール時、またはプラズマＣＶＤ成膜後のトランジスタ形成時等の高温工程時に凝縮ＣＶＤ膜中から放出された水分により、シリコン基板が水蒸気酸化された結果として、ＡＡ幅が細くなってしまったのである。５００℃で相対的にＡＡ幅減少の程度が小さいのは、５００℃では水の酸化力が低いためである。温度が高くなるにしたがって、ＡＡ幅が細くなり、７００℃以上ではアニールを行わない場合に比べてもＡＡ幅がさらに細くなり、高温で一気に水蒸気を放出させることで水蒸気酸化によるＡＡ幅減少が大きくなることがわかる。
【００３１】
以下に本凝縮ＣＶＤ膜の水の放出特性（温度依存性）を示す。
【００３２】
基本的に水（Ｈ２Ｏ）の放出Ｐｅａｋは３５０℃付近（膜中の空隙に物理吸着しているＨ２Ｏの放出に起因）と６００℃付近（ＳｉＯＨの形態で膜に結合しているＨ２Ｏの放出に起因）であり、３００℃以上７００℃未満のアニールを行うことで吸湿している水分をほぼ完全に除去することが可能である。この場合、一気に加熱を行うと凝縮ＣＶＤ膜中の水分は本来の放出温度よりも高い温度で放出されるために、アクティブエリアの酸化等をひきおこす可能性が高くなる。図４に示すように、本凝縮ＣＶＤ膜の場合、３５０℃付近で放出される水分が放出水の過半を占めているために、３５０℃の熱処理を採用している。
【００３３】
この熱処理温度を７００℃以上に高めるほど、本来の放出温度よりも高い温度で放出される水分によるアクティブエリアの酸化が、より起こりやすくなる。
【００３４】
すなわち、本実施の形態のアニールを行うことにより、基板の酸化を伴うことなく凝縮ＣＶＤ膜中の水分を抜き取ることができるので、微細なＡＡの形成が可能になる。このような効果は表１から明らかなように、ＡＡ幅が６０ｎｍ以下になると非常に顕著になる。
【００３５】
なお、本実施の形態では、埋め込み膜として凝縮ＣＶＤ膜を用いた例を示したが、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を用いる場合も効果は同様であり、本実施の形態と同様の３００℃以上７００℃未満の真空または不活性ガス雰囲気中でのアニールを行うことで、上述したような効果が得られる。
【００３６】
（第２の実施の形態）
図５〜図８は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。本第２の実施の形態は、あらかじめ半導体基板にゲート酸化膜とゲート電極が形成されている場合の例である。あらかじめゲート電極を形成しておくことで、ゲート端部での電界集中等を抑制することが可能になるという利点がある反面、ＳＴＩ形成時にゲート酸化膜端部でのバーズビーク発生が問題になりやすい。本第２の実施の形態では、半導体基板にＨＤＰ−ＣＶＤシリコン酸化膜とＳＯＧ膜の一種である過水素化ポリシラザン膜とのハイブリッド埋め込みを行う。過水素化ポリシラザン膜はウエットエッチバックの過程で吸湿してしまうために、本第２の実施の形態では低温での熱処理を行う。
【００３７】
まず図５に示すように、半導体基板２０１上にゲート酸化膜２０２を形成し、ゲート酸化膜２０２上にゲート電極となるＰドープ多結晶シリコン膜２０３を形成し、Ｐドープ多結晶シリコン膜２０３上にＣＭＰの研磨ストッパーとなるシリコン窒化膜２０４を形成する。
【００３８】
次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（不図示）を形成し、さらにフォトレジスト膜（不図示）を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、ＲＩＥによりＣＶＤシリコン酸化膜を加工してハードマスクを形成する。ここで、素子領域の最小加工幅は５５ｎｍである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【００３９】
次に、ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥによりシリコン窒化膜２０４、Ｐドープ多結晶シリコン膜２０３、ゲート酸化膜２０２、半導体基板２０１を順次加工して、半導体基板２０１にエッチング深さ２００ｎｍの溝を形成する。続いて弗酸蒸気によって、マスク材のＣＶＤシリコン酸化膜を除去する。続いて、溝内面を熱酸化して膜厚４ｎｍの熱酸化膜２０５を形成する。
【００４０】
次に、基板全面にＬＰＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜２０６を膜厚１５ｎｍで形成する。続いて、アニールを８００℃で２０分間施して、ＴＥＯＳ膜２０６を緻密化する。以上でＳＴＩとなるアイソレーション溝２０７が形成された。
【００４１】
次に、基板全面にポリシラザン膜２０８をスピンコーティング法により形成する。ポリシラザン膜の形成は以下のように行う。
【００４２】
過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ２ＮＨ）ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により、基板表面に塗布する。液体の塗布であるために、高アスペクト比のアイソレーション溝２０７内部にもボイド（未充填）やシーム（継ぎ目状の未充填）を生じることなく、過水素化シラザン重合体が埋め込まれる。
【００４３】
スピンコーティング法の条件は、例えば半導体基板２０１の回転速度１０００ｒｐｍ、回転時間３０秒、過水素化シラザン重合体溶液の滴下量２ｃｃ等で、狙い塗布膜厚６００ｎｍである。
【００４４】
過水素化シラザン重合体溶液を塗布した後、塗膜に対して所定の熱処理を行うことにより、低不純物濃度の過水素化ポリシラザン膜２０８に変化させる。まず、塗膜を形成した基板をホットプレート上で１８０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態で、塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存している。
【００４５】
次に２８０℃から３２０℃の水蒸気雰囲気中で塗膜を酸化して、膜中の不純物炭素や炭化水素を除去するとともに、膜中のＳｉ−Ｎ結合の大部分をＳｉ−Ｏ結合に転換する。この反応は典型的には以下に示すように進行する。
【００４６】
ＳｉＨ２ＮＨ＋２Ｏ→ＳｉＯ２＋ＮＨ３
上記のような温度範囲で熱処理されたポリシラザン膜は低密度なシリコン酸化膜となる。このシリコン酸化膜は、溝幅に依らずほぼ一様なウエットエッチングレートを示すという性質がある。
【００４７】
次にＣＭＰ技術により、シリコン窒化膜２０４をストッパーとして、ポリシラザン膜２０８及びＴＥＯＳ膜２０６を研磨して、アイソレーション溝２０７内部にのみ残存せしめる。
【００４８】
次に、２００：１の希薄弗酸水溶液を用いて、ポリシラザン膜２０８をエッチバックする。既に述べたように、このときポリシラザン膜２０８はアイソレーション溝幅に依らず、ほぼ等速にエッチバックされるが、ポリシラザン膜は非常に低密度の膜であるため、ウエットエッチングの過程で吸湿して水を含んだ膜に変質する。ＳＩＭＳによって吸湿した水の量を見積もった結果、１×１０２１ｃｍ−３の水分がポリシラザン膜中に含まれるようになったことがわかった。
【００４９】
次に、吸湿した水を脱水するためのアニールを行う。アニール手順は以下のような２Ｓｔｅｐ処理である。アニールチャンバーはバッチ式の炉であり、２００℃（巻き込み酸素の影響を防ぐために３００℃未満で被処理基板をロードできるようにしている）に設定され窒素パージされた炉内に、石英ボートに積載された該基板を導入する。次に、２００℃の窒素雰囲気中で１０分間パージして、炉内に入った巻き込み酸素をパージアウトする。窒素流量は、炉内雰囲気の完全置換が１０分間で２回以上行える流量とする。本実施の形態の場合、炉の体積は１００Ｌであったので、窒素流量は２０ＳＬＭとした（置換回数は１０分間で３．９１回）。次に窒素流量を保って、炉内を昇温速度１０℃／ｍｉｎで２０分をかけて４００℃まで昇温し、４００℃で３０分間保持して第１番目のアニール（熱処理）のステップを行う。以上の低温での熱処理過程で、ポリシラザン中に吸収あるいは吸着していた水分は膜中から放出され、速やかに炉外に排出された。
【００５０】
次に、同一のチャンバー内で連続的に、あるいは真空中で上記ポリシラザン膜を塗布した基板を搬送可能な別のアニールチャンバー内で、該基板を昇温速度５０℃／ｍｉｎで８００℃まで昇温し、１５分間熱処理する２番目のアニール（熱処理）のステップを行った後、２５℃／ｍｉｎで２００℃まで降温し、炉内から基板を取り出した。以上のアニール処理により、ポリシラザン膜２０８中の水分が離脱するとともに、ポリシラザン膜２０８が約１２％の膜収縮を起こすことによって緻密化された。このように緻密化されたポリシラザン膜２０８は、後工程でのウエット処理等に対して十分な耐性を示すとともに、吸湿をほとんど起こさない膜へと変質したことになる。
【００５１】
次に、図６に示すように、ポリシラザン膜２０８上にＨＤＰ−ＣＶＤシリコン酸化膜２０９を形成し、ポリシラザン膜２０８をウエットエッチバックすることによって生じた空隙部を完全に埋め込む。
【００５２】
またリファレンスとして、ウエットエッチバック後、ポリシラザン膜に通常の拡散炉で８００℃の窒素アニールを１５分間施してから、ポリシラザン膜上にＨＤＰ−ＣＶＤシリコン酸化膜を形成したサンプル、及びアニールを一切行わないで、ＨＤＰ−ＣＶＤシリコン酸化膜を形成したサンプルを作成した。ここで、窒素アニールでの炉内へのロード温度は７００℃、またＨＤＰ−ＣＶＤシリコン酸化膜の成膜温度は約６５０℃である。
【００５３】
次に、シリコン窒化膜２０４をストッパーとして、再度ＣＭＰを行い、ＨＤＰ−ＣＶＤシリコン酸化膜２０９をアイソレーション溝２０７内にのみ残存せしめる。
【００５４】
次に、図７に示すように、ホット燐酸中でシリコン窒化膜２０４を除去する。次に、反応性イオンエッチング技術によりＨＤＰ−ＣＶＤシリコン酸化膜２０９の高さを調整することによりＳＴＩ部が形成される。
【００５５】
続いて、図８に示すように、インターポリ絶縁膜［ＩＰＤ膜］であるＯＮＯ膜２１０をＬＰＣＶＤ法により形成し、コントロールゲートとなる、Ｐドープ多結晶シリコン膜２１１を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により加工してゲート電極を形成する。さらに、層間絶縁膜２１２、２１３、２１４、多層配線２１５、２１６を形成してフラッシュメモリが製造される。
【００５６】
本実施の形態で作成されたサンプルのゲート酸化膜２０２のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）をマスク設計上のＡＡ幅毎に表２に示す。
【表２】
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【００５７】
表２から分かるように、各条件とも、ＡＡ幅が１００ｎｍ以上では明確な差異は見られないが、ＡＡ幅が６０ｎｍ以下では、本実施の形態以外の方法では、ＥＯＴが本実施の形態の方法に比べて厚くなっていることが分かる。このときのゲートの断面をＴＥＭで調べた結果、本実施の形態以外の方法では、バーズビーク酸化がゲート電極の両端から侵入することによってゲート酸化膜が厚くなっていること、及びＡＡ領域自体が酸化されて幅が狭くなっていることが分かる。ＥＯＴには、
【数１】
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【００５８】
の関係が成り立つので、幅Ｗが減少し、膜厚Ｔが増大したことにより、ＥＯＴが低下したことがわかる。
【００５９】
これは、ポリシラザン膜から放出された水分による水蒸気酸化が原因である。水蒸気酸化のレートは温度に対して指数関数的に増大するが、４００℃付近ではほとんどシリコンの酸化レートがない。従って、本実施の形態のように低温でのアニール工程で水分を放出させてから、不活性ガス雰囲気中で昇温すれば、シリコン基板の水蒸気酸化はおこりえないが、吸湿したポリシラザン膜を直接高温の炉に導入して一気に昇温する場合、あるいはＨＤＰ−ＣＶＤチャンバーでプラズマによって瞬間的（通常数秒程度）に昇温する場合には、昇温によって放出された水分の一部がシリコン基板を酸化してしまうのである。
【００６０】
上記３条件について、１０４回のＷｒｉｔｅ／Ｅｒａｓｅ  Ｃｙｃｌｅを繰り返した後のＶｔｈの変動を表３に示す
【表３】
2007221058.tif 000006
【００６１】
本実施の形態では１．５Ｖ程度の変動しか見られないのに対して、他の水準では３Ｖ以上の変動が起こっていることが分かる。これは、実際のフラッシュメモリの動作上はデータ保持が困難になり、不揮発性を維持できなくなっていることを意味する。すなわち、本実施の形態を適用することで、ポリシラザン膜を用いた狭いＳＴＩ部のボイドレス埋め込みと、ゲート酸化膜の信頼性確保の両立が実現できることが分かる。
【００６２】
なお、本実施の形態では、埋め込み膜としてＨＤＰ−ＣＶＤシリコン酸化膜とポリシラザン膜とを用いた例を示したが、ポリシラザン膜単層埋め込みの場合でも同様の効果が得られる。また、ポリシラザン膜の代わりに、他のＳＯＧ膜あるいはＯ３／ＴＥＯＳ膜、あるいは第１の実施の形態と同様にＳｉＨ４／Ｈ２Ｏ２を用いて形成される凝縮ＣＶＤ膜を用いることも可能である。ライナー酸化膜としてＴＥＯＳ膜の代わりにＨＴＯ膜を用いることも可能である。また、ポリシラザン膜として６００℃程度の高温の水蒸気雰囲気での処理を行い、膜中のＮを除去して、シリコン酸化膜に変えた場合についても同様の効果が得られる。
【００６３】
なお、本実施の形態としては本実施例記載のアニール条件に限定されるものではなく、アニールチャンバー内への被処理基板の搬送と雰囲気の置換を３００℃未満の温度で行い、一番目のステップのアニールを３００℃以上７００℃未満の真空または不活性ガス雰囲気中で行い、かつ連続的に、二番目のステップのアニールを７００℃以上の真空または不活性ガス雰囲気中で行うことで、上述の例と同等の効果が得られる。
【００６４】
本実施例の効果の適用範囲をより明確にするために以下の実験を行った。
【００６５】
上記電気特性を評価した試料と同じ構造のＳａｍｐｌｅを評価し、以下の表４に示すような熱処理をＲＴＰを用いて行い、熱処理終了後に弗酸系のウエットエッチングでＳＴＩ中の埋め込み膜を全剥してから、寸法ＳＥＭでＡＡ幅を測定した。但しＲＴＡを二回行う場合は二回のＲＴＡ間での吸湿がおこらないように、ＲＴＡ処理は連続的に行うこととした。各ＲＴＡの処理時間は５分である。
【表４】
2007221058.tif 000007
【００６６】
その結果を図９に示す。
【００６７】
図９は表４に示す１ｓｔＲＴＡ温度に対してＡＡ幅をプロットしたもので、ＡＡ幅が大きいほど放出水分による酸化を受けていないことを示す。なお、ＲＴＡは拡散炉よりも昇温速度が大きく、Ｓｉｎｇｌｅ  ＳｔｅｐのＲＴＡ温度またはＳｅｑｕｅｎｔｉａｌの１ｓｔＲＴＡ温度が７００℃以上の場合は、拡散炉にて同じ温度のアニール処理を行った場合に比べて、Ｈ２Ｏ放出による酸化が起こりやすくなる。
【００６８】
図９より以下の傾向がわかる。
【００６９】
(1)Ｓｉｎｇｌｅ Ｓｔｅｐの場合、ＲＴＡ温度が３００℃以下でＡＡ幅減少が見られる。これはＨＤＰ−ＣＶＤ工程でのＨ２Ｏ放出による酸化起因と思われる。
【００７０】
(2)Ｓｉｎｇｌｅ  Ｓｔｅｐの場合にはＲＴＡ温度が５００℃以上でＲＴＡ温度とともにＡＡ幅が減少する傾向が見られるが特に７００℃以上でＡＡ幅の減少が大きい。これはＲＴＡ工程中、及びＨＤＰ−ＣＶＤ工程でのポリシラザンからの放出水による酸化及び起因と思われる。
【００７１】
(3)Ｓｅｑｕｅｎｔｉａｌ（異なる温度で２回ＲＴＡを行う）の場合、全条件でＳｉｎｇｌｅ  ＳｔｅｐよりもＡＡ幅の減少の改善が見られる。これは８００℃の２ｎｄＲＴＡでＨ２Ｏを放出しきった結果として、ＨＤＰ−ＣＶＤ工程でのポリシラザンからの放出水による酸化がなくなったためと考えられる。
【００７２】
以上の実験結果からは、３００℃以上７００℃未満の熱処理、さらに好ましくは６５０℃以下が放出水による酸化抑制に効果的であり、更に最初の熱処理よりも高温の７００℃以上の熱処理さらに好ましくは８００℃以上の熱処理を追加することで後工程での放出水による酸化抑制効果が高まることがわかる。
【００７３】
（第３の実施の形態）
図５〜図８、及び図１０は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。本第３の実施の形態も、あらかじめ半導体基板にゲート酸化膜とゲート電極が形成されている場合の例である。本第３の実施の形態は、基本的に第２の実施の形態と同じであるが、過水素化ポリシラザン膜がゲート電極加工後のダメージに伴い吸湿した水分を除去するために、低温での熱処理を行う。
【００７４】
第２の実施の形態と同様に、まず図５に示すように、半導体基板２０１上にゲート酸化膜２０２を形成し、ゲート酸化膜２０２上にゲート電極となるＰドープ多結晶シリコン膜２０３を形成し、Ｐドープ多結晶シリコン膜２０３上にＣＭＰの研磨ストッパーとなるシリコン窒化膜２０４を形成する。
【００７５】
次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（不図示）を形成し、さらにフォトレジスト膜（不図示）を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、ＲＩＥによりシリコン酸化膜を加工してハードマスクを形成する。ここで、素子領域の最小加工幅は５５ｎｍである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【００７６】
次に、ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥによりシリコン窒化膜２０４、Ｐドープ多結晶シリコン膜２０３、ゲート酸化膜２０２、半導体基板２０１を順次加工して、半導体基板２０１にエッチング深さ２００ｎｍの溝を形成する。続いて弗酸蒸気によって、マスク材のＣＶＤシリコン酸化膜を除去する。続いて、溝内面を熱酸化して膜厚４ｎｍの熱酸化膜２０５を形成する。
【００７７】
次に、基板全面にＬＰＣＶＤ法によりＴＥＯＳ膜２０６を膜厚１５ｎｍで形成する。続いて、アニールを８００℃で２０分間施して、ＴＥＯＳ膜２０６を緻密化する。以上でＳＴＩとなるアイソレーション溝２０７が形成された。次に、基板全面にポリシラザン膜２０８をスピンコーティング法により形成する。
【００７８】
次にＣＭＰ技術により、シリコン窒化膜２０４をストッパーとして、ポリシラザン膜２０８及びＴＥＯＳ膜２０６を研磨して、アイソレーション溝２０７内部にのみ残存せしめる。
【００７９】
次に、２００：１の希薄弗酸水溶液を用いて、ポリシラザン膜２０８をエッチバックし、第２の実施の形態と同様に吸湿した水を脱水するためのアニールを行い、ポリシラザン膜２０８中の水分が離脱するとともに、ポリシラザン膜２０８が約１２％の膜収縮を起こすことによって緻密化された。このように緻密化されたポリシラザン膜２０８は、後工程でのウエット処理等に対して十分な耐性を示すとともに、吸湿をほとんど起こさない膜へと変質したことになる。
【００８０】
次に、図６に示すように、ポリシラザン膜２０８上にＨＤＰ−ＣＶＤシリコン酸化膜２０９を形成し、ポリシラザン膜２０８をウエットエッチバックすることによって生じた空隙部を完全に埋め込む。
【００８１】
次に、シリコン窒化膜２０４をストッパーとして、再度ＣＭＰを行い、ＨＤＰ−ＣＶＤシリコン酸化膜２０９をアイソレーション溝２０７内にのみ残存せしめる。
【００８２】
次に、図７に示すように、ホット燐酸中でシリコン窒化膜２０４を除去する。次に、反応性イオンエッチング技術によりＨＤＰ−ＣＶＤシリコン酸化膜２０９の高さを調整することによりＳＴＩ部が形成される。
【００８３】
続いて、図８の（ａ）（ｂ）に示すように、インターポリ絶縁膜［ＩＰＤ膜］であるＯＮＯ膜２１０をＬＰＣＶＤ法により形成し、コントロールゲートとなる、Ｐドープ多結晶シリコン膜２１１を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により加工してゲート電極を形成する。なお、図８の（ａ）はＳＴＩ部の断面図であり、図８の（ｂ）はＡＡ部の断面図である。
【００８４】
しかし、ゲート電極加工時のオーバーエッチングによりＳＴＩ部は大きく陥没し、ＨＤＰ−ＣＶＤシリコン酸化膜２０９は除去されてしまい、反応性イオンエッチングダメージの入ったポリシラザン膜２０８の表面が露出することになる。エッチング後には、堆積物を除去するためにアッシング及び希釈弗酸水溶液でのエッチングを行う。本工程で、加工ダメージの入ったポリシラザン膜２０８上部が吸湿しやすくなるので、この状態で５００℃窒素中１０分間の熱処理を行う。
【００８５】
上記熱処理の目的を図１１を用いて説明する。図１１は、２５０℃、４００℃、５００℃で各１０分間温度を一定に保持してＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を評価している。図１１より吸着水に起因する放出水分は５００℃以下で消滅すること、複数のＨ２Ｏの放出ピークは存在するものの、それぞれのピークでのＨ２Ｏは１０分以内で放出しきる（ＴＤＳのピークの右側が垂直になっているのは同一温度で保持している間にＨ２Ｏが出きったため）ことが分かる。図１１に示すように、ポリシラザンの吸湿した水分の殆どは５００℃で除去可能であるため、本熱処理により、ゲート電極加工に伴う吸着水分を、バーズビーク酸化を引き起こさない低温で除去できることになる。なお、５００℃以上での水の放出のピーク位置は図より６５０℃程度であり、この温度よりも高温側、例えば７００℃で急激な熱処理を行うと、急激な水の放出に伴うバーズビーク酸化がおこりやすくなるという問題が生じる。
【００８６】
さらに、図１０に示すように、層間絶縁膜２１２、２１３、２１４、多層配線２１５、２１６を形成してフラッシュメモリが製造される。
【００８７】
本実施の形態で作成されたサンプルのゲート酸化膜２０２のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）をマスク設計上のＡＡ幅毎に表５に示す。
【表５】
2007221058.tif 000008
【００８８】
表５から、第２の実施の形態と同等の特性が得られることがわかる。
【００８９】
上記３条件について、１０４回のＷｒｉｔｅ／Ｅｒａｓｅ  Ｃｙｃｌｅを繰り返した後のＶｔｈの変動を表６に示す
【表６】
2007221058.tif 000009
【００９０】
本第３の実施の形態では、第２の実施の形態の１．５Ｖ程度の変動に対して、さらに０．２３Ｖの改善が見られており、これは水蒸気酸化によるトンネル酸化膜の劣化が緩和されたためと考えられる。すなわち、本第３の実施の形態を適用することで、ポリシラザン膜を用いた狭いＳＴＩ部のボイドレス埋め込みと、ゲート酸化膜の信頼性確保の両立が実現でき、信頼性をさらに改善できることが分かる。
【００９１】
なお、本実施の形態では、埋め込み膜としてＨＤＰ−ＣＶＤシリコン酸化膜とポリシラザン膜とを用いた例を示したが、ポリシラザン膜単層埋め込みの場合でも同様の効果が得られる。また、ポリシラザン膜の代わりに、他のＳＯＧ膜あるいはＯ３／ＴＥＯＳ膜、あるいは第１の実施の形態と同様にＳｉＨ４／Ｈ２Ｏ２を用いて形成される凝縮ＣＶＤ膜を用いることも可能である。ライナー酸化膜としてＴＥＯＳ膜の代わりにＨＴＯ膜を用いることも可能である。また、ポリシラザン膜として６００℃程度の高温の水蒸気雰囲気での処理を行い、膜中のＮを除去して、シリコン酸化膜に変えた場合についても同様の効果が得られる。
【００９２】
以上のように本発明の実施の形態は、半導体装置のシャロートレンチアイソレーション（ＳＴＩ）の埋め込み絶縁膜の一部、または全部としてＳＯＧ膜またはＯ３／ＴＥＯＳ膜やＳｉＨ４／Ｈ２Ｏ２膜等の凝縮ＣＶＤ膜を埋め込む半導体装置の製造方法であり、該埋め込み絶縁膜をＣＭＰ技術によって平坦化し、エッチバックして高さ調整を行った後に、３００℃以上７００℃未満の不活性ガス雰囲気中または真空中で熱処理することにより、膜中に吸着されている水分の脱離を促進し、以降の高温工程、例えばアニール工程や高密度プラズマＣＶＤ工程での素子領域変換差の拡大、あるいは素子特性の悪化を抑制する。
【００９３】
すなわち、埋め込み絶縁膜中に吸収または吸着している水分の放出による水蒸気酸化を引き起こすことなく、埋め込み絶縁膜中から水分を放出させることができる。したがって、水蒸気酸化によってＡＡ幅に変換差が生じる問題を抑止することができる。また、ＳＴＩの埋め込み絶縁膜には高温の緻密化アニールが必要であるが、本実施の形態のシーケンスを用いることによって、工程数の増大を招くことがない。さらに、脱水のためのアニールの後、連続的に高温アニールを行うことにより、アニール後に再度水が吸着することを抑止できる。
【００９４】
また、埋め込み絶縁膜として用いるＳＯＧ膜あるいは凝縮ＣＶＤ膜は、流動性を有し、狭いアイソレーション溝へも埋め込み可能であるため、ＳＴＩの微細化が可能である。ゲート電極先作り構造は、ゲート酸化膜形成時の前処理の弗酸系のウエットエッチング時にＳＴＩ端部がエッチングされる問題がなくなるため、素子の微細化に有利である。その反面、ゲート電極があらかじめ形成されてしまっているために、ＳＴＩの埋め込み絶縁膜に起因するバーズビーク酸化に弱いが、本実施の形態のアニールと併用することで、微細化しても良好な素子特性を得ることが可能になる。
【００９５】
このように本発明の実施の形態によれば、ＳＴＩに流動性を有する埋め込み絶縁膜を用いた時に起こる素子領域の変換差拡大、あるいはゲート先作り素子の信頼性劣化等の問題を克服することができるため、非常に微細なＳＴＩをデバイス特性への影響を抑制して形成することが可能になり、半導体装置の一層の微細化による性能向上が可能になる。
【００９６】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第１の実施の形態に係る水の放出特性を示す図。
【図５】本発明の第２及び第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第２及び第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第２及び第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第２及び第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第２の実施の形態に係るＲＴＡ温度に対するＡＡ幅を示す図。
【図１０】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の第３の実施の形態に係るＴＤＳ評価温度に対する放出水量を示すグラフ。
【符号の説明】
【００９８】
１０１…半導体基板  １０２…熱酸化膜  １０３…シリコン窒化膜  １０４…熱酸化膜  １０５…アイソレーション溝  １０６…凝縮ＣＶＤ膜  １０７…プラズマＣＶＤシリコン酸化膜  １０８…トランジスタ  １０９、１１０、１１１、１１２、１１３…層間絶縁膜  １１４、１１５、１１６、１１７…多層配線  ２０１…半導体基板  ２０２…ゲート酸化膜  ２０３…Ｐドープ多結晶シリコン膜  ２０４…シリコン窒化膜  ２０５…熱酸化膜  ２０６…ＴＥＯＳ膜  ２０７…アイソレーション溝  ２０８…過水素化ポリシラザン膜  ２０９…ＨＤＰ−ＣＶＤシリコン酸化膜  ２１０…ＯＮＯ膜  ２１１…Ｐドープ多結晶シリコン膜、２１２、２１３、２１４…層間絶縁膜  ２１５、２１６…多層配線
【図１】
2007221058.tif 000010
【図２】
2007221058.tif 000011
【図３】
2007221058.tif 000012
【図４】
2007221058.tif 000013
【図５】
2007221058.tif 000014
【図６】
2007221058.tif 000015
【図７】
2007221058.tif 000016
【図８】
2007221058.tif 000017
【図９】
2007221058.tif 000018
【図１０】
2007221058.tif 000019
【図１１】
2007221058.tif 000020