(57)【要約】【課題】ウィスカーの発生を抑制するとともに、電子部品との接続性を確保しつつ接続性のばらつきを低減することができる配線回路基板の製造方法を提供することである。【解決手段】  ベース絶縁層ＢＩＬ上に金属薄膜３１および導体層３３からなる配線パターン１２を形成し、配線パターン１２を覆うように無電解錫めっき層３４を形成する。ここで、配線パターン１２および錫めっき層３４に加熱処理を施す。加熱処理温度は１７５〜２２５℃とし、加熱処理時間は２〜１０分とする。加熱処理を施すことにより、銅および錫からなる混合層３５が形成される。その後、ベース絶縁層上の所定領域で配線パターン１２および錫めっき層３４を覆うようにソルダーレジストＳＯＬを形成する。次に、ソルダーレジストＳＯＬの熱硬化処理を行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
絶縁層上に少なくとも銅を含む導体パターンを形成する工程と、
前記導体パターンを覆うように錫皮膜を形成する工程と、
前記錫皮膜形成後に前記導体パターンおよび前記錫皮膜に加熱処理を行う工程と、
前記導体パターンおよび前記錫皮膜の所定部を覆うように前記絶縁層上に被覆層を形成する工程と、
前記被覆層に加熱処理を行う工程とを備え、
前記導体パターンおよび前記錫皮膜に前記加熱処理を行う工程において、前記加熱処理の温度は１７５℃以上２２５℃以下であり、前記加熱処理の時間は２分以上１０分以下であることを特徴とする配線回路基板の製造方法。
【請求項２】
前記被覆層を形成する工程は、前記導体パターンおよび前記錫皮膜の所定部を覆うように前記絶縁層上に前記被覆層としてソルダーレジストを形成する工程を含み、
前記被覆層に加熱処理を行う工程は、前記ソルダーレジストに熱硬化処理を行う工程を含むことを特徴とする請求項１記載の配線回路基板の製造方法。
【請求項３】
前記ソルダーレジストの熱硬化処理の温度は、８０℃以上１６０℃以下であることを特徴とする請求項２記載の配線回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線回路基板の製造方法に関する。
【背景技術】
【０００２】
ＴＡＢ（Tape Automated Bonding）用テープキャリア等の配線回路基板は、一般に、絶縁層からなる基板上に導体層からなる配線パターンが形成されたものであり、様々な電子機器に用いられる。
【０００３】
配線回路基板には、種々の電子部品が実装され、配線パターンの端子部に接続される。電子部品の端子は、例えば金からなる。この場合、配線パターンの端子部と電子部品の端子との接続性を向上させるために、配線パターンの端子部を覆うように錫皮膜（錫めっき）が形成される。ここで、配線パターンと電子部品との接続性とは、配線パターンと電子部品との電気的および物理的接続の確実性をいう。しかしながら、端子部上の錫皮膜にウィスカーと呼ばれる髭状の結晶が成長することがあり、このウィスカーが原因となって配線パターンに短絡事故が発生するおそれがある。
【０００４】
そこで、特許文献１には、銅からなる配線パターンに錫めっき層を形成した後８０℃〜１４０℃の加熱処理を行うことにより、長期にわたってウィスカーの発生が抑制されることが開示されている。この特許文献１によれば、１４０℃より高い温度で加熱すると錫めっき層が変色する等の問題が生じることが指摘されている。
【特許文献１】特開２００２−１２４５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の方法により加熱処理を行った後、配線パターンを覆うようにソルダーレジスト層を形成し、配線回路基板が完成する。しかしながら、このような方法により形成された配線回路基板では、電子部品との接続性のばらつきが大きくなる。ここで、接続性のばらつきとは、配線パターンと電子部品との電気的および物理的接続の確実性のばらつきをいう。この場合、接続性の低い配線回路基板は不良品として処理される。それにより、製造の歩留まりが大きく変動する。
【０００６】
本発明の目的は、ウィスカーの発生を抑制するとともに、電子部品との接続性を確保しつつ接続性のばらつきを低減することができる配線回路基板の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明者は、種々の実験および検討を行った結果、上記の加熱処理により形成される銅および錫からなる混合層がソルダーレジスト形成時の熱硬化処理時に不必要に増加し、配線パターンと電子部品との接続性のばらつきの原因となることを見出した。一般的に、加熱処理の温度が高いと上記の混合層の厚みが大きくなり、錫皮膜の厚みが小さくなる。それにより、配線パターンと電子部品との接続性が悪くなる。そのため、従来は、加熱処理を１４０℃以下の低い温度で行っていた。しかしながら、発明者の実験および検討の結果、加熱処理の温度を従来よりも高い特定の範囲内の領域に設定することにより、配線パターンと電子部品との接続性を確保しつつ接続性のばらつきを抑制できることが判明した。これらの知見に基づいて本発明者は以下の発明を案出した。
【０００８】
（１）本発明に係る配線回路基板の製造方法は、絶縁層上に少なくとも銅を含む導体パターンを形成する工程と、導体パターンを覆うように錫皮膜を形成する工程と、錫皮膜形成後に導体パターンおよび錫皮膜に加熱処理を行う工程と、導体パターンおよび錫皮膜の所定部を覆うように絶縁層上に被覆層を形成する工程と、被覆層に加熱処理を行う工程とを備え、導体パターンおよび錫皮膜に加熱処理を行う工程において、加熱処理の温度は１７５℃以上２２５℃以下であり、加熱処理の時間は２分以上１０分以下であるものである。
【０００９】
本発明に係る配線回路基板の製造方法においては、絶縁層上に少なくとも銅を含む導体パターンが形成される。次いで、導体パターンを覆うように錫皮膜が形成される。次に、導体パターンおよび錫皮膜に加熱処理が行われる。このとき、加熱処理の温度は、１７５℃以上２２５℃以下に設定され、加熱処理の時間は２分以上１０分以下に設定される。次に、導体パターンおよび錫皮膜の所定部を覆うように絶縁層上に被覆層が形成される。次いで、被覆層に加熱処理が行われる。
【００１０】
この場合、導体パターンおよび錫皮膜に加熱処理が行われることにより、銅および錫からなる混合層が形成され、ウィスカーの発生を抑制することができる。
【００１１】
ここで、被覆層の加熱処理の際には混合層の厚みが増加する。混合層の厚みの増加量が大きいと、混合層の厚みのばらつきが大きくなる。
【００１２】
また、混合層の厚みが大きくなると、錫皮膜の厚みが小さくなる。導体パターンと電子部品との接続性を向上させるためには、錫皮膜の厚みが必要量確保されなければならない。
【００１３】
そこで、導体パターンおよび錫皮膜の加熱処理の温度を１７５℃以上２２５℃以下に設定し、加熱処理の時間を２分以上１０分以下に設定することにより、被覆層の加熱処理の際に、錫皮膜の厚みを必要量確保することができるとともに、混合層の厚みの増加量を低減することができる。それにより、導体パターンと電子部品との接続性を確保しつつ接続性のばらつきを低減することができる。
【００１４】
（２）被覆層を形成する工程は、導体パターンおよび錫皮膜の所定部を覆うように絶縁層上に被覆層としてソルダーレジストを形成する工程を含み、被覆層に加熱処理を行う工程は、ソルダーレジストに熱硬化処理を行う工程を含んでもよい。
【００１５】
この場合、導体パターンおよび錫皮膜に熱処理が行われた後、導体パターンおよび錫皮膜の所定部を覆うように絶縁層上にソルダーレジストが形成される。次いで、ソルダーレジストの熱硬化処理が行われる。
【００１６】
導体パターンおよび錫皮膜の加熱処理の温度を１７５℃以上２２５℃以下に設定し、加熱処理の時間を２分以上１０分以下に設定することにより、ソルダーレジストの熱硬化処理の際に、錫皮膜の厚みを必要量確保することができるとともに、混合層の厚みの増加量を低減することができる。それにより、導体パターンと電子部品との接続性を確保しつつ接続性のばらつきを低減することができる。
【００１７】
（３）ソルダーレジストの熱硬化処理の温度は、８０℃以上１６０℃以下であってもよい。この場合、ソルダーレジストの熱硬化処理の際に、錫皮膜の厚みを確実に必要量確保することができるとともに、混合層の厚みの増加量を十分に低減することができる。それにより、導体パターンと電子部品との接続性を確実に確保しつつ接続性のばらつきを十分に低減することができる。
【発明の効果】
【００１８】
本発明によれば、導体パターンおよび錫皮膜の加熱処理の温度を１７５℃以上２２５℃以下に設定し、加熱処理の時間を２分以上１０分以下に設定することにより、被覆層の加熱処理の際に、錫皮膜の厚みを必要量確保することができるとともに、混合層の厚みの増加量を低減することができる。それにより、導体パターンと電子部品との接続性を確保しつつ接続性のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施の形態に係る配線回路基板の製造方法について、図面を参照しながら説明する。なお、本実施の形態においては、配線回路基板として、ＴＡＢ（Tape Automated Bonding）用テープキャリアを用いる。
【００２０】
（１）ＴＡＢ用テープキャリアの基本構成
図１は、本実施の形態に係る方法により製造されるＴＡＢ用テープキャリアの平面図である。図１に示すように、長尺状のＴＡＢ用テープキャリア１は、半導体チップ等の電子部品を実装するための複数の実装部１１を備える。各実装部１１は、ＴＡＢ用テープキャリア１の長さ方向にそれぞれ所定間隔を隔てて設けられている。
【００２１】
ＴＡＢ用テープキャリア１の両側方には、正方形状の複数のスプロケットホール１ＳがＴＡＢ用テープキャリア１の長さ方向に延びるように所定間隔で形成されている。各実装部１１には、電子部品等の電極をボンディングするための配線パターン１２が形成されている。
【００２２】
配線パターン１２は、レジスト膜を露光および現像し、所定の処理を施すことにより形成される（詳細は後述する）。
【００２３】
（２）実装部の構成
以下、実装部１１についてさらに詳細に説明する。
【００２４】
図２は、実装部１１を示す平面図である。図２に示すように、ベース絶縁層ＢＩＬ上に複数の配線パターン１２が形成される。複数の配線パターン１２には、ベース絶縁層ＢＩＬの中央部から一方の側部に向かうように形成されるものと、ベース絶縁層ＢＩＬの中央部から他方の側部に向かうように形成されるものとがある。
【００２５】
ベース絶縁層ＢＩＬの一方の側部の領域と他方の側部の領域とを除く領域を覆うようにソルダーレジストＳＯＬが設けられる。このソルダーレジストＳＯＬにより各導体パターン１２の端部が覆われていない領域をアウターリード部２０という。
【００２６】
また、ベース絶縁層ＢＩＬの中央部における各配線パターン１２の端部には、半導体チップ等の電子部品（図示せず）が実装される。この電子部品の実装領域は、実装領域２１として示されている。この実装領域２１内に位置する各配線パターン１２の配置領域をインナーリード部２２という。なお、インナーリード部２２は、ソルダーレジストＳＯＬにより被覆されていない。
【００２７】
（３）ＴＡＢ用テープキャリアの製造方法
次に、ＴＡＢ用テープキャリア１の製造方法をセミアディティブ法を用いた場合、およびサブトラクティブ法を用いた場合に分けて説明する。なお、本製造工程においては、４本のＴＡＢ用テープキャリア１が同時に形成され、最後の工程で各ＴＡＢ用テープキャリア１に分断され、図１に示したＴＡＢ用テープキャリア１が形成される。以下、詳細を説明する。
【００２８】
（ａ）セミアディティブ法を用いた場合
図３〜図６は、セミアディティブ法を用いた場合のＴＡＢ用テープキャリア１の製造方法を説明するための製造工程図である。
【００２９】
まず、図３（ａ）に示すように、長尺状基板３０を用意する。長尺状基板３０としては、例えば、ステンレス板、銅板またはニッケル板等の金属を用いることができる。
【００３０】
次に、図３（ｂ）に示すように、長尺状基板３０上にベース絶縁層ＢＩＬを形成する。ベース絶縁層ＢＩＬは、例えば、ポリイミドまたはポリエステル等の樹脂からなる。
【００３１】
次に、図３（ｃ）に示すように、ベース絶縁層ＢＩＬ上にスパッタリングにより金属薄膜３１を形成する。
【００３２】
次に、図３（ｄ）に示すように、金属薄膜３１上に所定のパターンの溝部Ｒを有するめっきレジスト３２を形成する。めっきレジスト３２は、例えば、ドライフィルムレジスト等により金属薄膜３１上にレジスト膜を形成し、そのレジスト膜を所定のパターンで露光し、その後、現像することにより形成される。
【００３３】
次に、図４（ｅ）に示すように、金属薄膜３１上の溝部Ｒに、電解めっきにより導体層３３を形成する。金属薄膜３１および導体層３３としては、銅、銅合金等の少なくとも銅を含有する金属材料を用いることができる。また、金属薄膜３１および導体層３３としては、異なる材料を用いてもよいが、同一の材料を用いることが好ましい。以下、本実施の形態においては金属薄膜３１および導体層３３として銅を用いる場合について説明する。
【００３４】
次に、図４（ｆ）に示すように、めっきレジスト３２を化学エッチング（ウェットエッチング）または剥離によって除去する。次に、図４（ｇ）に示すように、金属薄膜３１の露出する領域をエッチングにより除去する。これにより、金属薄膜３１および導体層３３からなる配線パターン１２（図１および図２参照）が形成される。
【００３５】
次に、図４（ｈ）に示すように、配線パターン１２を覆うように無電解錫めっき層３４を形成する。ここで、配線パターン１２および錫めっき層３４に加熱処理を施す。加熱処理温度は１７５〜２２５℃とし、加熱処理時間は２〜１０分とする。加熱処理を施すことにより、配線パターン１２を構成する金属薄膜３１および導体層３３の材料である銅が錫めっき層３４内に拡散する。それにより、図５（ｉ）に示すように、銅および錫からなる混合層３５が形成される。
【００３６】
なお、混合層３５の厚みが０．２μｍ以上である場合には、ウィスカーの発生を十分に抑制することができる。混合層３５の厚みが０．４５μｍ以下である場合には、配線パターン１２と電子部品との接続性を確実に向上させるために必要な錫めっき層３４の厚みを確保することができる。したがって、混合層３５の厚みは、０．２μｍ以上０．４５μｍ以下であることが好ましい。
【００３７】
また、混合層３５の厚みが０．２５μｍ以上である場合には、ウィスカーの発生をより十分に抑制することができる。混合層３５の厚みが０．４μｍ以下である場合には、配線パターン１２と電子部品との接続性をより確実に向上させるために必要な錫めっき層３４の厚みを確保することができる。したがって、混合層３５の厚みは、０．２５μｍ以上０．４μｍ以下であることがより好ましい。
【００３８】
その後、図５（ｊ）に示すように、実装部１１（図１および図２参照）の所定領域で配線パターン１２および錫めっき層３４を覆うようにスクリーン印刷等によりソルダーレジストＳＯＬを形成する。次に、ソルダーレジストＳＯＬの熱硬化処理を行う。熱硬化処理の温度は、８０〜１６０℃であることが好ましく、１１０〜１３０℃であることがより好ましい。
【００３９】
次に、図５（ｋ）に示すように、実装部１１の両側方（図１および図２参照）にスプロケットホール１Ｓを形成する。次に、図６（ｌ）に示すように、実装部１１の下の領域の長尺状基板３０をエッチングにより除去する。
【００４０】
最後に、図６（ｌ）に示すスリットラインＳＬに沿って４本のＴＡＢ用テープキャリア１に分割する。これにより、図１および図２に示したＴＡＢ用テープキャリア１が完成する。
【００４１】
（ｂ）サブトラクティブ法を用いた場合
次に、サブトラクティブ法を用いた場合のＴＡＢ用テープキャリア１の製造方法について説明する。
【００４２】
まず、図３（ａ）〜（ｃ）と同様に、長尺状基板３０上にベース絶縁層ＢＩＬおよび金属薄膜３１を形成する。
【００４３】
次に、図７（ａ）に示すように、金属薄膜３１上に導体層４１を形成する。導体層４１としては、例えば、銅を用いることができる。
【００４４】
次に、図７（ｂ）に示すように、導体層４１上に所定のパターンを有するエッチングレジスト４２を形成する。エッチングレジスト４２は、例えば、ドライフィルムレジスト等により導体層４１上にレジスト膜を形成し、そのレジスト膜を所定のパターンで露光し、その後、現像することにより形成される。
【００４５】
次に、図７（ｃ）に示すように、エッチングにより、エッチングレジスト４２の下の領域を除く金属薄膜３１および導体層４１の領域を除去する。次に、図７（ｄ）に示すように、エッチングレジスト４２を剥離液により除去する。これにより、金属薄膜３１および導体層４１からなる配線パターン１２（図１および図２参照）が形成される。
【００４６】
その後、図４（ｈ）〜図６（ｌ）で説明した工程を経て、ＴＡＢ用テープキャリア１が完成する。
【００４７】
（４）本実施の形態の効果
本実施の形態においては、配線パターン１２および錫めっき層３４に加熱処理が施される。それにより、銅および錫からなる混合層３５が形成され、ウィスカーの発生を抑制することができる。
【００４８】
ソルダーレジストＳＯＬの熱硬化処理の際に混合層３５の厚みが増加する。混合層３５の厚みの増加量が大きいと、混合層３５の厚みのばらつきが大きくなる。
【００４９】
また、混合層の厚みが大きくなると、錫めっき層３４の厚みが小さくなる。配線パターン１２と電子部品との接続性を向上させるためには、錫めっき層３４の厚みが必要量確保されなければならない。
【００５０】
本実施の形態では、配線パターン１２および錫めっき層３４の加熱処理温度を１７５〜２２５℃に設定し、加熱処理時間を２〜１０分に設定する。それにより、ソルダーレジストＳＯＬの熱硬化処理の際に、錫めっき層３４の厚みを必要量確保することができるとともに、混合層３５の厚みの増加量を低減することができる。それにより、配線パターン１２と電子部品との接続性を確保しつつ接続性のばらつきを低減することができる。
【００５１】
なお、本実施の形態においては、ベース絶縁層ＢＩＬと導体層３３との間に金属薄膜３１を形成しているが、ベース絶縁層ＢＩＬと導体層３３との密着性が十分に確保されている場合には、ベース絶縁層ＢＩＬと導体層３３との間に金属薄膜３１を形成しなくてもよい。
【実施例】
【００５２】
以下の実施例１〜４では、上記実施の形態におけるセミアディティブ法を用いてＴＡＢ用テープキャリア１を作製した。以下の比較例１，２では、加熱処理温度および加熱処理時間を除いて、実施例１〜４と同様の方法でＴＡＢ用テープキャリア１を作製した。
【００５３】
（実施例１）
加熱処理温度を１７５℃に設定し、加熱処理時間を２分、５分および１０分に設定した。
【００５４】
（実施例２）
加熱処理温度を１８５℃に設定し、加熱処理時間を２分、５分および１０分に設定した。
【００５５】
（実施例３）
加熱処理温度を２００℃に設定し、加熱処理時間を２分、５分および１０分に設定した。
【００５６】
（実施例４）
加熱処理温度を２２５℃に設定し、加熱処理時間を２分、５分および１０分に設定した。
【００５７】
（比較例１）
加熱処理温度を１５０℃に設定し、加熱処理時間を２分、５分および１０分に設定した。
【００５８】
（比較例２）
加熱処理温度を１７５℃、１８５℃、２００℃および２２５℃に設定し、加熱処理時間を１５分に設定した。
【００５９】
（評価）
実施例１〜４および比較例１，２で作製したＴＡＢ用テープキャリア１について、加熱処理時に形成される混合層３５の厚み、ソルダーレジストＳＯＬ形成時の混合層３５の厚みの増加量、およびソルダーレジストＳＯＬ形成後の混合層３５の厚みをそれぞれ調べた。その結果を表１に示す。
【００６０】
【表１】
2007103586.tif 000003
【００６１】
表１に示すように、実施例１〜４では、ソルダーレジストＳＯＬ形成時の混合層３５の厚みの増加量が０．０１〜０．０３μｍとなった。
【００６２】
それに対して、比較例１では、ソルダーレジストＳＯＬ形成時の混合層３５の厚みの増加量が、０．０７〜０．０９μｍとなり、実施例１〜４と比べて大きくなった。
【００６３】
また、加熱処理温度が１７５℃の場合で、実施例１のように、加熱処理時間が２〜１０分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．２３〜０．２９μｍと小さくなった。それに対して、比較例２のように、加熱処理時間が１５分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．３９μｍと大きくなった。
【００６４】
加熱処理温度が１８５℃の場合で、実施例２のように、加熱処理時間が２〜１０分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．２４〜０．３８μｍと小さくなった。それに対して、比較例２のように、加熱処理時間が１５分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．４８μｍと大きくなった。
【００６５】
加熱処理温度が２００℃の場合で、実施例３のように、加熱処理時間が２〜１０分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．２８〜０．４３μｍと小さくなった。それに対して、比較例２のように、加熱処理時間が１５分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．５２μｍと大きくなった。
【００６６】
加熱処理温度が２２５℃の場合で、実施例４のように、加熱処理時間が２〜１０分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．３３〜０．４５μｍと小さくなった。それに対して、比較例２のように、加熱処理時間が１５分のときには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが０．５５μｍと大きくなった。
【００６７】
配線パターン１２と電子部品との接続性を向上させるためには、ソルダーレジストＳＯＬ形成後の混合層３５の厚みが大きくなりすぎず、錫めっき層３４の厚みが必要量確保されなければならない。
【００６８】
そこで、実施例１〜４と比較例２との比較から、加熱処理時間は、２〜１０分が好ましいことがわかった。
【００６９】
これらの結果により、加熱処理温度を１７５〜２２５℃とし、加熱処理時間を２〜１０分とすることにより、混合層３５の厚みの増加量が低減されかつ配線パターン１２と電子部品との接続性を向上させるために必要な錫めっき層３４の厚みを確保することができることがわかった。
【００７０】
（請求項の各構成要素と実施の形態の各部の対応）
上記実施の形態においては、ベース絶縁層ＢＩＬが絶縁層に相当し、配線パターン１２が導体パターンに相当し、錫めっき層３４が錫皮膜に相当し、ソルダーレジストＳＯＬが被覆層に相当する。
【産業上の利用可能性】
【００７１】
本発明は、種々の電気機器または電子機器等に利用することができる。
【図面の簡単な説明】
【００７２】
【図１】本実施の形態に係るＴＡＢ用テープキャリアの平面図である。
【図２】実装部を示す平面図である。
【図３】セミアディティブ法を用いた場合のＴＡＢ用テープキャリアの製造方法を説明するための製造工程図である。
【図４】セミアディティブ法を用いた場合のＴＡＢ用テープキャリアの製造方法を説明するための製造工程図である。
【図５】セミアディティブ法を用いた場合のＴＡＢ用テープキャリアの製造方法を説明するための製造工程図である。
【図６】セミアディティブ法を用いた場合のＴＡＢ用テープキャリアの製造方法を説明するための製造工程図である。
【図７】サブトラクティブ法を用いた場合のＴＡＢ用テープキャリアの製造方法を説明するための製造工程図である。
【符号の説明】
【００７３】
１  ＴＡＢ用テープキャリア
１Ｓ  スプロケットホール
１１  実装部
１２  配線パターン
２０  アウターリード部
２１  実装領域
２２  インナーリード部
３０  長尺状基板
３１  金属薄膜
３２  めっきレジスト
３３  導体層
３４  無電解錫めっき層
３５  混合層
４１  導体層
４２  エッチングレジスト
ＢＩＬ  ベース絶縁層
ＳＬ  スリットライン
ＳＯＬ  ソルダーレジスト
【図１】
2007103586.tif 000004
【図２】
2007103586.tif 000005
【図３】
2007103586.tif 000006
【図４】
2007103586.tif 000007
【図５】
2007103586.tif 000008
【図６】
2007103586.tif 000009
【図７】
2007103586.tif 000010