(57)【要約】【課題】単位アクティブピクセルのアレイを含むイメージセンサーを提供する。【解決手段】各単位アクティブピクセルは、複数の光電変換領域を含む第１のアクティブ領域と、第１のアクティブ領域と離隔した第２のアクティブと、を含む。第１のアクティブ領域は、行と列との間に延在したスペースを限定するために行列で配置され、第２のアクティブ領域は第１のアクティブ領域の間に限定された行と列との間に延在したスペースの交差点にそれぞれ設けられる。これにより、フィルファクター効果を増加させることができ、アレイ形態で配列された光電変換素子の位置に関係なく光学的に反復的な受光が行われることができ、クロストークを減らすことができる。【選択図】図３
2007020194.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換領域を含む第１のアクティブ領域；及び
前記第１のアクティブ領域と離隔する第２のアクティブ領域を含む単位アクティブピクセル領域のアレイ；
を含み、
前記第１のアクティブ領域は、行と列との間に延在されたスペースを限定するために行列で配置され、
前記第２のアクティブ領域は、前記第１のアクティブ領域の間に限定された行と列との間に延在されたスペースの交差点にそれぞれ配置されることを特徴とするイメージセンサー。
【請求項２】
前記第１のアクティブ領域は、
第１の光電変換領域；
第２の光電変換領域；及び
前記第１の光電変換領域及び第２の光電変換領域と連結された読み出し貯蔵ノード領域；
を含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記読み出し貯蔵ノード領域は、フローティングディフュージョン領域であることを特徴とする請求項２に記載のイメージセンサー。
【請求項４】
前記第１のアクティブ領域は、
前記第１の光電変換領域と前記フローティングディフュージョン領域との間に設けられた第１の伝達ゲートと；
前記第２の光電変換領域と前記フローティングディフュージョンとの間に設けられた第２の伝達ゲートと；
をさらに含むことを特徴とする請求項３に記載のイメージセンサー。
【請求項５】
前記第１のアクティブ領域は、リセットゲートをさらに含むことを特徴とする請求項４に記載のイメージセンサー。
【請求項６】
前記第２のアクティブ領域は、ソースフォロワーゲートと選択ゲートとを含むことを特徴とする請求項４に記載のイメージセンサー。
【請求項７】
前記第１及び第２の光電変換領域の間のスペースは、前記第１のアクティブ領域の間に限定される行と列の間の延在されたスペースの幅と実質的に同一であることを特徴とする請求項２に記載のイメージセンサー。
【請求項８】
前記第２のアクティブ領域の幅は、前記第１及び第２のアクティブ領域の間に限定される列の延在された間隔の幅と実質的に同一であることを特徴とする請求項１に記載のイメージセンサー。
【請求項９】
前記単位ピクセルのアレイの隣接した光電変換領域の間のピッチは、前記単位アクティブピクセルの行と列方向に実質的に同一であることを特徴とする請求項１に記載のイメージセンサー。
【請求項１０】
前記単位アクティブピクセルの前記第１及び第２のアクティブ領域は絶縁領域に離隔することを特徴とする請求項１に記載のイメージセンサー。
【請求項１１】
前記単位アクティブピクセルの前記第１及び第２のアクティブ領域は相反する不純物でドーピングされて離隔することを特徴とする請求項１に記載のイメージセンサー。
【請求項１２】
基板内に第１の方向に整列した複数の光電変換領域を含む第１のアクティブ領域と；
前記第１の方向に延在され、前記第１のアクティブ領域と離隔して長く伸びた第２のアクティブ領域を含む単位アクティブピクセルのアレイを含むアクティブピクセルアレイと；
を含むことを特徴とするイメージセンサー。
【請求項１３】
前記第１のアクティブ領域は、前記第１及び第２の光電変換領域の間に設けられた読み出し貯蔵ノード領域をさらに含むことを特徴とする請求項１２に記載のイメージセンサー。
【請求項１４】
前記複数の光電変換領域の外郭部は多角形であり、
前記読み出し貯蔵ノード領域は、前記第１のアクティブ領域の隣接した光電変換領域の対向するコーナー領域の間に設けられることを特徴とする請求項１３に記載のイメージセンサー。
【請求項１５】
前記第１のアクティブ領域は、第１の方向に垂直な第２の方向の読み出し貯蔵ノード領域から長く延在された領域をさらに含むことを特徴とする請求項１４に記載のイメージセンサー。
【請求項１６】
前記第１のアクティブ領域の長く延在された領域は、第１のアクティブ領域の隣接した第１及び第２の光電変換領域の間に延在されていることを特徴とする請求項１５に記載のイメージセンサー。
【請求項１７】
前記単位アクティブピクセルのアレイの第１のアクティブ領域は、行と列の間の延在されたスペースを限定するために行列で配置され、
前記単位アクティブピクセルのアレイの第２のアクティブ領域は、前記第１のアクティブ領域の間に限定された前記行と列の延在されたスペースの交差点にそれぞれ設けられることを特徴とする請求項１２に記載のイメージセンサー。
【請求項１８】
前記第１のアクティブ領域は、
前記第１の光電変換領域と読み出し貯蔵ノード領域との間に設けられた第１の伝達ゲートと；
前記第２の光電変換領域と読み出し貯蔵ノード領域との間に設けられた第２の伝達ゲートと；
をさらに含むことを特徴とする請求項１３に記載のイメージセンサー。
【請求項１９】
前記第１のアクティブ領域は、リセットゲートをさらに含むことを特徴とする請求項１８に記載のイメージセンサー。
【請求項２０】
前記第２のアクティブ領域は、ソースフォロワーゲート及び選択ゲートを含むことを特徴とする請求項１８に記載のイメージセンサー。
【請求項２１】
二つの光電変換領域を含む第１のアクティブ領域と；
前記第１のアクティブ領域と離隔し、長く伸びた第２のアクティブ領域と；
を含み、
隣接する第１及び第２の単位アクティブピクセルを含んで基板上に形成された複数の単位アクティブピクセルを含み、
前記第１及び第２の単位アクティブピクセルの光電変換領域は第１の方向に整列し、
前記第１の単位アクティブピクセルの第２のアクティブ領域は、第１の方向に垂直となるように延在し、前記第１及び第２の単位アクティブピクセルの間の境界に隣接して設けられることを特徴とするイメージセンサー。
【請求項２２】
単位アクティブピクセルで読み出し回路が少なくとも二つ以上の光電変換領域に共有され、
隣接した光電変換領域の間のピッチが前記アクティブピクセルアレイの列及び行方向に実質的に同一なアクティブピクセルアレイを含むことを特徴とするイメージセンサー。
【請求項２３】
単位アクティブピクセルは、第１のアクティブ領域と前記第１のアクティブ領域と離隔した第２のアクティブ領域を含み、
少なくとも二つ以上の光電変換領域が前記単位アクティブピクセルの前記第１のアクティブ領域内に含まれることを特徴とする請求項２２に記載のイメージセンサー。
【請求項２４】
前記単位アクティブピクセルのアレイの前記第１のアクティブ領域は、行と列の間のスペースを限定するために行列で配置され、
前記単位アクティブピクセルのアレイの前記第２のアクティブ領域は、それぞれ第１のアクティブ領域の間に限定された行と列の延在されたスペースの交差点に設けられることを特徴とする請求項２３に記載のイメージセンサー。
【請求項２５】
前記単位アクティブピクセルの第１のアクティブ領域は、読み出し貯蔵ノード領域をさらに含むことを特徴とする請求項２３に記載のイメージセンサー。
【請求項２６】
前記第１のアクティブ領域は、前記第１の光電変換領域と前記読み出し貯蔵ノード領域との間に設けられた第１の伝達ゲートと、
前記第２の光電変換領域と前記読み出し貯蔵ノード領域との間に設けられた第２の伝達ゲートをさらに含むことを特徴とする請求項２５に記載のイメージセンサー。
【請求項２７】
前記第１のアクティブ領域は、リセットゲートをさらに含むことを特徴とする請求項２６に記載のイメージセンサー。
【請求項２８】
前記第２のアクティブ領域は、ソースフォロワーゲートと選択ゲートとを含むことを特徴とする請求項２７に記載のイメージセンサー。
【請求項２９】
プロセッサ、メモリ及びデータバスと連結されたイメージセンサーを含み、
前記イメージセンサーは、アクティブピクセルアレイの単位アクティブピクセルで少なくとも二つの光電変換領域に共有される読み出し回路と；
隣接した光電変換領域の間のピッチが前記アクティブピクセルアレイの列及び行方向に実質的に同一なアクティブピクセルアレイと；
を含むことを特徴とするシステム。
【請求項３０】
前記単位アクティブピクセルは、第１のアクティブ領域と前記第１のアクティブ領域と離隔した第２のアクティブ領域を含み、
少なくとも二つの光電変換領域が前記単位アクティブピクセルの第１のアクティブ領域内に含まれることを特徴とする請求項２９に記載のシステム。
【請求項３１】
前記単位アクティブピクセルのアレイの前記第１のアクティブ領域は、行と列の間の延在されたスペースを限定するために行列で配置され、
前記単位アクティブピクセルのアレイの前記第２のアクティブ領域は、前記第１のアクティブ領域の間に限定された行と列の間の延在されたスペースの交差点にそれぞれ設けられること
を特徴とする請求項３０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーに係り、より詳しくは、受光効率が向上したイメージセンサー及びシステムに関するものである。
【背景技術】
【０００２】
通常的にイメージセンサーは、フォトデテクターを用いて入射光を吸収して光をイメージプロセッシングできる電気信号に変換する。イメージセンサーは、ＣＭＯＳイメージセンサー（ＣＩＳ）を含む。ＣＩＳ素子は、一般にＣＭＯＳ制御回路とカップリングされるアナログセンシング回路によって特性が付けられる。アナログセンシング回路は、ワードラインとビットラインに連結されるための接近素子（例えば、トランジスタ）を有したフォトデテクターの配列を含む。ＣＭＯＳ制御回路は、タイミング発生器と行デコーダー、列デコーダー、列増幅器、出力増幅器などの多様なイメージプロセッシング回路を含むことができる。一般に、ＣＩＳ素子の構成はＣＭＯＳ記憶素子と類似している。
【特許文献１】特開平１１−１２６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の技術的課題は、受光効率が向上したイメージセンサーを提供するところにある。
【０００４】
本発明の他の技術的課題は、受光効率が向上したイメージセンサーを含むシステムを提供するところにある。
【０００５】
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。
【課題を解決するための手段】
【０００６】
前述した技術的課題を達成するための本発明の一実施形態によるイメージセンサーは、単位アクティブピクセルのアレイを含む。各単位アクティブピクセルは、複数の光電変換領域を含む第１のアクティブ領域と、第１のアクティブ領域と離隔した第２のアクティブ領域と、から構成される。第１のアクティブ領域は、行と列との間に拡張された空間を限定するために行列内に配列され、第２のアクティブ領域は、第１のアクティブ領域の間に限定された拡張された空間の個別的な交差点に設けられる。
【０００７】
前述した技術的課題を達成するための本発明の他の実施形態によるイメージセンサーは、単位アクティブピクセルのアレイを含むアクティブピクセルアレイを含む。各単位アクティブピクセルは、第１のアクティブ領域と基板内に長く伸びた第２のアクティブ領域とを含む。第１のアクティブ領域は、第１の方向に整列した複数の光電変換領域と、第１のアクティブ領域と離隔し、第１の方向に長く伸びた第２のアクティブ領域と、を含む。
【０００８】
前述した技術的課題を達成するための本発明のさらに他の実施形態によるイメージセンサーは、基板上に形成された複数の単位アクティブピクセルを含むアクティブピクセルのアレイを含む。複数の単位アクティブピクセルは、隣接した第１及び第２の単位アクティブピクセルを含む。各第１及び第２の単位アクティブピクセルは、二つの光電変換領域を含む第１のアクティブ領域と、第１のアクティブ領域と離隔し、長く伸びた第２のアクティブ領域と、を含む。第１及び第２の単位アクティブピクセルの光電変換領域は第１の方向に整列し、第１の単位アクティブピクセルの第２のアクティブ領域は、第１の方向に延在して第１及び第２の単位アクティブピクセルの間の境界に隣接する。
【０００９】
また、前述した技術的課題を達成するための本発明のさらに他の実施形態によるイメージセンサーは、隣接した光電変換領域の間のピッチがアクティブピクセルアレイの列及び行方向に実質的に同一であり、アクティブピクセルアレイの各単位アクティブピクセル内で読み出し回路を共有する少なくとも二つ以上の光電変換領域を有したアクティブピクセルアレイを含む。
【００１０】
前述した他の技術的課題を達成するための本発明の一実施形態によるシステムは、プロセッサ、メモリ及びデータバスと連結されたイメージセンサーを含む。イメージセンサーは、隣接した光電変換領域の間のピッチがアクティブピクセルアレイの列及び行方向で実質的に同一であり、アクティブピクセルアレイの単位アクティブピクセルが読み出し回路を共有する少なくとも二つ以上の光電変換領域を有したアクティブピクセルアレイを含む。
【００１１】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１２】
前述したように、本発明に従うイメージセンサー及びシステムは、光電変換素子の面積を最大限に増大させ、増大した面積の大部分が受光領域として使用できるレイアウトであるのでフィルファクター効果を増加させることができ、アレイ形態で配列された光電変換素子の位置に関係なく光学的に反復的な受光が行われることができ、マイクロレンズによって集まった光の焦点が光電変換素子の中心と可能なだけ合致させてクロストークを減らすことができる。
【発明を実施するための最良の形態】
【００１３】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００１４】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１５】
図１は、本発明の実施形態によるＣＭＯＳイメージセンサーのブロック図である。図１を参照すれば、本発明の実施形態によるＣＭＯＳイメージセンサーは、一般にアクティブピクセルセンサー（ＡＰＳ）アレイ１０と、タイミング発生器２０と、行デコーダー３０と、行ドライバー４０と、相関二重サンプリング及びディジタルコンバーティング（ＣＤＳ）回路５０と、アナログディジタルコンバータ（ＡＤＣ）６０と、ラッチ部７０及び列デコーダー８０と、を含む。
【００１６】
図１のＣＩＳの動作は、当業者によく知られているため詳細な説明を省略する。一般に、タイミング発生器２０は、行デコーダー３０と列デコーダー８０の動作タイミングを制御する。行ドライバー４０は、行デコーダー３０に応答してアクティブピクセルアレイ１０の行を選択的に活性させる。ＣＤＳ５０とＡＤＣ６０は、列デコーダー８０とラッチ部７０に応答してアクティブピクセルアレイ１０の列電圧をサンプリングして出力する。本実施形態で、イメージデータはラッチ部７０から出力される。
【００１７】
ＡＰＳアレイ１０は、行と列に配列された複数の単位ピクセルを含む。各活性単位ピクセルは、光電変換部と光電変換部の電荷を出力線に伝達するための読み出し回路を含む。
【００１８】
図２を参照すれば、図２に示すＡＰＳアレイ１０のアクティブピクセル２２の実施形態の等価回路図である。
【００１９】
アクティブピクセル２２の光電変換素子（ＰＤ）、例えばフォトダイオード、フォトゲートタイプイメージ素子などは、入射光を吸収して光を電気信号に変換する。電気信号は、伝達トランジスタ（ＴＸ）を通じて光電変換素子（ＰＤ）からフローティングディフュージョン領域（ＦＤ）に選択的に伝送される。伝達トランジスタ（ＴＸ）は、伝達ゲート信号（ＴＧ）によって制御される。フローティングディフュージョン領域（ＦＤ）は、ドライブトランジスタ（Ｄｘ）のゲートに連結されて出力電圧をバッファリングするためのソースフォロワー（増幅器）の機能を有する。出力電圧は、選択トランジスタ（Ｓｘ）によって出力電圧（ＯＵＴ）が選択的に伝達される。選択トランジスタ（Ｓｘ）は、選択トランジスタ（Ｓｘ）のゲートに印加される行選択信号（ＳＥＬ）によって制御される。最後にリセットトランジスタ（Ｒｘ）は、フローティングディフュージョン領域（ＦＤ）に蓄積した電荷を基準電圧レベルに選択的にリセットするためのリセット信号（Ｒｓ）によって制御される。
【００２０】
図２に示すトランジスタの一つ又はそれ以上のトランジスタが省略できる。例えば、伝達トランジスタ（ＴＸ）が省略される場合、フローティングディフュージョン領域（ＦＤ）は光電変換素子（ＰＤ）と電気的に接続できる。他の例として、選択トランジスタ（Ｓｘ）が省略される場合、ドライブトランジスタ（Ｄｘ）が出力線（ＯＵＴ）と電気的に接続できる。
【００２１】
ピクセル集積度を高めるために、共通読み出し回路を共有する多重光電変換素子（ＰＤ）を含む単位アクティブピクセルのようなＣＩＳの形が既知である。しかしながら、通常的なピクセルを共有するＣＩＳの形とレイアウトは光電変換素子（ＰＤ）が相対的に小さい光電変換領域によって決められるため適さない。付加的に、光電変換領域は行又は列方向に同一ではないピッチに離隔する。従って、ＣＩＳ素子の光電変換効率及び画質がよくない。
【００２２】
図３は、本発明の限定されない一実施形態による２−ピクセルアクティブピクセルアレイ（ＡＰＳ）が共有されることを示した回路ダイヤグラムである。ここで、“共有された２−ピクセルＡＰＳ”は、同じ読み出し回路を共有するＡＰＳの光電変換素子対を意味する。以下で、各光電変換素子対とそれに共有される読み出し回路を‘単位アクティブピクセル’という。
【００２３】
図３を参照すれば、共有された２個のピクセルＡＰＳは、行（ｉ、ｉ＋１、・・・）と列（ｊ、ｊ＋１、ｊ＋２、・・・）に配列された複数の単位アクティブピクセル（Ｐ）を含む。各単位アクティブピクセル（Ｐ）は、類似した形であるので一つの単位アクティブピクセル（Ｐ：ｉ、ｊ＋３）のみが後述される。
【００２４】
単位アクティブピクセル（Ｐ：ｉ、ｊ＋３）は、光電変換素子（１１ａ、１１ｂ）の対１１と伝達トランジスタ（１５ａ、１５ｂ）、及び共通フローティングディフュージョン領域１３を含む。図３に示すように、伝達トランジスタ（１５ａ）と光電変換素子（１１ａ）はフローティングディフュージョン領域１３と基準電位（例えば、グラウンド）の間で直列に連結される。同様に、伝達トランジスタ（１５ｂ）と光電変換素子（１１ｂ）もフローティングディフュージョン領域１３と基準電位（例えば、グラウンド）との間で直列に連結される。伝達トランジスタ（１５ａ）は、行（ｉ）の各単位アクティブピクセル（Ｐ）に連結された伝達ゲート線（ＴＸ（ｉ）ａ）によってゲーティング及び制御され、伝達ゲート（１５ｂ）は行（ｉ）の各単位アクティブピクセル（Ｐ）に連結された伝達ゲート線（ＴＸ（ｉ）ｂ）によってゲーティング及び制御される。
【００２５】
フローティングディフュージョン領域１３は、ドライブトランジスタ１７のゲートに連結され、ドライブトランジスタ１７と選択トランジスタ１９は、基準電圧（例えば、Ｖｄｄ）と出力線（Ｖｏｕｔ）との間に直列に連結される。選択トランジスタ１９は、行（ｉ）の各単位アクティブピクセル（Ｐ）に連結された選択ライン（ＳＥＬ（ｉ））によってゲーティング及び制御される。リセットトランジスタ１８は、基準電圧（例えば、Ｖｄｄ）とフローティングディフュージョン領域１３との間に連結され、行（ｉ）の各単位アクティブピクセル（Ｐ）に連結されたリセットライン（ＲＸ（ｉ））によってゲーティング及び制御される。
【００２６】
動作中に、単位アクティブピクセル（Ｐ：ｉ、ｊ＋３）の光電変換素子（１１ａ、１１ｂ）は、入射光を吸収して電荷に変換する。光電変換素子（１１ａ、１１ｂ）は、フォトダイオード又はフォトゲートタイプイメージセンサーのうち選択して適用でき、他のタイプの光電変換素子を適用してもよい。伝達ゲート線（ＴＸ（ｉ）ａ、ＴＸ（ｉ）ｂ）の制御下に電荷が伝達トランジスタ（１５ａ、１５ｂ）を通じて光電変換素子（１１ａ、１１ｂ）からフローティングディフュージョン領域１３に伝達される。ドライブトランジスタ１７は、フローティングディフュージョン領域１３に連結されて出力電圧をバッファリングするためのソースフォロワー（増幅器）としての機能をする。選択トランジスタ１９は、選択線（ＳＥＬ（ｉ））に応答して出力電圧を出力線（Ｖｏｕｔ）に選択的に伝達する。最後に、リセットトランジスタ１８は、リセット線（ＲＸ（ｉ））によって制御されてフローティングディフュージョン領域１３に蓄積した電荷を基準電圧レベル（例えば、Ｖｄｄ）に選択的にリセット（又はバイアス）する。
【００２７】
図４は、本発明の一実施形態による単位アクティブピクセルのアクティブ領域とトランジスタゲートのレイアウトを示した平面図である。
【００２８】
図４を参照すれば、各単位アクティブピクセルは、半導体基板の表面に設けられた二つのアクティブ領域パターン（Ａ１、Ａ２）を含む。基板の非アクティブ領域、例えばシャロートレンチアイソレーション（ＳＴＩ）領域やＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）領域のような絶縁領域でありうる。言い換えれば、基板の非アクティブ領域は例えば反対不純物で高くドーピングされた領域のような接合アイソレーション領域でありうる。
【００２９】
第１のアクティブ領域パターン（Ａ１）は、二つの光電変換素子領域（ＰＤ１、ＰＤ２）と、フローティングディフュージョン領域（ＦＤ）と、伝達ゲート（ＴＧ１、ＴＦ２）、及びリセットゲート（ＲＧ）を含む。光電変換領域（ＰＤ１、ＰＤ２）は、図３の光電変換素子（１１ａ、１１ｂ）に該当し、フローティングディフュージョン領域（ＦＤ）は図３のフローティングディフュージョン領域１３に該当し、伝達ゲート（ＴＧ１、ＴＧ２）は図３の伝達トランジスタ（１５ａ、１５ｂ）のゲートに該当し、リセットゲート（ＲＧ）は図３のリセットトランジスタ１８のゲートに該当する。
【００３０】
第２のアクティブ領域パターン（Ａ２）は、行選択ゲート（ＲＳＧ）とソースフォロワーゲート（ＳＦＧ）を含む。行選択ゲート（ＲＳＧ）は、図３の選択トランジスタ１９のゲートに該当し、ソースフォロワーゲート（ＳＦＧ）は図３のドライブトランジスタ１７のゲートに該当する。
【００３１】
続けて図４を参照すれば、第１のアクティブ領域パターン（Ａ１）はそれぞれ光電変換素子（ＰＤ１、ＰＤ２）を含む垂直に整列した二つのアクティブ領域のアクティブ部（ａ’、ａ’’）を含む。説明で、垂直方向は図４の点線“ｘ”で限定されると同時に図３のＡＰＳアレイの列方向である。各アクティブ領域のアクティブ部（ａ’、ａ’’）は多面の多角形外郭部を有する。この外郭部は、光電変換領域（ＰＤ１、ＰＤ２）上に設けられるマイクロレンズ（図示せず）の構成と可能な類似した構成をするために円形形状に近いようにする。また、本実施形態でアクティブ領域のアクティブ部（ａ’、ａ’’）は、内部間隔（ＳＬ）によって離隔し、その間の中央水平軸に対向するミラーイメージである。水平軸は、図４に点線“ｙ”に示し、図３の行方向と平行する。
【００３２】
アクティブ領域のアクティブ部（ａ’、ａ’’）は、第１のアクティブ領域パターン（Ａ１）のアクティブ領域のアクティブ部（ｃ）によって対向するコーナーと連結される。示すように、アクティブ領域のアクティブ部（ｃ）は、少なくともフローティングディフュージョン領域（ＦＤ）の一部を含む。伝達ゲートチャネル領域は、アクティブ領域のアクティブ部（ａ’、ｃ）と第１の伝達ゲート（ＴＧ１）の下部に限定され、他の伝達ゲートチャネル領域はアクティブ領域のアクティブ部（ａ’’、ｃ）と第２の伝達ゲート（ＴＧ２）の下部に限定される。
【００３３】
アクティブ領域のアクティブ部（ａ’、ａ’’）の残ったコーナー、すなわちアクティブ領域のアクティブ部（ｃ）と連結されないコーナーは隣接した単位アクティブピクセルが近接するように配置されるようにするために切り欠きを形成するか、或いは凹みを有する外郭部を含む。本実施形態は、図５を参照してさらに詳細に説明される。
【００３４】
続いて図４を参照すれば、第１のアクティブ領域パターン（Ａ１）もまたアクティブ領域のアクティブ部（ｃ）から水平方向に外部方向に延在したアクティブ領域のアクティブ部（ｂ）を含む。リセットゲートチャネル領域がアクティブ領域のアクティブ部（ｃ、ｂ）とリセットゲート（ＲＧ）下部に限定される。示さないが、アクティブ領域のアクティブ部（ｂ）は基準電位、例えばＶｄｄに連結される。
【００３５】
図４に示すように、第２のアクティブ領域パターン（Ａ２）は垂直方向に長く伸び、第１のアクティブ領域パターンの下部コーナーに隣接して離隔する。また、図面で第２のアクティブ領域パターン（Ａ２）の左側線は、実質的にアクティブ領域のアクティブ部（ａ’、ａ’’）の右側と垂直に整列する。
【００３６】
フローティングディフュージョン領域（ＦＤ）は、光電変換素子領域（ＰＤ１、ＰＤ２）によって蓄積した電荷を読み出すための読み出し貯蔵ノード領域の一つの例である。しかしながら、本発明はフローティングディフュージョン領域の適用に限定されず、他のタイプの読み出し貯蔵ノード領域が代わりに適用できる。また、図３の実施形態は、図２の回路構成を実現するための意図がある。しかしながら、本発明はこれに限定されず、他の回路構成が代わりに適用されてもよい。
【００３７】
図５は、図４のアクティブ領域パターンのアレイを示した図面である。
【００３８】
図４及び図５を参照すれば、アクティブ領域パターン（Ａ１、Ａ２）は列方向に垂直に整列し、行方向に水平に整列する。同一な行に隣接するアクティブ領域パターン（Ａ１）の距離は、列間スペース（ＳＣ）に限定される。同一な列に隣接するアクティブ領域パターン（Ａ１）の距離は行間スペース（ＳＲ）に限定される。また、前述したように、アクティブ領域のアクティブ部（ａ’、ａ’’）の距離は内部間隔（ＳＬ）に限定される。
【００３９】
第２のアクティブ領域パターン（Ａ２）は、列間スペース（ＳＣ）と行間スペース（ＳＲ）の交差点に設けられる。また、第２のアクティブ領域パターン（Ａ２）は列間スペース（ＳＣ）の方向に長く延在される。図５に示すように、アクティブ領域パターン（Ａ１）のコーナーは、アクティブ領域パターン（Ａ２）の配列のための十分な空間を確保するために切り欠きを形成するか、或いは凹みを有するようにすることができる。好ましくは、列間スペース（ＳＣ）、行間スペース（ＳＲ）及び内部間隔（ＳＬ）は同一である。また、各第２のアクティブパターン領域（Ａ２）の幅は、各列間スペース（ＳＣ）の幅と合致されるように同一である。
【００４０】
各行で、各アクティブ領域パターン（Ａ１）のアクティブ領域のアクティブ部（ｂ）は列間スペース（ＳＣ）以上にアクティブ領域パターン（Ａ１）に隣接したアクティブ領域のアクティブ部（ａ’、ａ’’）の間に延在される。また、アクティブ領域パターン（Ａ１）のコーナーは、アクティブ領域パターン（Ａ１）に隣接したアクティブ領域のアクティブ部（ｂ）の配列のための十分な間隔を確保するために切り欠きを形成するか、或いは凹んでいるようになる。
【００４１】
図４及び図５に示す実施形態の構成は多くの長所を提供する。例えば、光電変換領域（ＰＤ）の中心（ＰＣ）の間の列ピッチ（Ｐ１）と行ピッチ（Ｐ２）は列間スペース（ＳＣ）、行間スペース（ＳＲ）及び内部スペース（ＳＬ）のデザインによって容易に均一になることができる。また、同一な行で隣接したアクティブ領域パターン（Ａ１）のアクティブ部（ａ’、ａ’’）の間に各アクティブ領域パターン（Ａ１）のアクティブ部（ｂ）が延在することによってピクセル密度が増加する。すなわち、ピッチが減少する。また、列間スペース（ＳＣ）にアクティブ領域パターン（Ａ２）が延在して設けられるようになるためピクセル密度はさらに増加する。
【００４２】
本発明は、図４及び図５に示す実施形態に限定されない。一実施形態で、リセットゲート（ＲＧ）が第１のアクティブ領域パターン（Ａ１）ではない第２のアクティブ領域パターン（Ａ２）に設けられることができる。また、アクティブ領域パターン（Ａ１、Ａ２）の外郭部が図４及び図５の実施形態でのように同一である必要がない。本発明の技術分野で本発明の思想及び範疇内で他の多様な実施形態が可能である。
【００４３】
図６は、図５のアレイ上に設けられたブロッキング層（Ｍ）を示した図面である。図４〜図６を参照すれば、ブロッキング層（Ｍ）はアクティブ領域パターン（Ａ１）のアクティブ部（ａ’、ａ’’）上に整列した複数の光学アパチャー１６５を限定する。ブロッキング層（Ｍ）は、例えばアルミニウムや銅で形成でき、フローティングディフュージョン領域（ＦＤ）と読み出し回路（ＴＧ１、ＴＧ２、ＲＧ、ＲＳＧ及びＳＦＧ）に入射される光をブロッキングする。
【００４４】
本発明の好適な実施形態で、列間スペース（ＳＣ）、行間スペース（ＳＲ）及び内部スペース（ＳＬ）は同等である。この場合、奇数番目水平行間幅（ＷＲ＿ｏｄｄ）と偶数番目水平行間幅（ＷＲ＿ｅｖｅｎ）は実質的に同一である。
【００４５】
図６で、文字Ｒ、Ｇ及びＢは、それぞれ赤色（ｒｅｄ）、緑色（ｇｒｅｅｎ）及び青色（ｂｌｕｅ）カラーフィルターを意味する。図６の実施形態でＲ、Ｇ及びＢカラーフィルターは、ベイヤーと呼ばれるパターン内に配列されることであり、本発明の技術分野に知られている。
【００４６】
図７は、本発明の一実施形態でＡＰＳアレイ内にマイクロレンズが配列された例を示した図面である。図７を参照すれば、複数のマイクロレンズ２００は、それぞれ図４〜図６を参照して説明したようにＡＰＳアレイの光電変換領域上に設けられる。マイクロレンズ２００の機能は下部の光電変換領域に入射される光をフォーカシングしてフィルタリングすることである。
【００４７】
図７で、参照文字Ｆは各レンズ２００の焦点を意味する。示すように、焦点（Ｆ）とアクティブ部の中心（ＰＣ）は、ＡＰＳアレイの表面を横切って入射する光の角度が異なるように補償するためにＡＰＳアレイの選択された領域内で意図的に差が生ずるようにする。例えば、図７に示すように、焦点（Ｆ）とアクティブ部の中心（ＰＣ）はＡＰＳアレイの左側及び右側位置で差が生じ、中間位置で整列する。
【００４８】
図８は、図７のＡ−Ａ’に沿って切った概略的な横断面図である。
【００４９】
図８を参照すれば、光電変換素子１１０はｐ−型エピタキシャル層１０７を有したｎ−型基板内に形成されたピンニング層１１４と光電変換領域１１２を含む。本実施形態で、暗電流を減らし、白点欠陥を減少させる機能をするゲッタリング層１０３が炭素、ゲルマニウム又はこれらの調合のようにＩＶ族元素のドーピングによって形成される。
【００５０】
素子離隔領域１０９がアクティブ領域パターン（図４のＡ１、Ａ２）を限定するために基板の表面内に形成される。次に、ゲート絶縁膜１３４が基板１０１上に５Å〜１００Åの厚さで形成される。ゲート絶縁膜１３４は、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、又は二つ以上の調合で形成できる。
【００５１】
その次に、ゲート１３６とゲートスペーサー１３８が伝達トランジスタ、ドライブ（ソースフォロワー）トランジスタ（図示せず）、リセットトランジスタ（図示せず）及び行選択トランジスタ（図示せず）を限定するために形成される。ゲート１３６は、例えばポリシリコン、Ｗ、Ｐｔ、Ａｌ、ＴｉＮ、Ｃｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔ又はこれらの二つ以上の調合で形成でき、ゲートスペーサー１３８は例えばＳｉＯ２、ＳｉＮ又はこれらの調合で形成できる。図８に示すように、フローティングディフュージョン領域１２０は、ｎ−型不純物でドーピングされ、ピンニング層１１４はｐ−型不純物でドーピングされる。
【００５２】
図８の参照符号１７０は、基板１０１上に形成された一つ又はその以上の層間絶縁膜（ＩＬＤ）であり、参照符号１４５と１５５は、層間絶縁膜１７０内に形成された伝導性配線層である。伝導性プラグ１４０は、フローティングディフュージョン領域１２０と伝導性配線層１４５を連結するために形成され、伝導性プラグ１５０は伝達ゲート１３０と第２の伝導性配線層１５５を電気的に接続するために形成される。伝導性プラグ１４０、１５０と伝導性配線層１４５、１５５は、例えばポリシリコン又はアルミニウムや銅のような金属で形成できる。
【００５３】
また、層間絶縁膜１７０内に形成されたブロッキング層１６０は、例えばアルミニウム、銅又は他の金属材料で形成できる。ブロッキング層１６０は、図６のブロッキング層（Ｍ）に該当される。第１の平坦化層１８０、カラーフィルターパターン１９０及び第２の平坦化層１９５が層間絶縁膜１７０上に形成され、次にマイクロレンズ２００が第２の平坦化層１９５上に形成される。図７と一緒に前述したように、マイクロレンズ２００の焦点はＡＰＳアレイの表面を横切って入射する光の角度が異なることを補償するために意図的に差が生ずるように形成される。
【００５４】
図９は、本発明の一実施形態による２−ピクセルを共有するＡＰＳアレイの動作例を説明するためのタイミング図である。
【００５５】
図２及び図９を共に参照すれば、ＡＰＳアレイの各行に設けられた光電変換素子１１は、光が入射することによって同時に電荷を蓄積する。この説明は、図２のピクセル（Ｐ：ｉ、ｊ＋３）を例に挙げることができる。
【００５６】
時間ｔ０で、選択線ＳＥＬ（ｉ）がＨＩＧＨになって、選択トランジスタ１９を活性（開放）する。続いて、クロックパルスがリセット線（ＲＸ（ｉ））に印加され、リセットトランジスタ１８が応答してフローティングディフュージョン領域１３を電源電圧（例えば、Ｖｄｄ）にリセットする。
【００５７】
時間ｔ１でｔ２の間、信号パルスが第１の伝達線（ＴＸ（ｉ）ａ）に印加され、結果的に光電変換素子（１１ａ）内の電荷をフローティングディフュージョン領域１３に伝達するために第１の伝達トランジスタ１５ａが活性される。フローティングディフュージョン領域１３内の電荷がドライブトランジスタ１７のゲートに印加されて出力線（Ｖｏｕｔ）に対応する出力電圧を得る。出力線（Ｖｏｕｔ）は、出力電圧レベルを維持し、出力電圧と出力線（Ｖｏｕｔ）の基準電圧レベルを比較する相関二重サンプラー（ＣＤＳ）（図１の５０）に連結される。
【００５８】
次に、時間ｔ３で、クロックパルスは再びリセット線（ＲＸ（ｉ））に印加されて再びリセットトランジスタ１８が応答してフローティングディフュージョン領域１３を電源電圧（例えば、Ｖｄｄ）にリセットする。
【００５９】
時間ｔ４でｔ５の間、信号パルスは第２の伝達線（ＴＸ（ｉ）ｂ）に印加されて結果的に第２の伝達トランジスタが光電変換素子（１１ｂ）の電子をフローティングディフュージョン領域１３に伝達するために活性化される。フローティングディフュージョン領域１３の電荷がまたドライブトランジスタのゲートに印加されて出力線（Ｖｏｕｔ）に対応する電圧を得る。
【００６０】
この過程は以後のＡＰＳアレイの残った各行で反復される。
【００６１】
図１０は、本発明の実施形態によるイメージセンサーを含むＣＭＯＳイメージセンサー素子５４２を有したプロセッサ基盤システムの一つの例を示した図面である。プロセッサ基盤システムは、ＣＭＯＳイメージセンサー素子の出力を受けて処理するシステム例である。このようなシステムは、コンピュータシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオホン、監視システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システム、移動電話機、本発明の実施形態が適用できる全てのシステムであり、これらに制限されない。
【００６２】
図１０を参照すれば、このようなプロセッサ基盤システムは、一般に例えばバス５５２などを通じて入出力部（Ｉ／Ｏ）５４６とコミュニケーションできるマイクロプロセッサなど、中央情報処理装置（ＣＰＵ）を含む。ＣＭＯＳイメージセンサー素子５４２は、イメージセンサーのアクティブピクセルアレイから信号が提供され、またバス５５２又は他の通信リンクを通じてシステムと通信できる。システムは、ＤＲＡＭ５４８をさらに含むことができ、この場合コンピュータシステムはバス５５２を通じて中央情報処理装置（ＣＰＵ）５４４とコミュニケーションするフレキシブルディスクドライブ５５４とＣＤ−ＲＯＭドライブ５５６及びディスプレイのような周辺装置を含むことができる。フラッシュメモリカードスロットのような他の周辺装置も含まれることができる。また、プロセッサ５４４、ＣＭＯＳイメージセンサー素子５４２及びメモリ５４８が一つの集積回路（ＩＣ）チップ上に集積されてもよい。
【００６３】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００６４】
本発明のイメージセンサーは、コンピュータ、ディジタルカメラ、カムコーダー、移動電話機、ゲーム機、警備用カメラ、医療用マイクロカメラなど光学映像を電気信号に変換させる産業分野に多様に用いられうる。但し、前述したイメージセンサーが適用される分野は例示的なものに過ぎない。
【図面の簡単な説明】
【００６５】
【図１】ＣＭＯＳイメージセンサー素子のブロックダイヤグラムである。
【図２】図１のＣＭＯＳイメージセンサー素子のアクティブピクセルアレイの等価回路図である。
【図３】本発明の一実施形態によるアクティブピクセルセンサーアレイの回路図である。
【図４】本発明の一実施形態によるアクティブピクセルセンサーアレイのピクセルレイアウトである。
【図５】本発明の一実施形態によるアクティブピクセルセンサーアレイのピクセルレイアウトである。
【図６】本発明の一実施形態によるアクティブピクセルセンサーアレイのピクセルレイアウトである。
【図７】本発明の一実施形態によるアクティブピクセルセンサーアレイ内のマイクロレンズのレイアウトである。
【図８】本発明の一実施形態によるアクティブピクセルセンサーアレイの横断面図である。
【図９】本発明の一実施形態によるアクティブピクセルセンサーアレイの動作を説明するためのタイミング図である。
【図１０】本発明の一実施形態によるアクティブピクセルセンサーアレイを含むイメージセンサーを有したプロセッサ基盤システムのブロックダイヤグラムである。
【符号の説明】
【００６６】
１０：アクティブピクセルセンサー
１１ａ、１１ｂ：光電変換素子
１３：共通フローティングディフュージョン領域
１５ａ、１５ｂ：伝達トランジスタ
１７：ドライブトランジスタ
１８：リセットトランジスタ
１９：選択トランジスタ
２０：タイミング発生器
２２：アクティブピクセル
３０：行デコーダー
４０：行ドライバー
５０：相関二重サンプラー
６０：アナログディジタルコンバータ
７０：ラッチ部
８０：列デコーダー
１０１：基板
１０３：ゲッタリング層
１０７：ｐ−型エピタキシャル層
１０９：素子離隔領域
１１２：光電変換領域
１１４：ピンニング層
１３０：伝達ゲート
１３４：ゲート絶縁膜
１３６：ゲート
１３８：ゲートスペーサー
１４０、１５０：伝導性プラグ
１４５、１５５：伝導性配線層
１６０：ブロッキングレイヤ
１６５：光学アパチャー
１７０：層間絶縁膜
１８０、１９５：平坦化層
１９０：カラーフィルターパターン
２００：マイクロレンズ
５４２：ＣＭＯＳイメージセンサー素子
５４４：中央情報処理装置
５４６：入出力部
５４８：メモリ
５５２：バス
５５４：フレキシブルディスクドライブ
５５６：ＣＤ−ＲＯＭドライブ
Ａ：アクティブ領域パターン
ａ′、ａ″、ｂ、ｃ：アクティブ部
Ｄｘ：ドライブトランジスタ
Ｆ：焦点
ＦＤ：フローティングディフュージョン領域
ｉ：行
ｊ：列
Ｍ：ブロッキング層
ＯＵＴ、Ｖｏｕｔ：出力線
Ｐ：単位アクティブピクセル
ＰＣ：アクティブ中心
ＰＤ：光電変換素子
Ｒｓ：リセット信号
ＲＳＧ：行選択ゲート
Ｒｘ：リセットトランジスタ
ＳＣ：列間スペース
ＳＥＬ：行選択信号
ＳＦＧ：ソースフォロワーゲート
ＳＬ：内部スペース
ＳＲ：行間スペース
Ｓｘ：選択トランジスタ
ＴＧ：伝達ゲート信号
ＴＸ：伝達トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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