(57)【要約】【課題】画像処理装置において２値化データに係るＣＰＵ処理時間を従来技術に比して低減することができるメモリインタフェース装置を提供する。【解決手段】メモリ２０とＣＰＵ１０との間に設けられるメモリインタフェース装置が、ＣＰＵ１０から出力されたアドレスを下位アドレスと上位アドレスとに分割し、該上位アドレスに基づいて、メモリ２０から、ワード又はバイト単位で、各ビットが１画素に対応する２値化された画像データをリードする手段３４と、該下位アドレスに基づいて、該リードされた画像データから１ビットを１画素分の２値化データとして選択する手段３６と、該選択された１画素分の２値化データを、ワード又はバイト内の所定の一又は複数のビットに割当てて格納することにより、ワード又はバイト当たり１画素分の２値化データを含むリードデータとしてＣＰＵ１０に送出する手段３８と、を具備する。【選択図】図１２
2007334495.tif 000002
【特許請求の範囲】
【請求項１】
画像処理装置においてメモリと中央処理装置との間に設けられるメモリインタフェース装置であって、
該中央処理装置から出力されたアドレスを、所定数の下位側ビットからなる下位アドレスと、その他のビットからなる上位アドレスと、に分割し、前記上位アドレスに基づいて、該メモリから、ワード又はバイト単位で、各ビットが１画素に対応する２値化された画像データをリードする手段と、
前記下位アドレスに基づいて、該リードされた画像データから１ビットを１画素分の２値化データとして選択する手段と、
該選択された１画素分の２値化データを、ワード又はバイト内の所定の一又は複数のビットに割当てて格納することにより、ワード又はバイト当たり１画素分の２値化データを含むリードデータとして該中央処理装置に送出する割当て手段と、
を具備することを特徴とするメモリインタフェース装置。
【請求項２】
前記割当て手段は、１画素分の２値化データをワード又はバイト内のＬＳＢに割当てることを特徴とする、請求項１に記載のメモリインタフェース装置。
【請求項３】
前記割当て手段は、１画素分の２値化データをワード又はバイト内の全ビットに重複して割当てることを特徴とする、請求項１に記載のメモリインタフェース装置。
【請求項４】
画像処理装置において中央処理装置からメモリへのアクセスを制御する方法であって、
該中央処理装置から出力されたアドレスを、所定数の下位側ビットからなる下位アドレスと、その他のビットからなる上位アドレスと、に分割し、前記上位アドレスに基づいて、該メモリから、ワード又はバイト単位で、各ビットが１画素に対応する２値化された画像データをリードするステップと、
前記下位アドレスに基づいて、該リードされた画像データから１ビットを１画素分の２値化データとして選択するステップと、
該選択された１画素分の２値化データを、ワード又はバイト内の所定の一又は複数のビットに割当てて格納することにより、ワード又はバイト当たり１画素分の２値化データを含むリードデータとして該中央処理装置に送出する割当てステップと、
を具備することを特徴とするメモリアクセス制御方法。
【請求項５】
前記割当てステップは、１画素分の２値化データをワード又はバイト内のＬＳＢに割当てることを特徴とする、請求項４に記載のメモリアクセス制御方法。
【請求項６】
前記割当てステップは、１画素分の２値化データをワード又はバイト内の全ビットに重複して割当てることを特徴とする、請求項４に記載のメモリアクセス制御方法。
【請求項７】
画像データが記憶されたメモリに対してアドレス信号で指定し、指定されたアドレスに該当する画像データを抜き出す画像処理装置において、中央処理装置が、画像データのうち、予め判別しておいたビット位置部分をアドレスで指定することにより、画像データの中の、所定のビット位置のデータのみを取り込むことを特徴とする画像処理装置。
【請求項８】
画像データが記憶されたメモリに対してアドレス信号で指定し、指定されたアドレスに該当する画像データを抜き出す画像処理方法において、中央処理装置が、画像データのうち、予め判別しておいたビット位置部分をアドレスで指定することにより、画像データの中の、所定のビット位置のデータのみを取り込むことを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置におけるメモリインタフェース装置及びメモリアクセス制御方法に関する。
【背景技術】
【０００２】
図１は、車両に搭載される衝突軽減ブレーキシステムの一構成例を示す図である。同図における車間制御ＥＣＵ（Electronic Control Unit：電子制御装置）３００は、カメラを用いてその撮影画像を処理する画像処理装置１００からの信号とレーザレーダ２００からの信号とに基づき、警報装置４００及びブレーキ装置５００を制御する。
【０００３】
画像処理装置１００は、カメラ８０、２値化処理回路５０、２値化処理結果メモリ２０及びＣＰＵ（Central Processing Unit：中央処理装置）１０を備え、道路の白線等を検出して追跡するための画像処理を実行する。なお、２値化処理回路５０及び２値化処理結果メモリ２０は、一つのＡＳＩＣ（Application Specific Integrated Circuit）６０上に形成される。
【０００４】
画像処理装置１００において、２値化処理回路５０は、カメラ８０から、例えば、図２に示されるように、６４０（横方向）×４８０（縦方向）個の画素データを取り込む。ここで、１個の画素データは、例えば、１０ビットで構成される。２値化処理回路５０は、画像からエッジを検出するために、１画素当たり１０ビットで構成される画像データを、１画素あたり１ビット（取りうる値としては、“０”又は“１”の２値）で構成される画像データに変換する処理を実行する。２値化処理後の画像データが図３に示される。
【０００５】
図４は、２値化処理の概要を説明するための図である。座標（ｘ，ｙ）の画素を中心とした３×３画素領域内の各濃度値データＤに対し、領域内位置に応じた各係数を乗算し、それらを合計することで座標（ｘ，ｙ）についての評価値を得る。そして、その評価値が所定の基準値を超える場合には、その座標に関する２値化データを“１”に設定し、そうでない場合には“０”に設定する。このように、２値化は、レンズで捉えられた画像を画素領域に分け、各領域に対して一定の基準より明るいかどうかで“１”又は“０”を決定する処理である。なお、上述の３×３画素領域内位置に応じた各係数には、水平方向エッジ検出用と垂直方向エッジ検出用との２種類があり、図３に示される２値化画像データは２種類作成されることとなる。
【０００６】
図５は、白線検出処理のフローチャートである。電源投入（ステップ６０２）後、ＣＰＵ１０は、２値化処理結果メモリ２０に格納された２値化画像データの全範囲を取り込み（ステップ６０４）、白線位置情報を取得する（ステップ６０６）。次いで、ＣＰＵ１０は、取得された白線位置情報に基づいて、白線が移動し得る範囲を推定することにより、次回の２値化データ取り込み範囲を決定する（ステップ６０８）。そして、ＣＰＵ１０は、決定された範囲についてのみ２値化データを取り込み（ステップ６１０）、ステップ６０６に戻り、以後、同一の動作を繰り返す。このように、ＣＰＵ１０は、電源投入後の初回を除いて、それ以降は、２値化画像データのうちの一部の範囲を必要とする。
【０００７】
図６は、ＣＰＵ１０から２値化処理結果メモリ２０をアクセスする様子を説明するための図である。同図に示されるように、２値化画像データは、バイト単位にアドレッシング可能な形でメモリ２０に格納されている。そして、ＣＰＵ１０からのアドレス信号（例えば、１９ビット）により特定の記憶場所が指定されることによってアクセスされ、バイト（８ビット）又はワード（ここでは、１６ビットとする。）単位でデータが読み出される。すなわち、８画素又は１６画素分の２値化データが読み出されてくることとなる。
【０００８】
すなわち、ＣＰＵ１０から１９ビットからなるアドレス信号が出力される。アドレス信号は、画像情報のうち、どの縦の行のアドレスを抜き出すかを指定するためのものである。そのアドレス信号のビット情報（すなわちデコード結果）に応じ、縦のアドレスで並んでいるメモリから、そのアドレスに該当する横一列の画像データ（図６における１バイト分）が抽出される。例えば、アドレス信号が 0000000000000000000 であるとすると、１行目のアドレス番号「０」に該当する横一列の１バイト分の画像情報が抜き出される。
【０００９】
ところが、前述のように、白線を追跡する処理のような場合、６４０（横方向）×４８０（縦方向）の画素領域に対して必要な領域は白線部分を含む一部の領域であるため、読み出された８画素又は１６画素分の２値化データのうち、必要なデータは一部分に限られる。そのため、ＣＰＵ１０は、その内部でリードデータのうち必要なもののみを抽出する処理を行う必要がある。具体的に、ＣＰＵ１０の内部ですなわちソフトウェア処理によって、必要な１ビットを抽出する場合、バイト単位のリードにあっては、最大８回のシフト演算が必要となり、また、ワード単位のリードにあっては、最大１６回のシフト演算が必要となる。
【００１０】
上述のように、実際の画像処理を想定した場合、１画面中のデータとして必要な範囲は全画面のうちの一部分であるため、ＣＰＵは、ワード又はバイト単位で取得した２値化データを必要なデータと不要なデータとに切り分ける必要があり、その処理に時間を要している。
【００１１】
すなわち、画像情報の中からは白線部分のみ抽出すればよい。つまり、画像データのうち、１が立っているビットの部分だけを抽出する。１が必要データ、０が不要データとなる（ただし、場合によっては、０であっても１の周囲のデータであれば必要なときもある）。従来、まず抜き出した１バイト分のデータについて、その中から、ＣＰＵが１である部分を必要として抜き出しており、０であっても全てのビットをチェックしてみることになり、時間がかかる。
【００１２】
例えば、「画像データの取得→必要／不要データの分別→エッジ検出総数の計算」という処理の場合、６４０［画素／ライン］×２０［ライン］の画面を必要しているときには、図７に示されるように、データ取得に約０．２ｍｓを要するのに対し、データ処理に約４．８ｍｓを要しており、全体として約５．０ｍｓかかっている。そして、図８に示されるように、画素数が２倍になれば処理時間も２倍になり、画素数が半分になれば処理時間も半分になる。
【００１３】
なお、本発明に関連する先行技術文献として、下記特許文献１は、狭ビット幅アドレス空間に持っていたデータを広ビット幅アドレス空間に移行する際に、データアクセス処理プログラムの修正を少なくすることができるデータアクセス方式を開示している。また、下記特許文献２は、３２ビットデータを６４ビット幅バッファで使用する場合に、３２ビット幅を使用し、残りの３２ビット幅を使用しないように設定するメモリターゲット装置を開示している。
【００１４】
【特許文献１】特開２００２−２２９８５１号公報
【特許文献２】特開２００３−２８１０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、画像処理装置において２値化データに係るＣＰＵ処理時間を従来技術に比して低減することができるメモリインタフェース装置及びメモリアクセス制御方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明によれば、画像処理装置においてメモリと中央処理装置との間に設けられるメモリインタフェース装置であって、該中央処理装置から出力されたアドレスを、所定数の下位側ビットからなる下位アドレスと、その他のビットからなる上位アドレスと、に分割し、前記上位アドレスに基づいて、該メモリから、ワード又はバイト単位で、各ビットが１画素に対応する２値化された画像データをリードする手段と、前記下位アドレスに基づいて、該リードされた画像データから１ビットを１画素分の２値化データとして選択する手段と、該選択された１画素分の２値化データを、ワード又はバイト内の所定の一又は複数のビットに割当てて格納することにより、ワード又はバイト当たり１画素分の２値化データを含むリードデータとして該中央処理装置に送出する割当て手段と、を具備することを特徴とするメモリインタフェース装置が提供される。
【００１７】
また、本発明によれば、画像処理装置において中央処理装置からメモリへのアクセスを制御する方法であって、該中央処理装置から出力されたアドレスを、所定数の下位側ビットからなる下位アドレスと、その他のビットからなる上位アドレスと、に分割し、前記上位アドレスに基づいて、該メモリから、ワード又はバイト単位で、各ビットが１画素に対応する２値化された画像データをリードするステップと、前記下位アドレスに基づいて、該リードされた画像データから１ビットを１画素分の２値化データとして選択するステップと、該選択された１画素分の２値化データを、ワード又はバイト内の所定の一又は複数のビットに割当てて格納することにより、ワード又はバイト当たり１画素分の２値化データを含むリードデータとして該中央処理装置に送出する割当てステップと、を具備することを特徴とするメモリアクセス制御方法が提供される。
【００１８】
また、本発明によれば、画像データが記憶されたメモリに対してアドレス信号で指定し、指定されたアドレスに該当する画像データを抜き出す画像処理装置において、中央処理装置が、画像データのうち、予め判別しておいたビット位置部分をアドレスで指定することにより、画像データの中の、所定のビット位置のデータのみを取り込むことを特徴とする画像処理装置が提供される。
【００１９】
また、本発明によれば、画像データが記憶されたメモリに対してアドレス信号で指定し、指定されたアドレスに該当する画像データを抜き出す画像処理方法において、中央処理装置が、画像データのうち、予め判別しておいたビット位置部分をアドレスで指定することにより、画像データの中の、所定のビット位置のデータのみを取り込むことを特徴とする画像処理方法が提供される。
【発明の効果】
【００２０】
本発明によるメモリインタフェース装置及びメモリアクセス制御方法によると、ＣＰＵは、必要な２値化データのみを取得することができるので、データ取得後に必要なデータと不要なデータとを分別する必要がなくなり、２値化データに係る処理時間を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明の実施形態について説明する。なお、システム全体構成は、図１の構成を前提とするものとする。図９は、本発明によりＣＰＵ１０から２値化処理結果メモリ２０をアクセスする原理を説明するための図であって、ワード単位で２値化処理結果メモリ２０からデータを読み出す場合を示す。同図に示されるように、ＣＰＵ１０からの１９本のアドレス信号は、上位１５本の上位アドレス信号と、下位４本の下位アドレス信号とに分離される。そして、上位アドレスに基づいて２値化処理結果メモリ２０がアクセスされ、１ワードのデータ（１６画素分の２値化データを含む。）が読み出される。次いで、下位アドレスに基づいてその１ワードデータがアクセスされ、１ビット（１画素分の２値化データ）がハードウェア上で抽出される。この１ビットがワード内の所定の一又は複数のビット位置に格納されてＣＰＵ１０に送られる。
【００２２】
このように、まず、上位アドレスで、所望のアドレスを指定する。ここでは、画像データの縦のアドレスの数は１５ビット分あれば、全て指定することができるものとする（すなわち、アドレス数＝２15以内とする）。残りの４ビット分は、指定された画素データ（図９における１ワード分）のうち、ＣＰＵが取り込むべきと判断している部分を指定するためにある。
【００２３】
つまり、ＣＰＵは、起動初期には全てのデータを見て、白線領域がどこにあるかを理解するために、全て画像データをチェックする必要があるが、白線領域を認識した後はその白線領域に基づいて次のフレームの白線位置を推測することができるので、ＣＰＵは、画像データのうち、どの部分（ビット位置）を抜き出すのかを指定することができる。
【００２４】
本発明では、この点に着眼し、ＣＰＵが予想した部分のビットのみを下位アドレスで指定し、その部分を抜き出すようにしているから、従来のように初めから全てのビットをチェックして必要／不要の判断をする必要がなくなる。例えば、起動初期にアドレスが０の行の画像データのうち、３ビット目と４ビット目に１（つまり白線）があるのが判ったら、次のフレームの取り込みでは、その周辺を分析すればよいから、ＣＰＵは、例えば０の行の画像データのうち、３ビット目と４ビット目を読みに行くように下位アドレスで指定すればよい。このようにすれば、わざわざ０の行の画像データの全てを見に行き、切り分ける必要がなくなる。
【００２５】
図１０は、本発明によりＣＰＵ１０から２値化処理結果メモリ２０をアクセスする原理を説明するための図であって、バイト単位で２値化処理結果メモリ２０からデータを読み出す場合を示す。同図に示されるように、ＣＰＵ１０からの１９本のアドレス信号は、上位１６本の上位アドレス信号と、下位３本の下位アドレス信号とに分離される。そして、上位アドレスに基づいて２値化処理結果メモリ２０がアクセスされ、１バイトのデータ（８画素分の２値化データを含む。）が読み出されるように構成されている。次いで、下位アドレス（１バイトのうちのどの１ビットを抽出するかを示す３ビットからなるアドレス）に基づいてその１バイトデータがアクセスされ、１ビット（１画素分の２値化データ）がハードウェア上で抽出される。この１ビットがバイト内の所定の一又は複数のビット位置に格納されてＣＰＵ１０に送られる。
【００２６】
図１１は、前述した原理を実現するための本発明の第一実施形態の概要を説明するための図である。メモリ２０には、２値化された画像データが格納されており、その各ビットが１画素に対応する。そして、ＣＰＵ１０は、ワード（ここでは１６ビット）又はバイト（８ビット）単位で、メモリ２０から画像データを取得するが、その際、前述のように、ワード又はバイト当たり１画素分の２値化データを含むデータとしてリードすることができるようにする。１画素分の２値化データは、例えば、ＬＳＢ（Least Significant Bit）に対応するビット位置に格納される。このようなメモリアクセスを可能とするために、メモリ２０とＣＰＵ１０との間に、次に説明されるメモリインタフェース回路が設けられる。
【００２７】
図１２は、本発明の第一実施形態に係るメモリインタフェース回路３０の構成をＣＰＵ１０及びメモリ２０とともに示すブロック図である。なお、メモリ２０とメモリＩ／Ｆ回路３０とは、一つのＡＳＩＣ（Application Specific Integrated Circuit）６０上に形成されている。メモリインタフェース回路３０は、リード／ライト制御回路３２、アドレスデコード回路３４、対象ビット選択回路３６及び特定ビット割当て回路３８を含む。
【００２８】
リード／ライト制御回路３２は、ＣＰＵ１０からライトイネーブル信号及びリードイネーブル信号を受信し、メモリ２０へリード／ライト信号を送信する。また、アドレスデコード回路３４は、ＣＰＵ１０からアドレス信号、チッブイネーブル信号、Ｈｉバイト／Ｌｏバイト選択信号等を受信する。そして、アドレスデコード回路３４は、受信されたアドレスを、所定数の下位側ビットからなる下位アドレスと、その他のビットからなる上位アドレスと、に分割する。
【００２９】
例えば、メモリ２０からワード（ここでは、１６ビット）単位で２値化データがリードされる場合には、下位アドレスとして４ビットが使用される。また、メモリ２０からバイト（８ビット）単位で２値化データがリードされる場合には、下位アドレスとして３ビットが使用される。
【００３０】
上述した上位アドレスは、メモリ２０に供給され、上位アドレスによりアドレッシングされた領域から、対応するワード又はバイト幅のデータがリードされる。その各ビットは、１画素についての２値化された画像データである。リードされたワード又はバイト幅のデータは、対象ビット選択回路３６に供給される。
【００３１】
対象ビット選択回路３６は、アドレスデコード回路３４からの下位アドレスに基づいて、ワード又はバイト幅のデータから１ビットを１画素分の２値化データとして選択して抽出する。具体的には、ワード幅すなわち１６ビット幅のデータの場合には、４ビットからなる下位アドレスに基づいて１ビットを選択する一方、バイト幅すなわち８ビット幅のデータの場合には、３ビットからなる下位アドレスに基づいて１ビットを選択する。
【００３２】
選択された１ビットのデータすなわち１画素分の２値化データは、特定ビット割当て回路３８に供給される。特定ビット割当て回路３８は、選択された１ビットのデータをワード又はバイト内の所定のビット位置（例えば、ＬＳＢ）に割当てて格納することにより、１画素分の２値化データとしての１ビットを含むワード又はバイト幅のデータを作成する。そして、特定ビット割当て回路３８は、作成されたデータをリードデータとしてＣＰＵ１０に送出する。
【００３３】
ＣＰＵ１０は、前述のように、白線追跡処理における白線領域部分のような必要な２値化データのみを指定して取得していくことができるので、データ取得後に必要なデータと不要なデータとに分別する必要がなくなり、２値化データに係る処理時間を低減することができる。具体的には、ＣＰＵからＡＳＩＣやメモリへのアクセス時間を同一にした場合において、従来のソフトウェア処理を１００としたとき、本発明の下でのソフトウェア処理は５５まで低減される。
【００３４】
図１３は、本発明の第二実施形態の概要を説明するための図である。前述の第一実施形態と同様に、メモリ２０には、２値化された画像データが格納されており、その各ビットが１画素に対応する。そして、ＣＰＵ１０は、ワード又はバイト単位で、メモリ２０から画像データを取得するが、その際、ワード又はバイト当たり１画素分の２値化データを含むデータとしてリードすることができるようにする。
【００３５】
ここまでは前述の第一実施形態と同様である。しかし、第二実施形態においては、１画素分の２値化データとしての１ビットデータは、ワード又はバイト中の全ビット位置に格納される。このようなメモリアクセスを可能とするために、メモリ２０とＣＰＵ１０との間に、次に説明されるメモリインタフェース回路が設けられる。
【００３６】
図１４は、本発明の第二実施形態に係るメモリインタフェース回路３０の構成をＣＰＵ１０及びメモリ２０とともに示すブロック図である。メモリインタフェース回路３０に含まれる要素のうち、リード／ライト制御回路３２、アドレスデコード回路３４及び対象ビット選択回路３６は、それぞれ、第一実施形態（図１２）におけるものと同一である。一方、第一実施形態（図１２）における特定ビット割当て回路３８に代えて、第二実施形態では、全ビット割当て回路４０が設けられる。
【００３７】
全ビット割当て回路４０は、対象ビット選択回路３６によって選択された１ビットのデータすなわち１画素分の２値化データを受信し、当該１ビットのデータをワード又はバイト内の全ビットに割当てて格納することにより、１画素分の２値化データとしての１ビットデータを全ビット位置に含むワード又はバイト幅のデータを作成する。そして、全ビット割当て回路４０は、作成されたデータをリードデータとしてＣＰＵ１０に送出する。
【００３８】
第一実施形態の場合と同様に、ＣＰＵ１０は、必要な２値化データのみを取得することができるので、データ取得後に必要なデータと不要なデータとに分別する必要がなくなり、２値化データに係る処理時間を低減することができる。そして、第二実施形態では、更に、取得したワード又はバイトデータ中の任意のビット位置から、１画素分の２値化データとしての１ビットデータを取得することができる。
【００３９】
図１５は、従来技術及び本発明によるＣＰＵ処理時間の比較を、画素数をパラメータとして示す特性図である。同図に示されるように、本発明は、従来技術と比較して、ＣＰＵ処理時間を１０％程度、低減することができる。これは、前述のように、従来技術において必要とされたビットシフト演算が不要となるためである。低減される時間は、画素数が２倍になれば２倍になり、画素数が半分になれば半分になる。
【図面の簡単な説明】
【００４０】
【図１】車両に搭載される衝突軽減ブレーキシステムの一構成例を示す図である。
【図２】２値化処理前の画像データを示す図である。
【図３】２値化処理後の画像データを示す図である。
【図４】２値化処理の概要を説明するための図である。
【図５】白線検出処理のフローチャートである。
【図６】ＣＰＵから２値化処理結果メモリをアクセスする様子を説明するための図である。
【図７】従来技術におけるデータ取得時間及びデータ処理時間を例示する図である。
【図８】画素数と処理時間との関係を例示する特性図である。
【図９】本発明によりＣＰＵから２値化処理結果メモリをアクセスする原理を説明するための図であって、ワード単位で２値化処理結果メモリからデータを読み出す場合を示す。
【図１０】本発明によりＣＰＵから２値化処理結果メモリをアクセスする原理を説明するための図であって、バイト単位で２値化処理結果メモリからデータを読み出す場合を示す。
【図１１】本発明の第一実施形態の概要を説明するための図である。
【図１２】本発明の第一実施形態に係るメモリインタフェース回路の構成をＣＰＵ及びメモリとともに示すブロック図である。
【図１３】本発明の第二実施形態の概要を説明するための図である。
【図１４】本発明の第二実施形態に係るメモリインタフェース回路の構成をＣＰＵ及びメモリとともに示すブロック図である。
【図１５】従来技術及び本発明によるＣＰＵ処理時間の比較を、画素数をパラメータとして示す特性図である。
【符号の説明】
【００４１】
１０    ＣＰＵ
２０    メモリ
３０    メモリインタフェース回路
３２    リード／ライト制御回路
３４    アドレスデコード回路
３６    対象ビット選択回路
３８    特定ビット割当て回路
４０    全ビット割当て回路
５０    ２値化処理回路
６０    ＡＳＩＣ
１００    画像処理装置
２００    レーザレーダ
３００    車間制御ＥＣＵ
４００    警報装置
５００    ブレーキ装置
【図１】
2007334495.tif 000003
【図２】
2007334495.tif 000004
【図３】
2007334495.tif 000005
【図４】
2007334495.tif 000006
【図５】
2007334495.tif 000007
【図６】
2007334495.tif 000008
【図７】
2007334495.tif 000009
【図８】
2007334495.tif 000010
【図９】
2007334495.tif 000011
【図１０】
2007334495.tif 000012
【図１１】
2007334495.tif 000013
【図１２】
2007334495.tif 000014
【図１３】
2007334495.tif 000015
【図１４】
2007334495.tif 000016
【図１５】
2007334495.tif 000017