(57)【要約】【課題】オン抵抗が低い電力用半導体素子を提供する。【解決手段】スーパージャンクション構造をなすストライプ状のｎピラー層３及びｐピラー層４の上方に、ゲート電極８を「あみだ状」に形成する。すなわち、ゲート電極８を、ピラー延伸方向に沿って周期的に配列された複数の部分８ａと、隣り合う部分８ａ間に接続され、ピラー配列方向に沿って周期的に配列された複数の部分８ｂとから構成する。部分８ａはピラー配列方向に連続的に延ばし、部分８ｂは部分８ａ間の領域毎にピラー配列方向に関して半周期分オフセットさせる。これにより、ゲート電極８を過度に微細化することなくスーパージャンクション構造を微細化することが可能となり、オン抵抗を低減することができる。【選択図】図１
2007281034.tif 000002
【特許請求の範囲】
【請求項１】
第１の第１導電型半導体層と、
前記第１の第１導電型半導体上に形成され、前記第１の第１導電型半導体層の上面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、
前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、
前記第２の第１導電型半導体層の上面及び前記第３の第２導電型半導体層の上面に選択的に形成された第４の第２導電型半導体層と、
前記第４の第２導電型半導体層の上面に選択的に形成された第５の第１導電型半導体層と、
前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層に電気的に接続された第２の主電極と、
前記第２の第１導電型半導体層、前記第３の第２導電型半導体層、前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、
を備え、
前記制御電極は、
前記第３の第２導電型半導体層の配列方向のうち最も周期が短い第１の方向に沿って周期的に配列された第１の部分と、
前記第１の第１導電型半導体層の上面に平行であって前記第１の方向に交差する第２の方向に沿って周期的に配列された第２の部分と、
を有し、
前記第１の部分の配列周期は、前記第３の第２導電型半導体層の配列周期のｍ倍（ｍは２以上の整数）であることを特徴とする電力用半導体素子。
【請求項２】
前記第２の部分の配列周期は、前記第１の部分の配列周期よりも短いことを特徴とする請求項１記載の電力用半導体素子。
【請求項３】
前記第１の部分の配列周期は、前記第３の第２導電型半導体層の配列周期の２倍であることを特徴とする請求項１または２に記載の電力用半導体素子。
【請求項４】
前記ｍが偶数であり、前記第２の部分間の領域における前記第１の部分の配列の位相は、前記領域の隣に位置する他の前記第２の部分間の領域における前記第１の部分の配列の位相に対して半周期ずれていることを特徴とする請求項３記載の電力用半導体素子。
【請求項５】
前記制御電極の形状は、前記第１の部分及び前記第２の部分からなる格子状であることを特徴とする請求項３記載の電力用半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体素子に関し、より詳細には、スーパージャンクション構造を有する電力用半導体素子に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層とが形成するｐｎ接合に要求される耐圧に応じて決まる限界濃度以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。そして、このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界があり、この限界を超えることが既存のパワー素子を超える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にｐピラー層とｎピラー層とを交互に埋め込んだ構造が知られている。この構造はスーパージャンクション構造と呼ばれている。スーパージャンクション構造によれば、ｐピラー層とｎピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現することができる（例えば、特許文献１参照。）。
【０００４】
このように、縦型パワーＭＯＳＦＥＴにスーパージャンクション構造を適用することで、材料限界を超えたオン抵抗と耐圧との両立を実現することが可能となる。しかし、オン抵抗を可及的に低減させるためには、ｐピラー層とｎピラー層の不純物量を可及的に増加させる必要があり、不純物濃度を増加させたピラー層を十分に空乏化させるためには、スーパージャンクション構造のｐピラー層とｎピラー層との配列周期（以下、「横方向周期」ともいう）を短くする必要がある。すなわち、横方向周期を短くしないでｐピラー層及びｎピラー層の不純物量を増加させると、スーパージャンクション構造を完全空乏化させるために必要な横方向電界が大きくなり、耐圧を決める縦方向電界が小さくなってしまう。このため、オン抵抗と共に耐圧も低下してしまう。従って、高耐圧を維持したまま、オン抵抗を低減する為には、スーパージャンクション構造の横方向周期を短くすることが不可欠である。
【０００５】
スーパージャンクション構造の横方向周期を短くする際には、表面に形成されるＭＯＳゲート構造の横方向周期も短くしなければならない。ＭＯＳゲート構造も同様に微細化を行わないと、スーパジャンクション構造との対応がとれなくなるためである。しかし、ＭＯＳゲート構造の微細化には大きなプロセス変更やプロセスマージンの低下が伴ってしまい、困難である。
【０００６】
【特許文献１】特開２００３−１０１０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、オン抵抗が低い電力用半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の第１導電型半導体層と、前記第１の第１導電型半導体上に形成され、前記第１の第１導電型半導体層の上面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、前記第２の第１導電型半導体層の上面及び前記第３の第２導電型半導体層の上面に選択的に形成された第４の第２導電型半導体層と、前記第４の第２導電型半導体層の上面に選択的に形成された第５の第１導電型半導体層と、前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層に電気的に接続された第２の主電極と、前記第２の第１導電型半導体層、前記第３の第２導電型半導体層、前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、を備え、前記制御電極は、前記第３の第２導電型半導体層の配列方向のうち最も周期が短い第１の方向に沿って周期的に配列された第１の部分と、前記第１の第１導電型半導体層の上面に平行であって前記第１の方向に交差する第２の方向に沿って周期的に配列された第２の部分と、を有し、前記第１の部分の配列周期は、前記第３の第２導電型半導体層の配列周期のｍ倍（ｍは２以上の整数）であることを特徴とする電力用半導体素子が提供される。
【発明の効果】
【０００９】
本発明によれば、オン抵抗が低い電力用半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。以下に示す本発明の実施形態においては、電力用半導体素子として、スーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを例示する。なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一符号を付している。
【００１１】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係る縦型パワーＭＯＳＦＥＴを模式的に例示する斜視断面図であり、  
図２は、この縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。  
【００１２】
図１及び図２に示すように、このＭＯＳＦＥＴにおいては、第１の半導体層としてｎ＋ドレイン層２が設けられており、このｎ＋ドレイン層２上には、第２の半導体層であるストライプ状のｎピラー層３と、第３の半導体層であるストライプ状のｐピラー層４とが、ｎ＋ドレイン層２の表面に平行な一方向に延びるように形成されている。そして、ｎピラー層３及びｐピラー層４は、ｎ＋ドレイン層２の表面に平行な方向であって、ｎピラー層３及びｐピラー層４が延びる方向に直交する方向に沿って交互に配列されており、スーパージャンクション構造（ＳＪ構造）を構成している。以下、ｎピラー層３及びｐピラー層４が延びる方向を「ピラー延伸方向」といい、ｎピラー層３及びｐピラー層４の配列方向を「ピラー配列方向」といい、ｎ＋ドレイン層２の表面に垂直な方向を「縦方向」という。ピラー延伸方向、ピラー配列方向及び縦方向は、相互に直交している。
【００１３】
また、ｎ＋ドレイン層２の下面上には、第１の主電極としてのドレイン電極１が設けられており、ｎ＋ドレイン層２に電気的に接続されている。更に、ｎピラー層３及びｐピラー層４の上面の一部、すなわち、ドレイン電極１側の面の反対側の面の一部には、第４の半導体層としてｐベース層５が形成されており、ｐベース層５の上面の一部には、第５の半導体層として例えば２ヶ所のｎソース層６が形成されている。なお、ｎ＋ドレイン層２、ｎピラー層３、ｐピラー層４、ｐベース層５及びｎソース層６は、例えば、不純物が導入されたシリコン層である。
【００１４】
ｎピラー層３、ｐピラー層４、ｐベース層５及びｎソース層６の上面は同一平面を構成しており、この平面上には、例えば膜厚が約０．１ミクロンのシリコン酸化膜からなるゲート絶縁膜７を介して、制御電極としてのゲート電極８が形成されている。後述するように、上方から見て、ゲート電極８の形状は「あみだ状」となっており、ゲート電極８に囲まれる位置のそれぞれに、第２の主電極として、各１個の矩形の島状のソース電極９が設けられている。ソース電極９は、ｐベース層５及びｎソース層６の上面に接している。ソース電極９とゲート電極８とは、ゲート絶縁膜７により絶縁されている。
【００１５】
図２は、上方から見たスーパージャンクション構造とゲート電極８との位置関係を示している。図２に示すように、ゲート電極８は、ピラー配列方向に直線状に延びる複数の部分８ａ（第２の部分）と、隣り合う部分８ａ間に接続されピラー延伸方向に延びる複数の部分８ｂ（第１の部分）とから構成されている。部分８ａはピラー延伸方向に沿って周期的に配列されており、部分８ｂはピラー配列方向に沿って周期的に配列されている。
【００１６】
そして、部分８ａはピラー配列方向に連続的に延びており、一方、部分８ｂは部分８ａ間の領域毎にピラー配列方向に関してオフセットされている。すなわち、ある部分８ａ間の領域における部分８ｂのピラー配列方向の位相は、この領域の隣に位置する他の部分８ａ間の領域における部分８ｂのピラー配列方向の位相に対して、半周期ずれている。これにより、ゲート電極８は、上方から見てオフセットがかかった「あみだ状」に形成されている。また、ゲート電極８の部分８ｂの幅は、ｎピラー層３の幅よりもやや大きく、部分８ｂは、ｎピラー層３及びその両側のｐピラー層４の一部を覆うように配置されている。なお、図２においては、便宜上、部分８ａと部分８ｂとの境界を直線により示しているが、部分８ａ及び部分８ｂは実際には一体的に形成されている。後述する図５及び図９についても同様である。
【００１７】
従来の構造では、ゲート電極の配列方向をピラー配列方向とし、ゲート電極とピラー層との配列周期を等しくしていた。これにより、ｐベース層５の中央のみにｐピラー層４を配置するようなスーパージャンクション構造が形成されていた。この場合は、スーパージャンクション構造の微細化に伴い、ＭＯＳゲート構造も微細化しなければならない。しかし、ＭＯＳゲート構造の微細化すると、ｐベース層５の抵抗の増大を抑えるためにｐベース層５を浅くするなどのプロセスの変更や、ゲート電極８とソース電極９との間隔を狭くすることによるプロセスマージンの低下などを伴ってしまい、現実的ではない。
【００１８】
一方、ゲート電極の配列方向をピラー配列方向とは異なる方向とし、ゲート電極とピラー層との配列周期を異ならせることも考えられる。  
図３は、本発明の比較例に係る縦型パワーＭＯＳＦＥＴを示す斜視断面図である。  
図３に示すように、ストライプ状のゲート電極１０８と、スーパージャンクション構造を構成するストライプ状のｎピラー層３及びｐピラー層４とを、相互に直交するように配置すると、両者の配列周期が同一でなくても素子を形成することができる。
【００１９】
しかし、このような構造では、ゲート電極１０８の作用により、ソース電極９からｎソース層６、ｐベース層５を介してｎピラー層３へ電子が流れる電流経路は確保されるが、素子全体のオン抵抗は高くなってしまう。すなわち、図中の矢印で示したように、ｐベース層５から、ｎピラー層３におけるｐベース層５間の部分に流れ込んだ電子は、ｎピラー層３におけるｐベース層５の下方の部分に広がるようにして流れるが、このとき、ｐベース層５の下方を回り込むための電流経路が長いため、オン抵抗が高くなってしまう。
【００２０】
これに対して、本実施形態によれば、ゲート電極８の配列パターンを図２に示したような「あみだ状」のパターンとすることで、回り込みの電流経路の平均長さを図３に示す素子の略半分とし、ｐベース層５の下方における広がり抵抗を略半分とすることができる。前述の如く、図１及び図２に示す構造では、ゲート電極８において、ピラー配列方向に延びる部分８ａ間に、ピラー延伸方向に延びる部分８ｂを形成している。部分８ｂを設けることにより、部分８ｂの直下のｎピラー層３には、ＭＯＳチャネルから直接電子が流れ込むため、広がり抵抗は発生しない。すなわち、ｐベース層５下の広がり抵抗は、部分８ｂが形成されていない領域のみで発生する。部分８ｂは、部分８ａ間の領域の１つおきに形成されているため、ｎピラー層３の上面に対して略半分の割合で形成されている。このため、本実施形態によれば、図３に示す比較例と比べて、広がり抵抗を略半分とすることができる。
【００２１】
スーパージャンクション構造の配列周期ｃ、すなわち、ｎピラー層３の配列周期ｃは、ピラー延伸方向における部分８ａの配列周期ａには依存しない。また、ピラー配列方向における部分８ｂの配列周期ｂは、スーパージャンクション構造の配列周期ｃの２倍となる。このため、スーパージャンクション構造の配列周期ｃは、プレナーゲート構造の微細化限界の１／２の周期まで微細化することができる。一方、部分８ａの配列周期ａを縮めることにより、前述の広がり抵抗は小さくなるため、配列周期ａは配列周期ｂよりも短いことが望ましい。
【００２２】
このように、本実施形態によれば、ゲート電極８にピラー配列方向に延びる部分８ａ及びピラー延伸方向に延びる部分８ｂを設けることにより、スーパージャンクション構造の周期とＭＯＳゲート構造の周期を独立に設計することが可能となり、ゲート電極８を限界を超えて微細化することなく、スーパージャンクション構造を微細化し、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。また、ゲート電極８のパターンを「あみだ状」のパターンとすることにより、部分８ａと部分８ｂとの連結部分が十字路ではなく三叉路となる。これにより、ｐベース層５の角部における電界集中を緩和することができ、耐圧を向上させることができる。
【００２３】
なお、ゲート電極８の部分８ｂの配列周期ｂは、ｎピラー層３の配列周期ｃの２倍に限定されず、ｍ倍（ｍは２以上の整数）であればよい。この場合、部分８ａ間の領域間で、部分８ｂの配列の位相を（１／ｍ）周期ずらしてもよく、または、ｍを偶数として、部分８ａ間の領域のうち隣り合う領域間で、部分８ｂの配列の位相を半周期ずらしてもよい。部分８ｂの配列周期ｂがｎピラー層３の配列周期ｃに比べて長いほど、ｎピラー層３の配列周期ｃを短くすることができ、スーパージャンクション構造を微細化することができるが、その反面、ｎピラー層３におけるゲート電極８の直下域に位置する部分の割合が低下する。このため、低オン抵抗化とプロセスマージンの確保が両立できるように、配列周期ｂと配列周期ｃとの関係を決定することが望ましい。
【００２４】
また、本実施形態においては、部分８ａ及び８ｂがそれぞれ等間隔で配列されている例を示したが、部分８ａ及び８ｂはより複雑な周期性を有していてもよい。例えば、連続して配列された５つの部分８ｂにおいて、第１の部分８ｂと第２の部分８ｂとの間隔がｎピラー層３の配列周期ｃの２倍であり、第２の部分８ｂと第３の部分８ｂとの間隔が配列周期ｃの３倍であり、第３の部分８ｂと第４の部分８ｂとの間隔が配列周期ｃの２倍であり、第４の部分８ｂと第５の部分８ｂとの間隔が配列周期ｃの３倍であってもよい。この場合、部分８ｂは、配列周期ｃの５倍の周期で配列されており、１周期に２つの部分８ｂを含むことになる。
【００２５】
（第２の実施形態）  
図４は、本発明の第２の実施形態に係る縦型パワーＭＯＳＦＥＴを模式的に例示する斜視断面図であり、  
図５は、本実施形態に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。
【００２６】
図４及び図５に示す構造では、ゲート電極１８を格子状に形成している。すなわち、ｎピラー層の二つに一つの割合で、その直上域にゲート電極１８のピラー延伸方向に延びる部分１８ｂが形成されている。つまり、あるｎピラー層３ａについては、その全長にわたってその直上域に部分１８ｂが形成されているが、このｎピラー層３ａの隣のｎピラー層３ｂの直上域には、部分１８ｂは全く形成されていない。
【００２７】
ゲート電極１８の部分１８ｂの直下域に形成されているｎピラー層３ａにおいては、電子がｐベース層５を下方を回り込むことなく、ＭＯＳチャネルから直接縦方向に流れ込むため、広がり抵抗が発生しない。このため、図３に示す比較例に比べて、素子全体の広がり抵抗を半分とすることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２８】
また、本実施形態においては、その直上域にゲート電極１８の部分１８ｂが形成されていないｎピラー層３ｂの不純物濃度を、その直上域に部分１８ｂが形成されているｎピラー層３ａの不純物濃度よりも高くすることにより、素子全体としての耐圧を保持したまま、オン抵抗を低減することができる。
【００２９】
すなわち、前述の如く、その直上域に部分１８ｂが形成されているｎピラー層３ａにおいては、ｐベース層５下の広がり抵抗はなく、オン抵抗が低くなる。しかし、その直上域において、ゲート電極１８の部分１８ａと部分１８ｂとが十字路状に直交しているため、ｐベース層５に角部が形成されてしまい、この角部に電界が集中し易くなり、耐圧が低くなる。
【００３０】
一方、その直上域に部分１８ｂが形成されていないｎピラー層３ｂにおいては、ｐベース層５下の広がり抵抗が大きく、オン抵抗が高くなる。しかし、その直上域に形成されているゲート電極１８は部分１８ａのみであるため、ｐベース層５の端部での電界集中は起こり難く、耐圧が高い。
【００３１】
このため、ｎピラー層３ｂの不純物濃度をｎピラー層３ａの不純物濃度よりも高くすることにより、ｎピラー層３ａ及び３ｂにおける耐圧とオン抵抗とのバランスをそれぞれ最適化し、素子全体の耐圧を保持しながらオン抵抗を低減することができる。このとき、ｐベース層５下の広がり抵抗は、ｎピラー層全体の抵抗の例えば２０％程度であるため、ｎピラー層３ａとｎピラー層３ｂとでオン抵抗が同等になるように、ｎピラー層３ｂの不純物濃度をｎピラー層３ａの不純物濃度に対して例えば２０％程度高くすることが望ましい。
【００３２】
なお、本実施形態と同様に、前述の第１の実施形態（図１及び図２参照）に係るＭＯＳＦＥＴにおいても、その直上域にゲート電極８の部分８ｂが形成されている領域と形成されていない領域とで、ｎピラー層３の不純物濃度を異ならせることにより、耐圧を保持しながらオン抵抗を低減することが可能である。
【００３３】
（第３の実施形態）  
図６は、本発明の第３の実施形態に係る縦型パワーＭＯＳＦＥＴを模式的に例示する断面図である。  
図６に示す構造では、素子終端部にｐベース層５よりも深いガードリング層１０が形成されている。ガードリング層１０は、例えばソース電極９に接続されたｐ型層である。終端部にガードリング層１０を形成することで、耐圧を確保しつつ、ｐベース層５を浅くすることが可能となる。これにより、スーパージャンクション構造のより一層の微細化が可能となり、オン抵抗を低減することが可能となる。
【００３４】
すなわち、ｐベース層５を浅くすることなく、ｎピラー層３及びｐピラー層４の配列周期を短くすると、ｎピラー層３におけるｐベース層５間の部分の幅が小さくなるため、この部分の抵抗が大きくなってしまう。これを避けるためには、ｐベース層５間の部分の幅を小さくするのと同じスケールでｐベース層５の深さを浅くすればよいが、そうすると、ｐベース層５の外面の曲率が大きくなり、素子終端部においてｐベース層５の外面にかかる電界が強くなってしまい、耐圧が低下する。そこで、本実施形態においては、素子終端部にｐベース層５よりも深いガードリング層１０を設けることにより、電界集中を緩和し、耐圧の低下を抑制している。これにより、ｎピラー層３及びｐピラー層４の配列周期を短くし、ｐベース層５を浅くしても、素子終端部の耐圧を確保することができる。なお、素子終端部におけるｎピラー層３及びｐピラー層４の上面にはリサーフ層（ＲＥＳＵＲＦ層）１１が形成されており、その上面は絶縁膜１２により覆われている。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３５】
（第４の実施形態）  
図７は、本発明の第４の実施形態に係る縦型パワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。  
図７に示す構造では、ｐベース層５間の部分に、ｎピラー層３よりも不純物濃度が高い高濃度ｎ層１３が形成されている。高濃度ｎ層１３を形成することで、ｐベース層５間のＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）領域の抵抗を低減することが可能となり、オン抵抗をより一層低減することができる。高濃度ｎ層１３の不純物濃度は、ｎピラー層３の不純物濃度の例えば２乃至３倍である。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３６】
図８は、本第４の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。  
図８に示すように、本変形例においては、高濃度ｎ層１３はｐベース層５よりも深く形成されている。このように、高濃度ｎ層１３をｐベース層５の下方まで形成することで、ｐベース層５の下方における広がり抵抗を低減することができ、オン抵抗のより一層の低減を図ることができる。なお、耐圧低下を起こさないために、高濃度ｎ層１３は、素子終端部には形成しないことが望ましい。本実施形態における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【００３７】
（第５の実施形態）  
図９は、本発明の第５の実施形態に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。  
上述の第１乃至第４の実施形態では、ｎピラー層３及びｐピラー層４がストライプ状に形成されている例を示したが、本実施形態においては、上方から見て、矩形の島状に形成されたｐピラー層４がマトリクス状に配列されており、このｐピラー層４を囲むように、ｎピラー層３が格子状に形成されている。ｐピラー層４は例えば、相互に直交する２方向に沿って等間隔に配列されている。なお、上述の各実施形態と同様に、ｎピラー層３及びｐピラー層４は縦方向には直線的に延びており、ｎピラー層３はｎ＋ドレイン層２（図１参照）に接している。
【００３８】
また、ゲート電極８は、前述の第１の実施形態（図２参照）と同様に、オフセットが付いた格子状（あみだ状）に形成されている。ゲート電極８の部分８ａは、格子状のｎピラー層３における一方向に延びる部分のうち、１本おきの部分の直上域に配置されている。また、部分８ｂは、部分８ａ間の領域において、ｎピラー層３における他の方向に延びる部分のうち、１本おきの部分の直上域に配置されている。これにより、ゲート電極８の部分８ａの配列周期ａ及び部分８ｂの配列周期ｂは相互に等しく、スーパージャンクション構造の周期ｃ（すなわち、ｎピラー層３の配列周期）の２倍になっている。そして、ゲート電極８の幅はｎピラー層３の各部分の幅よりもやや太く、ゲート電極８は、その直下域にあるｎピラー層３の両側のｐピラー層４の直上域の一部にはみ出している。また、第１の実施形態と同様に、部分８ａは一方向に沿って連続的に延びているが、部分８ｂは、部分８ａ間の領域毎に、配列の位相が半周期ずれている。
【００３９】
本実施形態においては、図９に示すように、ゲート電極８の部分８ａ又は８ｂが形成されている領域では、ＭＯＳゲートの反転チャネルを介して、ソース電極９からｎピラー層３に向けて電子が流れる。これにより、ｐベース層の直下域における広がり抵抗を低減することが可能となり、オン抵抗を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４０】
図１０は、本第５の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。  
図１０に示すように、本変形例においては、上方から見て、矩形の島状のｐピラー層４が、相互に１２０度の角度をなす３方向に沿って等間隔に配列されている。また、ｐピラー層４間の部分が、ｎピラー層３となっている。これにより、１つのｐピラー層４の周囲には、６つのｐピラー層４が前述の１つのｐピラー層４から等距離に配置されており、これらの６つのｐピラー層４の中心を線分で結ぶと、仮想的な正六角形が形成される。そして、ゲート電極２８は、この仮想的な正六角形に沿って、蜂の巣状に形成されている。ゲート電極２８におけるｐピラー層４の配列方向に沿って配列された部分の配列周期ａは、ｐピラー層４の配列周期ｃの２倍となっている。本変形例においても、ｐベース層の外縁に沿ってゲート電極を形成することができるため、ｐベース層の直下域における広がり抵抗を低減することができ、オン抵抗を低減することができる。
【００４１】
以上、本発明を第１乃至第５の実施形態及びその変形例を例示して説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、上述の各実施形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としてもよい。
【００４２】
また、上述の各実施形態は、技術的に可能な限りにおいて、相互に組み合わせて実施してもよい。上述の実施形態のうち複数の実施形態を組み合わせた態様も、本発明の範囲に含有される。また、上述の実施形態又はその組み合わせに対して、当業者が設計の変更又は構成要素の追加などを行ったものも、本発明の範囲に含まれる。
【００４３】
更に、本発明においては、スーパージャンクション構造の形成方法には特に制限はなく、複数回のイオン注入とエピタキシャル成長を繰り返す方法や、トレンチ溝を形成後に埋め込み成長を行う方法や、トレンチ溝を形成した後、側壁にイオン注入を行う方法など、様々な方法で形成することが可能である。
【００４４】
更にまた、図６においては、終端部にリサーフ層１１を形成した構造を示したが、本発明の終端構造はこれに限定されるものではない。例えば、フィールドプレート構造も実施可能である。また、図６においては、終端部にも素子部と同様なスーパージャンクション構造を形成した構造を示したが、終端部には、その配列周期若しくは不純物濃度が素子部とは異なるスーパージャンクション構造を形成してもよく、又は、スーパージャンクション構造を形成しない終端部も実施可能である。
【００４５】
更にまた、上述の各実施形態においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、本発明はこれに限定されず、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又はダイヤモンド等のワイドバンドギャップ半導体を用いることもできる。
【００４６】
更にまた、上述の各実施形態においては、電力用半導体素子としてスーパージャンクション構造を有するＭＯＳＦＥＴを例示したが、本発明に係る電力用半導体素子はＭＯＳＦＥＴに限定されず、本発明の構造は、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor：静電誘導トランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの素子でも適用可能である。例えば、上述の各実施形態をＩＧＢＴに適用する場合は、ドレイン電極１とｎ＋ドレイン層２との間に、正孔の供給源となるＰ層を形成すればよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを例示する斜視断面図である。
【図２】第１の実施形態に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。
【図３】比較例に係る縦型パワーＭＯＳＦＥＴを示す斜視断面図である。
【図４】本発明の第２の実施形態に係る縦型パワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
【図５】第２の実施形態に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。
【図６】本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを模式的に例示する断面図である。
【図７】本発明の第４の実施形態に係る縦型パワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
【図８】第４の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
【図９】本発明の第５の実施形態に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。
【図１０】本第５の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴにおけるスーパージャンクション構造とゲート電極との位置関係を例示する平面図である。
【符号の説明】
【００４８】
１  ドレイン電極（第１の主電極）、２  ｎ＋ドレイン層（第１の半導体層）、３、３ａ、３ｂ  ｎピラー層（第２の半導体層）、４  ｐピラー層（第３の半導体層）、５  ｐベース層（第４の半導体層）、６  ｎソース層（第５の半導体層）、７  ゲート絶縁膜、８、１８、２８、１０８  ゲート電極（制御電極）、８ａ、１８ａ  部分（第２の部分）、８ｂ、１８ｂ  部分（第１の部分）、９  ソース電極（第２の主電極）、１０  ガードリング層、１１  リサーフ層、１２  絶縁膜、１３  高濃度ｎ層
【図１】
2007281034.tif 000003
【図２】
2007281034.tif 000004
【図３】
2007281034.tif 000005
【図４】
2007281034.tif 000006
【図５】
2007281034.tif 000007
【図６】
2007281034.tif 000008
【図７】
2007281034.tif 000009
【図８】
2007281034.tif 000010
【図９】
2007281034.tif 000011
【図１０】
2007281034.tif 000012