(57)【要約】【課題】  重みレベル発生器を提供する。【解決手段】  重みレベル発生器Ｗは、複数の重み発生器５−１〜５−ｊを備え、これら複数の重み発生器のうちの少なくとも１つを、少なくとも２つの異なった時間レートで使用する。また、このような重み発生器を用いたデジタル−アナログ変換器（ＤＡＣ）は、デジタル信号ソースと、重みコントローラと重み発生器部とを備える。【選択図】  図１
2007281844.tif 000002
【特許請求の範囲】
【請求項１】
複数の重みを備え、
該複数の重みのうちの少なくとも１つを、少なくとも２つの異なった時間レートで使用する、
重みレベル発生方法。
【請求項２】
請求項１記載の方法において、
前記少なくとも１つの重みは、前記複数の重みの中の特定のまたは任意の選択された重みである、
重みレベル発生方法。
【請求項３】
請求項１記載の方法において、
前記少なくとも２つの異なった時間レートは、第１の時間レートと、これより速い第２の時間レートを含む、
重みレベル発生方法。
【請求項４】
請求項３記載の方法において、
前記重みを前記第２時間レートで使用するとき、前記第１時間レートで使用するときとは異なった基準時間当たりのデューティー比を用いる、
重みレベル発生方法。
【請求項５】
請求項４記載の方法において、
前記重みを前記第２時間レートで使用して発生できる少なくとも１つの重みレベルは、前記重みを前記第１時間レートで使用して発生する重みレベルを補間する補間重みレベルを構成する、
重みレベル発生方法。
【請求項６】
請求項５記載の方法において、
前記補間重みレベルは、前記基準時間の間における重みレベルの平均値により定まり、
前記重みレベル平均値は、重みレベルの複数のパターンのうちの１つで発生し、
前記重みレベルの複数のパターンは、前記基準時間の間における、前記第２時間レートにより定まる複数の周期における関連する重みの使用パターンにより定める、
重みレベル発生方法。
【請求項７】
請求項１乃至６の何れかに記載の方法において、
前記複数の重みは、互いに同じまたは異なる大きさを有し、
前記複数の重みは、電流または電圧の形態にある、
重みレベル発生方法。
【請求項８】
請求項１から７のいずれかに記載の方法において、
前記方法は、デジタル信号をアナログ信号に変換するＤ／Ａ変換において用いる、
重みレベル発生方法。
【請求項９】
複数の重み発生器を備え、
該複数の重み発生器のうちの少なくとも１つを、少なくとも２つの異なった時間レートで使用する、
重みレベル発生器。
【請求項１０】
請求項９記載の発生器において、
さらに、
前記複数の重み発生器の各々を使用するための重み制御信号を、前記少なくとも２つの異なった時間レートのうちの１つで発生する重みコントローラ、
を含む、
重みレベル発生器。
【請求項１１】
請求項１０記載の発生器において、
前記少なくとも２つの異なった時間レートは、第１の時間レートと、これより速い第２の時間レートを含み、
前記複数の重み発生器のうちの少なくとも１つを、前記第１時間レートまたは前記第２時間レートで使用し、他の重み発生器を前記第１時間レートで使用し、
前記他の重み発生器は、第１重み発生器グループを構成し、前記少なくとも１つの重み発生器は、第２重み発生器グループを構成し、
前記第１重み発生器グループを構成する重み発生器の組合せおよび前記第２重み発生器グループを構成する重み発生器の組合せは、可変または固定である、
重みレベル発生器。
【請求項１２】
請求項１１記載の発生器において、
前記重みを前記第２時間レートで使用するとき、前記第１時間レートで使用するときとは異なった基準時間当たりのデューティー比を用いる、
重みレベル発生器。
【請求項１３】
請求項１２記載の発生器において、
前記重みを前記第２時間レートで使用して発生できる少なくとも１つの重みレベルは、前記重みを前記第１時間レートで使用して発生する重みレベルを補間する補間重みレベルを構成する、
重みレベル発生器。
【請求項１４】
請求項１３記載の発生器において、
前記補間重みレベルは、前記基準時間の間における重みレベルの平均値により定まり、
前記重みレベル平均値は、重みレベルの複数のパターンのうちの１つで発生し、
前記重みレベルの複数のパターンは、前記基準時間の間における、前記第２時間レートにより定まる複数の周期における関連する重みの使用パターンにより定める、
重みレベル発生器。
【請求項１５】
請求項１１記載の発生器において、
前記重みコントローラは、
デジタル信号を受け、該デジタル信号から、前記第１時間レートを適用する第１デジタル信号部分と、前記第１または第２の時間レートを適用する第２デジタル信号部分とに分離する分離器と、
前記複数の重み発生器に供給する重み制御信号を発生する重み制御信号発生器と、
を含む、重みレベル発生器。
【請求項１６】
請求項１５記載の発生器において、
前記重み制御信号発生器は、
前記第１デジタル信号部分および前記第２デジタル信号部分と前記推定信号とを受け、これらに応答して前記複数の重み発生器の各々に供給する重み制御信号を発生するエンコーダと、
エンコード推定器であって、前記デジタル信号内の現行のサンプルとこれに隣接するサンプルから、関連の重み発生器の複数の使用パターンのうちの１つを指定する推定信号を発生する、前記のエンコード推定器と、
を含む、重みレベル発生器。
【請求項１７】
請求項１６記載の発生器において、
前記エンコーダは、
前記第１重み発生器グループの各々の重み発生器に関して、前記第１デジタル信号部分に応答して第１時間レートを示す信号を含む第１エンコード信号を発生し、前記第２重み発生器グループの各々の重み発生器に関して、前記第２デジタル信号部分に応答して前記第１または第２の時間レートを示す信号を含む第２エンコード信号を発生する時間レート制御器と、
前記時間レート制御器と前記エンコード推定器とに接続しており、前記第１重み発生器グループの各々の重み発生器に対して、前記第１エンコード信号に応答して前記第１時間レートをもつ重み制御信号を発生し、前記第２重み発生器グループの各々の重み発生器に対して、前記第２エンコード信号に応答して前記第１または第２の時間レートをもつ重み制御信号とを発生するパターン発生器と、
を備え、
を含み、
前記パターン発生器は、前記第２重み発生器グループの各々の重み発生器に対して前記第２時間レートの重み制御信号を発生するとき、前記第２エンコード信号と前記推定信号とに応答して、指定された使用パターンをもつ前記重み制御信号を発生する、
重みレベル発生器。
【請求項１８】
請求項１５記載の発生器において、
前記分離器は、
前記デジタル信号を、補間に関係したある除数で除算する除算器であって、前記除算の結果の商と余りをそれぞれ前記第１デジタル信号部分と前記第２デジタル信号部分とする、前記の除算器、
を含む、重みレベル発生器。
【請求項１９】
請求項１７記載の発生器において、
前記時間レート制御器は、ダイナミック・エレメント・マッチング（ＤＥＭ）回路に含まれ、  該ＤＥＭ回路は、前記時間レート制御器が発生するエンコード信号群に対しＤＥＭ処理を実行する、
重みレベル発生器。
【請求項２０】
デジタル信号をアナログ信号に変換するデジタル−アナログ変換器であって、
請求項９から１９のいずれかに記載の重みレベル発生器を備え、
該重みレベル発生器の備える前記複数の重み発生器が前記デジタル信号によって制御される、
デジタル−アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、重みレベルの発生に関し、特に、デジタル信号からアナログ信号への変換において使用するのに適した重みレベルを発生する方法および装置に関するものである。
【背景技術】
【０００２】
従来のデジタル−アナログ変換器（ＤＡＣ）においては、デジタル信号における量子化数は、アナログ信号を発生するときの重みレベル数と一致し、しかもアナログ信号の発生に使用する重み発生器の個数は、重みレベル数に対応する数が必要であった。特に、複数の重み発生器がサーモメータ・コードを受けるために均等重みを有している構成の場合、それら重み発生器の個数は重みレベル数に一致していた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のデルタシグマ（ΔΣ）変調器を備えたＤＡＣ（ΔΣ変調型ＤＡＣ）の場合、帯域外ノイズは、ΔΣ変調器によるノイズシェーピング後の残留物である。この帯域外ノイズの発生源は、量子化ノイズにある。この量子化ノイズの量は量子化レベル数の関数であるため、この量子化ノイズの量を減少させる１つの方法として、量子化レベル数を増やすという方法がある。この方法では、この量子化レベル数を増やすために、ＤＡＣ内に設けられる重み発生器（これは、「アナログ・セグメント」との呼ぶ）の数を増やさなければならないため、アナログ・セグメント数の増大は、必然的にそれらアナログ・セグメントのＩＣチップに占める面積を大きくする。このことから、量子化レベル数を増やすという方法による帯域外ノイズの低減法においては、限られたＩＣチップ面積でＤＡＣを実現するという観点から限界があった。
【０００４】
一方、量子化ノイズを低減させる別の方法として、ΔΣ変調器の動作の高速化(すなわち、オーバーサンプリングの高周波数化)する方法がある。しかし、この方法では、ＤＡＣのアナログ性能の劣化が生じる。すなわち、オーバーサンプリング周波数を高くすると、アナログ・セグメントにおけるスイッチング・レートも高くなり、これによりアナログ・セグメント出力における歪みの発生が増大し、結果として歪み性能が劣化する。したがって、ΔΣ変調器の高速化によって帯域外ノイズを減少させるこの方法においても、ＤＡＣの一定の歪み性能を実現するという観点から限界があった。
【課題を解決するための手段】
【０００５】
したがって、本発明の目的は、上記の課題を解決するのに使用できる重みレベルの発生の方法および装置を提供することである。
また、本発明の目的は、上記の重みレベル発生方法または重みレベル発生器を採用したデジタル−アナログ変換の方法および装置を提供することである。
【０００６】
本発明の１実施形態によれば、重みレベル発生方法は、複数の重みを備え、該複数の重みのうちの少なくとも１つを、少なくとも２つの異なった時間レートで使用する。
さらに、本発明の別の実施形態によれば、デジタル−アナログ変換方法は、上記の重みレベル発生方法を備える。
【０００７】
また、本発明の別の実施形態によれば、重みレベル発生器は、複数の重み発生器を備え、該複数の重み発生器のうちの少なくとも１つを、少なくとも２つの異なった時間レートで使用する。
【０００８】
さらに、本発明の別の実施形態によれば、デジタル−アナログ変換器は、上記の重みレベル発生器を備える。
【発明の効果】
【０００９】
このように、本発明の１実施形態によれば、少なくとも１つの重み発生器を少なくとも２つの異なった時間レートで使用することにより、重み発生器すなわちアナログ・セグメントの数を増やさずに、同じ数のアナログ・セグメントで実現できる重みレベルの数を増やすことができる。また、言い換えれば、ある数の重みレベルを実現するために必要な重み発生器の数を減少させることもできる。
【００１０】
また、本発明の別の実施形態によれば、全アナログ・セグメントのうちの高い時間レートで使用するセグメント数を限ることにより、残りのセグメントを低い時間レートで使用でき、これにより、セグメントの高い時間レートでの使用から生ずるそのセグメントでのスイッチング・レートの高速化による増大する歪みが、重みレベル発生器またはＤＡＣを全体としてみた場合に限定的となる。この結果、重みレベル発生器またはＤＡＣの全体として所期の歪み性能を維持したまま、量子化ノイズを低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の種々の実施形態について、図面を参照して詳細に説明する。
図１は、本発明の１実施形態による重みレベル発生器Ｗを示している。この重みレベル発生器Ｗは、重みコントローラ３と重み発生器部５とを備えている。重みコントローラ３は、複数のｉ個の重み制御信号ソース３−１〜３−ｉを備えたマルチ時間レートのコントローラであり、そしてこれら重み制御信号ソース３−１〜３−ｉは、それぞれ、互いに異なった第１時間レートＴＲ１、第２時間レートＴＲ２…第ｉ時間レートＴＲｉで重み制御信号を発生する。時間レートは、周波数により定めることができ、そして各時間レート間の関係は、ＴＲ１＜ＴＲ２＜…＜ＴＲｉとし、そして各時間レートは、直前の時間レートの整数倍の関係とすることができる。例えば、４倍、８倍等である。このような異なった時間レートの重み制御信号を受ける重み発生器部５は、複数のｊ個の重み発生器５−１〜５−ｊを備えている。これら重み発生器は、インバータ、スイッチト・キャパシタ、電流源等により構成でき、そしてこれら重み発生器が発生する重みは、電流または電圧その他の任意の形態とすることができる。これら重み発生器の出力は、互いに加算等によって組み合わされることによってアナログ信号を出力する。これら重み発生器のうちの少なくとも１つは、時間レートＴＲ１だけでなく、これとは異なった時間レートＴＲ２あるいはその他の時間レートの重み制御信号を受けるようにし、その他の重み発生器は、最も低い時間レートＴＲ１だけを受けるように構成する。このように構成することにより、重み発生器の発生する重みを互いに均等とした場合、時間レートＴＲ１のみを受ける重み発生器の各々が発生できる重みレベルと比較して、時間レートＴＲ１だけでなく例えば時間レートＴＲ２を受ける重み発生器は、同じ数の重みレベルに加えてさらに追加の重みレベルを発生することができる。この追加の重みレベルは、時間レートＴＲ１のみを受ける重み発生器の重みレベルを補間する補間重みレベルを構成する。このように、互いに均等の重みを発生する重み発生器の少なくとも１つを少なくとも２つの異なった時間レートで使用することにより、ｊ個の重み発生器で発生できる重みレベルの数よりも多い重みレベルを発生することができる。例えば、ｊ個の重み発生器で発生できる重みレベル数をｊ個としたとき、ｊ個の重み発生器のうちの１つの重み発生器のみを時間レートＴＲ１とこれの４倍の時間レートで使用し残りの重み発生器を時間レートＴＲ１で使用したとき、例えば２ｊ個の重みレベルを発生することができる。この重みレベルは、２ｊ個に限定されず、４ｊ個等の他の数でもよい。
【００１２】
次に、図１ａを参照して、上記のマルチ時間レートの１例について説明する。この例では、４つの異なった時間レートＴＲ１〜ＴＲ４の重み制御信号を示している。簡単にするため、この図では、正論理で、デューティー比が１、しかも基準周期Ｔの開始時点から立ち上がる波形のみを示しているが、負論理にしたり、あるいは基準周期Ｔの開始時点より遅い時点から立ち上がる波形とすることもできることに注意されたい。図示のように、複数の時間レートＴＲ１〜ＴＲ４が、図示の基準周期Ｔをもつとした場合、時間レートＴＲ１は、基準周期Ｔと同じ周期の時間レートであり、そしてＴＲ２は、基準周期Ｔの１／２の周期、すなわちＴＲ１の２倍の時間レートをもち、ＴＲ３は、基準周期の１／４の周期、すなわちＴＲ１の４倍の時間レートをもち、最後のＴＲ４は、基準周期Ｔの１／８の周期、すなわちＴＲ１の８倍の時間レートをもっている。ＴＲ１の重み制御信号で実現できる重みレベルを１としたとき、ＴＲ２の重み制御信号では１／２の重みレベル、ＴＲ３の重み制御信号では１／４、２／４、３／４の追加の重みレベル、ＴＲ４の重み制御信号では、１／８、２／８，３／８，４／８，５／８，６／８，７／８の追加の重みレベルを実現することができることが分かる。
【００１３】
この図１に示した重みレベル発生器Ｗは、デジタル信号からアナログ信号を発生するDACだけでなく、重みレベルを用いるその他の任意のデバイスにおいて使用することができる。また、変換元のデジタル信号として、通常の二進信号だけでなくΔΣ変調後の二進信号のような種々の形態のものが可能である。さらに、この重みレベル発生器Ｗは、デジタル信号における量子化レベル数あるいは重みレベル数の変更、したがって二進信号のビット数の変更も使用することができる。
【００１４】
次に、図２を参照して、図１の重みレベル発生器Ｗをデジタル−アナログ変換に用いた１実施形態のデジタル−アナログ変換器（ＤＡＣ）Ｂについて説明する。尚、この図では、図１と対応する要素には同じ参照番号の後に記号“Ｂ”を付してある。図示のように、このＤＡＣＢは、デジタル信号ソース１と、重みレベル発生器ＷＢを備えており、そして重みレベル発生器ＷＢは、重みコントローラ３Ｂと重み発生器部５Ｂを備えている。デジタル信号ソース１は、与えられたデジタル信号のそのままの形態で出力するか、あるいは与えられたデジタル信号に任意の信号処理を施して出力する構成のものである。このデジタル信号ソース１から出力されたデジタル信号は重みコントローラ３Ｂに供給され、そして重みコントローラ３Ｂは、この受けたデジタル信号から、図１で説明したようなマルチ時間レートの１組の重み制御信号を含むコントローラ出力を発生する。このコントローラ出力は次に重み発生器部５Ｂに供給され、そして重み発生器部５Ｂに含まれた１組の重み発生器の各々の重み発生器は、コントローラ出力に含まれた１組の重み制御信号のうちの対応するものに応答して、それぞれの重み出力を発生する。１組の重み発生器からの重み出力は、加算等によって組み合わせることによってアナログ信号を発生する。
【００１５】
この図２に示したＤＡＣ Ｂにおいては、従来のような単一の時間レートではなく複数の時間レートの重み制御信号を発生するため、単一の時間レートを使用した場合と比べより多くの重みレベルを実現することができる。したがって、同一の分解能のＤＡＣを、より少ない重み発生器を使って構成することができる。
【００１６】
図３は、この重みまたは重み発生器の数を低減できることを示す図である。図示のように、あるＡ／Ｄ変換においてある数の量子化レベルが使用されたとき、Ｄ／Ａ変換では、通常はその量子化レベル数と同数の重みレベル数を使用するため、重み発生器の数は、従来は量子化レベル数と同数となる。しかし、本発明では、マルチ時間レートの採用により、重み発生器の数が低減する。図３はこの関係を示している。
【００１７】
また、図４は、Ｄ／Ａ変換においてΔΣ変調を用いた場合の図３と同様の図を示している。図示のように、ΔΣ変調を使用した場合、Ｄ／Ａ変換において必要な重みレベル数は低減するが、本発明を用いた場合、この低減した重みレベル数を更に減少させることができる。
【００１８】
次に、図５を参照して、図２のＤＡＣ Ｂをより具体化した１実施形態のデジタル−アナログ変換器（ＤＡＣ）Ｃについて説明する。この実施形態のＤＡＣ Ｃは、ダイナミック・エレメント・マッチング（ＤＥＭ）回路を備えている。尚、図５では、図１または図２と対応する要素には同じ参照番号の後に記号“Ｃ”を付してある。図示のように、このＤＡＣＣは、図２と同様に、デジタル信号ソース１Ｃと、重みレベル発生器ＷＣを備えており、そして重みレベル発生器ＷＣは、重みコントローラ３Ｃと重み発生器部５Ｃを備えている。図５に示したＤＡＣＣにおいては、重みコントローラ３Ｃは、分離器３０と重み制御信号発生器３２とを備えており、そして重み制御信号発生器３２は、エンコーダ３２０とエンコード推定器３２２とを備えている。エンコーダ３２０は、ＤＥＭ回路３３０とパターン発生器３４０を備え、そしてＤＥＭ回路３３０は、時間レート制御器３３２とループフィルタ３３４とを備えている。ループフィルタ３３４は、時間レート制御器３３２の出力から入力へのフィードバック経路に設けていて、ダイナミック・エレメント・マッチング処理を行う。このＤＥＭ処理は、重み発生器部５Ｃに設けられた多数の重み発生器が発生する重み間のミスマッチを低減する１手法である。
【００１９】
詳細には、デジタル信号ソース１Ｃからのデジタル信号の供給を受ける分離器３０は、デジタル信号のうち、異なった時間レートまたは時間レートの組みを適用するため、複数のデジタル信号部分に分離して出力する。例えば、２つのデジタル信号部分に分離する場合、第１の時間レート（例えばＴＲ１）を適用する第１のデジタル信号部分と、第１時間レートとこれより高い第２の時間レート（例えばＴＲ２）を適用する第２のデジタル信号部分とに分ける。この分離されたデジタル信号部分が供給されるＤＥＭ回路３３０は、分離された各デジタル信号部分に対し、時間レート制御を行うことによって、各デジタル信号部分に対応の時間レートを適用してエンコード信号を発生する。すなわち、各エンコード信号は、対応するデジタル信号部分に対してこの信号部分に適用すべき時間レートの信号を含んでいる。例えば、上記の例で説明すると、第１デジタル信号部分から発生する第１エンコード信号は、第１デジタル信号部分に第１時間レートの信号を含ませ、第２デジタル信号部分から発生する第２エンコード信号は、第２デジタル信号部分に第１時間レートまたは第２時間レートの信号を含ませる。尚、時間レートを識別する信号としては、任意の形態のものが使用可能であるが、第１時間レートと第２時間レートの２つの時間レートしか使用しない場合には、明示的な信号として、そのいずれか一方のみを示す信号を使用してもよい。
【００２０】
このようにして発生されたエンコード信号はパターン発生器３４０に供給され、そしてこのパターン発生器３４０は、受けた各エンコード信号から、そのエンコード信号で駆動すべき対応の重み発生器（重み発生器部５Ｃ内）に供給する重み制御信号を発生するように構成されている。詳細には、このパターン発生器３４０は、ＤＥＭ回路３３０からの出力に加えて、エンコード推定器３２２からの出力も受けるように構成されている。エンコード推定器３２２は、デジタル信号ソース１Ｃからのデジタル信号の供給を受け、そして受けたデジタル信号の履歴に基づき、パターン発生器３４０が発生する重み制御信号のパターンを制御する。詳細には、パターン発生器３４０は、重み発生器を使用するパターンとして、可能な場合には複数の使用パターンを用意している。ここで、複数の使用パターンとは、発生できる重みレベルの点からは互いに等価であるが、重み発生器の使用／不使用のパターンとしては異なっている。エンコード推定器３２２は、この等価の使用パターンのどれを採用するかを決めるため、デジタル信号の隣接する少なくとも２つのサンプル間の関係という履歴情報に基づき、最適な使用パターンを推定する。この最適な使用パターンを用いることにより、例えば重み発生器においてより良好な歪み性能を得ることができる。このようにしてパターン発生器３４０が発生する複数の重み制御信号の各々は、図２のものと同様に、重み発生器部５Ｃ内の対応する重み発生器に供給され、そして各重み発生器が発生する重みが組み合わされることによってアナログ信号が発生する。
【００２１】
次に、図６を参照して、図２のＤＡＣ Ｂをより具体化した１実施形態のＤＡＣ Ｄについて説明する。この実施形態のＤＡＣ Ｄは、ΔΣ変調を用いており、また重み発生器部として電流セグメント型ＤＡＣを使用している。尚、この図では、図２と対応する要素には同じ参照番号の後に記号“Ｄ”を付してある。詳細には、ＤＡＣＤは、ΔΣ変調器１Ｄと、補間エンコーダ３Ｄと電流セグメント型ＤＡＣ５Ｄとを備えている。アナログ形態に変換すべきデジタル入力は、変調器１Ｄに供給され、そしてこの変調器は、受けたデジタル入力に対しノイズシェーピングのためΔΣ変調を行い、そしてその結果の変調出力をデジタル出力として発生する。この変調器からのデジタル出力が供給される補間エンコーダ３Ｄは、図２の重みコントローラ３Ｂに相当する要素であるが、補間重みレベルの発生を“時間ドメイン”の処理によって実現するという機能から、時間ドメイン補間エンコーダとも呼ぶことができる。この補間エンコーダ３Ｄは、図２の重みコントローラ３Ｂの出力と同様のエンコーダ出力を発生する。このエンコーダ出力が供給される電流セグメント型ＤＡＣ５Ｄは、重み発生器として機能するアナログ・セグメントとして、互いに同じ大きさの電流を発生できる電流セグメントをＮ個備えている。
【００２２】
このような構成のＤＡＣ Ｄにおいては、デジタル入力のサンプリング周波数をＦｓとしたとき、例えば変調器１Ｄは、Ｋ倍のオーバーサンプリング周波数（ＫＦｓ）で動作し、また補間エンコーダ３Ｄは、時間ドメイン補間のためその周波数の例えば４倍の周波数すなわち４ＫＦｓで動作し、ＤＡＣ５Ｄもこの周波数４ＫＦｓで動作するものとする。この場合、従来のＤＡＣと比べ４倍高いクロック周波数が必要であるが、このようなクロックは、例えばシステム・クロックからあるいは他のＰＬＬ回路を使用して得ることができる。一例として、ある既存のＤＡＣでは、２５６Ｆｓがサポートされているため、変調器１Ｄを例えば６４Ｆｓ（２５６Ｆｓの１／４）で動作させることもできる。このような変調器１Ｄは、あるビット数のデジタル入力を受けると、これを（２Ｎ＋１）個の重みレベルにより表現可能な変調デジタル出力にし、次に補間エンコーダ３Ｄは、この変調デジタル出力を、（Ｎ＋１）個の重みレベルにより表現可能なデジタル出力にする。この（Ｎ＋１）個の重みレベルは、Ｎ個のセグメントをもつＤＡＣによりアナログ出力に変換することができる。尚、本例では、補間エンコーダ３Ｄの動作速度を変調器１Ｄの４倍にしたが、その他の倍数の速度で使用することもできる。
【００２３】
ここで、図７を参照して、図６の補間エンコーダ３Ｄによる補間動作について説明する。まず、図７において、補間エンコーダ３Ｄの左側はその入力（変調器１Ｄの出力）を、そして右側はその出力を示している。補間エンコーダの入力は、図示のように１／ＫＦｓの周期を有している。尚、図には、上記の２Ｎ＋１個の重みレベルのうちの互いに隣接する３つの重みレベル、すなわちｍ、ｍ＋１、ｍ＋２を示している。補間エンコーダ３Ｄは、偶数番目の重みレベルの入力に対しては何ら処理を行わず通過させ、そして奇数番目の重みレベルの入力に対してのみ補間動作を行う。すなわち、補間エンコーダ３Ｄが偶数番目の重みレベルｍまたは重みレベルｍ＋２の入力を受けたとすると、補間エンコーダ３Ｄは、入力と同じ時間レート（すなわちＫＦｓ）を使ってそのまま出力する。しかし、奇数番目の重みレベルｍ＋１を受け取ると、補間エンコーダ３Ｄは、入力の４倍の時間レートで隣接の偶数番目の重みレベルを使用する重み制御信号を発生する。例えば、この重み制御信号は、４つの１／４ＫＦｓ期間のうち、１番目と４番目においては重みレベルｍを使用し、２番目と３番目では重みレベルｍ＋２を使用するようなパターンをもつことができる。このパターンは、入力の時間レートでみたときは、１／２のデューティー比をもつ。このパターンの重みレベルの平均値は、ｍ＋１となり、これによって補間重みレベルを形成することができる。このようにすれば、変調器１Ｄの出力に存在する重みレベル数（２Ｎ＋１）を（Ｎ＋１）へとほぼ半減させることができる。また、これによって、ＤＡＣの帯域外ノイズエネルギーをおよそ半分に低減することもできる。
【００２４】
図８は、上記の時間ドメイン補間エンコード法のために採用できる４つの重み使用パターン候補を示している。図示の（ａ）は、図７に示したパターンであり、（ｂ）は（ａ）とは逆のパターンである。（ｃ）と（ｄ）は、４つの１／４ＫＦｓ期間のうち、前半の２つの期間において重みレベルｍおよびｍ＋２の一方を、そして後半の２つの期間においてその他方の重みレベルを使用するパターンである。これらパターンは全て、４ＫＦｓの時間レートでみたときは、デューティー比が１と０であるが、入力の時間レート（ＫＦｓ）でみたときは、１／２のデューティー比のものである。
【００２５】
図９は、時間ドメイン補間エンコード法を適用した場合の補間エンコーダ３Ｄの入力と出力との関係を示す波形例であり、入力の波形は点線で、出力の波形は実線で示している。この波形例を参照しながら、図８のパターン（ａ）または（ｂ）をどのように使うかについて説明する。尚、図中、左端は、補間エンコーダへの入力の表現に使用される重みレベルを示し、右端は補間エンコーダの出力の表現に使用される重みレベルを示している。本発明による時間ドメイン補間エンコード法では、ＤＡＣ５Ｄ内の電流セグメントの高速スイッチング・エッジを生じさせるが、この高速スイッチング・エッジは、ＤＡＣの歪み性能の劣化をもたらす。このような歪み性能の劣化を最小限にするため、パターン（ａ）または（ｂ）のうちの最適なパターンを使用することができる。図９には、サンプル０〜５におけるパターン選択について示している。詳細には、サンプル０と１をみると、これらサンプルでは、入力重みレベルは同じであるが、サンプル０ではパターン（ｂ）をサンプル１ではパターン（ａ）を使っている。明らかに、サンプル０の方にサンプル１よりも多くのスイッチング・エッジがある。このため、サンプル１の方が良いエンコードであり、サンプル０でもパターン（ａ）を採用する方が好ましい。このようなパターン選択は、対象のサンプルの前後のサンプルの値に依存する。例えば、パターン（ａ）はサンプル１には適しているが、それは、サンプル１の前後のサンプルが両方とも対象とするサンプル１よりも低い値をもっているからである。サンプル３も同様である。一方、サンプル２については、今度はパターン（ｂ）が適しているが、それは、サンプル２の前後のサンプルが両方ともより高い値を有しているからであり、サンプル５も同様である。ところが、サンプル４では、その前後のサンプルの値の一方がサンプル４よりも高く他方がサンプル４よりも低い。この場合、パターン（ｂ）を使用したとき、点線で囲った追加的な高速スイッチング・エッジが発生する。この追加的高速スイッチング・エッジは、パターン（ａ）を使用したときも同様に発生するため、回避することができない。しかし、本発明の時間ドメイン補間エンコード法を使えば、全体としては従来と比べＤＡＣの歪み性能を向上させることができる。
【００２６】
次に、図１０を参照して、図５のＤＡＣ Ｃをより具体化した１実施形態のＤＡＣ Ｅについて説明する。この実施形態のＤＡＣ Ｅは、図６のＤＡＣ Ｄに対しダイナミック・エレメント・マッチング（ＤＥＭ）処理を追加した構成を備えている。尚、図１０では、図５または図６と対応する要素には同じ参照番号の後に記号“Ｅ”を付してある。このＤＡＣＥは、図５の構成とほぼ同じであって、重みコントローラ３Ｃに相当する要素である補間エンコーダ３Ｅは、図示のように分離器３０Ｅ、ＤＥＭ回路３３０Ｅ、エンコード推定器３２２Ｅ、パターン発生器３４０Ｅを備えている。図５の構成と異なっている点は、ＤＡＣＥが、図６のものと同様に、ΔΣ変調器１Ｅと、Ｎ個の電流セグメントをもった電流セグメント型ＤＡＣ５Ｅを備えている点である。この構成のＤＡＣＥによれば、図６のＤＡＣ Ｄに対しＤＥＭ処理をさらに追加することによって、電流セグメント間のミスマッチの影響を低減することができる。
【００２７】
次に、図１１〜図１７を参照して、図１０のＤＡＣ Ｅの各部を更に具体化した１実施形態の回路構成をについて説明する。尚、図１１は、ＤＡＣ Ｅの一部分のみ、すなわち図１０の分離器３０Ｅに相当する回路部分（すなわち除算器３０Ｆ）と、ＤＥＭ回路３３０Ｅに相当する回路部分（すなわちＤＥＭ回路３３０Ｆ）の一部、パターン発生器３４０Ｅに相当する回路部分（すなわちパターン発生器３４０Ｆ）の詳細を示している。図１２は、ＤＥＭ回路３３０Ｆの全体を示し、図１３は、図１２のＤＥＭ回路３３０Ｆの一部の回路（すなわちベクトル量子化器（ＶＱ）３３２Ｆ）を示し、図１４は、エンコード推定器３２２Ｅに相当する回路部分（すなわちエンコード推定器３２２Ｆ）を示し、図１７は、パターン発生器３４０Ｆの回路の詳細を示している。
【００２８】
先ず、図１１を参照すると、図示した除算器３０Ｆは、変調器１Ｅからの変調出力を受け、そして受けた変調出力を２で除算してその結果の商と余りを各出力に発生する。尚、図１１〜図１７に示す具体回路構成例では、図７に示したように奇数番目の重みレベルを補間重みレベルで構成することによって重みレベルをおよそ１／２にするため、除算器３０Ｆでは２で除算する。この除算は、ΔΣ変調器のマルチビット出力のうち、最下位ビットとそれ以外のビット群とに分離することに等しいため、単に配線の分離によって変調器出力の最下位ビットとそれ以外のビット群とに分けることもできる。尚、図１１に示した例では、変調器出力が値“９”の場合、商の値は“４”で余りの値は“１”となる。このようにして発生された商と余りは、ＤＥＭ回路３３０Ｆ内のベクトル量子化器３３２Ｆに供給される。
【００２９】
図１２に示したように、ベクトル量子化器（ＶＱ）３３２Ｆに加えてＤＥＭ回路３３０Ｆを構成するのは、量子化器３３２Ｆの入力から出力へのフィードバック経路に設けられたループフィルタ３３４Ｆである。すなわち、ベクトル量子化器３３２Ｆは、ベクトル量子化を行って出力ベクトルを発生し、そしてこの出力ベクトルは、次回の量子化のためにループフィルタ３３４Ｆを通してフィードバックされて量子化器への入力ベクトルとなる。本実施形態におけるベクトル量子化器は、出力ベクトルの各出力が１．５ビットであり、“１”，“−１”の２つの値に加えて“０”の値の３つの値を取り得る。ここで、“０”は、時間ドメイン補間エンコードを行うビットであることを示し、値“１”と“−１”とは通常のビットで、しかも“１”は電流セグメントの使用を“−１”はその不使用を示すものである。
【００３０】
次に、図１３を参照して、ベクトル量子化器３３２Ｆの動作についてより詳細に説明する。図示のように、ベクトル量子化器３３２Ｆは、Ｌ個の入力Ｉ［１］〜Ｉ［Ｌ］で構成される入力ベクトルＩと、同じＬ個の出力Ｏ［１］〜Ｏ［Ｌ］で構成される出力ベクトルＯを有している。また、ベクトル量子化器３３２Ｆは、入力ベクトル以外の別の信号入力として、従来のベクトル量子化器では１つ信号入力だけであるが、本実施形態では、除算器３０Ｆから商信号Ｎと余り信号Ｍの２つを受けるように構成している。
【００３１】
図１３ａには、図１３に示したベクトル量子化器３３２Ｆのベクトル量子化アルゴリズムを示しており、このアルゴリズムにしたがって出力ベクトルを決定する。先ず、ステップＳ１において、いままでに出力ベクトル要素に“１”をセットした回数が、入力信号である商Ｎと等しいなら、ステップＳ４の処理へ進み、そうでないならステップＳ２の処理へ進む。商Ｎと等しくない場合、ステップＳ２で、入力ベクトルの各要素値で最も大きい値のものを探す。だだし、対応する出力要素Ｏ［ｘ］がまだ定まっていないものの中から探し、そして見つかった要素番号をＸとする。つまり、Ｉ［Ｘ］≧Ｉ［ｊ］である。ここで、０≦ｊ≦Ｌであり、またｊ≠Ｘで、Ｘは使用しない。次に、ステップＳ３に進み、ここで、ステップＳ２で見つかった要素番号に対応する出力ベクトルの要素の出力を“１”にセットする。つまり、Ｏ［Ｘ］＝１とする。この後ステップＳ１に戻る。一方、ステップＳ１でＹＥＳとなった場合、すなわち、商Ｎに等しい数だけ“１”のセットを行っていた場合、ステップＳ４に進み、ここで、余りＭがゼロでないか否か判定し、そしてゼロでないならステップＳ５へ、ゼロならステップＳ７に進む。もしゼロでなかった場合、ステップＳ５において、入力ベクトルの各要素値で最も大きい値のものを探す。だだし、対応する出力要素Ｏ［ｘ］がまだ定まっていないものの中から探し、そして見つかった要素番号をＸとする。つまり、Ｉ［Ｘ］≧Ｉ［ｊ］である。ここで、０≦ｊ≦Ｌであり、また、ｊ≠Ｘで、Ｘは使用しない。このステップの後、ステップＳ６に進み、ここで、ステップＳ５で見つかった要素番号に対応する出力ベクトルの要素の出力を“０”にセットする。つまり、Ｏ［Ｘ］＝０である。一方、ステップＳ４で、余りＮがゼロであった場合あるいはステップＳ６の実行の後、ステップＳ７に進み、ここで、決定されていない出力ベクトルの要素をすべて、“−１”とする。これにより、本アルゴリズムは終了する。尚、入力ベクトルは、出力ベクトルをループフィルタに通して−１を掛けたものである。これは、出力ベクトルを各要素ごとに積分（高次の積分を含む）した値を反転したものである。そのため、出力ベクトルにおいて、あまり“１”がセットされていない要素に対応する入力ベクトル要素はより大きい値となるため、次回“１”を出力する要素に選択され易くなる。この働きによって、ＤＡＣ５Ｅ内の電流セグメントの使用回数が平均化され、これによりＤＥＭ処理が実現される。
【００３２】
以上に説明したベクトル量子化器３３２Ｆの動作について、図１１に示した数値例で説明する。ここで、ベクトルの要素数Ｌ＝８である。図示した数値例では、ループフィルタ３３４Ｆからの並列出力である入力ベクトルの各要素Ｉ［１］〜Ｉ［８］は、４、８，−２，−３，１，２，−５，６の値を有し（これら値は、ボックス内に示してある）、また除算器からの商は４で余りは１である。このとき、ベクトル量子化器は、入力ベクトル要素を、その値の大きい方から商の数“４”に相当する数だけ順次選択し、そして順次選択した各要素Ｉ［２］，Ｉ［８］，Ｉ［１］，Ｉ［６］に対応する出力ベクトル要素Ｏ［２］，Ｏ［８］，Ｏ［１］，Ｏ［６］（出力ｂ，ｈ，ｆ，ａに対応）を順次、値“１”にセットする（尚、出力ベクトル要素の値は、ボックス内に示している）。この処理は、ステップＳ１〜Ｓ３を４回繰り返すことにより行われる。次に、商４に等しい回数“１”にセットした後、余りが１であるため、次に大きな値をもつ入力ベクトル要素Ｉ［５］を選択し、そしてこの選択した入力ベクトル要素に対応する出力ベクトル要素Ｏ［５］（出力ｅに対応）を値“０”にセットする。これは、ステップＳ４〜Ｓ６の実行によって行う。次に、残りの入力ベクトル要素Ｉ［３］，Ｉ［４］，Ｉ［７］に対応する出力ベクトル要素Ｏ［３］，Ｏ［４］，Ｏ［７］を“−１”にセットする。これは、ステップＳ７を実行することによって実現する。このようにして、出力ベクトルの値が決定される。
【００３３】
次に、図１４を参照して、エンコード推定器３２２Ｆの回路構成を詳細に示している。図示のように、エンコード推定器３２２Ｆは、直列に接続された２つの遅延器３２２０および３２２２と、パターン選択ロジック３２２４とを備えている。選択ロジック３２２４は、ΔΣ変調器１Ｅの出力を直接受ける入力（ｄ［ｘ＋１］）と、その変調器出力を遅延器３２２０を介して受ける入力（ｄ［ｘ］）と、遅延器３２２０の出力をさらに遅延器３２２２を介して受ける入力（ｄ［ｘ−１］）とを備えた構成となっている。これにより、選択ロジック３２２４は、変調器出力における現行のサンプルｄ［ｘ］とこれに隣接する前後の２つのサンプル、すなわち直前サンプルｄ［ｘ−１］および直後サンプルｄ［ｘ＋１］を受け、そしてこれら隣接サンプルの値に基づいて推定信号を出力に発生する。この推定信号は、パターン発生器３４０Ｆに供給されて、パターン発生器３４０Ｆにおいて選択すべき使用パターンを指定する。
【００３４】
図１５は、パターン選択ロジック３２２４における選択アルゴリズムを示すエンコード・パターン選択表である。図１６は、その選択アルゴリズムに基づくパターン選択動作を説明するための波形例を示す図である。図１５のパターン選択表におけるケース１の場合、すなわち直前サンプルおよび直後サンプルの両方が現行サンプルよりも１低い場合、図１６の（ａ）に示すように、“上に凸”のパターンを選択すべきことを示す。図１６（ａ）では、補間エンコード対象のサンプルについて、点線は、補間エンコード前のΔΣ変調器出力を示し、そして実線は、“上に凸”のパターンが選択された結果としての補間エンコード後の出力を示している。パターン選択表におけるケース２の場合は、直前サンプルおよび直後サンプルの両方が現行サンプルよりも１高い場合であり、このときは、図１６の（ｂ）に示すように、“下に凸”のパターンを選択すべきことを示す。図１６（ｂ）では、補間エンコード対象のサンプルについて、（ａ）の場合と同様に、点線は、補間エンコード前のΔΣ変調器出力を示し、そして実線は、“下に凸”のパターンが選択された結果としての補間エンコード後の出力を示している。選択表におけるケース３の場合、すなわち、ケース１および２のいずれにも該当しないとき（直前サンプルおよび直後サンプルの一方が現行サンプルよりも大きく他方が現行サンプルよりも小さいとき）で、しかも現行サンプルが０以上の値をもつすなわち正のとき、図１６の（ｃ）に示すように、“上に凸”のパターンを選択すべきことを示す。図１６（ｃ）では、補間エンコード対象のサンプルについて、（ａ）の場合と同様に、点線は、補間エンコード前のΔΣ変調器出力を示し、そして実線は、“下に凸”のパターンが選択された結果としての補間エンコード後の出力を示している。一方、選択表のケース４の場合、ケース３のときと異なって、現行サンプルが負であるため、“下に凸”のパターンを選択すべきことを示す。選択ロジック３２２４が発生する推定信号は、例えば、“下に凸”のパターンを示すときはローとなり、そして“上に凸”のパターンを示すときはハイとなる。
【００３５】
次に、図１７を参照して、パターン発生器３４０Ｆの回路構成を詳細に説明する。図示のように、このパターン発生器３４０Ｆは、パターンメモリ３４００と、８個のパターン・セレクタ３４０２ａ〜３４０２ｈ（図１１の実施形態におえるベクトル量子化器３３２Ｆの出力ベクトル要素の数８と同数）と、１つのスイッチ３４０４とを備えている。詳細には、パターンメモリ３４００は、図示のように、時間ドメイン補間エンコードに用いる“上に凸”のパターンと“下に凸”のパターンの２つの波形データをそれぞれ格納した２つのメモリ領域Ａ２およびＡ３を有している。さらに、本回路構成では、全体にわたってハイ（“１”に相当）およびロー（“−１”に相当）の２つのパターンの波形データ（これらは、補間エンコードには使用しない）を格納した２つのメモリ領域Ａ１およびＡ４も有している。スイッチ３４０４は、２つの入力端と、１つの制御入力端と、１つの出力端を備え、２つの入力はメモリ領域Ａ２およびＡ３の出力に接続され、そして制御入力端は、推定器３２２Ｆからの推定信号を受けるように接続されていて、推定信号がハイのときは“上に凸”のパターンを示すためメモリ領域Ａ２の出力を選択し、推定信号がローのときは“下に凸”のパターンを示すためメモリ領域Ａ３の出力を選択する。一方、パターン・セレクタ３４０２−ａ〜ｈは全て同じ構成のものであって、３つの入力端（“−１”、“０”、“＋１”の記号で示す）と、１つの制御入力端と、１つの出力端を有している。このセレクタの３つの入力端のうち、入力端“−１”は、メモリ領域Ａ４の出力に直接接続され、入力端“１”は、メモリ領域Ａ１の出力に直接接続され、そして入力端“０”は、スイッチ３４０４の出力端に接続されている。また、このセレクタの制御入力端は、それぞれベクトル量子化器３３２Ｆの出力ベクトルのうちの対応する要素出力ａ〜ｈの対応するものに接続され、制御入力が“−１”のときは入力端“−１”の入力を選択し、制御入力が“０”のときは入力端“０”の入力を選択し、そして制御入力が“１”のときは入力端“１”の入力を選択して出力端に供給する。セレクタのこの出力端は、ＤＡＣ５Ｅの入力に接続されている。
【００３６】
このような構成をもつパターン発生器３４０Ｆの動作について、図１１に示した数値例を使いまた上述の図１６も参照して説明する。まず、ベクトル量子化器３３２Ｆのベクトル要素出力ａ，ｂ，ｆ，ｈについて、図示例ではこれら出力の各々の値は１であるため、パターン・セレクタ３４０２ａ，ｂ，ｆ，ｈは、入力端“１”の入力、すなわちメモリ領域Ａ１からの完全ハイのパターンを選択して出力する。一方、ベクトル要素出力ｃ、ｄ、ｇの場合、各要素出力の値は−１であるため、パターン・セレクタ３４０２ｃ、ｄ、ｇは、入力端“−１”の入力、すなわちメモリ領域Ａ４からの完全ローのパターンを選択して出力する。これに対し、ベクトル要素出力ｅの場合、この要素出力の値は０であるため、パターン・セレクタ３４０２ｅは、入力端“０”の入力、すなわち推定器３２２Ｆからの推定信号に依存してメモリ領域Ａ２またはＡ３からの補間エンコードのためのパターンを選択して出力し、これにより、図１６（ａ）〜（ｃ）に示したような補間エンコードを生じさせる。以上に説明したパターン発生器３４０Ｆでは、補間エンコード用のパターンだけでなく通常のパターンもパターンメモリ３４００に格納しているが、これは、パターン発生動作にタイミング制御を容易にするという観点か採用した手法であり、したがって補間エンコード用のパターンのみをパターン・メモリに格納し、通常のパターンは、ベクトル量子化器３３２Ｆの出力をそのまま用いるように構成することもできる。
【００３７】
次に、図１８〜図２１を参照して、時間ドメイン補間エンコード法を用いた場合の利点についてより、Ｃ言語で設計したシステム例で具体的に説明する。尚、このシステム例の構成は以下の通りである。すなわち、サンプリング周波数Ｆｓは４８ＫＨｚ、ΔΣ変調器は６４Ｆｓで３次かつ３３レベルのもの、時間ドメイン補間エンコード法は図８のパターン（ａ）と（ｂ）のみ、そしてアナログ・セグメントは１６個（１７レベル）用いた。尚、このシステム例では、ＤＥＭ処理は含めなかった。本シミュレーションは、時間ドメイン補間エンコード法の有効性について焦点をあてて行った。
【００３８】
以下、具体的に説明すると、図１８は、時間ドメイン補間エンコードを行わなかったとき（図１８の（ａ）に示す）と行ったとき（図１８の（ｂ）に示す）の広帯域ＤＦＴ（離散フーリエ変換）の結果を示す周波数スペクトル図である。言い換えれば、図１８（ａ）は、ΔΣ変調器の出力の周波数スペクトルを示し、そして図１８（ｂ）は、補間エンコーダの出力の周波数スペクトルを示している。また、図１９は、図１８と同様に時間ドメイン補間エンコードを行わなかったとき（図１９（ａ））と行ったとき（図１９（ｂ））のオーディオ帯域の周波数スペクトルを示している。まず、図１８の（ａ）と（ｂ）のスペクトル比較すると、図１８（ｂ）のスペクトルには、ΔΣ変調器の動作周波数である６４Ｆｓ（＝３．１３６ＭＨｚ）において小さなピークが存在するが、これは、時間ドメイン補間エンコードに起因するものであり、正確に６４Ｆｓの成分をもっている。しかし、低い周波数帯域においては、図１９の（ａ）と（ｂ）に示すように、ほぼ同じようなスペクトルがみられる。このことから、時間ドメイン補間エンコード法は、アナログ・セグメント数を増やさずに重みレベル数を増加させるのに効果があることが分かる。
【００３９】
図２０は、上記システム例についての入力レベルとＴＨＤ＋Ｎ（全高調波歪み＋ノイズ）との関係を示している。図９の説明において前述したように、時間ドメイン補間エンコードを用いると、アナログ・セグメントの高速スイッチングは望ましくないスイッチング・エラーをもたらし、これによりＴＨＤ性能が劣化する。したがって、アナログ・セグメントのスイッチング・エラーを含むシミュレーションを、同じくＣ言語で行い、その結果は図２０に示した通りである。すなわち、図２０の点線は、１７レベルのΔΣ変調器とこれに１６個のアナログ・セグメントが後続する構成をもつ従来のＤＡＣアーキテクチャの場合の特性である。一方、実線は、時間ドメイン補間エンコードを用いたＤＡＣアーキテクチャの場合の特性であり、この場合、３３レベルのΔΣ変調器に１６個のアナログ・セグメントが後続するという構成である。いずれのシミュレーション結果にも、実際のアナログ部品で発生するものと等価なノイズを付加してある。これら特性を比較すると、時間ドメイン補間エンコードを適用しても、ＴＨＤ特性に劣化がないことが分かる。
【００４０】
図２１は、図２０の場合と同じ数のアナログ・セグメントを用いた構成での従来の場合と時間ドメイン補間を行った場合の帯域外ノイズを示す図である。点線は、従来のＤＡＣアーキテクチャ（１７レベルのΔΣ変調器とこれに１６個のアナログ・セグメントが後続する構成）の場合の特性であり、実線は、時間ドメイン補間エンコードを用いたＤＡＣアーキテクチャ（３３レベルのΔΣ変調器に１６個のアナログ・セグメントが後続するという構成）の場合の特性である。比較すると、時間ドメイン補間を用いた場合、理論的には６ｄＢの帯域外ノイズの減少が期待できることが分かる。
【００４１】
次に、図２２を参照して、時間ドメイン補間のためのパターンとして図８のパターン（ａ）および（ｂ）のパターン以外のパターンを使用する場合について説明する。尚、上記シミュレーションでは、上述のように補間パターンとして図８のパターン（ａ）と（ｂ）のみを使用するという条件で行ったものである。図２２は、図８のパターン（ａ）、（ｂ）、（ｃ）および（ｄ）のうちの前者の３つを使用した場合の補間前（点線で図示）と補間後（実線で図示）の波形を示している。尚、図２２では、図１５のケース３の場合、すなわち現行サンプルの直前サンプルと直後サンプルが互いに異なる値をもつ条件の場合について示している。図示のように、パターン（ａ）および（ｂ）の補間エンコードでは、補間対象の現行サンプルとその直前直後のサンプルとの間の接続性の問題から、高速のスイッチング・エッジが発生する。しかし、パターン（ｃ）を使えば、そのような追加的な高速スイッチング・エッジは発生しない。このため、パターン（ｃ）やパターン（ｄ）の使用を追加すれば、より多くの高速スイッチング・エッジを減少させることも可能である。ただし、上述したように、パターン（ｃ）や（ｄ）は、帯域外ノイズのかなりの量のエリアシングを発生させ、また低い周波数の帯域内ダイナミックレンジが大きく劣化することがシミュレーションから分かっている。しかし、このようなエリアシングは、補間エンコード後のパターンの位相シフトした成分に起因すると考えられるため、ある種のエラー（エリアシング）訂正を行ってこの問題を克服することもできる。あるいはまた、パターン（ｃ）および（ｄ）は、高速スイッチング・エッジの低減ために、限られた状況でのみ使用することも可能である。
【００４２】
さらに、以上のいくつかの実施形態（図６、図１０等）の説明では、偶数番目の重みレベルの使用によって補間重みレベルを発生して奇数番目の重みレベルに代替させる例について述べた。しかし、それら実施形態において、補間エンコーダがΔΣ変調器の４倍のクロック周波数で同じように動作する場合でも、２つの重みレベルの間に、１つではなく、３つの補間重みレベルを発生させることもできる。
【００４３】
図２３は、そのような３つの補間重みレベルを発生させる場合のアナログ・セグメントの使用パターンを用いる、より増強した時間ドメイン補間エンコード法を示している。図示した使用パターンは、１／４ＫＦｓの周期でみたときはデューティー比が０または１であるが、１／ＫＦｓの周期を基準周期としてみたときは、デューティー比は１／４，２／４，３／４の異なった値をとるものである。詳細には、重みレベルｍと重みレベルｍ＋２の２つの間に、補間重みレベル（ｍ＋１／２）、（ｍ＋１）、（ｍ＋３／２）を発生する。これら補間重みレベルのうち、レベル（ｍ＋１）は、上述の説明と同様のデューティー比１／２の４つの異なったパターンを使用する。レベル（ｍ＋１／２）は、デューティー比１／４の４つの異なったパターンを使用する。また、レベル（ｍ＋３／２）は、デューティー比３／４の４つの異なったパターンを使用する。このようにすれば、増強しない場合と比べ４倍の重みレベルをΔΣ変調器に適用することができるため、６４レベルのΔΣ変調器が、１６個のセグメントしかもたない電流セグメント型ＤＡＣと伴に使用できることになる。
【００４４】
次に、図２４を参照して、図６のＤＡＣＤをより具体化した１実施形態のＤＡＣ Ｇについて説明する。尚、この図では、図６または図５の要素と対応する要素には、同じ参照番号の後に記号“Ｇ”を付してある。この実施形態のＤＡＣＧは、ΔΣ変調を用い、また重み発生器部として電流セグメント型ＤＡＣを使用しているが、図５、図１０および図１１に示したようなＤＥＭ回路は備えていないより単純な構造のものである。詳細には、ＤＡＣＧは、ΔΣ変調器１Ｇと、補間エンコーダ３Ｇと電流セグメント型ＤＡＣ５Ｇとを備えている。説明を簡単にするため、図１０ＤＡＣ Ｅおよびおよび図１１〜図１７に示したその具体回路構成と比較して異なる部分について説明すると、補間エンコーダ３Ｇは、除算器３０Ｇと、サーモメータコード変換器３６と、ロジック回路３７と、乗算器３８と、エンコード推定器３２２Ｇと、パターン発生器３４０Ｇとで構成されている。除算器３０Ｇは、除算器３０Ｆと同様に商信号と余り信号を発生する。次に、商信号は、既存のサーモメータコード変換器３６に供給され、この変換器は、受けた商をサーモメータコードに変換して出力に発生する。このサーモメータコードは、商の値が大きくなるにつれ、図のブロック内に示したように、複数の出力のうち下の出力から順に“１”が増えていくというコードである。余信号は、ロジック回路３７に供給され、この回路は、余信号を反転させて出力する。この反転した余信号は、サーモメータコードにおいて最も大きい数字を表す出力(図中では一番上に配置された出力) に対して、乗算器３８によって掛ける。これにより余信号が“１” の時には一番上の出力信号値はゼロとなり、これは、図１２のベクトル量子化器３３２Ｆの出力“０”と同様に作用して、時間ドメイン補間エンコードを行うべきことを示す。この乗算器３８の出力は、パターン発生器３４０Ｇに供給され、そしてこのパターン発生器３４０Ｇは、上述と同様のパターン発生を行う。この構成では、パターン発生を必要とするセグメントは一番上のものに固定されており、それにともないパターン発生器もその1 つにだけ設ければよい。すなわち、パターン発生器３４０Ｇは、図１７に示したパターン発生器３４０Ｆのうち、パターンメモリ３４００およびスイッチ３４０４と、パターン・セレクタ３４０２ａの１つのみを備える構成とすることができる。このより簡単な構成のＤＡＣＧによっても、アナログ・セグメント数を減少させることができる。
【００４５】
以上、本発明の種々の実施形態について詳細に説明したが、そのいくつかの実施形態の説明では、時間レートとして２つのみの場合について説明したが、当業者には、３つ以上の時間レートを使用することもできることは明らかである。さらに、上述の各実施形態に対し、その他の種々の変更、修正を行うことができることも、当業者には明らかである。
【図面の簡単な説明】
【００４６】
【図１】図１は、本発明の１実施形態による重みレベル発生器を示すブロック図。
【図１ａ】図１ａは、マルチ時間レートの重み制御信号の例を示す波形図。
【図２】図２は、図１の重みレベル発生器をデジタル−アナログ変換に用いた、１実施形態のデジタル−アナログ変換器（ＤＡＣ）を示すブロック図。
【図３】図３は、図２のＤＡＣにおいて、Ａ／Ｄ変換時の量子化レベル数と、Ｄ／Ａ変換時の重みレベル数と、従来と本発明での重み（または重み発生器）の数との関係を示す図。
【図４】図４は、Ｄ／Ａ変換においてΔΣ変調を追加した場合の図３と同様の図。
【図５】図５は、図２のＤＡＣをより具体化した１実施形態のデジタル−アナログ変換器（ＤＡＣ）Ｃを示すブロック図。
【図６】図６は、図２のＤＡＣをより具体化した１実施形態のデジタル−アナログ変換器（ＤＡＣ）Ｄを示すブロック図。
【図７】図７は、図６の補間エンコーダによる補間動作について説明するため、補間エンコーダの入力と出力との波形を示す図。
【図８】図８は、図６のＤＡＣにおいて、時間ドメイン補間エンコード法のために採用できる４つの重み使用パターン候補の波形を示す図。
【図９】図９は、図６のＤＡＣにおいて、時間ドメイン補間エンコード法を適用した場合の補間エンコーダの入力と出力との関係を示す波形例の図。
【図１０】図１０は、図５のＤＡＣをより具体化した１実施形態のデジタル−アナログ変換器（ＤＡＣ）Ｅを示すブロック図。
【図１１】図１１は、図１０のＤＡＣのいくつかの部分を更に具体化した１実施形態の回路構成を示すブロック図。
【図１２】図１２は、図１１のダイナミック・エレメント・マッチング（ＤＥＭ）回路の全体を示すブロック図。
【図１３】図１３は、図１２のＤＥＭ回路の一部であるベクトル量子化器を示すブロック図。
【図１３ａ】図１３ａは、図１３に示したベクトル量子化器のベクトル量子化アルゴリズムを示すフローチャート。
【図１４】図１４は、図１０のエンコード推定器のより具体化した回路構成を示すブロック図。
【図１５】図１５は、図１４のパターン選択ロジックにおける選択アルゴリズムを示すエンコード・パターン選択表。
【図１６】図１６は、図１５の選択アルゴリズムに基づくパターン選択動作を説明するための波形例を示す図。
【図１７】図１７は、図１１のパターン発生器の回路構成を示す回路図。
【図１８】図１８は、シミュレーションしたシステム例について、時間ドメイン補間エンコードを行わなかったとき（（ａ）に示す）と行ったとき（（ｂ）に示す）の広帯域ＤＦＴ（離散フーリエ変換）の結果を示す周波数スペクトル図。
【図１９】図１９は、シミュレーションしたシステム例について、図１８と同様に時間ドメイン補間エンコードを行わなかったとき（（ａ））と行ったとき（（ｂ））のオーディオ帯域の周波数スペクトルを示すスペクトル図。
【図２０】図２０は、シミュレーションしたシステム例について、入力レベルとＴＨＤ＋Ｎ（全高調波歪み＋ノイズ）との関係を示す図。
【図２１】図２１は、シミュレーションしたシステム例について、従来の場合と時間ドメイン補間を行った場合の帯域外ノイズを示す図。
【図２２】図２２は、時間ドメイン補間のためのパターンとして、図８のパターン（ａ）および（ｂ）のパターンに加えてさらに別のパターンを使用する場合を示す波形図。
【図２３】図２３は、より増強した時間ドメイン補間エンコード法において用いる使用パターンを示す図。
【図２４】図２４は、図６のＤＡＣをより具体化した１実施形態のデジタル−アナログ変換器（ＤＡＣ）を示すブロック図。
【符号の説明】
【００４７】
１  デジタル信号ソース
１Ｄ、１Ｅ、１Ｇ  ΔΣ変調器
３  重みコントローラ
３Ｄ、３Ｅ、３Ｇ  補間エンコーダ
５  重み発生器部
５Ｄ、５Ｅ、５Ｇ  電流セグメント型ＤＡＣ
３０、３０Ｅ  分離器
３０Ｆ、３０Ｇ  除算器
３２  重み制御信号発生器
【図１】
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【図１ａ】
2007281844.tif 000004
【図２】
2007281844.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１３ａ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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