(57)【要約】 【課題】  データメモリに対するアクセス性能を向上させる【解決手段】  演算部（２０）は演算を実行する複数の演算セル（２６）を備えそれらの論理機能が構成情報に基づいて定義される。データメモリ（２１）は並列動作可能な複数のアクセスポートを有し演算データを保持する。メモリ制御回路（２２）は対応するデータメモリのアクセスを制御し、制御形態が構成情報に基づいて定義される。外部インタフェース部（２３）はメモリ制御回路に接続する。クロスバスイッチ部（２４）は演算部とメモリ制御回路とを接続し、接続形態が構成情報に基づいて定義される。メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は構成情報に基づいて可変可能とされる。【選択図】        図１
2007004338.tif 000002
【特許請求の範囲】
【請求項１】
演算を実行する複数の演算セルを備えそれらの論理機能が構成情報に基づいて定義される演算部と、
並列動作可能な複数のアクセスポートを有し演算データを保持する複数のデータメモリと、
対応する前記データメモリのアクセスを制御し、その制御形態が構成情報に基づいて定義される複数のメモリ制御回路と、
前記メモリ制御回路に接続する外部インタフェース部と、
前記演算部と前記メモリ制御回路とを接続し、その接続形態が構成情報に基づいて定義されるクロスバスイッチ部と、
前記演算セル、前記メモリ制御回路及び前記クロスバスイッチ部に前記構成情報を転送する制御を行うと共にそれらの状態遷移を制御する制御部と、を有し、
前記メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は前記構成情報に基づいて可変可能とされるデータ処理装置。
【請求項２】
前記メモリ制御回路は可変可能な前記アクセス応答制御手順として、第１のアクセス要求を受け付けてデータメモリの一つのアクセスポートを利用する制御と、第２のアクセス要求を受け付けてデータメモリの一つのアクセスポートを利用する制御と、並列的に異なる第２のアクセス要求を受け付けて夫々に異なるアクセスポートを利用する制御と、第１のアクセス要求を受け付けてデータメモリの一つのアクセスポートを利用し且つ第２のアクセス要求を受け付けてデータメモリの他のアクセスポートを利用する制御と、が可能である請求項１記載のデータ処理装置。
【請求項３】
前記メモリ制御回路は対応するデータメモリに対する可変可能な前記アクセス応答制御手順として、前記第２のアクセス要求に応答して全てのアクセスポートが使用されているとき、前記第１のアクセス要求に応答して外部インタフェース部にビジー状態を返す制御が可能である請求項２記載のデータ処理装置。
【請求項４】
前記メモリ制御回路は対応するデータメモリに対する可変可能な前記アクセス応答制御手順として、前記第２のアクセス要求に応答して全てのアクセスポートが使用されているとき、前記第１のアクセス要求に応答して一つの第２のアクセス要求の要求元にビジー状態を返す制御が可能である請求項２又は３記載のデータ処理装置。
【請求項５】
前記メモリ制御回路は、前記ビジー状態を返す一つの第２のアクセス要求の要求元を選択するのにアクセスポートの優先度に従い、優先度の低いアクセスポートに接続するアクセス要求元にビジー状態を返す請求項４記載のデータ処理装置。
【請求項６】
前記メモリ制御回路において前記アクセスポートの優先度は前記構成情報に従って可変にされる請求項５記載のデータ処理装置。
【請求項７】
前記メモリ制御回路は、第１のアクセス要求と第２のアクセス要求が競合したとき、優先度が高く設定されている方のアクセス要求を優先的に受け付ける請求項２記載のデータ処理装置。
【請求項８】
前記メモリ制御回路においてアクセスポート毎に別々に第１のアクセス要求と第２のアクセス要求との優先度が設定可能にされる請求項７記載のデータ処理装置。
【請求項９】
前記メモリ制御回路において前記第１のアクセス要求と第２のアクセス要求との優先度は前記構成情報に従って可変にされる請求項８記載のデータ処理装置。
【請求項１０】
内部バスにフレキシブルプロセッサ、ＣＰＵ及びＲＡＭを接続したデータプロセッサであって、
前記フレキシブルプロセッサは、演算を実行する複数の演算セルを備えそれらの論理機能が構成情報に基づいて定義される演算部と、
並列動作可能な複数のアクセスポートを有し演算データを保持する複数のデータメモリと、
対応する前記データメモリのアクセスを制御し、その制御形態が構成情報に基づいて定義される複数のメモリ制御回路と、
前記メモリ制御回路に接続する外部インタフェース部と、
前記演算部と前記メモリ制御回路とを接続し、その接続形態が構成情報に基づいて定義されるクロスバスイッチ部と、
前記演算セル、前記メモリ制御回路及び前記クロスバスイッチ部に前記構成情報を転送する制御を行うと共にそれらの状態遷移を制御する制御部とを有し、
前記メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は前記構成情報に基づいて可変可能とされ、
前記外部インタフェース部は前記内部バスに接続され、
前記ＣＰＵは前記ＲＡＭにストアされたプログラムを実行し、ＲＡＭが保有するデータを前記外部インタフェース部から前記データメモリに転送可能であり、
前記ＣＰＵは、前記データメモリが保有するフレキシブルプロセッサによる演算結果データを外部インタフェース部から前記ＲＡＭに転送可能である、データプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に、複数配置された演算セルの論理機能やデータメモリとの接続をプログラマブルに切り換え可能にされたデータ処理装置に関し、例えばフレキシブルプロセッサに適用して有効な技術に関する。
【背景技術】
【０００２】
画像、音声などのマルチメディア処理機能や、有線および無線通信機能を内蔵した携帯情報機器が広く一般的に利用されるようになり、これらの機器を小型かつ安価に提供するため、データ処理装置の高性能化、高機能化および低消費電力化が求められている。一方において、技術開発の進歩とともに策定された多様な規格や標準に速やかに対応することが製品価値を大きく左右するため、機器製造後にソフトウェアにより容易に機能を変更または追加可能とすることにより、製品開発期間を短縮するだけでなく、製品寿命を延長することが必要とされる。
【０００３】
上記のデータ処理装置を実現する第１の手段として、複数の動作モードのようにあらかじめ準備された限定的な機能変更のみ可能となる専用の論理回路を設計し、それらを組み合わせた専用ＬＳＩを搭載する方法がある。この専用ＬＳＩは、高性能化、低消費電力化の達成という観点では一般的にもっとも優れた実現手段と考えられるが、専用ＬＳＩの再設計を行わない限り機能の変更・追加ができないだけでなく、設計に要する開発期間が長いことなどから、実現手段としては選択し難い。
【０００４】
第２の手段としては、汎用のマイクロプロセッサを搭載し、プロセッサ上で実行される一連の命令列からなるソフトウェアにより各種処理を実現する方法がある。この場合、ソフトウェアを修正または追加することにより、データ処理装置のハードウェアを変更することなく高機能化、機能の変更および追加を実現できる。しかしながら、最先端のマイクロプロセッサにおいても同時に実行可能な命令はたかだか数命令であり、命令の逐次処理を基本とするデータ処理装置で高スループットの処理を実現するには、極めて高いクロック周波数で動作するプロセッサを搭載しなければならず、消費電力が増大する。さらに、プロセッサの処理性能を引き出すため、分岐予測など演算以外の制御論理を必要とし、演算器本体の論理規模が相対的に低下することから、ハードウェア規模に対する処理効率が低下するという欠点が挙げられる。
【０００５】
これらの２つの手段の中間に相当しより実際的な実現手段として、近年Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ（ＦＰＧＡ）と呼ばれる再構成可能なＬＳＩが注目され、徐々に適用範囲を広げつつある。ＦＰＧＡは、多数のＬｏｏｋｕｐ  Ｔａｂｌｅ（ＬＵＴ）が経路変更可能なバスにより接続された内部構成をもち、ＬＵＴの動作内容やＬＵＴ間の接続を定義する構成情報をＬＳＩに外付けされたメモリから読み込むことにより、ＬＳＩ内に任意の機能を実現できるという特長がある。基本的に、ＬＵＴの動作内容およびＬＵＴ間の接続は１ビット単位で設定可能であるため、所定の機能をＬＳＩ上に実現する際の柔軟性が高い反面、画像・音声処理など多ビットの演算を主体とする応用分野では面積オーバヘッドが大きいという問題がある。
【０００６】
このような技術的背景に鑑み、８〜３２ビット幅程度の粗粒度の演算を単位とする演算器を備え、演算性能と柔軟性を高次元でバランスさせることを目的としたフレキシブルプロセッサ技術が公知であり、例えば以下の特許文献１、２に記載されている。上述のＦＰＧＡはＮＡＮＤやＮＯＲ回路等の論理ゲートをアレイ状に配置し、その接続配線を切り換えるのに対し、このフレキシブルプロセッサ技術は、論理ゲートでなく演算ユニットをアレイ状に配置し、コンフィグレーション情報により演算ユニットの機能及び各演算ユニット間の配線を切り換える技術とされる。
【０００７】
【特許文献１】特開２００１−３１２４８１号公報
【特許文献２】特開２００４−４０１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者は、フレキシブルプロセッサを利用したデータ処理性能について検討した。これによれば、複数の演算ユニットを並列的に動作させていくには一度に必要なオペランドの数も多くなり、複数の演算器はデータメモリとの間でロード・ストア処理を頻繁に行わなければならない。同時に、外部から演算対象データをデータメモリにストアする転送処理や、演算結果データをデータメモリから外部に転送する処理も頻繁に行わなければならない。このような要求に対してマルチポートのデータメモリを複数個用いることが効果的である。しかしながら、データメモリのチップ占有面積は並列アクセス可能なポートの数に比例して倍増する。このため、マルチポートのデータメモリのポート数は自ずと制限されることになる。
【０００９】
本発明の目的は、マルチポートを有するデータメモリに対するポート数の制限がデータ処理性能に与える影響を緩和することができるデータ処理装置を提供することにある。
【００１０】
本発明の別の目的は、マルチポートを有するデータメモリを備えていて面積対処理性能の指標が高いデータ処理用の半導体装置を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕本発明に係るデータ処理装置（１１）は、演算部（２０）、複数のデータメモリ（２１）、複数のメモリ制御回路（２２）、外部インタフェース部（２３）、クロスバスイッチ部（２４）、及び制御部（２５）を有する。演算部は演算を実行する複数の演算セル（２６）を備えそれらの論理機能が構成情報に基づいて定義される。データメモリは並列動作可能な複数のアクセスポート（ＲＡＭＰＲＴ０，ＲＡＭＰＲＴ１）を有し演算データを保持する。メモリ制御回路は対応する前記データメモリのアクセスを制御し、その制御形態が構成情報に基づいて定義される。外部インタフェース部は前記メモリ制御回路に接続する。クロスバスイッチ部は前記演算部と前記メモリ制御回路とを接続し、その接続形態が構成情報（ＦＥＣＦＧ）に基づいて定義される。制御部は前記演算セル、前記メモリ制御回路及び前記クロスバスイッチ部に前記構成情報を転送する制御を行うと共にそれらの状態遷移を制御する。前記メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は前記構成情報に基づいて可変可能とされる。
【００１４】
演算部は構成情報によって論理機能が動的に再構成可能にされる。再構成された論理機能による演算処理の前後で必要なデータ転送を行う場合、メモリ制御回路はデータメモリに外部からの演算データを格納し、演算データを演算部に供給し、演算部による演算結果をデータメモリに格納し、格納された演算結果を外部に出力する。これにより、フレキシブルプロセッサのようなデータ処理装置において柔軟性の高いデータ転送が実現される。
【００１５】
上記より、マルチポートを有する複数のデータメモリはメモリ制御回路を通して外部インタフェース部又は演算セルからアクセス可能にされる。データメモリを外部インタフェース部に接続するのに専用ポートを割り当てることを要しない。データメモリのマルチポートを外部インタフェース部からの第１のアクセスと演算セルからの第２のアクセスに対して兼用することができる。これにより、演算器とデータメモリとの間でのロード・ストア処理における空きポートを、外部とデータメモリとの間の転送に振り分けが可能になる。同様に、外部から演算対象データをデータメモリにストアする転送処理や演算結果データをデータメモリから外部に転送する処理における空きポートを、演算器とデータメモリとの間の転送に振り分けることが可能になる。したがって、データメモリのポート数を増やすことなく、演算器とデータメモリと外部インタフェース部との間のデータ転送性能を向上させることができる。
【００１６】
更に、前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順を前記構成情報に基づいてダイナミックに変更することができるから、演算部における演算処理内容や演算処理状況に応じて、データメモリとの間のデータ転送レートが最大となるように、更には、特定の処理にデータメモリのアクセスを優先させたりする自由度が増し、これによって演算部におけるデータ処理性能も向上させることが可能になる。
【００１７】
本発明の一つの具体的形態として、前記メモリ制御回路は可変可能な前記アクセス応答制御手順として第１乃至第４の制御が可能である。第１の制御は、第１のアクセス要求を受け付けてデータメモリの一つのアクセスポートを利用する制御である。第２の制御は、第２のアクセス要求を受け付けてデータメモリの一つのアクセスポートを利用する制御である。第３の制御は、並列的に異なる第２のアクセス要求を受け付けて夫々に異なるアクセスポートを利用する制御である。第４の制御は、第１のアクセス要求を受け付けてデータメモリの一つのアクセスポートを利用し且つ第２のアクセス要求を受け付けてデータメモリの他のアクセスポートを利用する制御である。
【００１８】
本発明の更に具体的な形態として、前記メモリ制御回路は上記に加え、以下の制御を採用してよい。
【００１９】
第１として、前記メモリ制御回路は対応するデータメモリに対する可変可能な前記アクセス応答制御手順として、前記第２のアクセス要求に応答して全てのアクセスポートが使用されているとき、前記第１のアクセス要求に応答して外部インタフェース部にビジー状態を返す制御が可能である。ビジー状態を返すことにより、その受け側は第１のアクセス要求が拒絶されたことを認識する。これによって当該ビジー状態の受け側ではウェイトの挿入や処理スケジューリングの変更によって即座に対応可能になる。
【００２０】
第２として、前記メモリ制御回路は対応するデータメモリに対する可変可能な前記アクセス応答制御手順として、前記第２のアクセス要求に応答して全てのアクセスポートが使用されているとき、前記第１のアクセス要求に応答して一つの第２のアクセス要求の要求元にビジー状態を返す制御が可能である。ビジー状態を返すことにより、その受け側である演算セルは第２のアクセス要求が拒絶されたことを認識する。これによって当該ビジー状態の受け側ではウェイトの挿入や処理スケジューリングの変更によって対応可能になる。
【００２１】
このとき、前記メモリ制御回路は、ビジー状態を返す一つの第２のアクセス要求の要求元を選択するのにアクセスポートの優先度に従い、優先度の低いアクセスポートに接続するアクセス要求元にビジー状態を返す制御を行ってよい。これにより、優先度の高いデータ処理には優先度の高いアクセスポートを利用するように前記構成情報を規定することができるから、優先度の高いデータ処理が第１のアクセス要求によって邪魔されるのを抑制することができる。
【００２２】
さらにこのとき、前記メモリ制御回路において前記アクセスポートの優先度は前記構成情報に従って可変にされてよい。制御の自由度が増す。
【００２３】
第３として、前記メモリ制御回路は、第１のアクセス要求と第２のアクセス要求が競合したとき、優先度が高く設定されている方のアクセス要求を優先的に受け付ける制御を行う。演算セルによるデータ処理の内容や演算の進捗状況に応じて、第１のアクセス要求を優先させる方が好都合な場合もあれば、逆に第２のアクセス要求を優先させる方が良い場合もあり、これを考慮すれば、その優先度の設定次第でデータ処理性能の向上に寄与することができる。
【００２４】
このとき、前記メモリ制御回路においてアクセスポート毎に別々に第１のアクセス要求と第２のアクセス要求との優先度が設定可能にされてよい。更にきめ細かい優先制御を行うことが可能になる。
【００２５】
更にこのとき、前記メモリ制御回路において前記第１のアクセス要求と第２のアクセス要求との優先度は前記構成情報に従って可変にされるのがよい。
【００２６】
〔２〕本発明に係るデータプロセッサ（２）は、内部バス（１０）に接続されたフレキシブルプロセッサ（１１）、ＣＰＵ（１２）及びＲＡＭ（１３）を有する。前記フレキシブルプロセッサは演算部、複数のデータメモリ、複数のメモリ制御回路、外部インタフェース部、クロスバスイッチ部、及び制御部を有する。演算部は演算を実行する複数の演算セルを備えそれらの論理機能が構成情報に基づいて定義される。データメモリは並列動作可能な複数のアクセスポートを有し演算データを保持する。メモリ制御回路は対応する前記データメモリのアクセスを制御し、その制御形態が構成情報に基づいて定義される。外部インタフェース部は前記メモリ制御回路に接続する。クロスバスイッチ部は前記演算部と前記メモリ制御回路とを接続し、その接続形態が構成情報に基づいて定義される。前記制御部は前記演算セル、前記メモリ制御回路及び前記クロスバスイッチ部に前記構成情報を転送する制御を行うと共にそれらの状態遷移を制御する。前記メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は前記構成情報に基づいて可変可能とされる。前記外部インタフェース部は前記内部バスに接続される。前記ＣＰＵは前記ＲＡＭにストアされたプログラムを実行し、ＲＡＭが保有するデータを前記外部インタフェース部から前記データメモリに転送可能である。前記ＣＰＵは、前記データメモリが保有するフレキシブルプロセッサによる演算結果データを外部インタフェース部から前記ＲＡＭに転送可能である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好適な実施の形態について、添付図面を参照しながら説明する。特に制限されないが、実施の一つの形態として示されるフレキシブルデータプロセッサを構成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）やバイポーラトランジスタ等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００２８】
図２にはデータ処理システムの一例を示す。データ処理システムは、システムバス１に接続されたフレキシブルデータプロセッサ（ＦＤＰ）２、ホストプロセッサ（ＨＣＰＵ）３、メインメモリ（ＭＭＲＹ）４及びメインＲＯＭ（ＭＲＯＭ）５を有する。フレキシブルデータプロセッサ（ＦＤＰ）２にはローカルＲＯＭ（ＬＲＯＭ）６が接続される。
【００２９】
フレキシブルデータプロセッサ（ＦＤＰ）２は、内部バス１０に共通接続されたフレキシブルプロセッサカーネル（ＦＰＫ）１１、サブＣＰＵ（ＳＣＰＵ）１２、内部ＲＡＭ（ＩＲＡＭ）１３、及び共有バッファ（ＳＢＵＦ）１４を有する。前記フレキシブルデータプロセッサ２はホストプロセッサ３に対してアクセラレータとして位置付けられる。フレキシブルプロセッサ２はその構成情報（ＦＥＣＦＧ）によって、音声処理、画像処理、プロトコル処理等の特定処理に特化した論理機能がプログラマブルに設定される。設定された論理機能に対する処理順序等はシーケンス情報（ＦＥＳＱＣ）によって制御される。前記構成情報（ＦＥＣＦＧ）及びシーケンス情報（ＦＥＳＱＣ）はローカルＲＯＭ６が保有する。ローカルＲＯＭ６に対するアクセス制御はサブＣＰＵ１２が行う。サブＣＰＵ１２は内部ＲＡＭ１３にロードされた制御プログラムに従って、前記構成情報（ＦＥＣＦＧ）及びシーケンス情報（ＦＥＳＱＣ）をローカルＲＯＭ６から取得し、取得した情報を所定のタイミングに従ってフレキシブルプロセッサカーネル１１に与える。これによってフレキシブルプロセッサカーネル１１は、前記構成情報（ＦＥＣＦＧ）によって特定される論理機能によるデータ処理を行なう。データ処理に必要な演算データはサブＣＰＵ１２が内部ＲＡＭ１３又は共有バッファ１４からフレキシブルプロセッサカーネル１１に内部転送する。フレキシブルプロセッサカーネル１１はその演算データを用いたデータ処理を行なう。サブＣＰＵ１２は所定のタイミングでそのデータ処理結果をフレキシブルプロセッサカーネル１１から取り出して内部ＲＡＭ１３又は共有バッファ１４に転送する。尚、フレキシブルプロセッサカーネル１１は外部入出力回路（ＥＸＴＩＯ）を介して演算データの入出力を行なうことも可能にされる。また、サブＣＰＵ１２はシステムバス１とポート等を介して直接インタフェースすることも可能である。
【００３０】
フレキシブルデータプロセッサ（ＦＤＰ）２はシステムバス１とのインタフェースをデュアルポートを有する共有バッファ１４を介して行なう。共有バッファ１４はサブＣＰＵ１２とホストプロセッサ３が共有し、サブＣＰＵ１２とホストプロセッサ３は共有バッファ１４を介してデータやプログラム等の受け渡しを行なう。
【００３１】
ホストプロセッサ３はメインＲＯＭ５のホストプログラムに従ってメインメモリ４から共有バッファ１４にサブＣＰＵ１２の動作プログラムをイニシャルロードする。特に制限されないが、サブＣＰＵ１２はイニシャルロードされた制御プログラムを例えば直接共有バッファ１４の特定アドレスからフェッチして実行することによりその制御動作を起動することができる。これによって、サブＣＰＵ１２は必要なその他のプログラムを共有バッファ１４から内部ＲＡＭ１３のプログラム領域に内部転送する。サブＣＰＵ１２はメインプロセッサ３によって共有バッファ１４に転送された演算データをフレキシブルプロセッサカーネル１１に内部転送し、フレキシブルデータプロセッサ（ＦＤＰ）２の演算に供する。サブＣＰＵ１２はフレキシブルデータプロセッサ（ＦＤＰ）２による演算結果データを共有バッファ１４に内部転送し、転送された演算データをホストＣＰＵ３が共有バッファ１４から取り出して更に別の処理に供することができる。
【００３２】
図１にはフレキシブルプロセッサカーネル２の一例が示される。フレキシブルプロセッサカーネル２は、演算部（ＰＥＡＲＹ）２０、複数のデータメモリ（ＤＴＲＡＭ）２１、複数のメモリ制御回路（ＬＳ）２２、外部インタフェース部としてのバスインタフェース部（ＢＩ）２３、クロスバスイッチ部（ＸＢ）２４、及び制御部（ＡＭ）２５を有する。演算部２０は演算を実行する複数の演算セル（ＰＥ）２６を備え、それらの論理機能が構成情報（ＦＥＣＦＧ）に基づいて定義される。データメモリ２１は並列動作可能な複数のアクセスポート、例えばデュアルポートを有し演算データを保持する。複数個のデータメモリ２１には個別のメモリアドレスが割り当てられる。メモリ制御回路２２は対応するデータメモリ２１に割り当てられたメモリアドレスを認識して当該データメモリ２１へのアクセスを制御し、その制御形態が構成情報（ＦＥＣＦＧ）に基づいて定義される。バスインタフェース部２３はカーネルバス（ＫＢＵＳ）３０を介して夫々のメモリ制御回路２２に共通接続する。クロスバスイッチ部２４は前記演算部２０と前記メモリ制御回路２２とを接続し、その接続形態が構成情報（ＦＥＣＦＧ）に基づいて定義される。制御部２５は前記演算セル２６、前記メモリ制御回路２２及び前記クロスバスイッチ部２４に前記構成情報（ＦＥＣＦＧ）を転送するすると共に、それらにシーケンス情報（ＦＥＳＱＣ）を順次所定のタイミングに従って供給し、これによって、前記演算セル２６、前記メモリ制御回路２２及び前記クロスバスイッチ部２４の状態遷移を制御して、その動作を制御する。２７は演算セル２６に構成情報（ＦＥＣＦＧ）及びシーケンス情報（ＦＥＳＱＣ）を転送する転送バスを示す。２８はクロスバスイッチ部２４に構成情報（ＦＥＣＦＧ）及びシーケンス情報（ＦＥＳＱＣ）を転送する転送バスを示す。２９はメモリ制御部２２に構成情報（ＦＥＣＦＧ）及びシーケンス情報（ＦＥＳＱＣ）を転送する転送バスを示す。制御部２５は、特に制限されないが、転送バス２７，２８，２９に対して構成情報（ＦＥＣＦＧ）及びシーケンス情報（ＦＥＳＱＣ）を動作順に従って直列的に転送制御する。
【００３３】
前記メモリ制御回路２２は前記バスインタフェース部２３から前記データメモリ２１への第１のアクセス要求及び前記演算部２０から前記データメモリ２１への第２のアクセス要求を受け付け可能とされる。要するに、デュアルポートを有する複数のデータメモリ２１はメモリ制御回路２２を通してバスインタフェース部２３又は演算部２０からアクセス可能にされる。データメモリ２１をバスインタフェース部２３に接続するのにデータメモリ２１に専用ポートを確保することを要しない。したがって、データメモリ２１のデュアルポートをバスインタフェース部２３からのアクセスと演算部２０からのアクセスとに対して兼用することができる。これにより、演算部２０とデータメモリ２１との間におけるロード・ストア処理における空きポートを、バスインタフェース部２３とデータメモリ２１との間の転送に振り分けが可能になる。同様に、バスインタフェース部２３を介して演算対象データをデータメモリ２１にストアする転送処理や演算結果データをデータメモリ２１からバスインタフェース２３を介して転送する処理における空きポートを、演算部２０とデータメモリ２１との間の転送に振り分けることが可能になる。このように、データメモリ２１とクロスバスイッチ部２４との間に配置されたメモリ制御回路２１にバスインタフェース部２３を接続しているから、データメモリ２１のポート数を増やすことなく、バスインタフェース部２３とデータメモリ２１と演算部２０との間のデータ転送性能を向上させることができる。更に前記メモリ制御回路２２は前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順を前記構成情報に基づいて可変可能とされる。前記第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順を前記構成情報に基づいてダイナミックに変更することができるから、演算部２０における演算処理内容や演算処理状況に応じて、データメモリ２１との間のデータ転送レートが最大となるように、更には、特定の処理にデータメモリ２１のアクセスを優先させたりする自由度が増し、これによって演算部２０におけるデータ処理性能も向上させることが可能になる。
【００３４】
前記演算セル２６は、一般的なプロセッサにおける算術論理演算ユニットと同程度の演算性能を備え、特に制限されないが、それぞれ上下左右の４方向に隣接する４セルとの間でのみ相互接続することにより、隣接セル間に限定された高い動作周波数でのデータ転送が可能とされる。ここで、各演算セルの入出力インタフェースのみ統一されていれば機能は単一である必要はなく、実行すべきタスクの備える演算特性に応じ、例えば加減算のみ実行可能な演算セルと累積演算のみ実行可能な演算セルを最適なパターンで配置すればよい。これにより、全ての演算を実行可能な単一種の演算セルを配置する場合と比較し、半導体チップ上の面積を削減することができ、面積当たりの演算性能が高い演算アレイを実現できる。さらに、上下及び左右方向の演算セル数は、要求されるコストおよび演算性能により任意に設定できることは言うまでもない。
【００３５】
図３にはクロスバスイッチ部２４の一例が示される。ここでは、クロスバススイッチ部２４は１個のメモリ制御回路２２に対応して２個のポートＸＢＰＲＴ０，ＸＢＰＲＴ１を有する。各ポートＸＢＰＲＴ０，ＸＢＰＲＴ１には入力信号線ＸＩＮＤ０と出力信号線ＸＯＵＴＤ０が横方向に敷設される。縦方向には夫々の入力信号縁ＸＩＮＤ０と出力信号線ＸＯＵＴＤ０に交差するように縦方向に信号線が敷設される。縦方向の信号線にはクロスバスイッチ部２４に隣接する演算セル２６に接続される。縦方向の一部の信号線はＥＸＴＩＯに接続する信号線とされる。縦方向の信号線と横方向の信号線との交差位置には対応する縦と横の信号線を選択的に導通／非導通とする選択スイッチ２４Ａが配置されている。どの選択スイッチ２４Ａを導通にするか非導通にするかは構成情報（ＦＥＣＦＧ）によって決定される。
【００３６】
前記入力信号線ＸＩＮＤ０、ＸＩＮＤ１には演算セル（ＰＥ）２６から所定の要求フォーマットで命令やデータが供給される。例えばデータメモリ２１に対するストア要求フォーマットには所定の命令コード、ストアメモリアドレス及びストアデータを含む。ロード要求には所定の命令コード及びロードデータを含む。前記出力信号線ＸＯＵＴＤ０、ＸＯＵＴＤ１には要求フォーマットに対する応答フォーマットによる応答ヘッダ及びロードデータがメモリ制御回路２２から返される。
【００３７】
図４にはメモリ制御回路２２の一例が示される。メモリ制御回路２２はデータメモリ２１のアクセスポートＲＡＭＰＲＴ０、ＲＡＭＰＲＴ１に対応して設けられた２個のメモリポートインタフェース回路（ＭＩＦ０，ＭＩＦ１）３３、３４と、前記カーネルバス（ＫＢＵＳ）３０に接続するカーネルバスインタフェース回路（ＫＢＩＦ）３５とを有する。
【００３８】
前記データメモリ２１のアクセスポートＲＡＭＰＲＴ０は、メモリアドレスＭＡＤ０、１６ビットのライトデータＭＷＤ０、ライトイネーブル信号ＭＷＥ０及びリードイネーブル信号ＭＲＥ０という各出力信号と１６ビットのリードデータＭＲＤ０という入力信号とのインタフェース端子を有する。同様にデータメモリ２１の他方のアクセスポートＲＡＭＰＲＴ１は、メモリアドレスＭＡＤ１、１６ビットのライトデータＭＷＤ１、ライトイネーブル信号ＭＷＥ１及びリードイネーブル信号ＭＲＥ１という各出力信号と１６ビットのリードデータＭＲＤ１という入力信号とのインタフェース端子を有する。カーネルバス（ＫＢＵＳ）３０はメモリアドレスＢＡＤ、１６ビットのライトデータＢＷＤ、ライトイネーブル信号ＢＷＥ及びリードイネーブル信号ＢＲＥという各入力信号と１６ビットのリードデータＢＲＤ及びアクノリッジ信号ＡＣＫという各出力信号とのバス信号線を有する。リードデータとライトデータの並列ビット数は上記に限定されず適宜変更可能である。図１からも明らかなように複数個のメモリ制御回路２２はカーネルバス３０に共通接続されている。アクノリッジ信号ＡＣＫは、データメモリ２１に対するアクセス要求が受け付けられている状態でアサートされ、アクセス要求が受け付けられていない状態ではネゲート状態に維持される。
【００３９】
カーネルバスインタフェース回路３５はカーネルバス３０からデータメモリ２１に対するアクセス要求の有無を検出する。その検出には例えばメモリアドレスＢＡＤのデコード結果を用いる。デコード結果が対応するデータメモリ２１のマッピングアドレスであればアクセス要求ありと判定する。カーネルバスインタフェース回路３５はカーネルバス３０からのアクセス要求を検出すると、構成情報（ＦＥＣＦＧ）による指示に従ってカーネルバス３０からのアクセス要求を一方のメモリポートインタフェース回路（ＭＩＦ０）３３又は他方のメモリポートインタフェース回路（ＭＩＦ１）３４に伝達し、或いは双方に対する伝達を拒絶する。
【００４０】
メモリポートインタフェース回路３３は、データメモリ２１の一方のアクセスポートＲＡＭＰＲＴ０とクロスバスイッチ部２４の一つのポートＸＢＰＲＴ０とカーネルバスインタフェース回路３５とに接続される。メモリポートインタフェース回路３３は、アクセスポートＲＡＭＰＲＴ０に対するカーネルバス３０からのアクセス要求の有無と、クロスバスイッチ部２４の一つのポートＸＢＰＲＴ０からのアクセス要求の有無を検出する。前者に対する検出はカーネルバスインタフェース回路３５から伝達されるリードイネーブル信号ＲＥまたライトイネーブル信号ＷＥが活性化されるか否かによって行う。後者に対する検出には例えば入力信号線ＸＩＮＤ０から供給される所定の要求フォーマットの命令に対する解析結果を用いる。メモリポートインタフェース回路３３はアクセス要求を検出すると、構成情報（ＦＥＣＦＧ）によって決定される所定の手順に従ってインタフェース制御を行う。そのインタフェース制御に従って、カーネルバス（ＫＢＵＳ）３０、又は対応するポートＸＢＰＲＴ０をデータメモリ２１の対応ポートＲＡＭＰＲＴ０に接続し、或いはそのアクセス要求を拒絶する。メモリポートインタフェース回路３３は、カーネルバス３０からのアクセス要求に応答してカーネルバスをデータメモリ２１の対応ポートＲＡＭＰＲＴ０に接続してデータメモリ２１のアクセスを許容したとき、アクノレッジ信号ＡＣＫをアサートしてカーネルバスに返す。カーネルバス３０からのアクセス要求に応答しないときアクノレッジ信号ＡＣＫはネゲート状態に維持される。メモリポートインタフェース回路３３は、ポートＸＢＰＲＴ０からのアクセス要求に応答してポートＲＡＭＰＲＴ０からデータメモリ２１をアクセスする場合、リードアクセスではリードデータの応答フォーマット、ライトアクセスではライト完了の応答フォーマットをＸＯＵＴ０から演算セル２６に返す。尚、ポートＸＢＰＲＴ０とポートＲＡＭＰＲＴ０との間のインタフェースでは双方のバス制御プロトコルが相違するので、プロトコル変換が行われる。
【００４１】
メモリポートインタフェース回路３４は、データメモリ２１の他方のアクセスポートＲＡＭＰＲＴ１とクロスバスイッチ部２４の別のポートＸＢＰＲＴ１とカーネルバスインタフェース回路３５とに接続される。メモリポートインタフェース回路３３は、アクセスポートＲＡＭＰＲＴ１に対するカーネルバス３０からのアクセス要求の有無と、クロスバスイッチ部２４のポートＸＢＰＲＴ１からのアクセス要求の有無を検出する。その検出には上記同様に、前者に対してはカーネルバスインタフェース回路３５から伝達されるリードイネーブル信号ＲＥまたライトイネーブル信号ＷＥが活性化されるか否かによって検出する。後者に対しては入力信号線ＸＩＮＤ１から供給される所定の要求フォーマットの命令に対する解析結果を用いて検出する。メモリポートインタフェース回路３４はアクセス要求を検出すると、構成情報（ＦＥＣＦＧ）によって決定される所定の手順に従ってインタフェース制御を行う。そのインタフェース制御に従って、カーネルバス（ＫＢＵＳ）３０、又は対応するポートＸＢＰＲＴ１をデータメモリ２１の対応ポートＲＡＭＰＲＴ１に接続し、或いはそのアクセス要求を拒絶する。メモリポートインタフェース回路３４は、カーネルバス３０からのアクセス要求に応答してカーネルバスをデータメモリ２１の対応ポートＲＡＭＰＲＴ１に接続してデータメモリ２１のアクセスを許容したとき、アクノレッジ信号ＡＣＫをアサートしてカーネルバスに返す。メモリポートインタフェース回路３４は、カーネルバス３０からのアクセス要求に応答しないときアクノレッジ信号ＡＣＫはネゲート状態に維持される。ポートＸＢＰＲＴ１からのアクセス要求に応答してポートＲＡＭＰＲＴ１からデータメモリ２１をアクセスするとき、リードアクセスではリードデータの応答フォーマット、ライトアクセスではライト完了の応答フォーマットをＸＯＵＴ１から演算セル２６に返す。尚、プロトコル変換を行なう点は上記と同じである。
【００４２】
インタフェースシーケンス制御回路（ＳＣ）３８は前記メモリポートインタフェース回路３３、３４及びカーネルバスインタフェース回路３５に対するインタフェース制御形態を決定するための制御信号ＣＳを出力する。インタフェースシーケンス制御回路（ＳＣ）３８のインタフェース制御シーケンスは制御部２５からシーケンス制御バス（ＳＣＢ）４０に供給されるシーケンス制御情報（ＦＥＳＱＣ）によって制御される。インタフェース制御に必要な構成情報（ＦＥＣＦＧ）は構成情報レジスタ（ＣＲ）３７から取り込む。構成制御回路（ＣＣ）３６は制御部２５から構成制御バス（ＣＣＢ）４１に供給される構成情報（ＦＥＣＦＧ）を構成情報レジスタ３７にプリフェッチする制御を行う。インタフェースシーケンス制御回路（ＳＣ）３８は制御状態を遷移させるとき、そのタイミングに同期して、プリフェッチされている構成情報（ＦＥＣＦＧ）を構成情報レジスタ３７から取り込む。尚、シーケンス制御バス（ＳＣＢ）４０及び構成制御バス（ＣＣＢ）４１は図１の信号バス２９に対応され、メモリ制御回路２２に共通接続される。
【００４３】
前記メモリポートインタフェース回路３３、３４及びカーネルバスインタフェース回路３５に対するインタフェース制御形態には、第１乃至第４の制御形態を含む。第１の制御形態は、第１のアクセス要求としてのカーネルバス３０からのアクセス要求を受け付けてデータメモリ２１の一つのアクセスポートを利用可能にする制御形態である。第２の制御形態は、第２のアクセス要求としてのポートＸＢＰＲＴ０又はポートＸＢＰＲＴ１からのアクセス要求を受け付けてデータメモリ２１の一つのアクセスポートを利用可能にする制御形態である。第３の制御形態は、ポートＸＢＰＲＴ０からのアクセス要求とポートＸＢＰＲＴ１からのアクセス要求を受け付けて夫々にデータメモリ２１の異なるアクセスポートを利用可能にする制御形態である。第４の制御形態は、第１のアクセス要求を受け付けてデータメモリ２１の一つのアクセスポートを利用可能にし、且つ第２のアクセス要求を受け付けてデータメモリ２１の他のアクセスポートを利用可能にする制御形態である。
【００４４】
上記第1乃至第4の制御形態において、カーネルバス３０からのアクセス要求とクロスバスイッチ部２４のポートＸＢＰＲＴ０，ＸＢＰＲＴ１からのアクセス要求とを調停するための調停に対しても幾つかの制御形態を選択可能であり、この調停制御形態について説明する。
【００４５】
第１の調停制御形態は、前記第２のアクセス要求に応答してデータメモリ２１の全てのアクセスポートが使用されているとき、前記第１のアクセス要求に応答してバスインタフェース部２３にビジー状態を返す制御である。ビジー状態は、前記第1のアクセス要求に対してアクノレッジ信号ＡＣＫがネゲート状態に維持されることによって通知される。即ち、この第１の調停制御形態では、カーネルバスインタフェース回路３５がカーネルバス３０からのアクセス要求をメモリポートインタフェース回路３３又は３４に伝達したときは、夫々ポートＸＢＰＲＴ０、ＸＢＰＲＴ１からのアクセス要求に応答しているメモリポートインタフェース回路３３又は３４はそのアクセス要求を拒絶してアクノレッジ信号ＡＣＫをネゲート状態に維持する。或いはカーネルバスインタフェース回路３５がカーネルバス３０からのアクセス要求をメモリポートインタフェース回路３３又は３４の何れにも伝達することなくそのアクセス要求を拒絶し、結果としてアクノレッジ信号ＡＣＫがネゲート状態に維持される。ビジー状態を返すことにより、その受け側は第１のアクセス要求が拒絶されたことを認識する。これによって当該ビジー状態の受け側ではウェイトの挿入や処理スケジューリングの変更によって即座に対応可能になる。
【００４６】
第２の調停制御形態は、前記第２のアクセス要求に応答して全てのアクセスポートが使用されているとき、前記第１のアクセス要求に応答して一つの第２のアクセス要求の要求元にビジー状態を返す制御である。ビジー状態は、例えばポートＸＢＰＲＴ０又はＸＢＰＲＴ１からアクセス中止を知らせる所定の応答フォーマットを出力することによって通知される。即ち、この第２の調停制御形態では、カーネルバスインタフェース回路３５がカーネルバス３０からのアクセス要求をメモリポートインタフェース回路３３又は３４に伝達したとき、そのアクセス要求を受けたメモリポートインタフェース回路３３又は３４は、現にポートＸＢＰＲＴ０又はＸＢＰＲＴ１からのアクセス要求に応答するデータメモリ２１の新たなアクセスサイクルの起動を中止し、当該ポートＸＢＰＲＴ０又はＸＢＰＲＴ１からアクセス中止を知らせる所定の応答フォーマットを出力する。この応答フォーマットには書込み中止の対象になった書き込みデータを付随させてもよい。ビジー状態を返すことにより、その受け側である演算セル２６は第２のアクセス要求が拒絶されたことを認識する。これによって当該ビジー状態の受け側ではウェイトの挿入や処理スケジューリングの変更によって対応可能になる。
【００４７】
上記第２の調停制御形態においては、カーネルバスインタフェース回路３５はメモリポートＲＡＭＰＲＴ０，ＲＡＭＰＲＴ１の優先度に従い、優先度の低い方のメモリポートＲＡＭＰＲＴ０又はＲＡＭＰＲＴ１に接続するアクセス要求元に前記ビジー状態を返す制御を行う。これにより、優先度の高いデータ処理には優先度の高いメモリポートＲＡＭＰＲＴ０又はＲＡＭＰＲＴ１を利用するように前記構成情報（ＦＥＣＦＧ）を規定することができるから、優先度の高いデータ処理が第１のアクセス要求によって邪魔されるのを抑制することができる。
【００４８】
さらにカーネルバスインタフェース回路３５が認識する上記メモリポートＲＡＭＰＲＴ０，ＲＡＭＰＲＴ１の優先度は前記構成情報（ＦＥＣＦＧ）に従って可変にされてよい。制御の自由度が増す。
【００４９】
第３の調停制御形態は、第１のアクセス要求と第２のアクセス要求が競合したとき、優先度が高く設定されている方のアクセス要求を優先的に受け付ける制御である。即ち、メモリインタフェース回路３３，３４は、カーネルバス３０からの第１のアクセス要求と演算セル２６からの第２のアクセス要求との優先度の相違を認識している。これに従って、メモリインタフェース回路３３，３４は、第１のアクセス要求と第２のアクセス要求が競合したとき、優先度が高く設定されている方のアクセス要求を優先的に受け付ける。これにより、演算セル２６によるデータ処理の内容や演算の進捗状況に応じて、第１のアクセス要求を優先させる方が好都合な場合もあれば、逆に第２のアクセス要求を優先させる方が良い場合もある。その優先度の設定次第でデータ処理性能の向上に寄与することができる。
【００５０】
前記第３の調停制御形態において、メモリポートＲＡＭＰＲＴ０，ＲＡＭＰＲＴ１毎に別々に第１のアクセス要求と第２のアクセス要求との優先度を設定するのがよい。更にきめ細かい優先制御を行うことが可能になる。前記第１のアクセス要求と第２のアクセス要求との優先度は前記構成情報（ＦＥＣＦＧ）に従って可変にされるのが好都合である。
【００５１】
図５には前記メモリポートインタフェース回路３３の一例が示される。メモリポートインタフェース回路３３は、アクセスコントローラ（ＡＣ）４５、アドレスジェネレータ（ＡＧ）４６、ストアデータジェネレータ（ＳＤＧ）４７及びロードデータジェネレータ（ＬＤＧ）４８を有する。アクセスコントローラ４５は、カーネルバス３からのアクセス要求をリードイネーブル信号ＲＥ又はライトイネーブル信号ＷＥによって検出する。アクセスコントローラ４５は、ポートＸＢＰＲＴ０からのアクセス要求を要求フォーマットのコードから検出する。アクセスコントローラ４５はカーネルバスからのアクセス要求を受け付けたときアクノレッジ信号ＡＣＫをアサートして返し、受け付けないときはアクノレッジ信号ＡＣＫをネゲート状態に維持する。アクセスコントローラ４５はポートＸＢＰＲＴ０からのアクセス要求を受け付けたとき、ライトアクセスでは受け付けの応答フォーマットを返し、リードアクセスではリードデータの応答フォーマットを返す。アクセスコントローラ４５はポートＸＢＰＲＴ０からのアクセス要求を受け付けないときは、受け付け拒絶の応答フォーマットを返す。ＲＤＶは応答フォーマットに付加するコードである。
【００５２】
アクセスコントローラ４５は前記調停のための制御を行う。アクセスコントローラ４５は制御信号ＳＣによって、カーネルバス３０からの第1のアクセス要求と演算セル２６からの第２のアクセス要求との優先度の相違を認識している。第１のアクセス要求と第２のアクセス要求が競合したとき、優先度が高く設定されている方のアクセス要求を優先的に受け付ける。その場合に、優先度の低いアクセス要求が先に受け付けられている場合に、当該優先度の低いアクセス要求に応答するアクセスサイクルの終了を待つか否かは制御信号ＳＣによって決定される。待たない場合にはアクセスコントローラ４５は前記第１の調停制御形態又は第２の調停制御形態で説明した制御動作を行う。制御信号ＡＣＦＲは受け付けたアクセス要求元をメモリポートＲＡＭＰＲＴ０に接続するためのアクセス要求元の接続選択制御信号である。
【００５３】
アドレスジェネレータ４６はＢＡＤ又はＸＩＮ０から供給されたアドレスがプリセットされ、これをＭＡＤ０に、或いはそれを初期値としてインクリメントされたアドレスをＭＡＤ０に出力する。制御信号ＩＮはインクリメント指示信号である。
【００５４】
ストアデータジェネレータ（ＳＤＧ）４７はＸＩＮ０からのデータ又はデータＢＷＤの切換えを行い、必要に応じて、メモリライトデータのバス幅に合わせたデータアライメント等を行う。
【００５５】
ロードデータジェネレータ（ＬＤＧ）４８はメモリリードデータＭＲＤ０をＸＯＵＴ０又はバスＢＲＤへの切換えを行い、必要に応じて出力データのデータアライメント等を行う。
【００５６】
尚、図示はしないがメモリポートインタフェース回路３４も図５と同様に構成される。
【００５７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えばメモリ制御回路によるカーネルバスからのメモリアクセスの認識はアクセスアドレス、リードイネーブル信号、ライトイネーブル信号に基づく手法に限定されない。また、アクセス要求に対する応答としてアクノリッジ信号を用いる構成に限定されず、バリッド信号を用いたり、或いはその他の応答コードを用いても良い。演算セルとのインタフェースも応答フォーマットを用いる構成に限定されない。応答フォーマットは所定フォーマットが規定されたパケットと把握することも可能である。データメモリはデュアルポートに限定されない。トリプルポートのようなマルチポートであってもよい。また、カーネルバスにはアドレス、データ及び制御信号をマルチプレクスして転送するバスプロトコルを採用しても良い。フレキシブルプロセッサカーネルはそれ単独で一つの半導体集積回路として実現することも可能であることは言うまでもない。
【図面の簡単な説明】
【００５８】
【図１】フレキシブルプロセッサカーネルの一例を示すブロック図である。
【図２】データ処理システムの一例を示すブロック図である。
【図３】クロスバスイッチ部の一例を示すブロック図である。
【図４】メモリ制御回路の一例を示すブロック図である。
【図５】メモリポートインタフェース回路の一例を示すブロック図である。
【符号の説明】
【００５９】
１  システムバス
２  フレキシブルデータプロセッサ
３  ホストプロセッサ（ＨＣＰＵ）
４  メインメモリ（ＭＭＲＹ）
５  メインＲＯＭ（ＭＲＯＭ）
６  ローカルＲＯＭ（ＬＲＯＭ）
１０  内部バス
１１  フレキシブルプロセッサカーネル（ＦＰＫ）
１２  サブＣＰＵ（ＳＣＰＵ）
１３  内部ＲＡＭ（ＩＲＡＭ）
１４  共有バッファ（ＳＢＵＦ）
２０  演算部（ＰＥＡＲＹ）
２１  複数のデータメモリ（ＤＴＲＡＭ）
２２  メモリ制御回路（ＬＳ）
２３  バスインタフェース部（ＢＩ）
２４  クロスバスイッチ部（ＸＢ）
２５  制御部（ＡＭ）
２６  演算セル（ＰＥ）
３０  カーネルバス（ＫＢＵＳ）
ＦＥＣＦＧ  構成情報
ＦＥＳＱＣ  シーケンス情報
３３、３４  リポートインタフェース回路（ＭＩＦ０，ＭＩＦ１）
３５  カーネルバスインタフェース回路（ＫＢＩＦ）
【図１】
2007004338.tif 000003
【図２】
2007004338.tif 000004
【図３】
2007004338.tif 000005
【図４】
2007004338.tif 000006
【図５】
2007004338.tif 000007