(57)【要約】【課題】メモリモジュール及びそのテスト方法を提供する。【解決手段】メモリモジュールは、複数のメモリ、及びＮ個の入力チャンネルを介して外部から印加されるテスト信号を複数のメモリに印加し、印加されたテスト信号に応答して、複数のメモリから出力される複数の出力データをＭ個のグループに分けた後、外部から入力される出力グループ選択信号によって前記Ｍ個のグループのうち、少なくともいずれか一つを選択して、Ｋ個の出力チャンネルを介して出力するハブで構成される。従って、透過モードを利用したテスト時に外部の出力グループ選択信号を利用して出力されるＤＱグループをＯｎ−ｔｈｅ−Ｆｌｙ形式で選択することができる。【選択図】図５
2007042264.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリチップと、
前記メモリチップにテスト信号を印加し、印加された前記テスト信号に応答して前記メモリチップから出力データを受信し、前記出力データを複数個のグループに分割し、出力グループ選択信号に応答して前記複数個のグループのうち、少なくとも一つを選択して前記少なくとも一つの選択されたグループを出力するハブと、を含むことを特徴とするメモリモジュール。
【請求項２】
前記テスト信号は、外部のデバイスから印加され前記ハブで受信されることを特徴とする請求項１記載のメモリモジュール。
【請求項３】
前記出力グループ選択信号は、外部のデバイスから印加され前記ハブで受信されることを特徴とする請求項１記載のメモリモジュール。
【請求項４】
前記ハブは、
外部から印加される前記テスト信号を受信して、前記複数のメモリチップに前記テスト信号を印加する信号入力部と、
前記テスト信号に応答して前記多数の出力データを前記複数個のグループに分けて、前記出力グループ選択信号によって少なくとも一つのグループを選択する出力グループ選択部と、
前記少なくとも一つの選択されたグループを出力する信号出力部と、を含むことを特徴とする請求項１記載のメモリモジュール。
【請求項５】
前記信号入力部は、
前記外部デバイスからコマンド信号とアドレス信号とクロック信号の入力を受けて、前記複数個のメモリチップに提供する第１信号入力部と、
前記テスト信号に含まれたＤＱテスト信号とＤＱＳテスト信号とを受信して、前記複数個のメモリチップに提供する第２信号入力部と、を含むことを特徴とする請求項４記載のメモリモジュール。
【請求項６】
前記第１信号入力部は、
前記コマンド信号とアドレス信号との入力を受けてバッファリングして、前記複数のメモリチップに提供する第１バッファと、
前記クロック信号の入力を受けてバッファリングして、前記複数のメモリチップに提供する第２バッファと、を含むことを特徴とする請求項５記載のメモリモジュール。
【請求項７】
前記第２信号入力部は、
前記ＤＱＳテスト信号の入力を受けてバッファリングして、前記複数のメモリに提供する第１バッファと、
前記ＤＱテスト信号の入力を受けて前記アドレス信号に基づいてデマルチプレクシングするデマルチプレクサと、
前記デマルチプレクシングされたテスト信号を前記複数のメモリチップに提供する第２バッファと、を含むことを特徴とする請求項５記載のメモリモジュール。
【請求項８】
前記信号出力部は、前記出力グループ選択部によって選択された前記少なくとも一つのグループをバッファリングするバッファを含むことを特徴とする請求項４記載のメモリモジュール。
【請求項９】
前記ハブは、ＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）を含むことを特徴とする請求項１記載のメモリモジュール。
【請求項１０】
前記メモリモジュールは、ＦＢＤＩＭＭ（Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  ＤＩＭＭ）を含むことを特徴とする請求項１記載のメモリモジュール。
【請求項１１】
前記メモリモジュールは、ＤＲＡＭを含むことを特徴とする請求項１記載のメモリモジュール。
【請求項１２】
前記複数のグループは４個で、前記テスト信号が受信される入力チャンネルは４８個で、前記選択された少なくとも一つのグループが出力される出力チャンネルは２４個であることを特徴とする請求項１記載のメモリモジュール。
【請求項１３】
前記出力グループ選択信号は、２ビット信号であることを特徴とする請求項１記載のメモリモジュール。
【請求項１４】
前記複数のグループのそれぞれは、前記選択された少なくとも一つのグループが出力される出力チャンネルの数と同一数のビットを含むことを特徴とする請求項１記載のメモリモジュール。
【請求項１５】
前記出力グループ選択信号は、外部デバイスから入力チャンネルを介して受信されることを特徴とする請求項１記載のメモリモジュール。
【請求項１６】
前記少なくとも一つの選択されたグループは、正常動作モードの間により高い速度の信号を出力する少なくとも一つのチャンネルを含む出力チャンネルを介して出力されることを特徴とする請求項１記載のメモリモジュール。
【請求項１７】
前記出力チャンネルは、サウスバウンド伝送ポートに該当する１０個の正のチャンネルとノースバウンド伝送ポートに該当する１４個の負のチャンネルとを含むことを特徴とする請求項１６記載のメモリモジュール。
【請求項１８】
前記テスト信号は、正常動作モードの間により速い速度の信号を受信する少なくとも一つのチャンネルを含む入力チャンネルを介して受信されることを特徴とする請求項１記載のメモリモジュール。
【請求項１９】
前記入力チャンネルは、サウスバウンド伝送ポートに該当する１０個の正のチャンネル及び１０個の負のチャンネルとノースバウンド伝送ポートに該当する１４個の正のチャンネル及び１４個の負のチャンネルとを含むことを特徴とする請求項１８記載のメモリモジュール。
【請求項２０】
前記複数個のメモリチップは、９個のメモリチップを含むことを特徴とする請求項１記載のメモリモジュール。
【請求項２１】
前記複数個のメモリチップから受信された出力データは、７２ビットの出力ＤＱ信号と１８ビットの出力ＤＱＳ信号とを含むことを特徴とする請求項２０記載のメモリモジュール。
【請求項２２】
前記出力グループ選択部は、外部のＳＭＢＵＳ（Ｓｙｓｔｅｍ  Ｍａｎａｇｅｍｅｎｔ  Ｂｕｓ）と連動されていることを特徴とする請求項４記載のメモリモジュール。
【請求項２３】
前記出力グループ選択信号によって前記ＳＭバスを利用して前記選択されるグループのうち、一部をテストすることを特徴とする請求項２２記載のメモリモジュール。
【請求項２４】
メモリモジュール内の複数個のメモリチップにテスト信号を印加する段階と、
印加された前記テスト信号に応答して前記複数個のメモリチップから出力データを受信する段階と、
前記出力データを複数個のグループに分割する段階と、
出力グループ選択信号に応答して前記複数個のグループのうち、少なくとも一つを選択する段階と、
前記少なくとも一つの選択されたグループを出力する段階と、を含むことを特徴とするメモリモジュールのテスト方法。
【請求項２５】
前記テスト信号は、外部のデバイスから印加され受信されることを特徴とする請求項２４記載のメモリモジュールのテスト方法。
【請求項２６】
前記出力グループ選択信号は、外部デバイスから印加され受信されることを特徴とする請求項２４記載のメモリモジュールのテスト方法。
【請求項２７】
前記少なくとも一つの選択されたグループは、少なくとも一つの出力チャンネルを介して出力されることを特徴とする請求項２４記載のメモリモジュールのテスト方法。
【請求項２８】
前記テスト信号は、コマンド信号、アドレス信号、クロック信号、ＤＱテスト信号、及びＤＱＳテスト信号を含むことを特徴とする請求項２４記載のメモリモジュールのテスト方法。
【請求項２９】
前記テスト信号を前記複数個のメモリチップに印加する段階は、前記複数個のメモリチップにデマルチプレクシングされたテスト信号を提供する前記ＤＱテスト信号をデマルチプレクシングする段階を含むことを特徴とする請求項２７記載のメモリモジュールのテスト方法。
【請求項３０】
前記複数個のグループは４個で、前記テスト信号が受信される入力チャンネルは４８個で、前記少なくとも一つの選択されたグループが出力される出力チャンネルは２４個であることを特徴とする請求項２５記載のメモリモジュールのテスト方法。
【請求項３１】
前記出力グループ選択信号は、２ビット信号であることを特徴とする請求項２４記載のメモリモジュールのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリモジュール及びそのテスト方法に係り、より詳細には、テスト時に外部の出力グループ選択信号を利用して出力されるデータグループを効率的に選択してテストすることができるメモリモジュール及びそのテスト方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等のようなメモリチップは、高性能及び大容量化の実現のために、多数のメモリチップが印刷回路基板（ＰＣＢ）上に搭載されたメモリモジュールの形態でコンピュータシステムに実装される。
【０００３】
このようなメモリモジュールは、印刷回路基板の一側面に多数個のメモリチップが搭載されるＳＩＭＭ（Ｓｉｎｇｌｅ  Ｉｎ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）及び印刷回路基板の両面にそれぞれ多数個のメモリチップが搭載されるＤＩＭＭ（Ｄｕａｌ  Ｉｎ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）等に区分することができる。これらのうち、相対的により効率的なＤＩＭＭが現在メモリモジュールの大部分を占めている。
【０００４】
ＦＢＤＩＭＭ（Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ  ＤＩＭＭ）はこのようなＤＩＭＭの１種類であって、パケットプロトコルを利用した高速動作と容量の増大とのために開発されたＤＩＭＭである。ＦＢＤＩＭＭは、他のＤＩＭＭとは異なり、パケット形態の直列インターフェースをＤＲＡＭインターフェースに変換させるハブ（Ｈｕｂ）を具備する。
【０００５】
このハブは、マイクロプロセッサ等のようなホストから印加される高速のパケットをメモリコマンドに変換し、送受信される信号間のインターフェースを行うユニットであって、ＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）チップを意味する。
【０００６】
図１は、通常的なＦＢＤＩＭＭを含むメモリシステムの構成を示すブロック図である。
【０００７】
図１を参照すると、メモリシステムは、ホスト１０、及びデイジーチェーンで連結された多数のメモリモジュール２０、３０で構成される。図１では、理解の便宜のために、２つのメモリモジュール２０、３０、即ち、第１メモリモジュール２０及び第２メモリモジュール３０を図示したが、通常８つのメモリモジュールまで連結させることができる。このようなメモリモジュールの構造については、特許文献１及び特許文献２に開示されている。
【特許文献１】米国特許第６，３１７，３５２号
【特許文献２】韓国特許公開第２００３−６４４００号公報
【０００８】
各メモリモジュール２０、３０は、ハブ２１、３１と多数のメモリ（２２〜２９、３２〜３９）とで構成される。この際、メモリ（２２〜２９、３２〜３９）は、メモリモジュール２０、３０当たり８個ずつ連結することができる。図示していないが、実際にはエラー訂正（ＥＣＣ：Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）用メモリがもう１個連結され、計９個のメモリが連結される。
【０００９】
ホスト１０は、デイジーチェーンを通じて多数のメモリモジュール２０、３０に高速のサウスバウンドパケット（ＳＢ：ＳｏｕｔｈＢｏｕｎｄ  ｐａｃｋｅｔ）を送信する。この際、サウスバウンドパケットには、アドレス（ＡＤＤ：Ａｄｄｒｅｓｓ）、メモリコマンド（ＣＭＤ：Ｃｏｍｍａｎｄ）、及びライトデータ（Ｗｄａｔａ）等の情報が含まれる。サウスバウンドパケットは、第１メモリモジュール２０の第１ハブ２１に伝送され、第１ハブ２１をバイパス（Ｂｙｐａｓｓ）して、第２ハブ３１にも伝送される。
【００１０】
サウスバウンドパケットにはＤＩＭＭ認識コードが含まれるので、それぞれのメモリモジュール２０、３０は、受信されたサウスバウンドパケットのＤＩＭＭ認識コードを識別して、サウスバウンドパケット内に含まれた多数の情報のうち、必要な情報のみを選択的に処理する。
【００１１】
例えば、第１メモリモジュール２０は、伝送されたサウスバウンドパケットに含まれたＤＩＭＭ認識コードが自分のＤＩＭＭ認識コードと一致する場合、サウスバウンドパケットに含まれた情報をインターフェースしてメモリ（２２〜２９）に伝送する。しかし、サウスバウンドパケットに含まれたＤＩＭＭ認識コードが自分のＤＩＭＭ認識コードと不一致の場合には、受信されたサウスバウンドパケットを処理せず、第２メモリモジュール３０にバイパスする。
【００１２】
一方、第１メモリモジュール２０の第１ハブ２１は、受信されたサウスバウンドパケットを処理して、多数のデータ入出力ＤＱ、アドレス／コマンド（ＡＤＤＲ／ＣＭＤ）及びメモリクロックＣＬＫのような多数の信号をメモリ（２２〜２９）に伝送する。又、各ハブ２１、３１はＳＭバスと連結され、動作に必要な動作制御信号を受信する。
【００１３】
前述したサウスバウンドパケットは、それぞれのハブ２１、３１が有するサウスバウンド受信ポートＳＲｘに入力され、サウスバウンド送信ポートＳＴｘを介して出力される。出力されたサウスバウンドパケットは、第２メモリモジュール３０の第２ハブ３１が有するサウスバウンド受信ポートＳＲｘに入力され、第２ハブのサウスバウンド送信ポートＳＴｘを介して出力される。別の伝送線を介して伝送される基準クロック１周期の間、サウスバウンドパケットはメモリシステムの全てのハブに伝送される。
【００１４】
このような過程を通じてメモリシステムのデータは、各メモリモジュール２０、３０に順次に書き込まれる。即ち、第１メモリモジュール２０のデータの書き込み動作が完了すると、第２メモリモジュール３０のデータの書き込み動作が行われ、順次的なデータ書き込み動作が行われる。
【００１５】
ホストから第１メモリモジュール２０に伝送されるサウスバウンドパケットをプライマリサウスバウンド（Ｐｒｉｍａｒｙ  Ｓｏｕｔｈｂｏｕｎｄ）パケットと称し、第１メモリモジュール２０から第２メモリモジュール３０のような下位のメモリモジュールに伝達されるサウスバウンドパケットをセカンダリサウスバウンド（Ｓｅｃｏｎｄａｒｙ  Ｓｏｕｔｈｂｏｕｎｄ）パケットとも称する。
【００１６】
一方、メモリ（２２〜２９、３２〜３９）から出力されるデータは、デイジーチェーンを通じてホスト１０に伝送することができる。出力データはパケットの形態で伝送され、これをノースバウンドパケット（ＮＢ：ＮｏｒｔｈＢｏｕｎｄ  ｐａｃｋｅｔ）と言う。
【００１７】
即ち、メモリ（２２〜２９）からハブ２１に伝送されたリードデータはハブ２１でパケット化され、ノースバウンド送信ポートＮＴｘを介して出力される。又、出力されたライトデータパケットは、隣接したメモリモジュールのノースバウンド受信ポートＮＲｘで受信され、順次的な伝送過程を通じてホストに伝送される。
【００１８】
第１メモリモジュール２０からホスト１０に伝送されるノースバウンドパケットをプライマリノースバウンドパケットと称し、第２メモリモジュール３０のような下位メモリモジュールから第１メモリモジュール２０に伝達されるノースバウンドパケットをセカンダリノースバウンドパケットと称する。
【００１９】
一方、ホストとメモリモジュールのハブとの間の連動のためのサウスバウンドパケットとノースバウンドパケットの伝送速度は、前述したように、メモリへの伝送速度に対して６倍に達する程度に非常に高速である。即ち、ホストとハブとの間のインターフェースは、ハブとメモリとの間のインターフェースに対して非常に速い。
【００２０】
従って、メモリモジュールをテストする場合、ホストとハブとの間の高速インターフェースに連動することができる高速のテスト装置が要求され、メモリモジュールに不良が発生した場合、その不良がハブで発生したか、メモリで発生したかを判別するのが非常に難しい。
【００２１】
このような理由のため、メモリモジュールのハブは、ＤＦＴ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔ）機能を有する。ＤＦＴは、ＦＢＤＩＭＭのようなメモリモジュールのテストを容易にするためのモードであって、入出力ビルトインセルフテスト（ＩＢＩＳＴ：ＩＯ  Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）モード、メモリビルトインセルフテスト（ＭＳＩＳＴ：Ｍｅｍｏｒｙ  Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）モード、及び透過モード等に区分される。
【００２２】
これらのうち、透過モードは、メモリモジュールのテスト時にハブをバイパスさせるモードである。即ち、テスト時に外部からハブを、物理的にはバイパスではないが、動作側面でハブの高速インターフェースブロックをバイパスさせる。
【００２３】
このような透過モードでは、サウスバウンドパケットとノースバウンドパケットとを送受信するために具備されるサウスバウンド送信ポートＳＴｘ、サウスバウンド受信ポートＳＲｘ、ノースバウンド送信ポートＮＴｘ、及びノースバウンド受信ポートＮＲｘを構成する高速信号ピンがメモリに直接接近するためのピンにその機能が代替される。
【００２４】
図２は、通常的なＦＢＤＩＭＭが高速信号の送受信のために有するチャンネル数を示す図である。
【００２５】
図２を参照すると、メモリモジュール、即ち、ＦＢＤＩＭＭは合計９６個のチャンネルを有する。これら９６個のチャンネルは、受信チャンネル４８個と送信チャンネル４８個で構成される。この際、４８個のチャンネルは、２４個のチャンネルを差動方式で伝送するための２４個のネガティブ（Ｎｅｇａｔｉｖｅ）チャンネルとポジティブ（Ｐｏｓｉｔｉｖｅ）チャンネルでそれぞれ構成される。
【００２６】
具体的に、サウスバウンド受信ポートＳＲｘは、２０個のチャンネル、即ち、１０個のポジティブチャンネルと１０個のネガティブチャンネルとで構成される。サウスバウンド送信ポートＳＴｘは、２０個のチャンネル、即ち、１０個のポジティブチャンネルと１０個のネガティブチャンネルとで構成される。
【００２７】
又、ノースバウンド受信ポートＮＲｘは、２８個のチャンネル、即ち、１４個のポジティブチャンネルと１４個のネガティブチャンネルとで構成され、ノースバウンド送信ポートＮＴｘは、２８個のチャンネル、即ち、１４個のポジティブチャンネルと１４個のネガティブチャンネルとで構成される。
【００２８】
透過モードでは、高速スピード信号チャンネルを利用してメモリテストのためのチャンネルとして使用する。即ち、高速信号ピンをメモリピンにマッピングして使用する。
【００２９】
図３は、ＪＥＤＥＣで規定したＤＲＡＭ信号と高速信号とのピンマッピングを示す図である。
【００３０】
図３を参照すると、透過モードでは高速信号がＤＲＡＭ信号に対応して使用されることがわかる。この際、ＳＮ＊Ｐは、ポジティブセカンダリノースバウンド信号を意味し、ＳＮ＊Ｎは、ネガティブセカンダリノースバウンド信号を意味する。又、ＰＳ＊Ｐは、ポジティブプライマリサウスバウンド信号を意味し、ＰＳ＊Ｎは、ネガティブプライマリサウスバウンド信号を意味する。ＳＳ＊Ｐは、ポジティブセカンダリサウスバウンド信号を意味し、ＰＮ＊Ｐは、ポジティブプライマリノースバウンド信号を意味する。前記＊は０以上の定数であって、チャンネルナンバを意味する。
【００３１】
従って、このような透過モードでは、高速信号の受信チャンネルはメモリの入力チャンネルとして使用され、高速信号の送信チャンネルはメモリの出力チャンネルとして使用されなければならない。
【００３２】
ところが、透過モードにおいて、ＤＱは入力と出力とが互いに異なる経路（Ｐａｔｈ）を通じてハブ内のＡＭＢに入力され、データの出力の場合には、差動出力バッファを共有するので、結局、透過モードでデータの出力のために使用することができるチャンネルは、ポジティブチャンネル、即ち、２４個のみである。
【００３３】
しかし、ＦＢＤＩＭＭの入出力ＩＯは、ＤＱが７２個（メモリ当たりＤＱ数  ８個×メモリの数  ９個）で、データ入出力ストローブＤＱＳ（メモリ当たりＤＱＳ数  最大２個×メモリの数  ９個）が１８個なので、２４個のチャンネルでは全ての入出力を同時にチェックすることができない。
【００３４】
そのため、従来はＳＭバスを利用して透過モードテスト時にデータ入出力を選択した。即ち、テスト前にＳＭバスを利用してメモリモジュールのテストしようとするＩＯを選択し、該当ＤＲＡＭのパワーアップシーケンスを行った後、ＤＲＡＭセルをテストする。
【００３５】
図４は、従来のＳＭバスを利用した透過モードテスト過程を説明するための概念図であって、メモリモジュールの７２個のＤＱをテストする過程を示している。
【００３６】
図４を参照すると、まず、ＳＭバスを利用してテストしようとする第１ＤＱグループＧ１、即ち、ＤＱ０乃至ＤＱ２３を選択し（段階Ｓ１）、ＤＲＡＭの初期化を行った後（段階Ｓ２）、該当第１ＤＱグループのテストを行う（段階Ｓ３）。その後、第２ＤＱグループＧ２、即ち、ＤＱ２４乃至ＤＱ２７を選択し（段階Ｓ４）、ＤＲＡＭの初期化を行った後（段階Ｓ５）、該当第２ＤＱグループのテストを行う（段階Ｓ６）。最後に、第３ＤＱグループＧ３、即ち、ＤＱ４８乃至ＤＱ７１を選択し（段階Ｓ７）、ＤＲＡＭの初期化を行った後（段階Ｓ８）、該当第３ＤＱグループのテストを行う（段階Ｓ９）。
【００３７】
このように、従来は透過モードを利用してメモリモジュールのテストを行う時、最大に選択可能なＤＱグループ単位のみで選択してチェックしても、合計３回のテストを経なければならない。従って、テスト時間が長くなり非効率的であるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００３８】
本発明は、このような問題点を解決するためのもので、透過モードを利用したテスト時にテストしようとする出力データグループを効率的に選択することができるようにするメモリモジュールを提供することに本発明の第１目的がある。
【００３９】
又、前記メモリモジュールを利用して効率的なテストを行うことができるようにするメモリモジュールのテスト方法を提供することに本発明の第２目的がある。
【課題を解決するための手段】
【００４０】
このような本発明の第１目的を達成するための本発明によるメモリモジュールは、複数個のメモリチップ、及び前記メモリチップにテスト信号を印加し、印加された前記テスト信号に応答して前記メモリチップから出力データを受信し、前記出力データを複数個のグループに分割し、出力グループ選択信号に応答して前記複数個のグループのうち、少なくとも一つを選択して前記少なくとも一つの選択されたグループを出力するハブを含む。
【００４１】
前記ハブは、外部から印加される前記テスト信号を受信して、前記複数のメモリチップに前記テスト信号を印加する信号入力部、前記テスト信号に応答して前記多数の出力データを前記複数個のグループに分けて、前記出力グループ選択信号によって少なくとも一つのグループを選択する出力グループ選択部、及び前記少なくとも一つの選択されたグループを出力する信号出力部を含む。
【００４２】
この際、前記信号入力部は、前記外部デバイスからコマンド信号とアドレス信号とクロック信号の入力を受けて、前記複数個のメモリチップに提供する第１信号入力部、及び前記テスト信号に含まれたＤＱテスト信号とＤＱＳテスト信号とを受信して、前記複数個のメモリチップに提供する第２信号入力部を含む。
【００４３】
又、前記第１信号入力部は、前記コマンド信号とアドレス信号の入力を受けてバッファリングして、前記複数のメモリチップに提供する第１バッファ、及び前記クロック信号の入力を受けてバッファリングして、前記複数のメモリチップに提供する第２バッファを含む。
【００４４】
前記第２信号入力部は、前記ＤＱＳテスト信号の入力を受けてバッファリングして、前記複数のメモリに提供する第１バッファ、前記ＤＱテスト信号の入力を受けて前記アドレス信号に基づいてデマルチプレクシングするデマルチプレクサ、及び前記デマルチプレクシングされたテスト信号を前記複数のメモリチップに提供する第２バッファを含む。
【００４５】
前記信号出力部は、前記出力グループ選択部によって選択された前記少なくとも一つのグループをバッファリングするバッファを含む。
【００４６】
実施例において、前記複数のグループは４個で、前記テスト信号が受信される入力チャンネルは４８個で、前記選択された少なくとも一つのグループが出力される出力チャンネルは２４個である。前記複数のグループのそれぞれは、前記選択された一つのグループが出力される出力チャンネルの数と同一数のビットを含む。前記出力グループ選択信号は、外部デバイスから入力チャンネルを介して受信される。
【００４７】
一方、前記出力チャンネルは、サウスバウンド伝送ポートに該当する１０個のポジティブチャンネルとノースバウンド伝送ポートに該当する１４個のネガティブチャンネルとを含む。
【００４８】
又、前記入力チャンネルは、サウスバウンド伝送ポートに該当する１０個のポジティブチャンネル及び１０個のネガティブチャンネルとノースバウンド伝送ポートに該当する１４個のポジティブチャンネル及び１４個のネガティブチャンネルとを含む。
【００４９】
実施例において、前記複数個のメモリチップは、９個のメモリチップを含む。この場合、前記複数個のメモリチップから受信された出力データは、７２ビットの出力ＤＱ信号と１８ビットの出力ＤＱＳ信号とを含むことができる。前記出力グループ選択部は、外部のＳＭバスと連動させることができる。
【００５０】
一方、本発明の第２目的を達成するための本発明によるメモリモジュールのテスト方法は、メモリモジュール内の複数個のメモリチップにテスト信号を印加する段階、印加された前記テスト信号に応答して前記複数個のメモリチップから出力データを受信する段階、前記出力データを複数個のグループに分割する段階、出力グループ選択信号に応答して前記複数個のグループのうち、少なくとも一つを選択する段階、及び前記少なくとも一つの選択されたグループを出力する段階を含む。
【００５１】
この際、前記テスト信号は、コマンド信号、アドレス信号、クロック信号、ＤＱテスト信号、及びＤＱＳテスト信号等である。
【発明を実施するための最良の形態】
【００５２】
以下、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。
【００５３】
＜実施例１＞
図５は、本発明の第１実施例によるメモリモジュールの構成を示すブロック図である。
【００５４】
まず、図５に図示された内容において、本発明の要旨を明確に示すように、高速のサウスバウンドパケットとノースバウンドパケットとを利用した一般的なデータリード／ライト動作に関連するノーマリ動作モードに必要な構成要素は省略し、図５では、本発明の要旨である透過を利用したテストモード時に必要な構成要素のみを図示した。ノーマリ動作モードに関連する内容は、前述した図１乃至図２で説明した。
【００５５】
図５を参照すると、本発明の第１実施例によるメモリモジュール１０００は、ハブ１００と多数のＤＲＡＭ２００とで構成される。実施例において、メモリモジュール１０００はＦＢＤＩＭＭである。
【００５６】
多数のＤＲＡＭ２００は、データを保存するための８個のＤＲＡＭとＥＣＣ用ＤＲＡＭ１個を含む９個のＤＲＡＭとで構成される。この際、各ＤＲＡＭ２００は、８個のＤＱと２個のＤＱＳとを有する。従って、メモリモジュール１０００に具備されたＤＲＡＭ２００の総ＤＱは合計７２個で、総ＤＱＳは１８個である。
【００５７】
ハブ１００は、信号入力部１１０、出力グループ選択部１２０、及び信号出力部１３０で構成される。好ましくは、ハブ１００は、ＡＭＢチップで実現することができる。
【００５８】
信号入力部１１０は、外部のホスト（図示せず）から高速信号入力チャンネルを介してテスト信号の入力を受けて、多数のＤＲＡＭ２００に印加する機能を行う。
【００５９】
この際、信号入力部１１０は、外部からコマンド及びアドレスの指定のためのコマンド信号ＣＭＤとアドレス信号ＡＤＤ及びクロック信号ＣＬＫの入力を受けて、該当ＤＲＡＭ２００に提供する第１信号入力部１１１と、外部からＤＱテスト信号（ＤＱ_Ｉｎ）及びＤＱＳテスト信号（ＤＱＳ_Ｉｎ）の入力を受けて、該当ＤＲＡＭ２００に提供する第２信号入力部１１４とで構成される。
【００６０】
第１信号入力部１１１は、コマンド信号ＣＭＤとアドレス信号ＡＤＤとの入力を受けてバッファリングした後、ＤＲＡＭ２００に提供する第１バッファ１１２と、クロック信号ＣＬＫの入力を受けてバッファリングした後、ＤＲＡＭ２００に提供する第２バッファ１１３とで構成される。
【００６１】
第２信号入力部１１４は、１８ビットのＤＱＳテスト信号（ＤＱＳ_Ｉｎ）の入力を受けてバッファリングした後、ＤＲＡＭ２００に提供する第３バッファ１１５と、８ビットのテスト信号（ＤＱ_Ｉｎ）の入力を受けた後、アドレスによって７２ビットのテストデータ信号にデマルチプレクシングするデマルチプレクサ（Ｄｅ−ｍｕｌｔｉｐｌｅｘｏｒ）及びデマルチプレクサによって出力される７２ビットのテストデータ信号をＤＲＡＭ２００に提供する第４バッファ１１７とで構成される。
【００６２】
一方、出力グループ選択部１２０は、前記信号入力部１１０によって印加されたテスト信号に応答してＤＲＡＭ２００から出力される出力データ、即ち、７２ビットのＤＱ信号及び１８ビットのＤＱＳ信号の入力を受け、外部から印加される複数の出力グループ選択信号（ＤＱＳＥＬ０、ＤＱＳＥＬ１）によって出力しようとする出力データグループを選択する機能を行う。このために、出力データは、４個のグループに分けられている。
【００６３】
出力グループ選択信号（ＤＱＳＥＬ０、ＤＱＳＥＬ１）は、外部のユーザがテスト機器等を利用して直接設定して印加することができる信号であって、２ビットの信号、即ち、第１出力グループ選択信号ＤＱＳＥＬ０と第２出力グループ選択信号ＤＱＳＥＬ１とで構成される。従って、入力される７２ビットのＤＱ信号及び１８ビットのＤＱＳ信号を４種類のグループで選択することができる。
【００６４】
例えば、第１出力グループ選択信号ＤＱＳＥＬ０が０で、第２出力グループ選択信号ＤＱＳＥＬ１が０である場合、第１グループである１８ビットのＤＱＳ信号、即ち、ＤＱＳ０〜ＤＱＳ１７を選択する。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が０である場合、第２グループ、即ち、入力される７２ビットのＤＱ信号のうち、ＤＱ０〜ＤＱ２３を選択する。第１出力グループ選択信号ＤＱＳＥＬ０が０で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合、第３グループ、即ち、入力される７２ビットのＤＱ信号のうち、ＤＱ２４〜ＤＱ４７を選択する。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ０が１である場合、第４グループ、即ち、入力される７２ビットのＤＱ信号のうち、ＤＱ４８〜ＤＱ７１を選択する。従って、各グループが２４ビット以下を有するので、メモリモジュール１０００の出力可能チャンネルである２４チャンネルを利用して、全ての信号の出力が可能になる。
【００６５】
前述したが、ＦＢＤＩＭＭを透過モードでテストしようとすると、ハブの出力チャンネルが２４個だけなので、メモリの出力ＤＱを一回で出力することができず、従来はＳＭバスを利用して出力するＤＱを指定して該当メモリを初期化させ、該当ＤＱをテストする過程を反復した。
【００６６】
しかし、第１実施例では、第１出力グループ選択信号ＤＱＳＥＬ０と第２出力グループ選択信号ＤＱＳＥＬ１を利用して、Ｏｎ−ｔｈｅ−Ｆｌｙで出力ＤＱグループを選択することで、テスト時間を減少させることができる。
【００６７】
一方、出力グループ選択部１２０は、外部のホスト（図示せず）と連結されたＳＭバス３００とも連動される。これは、状況によってＳＭバス３００を利用したテストも可能にするためである。
【００６８】
一方、信号入力部１０、出力グループ選択部１２０を介して入力されるコマンド信号ＣＭＤとアドレス信号ＡＤＤ、クロック信号ＣＬＫ、ＤＱテスト信号（ＤＱ_Ｉｎ）、ＤＱＳテスト信号（ＤＱＳ_Ｉｎ）、第１出力グループ選択信号ＤＱＳＥＬ０、及び第２出力グループ選択信号ＤＱＳＥＬ１は、ノーマリ動作モード時に高速信号の通信のための４８個の入力チャンネルを利用して入力を受ける。
【００６９】
即ち、サウスバウンド受信ポートＳＲｘの１０個のポジティブチャンネルと１０個のネガティブチャンネル、及びノースバウンド受信ポートＮＲｘの１４個のポジティブチャンネルと１４個のネガティブチャンネルを利用する。
【００７０】
信号出力部１３０は、出力グループ選択部１２０によって選択されたＤＱグループ又はＤＱＳグループから出力される出力信号（ＤＱ_Ｏｕｔ）又は出力信号（ＤＱＳ_Ｏｕｔ）を出力する機能を行う。
【００７１】
信号出力部１３０は、出力グループ選択部１２０によって選択されたＤＱグループ又はＤＱＳグループから出力される信号をバッファリングした後、出力信号（ＤＱ_Ｏｕｔ）又は出力信号（ＤＱＳ_Ｏｕｔ）を出力する第５バッファ１３１で構成される。
【００７２】
この際、信号出力部１３０は、ノーマリ動作モード時に高速信号通信のための２４個の出力チャンネル、即ち、サウスバウンド送信ポートＳＴｘは、２０個のチャンネルのうち、１０個のポジティブチャンネルとノースバウンド送信ポートＮＴｘは、２８つのチャンネルのうち、１４個のポジティブチャンネルとを利用する。即ち、出力信号は２４個のチャンネルに出力される。
【００７３】
図６は、本発明の好ましい第１実施例によるメモリモジュールのテスト方法を説明するための順序図である。
【００７４】
図５乃至図６を参照すると、まず、メモリモジュール１０００を透過モードに転換した後、４８個の入力チャンネルを利用してテスト信号、即ち、コマンド信号ＣＭＤとアドレス信号ＡＤＤ、クロック信号ＣＬＫ、ＤＱテスト信号（ＤＱ_Ｉｎ）、及びＤＱＳテスト信号（ＤＱＳ_Ｉｎ）を外部から入力し、メモリモジュール１０００に具備されたＤＲＡＭ２００に印加する（段階Ｓ１０）。
【００７５】
この際、ＤＱＳテスト信号（ＤＱＳ_Ｉｎ）は１８ビットの信号で、テスト信号（ＤＱ_Ｉｎ）は８ビットの信号である。入力されたテスト信号（ＤＱ_Ｉｎ）は、デマルチプレクシングされ７２ビットでＤＲＡＭ２００に印加される。
【００７６】
入力されたテスト信号に応答してＤＲＡＭ２００からＤＱ信号及びＤＱＳ信号が出力されると（段階Ｓ１１）、ＤＲＡＭ２００から出力される出力データ、即ち、ＤＱ信号及びＤＱＳ信号を４個のグループに分け（段階Ｓ１２）、外部から入力される出力グループ選択信号（ＤＱＳＥＬ０、ＤＱＳＥＬ１）によって出力するいずれか一つのグループを選択する（段階Ｓ１３）。
【００７７】
この際、出力グループ選択信号（ＤＱＳＥＬ０、ＤＱＳＥＬ１）は２ビットの信号である。即ち、第１出力グループ選択信号ＤＱＳＥＬ０と第２出力グループ選択信号ＤＱＳＥＬ１とで構成される。従って、入力される７２ビットのＤＱ信号及び１８ビットのＤＱＳ信号の４種類グループをＯｎ−ｔｈｅ−Ｆｌｙで選択することができる。
【００７８】
図７は、出力グループ選択信号によって選択される出力グループを示す図である。
【００７９】
図７を参照すると、第１出力グループ選択信号ＤＱＳＥＬ０が０で、第２出力グループ選択信号ＤＱＳＥＬ１が０である場合、第１グループ、即ち、１８ビットのＤＱＳ信号、即ち、ＤＱＳ０〜ＤＱＳ１７が選択される。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が０である場合、第２グループ、即ち、入力される７２ビットのＤＱ信号のうち、ＤＱ０〜ＤＱ２３が選択される。第１出力グループ選択信号ＤＱＳＥＬ０が０で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合、第３グループ、即ち、入力される７２ビットのＤＱ信号のうち、ＤＱ２４〜ＤＱ４７が選択される。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合、第４グループ、即ち、入力される７２ビットのＤＱ信号のうち、ＤＱ４８〜ＤＱ７１が選択されることがわかる。
【００８０】
このような出力グループ選択段階（段階Ｓ１３）を介して出力グループが選択されると、その選択されたＤＱグループ又はＤＱＳグループから出力される出力ＤＱ信号（ＤＱ_Ｏｕｔ）又は出力ＤＱＳ信号（ＤＱＳ_Ｏｕｔ）を出力する（段階Ｓ１４）。出力ＤＱ信号（ＤＱ_Ｏｕｔ）又は出力ＤＱＳ信号（ＤＱＳ_Ｏｕｔ）に基づいてエラー可否を判別することができる。
【００８１】
以上で外部から印加される出力グループ選択信号を利用して、ＤＲＡＭから出力されるＤＱグループ又はＤＱＳグループを選択することで、メモリモジュールの迅速なテストを可能にする方法について説明した。
【００８２】
以下の第２実施例では、外部から印加される出力グループ選択信号を利用した出力信号グループの選択と、従来使用したＳＭバスを介してテストとを混用する方法について説明する。
【００８３】
＜実施例２＞
第２実施例では、出力しようとするＤＲＡＭからリードされたＤＱグループは、外部の出力グループ選択信号を利用して選択し、ＤＱＳ信号はＳＭバスを利用する。
【００８４】
図８は、外部から印加される出力グループ選択信号によって選択される出力グループを示す図である。
【００８５】
図８を参照すると、第２出力グループ選択信号ＤＱＳＥＬ１と第１出力グループ選択信号ＤＱＳＥＬ０とがそれぞれ「０１」、「１０」、「１１」である場合には、前述した第１実施例と同じ過程を行う。
【００８６】
即ち、第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が０である場合、入力される７２ビットのＤＱ信号のうち、ＤＱ０〜ＤＱ２３が選択される。第１出力グループ選択信号ＤＱＳＥＬ０が０で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合、入力される７２ビットのＤＱ信号のうち、ＤＱ２４〜ＤＱ４７が選択される。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合、入力される７２ビットのＤＱ信号のうち、ＤＱ４８〜ＤＱ７１が選択されることがわかる。従って、ＤＲＡＭからリードされたＤＱグループの信号は、合計２４個のチャンネルに出力が可能である。
【００８７】
しかし、出力バッファの容量不足等の原因でＤＱＳ信号の処理が現実的に困難な場合が発生するので、ＤＲＡＭから出力されるＤＱ信号は、３グループに分けて前述した内容のように出力し、ＤＱＳ信号、即ち、ＤＱＳ０〜ＤＱＳ７は、ＳＭバスを介して従来の透過モードと同様にテストを行う。ＳＭバスは、前述した図５に図示している。
【００８８】
図９は、ＤＱＳ信号をＳＭバスを利用してテストする例を示す図である。
【００８９】
図８及び図９を参照すると、第１出力グループ選択信号ＤＱＳＥＬ０と第２出力グループ選択信号ＤＱＳＥＬ１とが全部０である場合、ＳＭバスをアクセスしてレジスタに設定された４ビットのコードによってＤＱＳ４個ずつのＤＱＳ信号をテストしていることがわかる。この場合には、ＤＱテストとは異なり、Ｏｎ−ｔｈｅ−ＦｌｙでＤＱグループを選択することはできないので、数回のテストが要求される。
【００９０】
図１０は、本発明の好ましい第２実施例によるメモリテスト方法の実行による信号の流れを示すタイミング図である。
【００９１】
図１０を参照すると、クロック信号ＣＬＫが入力される状態でＤＲＡＭのデータをリードＲＤするコマンド信号ＣＭＤが入力されると、出力グループ選択信号によって選択されたＤＱグループのデータが出力されることがわかる。
【００９２】
即ち、第１出力グループ選択信号ＤＱＳＥＬ０と第２出力グループ選択信号ＤＱＳＥＬ１とが全部０である場合は除いて、第１出力グループ選択信号ＤＱＳＥＬ０が０で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合、第２出力ＤＱグループＧ２、即ち、ＤＱ２４〜ＤＱ４７が出力される。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が１である場合には、第３出力ＤＱグループＧ３、即ち、ＤＱ４８〜ＤＱ７１が選択される。第１出力グループ選択信号ＤＱＳＥＬ０が１で、第２出力グループ選択信号ＤＱＳＥＬ１が０である場合、第１出力ＤＱグループ（Ｇ１）ＤＱ０〜ＤＱ２３が選択される。
【００９３】
従って、透過モードを利用したテスト時に出力チャンネルの不足によって発生されるテスト時間の遅延問題を、外部の出力グループ選択信号を利用することにより解決することができる。
【産業上の利用可能性】
【００９４】
以上説明したように、本発明によると、透過モードを利用したテスト時に外部の出力グループ選択信号を利用して出力されるＤＱグループをＯｎ−ｔｈｅ−Ｆｌｙ形式で選択することができる。従って、従来のＳＭバスを利用することで発生された過度なテスト回数によるテスト時間の遅延を解決することができる。
【００９５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００９６】
【図１】通常的なＦＢＤＩＭＭを含むメモリシステムの構成を示すブロック図である。
【図２】通常的なＦＢＤＩＭＭが高速信号の送受信のために有するチャンネル数を示す図である。
【図３】ＪＥＤＥＣで規定したＤＲＡＭ信号と高速信号とのピンマッピングを示す図である。
【図４】従来のＳＭバスを利用した透過モードテスト過程を説明するための順序図である。
【図５】本発明の好ましい第１実施例によるメモリモジュールの構成を示すブロック図である。
【図６】本発明の好ましい第１実施例によるメモリモジュールのテスト方法を説明するための順序図である。
【図７】出力グループ選択信号によって選択される出力グループを示す図である。
【図８】外部から印加される出力グループ選択信号によって選択される出力グループを示す図である。
【図９】ＤＱＳ信号をＳＭバスを利用してテストする例を示す図である。
【図１０】本発明の好ましい第２実施例によるメモリテスト方法の遂行による信号の流れを示すタイミング図である。
【符号の説明】
【００９７】
１００    ハブ
１１０    信号入力部
１１１    第１信号入力部
１１２    第１バッファ
１１３    第２バッファ
１１４    第２信号入力部
１１５    第３バッファ
１１６    デマルチプレクサ
１１７    第４バッファ
１２０    出力グループ選択部
１３０    信号出力部
１３１    第５バッファ
２００    ＤＲＡＭ
３００    ＳＭバス
１０００    メモリモジュール
【図１】
2007042264.tif 000003
【図２】
2007042264.tif 000004
【図３】
2007042264.tif 000005
【図４】
2007042264.tif 000006
【図５】
2007042264.tif 000007
【図６】
2007042264.tif 000008
【図７】
2007042264.tif 000009
【図８】
2007042264.tif 000010
【図９】
2007042264.tif 000011
【図１０】
2007042264.tif 000012