(57)【要約】【課題】セル面積削減を図り、チップ面積を縮小できる半導体集積回路の提供。【解決手段】本発明のセルは、入力信号または出力信号を伝達可能な複数の端子を有し、半導体集積装置を設計するうえでの最小単位となるセルであって、前記複数の端子は、自動配置配線で用いられるセルの電源配線に垂直な方向であるＹ方向に並ぶ配線グリッド上に配置され、かつ前記電源配線に平行な方向であるＸ方向に沿って長い形状、例えば、前記端子の長辺寸法を（Ｘ方向に沿った配線グリッド間隔＋配線幅）とした形状にする。これにより、セル面積削減を図り、チップ面積を縮小する。【選択図】図１
2007043049.tif 000002
【特許請求の範囲】
【請求項１】
入力信号または出力信号を伝達可能な複数の端子を有し、半導体集積装置を設計するうえでの最小単位となるセルであって、
前記複数の端子は、自動配置配線で用いられるセルの電源配線に垂直な方向であるＹ方向に並ぶ配線グリッド上に配置され、かつ前記電源配線に平行な方向であるＸ方向に沿って長い形状を有する、
ことを特徴とするセル。
【請求項２】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、Ｘ方向に沿う配線グリッド間隔以上で前記Ｘ方向に沿う当該セルのセル幅から配線の最小間隔を差し引いた長さ以下である、
ことを特徴とする請求項１記載のセル。
【請求項３】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、（Ｘ方向に沿う配線グリッド間隔＋前記配線幅）以上で前記Ｘ方向に沿う当該セルのセル幅から配線の最小間隔を差し引いた長さ以下である、
ことを特徴とする請求項１記載のセル。
【請求項４】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は（Ｘ方向に沿った配線グリッド間隔＋配線幅）である、
ことを特徴とする請求項１記載のセル。
【請求項５】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、前記Ｘ方向に沿った当該セルのセル幅から配線の最小間隔を差し引いた長さである、
ことを特徴とする請求項１記載のセル。
【請求項６】
当該セルはスタンダードセルである、
ことを特徴とする請求項１記載のセル。
【請求項７】
当該セルはゲートアレイセルである、
ことを特徴とする請求項１記載のセル。
【請求項８】
請求項１のセルと、
前記セルを実装する回路基板と、
を備える、
ことを特徴とする半導体集積回路。
【請求項９】
機能マクロレイアウトを合成するためのスタンダードセルライブラリであって、当該ライブラリは、セル幅が配線グリッド間隔の整数倍の寸法とは相違するスタンダードセルを含む、
スタンダードセルライブラリ。
【請求項１０】
前記スタンダートセルはゲート電極を複数備えており、
前記ゲート電極の幾つかが有するゲートピッチは、前記スタンダードセルの電源配線に平行なＸ方向に沿って設定された前記配線グリッド間隔とは異なる値に設定されており、
前記スタンダードセルの電源配線に平行なＸ方向に沿うセル幅は、前記Ｘ方向に沿う前記配線グリッド間隔とは異なる値に設定された前記ゲート電極のゲートピッチのうちの最小値の整数倍に設定されている、
ことを特徴とする請求項９記載のスタンダードセルライブラリ。
【請求項１１】
スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、
少なくとも一つのスタンダードセルのセル原点のＹ座標を、自動配置配線での隣接配線グリッド間の中点または配線グリッド上に配置し、
前記スタンダードセルのセル原点のＸ座標を、前記隣接配線グリッド間の中点または前記配線グリッド上とは相違する位置に配置する、
ことを特徴とするスタンダードセル配置方法。
【請求項１２】
前記スタンダードセルとして、請求項１のセルを用いる、
ことを特徴とする請求項１１記載のスタンダードセル配置方法。
【請求項１３】
スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、
前記スタンダードセルを仮配置したうえで、
仮配置した前記スタンダードセルのセル原点のＹ座標が、自動配置配線での隣接配線グリッド間の中点または配線グリッド上に位置するとともに、前記セル原点のＸ座標が、前記隣接配線グリッド間の中点または前記配線グリッド上に位置する場合には、
前記セル原点を、当該セル原点を有する前記スタンダードセルが隣接スタンダードセルに当接する位置に移動させる、
ことを特徴とするスタンダードセル配置方法。
【請求項１４】
前記スタンダードセルとして、請求項１のスタンダードセルを用いる、
ことを特徴とする請求項１３記載のスタンダードセル配置方法。
【請求項１５】
スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、
前記スタンダードセルを仮配置したうえで、
仮配置した前記スタンダードセルに、各セル幅が自動配置配線での配線グリッド間隔の整数倍である第１のセル群が含まれる場合には、
前記第１のセル群を、セル幅が必ずしも前記配線グリッド間隔の整数倍でない第２のセル群に置換する、
ことを特徴とするスタンダードセル配置方法。
【請求項１６】
前記第２のセル群として、請求項９のセルライブラリに含まれるものを用いる、
ことを特徴とする請求項１５記載のスタンダードセル配置方法。
【請求項１７】
請求項５のスタンダードセルを配置するステップと、
配置した前記スタンダードセルを、当該スタンダードセルの接続情報に従って仮配線するステップと、
前記スタンダードセルに含まれる端子レイアウトのうち配線に不要な部分を削除するステップと、
を含む、
ことを特徴とするスタンダードセル配置方法。
【請求項１８】
ゲート電極を複数備えたスタンダードセルであって、
当該スタンダードセルの電源配線に平行なＸ方向に沿った当該スタンダードセルのセル幅は、Ｘ方向に並ぶ配線グリット間隔とは異なる数値の整数倍である、
ことを特徴とするスタンダードセル。
【請求項１９】
ゲート電極を複数備えたスタンダードセルであって、
前記ゲート電極の幾つかが有するゲートピッチは、前記スタンダードセルの電源配線に平行なＸ方向に沿って設定された前記配線グリッド間隔とは異なる値に設定されており、
前記スタンダードセルの電源配線に平行なＸ方向に沿ったセル幅は、前記Ｘ方向に沿って設定された前記配線グリッド間隔とは異なる値に設定された前記ゲート電極のゲートピッチのうちの最小値の整数倍に設定されている、
ことを特徴とするスタンダードセル。
【請求項２０】
前記ゲート電極は、ダミーゲート電極を含む、
ことを特徴とする請求項１９記載のスタンダードセル。
【請求項２１】
前記ゲートピッチは全て等しい、
ことを特徴とする請求項１９記載のスタンダードセル。
【請求項２２】
前記ゲート電極の少なくとも一つのゲート長は、他のゲート電極のゲート長と異なる、
ことを特徴とする請求項１９記載のスタンダードセル。
【請求項２３】
入力信号または出力信号を伝達可能な複数の端子をさらに備え、
前記端子は、自動配置配線で用いられるセルの電源配線に垂直な方向であるＹ方向に並ぶ配線グリッド上に配置され、かつ前記電源配線に平行な方向であるＸ方向に沿って長い形状を有する、
ことを特徴とする請求項１９記載のスタンダードセル。
【請求項２４】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、Ｘ方向に沿った配線グリッド間隔以上で前記Ｘ方向に沿った当該スタンダードセルのセル幅から配線の最小間隔を差し引いた長さ以下である、
ことを特徴とする請求項２３記載のスタンダードセル。
【請求項２５】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、（Ｘ方向に沿った配線グリッド間隔＋配線幅）以上で前記Ｘ方向に沿った当該スタンダードセルのセル幅から配線の最小間隔を差し引いた長さ以下である、
ことを特徴とする請求項２３記載のスタンダードセル。
【請求項２６】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は（Ｘ方向配線グリッド間隔＋配線幅）である、
ことを特徴とする請求項２３記載のスタンダードセル。
【請求項２７】
前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、前記Ｘ方向に沿った当該スタンダードセルのセル幅から配線の最小間隔を差し引いた長さである、
ことを特徴とする請求項２３記載のスタンダードセル。
【請求項２８】
請求項１９のスタンダードセルを含む、
ことを特徴とするスタンダードセルライブラリ。
【請求項２９】
請求項１９のスタンダードセルと、
前記スタンダードセルを実装する回路基板と、
を備える、
ことを特徴とする半導体集積回路。
【請求項３０】
スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、
少なくとも一つのスタンダードセルのセル原点のＹ座標を、自動配置配線での隣接グリッド間の中点または配線グリッド上に配置し、
前記スタンダードセルのセル原点のＸ座標を、前記隣接グリッドとは異なるゲートピッチグリッドの中点またはゲートピッチグリッド上に配置する、
ことを特徴とするスタンダードセル配置方法。
【請求項３１】
前記スタンダードセルとして、請求項１９のスタンダードセルを用いる、
ことを特徴とする請求項３０記載のスタンダードセル配置方法。  
【請求項３２】
論理回路の接続情報と、スタンダードセルのレイアウト情報と、前記スタンダードセルの設計規約情報とを記憶装置に記憶させるステップと、
前記記憶装置から設計対象とするスタンダードセルに関する前記情報を読み出すステップと、
読み出した前記情報に基づいて前記スタンダードセルを配置するステップと、
配置した前記スタンダードセルを実配線するステップと、
を含み、
これらのステップを演算回路で実施する、
ことを特徴とするスタンダードセル配置方法。
【請求項３３】
前記スタンダードセルとして、請求項１９のスタンダードセルを用いる、
ことを特徴とする請求項３２のスタンダードセル配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積化、小面積化に対して有効なスタンダードセル、スタンダードセルライブラリおよびスタンダードセル配置方法に関する。
【背景技術】
【０００２】
オングリッド設計の自動配置配線ツールによるＬＳＩのレイアウト設計では、入出力信号を伝達可能なセル端子を、Ｘ方向に並ぶ配線グリッドとＹ方向に並ぶ配線グリッド交点に存在させる必要がある。これを満足させるためには、セル高さをＹ方向に並ぶ配線グリッド間隔の整数倍、セル幅をＸ方向に並ぶ配線グリッド間隔の整数倍にしておく必要がある。そうでなければ、セルを隙間無く密に並べた際に、端子をグリッドの交点に配置できない場合が発生する。なお、ここで、スタンダードセルの電源配線に沿った方向をＸ方向、電源配線に垂直な方向をＹ方向とする。
【０００３】
従来のスタンダードセルの設計方法では、セルを隙間無く密に並べた際に端子が必ずグリッド交点に位置するようにするために、セル高さ、セル幅を配線グリッド間隔の整数倍としている。その上で、自動配置配線ツールは、端子位置が配線グリッド交点にくるようにセルの配置位置を決定している。
【０００４】
図１７は、従来の技術におけるスタンダードセルのレイアウト図である。図１７において、Ｃ４１，Ｃ４２，Ｃ４３はスタンダードセル、Ｔはスタンダードセルにおける入力信号または出力信号を伝達可能な端子、Ｇはゲート電極である。電源配線の方向がＸ方向であるので、ゲート電極Ｇの方向はＹ方向となっている。図１７は、Ｘ方向に沿うセル幅ＬｃがＸ方向配線グリッド間隔Ｌｘの整数倍になっていない状態では、端子Ｔの位置が配線グリッドの交点に配置できないことを示す。
【０００５】
図１７で上側に位置するセルＣ４１，Ｃ４２，Ｃ４３は、セル幅がＸ方向配線グリッド間隔Ｌｘの整数倍になっていない。この例では説明を簡単にするためにセルＣ４１，Ｃ４２，Ｃ４３が同一のセルの場合を挙げている。この場合、セルＣ４１，Ｃ４３の端子Ｔはグリッドの交点に配置されているが、セルＣ４２の端子Ｔはグリッドの交点に配置されない。つまり、自動配置配線時に、セルＣ４２の端子Ｔには接続できない。これを回避するために、図１７の下側に位置するセルＣ５１，Ｃ５２，Ｃ５３のように、セル幅を配線グリッド間隔の整数倍に合わせ込むための領域Ｒ１，Ｒ２，Ｒ３を設けることが一般に行われる。この合わせ込みの結果、セルＣ５１，Ｃ５２，Ｃ５３の各原点Ｏ５１，Ｏ５２，Ｏ５３は、Ｘ、Ｙの両方向に沿って隣接する配線グリッド間の中点に配置される。この結果、全端子Ｔを配線グリッド上に配置することが可能となる（特許文献１参照）。
【０００６】
しかしながら、上記従来技術における合わせ込みのための領域Ｒ１，Ｒ２，Ｒ３は、本来不必要な領域であり、トランジスタ、配線などの回路に必要なデバイスは一切含まれていない。その結果、セル面積が大きくなり、ひいてはチップ面積の縮小を阻害する要因の一つとなる。
【０００７】
また、従来の技術においてはオングリッド設計の自動配置配線ツールのうち自動配置の際には、各セルについては配線グリッドを基準として配置が行われる。したがって、図１７で上側に示すセルＣ４１，Ｃ４２，Ｃ４３のようにセル幅が配線グリッド間隔の整数倍になっていない場合には実際には図１７の上側に示すようにセルを隙間なく配置することはできず、自動配置の際には図１７の下側に示すような配置となる。図１７に示す例ではセルＣ４１，Ｃ４２，Ｃ４３が同一のセルの場合であるので、セルＣ４１，Ｃ４２，Ｃ４３の幅を配置の際に使用する配置グリッドとして自動配置の際にはその配置グリッドを基準として図１７の上側に示すようなセルの配置を得ることも可能である。しかしながら、配置すべきセル群が異なるセルを含み、かつそれらのセル幅がそれぞれ任意のセル幅で設計されるとそのような自動配置をすることもできない。
【０００８】
さらに、プロセスが微細化していくと、ゲート電極のパターンにおいてゲート電極の間隔やゲート長が規則的でない場合には、光近接効果によって最終的に得られるゲート電極の仕上り寸法の精度が低くなってしまう。ゲート電極の仕上がり寸法の精度が低くなると、半導体集積回路の各トランジスタの性能のばらつきが大きくなり、ひいては半導体集積回路の性能のばらつきが大きくなり、歩留まりが低下する。
【０００９】
上記不具合を解消するために、従来からトランジスタ毎にＯＰＣ(Optical Proximity effect Correction)を行うことが広く行われているが、トランジスタ毎にＯＰＣを実施することは処理時間の増大を招く。そのため、従来から各スタンダードセルでゲート電極の間隔やゲート長を規則的にすることによってＯＰＣを各スタンダードセル単体で行うことが行われている（特許文献２参照）。
【００１０】
図１７に示すスタンダードセルに上記従来技術を適用したものが図１８である。図１８において図１７と同じものには同じ記号を付している。図１８で上側に位置するスタンダードセルＣ４１’，Ｃ４２’，Ｃ４３’それぞれのセル枠上にはさらにダミーゲート電極ＤＧが備えられている。これらダミーゲート電極ＤＧは、隣接するスタンダードセル間で共有されている。ゲート電極Ｇおよびダミーゲート電極ＤＧは等間隔に配置されており、それぞれのゲート長は等しい。このことにより、図１８で上側に位置するスタンダードセルＣ４１’，Ｃ４２’，Ｃ４３’では、そのセル内部だけでなく、そのセル間においても、ゲート電極パターン，ゲート長，ゲート間隔（特にゲート電極パターン）は一定となっており、ゲート電極の仕上がり寸法の精度を高くすることができる。
【００１１】
さらに各スタンダードセル単体での状態と、それを隣接して配置した状態とを比較して、ゲート電極のゲート長やゲート間隔のパターンは同一となっており、このことからわかるように、ＯＰＣを各スタンダードセル単体で行うことができる。
【００１２】
なお、ダミーゲート電極ＤＧがない図１７の構成で上側に位置するスタンダードセルＣ４１，Ｃ４２，Ｃ４３でも、ＯＰＣを各スタンダードセル単体で行うことができる。これは、各スタンダードセルのセル枠から最近傍のゲート電極までの距離が一定の場合には、各スタンダードセルのセル枠から最近傍のゲート電極までの距離と、隣接するスタンダードセルのセル枠から最近傍のゲート電極までの距離とを一定にできるためである。
【特許文献１】特開昭６１−４４４４４号
【特許文献２】特開平１０−３２２５３号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述したようにセル幅を配線グリッド間隔の整数倍に合わせ込むための領域Ｒ１，Ｒ２，Ｒ３を設けた場合には、スタンダードセルのセル枠上に備えられたゲート電極を共有することができず、セル枠上のダミーゲートＤＧ同士がデザインルールで許容される最小間隔未満に配置される可能性があり、デザインルールエラーが発生する可能性がある。このようなデザインルールエラーを回避するために、たとえば図１８の構成で下側に位置するダミーゲート電極ＤＧ２のようにゲート長を大きくする等の処理が必要となる。
【００１４】
しかしながらこのような処理を実施すれば、各スタンダードセルに備えられるゲート間隔を一定に保つことができるものの、ゲート長はダミーゲート電極ＤＧ２において不規則な状態となり、ゲート電極の仕上がり寸法の精度は低下する。さらには、各スタンダードセル単体におけるダミーゲート電極ＤＧと、それに隣接するダミーゲート電極ＤＧ２とのゲート長が異なることになり、ＯＰＣを各スタンダードセル単体で行うことができない。これにより、ＯＰＣを半導体集積回路全体で実施しなくてはならなくなる。
【００１５】
なお、ダミーゲート電極ＤＧ，ＤＧ２がない図１７の下側に位置するスタンダードセルＣ５１，Ｃ５２，Ｃ５３でも、スタンダードセルのセル枠からセル内の最近傍のゲートまでの距離を一定とした場合でも、領域Ｒ１,Ｒ２,Ｒ３を設けることによって次の不都合が生じる。すなわち、元々各スタンダードセルのセル枠からセル内の最近傍のゲート電極までの距離を一定としていたにも関わらず、領域Ｒ１,Ｒ２,Ｒ３を設けることによってセル枠位置が変更されることになり、セル枠から最近傍のゲートまでの距離が一定にならず、そのため、ＯＰＣを各スタンダードセル単体で行うことができない。
【００１６】
以上の従来技術の課題を解決するために、本発明は、セル面積削減を図り、チップ面積を縮小できる半導体集積回路を提供することを目的とする。さらに、本発明の他の目的は、プロセスが微細化してもゲート電極の仕上がり寸法の精度を高くすることができ、ＯＰＣを各スタンダードセル単体で行うことができる半導体集積回路の技術を提供することである。
【課題を解決するための手段】
【００１７】
上述した課題を解決するために本発明によるスタンダードセルは、入力信号または出力信号を伝達可能な複数の端子を有し、半導体集積装置を設計するうえでの最小単位となるセルであって、前記複数の端子は、自動配置配線で用いられるセルの電源配線に垂直な方向であるＹ方向に並ぶ配線グリッド上に配置され、かつ前記電源配線に平行な方向であるＸ方向に沿って長い形状を有する。
【００１８】
好ましくは、前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、（Ｘ方向に沿う配線グリッド間隔＋前記配線幅）以上で前記Ｘ方向に沿う当該セルのセル幅から配線の最小間隔を差し引いた長さ以下である。
【００１９】
さらに好ましくは、前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は（Ｘ方向に沿う配線グリッド間隔＋前記配線幅）である。
【００２０】
なお、上述した本発明の各記述には、後述する実施の形態１の説明を参照することが可能である。
【００２１】
これによれば、セル原点の位置につき、そのＹ座標を配線グリッドの中点におくこととした場合、そのＸ座標をどこにおいたとしても、端子を少なくとも１箇所のグリッド交点に配置することが可能となる。すなわち、各セル原点のＸ座標をＸ方向でのグリッド間中点に配置する必要がなくなる。したがって、全端子を配線グリッド上に配置するためにセル内に余分な領域を設ける必要性をなくすことができる。あるいは、セル間に無駄な領域が発生することがなくなる。その結果として、チップサイズを小さくすることができる。
【００２２】
また、前記端子はそのサイズにおいて、短辺寸法が自動配置配線での配線幅であり、長辺寸法が前記Ｘ方向に沿った前記スタンダードセルのセル幅から配線の最小間隔を差し引いた長さとしてもよい。その場合は、スタンダードセル配置方法は、そのスタンダードセルの配置を行うステップと、配置した前記スタンダードセルを接続情報に従って仮配線するステップと、前記スタンダードセルに含まれる端子レイアウトのうち配線に不要な部分を削除するステップとを含むものとなる。なお、ここでの記述には、後述する実施の形態４の説明を参照することが可能である。
【００２３】
これによれば、全端子を配線グリッド上に配置する上で、セル原点のＸ座標をＸ方向でのグリッド間中点に配置する必要がなくなる。したがって、全端子を配線グリッド上に配置するためにセル内に余分な領域を設ける必要性をなくすことができる。あるいは、セル間に無駄な領域が発生することがなくなる。その結果として、チップサイズを小さくすることができる。さらには、端子縮小により配線リソースが増加し、その配線リソースを最大限に活かす状態でスタンダードセルどうしの配線処理を行うことができる。それゆえに、全配線長を短くすることができ、配線容量削減、遅延時間削減、配線リソース増による設計ＴＡＴ（Turn Around Time）の短縮を期待することができる。
【００２４】
本発明では、機能マクロレイアウトを合成するためのスタンダードセルライブラリを、セル幅が配線グリッド間隔の整数倍の寸法とは相違するスタンダードセルを含むものとする。なお、これには、後述する実施の形態２の説明を参照することが可能である。
【００２５】
これによれば、セル配置におけるセル原点のＸ座標を配線グリッド上または隣接グリッド間の中点にする必要がなくなり、最小サイズのスタンダードセルを用いて、隙間なく配置することが可能となり、ロジック部の面積を小さくすることができる。
【００２６】
また、本発明のスタンダードセル配置方法は、スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、少なくとも一つのスタンダードセルのセル原点のＹ座標を、自動配置配線での隣接配線グリッド間の中点または配線グリッド上に配置し、前記スタンダードセルのセル原点のＸ座標を、前記隣接配線グリッド間の中点または前記配線グリッド上とは相違する位置に配置する。
【００２７】
ここで、前記スタンダードセルとしては、上記のいずれかのスタンダードセルを用いるものとする。なお、これには、後述する実施の形態１〜４の説明を参照することが可能である。
【００２８】
これによれば、セルの配置において、セル原点のＸ座標は配線グリッド上または隣接グリッド間の中点でなくてもよく、最小サイズのスタンダードセルを用いて、隙間なく配置することが可能となり、ロジック部の面積を小さくできる。
【００２９】
また、本発明によるスタンダードセル配置方法は、スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、前記スタンダードセルを仮配置したうえで、仮配置した前記スタンダードセルのセル原点のＹ座標が、自動配置配線での隣接配線グリッド間の中点または配線グリッド上に位置するとともに、前記セル原点のＸ座標が、前記隣接配線グリッド間の中点または前記配線グリッド上に位置する場合には、前記セル原点を、当該セル原点を有する前記スタンダードセルが隣接スタンダードセルに当接する位置に移動させる。ここで、前記スタンダードセルとしては、上述した本発明のスタンダードセルを用いることができる。なお、これには、後述する実施の形態３の説明を参照することが可能である。
【００３０】
これによれば、各セル原点のＸ座標をＸ方向でのグリッド間中点に配置する必要がなくなる。そのため、全端子を配線グリッド上に配置するためにセル内に余分な領域を設ける必要がなくなる。あるいは、セル間に無駄な領域が発生しなくなる。その結果として、半導体集積回路の設計上の占有面積をロジック部の面積に反映させることができ、さらには結果としてチップ面積を縮小することができる。
【００３１】
また、本発明によるスタンダードセル配置方法は、スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、前記スタンダードセルを仮配置したうえで、仮配置した前記スタンダードセルに、各セル幅が自動配置配線での配線グリッド間隔の整数倍である第１のセル群が含まれる場合には、前記第１のセル群を、セル幅が必ずしも前記配線グリッド間隔の整数倍でない第２のセル群に置換する。
【００３２】
ここで、前記第２のセル群としては、上述した本発明のセルライブラリに含まれるものを用いることが可能である。この置換方法は、自動配置配線ツールが、セル幅が必ずしも配線グリッドの整数倍でないセルを扱えない場合を想定した方法であって、置換後に移動させることになる。
【００３３】
これによれば、同じ論理回路を実現しつつ、スタンダードセルの面積の総和が小さくなるため、配線リソース増に基づいた設計ＴＡＴの短縮化を期待することができる。
【００３４】
また、本発明によるスタンダードセル配置方法は、自動配置配線での配線幅の短辺寸法と、Ｘ方向に沿ったセル幅から配線の最小間隔を差し引いた長さの長辺寸法をもつスタンダードセルを配置するステップと、配置した前記スタンダードセルを当該スタンダードセルの接続情報に従って仮配線するステップと、前記スタンダードセルに含まれる端子レイアウトのうち配線に不要な部分を削除するステップとを備えるものである。なお、これには、後述する実施の形態４の説明を参照することが可能である。
【００３５】
これによれば、全端子を配線グリッド上に配置する上で、セル原点のＸ座標をＸ方向でのグリッド間中点に配置する必要がなくなる。したがって、全端子を配線グリッド上に配置するためにセル内に余分な領域を設ける必要がなくなる。あるいは、セル間に無駄な領域が発生しなくなる。その結果、チップサイズを小さくすることができるようになる。さらには、端子縮小により配線リソースが増加し、その配線リソースを最大限に活かす状態でスタンダードセルどうしの配線処理を行うことができる。それゆえに、全配線長を短くすることができ、配線容量削減、遅延時間削減、配線リソース増に基づいた設計ＴＡＴの短縮化を期待することができる。
【００３６】
また、本発明によるスタンダードセルは、ゲート電極を複数備えたスタンダードセルであって、当該スタンダードセルの電源配線に平行なＸ方向に沿った当該スタンダードセルのセル幅は、Ｘ方向に並ぶ配線グリット間隔とは異なる数値の整数倍とされている。
【００３７】
また、本発明によるスタンダードセルは、ゲート電極を複数備えたスタンダードセルであって、前記ゲート電極の幾つかが有するゲートピッチは、前記スタンダードセルの電源配線に平行なＸ方向に沿って設定された前記配線グリッド間隔とは異なる値に設定されており、前記スタンダードセルの電源配線に平行なＸ方向に沿ったセル幅は、前記Ｘ方向に沿って設定された前記配線グリッド間隔とは異なる値に設定された前記ゲート電極のゲートピッチのうちの最小値の整数倍に設定されている。
【００３８】
これによれば、セル幅を最小のゲートピッチの整数倍とすることにより、この最小のゲートピッチを基準にして自動配置によってセル間を隙間なく配置することができる。そのため、チップ面積を縮小するとともに、セル間を隙間なく配置することができる。したがって、ゲート電極のパターンを、そのゲート長やゲート間隔ともに規則的なものとすることができる。したがって、ゲート電極の仕上がり寸法の精度を高くすることができるとともに、ＯＰＣを各スタンダードセル単体で行うことができる。
【００３９】
また、本発明によるスタンダードセルは、ゲート電極とダミーゲート電極とをそれぞれ複数備え、スタンダードセルの電源配線に平行なＸ方向のセル幅がＸ方向に並ぶ配線グリッド間隔とは異なる前記ゲート電極および前記ダミーゲート電極のゲートピッチのうちの最小のゲートピッチの整数倍である。
【００４０】
これによれば、セル幅を最小のゲートピッチの整数倍とすることにより、この最小のゲートピッチを基準とすることによって自動配置によってセル間を隙間なく配置することができる。そのため、チップ面積を縮小するとともに、セル間を隙間なく配置することができる。したがって、ゲート電極のパターンはそのゲート長、ゲート間隔ともに規則性を有するものにすることができ、ゲート電極の仕上がり寸法の精度を高くすることができて、ＯＰＣを各スタンダードセル単体で行うことができる。また、ダミーゲート電極を備えることによりゲート長、ゲート間隔の規則性をさらに向上させることができる。これは、ＯＰＣを各スタンダードセル単体で行うことをより容易にすることに大いに寄与する。
【００４１】
なお、上記スタンダードセルのゲートピッチは全て等しいのが好ましい。そうすれば、ゲート電極のパターンはそのゲートピッチを完全に規則性を有するものとすることができ、ゲート電極の仕上がり寸法の精度をさらに高くすることができる。
【００４２】
また、上記スタンダードセルのゲート電極の少なくとも一つのゲート長は他と異なるのが好ましい。そうすれば、ゲート電極のパターンの一部について規則性をなくすことにより、スタンダードセルの設計自由度を確保しつつ、チップ面積の縮小、ゲート電極の仕上がり寸法の精度向上、ＯＰＣを各スタンダードセル単体で行うことができる。
【００４３】
また、入力信号または出力信号を伝達可能な複数の端子をさらに備え、前記端子は、自動配置配線で用いられるセルの電源配線に垂直な方向であるＹ方向に並ぶ配線グリッド上に配置され、かつ前記電源配線に平行な方向であるＸ方向に沿って長い形状を有するのが好ましい。
【００４４】
なお、さらには、前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、Ｘ方向に沿った配線グリッド間隔以上で前記Ｘ方向に沿った当該スタンダードセルのセル幅から配線の最小間隔を差し引いた長さ以下であるのが好ましい。
【００４５】
さらには、前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は、（Ｘ方向に沿った配線グリッド間隔＋配線幅）以上で前記Ｘ方向に沿った当該スタンダードセルのセル幅から配線の最小間隔を差し引いた長さ以下であるのが好ましい。
【００４６】
この場合、さらには、前記端子の短辺寸法は自動配置配線での配線幅であり、前記端子の長辺寸法は（Ｘ方向配線グリッド間隔＋配線幅）であるのが好ましい。
【００４７】
これによれば、チップ面積の縮小、ゲート電極の仕上がり寸法の精度向上、ＯＰＣを各スタンダードセル単体で行うことができる、といった効果に加えて、次の効果がある。すなわち、セル原点のＹ座標を配線グリッドの中点におけば、セル原点のＸ座標をどこにおいたとしても、端子を少なくとも１箇所のグリッド交点に配置することが可能となる。すなわち、各セル原点のＸ座標をＸ方向でのグリッド間中点に配置する必要がなくなる。したがって、全端子を配線グリッド上に配置するためにセル内に余分な領域を設ける必要がなくなる。あるいは、セル間に無駄な領域が発生することがなくなる。そのため、チップサイズを小さくすることができる。
【００４８】
本発明では、このようなスタンダードセルを含んでスタンダードセルライブラリを構成してもよい。そうすれば、半導体集積回路の設計を行ううえで、チップ面積の縮小、ゲート電極の仕上がり寸法の精度向上、各スタンダードセル単体でのＯＰＣの実施を実現することができる。
【００４９】
また、本発明では、このようなスタンダードセルを含んで半導体集積回路を構成してもよい。そうすれば、チップ面積の縮小、ゲート電極の仕上がり寸法の精度向上、ＯＰＣを各スタンダードセル単体で行うことができる半導体集積回路を得ることができる。
【００５０】
また、本発明のスタンダードセル配置方法は、スタンダードセルを用いて機能マクロレイアウトを合成する設計手法であって、少なくとも一つのスタンダードセルのセル原点のＹ座標を、自動配置配線での隣接グリッド間の中点または配線グリッド上に配置し、前記スタンダードセルのセル原点のＸ座標を、前記隣接グリッドとは異なるゲートピッチグリッドの中点またはゲートピッチグリッド上に配置する。ここで、前記スタンダードセルとしては、上述したいずれかのスタンダードセルを用いることができる。
【００５１】
これによれば、セルの配置において、セル原点のＸ座標はゲートピッチを基準として配置することができる。そのため、チップ面積を縮小化することができるとともに、セル間を隙間なく配置することができる。したがって、ゲート電極のパターンを、そのゲート長、ゲート間隔ともに規則性のあるものとすることができる。したがって、ゲート電極の仕上がり寸法の精度を高くすることができ、ＯＰＣを各スタンダードセル単体で行うことができる。
【発明の効果】
【００５２】
以上説明したように、本発明によれば、全端子を配線グリッド上に配置するためにセル内に余分な領域を設ける必要がなくなる。あるいは、セル間に無駄な領域が発生しなくなる。その結果、チップサイズを小さくすることができる。
【００５３】
さらには、ゲート電極のパターンを規則性のあるものとすることができるため、プロセスが微細化してもゲート電極の仕上がり寸法の精度を高くすることができ、ＯＰＣを各スタンダードセル単体で行うことができる。
【発明を実施するための最良の形態】
【００５４】
以下、本発明にかかわるスタンダードセル配置方法の実施の形態を図面を参照して詳細に説明する。
【００５５】
（実施の形態１）
図１は、本発明の実施の形態１におけるスタンダードセルのレイアウト図である。ここで、スタンダードセルの電源配線に沿った方向をＸ方向、電源配線Ｓに対して垂直な方向をＹ方向とする。なお、図例の電源配線Ｓはその一例であって電源配線Ｓはこのような位置に限定されない。
【００５６】
図１において、ｘ１〜ｘ１３は自動配置配線で用いられるＸ方向に並ぶ配線グリッド、ｙ１〜ｙ８はＹ方向に並ぶ配線グリッド、Ｃ１，Ｃ２，Ｃ３はスタンダードセル、Ｏ１，Ｏ２，Ｏ３はＣ１，Ｃ２，Ｃ３の原点、ＴはスタンダードセルＣｉ（ｉ＝１，２…）の入力信号または出力信号を伝達可能な端子、Ｇはゲート電極である。
【００５７】
自動配置配線ツールは、セル、ブロックの配置と端子間の配線経路を決定する自動設計処理ツールである。自動設計処理ツールは、コンピュータでその演算処理が実行されるプログラムから構成されており、予めコンピュータにインストールされたうえで使用される。
【００５８】
このような自動配置配線ツールを用いることで、Ｘ方向、Ｙ方向の配線グリッド上に最小配線幅で配線することが可能となる。配線される配線グリッドどうしは、Ｘ方向にＬｘの等間隔、Ｙ方向にＬｙの等間隔に配置される。Ｘ方向での配線とＹ方向での配線とは、基本的に別の配線層を使用し、異なる配線層間は層間接続により接続される。
【００５９】
端子Ｔを構成する配線は、Ｘ方向に沿って横長の矩形形状（長方形）を有する。端子Ｔの短辺寸法は、自動配置配線での配線幅Ｗとなっている。また、長辺寸法は、（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）以上となっている。
【００６０】
自動配置配線ツールを用いて端子Ｔに配線接続を行うためには、端子Ｔはグリッド交点（配線グリッドの交点）を含まなければならない（黒丸●参照）。実施の形態１では、端子Ｔを横長（Ｘ方向に長い）矩形状とし、Ｙ方向に並ぶ配線グリッドｙｉ（ｉ＝１，２…）上に配置している。
【００６１】
実施の形態１とは逆に、図３に示すように、端子Ｔを構成する配線をＹ方向に縦長（Ｙ方向に長い）矩形状にした場合、楕円で囲んだ部分のように、グリッド交点に配置されない端子Ｔが存在する。これは、従来技術の図１７と同じ状況である。
【００６２】
実施の形態１のように、端子Ｔの長辺寸法を（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）とした横長矩形状とすることで、図２の端子Ｔ１１，Ｔ１７に例示されるように、端子Ｔは、配線グリッドの交点と最大２箇所で交差する。さらには、端子Ｔ１１，Ｔ１７の状態からＸ方向にずれた場合でも、端子Ｔ１２〜Ｔ１６に例示されるように、少なくとも１個のグリッド交点と交差する。
【００６３】
実施の形態１によれば、セル配置位置をＹ方向では限定するものの、Ｘ方向では任意位置としても、少なくとも１箇所の配線グリッド交点に端子Ｔを配置することができる。したがって、全端子Ｔを配線グリッド上に配置するために、図１７の従来技術のセルＣ５１，Ｃ５２，Ｃ５３に示すように、各セル原点をＸ方向でのグリッド間中点に配置する必要がなくなる。つまり、全端子Ｔを配線グリッド上に配置するための余分な領域Ｒ１，Ｒ２，Ｒ３をセル内に設ける必要がなくなる。あるいは、セル間に無駄な領域Ｒ１，Ｒ２，Ｒ３が発生することがなくなる。以上の結果として、チップサイズを小さくすることができるようになる。
【００６４】
なお、端子Ｔを構成する配線の長辺寸法の上限値は、実質上、Ｘ方向に沿うセルＣのセル幅から配線の最小間隔を差し引いた長さ以下となる。また、上述したように、面積効率からみて、端子Ｔを構成する配線の長辺寸法は、（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）とするのが好ましい。しかしながら、（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）の値は、端子Ｔを構成する配線の長辺寸法の下限値として見なしてもよい。
【００６５】
以上説明した実施の形態１では、ロジックブロックを合成して設計する際のスタンダードセルにおいて本発明を実施した。しかしながら、実施の形態１では、ゲートピッチが予め設定されているゲートアレイセルにおいても同様に実施することができる。この場合、ゲートアレイセルの端子形状を上述したスタンダードセルの端子形状と同様にすればよく、図面上の構成は全く変わらない。そうすれば、スタンダードセルの場合と同様のセル面積縮小効果が得られる。あるいは、ゲートアレイセルのゲートピッチまで配線グリットを拡大することによるブロック面積の増大を抑えることができる。
【００６６】
ここで、図１は、実施の形態１で説明したセルを用いて設計された半導体集積回路の一部でもある。上述のセルを使用することで、集積回路の小面積化が実現できることはいうまでもない。
【００６７】
なお、図４に示すように、実施の形態１では、必ずしもセル幅がＬｘの整数倍でないセルの原点を隣接するＸ方向配線グリッド間の中点に配置する必要性は必ずしもない。図４に示す構成としても上述した実施の形態１と同様の効果を得ることができる。
【００６８】
（実施の形態２）
図５は、本発明の実施の形態２におけるスタンダードセルの自動配置配線方法の処理フローを表わす。
【００６９】
この自動配置配線方法を実行する自動配置配線装置は、論理回路の接続情報を外部から獲得する接続情報入力手段と、論理回路の設計規約を外部から獲得する設計規約入力手段と、スタンダードセルのレイアウト情報を外部から獲得するレイアウト情報入力手段と、獲得した接続情報に基づいて各セル群を仮配置する仮配置手段と、仮配置した各セル群を面積小になるように再配置する再配置手段とを備える。このような構成を有する自動配置配線装置は複数のスタンダードセルを含む状態で論理回路を配置配線する。
【００７０】
まず、予め、複数のスタンダードセルどうしを互いに接続するための論理回路の回路接続情報、自動配置配線を行う際に必要となる設計規約、および各スタンダードセルのレイアウトデータを図示しない記憶装置に格納しておく。ここで記憶装置に格納されるレイアウト情報は、セルＣ２１，Ｃ２２，Ｃ２３として、実施の形態１で説明した構造を有するセルのレイアウト情報である。
【００７１】
そのうえで、自動配置配線装置は、データ読み込み工程Ｓ１において、上述した回路接続情報、設計規約、および各スタンダードセルのレイアウトデータを記憶装置から読み出す。
【００７２】
次に、自動配置配線装置は、仮配置工程Ｓ２において、図６に示すように、第１のスタンダードセルＣ２１，Ｃ２２，Ｃ２３の原点Ｏ２１，Ｏ２２，Ｏ２３がＸ方向の隣接配線グリッド間の中点およびＹ方向の隣接配線グリッド間の中点に位置するように、回路接続情報に基づいてセルＣ２１，Ｃ２２，Ｃ２３を仮配置する。ここで第１のスタンダードセルＣ２１，Ｃ２２，Ｃ２３とは、実施の形態１で説明した構造を有するセルであって、各セル幅が必ずしも自動配置配線での配線グリッド間隔の整数倍ではないセルのことである。
【００７３】
次いで、自動配置配線装置は、再配置工程Ｓ３において、まず、仮配置したスタンダードセルのセル原点のＹ座標が、自動配置配線での隣接配線グリッド間の中点または配線グリッド上に位置するとともに、セル原点のＸ座標が、隣接配線グリッド間の中点または前記配線グリッド上に位置するセルを抽出する。図６の例では、セルＣ２１，Ｃ２２，Ｃ２３が抽出される。
【００７４】
次いで、自動配置配線装置は、再配置工程Ｓ３において、抽出したセルＣ２１，Ｃ２２，Ｃ２３を、隣接する余分な領域Ｒ２１,Ｒ２２,Ｒ２３をなくすようにＸ方向に移動して互いのセル枠が当接してロジック部の面積が小さくなるように、セルＣ２１，Ｃ２２，Ｃ２３を再配置する。
【００７５】
その後、自動置配線装置は、実配線処理工程Ｓ４において、それぞれ配置されたセルＣ２１，Ｃ２２，Ｃ２３どうしの配線処理を行う。
【００７６】
再配置工程Ｓ３を実行することで、仮配置工程Ｓ２での領域Ｒ２１，Ｒ２２（斜線部）を省略することができ、ロジック面積を小さくし、ひいては、チップサイズを小さくすることができるようになる。
【００７７】
（実施の形態３）
図７は、本発明の実施の形態３におけるスタンダードセルの自動配置配線方法の処理フローを表わす。
【００７８】
この自動配置配線方法を実行する自動配置配線装置は、論理回路の接続情報を外部から獲得する接続情報入力手段と、論理回路の設計規約を外部から獲得する設計規約入力手段と、スタンダードセルのレイアウト情報を外部から獲得するレイアウト情報入力手段と、獲得した接続情報に基づいて各セル群を配置する配置手段と、各セルの端子を接続する配線の仮配線を行う仮配線処理手段と、端子を形成する端子形状処理手段と、実配線処理手段とを備える。
【００７９】
まず、予め、複数のスタンダードセルどうしを互いに接続するための論理回路の回路接続情報、自動配置配線を行う際に必要となる設計規約、および各スタンダードセルのレイアウトデータを図示しない記憶装置に格納しておく。ここで記憶装置に格納されるレイアウト情報は、セルＣ１１，Ｃ１２，Ｃ１３として、実施の形態１で説明した構造を有するセルのレイアウト情報に基本的に類似した構造を有するレイアウト情報であるが、その詳細については次に説明する。
【００８０】
そのうえで、自動配置配線装置は、データ読み込み工程Ｓ１１において、複数のセルどうしを互いに接続するための論理回路の回路接続情報、自動配置配線を行う際に必要な設計規約、および各セルのレイアウトデータを記憶装置から読み出す。このとき読み出されるレイアウトデータは、上述したように基本的には、実施の形態１で説明した構造を有するものの、図８に示すように、端子Ｔの長辺寸法はＸ方向に沿ったセル幅から配線の最小間隔を差し引いた長さに設定されている。なお、端子Ｔの長辺寸法は後の工程で短縮される。また、セル幅は、必ずしも自動配置配線での配線グリッド間隔の整数倍ではない。
【００８１】
次に、自動配置配線装置は、スタンダードセルの配置工程Ｓ１２において、セル原点Ｏ３１，Ｏ３２，Ｏ３３がＹ方向の隣接配線グリッド間の中点に位置するように、回路接続情報に基づいてセルＣ３１，Ｃ３２，Ｃ３３を配置する。
【００８２】
次いで、自動配置配線装置は、仮配線処理工程Ｓ１３において、回路接続情報に基づいて複数の端子Ｔを配線で接続する。このとき、端子Ｔの形状がＸ方向に長細いので、仮配線する際に自由度が上がり、全配線長を短くすることができる。
【００８３】
その後、自動配置配線装置は、端子形状処理工程Ｓ１４において、有効な接続にとって必要な端子形状寸法を自動で認識し、端子Ｔにおいて不要な部分を削除し、端子形状の縮小を行う。
【００８４】
最後に、自動配置配線装置は、実配線処理工程Ｓ１５において、スタンダードセルどうしの配線処理を行う。端子形状処理工程Ｓ１４での端子縮小により配線リソースが増加しているので、その配線リソースを最大限に活かす状態でスタンダードセルどうしの配線処理を行う。
【００８５】
上記の工程Ｓ１１〜Ｓ１５を実行することで、結果として全配線長を短くすることができ、配線容量削減、遅延時間削減、配線リソース増による設計ＴＡＴの短縮を実現できる。
【００８６】
また、全端子Ｔを配線グリッド上に配置するために、図１７の従来技術のセルＣ５１，Ｃ５２，Ｃ５３のように各セル原点をＸ方向でのグリッド間中点に配置する必要がなくなる。つまり、全端子Ｔを配線グリッド上に配置するための領域Ｒ１，Ｒ２，Ｒ３をセル内に設ける必要がなくなる。あるいは、セル間に領域Ｒ１，Ｒ２，Ｒ３が発生しなくなる。以上の結果として、チップサイズを小さくすることができる。
【００８７】
（実施の形態４）
図９は、本発明の実施の形態４におけるスタンダードセルの自動配置配線方法の処理フローを表わす。
【００８８】
この自動配置配線方法を実行する自動配置配線装置は、論理回路の接続情報を外部から獲得する接続情報入力手段と、論理回路の設計規約を外部から獲得する設計規約入力手段と、セル幅が配線グリッド間隔の整数倍であるスタンダードセルライブラリのレイアウト情報およびセル幅が必ずしも配線グリッド間隔の整数倍でないスタンダードセルライブラリのレイアウト情報を外部から獲得するレイアウト情報入力手段と、セル幅が配線グリッド間隔の整数倍であるスタンダードセルライブラリのセルを上記接続情報に基づいて配置する配置手段と、配置された各セルをセル幅が必ずしも配線グリッド間隔の整数倍ではないスタンダードセルライブラリの同じ論理のセルに置換するセル置換手段と、セル配置面積を圧縮するために各セルを再配置する再配置手段と、再配置されたセル同士を上記接続情報に基づいて配線により接続する実配線処理手段とを備える。
【００８９】
なお、セル幅が配線グリッド間隔の整数倍であるスタンダードセルのグループを、以下第１のセル群といい、セル幅が必ずしも配線グリッド間隔の整数倍でないスタンダードセルのグループを第２のセル群という。
【００９０】
まず、予め、複数のスタンダードセルどうしを互いに接続するための論理回路の回路接続情報、自動配置配線を行う際に必要となる設計規約、および各スタンダードセルのレイアウトデータを図示しない記憶装置に格納しておく。ここで記憶装置に格納されるレイアウト情報は、セルＣ１１，Ｃ１２，Ｃ１３として、実施の形態１で説明した構造を有するセルのレイアウト情報に基本的に類似した構造を有するレイアウト情報である。ただし、このレイアウト情報は、第１のセル群のレイアウト情報と、第２のセル群のレイアウト情報とを含む。
【００９１】
そのうえで、自動配置配線装置は、データ読み込み工程Ｓ２１において、複数のスタンダードセルどうしを互いに接続するための論理回路の回路接続情報、自動配置配線を行う際に必要な設計規約、第１のセル群のレイアウトデータ、および第２のセル群のレイアウトデータを記憶装置から読み出す。
【００９２】
次に、自動配置配線装置は、仮配置工程Ｓ２２においては、図１０に示すように、レイアウト情報を読み出した第１のセルＣｂ１１，Ｃｂ１２，Ｃｂ１３を、その原点Ｏｂ１１，Ｏｂ１２，Ｏｂ１３がＸ方向の隣接配線グリッド間の中点およびＹ方向の隣接配線グリッド間の中点に位置するように、回路接続情報に基づいて仮配置する。
【００９３】
次に、セル置換工程Ｓ２３においては、第１のセルＣｂ１１，Ｃｂ１２，Ｃｂ１３を、それぞれ同じ論理で、第２のセルＣｂ２１，Ｃｂ２２，Ｃｂ２３に置換する。このとき、第２のセルＣｂ２１，Ｃｂ２２，Ｃｂ２３の原点Ｏｂ２１，Ｏｂ２２，Ｏｂ２３を、セルＣｂ１１，Ｃｂ１２，Ｃｂ１３の原点Ｏｂ１１，Ｏｂ１２，Ｏｂ１３と同一の座標にする。
【００９４】
次いで、再配置工程Ｓ２４においては、トータルのセル配置面積が小さくなるように、第２のセルＣｂ２１，Ｃｂ２２，Ｃｂ２３をＸ方向に移動させる再配置を行なう。その移動量は、隣接するセル同士のセル枠が接するところを最大とする。
【００９５】
その後、実配線処理工程Ｓ２５においては、回路接続情報に基づき、再配置された第２のセルＣｂ２１，Ｃｂ２２，Ｃｂ２３同士の配線処理を行う。
【００９６】
以上のようなフローにより、セル幅が必ずしも配線グリッド間隔の整数倍でない第２のセルを直接扱えない自動配置配線ツールにおいても、図１０に示される領域Ｒｂ２１，Ｒｂ２２（斜線部）を省略することができる。そのため、スタンダードセルで構成されるロジック面積を小さくし、ひいては、チップサイズを小さくすることができる。
【００９７】
（実施の形態５）
図１１は、本発明の実施の形態５におけるスタンダードセルのレイアウト図である。ここで、スタンダードセルの電源配線に沿った方向をＸ方向、電源配線Ｓに対して垂直な方向をＹ方向とする。なお、図例の電源配線Ｓはその一例であって電源配線Ｓはこのような位置に限定されない。
【００９８】
図１１において、ｘ１〜ｘ１３は自動配置配線で用いられる、Ｙ方向に平行に配置されて互いにＸ方向に並ぶ配線グリッド、ｙ１〜ｙ８はＸ方向に平行に配置されて互いにＹ方向に並ぶ配線グリッド、ｇｘ１〜ｇｘ１０は自動配置配線に用いられるＹ方向に平行に配置されて互いにＸ方向に並ぶゲートピッチのグリッド、Ｃ６１，Ｃ６２，Ｃ６３はスタンダードセル、Ｏ６１，Ｏ６２，Ｏ６３はスタンダードセルＣ６１，Ｃ６２，Ｃ６３の原点、ＴはスタンダードセルＣｉ（ｉ＝１，２…）における入力信号または出力信号を伝達可能な端子、Ｇはゲート電極、ＤＧはダミーゲート電極である。
【００９９】
さらにスタンダードセルＣ６１，Ｃ６２，Ｃ６３においては、ゲート電極Ｇ，ダミーゲート電極ＤＧのゲート長、ゲート間隔は互いに一定となっており、かつ各スタンダードセルＣ６１，Ｃ６２，Ｃ６３のＸ方向のセル幅はゲートピッチＧｘ（ゲートピッチはゲート長にゲート間隔を足した値）の最小値の整数倍となっている（図１１においては、スタンダードセルＣ６１，Ｃ６２，Ｃ６３のセル幅はＧｘの３倍となっている）。
【０１００】
自動配置配線ツールは、セル、ブロックの配置と端子間の配線経路を決定する自動設計処理ツールである。自動配置配線ツールは、上述した各実施の形態とその構成は同一である。
【０１０１】
自動配置配線ツールの配置の際においては、各セルのＸ方向のセル幅がゲートピッチＧｘの整数倍となっているため、各セルのＸ方向の配置をゲートピッチのグリッドの位置に配置することができる。
【０１０２】
自動配置配線ツールを用いることで、Ｘ方向、Ｙ方向の配線グリッド上に最小配線幅で配線を配置することができる。配線グリッドは、Ｘ方向にゲートピッチＧｘとは異なるＬｘの等間隔、Ｙ方向にＬｙの等間隔となっている。Ｘ方向での配線とＹ方向での配線とは、基本的に別の配線層を使用し、異なる配線層間は層間接続により接続される。
【０１０３】
端子Ｔを構成する配線は、Ｘ方向に沿って横長の矩形形状（長方形）を有する。端子Ｔの短辺寸法は、自動配置配線での配線幅Ｗとなっている。また、長辺寸法は、（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）以上となっている。
【０１０４】
自動配置配線ツールを用いて端子Ｔに配線接続を行うためには、端子Ｔはグリッド交点（配線グリッドの交点）を含まなければならない（黒丸●参照）。実施の形態６では、端子Ｔを横長（Ｘ方向に長い）矩形状とし、Ｙ方向に並ぶ配線グリッドｙｉ（ｉ＝１，２…）に配置している。
【０１０５】
実施の形態６とは逆に、図１３に示すように、端子Ｔを構成する配線をＹ方向に縦長（Ｙ方向に長い）矩形状にした場合、楕円で囲んだ部分のように、グリッド交点に配置されない端子Ｔが存在する。これは、従来技術の図１７と同じ状況である。
【０１０６】
実施の形態６のように、端子Ｔの長辺寸法を（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）とした横長矩形状とすることで、図１２の端子Ｔ１１，Ｔ１７に例示されるように、端子Ｔは、配線グリッド交点と最大２箇所で交差する。さらには、端子Ｔ１１，Ｔ１７の状態からＸ方向にずれた場合でも、端子Ｔ１２〜Ｔ１６に例示されるように、少なくとも１個のグリッド交点と交差する。
【０１０７】
実施の形態６によれば、セル配置位置をＹ方向では限定するものの、Ｘ方向では配線グリッドＬｘと異なるゲートピッチＧｘの整数倍の位置としても、少なくとも１箇所の配線グリッド交点に端子Ｔを配置することができる。したがって、全端子Ｔを配線グリッド上に配置するために、図１９の従来技術のセルＣ５１，Ｃ５２，Ｃ５３に示すように、各セル原点をＸ方向でのグリッド間中点に配置する必要がなくなる。つまり、全端子Ｔを配線グリッド上に配置するための余分な領域Ｒ１，Ｒ２，Ｒ３をセル内に設ける必要がなくなる。あるいは、セル間に無駄な領域Ｒ１，Ｒ２，Ｒ３が発生することがなくなる。以上の結果として、チップサイズを小さくすることができるようになる。
【０１０８】
さらには、スタンダードセルＣ６１，Ｃ６２，Ｃ６３の内部だけでなく、これらスタンダードセルＣ６１，Ｃ６２，Ｃ６３どうしを比較しても、そのゲート電極、ダミーゲート電極のパターンはゲート長、ゲート間隔ともに同一となっている。これにより、ゲート電極の仕上がり寸法の精度を高くすることができる。さらに各スタンダードセル単体で見た場合と、それを隣接して配置した状態とではゲート電極、ダミーゲート電極のゲート長、ゲート間隔のパターンが同一となっており、ＯＰＣを各スタンダードセル単体で行うことができる。
【０１０９】
なお、端子Ｔを構成する配線の長辺寸法の上限値は、実質上、Ｘ方向に沿うセルＣのセル幅から配線の最小間隔を差し引いた長さ以下となる。また、上述したように、面積効率からみて、端子Ｔを構成する配線の長辺寸法は、（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）とするのが好ましい。しかしながら、（Ｘ方向グリッド間隔Ｌｘ＋配線幅Ｗ）の値は、端子Ｔを構成する配線の長辺寸法の下限値として見なしてもよい。
【０１１０】
以上説明した実施の形態５では、ロジックブロックを合成して設計する際のスタンダードセルにおいて本発明を実施した。しかしながら、実施の形態６では、ゲートピッチが予め設定されているゲートアレイセルにおいても同様に実施することができる。この場合、ゲートアレイセルの端子形状を上述したスタンダードセルの端子形状と同様にすればよい。そうすれば、スタンダードセルの場合と同様のセル面積縮小効果が得られる。あるいは、ゲートアレイセルのゲートピッチまで配線グリットを拡大することに起因して生じるブロック面積の増大を抑えることができる。
【０１１１】
なお、実施の形態５においては、ゲート電極、ダミーゲート電極は全て同一のゲート長であるとしたが、同一である必要はない。図１４にゲート電極、ダミーゲート電極の一部のゲート長が同一でないスタンダードセルの例を示す。
【０１１２】
図１４において、Ｃ８１はスタンダードセルである。スタンダードセルＣ８１内にはゲート電極Ｇと、ダミーゲート電極ＤＧと、さらにはゲート長がゲート電極Ｇ、ダミーゲート電極ＤＧとは異なるゲート電極Ｇ２が二つ設けられており、スタンダードセルＣ８１のＸ方向のセル幅はゲートピッチＧｘの整数倍となるように、ゲート電極Ｇ２の幅が設定されている。なお、図１４においては、スタンダードセルＣ８１のセル幅はゲートピッチＧｘの９倍となっている。ここで、Ｇ２の幅をこのように設定するのは、一般的に用いられる自動配置配線ツールで配置を行う際において、各セルのＸ方向のセル幅がゲートピッチＧｘの整数倍となっている方が各セルのセル幅が任意の値を取る場合に比べて処理速度が速いと予想されるためであり、必ずしもこのようにゲート電極Ｇ２の幅を設定する必要はない。なお、説明を簡単にするため、図１４では端子を記載していない。
【０１１３】
このようにゲート長の異なるゲート電極を有するスタンダードセルを含む場合でも、前述したように端子の長辺寸法を（Ｘ方向グリット間隔Ｌｘ＋配線幅Ｗ）とする横長矩形状とすることで、端子が少なくとも１個の配線グリット交点と交差するようにしておけば、Ｘ方向のセル配置を自由に設定することができ、セル間に余分な領域が発生することはない。
【０１１４】
また、自動配置配線ツールの処理速度を考慮して、各セルのＸ方向のセル幅がゲートピッチＧｘの整数倍となるように設定した場合でも同様にセル間に余分な領域が発生することはない。また、ゲート電極、ダミーゲート電極のパターンはゲート長、ゲート間隔において、不均一な部分をスタンダードセル内に持つことができるため、スタンダードセルの設計の自由度が向上する。また、ＯＰＣを各スタンダードセル単体で行うことができる効果については他の実施の形態と同様、実施の形態６でも得られる。
【０１１５】
以上の説明では、ゲート長が同一ではなく互いに異なるゲート電極を設ける場合について説明したが、ゲート長が異なるダミーゲート電極を設ける場合や、ゲート間隔が異なるゲート電極やダミーゲート電極を設けるセル構成においても同様に実施の形態５を実施することができる。
【０１１６】
なお、実施の形態５においては、ダミーゲート電極ＤＧを設けることを前提して説明したが、次の構成において実施の形態５を実施してもその効果を同様に得ることができる。その構成とは、ダミーゲート電極ＤＧを設けない構成において、さらに各スタンダードセルのセル枠からの最近傍のゲート電極までの距離を一定にする構成である。この構成においても、各スタンダードセルのセル枠から最近傍のゲート電極までの距離と、そのスタンダードセルに隣接する他のスタンダードセルのセル枠から最近傍のゲート電極までの距離とは一定になる。そのため、このような構成においても、ＯＰＣを各スタンダードセル単体で行うことができるという実施の形態５の効果を同様に得ることができる。
【０１１７】
例えば、前述した図１１の構成においてダミーゲート電極ＤＧを設けない構成であっても、各スタンダードセルＣ６１，Ｃ６２，Ｃ６３のセル枠から、各スタンダードセルの端部に位置するゲート電極ＧまでのＸ方向の距離は（Ｇｘ−ゲート長／２）であって一定であり、また、各スタンダードセルの端部に位置するゲート電極Ｇから、隣接するスタンダードセルの端部に位置するゲート電極ＧまでのＸ方向の距離は（２Ｇｘ−ゲート長）であって一定である。
【０１１８】
（実施の形態６）
図１５は、本発明の実施の形態６におけるスタンダードセルの自動配置配線方法の処理フローを表わしている。
【０１１９】
この自動配置配線方法を実行する自動配置配線装置は、論理回路の接続情報を入力する接続情報入力手段と、設計規約入力手段と、スタンダードセルのレイアウト情報入力手段と、各セル群を接続情報に基づいて配置する配置手段とを備えている。このような構成を有する自動配置配線装置は複数のスタンダードセルを含む状態で論理回路を配置配線する。
【０１２０】
まず、予め、複数のスタンダードセルどうしを互いに接続するための論理回路の回路接続情報、自動配置配線を行う際に必要となる設計規約、および各スタンダードセルのレイアウトデータを図示しない記憶装置に格納しておく。ここで記憶装置に格納されるレイアウト情報は、セルＣ２１，Ｃ２２，Ｃ２３として、実施の形態５で説明した構造を有するセルのレイアウト情報である。
【０１２１】
そのうえで、自動配置配線装置は、データ読み込み工程Ｓ３１において、上述した論理回路の回路接続情報、設計規約、および各スタンダードセルのレイアウトデータを記憶装置から読み出す。
【０１２２】
次に、自動配置配線装置は、配置工程Ｓ３２において、回路接続情報に基づいてセルＣ９１，Ｃ９２，Ｃ９３を配置する。ここで、セルＣ９１，Ｃ９２，Ｃ９３は、図１６に示すように、Ｘ方向にはセル幅を規定するゲートピッチＧｘの整数倍のグリッド位置に、Ｙ方向にはＹ方向の隣接配線グリッド間の中点に位置するように配置される。
【０１２３】
その後、自動配置配線装置は、実配線処理工程Ｓ３３において、配置したセルＣ９１，Ｃ９２，Ｃ９３どうしの配線処理を行う。
【０１２４】
実施の形態６では、配置工程Ｓ３２で実施するセル配置において、各セルをＸ方向にはセル幅を規定するゲートピッチＧｘの整数倍のグリッド位置に配置することで配置面積を小さくして、チップサイズを小さくすることができる。
【０１２５】
さらには、実施の形態６では、スタンダードセルとして実施の形態１や実施の形態５で説明したスタンダードセルを使用している。これにより、配置されたスタンダードセルＣ９１，Ｃ９２，Ｃ９３のゲート電極のパターンはゲート長、ゲート間隔ともに一定となっており、ゲート電極の仕上がり寸法の精度を高くすることができる。このようなゲート電極の仕上がり精度の向上は、スタンダードセルＣ９１，Ｃ９２，Ｃ９３内だけでなく、スタンダードセルの間においても得られる。
【０１２６】
さらに各スタンダードセル単体で見た場合と、それを隣接して配置した状態とではゲート電極のゲート長、ゲート間隔のパターンが同一となるため、ＯＰＣを各スタンダードセル単体で行うことができる。
【０１２７】
なお、実施の形態６に示すスタンダードセルの自動配置配線方法は、データ読み込み工程Ｓ２１、配置工程Ｓ２２、実配線処理工程Ｓ２３などをＣＰＵなどにおいて演算処理を行わせることで実現できる。そうすれば、設計者はキーボードなどを使用して設計規約等を記憶装置に入力して記憶させたうえで、設計途中においては、モニター画面などを通じて設計の途中段階のデータの確認や、配線処理後のデータの確認などをすることができる。このようにして本実施形態はハードウェア上で実現することができる。
【産業上の利用可能性】
【０１２８】
このように本発明は、配線長を短く設計できて、チップの小面積化に対して有効である。さらには、電源降下の低減による遅延時間の短縮化、ばらつき削減などにおいて有効である。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施の形態１におけるスタンダードセルのレイアウト図である。
【図２】本発明の実施の形態１における端子位置の説明図である。
【図３】本発明の実施の形態１に関連して端子がグリッド交点に配置できない場合の説明図である。
【図４】実施の形態１の変形例におけるスタンダードセルのレイアウト図である。
【図５】本発明の実施の形態２におけるスタンダードセルの自動配置配線方法の処理フロー図である。
【図６】本発明の実施の形態２におけるスタンダードセルのレイアウト図である。
【図７】本発明の実施の形態３におけるスタンダードセルの自動配置配線方法の処理フロー図である。
【図８】本発明の実施の形態３におけるスタンダードセルのレイアウト図である。
【図９】本発明の実施の形態４におけるスタンダードセルの自動配置配線方法の処理フローである。
【図１０】本発明の実施の形態４におけるスタンダードセルのレイアウト図である。
【図１１】本発明の実施の形態５におけるスタンダードセルのレイアウト図である。
【図１２】本発明の実施の形態５における端子位置の説明図である。
【図１３】本発明の実施の形態５に関連して端子がグリッド交点に配置できない場合の説明図である。
【図１４】本発明の実施の形態５においてゲート長が異なるゲート電極を含むスタンダードセルのレイアウト図である。
【図１５】本発明の実施の形態６におけるスタンダードセルの自動配置配線方法の処理フロー図である。
【図１６】本発明の実施の形態６におけるスタンダードセルのレイアウト図である。
【図１７】従来の技術におけるスタンダードセルのレイアウト図である。
【図１８】従来の技術における別のスタンダードセルのレイアウト図である。
【符号の説明】
【０１３０】
Ｃ１〜Ｃ３，Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３，Ｃ３１〜Ｃ３３  スタンダードセル
Ｏ１〜Ｏ３，Ｏ１１〜Ｏ１３，Ｏ２１〜Ｏ２３，Ｏ３１〜Ｏ３３  原点
Ｇ  ゲート電極ＬｘのＸ方向グリッド間隔
Ｌｙ  Ｙ方向グリッド間隔
Ｒ２１，Ｒ２２  余分な（無駄な）領域
Ｔ  入出力信号を伝達可能な端子
Ｗ  セル幅
ｘ１〜ｘ１３  Ｘ方向配線グリッド
ｙ１〜ｙ８  Ｙ方向配線グリッ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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