(57)【要約】【課題】ゲート長方向におけるゲート電極端部から半導体領域端部までの距離が異なる複数のＭＩＳトランジスタを有する半導体装置において、各トランジスタの特性を揃える。【解決手段】第１の半導体領域ＲＰ１のゲート長方向の幅（Ｆ１ａ、Ｆ１ｂ）は、第２の半導体領域ＲＰ２のゲート長方向の幅（Ｆ２ａ、Ｆ２ｂ）よりも小さく形成されている。この場合に、第１の半導体領域ＲＰ１のゲート幅方向の幅Ｗ１は、第２の半導体領域ＲＰ２のゲート幅方向の幅Ｗ２よりも広く形成されている。【選択図】図２
2007043081.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを有する半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板の一部であり、素子分離領域に囲まれる第１の半導体領域に形成された第１のソース・ドレイン領域と、
前記第１の半導体領域上に形成され、第１のゲート長及び第１のゲート幅を有する第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板の一部であり、前記素子分離領域に囲まれる第２の半導体領域に形成された第２のソース・ドレイン領域と、
前記第２の半導体領域上に形成され、第２のゲート長及び第２のゲート幅を有する第２のゲート電極とを備え、
前記第１のゲート電極と前記第２のゲート電極とは共通の膜からなり、
前記第１のゲート幅は、前記第２のゲート幅に比べて広く、
前記第１の半導体領域のゲート長方向の幅は、前記第２の半導体領域のゲート長方向の幅よりも狭い、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のゲート長と前記第２のゲート長とは、実質的に同じ長さである、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１のゲート長は、前記第２のゲート長よりも短い、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記第１のＭＩＳトランジスタは、前記第１の半導体領域のうち前記第１のゲート電極の下に形成された第１のチャネル領域をさらに備え、
前記第２のＭＩＳトランジスタは、前記第２の半導体領域のうち前記第２のゲート電極の下に形成された第２のチャネル領域をさらに備え、
前記第１のチャネル領域における不純物濃度は、前記第２のチャネル領域における不純物濃度よりも低い、半導体装置。
【請求項５】
第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを有する半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板の一部であり、素子分離領域に囲まれる第１の半導体領域に形成された第１のソース・ドレイン領域と、
前記第１の半導体領域上に形成され、第１のゲート長及び第１のゲート幅を有する第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板の一部であり、前記素子分離領域に囲まれる第２の半導体領域に形成された第２のソース・ドレイン領域と、
前記第２の半導体領域上に形成され、第２のゲート長及び第２のゲート幅を有する第２のゲート電極とを備え、
前記第１のゲート電極と前記第２のゲート電極とは共通の膜からなり、
前記第１のゲート長は、前記第２のゲート長よりも短く、
前記第１の半導体領域のゲート長方向の幅は、前記第２の半導体領域のゲート長方向の幅よりも狭い、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第１のゲート幅と前記第２のゲート幅は、実質的に同じ幅である、半導体装置。
【請求項７】
請求項５または６に記載の半導体装置であって、
前記第１のＭＩＳトランジスタは、前記第１の半導体領域のうち前記第１のゲート電極の下に形成された第１のチャネル領域をさらに備え、
前記第２のＭＩＳトランジスタは、前記第２の半導体領域のうち前記第２のゲート電極の下に形成された第２のチャネル領域をさらに備え、
前記第１のチャネル領域における不純物濃度は、前記第２のチャネル領域における不純物濃度よりも低い、半導体装置。
【請求項８】
第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを有する半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板の一部であり、素子分離領域に囲まれる第１の半導体領域に形成された第１のソース・ドレイン領域と、
前記第１の半導体領域上に形成され、第１のゲート長及び第１のゲート幅を有する第１のゲート電極と、
前記第１の半導体領域のうち前記第１のゲート電極の下に形成された第１のチャネル領域とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板の一部であり、前記素子分離領域に囲まれる第２の半導体領域に形成された第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成され、第２のゲート長及び第２のゲート幅を有する第２のゲート電極と、
前記第２の半導体領域のうち前記第２のゲート電極の下に形成された第２のチャネル領域とを備え、
前記第１のゲート電極と前記第２のゲート電極とは共通の膜からなり、
前記第１の半導体領域のゲート長方向の幅は、前記第２の半導体領域のゲート長方向の幅よりも狭く、
前記第１のチャネル領域における不純物濃度は、前記第２のチャネル領域における不純物濃度よりも低い、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第１のゲート幅と前記第２のゲート幅は、実質的に同じ幅であり、
前記第１のゲート長と前記第２のゲート長は、実質的に同じ長さである、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
前記第１のゲート電極から前記第１の半導体領域端部までの距離は、前記第２のゲート電極から前記第２の半導体領域端部までの距離に比べて短い、半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置であって、
前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは、飽和電流値が同じになるように設計されている、半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置であって、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタである、半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１項に記載の半導体装置であって、
前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタは、ＳＲＡＭを構成する、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタは、アクセストランジスタである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数のＭＩＳトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、高速メモリ素子としてスタティックランダムアクセスメモリ（ＳＲＡＭ）が用いられている。特に、音声処理あるいは画像処理においては、読み出しと書き込み動作を同時に実行する必要があるため、２ポート構造のＳＲＡＭ（以下、「２ポート型ＳＲＡＭ」と称す）が用いられている（例えば、特許文献１参照）。
【０００３】
以下、従来の２ポート型ＳＲＡＭを備えた半導体装置について図面を参照しながら説明する。図７は、従来の２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。      
【０００４】
なお、図中には、半導体領域及びゲート電極を図示しており、コンタクトや配線等の図示は省略してある。
【０００５】
図７に示すように、本実施形態の２ポート型ＳＲＡＭは、それぞれ１ビットを構成するＳＲＡＭセルＭｅｍ１およびＳＲＡＭセルＭｅｍ２が、Ａ−Ａ線を境界として隣接した構造を有する。ＳＲＡＭセルＭｅｍ１およびＳＲＡＭセルＭｅｍ２のそれぞれにおけるトランジスタは、Ａ−Ａ線を対称軸として線対称に配置している。
【０００６】
ＳＲＡＭセルＭｅｍ１は、Ｎ型ＭＩＳトランジスタからなる４つのアクセストランジスタＴｒＡ１、ＴｒＡ２、ＴｒＡ３、ＴｒＡ４と、Ｎ型ＭＩＳトランジスタからなる２つのドライバトランジスタＴｒＤ１、ＴｒＤ２と、Ｐ型ＭＩＳトランジスタからなる２つのロードトランジスタＴｒＬ１、ＴｒＬ２とから構成されている。
【０００７】
次に、ＳＲＡＭセルＭｅｍ１における各トランジスタの具体的な配置について説明する。ＳＲＡＭセルＭｅｍ１には、半導体領域ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＮ１、ＲＮ２が配置している。各半導体領域ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＮ１、ＲＮ２は、素子分離領域ＳＴＩによって囲まれ、互いに分離されている。
【０００８】
第１の半導体領域ＲＰ１の上には、第１のゲート配線Ｇ１が形成されている。第１のゲート配線Ｇ１は、第２の半導体領域ＲＰ２の上まで延びている。第１のゲート配線Ｇ１は、第１の半導体領域ＲＰ１の上において第１のアクセストランジスタＴｒＡ１のゲート電極となり、第２の半導体領域ＲＰ２の上において第２のアクセストランジスタＴｒＡ２のゲート電極となる。
【０００９】
第３の半導体領域ＲＰ３の上には、第２のゲート配線Ｇ２が形成されている。第２のゲート配線Ｇ２は、第４の半導体領域ＲＰ４の上まで延びている。第２のゲート配線Ｇ２は、第３の半導体領域ＲＰ３の上において第３のアクセストランジスタＴｒＡ３のゲート電極となり、第４の半導体領域ＲＰ４の上において第４のアクセストランジスタＴｒＡ４のゲート電極となる。
【００１０】
第２の半導体領域ＲＰ２の上には、第３のゲート配線Ｇ３が形成されている。第３のゲート配線Ｇ３は、第２の半導体領域ＲＰ２の上において、第１のドライブトランジスタＴｒＤ１のゲート電極となる。一方、第４の半導体領域ＲＰ４の上には第４のゲート配線Ｇ４が形成されている。第４のゲート配線Ｇ４は、第４の半導体領域ＲＰ４の上において、第２のドライブトランジスタＴｒＤ２のゲート電極となる。
【００１１】
第３のゲート配線Ｇ３は、第５の半導体領域ＲＮ１の上に延びている。第３のゲート配線Ｇ３は、第５の半導体領域ＲＮ１の上において第１のロードトランジスタＴｒＬ１のゲート電極となる。一方、第４のゲート配線Ｇ４は、第６の半導体領域ＲＮ２の上に延びている。第４のゲート配線Ｇ４は、第６の半導体領域ＲＮ２の上において第２のロードトランジスタＴｒＬ２のゲート電極となる。
【特許文献１】特開２００３−２９７９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
２ポート型ＳＲＡＭにおいて、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２は、同一のトランジスタ特性にする必要がある。
【００１３】
しかしながら、半導体装置の微細化に伴い、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２とを同一のトランジスタ特性で形成することは難しく、トランジスタ特性差が拡大するといった課題が生じていた。
【００１４】
ＳＲＡＭの書き込みマージンは、ロードトランジスタに対するアクセストランジスタの飽和電流値の比と正の相関関係を有する。このため、例えば、第１のアクセストランジスタＴｒＡ１の飽和電流値が第２のアクセストランジスタＴｒＡ２の飽和電流値に比べて小さくなった場合、第１のアクセストランジスタＴｒＡ１を用いた場合の書き込みマージンが第２のアクセストランジスタＴｒＡ２を用いた場合よりも低下するといった問題が生じる。
【００１５】
このような問題は、ＳＲＡＭに限って生じるものではなく、特性を同一にする必要のある複数のトランジスタを有する半導体装置であれば生じうるものである。
【００１６】
本発明は、上記に鑑みてなされたものであり、その目的は、複数のトランジスタの特性を近づけることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の半導体装置は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを有する半導体装置であって、前記第１のＭＩＳトランジスタは、半導体基板の一部であり、素子分離領域に囲まれる第１の半導体領域に形成された第１のソース・ドレイン領域と、前記第１の半導体領域上に形成され、第１のゲート長及び第１のゲート幅を有する第１のゲート電極とを備え、前記第２のＭＩＳトランジスタは、前記半導体基板の一部であり、前記素子分離領域に囲まれる第２の半導体領域に形成された第２のソース・ドレイン領域と、前記第２の半導体領域上に形成され、第２のゲート長及び第２のゲート幅を有する第２のゲート電極とを備え、前記第１のゲート電極と前記第２のゲート電極とは共通の膜からなり、前記第１のゲート幅は、前記第２のゲート幅に比べて広く、前記第１の半導体領域のゲート長方向の幅は、前記第２の半導体領域のゲート長方向の幅よりも狭い。
【００１８】
本発明の第１の半導体装置によると、ゲート長方向における半導体領域の幅が第２のＭＩＳトランジスタに比べて狭い第１のＭＩＳトランジスタのゲート幅を相対的に大きくすることによって、素子分離領域からの応力による第１のＭＩＳトランジスタの飽和電流の減少を補完することができる。これにより、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの特性差を縮小させことができる。
【００１９】
本発明の第１の半導体装置において、前記第１のゲート長と前記第２のゲート長とは、実質的に同じ長さであってもよい。
【００２０】
本発明の第１の半導体装置において、前記第１のゲート長は、前記第２のゲート長よりも短くてもよい。
【００２１】
本発明の第１の半導体装置において、前記第１のＭＩＳトランジスタは、前記第１の半導体領域のうち前記第１のゲート電極の下に形成された第１のチャネル領域をさらに備え、前記第２のＭＩＳトランジスタは、前記第２の半導体領域のうち前記第２のゲート電極の下に形成された第２のチャネル領域をさらに備え、前記第１のチャネル領域における不純物濃度は、前記第２のチャネル領域における不純物濃度よりも低くてもよい。この場合には、第１のＭＩＳトランジスタの飽和電流値をさらに向上させることができる。
【００２２】
本発明の第２の半導体装置は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを有する半導体装置であって、前記第１のＭＩＳトランジスタは、半導体基板の一部であり、素子分離領域に囲まれる第１の半導体領域に形成された第１のソース・ドレイン領域と、前記第１の半導体領域上に形成され、第１のゲート長及び第１のゲート幅を有する第１のゲート電極とを備え、前記第２のＭＩＳトランジスタは、前記半導体基板の一部であり、前記素子分離領域に囲まれる第２の半導体領域に形成された第２のソース・ドレイン領域と、前記第２の半導体領域上に形成され、第２のゲート長及び第２のゲート幅を有する第２のゲート電極とを備え、前記第１のゲート電極と前記第２のゲート電極とは共通の膜からなり、前記第１のゲート長は、前記第２のゲート長よりも短く、前記第１の半導体領域のゲート長方向の幅は、前記第２の半導体領域のゲート長方向の幅よりも狭い。
【００２３】
本発明の第２の半導体装置によると、ゲート長方向における半導体領域の幅が第２のＭＩＳトランジスタに比べて狭い第１のＭＩＳトランジスタのゲート長を相対的に短くすることによって、素子分離領域からの応力による第１のＭＩＳトランジスタの飽和電流の減少を補完することができる。これにより、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの特性差を縮小させることができる。
【００２４】
本発明の第２の半導体装置において、前記第１のゲート幅と前記第２のゲート幅は、実質的に同じ幅であってもよい。
【００２５】
本発明の第２の半導体装置において、前記第１のゲート電極端部から前記第１の半導体領域端部までの距離は、前記第２のゲート電極端部から前記第２の半導体領域端部までの距離に比べて短くてもよい。
【００２６】
本発明の第２の半導体装置において、前記第１のＭＩＳトランジスタは、前記第１の半導体領域のうち前記第１のゲート電極の下に形成された第１のチャネル領域をさらに備え、前記第２のＭＩＳトランジスタは、前記第２の半導体領域のうち前記第２のゲート電極の下に形成された第２のチャネル領域をさらに備え、前記第１のチャネル領域における不純物濃度は、前記第２のチャネル領域における不純物濃度よりも低くてもよい。
【００２７】
本発明の第３の半導体装置は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを有する半導体装置であって、前記第１のＭＩＳトランジスタは、半導体基板の一部であり、素子分離領域に囲まれる第１の半導体領域に形成された第１のソース・ドレイン領域と、前記第１の半導体領域上に形成され、第１のゲート長及び第１のゲート幅を有する第１のゲート電極と、前記第１の半導体領域のうち前記第１のゲート電極の下に形成された第１のチャネル領域とを備え、前記第２のＭＩＳトランジスタは、前記半導体基板の一部であり、前記素子分離領域に囲まれる第２の半導体領域に形成された第２のソース・ドレイン領域と、前記第２のソース・ドレイン領域上に形成され、第２のゲート長及び第２のゲート幅を有する第２のゲート電極と、前記第２の半導体領域のうち前記第２のゲート電極の下に形成された第２のチャネル領域とを備え、前記第１のゲート電極と前記第２のゲート電極とは共通の膜からなり、前記第１の半導体領域のゲート長方向の幅は、前記第２の半導体領域のゲート長方向の幅よりも狭く、前記第１のチャネル領域における不純物濃度は、前記第２のチャネル領域における不純物濃度よりも低い。
【００２８】
本発明の第３の半導体装置によると、ゲート長方向における半導体領域の幅が第２のＭＩＳトランジスタに比べて狭い第１のＭＩＳトランジスタのチャネル領域の不純物濃度を相対的に低くすることによって、素子分離領域からの応力による第１のＭＩＳトランジスタのしきい値電圧の上昇を抑制することができる。これにより、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの特性差を縮小させることができる。
【００２９】
本発明の第３の半導体装置において、前記第１のゲート幅と前記第２のゲート幅は、実質的に同じ幅であり、前記第１のゲート長と前記第２のゲート長は、実質的に同じ長さであってもよい。
【００３０】
本発明の第１〜第３の半導体装置において、前記第１のゲート電極から前記第１の半導体領域までの距離（最短距離）は、前記第２のゲート電極端部から前記第２の半導体領域端部までの距離（最短距離）に比べて短くてもよい。
【００３１】
本発明の第１〜第３の半導体装置において、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは、飽和電流値が同じになるように設計されていてもよい。
【００３２】
本発明の第１〜第３の半導体装置において、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであってもよい。
【００３３】
本発明の第１〜第３の半導体装置において、前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタは、ＳＲＡＭを構成していてもよい。
【００３４】
本発明の第１〜第３の半導体装置において、前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタは、アクセストランジスタであってもよい。
【発明の効果】
【００３５】
本発明によれば、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの特性差を縮小させることができる。
【発明を実施するための最良の形態】
【００３６】
（考察結果）
以下に、２ポート型ＳＲＡＭにおいて、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２との特性が変動する理由について考察した結果を説明する。ここでは、従来の２ポートＳＲＡＭの構成を示す図７を再度参照する。
【００３７】
図７に示すように、第１の半導体領域ＲＰ１は、ＳＲＡＭセルＭｅｍ１、Ｍｅｍ２のそれぞれにおける第１のアクセストランジスタＴｒＡ１により共有されている。
【００３８】
それに対し、第２の半導体領域ＲＰ２は、ＳＲＡＭセルＭｅｍ１、Ｍｅｍ２のそれぞれにおいて、第２のアクセストランジスタＴｒＡ２および第１のドライバトランジスタＴｒＤ１により共有されている。そのため、第２の半導体領域ＲＰ２のゲート長方向の長さは、第１の半導体領域ＲＰ１のゲート長方向の長さよりも長くなる。さらに、ＳＲＡＭセルＭｅｍ１、Ｍｅｍ２の両側（図における上下方向の両側）に他のセルが隣接して配置する場合には、第２の半導体領域ＲＰ２は、それらのセル内にも延長される。この場合には、第２の半導体領域ＲＰ２のゲート長方向の長さと、第１の半導体領域ＲＰ１のゲート長方向の長さとの差はより大きなものとなる。
【００３９】
図８は、図７における第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２を構成するゲート電極及び半導体領域を抜き出して示す概略平面図である。
【００４０】
図８に示すように、ゲート配線Ｇ１から、第１の半導体領域ＲＰ１のゲート長方向の端部までの距離Ｆ１ａ、Ｆ１ｂは、例えば２２０ｎｍ、５００ｎｍである。
【００４１】
一方、ゲート配線Ｇ１から、第２の半導体領域ＲＰ２のゲート長方向の端部までの距離Ｆ２ａ、Ｆ２ｂは、３０μｍ以上と非常に大きい値となる。
【００４２】
そして、第１のアクセストランジスタＴｒＡ１におけるゲート電極（ゲート配線Ｇ１）のゲート長Ｌ１と、第２のアクセストランジスタＴｒＡ２におけるゲート電極（ゲート配線Ｇ１）のゲート長Ｌ２とは、同一寸法になっている。
【００４３】
また、第１の半導体領域ＲＰ１のゲート幅方向の幅と第２の半導体領域ＲＰ２のゲート幅方向の幅とは同一寸法になっている。したがって、第１のアクセストランジスタＴｒＡ１におけるゲート電極（ゲート配線Ｇ１）のゲート幅Ｗ１と、第２のアクセストランジスタＴｒＡ２におけるゲート電極（ゲート配線Ｇ１）のゲート幅Ｗ２とは、同一寸法になっている。
【００４４】
ここで、トランジスタ特性は、素子分離領域から半導体領域に及ぼされる応力によって変動する。つまり、第１の半導体領域ＲＰ１と第２の半導体領域ＲＰ２のゲート長方向の長さが異なっていれば、第１のアクセストランジスタＴｒＡ１に加えられる応力と第２のアクセストランジスタＴｒＡ２に加えられる応力が異なるものとなり、２つのトランジスタのトランジスタ特性は異なるものとなる。
【００４５】
すなわち、距離Ｆ１ａ、Ｆ１ｂは距離Ｆ２ａ、Ｆ２ｂに比べて短いため、素子分離領域がチャネルに及ぼす圧力は、第２のアクセストランジスタＴｒ２よりも第１のアクセストランジスタＴｒ１において大きくなる。このため、第１のアクセストランジスタＴｒＡ１では、第２のアクセストランジスタＴｒＡ２に比べて、例えばしきい値電圧が約５０ｍＶ高くなり、飽和電流値が約１０％低くなる。
【００４６】
以上の考察を元に、ゲート電極端部から半導体領域端部までの距離が異なる複数のトランジスタにおいて、特性の変動を調整する方法を考え出した。
【００４７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００４８】
図１は、本発明の第１の実施形態に係る２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。なお、図中には、半導体領域及びゲート電極を図示しており、コンタクトや配線等の図示は省略してある。
【００４９】
図１に示すように、本実施形態の２ポート型ＳＲＡＭは、それぞれ１ビットを構成するＳＲＡＭセルＭｅｍ１およびＳＲＡＭセルＭｅｍ２が、Ａ−Ａ線を境界として隣接した構造を有する。ＳＲＡＭセルＭｅｍ１およびＳＲＡＭセルＭｅｍ２のそれぞれにおけるトランジスタは、Ａ−Ａ線を対称軸として線対称に配置している。
【００５０】
ＳＲＡＭセルＭｅｍ１は、Ｎ型ＭＩＳトランジスタからなる４つのアクセストランジスタＴｒＡ１、ＴｒＡ２、ＴｒＡ３、ＴｒＡ４と、Ｎ型ＭＩＳトランジスタからなる２つのドライバトランジスタＴｒＤ１、ＴｒＤ２と、Ｐ型ＭＩＳトランジスタからなる２つのロードトランジスタＴｒＬ１、ＴｒＬ２とから構成されている。
【００５１】
ＳＲＡＭセルＭｅｍ１における各トランジスタの配置は、以下のようになっている。ＳＲＡＭセルＭｅｍ１には、ｐ型の半導体領域ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４およびｎ型の半導体領域ＲＮ１、ＲＮ２が配置している。各半導体領域ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＮ１、ＲＮ２は、素子分離領域ＳＴＩによって囲まれ、互いに分離されている。
【００５２】
第１の半導体領域ＲＰ１の上には、第１のゲート配線Ｇ１が形成されている。第１のゲート配線Ｇ１は、第２の半導体領域ＲＰ２の上まで延びている。第１のゲート配線Ｇ１は、第１の半導体領域ＲＰ１の上において第１のアクセストランジスタＴｒＡ１のゲート電極となり、第２の半導体領域ＲＰ２の上において第２のアクセストランジスタＴｒＡ２のゲート電極となる。なお、符号は付していないが、第１の半導体領域ＲＰ１および第２の半導体領域ＲＰ２のうち第１のゲート配線Ｇ１の側方に位置する部分には、活性領域となるｎ型のソース・ドレイン領域が形成されている。
【００５３】
第３の半導体領域ＲＰ３の上には、第２のゲート配線Ｇ２が形成されている。第２のゲート配線Ｇ２は、第４の半導体領域ＲＰ４の上まで延びている。第２のゲート配線Ｇ２は、第３の半導体領域ＲＰ３の上において第３のアクセストランジスタＴｒＡ３のゲート電極となり、第４の半導体領域ＲＰ４の上において第４のアクセストランジスタＴｒＡ４のゲート電極となる。なお、符号は付していないが、第３の半導体領域ＲＰ３および第４の半導体領域ＲＰ４のうち第２のゲート配線Ｇ２の側方に位置する部分には、活性領域となるＮ型のソース・ドレイン領域が形成されている。つまり、半導体領域ＲＰ１〜ＲＰ４には、ｎ型のソース・ドレイン領域が形成され、ソースとドレインとの間のチャネル領域には、ｐ型の不純物が存在していることになる。
【００５４】
ここで、第１のアクセストランジスタＴｒＡ１及び第３のアクセストランジスタＴｒＡ３では、ゲート長が６０ｎｍで、ゲート幅（半導体領域ＲＰ１、ＲＰ３のゲート幅方向の長さ）が２００ｎｍである。また、第２のアクセストランジスタＴｒＡ２及び第４のアクセストランジスタＴｒＡ４では、ゲート長が６０ｎｍで、ゲート幅（半導体領域ＲＰ２、ＲＰ４のゲート幅方向の長さ）が１８０ｎｍである。
【００５５】
第２の半導体領域ＲＰ２の上には、第３のゲート配線Ｇ３が形成されている。第３のゲート配線Ｇ３は、第２の半導体領域ＲＰ２の上において、第１のドライブトランジスタＴｒＤ１のゲート電極となる。一方、第４の半導体領域ＲＰ４の上には第４のゲート配線Ｇ４が形成されている。第４のゲート配線Ｇ４は、第４の半導体領域ＲＰ４の上において、第２のドライブトランジスタＴｒＤ２のゲート電極となる。なお、符号は付していないが、第２の半導体領域ＲＰ２のうち第３のゲート配線Ｇ３の側方に位置する部分には、活性領域となるｎ型のソース・ドレイン領域が形成され、第４の半導体領域ＲＰ４のうち第４のゲート配線Ｇ４の側方に位置する部分にも、活性領域となるｎ型のソース・ドレイン領域が形成されている。ここで、第１のドライバトランジスタＴｒＤ１及び第２のドライバトランジスタＴｒＤ２では、ゲート長が６０ｎｍで、ゲート幅（半導体領域ＲＰ２、ＲＰ４のゲート幅方向の長さ）が１８０ｎｍである。
【００５６】
第３のゲート配線Ｇ３は、第５の半導体領域ＲＮ１の上に延びている。第３のゲート配線Ｇ３は、第５の半導体領域ＲＮ１の上において第１のロードトランジスタＴｒＬ１のゲート電極となる。一方、第４のゲート配線Ｇ４は、第６の半導体領域ＲＮ２の上に延びている。第４のゲート配線Ｇ４は、第６の半導体領域ＲＮ２の上において第２のロードトランジスタＴｒＬ２のゲート電極となる。なお、符号は付していないが、第５の半導体領域ＲＮ１のうち第３のゲート配線Ｇ３の側方に位置する部分および第６の半導体領域ＲＮ２のうち第４のゲート配線Ｇ４の側方に位置する部分には、活性領域となるｐ型のソース・ドレイン領域が形成されている。つまり、半導体領域ＲＮ１、ＲＮ２には、ｐ型のソース・ドレイン領域が形成され、ソースとドレインとの間のチャネル領域には、ｎ型の不純物が存在していることになる。また、第１のロードトランジスタＴｒＬ１及び第２のロードトランジスタＴｒＬ２では、ゲート長が６０ｎｍで、ゲート幅が１２０ｎｍ（半導体領域ＲＮ１、ＲＮ２のゲート幅方向の長さ）である。
【００５７】
本実施形態の半導体装置では、第１の半導体領域ＲＰ１及び第３の半導体領域ＲＰ３のゲート幅方向の幅は２００ｎｍになっており、第２の半導体領域ＲＰ２及び第４の半導体領域ＲＰ４のゲート幅方向の幅は１８０ｎｍになっており、第５の半導体領域ＲＮ１及び第６の半導体領域ＲＮ２のゲート幅方向の幅は１２０ｎｍになっている。つまり、これらの幅を確保するように、素子分離領域ＳＴＩが形成されている。
【００５８】
図１に示すように、第１の半導体領域ＲＰ１は、ＳＲＡＭセルＭｅｍ１、Ｍｅｍ２のそれぞれにおける第１のアクセストランジスタＴｒＡ１により共有されている。
【００５９】
それに対し、第２の半導体領域ＲＰ２は、ＳＲＡＭセルＭｅｍ１、Ｍｅｍ２のそれぞれにおいて、第２のアクセストランジスタＴｒＡ２および第１のドライバトランジスタＴｒＤ１により共有されている。そのため、第２の半導体領域ＲＰ２のゲート長方向の長さは、第１の半導体領域ＲＰ１のゲート長方向の長さよりも長くなる。さらに、ＳＲＡＭセルＭｅｍ１、Ｍｅｍ２の両側（図における上下方向の両側）に他のセルが隣接して配置する場合には、第２の半導体領域は、それらのセル内にも延長される。この場合には、第２の半導体領域ＲＰ２のゲート長方向の長さと、第１の半導体領域ＲＰ１のゲート長方向の長さとの差はより大きなものとなる。
【００６０】
図２は、図１における第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２を構成するゲート電極及び半導体領域を抜き出して示す概略平面図である。
【００６１】
図２に示すように、ゲート配線Ｇ１の端部から、第１の半導体領域ＲＰ１のゲート長方向の端部までの距離Ｆ１ａ、Ｆ１ｂは、例えば２２０ｎｍ、５００ｎｍである。
【００６２】
一方、ゲート配線Ｇ１の端部から、第２の半導体領域ＲＰ２のゲート長方向の端部までの距離Ｆ２ａ、Ｆ２ｂは、３０μｍ以上と非常に大きい値となる。
【００６３】
そして、第１のアクセストランジスタＴｒＡ１におけるゲート電極（ゲート配線Ｇ１）のゲート長Ｌ１と第２のアクセストランジスタＴｒＡ２におけるゲート電極（ゲート配線Ｇ１）のゲート長Ｌ２は同一寸法になっている。
【００６４】
本実施形態では、第１のアクセストランジスタＴｒＡ１のゲート幅Ｗ１が第２のアクセストランジスタＴｒＡ２のゲート幅Ｗ２に比べて約１０％大きくなるように、第１の半導体領域ＲＰ１のゲート幅方向の幅を２００ｎｍとし、第２の半導体領域ＲＰ２のゲート幅方向の幅を１８０ｎｍとしている。
【００６５】
本実施形態によれば、第１のアクセストランジスタＴｒＡ１の飽和電流値と第２のアクセストランジスタＴｒＡ２の飽和電流値をほぼ等しい値にすることができる。すなわち、図８に示すような従来の構成では、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２は、ゲート長及びゲート幅が同一寸法になっていた。この場合、素子分離領域からの応力によって、第１のアクセストランジスタＴｒＡ１の飽和電流値は第２のアクセストランジスタＴｒＡ２の飽和電流値よりも約１０％低下する。これに対して、本実施形態では、第１のアクセストランジスタＴｒＡ１のゲート幅Ｗ１が第２のアクセストランジスタＴｒＡ２のゲート幅Ｗ２に比べて約１０％大きくなっているため、素子分離領域からの応力によって生じる飽和電流値の低下を補完し、２つのトランジスタの飽和電流値をほぼ等しい値にすることができる。これにより、２つのトランジスタの特性差を低減することができる。
【００６６】
なお、本実施形態では、第１のアクセストランジスタＴｒＡ１の飽和電流値が、第２のアクセストランジスタＴｒＡ２の飽和電流値よりも約１０％低下する場合に、これら２つのトランジスタのゲート幅を約１０％異なる値とした。しかしながら、２つのトランジスタ間において、飽和電流がどの程度相違することになるかは、半導体領域の幅（図２に示すＦ１ａ、Ｆ１ｂ、Ｆ２ａ、Ｆ２ｂの値）によって異なる。これに対しては、飽和電流の相違する割合分に応じて、トランジスタのゲート幅を異なるものとすればよい。具体的には、第１のアクセストランジスタＴｒＡ１の飽和電流値は、第２のアクセストランジスタＴｒＡ２の飽和電流値よりも最大で２０％低下する場合には、第１のアクセストランジスタＴｒＡ１のゲート長を、第２のアクセストランジスタＴｒＡ２のゲート長よりも２０％短くすればよい。
【００６７】
なお、本実施形態では、第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２について説明したが、第３のアクセストランジスタＴｒＡ３及び第４のアクセストランジスタＴｒＡ４についても同様に、第３のアクセストランジスタＴｒＡ３のゲート幅を第４のアクセストランジスタＴｒＡ４のゲート幅に比べて約１０％大きくすることによって、飽和電流値をほぼ等しい値にすることができる。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００６９】
図３は、本発明の第２の実施形態に係る２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。なお、図中には、半導体領域及びゲート電極を図示しており、コンタクトや配線等は省略してある。
【００７０】
図３に示すように、本実施形態の２ポート型ＳＲＡＭにおいて、各ゲート配線および半導体領域の配置自体は、第１の実施形態と同様である。本実施形態の半導体装置において第１の実施形態と同様の部分の説明は省略する。
【００７１】
第１の実施形態では、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２において、ゲート幅を異なるものとしたのに対し、本実施形態では、ゲート長を異なるものとしている。以下に、具体的に説明する。
【００７２】
本実施形態の半導体装置において、第１のゲート配線Ｇ１は、第１の半導体領域ＲＰ１の上において第１のアクセストランジスタＴｒＡ１のゲート電極Ｇ１ａとなり、第２の半導体領域ＲＰ２の上において第２のアクセストランジスタＴｒＡ２のゲート電極Ｇ１ｂとなる。
【００７３】
また、第２のゲート配線Ｇ２は、第３の半導体領域ＲＰ３の上において第３のアクセストランジスタＴｒＡ３のゲート電極Ｇ２ａとなり、第４の半導体領域ＲＰ４の上において第４のアクセストランジスタＴｒＡ４のゲート電極Ｇ２ｂとなる。
【００７４】
ここで、本実施形態では、第１のアクセストランジスタＴｒＡ１のゲート電極Ｇ１ａのゲート長を、第２のアクセストランジスタＴｒＡ２の第２ゲート電極Ｇ１ｂのゲート長よりも短くしている。また、第３のアクセストランジスタＴｒＡ３のゲート電極Ｇ２ａのゲート長も、第４のアクセストランジスタＴｒＡ４のゲート電極Ｇ２ｂのゲート長よりも短くしている。一方、各アクセストランジスタＴｒＡ１〜ＴｒＡ４のゲート幅は、一律の値にしている。
【００７５】
図４は、図３における第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２を構成するゲート電極及び半導体領域を抜き出した概略平面図である。
【００７６】
図４に示すように、第１の半導体領域ＲＰ１の上に位置するゲート配線Ｇ１の端部から、第１の半導体領域ＲＰ１のゲート長方向の端部までの距離Ｆ１ａ、Ｆ１ｂは、例えば２２０ｎｍ、５００ｎｍである。
【００７７】
一方、第２の半導体領域ＲＰ２の上に位置するゲート配線Ｇ１の端部から、第２の半導体領域ＲＰ２のゲート長方向の端部までの距離Ｆ２ａ、Ｆ２ｂは、３０μｍ以上と非常に大きい値となる。
【００７８】
そして、第１のアクセストランジスタＴｒＡ１のゲート電極Ｇ１ａのゲート幅Ｗ１と第２のアクセストランジスタＴｒＡ２のゲート電極Ｇ１ｂのゲート幅Ｗ２とは同一寸法になっている。
【００７９】
本実施形態では、第１のアクセストランジスタＴｒＡ１のゲート電極Ｇ１ａのゲート長Ｌ１が第２のアクセストランジスタＴｒＡ２のゲート電極Ｇ１ｂのゲート長Ｌ２に比べて約１０％短くなっている。具体的には、第１のゲート配線Ｇ１において、ゲート電極Ｇ１ａとなる部分のゲート長Ｌ１を５４ｎｍに、電極Ｇ１ｂとなる部分のゲート長Ｌ２を６０ｎｍに形成している。
【００８０】
本実施形態によれば、第１のアクセストランジスタＴｒＡ１の飽和電流値と第２のアクセストランジスタＴｒＡ２の飽和電流値をほぼ等しい値にすることができる。すなわち、図８に示すような従来の構成では、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２は、ゲート長及びゲート幅が同一寸法になっていた。この場合、素子分離領域からの応力によって、第１のアクセストランジスタＴｒＡ１の飽和電流値は第２のアクセストランジスタＴｒＡ２の飽和電流値に比べて約１０％低下する。これに対して、本実施形態では、第１のアクセストランジスタＴｒＡ１のゲート長Ｌ１が第２のアクセストランジスタＴｒＡ２のゲート長Ｌ２に比べて約１０％短くなっているため、素子分離領域からの応力によって生じる飽和電流値の低下を補完し、２つのトランジスタの飽和電流値をほぼ等しい値にすることができる。これにより、２つのトランジスタの特性差を低減することができる。
【００８１】
なお、本実施形態では、第１のアクセストランジスタＴｒＡ１の飽和電流値が、第２のアクセストランジスタＴｒＡ２の飽和電流値よりも約１０％低下する場合に、これら２つのトランジスタのゲート長を約１０％異なる値とした。しかしながら、２つのトランジスタ間において、飽和電流がどの程度相違することになるかは、半導体領域の幅（図４に示すＦ１ａ、Ｆ１ｂ、Ｆ２ａ、Ｆ２ｂの値）によって異なる。これに対しては、飽和電流の相違する割合分だけ、トランジスタのゲート長を異なるものとすればよい。具体的には、第１のアクセストランジスタＴｒＡ１の飽和電流値は、第２のアクセストランジスタＴｒＡ２の飽和電流値よりも最大で２０％低下する。この場合には、第１のアクセストランジスタＴｒＡ１のゲート長を、第２のアクセストランジスタＴｒＡ２のゲート長よりも２０％短くすればよい。
【００８２】
なお、本実施形態では、第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２について説明したが、第３のアクセストランジスタＴｒＡ３及び第４のアクセストランジスタＴｒＡ４についても同様に、第３のアクセストランジスタＴｒＡ３のゲート長を第４のアクセストランジスタＴｒＡ４のゲート長に比べて短くすることによっても、飽和電流値をほぼ等しい値にすることができる。
【００８３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。
【００８４】
図５（ａ）は、本発明の第３の実施形態に係る２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。なお、図中には、半導体領域及びゲート電極を図示しており、コンタクトや配線等の図示は省略してある。
【００８５】
図５（ａ）に示すように、本実施形態の２ポート型ＳＲＡＭにおいて、各ゲート配線および半導体領域の配置自体は、第１の実施形態と同様である。本実施形態の半導体装置において第１の実施形態と同様の部分の説明は省略する。
【００８６】
第１の実施形態では、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２において、ゲート幅を異なるものとしたのに対し、本実施形態では、チャネルに注入される不純物の濃度を異なるものとしている。以下に、具体的に説明する。
【００８７】
図５（ｂ）は、図５（ａ）に示すＢ−Ｂ線に沿った断面を示す図である。図５（ｂ）に示すように、本実施形態の半導体装置では、半導体基板１１における第１の半導体領域ＲＰ１および第２の半導体領域ＲＰ２は、素子分離領域１２によって区画されている。半導体基板１１のうちの上部には、ｐウェル１３が形成されている。第１の半導体領域ＲＰ１および第２の半導体領域ＲＰ２における半導体基板１１の上には、ゲート絶縁膜１５が形成されている。第１の半導体領域ＲＰ１および第２の半導体領域ＲＰ２におけるゲート絶縁膜１５の上からその周囲の素子分離領域１２の上に亘って、ゲート配線１６が形成されている。ゲート配線１６の側面上には、サイドウォール１７が形成されている。
【００８８】
半導体基板１１のうち第１の半導体領域ＲＰ１には、チャネル領域１４ａが形成されている。チャネル領域１４ａには、濃度１．９×１０18ｃｍ-3のｐ型不純物が注入されている。一方、半導体基板１１のうち第２の半導体領域ＲＰ２には、チャネル領域１４ｂが形成されている。チャネル領域１４ｂには、濃度２．０×１０18ｃｍ-3のｐ型不純物が注入されている。つまり、本実施形態では、チャネル領域１４ａの不純物濃度（ピーク濃度）をチャネル領域１４ｂの不純物濃度よりも５％低くしている。
【００８９】
本実施形態の半導体装置では、第１のアクセストランジスタＴｒＡ１の飽和電流値と第２のアクセストランジスタＴｒＡ２の飽和電流値をほぼ等しい値にすることができる。すなわち、図８に示すような従来の構成では、第１のアクセストランジスタＴｒＡ１と第２のアクセストランジスタＴｒＡ２は、ゲート長及びゲート幅が同一寸法になっていた。この場合、素子分離領域からの応力によって、第１のアクセストランジスタＴｒＡ１のしきい値電圧は第２のアクセストランジスタＴｒＡ２に比べて約５０ｍＶ上昇する。これに対して、本実施形態では、第１のアクセストランジスタＴｒＡ１のチャネル領域１４ａの不純物濃度が第２のアクセストランジスタＴｒＡ２のチャネル領域１４ｂの不純物濃度に比べて５％低くなっているため、素子分離領域からの応力によって生じるしきい値電圧の上昇を抑制し、２つのトランジスタの飽和電流値をほぼ等しい値にすることができる。これにより、２つのトランジスタの特性差を低減することができる。
【００９０】
なお、本実施形態の半導体装置では、第１のアクセストランジスタＴｒＡ１のしきい値電圧が、第２のアクセストランジスタＴｒＡ２のしきい値電圧よりも約５０ｍＶ上昇する場合に、これら２つのチャネル領域の不純物濃度を５％異なる値とした。しかしながら、２つのトランジスタ間において、飽和電流がどの程度相違することになるかは、半導体領域の幅（図４に示すＦ１ａ、Ｆ１ｂ、Ｆ２ａ、Ｆ２ｂの値）によって異なる。これに対しては、しきい値電圧の相違する値に応じて、トランジスタの不純物濃度を異なるものとすればよい。具体的には、第１のアクセストランジスタＴｒＡ１のしきい値電圧は、第２のアクセストランジスタＴｒＡ２のしきい値電圧よりも最大で１００ｍＶ上昇する。この場合には、第１のアクセストランジスタＴｒＡ１のチャネル領域の不純物濃度を、第２のアクセストランジスタＴｒＡ２の不純物濃度よりも１０％低くすればよい。
【００９１】
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す図である。本実施形態の製造方法では、まず、図６（ａ）に示す工程で、半導体基板１１の上部に、ｐ型不純物であるボロンを、注入エネルギー２５０ｋｅＶ、ドーズ量１．０×１０13ions/cm2の条件で注入することにより、ｐウェル１３を形成する。その後、半導体基板１１に溝を形成して絶縁膜で埋めることにより、ＳＴＩ構造の素子分離領域１２を形成する。この素子分離領域１２によって、半導体基板１１における第１の半導体領域ＲＰ１および第２の半導体領域ＲＰ２が互いに分離される。
【００９２】
次に、図６（ｂ）に示す工程で、半導体基板１１の上にレジスト２１を形成して、レジスト２１に、第２の半導体領域ＲＰ２を露出する開口２１ａを形成する。その後、レジスト２１をマスクとして、注入エネルギー１０ｋｅＶ、ドーズ量４．０×１０12ions/cm2の条件でボロンのイオン注入を行うことにより、第２の半導体領域ＲＰ２に、チャネル領域１４ｂを形成する。
【００９３】
次に、図６（ｃ）に示す工程で、半導体基板１１の上にレジスト２２を形成して、レジスト２２に、第１の半導体領域ＲＰ１を露出する開口２２ａを形成する。その後、レジスト２２をマスクとして、注入エネルギー１０ｋｅＶ、ドーズ量３．８×１０12ions/cm2の条件でボロンのイオン注入を行うことにより、第１の半導体領域ＲＰ１に、チャネル領域１４ａを形成する。
【００９４】
次に、図６（ｄ）に示す工程で、第１の半導体領域ＲＰ１および第２の半導体領域ＲＰ２における半導体基板１１の表面に、シリコン酸化膜等からなるゲート絶縁膜１５を形成する。その後、ゲート絶縁膜１５の上からその周囲の素子分離領域１２の上に亘って、ポリシリコン等からなるゲート配線１６を形成する。さらに、ゲート配線１６の側面上に、シリコン窒化膜等からなるサイドウォール１７を形成する。以上の工程により、本実施形態の半導体装置を形成することができる。
【００９５】
本実施形態の製造方法では、第１のアクセストランジスタＴｒＡ１のチャネル領域１４ａのドーズ量が第２のアクセストランジスタＴｒＡ２のチャネル領域１４ｂのドーズ量に比べて約５％低くなっているため、素子分離領域からの応力によって生じるしきい値電圧の上昇を抑制し、２つのトランジスタの飽和電流値をほぼ等しい値にすることができる。これにより、２つのトランジスタの特性差を低減することができる。
【００９６】
なお、本実施形態の製造方法では、第１のアクセストランジスタＴｒＡ１のしきい値電圧が、第２のアクセストランジスタＴｒＡ２のしきい値電圧よりも約５０ｍＶ上昇する場合に、これら２つのチャネル領域のドーズ量を５％異なる値とした。しかしながら、２つのトランジスタ間において、しきい値電圧がどの程度相違することになるかは、半導体領域の幅によって異なる。これに対しては、しきい値電圧の相違する値に応じて、チャネル領域のドーズ量を異なるものとすればよい。具体的には、第１のアクセストランジスタＴｒＡ１のしきい値電圧は、第２のアクセストランジスタＴｒＡ２のしきい値電圧よりも最大で約１００ｍＶ上昇する。この場合には、第１のアクセストランジスタＴｒＡ１のチャネル領域のドーズ量を、第２のアクセストランジスタＴｒＡ２のドーズ量よりも１０％低くすればよい。
【００９７】
（その他の実施形態）
上記実施形態では、ゲート幅、ゲート長またはチャネル領域の不純物の値を、それぞれ別々に説明した。しかしながら、本発明では、これらの形態を組み合わせてもよい。具体的には、第１のアクセストランジスタＴｒＡ１を、第２のアクセストランジスタＴｒＡ２と比較して、ゲート幅を広く、かつ、ゲート長を短く形成してもよい。この場合に、さらに、第１のアクセストランジスタＴｒＡ１のチャネル領域の不純物濃度を、第２のアクセストランジスタＴｒＡ２の不純物濃度よりも低くしてもよい。または、第１のアクセストランジスタＴｒＡ１を、第２のアクセストランジスタＴｒＡ２と比較して、ゲート幅を広く、かつ、チャネル領域の不純物濃度を低く形成してもよい。または、第１のアクセストランジスタＴｒＡ１を、第２のアクセストランジスタＴｒＡ２と比較して、ゲート長を短く、かつ、チャネル領域の不純物濃度を低く形成してもよい。
【００９８】
また、上記実施形態では、ＳＲＡＭのアクセストランジスタを例として説明した。しかしながら、本発明は、ゲート幅方向の長さの異なる半導体領域に形成された２つ以上のトランジスタであれば、適用することができる。
【産業上の利用可能性】
【００９９】
以上説明したように、本発明は、ゲート長方向におけるゲート電極端部から半導体領域端部までの距離が異なる複数のＭＩＳトランジスタを備えた半導体装置等に有用である。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態に係る２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。
【図２】図１における第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２を構成するゲート電極及び半導体領域を抜き出して示す概略平面図である。
【図３】本発明の第２の実施形態に係る２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。
【図４】図３における第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２を構成するゲート電極及び半導体領域を抜き出した概略平面図である。
【図５】（ａ）は、本発明の第３の実施形態に係る２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ線に沿った断面を示す図である。
【図６】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す図である。
【図７】従来の２ポート型ＳＲＡＭを有する半導体装置を示す概略平面図である。
【図８】図７における第１のアクセストランジスタＴｒＡ１及び第２のアクセストランジスタＴｒＡ２を構成するゲート電極及び半導体領域を抜き出して示す概略平面図である。
【符号の説明】
【０１０１】
ＴｒＡ１〜ＴｒＡ４  アクセストランジスタ
ＴｒＤ１、ＴｒＤ２  ドライバトランジスタ
ＴｒＬ１、ＴｒＬ２  ロードトランジスタ
Ｇ１〜Ｇ４  ゲート配線
ＲＰ１〜ＲＰ４、ＲＮ１、ＲＮ２  ｐ型半導体領域
１１  半導体基板
１２  素子分離領域
１３  ｐウェル
１４ａ、１４ｂ  活性領域
１５  ゲート絶縁膜
１６  ゲート配線
１７  サイドウォール
２１  レジスト
２２  レジスト
【図１】
2007043081.tif 000003
【図２】
2007043081.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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