(57)【要約】【課題】必要最小限の素子を用いた構成で電源電流の遮断を実現する。【解決手段】出力段と、入力段と、フィード・フォワード型のアイドリング電流制御回路と、遮断回路とからなる。出力段は、プッシュ側出力ＰチャネルＭＯＳトランジスタ４とプル側出力ＰチャネルＭＯＳトランジスタ５とからなるソース接地のプッシュ・プル回路からなる。入力段は、２つの差動増幅回路４、５からなる。フィード・フォワード型のＡＢ級アイドリング電流制御回路は、ＰチャネルＭＯＳトランジスタ１１、１２、１９、２０、２３、２４と、ＮチャネルＭＯＳトランジスタ１５、１６、２１、２２、２５、２６と、定電流源１４、１８からなる。遮断回路は、スタンバイ状態でオフとなるスイッチ６、１３、１４と、スタンバイ状態でオンとなるＰチャネルＭＯＳトランジスタ２８、２８と、ＮチャネルＭＯＳトランジスタ３０、３１からなる。【選択図】図１
2007104358.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子および第２の電源端子と、プッシュ・プル型の出力段と、差動型の入力段と、フィード・フォワード型のアイドリング電流制御回路と、遮断回路とからなり、
前記出力段は、
前記第１の電源端子にソースが接続された第１のＰチャネルＭＯＳトランジスタと、前記第２の電源端子にソースが接続され前記第１のＰチャネルＭＯＳトランジスタのドレインにドレインが接続された第１のＮチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレインに接続された出力端子とからなり、
前記入力段は、
第１および第２の入力端子と、前記第１の電源端子および前記第２の電源端子より給電され前記第１の入力端子にマイナス入力が接続され前記第２の入力端子にプラス入力が接続され出力が前記第１のＰチャネルＭＯＳトランジスタのゲートに接続されて前記第１のＰチャネルＭＯＳトランジスタを駆動する第１の差動増幅回路と、前記第１の電源端子および前記第２の電源端子より給電され前記第１の入力端子にマイナス入力が接続され前記第２の入力端子にプラス入力が接続され出力が前記第１のＮチャネルＭＯＳトランジスタのゲートに接続されて前記第１のＮチャネルＭＯＳトランジスタを駆動する第２の差動増幅回路とからなり、
前記アイドリング電流制御回路は、
前記第１の電源端子にソースが接続されゲートおよびドレインが互いに接続された第２のＰチャネルＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳトランジスタのゲートおよびドレインにソースが接続されゲートおよびドレインが互いに接続された第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインに一端が接続され前記第２の電源端子に他端が接続された第１の定電流回路とからなるＰチャネルＭＯＳトランジスタ用２ＶＧＳ（ゲート・ソース間電圧の２倍）バイアス生成回路と、
前記第２の電源端子にソースが接続されゲートおよびドレインが互いに接続された第２のＮチャネルＭＯＳトランジスタと、前記第２のＮチャネルＭＯＳトランジスタのゲートおよびドレインにソースが接続されゲートおよびドレインが互いに接続された第３のＮチャネルＭＯＳトランジスタと、前記第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインに一端が接続され前記第１の電源端子に他端が接続された第２の定電流回路とからなるＮチャネルＭＯＳトランジスタ用２ＶＧＳバイアス生成回路と、
前記第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続された第４のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続され、前記第１のＰチャネルＭＯＳトランジスタのゲートにソースが接続され、前記第１のＮチャネルＭＯＳトランジスタのゲートにドレインが接続された第５のＰチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続され、前記第４のＰチャネルＭＯＳトランジスタのソースおよびドレインにそれぞれドレインおよびソースが接続された第４のＮチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続され、前記第５のＰチャネルＭＯＳトランジスタのソースおよびドレインにそれぞれドレインおよびソースが接続された第５のＮチャネルＭＯＳトランジスタと、
前記第４のＰチャネルＭＯＳトランジスタのソースにドレインおよびゲートが接続され前記第１の電源端子にソースが接続された第６のＰチャネルＭＯＳトランジスタと、
前記第４のＰチャネルＭＯＳトランジスタのソースにゲートが接続され、前記第５のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記第１の電源端子にソースが接続され、前記第６のＰチャネルＭＯＳトランジスタとともに第１のカレントミラー回路を構成する第７のＰチャネルＭＯＳトランジスタと、
前記第４のＮチャネルＭＯＳトランジスタのソースにドレインおよびゲートが接続され前記第２の電源端子にソースが接続された第６のＮチャネルＭＯＳトランジスタと、
前記第４のＮチャネルＭＯＳトランジスタのソースにゲートが接続され、前記第５のＮチャネルＭＯＳトランジスタのソースにドレインが接続され、前記第２の電源端子にソースが接続され、前記第６のＮチャネルＭＯＳトランジスタとともに第２のカレントミラー回路を構成する第７のＮチャネルＭＯＳトランジスタとからなり、
前記遮断回路は、
前記第１および第２の電源端子から前記第１および第２の差動増幅回路への給電を遮断する第１のスイッチと、
前記第２の定電流回路の電流を遮断する第２のスイッチと、
前記第３の定電流回路の電流を遮断する第３のスイッチと、
前記第１のＰチャネルＭＯＳトランジスタのＶＧＳ（ゲート・ソース間電圧）をショートさせる第４のスイッチと、
前記第２および第３のＰチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第５のスイッチと、
前記第１のＮチャネルＭＯＳトランジスタのＶＧＳをショートさせる第６のスイッチと、
前記第２および第３のＮチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第７のスイッチとからなるＣＭＯＳ増幅装置。
【請求項２】
前記遮断回路は、通常動作状態以外は前記第２の電源端子の電圧もしくは、ＰチャネルＭＯＳトランジスタのスレショルド電圧以下の電圧に下がる第１の遮断端子と、
通常動作状態以外は前記第１の電源端子の電圧もしくは、ＮチャネルＭＯＳトランジスタのスレショルド電圧以上の電圧に上がる第２の遮断端子とをさらに備え、
前記第４のスイッチは、前記第１の遮断端子にゲートが接続され、前記第１の電源端子にソースが接続され、前記第１のＰチャネルＭＯＳトランジスタのゲートにドレインが接続され、前記第１のＰチャネルＭＯＳトランジスタのＶＧＳをショートさせる第８のＰチャネルＭＯＳトランジスタからなり、
前記第５のスイッチは、前記第１の遮断端子にゲートが接続され、前記第１の電源端子にソースが接続され、前記第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインにドレインが接続され、前記第２および第３のＰチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第９のＰチャネルＭＯＳトランジスタからなり、
前記第６のスイッチは、前記第２の遮断端子にゲートが接続され、前記第２の電源端子にソースが接続され、前記第１のＮチャネルＭＯＳトランジスタのゲートにドレインが接続され、前記第１のＮチャネルＭＯＳトランジスタのＶＧＳをショートさせる第８のＮチャネルＭＯＳトランジスタからなり、
前記第７のスイッチは、前記第２の遮断端子にゲートが接続され、前記第２の電源端子にソースが接続され、前記第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインにドレインが接続され、前記第２および第３のＮチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第９のＮチャネルＭＯＳトランジスタからなる請求項１記載のＣＭＯＳ増幅装置。
【請求項３】
前記第６および第７のＰチャネルＭＯＳトランジスタに対して第１０および第１１のＰチャネルＭＯＳトランジスタがそれぞれカスコード接続され、前記第１０および第１１のＰチャネルＭＯＳトランジスタのゲートが前記第６および第７のＰチャネルＭＯＳトランジスタのゲートと共通接続され、
前記第６および第７のＮチャネルＭＯＳトランジスタに対して第１０および第１１のＮチャネルＭＯＳトランジスタがそれぞれカスコード接続され、前記第１０および第１１のＮチャネルＭＯＳトランジスタのゲートが前記第６および第７のＮチャネルＭＯＳトランジスタのゲートと共通接続された請求項１または２記載のＣＭＯＳ増幅装置。
【請求項４】
前記出力端子とグラウンド端子との間に抵抗を設けた請求項１，２または３記載のＣＭＯＳ増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、スタンバイ機能を搭載したＣＭＯＳ増幅装置およびにこれを有する電子機器に関するものである。
【背景技術】
【０００２】
従来、オーディオ出力アンプ等の増幅回路の構成としてバイポーラトランジスタで構成されたものや、ＣＭＯＳトランジスタで構成されたものが提案されている。
【０００３】
このような従来のＣＭＯＳ増幅装置の構成例については、非特許文献１に記載されているものがあった。図５は上記非特許文献１に開示された従来のＣＭＯＳ増幅装置の構成を示すものである。図５におけるＣＭＯＳ増幅装置は、出力段としてＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ５とでソース接地のプッシュ・プル出力回路が構成され、＋入力端子９および−入力端子１０からの入力に対し、それぞれの出力用のＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ５とをドライブする差動増幅回路７、８を有する。また、ＡＢ級アイドリング電流制御回路として、フィード・フォワード型制御回路を用いており、低電源電圧で駆動できる。アイドリング電流制御回路は、ＰチャネルＭＯＳトランジスタ１１、１２、１９、２０、２３、２４とＮチャネルＭＯＳトランジスタ１５、１６、２１、２２、２５、２６と定電流源１４、１８とで構成されている。符号１は第１の電源端子である＋電源端子を示し、符号２は第２の電源端子である−電源端子（もしくはグラウンド端子）を示す。
【０００４】
また、特許文献１には、別の従来のＣＭＯＳ増幅装置として、ダイナミックレンジを拡大し、歪率の低減を図るものが開示されている。
【特許文献１】特開平１１−１０３２１６号
【非特許文献１】Ｄｅｓｉｇｎ  ｏｆ  ｌｏｗ  ｖｏｌｔａｇｅ  ｌｏｗ  ｐｏｗｅｒ  ＣＭＯＳ  ｏｐｅｒａｔｉｏｎａｌ  ａｍｐｌｉｆｉｅｒ（著者  Ｄｅｌｆｔ大学教授  Ｈｏｇｒｖｏｒｓｔ）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、ＤＶＣ（デジタルビデオカメラ）やＤＳＣ（デジタルスチルカメラ）、携帯電話、ノートパソコン等のポータブル電子機器においては、電源電圧を印加したままにおいて、スタンバイ動作やパワーセーブ動作を行うためのスタンバイ機能やパワーセーブ機能等の低消費電力機能が必要になってきている。しかしながら、上記従来のＣＭＯＳ増幅装置には、スタンバイ機能・パワーセーブ機能等の低消費電力機能がないため、低消費電力設計ができないという課題を有していた。
【０００６】
上記従来例の構成では、スタンバイ状態でＣＭＯＳ増幅装置に流れる電流を遮断するためには、全てのＭＯＳトランジスタのゲート・ソース電圧ＶＧＳをスレッショルド電圧以下にしてオフさせればよい。しかし、そのために、各ＭＯＳトランジスタに各々ゲート・ソース電圧ＶＧＳをショートするスイッチが必要であり、構成が複雑である。
【０００７】
本発明の目的は、上記従来の課題を解決するもので、必要最小限の素子を用いるだけで、スタンバイ状態で電源電流を遮断できるＣＭＯＳ増幅装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のＣＭＯＳ増幅装置は、第１の電源端子および第２の電源端子と、プッシュ・プル型の出力段と、差動型の入力段と、フィード・フォワード型のアイドリング電流制御回路と、遮断回路とからなる。
【０００９】
出力段は、第１の電源端子にソースが接続された第１のＰチャネルＭＯＳトランジスタと、第２の電源端子にソースが接続され第１のＰチャネルＭＯＳトランジスタのドレインにドレインが接続された第１のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのドレインに接続された出力端子とからなる。
【００１０】
入力段は、第１および第２の入力端子と、第１の電源端子および第２の電源端子より給電され第１の入力端子にマイナス入力が接続され第２の入力端子にプラス入力が接続され出力が第１のＰチャネルＭＯＳトランジスタのゲートに接続されて第１のＰチャネルＭＯＳトランジスタを駆動する第１の差動増幅回路と、第１の電源端子および第２の電源端子より給電され第１の入力端子にマイナス入力が接続され第２の入力端子にプラス入力が接続され出力が第１のＮチャネルＭＯＳトランジスタのゲートに接続されて第１のＮチャネルＭＯＳトランジスタを駆動する第２の差動増幅回路とからなる。
【００１１】
アイドリング電流制御回路は、第１の電源端子にソースが接続されゲートおよびドレインが互いに接続された第２のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタのゲートおよびドレインにソースが接続されゲートおよびドレインが互いに接続された第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインに一端が接続され第２の電源端子に他端が接続された第１の定電流回路とからなるＰチャネルＭＯＳトランジスタ用２ＶＧＳ（ゲート・ソース間電圧の２倍）バイアス生成回路と、
第２の電源端子にソースが接続されゲートおよびドレインが互いに接続された第２のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタのゲートおよびドレインにソースが接続されゲートおよびドレインが互いに接続された第３のＮチャネルＭＯＳトランジスタと、第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインに一端が接続され第１の電源端子に他端が接続された第２の定電流回路とからなるＮチャネルＭＯＳトランジスタ用２ＶＧＳバイアス生成回路と、
第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続された第４のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続され、第１のＰチャネルＭＯＳトランジスタのゲートにソースが接続され、第１のＮチャネルＭＯＳトランジスタのゲートにドレインが接続された第５のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続され、第４のＰチャネルＭＯＳトランジスタのソースおよびドレインにそれぞれドレインおよびソースが接続された第４のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインにゲートが接続され、第５のＰチャネルＭＯＳトランジスタのソースおよびドレインにそれぞれドレインおよびソースが接続された第５のＮチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタのソースにドレインおよびゲートが接続され第１の電源端子にソースが接続された第６のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタのソースにゲートが接続され、第５のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、第１の電源端子にソースが接続され、第６のＰチャネルＭＯＳトランジスタとともに第１のカレントミラー回路を構成する第７のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタのソースにドレインおよびゲートが接続され第２の電源端子にソースが接続された第６のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタのソースにゲートが接続され、第５のＮチャネルＭＯＳトランジスタのソースにドレインが接続され、第２の電源端子にソースが接続され、第６のＮチャネルＭＯＳトランジスタとともに第２のカレントミラー回路を構成する第７のＮチャネルＭＯＳトランジスタとからなる。
【００１２】
遮断回路は、第１および第２の電源端子から第１および第２の差動増幅回路への給電を遮断する第１のスイッチと、第２の定電流回路の電流を遮断する第２のスイッチと、第３の定電流回路の電流を遮断する第３のスイッチと、第１のＰチャネルＭＯＳトランジスタのＶＧＳをショートさせる第４のスイッチと、第２および第３のＰチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第５のスイッチと、第１のＮチャネルＭＯＳトランジスタのＶＧＳをショートさせる第６のスイッチと、第２および第３のＮチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第７のスイッチとからなる。
【００１３】
本構成によって、スタンバイ状態で、必要最低限の素子である、第１および第２の差動増幅回路への給電をオフする第１のスイッチと、第１および第２の定電流回路の電流を遮断する第２および第３のスイッチと、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのＶＧＳ（ゲート・ソース間電圧）をショートする第４および第６のスイッチと、第１の電源端子と２ＶＧＳのバイアスポイントとの間をショートする第５のスイッチと、第２の電源端子と２ＶＧＳのバイアスポイントとの間をショートする第７のスイッチとを備えることで、ドレインが低インピーダンスでゲートが高インピーダンスとなる素子がなくなる。その結果、電源電流を遮断することができる（スタンバイ状態）。
【００１４】
上記の遮断回路は、以下の構成が好ましい。すなわち、通常動作状態以外は第２の電源端子の電圧もしくは、ＰチャネルＭＯＳトランジスタのスレショルド電圧以下の電圧に下がる第１の遮断端子と、通常動作状態以外は第１の電源端子の電圧もしくは、ＮチャネルＭＯＳトランジスタのスレショルド電圧以上の電圧に上がる第２の遮断端子とをさらに備える。そして、第４のスイッチは、第１の遮断端子にゲートが接続され、第１の電源端子にソースが接続され、第１のＰチャネルＭＯＳトランジスタのゲートにドレインが接続され、第１のＰチャネルＭＯＳトランジスタのＶＧＳをショートさせる第８のＰチャネルＭＯＳトランジスタからなる。また、第５のスイッチは、第１の遮断端子にゲートが接続され、第１の電源端子にソースが接続され、第３のＰチャネルＭＯＳトランジスタのゲートおよびドレインにドレインが接続され、第２および第３のＰチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第９のＰチャネルＭＯＳトランジスタからなる。第６のスイッチは、第２の遮断端子にゲートが接続され、第２の電源端子にソースが接続され、第１のＮチャネルＭＯＳトランジスタのゲートにドレインが接続され、第１のＮチャネルＭＯＳトランジスタのＶＧＳをショートさせる第８のＮチャネルＭＯＳトランジスタからなる。第７のスイッチは、第２の遮断端子にゲートが接続され、第２の電源端子にソースが接続され、第３のＮチャネルＭＯＳトランジスタのゲートおよびドレインにドレインが接続され、第２および第３のＮチャネルＭＯＳトランジスタによる２ＶＧＳをショートさせる第９のＮチャネルＭＯＳトランジスタからなる。
【００１５】
上記構成においては、第６および第７のＰチャネルＭＯＳトランジスタに対して第１０および第１１のＰチャネルＭＯＳトランジスタがそれぞれカスコード接続され、第１０および第１１のＰチャネルＭＯＳトランジスタのゲートが第６および第７のＰチャネルＭＯＳトランジスタのゲートと共通接続され、第６および第７のＮチャネルＭＯＳトランジスタに対して第１０および第１１のＮチャネルＭＯＳトランジスタがそれぞれカスコード接続され、第１０および第１１のＮチャネルＭＯＳトランジスタのゲートが第６および第７のＮチャネルＭＯＳトランジスタのゲートと共通接続されることが好ましい。
【００１６】
また、出力端子とグラウンド端子の間に抵抗を設けることが好ましい。
【００１７】
さらに、このＣＭＯＳ増幅装置は、映像回路と音声回路とを同一ＬＳＩ上に集積してもよい。
【発明の効果】
【００１８】
以上のように本発明のＣＭＯＳ増幅装置は、全ての高インピーダンスのゲートを対策するのではなく必要最小限のスイッチ回路を設けることで、ドレインが低インピーダンスでゲートが高インピーダンスとなる素子がなくなるため、電源電流を遮断することができる。
【発明を実施するための最良の形態】
【００１９】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１におけるＣＭＯＳ増幅装置の構成を示す回路図である。図１において、出力段では、第１の電源端子である＋電源端子１と第２の電源端子である−電源端子（またはＧＮＤ端子）２との間にプッシュ側出力のＰチャネルＭＯＳトランジスタ４とプル側出力のＮチャネルＭＯＳトランジスタ５とからなるソース接地のプッシュ・プル回路が接続されている。
【００２１】
また、入力段では、差動増幅回路７、８は＋入力端子９および−入力端子１０から入力された信号を増幅してＰチャネルＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジスタ５をドライブする。これによって、＋入力端子９および−入力端子１０から入力された信号を増幅した信号が出力端子３から出力される。
【００２２】
また、このＣＭＯＳ増幅装置には、上記のＰチャネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジスタ５とからなるプッシュ・プル回路をＡＢ級で動作させるためのアイドリング電流制御回路が設けられている。このアイドリング電流制御回路は、無入力時のアイドリング電流、つまり、無入力時にプッシュ側出力ＰチャネルＭＯＳトランジスタ４とプル側出力ＰチャネルＭＯＳトランジスタ５に流れる電流を決定するものである。その構成は、ＰチャネルＭＯＳトランジスタ１１、１２、１９、２０、２３、２４と、ＮチャネルＭＯＳトランジスタ１５、１６、２１、２２、２５、２６と、定電流源１４、１８からなる。
【００２３】
また、このＣＭＯＳ増幅装置には、入力段、出力段およびアイドリング電流制御回路に流れる電流を、スタンバイ状態に設定されたときに遮断するための遮断回路が設けられている。この遮断回路は、スイッチ６、１３、１４と、スイッチであるＰチャネルＭＯＳトランジスタ２７、２８と、スイッチであるＮチャネルＭＯＳトランジスタ３０、３１からなる。
【００２４】
なお、スイッチ６、１３、１４は、ＭＯＳトランジスタで構成することもできるが、この実施の形態では、定電流回路（カレントミラー回路）のＶＧＳをＭＯＳトランジスタでショートして電流をカットする構成をとる。このＭＯＳトランジスタは遮断端子からの信号で制御できる。
【００２５】
スイッチ６は、外部から与えられる制御信号により通常動作状態ではオンとなっているが、スタンバイ状態でオフとなる。これによって、スタンバイ状態では差動増幅回路７、８へ供給される電源電流が遮断され、差動増幅回路７、８の動作は停止する。スイッチ１３、１７は、外部から与えられる制御信号により通常動作時にはオンとなっているが、スタンバイ状態でオフとなる。これによって、スタンバイ状態では定電流源１４、１８の電流が遮断される。
【００２６】
また、ＰチャネルＭＯＳトランジスタ２７、２８は、遮断端子２９に加えられる電圧に応じてオンオフする。具体的には、通常動作状態ではオフとなっているが、スタンバイ状態ではオンとなる。つまり、スタンバイ状態において、遮断端子２９に与える電圧を−電源端子（またはＧＮＤ端子）２の電圧にするかまたはＰチャネルＭＯＳトランジスタのスレショルド電圧以下に下げることによって、ＰチャネルＭＯＳトランジスタ２７、２８がオンとなる。
【００２７】
一方、通常動作状態では、遮断端子２９に与える電圧を、＋電源端子１の電圧にするかまたはＰチャネルＭＯＳトランジスタのスレショルド電圧より高い電圧に上げることによって、ＰチャネルＭＯＳトランジスタ２７、２８がオフとなる。
【００２８】
これによって、スタンバイ状態では、プッシュ側出力ＰチャネルＭＯＳトランジスタ４のＶＧＳがＰチャネルＭＯＳトランジスタ２７によってショートされる。またこのときに、ＰチャネルＭＯＳトランジスタ１１、１２によってできる２ＶＧＳのバイアス電圧がＰチャネルＭＯＳトランジスタ２８によってショートされる。
【００２９】
また、ＮチャネルＭＯＳトランジスタ３０、３１は、遮断端子３０に加えられる電圧に応じてオンオフする。具体的には、通常動作状態ではオフとなっているが、スタンバイ状態ではオンとなる。つまり、スタンバイ状態において、遮断端子３０に与える電圧を＋電源端子の電圧にするか、またはＮチャネルＭＯＳトランジスタのスレショルド電圧以上に上げることによって、ＮチャネルＭＯＳトランジスタ３０、３１がオンとなる。
【００３０】
一方、通常動作状態では、遮断端子３０に与える電圧を、−電源端子（またはＧＮＤ端子）２の電圧にするかまたはＮチャネルＭＯＳトランジスタのスレショルド電圧より低い電圧に下げることによって、ＮチャネルＭＯＳトランジスタ３０、３１がオフとなる。
【００３１】
これによって、スタンバイ状態では、プル側出力ＮチャネルＭＯＳトランジスタ５のＶＧＳ（ゲート・ソース間電圧）がＮチャネルＭＯＳトランジスタ３０によってショートされる。またこのときに、ＮチャネルＭＯＳトランジスタ１５、１６によってできる２ＶＧＳのバイアス電圧がＮチャネルＭＯＳトランジスタ３１によってショートされる。
【００３２】
本発明の実施の形態１におけるＣＭＯＳ増幅装置によれば、上記図５の従来のＣＭＯＳ増幅装置に対し、スイッチ６、１３、１７と、スイッチとしてのＰチャネルＭＯＳトランジスタ２７、２８と、スイッチとしてのＮチャネルＭＯＳトランジスタ３０、３１との必要最低限の素子を用いてスタンバイ状態における電流遮断を実現できる。
【００３３】
（実施の形態２）
図２は本発明の実施の形態２におけるＣＭＯＳ増幅装置の構成を示す回路図である。この実施の形態２は、図２に示すように、ＰチャネルＭＯＳトランジスタ２３、２４に対して、ＰチャネルＭＯＳトランジスタ３３、３４がそれぞれカスコード接続され、ＮチャネルＭＯＳトランジスタ２５、２６に対して、ＮチャネルＭＯＳトランジスタ３５、３６がそれぞれカスコード接続されたもので、その他の構成は図１の構成と同様である。
【００３４】
上記のように、アイドリング電流制御回路において、ＭＯＳトランジスタ３３、３４、３５、３６をカスコード接続すると、電流値のバラツキを改善でき、したがって特性バラツキを改善できる。
【００３５】
この実施の形態２の他の効果は、実施の形態１と同様である。
【００３６】
（実施の形態３）
図３は本発明の実施の形態３におけるＣＭＯＳ増幅装置の構成を示す回路図である。この実施の形態３は、図３に示すように、出力端子３とＧＮＤ（グラウンド）端子３８との間に抵抗３７を挿入したことが、実施の形態１とは異なる。この構成により、出力端子３がスタンバイ状態でＧＮＤ電位に固定され、不定電位とならならない。その結果、プッシュ側出力のＰチャネルＭＯＳトランジスタ４とプル側出力のＮチャネルＭＯＳトランジスタ５のリーク等の不具合が検出できる。その他の構成は図１の構成と同様である。
【００３７】
ここで、トランジスタのリークなどの不具合は以下のようにして検出される。ＰチャネルＭＯＳトランジスタ４にリーク電流Ｉｐが発生した場合、抵抗３７の抵抗値をＲ３７とすると、出力端子３のＤＣ電圧はＲ３７×Ｉｐになる。また、ＮチャネルＭＯＳトランジスタ５にリーク電流Ｉｎが発生した場合、出力端子３のＤＣ電圧はＲ３７×Ｉｎになります。リーク電流が発生しない場合は、出力端子３はグラウンド電位である。したがって、出力端子３の電位によって、ＭＯＳトランジスタのリークが検出できる。
【００３８】
この実施の形態３の他の効果は、実施の形態１と同様である。
【００３９】
（実施の形態４）
図４は本発明の実施の形態４におけるＣＭＯＳ増幅装置の構成を示す回路図である。この実施の形態４は、図４に示すように、出力端子３とＧＮＤ（グラウンド）端子３８との間に抵抗３７を挿入したことが、実施の形態２とは異なる。この構成により、出力端子３がスタンバイ状態でＧＮＤ電位に固定され、不定電位とならならない。その結果、プッシュ側出力のＰチャネルＭＯＳトランジスタ４とプル側出力のＰチャネルＭＯＳトランジスタ５のリーク等の不具合が検出できる。その他の構成は図２の構成と同様である。
【００４０】
この実施の形態４の他の効果は、実施の形態２と同様である。
【産業上の利用可能性】
【００４１】
本発明のＣＭＯＳ増幅装置は、ＤＶＣ（デジタルビデオカメラ）やＤＳＣ（デジタルスチルカメラ）、携帯電話、ノートパソコン等のポータブル電子機器などの出力回路として有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１におけるＣＭＯＳ増幅装置の構成を示す回路図である。
【図２】本発明の実施の形態２におけるＣＭＯＳ増幅装置の構成を示す回路図である。
【図３】本発明の実施の形態３におけるＣＭＯＳ増幅装置の構成を示す回路図である。
【図４】本発明の実施の形態４におけるＣＭＯＳ増幅装置の構成を示す回路図である。
【図５】従来のＣＭＯＳ増幅装置の構成を示す回路図である。
【符号の説明】
【００４３】
１  ＋電源端子
２  −電源端子またはＧＮＤ端子
３  出力端子
４  第１のＰチャネルＭＯＳトランジスタ
５  第１のＮチャネルＭＯＳトランジスタ
６  第１のスイッチ
７  第１の差動増幅回路
８  第２の差動増幅回路
９  ＋入力端子
１０  −入力端子
１１  第２のＰチャネルＭＯＳトランジスタ
１２  第３のＰチャネルＭＯＳトランジスタ
１３  第２のスイッチ
１４  第１の定電流回路
１５  第２のＮチャネルＭＯＳトランジスタ
１６  第３のＮチャネルＭＯＳトランジスタ
１７  第３のスイッチ
１８  第２の定電流回路
１９  第４のＰチャネルＭＯＳトランジスタ
２０  第５のＰチャネルＭＯＳトランジスタ
２１  第４のＮチャネルＭＯＳトランジスタ
２２  第５のＮチャネルＭＯＳトランジスタ
２３  第６のＰチャネルＭＯＳトランジスタ
２４  第７のＰチャネルＭＯＳトランジスタ
２５  第６のＮチャネルＭＯＳトランジスタ
２６  第７のＮチャネルＭＯＳトランジスタ
２７  第８のＰチャネルＭＯＳトランジスタ
２８  第９のＰチャネルＭＯＳトランジスタ
２９  第１の遮断端子
３０  第８のＮチャネルＭＯＳトランジスタ
３１  第９のＮチャネルＭＯＳトランジスタ
３２  第２の遮断端子
３３  第１０のＰチャネルＭＯＳトランジスタ
３４  第１１のＰチャネルＭＯＳトランジスタ
３５  第１０のＮチャネルＭＯＳトランジスタ
３６  第１１のＮチャネルＭＯＳトランジスタ
３７  抵抗
３８  ＧＮＤ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007104358.tif 000007