(57)【要約】      （修正有）【課題】複数のバス間での情報転送のために改善されたシステムを提供する。【解決手段】ホストプロセッサーによりアクセスできるブリッジであって、第一バスから第二バスにアクセスを拡張できる。第一バスと第二バスは、それぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。ブリッジは、第一バスと第二バスのインタフェース手段とともにリンクを持つ。第一インタフェースは第一バスとリンクとの間に結合され、第二インターフェイスは第二バスとリンクとの間に結合され、第一バスと第二バスフォーマットと異なるフォーマットのリンクを介して情報をシリアルに出力し、第一バスに第二バスより高いレベルを与える予めきめられた階層に従って、第一バスと第二バスの間で情報を交換する。【選択図】図１
2007004815.tif 000002
【特許請求の範囲】
【請求項１】
第一バスから第二バスにアクセスを拡張するためのプロセッサによりアクセス可能なブリッジと、該第一バスおよび第二バスは、それぞれ複数のバスとコンパティブルな装置のそれぞれに独立に適合できるものであって、
リンクと、
該第一バスと該リンクの間で結合する第一インタフェースと、
該第二バスと該リンクの間で結合する第二インタフェースと、
を備え、
該第一インタフェースと該第二インタフェースとが、該リンクへの該情報の転送を開始する前に該リンクへの到来アクノリッジメントを待つことなく該第一インタフェースと該第二インタフェースのものと異なるフォーマットの該リンクを介してシリアルに情報を転送することが可能であることを特徴とするブリッジ。
【請求項２】
バス−コンバティブルな装置はメモリ装置と入力／出力装置を含み、該第一インタフェースと該第二インタフェースは、（ａ）該ブリッジを通過する方向を特徴付けるペンディングバストランザクションに応答することにより該第一バスが第二バスと初期交換することを容認し、および（ｂ）該第一バスを介して通信する該プロセッサは、第二バスにバス−コンパティブルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするものであり、
（ｉ）該第一バス上の装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、
（ii） 別のものを使用することなく、該第二バスにバス−コンパチブルな装置の一つを介入することを特徴とする請求項１に記載のブリッジ。
【請求項３】
該第一インタフェースと第二インタフェースは、該第一バスと第二バスの間で情報交換可能であり、該第一バスは該第二バスより高い階層レベルを与えられていることを特徴とする階層に従うことを特徴とする請求項１に記載のブリッジ。
【請求項４】
該第一インタフェースと該第二インタフェースは、（ａ）該第一バスはあらかじめきめられた該第二バスより高い階層に従って、該第一バスと第二バスの間で情報を交換するものであり、および（ｂ）該第一バスを介して通信する該プロセッサは該第二バスのバスコンパティブルなメモリ装置および入力／出力装置を含む異なる一つのものを個々に選択するようにアドレスすることが可能であり、
（ｉ）該第一バス装置をアクセスするのに使用されるのと同じように使用されるのと実質的に同じタイプのアドレスを該第一バス上で使用するものであり、
（ii） 第一のものが第二のものを使用することなく、該第二バスにバスコンパティブルな装置の一つを調停すること、および
（iii）  調停的な階層レベルを介することなく情報を通過させることがないことを特徴とする請求項１に記載のブリッジ。
【請求項５】
該第一バスと第二バスはバスコンパティブルな装置がバス通信を交渉することを可能にする複数の信号線をもち、該第一インタフェースは、該第一バスのペンディングトランザクションが送信され、そして該第二バスによりアクノリッジされる前に該ペンディングトランザクションの処理を開始し、そして少なくとも該第一バスの信号線の一つにリトライ信号を送信するために該第一バスのペンディングトランザクションに応答して動作することを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項６】
該第一バスの信号線のあらゆる情報より少ない情報が該リンクを介して該第一インタフェースにより送信されることを特徴とする請求項５に記載のブリッジ。
【請求項７】
該第一インタフェースは、該第二バスを介してアクセス可能なバスコンパティブルな装置に対応するアドレスの予め決められたスケジュールに基づく該第一バスに現われるアドレスに選択的に応答し、該第一バスにバスコンパティブルな別のものに対応するアドレスに応答することのないようすることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項８】
該予め決められたスケジュールを蓄積するレジスタを構成することを特徴とする請求項７に記載のブリッジ。
【請求項９】
該第一インタフェースは該予め決められたスケジュールを記憶する第一レジスタを備え、該第二インタフェースは、予め決められたスケジュールを記憶する第二レジスタを備えることを特徴とする請求項７に記載のブリッジ。
【請求項１０】
該第一レジスタは該第二バスの一つもしくはそれ以上のバスコンパティブルな装置に対するベースアドレスを該第一バスに関連して確立するように動作できることを特徴とする請求項８のブリッジ。
【請求項１１】
該第二バスにバスコンパティブルな一つもしくはそれ以上の装置に対するベースアドレスを該第一バスに関連して確立するためのレジスタを備えることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項１２】
該第一インタフェースと該第二インタフェースは、該第一バスを介してルートすることなく該第二バスのバスコンパティブル装置間で通信可能であることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項１３】
第二バスに対して許可を与える権限をもつが、該第二インタフェースもしくは該第二バスのバスコンパティブルな装置のいずれか一つに対しては第一バスの許可を与える権限がない調停装置を備えることを特徴とする請求項１２に記載のブリッジ。
【請求項１４】
第一インタフェースおよび第二インタフェースは、該リンクと該第一バスおよび第二バスの間に接続された第一および第二プログラマブル装置を備えることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項１５】
該第一インタフェースと該第二インタフェースは該リンクと該第一バスおよび該第二バスの間にそれぞれ接続される第一および第二アプリケーションスペシフィック集積回路装置を備えることを特徴とする請求項１、２、もしくは４に記載のブリッジ。
【請求項１６】
第一および第二アプリケーションスペシフィック集積回路装置は同じ構成であり、それぞれは２つのモードの一つに動作を確立する制御信号を受け取るための制御ピンをもつことを特徴とする請求項１５に記載のブリッジ。
【請求項１７】
第一と第二のアプリケーションスペシフィック集積回路装置は、第二バスに許可を与える権限をもち、該第二インタフェースもしくは該第二バスにバスコンパティブルな装置の一つのいずれかに該第一バスの許可を与える権限をもたないものである、請求項１６に記載のブリッジ。
【請求項１８】
第一および第二のアプリケーションスペシフィック集積回路装置は、複数の入力／出力ボートを備える該第二インタフェースに結合される複数のポート手段を備えることを特徴とする請求項１５に記載のブリッジ。
【請求項１９】
該プロセッサは割込み駆動され、該第二インタフェースが該リンクを介して該第一インタフェースに該ホストプロセッサーを中断するための中断信号を送信できるものであることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項２０】
該プロセッサは、エラー信号に応答するものであり、該第二インターネットは該リンクを介して該プロセッサーあてのエラー信号を送信することを特徴とする請求項１９に記載のブリッジ。
【請求項２１】
該第一バスは予めきめられたクロック速度で動作し、該リンクは該第一のインタフェースと該予め決められたクロック速度よりビット転送レートの大きい該第二インタフェースとの間のデータを伝搬するリンクであることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項２２】
一組の該リンクは反対方向に情報を送る一組の単方向リンクであることを特徴とする請求項２１に記載のブリッジ。
【請求項２３】
該単方向リンクは異なる信号転送のためにドライブされることを特徴とする請求項２２に記載のブリッジ。
【請求項２４】
第二バスはＰＣＩバスであることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項２５】
第二インタフェースは、初期読み出しリクエストを表す該リンクからのトランザクションに応答してペンディングの予め予期されるトランザクションに応じるために、該リンクに送信を返却するために該第一バスにバスコンパティブルな装置の正当な権限をもつものからデータをフェッチおよびプリフェッチする動作が可能であることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【請求項２６】
第一インタフェースおよび第二インタフェースは、該第二バス上の少なくとも一つのバスコンパティブルな装置が、該第二バスの装置にアクセスするために使用されたのと実質的に同じタイプのアドレスを該第二バス上で使用して該第一バスの一つもしくはそれ以上のバスコンパティブルな装置にアドレスすることを許可するように動作できることを特徴とする請求項１、２もしくは４に記載のブリッジ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理システム、そして特にバス間で情報転送機構を持つブリッジシステム（ｂｒｉｄｇｅ  ｓｙｓｔｅｍ）に関連するものである。
【背景技術】
【０００２】
コンピュータは、ホストプロセッサと、メモリデバイスや入力／出力装置等の様々な装置間のデータ転送のためにバスを使うことができる。ここでいう“入力／出力”装置は、入力を発生させる又は出力を受ける）装置（或いはその両方を指す。従って“入力／出力”は別々に使われる。これらのバスは、プロセッサーに特に緊急に必要とされるデータ交換のための予備の高レベルバスに接続されたホストプロセッサーと階層構造に配列される。低レベルバスは優先度の低い周辺装置に接続される。
【０００３】
独立バスを備えるためのいくつかの他の理由がある。一本のバスに装置を過多に設置することは高い負荷を生ずる。そのような負荷は、パワ−の必要と多くの装置を信号処理することから引き起こされる遅延のためにバスのドライブを困難にする。また、あるバス上のいくつかの装置は定期的にマスタとして働き、スレーブデバイスと通信するためにあるバスに制御を要求する。独立バス上のいくつかの装置を分けることによって、マスタ装置がホストプロセッサーや他のマスタ装置に使われるバスと提携することなく、低レベルバス上の他の装置と通信できる。
【０００４】
ＰＣＩバス規格はＯｒeｇｏｎ のＰＣＩ Special Interest Group of Hillsboroによって仕様がきめられている。ＰＣＩバスは３２ビット幅でマルチプレクス・アドレス−データ（ＡＤ）バスポーションの特徴があり、６４ビット幅のＡＤバスポーションに拡張することができる。ＰＣＩバス上で高データ・スループットレート（例えば３３ＭＨｚクロックレート）を維持することはバス上の電気的ＡＣ・ＤＣ負荷に固定的限界を与える。スピードを考慮することはまた、バスの物理的な長さ及び負荷によりバスに配置できるキャパシタンスを制限し、一方で、将来のＰＣＩバスレート（例えば６６ＭＨｚ）は電気負荷やキャパシタンス関連を悪化させる。これらの負荷の制限を認識しないと、バス装置間で伝送遅延や同期のとれない動作を生じる。
【０００５】
これらのロード制限を回避するために、ＰＣＩバス標準は、ブリッジを介してプライマリＰＣＩバスがセカンダリＰＣＩバスと通信することを可能にするブリッジを仕様にしている。追加的負荷は、プライマリバス上の負荷を増やすことなくセカンダリバス上に配置される。様々なタイプのブリッジは米国特許5、548、730と5、694、556を参照のこと。
【０００６】
ＰＣＩブリッジは、いずれかのバスのイニシエータ或いはバスマスターが、他のバスにあるターゲットの処理を完了することを可能にする階層構造を監視する。ここで使われるように、階層構造は高レベル或いは低レベルが意味を持つという概念を持つシステムのことをいう。例えば、ＰＣＩバスシステムは様々なスコアにおいて階層構造をもつ。レベルの順序は、高レベルホストプロセッサが、通常、高レベルバスからブリッジを経由して低レベルバスへと通信する場合において、監視される。レベルの順序はまた、同レベルのバスが直接通信することはなく高レベルバスに相互接続されたブリッジを経由して通信される場合において、監視される。またレベルの順序は、データが、含まれるレベルに基づいてブリッジを通ることを許可される前にそのアドレスによってフィルタされる場合において監視される。一つ或いはそれ以上の先行概念を用いる、又は異なる概念を用いることによりレベルの順序を監視する他の階層構造システムも存在する。
【０００７】
いくつかのパーソナルコンピュータはコンピュータ内の周辺バスへカードを接続可能にするアドオンカード用のスロットを備える。ユーザはしばしば追加スロットを必要とするため、拡張カードは、アドオンカードのための追加スロットを提供する拡張ユニットと周辺バス間を接続するように設計されている。バス拡張のためのシステムについては、米国特許5,006,981、5,191,657、また5,335,329を参照のこと。また米国特許5,524,252も参照のこと。
【０００８】
ポータブルコンピュータでは、ユーザが追加周辺装置を接続するときに特別な考慮が必要になる。しばしばユーザはポータブルコンピュータをデスクトップへもっていき、結合ステーション或いはキーボードやモニタ、プリンタ等のためのポートレプリケータを通して接続する。ユーザはまた、結合ステーション内のネットワークインタフェースカードを通してネットワークに接続することを希望する。あるときは、ユーザはハード装置やＣＤ−ＲＯＭドライブといった追加デバイスを必要とする。技術的には限られた範囲まで可能なのであるが、ポータブルコンピュータのバスをケーブルを通して拡張することは、多数のワイヤを必要とするため、またケーブルの実質的な長さにより生じる呼び出し時間のために難しい。
【０００９】
米国特許5,696,949においてホストシャーシは、拡張シャーシ内のＰＣＩからＰＣＩへのブリッジにケーブルバスを介してつながるＰＣＩからＰＣＩへのブリッジを持つ。このシステムは、一つのケーブルバス上を二つの独立したブリッジが通信するため比較的複雑である。このケーブルバスは本質的にＰＣＩバスに通常見られるラインをすべて含む。この方法はケーブルバスに関連するクロック呼び出し時間を扱う遅延技術を用いる。ケーブルバスの拡張サイドに生成されるクロック信号は次のようなものである：（a）ケーブルバスを交差して送られるが、ケーブルの長さに応じた遅れが生じる。（b）拡張サイドが使われる前に、遅延ラインによってケーブルバスの拡張サイドと等しい量だけ遅れが生じる。そのような設計はシステムを複雑にし、様々な物理設計でワークスペースを提供することを難しくするので、あらかじめ設計された長さの調整ケーブルへ制限する。
【００１０】
米国特許5,590,377は、結合ステーション内のＰＣＩからＰＣＩへのブリッジへＰＣＩ接続されるポータブルコンピュータのプライマリＰＣＩバスを示す。結合された時、プライマリバスとセコンダリバスは物理的に非常に密着している。ケーブルは、結合ステーションとポータブルコンピュータ間での分離は可能でない。この配置では、プライマリＰＣＩバスと結合ステーション間のインタフェース回路はない。米国出願5,724,529を参照のこと。
【００１１】
米国特許5,540,597はポータブルコンピュータ内のＰＣカードスロットへ周辺機器を接続するときに、ＰＣＭＣＩＡコネクタの追加を避けることを提唱するが、しかしそのための関連ブリッジ技術をなんら明らかにしていない。
【００１２】
米国特許4、882、702は工業機械と処理を制御するプログラマブル・コントローラーを示す。該システムは様々な入力／出力モジュールとデータをシリアル交換する。これらのモジュールの一つは、様々なグループの付加的入力／出力モジュールとシリアル通信できる拡張モジュールに置き換えることが可能である。このシステムは、拡張モジュールとの通信方法が入力／出力モジュールとの通信方法と異なるということにおいてブリッジに類似するものではない。拡張モジュールではシステムは、ステイタスバイトのグループがすべての拡張デバイスへ転送されるブロック転送モードに変化する。このシステムはまた、入力／出力処理に制限され、アドレスを指定できる様々なメモリ処理をサポートしていない。米国特許4,413,319及び4、504、927を参照。
【００１３】
米国特許5,572,525において、機器のために設計されたもう一つのバス（IEEE488一般目的機器バス）は、もう一つの拡張装置への転送ケーブルを介してシリアルに転送されるパケットへのバスインフォメーションを中断する拡張装置に接続する。この別の拡張装置はシリアルパケットを第二機器バスに適用されるパラレルデータに復元する。この拡張装置は、パラレル／シリアル変換レイヤ以前のメッセージ解釈レイヤや他のあらゆるレイヤを介して動作するインテリジェント・システムである。従ってこのシステムはブリッジと異なる。このシステムはまた、実行する処理のタイプも限定される。米国特許4,959,833を参照。
【００１４】
米国特許5,325,491は、リモート周辺装置と連結するための多数のワイヤによりローカルバスをケーブルにインタフェースするシステムを示す。米国特許3,800,097、4,787,029、4,961,140、5,430,847を参照。
【００１５】
Small Computer System Interface(ＳＣＳＩ)は多様な周辺装置のためのバス規格を定義する。このＳＣＳＩバスはハイレベル命令へ応答するインテリジェント・システムの一部分である。従ってＳＣＳＩシステムは、ソフトウェア・ドライバに、ハードウェアがＳＣＳＩバスと通信できることを必要とする。このかなり複雑なシステムはＰＣＩ規格で定められたブリッジとは大きく異なる。データ転送のためのその他の複雑な技術とプロトコルには様々なものが存在するが、イーサネット、トークンリング、TCP/IP、ISDN、FDDI、HIPPI、ATM、ファイバー・チャネル等も含めて、これらはブリッジ技術との関連性は持たない。
【００１６】
米国特許4,954,949、5,038,320、5,111,423、5,446,869、5,495,569、5,497,498、5,507,002、5,517,623、5,530,895、5,542,055、5,555,510、5,572,688、5,611,053も参照。
【００１７】
それゆえに複数のバス間での情報転送のために改善されたシステムが必要である。
【００１８】
発明の概要
本発明の特徴と利点を例示的に示す実施例に従って、ポータブルコンピュータへ第一バスから第二バスへのアクセスを拡張するためにホストプロセッサによりアクセスできるブリッジが提供される。該第一バスと該第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。可能な装置は、メモリ装置および入力／出力装置を含む。ブリッジは、第一バスと第二バスのインタフェース手段とともにリンクを持つ。第一インタフェースは該第一バスとリンクとの間に結合される。第二インタフェースは該第二バスとリンクとの間に結合される。シングルブリッジとして動作する第一および第二インターフェイスは、次のように動作する。（ａ）リンクからその情報の転送を開始する以前に、リンクによりアクノリッジメンを待つことなく、第一バスと第二バスフォーマットと異なるフォーマットのリンクを介して、情報をシリアルに出力すること、（b）ブリッジを交差する宛先を表す特徴を持つペンディングのトランザクションの応答して第一バスと第二バスで初期交換を認めること、（ｃ）該第一バスを介して通信するホストプロセッサは、第二バスにコンパティブルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするものであり、（ｉ）該第二バスの装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、（ii)第一のものは第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停する。
【００１９】
本発明の別の概念に従うと、プロセッサによりアクセス可能なブリッジは、第一バスから第二バスにアクセスを拡張できる。第一バスと第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。可能な装置は、メモリ装置および入力／出力装置を含む。ブリッジは、第一バスと第二バスのインタフェース手段とともにリンクを持つ。第一インタフェースは該第一バスとリンクとの間に結合される。第二インタフェースは該第二バスとリンクとの間に結合される。シングルブリッジとして動作する第一インターフェイスと第二インターフェイスは、次のように動作可能である。（ａ）第一バスと第二バスのフォーマットと異なるフォーマットのリンクを介してシリアルに情報を送る。（ｂ）第一バスはあらかじめきめられらた第二バスより高い階層に従って、第一バスと第二バスの間で情報を交換するものである。そして、（ｃ）第一バスを介して通信するホストプロセッサは、第二バスにコンパティブルなメモリ装置および入力／出力装置を含む異なる装置を選択的にアドレスするものであり、（ｉ）第二バスの装置にアクセスするのに使用されるのと実質的に同じアドレスタイプを該第一バス上で使用するものであり、（ii） 第一のものは第二のものを使用することなく、該第二バスにコンパチブル装置の一つを調停し、そして、（iii）階層レベルの調停を介して情報を通過することがない。
【００２０】
本発明の別の概念に従うと、さらに、プロセッサによりアクセス可能なブリッジは、第一バスから第二バスにアクセスを拡張できる。該第一バスと該第二バスはそれぞれのバスの複数のバス−コンパティブル装置にそれぞれ独立に接続するようにされている。ブリッジは、リンクおよび第一と第二バスインタフェースをもつ。第一インタフェースは該第一バスとリンクとの間に結合される。第二インタフェースは該第二バスとリンクとの間に結合される。第一インターフェースと第二バスインタフェースはシングルブリッジとして動作し、そしてリンクにより情報の送信を調停する以前にリンクによりアクノリッジメントの入力を待つことなく第一バスと第二バスのフォーマットと異なるリンクを介してシリアルに情報を送ることができる。
【００２１】
前述の装置と方法を使用することにより、改良されたシステムでは、バス間の情報の送信が達成される。望ましい一実施例において、二つのバスは、一組の単方向リンクを持って形成される双方向リンクにより通信する。それぞれは、トゥイステッドペアもしくはトゥイン軸ラインを使用する（望まれるスピードと予想される送信距離に依存する）。バスからの情報は、リンクに送信するためのフレームにシリアルにされる前にＦＩＦＯ（ファースト−イン  ファースト−アウト）。受信フレームは非シリアル化され、そして宛先バスに置かれる前にＦＩＦＯレジスタにロードされる。望ましくは、中断、エラー信号、およびステータス信号がリンクにより送信される。
【００２２】
この望ましい実施例においては、アドレスとデータが、バスから同時に一トランザクションで、制御もしくはバイトイネーブル信号のいずれかとして作用する４ビットにより一緒に取られる。２もしくはそれ以上の付加ビットが、各トランザクションで、アドレスサイクル、ノン−ポステッドライトのアクノリッジメント、データバースト（もしくはシングルサイクル）のいずれかとしてタグに付加される。もしこれらのトランザクションがポステッドライトであれば、これらは、リンクにシリアルに送られるフレーム番号にエンコードされる前に、ＦＩＦＯレジスタに高速に記録される。プリフェッチされたリードが許可されたとき、ＦＩＦＯレジスタは、イニシエータが要求する場合に、プリフェッチされたデータを記憶できる。応答をまたなければならないシングルサイクルライトもしくは他のトランザクションに対して、ブリッジは、要求がターゲットにわたる前に、即座に待つべきイニシエータを信号できる。
【００２３】
望ましい実施例において、一つもしくはそれ以上のバスが、ＰＣＩもしくはＰＣＭＣＩＡバス標準に従う（ただし、他のバス標準も使用できる）。望ましい装置は、ＰＣＩ標準で特徴付けられた情報によりロードされる構成レジスタをもつブリッジとして動作する。装置は、ペンディングアドレスが構成レジスタにより保持される範囲にあるかどうかに依存してバス間で情報を転送する。このスキームは、このブリッジの他のサイドの装置と動作し、それは、アドレス衝突を避けるためにユニークベースアドレスで与えられる。
【００２４】
高く望まれる実施例として、装置は、ケーブルにより結ばれた二つの独立なアプリケーションスペシフィック集積回路（ASIC）として作られる。望ましくは、これら二つの集積回路は、同じ構造をもつが、そのピンの一つに印加された制御信号に従って、二つの異なるモードにおいて動作できる。階層バス（プライマリおよびセコンダリバス）と動作する時、これらの集積回路は、関連するバスに適切なモードにされる。セコンダリバスに関係するＡＳＩＣは、望ましくはセコンダリバスのマスタ制御の恩典をあたえることのできる調停権（ａｒｂｉｔｅｒ）をもつ。この望ましいＡＳＩＣは、パラレルおよびシリアルポートと同様にマウスおよびキーボードをサポートする多数のポートを供給できる。
【００２５】
ポータブルコンピュータで使用する時、ＡＳＩＣの一つは、ＰＣＭＩＣ標準に従うＰＣカードスロットに合うように設計されたパッケージのコネクタと組み立てられる。このＡＳＩＣは、他のＡＳＩＣにケーブルにより接続でき、それは結合ステーションに置かれる。従って、装置は結合ステーションの置かれたカードバスとＰＣＩバスの間のブリッジでとして動作できる。望ましいＡＳＩＣは、マウスとキーボードのポートを提供できるので、この設計は、結合ステーションにたいして特に有効である。また、ＡＳＩＣにより実現されたセコンダリＰＣＩバスは、モニタをドライブするためにメイン結合回路ボードのビデオカードもしくはビデオ処理カードに接続できる。
【００２６】
いくつかの実施例において、あるＡＳＩＣが、オリジナル装置製造業者（ＯＥＭ）によりポータブルコンピュータに搭載される。このポータブルコンピュータは、ＡＳＩＣを備える結合ステーションに接続するケーブルにあてられた特別のコネクターをもつ。このような実施例に対して、様々な装置に対するポートが望ましいＡＳＩＣにあることが、大変有利である。ＯＥＭはＡＳＩＣの既存の特徴を利用でき、そして、それがなければ、そのようなポートを具体化することを必要とする回路を省略できる。
【００２７】
上記の概略的な説明だけでなく本発明の他の目的、特徴および利点は、添付の図面を参照し、以下の適切な詳細な説明および図面に基づく本発明に係わる実施例を参照して十分に理解される。
【００２８】
望ましい実施例の詳細な説明
図１を参照すると、ブリッジが第一バス１０と第二バス１２の間で結合して示されている（あるいは、プライマリバス１０とセコンダリバス１２として参照される）。これらのバスは、ＰＣＩもしくはＰＣＭＣＩＡ３２ビットバスでよいが、他のタイプのバスが考えられ、本説明はなんらかの特定のタイプのバスに限定されるものでない。このタイプのバスは、通常、アドレスとデータラインをもつ。ＰＣＩバスをもつようないくつかの場合には、アドレスおよびデータは同じラインに多重される。さらに、これらのバスは、バス上の装置がトランザクションをうまく処理することを可能にする信号線をもつ。ＰＣＩ標準の場合、これらの信号線は制御もしくはバイトイネーブリング（Ｃ／ＢＥ〔３：０〕）のいずれかに使用される４本のラインを含む。ＰＣＩ標準に基づく他の信号線は、バス制御を獲得するため、ハンドシェイクのため、およびその類のためのものがある（例えば、ＦＲＡＭＥ２２＃、ＴＲＤＴ＃、ＩＲＤＹ＃、ＳＴＯＰ＃、ＤＥＶＳＥＬ＃等）。
【００２９】
バス１０と１２は、それぞれ第一インタフェース１４と第二インタフェース１６（あるいは、インタフェース１４と１６として参照される）に接続されて示されている。送信のためにインタフェース１４と１６により選択されたバス情報はレジスタ１８と２０にロードされる。バスに従うためにインターフェイス１４と１６が選択する入力バス情報はそれぞれレジスタ２２と２４からそれぞれ求める。一実施例において、レジスタ１８−２４は各１６×３８ＦＩＦＯレジスタであるが、異なる大きさの別のタイプのレジスタが別の実施例において使用できる。
【００３０】
この実施例において、レジスタ１８−２４は少なくとも３８ビット幅である。これらの３６ビットは、ＰＣＩバス標準に基づいて４制御ビット（Ｃ／ＢＥ＃〔3:０）〕および３２アドレス／データビット（ＡＤ〔31: ０〕）のために予約される。残りの２ビットは、関係するトランザクションの性質を識別するための付加的なタグを送信するために使用できる。他のビットは、各対象のトランザクションを特徴付けるために使用できる。トランザクションは、アドレスサイクル、ノン−ボステッドライトのアクノリッジメント、データバースト、データバーストの終了（もしくはシングルサイクル）のようなタグを付けることができる。このように、出力される書き込みトランザクションはシングルサイクルトランザクションもしくはバースト部分のようなタグを付けることができる。出力される読み出し要求は、バーストの各連続読み出しサイクルに対するバイトイネーブルコード（Ｃ／ＢＥ）のシークエンスをもつバーストの部分としてタグを付けることができる。別の実施例において異なるビット数を使用する他のコーディングスキームが使用できることが理解されるであろう。
【００３１】
図１に示された構造のバランスをとるものは、レジスタ１８−２４を介してインタフェース１４と１６の間の双方向通信を達成するように設計されたリンクである。例えば、エンコーダ２８はレジスタ２０から最も古い３８ビットを受取り、それを５バイト（４０ビット）に変更できる。この余分の２ビットは、ブロック３４から供給される中断、ステータス信号および、エラー信号を表すようにエンコードされる。
【００３２】
これらの各５バイトは、リンクを調整するために有効な情報だけでなく各バイトの情報を運ぶことのできる１０ビットフレームに変換される。例えば、これらのフレームは、良く知られた態様でコンママーカ、アイドルマーカもしくはフロー制御信号を搬送できる。そのような１０ビットフレームにエンコードされるバイトで動作する送受信装置システムは形式番号ＨＤＭＰ−１６３６、もしくは１６４６としてヒューレットパッカードにより商業的に売れている。エンコーダ２８により生成されるフレームは、単方向リンク４６により送信部４４を介して、デコーダ３０にシリアル情報を供給する受信部４８に転送され。同様に、エンコーダ２６は、シリアル情報を単方向リンク４０により送信部３８を介して、デーコーダ３２にシリアル情報を供給する受信部４２に転送する。
【００３３】
フロー制御は、ＦＩＦＯにオーバフローの危険がありそうな場合に、必要である。例えば、もし、ＦＩＦＯレジスタ２２が、ほとんど埋まっている時、それはエンコーダ２６にスレッシュホールド検出信号３６を供給し、リンク４０を介してデコーダ３２にこの情報を転送する。応答において、デコーダ３２はスレッシュホールド停止信号５０をエンコーダ２８に発行し、それはシリアル情報の転送を停止し、それによりＦＩＦＯレジスタ２２のオーバフローを事前に防ぐ。同様に、ＦＩＦＯレジスタ２４のオーバフローの予測はエンコーダ２８とリンク４６を介して流れるスレッシュホールド検出信号５２を生じさせ、デコーダ３０にスレッシュホールド停止信号５４を発行させ、エンコーダ２６がより多くのフレームの情報を送ることを停止させる。ある実施例において、システムは受信情報を検査し、それが送信エラーを含むかどうか、もしくはある態様において原形が損なわれているかどうかを決定する。そのようなイベントにおいて、システムは原形を損なわれた情報の再送信を要求でき、そしてそれにより高度の信頼リンクを保証する。
【００３４】
この実施例において、要素１４、１８、２２、２６、３０、３８および４８は単一のアプリケーションスペシフィック集積回路（ＡＳＣＩ）部である。要素１６、２０、２４、２８、３２、４２および４４は、またＡＳＣＩ５８部である。後に説明されるように、第一ＡＳＩＣ５６と第二ＡＳＩＣ５８は、同じ構成であるが、異なるモードで動作する。他の実施例は、ＡＳＩＣ部は使用しないが、代わりに、プログラマブルロジックもしくは同様の回路を使用できる。後に示されるように、ＡＳＩＣ５６はプライマリバス１０に合うように設計されたモードにおいて動作するものであり、（ここに説明される理由により）ブロック５７に出力を送る。反対に、ＡＳＩＣ５８のブロック３４はブロック３４から入力を受ける。
【００３５】
エンコーダ２６と２８は、それぞれ、そのような情報を要求するアプリケーションに対して選択的なパラレル出力をする。そのようなアプリケーションに対してデコーダ３０と３２はそれぞれパラレル入力３１と３３をする。これらの選択的入力と出力は、形式番号ＨＤＭＰ−１６３６もしくは−１６４６でヒューレットパッカード社により提供されている前記のような送受信装置チップに接続できる。これらの装置は、システムがシリアル情報を送信することを可能にするが、外部送受信装置チッブの手段を使用してである。これは、ＡＳＩＣ部５６と５８のユーザがリンクの送信方法をより多くコンロールすることを可能にする。
【００３６】
図２を参照すると、前記のＡＳＩＣ部５６と５８がさらに詳細に示されている。前記のエンコーダ、デコーダ、送信部、受信部、およびＦＩＦＯレジスタは、ブロック６０と６２に組み込まれ、それは上記の単方向リンク４０と４６で構成される双方向ケーブルにより内部接続されている。前記のインタフェース１４は、プライマリバス１０に接続され、それは多数のバス−コンパティブル装置６４にまた接続されて示されている。同様に、前記のインタフェース１６は第二バス１２に接続され、それはまた、多数のバス−コンパティブル装置６６に接続されている。装置６４と６６は、ＰＣＩ従属装置であり、そしてメモリ装置もしくは入力／出力装置として動作する。
【００３７】
インタフェース１４は、第一レジスタ手段６８に接続されて示され、それはＰＣＩ標準に応じた配置レジスタとして動作する。このシステムはブリッジとして動作するので、配置レジスタ６８は、通常、ブリッジに関連した情報をもつ。また、配置レジスタ６８は、セコンダリバス１２に作られる装置に対するアドレスの範囲もしくは予めきめられたスケジュールを指示するためのベースレジスタと制限レジスタを含む。ＰＣＩ標準に基づいて、ＰＣＩバス上の装置は、それ自身おのおのベースレジスタをもち、それはメモリ空間および／もしくはＩ／Ｏ空間のマッビングを可能にする。結果的に、配置レジスタ６８におけるベースおよび制限レジスタ６８は、個々のＰＣＩ装置により実行されることをマッピングするのに役立つ。配置レジスタ６８の情報は、第二配置レジスタ６７（また第二配置手段として参照される）には反映される。これは、すぐに配置情報をリンクの両サイドのインタフェースに利用できるようにする。
【００３８】
この実施例において、ＡＳＩＣ５８は調停装置７０をもつ。調停装置はバスをコントロールするためのセコンダリバス１２上のマスタからの要求を受ける。調停部装置は、恩典信号（ｇｒａｎｔ  ｓｉｇｎａｌ）すなわち許可信号を競合するマスタの要求の一つに発行することによりその要求に許可を与える公正なアルゴリズムである。この階層的スキームにおいて、セコンダリバス１２はバス調停を要求するが、プライマリバス１０はそれ自身の調停をする。従って、ＡＳＩＣ５６は、調停装置７２がディセーブルであるモードに配置される。ＡＳＩＣ部５６と５８のモードは、それぞれピン７４と７６に加えられる制御信号によりセットされる。このモード選択のために、ブロック５７と３４に関連する信号方向は、反転される。
【００３９】
この実施例において、ＡＳＩＣ５８は、第３バス７８を実行するモードにおけるものである。バス７８は、ＰＣＩ標準に従うものであるが、別の標準においてより都合良く実施されるものである。バス７８は、ポート手段として動作する多くの装置に接続される。例えば、装置８０と８２はマウスもしくはキーホードのいずれかに接続できるＰＳ／２ポートを実行できる。装置８４は、プリンタもしくは他の装置をドライブするためのＥＣＰ／ＥＰＰパラレルポートを実行する。装置８６は、通常のシリアルポートを実行する。装置８０、８２、８４および８６は入力／出力ライン８１、８３および８７によりそれぞれ示される。装置８０−８６は、それらがバス１２のＰＣＩ装置であるかのようにバス１０にアドレスされる。この実施例において、バス８８は、独立した入力／出力回路を必要とすることなくこれらのポートを実行するためにＯＥＭをイネーブルにするバス７８に示されるのと同じ装置をもつＡＳＩＣ５６の中に示される。
【００４０】
図３を参照すると、前記のＡＳＩＣ５８は、リモートおよび内部クロックを発生する発振器に接続される結合ステーション１３０の中に示される。ＡＳＩＣ５８は、それぞれキーボードおよびマウスに接続するための接続装置９０を介して接続されたライン８１と８３をもつ。シリアルライン８５とパラレルライン８７は、それぞれ送受信装置９２と９４に接続されるように示され、それは、またプリンタとよびモデムのような様々なパラレルおよびシリアル周辺回路への接続のための接続装置９０に接続する。
【００４１】
ＡＳＩＣ５８は、上記のセコンダバス１２に接続された示されている。バス１２は、ＰＣＩバス１２がハード装置、パックアップテープ装置、ＣＤ−ＲＯＭ装置等のようなＩＤＥ装置と通信可能にするアダプターカードに接続されて示されている。他のアダプタカード９８は、バス１２から汎用シリアルポート（ＵＳＢ）への通信を可能にするように示されている。ネットワークインタフェースカード１００はバス１２を介して、イーサネット標準、トークンリング標準等に基づいて動作する様々なネットワークと通信することを可能にする。ビデオアダプタカード１０２（あるいはビデオ手段として参照される）は、ユーザが他のモニターを操作することを可能にする。アド−オンカード１０４は、有効な機能を実行するためにユーザにより選択される様々なカードの一つである。この実施例は、アド−オンカードにより実行され様々の機能を示しているが、一方、他の実施例がドック（ｄｏｃｋ）における共通回路ボードのひとつもしくはそれ以上の機能を実行できる（例えば、ＩＤＥアダプタカードのようなものを含む機能）。
【００４２】
ＡＳＩＣ５８は、受信装置／送信装置１０６を介して通信し、受信装置／送信装置１０６はターミナルコネクタ１０８を介してケーブル４０、４６に物理的インタフェースを提供する。コネクタ１０８は、ＥＭＩシールドにより高速信号を送ることのできる２０ピンコネクタである（例えば、モレックス会社により提供されているタイプの低力ヘリックスコネクタ）が、他の結合タイプが代わりに使用できる。ケーブル４０、４６の対向する端部は、ギガバイトのターミナルコネクタ１１０を介して物理インタフェース１１２に接続され、それは受信装置／送信装置として動作する。インタフェース１１２は、前記の第一ＡＳＩＣ５６に接続されて示され、それは、またローカルクロック信号を生成するための発振器１１４に接続されて示されている。この設計仕様は、外部送信装置／受信装置を使用することを考慮している（例えは、図１のライン２７、２９、３１および３３外部ＳＥＲＤＥＳ）、しかし、他の実施例がＡＳＩＣの５６と５８の内部装置を考慮してこれらの外部装置を省略できる。
【００４３】
この実施例は、ＰＣＭＣＩＡ３２ビットバス１０をもつポータブルコンピュータと動作するようにされているが、他のタイプのコンピュータを使用できる。従って、ＡＳＩＣ５６は、ＰＣＭＣＩＡ標準に従うアウトラインをもつパッケージ１１６で示され、そしてパッケージ１１６はポータブルコンピュータのスロットに合うようにされている。そのため、ＡＳＩＣ５６は、バス１０に接続するためのコネクタ１１８をもつ。ケーブル４０、４６は、通常、パッケージ１１６に恒久的に接続されるが、他の実施例においては、取外し可能コネクタが使用でき、その場合には、ユーザは、望むなら、パッケージ１１６をポータブルコンピュータの内部に残すことができる。
【００４４】
電源１２０は、いろいろな部品にパワーを供給するために使用されるさまざまな供給電圧を生成することを示している。ある実施例においては、これらの供給ラインは、バッテリを充電するためにポータブルコンピュータに直接接続できる。
【００４５】
図４を参照すると、前記の単方向リンク４０と４６は、トゥイン軸ライン４０Ａと４０Ｂで示され、それぞれのシールド４０Ｂと４８Ｂにより被覆されている。シングルシールド１２２がライン４０と４６を囲んでいる。４本のパラレルワイア１２４（より多数が別の実施例として可能である）は様々な目的のためのシールド１２２の周辺の周囲にマウントされて示されている。これらのワイア１２４は、結合ステーションとポータブルコンピュータの間のインタフェースにおいて有効であるパワー管理信号、ドック制御信号もしくは他の信号を運ぶことができる。トゥイン軸ラインは高い信頼性を与えるが、送信距離が大きくない場合、そしてトゥイステッドペアもしくは他の送信媒体がビット転送速度が高い必要のない別の実施例において使用できる。ここに、ハードワイア結合が図示されているが、他の実施例において、ワイアレスもしくは他のタイプの接続が代わりに使用できる。
【００４６】
図５を参照すると、前記のパッケージ１１６は、ポータブルコンピュータ１２６のＰＣＭＣＩＡスロットに接続される位置に示される。コンピュータ１２６は、プライマリバス１０とホストプロセッサ１２８をもつことを示している。パッケージ１１６は結合ステーション１３０の前記コネクタ１０８にケーブル４０、４６を介して接続するように示されている。前記の結合ステーション１３０は、ＰＳ／２ポートを介してキーボード１３２とマウス１３４に接続されて示されている。プリンタ１３６は、結合ステーション１３０のパラレルポート１３０に結合して示されている。前記のビテオ手段１０２は、モニタ１３８に接続されて示されている。結合ステーション１３０は前記のアダプターカードを接続する内部ハードデバイス１４０により示されている。ＣＤ−ＲＰＭ装置１４２が、さらに結合ステーション１３０にマウントされ、そして適当なアダプタカード（図示せず）を介してセコンダリバスに接続される。前記アド−オンカード１０４は自身のケーブル１４４をもつように示されている。
【００４７】
図６を参照すると、修正されたポータブルコンピュータ１２６'が、ホストプロセッサ１２８とプライマリバス１０をもつものとして再び示される。しかし、この実施例においても、ポータブルコンピュータ１２６'は前記ＡＳＩＣ５６を含んでいる。かくて、ＡＳＩＣ５６とケーブル４０、４６の間で要求される回路は存在しない（周辺装置は別にして）。この場合、ケーブル４０、４６のラップトップ端部は、ケーブルの他端のものに類似のコネクタ１４２をもつ（図５のコネクタ１０８）。コネクタ１４３は、コネクタ１４１とペアになり、そして高速スピードリンクをサポートするように設計される。前のように、コネクタ１４１と１４３はさまざまなパワー管理信号および結合システムに関係する他の信号を搬送できる。
【００４８】
この配置の重要な利点は、シリアルボート、パラレルポート、マウスおよびキーホードに対するＰＳ／２ボート、および類似のものを備える回路を含むことである。ポータブルコンピュータ１２６'は、通常そのようなポートを備えるので、ＡＳＩＣ５６はポータブルコンピュータの設計を簡単にする。この利点は、単一ＡＳＩＣ設計（すなわち、ＡＳＩＣ５６と５８のものは同じ構造）をもつ利点がさらにあり、それは、ポータブルコンピュータもしくは結合ステーションのいずれかにおいて動作可能であり、それによりＡＳＩＣ設計を容易にし、そして蓄積要求を減少させる。
【００４９】
前記の装置に関係した原理を理解することを容易にするために、その動作が簡単に説明される。この動作は、図３と５の結合システムと関連して説明される（それは一般的に図２に関係する）、しかし、動作は他のタイプの配置に対しても同様である。結合システムに対して、結合はパッケージ１１６をポータブルコンピュータ１２６に差し込むこと（図５）により達成される。これは、プライマリバス１０とＡＳＩＣ５６（図３）の間のリンクを達成する。
【００５０】
この時点で、プライマリバス１０にアクセスするイニシエータ（ホストプロセッサもしくはマスタ）は制御を主張できる。イニシエータは、通常、このイニシエータに実際に制御の恩典を与える内部調停装置（図示せず）に要求信号を送る。なんらかのイベントにおいて、プライマリバス１０の制御を主張するイニシエータは、適切なハンドシェイク信号を交換し、そしてバス１０にアドレスを送る。バス１０の信号ラインに与えられる制御信号は、トランザクションが読み出し、書き込み、もしくは他のタイプのトランザクションであるかどうかを指示する。
【００５１】
インタフェース１４（図２）は、ペンディングアドレスを確かめ、そしてそれが、ブリッジの他のサイドの装置（即ち、第二バス１２）によるか、あるいはブリッジ自身によるトランサクションであるかどうかを決定する。配置レジスタ６８は、インタフェース１４の調停権を決定するアドレスの範囲を指示する情報により通常の方法ですでにロードされている。
【００５２】
書き込みトランザクションがバス１０に継続中であるとすると、インタフェース１４は、３２アドレスビット（ＰＣＩ標準）をＦＯレジスタ１８（図１）に４つのバス制御ビットと一緒に転送する。エンコーダ２６は、アドレスサイクルのようなこの情報のタグになる付加的な２ビットを少なくとも付け加える。この情報は、それから、リンク４０にシリアルに転送される前に、フロー制御と他の信号を運ぶことができるフレームに分解される。
【００５３】
待つことなく、インタフェース１４は、データサイクルを処理し、そして４バイトのイネーブルビットとともにバス１０から３２ビットのデータにいたるまで受け取る。前のように、この情報はタグを付けられ、付加的な情報を補われ、そしてリンク４０のシリアル転送のためのフレームに分解される。この送信情報は、それがバーストもしくはシングルサイクルの部分であるかどうかを指示するためにタグを付けられる。
【００５４】
受け取ると、デコーダ３２は、フレームをオリジナル３２ビットフォーマットにフレームを格納し、そしてレジスタ２４のスタックに最後に記述された２つのサイクルでロードする。インタフェース１６は、実際に、書き込み要求におけるアドレスサイクルのような第一サイクルに注目する。インタフェース１６は、その時、通常の方法でバス１２に制御を交渉し、バス１２にアドレスを申し込む。バス１２の装置は、通常のハンドシェーキングを実行することにより書き込み要求に応答する。
【００５５】
次に、インタフェース１６は、レジスタ２４のストックされた書き込みデータをバス１２に送る。もし、このトランザクションがバーストなら、インタフェース１６は、レジスタ２４からそれをフェッチすることによりバス１２にデータを送り続ける。しかし、もし、そのトランザクションがシングルサイクル書き込みなら、インタフェース１６は、バス１２のトランザクションを閉じ、そしてレジスタ２０にアクノリッジメントをロードする。このアクノリッジメントは、データもしくはアドレス情報を送ることを必要としないので、ユニークコードがレジスタ２０に置き換えられ、そのため、エンコーダ２８は、リンク４６に送信するためのフレームにそれを分析する前に、このラインに適切にタグをつけることができる。受け取ると、デコーダ３０は、レジスタ２２にロードされそして、実際にインタフェース１４に転送されるユニークコードを生成し、それは、書き込みが成功したバス１０の装置にアクノリッジメントを送る。
【００５６】
その代わりに、イニシエータは、読み出し要求を指示するためにアドレスサイクルの間にその制御ビットをセットしたら、インタフェース１４が調停権をもてば、そのサイクルを受け取る。インタフェース１４は、データを戻す用意がされていないバス１０の調停装置に送る信号を（例えは、リトライ信号、それは、ＰＣＩ標準のもとに定義されたように停止信号である）。イニシエータはバイトイネーブル情報によりバス１０の信号ラインをドライブすることによりデータサイクルを開始できる（しかし、終了しない）。同じ技術を使用して、このアドレス情報、バイトイネーブル情報が続いて、インタフェース１４により受けられ、そしてレジスタ１８にタグとともにロードされる。これらの二つのラインの情報は、それからエンコードされ、そしてリンク４０にシリアに送られる。受信すると、この情報は、レジスタ２４のスタックにロードされる。実際、インタフェース１６は、読み出し要求のような第一アイテムに注目し、そしてセコンダリバス１２にアドレス情報を送る。バス１２で装置は、適切なハンドシェークで応答して、そして実行する。インタフェース１６は、それからバイトイネーブルを含むレジスタ２４からの情報の次のアイテムをバス１２に転送し、そのようにしてターゲット装置は、要求されたデータにより応答できる。この応答テータは、レジスタ２０にインタフェース１６を介してロードされる。もし、プリ−フェッチが指示されたら、インタフェース１６は、イニシエータにより要求されるにしろ、要求されないにしろシークエンシャルなアドレスからレジスタ２０にデータを蓄積するための多数の連続読み出しサイクルを初期化する。
【００５７】
以前のように、このデータはターゲットであり、フレームに分解され、そしてシリアルにリンク４６の送られ、デコードされて、ロードされる。その送信データは、レジスタ２２に蓄積されるプリ−フェッチデータを含むことがてきる。インタフェース１４は、プライマリバス１０にデータを返す第一のアイテムを送信し、そして、もし必要なら、イニシエータが他の読み出しサイクルに処理することを可能にする。送信されるデータは、レジスタ２２に蓄積されるプリフェッチデータを含むことができる。インタフェース１４は、プライマリバス１０にデータを返す第一アイテムを転送し、そしてもし、必要なら、イニシエータは別の読み出しサイクルを処理する。もし、別の読み出しサイクルがバーストトランザクションの役割を管理されるなら、要求されたデータは、すでにインタフェース１４によりバス１０にすぐに配送されるためにレジスタ２２に存在する。もし、これらのプリ−フェッチデータが次のサイクルの間に要求されていないなら、その時、それは廃棄される。
【００５８】
実際、イニシエータは、バス１０の制御を放棄する。次に、バス１２のイニシエータ１２は、バス１２の制御のための要求を調停装置７０に送る（図２）。もし、調停装置７０が制御の恩典を与えるなら、イニシエータはバス１２にアドレスを送ることにより読み出しもしくは書き込み要求をする。インタフェース１６は、このアドレスが配置レジスタ６７に特徴付けられるアドレスの調停範囲にないなら、応答する。前と同様の方法であるが、しかしリンク４０、４６の反対方向のフローにより、インタフェース１６はアドレスとデータサイクルを受取り、そしてリンク４０、４６によりそれを通信する。バス１０に恩典を与えられる前に、インタフェース１４はバス１０に関連した調停装置（図示せず）に要求を送る。
【００５９】
ある場合に、プライマリバス１０のイニシエータは、ポート手段８０、８２、８４、もしくは８６から読み出す、もしくは書き込むことを望む。これらの４アイテムは、ＰＣＩ標準の装置として動作するように配置される。インタフェース１６は、それ故に、情報がバス１２を介してでなく、バス７８を介してルートされることを除いて、前のように動作する。
【００６０】
他のタイプのトランザクションは、配置レジスタ６７と６８の書き込みと読み出し（図２）を含めて、実行される。他のタイプのトランザクションは、ＰＣＩバス標準（もしくは他のバス標準）で定義される場合、同様に実行できる。
【００６１】
インターラプト信号は、ポートによって、もくは他のＡＳＩＣ５８の装置により生成される。また、外部インターラプトは、ブロック３４により指示されるとして受信される。前に着目したように、インターラプト信号は、リンク４６に送られたコードに埋め込まれている。システム６０は、インターラプトを受け取ると、デコードし、そしてブロック５７に転送するが、それはＡＳＩＣ５６のひとつもしくはそれ以上のピンを簡単化されている（例えば、ＰＣＩ標準のＩＮＴＡを実行する）。このインターラプト信号は、ホストバス、もしくはホストプロセッサにインターラプトを転送するインターラプト制御のいずれかに送られる。
システムエラーは、同様の方法で、バス１０に直接にルートされるかもしくは与えられたハードウェアを使用して処理されるようにあてられているＡＳＩＣ５６のピンに出力を生成するように転送される。設計者は、望むなら個々のステータス信号を送るようにすることもでき、それは、リンク４０、４６により同様の方法で操作できる。
【００６２】
様々な修正が、上記の望ましい実施例に関して実施される。他の実施例において、図示のＡＳＩＣは、いくつかのディスクリートバッケージに分割され、ある場合には、商業的に手に入る集積回路をする。また、リンクに対する媒体は、ワイア、オプィカルファイバ、赤外光、ラジオ無線信号、もしくは他のメディアで良い。さらに、プライマリおよびセコンダリバスは、一つもしくはそれ以上の装置を持ち、そして、それらの装置は、一つもしくはそれ以上で良く、メモリ装置および入力／出力装置を含む。さらに、装置は、様々なクロック速度、バンド幅およびデータレートで動作する。さらに、ブリッジを介してトランザクションが通過することは、ポステッドライトとしてもしくはプリフェッチデータとして蓄積されるが、しかしある実施例はそのような技術を使用しない。また、ここに説明したブリッジは、同じバスもしくは等価もしくは異なるレベルのバスに接続されたプライマリサイドをもつような複数のブリッジを使用する階層の部分でもできる。さらに、図示のポートは異なる数もしくはタイプで良く、あるいはある実施例においては省略できる。また、図示の調停装置は、マスターにより専用されない設計のセコンダリバスに対する調停を省略できる。ステップのシークエンスは上記で省略でき、他の実施例において、これらのステップは、数において、増加もしくは減少でき、もしくは、本発明の範囲から逸脱することなく異なる命令で実行される。
【００６３】
あきらかに、本発明の多くの修正と変更が上記の技術に照らして可能である。それは、それ故に、付属のクレームの範囲で、特に説明したのと別の方法で発明は実行できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の原理にかかわるブリッジにおけるリンクにより分離されたブリッジを示す図式的ブロックダイアログの図である。
【図２】図１のリンクを使用する本発明の原理にかかわるブリッジを示す図式的ブロック図である。
【図３】本発明の原理にかかわる結合システムを使用した図２のブリッジを示す図式的ブロック図である。
【図４】図３のケーブルの断面図である。
【図５】ポータブルコンピュータおよび様々の周辺装置に関係した図３のブリッジの図である。
【図６】図５のものに類似しているが、結合ステーションにリンクをサポートするように設計されたアプリケーションスペシフィック集積回路を含むように修正されたポータブルコンピュータをもつ結合ステーションを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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