(57)【要約】【課題】ゲート回路の待機時に、出力に接続したプルアップトランジスタを流れるゲートリーク電流を低減する半導体集積回路を提供する。【解決手段】論理部１と、グランドＶＳＳと論理部１との間に接続され、論理部１へ電源電圧を供給するか否かの制御を行う制御信号ＭＴＥがゲート電極に入力されるスイッチトランジスタ２と、論理部１の出力端子と電源線ＶＤＤとの間に接続され、スイッチトランジスタ２のオン時はオフし、スイッチトランジスタ２のオフ時はオンするプルアップトランジスタ３と、スイッチトランジスタ２のゲート電極とプルアップトランジスタ３のゲート電極との間に接続され、ゲート電極がグランドに接続されているＰＭＯＳトランジスタを有するプルアップ制御部４と、を備える。【選択図】図１
2007281756.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のトランジスタを有する論理部と、
第１の基準電圧線と前記論理部の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタと、
前記論理部の出力端子と第２の基準電圧線との間に接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第３のトランジスタと、
前記第２のトランジスタのゲート電極と前記第３のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第１の基準電圧線に接続されている第４のトランジスタと、
を備えることを特徴とする半導体集積回路。
【請求項２】
複数の第１のトランジスタを有する論理部と、
接地線と前記論理部の接地線側端子との間にソース・ドレイン電極が接続され、前記論理部へ接地電圧を供給するか否かの制御を行う制御信号がゲート電極に入力されるＮＭＯＳトランジスタであるスイッチトランジスタと、
前記論理部の出力端子と電源線との間に接続され、前記スイッチトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンするＰＭＯＳトランジスタであるプルアップトランジスタと、
前記スイッチトランジスタのゲート電極と前記プルアップトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記接地線に接続されているＰＭＯＳトランジスタを有するプルアップ制御部と、
を備えることを特徴とする半導体集積回路。
【請求項３】
複数の第１のトランジスタを含む論理部と、
第１の基準電圧線と前記論理部の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタと、
前記論理部の出力端子と第２の基準電圧線との間に接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第３のトランジスタと、
前記第２の基準電圧線と第３の基準電圧線との間に接続され、前記制御信号の反転信号が入力され、出力端子が前記第３のトランジスタのゲート電極に接続されるインバータ回路と、
を備えることを特徴とする半導体集積回路。
【請求項４】
複数の第１のトランジスタを含む論理部（１２、１３）と、
第１の基準電圧線（ＶＳＳ）と前記論理部の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタ（２ｂ、２ｃ）と、
をそれぞれ有する第１（１３）および第２（１２）のスイッチ付きゲート回路と、
前記第１のスイッチ付きゲート回路（１３）の論理部の出力端子と第２の基準電圧線（ＶＤＤ）との間にソース・ドレイン電極が接続される第３のトランジスタ（３ｂ）と、
前記第２のトランジスタ（２ｂ、２ｃ）のゲート電極と前記第３のトランジスタ（３ｂ）のゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第１の基準電圧線（ＶＳＳ）に接続されている第４のトランジスタ（４）と、
を備え、
前記第２のスイッチ付きゲート回路（１２）の出力端子と前記第１のスイッチ付きゲート回路（１３）の入力端子が接続されていることを特徴とする半導体集積回路。
【請求項５】
複数の第１のトランジスタをそれぞれ有する第１（１１）及び第２（１３）のゲート回路と、
第１の基準電圧線（ＶＳＳ）と前記第１及び第２のゲート回路の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記第１及び第２のゲート回路へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタ（２ｄ）と、
第２の基準電圧線（ＶＤＤ）と前記第１のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第３のトランジスタ（３ａ）と、
前記第２の基準電圧線（ＶＤＤ）と前記第２のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第４のトランジスタ（３ｂ）と、
前記第２のトランジスタのゲート電極と前記第３及び第４のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第１の基準電圧線に接続されている第５のトランジスタ（４）と、
を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関するものである。
【背景技術】
【０００２】
デバイスの微細化に伴い、トランジスタのゲート酸化膜の薄膜化が進んでいる。このゲート酸化膜の薄膜化はゲートリーク電流を増加させ、回路の消費電力の増大を招く。
【０００３】
リーク電流を低減する方法として、マルチスレッショルドＣＭＯＳ（以下、ＭＴ―ＣＭＯＳと称する）回路が知られている。ＭＴ−ＣＭＯＳ回路では、閾値の高いトランジスタと閾値の低いトランジスタを用いる。ゲート回路の論理部は閾値の低いトランジスタで構成する。そして、一または複数のゲート回路の論理部と電源線、接地線との間に閾値の高いスイッチトランジスタを挿入する。スイッチトランジスタのオン、オフはイネーブル信号により制御される。
【０００４】
このような構成にすることにより、動作時は、スイッチトランジスタがオンし、ゲート回路の論理部は電源電圧が供給され高速動作することができる。また、待機時は、スイッチトランジスタがオフすることにより電源線から接地線にいたるリークパスが遮断され、ゲート回路のリーク電流を抑えることができる。
【０００５】
また、ＭＴ−ＣＭＯＳ回路と同様の構成で、スイッチトランジスタのゲート酸化膜を厚くしたブーステッドゲートＭＯＳ（以下、ＢＧＭＯＳと称する）回路がある。しかし、これらの回路では、全てのゲート回路の論理部が閾値の高いスイッチトランジスタに接続されることになり、素子形成面積の増大を招く虞がある。
【０００６】
リーク電流低減の別の手法として、選択的マルチスレッショルド（Ｓｅｌｅｃｔｉｖｅ−ＭＴ、以下単にＳＭＴと称する）回路と呼ばれる回路の提案もなされている。これは、クリティカルパス以外の比較的タイミングに余裕のあるパスには、閾値の高いトランジスタで構成されるゲート回路を用いる。一方、クリティカルパスには、閾値の低いトランジスタで構成される論理部と、閾値が高いトランジスタであって論理部と接地線との間に挿入されたスイッチトランジスタと、閾値が高いトランジスタであって論理部の出力端子と電源線との間に挿入されたプルアップトランジスタによって構成されるゲート回路を用いる。スイッチトランジスタおよびプルアップトランジスタのオン、オフはイネーブル信号により制御される（例えば、特許文献１参照）。
【０００７】
このような構成にすることにより、クリティカルパスのゲート回路は、動作時にはスイッチトランジスタがオン、プルアップトランジスタがオフし、論理部に電源電圧が供給され高速動作できる。また、待機時には、スイッチトランジスタをオフすることでリークパスを遮断しリーク電流を低減でき、さらにプルアップトランジスタがオンすることで回路の出力をハイレベルに固定し、出力が不定値になることを防いでいる。
【０００８】
クリティカルパス以外のパスは閾値の高いトランジスタが用いられているのでリーク電流の低減を図ることができる。また、閾値の低いトランジスタで構成された論理部と閾値の高いスイッチトランジスタ、プルアップトランジスタにより構成されるゲート回路は一部であるため、ＭＴ−ＣＭＯＳ回路やＢＧＭＯＳ回路よりも素子形成面積を小さくすることができる。
【０００９】
しかし、上記のような従来のＳＭＴ回路では、クリティカルパスのゲート回路の待機時において、プルアップトランジスタはローレベルの信号が入力されることにより高電圧がかかり、リーク電流が流れてしまうという問題を有していた。
【特許文献１】特開２００２―９２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明はゲート回路の待機時に、プルアップトランジスタに流れるリーク電流を低減する半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体集積回路は、複数の第１のトランジスタを有する論理部と、第１の基準電圧線と前記論理部の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタと、前記論理部の出力端子と第２の基準電圧線との間に接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第３のトランジスタと、前記第２のトランジスタのゲート電極と前記第３のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第１の基準電圧線に接続されている第４のトランジスタと、を備えるものである。
【００１２】
また、本発明の一態様による半導体集積回路は、複数の第１のトランジスタを有する論理部と、接地線と前記論理部の接地線側端子との間にソース・ドレイン電極が接続され、前記論理部へ接地電圧を供給するか否かの制御を行う制御信号がゲート電極に入力されるＮＭＯＳトランジスタであるスイッチトランジスタと、前記論理部の出力端子と電源線との間に接続され、前記スイッチトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンするＰＭＯＳトランジスタであるプルアップトランジスタと、前記スイッチトランジスタのゲート電極と前記プルアップトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記接地線に接続されているＰＭＯＳトランジスタを有するプルアップ制御部と、を備えるものである。
【００１３】
また、本発明の一態様による半導体集積回路は、複数の第１のトランジスタを含む論理部と、第１の基準電圧線と前記論理部の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタと、前記論理部の出力端子と第２の基準電圧線との間に接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第３のトランジスタと、前記第２の基準電圧線と第３の基準電圧線との間に接続され、前記制御信号の反転信号が入力され、出力端子が前記第３のトランジスタのゲート電極に接続されるインバータ回路と、を備えるものである。
【００１４】
また、本発明の一態様による半導体集積回路は、複数の第１のトランジスタを含む論理部と、第１の基準電圧線と前記論理部の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記論理部へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタと、をそれぞれ有する第１および第２のスイッチ付きゲート回路と、前記第１のスイッチ付きゲート回路の論理部の出力端子と第２の基準電圧線との間にソース・ドレイン電極が接続される第３のトランジスタと、前記第２のトランジスタのゲート電極と前記第３のゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第１の基準電圧線に接続されている第４のトランジスタと、を備え、前記第２のスイッチ付きゲート回路の出力端子と前記第１のスイッチ付きゲート回路の入力端子が接続されているものである。
【００１５】
また、本発明の一態様による半導体集積回路は、複数の第１のトランジスタをそれぞれ有する第１及び第２のゲート回路と、第１の基準電圧線と前記第１及び第２のゲート回路の第１の基準電圧線側端子との間にソース・ドレイン電極が接続され、前記第１及び第２のゲート回路へ電源電圧を供給するか否かの制御を行う制御信号がゲート電極に入力される第２のトランジスタと、第２の基準電圧線と前記第１のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第３のトランジスタと、前記第２の基準電圧線と前記第２のゲート回路の出力端子との間にソース・ドレイン電極が接続され、前記第２のトランジスタのオン時はオフし、前記第２のトランジスタのオフ時はオンする第４のトランジスタと、前記第２のトランジスタのゲート電極と前記第３及び第４のトランジスタのゲート電極との間にソース・ドレイン電極が接続され、ゲート電極が前記第１の基準電圧線に接続されている第５のトランジスタと、を備えるものである。
【発明の効果】
【００１６】
本発明によれば、ゲート回路の待機時にプルアップトランジスタを流れるリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明にかかる半導体集積回路の実施の形態を図面に基づいて説明する。
【００１８】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体集積回路のＳＭＴゲート回路の回路構成を示す。ＳＭＴゲート回路は、論理部１、スイッチトランジスタ２、プルアップトランジスタ３、プルアップ制御部４を備える。
【００１９】
論理部１は閾値の低いトランジスタで構成される。スイッチトランジスタ２は論理部１とグランドＶＳＳ間に設けられ、ゲート電極に入力されるＭＴイネーブル信号ＭＴＥでオン・オフ制御されるＮＭＯＳトランジスタである。プルアップトランジスタ３はスイッチトランジスタ２がオフした時にオンして論理部１の出力をハイレベルに固定し、出力論理が不定にならないようにするＰＭＯＳトランジスタである。スイッチトランジスタ２、プルアップトランジスタ３の閾値は論理部１を構成するトランジスタの閾値よりも高い。なお、論理部１の信号入力端子及び電源線との接続端子は図示していない。
【００２０】
プルアップ制御部４はゲート入力を接地電位ＶＳＳに固定したＰＭＯＳトランジスタを有し、このプルアップ制御部４にＭＴイネーブル信号ＭＴＥが入力され、その出力ＭＴＥＶがプルアップトランジスタ３のゲート電極に入力されている。
【００２１】
スイッチトランジスタ２のゲート電極にハイレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ２がオンし、論理部１に接地電圧ＶＳＳが供給されて論理部１が動作状態になる。このとき、プルアップトランジスタ３はオフしているため、論理部１の出力ＯＵＴ１が出力端子（図示しない）から出力される。
【００２２】
一方、スイッチトランジスタ２のゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ２はオフし、論理部１のリークパスが遮断され、論理部１は待機状態になる。ローレベルのＭＴイネーブル信号ＭＴＥが入力されたプルアップ制御部４は、出力ＭＴＥＶがローレベルよりも高電位になる。この出力ＭＴＥＶはローレベルよりも高電位であるが、閾値Ｖｔｈ３のプルアップトランジスタ３をオンできる程度（ＶＳＳ＜ＭＴＥＶ＜ＶＤＤ−｜Ｖｔｈ３｜）である。このため、出力ＭＴＥＶがゲート電極に入力されたプルアップトランジスタ３はオンし、論理部１の出力ＯＵＴ１をハイレベルに固定し、出力論理が不定にならないようにする。
【００２３】
トランジスタを流れるゲートリーク電流は、ゲート電極にかかる電圧の増加に対して指数関数で増加することが知られている。プルアップトランジスタ３のゲート電極にかかる電圧は、ローレベルのＭＴイネーブル信号ＭＴＥがゲート電極に入力する場合よりも、プルアップ制御部４により高くなった電位の分だけ高くなる。従って、プルアップトランジスタを流れるゲートリーク電流を低減することができる。
【００２４】
図２〜４は図１における論理部１をそれぞれインバータ、ＮＡＮＤ、バッファとした場合の回路構成及びローレベルのＭＴイネーブル信号ＭＴＥがスイッチトランジスタ２のゲート電極に入力され、スイッチトランジスタ２がオフし、論理部１が待機状態となった時の各トランジスタの出力レベルを表したものである。インバータはＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２を備える。ＮＡＮＤはＰＭＯＳトランジスタ２３、２４、ＮＭＯＳトランジスタ２５、２６を備える。バッファはＰＭＯＳトランジスタ２７、２８、ＮＭＯＳトランジスタ２９、３０を備える。Ａ、Ｂはインバータ、ＮＡＮＤ、バッファの入力である。ここで、接地電位ＶＳＳ＝Ｌ＜Ｌ′≪Ｈ″＜Ｈ′＜Ｈ＝電源電位ＶＤＤとする。例えばＡがハイレベル（Ｈ）の時、論理部１の各トランジスタの閾値電圧をＶｔｈ１とすると、Ｈ′＝Ｈ−Ｖｔｈ１である。Ｈ″はＨ′よりやや低い値であり、時間とともにほぼ同等の値になる。
【００２５】
ローレベルのＭＴイネーブル信号ＭＴＥが入力されたプルアップ制御部４の出力レベルはＬ′となり、これがプルアップトランジスタ３のゲート電極に入力される。このＬ′は閾値電圧Ｖｔｈ３のプルアップトランジスタ３をオンできる程度（Ｌ＜Ｌ′＜ＶＤＤ−｜Ｖｔｈ３｜）である。従って、プルアップトランジスタ３はオンし、論理部１の出力がハイレベル（Ｈ）に固定され、出力論理が不定にならない。このとき、プルアップトランジスタ３のゲート電極にかかる電圧は、ローレベル（Ｌ）のＭＴイネーブル信号ＭＴＥが入力される場合よりも、Ｌ′−Ｌの分だけ高くなり、プルアップトランジスタ３のゲートリーク電流が抑制される。
【００２６】
このように、第１の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制できる。
【００２７】
なお、論理部１はインバータ、ＮＡＮＤ、バッファに限らず、他の論理回路で構成してもよい。
【００２８】
また、図５に上記第１の実施形態の変形例による半導体集積回路のＳＭＴゲート回路の回路構成を示す。ＳＭＴゲート回路は論理部１、スイッチトランジスタ５、プルダウントランジスタ６およびプルダウン制御部７を備える。
【００２９】
論理部１は閾値の低いトランジスタで構成される。スイッチトランジスタ５は論理部１と電源ＶＤＤ間に設けられ、ゲート電極に入力されるＭＴイネーブル信号ＭＴＥでオン・オフ制御されるＰＭＯＳトランジスタである。プルダウントランジスタ６はスイッチトランジスタ５がオフした時にオンして論理部１の出力をローレベルに固定し、出力論理が不定にならないようにするＮＭＯＳトランジスタである。スイッチトランジスタ５、プルダウントランジスタ６の閾値は論理部１を構成するトランジスタの閾値よりも高い。
【００３０】
プルダウン制御部７はゲート入力を電源電位に固定したＮＭＯＳトランジスタを有し、このプルダウン制御部７にＭＴイネーブル信号ＭＴＥが入力され、その出力ＭＴＥＶがプルダウントランジスタ６のゲート電極に入力される。
【００３１】
スイッチトランジスタ５のゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力されるとスイッチトランジスタ５がオンし、論理部１に電源電圧が供給され論理部１が動作状態になる。このとき、プルダウントランジスタ６はオフしているため、論理部１の出力ＯＵＴ２が出力端子（図示しない）から出力される。
【００３２】
一方、スイッチトランジスタ５のゲート電極にハイレベルのＭＴイネーブル信号ＭＴＥが入力されるとスイッチトランジスタ５はオフし、論理部１のリークパスが遮断され、論理部１は待機状態になる。ハイレベルのＭＴイネーブル信号ＭＴＥが入力されたプルダウン制御部７は、出力ＭＴＥＶがハイレベルよりも低電位になる。この出力ＭＴＥＶはハイレベルよりも低電位であるが、閾値Ｖｔｈ６のプルダウントランジスタ６をオンできる程度（Ｖｔｈ６＜ＭＴＥＶ＜ＶＤＤ）である。このため、出力ＭＴＥＶがゲート電極に入力されたプルダウントランジスタ６はオンし、論理部１の出力ＯＵＴ２をローレベルに固定し、出力論理が不定にならないようにする。
【００３３】
プルダウントランジスタ６のゲート電極にかかる電圧は、ハイレベルのＭＴイネーブル信号ＭＴＥがゲート電極に入力する場合よりも、プルダウン制御部７により低くなった電位の分だけ低くなる。従って、プルダウントランジスタ６を流れるゲートリーク電流を低減することができる。
【００３４】
このような構成にすることにより、ゲート回路の待機時にプルダウントランジスタを流れるゲートリーク電流を抑制することができる。
【００３５】
（第２の実施形態）図６に本発明の第２の実施形態に係る半導体集積回路のＳＭＴゲート回路の回路構成を示す。ＳＭＴゲート回路は、論理部１、スイッチトランジスタ２、プルアップトランジスタ３、プルアップ制御部４を備える。
【００３６】
論理部１は閾値の低いトランジスタで構成される。スイッチトランジスタ２は論理部１とグランドＶＳＳ間に設けられ、ゲート電極に入力されるＭＴイネーブル信号ＭＴＥでオン・オフ制御されるＮＭＯＳトランジスタである。プルアップトランジスタ３はスイッチトランジスタ２がオフした時にオンして論理部１の出力をハイレベルに固定し、出力論理が不定にならないようにするＰＭＯＳトランジスタである。スイッチトランジスタ２、プルアップトランジスタ３の閾値は論理部１を構成するトランジスタの閾値よりも高い。
【００３７】
プルアップ制御部４は電源線ＶＤＤと基準電圧線ＶＳＳＶとの間に設けられたインバータ回路を有し、ＭＴイネーブル信号ＭＴＥの反転信号が入力され、出力ＭＴＥＶがプルアップトランジスタ３のゲート電極に入力される。ＶＳＳＶは接地電位ＶＳＳより高く、閾値Ｖｔｈ３のプルアップトランジスタ３をオンすることができる程度の電位（ＶＳＳ＜ＶＳＳＶ＜ＶＤＤ−｜Ｖｔｈ３｜）である。この基準電圧線ＶＳＳＶはグランドとは別に新たに設ける。
【００３８】
スイッチトランジスタ２のゲート電極にハイレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ２がオンし、論理部１に接地電圧が供給され論理部１は動作状態になる。このとき、プルアップ制御部４にはローレベルの信号が入力され、ＰＭＯＳトランジスタ８がオン、ＮＭＯＳトランジスタ９がオフし、出力ＭＴＥＶはハイレベルとなる。これがプルアップトランジスタ３のゲート電極に入力され、プルアップトランジスタ３はオフし、論理部１の出力ＯＵＴ３が出力端子（図示しない）から出力される。
【００３９】
一方、スイッチトランジスタ２のゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ２はオフし、論理部１のリークパスが遮断され、論理部１は待機状態になる。プルアップ制御部４にはハイレベルの信号が入力され、ＰＭＯＳトランジスタ８がオフ、ＮＭＯＳトランジスタ９がオンし、出力ＭＴＥＶはＶＳＳＶとなる。これがプルアップトランジスタ３のゲート電極に入力され、プルアップトランジスタ３はオンし、論理部１の出力ＯＵＴ３をハイレベルに固定し、出力論理が不定にならないようにする。
【００４０】
ここで、プルアップトランジスタ３のゲート電極にかかる電圧は、ローレベルのＭＴイネーブル信号ＭＴＥがゲート電極に入力される場合よりも、プルアップ制御部４により高くなった電位の分だけ高くなり、ゲートリーク電流を抑制することができる。
【００４１】
第１の実施形態と比べてプルアップ制御部におけるトランジスタ数は多くなる。しかし、第１の実施形態では、待機時においてプルアップトランジスタ３のゲート電極に入力される電位はプルアップ制御部４のＰＭＯＳトランジスタのデバイス特性に依存するため、製造プロセスの変動により影響を受ける。これに対し、本実施形態ではトランジスタのデバイス特性に依存せず、ＶＳＳＶにより決定されるため、プルアップ制御部４の出力ＭＴＥＶは安定する。
【００４２】
図７は論理部１をＮＡＮＤ回路とし、ローレベル（Ｌ）のＭＴイネーブル信号ＭＴＥがスイッチトランジスタ２のゲート電極に入力され、スイッチトランジスタ２がオフし、論理部１が待機状態となった時の各トランジスタの出力レベルを示した図である。ここで、接地電位ＶＳＳ＝Ｌ＜Ｌ′＝ＶＳＳＶ≪Ｈ″＜Ｈ′＜Ｈ＝電源電位ＶＤＤとする。Ｌ′は閾値電圧Ｖｔｈ３のプルアップトランジスタ３をオンできる程度（Ｌ＜Ｌ′＜ＶＤＤ−｜Ｖｔｈ３｜）である。プルアップ制御部４にはハイレベルの信号が入力されるので、出力電位はＬ′となる。これがプルアップトランジスタ３のゲート電極に入力され、プルアップトランジスタ３はオンし、論理部１の出力がハイレベル（Ｈ）に固定され、出力論理が不定にならない。このとき、プルアップトランジスタ３のゲート電極にかかる電圧は、ローレベル（Ｌ）のＭＴイネーブル信号ＭＴＥがゲート電極に入力される場合と比較し、Ｌ′−Ｌの分だけ高くなる。従って、プルアップトランジスタ３のゲートリーク電流を抑制することができる。
【００４３】
このように、第２の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制できる。
【００４４】
また、図８に上記第２の実施形態の変形例による半導体集積回路のＳＭＴゲート回路の回路構成を示す。ＳＭＴゲート回路は論理部１、スイッチトランジスタ５、プルダウントランジスタ６、プルダウン制御部７を備える。
【００４５】
論理部１は閾値の低いトランジスタで構成される。スイッチトランジスタ５は論理部１と電源ＶＤＤ間に設けられ、ゲート電極に入力されるＭＴイネーブル信号ＭＴＥでオン・オフ制御されるＰＭＯＳトランジスタである。プルダウントランジスタ６はスイッチトランジスタ５がオフした時にオンして論理部１の出力をローレベルに固定し、出力論理が不定にならないようにするＮＭＯＳトランジスタである。スイッチトランジスタ５、プルダウントランジスタ６の閾値は論理部１を構成するトランジスタの閾値よりも高い。
【００４６】
プルダウン制御部７はグランドＶＳＳと基準電圧線ＶＤＤＶとの間に設けられたインバータ回路を有し、ＭＴイネーブル信号ＭＴＥの反転信号が入力され、出力ＭＴＥＶがプルダウントランジスタ６のゲート電極に入力される。ＶＤＤＶは電源電位ＶＤＤより低く、閾値電圧Ｖｔｈ６のプルダウントランジスタ６をオンすることができる程度の電位（Ｖｔｈ６＜ＶＤＤＶ＜ＶＤＤ）である。この基準電圧線ＶＤＤＶは電源線とは別に新たに設ける。
【００４７】
スイッチトランジスタ５のゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ５がオンし、論理部１に電源電圧が供給され論理部１は動作状態になる。このとき、プルダウントランジスタ６はオフしているため、論理部１の出力ＯＵＴ４が出力端子（図示しない）から出力される。
【００４８】
一方、スイッチトランジスタ５のゲート電極にハイレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ５はオフし、論理部１のリークパスが遮断され、論理部１は待機状態になる。プルダウン制御部７にはローレベルの信号が入力され、出力ＭＴＥＶはＶＤＤＶとなる。これがプルダウントランジスタ６のゲート電極に入力され、プルダウントランジスタ６はオンし、論理部１の出力をローレベルに固定し、出力論理が不定にならないようにする。
【００４９】
ここで、プルダウントランジスタ６のゲート電極にかかる電圧は、ハイレベルのＭＴイネーブル信号ＭＴＥがゲート電極に入力する場合よりも、プルダウン制御部７により低くなった電位の分だけ低くなる。従って、プルダウントランジスタ６を流れるゲートリーク電流を低減することができる。
【００５０】
このような構成にすることにより、ゲート回路の待機時にプルダウントランジスタを流れるゲートリーク電流を抑制することができる。
【００５１】
（第３の実施形態）図９に本発明の第３の実施形態に係る半導体集積回路の回路構成の一例を示す。本実施形態では、ＳＭＴゲート回路には第１または第２の実施形態で説明したＳＭＴゲート回路を用いる。ＳＭＴゲート回路１１〜１３はそれぞれ、論理部への接地電圧の供給の切り替えを行うスイッチトランジスタ２ａ〜２ｃを有する。スイッチトランジスタ２ａ〜２ｃはＭＴイネーブル信号ＭＴＥによりオン・オフ制御される。
【００５２】
ここで、ＳＭＴゲート回路１２のように出力がＳＭＴゲート回路にしか入力されないＳＭＴゲート回路には出力にプルアップトランジスタを設けない。出力が、スイッチトランジスタを有さないゲート回路１４へ入力されるＳＭＴゲート回路１１にはプルアップトランジスタ３ａを設ける。ＳＭＴゲート回路１３の出力にもプルアップトランジスタ３ｂを設ける。
【００５３】
ローレベルのＭＴイネーブル信号ＭＴＥがスイッチトランジスタ２ａ〜２ｃのゲート電極へ入力されると、スイッチトランジスタ２ａ〜２ｃはオフし、ＳＭＴゲート回路１１〜１３のそれぞれの論理部は待機状態になる。ローレベルのＭＴイネーブル信号ＭＴＥが入力されるプルアップ制御部４の出力ＭＴＥＶは、ローレベルより高電位となる。この出力ＭＴＥＶはローレベルより高電位であるが、閾値電圧Ｖｔｈ３のプルアップトランジスタ３ａ、３ｂをオンできる程度（ＶＳＳ＜ＭＴＥＶ＜ＶＤＤ−｜Ｖｔｈ３｜）である。このため、出力ＭＴＥＶがゲート電極に入力されるプルアップトランジスタ３ａ、３ｂはオンし、論理部の出力ＯＵＴ５、ＯＵＴ６をハイレベルに固定し、出力論理が不定にならないようにする。プルアップトランジスタ３ａ、３ｂのゲート電極にかかる電圧は、ローレベルのＭＴイネーブル信号ＭＴＥが入力する場合よりも、プルアップ制御部４により高くなった電位の分だけ高くなる。従って、プルアップトランジスタ３ａ、３ｂを流れるゲートリーク電流を抑制することができる。
【００５４】
ここで、出力にプルアップトランジスタが設けられていないＳＭＴゲート回路１２の出力論理は不定となる。しかし、このＳＭＴゲート回路１２の出力は、スイッチトランジスタ２ｃによりリークパスが遮断されたＳＭＴゲート回路１３に入力されるため、リーク電流増大の問題は起きない。また、プルアップトランジスタの数を必要最小限にすることができ、レイアウト面積の増大を抑えることができる。
【００５５】
このように、第３の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制でき、さらに、プルアップトランジスタの数を減らすことができる。
【００５６】
（第４の実施形態）図１０に本発明の第４の実施形態に係る半導体集積回路の回路構成の一例を示す。これは、図９に示す半導体集積回路におけるＳＭＴゲート回路１１〜１３の各スイッチトランジスタ２ａ〜２ｃを１個のスイッチトランジスタ２ｄに共通化したものである。
【００５７】
スイッチトランジスタ２ｄのゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力されると、スイッチトランジスタ２ｄはオフし、ＳＭＴゲート回路１１〜１３のリークパスが遮断され、各々の論理部は待機状態となる。ＳＭＴゲート回路１１、１３の出力に接続されているプルアップトランジスタ３ａ、３ｂのゲート電極には、ローレベルよりも高電位かつプルアップトランジスタ３ａ、３ｂの閾値電圧よりも低いプルアップ制御部４の出力ＭＴＥＶが入力される。プルアップトランジスタ３ａ、３ｂはオンし、論理部の出力ＯＵＴ５、ＯＵＴ６をハイレベルに固定し、出力論理が不定にならないようにする。
【００５８】
プルアップトランジスタ３ａ、３ｂのゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力されるときよりも、ゲート電極にかかる電圧はプルアップ制御部４により高くなった電位の分だけ高くなるので、プルアップトランジスタ３ａ、３ｂのゲートリーク電流を抑制することができる。また、複数のＳＭＴゲート回路のスイッチトランジスタを共通化したので、図９に示された上記第３の実施形態における半導体集積回路と比較し、スイッチトランジスタの数を削減できるため、レイアウト面積の増大を招くことがなく、また、回路の構造を簡潔にすることができる。
【００５９】
このように、第４の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制でき、さらに、プルアップトランジスタ及びスイッチトランジスタの数を減らすことができる。
【００６０】
上記第３、第４の実施形態においては、クリティカルパス上のゲート回路１１〜１３を上記第１または第２の実施形態で説明したＳＭＴゲート回路で構成し、非クリティカルパス上のゲート回路１４を前記ＳＭＴゲート回路を構成するトランジスタよりゲート酸化膜厚が厚いトランジスタまたはゲート酸化膜に高誘電率ゲート絶縁膜を用いたトランジスタで構成するようにしてもよい。
【００６１】
ゲートリーク電流はゲート酸化膜が薄くなることにより絶縁性が損なわれて、量子トンネル効果によって絶縁膜を透過して流れる電流である。従って、ゲートリーク電流を低減させるにはゲート酸化膜に厚みをつけることが有効であり、ゲート酸化膜を厚くする、もしくはゲート酸化膜に高誘電率な素材を用いることでゲートリーク電流を抑えることができる。
【００６２】
従って、上記第１または第２の実施形態で説明したＳＭＴゲート回路を用いることでクリティカルパス上のゲート回路１１〜１３におけるゲートリーク電流およびプルアップトランジスタ３ａ、３ｂのゲートリーク電流を低減できる。また、非クリティカルパス上のゲート回路１４をゲート酸化膜厚の厚いトランジスタまたはゲート酸化膜に高誘電率ゲート絶縁膜を用いたトランジスタで構成することで、非クリティカルパス上のゲート回路におけるゲートリーク電流を低減できる。実際の回路では非クリティカルパスの方が多いため、このような構成にすることで、リーク電流低減効果を高めることができる。
【００６３】
（第５の実施形態）図１１に本発明の第５の実施形態に係る半導体集積回路の回路構成を示す。半導体集積回路は、回路ブロック１５、スイッチトランジスタ１６、１７、プルアップ制御部４、プルアップトランジスタ３ｃ〜３ｅを備える。プルアップトランジスタ３ｃ〜３ｅは回路ブロック１５の複数の出力ＯＵＴ７〜ＯＵＴ９にそれぞれ設けられている。
【００６４】
スイッチトランジスタ１６は、回路ブロック１５とグランドとの間に接続され、ゲート電極に入力されるＭＴイネーブル信号ＭＴＥにより回路ブロック１５への接地電圧ＶＳＳの供給が制御される。スイッチトランジスタ１７は、回路ブロック１５と電源線との間に接続され、ゲート電極に入力されるＭＴイネーブル信号ＭＴＥの反転信号により回路ブロック１５への電源電圧ＶＤＤの供給が制御される。プルアップ制御部４はゲート電極が接地電位に固定され、ＭＴイネーブル信号ＭＴＥが入力し、その出力ＭＴＥＶがプルアップトランジスタ３ｃ〜３ｅのゲート電極に入力されるＰＭＯＳトランジスタを有する。
【００６５】
スイッチトランジスタ１６のゲート電極にローレベルのＭＴイネーブル信号ＭＴＥが入力され、スイッチトランジスタ１７のゲート電極にそのＭＴイネーブル信号ＭＴＥの反転信号が入力されると、スイッチトランジスタ１６、１７はいずれもオフし、電源線から接地線にいたるリークパスが遮断され、回路ブロック１５は待機状態になる。プルアップ制御部４にはローレベルのＭＴイネーブル信号ＭＴＥが入力され、出力ＭＴＥＶはローレベルより高電位となる。この出力ＭＴＥＶはローレベルより高電位で閾値電圧Ｖｔｈ３のプルアップトランジスタ３ｃ〜３ｅをオンできる程度（ＶＣＣ＜ＭＴＥＶ＜ＶＤＤ−｜Ｖｔｈ３｜）である。
【００６６】
この出力ＭＴＥＶがプルアップトランジスタ３ｃ〜３ｅのゲート電極に入力され、プルアップトランジスタ３ｃ〜３ｅはオンする。これにより回路ブロック１５の複数の出力ＯＵＴ７〜ＯＵＴ９はそれぞれハイレベルに固定され、出力論理が不定にならない。プルアップトランジスタ３ｃ〜３ｅのゲート電極にかかる電圧は、ローレベルのＭＴイネーブル信号ＭＴＥが入力される場合と比較し、プルアップ制御部４によって高くなった電位の分だけ高くなる。従って、待機時におけるプルアップトランジスタのゲートリーク電流を抑えることが出来る。
【００６７】
このように、第５の実施形態における半導体集積回路により、ゲート回路の待機時にプルアップトランジスタを流れるゲートリーク電流を抑制できる。
【００６８】
回路ブロック１５の出力は３つに限定されるものでなく、２つ又は４つ以上でもよい。また、プルアップトランジスタをプルダウントランジスタに、プルアップ制御部をゲート電極が電源線に接続されたＮＭＯＳトランジスタを有するプルダウン制御部にするような構成にしてもよい。また、スイッチトランジスタはどちらか片方だけでもよく、スイッチトランジスタ１６だけの時はプルアップトランジスタとプルアップ制御部を用いる構成にし、スイッチトランジスタ１７だけの時はプルダウントランジスタとプルダウン制御部を用いる構成にする。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態による半導体集積回路の回路構成を示す図である。
【図２】同第１の実施形態による半導体集積回路における論理部の回路構成の一例と待機時の各ゲートの出力レベルを示す図である。
【図３】同第１の実施形態による半導体集積回路における論理部の回路構成の一例と待機時の各ゲートの出力レベルを示す図である。
【図４】同第１の実施形態による半導体集積回路における論理部の回路構成の一例と待機時の各ゲートの出力レベルを示す図である。
【図５】上記第１の実施形態の変形例による半導体集積回路の回路構成を示す図である。
【図６】本発明の第２の実施形態による半導体集積回路の回路構成を示す図である。
【図７】同第２の実施形態による半導体集積回路における論理部の回路構成の一例と待機時の各ゲートの出力レベルを示す図である。
【図８】上記第２の実施形態の変形例による半導体集積回路の回路構成を示す図である。
【図９】本発明の第３の実施形態による半導体集積回路における回路構成を示す図である。
【図１０】本発明の第４の実施形態による半導体集積回路における回路構成を示す図である。
【図１１】本発明の第５の実施形態による半導体集積回路における回路構成を示す図である。
【符号の説明】
【００７０】
１  論理部
２  スイッチトランジスタ
３  プルアップトランジスタ
４  プルアップ制御部
５  スイッチトランジスタ
６  プルダウントランジスタ
７  プルダウン制御部
１５  回路ブロック
【図１】
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【図２】
2007281756.tif 000004
【図３】
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【図４】
2007281756.tif 000006
【図５】
2007281756.tif 000007
【図６】
2007281756.tif 000008
【図７】
2007281756.tif 000009
【図８】
2007281756.tif 000010
【図９】
2007281756.tif 000011
【図１０】
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【図１１】
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