(57)【要約】      （修正有）【課題】温度変化／電圧変動に依存性しない複数出力の基準電圧発生回路。【解決手段】電源電圧変動／温度変化の影響を受け無いバイアス電圧発生回路と、チャンネル幅とチャンネル長の比が実質的に等しい２つのＮＭＯＳ型トランジスタを直列に接続して構成した第１〜第Ｈ（Ｈは２以上の正の整数）の直列回路と、これらの直列回路に電流を供給する電流供給源とを備え、前記夫々の直流回路を構成するＮＭＯＳ型トランジスタのゲートとドレインとを接続し、前記第１の直列回路の一方のＮＭＯＳ型トランジスタのゲートに前記バイアス電圧発生回路の直流出力電圧を印加し、他方のＮＭＯＳ型トランジスタの出力端子に前記直流出力電圧の２倍の直流出力電圧を発生させ、第Ｈ−１の直列回路の出力電圧を第Ｈの直列回路の相互接続点に印加し、他方のＮＭＯＳ型トランジスタの出力端子に前記バイアス電圧発生回路の直流出力電圧に（Ｈ＋１）倍の直流出力電圧を発生させる。【選択図】  図１
2007004336.tif 000002
【特許請求の範囲】
【請求項１】
実質的に電源電圧の変動及び温度変化の影響を受けることの無い直流出力電圧を発生するバイアス電圧発生回路と、チャンネル幅とチャンネル長の比が実質的に等しい２つのＮＭＯＳ型トランジスタを直列に接続して構成した第１〜第Ｈ（Ｈは２以上の正の整数）の直列回路と、これらの直列回路に電流を供給する電流供給源とを備え、前記夫々の直流回路を構成する２つのＮＭＯＳ型トランジスタの個々のゲートとドレインとを接続し、前記第１の直列回路の一方のＮＭＯＳ型トランジスタのゲートに前記バイアス電圧発生回路の直流出力電圧を印加し、他方のＮＭＯＳ型トランジスタの出力端子に前記直流出力電圧の２倍の直流出力電圧を発生させ、前記第Ｈの直列回路の一方のＮＭＯＳ型トランジスタのゲートに前記バイアス電圧発生回路の直流出力電圧を印加するとともに、第Ｈ−１の直列回路の出力電圧を第Ｈの直列回路の相互接続点に印加し、他方のＮＭＯＳ型トランジスタの出力端子に前記バイアス電圧発生回路の直流出力電圧の（Ｈ＋１）倍の直流出力電圧を発生させることを特徴とする基準電圧発生装置。
【請求項２】
前記バイアス電圧発生回路は、チャンネル幅とチャンネル長の比が実質的に等しく、且つしきい電圧が異なる２つのＮＭＯＳ型トランジスタを備え、これらのＮＭＯＳ型トランジスタにカレントミラー回路を接続して両ＮＭＯＳ型トランジスタに実質的に等しい電流が流れるよう構成し、前記バイアス電圧発生回路の前記直流出力電圧を両ＮＭＯＳ型トランジスタのしきい電圧の差としたことを特徴とする請求項１記載の基準電圧発生装置。
【請求項３】
前記バイアス電圧発生回路の前記両ＮＭＯＳ型トランジスタの一方をディプリーション型とし、他方をエンハンスメント型としたことを特徴とする請求項２記載の基準電圧発生装置。
【請求項４】
２つのＮＭＯＳ型トランジスタの直列回路に電流を供給する前記電流供給源を、前記カレントミラー回路の一方の列と対を成してカレントミラー回路を構成する回路としたことを特徴とする請求項２記載の基準電圧発生装置。
【請求項５】
互いのゲートを共有化した複数列からなるMOS型のカレントミラー回路を構成し、第１列および第２列の前記カレントミラー回路の高圧電源側端子と反対側のMOSトランジスタの第１および第２の端子に、それぞれディプリーション型MOSトランジスタおよびエンハンス型MOSトランジスタを接続したバイアス電圧発生回路と、第３列の前記カレントミラー回路の高圧電源側端子と反対側のMOSトランジスタの第３の端子に、第１および第２のＭＯＳトランジスタを接続した基準電圧発生回路で、前記ディプリーション型ＭＯＳトランジスタのゲートは低電圧電源と接続し、前記エンハンスメント型ＭＯＳトランジスタのゲートは前記第２の端子および前記第２のＭＯＳトランジスタのゲートと接続し、前記第１のＭＯＳトランジスタのゲートは前記第３端子に接続し、前記第２のＭＯＳトランジスタのゲートは前記第１および前記第２のＭＯＳトランジスタの接続点ならびに前記第２の端子に接続し、第（３＋ｎ）列（ｎは正の整数）の前記カレントミラー回路の高圧電源側端子と反対側のMOSトランジスタの第（３＋ｎ）の端子に、第（２ｎ＋１）および第（２ｎ+２）のＭＯＳトランジスタを接続し、前記第（２ｎ＋１）のＭＯＳトランジスタのゲートは前記第（３＋ｎ）の端子に接続し、前記第（２ｎ＋２）のＭＯＳトランジスタのゲートは前記第２端子と接続し、前記第（２ｎ＋１）と前記第（２ｎ＋２）のＭＯＳトランジスタの接続点は、（２＋ｎ）列の前記カレントミラー回路の高圧電源側端子と反対側のＭＯＳトランジスタの端子と接続されたことを特徴とする基準電圧発生装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等に使用される多出力の基準電圧発生装置に関するものである。
【背景技術】
【０００２】
近年、アナログ・デジタル混載ＬＳＩの需要が高くなってきている。混載されるアナログ回路には、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、降圧回路などがある。これらのアナログ回路はいずれも温度変化および供給電圧変動に対して影響を受けない基準電圧が必要である。加えて一つのＬＳＩや大きなシステムなどでは複数の異なる基準電圧が必要になる。
【０００３】
この要求に応えるために複数の基準電圧を発生できる回路が、例えば非特許文献１により知られている。  図２にその基準電圧発生回路を示す。図２において、P1、P2はPMOSトランジスタ、N1、N2、N3、N4はNMOSトランジスタである。また、Rは抵抗を示す。
各端子ｔ1、ｔ2、ｔ3、ｔ4の電圧は以下に示される。
Ｖｔ1 ＝ ＶGS1                                             （１）
Ｖｔ2 ＝ Ｖｔ1 +ＶGS2 ＝ ＶGS1 +ＶGS2                      （２）
Ｖｔ3 ＝ Ｖｔ2 +ＶGS3 ＝ ＶGS1 +ＶGS2 +ＶGS3               （３）
Ｖｔ4 ＝ Ｖｔ3 +ＶGS4 ＝ ＶGS1 +ＶGS2 +ＶGS3 +ＶGS4        （４）
ここでＶGSｎはＮＭＯＳトランジスタｎのゲート・ソース電圧を示す。
以上のように各端子ｔ1、ｔ2、ｔ3、ｔ4の電圧は各トランジスタのゲート・ソース電圧のみで表される。
【０００４】
また、飽和領域におけるＭＯＳトランジスタのゲート・ソース間電圧は、以下の式で表わされる。
2007004336.tif 000003
【０００５】
β  ＝  （ W／L ）Ｃoxμ                               （６）
ここで、ＩDはドレイン電流、VTはしきい電圧、λはチャンネル変調係数、ＶDSはドレイン・ソース電圧、Ｗはゲート幅、Ｌはゲート長、Ｃoxはゲート酸化膜の容量、μはモビリティである。
図２の回路はカレントミラー回路を構成しており、左右それぞれの回路を流れる電流IRとI1は等しい。
【０００６】
また、図２の回路の右側のＮＭＯＳトランジスタおよび左側のＮＭＯＳトランジスタのそれぞれのゲート幅Wおよびゲート長Lを調整して、それぞれのトランジスタのチャンネル長変調係数を適切に選べば、各端子ｔ1、ｔ2、ｔ3、ｔ4の電圧における電源電圧VDDの変動の影響を小さくすることができる。
また、ドレイン電流ＩD、しきい電圧ＶTならびに移動度μは温度に依存するので、VGSは式（５）（６）より温度依存性があることが分かる。各端子ｔ1、ｔ2、ｔ3、ｔ4の電圧は式（１）、（２）、（３）、（４）より明らかなように、いずれの端子も温度により影響を受ける。  したがって、図２の回路は、多出力が可能で電源電圧依存性が小さいが、温度変化に対して影響を受ける。
【０００７】
この温度変化に対して影響を受けない電圧を発生できる回路が、例えば非特許文献２により提案されている。図３はその従来の基準電圧発生回路を示すものであり、定電圧発生回路部１００および基準電圧生成部１０１で構成されている。
図３において、P３、P４、P５はPMOSトランジスタ、Ｎ５、N６、N７、N８、N９、N１0、Ｎ11、N12はNMOSエンハンスメント型トランジスタ、N1３、N1４、N1５、N1６はNMOSディプリーション型トランジスタを示す。
【０００８】
図３において、定電圧発生回路部１００は、基準電圧生成部１０１のＭＯＳトランジスタＰ５、Ｎ１０、Ｎ１１、Ｎ１２のそれぞれに微小電流を供給するＶbiasPおよびＶbiasNを発生する。
以上の条件により、各端子ｔ５、ｔ６、ｔ７、ｔ８の電圧は以下の値になる。
Ｖｔ５ ＝ ３ＶTE                                                  （７）
Ｖｔ６＝ ３ＶTE − ＶTD                                           （８）
Ｖｔ７＝ ３ＶTE − ２ＶTD                                         （９）
Ｖout （Ｖｔ８）＝ ３ＶTE − ３ＶTD ＝ ３（ ＶTE−ＶTD ）         （10）
ここで、ＶTEはNMOSエンハンスメント型トランジスタのしきい電圧であり、ＶTDはNMOSディプリーション型トランジスタのしきい電圧である。また、ＶTEとＶTDの温度係数はほぼ同じであるので、式（10）からＶTEとＶTDの温度係数が打ち消されるのでＶoutのみが温度に対し変動がない。したがって、この回路では温度依存性のない出力はただ一つしか取れない。つまり、図３に示す回路では、温度変化および供給電圧変動に影響されない基準電圧は一出力のみである。
【非特許文献１】Amir M. Sodagar et al. , ’’A Multi-Output Supply-Independent Voltage Reference in Standard CMOS Process for Telemetry-Powering Applications’’, IEEE Signals, Circuits and Systems, 2003, SCS 2003, International Symposium on,Volume: 2,10-11 July 2003, pp.493-496
【非特許文献２】Koichiro Ishibashi et al. , ’’A Voltage Down Converter with Submicroampere Standby Current for Low-Power Static RAM’s , ‘’IEEE J.of Solid State Circuits, Vol.27, No.6, pp.920-926, JUNE 1992
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の通り図２における回路では、多出力の各電圧はいずれも供給電圧変動に対して影響を受けないが、温度変化に対しては非常に大きな影響を受ける。また図３に示す回路では、温度変化および供給電圧変動に影響されない基準電圧は一出力のみである。
本発明は、上記の問題点を解決しようとするものであり、シンプルな回路で温度変化、供給電圧変動に影響されない基準電圧を同時に複数発生できる基準電圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の基準電圧発生装置は、実質的に電源電圧の変動及び温度変化の影響を受けることの無い直流出力電圧を発生するバイアス電圧発生回路と、チャンネル幅とチャンネル長の比が実質的に等しい２つのＮＭＯＳ型トランジスタを直列に接続して構成した第１〜第Ｈ（Ｈは２以上の正の整数）の直列回路と、これらの直列回路に電流を供給する電流供給源とを備え、前記夫々の直流回路を構成する２つのＮＭＯＳ型トランジスタの個々のゲートとドレインとを接続し、前記第１の直列回路の一方のＮＭＯＳ型トランジスタのゲートに前記バイアス電圧発生回路の直流出力電圧を印加し、他方のＮＭＯＳ型トランジスタの出力端子に前記直流出力電圧の２倍の直流出力電圧を発生させ、前記第Ｈの直列回路の一方のＮＭＯＳ型トランジスタのゲートに前記バイアス電圧発生回路の直流出力電圧を印加するとともに、第Ｈ−１の直列回路の出力電圧を第Ｈの直列回路の相互接続点に印加し、他方のＮＭＯＳ型トランジスタの出力端子に前記バイアス電圧発生回路の直流出力電圧の（Ｈ＋１）倍の直流出力電圧を発生させることを特徴とする。
【００１１】
また、前記バイアス電圧発生回路は、チャンネル幅とチャンネル長の比が実質的に等しく、且つしきい電圧が異なる２つのＮＭＯＳ型トランジスタを備え、これらのＮＭＯＳ型トランジスタにカレントミラー回路を接続して両ＮＭＯＳ型トランジスタに実質的に等しい電流が流れるよう構成し、前記バイアス電圧発生回路の前記直流出力電圧を両ＮＭＯＳ型トランジスタのしきい電圧の差としたことを特徴とする。
【００１２】
また、前記バイアス電圧発生回路の前記両ＮＭＯＳ型トランジスタの一方をディプリーション型とし、他方をエンハンスメント型としたことを特徴とする。
さらに、２つのＮＭＯＳ型トランジスタの直列回路に電流を供給する電流供給源を、前記カレントミラー回路の一方の列と対を成してカレントミラー回路を構成する回路としたことを特徴とする。
【発明の効果】
【００１３】
以上のように本発明は、チャンネル幅とチャンネル長の比が実質的に等しい２つのＮＭＯＳ型トランジスタの直列回路を複数用いることにより温度変化、供給電圧変動に影響されない複数種類の基準電圧を同時に発生できる。また、異なるしきい電圧を持つ２つのＮＭＯＳトランジスタのしきい電圧の差を直流出力電圧としたバイアス電圧発生回路を用いてシンプルな回路構成で実現できる。
【００１４】
さらに、２つのＮＭＯＳ型トランジスタの直列回路に電流を供給する電流供給源を、前記カレントミラー回路の一方の列と対を成してカレントミラー回路を構成する回路としたことにより、実質同じ値の直流電流を供給することが出来る上に、バイアス電圧発生回路のカレントミラー回路の一方の列を共用することが出来より簡易な回路とすることが出来る。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づき説明する。図１に示した実施の形態１は、本発明のＭＯＳ型基準電圧発生回路でバイアス電圧発生回路１および加算回路２から成り立っており、加算回路２は、一段目の出力回路３、二段目の出力回路４および三段目の出力回路５から成り立っている。
バイアス電圧発生回路１は、エンハンスメント型ＰＭＯＳトランジスタＰ６、Ｐ７、Ｐ８，Ｐ９およびディプリーション型ＮＭＯＳトランジスタＮ1７ならびにエンハンスメント型ＮＭＯＳトランジスタＮ１８の６個で構成される。
【００１６】
回路の構成は次のようになっている。ＰＭＯＳトランジスタＰ６のゲートとＰＭＯＳトランジスタＰ８のゲートを接続し、ＰＭＯＳトランジスタＰ９のゲートとＰＭＯＳトランジスタＰ９のゲートを接続し、ＰＭＯＳトランジスタＰ６とＰ７を直列接続し、ＰＭＯＳトランジスタＰ８、Ｐ９を直列接続し、ＰＭＯＳトランジスタＰ６のドレイン（ｔ１）とゲートとを接続し、ＰＭＯＳトランジスタＰ７のドレイン（ｔ２）とゲートを接続してMOS型のカレントミラー回路を構成する。
【００１７】
ＶＤＤはＰＭＯＳトランジスタＰ６、Ｐ８のソースに印加されている直流電圧である。このカレントミラー回路を構成する第１列および第２列の直列回路の高圧電源側端子（ＶＤＤ）と反対側のＰMOSトランジスタＰ７のドレインとアース間にディプリーション型ＮMOSトランジスタＮ１７を接続し、ＰMOSトランジスタＰ９のドレインとアース間にエンハンス型ＮMOSトランジスタＮ１８を接続してバイアス電圧発生回路としている。なお、ディプリーション型ＮMOSトランジスタＮ１７のゲートは接地され、エンハンス型ＮMOSトランジスタＮ１８のゲートはそのドレインに接続され、出力端子（出力電圧Vbias）となっている。
【００１８】
加算回路２を構成する格段の出力回路３，４，５は同じ構成をしている。出力回路３について説明すると、エンハンスメント型ＰMOSトランジスタＰ１０、Ｐ１１が直列接続され、ＰMOSトランジスタＰ１０、Ｐ１１のそれぞれのゲートがＰMOSトランジスタＰ６、Ｐ７のゲートに接続されて第２のカレントミラー回路が構成されている。ＰMOSトランジスタＰ１１のドレインとアース間にエンハンスメント型ＮMOSトランジスタＮ１９．Ｎ２０の直列回路が接続されている。
【００１９】
エンハンスメント型ＮMOSトランジスタＮ２０のゲートはそのドレインに接続されるとともにバイアス電圧発生回路１の出力端子（Vbias）に接続されている。また、エンハンスメント型ＮMOSトランジスタＮ１９のゲートはそのドレインに接続され、出力端子（出力電圧Vout1）になっている。
出力回路４はエンハンスメント型ＰMOSトランジスタＰ１２、Ｐ１３とエンハンスメント型ＮMOSトランジスタＮ２１．Ｎ２２により構成され、出力電圧Vout1がＮMOSトランジスタＮ２１のソースに印加され、ＮMOSトランジスタＮ２２のゲートにVbiasが印加されている。
【００２０】
出力回路５はエンハンスメント型ＰMOSトランジスタＰ１４、Ｐ１５とエンハンスメント型ＮMOSトランジスタＮ２３．Ｎ２４により構成され、出力電圧Vout２がＮMOSトランジスタＮ２３のソースに印加され、ＮMOSトランジスタＮ２４のゲートにVbiasが印加されている。
次にこの回路の動作について説明する。
【００２１】
今ＮＭＯＳトランジスタＮ1７およびＮ1８がともに飽和状態であれば、それぞれのＮＭＯＳトランジスタに流れる電流ＩN1７、ＩN1はそれぞれ次のように与えられる。
IN1７  ＝（1／2）・（WN1７／LN1７）・ＣOX・μn・（０−VTD）２      （11）             
IN1   ＝  （1／2）・（WN1／LN1）・ＣOX・μn・（Vbias−VTE）２      （12）
ただし、WN1、WN１７、LN1、LN１７はそれぞれNMOSトランジスタのチャネル幅、チャネル長であり、μｎ、ＣOX、VTE 、VTDは、それぞれNMOSトランジスタの移動度、ゲート酸化膜容量、エンハンスメント型NMOSトランジスタのしきい電圧、ディプリーション型NMOSトランジスタのしきい電圧である。
【００２２】
このバイアス電圧発生回路１は、PMOSトランジスタP６、P７、P８、P９によってカレントミラー回路を構成しているため、NMOSトランジスタＮ１７，Ｎ１８に流れる電流IN1７とIN1には、次のような関係がある。
IN1７ ＝ IN1                                                     （13）
したがって、バイアス電圧発生回路の出力電圧Vbiasは式（11）〜（13）より次のように表せる。
2007004336.tif 000004
【００２３】
ｍ ＝ （WN1７／LN1７）／（WN1／LN1）                          （15）
NMOSトランジスタN1７とN1の寸法が同じとすると式（15）よりｍ＝１となり、それを式（14）に代入すると、次式の関係が得られる。
Vbias ＝ VTE − VTD                                           （16）
すなわち、ディプリーション型ＮMOSトランジスタのしきい電圧VTDとエンハンスメント型ＮMOSトランジスタのしきい電圧VTEとはほとんど同じ温度係数を持つため、バイアス電圧発生回路１の出力電圧Vbiasの温度係数が打ち消しあい、温度変化の影響を受けないことになる。
【００２４】
また、式（16）は、供給電圧VDDの項を含まないためにバイアス電圧発生回路１の出力電圧Vbiasは供給電圧変動に対して影響を受けない。
次に、加算回路２の動作について説明する。加算回路２の第１段目の出力回路３を構成する全てのトランジスタには、同じ電流が流れるために次のような関係が成立する。ここでIN2およびIN3はＮＭＯＳトランジスタＮ１９およびＮ２０を流れる電流である。
【００２５】
IN2  ＝  IN3                                                   （17）
また、NMOSトランジスタN１９のソースとN２０のドレインおよびゲートにはバイアス電圧Vbiasがそれぞれ入力され、NMOSトランジスタN１９およびN２０が飽和状態であれば、各NMOSトランジスタを流れる電流IN2、IN3は次のように表せる。             
IN2  ＝（1／2）・（WN2／LN2）・ＣOX・μn・（Vout1−Vbias−VTE）２        （18）
IN3   ＝（1／2）・（WN3／LN3）・ＣOX・μn・（Vbias−VTE）２              （19）
したがって、一段目の出力３の出力電圧は、式（18）、（19）を式（17）に代入して次のように求まる。
【００２６】
2007004336.tif 000005
【００２７】
ただし、
ｋ1 ＝ （WN3／LN3）／（WN2／LN2）                          （21）
ここで、k1 ＝１であれば、式（20）は次のようになる。
Vout1 ＝ ２Vbias                                           （22）
一段目の加算出力３の出力電圧Vout1は式（22）よりVbiasの２倍であるのでVout1も温度変化、供給電圧変動に影響を受けないことになる。
【００２８】
同様に、二段目の出力回路４の出力電圧Vout2においてもPMOSトランジスタP１２、P１３およびNMOSトランジスタN２１、N２２には全て同じ電流が流れるために次のような関係が成立する。ここでIN4およびIN5はＮＭＯＳトランジスタＮ２１およびＮ２２を流れる電流である。
IN4 ＝ IN5                                                  （23）
また、NMOSトランジスタN２１のソースおよびN２２のドレインにはVout1が、NMOSトランジスタN２２のゲートにはバイアス電圧Vbiasが入力され、NMOSトランジスタN２１およびN２２が飽和状態であれば、各MOSトランジスタを流れる電流IN4、IN5は次のように表される。
IN4 ＝（1／2）・（WN4／LN4）・ＣOX・μn・（Vout2−Vout1−VTE）２      （24）
IN5 ＝（1／2）・（WN5／LN5）・ＣOX・μn・（Vbias−VTE）２             （25）
したがって、二段目の出力回路４の出力電圧Vout2は式（24）、（25）を式（23）に代入して次のように求まる。
2007004336.tif 000006
【００２９】
ただし、
ｋ２ ＝ （WN5／LN5）／（WN4／LN4）                          （27）
ここで、k2  ＝１であれば式（16）は次のようになる。
Vout2 ＝ Vout1＋Vbias＝ ３Vbias                             （28）
二段目の出力回路４の出力電圧Vout2は式（28）よりVbiasの３倍であるので一段目の出力回路３の出力電圧Vout1と同じように温度変化、供給電圧変動に影響を受けない電圧になる。
【００３０】
同様に、三段目の出力回路５の出力電圧Vout3においてもPMOSトランジスタP１４、P1５およびNMOSトランジスタN２３、N２４には全て同じ電流が流れるために次のような関係が成立する。ここでIN6およびIN7はＮＭＯＳトランジスタＮ２３およびＮ２４を流れる電流である。
IN6 ＝ IN7                                                   （29）
また、NMOSトランジスタN２３のソースおよびN２４のドレインにはVout2が、NMOSトランジスタN２４のゲートにはバイアス電圧Vbiasが入力され、NMOSトランジスタN２３およびN２４が飽和状態であれば、各MOSトランジスタを流れる電流IN6、IN7は次のように表される。
【００３１】
IN6 ＝（1／2）・（WN6／LN6）・ＣOX・μn・（Vout3−Vout2−VTE）２   （30）
IN7 ＝（1／2）・（WN7／LN7）・ＣOX・μn・（Vbias−VTE）２          （31）
したがって、三段目の出力回路５の出力電圧Vout３は式（30）、（31）を式（29）に代入して次のように求まる。
2007004336.tif 000007
【００３２】
ただし、
ｋ２ ＝ （WN7／LN7）／（WN6／LN6）                             （33）
ここで、k2  ＝１であれば式（16）は次のようになる。
Vout3 ＝ Vout2＋Vbias＝ ４Vbias                                （34）
三段目の出力回路５の出力電圧Vout3は式（34）よりVbiasの４倍であるので一段目および二段目の加算回路３、４の出力電圧Vout1、Vout２と同じように温度変化、供給電圧変動に影響を受けない電圧になる。
【００３３】
また、バイアス電圧発生回路の両ＮＭＯＳ型トランジスタＮ１７，Ｎ１８を同じ型のエンハンスメント型ＮＭＯＳトランジスタとすれば、図１と同じ結果が得られる。
また、バイアス電圧発生回路１の出力電圧は厳密に電源電圧の変動及び温度変化の影響を受けないと言う意味ではなく、実質的に（実用上問題のない）影響を受けないレベルであれば問題はない。同様に２つのＭＯＳ型トランジスタのチャネル幅とチャネル長の比も厳密に等しくと言う意味ではなく、実質的に（実用上問題のない）等しければ良い。
【００３４】
以上のように図１の実施の形態１は、加算回路２の段数をｎとすると（ｎ＋１）個の出力電圧が得られ、その電圧値は（ｎ＋１）Vbiasになり、これらの出力電圧は全て温度変化、電源電圧変動の影響を受けない電圧になる。
【産業上の利用可能性】
【００３５】
本発明の基準電圧発生装置は、アナログ・デジタル混載ＬＳＩ装置に使用される基準電圧発生回路等に用いて有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例における基準電圧発生装置の回路図である。
【図２】従来例における基準電圧発生装置の回路図である。
【図３】従来例における他の基準電圧発生装置の回路図である。
【符号の説明】
【００３７】
１：  バイアス電圧発生回路
２：  加算回路
３：  一段目の出力回路
４：  二段目の出力回路
５：  三段目の出力回路
P６、P７、P８、P９、P１０、P１１、P１２、P１３、P１４、P1５：  エンハンスメント型PMOSトランジスタ
Ｎ1７：  ディプリーション型ＮＭＯＳトランジスタ
N１８、N１９、N２０、Ｎ２１、N２２、N２３、N２４：  エンハンスメント型NMOSトランジスタ
【図１】
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【図２】
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【図３】
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