(57)【要約】【課題】メモリ装置を様々な読み出しモードで操作する。【解決手段】データを記憶するメモリアレイと、読み出し操作においてメモリアレイから取り出されたデータを、メモリ装置の出力として供給するデータパッドと、メモリアレイとデータパッドとの間にそれぞれ接続された並列読み出しデータ経路と、メモリアレイから取り出されたデータをデータパッドへ供給するために、並列読み出しデータ経路のひとつを選択するモードセレクターとを備えている。複数の並列読み出しデータ経路は、異なる操作モードで作動できる複数の同期データ経路と、非同期データ経路とを含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを記憶するように設計された複数のメモリセルを含むメモリアレイと、
読み出し操作において上記メモリアレイから取り出されたデータを、メモリ装置の出力として供給するように設計された複数のデータパッドと、
上記メモリアレイと上記データパッドとの間にそれぞれ接続された複数の並列読み出しデータ経路と、
上記メモリアレイから取り出されたデータを上記データパッドへ供給するために、上記複数の並列読み出しデータ経路のひとつを選択するように設計されたモードセレクターとを備え、
上記複数の並列読み出しデータ経路は、
異なる操作モードで作動できる複数の同期データ経路と、
非同期データ経路とを含むことを特徴とするメモリ装置。
【請求項２】
擬似スタティックランダムアクセスメモリ（擬似ＳＲＡＭ）であることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
上記複数の同期データ経路は、
クロック周波数の第１の範囲において作動可能な第１同期データ経路と、
上記第１の範囲よりも高い、クロック周波数の第２の範囲において作動可能な第２同期データ経路とを含むことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
上記複数の同期データ経路は、
ラッチモードにおいて作動可能な第１同期データ経路と、
先入れ先出し（ＦＩＦＯ）モードにおいて作動可能な第２同期データ経路とを含むことを特徴とする請求項１に記載のメモリ装置。
【請求項５】
上記モードセレクターは、外部クロック信号が検出されない場合、上記非同期データ経路を選択することを特徴とする請求項１に記載のメモリ装置。
【請求項６】
上記複数の同期データ経路は、第１および第２同期データ経路を含み、
外部クロック信号が検出された場合、上記モードセレクターは、第１の値を有するカラムアクセスストローブ（ＣＡＳ）レイテンシ命令に応答して上記第１同期データ経路を選択し、第２の値を有するカラムアクセスストローブレイテンシ命令に応答して上記第２同期データ経路を選択することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
データを記憶するように設計された複数のメモリセルを含むメモリアレイと、
読み出し操作において上記メモリアレイから取り出されたデータを、メモリ装置の出力として供給するように設計された複数のデータパッドと、
上記メモリアレイと上記データパッドとの間にそれぞれ接続された複数の並列読み出しデータ経路と、
上記メモリアレイから取り出されたデータを上記データパッドへ供給するために、上記複数の並列読み出しデータ経路のひとつを選択するように設計されたモードセレクターとを備え、
上記複数の並列読み出しデータ経路は、
非同期データ経路と、
クロック周波数の第１の範囲に対応するラッチモードにおいて作動可能な第１同期データ経路と、
上記第１の範囲よりも高い、クロック周波数の第２の範囲に対応する先入れ先出し（ＦＩＦＯ）モードにおいて作動可能な第２同期データ経路とを含むことを特徴とするメモリ装置。
【請求項８】
擬似スタティックランダムアクセスメモリ（擬似ＳＲＡＭ）であることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
上記モードセレクターは、外部クロック信号が検出されない場合、上記非同期データ経路を選択することを特徴とする請求項７に記載のメモリ装置。
【請求項１０】
外部クロック信号が検出された場合、上記モードセレクターは、第１の値を有するカラムアクセスストローブ（ＣＡＳ）レイテンシ命令に応答して上記第１同期データ経路を選択し、第２の値を有するカラムアクセスストローブレイテンシ命令に応答して上記第２同期データ経路を選択することを特徴とする請求項７に記載のメモリ装置。
【請求項１１】
データを記憶するように設計された複数のメモリセルを含むメモリアレイと、
読み出し操作において上記メモリアレイから取り出されたデータを、メモリ装置の出力として供給するように設計された複数のデータパッドと、
上記メモリアレイと上記データパッドとの間にそれぞれ接続された複数の並列読み出しデータ経路と、
上記メモリアレイから取り出されたデータを上記データパッドへ供給するために、上記複数の並列読み出しデータ経路のひとつを選択するように設計されたモードセレクターとを備え、
上記複数の並列読み出しデータ経路は、非同期データ経路と複数の同期データ経路とを含み、
上記モードセレクターは、外部クロック信号が検出されない場合、上記非同期データ経路を選択し、外部クロック信号が検出された場合、カラムアクセスストローブ（ＣＡＳ）レイテンシ命令の値に応じて上記複数の同期データ経路のひとつを選択することを特徴とするメモリ装置。
【請求項１２】
擬似スタティックランダムアクセスメモリ（擬似ＳＲＡＭ）であることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
上記複数の同期データ経路は、
ラッチモードにおいて作動する第１同期データ経路と、
先入れ先出し（ＦＩＦＯ）モードにおいて作動する第２同期データ経路とを含むことを特徴とする請求項１１に記載のメモリ装置。
【請求項１４】
データを記憶するように設計された複数のメモリセルを含むメモリアレイと、
読み出し操作において上記メモリアレイから取り出されたデータを、メモリ装置の出力として供給するように設計された複数のデータパッドと、
上記メモリアレイと上記データパッドとの間にそれぞれ接続された複数の並列読み出しデータ経路と、
上記メモリアレイから取り出されたデータを上記データパッドへ供給するために、上記複数の並列読み出しデータ経路のひとつを選択するように設計されたモードセレクターとを備え、
上記複数の並列読み出しデータ経路は、
非同期データ経路と、
クロック周波数の第１の範囲に対応するラッチモードにおいて作動可能な第１同期データ経路と、
上記第１の範囲よりも高い、クロック周波数の第２の範囲に対応する先入れ先出し（ＦＩＦＯ）モードにおいて作動可能な第２同期データ経路とを含み、
上記モードセレクターは、外部クロック信号が検出されない場合、上記非同期データ経路を選択し、外部クロック信号が検出された場合、カラムアクセスストローブ（ＣＡＳ）レイテンシ命令の値に応じて上記第１および第２同期データ経路のうちのひとつを選択することを特徴とする擬似スタティックランダムアクセスメモリ（擬似ＳＲＡＭ）。
【請求項１５】
データを記憶する手段と、
上記データを記憶する手段から取り出されたデータをメモリ装置の出力として供給する出力手段と、
上記データを記憶する手段と上記出力手段との間にそれぞれ接続された複数の並列読み出しデータ経路と、
上記データを記憶する手段から取り出されたデータを上記出力手段へ供給するために、上記複数の並列読み出しデータ経路のひとつを選択する選択手段とを備え、
上記複数の並列読み出しデータ経路は、
異なる操作モードで作動できる複数の同期データ経路と、
非同期データ経路とを含んでいることを特徴とするメモリ装置。
【請求項１６】
擬似スタティックランダムアクセスメモリ（擬似ＳＲＡＭ）であることを特徴とする請求項１５に記載のメモリ装置。
【請求項１７】
上記複数の同期データ経路は、
クロック周波数の第１の範囲において作動可能な第１同期データ経路と、
上記第１の範囲よりも高い、クロック周波数の第２の範囲において作動可能な第２同期データ経路とを含むことを特徴とする請求項１５に記載のメモリ装置。
【請求項１８】
上記複数の同期データ経路は、
ラッチモードにおいて作動可能な第１同期データ経路と、
先入れ先出し（ＦＩＦＯ）モードにおいて作動可能な第２同期データ経路とを含むことを特徴とする請求項１５に記載のメモリ装置。
【請求項１９】
上記選択手段は、外部クロック信号が検出されない場合、上記非同期データ経路を選択することを特徴とする請求項１５に記載のメモリ装置。
【請求項２０】
上記複数の同期データ経路は、第１および第２同期データ経路を含み、
外部クロック信号が検出された場合、上記選択手段は、第１の値を有するカラムアクセスストローブ（ＣＡＳ）レイテンシ命令に応答して上記第１同期データ経路を選択し、第２の値を有するカラムアクセスストローブレイテンシ命令に応答して上記第２同期データ経路を選択することを特徴とする請求項１５に記載のメモリ装置。
【請求項２１】
メモリ装置において読み出し操作を行う方法であって、
（ａ）読み出し命令の受信に応答してメモリアレイからデータを取り出す工程と、
（ｂ）外部クロック信号が検出されない場合に、上記取り出されたデータを上記メモリ装置のパッドへ供給するために非同期データ経路を選択する工程と、
（ｃ）外部クロック信号が検出された場合に、上記取り出されたデータを上記メモリ装置のパッドへ供給するために複数の同期データ経路のひとつを選択する工程とを含み、
上記複数の同期データ経路のひとつは、上記メモリ装置によって受信される外部信号に応じて選択されることを特徴とする読み出し操作方法。
【請求項２２】
上記外部信号は、カラムアクセスストローブ（ＣＡＳ）レイテンシ信号であることを特徴とする請求項２１に記載の読み出し操作方法。
【請求項２３】
上記複数の同期データ経路は、
ラッチモードにおいて作動可能な第１同期データ経路と、
先入れ先出し（ＦＩＦＯ）モードにおいて作動可能な第２同期データ経路とを含み、
上記工程（ｃ）は、
第１の値を有するカラムアクセスストローブレイテンシ信号に応答して上記第１同期データ経路を選択する工程と、
第２の値を有するカラムアクセスストローブレイテンシ信号に応答して上記第２同期データ経路を選択する工程とを含むことを特徴とする請求項２２に記載の読み出し操作方法。
【請求項２４】
上記第１同期データ経路は、クロック周波数の第１の範囲において作動可能であり、
上記第２同期データ経路は、上記第１の範囲よりも高い、クロック周波数の第２の範囲において作動可能であることを特徴とする請求項２３に記載の読み出し操作方法。
【請求項２５】
（ａ）メモリアレイとメモリ装置の複数のデータパッドとの間にそれぞれ接続された複数の並列読み出しデータ経路を設ける工程と、
（ｂ）上記メモリアレイから取り出されたデータを上記データパッドへ供給するために、上記複数の並列読み出しデータ経路のひとつを選択するモードセレクターを設ける工程とを含み、
上記複数の並列読み出しデータ経路は、
異なる操作モードで作動できる複数の同期データ経路と、
非同期データ経路とを含むことを特徴とするメモリ装置の製造方法。
【請求項２６】
上記工程（ａ）は、ラッチモードにおいて作動可能な第１同期データ経路と、先入れ先出し（ＦＩＦＯ）モードにおいて作動可能な第２同期データ経路とを設ける工程を含むことを特徴とする請求項２５に記載のメモリ装置の製造方法。
【請求項２７】
上記モードセレクターは、外部クロック信号が検出されない場合、上記非同期データ経路を選択することを特徴とする請求項２５に記載のメモリ装置の製造方法。
【請求項２８】
上記工程（ａ）は、
第１および第２同期データ経路を設ける工程を含み、
外部クロック信号が検出された場合、上記モードセレクターは、第１の値を有するカラムアクセスストローブ（ＣＡＳ）レイテンシ信号に応答して上記第１同期データ経路を選択し、第２の値を有するカラムアクセスストローブレイテンシ信号に応答して上記第２同期データ経路を選択することを特徴とする請求項２５に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、擬似ＳＲＡＭに適した並列データ経路アーキテクチャ、特に、複数の異なる操作モードおよびクロック周波数を用いて、メモリアレイからデータの読み出しを行うことができるアーキテクチャに関するものである。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）チップは、無線電話などの移動無線装置に用いられている。動的ランダムアクセスメモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは、電力が供給されている間は、定期的なリフレッシュ操作を必要とせずに、メモリアレイの中の情報を保持する。また、ＳＲＡＭは、速度、コスト、操作の容易性という点において優位であるが、同等のメモリ容量を有するＤＲＡＭよりも相当扱い難い。なぜなら、ＳＲＡＭメモリアレイの各記憶素子（メモリセル）は、ＤＲＡＭ記憶素子よりも多くのトランジスタを必要とするからである。
【０００３】
移動アプリケーション装置に備わるＳＲＡＭにおける読み出しおよび書き込み操作は、一般的には、シングルデータレート（ＳＤＲ）モードを用いて非同期的に行われる。非同期的とは、クロック信号を利用しないということであり、ＳＤＲモードでは、各カラムアクセスパルスによって１ビットのアクセスが行われる。
【０００４】
これに対して、ＤＲＡＭでは、一般的に、外部から供給されるクロックを用いて同期的に操作され、読み出しおよび書き込み操作は、ＳＤＲインターフェースまたはダブルデータレート（ＤＤＲ）インターフェースを利用して行われる。ＤＤＲインターフェースでは、各クロックパルスによって２ビットがアクセスされ、一方は立ち上がりエッジが生じる時にアクセスされ、他方は立ち下がりエッジが生じる時にアクセスされる。
【０００５】
デジタルカメラ、言語編集、ゲーム、呼び出し音など、さらなる特徴および機能が無線電話に組み込まれるにつれ、メモリに対する要求が高まり、従来のＳＲＡＭは、そのサイズを考慮すると好ましくなくなってきている。その結果、現在では擬似ＳＲＡＭが無線電話等の移動アプリケーション装置において用いられている。
【０００６】
当業者には知られているように、擬似ＳＲＡＭは、ＳＲＡＭ装置の動作を本質的に模倣した、実質的なＤＲＡＭ装置である。他のＤＲＡＭ装置と同様に、擬似ＳＲＡＭもメモリセルアレイにデータを保持するために定期的なリフレッシュ操作を必要とする。そのリフレッシュ操作は、コントローラからは認識されない。ＤＲＡＭにおいて、データ経路は、データの流れと、読み出しおよび書き込み操作の間のタイミングとを制御するチップの一部である。書き込み操作の間、データ経路は、データをチップパッドから、データが記憶されるメモリアレイへと伝送する。読み出し操作の間、データ経路は、データをメモリアレイから取り出し、データパッドに送る。その結果、データは、チップから取り出され、バスなどを介して別の装置へ送られる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
データ経路のアーキテクチャおよび設計は、ＤＲＡＭインターフェース、その操作モード、およびチップが操作されているクロック周波数によって影響を受ける。擬似ＳＲＡＭは、より幅広く使用されているため、多彩なシステムおよび装置との互換性を保つために、擬似ＳＲＡＭチップに、初期のＳＲＡＭチップの非同期インターフェースおよび現在用いられているＤＲＡＭの同期インターフェースを含むことが好ましい。同期操作の場合、そのような擬似ＳＲＡＭは、幅広いクロック周波数の範囲およびデータレイテンシで作動することができる。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、擬似ＳＲＡＭなどのメモリ装置は、並列データ経路アーキテクチャを含んでいる。この並列データ経路アーキテクチャでは、並列読み出しデータ経路は、メモリアレイをメモリ装置の出力データパッドへ接続する。読み出しデータ経路は異なる操作に対応しており、モードセレクターは、メモリ装置が操作される様式に基づいて、メモリアレイから取り出されたデータを出力データパッドへ運ぶために、どの読み出しデータ経路を利用するかを選択する。
【０００９】
例えば、読み出しデータ経路は、非同期データ経路を含むことができる。この非同期データ経路は、メモリ装置に供給される外部のクロック信号を利用せずに、取り出されたデータをパッドへ伝送するために選択される。
【００１０】
また、読み出しデータ経路は、異なるモードで作動する複数の同期データ経路を含むこともできる。例えば、同期データ経路のひとつは、低いクロック周波数に適したラッチモードで作動することができる。一方、別の同期データ経路は、高いクロック周波数に適したＦＩＦＯ（first-in-first-out（先入れ先出し））モードで作動することができる。モードセレクターは、クロック周波数インジケータを用いて、どちらの同期データ経路を利用するかを選択する。
【００１１】
例えば、或るメモリ装置では、外部から供給されたＣＡＳ（column access strobe）レイテンシ信号の値は、クロック周波数を反映しており、クロック周波数インジケーターとして機能することができる。
【００１２】
本発明の別の観点によれば、メモリ装置において読み出し操作を行う方法は、読み出し命令の受信に応答してメモリアレイからデータを取り出す工程と、外部クロック信号を利用せずに、取り出されたデータをメモリ装置のパッドに供給するために、非同期データ経路を選択する工程と、外部クロック信号の検出に応答して、取り出されたデータをメモリ装置のパッドに供給するために、複数の同期データ経路のひとつを選択する工程とを含んでいる。ここで同期データ経路は、メモリ装置によって受信される外部信号に応じて選択される。
【００１３】
さらに、本発明の別の観点に基づく、メモリ装置の製造方法は、メモリアレイとメモリ装置のデータパッドとをそれぞれ接続する複数の並列読み出しデータ経路を設ける工程と、メモリアレイから取り出されたデータをデータパッドに供給するために、並列読み出しデータ経路のひとつを選択するモードセレクターを設ける工程とを含んでいる。上記並列読み出しデータ経路は、異なる操作モードで作動可能な複数の同期データ経路と非同期データ経路とを含んでいる。
【発明の効果】
【００１４】
本発明に係るメモリ装置は、以上のように、データを記憶するように設計された複数のメモリセルを含むメモリアレイと、読み出し操作において上記メモリアレイから取り出されたデータを、メモリ装置の出力として供給するように設計された複数のデータパッドと、上記メモリアレイと上記データパッドとの間にそれぞれ接続された複数の並列読み出しデータ経路と、上記メモリアレイから取り出されたデータを上記データパッドへ供給するために、上記複数の並列読み出しデータ経路のひとつを選択するように設計されたモードセレクターとを備え、上記複数の並列読み出しデータ経路は、異なる操作モードで作動できる複数の同期データ経路と、非同期データ経路とを含む構成である。
【００１５】
それゆえ、メモリ装置を様々な読み出しモードで操作することができる。これにより、多くの異なるシステム設定、インターフェースおよびアプリケーションにおけるメモリ装置の互換性を向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
本発明の上述の、そしてさらなる特徴および有利な点は、後述する明細書の記載および特定の実施形態の図面を考慮することにより明らかになるであろう。様々な図面における同様の参照番号は、同様の部材を示している。これらの記載は、本発明の特定の細部に関するものであるが、その記載に基づいて様々な変更が可能であることは当業者には明らかであろう。
【００１７】
図１は、本発明の一実施形態に基づく、メモリ装置１０の読み出しデータ経路並列アーキテクチャを概念的に示している。図１に示されているアーキテクチャは、主たる機能ユニットを示す概念的なものであり、必ずしも物理的な関係を示しているものではない。メモリ装置１０は、メモリアレイ１２を含んでいる。このメモリアレイ１２は、３つの独立した並列読み出しデータ経路を介して、チップの出力パッド１４に接続されている。３つの独立した並列読み出しデータ経路とは、非同期データ経路１６、ラッチ同期データ経路１８およびＦＩＦＯ同期データ経路２０である。
【００１８】
上記「並列」という言葉は、ここでは電気回路における意味で用いられている。すなわち、２つ以上の経路が、ひとつの回路において同じ２点間に接続されていることを意味している。そのため、上記の言葉は、上記経路が幾何学的に並列していることを意味しているわけではない。限定的ではない例では、メモリ装置１０は、移動装置、無線装置または電池から電力が供給される装置のために設計された擬似ＳＲＡＭであってもよい。しかし、本発明は、擬似ＳＲＡＭ装置に限定されず、複数の、選択可能なデータ経路モードを設けることがデータの読み出しのために好ましい、あらゆるメモリ装置を含んでいる。
【００１９】
ある種のアプリケーション装置では、メモリ装置において読み出し操作を行うために、複数の異なるモードを設けることが好ましい。例えば、ＳＲＡＭチップは、しばしばシングルデータレート（ＳＤＲ）の非同期装置、すなわち、外部クロック信号なしで読み出しおよび書き込み操作を行う装置として作動する。これに対して、ＤＲＡＭチップは、一般的には、ＳＤＲインターフェースまたはダブルデータレート（ＤＤＲ）インターフェースとともに作動する同期装置である。
【００２０】
多くの無線電話は、従来ＳＲＡＭチップを有している。そのようなアプリケーション装置のＳＲＡＭチップは、サイズおよびメモリに対する要求のために、擬似ＳＲＡＭチップ（ＤＲＡＭ装置）に置き換わっているため、同じ非同期の顧客インターフェースを維持し、新しい擬似ＳＲＡＭチップが古いＳＲＡＭチップに対して互換性を有するようにすることが好ましい。読み出しおよび書き込み操作がクロック信号に従って行われる同期インターフェースは、擬似ＳＲＡＭチップをＤＲＡＭ装置のように使用することをさらに可能とする。
【００２１】
ＤＲＡＭがクロック周波数の範囲で機能できることは周知である。クロック信号は、外部からメモリ装置へ供給されるものであるため、クロック速度は、メモリ装置を用いているシステムの要求および設計に従って検出される。同期操作に関しては、異なる読み出しモードを設けることは、異なるクロック周波数で使用する場合により好ましい。例えば、ラッチモードは、ＳＤＲ読み出し操作または低周波数クロック信号を利用した操作に適している。一方、ＦＩＦＯモードは、ＤＤＲ読み出し操作または高周波数クロック信号を利用した操作に適している。
【００２２】
当業者には周知なように、読み出しデータのラッチモードは、基本的にフリップフロップからのシフトデータおよびフリップフロップへのシフトデータを含んでいる。読み出しデータ経路上のデータは、フリップフロップにおいてラッチされ、クロックの同じ立ち上がりエッジのタイミングで、チップの出力回路構成要素が利用できるようになる。すなわち、出力パッドへのデータ経路においてシングルラッチが行われる。これに対して、ＦＩＦＯモードでは、先入れ先出しシフトレジスタまたは、少なくとも２ビットのバッファ（例えば、２ビットＦＩＦＯ）を行うバッファ機構を用いる。
【００２３】
図１に示すアーキテクチャの一例では、非同期データ経路、同期ラッチデータ経路、同期ＦＩＦＯデータ経路を有していることにより、メモリ装置を様々な読み出しモードで操作することができる。これにより、多くの異なるシステム設定、インターフェースおよびアプリケーションにおけるメモリ装置の互換性を向上させることができる。
【００２４】
例示した実施形態には、上記３つの並列読み出しデータ経路と対応する読み出し操作モードとが含まれているが、本発明は、これら３つの特定の読み出し経路およびモードに限定されず、読み出し経路およびモードの他の組み合わせも実施可能であることが認識されるであろう。すなわち、モードまたは経路を追加すること、および異なるモードまたは経路を用いることも可能である。
【００２５】
再び図１を参照する。外部からの読み出し命令を受け取ると、データはメモリアレイ１２から取り出され、３つの並列データ経路１６、１８および２０へそれぞれ入力される。モード選択論理モジュール２２（または、単にモードセレクターとも称する）は、メモリ装置の操作モードに基づいて、並列データ経路のひとつを選択し、当該データを出力パッド１４へ送る。モードセレクターは、一度に３つのデータ経路のうちのひとつをイネーブル信号により有効化する。有効化されたデータ経路は、データを出力データパッドにのせるために当該データをオフチップドライバへ送る。
【００２６】
このアプローチにより、３つの独立した読み出し経路モードを実現でき、各モードは独自のタイミングと制御方式とを有するものとなる。ここにより詳細に記述するように、モードセレクターは、メモリ装置の操作モードを示す複数の信号に基づいて操作モードを決定する。例えば、モードセレクターは、読み出し命令、外部クロック信号の有無を示す信号および試験モード信号を検出することによって操作モードを決定する。
【００２７】
図２に示すタイミング図を参照しつつ、各データ経路モードのより詳細な説明を行う。図２は、３つの異なる独立したモードを有することの優位性をさらに示している。クロック信号（クロック）は、図２の第１段目に示されており、同期モードに対してのみ適用できる。なぜなら、非同期モードでは外部クロック信号は存在しないからである。非同期モードでは、読み出し信号を受け取ると、一連のカラムアクセス信号が生成され、その結果、読み出しアドレスに従って、メモリアレイが有するメモリセルのカラムからデータが取り出される（不図示）。
【００２８】
図２の次の段に示すように、カラムアクセスパルスの時間から、カラムから読み出されたデータが読み出しデータ経路において有効となる時間までに遅延時間が存在する。この遅延時間は、すべての読み出し操作において実質的に一定であり、メモリ装置の設計上の作用である。この遅延時間は、例えば、ハードウェア応答時間、伝達遅延時間であり、読み出しデータのためにどのモードが選択されているかに依存しない。非同期モードでは、上記データは、出力パッドにおいて、カラムから読み出されたデータが有効となった後に短時間で利用可能となる。このことは、図２に示す、「カラムからの読み出しデータ」の段から「非同期」データ線までの矢印によって示唆されている。
【００２９】
同期読み出しデータ経路モードの場合には、読み出し操作の間にクロック信号が存在し、カラムアクセスストローブ信号は、クロック信号と同期している。図２に示す第１カラムアクセスパルスを参照すると、対応する「カラムからの読み出しデータ」は、カラムアクセスがなされた後に生じる第１クロック信号の立ち上がりエッジに先立って有効になっている。特に、カラムアクセスパルスの後の第１クロックパルスの立ち上がりエッジは、カラムからの読み出しデータをフリップフロップにラッチするために利用される。これにより、すぐにデータを出力パッドへ移動させることができ、データを出力パッドにおいて、クロックパルスの立ち上がりエッジが生じた後にすぐに利用可能にすることができる。このことは、図２において、第１クロックパルスの立ち上がりエッジから「ラッチ」データ線までの矢印によって示されている。
【００３０】
図２に示す、クロック周波数および信号タイミングは、ラッチモードを設けた場合に適したものである。なぜなら、メモリアレイから取り出されたデータは、クロック信号の次の立ち上がりエッジに先立って、データ経路において有効となるからである。この設定は、概して、ＳＤＲ読み出し操作において、比較的低いクロック周波数を用いて実現可能である。しかし、既に説明したように、カラムアクセスパルスが生じた後に読み出しデータが有効になるまでに必要な時間は、メモリ装置において実質一定である。従って、クロック周波数が増加すると、次のクロックパルスの立ち上がりエッジは、データ経路において有効になる読み出しデータに先立って生じる可能性がある。その結果、次のクロックパルスは、読み出しデータをラッチするために使うことができない。換言すれば、クロック周波数が増加すると、クロック信号の次の立ち上がりエッジは、より早く生じることになり、それゆえ、クロック周波数が増加するにつれ、データが有効になる時間と、データをラッチするために利用されるクロック信号の次の立ち上がりエッジが生じる時間との間の時間的余裕がますます少なくなる。
【００３１】
結局、クロック周波数が十分に高まると、クロックパルスの次の立ち上がりエッジは、データが有効になる前に生じることになり、クロックパルスの次の立ち上がりエッジによってラッチされなくなる。図２には明確に示していないが、カラムアクセスパルスと、「カラムからの読み出しデータ」線における対応する有効データとの間のスペースを固定し、続いて生じるカラムアクセスパルス間（および続いて生じるクロックパルス間）のスペースを減少させるように図を作成することにより、上記の効果を視覚化できる。
【００３２】
高周波数のためラッチモードが使用できない場合、ＦＩＦＯモードが有用となる。例示された実施形態では、約１３３ＭＨｚのクロック周波数が、ラッチモードが使える低クロック周波数と、ＦＩＦＯモードが使える高クロック周波数との間の境界となる。一般に、ラッチモードが使える最高クロック周波数は、メモリ装置の特定の設定および操作に基づく機能に関連しており、本発明は、ラッチ同期モードのための最高クロック周波数を特定のものに限定するものではない。
【００３３】
図２に例示的に示す実施形態に従えば、ＦＩＦＯモードにおいて、クロック信号は、データをラッチするためにクロック信号を直接利用するよりもむしろ、いつ必要な時間が経過したかを決定するためのタイマーを用いて、カラムアクセス信号が生じた後に、ＦＩＦＯレジスタまたはバッファに所定の時間にラッチされる。上記タイマーは、本質的に、カラム経路の回路構成要素によって生じる遅延時間に付加的な短い遅延時間を加えた時間、と同じかまたは近似した時間を測定する。上記付加的な短い遅延時間は、データが確実に有効になるように緩衝時間または時間的余裕を供給するためものである。上記タイマーは、カラムアクセスパルスのタイミングと同時に測定を開始し、この測定が終了する時、カラムからの読み出しデータが有効になったことを示すパルスが生成される。
【００３４】
このように、同期ＦＩＦＯモードでは、カラムからの読み出しデータが、ＦＩＦＯへデータをラッチするのに先立って、データ経路において有効になることを確実にするために、本質的に所定の遅延時間が設けられる。
【００３５】
タイマーが終了するときに生成されるパルスは、データをＦＩＦＯへラッチするために用いることができる。一旦、データをＦＩＦＯにラッチすると、そのデータは、クロックの次の立ち上がりエッジが生じる時にシフトアウトされ、出力パッドにおいて有効になる。図２において、データは第２クロックパルスの立ち上がりエッジが生じる前のある時期にＦＩＦＯへラッチされ、その結果、データは、第２クロックパルスの立ち上がりエッジによって、出力パッドへ移動することが想定される。このことは、第２クロックパルスからＦＩＦＯデータ線まで延びる矢印によって示されている。レジスタまたはフリップフロップの２つのセットを含む２ビットＦＩＦＯの場合、２つの連続したカラムアクセスが可能であり、このカラムアクセスによるデータは、第１カラムアクセスによるデータが出力パッドへシフトするのに先立ってＦＩＦＯへ格納される。
【００３６】
図３は、本発明の一実施形態に係る並列データ経路アーキテクチャの特定の形態を示している。説明を簡単にするために、メモリアレイおよび出力パッドは示されていない。メモリアレイから取り出されたデータは、並列読み出しデータ経路に到達したものに関しては「入力データ」として示されており、ひとつの読み出しデータ経路から出力パッドへ供給されるものに関しては「出力データ」として示されている。
【００３７】
入力データは、３つの読み出しデータ経路、すなわち、非同期経路３０、ラッチ同期経路３２、およびＦＩＦＯ同期経路３４へ供給される。本実施形態では、モードセレクターは、３つのモード選択論理ユニット、すなわち、非同期選択論理ユニット３６、ラッチ同期選択論理ユニット３８、およびＦＩＦＯ同期選択論理ユニット４０を備えている。これら３つのモード選択論理ユニットは、それぞれイネーブル信号を３つの出力ドライバ４２、４４および４６へ供給する。これら３つの出力ドライバ４２、４４および４６は、それぞれ非同期経路３０、ラッチ同期経路３２、およびＦＩＦＯ同期経路３４へ接続されている。
【００３８】
イネーブル信号を出力ドライバ４２、４４および４６のひとつへ供給することにより、一度にひとつの経路のみが有効化される。２つの選択されない経路に対する２つの出力ドライバは、高インピーダンス状態に維持され、選択された出力ドライバは、データを出力パッドへ供給する。図３に示す実施形態では、独立したモード選択論理ユニットが、３つのモードのそれぞれに対して設けられている。変更例としては、すべてのモードに共通のモード選択論理ユニットを設け、出力ドライバのひとつのみにイネーブル信号を選択的に送信してもよい。
【００３９】
図４は、並列データ経路アーキテクチャが異なる形式で形成されている、本発明の別の実施形態を示している。この形式では、メモリアレイから取り出されたデータは、３つの並列読み出しデータ経路、すなわち、非同期経路５０、ラッチ同期読み出しデータ経路５２およびＦＩＦＯ同期経路５４、に供給される。そして、３つの経路のうちのひとつのデータを選択的に共通の出力ドライバ６０へ送るために、マルチプレクサ５６が設けられている。マルチプレクサ５６は、モード選択論理ユニット５８によって制御されている。このマルチプレクサ５６は、メモリ装置の操作モードを示す信号に基づいて、適切な読み出しデータ経路を選択する。図４に示すマルチプレクサのように、あらゆる種類の選択装置または回路構成要素を用いることができる。この構成により、読み出しデータ経路のそれぞれに対して独立した出力ドライバを設ける必要がなくなる。
【００４０】
マルチプレクサまたは他の選択装置を並列読み出しデータ経路の上流に設けることもできる。この場合、マルチプレクサは、取り出されたデータを、３つの読み出しデータ経路のうちのひとつにのみ供給し、そのひとつの読み出しデータ経路は、データを出力ドライバに供給する。
【００４１】
上述したように、モードセレクターは、メモリ装置の現在の操作モードに応じて並列読み出しデータ経路のひとつを選択する。読み出しデータ経路を選択するために用いられるモード選択論理の一例が、図５の機能フローチャートに示されている。図５に示す機構では、本質的に３つの情報が、出力読み出しデータ経路を選択するために利用される。上記３つの情報とは、読み出し命令が存在しているか、外部クロック信号が存在しているか否か、クロック周波数インジケーターである。
【００４２】
本発明は、図５に示す特定の論理、または、読み出しデータ経路を選択するための特定の信号を用いるものに限定されない。他の信号または付加的な信号を用いてもよいし、他の論理または付加的な論理を用いてもよい。例えば、或る読み出しデータ経路を選択するために試験モード信号を用いてもよい。
【００４３】
並列読み出しデータ経路のひとつを選択するための必要条件は、メモリ装置によって読み出し命令が受信されることである。従って、図５において、モード選択論理ユニットは、読み出し命令、すなわち、どれをモードセレクターに供給するべきかを示す指示を検出する操作１００から始める。メモリ装置は、外部クロック信号が存在しているか否かを検出し、外部クロック信号が存在しているか否かを示す信号をモードセレクターに供給する。操作１１０では、モード選択論理ユニットは、クロック信号が存在しているかどうかをクロック信号インジケーターに基づいて判断する。
【００４４】
クロック信号が存在していない場合、モード選択論理ユニットは、非同期読み出しデータ経路を選択する（操作１２０）。一方、クロック信号が存在している場合、モード選択論理ユニットは、２つの同期モードのうちどちらを選択するかという決定するために決定ブロック１５０へ進む。
【００４５】
クロック周波数インジケーターは、本質的に、モードセレクターが、低クロック周波数に適したラッチ同期モードか、高クロック周波数に適したＦＩＦＯ同期モードかのどちらを選択すればよいかを示す。ラッチ同期データ経路とＦＩＦＯ同期データ経路とのどちらかを選択するために、特定のメモリ装置の設計に依存して、クロック周波数インジケーターの供給に関する複数の選択肢を設けることが可能である。
【００４６】
ある種のメモリ装置に適用できる、ひとつの選択肢は、ＣＡＳレイテンシ信号をクロック周波数インジケーターとして利用することである。内部遅延時間および出力回路の処理時間は、主にデータ経路遅延時間および出力回路のオフチップドライバ遅延時間によって影響を受けるが、これら内部遅延時間および出力回路の処理時間のために、出力データ項目ＤＱは、外部読み出し命令ＲＤがチップに与えられるのと同時には発生しない。
【００４７】
外部読み出し命令ＲＤが制御端末に与えられた後の任意の時点で、出力データ端末においてデータ項目が生成されることを回避するために、外部読み出し命令を発する時間と、適切なデータ項目が出力データ端末に生じる瞬間との間のレイテンシは、チップに供給される設定信号に基づく所定の値に設定される。このレイテンシは、通常、ＣＡＳレイテンシによって定められる。ＣＡＳレイテンシは、メモリセルに対する読み出しアクセスを開始するために外部読み出し命令信号ＲＤが制御端末に与えられる時間と、このメモリセルのデータ項目ＤＱが出力データ端末に生じる時間との間のクロック周波数の数を示す値である。
【００４８】
メモリ装置には、特定のＣＡＳレイテンシ値（例えば、２、３、４）を供給しなければならない。この値は、メモリ装置のモードレジスタに格納され、この値によってメモリ装置は、読み出し命令を受信した時間と、対応するデータが出力部において有効になる時間との間において、特定のクロックサイクル数で作動するよう指示される。ＣＡＳレイテンシは、本発明に関して有用である。なぜなら、ＣＡＳレイテンシは、しばしばクロック周波数と対応しているからである。例えば、２または３のＣＡＳレイテンシは、一般に低クロック周波数に対応しており、４以上のＣＡＳレイテンシは、高クロック周波数に対応している。このことは、メモリ装置における伝達遅延時間がたいてい固定されているからである。それゆえ、クロック周波数が高くなるほど、読み出し命令を受信した時点とデータが出力部に届いた時点との間のクロックサイクルの数も大きくなる。
【００４９】
特に、同期メモリ装置は、クロック信号を或る周波数の範囲で供給する時に、ユーザに或るＣＡＳレイテンシ値を選択するように要求する。例えば、操作上の要求に従えば、４のＣＡＳレイテンシは、供給されたクロック周波数は１３３ＭＨｚよりも大きいことを示しているが、２または３のＣＡＳレイテンシは、１３３ＭＨｚより小さいクロック周波数が供給されていることを示している。
【００５０】
ＣＡＳレイテンシは、クロック周波数に対応しているため、ＣＡＳレイテンシは、ラッチ同期モードかＦＩＦＯ同期モードかを選択するために利用できる。例示を続けると、ラッチモードが１３３ＭＨｚより小さいクロック周波数に適している場合、２または３のＣＡＳレイテンシは、モード選択論理ユニットにラッチ同期モードを選択させる。これに対して、４以上のＣＡＳレイテンシは、モード選択論理ユニットにＦＩＦＯ同期モードを選択させる。
【００５１】
図５に戻り、より一般的に説明を開始すれば、操作１５０において、ＣＡＳレイテンシがＦＩＦＯモードに適したクロック周波数に対応する高い値を有しているならば、ＦＩＦＯ同期経路が選択される（操作１７０）。一方、ＣＡＳレイテンシが高い値を有していないならば、すなわち、ラッチモードに適したクロック周波数を示しているならば、操作１６０において、ラッチ同期経路が選択される。
【００５２】
前述の例では、ＣＡＳレイテンシは、ラッチ同期モードかＦＩＦＯ同期モードかを選択するために利用されたが、これは、ＣＡＳレイテンシがこの例においてクロック周波数を示しているからである。この手法により、どれだけ速く外部クロックが走っているかを検出することができる回路構成要素をメモリ装置に設ける必要がなくなる。
【００５３】
別の選択肢として、クロック周波数を検出し、その検出された周波数に基づいてラッチモードかＦＩＦＯモードかを選択する回路構成要素をメモリ装置に設けるという選択肢もある。しかし、この手法は、メモリ装置が外部クロックシグナルの周波数を決定することができる能力を予め備えていない場合には、付加的な回路構成要素が必要となる。すべての場合において、本発明は、クロック周波数インジケーターを供給する特定の手段を有するものに限定されず、クロック周波数を示す、信号または信号の組み合わせをクロック周波数インジケーターとして利用できる。
【００５４】
メモリ装置の設計に基づけば、モード選択論理ユニットにおいて事態を複雑にする潜在的な要素は、読み出し操作において、第１カラムアクセスに関する同期読み出しデータ経路のひとつを選択する時点で、外部クロック信号の存在を検出することが可能であるという事実である。この場合、操作モードに関わらず、第１カラムアクセスは、非同期データ経路を通って行われる。メモリ装置が同期的に作動していれば、外部クロックは、第２カラムアクセスによって検出され、第２およびこれに続くカラムアクセスは、同期データ経路のひとつを通って行われる。この不測の事態は、図５に図示されている。
【００５５】
特に、非同期読み出しデータ経路が選択されたとき（操作１２０）、第１カラムアクセスの後にクロック信号が検出されなければ、読み出し操作は、非同期経路を用いて続けられる。一方、第１カラムアクセスが非同期経路を通って行われた後にクロック信号を検出した場合、続くカラムアクセスは、同期データ経路のひとつを通って行われる。
【００５６】
図５では、この決定論理は、操作１３０で表されている。特に、非同期読み出しデータ経路が第１カラムアクセスによって選択された場合、クロック信号の存在が検査される。そうでなければ、読み出し操作は非同期データ経路において続けられる。実際に実現する場合、クロック信号の存在は、読み出し操作の最初の部分の間に持続的にモニターされてもよいことが理解されるであろう。
【００５７】
上述した例には、シングルデータレート（ＳＤＲ）で作動するメモリ装置が含まれていたが、本発明は、ＤＤＲメモリ装置、または、ＳＤＲおよびＤＤＲ読み出し操作の両方を行えるメモリ装置にも適用できる。
【００５８】
新しい、改良された並列データ経路アーキテクチャの好ましい実施形態を上述したが、ここに述べられた説明の観点において、その他の改良、変形、変更ができることが当業者に示唆されるであろう。それゆえ、すべてのそのような改良、変形、変更は、添付の請求項によって規定されるように、本発明の技術的範囲に含まれる。特定の技術用語がここでは用いられているが、それらは、包括的な、説明的な意味でのみ用いられており、本発明を限定するものではない。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る読み出しデータ経路並列アーキテクチャを概念的に示すブロック図である。
【図２】非同期、ラッチ同期およびＦＩＦＯ同期モードにおける読み出しアクセス操作に関する波形を示すタイミングチャートである。
【図３】本発明の一実施形態に係る並列読み出し経路アーキテクチャを示すブロック図である。
【図４】本発明の別の実施形態に係る並列読み出し経路アーキテクチャを示すブロック図である。
【図５】本発明の一実施形態において、読み出しアクセス操作中に並列読み出しデータ経路のひとつを選択するためのモード選択論理を示す機能フローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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