(57)【要約】【課題】誤書き込みを行った場合にはそれをリセットして初期化できる機構を備えたＯＴＰ回路を得ること。【解決手段】選択用トランジスタＱ１，Ｑ２は選択されるとオン動作を行う。開閉用トランジスタＱａ，Ｑｂは、通常は、オン動作するように制御されている。この状態で、例えば、メモリトランジスタＱ３にビットデータの書き込みを行ったが、それが誤った書き込みであった場合にその誤った書き込みが行われた側の開閉用トランジスタＱａをオフ動作させ、メモリトランジスタＱ３への電源供給路を遮断し、メモリトランジスタＱ３を書き込みが行われる前の初期状態に戻す。もう一つのメモリトランジスタＱ４に正しいビットデータの書き込みを行い、その正しいビットデータをラッチ回路（Ｃ１，Ｃ２，ＦＦ）の制御用トランジスタＱ６側に保持させて使用することが可能となる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
一対の選択用トランジスタと、フローティングゲートを有し前記一対の選択用トランジスタを介して電源供給を受ける一対のメモリトランジスタと、ラッチ回路と、前記一対のメモリトランジスタそれぞれに書き込んだビットデータを前記ラッチ回路に保持させ、また前記ラッチ回路の保持値を読み出す制御を行う一対の制御用トランジスタとで構成されるメモリセルを備えるＯＴＰ回路において、
前記一対の選択用トランジスタと前記一対のメモリトランジスタとの間に、電源供給路を個別に開閉する一対の開閉用トランジスタを設けた
ことを特徴とするＯＴＰ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＯＴＰ（One Time Programmable）回路に関し、特に半導体集積回路装置に組み込まれるトリミング回路で使用するＯＴＰ回路に関するものである。
【背景技術】
【０００２】
ＯＴＰ回路は、フローティングゲートを有するメモリトランジスタと、このメモリトランジスタに書き込んだビットデータを保持するラッチ回路とを備えるメモリセルで構成され、一度だけ書き込みが可能ないわゆる不揮発性メモリである。
【０００３】
半導体集積回路装置として、例えばマイクロコンピュータなどでは、各種の調整が行えるようにするためのトリミング回路にこのＯＴＰ回路を利用している。また、不揮発性半導体記憶装置でも記憶領域の一部をＯＴＰ化し、そこにトリミングデータを予め格納しておき、そのデータを利用して、各種電圧、センスアンプ、リファレンス等のトリミングを行うことで、プロセスばらつきや製造工程のばらつきを抑え、製品の精度向上を図る方法が採用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＯＴＰ回路のメモリセルは、上記したように、基本的に一度しか書き込むことができないようになっているので、従来では、誤書き込みを行った場合を想定して余分なビットを予め書き込んでおく相当数のメモリセルを用意する必要があり、回路規模が大きくなってしまうという問題がある。
【０００５】
この発明は、上記に鑑みてなされたものであり、誤書き込みを行った場合にはそれをリセットして初期化できる機構を備えたＯＴＰ回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した目的を達成するために、この発明は、一対の選択用トランジスタと、フローティングゲートを有し前記一対の選択用トランジスタを介して電源供給を受ける一対のメモリトランジスタと、ラッチ回路と、前記一対のメモリトランジスタそれぞれに書き込んだビットデータを前記ラッチ回路に保持させ、また前記ラッチ回路の保持値を読み出す制御を行う一対の制御用トランジスタとで構成されるメモリセルを備えるＯＴＰ回路において、前記一対の選択用トランジスタと前記一対のメモリトランジスタとの間に、電源供給路を個別に開閉する一対の開閉用トランジスタを設けたことを特徴とする。
【０００７】
この発明によれば、２系統のラインのうち、一方のラインで誤書き込みがあると、その誤書き込みを行ったメモリトランジスタに流れる電流を遮断して初期状態に戻すことができるので、他方のラインに属するメモリトランジスタに正しいビットデータの書き込みが行える。
【発明の効果】
【０００８】
この発明によれば、誤書き込みを行ったメモリセルへの再書き込みが行えるので、ＯＴＰ回路の縮小化が図れる。また、誤書き込みを行ったメモリセルを活かすことができるので、メモリセルの再生、つまりビットの再生が図れるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下に図面を参照して、この発明にかかるＯＴＰ回路の好適な実施の形態を詳細に説明する。
【００１０】
図１は、この発明の一実施の形態によるＯＴＰ回路のメモリセル構成を示す回路図である。図１において、ＯＴＰ回路のメモリセルは、一般には、電源ＶＤＤと接地ＧＮＤとの間に、選択用トランジスタＱ１，Ｑ２と、フローティングゲートおよびコントロールゲートを有するメモリトランジスタＱ３，Ｑ４と、ラッチ回路を制御する制御用トランジスタＱ５，Ｑ６とが直列に配置される構成である。
【００１１】
電源ＶＤＤ側の選択用トランジスタＱ１，Ｑ２は、各ゲート電極に共通の選択信号ｎが印加され、同一にオン・オフ制御が行われる。
【００１２】
中間のメモリトランジスタＱ３，Ｑ４は、各コントロールゲート電極にフローティングゲート信号ＦＧ１，ＦＧ２がそれぞれ印加され、個別に電荷の注入によるビットデータの書き込み制御が行われる。メモリトランジスタＱ３，Ｑ４は、初期状態である書き込み前はオフ動作状態にあり、電流が流れて書き込みが行われると、オン動作状態になる。
【００１３】
接地ＧＮＤ側の制御用トランジスタＱ５，Ｑ６は、各ドレイン・ソース間に容量素子Ｃ１，Ｃ２が接続され、各ドレイン間にフリップフロップ回路ＦＦが接続されている。容量素子Ｃ１，Ｃ２およびフリップフロップ回路ＦＦは、ラッチ回路を構成している。制御用トランジスタＱ５，Ｑ６は、各ゲート電極に制御信号ｎ１，ｎ２がそれぞれ印加され、メモリトランジスタＱ３，Ｑ４に書き込んだビットデータをラッチ回路に取り込み保持させる動作とラッチ回路から読み出す動作とを制御する。
【００１４】
この構成では、メモリトランジスタＱ３，Ｑ４に書き込んだビットデータを消去することができないので、一度しか書き込むことができない。
【００１５】
そこで、この実施の形態では、選択用トランジスタＱ１，Ｑ２とメモリトランジスタＱ３，Ｑ４との間に、開閉用トランジスタＱａ，Ｑｂを介在させ、開閉用トランジスタＱａ，Ｑｂの各ゲート電極に与える制御信号ａ，ｂによって、選択用トランジスタＱ１，Ｑ２とメモリトランジスタＱ３，Ｑ４との間の電源供給路を開閉制御できるようにした。
【００１６】
すなわち、選択用トランジスタＱ１，Ｑ２は、選択されるとオン動作を行う。開閉用トランジスタＱａ，Ｑｂは、通常は、常時オン動作するように制御されている。そして、メモリトランジスタＱ３，Ｑ４は、初期状態である書き込み前はオフ動作状態にある。
【００１７】
この状態で、例えば、制御用トランジスタＱ５をオン動作させてメモリトランジスタＱ３に電流を流し、フローティングゲート信号ＦＧ１を操作してメモリトランジスタＱ３に電荷の注入（ビットデータの書き込み）を行ったが、それが誤った書き込みであった場合にその誤った書き込みが行われた側の開閉用トランジスタＱａをオフ動作させ、メモリトランジスタＱ３への電源供給路を遮断する。
【００１８】
これによって、メモリトランジスタＱ３では、電流が流れない状態、つまり書き込みが行われる前の初期状態にリセットされるので、もう一つのメモリトランジスタＱ４に正しいビットデータの書き込みを行い、その正しいビットデータをラッチ回路（Ｃ１，Ｃ２，ＦＦ）の制御用トランジスタＱ６側に保持させて使用することが可能となる。
【００１９】
このように、この実施の形態によれば、誤ったビットデータの書き込みが行われた場合には、メモリセルの２系統のラインのうち、その誤ったビットデータの書き込みが行われたラインを切り離すことで、その誤って書き込んだビットデータを取り消すようにしたので、他方のラインに正しいビットデータを書き込むことができる。
【００２０】
したがって、誤書き込みを行った場合を想定して余分なビットを予め書き込んでおくために用意するメモリセル数を減らすことができ、ＯＴＰ回路の規模を縮小化することができる。また、誤書き込みを行ったメモリセルを活かすことができるので、メモリセルの再生、つまりビットの再生が図れるようになる。そして、このＯＴＰ回路を利用してトリミング回路を構成すれば、トリミングのやり直しを行うことが可能となる。
【産業上の利用可能性】
【００２１】
以上のように、この発明にかかるＯＴＰ回路は、回路規模の縮小化を図るのに有用であり、特に、半導体集積回路装置に内蔵するトリミング回路で使用するのに好適である。
【図面の簡単な説明】
【００２２】
【図１】この発明の一実施の形態によるＯＴＰ回路のメモリセル構成を示す回路図である。
【符号の説明】
【００２３】
Ｑａ，Ｑｂ  開閉用トランジスタ
Ｑ１，Ｑ２  選択用トランジスタ
Ｑ３，Ｑ４  メモリトランジスタ
Ｑ５，Ｑ６  制御用トランジスタ
Ｃ１，Ｃ２  容量素子
ＦＦ  フリップフロップ回路
【図１】
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