(57)【要約】【課題】ＦＺ法およびコレクタ二重拡散法でｎ−型半導体層／ｎ＋型半導体層を形成した基板により半導体装置を製造すると、ドリフト層に遷移領域が形成される。このためコレクタ抵抗の低減には限界があり、装置の薄型化も進まなかった。【解決手段】ＦＺ法で作成したｎ−型半導体基板の第１主面に素子領域を形成後、ｎ−型半導体基板を第２主面側から所定の耐圧確保に必要最小限の膜厚付近までバックグラインド研削する。その後、第２主面側に１μｍ程度の厚みの高濃度不純物層を形成し、ドリフト層とする。これにより遷移領域が形成されず、また従来のｎ＋型半導体層の厚みも大幅に低減できるので、コレクタ抵抗低減によるオン抵抗の低減が実現する。更に生産性も向上でき、装置の薄型化にも寄与できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する一導電型半導体基板を準備し、前記第１主面に該基板の一部をドリフト層とする素子領域を形成する工程と、
前記第１主面側に前記素子領域に接続する第１電極を形成する工程と、
前記第２主面側を研削し、前記基板の膜厚を所定の仕上げ膜厚まで薄膜化する工程と、
前記第２主面に一導電型の高濃度不純物層を形成する工程と、
前記第２主面側に前記高濃度不純物層に接続する第２電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記高濃度不純物層はイオン注入により形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記仕上げ膜厚は、所定の耐圧を確保するために必要最小限の膜厚であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記高濃度不純物層の厚みは５μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記高濃度不純物層の不純物濃度プロファイルは前記基板の深さ方向にほぼ均一に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記基板は浮遊帯域成長法により形成された高比抵抗の単結晶基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記素子領域に高耐圧のバイポーラトランジスタ、ダイオード、絶縁ゲート型トランジスタのいずれかを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記高濃度不純物層は固相拡散または気相拡散により形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に高耐圧用途の半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧用途の半導体装置では、ドリフト層となる低濃度不純物層を厚く形成することにより、高い耐圧を実現している（例えば特許文献１参照。）。
【０００３】
図８は従来の半導体装置の製造方法を、バイポーラトランジスタを例に説明する。
【０００４】
シリコン基板のｎ＋型半導体層３１Ｈとｎ−型半導体層３１Ｌからなる基板３０を準備する。基板３０の厚みＤ０は例えば３１０μｍ程度である（図８（Ａ））。ｎ−型半導体層３１Ｌの表面にｐ型不純物を拡散してベース領域３３を形成し、ベース領域３３表面にはｎ＋型不純物を拡散したエミッタ領域３４を形成する。ｎ＋型半導体層３１Ｈとｎ−型半導体層３１Ｌはともにコレクタ領域３１となる。ベース領域３３、エミッタ領域３４とコンタクトするベース電極３５、エミッタ電極３６を設け、チップ終端にはｎ＋型のアニュラー３７とシールド電極３８を設ける。基板裏面を鏡面加工し、所定の仕上げ厚みＤ２（例えば３００μｍ）にする（図８（Ｂ））。裏面金属層を蒸着し、コレクタ電極３９を設ける（図８（Ｃ））。
【特許文献１】特開２００２−４３３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８のバイポーラトランジスタでは、ドリフト層となるコレクタ領域３１はｎ−型半導体層３１Ｌとｎ＋型半導体層３１Ｈで構成される。ｎ−型半導体層３１Ｌは、耐圧に応じた所定の厚みに設けられ、ｎ＋型半導体層３１Ｈにより裏面電極とのコンタクト抵抗を低減する。
【０００６】
また、高耐圧用途の半導体装置の場合には浮遊帯域成長法（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ法：以下ＦＺ法）およびコレクタ二重拡散法により作成した基板３０を用いることが多い。
【０００７】
図９は、コレクタ二重拡散法により形成される基板３０を示す断面図である。基板３０’はＦＺ法により形成された、不純物濃度が例えば１Ｅ１４ｃｍ−３以下の低濃度のｎ−型基板であり、その厚みＤは例えば６２５μｍである。この両主面にＰＯＣｌ３を堆積し、高濃度のｎ型不純物を拡散する。
【０００８】
その後、破線の如く基板３０’を２分の１の厚み(厚みＤ０)まで研削し、ｎ＋型半導体層３１Ｈおよびｎ−型不半導体層３１Ｌを有する基板３０を得る。基板３０の厚みＤ０は、例えば３１０μｍ程度である。
【０００９】
図１０は、図８のバイポーラトランジスタの不純物濃度プロファイルを示す。
【００１０】
基板３０の表面（Ｘｊ＝０）から、エミッタ領域３４、ベース領域３３、コレクタ領域３１が形成される。エミッタ領域３４、ベース領域３３およびコレクタ領域３１の厚みとは、以降各領域の界面間の距離とする。コレクタ領域３１のｎ−型半導体層３１Ｌは、不純物濃度が基板３０の深さＸｊ方向に比較的均一な、Ｌｃ’の厚みの低濃度不純物領域である。一方、ｎ＋型半導体層３１Ｈの厚みはＨｃ’である。ｎ＋型半導体層３１Ｈは、不純物濃度が基板３０の深さＸｊ方向に比較的均一な高濃度不純物領域３１Ｈａ（厚みＨｃａ’）と、ｎ−型半導体層３１Ｌとの界面付近で不純物濃度濃度が徐々に低くなる遷移領域３１Ｈｂ（厚みＨｃｂ’）とからなる。
【００１１】
ＦＺ法およびコレクタ二重拡散法によれば、高耐圧の半導体装置に適した高抵抗の基板３０を低コストで実現できる。しかし、ドリフト層の抵抗の低減が進まない問題があった。
【００１２】
製造工程中のウエハ（基板３０）の厚みＤ０は、割れを防止するために３００μｍ程度は必要である。一方、バイポーラトランジスタの耐圧は、低濃度不純物領域であるｎ−型半導体層３１Ｌの不純物濃度および厚みＬｃ’で決定される。つまり、ｎ−型半導体層３１Ｌの膜厚Ｌｃ’は所定の耐圧に応じて設計され、それより下層は、裏面電極とのコンタクト領域となるｎ＋型半導体層３１Ｈとしていた。例えば、図１０において、ｎ＋型半導体層３１Ｈの厚みは１５０μｍ程度であり、高濃度不純物領域３１Ｈａの厚みＨｃａ’が１００μｍ程度、遷移領域３１Ｈｂの厚みＨｃｂ’が５０μｍ程度である。
【００１３】
このように高濃度不純物領域３１Ｈａが厚い場合、長時間（例えば７日〜１４日）の熱処理による不純物拡散で形成するため、不純物の這い上がりにより遷移領域３１Ｈｂの厚みＨｃｂ’も大きくなってしまう。
【００１４】
遷移領域３１Ｈｂは不純物濃度が１Ｅ２０ｃｍ−３〜１Ｅ１４ｃｍ−３まで徐々に変化する領域であり、厚みＨｃｂ’が５０μｍにもなると非常に大きい抵抗値を有する。
【００１５】
ｎ−型半導体層３１Ｌは高抵抗層ではあるが耐圧の確保には所定の厚みが必要である。一方遷移領域３１Ｈｂは実質的には不要な領域であり、これによりバイポーラトランジスタのオン抵抗低減が阻まれる問題があった。
【課題を解決するための手段】
【００１６】
本発明は上述した問題点に鑑みてなされたものであり、第１主面および第２主面を有する一導電型半導体基板を準備し、第１主面に基板の一部をドリフト層とする素子領域を形成する工程と、第１主面側に素子領域に接続する第１電極を形成する工程と、第２主面側を研削し、基板の膜厚を所定の仕上げ膜厚まで薄膜化する工程と、第２主面に一導電型の高濃度不純物層を形成する工程と、第２主面側に高濃度不純物層に接続する第２電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１７】
本発明によれば、第１に、コレクタ領域において不純物濃度が徐々に変化する遷移領域が無くなり、尚かつ高濃度不純物層は、その厚みが従来のｎ＋型半導体層の厚みの１０分の１以下に低減できる。一例を挙げると、本実施形態の高濃度不純物層は１μｍ程度の厚みに形成できるので、従来のｎ＋型半導体層の厚みが例えば１００μｍの場合、従来の１００分の１となる。このため、ドリフト層の抵抗を大幅に低減できる。従って、高耐圧用途の半導体装置のオン抵抗を大幅に低減できる。  
【００１８】
第２に、遷移領域がほとんど形成されず、高濃度不純物層の厚みが大幅に低減できるため、同程度の耐圧を有するコレクタ二重拡散法による基板の場合と比較して、基板の仕上げ厚みが低減できる。これにより装置の薄型化に寄与できる。
【００１９】
第３に、ＴＡＴの短縮による生産性を向上できる利点を有する。
【発明を実施するための最良の形態】
【００２０】
図１から図７を参照して本発明の実施の形態を、バイポーラトランジスタを例に詳述する。
【００２１】
図１は、本実施形態を説明するフロー図であり、図２〜図６は図１の各ステップにおける製造方法を示す半導体装置の断面図である。
【００２２】
第１工程（ステップＳ１）：第１主面および第２主面を有する一導電型半導体基板を準備し、第１主面に該基板の一部をドリフト層とする素子領域を形成する工程（図２）。
【００２３】
第１主面Ｓ１およびそれに対向する第２主面Ｓ２を有するｎ−型半導体基板１０を準備する。ｎ−型半導体基板１０は、１Ｅ１４ｃｍ−３以下の低い不純物濃度を有し、ＦＺ法により作成された単結晶シリコン基板である。また基板１０の厚みＤは例えば５００μｍ〜６２５μｍである（図２（Ａ））。
【００２４】
尚、上述の如く、製造工程中の割れを防止するために必要なウエハの厚みは、例えば３００μｍ程度であるので、その程度の厚みＤの基板１０を準備しても良い。しかし、本実施形態の如く、５００μｍ〜６２５μｍ程度の厚みＤの基板１０であれば、一般的な厚みであるので、基板１０の加工費等が掛らず安価である。
【００２５】
６００Ｖ以上の高耐圧が要求される装置では、ＦＺ法により作成された基板を用いると良い。ＦＺ法であれば不純物濃度の低い（高比抵抗の）基板を所望の厚みで作成できる。例えば、引き上げ成長法（チョクラルスキー法:以下ＣＺ法）により作成した基板を用いてもよい。しかし、ＣＺ法では、高耐圧用途に十分な低濃度不純物の基板が作成できない。このため、支持基板として高濃度不純物基板を作成し、その上層にエピタキシャル層を積層する必要がある。この場合エピタキシャル層は１００μｍ〜１５０μｍ程度成長させる必要があり、これにより基板のトータルのコストが高くなる。このため本実施形態では、ＦＺ法によるｎ−型半導体基板１０を採用する。
【００２６】
ここで本実施形態では、ｎ−型半導体基板１０にコレクタ二重拡散法は行わず、ｎ−型半導体基板１０の第１主面Ｓ１に所定の素子領域７を形成する。
【００２７】
すなわち、ｎ−型半導体基板１０の第１主面Ｓ１に、ｐ型不純物を注入及び拡散し、ベース領域２を形成する。その後、ベース領域２表面に選択的にｎ＋型不純物を注入および拡散し、エミッタ領域３を形成する。チップの終端には高濃度不純物領域であるアニュラー８を形成する。
【００２８】
ｎ−型半導体基板１０は素子領域７のドリフト層となる。つまり、バイポーラトランジスタの場合ｎ−型半導体基板１０はコレクタ領域１となり、より詳細にはコレクタ領域１において、基板１０の深さ方向に不純物濃度プロファイルがほぼ均一な低濃度不純物層１Ｌとなる（図２（Ｂ））。
【００２９】
第２工程（ステップＳ２）：第１主面側に素子領域に接続する第１電極を形成する工程（図３）。
【００３０】
第１主面Ｓ１上を絶縁膜４で覆い、絶縁膜４にコンタクトホールＣＨを形成する。更に金属層をパターンニングして第１主面Ｓ１側に第１電極５を形成する。第１電極５はベース電極５ａおよびエミッタ電極５ｂ、シールド電極５ｃであり、それぞれコンタクトホールＣＨを介してベース領域２およびエミッタ領域３、アニュラー８と電気的に接続する。更に第１主面Ｓ１にはパッシベーション膜６が設けられる。
【００３１】
第３工程（ステップＳ３）：第２主面側を研削し、基板の膜厚を所定の仕上げ膜厚まで薄膜化する工程（図４）。
【００３２】
第１主面Ｓ１に表面保護シート（不図示）を張り、第２主面Ｓ２側からバックグラインド（Ｂ／Ｇ）する。これにより、まず所望の仕上げ膜厚付近まで薄膜化する。ここで仕上げ膜厚付近とは、仕上げ膜厚Ｄ１にバックグラインド後の鏡面加工で除去される膜厚（例えば５μm程度）を加えた膜厚である。
【００３３】
また、仕上げ膜厚Ｄ１は、所定の耐圧を確保するための必要最小限の膜厚（基板１０の第１主面Ｓ１からの厚み）であり８０μｍ〜２００μｍ程度である。ここでは一例として、耐圧が１２００Ｖ程度のバイポーラトランジスタとし、仕上げ膜厚Ｄ１＝１８０μｍとする。つまり、所望の仕上げ膜厚付近までの研削とは、具体的には１８５μｍの膜厚までのバックグラインドである。
【００３４】
バックグラインドは荒削り（砥石の番手：＃２０００程度）であるため、研削時のダメージを取り除くため、第２主面Ｓ２の表面を化学的・機械的ポリッシング法（ＣＭＰ法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により鏡面加工し、バックグラインド研削の加工歪み層（仕上げ膜厚Ｄ１に加える余裕分５μｍ程度）を除去する。
【００３５】
ＣＭＰ工程は以下の通りである。基板１０をセラミックプレートにワックスで固定する。研磨機に基板１０をセットし、研磨クロスの張られた研磨機のテーブルとセラミックプレートを同時に回転させ研磨液によりポリッシュ加工する。研磨後、基板１０をセラミックプレートからはがし、基板１０に残ったワックスを除去し、洗浄する。
【００３６】
これにより、基板１０は仕上げ膜厚Ｄ１（１８０μｍ）まで薄膜化される。
【００３７】
バイポーラトランジスタでは、低濃度不純物層１Ｌの不純物濃度とその厚みにより所定の耐圧を確保する。そして後述するが、本実施形態では後の工程でコレクタ領域１の第２主面Ｓ２に高濃度不純物層が形成され、その厚みは０．５μｍ〜５μｍ程度である。つまり、仕上げ膜厚Ｄ１とは、所望の耐圧が確保できる低濃度不純物層１Ｌの厚み＋高濃度不純物層の厚みである。
【００３８】
第４工程（ステップＳ４）：第２主面に一導電型の高濃度不純物層を形成する工程（図５）。
【００３９】
第２主面Ｓ２に高濃度のｎ型不純物をイオン注入する。ドーズ量は、５Ｅ１５ｃｍ−２程度である。その後５００℃、９０分程度の熱処理によりｎ型不純物を拡散し、第２主面Ｓ２表面に高濃度不純物層１Ｈを形成する。不純物拡散の熱処理は、従来のコレクタ二重拡散法の熱処理時間（７日〜１４日）と比較して大幅に短縮している。従って不純物濃度プロファイルがなだらかに遷移する遷移領域がほとんど形成されず、高濃度不純物領域１Hは、第２主面Ｓ２から第１主面Ｓ１方向の不純物濃度プロファイルがほぼ均一に形成される。具体的に不純物濃度プロファイルがほぼ均一に形成される厚みＨｃは、０．５μｍ〜５μｍであり、一例として１μｍ程度とする。高濃度不純物層（ｎ＋型不純物層）１Ｈと低濃度不純物層（ｎ−型半導体基板）１Ｌはコレクタ領域１となる。高濃度不純物層１Ｈは、後の工程で形成されるコレクタ電極とのコンタクト抵抗を低減するものであり、その厚みは１μｍあれば十分である。
【００４０】
また、ベース領域２と低濃度不純物層１Ｌの界面から高濃度不純物層１Ｈまでの厚みＬｃは１００μｍ〜１５０μｍ程度となる。またこの厚みＬｃが、所定の耐圧を確保するための必要最小限の厚みである。
【００４１】
ここで、高濃度不純物層１Ｈはイオン注入および拡散により形成するものに限らず、気相拡散または固層拡散によって形成してもよい。例えば、ｎｐｎ型バイポーラトランジスタの場合は、ＰＯＣｌ３により不純物を導入後、リングラス層を除去して不純物を拡散する気相拡散により、高濃度不純物層１Ｈを形成できる。また、ｐｎｐ型バイポーラトランジスタであれば、ＰＢＦ（登録商標、ポリ・ボロン・フィルム）等の半導体高濃度拡散剤を塗布して不純物を拡散する固層拡散により高濃度不純物層１Ｈを形成できる。
【００４２】
このように本実施形態では、基板１０は、表面の素子領域７形成後までは３００μｍ程度の基板１０の厚みを維持でき、基板１０の割れを防止できる。そして、所望の仕上げ厚みＤ１にバックグラインド研削した後、高濃度不純物層１Ｈを形成する。これにより製造工程中の基板１０の割れを抑制しつつ、装置の薄型化に寄与できる。
【００４３】
第５工程（ステップＳ５）：第２主面側に高濃度不純物層に接続する第２電極を形成する工程（図６）。
【００４４】
第２主面Ｓ２側に裏面金属層を蒸着し、高濃度不純物層１Ｈに接続する第２電極（コレクタ電極）９を形成する。その後、基板１０のダイシングを行い個別に素子領域７を有する複数のチップに分割する。
【００４５】
図７は、本実施形態により製造された半導体装置の不純物濃度プロファイルを示す。
【００４６】
第１主面Ｓ１（Ｘｊ＝０）から、エミッタ領域３、ベース領域２、コレクタ領域１（低濃度不純物層１Ｌおよび高濃度不純物層１Ｈ）が形成される。また、エミッタ領域３、ベース領域２およびコレクタ領域１厚みとは、各領域の界面間の距離とする。
【００４７】
バイポーラトランジスタの耐圧は、コレクタ領域１の低濃度不純物層１Ｌの不純物濃度とその厚みにより決定する。つまり本実施形態では低濃度不純物層１Ｌの厚みＬｃが所定の耐圧の確保に十分で、且つ必要最小限の厚みとなっており、例えば１００μｍ〜１５０μｍである。
【００４８】
また、高濃度不純物層１Ｈは第２主面Ｓ２からのイオン注入および拡散によりその厚みＨｃがわずか１μｍに形成される。
【００４９】
図の如く、コレクタ領域１の低濃度不純物層１Ｌおよび高濃度不純物層１Ｈは、それぞれ基板１０の深さ方向にほぼ均一な不純物濃度プロファイルを有する。そして高濃度不純物層８を比較的低い温度（５００℃程度）で浅く拡散することにより、低濃度不純物層１Ｌと高濃度不純物層１Ｈの界面では急峻な不純物濃度プロファイルとなる。
【００５０】
このように本実施形態によれば、コレクタ領域１に従来の厚い幅の遷移領域３１Ｈｂ（図１０参照）が形成されることはない。従来のコレクタ領域３１では、不純物濃度が徐々に増加する遷移領域３１Ｈｂは、耐圧の確保には実質的に影響がないにもかかわらず、その厚みＨｃｂ’は５０μｍにもなり、オン抵抗の低減を阻んでいた。
【００５１】
しかし本実施形態では遷移領域がほとんど形成されないため、コレクタ抵抗の低減によるオン抵抗の低減が実現する。すなわち、耐圧および不純物濃度が同等の場合、従来の低濃度不純物層であるｎ−型半導体層３１Ｌの幅Ｌｃ’と本実施形態の低濃度不純物層１Ｌの幅Ｌｃは同等であるため、本実施形態では遷移領域３１Ｈｂの厚みＨｃｂ’分のコレクタ抵抗を低減できる。また、本実施形態の高濃度不純物層１Ｈの厚みＨｃは、従来の高濃度不純物領域３１Ｈａの厚みＨｃａ’（例えば１００μｍ）の、１００分の１程度まで低減できる。つまりコレクタ領域１のトータル厚み（Ｌｃ＋Ｈｃ）も大幅に低減するので、これによってもオン抵抗の低減に寄与できる。
【００５２】
更に、コレクタ二重拡散法は、１００μｍ程度拡散させるために７日〜１４日の間、炉内で拡散を行う必要がありＴＡＴが長い問題があった。
【００５３】
しかし、本実施形態によれば、高濃度不純物層１Ｈの拡散に要する時間はわずか９０分程度であるので、ＴＡＴを短くでき生産性が向上する。
【００５４】
また基板１０の仕上げ膜厚Ｄ１が１８０μｍ程度であるので装置の薄型化も実現できる。
【００５５】
尚、本実施形態ではｎｐｎ型のバイポーラトランジスタを例に説明したが導電型を逆にしたｐｎｐ型バイポーラトランジスタであっても同様に実施できる。
【００５６】
更に、素子領域７は高耐圧バイポーラトランジスタを例に説明したが、これに限らず、高耐圧ＭＯＳＦＥＴなどの絶縁ゲート型半導体素子または高耐圧ダイオードであってもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明を説明するためのフロー図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための不純物濃度プロファイルである。
【図８】従来技術を説明するための断面図である。
【図９】従来技術を説明するための断面図である。
【図１０】従来技術を説明するための不純物濃度プロファイルである。
【符号の説明】
【００５８】
１    コレクタ領域
１Ｌ  低濃度不純物層（ｎ−型半導体基板）
１Ｈ  高濃度不純物層
２    ベース領域
３    エミッタ領域
４    絶縁膜
５    第１電極層
５ａ  ベース電極
５ｂ  エミッタ電極
５ｃ  シールド電極
６    パッシベーション膜
７    素子領域
８    アニュラー
９    第２電極（コレクタ電極）
１０  ｎ−型半導体基板
３０、３０’    基板
３１  コレクタ領域
３１Ｌ  ｎ−型半導体層
３１Ｈ  ｎ＋型半導体層      
３３    ベース領域
３４    エミッタ領域
３７    アニュラー
３５    ベース電極
３６    エミッタ電極
３８    シールド電極
３９    コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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