(57)【要約】【課題】  ページ・フォールトの発生を抑制し、パフォーマンスを改善したアドレス変換装置を実現する。【解決手段】  ＣＰＵから提供される論理アドレスを、変換テーブルにより前記ＣＰＵの主メモリの物理アドレスに変換するアドレス変換装置において、  前記主メモリのデータ領域内の特定領域に専用にアクセスするための専用エントリーを前記変換テーブルに固定配置する。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
ＣＰＵから提供される論理アドレスを、変換テーブルにより前記ＣＰＵの主メモリの物理アドレスに変換するアドレス変換装置において、
前記主メモリのデータ領域内の特定領域に専用にアクセスするための専用エントリーを前記変換テーブルに固定配置したことを特徴とするアドレス変換装置。
【請求項２】
前記専用エントリーは、前記ＣＰＵによる上書きが不許可に設定されることを特徴とする請求項１に記載のアドレス変換装置。
【請求項３】
前記専用エントリーに定義されるエントリーサイズは、前記ＣＰＵにより上書き可能な他の標準エントリーのエントリーサイズよりも大きくなるように定義されていることを特徴とする請求項１又は２に記載のアドレス変換装置。
【請求項４】
前記ＣＰＵは、プラントの機器と通信してこれを制御する制御装置内でアプリケーションプログラム実行することを特徴とする請求項１乃至３のいずれかに記載のアドレス変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵから提供される論理アドレスを、変換テーブルによりＣＰＵの主メモリの物理アドレスに変換するアドレス変換装置に関するものである。
【０００２】
アプリケーションプログラムを実行するＣＰＵのＯＳとメモリ管理ユニット（以下、ＭＭＵ： Memory Management Unit）は、仮想メモリ空間を提供する。この仮想メモリ空間の論理アドレスは、アドレス変換バッファ機構（以下、ＴＬＢ：Translation Look-aside Buffer）によりＣＰＵの主メモリの物理アドレスに変換される。
【背景技術】
【０００３】
図１は、一般的なＴＬＢを備えるＣＰＵが稼動する従来の制御装置の構成例を示す機能ブロック図である。
【０００４】
１は、分散型制御システムにおける制御装置であり、制御バス２を介して操作監視装置３と通信すると共に、フィールドバス４を介してプラント５の機器５１，５２，…５ｎと通信してアプリケーションプログラムの実行によりこれら機器を制御する。
【０００５】
制御装置１において、１１はアプリケーションプログラムを実行するＣＰＵ、１２はこのＣＰＵが使用する主メモリ、１３はキャッシュである。ＣＰＵ１１は、ＭＭＵを備えており、ＯＳとこのＭＭＵにより、アプリケーションプログラムが使用する仮想メモリ空間を提供する。
【０００６】
１４は、ＣＰＵ１１内に形成されるＴＬＢであり、仮想メモリ空間の論理アドレスを主メモリ１２の物理アドレスに変換する機能を備える。ＣＰＵ１１は、アプリケーションプログラムが使用する論理アドレスを、このＴＬＢのエントリーに従い物理アドレスに変換し、キャッシュ１３を介して主メモリ１２の物理アドレスにアクセスする。
【０００７】
主メモリ１２は、複数のアプリケーションプログラムを格納するプログラム領域１２ａ、アプリケーションプログラムが管理するデータを格納するデータベース領域１２ｂ、全ての論理アドレスと物理アドレスの対応関係を保持したＴＬＢページ表１２ｃよりなる。データベース領域１２ｂは、所定サイズのセグメントに区分管理されている。
【０００８】
１４ａは、ＴＬＢ１４が管理する変換テーブルである。各エントリーには、論理アドレスと物理アドレスの対応関係及びページサイズがマッピングされている。標準エントリーのページサイズは、データベース領域１２ｂのセグメントサイズに対応して固定（例えば４ＫＢ）で使用されている。
【０００９】
もしＣＰＵ１１が指定した論理アドレスがＴＬＢ１４に存在しない場合は、ページ・フォールト（page fault）と呼ばれる仮想メモリミスが発生する。ページ・フォールトが発生した場合、ＴＬＢのエントリーを変更する処理がＯＳにより実行されるが、この処理は、プログラムの実行速度に悪影響を及ぼす。
【００１０】
特許文献１には、ＣＰＵから設定される仮想アドレスを変換テーブルを用いて実アドレスに変換するバスアドレスアクセス装置が記載されている。
【００１１】
【特許文献１】特開平１１−８５６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＴＬＢの構成では、次のような問題がある。
（１）制御装置１は、使用目的が特化されたいわゆる組み込みシステムであるため、限られた主メモリを使って動作する必要がある。このため、ＴＬＢエントリーサイズを比較的小さくし、主メモリを有効に使用するように設計されているので、ページ・フォールトが発生し易い。
【００１３】
（２）標準的なＴＬＢのＴＬＢエントリーサイズは、固定（４ＫＢ）で使用されている。制御装置等では、アプリケーションプログラムの実行時に、データベース領域１２ｂの例えば２０ＭＢに亘る広範囲の連続アクセスセグメント領域（以下、特定領域）Ａへの頻繁なアクセスが毎周期発生する。このため、ページ・フォールトが多発してパフォーマンスに悪影響を及ぼしている。
【００１４】
（３）この対策として、ＴＬＢエントリーサイズを大きくすると、ページ・フォールト発生が減少する利点があるが、主メモリに無駄な領域が増え、主メモリの利用効率が低下する欠点がある。
【００１５】
本発明は上述した問題点を解決するためになされたものであり、ページ・フォールトの発生を抑制し、パフォーマンスを改善したアドレス変換装置を実現することを目的としている。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）ＣＰＵから提供される論理アドレスを、変換テーブルにより前記ＣＰＵの主メモリの物理アドレスに変換するアドレス変換装置において、
前記主メモリのデータ領域内の特定領域に専用にアクセスするための専用エントリーを前記変換テーブルに固定配置したことを特徴とするアドレス変換装置。
【００１７】
（２）前記専用エントリーは、前記ＣＰＵによる上書きが不許可に設定されることを特徴とする請求項１に記載のアドレス変換装置。
【００１８】
（３）前記専用エントリーに定義されるエントリーサイズは、前記ＣＰＵにより上書き可能な他の標準エントリーのエントリーサイズよりも大きくなるように定義されていることを特徴とする請求項１又は２に記載のアドレス変換装置。
【００１９】
（４）前記ＣＰＵは、プラントの機器と通信してこれを制御する制御装置内でアプリケーションプログラム実行することを特徴とする請求項１乃至３のいずれかに記載のアドレス変換装置。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
（１）組み込みシステム用にＴＬＢエントリーサイズが比較的小さく設計されたＴＬＢであっても、ページ・フォールトが発生し易いセグメントにアクセスする専用エントリーを固定配置することで、ページ・フォールト発生を有効に抑制してパフォーマンスを向上させることができる。
【００２１】
（２）アプリケーションプログラムの実行時に、頻繁なアクセスが発生する特定領域へのアクセス専用に、大きなページサイズの専用エントリーを固定配置することで、ページ・フォールト発生を有効に抑制してパフォーマンスを向上させることができる。
【００２２】
（３）特定領域へのアクセス専用に、大きなページサイズの専用エントリーを追加して固定配置することにより、従来の標準的なＴＬＢエントリーサイズを大きくしなくても、主メモリの利用効率低下は回避できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用したＴＬＢを備えるＣＰＵが稼動する制御装置の実施形態を示す機能ブロック図である。図２で説明した従来制御装置と同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部につき説明する。
【００２４】
本発明の特徴は、連続したセグメントとして使用され、広範囲のデータへの頻繁なアクセスが発生する１部の主メモリ（特定領域）に限り、ＴＬＢのエントリーサイズを大きくすることにより、ページ・フォールトの発生を抑制し、処理の高速化を実現しようとするものである。
【００２５】
図１において、１００は本発明により追加された専用エントリーであり、変換テーブル１４ａの所定箇所に固定してマッピングされる。ページサイズは、データベース領域１２ｂの特定領域Ａの全てが管理できるサイズに指定されおり、標準的なＴＬＢエントリーのサイズ（６ＫＢ）の数百倍程度大のサイズが指定される。
【００２６】
標準ＴＬＢエントリーは、ページ・フォールト発生を回避するために、ＯＳによりＴＬＢページ表１２ｃを参照して上書き可能に管理されている。これに対して、本発明で追加される固定配置された専用エントリー１００は、ＯＳにより上書きが不許可に設定され、内容変更されることが防止されている。
【００２７】
以上説明した実施形態では、ＣＰＵが稼動する組み込みシステムとしてプラントの制御装置を例示したが、本発明はこれに限定されるものではない。本発明は、アプリケーションプログラムを実行するＣＰＵが、データベース領域の特定領域にアクセスする組み込みシステム一般に適用することができ、ページ・フォールト発生を抑制してパフォーマンスを向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明を適用したＴＬＢを備えるＣＰＵが稼動する制御装置の実施形態を示す機能ブロック図である。
【図２】一般的なＴＬＢを備えるＣＰＵが稼動する従来の制御装置の構成例を示す機能ブロック図である。
【符号の説明】
【００２９】
１  制御装置
１１  ＣＰＵ
１２  主メモリ
１２ａ  アプリケーションプログラム領域
１２ｂ  データベース領域
Ａ  特定領域
１２ｃ  ＴＬＢページ表
１３  キャッシュ
１４  ＴＬＢ
１４ａ  変換テーブル
１００  専用エントリー
２  制御バス
３  操作監視装置
４  フィールドバス
５  プラント
５１，５２，…５ｎ  機器
【図１】
2007286705.tif 000003
【図２】
2007286705.tif 000004