(57)【要約】      （修正有）【課題】揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮し、かつ、回路規模を縮小することができるようにする。【解決手段】メモリバス２６はシリアル伝送方式となっている。複数の揮発性メモリ２２Ａ〜２２Ｃは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行うメモリインタフェース部２０Ａ〜２０Ｄを介してメモリバス２６に接続される。外部インタフェース部１８は、外部と複数の揮発性メモリ２２Ａ〜２２Ｃの少なくとも一つとの間で外部データ転送を実行しているときに、揮発性メモリと不揮発性メモリ２２Ｄとの間でメモリ間データ転送を実行する。その際に、メモリバス２６の空き伝送帯域を用いてメモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行し、バックアップ処理時間を短縮する。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第１のメモリインタフェースを介して、外部との間でデータの入出力を行うための外部入出力ポートの伝送帯域より広い伝送帯域であって、かつ、データをシリアル伝送するためのメモリバスに接続される複数の揮発性メモリと、
シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第２のメモリインタフェースを介して前記メモリバスに接続される不揮発性メモリと、
一端に前記メモリバスが接続され、かつ、他端に前記外部入出力ポートが接続されると共に、外部と前記複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行しているときに、前記メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、前記外部データ転送と前記メモリ間データ転送とを並列に実行する実行手段を備えた外部インタフェースと、
を含む半導体ディスク。
【請求項２】
前記不揮発性メモリは、前記揮発性メモリのバックアップデータ及び復元データを記憶する請求項１記載の半導体ディスク。
【請求項３】
前記外部入出力ポートは複数であって、
前記メモリバスは、前記複数の外部入出力ポートの伝送帯域の総和より広い伝送帯域である請求項１又は２記載の半導体ディスク。
【請求項４】
前記外部インタフェースは、前記複数の外部入出力ポートを介した外部から複数のアクセス要求によってアクセス競合が生じた場合に調停を行うバスアービタを備える請求項３記載の半導体ディスク。
【請求項５】
前記メモリバスは、光信号によりデータ信号を伝送する請求項１〜請求項４の何れか１項記載の半導体ディスク。
【請求項６】
前記第１のメモリインタフェース及び前記第２のメモリインタフェースは、前記揮発性メモリへのアクセスを制御する揮発性メモリ制御部と前記不揮発性メモリへのアクセスを制御する不揮発性メモリ制御部とを備え、前記揮発性メモリが接続されている場合には、前記揮発性メモリ制御部によってアクセスの制御を行い、前記不揮発性メモリが接続されている場合には、前記不揮発性メモリ制御部によってアクセスの制御を行う請求項１〜請求項５の何れか１項記載の半導体ディスク。
【請求項７】
制御データをシリアル伝送するための制御バスを更に含み、
前記外部インタフェースは、一端に前記メモリバス及び前記制御バスが接続され、
前記実行手段は、前記メモリバス及び前記制御バスの何れか一方を用いる前記外部データ転送を実行する請求項１〜請求項６の何れか１項記載の半導体ディスク。
【請求項８】
前記実行手段は、前記メモリバスを用いる前記外部データ転送と前記制御バスを用いる前記外部データ転送とを独立して実行し、
前記第１のメモリインタフェース及び前記第２のメモリインタフェースは、前記メモリバス及び前記制御バスを用いる外部データ転送の実行によってアクセス競合が生じた場合に調停を行うメモリアービタを更に備える請求項７記載の半導体ディスク。
【請求項９】
前記メモリアービタは、前記アクセス競合が生じた場合に、常に前記制御バスを用いる外部データ転送の実行を優先する請求項８記載の半導体ディスク。
【請求項１０】
前記メモリバスは、前記外部インタフェースと前記第１のメモリインタフェース及び前記第２のメモリインタフェースとが接続されている共有バスと、前記外部インタフェースと前記第１のメモリインタフェース及び前記第２のメモリインタフェースの各々とが１対１接続されている複数の専有バスとから構成され、
前記実行手段は、外部から前記揮発性メモリ及び前記不揮発性メモリの少なくとも一方にデータを書き込む場合に、前記共有バスを用いる前記外部データ転送を実行し、前記揮発性メモリ及び前記不揮発性メモリの少なくとも一方からデータを読み出す場合に、前記専有バスを用いる前記外部データ転送を実行する請求項１〜請求項９の何れか１項記載の半導体ディスク。
【請求項１１】
シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第１のメモリインタフェースを介して、外部との間でデータの入出力を行うための複数の外部入出力ポートの伝送帯域より広い伝送帯域であって、かつ、データをシリアル伝送するためのメモリバスに接続される複数の揮発性メモリ、
シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第２のメモリインタフェースを介して前記メモリバスに接続される不揮発性メモリ、及び
一端に前記メモリバスが接続され、かつ、他端に前記複数の外部入出力ポートが接続されると共に、外部と前記複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行しているときに、前記メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、前記外部データ転送と前記メモリ間データ転送とを並列に実行する実行手段を備えた外部インタフェースを含む半導体ディスクと、
前記複数の外部入出力ポートの各々に接続された複数の情報処理装置と、
を含む情報処理システム。
【請求項１２】
シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第１のメモリインタフェースを介して、外部との間でデータの入出力を行うための複数の外部入出力ポートの伝送帯域より広い伝送帯域であって、かつ、データをシリアル伝送するためのメモリバスに接続される複数の揮発性メモリ、
シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第２のメモリインタフェースを介して前記メモリバスに接続される不揮発性メモリ、及び
一端に前記メモリバスが接続され、かつ、他端に前記複数の外部入出力ポートが接続されると共に、外部と前記複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行しているときに、前記メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、前記外部データ転送と前記メモリ間データ転送とを並列に実行する実行手段を備えた外部インタフェースを含む複数の半導体ディスクと、
複数の情報処理装置とを含み、
前記外部入出力ポートは、他の半導体ディスクの外部入出力ポート及び前記情報処理装置の何れか一方と接続されていることを特徴とする情報処理システム。
【請求項１３】
前記外部入出力ポートは、ＰＣＩ−Ｅｘｐｒｅｓｓ規格の信号入出力ポートであることを特徴とする請求項１〜請求項１０の何れか１項記載の半導体ディスク。
【請求項１４】
前記外部インタフェースは、ＰＣＩ−Ｅｘｐｒｅｓｓ規格のエンドポイントを内蔵することを特徴とする請求項１３記載の半導体ディスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ディスク及び情報処理システムに係り、特に、揮発性メモリと不揮発性メモリとを備えた半導体ディスク及び前記半導体ディスクを用いた情報処理システムに関する。
【背景技術】
【０００２】
従来、揮発性メモリと不揮発性メモリとを備えた半導体ディスクは、電源を落とす前に、揮発性メモリに記憶されたデータを不揮発性メモリにデータ転送するバックアップ処理を行う。一般的にバックアップ処理を行うときには、揮発性メモリへのメモリアクセスを中断する必要があるため、各種処理を終了後、電源オフ時にバックアップ処理が行われており、このバックアップ処理に時間がかかる。
【０００３】
バックアップ処理の時間を短縮するために、退避するデータを圧縮し、退避記憶装置に圧縮後のデータを書き込んで、退避処理に必要な時間を短縮する半導体電子ディスク装置（特許文献１）、及び、半導体メモリから磁気ディスク装置などの不揮発性メモリへデータを転送する時に、データに圧縮処理を施してから不揮発性メモリへ転送する半導体ファイル装置（特許文献２）が知られている。
【特許文献１】特開平２―２１３９６６
【特許文献２】特開平３−１９０５４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の半導体電子ディスク装置及び特許文献２に記載の半導体ファイル装置では、データを圧縮伸張するための圧縮伸張回路が必要となるため、回路規模が拡大してしまう、という問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮し、かつ、回路規模を縮小することができる半導体ディスク及び情報処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために第１の発明に係る半導体ディスクは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第１のメモリインタフェースを介して、外部との間でデータの入出力を行うための外部入出力ポートの伝送帯域より広い伝送帯域であって、かつ、データをシリアル伝送するためのメモリバスに接続される複数の揮発性メモリと、シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第２のメモリインタフェースを介して前記メモリバスに接続される不揮発性メモリと、一端に前記メモリバスが接続され、かつ、他端に前記外部入出力ポートが接続されると共に、外部と前記複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行しているときに、前記メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、前記外部データ転送と前記メモリ間データ転送とを並列に実行する実行手段を備えた外部インタフェースとを含んで構成されている。
【０００７】
第１の発明に係る半導体ディスクによれば、実行手段によって、外部と複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行し、揮発性メモリは、第１のメモリインタフェースの変換手段によって、シリアル信号及びパラレル信号の何れか一方から他方への変換を行って、外部からのアクセス用データがメモリバスにおいてシリアル伝送される。
【０００８】
ここで、メモリバスは、外部入出力ポートの伝送帯域より広い伝送帯域であるので、メモリバスには空き伝送帯域があり、実行手段によって、メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行する。
【０００９】
従って、伝送帯域が広いメモリバスの空き伝送帯域を用いて、メモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行するため、揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮することができる。また、第１のメモリインタフェースの変換手段によって、シリアル信号及びパラレル信号の何れか一方から他方への変換を行い、メモリバスにおいてデータをシリアル伝送するようにしたため、回路規模を縮小することができる。
【００１０】
なお、上記のシリアル伝送するためのメモリバスは、１本の配線から構成されている場合には限らず、パラレル伝送するときの配線の本数より少なければ、複数本の配線から構成されていてもよい。
【００１１】
また、第１の発明に係る不揮発性メモリは、揮発性メモリのバックアップデータ及び復元データを記憶することができる。
【００１２】
また、第１の発明に係る外部入出力ポートは複数であって、メモリバスは、複数の外部入出力ポートの伝送帯域の総和より広い伝送帯域とすることができる。これにより、複数の外部入出力ポートを用いた外部データ転送が同時に実行されても、メモリバスには空き伝送帯域があるため、外部データ転送とメモリ間データ転送とを並列に実行することができる。
【００１３】
第１の発明にかかる外部インタフェースは、複数の外部入出力ポートを介した外部から複数のアクセス要求によってアクセス競合が生じた場合に調停を行うバスアービタを備えることができる。
【００１４】
第１の発明に係るメモリバスは、光信号によりデータ信号を伝送するように構成することができる。これにより、メモリバスからの電磁ノイズを低減できるため、高品質なシリアル伝送を実現することができる。
【００１５】
また、第１の発明に係る第１のメモリインタフェース及び第２のメモリインタフェースは、揮発性メモリへのアクセスを制御する揮発性メモリ制御部と不揮発性メモリへのアクセスを制御する不揮発性メモリ制御部とを備え、揮発性メモリが接続されている場合には、揮発性メモリ制御部によってアクセスの制御を行い、不揮発性メモリが接続されている場合には、不揮発性メモリ制御部によってアクセスの制御を行うことができる。これにより、第1のメモリインタフェース及び第２のメモリインタフェースの何れにも揮発性メモリ及び不揮発性メモリを接続することができるため、揮発性メモリ及び不揮発性メモリの接続構成の自由度を向上させることができる。
【００１６】
また、第１の発明に係る制御データをシリアル伝送するための制御バスを更に含み、外部インタフェースは、一端にメモリバス及び制御バスが接続され、実行手段は、メモリバス及び制御バスの何れか一方を用いる外部データ転送を実行することができる。また、実行手段は、メモリバスを用いる外部データ転送と制御バスを用いる外部データ転送とを独立して実行し、第１のメモリインタフェース及び第２のメモリインタフェースは、メモリバス及び制御バスを用いる外部データ転送の実行によってアクセス競合が生じた場合に調停を行うメモリアービタを更に備えることができる。
【００１７】
また、上記のメモリアービタは、アクセス競合が生じた場合に、常に制御バスを用いる外部データ転送の実行を優先することができる。
【００１８】
また、第１の発明に係るメモリバスは、外部インタフェースと第１のメモリインタフェース及び第２のメモリインタフェースとが接続されている共有バスと、外部インタフェースと第１のメモリインタフェース及び第２のメモリインタフェースの各々とが１対１で接続されている複数の専有バスとから構成され、実行手段は、外部から揮発性メモリ及び不揮発性メモリの少なくとも一方にデータを書き込む場合に、共有バスを用いる外部データ転送を実行し、揮発性メモリ及び不揮発性メモリの少なくとも一方からデータを読み出す場合に、専有バスを用いる外部データ転送を実行することができる。これにより、揮発性メモリから外部へデータを転送する場合に、メモリバスの専有バスにおいて広い伝送帯域を用いることができるため、外部からの読み出し処理の速度を向上させることができる。
【００１９】
また、第１の発明に係る外部入出力ポートは、ＰＣＩ−Ｅｘｐｒｅｓｓ規格の信号入出力ポートとすることができる。また、第１の発明に係る外部インタフェースは、ＰＣＩ−Ｅｘｐｒｅｓｓ規格のエンドポイントを内蔵することができる。
【００２０】
第２の発明に係る情報処理システムは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第１のメモリインタフェースを介して、外部との間でデータの入出力を行うための複数の外部入出力ポートの伝送帯域より広い伝送帯域であって、かつ、データをシリアル伝送するためのメモリバスに接続される複数の揮発性メモリ、シリアル信号及びパラレル信号の何れか一方から他方への変換を行う変換手段を備えた第２のメモリインタフェースを介して前記メモリバスに接続される不揮発性メモリ、及び一端に前記メモリバスが接続され、かつ、他端に前記複数の外部入出力ポートが接続されると共に、外部と前記複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行しているときに、前記メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、前記外部データ転送と前記メモリ間データ転送とを並列に実行する実行手段を備えた外部インタフェースを含む半導体ディスクと、前記複数の外部入出力ポートの各々に接続された複数の情報処理装置とを含んで構成されている。
【００２１】
第２の発明に係る半導体ディスクによれば、実行手段によって、外部と複数の揮発性メモリの少なくとも一つとの間で外部データ転送を実行し、揮発性メモリは、第１のメモリインタフェースの変換手段によって、シリアル信号及びパラレル信号の何れか一方から他方への変換を行って、外部からのアクセス用データがメモリバスにおいてシリアル伝送される。
【００２２】
そして、実行手段によって、メモリバスの空き伝送帯域を用いて、揮発性メモリと不揮発性メモリとの間でメモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行する。
【００２３】
従って、伝送帯域が広いメモリバスの空き伝送帯域を用いて、メモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行するため、揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮することができる。また、第１のメモリインタフェースの変換手段によって、シリアル信号及びパラレル信号の何れか一方から他方への変換を行い、メモリバスにおいてデータをシリアル伝送するようにしたため、回路規模を縮小することができる。
【００２４】
また、複数の情報処理装置が、複数の外部入出力ポートの各々を介して半導体ディスクに接続されているので、複数の情報処理装置が共有して半導体ディスクを使用することができる。
【００２５】
また、第３の発明に係る情報処理システムは、上記の第２の発明に係る複数の半導体ディスクと、複数の情報処理装置とを含んで構成され、外部入出力ポートは、他の半導体ディスクの外部入出力ポート及び情報処理装置の何れか一方と接続されていることを特徴としている。
【００２６】
第３の発明に係る情報処理システムによれば、複数の情報処理装置が外部入出力ポートを介して半導体ディスクに接続されており、半導体ディスクが外部入出力ポートを介して他の半導体ディスクに接続されている。
【００２７】
従って、複数の情報処理装置で共有して半導体ディスクを使用することができ、また、半導体ディスクの揮発性メモリ及び不揮発性メモリの容量を増加させることができる。
【発明の効果】
【００２８】
以上説明したように、本発明の半導体ディスク及び情報処理システムによれば、伝送帯域が広いメモリバスの空き伝送帯域を用いて、メモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行するため、揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮することができる、という効果が得られる。また、メモリインタフェースによって、シリアル信号及びパラレル信号の何れか一方から他方への変換を行い、メモリバスにおいてデータをシリアル伝送するようにしたため、回路規模を縮小することができる、という効果が得られる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を参照して説明する。図１に示すように、情報処理システム１０は、第１のホストコンピュータ１２と、第２のホストコンピュータ１４と、データを記憶する半導体ディスク１６とを備えており、半導体ディスク１６は、例えば２つの外部入出力ポート２４Ａ、２４Ｂを備えている。半導体ディスク１６の一方の外部入出力ポート２４Ａは、伝送ケーブル１３によって第１のホストコンピュータ１２と接続されており、他方の外部入出力ポート２４Ｂは、伝送ケーブル１５によって第２のホストコンピュータ１４と接続されている。
【００３０】
半導体ディスク１６は、図２に示すように、外部との間で入出力する信号の変換を行う外部インタフェース部１８、後述する揮発性メモリ２２Ａ〜２２Ｃ又は不揮発性メモリ２２Ｄへのアクセスを行うメモリインタフェース部２０、ＤＲＡＭやＳＲＡＭなどで構成され、外部からのアクセス用データを記憶する揮発性メモリ２２Ａ〜２２Ｃ、及びハードディスクやフラッシュメモリで構成される不揮発性メモリ２２Ｄを備えている。
【００３１】
外部インタフェース部１８は、２つの外部入出力ポート２４Ａ、２４Ｂが一端に接続され、他端にメモリバス２６及び制御バス２８が接続されている。揮発性メモリ２２Ａ、２２Ｂ、２２Ｃの各々は、パラレル伝送方式のメモリ入出力信号線３０Ａ、３０Ｂ、３０Ｃの各々に接続されており、メモリインタフェース部２０Ａ、２０Ｂ、２０Ｃの各々は、一端がメモリ入出力信号線３０Ａ、３０Ｂ、３０Ｃの各々に接続され、他端がメモリバス２６及び制御バス２８に接続されている。また、不揮発性メモリ２２Ｄは、パラレル伝送方式のメモリ入出力信号線３０Ｄに接続されており、メモリインタフェース部２０Ｄは、一端がメモリ入出力信号線３０Ｄに接続され、他端がメモリバス２６及び制御バス２８に接続されている。
【００３２】
メモリバス２６の伝送帯域は、外部入出力ポート２４Ａ、２４Ｂの伝送帯域の総和より広くなっており、外部入出力ポート２４Ａ、２４Ｂよりも高速にデータ伝送されるようになっている。制御バス２８は、主にメモリバス２６の通信初期化処理の起動、エラー発生時のステータス伝送、メモリアクセス用のバイパス伝送路として用いられる。制御バス２８はメモリバス２６よりも低速な伝送路であっても構わない。
【００３３】
外部インタフェース部１８は、図３に示すように、ＦＩＦＯバッファが設けられ、かつ、プロトコル変換処理、誤り訂正符号処理、及びＤＣバランス符号処理等を実行すると共に、装置全体を制御する外部インタフェース制御部４０を備えている。また、外部インタフェース部１８は、外部入出力ポート２４Ａ、２４Ｂを介した外部から複数のアクセス要求によってアクセス競合が生じた場合に調停を行うバスアービタ４２と、パラレル信号及びシリアル信号の何れか一方から他方へ変換すると共に、伝送速度を変換する第１の速度変換部４４及び第２の速度変換部４６とを備えている。
【００３４】
また、外部インタフェース制御部４０によって、外部とメモリバス２６及び制御バス２８との間の外部データ転送が実行され、揮発性メモリ２２Ａ、２２Ｂ、２２Ｃと不揮発性メモリ２２Ｄとの間のメモリ間データ転送によるバックアップ処理が実行されるようになっている。
【００３５】
外部インタフェース制御部４０は、メモリバス２６及び制御バス２８の何れか一方を用いて外部データ転送を実行するようになっており、また、メモリバス２６による外部データ転送と制御バス２８による外部データ転送とは独立して実行されるようになっている。
【００３６】
外部入出力ポート２４Ａ、２４Ｂの信号規格としては、ＰＣＩ−Ｅｘｐｒｅｓｓ、ファイバーチャネル、イーサネット（登録商標）、ＳＣＳＩ、ＨｙｐｅｒＴｒａｎｓｐｏｒｔなどを用いることができる。ＰＣＩ−Ｅｘｐｒｅｓｓを用いる場合は、外部インタフェース制御部４０がエンドポイントを内蔵する構成をとる。エンドポイントは、一般的にホストコンピュータに装着されるインタフェース回路基板に含まれることが多いが、半導体ディスクの外部インタフェース制御部４０に内蔵することによって、ＰＣＩ−Ｅｘｐｒｅｓｓ信号を直接メモリバス２６、制御バス２８の信号に変換することができ、アクセス時間を短縮することができる。
【００３７】
バスアービタ４２は、メモリバス２６の空き伝送帯域を用いて、揮発性メモリ２２から不揮発性メモリ２２Ｄへのバックアップ処理及び不揮発性メモリ２２Ｄから揮発性メモリ２２へのリストア処理の指示を行うようになっている。バックアップ処理は、揮発性メモリ２２のうち使用中の領域のデータを順次不揮発性メモリ２２Ｄに転送するサイクルを繰り返し実行する処理である。また、バスアービタ４２は、外部からのアクセスとの競合によって、バックアップ処理を行えなかったアドレスを記憶するリトライテーブルを備えており、バックアップ処理では、リトライテーブルに記憶されたアドレスから優先的にバックアップ処理を実行するようになっている。なお、リトライテーブルに記憶されたアドレスに対するバックアップ処理が成功すると、そのアドレスはリトライテーブルから消去される。
【００３８】
第１の速度変換部４４は、外部インタフェース制御部４０から出力されたパラレル信号をシリアル信号に変換すると共に、伝送速度を高速に変換してシリアル信号をメモリバス２６に入力し、また、メモリバス２６から出力されたシリアル信号をパラレル信号に変換すると共に、伝送速度を低速に変換してパラレル信号を外部インタフェース制御部４０に入力する。このときの信号速度の逓倍数は例えば１０以上となっている。
【００３９】
また、第２の速度変換部４６は、外部インタフェース制御部４０から出力されたパラレル信号をシリアル信号に変換すると共に、伝送速度を低速にしてシリアル信号をメモリバス２６に入力し、また、制御バス２８から入力されたシリアル信号をパラレル信号に変換すると共に、伝送速度を高速に変換してパラレル信号を外部インタフェース制御部４０に入力する。このときの信号速度の逓倍数は例えば１未満となっている。
【００４０】
メモリインタフェース部２０は、シリアル信号及びパラレル信号の何れか一方から他方へ変換すると共に、伝送速度を変換する第１の速度変換部５０及び第２の速度変換部５２と、ＦＩＦＯバッファが設けられ、かつ、誤り訂正符号処理及びＤＣバランス符号処理を行うメモリインタフェース制御部５４と、メモリバス２６及び制御バス２８による外部データ転送の実行によってメモリアクセス要求が競合した場合の調停を行うメモリアービタ５６と、メモリインタフェース制御部５４から与えられるアドレス、データ、Ｒ／Ｗといった信号と、メモリアクセスに必要となる行アドレス、列アドレス、バンクアドレス、データ、Ｒ／Ｗ、チップセレクトといった信号との間の変換を行って、アクセスの制御を行う揮発性メモリ制御部５８及び不揮発性メモリ制御部６０とを備えている。
【００４１】
メモリアービタ５６は、内蔵するレジスタ設定により競合時の優先順位の決め方を選択できるようになっており、例えば、常に制御バス２８を用いた外部データ転送の実行によるアクセスを優先するように設定されており、メモリバス２６に不具合が生じた場合に制御バス経由でメモリアクセスされるように設定されている。
【００４２】
メモリインタフェース部２０は、揮発性メモリ制御部５８及び不揮発性メモリ制御部６０の何れか一方によりアクセスの制御を行うかを選択するセレクタ（図示省略）を備えており、メモリインタフェース部２０に接続されたメモリ入出力信号線３０に揮発性メモリ２２Ａ、２２Ｂ、２２Ｃの何れかが接続された場合には、揮発性メモリ制御部５８によってアクセスの制御が行われるように選択され、メモリ入出力信号線３０に不揮発性メモリ２２Ｄが接続された場合には、不揮発性メモリ制御部６０によってアクセスの制御が行われるように選択される。
【００４３】
揮発性メモリ制御部５８は、リフレッシュ指示といった信号を生成して揮発性メモリ２２Ａ、２２Ｂ、２２Ｃの制御を行うようになっている。
【００４４】
不揮発性メモリ２２Ｄとしてフラッシュメモリを適用した場合には、フラッシュメモリの書き込み回数の制約に対応するために、一旦ＤＲＡＭ等にデータを格納し、フラッシュメモリへの書き込みアドレスを分散する方式（Ｗｅａｒ  Ｌｅｖｅｌｉｎｇ）を適用することで、寿命を延ばすようにすることができる。この場合には、Ｗｅａｒ  Ｌｅｖｅｌｉｎｇに対応したフラッシュメモリを用いてもよいし、不揮発性メモリ制御部６０にＷｅａｒ  Ｌｅｖｅｌｉｎｇ回路を内蔵して通常のフラッシュメモリに接続すうように構成してもよい。
【００４５】
次に、第１の実施の形態の作用について、外部からのメモリアクセスとバックアップ処理とが並列に実行される場合を説明する。なお、定期的にバックアップ処理が実行され、揮発性メモリ２２Ａ、２２Ｂ、２２Ｃに対して順番にバックアップ処理が実行される場合を例に説明する。
【００４６】
まず、外部から外部入出力ポート２４Ａを介して、揮発性メモリ２２Ａ、２２Ｂ、２２Ｃの何れか、例えば、揮発性メモリ２２Ｂに記憶されたデータを読み出す要求があると、外部インタフェース制御部４０によって揮発性メモリ２２Ｂから外部への外部データ転送が実行され、メモリインタフェース部２０Ｂによって要求されたアドレスに記憶されたデータが読み出され、読み出されたデータを示すシリアル信号がメモリバス２６に出力される。そして、外部インタフェース部１８を介して外部入出力ポート２４Ａに対して出力される。
【００４７】
そして、バックアップ処理を実行するタイミングとなると、バスアービタ４２によって揮発性メモリ２２Ａにおいて使用中の領域のデータのバックアップ処理が指示され、外部インタフェース制御部４０によって、揮発性メモリ２２Ａと不揮発性メモリ２２Ｄとのメモリ間データ転送が実行される。このとき、外部入出力ポート２４Ａと揮発性メモリ２２Ｂとの間で外部データ転送が行われているので、外部からのメモリアクセスによる外部データ転送とバックアップ処理とを並列して実行するために、メモリバス２６の空き伝送帯域を用いて、バックアップ処理におけるメモリ間データ転送が行われるようにメモリインタフェース部２０Ａへ指示される。
【００４８】
メモリインタフェース部２０Ａは、揮発性メモリ２２Ａから指示されたアドレスのデータを読み出して、データを示すシリアル信号をメモリバス２６へ出力する。そして、メモリインタフェース部２０Ｄによって、出力されたシリアル信号が示すデータが不揮発性メモリ２２Ｄの指定されたアドレスに書き込まれる。
【００４９】
揮発性メモリ２２Ａに対するバックアップ処理が終了すると、揮発性メモリ２２Ｂに対するバックアップ処理に移行する。このとき、外部入出力ポート２４Ａと揮発性メモリ２２Ｂとの間で外部データ転送が行われているので、外部からのメモリアクセスによるデータ転送とバックアップ処理とが並列に実行されるように、揮発性メモリ２２Ｂに対するバックアップ処理によるメモリ間データ転送を実行せずに、揮発性メモリ２２Ｂのデータのアドレスをリトライテーブルに格納し、揮発性メモリ２２Ｃに記憶されたデータのバックアップ処理へ移行する。そして、揮発性メモリ２２Ｃに記憶されたデータのバックアップ処理を実行する。
【００５０】
なお、揮発性メモリ２２Ｃのバックアップ処理を実行するときに、外部入出力ポート２４Ａ及び２４Ｂの何れかと揮発性メモリ２２Ｃとの間で外部データ転送が実行されている場合には、揮発性メモリ２２Ｂの場合と同様に、バックアップ処理するデータのアドレスをリトライテーブルに格納する。
【００５１】
また、第１のホストコンピュータ１２と第２のホストコンピュータ１４とが同時に揮発性メモリ２２Ａ〜２２Ｃにアクセスする場合には、伝送帯域が外部入出力ポート２４Ａ、２４Ｂの伝送帯域の総和より広いメモリバス２６を共有して使用できるため、同時に揮発性メモリ２２にアクセスされる。このときに、バックアップ処理がバスアービタ４２によって指示されると、上記と同様に、メモリバス２６の空き伝送帯域を用いて、バックアップ処理のメモリ間データ転送が実行され、第１のホストコンピュータ１２及び第２のホストコンピュータ１４によるメモリアクセスとバックアップ処理とが並列して実行される。
【００５２】
以上説明したように、第１の実施の形態に係る半導体ディスクによれば、伝送帯域が広いメモリバスの空き伝送帯域を用いて、バックアップ処理のメモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行するため、揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮することができる。また、メモリインタフェースの速度変換部によって、シリアル信号及びパラレル信号の何れか一方から他方への変換を行い、メモリバスにおいてデータをシリアル伝送するようにしたため、回路規模を縮小することができる。
【００５３】
また、複数の外部入出力ポートの伝送帯域の総和より広い伝送帯域のメモリバスを用いているため、複数の外部入出力ポートを用いた外部データ転送が同時に実行されても、メモリバスには空き伝送帯域があるため、外部データ転送とメモリ間データ転送とを並列に実行することができる。
【００５４】
また、全てのメモリインタフェース部に揮発性メモリ制御部及び不揮発性メモリ制御部を設けることにより、何れのメモリインタフェース部にも揮発性メモリ及び不揮発性メモリを接続することができるため、揮発性メモリ及び不揮発性メモリの接続構成の自由度を向上させることができる。
【００５５】
また、複数のホストコンピュータが、複数の外部入出力ポートの各々を介して半導体ディスクに接続されているので、複数のホストコンピュータが共有して半導体ディスクを使用することができる。
【００５６】
なお、上記の実施の形態では、バックアップ処理のメモリ間データ転送では、メモリインタフェース部の間で直接データが転送される場合を例に説明したが、揮発性メモリから読み出されたデータがメモリインタフェース部から外部インタフェース部へ転送され、外部インタフェース部からメモリインタフェース部を介して不揮発性メモリにデータが書き込まれるようにしてもよい。
【００５７】
次に第２の実施の形態について説明する。図５に示すように、第２の実施の形態に係る半導体ディスク１１６では、メモリバスが、下り共有バス１２６及び上り専有バス１２８Ａ〜１２８Ｄから構成されている点が第１の実施の形態と異なる。これによって、メモリアクセスのうち、読み出し処理におけるデータ転送の伝送帯域の広さを確保している。
【００５８】
下り共有バス１２６は、外部インタフェース部１８とメモリインタフェース部２０Ａ〜３１Ｄとが共有接続されており、上り専有バス１２８Ａ〜１２８Ｄは、外部インタフェース部１８とメモリインタフェース部２０Ａ〜２０Ｄの各々とが１対１で接続されている。
【００５９】
また、下り共有バス１２６は、光信号によりデータをシリアル伝送するようになっており、図６に示すように、光信号による分配を行う光分配部１４０と、電気信号と光信号とを変換する電気―光変換部１４２及び光―電気変換部１４４Ａ〜１４４Ｄとが設けられている。
【００６０】
光分配部１４０には、図７に示すように、一辺に階段状の段差が形成されているシート状光データバス１４６が設けられており、シート状光データバス１４６は、例えばポリメチルメタクリレート、ポリカーボネート、アモルファスポリオレフィンのようなプラスチック材料から射出成型等の方法で作製されている。また、シート状光データバス１４６に無機ガラス等を用いることもでき、その場合には、階段状の段差を研削により加工して形成すればよく、また、所定の型を準備し、紫外線硬化型のエポキシ樹脂等で作製するようにしてもよい。
【００６１】
電気―光変換部１４２は、面発光レーザ等の発光素子と、そのドライバ回路等により構成され、ＬＶＤＳ、ＤＭＬ、ＰＥＣＬといったロジック信号を入力インタフェースとする。また、光―電気変換部１４４は、受光径が例えば８０μｍであるフォトダイオード等の受光素子と、その出力を増幅するトランスインピーダンスアンプ、リミティングアンプ等により構成され、ＬＶＤＳ、ＣＭＬ、ＰＥＣＬといったロジック信号を出力インタフェースとする。面発光レーザ及びフォトダイオードは、発光素子及び受光素子が４ビットのアレイになっており、素子ピッチが例えば２５０μｍとなっている。シート状光データバス１４６の信号光の入射部及び出射部には、４５°ミラー面が形成され、面発光レーザからの信号光は、シート状光データバス１４６の他端から入射し、４５°ミラー面で反射される。面発光レーザは、波長が例えば８５０ｎｍで、放射角が１７°（最大強度に対して１／ｅ2の強度から規定）となっている。
【００６２】
なお、半導体ディスク１１６の他の構成は、第１の実施の形態と同様なので、同一符号を付して説明を省略する。
【００６３】
次に、第２の実施の形態の作用について説明する。なお、揮発性メモリ２２Ｂにデータを書き込むときに、バックアップ処理が実行される場合を例に説明する。
【００６４】
まず、外部から外部入出力ポート２４Ａを介して揮発性メモリ２２Ｂにデータを書き込む要求があると、外部インタフェース制御部４０によって、外部と揮発性メモリ２２Ｂとの間の外部データ転送が実行される。第１の速度変換部４４は、外部インタフェース４０からの信号をシリアル信号に変換し、下り共有バス１２６に出力する。そして、出力されたシリアル信号は、電気―光変換部１４２によって光信号に変換され、光分配部１４０を介して光―電気変換部１４４Ｂに入力されて、光信号が電気信号に変換され、メモリインタフェース２０Ｂ部に入力される。そして、メモリインタフェース部２０Ｂによって揮発性メモリ２２Ｂにおける指示されたアドレスにデータが書き込まれる。
【００６５】
そして、バックアップ処理を実行するタイミングとなると、バスアービタ４２によって揮発性メモリ２２Ａにおける使用中の領域のデータのバックアップ処理が指示され、外部インタフェース制御部４０によって揮発性メモリ２２Ａと不揮発性メモリ２２Ｄとのメモリ間データ転送が実行される。外部入出力ポート２４Ａと揮発性メモリ２２Ｂとの間で外部データ転送が行われているので、外部からのメモリアクセスによる外部データ転送とバックアップ処理によるメモリ間データ転送とを並列に実行するために、上り専有バス１２８Ａと下り共有バス１２６の空き伝送帯域とを用いて、バックアップ処理におけるデータ転送が行われるようにメモリインタフェース部２０Ａへ指示される。
【００６６】
メモリインタフェース部２０Ａによって、揮発性メモリ２２Ａから指示されたアドレスのデータを読み出して、データを示すシリアル信号を上り専有バス１２８Ａへ出力する。そして、外部インタフェース部１８は、上り専有バス１２８Ａから出力されたシリアル信号を下り共有バス１２６へ出力し、メモリインタフェース部２０Ｄによって、下り共有バス１２６から出力されたシリアル信号が示すデータが不揮発性メモリ２２Ｄの指定されたアドレスに書き込まれる。
【００６７】
以上説明したように第２の実施の形態に係る半導体ディスクによれば、シート状光データバスから構成される下り共有バスにより、データの伝送路からの電磁ノイズを低減できるため、高品質なシリアル伝送を実現することができ、信頼性の高い半導体ディスクを実現することができる。
【００６８】
また、揮発性メモリから外部へデータを転送する場合に、１対１で接続されている上り専有バスを用いてデータを転送することにより、メモリバスにおいて広い伝送帯域を確保でき、外部からの読み出し処理の速度を向上させることができる。また、メモリバスが下り共有バスと複数の上り専有バスとから構成されていても、全てのメモリバスがシリアル伝送方式であるため、パラレル伝送回路に比べて配線量などの回路規模が小さい。特にメモリバスを複数用いて高帯域化する際において、回路規模が拡大するのを抑止することができる。
【００６９】
また、下り共有バスに光分配を用いることにより、高速信号の多分岐バスを電気信号に比べて高速、高密度に実現することができる。
【００７０】
なお、下り共有バスを光信号によりデータを伝送するように構成する場合を例に説明したが、上り専有バスも光信号でデータを伝送するように構成してもよい。その場合には、上り専有バスに、電気―光変換部、光ファイバー、光―電気変換部を設ければよい。これにより、上り専有バス、下り共有バスともに、光伝送で実現されるため、伝送速度が向上しても伝送路からの電磁ノイズを低減でき、さらに信頼性の高い半導体ディスクを実現することができる。
【００７１】
次に、第３の実施の形態について説明する。図８に示すように、第３の実施の形態に係る情報処理システム２００は、複数の半導体ディスク１６Ａ、１６Ｂ、１６Ｃを備えている点が第１の実施の形態と異なる。半導体ディスク１６Ａ、１６Ｂ、１６Ｃの各々は、２つの外部入出力ポート２４Ａ、２４Ｂを備えており、半導体ディスク１６Ａの一方の外部入出力ポート２４Ａは、接続された伝送ケーブル２０２によって第１のホストコンピュータ１２と接続されており、他方の外部入出力ポート２４Ｂは、接続された伝送ケーブル２０４によって半導体ディスク１６Ｂの一方の外部入出力ポート２４Ａと接続されている。また、半導体ディスク１６Ｂの他方の外部入出力ポート２４Ｂは、接続された伝送ケーブル２０６によって半導体ディスク１６Ｃの一方の外部入出力ポート２４Ａと接続され、半導体ディスク１６Ｃの他方の外部入出力ポート２４Ｂは、接続された伝送ケーブル２０８によって、第２のホストコンピュータ１４と接続されている。
【００７２】
上記のように構成することにより、複数のホストコンピュータで共有して半導体ディスクを使用することができ、また、共有して使用する半導体ディスクを複数設けることにより、半導体ディスクの揮発性メモリ及び不揮発性メモリの容量を増加させることができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態に係る情報処理システムの構成を示す概略図である。
【図２】本発明の第１の実施の形態に係る半導体ディスクの構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る半導体ディスクの外部インタフェース部の構成を示すブロック図である。
【図４】本発明の第１の実施の形態に係る半導体ディスクのメモリインタフェース部の構成を示すブロック図である。
【図５】本発明の第２の実施の形態に係る半導体ディスクの構成を示すブロック図である。
【図６】本発明の第２の実施の形態に係る半導体ディスクのメモリバスの構成を示すブロック図である。
【図７】本発明の第２の実施の形態に係る光分配部の構成を示す（Ａ）平面図及び（Ｂ）側面図である。
【図８】本発明の第３の実施の形態に係る情報処理システムの構成を示す概略図である。
【符号の説明】
【００７４】
１０、２００  情報処理システム
１２  第１のホストコンピュータ
１４  第２のホストコンピュータ
１６、１６Ａ、１６Ｂ、１６Ｃ、１１６  半導体ディスク
１８   外部インタフェース部
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ  メモリインタフェース
２２Ａ、２２Ｂ、２２Ｃ  揮発性メモリ
２２Ｄ  不揮発性メモリ
２４Ａ、２４Ｂ  外部入出力ポート
２６   メモリバス
２８  制御バス
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ  メモリ入出力信号線
４０  外部インタフェース制御部
４２  バスアービタ
４４、５０  第１の速度変換部
４６、５２  第２の速度変換部
５４  メモリインタフェース制御部
５６  メモリアービタ
５８  揮発性メモリ制御部
６０  不揮発性メモリ制御部
１２６  下り共有バス
１２８Ａ、１２８Ｂ、１２８Ｃ、１２８Ｄ  上り専有バス
１４０  光分配部
１４２  電気―光変換部
１４４Ａ、１４４Ｂ、１４４Ｃ、１４４Ｄ  光―電気変換部
１４６  シート状光データバス
【図１】
2007004271.tif 000003
【図２】
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【図３】
2007004271.tif 000005
【図４】
2007004271.tif 000006
【図５】
2007004271.tif 000007
【図６】
2007004271.tif 000008
【図７】
2007004271.tif 000009
【図８】
2007004271.tif 000010