(57)【要約】【課題】優れた高周波特性と高い歩留まりとを有するＴ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法を提供すること。【解決手段】基板であるＧａＮ系半導体基板１上に、ナイトライド系半導体層であるＡｌＧａＮ層２が形成され、ＡｌＧａＮ層２上に表面保護膜であるアニール保護膜４が形成され、アニール保護膜４の一部にＡｌＧａＮ層２に達する開口部が形成され、該開口部を通してＡｌＧａＮ層２に接するＴ字型ゲート電極であるゲート電極６が自己整合的に形成されていることを特徴とするＴ字型ゲート構造ナイトライド系電界効果トランジスタを構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上に、ナイトライド系半導体層が形成され、該ナイトライド系半導体層上に表面保護膜が形成され、該表面保護膜の一部に該ナイトライド系半導体層に達する開口部が形成され、該開口部を通して該ナイトライド系半導体層に接するＴ字型ゲート電極が自己整合的に形成されていることを特徴とするＴ字型ゲート構造ナイトライド系電界効果トランジスタ。
【請求項２】
基板上に、ナイトライド系半導体層を形成する工程と、該ナイトライド系半導体層上に表面保護膜を形成する工程と、該表面保護膜の一部に該ナイトライド系半導体層に達する開口部を形成する工程と、該開口部を通して該ナイトライド系半導体層に接するＴ字型ゲートゲート電極を自己整合的に形成する工程とを有することを特徴とするＴ字型ゲート構造ナイトライド系電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＴ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）の高速化において、ゲート長の短縮、及びチャネルの薄層化は必須の条件である。
【０００３】
従来、化合物半導体（ＧａＡｓ、ＩｎＰ等）を用いたＦＥＴでは、エピタキシャル成長によりチャネル層の上に高キャリア濃度層を形成し、ゲート直下のみ高キャリア濃度層をエッチングすることにより（ゲートリセス構造を形成し）、チャネルの薄層化とソース抵抗の低減を行っている（下記非特許文献１参照）。エッチングには、ウエット又はドライエッチングが用いられ、組成の違いにより高キャリア濃度層を選択的にエッチングすることができるため、再現性、歩留まりに優れている。
【０００４】
一方、窒化物（ナイトライド）ワイドギャプ半導体は室温であらゆるエッチング溶液にエッチングされないため、ゲートリセス構造をとるには、ドライエッチングが用いられている。しかし、窒化物半導体に対しては、塩素系ガスを用いて比較的強いエッチング条件でドライエッチングを行う必要がある。このため、ドライエッチングのダメージによりキャリアが減少することが問題になっている（下記非特許文献２参照）。
【０００５】
更に、高キャリア濃度層とチャネル層とで（通常、ＡｌＧａＮとＧａＮとの間で）エッチングの選択性に差がないため、リセスエッチングの深さはエッチング時間で制御されており、再現性に乏しいことが問題になっている。このため、通常、窒化物系ＦＥＴでは高キャリア濃度層を形成せず、ゲート電極を直接チャネル上に形成している。ソース−ゲート間、及びドレイン−ゲート間のチャネル表面が剥き出しになっていると、表面準位により電流コラプス等の特性の劣化が観察される。よって、電極形成後、表面を保護膜でパッシベーションするのが通常である（下記非特許文献３参照）。
【０００６】
ＦＥＴの高速化のため、ゲート長の短縮を単純に進めると、ゲート抵抗の増加により増幅能力の低下を導くため、Ｔ字型ゲート構造をとり、ゲート抵抗を下げるのが普通である。ここで、Ｔ字型ゲート構造とは、チャネル中を流れる電流に平行で基板面に垂直な平面による断面形状がＴ字型であるようなゲート構造を意味する。よって、ＦＥＴの高速化のため、Ｔ字型ゲート構造では、ゲート下層部（Ｔ字型断面形状の縦棒の部分）は幅が狭く、高さが高く、上層部（Ｔ字型断面形状の横棒の部分）は厚さが厚い構造が望まれる。しかし、短ゲート化を追求すれば機械的強度が低下し、この構造の歩留まりを低下させる。
【０００７】
【特許文献１】特開２００４−２７３６５８号公報
【非特許文献１】学術論文：Tetsuya  Suemitsu,  et  al.,  "Improved  Recessed-Gate  Structure  for  Sub-0.1-μｍ-Gate  InP-Based  High  Electron  Mobility  Transistors",  Jpn．J．Appl．Phys.  Vol．37(1998)  pp．1365-1372．
【非特許文献２】塩島  謙次、「ワイドギャップ半導体材料の特徴−電子デバイス開発の観点から−」、電気学会論文誌Ｃ(電子・情報・システム部門誌)、Vol．122-C，pp．6-9（2002）。
【非特許文献３】橋詰  保、「窒化物半導体電子デバイスにおける表面制御」、応用物理  第73巻  第3号  pp．333-338（2004）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、ＦＥＴの高速化のため、ゲート長を短縮し、それによるゲート抵抗の増加を抑制するためにＴ字型ゲート構造をとった場合に、ゲート下層部は幅が狭く、高さが高く、上層部は厚さが厚い構造が望まれる。しかし、短ゲート化を追求すれば、それによってゲートの機械的強度が低下し、このＦＥＴ構造の歩留まりを低下させる。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、優れた高周波特性と高い歩留まりとを有するＴ字型ゲート構造ナイトライド（窒化物）系電界効果トランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明においては、請求項１に記載ように、
基板上に、ナイトライド系半導体層が形成され、該ナイトライド系半導体層上に表面保護膜が形成され、該表面保護膜の一部に該ナイトライド系半導体層に達する開口部が形成され、該開口部を通して該ナイトライド系半導体層に接するＴ字型ゲート電極が自己整合的に形成されていることを特徴とするＴ字型ゲート構造ナイトライド系電界効果トランジスタを構成する。
【００１１】
また、本発明においては、請求項２に記載のように、
基板上に、ナイトライド系半導体層を形成する工程と、該ナイトライド系半導体層上に表面保護膜を形成する工程と、該表面保護膜の一部に該ナイトライド系半導体層に達する開口部を形成する工程と、該開口部を通して該ナイトライド系半導体層に接するＴ字型ゲートゲート電極を自己整合的に形成する工程とを有することを特徴とするＴ字型ゲート構造ナイトライド系電界効果トランジスタの製造方法を構成する。
【発明の効果】
【００１２】
本発明における特徴は、Ｔ字型ゲート構造を形成する際に、ゲート電極堆積前に表面保護のための絶縁膜を形成し、その絶縁膜の一部を開口して、ゲート電極を自己整合的に形成することにあり、これによって、優れた高周波特性と高い歩留まりとを有するＴ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明に係るＴ字型ゲート構造ナイトライド系電界効果トランジスタのＴ字型ゲート構造は、ゲート電極堆積前に表面保護のための絶縁膜を形成し、その絶縁膜の一部を開口して、ゲート電極を自己整合的に形成することによって形成される。このようにして作製された微細Ｔ字型ゲート構造は、歩留まり、機械的強度に優れ、優れた高周波特性のナイトライド系電界効果トランジスタを歩留まり高く製造することを可能とする。
【００１４】
本発明に係るＴ字型ゲート構造ナイトライド系電界効果トランジスタの一例を図１に示す。この図は、電界効果トランジスタのチャネル中を流れる電流に平行で基板面に垂直な平面による断面図である。図において、基板であるＧａＮ系半導体基板１上に、ナイトライド系半導体層であるＡｌＧａＮ層２が形成され、ＡｌＧａＮ層２上に、２つのオーミック電極３が形成され、その一方がソース電極となり、他方がドレイン電極となる。ＡｌＧａＮ層２上には表面保護膜であるアニール保護膜４が形成され、アニール保護膜４の一部にＡｌＧａＮ層２に達する開口部が形成され、該開口部を通してＡｌＧａＮ層２に接するＴ字型ゲート電極であるゲート電極６が自己整合的に形成されている。ゲート電極の自己整合的形成については後述する。
【００１５】
上述のように、電界効果トランジスタ（ＦＥＴ）の高速化のため、ゲート長を短縮し、それによるゲート抵抗の増加を抑制するためにＴ字型ゲート構造をとった場合に、ゲート下層部（Ｔ字型断面形状の縦棒の部分）は幅が狭く、高さが高く、上層部（Ｔ字型断面形状の横棒の部分）は厚さが厚い構造が望まれ、それによって、ゲートは不安定な断面形状のものとなり、機械的にも弱いものとなり、この構造の歩留まりが低下するのであるが、図１に示したＦＥＴ構造においては、ゲート電極６の下層部はアニール保護膜４の開口部によって保持されているので、ゲートの安定性と機械的強度とが確保され、その結果として、ＦＥＴ構造の歩留まりの低下を防ぐことができる。これが本発明の効果である。
【００１６】
図１に示したＴ字型ゲート構造ナイトライド系電界効果トランジスタの作製プロセスを図２に示す。
【００１７】
まず、基板であるＧａＮ系半導体基板１上に、ナイトライド系半導体層であるＡｌＧａＮ層２を形成し、ＡｌＧａＮ層２上に２つのオーミック電極３を、例えばリフトオフ法によって、形成して図２の（ａ）の状態とする。オーミック電極３の一方がソース電極となり、他方がドレイン電極となる。
【００１８】
つぎに、ＡｌＧａＮ層２上に、オーミック電極３上も含めて、表面保護膜であるアニール保護膜４を形成し、図２の（ｂ）の状態とする。
【００１９】
つぎに、オーミック電極３上面のアニール保護膜４の一部を、レジストをマスクとするエッチングによって除去して、図２の（ｃ）の状態とする。
【００２０】
つぎに、アニール保護膜４上に、オーミック電極３上も含めて、レジスト５を塗布し、ゲート電極６を形成したい位置のレジスト５を除去してレジスト開口部を形成し、レジスト開口部におけるアニール保護膜４を、エッチングによって除去して、図２の（ｄ）の状態とする。
【００２１】
つぎに、レジスト５上に、レジスト開口部を含めて、ゲート電極材料を堆積し、別のレジストをマスクとするエッチングによって、ゲート電極６を形成したい位置以外のゲート電極材料を除去した後、そのエッチングに用いたレジストおよびレジスト５を除去して、図２の（ｅ）の状態、すなわち、図１に示したＴ字型ゲート構造ナイトライド系電界効果トランジスタが完成した状態とする。
【００２２】
ゲート電極６は、アニール保護膜４が除去されているＡｌＧａＮ層２の部位においてのみ、自已整合的に形成され、その部位においてＡｌＧａＮ層２に接している。この場合に、自已整合的にゲート電極を形成するとは、ゲート電極形成用開口部を、レジストをマスクとするエッチングで形成した後、そのレジストを残したままゲート電極材料を堆積し、その電極材料上にレジストパターンを形成し、そのレジストパターンをマスクとしてゲート電極材料をエッチングし、最後に上層と下層のレジストを除去する、というプロセスを意味する。
【００２３】
アニール保護膜４は、上記特許文献１に記載されているように、アニール工程におけるチャネル中のキャリアの減少を防ぐ役割を果たすとともに、ゲート電極６の安定性と機械的強度とを保つ役割を果たす。ここに、アニール工程とは、オーミック電極蒸着後、界面反応により、電気的特性を良くするためのアニール工程を意味する。
【００２４】
（実施の形態例）
サファイア（０００１）基板上に、有機金属化合物気相成長法（ＭＯＣＶＤ）で、アンドープＧａＮ層（厚さ２μｍ、ＧａＮ系半導体基板１に該当）、Ａｌ０．２５Ｇａ０．７５Ｎバリア層（厚さ２０ｎｍ、ＡｌＧａＮ層２に該当）から成るエピタキシャル構造を成長した。アンドープＧａＮ層とＡｌ０．２５Ｇａ０．７５Ｎバリア層との界面にはチャネル層が形成されている。
【００２５】
つぎに、メサエッチング（後述）と、Ａｌ０．２５Ｇａ０．７５Ｎバリア層上でのオーミック電極（オーミック電極３に該当、材質はＴｉ/Ａｌ）の形成とを行って図２の（ａ）の状態とした後、表面保護膜としてＳｉＮ膜（アニール保護膜４に該当）をＣＶＤ法により形成して、図２の（ｂ）の状態とした。なお、ＳｉＮ膜の厚さが厚いと（ゲート−チャネル間に空気よりも誘電率の大きいＳｉＮが多く挿入されるので）寄生容量が増加し、高周波特性が劣化するため、ゲ−ト電極の機械的強度と高周波特性とは、ゲート電極の機械的強度を高くするためにＳｉＮ膜を厚くすると寄生容量が増して高周波特性が劣化するというトレードオフの関係にある。本実施の形態例では、この関係を勘案して、ＳｉＮ膜の厚さを数十ｎｍとした。上記のメサエッチングは、デバイスの外周部の不要な部分（例えば、隣のＦＥＴとの間）を取り去るエッチングのことで、図１の範囲外で行われる。
【００２６】
つぎに、オーミック電極上のＳｉＮ膜の一部を、レジストをマスクとするドライエッチングによって除去した後、そのレジストも除去して図２の（ｃ）の状態とする。
【００２７】
つぎに、レジスト（レジスト５に該当）をエッチングマスクとして、ＳｉＮ膜にゲート開口ウェットエッチングを行って、図２の（ｄ）の状態とした後、ゲート下層部（Ｔ字型断面形状の縦棒の部分）の高さの異なるＴ字型ゲート電極（ゲート電極６に該当、材質はＮｉ/Ａｕ、下層部の高さは１００ｎｍ、５０ｎｍ、５０ｎｍオーバーエッチの３種類）を、バリア層上に、自己整合的に形成して、図２の（ｅ）の状態とした。下層部の高さは、５０ｎｍオーバーエッチの場合に５０ｎｍよりも低い。
【００２８】
このようにして作製したＦＥＴの高周波特性（遮断周波数ｆＴとゲート長Ｌｇとの関係）の測定結果を図３に示す。図中、下層部の高さとして、１００ｎｍ、５０ｎｍ、５０ｎｍオーバーエッチは、それぞれ、「１００  ｎｍ，  ｎｏｒｍａｌ」、「５０  ｎｍ，  ｎｏｒｍａｌ」、「５０  ｎｍ，  ｏｖｅｒ  ｅｔｃｈｅｄ」で表されている。この場合は、ＳｉＮ膜の厚さが変わらないので、下層部の高さが高いほど、寄生容量は小さくなり、高周波特性が良好となっている。
【００２９】
本実施の形態例においては、ゲート長Ｌｇが約０．１μｍまで短く、ゲート下層部が１００ｎｍまで高くても、機械的強度が確保されたゲ−ト電極が形成され、良好な高周波特性が確認できた。このようにして、本発明の有効性が示された。
【００３０】
なお、上記の説明においては、基板としてＧａＮ系半導体基板１を用いた場合について説明を行ったが、基板の材料としては、ＧａＮを含めて、一般に、サファイア、ＳｉＣ、Ｓｉ等を用いてもよい。
【００３１】
以上の説明から明らかなように、本発明の実施により、機械的強度に優れた微細Ｔ字型ゲート構造を実規でき、良好な高周波特性を有するＦＥＴを高歩留まりで製造することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係るＴ字型ゲート構造電界効果トランジスタを説明する断面図である。
【図２】本発明に係るＴ字型ゲート構造電界効果トランジスタの製造方法を説明する工程図である。
【図３】本発明に係る電界効果トランジスタにおける、遮断周波数（ｆＴ）のゲート長（Ｌｇ）依存性を示す図である。
【符号の説明】
【００３３】
１：ＧａＮ系半導体基板、２：ＡｌＧａＮ層、３：オーミック電極、４：アニール保護膜、５：レジスト、６：ゲート電極。
【図１】
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【図２】
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【図３】
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