(57)【要約】【課題】小さな出力電圧変動にもすばやく応答可能で、かつ低電力消費の定電圧回路および該定電圧回路を内蔵した電子機器を提供すること。【解決手段】入力電圧Ｖｄｄと出力電圧Ｖｏ間に接続された出力トランジスタＭ１と、基準電圧Ｖｒｅｆと出力電圧Ｖｏを分圧した電圧を入力し差を増幅して出力する誤差増幅回路１１とを有し、誤差増幅回路１１の出力によって出力トランジスタＭ１を制御する定電圧回路で、出力電圧Ｖｏの変化を検出する出力電圧変動検出回路１２と、誤差増幅回路１１のバイアス電流を増加させるバイアス電流増加回路１３を備える。出力電圧Ｖｏの変動中は出力電圧変動検出回路１２の出力によってバイアス電流増加回路１３を作動させ誤差増幅回路１１のバイアス電流を増加させ高速化可能にした。出力電圧変動検出回路１２としては、上昇時に有用なコンパレータ２１あるいは下降時に有用なコンパレータ２２のいずれかでもよいし、両方備えていてもよい。【選択図】図５
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【特許請求の範囲】
【請求項１】
入力電圧を加える入力端子と出力電圧を出力する出力端子間に接続された出力トランジスタと、基準電圧と前記出力電圧を分圧した電圧とを入力し、それらの電圧の差を増幅して出力する誤差増幅回路とを有し、前記誤差増幅回路の出力によって前記出力トランジスタを制御して定電圧の出力電圧を発生する定電圧回路であって、
前記出力電圧の変化を検出する出力電圧変動検出回路と、
前記誤差増幅回路のバイアス電流を増加させるバイアス電流増加回路をさらに備え、
前記出力電圧の変動中は、前記出力電圧変動検出回路の出力によって、前記バイアス電流増加回路を作動させ、前記誤差増幅回路のバイアス電流を増加させるようにしたことを特徴とする定電圧回路。
【請求項２】
請求項１記載の定電圧回路において、
前記出力電圧変動検出回路は、前記出力電圧が上昇中に、前記バイアス電流増加回路を作動させるようにしたことを特徴とする定電圧回路。
【請求項３】
請求項１記載の定電圧回路において、
前記出力電圧変動検出回路は、前記出力電圧が下降中に、前記バイアス電流増加回路を作動させるようにしたことを特徴とする定電圧回路。
【請求項４】
請求項１記載の定電圧回路において、
前記出力電圧変動検出回路は、前記出力電圧の上昇中および下降中に、前記バイアス電流増加回路を作動させるようにしたことを特徴とする定電圧回路。
【請求項５】
請求項１から４のいずれかに記載の定電圧回路において、
前記出力電圧変動検出回路は、前記出力電圧の交流分を検出するようにしたことを特徴とする定電圧回路。
【請求項６】
請求項５に記載の定電圧回路において、
前記出力電圧変動検出回路は、前記出力電圧と接地電位間にコンデンサと１つ以上の抵抗を直列接続し、
前記抵抗の両端の電圧を入力としたコンパレータを備え、
該コンパレータの出力により前記バイアス電流増加回路を作動するようにしたことを特徴とする定電圧回路。
【請求項７】
請求項６に記載の定電圧回路において、
前記出力電圧が上昇中に前記バイアス電流増加回路を作動させる第１コンパレータと、
前記出力電圧が下降中に前記バイアス電流増加回路を作動させる第２コンパレータを備えたことを特徴とする定電圧回路。
【請求項８】
請求項６または７に記載の定電圧回路において、
前記コンパレータの入力にオフセット電圧を持たせたことを特徴とする定電圧回路。
【請求項９】
請求項６から８のいずれかに記載の定電圧回路において、
前記コンパレータの入力にヒステリシス電圧を持たせたことを特徴とする定電圧回路。
【請求項１０】
請求項１から９のいずれかに記載された定電圧回路を内蔵したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧回路技術に係り、特に出力電圧応答特性に優れた定電圧回路および該定電圧回路を内蔵した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話、モバイルコンピュータ、デジタルカメラ、携帯音楽機器など電池動作による携帯用の電子機器が広く普及してきている。これらの携帯用の電子機器は電池寿命を延ばして使い勝手を向上させること、また、環境上の配慮からも消費電流の削減（省電力化）が強く求められている。省電力化は電源回路においても例外ではない。
【０００３】
電源回路を省電力化すると、一般に電源の応答速度が低下し、電源の立ち上がりが遅くなったり、電源変動や負荷変動による出力電圧の変動が大きくなったりする。逆に、これらの応答速度や立ち上がり速度などの特性を改善しようとすると、電源回路の消費電流が増加してしまう。
【０００４】
そこで、必要なときだけ、電源回路の消費電流を増やして応答特性を改善し、出力電圧が安定しているときには消費電流を少なくする方法が従来から提案されている。
【０００５】
図７は、特開２００４−１６４４１１号公報（特許文献１）の図２に開示されている定電圧回路の例である。
【０００６】
同図に示すように、定電圧回路は、基準電圧回路３１、誤差増幅回路３２、電流加算回路３３、出力トランジスタＭ１、および抵抗Ｒ１とＲ２で構成されている。さらに、定電圧回路には入力電圧ＶＥが印加されている。
【０００７】
出力トランジスタＭ１はＰＭＯＳトランジスタで構成されており、入力電圧ＶＥと出力端子Ｖｏの間に接続されている。
【０００８】
出力電圧Ｖｏは抵抗Ｒ１とＲ２で分圧され、分圧された電圧Ｖｆｂは誤差増幅回路３２の非反転入力であるＮＭＯＳトランジスタＭ１４のゲートに接続されている。
【０００９】
誤差増幅回路３２は、ＭＯＳトランジスタＭ１１〜Ｍ１５で構成された差動増幅回路である。ＮＭＯＳトランジスタＭ１３のゲートは反転入力、ＮＭＯＳトランジスタＭ１４のゲートは非反転入力になっている。
【００１０】
ＰＭＯＳトランジスタＭ１１とＭ１２はカレントミラー回路を構成しており、差動増幅回路の負荷となっている。ＮＭＯＳトランジスタＭ１５のゲートにはバイアス電圧Ｖｂが印加されており、定電流のバイアス電流を差動増幅回路に供給している。
【００１１】
誤差増幅回路３２の反転入力には基準電圧回路３１の出力電圧Ｖrefが印加されて、非反転入力には前記したように出力電圧Ｖｏを分圧した電圧Ｖｆｂが印加されており、出力は出力トランジスタＭ１のゲートに接続されているので、誤差増幅回路３２は電圧Ｖｆｂが基準電圧Ｖrefに等しくなるように出力トランジスタＭ１を制御する。
【００１２】
電流加算回路３３は、ＮＭＯＳトランジスタＭ１６〜Ｍ１８、インバータ３４、バイアス電源Ｖｂ、抵抗Ｒ３〜Ｒ５で構成されている。抵抗Ｒ３とＲ４は直列接続されており、出力端子Ｖｏと接地電位間に接続されているので、抵抗Ｒ３とＲ４の交点の電圧Ｖ１は出力電圧Ｖｏに比例した電圧になっている。
【００１３】
ＮＭＯＳトランジスタＭ１７のソースは接地（ＧＮＤ）され、ＮＭＯＳトランジスタＭ１７のドレインは抵抗Ｒ５を介して入力電圧ＶＥに接続され、ＮＭＯＳトランジスタＭ１７のゲートには抵抗Ｒ３とＲ４の交点の電圧Ｖ１が印加されている。
【００１４】
インバータ３４の入力はＮＭＯＳトランジスタＭ１７のドレインに接続され、インバータ３４の出力はＮＭＯＳトランジスタＭ１８のゲートに接続されている。
【００１５】
ＭＯＳトランジスタＭ１８のドレインは差動増幅回路の入力トランジスタＭ１３とＭ１４の共通ソースに接続され、ＭＯＳトランジスタＭ１８のソースはＮＭＯＳトランジスタＭ１６のドレインに接続されている。
【００１６】
ＮＭＯＳトランジスタＭ１６のソースは接地（ＧＮＤ）され、ＮＭＯＳトランジスタＭ１６のゲートにはバイアス電圧Ｖｂが印加されているので、ＮＭＯＳトランジスタＭ１６のドレイン電流は定電流源になっている。
【００１７】
出力電圧Ｖｏが定格出力電圧の場合は、抵抗Ｒ３とＲ４の交点の電圧Ｖ１はＮＭＯＳトランジスタＭ１７の閾値電圧より少し低い電圧になるように、抵抗Ｒ３とＲ４の抵抗値を設定しておく。
【００１８】
この状態では、ＮＭＯＳトランジスタＭ１７はオフしているのでＮＭＯＳトランジスタＭ１７のドレイン電圧はハイレベルとなり、インバータ３４はローレベルを出力する。
【００１９】
その結果、ＮＭＯＳトランジスタＭ１８はオフするので、ＮＭＯＳトランジスタＭ１６で構成されている定電流源は誤差増幅回路３２には印加されない。
【００２０】
しかし、何らかの原因で出力電圧Ｖｏが上昇して、電圧Ｖ１がＮＭＯＳトランジスタＭ１７の閾値電圧を超えると、ＮＭＯＳトランジスタＭ１７はオンとなるので、ＮＭＯＳトランジスタＭ１７のドレイン電圧はローレベルとなり、インバータ３４はハイレベルを出力する。その結果、ＮＭＯＳトランジスタＭ１８はオンするので、ＮＭＯＳトランジスタＭ１６で構成されている定電流源がバイアス電流として、誤差増幅回路３２に加算される。
【００２１】
誤差増幅回路３２のバイアス電流が増加すると、誤差増幅回路３２の動作スピードが速くなるので、出力電圧Ｖｏの上昇をすばやく元の定格出力電圧に戻すことができる。
【００２２】
【特許文献１】特開２００４−１６４４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記従来技術は、出力電圧Ｖｏのオーバーシュートにしか対応できず、定電圧回路の立ち上がり時間を短くすることや、負荷電流が突然増加したり、入力電圧が突然低下したりした場合に発生する出力電圧Ｖｏのアンダーシュートには対応できない、という問題を有している。
【００２４】
また、抵抗Ｒ３とＲ４の交点の電圧Ｖ１は正確にＮＭＯＳトランジスタＭ１７の閾値より僅かに低い電圧に設定しなければならない。一般にＭＯＳトランジスタの閾値は製造プロセスによりばらつく。そのことを考慮すると、抵抗Ｒ３とＲ４の少なくともどちらか一方はトリミングによる調整が必要になるので、チップ面積の増加とコストアップは避けられない、という問題を有している。
【００２５】
さらに、トリミングにより電圧Ｖ１をＮＭＯＳトランジスタＭ１７の閾値より少し低い電圧に調整しても、ＭＯＳトランジスタの閾値は温度特性を持つため、温度特性を考慮すると、常温時の電圧Ｖ１はＮＭＯＳトランジスタＭ１７の閾値よりかなり低い電圧としなければならないので、常温時にはかなり大きなオーバーシュート電圧にしか対応できない、という問題を有している。
【００２６】
さらに、抵抗Ｒ３とＲ４には常に電流が流れているので省電力の妨げになる、などの問題を有している。
【００２７】
本発明は、上述した実情を考慮してなされたものであって、上述した問題点を解消し、小さな出力電圧変動にもすばやく応答可能で、かつ低電力消費の定電圧回路および該定電圧回路を内蔵した電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明は、上記の課題を解決するために、次のような構成を有している。以下、請求項毎の構成とそれによる効果を述べる。
【００２９】
ａ）請求項１では、入力電圧を加える入力端子と出力電圧を出力する出力端子間に接続された出力トランジスタと、基準電圧と前記出力電圧を分圧した電圧とを入力し、それらの電圧の差を増幅して出力する誤差増幅回路とを有し、前記誤差増幅回路の出力によって前記出力トランジスタを制御して定電圧の出力電圧を発生する定電圧回路であって、前記出力電圧の変化を検出する出力電圧変動検出回路と、前記誤差増幅回路のバイアス電流を増加させるバイアス電流増加回路をさらに備え、前記出力電圧の変動中は、前記出力電圧変動検出回路の出力によって、前記バイアス電流増加回路を作動させ、前記誤差増幅回路のバイアス電流を増加させるようにしたので、小さな出力電圧変動にもすばやい応答が可能となった。
【００３０】
請求項２記載の発明では、前記出力電圧変動検出回路は、前記出力電圧が上昇中に、前記バイアス電流増加回路を作動させるようにしたものであり、請求項３記載の発明では、前記出力電圧変動検出回路は、前記出力電圧が下降中に、前記バイアス電流増加回路を作動させるようにしたものである。どちらの方式を選択するかは定電圧回路の特性によって決めればよい。
【００３１】
請求項４記載の発明では、前記出力電圧変動検出回路は前記出力電圧が上昇中および下降中に、前記バイアス電流増加回路を作動させるようにしたので、どのような定電圧回路に対しても応答速度を上げることができる。
【００３２】
請求項５記載の発明では、前記出力電圧変動検出回路は、前記出力電圧の交流分を検出するようにしたので、出力電圧を検出する抵抗に常時流れていた電流を無くすことが可能となり、省電力化が図れる。
【００３３】
請求項６記載の発明では、前記出力電圧変動検出回路は、前記出力電圧と接地電位間にコンデンサと１つ以上の抵抗を直列接続し、前記抵抗の両端の電圧を入力としたコンパレータを備え、該コンパレータの出力により前記バイアス電流増加回路を作動するようにしたので、出力電圧の小さな変動でもバイアス電流の増加に対応でき、応答速度を早くすることが可能となった。
【００３４】
請求項７記載の発明では、前記出力電圧が上昇中に前記バイアス電流増加回路を作動させる第１コンパレータと、前記出力電圧が下降中に前記バイアス電流増加回路を作動させる第２コンパレータを備えるようにしたので、出力電圧の上昇および下降の両方向の小さな変動でもバイアス電流の増加に対応でき、応答速度を早くすることが可能となった。
【００３５】
請求項８記載の発明では、前記コンパレータの入力にオフセット電圧を持たせたので、出力電圧が安定している場合は確実にバイアス電流を小さくすることができるようになった。
【００３６】
請求項９記載の発明では、前記コンパレータの入力にヒステリシス電圧を持たせたので、安定な動作が可能となった。
【００３７】
請求項１０記載の発明では、請求項１から９のいずれかに記載された定電圧回路を内蔵したことにより、これらの各請求項記載の発明が奏する効果を有する定電圧回路を内蔵した電子機器を実現できる。
【発明の効果】
【００３８】
本発明によれば、出力電圧の変動を、コンデンサを介して抵抗の電圧降下とし、その電圧をコンパレータで検出するようにしたので、小さな出力電圧変動でも誤差増幅回路のバイアス電流を増加させることができるようになった。
【００３９】
また、従来例のように常時抵抗に電流が流れることもなく、省電力化が図れるようになった。
【００４０】
さらに、コンパレータを２つ設けて、出力電圧の上昇および下降の両方向の期間において誤差増幅回路のバイアス電流を増加させることができるので、上昇、下降共に応答速度を上げることができるようになった。
【００４１】
さらに、コンパレータの入力にオフセット電圧を持たせたので、出力電圧が安定している場合は確実にバイアス電流を小さくすることができるようになった。さらに、コンパレータの入力にヒステリシス電圧を設けたので、安定した動作が可能となった。
【００４２】
また、本発明に係る定電圧回路を電子機器に組み込むことにより、上述した効果を有する定電圧回路を内蔵した電子機器が得られる。
【発明を実施するための最良の形態】
【００４３】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１の実施例に係る定電圧回路の構成図である。
【００４４】
本実施例に係る定電圧回路は、同図に示すように、基準電圧Ｖref、誤差増幅回路１１、出力トランジスタＭ１、バイアス電流源Ｉ１、抵抗Ｒ１とＲ２、出力電圧変動検出回路１２、バイアス電流増加回路１３で構成されている。
【００４５】
さらに、誤差増幅回路１１の反転入力には基準電圧Ｖrefが印加され、非反転入力には出力電圧Ｖｏを抵抗Ｒ１とＲ２で分圧した電圧Ｖｆｂが印加されている。また、誤差増幅回路１１の出力は出力トランジスタＭ１のゲートに接続されている。さらに、誤差増幅回路１１のバイアス電流は通常は電流源Ｉ１により供給されている。
【００４６】
本例では出力トランジスタＭ１はＰＭＯＳトランジスタで構成されている。出力トランジスタＭ１のソースは電源Ｖｄｄに、ドレインは出力端子Ｖｏに接続されている。
【００４７】
出力電圧変動検出回路１２は、コンパレータ２１と、コンデンサＣ１と、抵抗Ｒ３およびＲ４で構成されている。
【００４８】
コンデンサＣ１と抵抗Ｒ３およびＲ４は直列に接続され、かつ出力端子Ｖｏと接地電位（ＧＮＤ）間に接続されている。
【００４９】
抵抗Ｒ３の両端子のうち、出力端子Ｖｏ側がコンパレータ２１の非反転入力に接続され、接地電位（ＧＮＤ）側が反転入力に接続されている。コンパレータ２１の出力は後述するバイアス電流増加回路１３のＮＭＯＳトランジスタＭ２のゲートに接続されている。
【００５０】
バイアス電流増加回路１３は、ＮＭＯＳトランジスタＭ２と電流源Ｉ２で構成されている。ＮＭＯＳトランジスタＭ２は前記コンパレータ２１の出力によりオン／オフ制御される。電流源Ｉ２は誤差増幅回路１１のバイアス電流源である。
【００５１】
この電流源Ｉ２のバイアス電流値は前記バイアス電流源Ｉ１の電流値より遥かに大きい電流値である。ＮＭＯＳトランジスタＭ２がオンのとき、電流源Ｉ２は誤差増幅回路１１のバイアス電流源となり、バイアス電流源Ｉ１にプラスされる。ＮＭＯＳトランジスタＭ２がオフすると、電流源Ｉ２は誤差増幅回路１１から切り離され、誤差増幅回路１１のバイアス電流源はＩ１だけである。  
【００５２】
図２は、本発明の第１の実施例における、出力電圧Ｖｏとコンパレータ２１(CMP1)の出力、および誤差増幅回路１１のバイアス電流の関係を示したタイミングチャートである。
【００５３】
次に、図２を参照しながら、第１の実施例における定電圧回路の回路動作を説明する。
電源Ｖｄｄが印加されるか、または、図示しないイネーブル信号により定電圧回路の動作が開始すると、出力電圧Ｖｏは接地電位から定格出力電圧に向かって上昇を始める。すると、コンデンサＣ１には充電電流が流れるため、抵抗Ｒ３の両端には電圧降下が発生する。このとき抵抗Ｒ３の両端の電圧は、出力端子Ｖｏ側の電位が接地電位側より高くなる。このため、コンパレータ２１の出力は図２のCMP1出力に示すようにハイレベルとなる。
【００５４】
コンパレータ２１の出力がハイレベルになると、バイアス電流増加回路１３のＮＭＯＳトランジスタＭ２がオンするので、誤差増幅回路１１にバイアス電流源Ｉ２が接続される。この結果、誤差増幅回路１１のバイアス電流は電流源Ｉ１＋電流源Ｉ２と大きく増加するので、出力電圧Ｖｏの立ち上がりを高速にすることができるようになる。
【００５５】
出力電圧Ｖｏが定格出力電圧に到達して安定すると、コンデンサＣ１への充電電流がなくなるので、抵抗Ｒ３の電圧降下は０Ｖとなる。このためコンパレータ２１の出力はローレベルとなる。
【００５６】
コンパレータ２１の出力がローレベルになると、ＮＭＯＳトランジスタＭ２がオフとなるので、バイアス電流源Ｉ２が誤差増幅回路１１から切り離される。この結果、誤差増幅回路１１のバイアス電流は電流源Ｉ１だけになり、消費電流を極めて小さくすることができる。
【００５７】
出力電圧Ｖｏが定格出力電圧であっても、電源電圧Ｖｄｄが上昇したり、負荷電流が減少したりして出力電圧Ｖｏが上昇すると、コンデンサＣ１に充電電流が流れ、前記したように誤差増幅回路１１のバイアス電流として電流源Ｉ１によるバイアス電流に電流源Ｉ２によるバイアス電流がプラスされ、全体のバイアス電流が大きく増加するのですばやく元の定格出力電圧に戻すことができる。
【００５８】
なお、この定電圧回路では、出力電圧Ｖｏが下降中は、コンデンサＣ１には放電電流が流れるため、コンパレータ２１の出力はローレベルのままなので、誤差増幅回路１１のバイアス電流を増加させることはできない。
【００５９】
図３は、本発明の第２の実施例を示す定電圧回路の構成図である。
図３の本発明の第２の実施例が前述の図１の第１の実施例と異なる点は、コンパレータ２１がコンパレータ２２に置き換わり、コンパレータ２２の反転入力が抵抗Ｒ３の出力端子Ｖｏ側に接続され、非反転入力が抵抗Ｒ３の接地電位（ＧＮＤ）側に接続された点にある。
【００６０】
また、バイアス電流増加回路１３では、ＮＭＯＳトランジスタＭ２の代わりにＮＭＯＳトランジスタＭ３が使われる。その他は図１の第１の実施例と同じである。
【００６１】
図４は、第２の実施例における、出力電圧Ｖｏとコンパレータ２２(CMP2)の出力、および誤差増幅回路１１のバイアス電流の関係を示したタイミングチャートである。
【００６２】
この定電圧回路では、出力電圧Ｖｏが下降している間だけコンパレータ２２がハイレベルを出力して、ＮＭＯＳトランジスタＭ３をオンにし、誤差増幅回路１１のバイアス電流として、電流源Ｉ１によるバイアス電流に電流源Ｉ２によるバイアス電流がプラスされ、全体のバイアス電流が大きく増加するのですばやく元の定格出力電圧に戻すことができる。
【００６３】
すなわち、電源電圧Ｖｄｄが低下したり、負荷電流が増加したりして出力電圧Ｖｏが下降したときに発生するコンデンサＣ１の放電電流による抵抗Ｒ３の電圧降下を検出して、誤差増幅回路１１のバイアス電流を増加させ（Ｉ１＋Ｉ２）、すばやく元の定格出力電圧に戻すことができる。
【００６４】
なお、この回路では、出力電圧Ｖｏが上昇中は、コンパレータ２２の出力はローレベルのままなので、誤差増幅回路１１のバイアス電流を増加させることはできない。
【００６５】
図５は、本発明の第３の実施例に係る定電圧回路の構成図である。
本実施例は、第１の実施例と第２の実施例の構成を組み合わせたものであり、出力電圧Ｖｏが上昇している間および下降している間の両方の場合に誤差増幅回路１１のバイアス電流を増加させ、高速応答できるようにしたものである。
【００６６】
本実施例に係る図５の定電圧回路が第１の実施例における定電圧回路（図１）と異なる点は、コンパレータ２２が追加になり、コンパレータ２２の反転入力が抵抗Ｒ３の出力端子Ｖｏ側に接続され、非反転入力が抵抗Ｒ３の接地電位側に接続された点と、バイアス電流増加回路１３のＮＭＯＳトランジスタＭ２にＮＭＯＳトランジスタＭ３が並列に追加接続された点である。
【００６７】
ＮＭＯＳトランジスタＭ３のゲートはコンパレータ２２の出力が接続されている。
【００６８】
図６は、第３の実施例における、出力電圧Ｖｏとコンパレータ２１(CMP1)と２２(CMP2)の出力、および誤差増幅回路１１のバイアス電流の関係を示したタイミングチャートである。
【００６９】
本実施例によれば、出力電圧Ｖｏが上昇中はコンパレータ２１(CMP1)の出力がハイレベルとなり、ＮＭＯＳトランジスタＭ２をオンにし、出力電圧Ｖｏが下降中はコンパレータ２２(CMP2)の出力がハイレベルとなり、ＮＭＯＳトランジスタＭ３をオンにするので、出力電圧Ｖｏの変動中（上昇中および下降中）は誤差増幅回路１１のバイアス電流として電流源Ｉ１によるバイアス電流に電流源Ｉ２によるバイアス電流がプラスされ、全体のバイアス電流が大きく増加（Ｉ１＋Ｉ２）するので、出力電圧Ｖｏの変動（上昇および下降）に対して高速に応答できるようになる。
【００７０】
なお、上記説明においてコンパレータ２１と２２は通常のコンパレータとして説明したが、これらのコンパレータの非反転入力に僅かにプラスのオフセット電圧を持たせておくことで、出力電圧が定格出力電圧で安定し、抵抗Ｒ３の電圧降下が０Ｖになった場合に確実にコンパレータの出力をローレベルに戻すことができる。
【００７１】
さらに、これらのコンパレータの入力に僅かにヒステリシス電圧を持たせておくことで、微小な出力電圧変動には応答しなくなり、より、安定な動作が可能となる。
【００７２】
もちろんオフセット電圧の値や、ヒステリシスの電圧幅は、出力電圧Ｖｏの許容電圧範囲より小さく設定しておくことは言うまでもない。
【００７３】
また、コンパレータ２１と２２の入力には抵抗Ｒ３の電圧降下を入力したが、これはＲ３に限ることはなく、抵抗Ｒ４の電圧降下を入力してもよく、さらに、コンパレータ２１は抵抗Ｒ３の電圧降下を入力し、コンパレータ２２は抵抗Ｒ４の電圧降下を入力しても構わない。もちろん抵抗とコンパレータの組合せを逆にしてもよい。
【００７４】
以上のように、本発明では、出力電圧Ｖｏの変動を、コンデンサＣ１を介して抵抗Ｒ３または抵抗Ｒ４の電圧降下とし、その電圧をコンパレータ２１と２２で検出するようにしたので、出力電圧Ｖｏの上昇、下降の両方の期間において誤差増幅回路１１のバイアス電流を増加させることができるので、上昇、下降共に応答速度を上げることができる。
【００７５】
また、コンデンサＣ１が抵抗Ｒ３とＲ４に直列に接続されているため、従来例のように常時抵抗に電流が流れることもなく、省電力化が図れる。
【００７６】
なお、上述した各実施例に係る定電圧回路を、携帯電話、モバイルコンピュータ、デジタルカメラ、携帯音楽機器など電池動作による携帯用の電子機器に組み込むことにより、出力電圧の上昇、下降の両方の期間において応答速度が速く、また省電力化が図れる電子機器が得られる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施例を示す定電圧回路図である。
【図２】本発明の第１の実施例の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施例を示す定電圧回路図である。
【図４】本発明の第２の実施例の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施例を示す定電圧回路図である。
【図６】本発明の第３の実施例の動作を説明するためのタイミングチャートである。
【図７】従来技術を説明するための定電圧回路図である。
【符号の説明】
【００７８】
１１：誤差増幅回路
１２：出力電圧変動検出回路
１３：バイアス電流増加回路
２１,２２：コンパレータ
Ｉ１,Ｉ２：バイアス用電流源
Ｖreｆ：基準電圧
Ｍ１：出力トランジスタ
Ｍ２，Ｍ３：ＮＭＯＳトランジスタ
Ｃ１：コンデンサ
Ｒ１〜Ｒ４：抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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