(57)【要約】【課題】  セルプレート線を電源電位（ＶＤＤ）と接地電位（０Ｖ）との中間の電位（１／２ＶＤＤ）に固定して、２本のビット線をそれぞれ電源電位（ＶＤＤ）と接地電位（０Ｖ）とに振幅させる方式の半導体記憶装置では、メモリセルのストレージノードとセルプレート線との間にリセットトランジスタが必要となり、チップサイズが大きくなるという課題があった。【解決手段】  セルプレート線ＣＰを接地電位（０Ｖ）にほぼ等しい電位に固定して、ビット線ＢＬ０〜１を正負電圧に駆動する。【選択図】  図１
2007004839.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタとキャパシタとで構成されたメモリセルを有し、前記トランジスタのゲートにワード線が接続され、前記トランジスタのドレインにビット線が接続され、前記トランジスタのソースに前記キャパシタの第１の電極が接続され、前記キャパシタの第２の電極にセルプレート線が接続され、前記メモリセルを前記ワード線と前記ビット線との交点に配置した半導体記憶装置において、
前記セルプレート線を接地電位にほぼ等しい電位に固定し、前記ビット線を正負電圧で駆動することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記キャパシタを強誘電体キャパシタで構成したことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
ワード線制御信号振幅の最小電位とビット線振幅の最小電位とをほぼ同じ電位にすることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記メモリセル内のトランジスタをＮチャネル型ＭＯＳトランジスタとして、ワード線制御信号振幅の最小電位がビット線振幅の最小電位よりも大きく、かつワード線制御信号振幅の最小電位とビット線振幅の最小電位との差の絶対値が前記メモリセル内のトランジスタの閾値よりも小さいことを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記メモリセル内のトランジスタをＮチャネル型ＭＯＳトランジスタとして、ワード線制御信号振幅の最小電位がビット線振幅の最小電位よりも小さいことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
センスアンプが接続するビット線と前記メモリセルが接続するビット線とを電界効果トランジスタで分離したことを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記電界効果トランジスタをＰチャネル型ＭＯＳトランジスタで構成したことを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
センスアンプが接続するビット線振幅の最小電位と前記メモリセルが接続するビット線振幅の最小電位とが異なることを特徴とする半導体記憶装置。
【請求項９】
請求項２記載の半導体記憶装置において、
ビット線振幅の最小電位と前記セルプレート線の電位との差の絶対値を前記強誘電体キャパシタの抗電圧以上とすることを特徴とする半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、
前記ビット線を正電圧にプリチャージすることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
選択ビット線のみを駆動することを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
前記選択ビット線を第１の振幅で駆動した後に、前記第１の振幅とは異なる第２の振幅で駆動することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記選択ビット線の第１の駆動振幅よりも第２の駆動振幅が大きいことを特徴とする半導体記憶装置。
【請求項１４】
請求項１記載の半導体記憶装置において、
前記ビット線を負電圧にプリチャージすることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、
選択ビット線のみを駆動することを特徴とする半導体記憶装置。
【請求項１６】
請求項１５記載の半導体記憶装置において、
前記選択ビット線を第１の振幅で駆動した後に、前記第１の振幅とは異なる第２の振幅で駆動することを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記選択ビット線の第１の駆動振幅よりも第２の駆動振幅が大きいことを特徴とする半導体記憶装置。
【請求項１８】
請求項１記載の半導体記憶装置において、
前記ビット線の負電圧設定を負電圧源で実施することを特徴とする半導体記憶装置。
【請求項１９】
請求項１記載の半導体記憶装置において、
前記ビット線の負電圧設定をキャパシタカップリングで実施することを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、
前記キャパシタカップリングのためのキャパシタを強誘電体キャパシタで構成したことを特徴とする半導体記憶装置。
【請求項２１】
請求項１記載の半導体記憶装置において、
ビット線振幅の最小電位と前記セルプレート線の電位との差をトランジスタのビルトイン電圧よりも小さくすることを特徴とする半導体記憶装置。
【請求項２２】
請求項１記載の半導体記憶装置において、
前記セルプレート線の電位と“Ｈ”データ書き込み電圧との差と、前記セルプレート線の電位と“Ｌ”データ書き込み電圧との差とが異なることを特徴とする半導体記憶装置。
【請求項２３】
トランジスタと抵抗とで構成されたメモリセルを有し、前記トランジスタのゲートにワード線が接続され、前記トランジスタのドレインにビット線が接続され、前記トランジスタのソースに前記抵抗の第１の電極が接続され、前記抵抗の第２の電極にセルプレート線が接続され、前記メモリセルを前記ワード線と前記ビット線との交点に配置した半導体記憶装置において、
前記セルプレート線を接地電位にほぼ等しい電位に固定し、前記ビット線を正負電圧で駆動することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の書き込み及び読み出し動作とメモリ構成に関するものである。
【背景技術】
【０００２】
最近、携帯端末機器やＩＣカード等の記憶機能を備えた小型かつ高性能の電子機器類の普及に伴い、これに適した低電圧、低消費電力及び高速動作の半導体記憶装置の要望が高まっている。特に、不揮発性メモリの要望が高く、代表的なものとしてフラッシュメモリが挙げられるが、低消費電力性、高速動作性の観点から強誘電体メモリが注目されている。強誘電体メモリは、強誘電体膜を用いたキャパシタの分極方向の相違を利用して不揮発性データを記憶するように構成されているので、データの書き換えには分極方向を反転させるための電界をかけるだけでよいことから、低電圧、低消費電力、高速動作という特徴がある。
【０００３】
図５は従来例のメモリセル部回路図、図６は従来例の動作タイミングチャートである。以下、従来例について、図面を参照しながら説明する（非特許文献１参照）。
【０００４】
図５は、従来の強誘電体メモリの２トランジスタ２キャパシタ型（２Ｔ２Ｃ型）メモリセルアレイの一部と周辺回路を示したもので、ＢＰはビット線プリチャージ信号、ＢＰ２は第２のビット線プリチャージ信号、ＳＡＥはセンスアンプ起動信号、ＷＬ０〜３は第１〜第４のワード線、ＣＰはセルプレート線、ＲＳＴはリセット信号、ＢＬ０〜１は第１及び第２のビット線、５１は第１のメモリセルトランジスタ、５２は第１の強誘電体キャパシタ、５３は第１のリセットトランジスタ、５４は第２のメモリセルトランジスタ、５５は第２の強誘電体キャパシタ、５６は第２のリセットトランジスタであり、第１のメモリセルトランジスタ５１のゲートに第２のワード線ＷＬ１が接続され、ドレインに第１のビット線ＢＬ０が接続され、ソース（ストレージノード）に第１の強誘電体キャパシタ５２の第１の電極が接続され、第１の強誘電体キャパシタ５２の第２の電極にセルプレート線ＣＰが接続され、第１のリセットトランジスタ５３のゲートにリセット信号ＲＳＴが接続され、ドレインに第１のメモリセルトランジスタ５１のソースが接続され、ソースにセルプレート線ＣＰが接続されている。また、第２のメモリセルトランジスタ５４のゲートに第２のワード線ＷＬ１が接続され、ドレインに第２のビット線ＢＬ１が接続され、ソース（ストレージノード）に第２の強誘電体キャパシタ５５の第１の電極が接続され、第２の強誘電体キャパシタ５５の第２の電極にセルプレート線ＣＰが接続され、第２のリセットトランジスタ５６のゲートにリセット信号ＲＳＴが接続され、ドレインに第２のメモリセルトランジスタ５４のソースが接続され、ソースにセルプレート線ＣＰが接続されている。第１及び第２のビット線ＢＬ０〜１は、センスアンプ、ビット線プリチャージ回路などから構成される周辺回路（Peripheral Circuitry）に接続されている。また、セルプレート線ＣＰは、１／２ＶＤＤに固定されている。
【０００５】
次に、上記従来例において第１の強誘電体キャパシタ５２に“Ｈ”データが、第２の強誘電体キャパシタ５５に“Ｌ”データがそれぞれ保持されている場合の読み出し動作と再書き込み動作について説明する。まず、図６のｔ０１のタイミングでＢＰ、ＲＳＴを論理電圧“Ｈ”とし、ＢＰ２、ＷＬ１、ＳＡＥを論理電圧“Ｌ”とする。そのとき、第１及び第２のビット線ＢＬ０〜１、セルプレート線ＣＰ、第１及び第２のメモリセルトランジスタ５１，５４のソースの電位は、１／２ＶＤＤとなる。次に、ｔ０２のタイミングでＢＰ、ＲＳＴを論理電圧“Ｌ”とすると、第１及び第２のビット線ＢＬ０〜１は、フローティング状態となり、第１及び第２のリセットトランジスタ５３，５６がオフする。ｔ０３のタイミングでＢＰ２を論理電圧“Ｈ”とすると、第１及び第２のビット線ＢＬ０〜１が論理電圧“Ｌ”にプリチャージされ、ｔ０４のタイミングでＢＰ２を論理電圧“Ｌ”とした後に、ｔ０５のタイミングでＷＬ１を昇圧電位ＶＰＰにすると、“Ｈ”データが保持されている第１の強誘電体キャパシタ５２から“Ｈ”データが読み出され、第１のビット線ＢＬ０に“Ｈ”データに相当する電位が現れ、また、“Ｌ”データが保持されている第２の強誘電体キャパシタ５５から“Ｌ”データが読み出され、第２のビット線ＢＬ１に“Ｌ”データに相当する電位が現れる。その状態で、ｔ０６のタイミングでＳＡＥを論理電圧“Ｈ”にしてセンスアンプを起動するとＢＬ０は論理電圧“Ｈ”に、ＢＬ１は論理電圧“Ｌ”に増幅される。ｔ０９〜ｔ１２のタイミングで１／２ＶＤＤのセルプレート線ＣＰに対して第１のビット線ＢＬ０に論理電圧“Ｈ”が印加され、＋１／２ＶＤＤの電位が第１の強誘電体キャパシタ５２に印加されて“Ｈ”データが再書き込みされ、第２のビット線ＢＬ１に論理電圧“Ｌ”が印加され、−１／２ＶＤＤの電位が第２の強誘電体キャパシタ５５に印加されて“Ｌ”データが再書き込みされる。次に、ｔ１２のタイミングでＢＰ、ＲＳＴを論理電圧“Ｈ”に、ＳＡＥを論理電圧“Ｌ”とすると、第１及び第２のビット線ＢＬ０〜１は１／２ＶＤＤとなる。最後に、ｔ１３のタイミングでＷＬ１を論理電圧“Ｌ”として読み出しと再書き込み動作が終了する。
【非特許文献１】H.Hirano,et al.,“High Density and Low Power Nonvolatile FeRAM with Non-Driven Plate and Selected Driven Bit-line Scheme",Symposium on VLSI Circuits Digest,pp.446-447,Jun.2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の強誘電体メモリでは、電源投入時にセルプレート線ＣＰを１／２ＶＤＤにするため、このセルプレート線ＣＰに接続される強誘電体キャパシタ５２，５５の第２の電極が１／２ＶＤＤになり、フローティング状態である当該強誘電体キャパシタ５２，５５の第１の電極との間に電位差が生じ、保持されているデータが破壊される。それを防止するために、図５に示すとおりリセットトランジスタ５３，５６が必要となり、チップサイズが大きくなるという課題があった。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体記憶装置は、セルプレート線を接地電位にほぼ等しい電位に固定し、ビット線を正負電圧で駆動することを特徴とする。
【発明の効果】
【０００８】
本発明の半導体記憶装置は、メモリセルのストレージノードとセルプレート線との間にリセットトランジスタがなく、チップサイズを小さくできる。また、高速な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
図１は本発明の第１の実施形態の動作タイミングチャート、図２は本発明の第１の実施形態の構成図である。本発明の第１の実施形態の強誘電体メモリについて、図１及び図２を参照しながら説明する。
【００１０】
図１は、本発明の第１の実施形態の強誘電体メモリの動作タイミングチャートを示したもので、ＢＰは第１のビット線プリチャージ信号、ＳＳＷはシェアードゲート起動信号、ＸＢＰ２は第２のビット線プリチャージ信号、ＷＬ０はワード線、ＳＡＥはセンスアンプ起動信号、ＷＡＰは選択ビット線増幅信号、ＢＬ０〜１は第１及び第２のビット線、ＮＧＶ１は第１の負電位、ＮＧＶ２は第２の負電位である。
【００１１】
図２は、本発明の第１の実施形態の強誘電体メモリの２Ｔ２Ｃ型メモリセルアレイの一部と周辺回路を示したもので、ＢＰは第１のビット線プリチャージ信号、ＳＳＷはシェアードゲート起動信号、ＸＢＰ２は第２のビット線プリチャージ信号、ＳＡＥはセンスアンプ起動信号、ＷＡＰは選択ビット線増幅信号、ＮＧＶ２は第２の負電圧、ＷＬ０〜１は第１及び第２のワード線、ＣＰ０〜１は第１及び第２のセルプレート線、ＢＬ０〜３は第１〜第４のビット線、ＢＬ０Ｓ〜３Ｓは第１〜第４のセンスアンプ部ビット線、２１は第１のトランジスタ、２２は第１の強誘電体キャパシタ、２３は第２のトランジスタ、２４は第２の強誘電体キャパシタであり、第１のトランジスタ２１のゲートに第１のワード線ＷＬ０が接続され、第１のトランジスタ２１のドレインに第１のビット線ＢＬ０が接続され、第１のトランジスタ２１のソース（ストレージノード）に第１の強誘電体キャパシタ２２の第１の電極が接続され、第１の強誘電体キャパシタ２２の第２の電極に第１のセルプレート線ＣＰ０が接続されている。また、第２のトランジスタ２３のゲートに第１のワード線ＷＬ０が接続され、第２のトランジスタ２３のドレインに第２のビット線ＢＬ１が接続され、第２のトランジスタ２３のソース（ストレージノード）に第２の強誘電体キャパシタ２４の第１の電極が接続され、第２の強誘電体キャパシタ２４の第２の電極に第１のセルプレート線ＣＰ０が接続されている。２５〜２Ｄは第３〜第１１のトランジスタ、２Ｅはセンスアンプであり、第３及び第４のトランジスタ２５，２６のゲートに第２のビット線プリチャージ信号ＸＢＰ２が接続され、第３及び第４のトランジスタ２５，２６のソースにＶＤＤが接続され、第３のトランジスタ２５のドレインに第１のビット線ＢＬ０が接続され、第４のトランジスタ２６のドレインに第２のビット線ＢＬ１が接続され、第５及び第６のトランジスタ２７，２８のゲートに第１のビット線プリチャージ信号ＢＰが接続され、第５及び第６のトランジスタ２７，２８のソースに接地電位が接続され、第５のトランジスタ２７のドレインに第１のビット線ＢＬ０が接続され、第６のトランジスタ２８のドレインに第２のビット線ＢＬ１が接続され、第７のトランジスタ２９のゲートに選択ビット線増幅信号ＷＡＰが接続され、第７のトランジスタ２９のソースに第２の負電位ＮＧＶ２が接続され、第７のトランジスタ２９のドレインに第８及び第９のトランジスタ２Ａ，２Ｂのソースが接続され、第８のトランジスタ２Ａのゲートに第２のビット線ＢＬ１が接続され、第８のトランジスタ２Ａのドレインが第１のビット線ＢＬ０に接続され、第９のトランジスタ２Ｂのゲートが第１のビット線ＢＬ０に接続され、第９のトランジスタ２Ｂのドレインが第２のビット線ＢＬ１に接続され、第１０及び第１１のトランジスタ２Ｃ，２Ｄのゲートがシェアードゲート起動信号ＳＳＷに接続され、第１０のトランジスタ２Ｃのドレインが第１のビット線ＢＬ０に接続され、第１０のトランジスタ２Ｃのソースが第１のセンスアンプ部ビット線ＢＬ０Ｓに接続され、第１１のトランジスタ２Ｄのドレインが第２のビット線ＢＬ１に接続され、第１１のトランジスタ２Ｄのソースが第２のセンスアンプ部ビット線ＢＬ１Ｓに接続され、ＷＬ０〜１、ＣＰ０〜１、ＸＢＰ２、ＢＰ、ＮＧＶ２、ＷＡＰ、ＳＳＷ、ＳＡＥは周辺回路に接続され、ＣＰ０〜１は周辺回路内で接地電位に接続されている。
【００１２】
次に、図２において第１の強誘電体キャパシタ２２に“Ｈ”データが、第２の強誘電体キャパシタ２４に“Ｌ”データがそれぞれ保持されている場合の読み出し動作と再書き込み動作について説明する。まず、図１のｔ０１のタイミングでＢＰ、ＳＳＷ、ＸＢＰ２を論理電圧“Ｈ”とし、ＳＡＥ、ＷＡＰを論理電圧“Ｌ”、ＷＬ０をＮＧＶ１とする。そのとき、第１及び第２のビット線ＢＬ０〜１は、第５及び第６のトランジスタ２７，２８がオンしているので、論理電圧“Ｌ”となる。次に、ｔ０２のタイミングでＢＰ、ＳＳＷを論理電圧“Ｌ”とすると、第１及び第２のビット線ＢＬ０〜１並びに第１及び第２のセンスアンプ部ビット線ＢＬ０Ｓ〜１Ｓがフローティング状態となる。更に、ｔ０３のタイミングでＸＢＰ２を論理電圧“Ｌ”とすると、第３及び第４のトランジスタ２５，２６がオンすることにより、第１及び第２のビット線ＢＬ０〜１が論理電圧“Ｈ”にプリチャージされ、ｔ０４のタイミングでＸＢＰ２を論理電圧“Ｈ”とし、第３及び第４のトランジスタ２５，２６をオフした後に、ｔ０５のタイミングで第１のワード線ＷＬ０を昇圧電位ＶＰＰにすると、“Ｈ”データが保持されている第１の強誘電体キャパシタ２２から“Ｈ”データが読み出され、第１のビット線ＢＬ０に“Ｈ”データに相当する電位が現れ、また、“Ｌ”データが保持されている第２の強誘電体キャパシタ２４から“Ｌ”データが読み出され、第２のビット線ＢＬ１に“Ｌ”データに相当する電位が現れる。その状態で、ｔ０６のタイミングでＳＡＥを論理電圧“Ｈ”にしてセンスアンプ２Ｅを起動するとＢＬ０は論理電圧“Ｈ”に、ＢＬ１は論理電圧“Ｌ”（接地電位）にそれぞれ増幅される。ｔ０９のタイミングでＷＡＰを論理電圧“Ｈ”とすると、ＢＬ１は第２の負電位ＮＧＶ２に増幅される。そして、ｔ０９〜ｔ１２のタイミングで接地電位のセルプレート線ＣＰ０〜１に対して第１のビット線ＢＬ０に論理電圧“Ｈ”が印加され、＋ＶＤＤの電位が第１の強誘電体キャパシタ２２に印加されることで“Ｈ”データが再書き込みされ、第２のビット線ＢＬ１に第２の負電位ＮＧＶ２が印加され、−ＮＧＶ２の電位が第２の強誘電体キャパシタ２４に印加されることで“Ｌ”データが再書き込みされる。次に、ｔ１２のタイミングでＢＰ、ＳＳＷを論理電圧“Ｈ”に、ＳＡＥ、ＷＡＰを論理電圧“Ｌ”とすると、第１及び第２のビット線ＢＬ０〜１は論理電圧“Ｌ”となる。最後に、ｔ１３のタイミングで第１のワード線ＷＬ０を論理電圧“Ｌ”として読み出しと再書き込み動作が終了する。
【００１３】
以上のように、本発明の第１の実施形態の強誘電体メモリでは、セルプレート線ＣＰ０〜１を接地電位にほぼ等しい電位に固定して、“Ｈ”データと“Ｌ”データとを同時に書き込む動作により、チップサイズを大きくすることなく高速動作を実現することができる。
【００１４】
なお、ワード線振幅の最小電位ＮＧＶ１とビット線振幅の最小電位ＮＧＶ２とをほぼ同じ電位とすれば、負電位発生回路を１種類とすることができ、回路面積を削減することができる。
【００１５】
また、図２に示したように第１及び第２のトランジスタ（メモリセルトランジスタ）２１，２３としてＮチャネル型ＭＯＳトランジスタを使用し、ワード線振幅の最小電位ＮＧＶ１がビット線振幅の最小電位ＮＧＶ２よりも大きく、かつＮＧＶ１とＮＧＶ２との差の絶対値が第１及び第２のトランジスタ２１，２３の閾値電圧よりも小さくなるようにしてもよい。ＮＧＶ１をＮＧＶ２よりも絶対値を小さくすることで、ＮＧＶ１の消費電力を削減することができる。
【００１６】
第１及び第２のトランジスタ２１，２３としてＮチャネル型ＭＯＳトランジスタを使用し、ワード線振幅の最小電位ＮＧＶ１がビット線振幅の最小電位ＮＧＶ２より小さくなるようにしてもよい。
【００１７】
また、図２に示したように、第１〜第４のセンスアンプ部ビット線ＢＬ０Ｓ〜３Ｓとメモリセルが接続する第１〜第４のビット線ＢＬ０〜３とを第１０及び第１１のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）２Ｃ，２Ｄで分離するのがよい。分離用のトランジスタ２Ｃ，２ＤとしてＰチャネル型ＭＯＳトランジスタを使用することで、負電位を供給する部分をメモリセル部分だけにすることができるため、負電位発生回路の消費電力を抑制することができ、また負電位制御回路の規模を最小限にすることができて、低消費電力化と小チップ化が実現できる。
【００１８】
また、第１〜第４のセンスアンプ部ビット線ＢＬ０Ｓ〜３Ｓの振幅の最小電位を、メモリセルが接続する第１〜第４のビット線ＢＬ０〜３の振幅の最小電位と異なるようにしてもよい。例えば、第１〜第４のセンスアンプ部ビット線ＢＬ０Ｓ〜３Ｓの振幅の最小電位を第１〜第４のビット線ＢＬ０〜３の振幅の最小電位よりも絶対値を小さくする。センスアンプ２Ｅが接続するビット線ＢＬ０Ｓ〜３Ｓの振幅を小さくすることで、センスアンプ２Ｅの消費電力を削減することができ、低消費電力化が可能である。
【００１９】
また、接地電位にほぼ等しいセルプレート線ＣＰ０〜１の電位とビット線振幅の最小電位ＮＧＶ２との差がメモリセル内の強誘電体キャパシタ２２，２４の抗電圧以上としてもよい。これにより、メモリセル内の強誘電体キャパシタ２２，２４に抗電圧以上の電圧を印加して分極反転を実施することができる。
【００２０】
上記のとおり、本実施形態では第１及び第２のビット線ＢＬ０〜１をＶＤＤにプリチャージした。しかも、図１のｔ０５のタイミングでワード線ＷＬ０を昇圧電位ＶＰＰにした後に、ｔ０６のタイミングでセンスアンプ２Ｅを起動することにより、第１及び第２のビット線ＢＬ０〜１の電位をそれぞれＶＤＤ及び０Ｖに増幅する時間を短縮することができた。
【００２１】
また、図１に示したように、第１及び第２のビット線ＢＬ０〜１の電位振幅は、ｔ０６のタイミングでセンスアンプ２Ｅを起動した後に増幅される振幅よりも、ｔ０９のタイミングで選択ビット線増幅信号ＷＡＰを起動した後に増幅される振幅の方が大きい。このように、センスアンプ２Ｅで増幅されるビット線振幅をメモリセルに書き込みするときのビット線振幅よりも小さくすることで、消費電力を削減することができる。
【００２２】
次に、本発明の第２の実施形態の強誘電体メモリについて、図面を参照しながら説明する。図３は本発明の第２の実施形態の動作タイミングチャート、図４は本発明の第２の実施形態の構成図である。
【００２３】
図３は、本発明の第２の実施形態の強誘電体メモリの動作タイミングチャートを示したもので、ＢＰは第１のビット線プリチャージ信号、ＳＳＷはシェアードゲート起動信号、ＢＰ２は第２のビット線プリチャージ信号、ＷＬ０はワード線、ＳＡＥはセンスアンプ起動信号、ＷＡＰは選択ビット線増幅信号、ＢＬ０〜１は第１及び第２のビット線、ＮＧＶ１は第１の負電位、ＮＧＶ２は第２の負電位である。
【００２４】
図４は、本発明の第２の実施形態の強誘電体メモリの２Ｔ２Ｃ型メモリセルアレイの一部と周辺回路を示したものである。本実施形態では、第３及び第４のトランジスタ２５，２６のゲートに第２のビット線プリチャージ信号ＢＰ２が接続され、第３及び第４のトランジスタ２５，２６のソースに第２の負電位ＮＧＶ２が接続され、第３のトランジスタ２５のドレインに第１のビット線ＢＬ０が接続され、第４のトランジスタ２６のドレインに第２のビット線ＢＬ１が接続される。その他の点は図２と同様である。ＷＬ０〜１、ＣＰ０〜１、ＢＰ２、ＢＰ、ＮＧＶ２、ＷＡＰ、ＳＳＷ、ＳＡＥは周辺回路に接続され、ＣＰ０〜１は周辺回路内で接地電位に接続されている。
【００２５】
次に、図４において第１の強誘電体キャパシタ２２に“Ｈ”データが、第２の強誘電体キャパシタ２４に“Ｌ”データがそれぞれ保持されている場合の読み出し動作と再書き込み動作について説明する。まず、図３のｔ０１のタイミングでＢＰ、ＳＳＷを論理電圧“Ｈ”とし、ＢＰ２、ＳＡＥ、ＷＡＰを論理電圧“Ｌ”、ＷＬ０をＮＧＶ１とする。そのとき、第１及び第２のビット線ＢＬ０〜１は、第５及び第６のトランジスタ２７，２８がオンしているので、論理電圧“Ｌ”となる。次に、ｔ０２のタイミングでＢＰ、ＳＳＷを論理電圧“Ｌ”とすると、第１及び第２のビット線ＢＬ０〜１並びに第１及び第２のセンスアンプ部ビット線ＢＬ０Ｓ〜１Ｓがフローティング状態となる。更に、ｔ０３のタイミングでＢＰ２を論理電圧“Ｈ”とすると、第３及び第４のトランジスタ２５，２６がオンすることにより、第１及び第２のビット線ＢＬ０〜１が第２の負電位ＮＧＶ２にプリチャージされ、ｔ０４のタイミングでＢＰ２を論理電圧“Ｌ”とし、第３及び第４のトランジスタ２５，２６をオフした後に、ｔ０５のタイミングで第１のワード線ＷＬ０を昇圧電位ＶＰＰにすると、“Ｈ”データが保持されている第１の強誘電体キャパシタ２２から“Ｈ”データが読み出され、第１のビット線ＢＬ０に“Ｈ”データに相当する電位が現れ、また、“Ｌ”データが保持されている第２の強誘電体キャパシタ２４から“Ｌ”データが読み出され、第２のビット線ＢＬ１に“Ｌ”データに相当する電位が現れる。その状態で、ｔ０６のタイミングでＳＡＥを論理電圧“Ｈ”にしてセンスアンプ２Ｅを起動するとＢＬ０は論理電圧“Ｈ”に、ＢＬ１は論理電圧“Ｌ”（接地電位）にそれぞれ増幅される。ｔ０９のタイミングでＷＡＰを論理電圧“Ｈ”とすると、ＢＬ１は第２の負電位ＮＧＶ２に増幅される。そして、ｔ０９〜ｔ１２のタイミングで接地電位のセルプレート線ＣＰ０〜１に対して第１のビット線ＢＬ０に論理電圧“Ｈ”が印加され、＋ＶＤＤの電位が第１の強誘電体キャパシタ２２に印加されることで“Ｈ”データが再書き込みされ、第２のビット線ＢＬ１に第２の負電位ＮＧＶ２が印加され、−ＮＧＶ２の電位が第２の強誘電体キャパシタ２４に印加されることで“Ｌ”データが再書き込みされる。次に、ｔ１２のタイミングでＢＰ、ＳＳＷを論理電圧“Ｈ”に、ＳＡＥ、ＷＡＰを論理電圧“Ｌ”とすると、第１及び第２のビット線ＢＬ０〜１は論理電圧“Ｌ”となる。最後に、ｔ１３のタイミングで第１のワード線ＷＬ０を論理電圧“Ｌ”として読み出しと再書き込み動作が終了する。
【００２６】
以上のように本発明の第２の実施形態の強誘電体メモリでは、ビット線ＢＬ０〜１を負電位ＮＧＶ２にプリチャージするため、高速・低消費電力でプリチャージすることができるとともに、セルプレート線ＣＰ０〜１を接地電位にほぼ等しい電位に固定して、“Ｈ”データと“Ｌ”データとを同時に書き込む動作により、チップサイズを大きくすることなく高速動作を実現することができる。
【００２７】
なお、上記第１及び第２の実施形態において、接地電位にほぼ等しいセルプレート線ＣＰ０〜１と負電位のビット線との電位差ＮＧＶ２を、トランジスタのビルトイン電圧以下とすればよい。これにより、ほぼ接地電位に等しい電位を持つ基板にビット線から電流が流れることがないため、基板構造はツインウェルにすることができ、プロセスコストを削減することができる。
【００２８】
また、上記第１及び第２の実施形態において、接地電位にほぼ等しいセルプレート線ＣＰ０〜１とＶＤＤにほぼ等しい正電位に増幅される一方のビット線との間の電位差の絶対値と、接地電位にほぼ等しいセルプレート線ＣＰ０〜１と負電位ＮＧＶ２に増幅される他方のビット線との間の電位差の絶対値とを異ならせてもよい。“Ｈ”データと“Ｌ”データを書き込むときの電位差が異なることにより、例えば、“Ｌ”データを“Ｈ”データに書き換えるときの電位が、“Ｈ”データと“Ｌ”データが同じときと比較して小さくなるため、インプリントがかかりにくくなり、インプリント特性を向上することができる。
【００２９】
次に、上記第１及び第２の実施形態の強誘電体メモリに好適に用いられる負電位発生回路を説明する。図７は負電位発生回路の構成図、図８は負電位発生回路の動作タイミングチャートである。
【００３０】
図７において、７１はリングオシレータ、７２はチャージポンプ回路、７３は強誘電体キャパシタ、７４は第１のトランジスタ、７５は第２のトランジスタ、ＶＮＧＶは負電位である。ノードＡはリングオシレータ７１の出力であり、強誘電体キャパシタ７３の第１の電極に接続され、ノードＢは強誘電体キャパシタ７３の第２の電極である。
【００３１】
まず、図８のｔ０１のタイミングでノードＡを０Ｖとすると、ノードＢ、ＶＮＧＶは０Ｖである。次に、ｔ０２のタイミングでノードＡをＶＤＤにすると、ノードＢに一瞬ＶＤＤが発生するが、第１のトランジスタ７４がオンするので、当該第１のトランジスタ７４の閾値Ｖｔ１まである時定数で放電してから第１のトランジスタ７４はオフとなる。このとき、第２のトランジスタ７５のゲートとソースは接続されて等電位なので、第２のトランジスタ７５はオフになっている。次に、ｔ０３のタイミングでノードＡがＶＤＤから０Ｖに下がるとノードＢの電圧は一瞬−ＶＤＤ＋Ｖｔ１まで下がるので、第１のトランジスタ７４はオフとなり、第２のトランジスタ７５はオンとなり、ノードＢが−Ｖｔ２になるまで充電される。これによって、この充電電荷と等量の電荷がＶＮＧＶに注入され、ＶＮＧＶは少し負電位になる。このような動作が繰り返し実施されることにより、ＶＮＧＶが−ＶＤＤ＋Ｖｔ１＋Ｖｔ２に達したところでＶＮＧＶへの電子の供給は止まる。強誘電体キャパシタ７３は、常誘電体キャパシタよりも低面積で容量値が大きいため、小チップ化が可能となる。
【００３２】
なお、以上の説明は２Ｔ２Ｃ型の強誘電体メモリを一例として記載したが、１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）の強誘電体メモリにも当然、適用できる。また、セルプレート線を接地電位にほぼ等しい電位に固定し、ビット線を正負電圧に駆動する方式は、強誘電体メモリ以外の半導体記憶装置で電界効果トランジスタとキャパシタとで構成されたメモリセルを有し、トランジスタのゲートにワード線が接続され、トランジスタのドレインにビット線が接続され、トランジスタのソースにキャパシタの第１の電極が接続され、キャパシタの第２の電極にセルプレート線が接続され、メモリセルをワード線とビット線との交点に配置したものに適用可能である。
【００３３】
最後に、本発明の第３の実施形態の強誘電体メモリについて、図面を参照しながら説明する。図９は本発明の第３の実施形態のメモリセル構成図である。
【００３４】
図９において、ＷＬ０〜３は第１〜第４のワード線、ＢＬ０〜１は第１及び第２のビット線、９１はトランジスタ、９２は抵抗であり、トランジスタ９１のゲートに第２のワード線ＷＬ１が接続され、トランジスタ９１のドレインに第１のビット線ＢＬ０が接続され、トランジスタ９１のソース（ストレージノード）に抵抗９２の第１のノードが接続され、抵抗９２の第２のノードに接地電位ＶＳＳ（０Ｖ）が接続されている。第１及び第２のビット線ＢＬ０〜１は、正負電圧で駆動される。
【００３５】
以上のように、メモリセル内に抵抗９２を有する半導体記憶装置において、一方のノードを接地電位に固定することと、記憶素子として強誘電体キャパシタではなく抵抗９２を使用することで、高速、高信頼性動作を実現することができる。
【産業上の利用可能性】
【００３６】
本発明の半導体記憶装置は、低電圧・高信頼性が要求される分野として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態の動作タイミングチャートである。
【図２】本発明の第１の実施形態の構成図である。
【図３】本発明の第２の実施形態の動作タイミングチャートである。
【図４】本発明の第２の実施形態の構成図である。
【図５】従来例のメモリセル部回路図である。
【図６】従来例の動作タイミングチャートである。
【図７】本発明の負電位発生回路の構成図である。
【図８】本発明の負電位発生回路の動作タイミングチャートである。
【図９】本発明の第３の実施形態のメモリセル構成図である。
【符号の説明】
【００３８】
２１  第１の（メモリセル）トランジスタ
２２  第１の強誘電体キャパシタ
２３  第２の（メモリセル）トランジスタ
２４  第２の強誘電体キャパシタ
２５〜２Ｄ  第３〜第１１のトランジスタ
７１  リングオシレータ
７２  チャージポンプ回路
７３  強誘電体キャパシタ
７４  第１のトランジスタ
７５  第２のトランジスタ
９１  トランジスタ
９２  抵抗
ＢＬ０〜３  第１〜第４のビット線
ＢＬ０Ｓ〜３Ｓ  第１〜第４のセンスアンプ部ビット線
ＢＰ  ビット線プリチャージ信号
ＢＰ２  第２のビット線プリチャージ信号
ＣＰ０〜１  第１及び第２のセルプレート線
ＮＧＶ１〜２  第１及び第２の負電位
ＳＡＥ  センスアンプ起動信号
ＳＳＷ  シェアードゲート起動信号
ＶＮＧＶ  負電位
ＷＡＰ  選択ビット線増幅信号
ＷＬ０〜３  第１〜第４のワード線
ＸＢＰ２  第２のビット線プリチャージ信号
【図１】
2007004839.tif 000003
【図２】
2007004839.tif 000004
【図３】
2007004839.tif 000005
【図４】
2007004839.tif 000006
【図５】
2007004839.tif 000007
【図６】
2007004839.tif 000008
【図７】
2007004839.tif 000009
【図８】
2007004839.tif 000010
【図９】
2007004839.tif 000011