(57)【要約】【課題】ニッケルシリサイド層の電気的特性のばらつきを低減することにより、半導体素子の信頼性および製造歩留まりを向上させる。【解決手段】成膜装置のドライクリーニング処理用のチャンバ２７に備わるウエハステージ２７ａ上に半導体ウエハＳＷを置いた後、還元ガスを供給して半導体ウエハＳＷの主面上をドライクリーニング処理し、続いて１８０℃に維持されたシャワーヘッド２７ｃにより半導体ウエハＳＷを１００から１５０℃の第１の温度で熱処理する。次いで半導体ウエハＳＷをチャンバ２７から熱処理用のチャンバへ真空搬送した後、そのチャンバにおいて１５０から４００℃の第２の温度で半導体ウエハＳＷを熱処理することにより、半導体ウエハＳＷの主面上に残留する生成物を除去する。【選択図】図１４
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【特許請求の範囲】
【請求項１】
自己整合反応によりニッケルシリサイド層を形成する半導体装置の製造方法であって、シリコン上にニッケル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上の前記シリコンの表面をドライクリーニング処理する工程；
（ｃ）前記シャワーヘッドの加熱温度を利用した第１の温度で前記半導体ウエハを熱処理する工程；
（ｄ）前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｅ）前記第２のチャンバにおいて、前記第１の温度よりも高い第２の温度で前記半導体ウエハを熱処理する工程。
【請求項２】
請求項１記載の半導体装置の製造方法おいて、前記第１の温度は１００から１５０℃である。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第２の温度は１５０から４００℃である。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記第２の温度は１６５から３５０℃である。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第２の温度は１８０から２２０℃である。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第２の温度は２００℃である。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第１のチャンバと前記第２のチャンバとの間の前記半導体ウエハの搬送は、真空搬送される。
【請求項８】
自己整合反応によりニッケルシリサイド層を形成する半導体装置の製造方法であって、シリコン上にニッケル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上の前記シリコンの表面をドライクリーニング処理する工程；
（ｃ）前記シャワーヘッドの加熱温度を利用した第１の温度で前記半導体ウエハを熱処理する工程、
ここで、前記シャワーヘッドは１８０℃よりも高い温度に維持される。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記第１の温度は１８０から２２０℃である。
【請求項１０】
請求項８記載の半導体装置の製造方法において、前記第１の温度は２００℃である。
【請求項１１】
自己整合反応によりニッケルシリサイド層を形成する半導体装置の製造方法であって、シリコン上にニッケル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上の前記シリコンの表面をドライクリーニング処理する工程；
（ｃ）前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｄ）前記第２のチャンバにおいて、第２の温度で前記半導体ウエハを熱処理する工程、
ここで、前記工程（ｂ）では、前記半導体ウエハの側面および裏面に前記還元ガスが供給されない。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記第２の温度は１５０から４００℃である。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第２の温度は１６５から３５０℃である。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、前記第２の温度は１８０から２２０℃である。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、前記第２の温度は２００℃である。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記ウエハステージ上に置かれた前記半導体ウエハの周辺部をシーリングにより押さえる工程。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記半導体ウエハを静電チャックにより前記ウエハステージ上に吸着する工程；
（ｂ２）前記半導体ウエハの周辺部を前記半導体ウエハと接触させずにシャドウリングにより覆い、前記ウエハステージの周辺部から不活性ガスを流入させる工程。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記ウエハステージ上に置かれた前記半導体ウエハの周辺部をシーリングにより押さえる工程；
（ｂ２）前記ウエハステージの裏面側から不活性ガスを流入させる工程。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記第１のチャンバと前記第２のチャンバとの間の前記半導体ウエハの搬送は、真空搬送される。
【請求項２０】
請求項１、８または１１記載の半導体装置の製造方法において、前記シリコンは電界効果トランジスタのゲート電極を構成する多結晶シリコンまたはソース・ドレイン拡散領域が形成された前記半導体ウエハを構成する単結晶シリコンである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ニッケルシリサイド層を有する半導体素子の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで例えば０．２μｍ以下のゲート長を有する電界効果トランジスタにおいては、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗のシリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層等を形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
しかし、シリサイド層が形成される下地（例えばゲートを構成する導電膜およびソース・ドレインを構成する半導体領域）の表面に自然酸化膜が存在するとシリサイド層の抵抗が不均一となる。そこで、シリサイド層を形成する際には事前に下地の表面を洗浄して自然酸化膜や不純物を除去している。
【０００４】
例えばサリサイド工程を実行する前に、基板上で実行される事前クリーニング工程において、前記基板上で還元反応を発生させるために、反応性プラズマを用いた反応性プラズマ処理工程を実行するステップを含む技術が日本特開２００２−９３７３９号公報（特許文献１参照）に記載されている。
【特許文献１】特開２００２−９３７３９号公報（段落［０００８］、段落［０００９］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ニッケルシリサイド（ＮｉＳｉ）層は１４から２０μΩ・ｃｍの低抵抗を有し、例えば４００から６００℃の比較的低温によるサリサイド技術により形成することができる。よって、低抵抗でかつ浅い接合の形成が可能となることから、近年、微細化が要求される電界効果トランジスタのソース・ドレインにニッケルシリサイド層が採用されている。
【０００６】
しかしながら、サリサイド技術により形成されるニッケルシリサイド層については、以下に説明する種々の技術的課題が存在する。
【０００７】
半導体基板の表面にニッケル膜を堆積する前には、例えばＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスを用いたドライクリーニング処理、あるいはＮＦ３ガスとＮＨ３ガスまたはＮＦ３ガスとＨ２ガス等の還元ガスを含むＡｒガスの反応性プラズマを用いたドライクリーニング処理を行うことにより、半導体基板の表面の自然酸化膜や不純物を除去している。そのため、ドライクリーニング処置を行った半導体基板の表面にはケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）が生成される。この生成物が半導体基板の表面に残留していると、サリサイド技術により形成されるニッケルシリサイド層に抵抗のばらつきが生じてしまう。
【０００８】
そこで、ドライクリーニング処理を行った半導体基板の表面を上記生成物の昇華温度である１００℃程度で暖めることによって生成物を除去する検討を行った。ところが、１００℃程度の温度で半導体基板を暖めても生成物を完全に昇華させることができず、ニッケルシリサイド層の抵抗のばらつきを回避することはできないことが明らかとなった。これは、半導体基板の表面に生成する生成物の組成が全て（ＮＨ４）２ＳｉＦ６ではなく、（ＮＨ４）２ＳｉＦ６から僅かにずれた組成（非化学量論的組成の化合物、これらも混乱のないときは便宜的にケイフッ化アンモニウムまたは（（ＮＨ４）２ＳｉＦ６）で表示する）も含まれており、その組成が僅かにずれた生成物が１００℃程度の温度では昇華せずに半導体基板の表面に残留したためと考えられる。
【０００９】
本願の一つの発明の目的は、ニッケルシリサイド層の電気的特性のばらつきを低減することにより、半導体素子の信頼性および製造歩留まりを向上させることのできる技術を提供することにある。
【００１０】
本願の前記一つの発明の前記ならびにその他の目的並びにその他の発明の目的及び新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置の製造方法は、シリコン上にニッケル膜を堆積する前に、第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程と、ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、半導体ウエハの主面上のシリコンの表面をドライクリーニング処理する工程と、シャワーヘッドの加熱温度を利用した１００から１５０℃の第１の温度で半導体ウエハを熱処理する工程と、半導体ウエハを第１のチャンバから第２のチャンバへ搬送する工程と、第２のチャンバにおいて１５０から４００℃の第２の温度で半導体ウエハを熱処理する工程とを含むものである。
【００１３】
本発明による半導体装置の製造方法は、シリコン上にニッケル膜を堆積する前に、第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程と、ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、半導体ウエハの主面上のシリコンの表面をドライクリーニング処理する工程と、シャワーヘッドの加熱温度を利用した１８０から２２０℃の第１の温度で半導体ウエハを熱処理する工程とを含むものである。
【００１４】
本発明による半導体装置の製造方法は、シリコン上にニッケル膜を堆積する前に、第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程と、ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、半導体ウエハの側面および裏面をドライクリーニング処理することなく、半導体ウエハの主面上のシリコンの表面をドライクリーニング処理する工程と、半導体ウエハを第１のチャンバから第２のチャンバへ搬送する工程と、第２のチャンバにおいて１５０から４００℃の第２の温度で半導体ウエハを熱処理する工程とを含むものである。
【００１５】
本願に含まれるその他の発明の概要を以下に項に分けて示す。
【００１６】
１．自己整合反応によりニッケルシリサイド層を形成する半導体装置の製造方法であって、シリコン上にニッケル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上の前記シリコンの表面をドライクリーニング処理する工程；
（ｃ）前記シャワーヘッドの加熱温度を利用した第１の温度で前記半導体ウエハを熱処理する工程；
（ｄ）前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｅ）前記第２のチャンバにおいて、前記第１の温度よりも高い第２の温度で前記半導体ウエハを熱処理する工程。
【００１７】
なお、本願では主にニッケルシリサイドプロセスについて説明したが、本項１、８または１１の各サブパラグラフのプロセスは、その他のウエハ処理の前処理（ドライ洗浄）として適用できることは言うまでのない。
【００１８】
すなわち、熱処理、膜形成等のウエハ処理前の洗浄（例えばシリコン表面の自然酸化膜を比較的低温（例えば摂氏４００℃以下）で昇華、蒸発または気化する物質に変換する処理）としてドライ洗浄を実行するが、その際に、洗浄残渣（洗浄処理生成物を含む）がドライ洗浄の結果生成し、ウエハ表面（上面、側面、裏面を含む）に堆積、結露または凝結する。その洗浄残渣をドライ洗浄室と同室で、洗浄機構の一部または全部を利用して、第１の温度（ウエハ上面温度）で熱処理することによって、前記洗浄残渣の一部を気化させて除去した後、ウエハを別の処理室に移動させて、そこで第１の温度よりも高い第２の温度（ウエハ上面温度）で熱処理することによって、残留する残渣を気化させるものである。
【００１９】
第１の温度による熱処理は、比較的低温で出来るため、装置構造を比較的簡単に出来ること、または、スループットを確保できる利点がある。また、この処理によって、ハンドリングに必要な裏面、側面の残渣は比較的完全に（ハンドリングによる汚染の伝播を回避する限度で）除去できる利点がある。第２の温度による熱処理が必要なのは、生成物が非化学量論的な組成を含むと気化温度が上昇する場合があるほか、複雑な構造を有する実際のウエハ上面では、地形学的特徴に依存して、実効的気化温度が上昇する場合があるからである。
【００２０】
２．前記項１記載の半導体装置の製造方法おいて、前記第１の温度は１００から１５０℃である。
【００２１】
３．前記項１記載の半導体装置の製造方法において、前記第２の温度は１５０から４００℃である。
【００２２】
４．前記項１記載の半導体装置の製造方法において、前記第２の温度は１６５から３５０℃である。
【００２３】
５．前記項１記載の半導体装置の製造方法において、前記第２の温度は１８０から２２０℃である。
【００２４】
６．前記項１記載の半導体装置の製造方法において、前記第２の温度は２００℃である。
【００２５】
７．前記項１から６のいずれか一つに記載の半導体装置の製造方法において、前記第１のチャンバと前記第２のチャンバとの間の前記半導体ウエハの搬送は、真空搬送される。
【００２６】
８．自己整合反応によりニッケルシリサイド層を形成する半導体装置の製造方法であって、シリコン上にニッケル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上の前記シリコンの表面をドライクリーニング処理する工程；
（ｃ）前記シャワーヘッドの加熱温度を利用した第１の温度で前記半導体ウエハを熱処理する工程、
ここで、前記シャワーヘッドは１８０℃よりも高い温度に維持される。
【００２７】
すなわち、熱処理、膜形成等のウエハ処理前の洗浄（例えばシリコン表面の自然酸化膜を比較的低温（例えば摂氏４００℃以下）で昇華、蒸発または気化する物質に変換する処理）としてドライ洗浄を実行する際に、ドライ洗浄の結果生成し、ウエハ表面（上面、側面、裏面を含む）に堆積、結露または凝結した洗浄残渣（洗浄処理生成物を含む）をドライ洗浄室と同室で、洗浄機構の一部または全部を利用して、十分に高い温度（ウエハ上面温度）で熱処理することによって、前記洗浄残渣のほぼ全部を気化させて除去するものである。
【００２８】
この場合は、洗浄残渣の除去が１回の熱処理で、しかも同室で出来るため、装置の処理室を有効に利用できる利点がある。
【００２９】
９．前記項８記載の半導体装置の製造方法において、前記第１の温度は１８０から２２０℃である。
【００３０】
１０．前記項８記載の半導体装置の製造方法において、前記第１の温度は２００℃である。
【００３１】
１１．自己整合反応によりニッケルシリサイド層を形成する半導体装置の製造方法であって、シリコン上にニッケル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上の前記シリコンの表面をドライクリーニング処理する工程；
（ｃ）前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｄ）前記第２のチャンバにおいて、第２の温度で前記半導体ウエハを熱処理する工程、
ここで、前記工程（ｂ）では、前記半導体ウエハの側面および裏面に前記還元ガスが供給されない。
【００３２】
すなわち、熱処理、膜形成等のウエハ処理前の洗浄（例えばシリコン表面の自然酸化膜を比較的低温（例えば摂氏４００℃以下）で昇華、蒸発または気化する物質に変換する処理）としてドライ洗浄を実行する際に、ドライ洗浄の結果生成し、ウエハ表面（このとき上面の周辺部、側面、裏面に堆積物が付着しないようにしてドライ洗浄を実行することが必要である）に堆積、結露、または凝結した洗浄残渣（洗浄処理生成物を含む）をドライ洗浄室と別室で、十分に高い温度（ウエハ上面温度）で熱処理することによって、前記洗浄残渣のほぼ全部を気化させて除去するものである。
【００３３】
この場合は、洗浄残渣の除去が１回の熱処理で出来るため、スループットを確保できる利点がある。
【００３４】
１２．前記項１１記載の半導体装置の製造方法において、前記第２の温度は１５０から４００℃である。
【００３５】
１３．前記項１１記載の半導体装置の製造方法において、前記第２の温度は１６５から３５０℃である。
【００３６】
１４．前記項１１記載の半導体装置の製造方法において、前記第２の温度は１８０から２２０℃である。
【００３７】
１５．前記項１１記載の半導体装置の製造方法において、前記第２の温度は２００℃である。
【００３８】
１６．前記項１１から１５のいずれか一つに記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記ウエハステージ上に置かれた前記半導体ウエハの周辺部をシーリングにより押さえる工程。
【００３９】
１７．前記項１１から１５のいずれか一つに記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記半導体ウエハを静電チャックにより前記ウエハステージ上に吸着する工程；
（ｂ２）前記半導体ウエハの周辺部を前記半導体ウエハと接触させずにシャドウリングにより覆い、前記ウエハステージの周辺部から不活性ガスを流入させる工程。
【００４０】
１８．前記項１１から１５のいずれか一つに記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記ウエハステージ上に置かれた前記半導体ウエハの周辺部をシーリングにより押さえる工程；
（ｂ２）前記ウエハステージの裏面側から不活性ガスを流入させる工程。
【００４１】
１９．前記項１１から１８のいずれか一つに記載の半導体装置の製造方法において、前記第１のチャンバと前記第２のチャンバとの間の前記半導体ウエハの搬送は、真空搬送される。
【００４２】
２０．前記項１、８または１１記載の半導体装置の製造方法において、前記シリコンは電界効果トランジスタのゲート電極を構成する多結晶シリコンまたはソース・ドレイン拡散領域が形成された前記半導体ウエハを構成する単結晶シリコンである。
【発明の効果】
【００４３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４４】
ニッケルシリサイド層の電気的特性のばらつきが低減できるので、半導体素子の信頼性および製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００４５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を広く指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なシリコンばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のシリコンを主要な成分の一つとする合金等（歪シリコンを含む）、添加物を含むものを含むことはいうまでもない。
【００４７】
また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。
【００４８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４９】
また、ドライクリーニング技術に関しては、一之瀬らの日本国特許出願第２００６−３７０４号（２００６．１．１１出願）、日本国特許出願第２００６−１２３５５号（２００６.１．２０出願）に開示されているので、それと重複する部分については、原則として繰り返さないこことする。
【００５０】
（実施の形態１）
本発明の実施の形態１によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１から図１９を用いて説明する。図１から図１１および図１７から図１９はＣＭＯＳデバイスの要部断面図、図１２はシリサイド材料の成膜装置の概略平面図、図１３はシリサイド材料の成膜工程図、図１４はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図１５はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図、図１６はゲート電極の電気抵抗のばらつきを示すグラフ図である。
【００５１】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ１０ｎｍ程度の酸化シリコン膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ１００ｎｍ程度の窒化シリコン膜３を堆積する。続いてレジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００ｎｍ程度の溝４ａを形成する。
【００５２】
次に、図２に示すように、熱リン酸を用いたウェットエッチングにより窒化シリコン膜３を除去した後、溝４ａの内部を含む半導体基板１の主面上にＣＶＤ法により絶縁膜４ｂを堆積する。続いて絶縁膜４ｂをＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝４ａの内部に絶縁膜４ｂを残すことにより素子分離４を形成する。続いて半導体基板１を温度１０００℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｂを焼き締める。
【００５３】
次に、図３に示すように、ｐＭＩＳ形成領域をレジストパターン５により覆い、半導体基板１のｎＭＩＳ形成領域にｐ型ウェル６を形成するためのｐ型不純物、例えばボロン（Ｂ）をイオン注入する。同様に、図４に示すように、ｎＭＩＳ形成領域をレジストパターン７により覆い、半導体基板１のｐＭＩＳ形成領域にｎ型ウェル８を形成するためのｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。
【００５４】
次に、図５に示すように、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍ程度のゲート絶縁膜９を半導体基板１の表面（ｐ型ウェル６およびｎ型ウェル８のそれぞれの表面）に形成する。続いてゲート絶縁膜９上に、例えば厚さ２００ｎｍ程度のアモルファスシリコン膜をＣＶＤ法により堆積した後、ｎＭＩＳ形成領域のアモルファスシリコン膜にｎ型不純物、例えばリンをイオン注入し、ｐＭＩＳ形成領域のアモルファスシリコン膜にｐ型不純物、例えばボロンをイオン注入する。
【００５５】
次に、半導体基板１に、例えば９００℃、１０秒程度の熱処理を施して、アモルファスシリコン膜に導入したｎ型不純物およびｐ型不純物を活性化させ、さらにｎＭＩＳ形成領域のアモルファスシリコン膜をｎ型多結晶シリコン膜１０ｎｓに、ｐＭＩＳ形成領域のアモルファスシリコン膜をｐ型多結晶シリコン膜１０ｐｓに変える。
【００５６】
次に、図６に示すように、レジストパターンをマスクとしたドライエッチングによりｎ型多結晶シリコン膜１０ｎｓを加工し、ｎＭＩＳ形成領域にｎ型多結晶シリコン膜１０ｎｓで構成されるゲート長５０ｎｍ程度のゲート電極１０ｎを形成する。同時に、レジストパターンをマスクとしたドライエッチングによりｐ型多結晶シリコン膜１０ｐｓを加工し、ｐＭＩＳ形成領域にｐ型多結晶シリコン膜１０ｐｓで構成されるゲート長５０ｎｍ程度のゲート電極１０ｐを形成する。
【００５７】
次に、図７に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１０ｎをマスクとして半導体基板１のｎＭＩＳ形成領域にｎ型不純物、例えばリンまたはヒ素をイオン注入し、ｎＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１１を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１０ｐをマスクとして半導体基板１のｐＭＩＳ形成領域にｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入し、ｐＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１２を形成する。上記ソース・ドレイン拡張領域１１，１２の深さは、例えば３０ｎｍ程度である。
【００５８】
次に、図８に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜１３をＣＶＤ法により堆積した後、さらに酸化シリコン膜１３上に窒化シリコン膜１４をＣＶＤ法により堆積する。
【００５９】
次に、図９に示すように、窒化シリコン膜１４膜をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極１０ｎおよびｐＭＩＳのゲート電極１０ｐのそれぞれの側壁にサイドウォール１５を形成する。
【００６０】
次に、図１０に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１０ｎおよびサイドウォール１５をマスクとしてｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１６を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１０ｐおよびサイドウォール１５をマスクとしてｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１７を形成する。
【００６１】
次に、サリサイド技術によりｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗のニッケルシリサイド層を形成する。上記ソース・ドレイン拡散領域１６，１７の深さは、例えば５０ｎｍ程度である。
【００６２】
まず、図１１（ａ）に示すように、半導体基板１の主面上にスパッタリング法によりニッケル膜１８および窒化チタン膜１９を順次堆積する。ニッケル膜１８の厚さは、例えば１０ｎｍ程度、窒化チタン膜１９の厚さは、例えば１５ｎｍ程度である。窒化チタン膜１９はニッケル膜１８の酸化を防止するためにニッケル膜１８上に設けられ、窒化チタン膜１９に代えてチタン膜を用いてもよい。ニッケル膜１８および窒化チタン膜１９の成膜には、図１２に示すシリサイド材料の成膜装置２０が用いられる。以下に、ニッケル膜１８および窒化チタン膜１９の形成方法について詳細に説明する。
【００６３】
成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してローダ２３、アンローダ２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
【００６４】
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処置用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法によりニッケル膜を成膜するニッケル成膜用チャンバ、チャンバ２９はスパッタリング法により窒化チタン膜を成膜する窒化チタン成膜用チャンバである。第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第１搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
【００６５】
まず、ローダ２３に複数の半導体ウエハＳＷを搭載したフープ（Front Open Unified  Pod）を載せた後（図１３の工程Ｐ１）、搬送用ロボット３２ａによってフープから１枚の半導体ウエハＳＷを取り出し、第１搬送室２１ａへ真空搬入する。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープの扉を成膜装置２０の内部に引き込むことによって清浄さを保持した状態で行われる。
【００６６】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａからドライクリーニング処理用のチャンバ２７へ真空搬送する（図１３の工程Ｐ２）。図１４にチャンバ２７の概略断面図を示す。チャンバ２７は主としてウエハステージ２７ａ、ウエハリフトピン２７ｂ、シャワーヘッド２７ｃおよびリモートプラズマ発生装置２７ｄによって構成される。ウエハステージ２７ａおよびウエハリフトピン２７ｂは独立した昇降機構を持ち、シャワーヘッド２７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ２７ａとの距離を任意に制御することができる。また、ウエハステージ２７ａの上方に設置されたシャワーヘッド２７ｃは常に一定温度に維持されており、その温度は例えば１８０℃である。
【００６７】
チャンバ２７へ半導体ウエハＳＷを搬入する時は、図１５（ａ）に示すように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
【００６８】
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１５（ｂ）に示すように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。
【００６９】
ドライクリーニング処理時には、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド２７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓとソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンおよびｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜１０ｐｓとソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド温度１８０℃、ＮＦ３ガス流量１４ｓｃｃｍ、ＮＨ３ガス流量７０ｓｃｃｍ、圧力４００Ｐａ、プラズマパワー３０Ｗである。
【００７０】
ＳｉＯ２＋ＮＦ３＋ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋Ｏ２            式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ２７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処置に続いて、チャンバ２７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。
【００７１】
続いて半導体ウエハＳＷを熱処理する時は、図１５（ｃ）に示すように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。
【００７２】
熱処理時には、シャワーヘッド２７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００から１５０℃となり、上記ドライクリーニング処置時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ４）２ＳｉＦ６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。
【００７３】
（ＮＨ４）２ＳｉＦ６→ ＳｉＦ４＋２ＮＨ３＋２ＨＦ          式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ４）２ＳｉＦ６から僅かでもずれていると、温度１００から１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。前述したように、半導体ウエハＳＷの主面上に微少な生成物が残留していると、その後半導体ウエハＳＷの主面上に形成されるニッケルシリサイド層の電気抵抗にばらつきが生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。
【００７４】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図１３の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００から１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
【００７５】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図１３の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
【００７６】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からニッケル成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図１３の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へニッケル膜を堆積する。ニッケル膜の厚さは、例えば１０ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量１３ｓｃｃｍである。
【００７７】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをニッケル成膜用のチャンバ２８から窒化チタン成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図１３の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜を堆積する。窒化チタン膜の厚さは、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
【００７８】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを窒化チタン成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図１３の工程Ｐ７）。
【００７９】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からアンローダ２４へ真空搬出し（図１３の工程Ｐ８）、アンローダ２４に置かれたフープへ載せる（図１３の工程Ｐ８）。
【００８０】
その後、半導体基板１に熱処理を施すことにより、図１１（ｂ）に示すように、ｎＭＩＳのゲート電極１０ｎとソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐとソース・ドレイン拡散領域１７の表面に、厚さ２０ｎｍ程度のニッケルシリサイド（ＮｉＳｉ）層３３を形成する。以下に、ニッケルシリサイド層を形成する熱処理方法について説明する。
【００８１】
まず、ニッケル膜１８および窒化チタン膜１９が順次堆積された半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて温度３２０℃程度の熱処理を３０秒程度施すことにより、ニッケル膜１８とｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓおよびニッケル膜１８とｎＭＩＳのソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層３３を形成する。同様に、ニッケル膜１８とｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶質シリコン膜１０ｐｓおよびニッケル膜１８とｐＭＩＳのソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層３３を形成する。
【００８２】
次に、硫酸を用いたウエット洗浄、または硫酸と過酸化水素水とを用いたウエット洗浄等により、未反応のニッケル膜１８および窒化チタン膜１９を除去した後、半導体基板１にＲＴＡ法を用いて温度５５０℃程度の熱処置を３０秒程度施すことにより、ニッケルシリサイド層３３の低抵抗化を行う。
【００８３】
このように、本発明の実施の形態１では、ニッケルシリサイド層３３の形成工程において、ドライクリーニング処理の工程（図１３の工程Ｐ２）と半導体基板１の主面上にニッケル膜１８を堆積する工程（図１３の工程Ｐ４）と間に、ドライクリーニング処置時に生成された生成物を除去することを目的とした１５０から４００℃の熱処理が半導体基板１に施される（図１３の工程Ｐ３）。これによって、その後、半導体基板１の主面上に堆積されるニッケル膜１８の自己整合反応が生成物によって阻害されることがなく、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面で均一に起こり、電気抵抗のばらつきの小さいニッケルシリサイド層３３を得ることができる。
【００８４】
図１６に、その表面に厚さ２０ｎｍ程度のニッケルシリサイド層が形成されたｎＭＩＳおよびｐＭＩＳのゲート電極のシート抵抗の分布図を示す。なお、図１６にはドライクリーニング処理後に１３０℃の熱処理のみが施されたニッケルシリサイド層を有するゲート電極のシート抵抗の分布と、ドライクリーニング処理後に１３０℃と２００℃の熱処理が施されたニッケルシリサイド層を有するゲート電極のシート抵抗の分布を示す。図１６から明らかなように、１３０℃の熱処理に２００℃の熱処置を追加することによって、自己整合により形成されたニッケルシリサイド層を有するゲート電極のシート抵抗のばらつきを小さくすることができる。
【００８５】
ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗のニッケルシリサイド層３３を形成した後は、ＣＭＯＳデバイスの他、半導体基板１上に形成された種々の半導体素子を電気的に接続する配線が形成される。
【００８６】
次に、図１７に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜３４ａを形成する。続いて第１絶縁膜３４ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜３４ｂを形成し、第１および第２絶縁膜３４ａ，３４ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜３４ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜３４ａの表面に凹凸形状が形成されていても、第２絶縁膜３４ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
【００８７】
次に、レジストパターンをマスクとして第１および第２絶縁膜３４ａ，３４ｂをエッチングし、ｎＭＩＳおよびｐＭＩＳのニッケルシリサイド層３３に達する接続孔３５を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜３６を形成する。バリアメタル膜３６は、例えばチタン膜、窒化チタン膜等である。さらにバリアメタル膜３６上に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって接続孔３５の内部に金属膜を埋め込みプラグ３７を形成する。
【００８８】
次に、半導体基板１の主面上にストッパ絶縁膜３８および配線形成用の絶縁膜３９を順次形成する。ストッパ絶縁膜３８は絶縁膜３９への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜３８は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜３９は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜３８と絶縁膜３９には次に説明する第１層目の配線が形成される。
【００８９】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜３８および絶縁膜３９の所定の領域に配線溝４０を形成した後、半導体基板１の主面上にバリアメタル膜４１を形成する。バリアメタル膜４１は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜４１上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝４０の内部を埋め込む。続いて配線溝４０以外の領域の銅めっき膜、シード層およびバリアメタル膜４１をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線４２を形成する。
【００９０】
次に、デュアルダマシン法により第２層目の配線を形成する。まず、図１８に示すように、半導体基板１の主面上にキャップ絶縁膜４３、層間絶縁膜４４および配線形成用のストッパ絶縁膜４５を順次形成する。キャップ絶縁膜４３および層間絶縁膜４４には、後に説明するように接続孔が形成される。キャップ絶縁膜４３は、層間絶縁膜４４に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜４３は第１層目の配線４２を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜４４は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜４５は、層間絶縁膜４４および後にストッパ絶縁膜４５の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。
【００９１】
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜４５を加工した後、ストッパ絶縁膜４５上に配線形成用の絶縁膜４６を形成する。絶縁膜４６は、例えばＴＥＯＳ膜とすることができる。
【００９２】
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜４６を加工する。この際、ストッパ絶縁膜４５がエッチングストッパとして機能する。続いてストッパ絶縁膜４５および配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜４４を加工する。この際、キャップ絶縁膜４３がエッチングストッパとして機能する。続いて露出したキャップ絶縁膜４３をドライエッチングにより除去することにより、キャップ絶縁膜４３および層間絶縁膜４４に接続孔４７が形成され、ストッパ絶縁膜４５および絶縁膜４６に配線溝４８が形成される。
【００９３】
次に、接続孔４７および配線溝４８の内部に第２層目の配線を形成する。第２層目の配線は、バリアメタル層および主導電層である銅膜からなり、この配線と下層配線である第１層目の配線４２とを接続する接続部材は第２層目の配線と一体に形成される。まず、接続孔４７および配線溝４８の内部を含む半導体基板１の主面上にバリアメタル膜４９を形成する。バリアメタル膜４９は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜４９上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔４７および配線溝４８の内部を埋め込む。続いて接続孔４７および配線溝４０以外の領域の銅めっき膜、シード層およびバリアメタル膜４９をＣＭＰ法により除去して、第２層目の配線５０を形成する。
【００９４】
その後、図１９に示すように、例えば前述した第２層目の配線５０と同様な方法によりさらに上層の配線を形成する。図１９では、第３層目から第６層目の配線５１，５２，５３，５４を形成したＣＭＯＳデバイスを例示している。続いて第６層目の配線５４上に窒化シリコン膜５５を形成し、窒化シリコン膜５５上に酸化シリコン膜５６を形成する。これら窒化シリコン膜５５および酸化シリコン膜５６は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
【００９５】
次に、窒化シリコン膜５５および酸化シリコン膜５６をレジストパターンをマスクとしたエッチングにより加工して、第６層目の配線５４の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線５４上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極５７を形成し、バンプ下地電極５７上に金または半田等からなるバンプ電極５８を形成することにより、本実施の形態１であるＣＭＯＳデバイスが略完成する。なお、このバンプ電極５８は外部接続用電極となる。この後、半導体ウエハＳＷから半導体チップに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
【００９６】
なお、本実施の形態１のドライクリーニング処理では、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いずに、ＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスをチャンバ２７内へ導入して自然酸化膜を還元反応により除去してもよい。
【００９７】
また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。
【００９８】
また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、窒素、水素、フッ素（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、窒素、水素およびフッ素ラジカル生成ガス（混合ガス含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。
【００９９】
また、還元ガス等の反応ガスは上記ガスに限らず、シリコン表面の酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。
【０１００】
このように、本実施の形態１によれば、ｎＭＩＳのゲート電極１０ｎとソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐとソース・ドレイン拡散領域１７の表面にニッケルシリサイド層３３を形成する工程において、ドライクリーニング処置により半導体基板１の主面上に残留する生成物が１５０℃よりも高い温度の熱処理により除去されるので、シリコン（ｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓとソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンおよびｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜１０ｐｓとソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコン）とニッケル膜１８との自己整合反応が生成物により阻害されることなく均一に起こり、電気的抵抗のばらつきの小さいニッケルシリサイド層３３を得ることができる。
【０１０１】
（実施の形態２）
前述した実施の形態１で説明したように、ニッケルシリサイド層３３の形成工程において行われるドライクリーニング処理では、半導体ウエハＳＷの主面上、側面および裏面の一部に生成物が残留する。このため、ドライクリーニング処理用のチャンバ２７に備わる１８０℃に設定されたシャワーヘッド２７ｃによって半導体ウエハＳＷを１００から１５０℃の温度で加熱して（ＮＨ４）２ＳｉＦ６の組成の生成物を除去し、さらに、加熱処理用のチャンバ２５，２６により半導体ウエハを１５０℃よりも高い温度で加熱して（ＮＨ４）２ＳｉＦ６から僅かに組成のずれた生成物の除去を行っている。
【０１０２】
本発明による実施の形態２では、ドライクリーニング処理用のチャンバ２７に備わるシャワーヘッド２７ＣＨの温度を１８０℃よりも高い温度、例えば２５０℃に設定し、ドライクリーニング処理の直後に、シャワーヘッド２７ＣＨにより半導体ウエハＳＷを１８０から２２０℃の温度で加熱して（ＮＨ４）２ＳｉＦ６の組成の生成物および（ＮＨ４）２ＳｉＦ６から僅かに組成のずれた生成物の除去を行う。
【０１０３】
本発明の実施の形態２によるニッケルシリサイド層の形成方法を図２０および図２１を用いて説明する。図２０はシリサイド材料の成膜工程図、図２１はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。なお、シリサイド材料の成膜装置は、前述した実施の形態１の成膜装置２０を用いる。
【０１０４】
まず、前述した実施の形態１と同様にして、半導体ウエハＳＷをローダ２３からドライクリーニング処理用のチャンバ２７へ真空搬送する（図２０の工程Ｐ１，Ｐ２）。チャンバ２７に備わるシャワーヘッド２７ＣＨは常に一定温度に維持されており、その温度は例えば２５０℃である。
【０１０５】
チャンバ２７へ半導体ウエハＳＷを搬入する時は、図２１（ａ）に示すように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ＣＨと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
【０１０６】
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図２１（ｂ）に示すように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ＣＨと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。ドライクリーニング処理が行われた半導体ウエハＳＷの主面上、側面および裏面の一部には、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が残留する。
【０１０７】
続いて半導体ウエハＳＷを熱処理する時は、図２１（ｃ）に示すように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度２５０℃に設定されたシャワーヘッド２７ＣＨへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。
【０１０８】
熱処理時には、シャワーヘッド２７ＣＨの加熱温度（２５０℃）を利用して半導体ウエハＳＷが加熱されるので、半導体ウエハＳＷの温度は１５０℃よりも高くなり、上記ドライクリーニング処置時に半導体ウエハＳＷの主面上、側面および裏面の一部に残留した（ＮＨ４）２ＳｉＦ６の組成の生成物が除去され、さらに（ＮＨ４）２ＳｉＦ６から僅かに組成のずれた生成物も除去される。
【０１０９】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図２０の工程Ｐ３）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
【０１１０】
その後は前述した実施の形態１と同様に、搬送用ロボット３２ｂによってニッケル成膜用のチャンバ２８においてニッケル膜を堆積し（図２０の工程Ｐ４）、窒化チタン成膜用のチャンバ２９においてニッケル膜上に窒化チタン膜を堆積した後（図２０の工程Ｐ５）、半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）へ真空搬送する（図２０の工程Ｐ６）。さらに、搬送用ロボット３２ａによって半導体ウエハＳＷをアンローダ２４へ真空搬出し、アンローダ２４に置かれたフープへ載せる（図２０の工程Ｐ７）。
【０１１１】
このように、本実施の形態２によれば、ドライクリーニング処理において半導体ウエハＳＷの側面および裏面の一部に生成した不要な生成物は、ドライクリーニング処理に続くシャワーヘッド２７ＣＨによる１８０から２２０℃の熱処理によって除去されるので、前述した実施の形態１で行う熱処理用のチャンバ２５，２６における熱処理工程が不要となり、前述した実施の形態１よりも製造工程数を削減することができる。
【０１１２】
（実施の形態３）
前述した実施の形態１で説明したように、ニッケルシリサイド層３３の形成工程において行われるドライクリーニング処理では、一般に半導体ウエハＳＷをウエハステージ２７ａに単に置くだけであり、このため、半導体ウエハＳＷの主面上のみならず、半導体ウエハＳＷの側面および裏面の一部にも（ＮＨ４）２ＳｉＦ６の組成の生成物が残留する。半導体ウエハＳＷの側面および裏面の一部に残留した生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれて、汚染や発塵の原因となる。そこで、前述した実施の形態１および２では、ドライクリーニング処置に続いて、同じチャンバ２７内で半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去している。
【０１１３】
本発明による実施の形態３では、ドライクリーニング処理時において半導体ウエハＳＷの裏面へのドライクリーニングガスの回り込みを防ぐことにより、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する。従って、前述した実施の形態１においてドライクリーニング処理後に続いて行われるシャワーヘッド２７ｃによる半導体ウエハＳＷの熱処理、すなわちチャンバ２７に備わるウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づけることによる熱処理（図１５（ｃ））は不要となる。なお、ドライクリーニング処理により半導体ウエハＳＷの主面上に残留する生成物は、熱処理用のチャンバ２５，２６における１５０℃よりも高い温度の熱処理により除去することができる。
【０１１４】
本発明の実施の形態３によるドライクリーニング処理の方法を図２２を用いて説明する。図２２（ａ）、（ｂ）および（ｃ）は、それぞれシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。
【０１１５】
図２２（ａ）は、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する第１のドライクリーニング処理方法を説明する図である。半導体ウエハＳＷはウエハステージ２７ａ上に置かれており、昇降機構を有するシーリング２７ｅを半導体ウエハＳＷの主面上の周囲に接触させて押さえることにより、半導体ウエハＳＷの周囲および裏面へのドライクリーニングガスの回り込みを防いでいる。
【０１１６】
図２２（ｂ）は、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する第２のドライクリーニング処理方法を説明する図である。半導体ウエハＳＷは静電チャック機能を有するウエハステージ２７ａ上に置かれており、半導体ウエハＳＷの裏面とウエハステージ２７ａとの間に隙間を形成することなく、ドライクリーニング処理を行うことができる。静電チャックは、ウエハステージ２７ａの上に誘電層を設けてウエハステージ２７ａと半導体ウエハＳＷとの間に電圧を印加し、両者間に発生した力によって半導体ウエハＳＷを吸着する機構である。吸着方式の違いによって誘電体として絶縁材料を使用するクーロン力型とジョンソン・ラベック力型とに分類されるが、低電圧で強い吸着力を有するジョンソン・ラベック力型はアルミナなどのセラミック製の静電チャックに多く、耐熱性と耐プラズマ性の面で有利であることから普及している。静電チャックは機械的な保持具を使用しないことから半導体ウエハＳＷの全面を均一に処理することができる。
【０１１７】
さらに、昇降機構を有するシャドウリング２７ｆを半導体ウエハＳＷの主面上の周囲に備えており、半導体ウエハＳＷに接触させずに半導体ウエハＳＷの周囲をシャドウリング２７ｆによって覆い、ウエハステージ２７ａの周囲から上方に向けてＨｅガス等の不活性ガスを流す。これにより、半導体ウエハＳＷの周囲および裏面へのドライクリーニングガスの回り込みを防いでいる。
【０１１８】
図２２（ｃ）は、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する第３のドライクリーニング処理方法を説明する図である。半導体ウエハＳＷはウエハステージ２７ａ上に置かれており、昇降機構を有するシーリング２７ｅを半導体ウエハＳＷの主面上の周囲に接触させて押さえることにより、半導体ウエハＳＷの周囲および裏面へのドライクリーニングガスの回り込みを防いでいる。
【０１１９】
さらに、シーリング２７ｅの下部にはシーリング２７ｅにつながる排気室２７ｇが備わっており、ウエハステージ２７ａは排気室２７ｇ内に置かれている。排気室２７ｇにはＨｅガス等の不活性ガスを排気室２７ｇへ導入する配管と排気室２７ｇから排気する配管とが設けられており、半導体ウエハＳＷの周囲および裏面へ不活性ガスを流入できる構造となっている。
【０１２０】
このように、本実施の形態３によれば、ドライクリーニング処理において半導体ウエハＳＷの側面および裏面の一部に不要な生成物が生成せず、ドライクリーニング処理に続くシャワーヘッド２７ｃによる半導体ウエハＳＷの熱処理が不要となるので、前述した実施の形態１よりも製造工程数を削減することができる。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２２】
本発明は、サリサイド技術により形成される金属シリサイド、特にニッケルシリサイドを有する半導体装置に利用することができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施の形態１であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図２】図１に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１１】（ａ）は図１０に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図、（ｂ）は同図（ａ）に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態１によるシリサイド材料の成膜装置の概略平面図である。
【図１３】本発明の実施の形態１によるシリサイド材料の成膜工程図である。
【図１４】本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。
【図１５】（ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。
【図１６】本発明の実施の形態１によるニッケルシリサイド層が形成されたゲート電極の電気抵抗のばらつきを示すグラフ図である。
【図１７】図１１に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１８】図１７に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１９】図１８に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図２０】本発明の実施の形態２によるシリサイド材料の成膜工程図である。
【図２１】（ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態２によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。
【図２２】（ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態３によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。
【符号の説明】
【０１２４】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離
４ａ  溝
４ｂ  絶縁膜
５  レジストパターン
６  ｐ型ウェル
７  レジストパターン
８  ｎ型ウェル
９  ゲート絶縁膜
１０ｎ  ゲート電極
１０ｎｓ  ｎ型多結晶シリコン膜
１０ｐ  ゲート電極
１０ｐｓ  ｐ型多結晶シリコン膜
１１  ソース・ドレイン拡張領域
１２  ソース・ドレイン拡張領域
１３  酸化シリコン膜
１４  窒化シリコン膜
１５  サイドウォール
１６  ソース・ドレイン拡散領域
１７  ソース・ドレイン拡散領域
１８  ニッケル膜
１９  窒化チタン膜
２０  成膜装置
２１ａ  第１搬送室
２１ｂ  第２搬送室
２２  ゲートバルブ
２３  ローダ
２４  アンローダ
２５，２６，２７  チャンバ
２７ａ  ウエハステージ
２７ｂ  ウエハリフトピン
２７ｃ，２７ＣＨ  シャワーヘッド
２７ｄ  リモートプラズマ発生装置
２７ｅ  シーリング
２７ｆ  シャドウリング
２７ｇ  排気室
２８，２９，３０，３１  チャンバ
３２ａ，３２ｂ  搬送用ロボット
３３  ニッケルシリサイド層
３４ａ  第１絶縁膜
３４ｂ  第２絶縁膜
３５  接続孔
３６  バリアメタル膜
３７  プラグ
３８  ストッパ絶縁膜
３９  絶縁膜
４０  配線溝
４１  バリアメタル膜
４２  配線
４３  キャップ絶縁膜
４４  層間絶縁膜
４５  ストッパ絶縁膜
４６  絶縁膜
４７  接続孔
４８  配線溝
４９  バリアメタル膜
５０，５１，５２，５３，５４  配線
５５  窒化シリコン膜
５６  酸化シリコン膜
５７  バンプ下地電極
５８  バンプ電極
ＳＷ  半導体ウエハ
【図１】
2007281298.tif 000003
【図２】
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【図３】
2007281298.tif 000005
【図４】
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【図５】
2007281298.tif 000007
【図６】
2007281298.tif 000008
【図７】
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【図８】
2007281298.tif 000010
【図９】
2007281298.tif 000011
【図１０】
2007281298.tif 000012
【図１１】
2007281298.tif 000013
【図１２】
2007281298.tif 000014
【図１３】
2007281298.tif 000015
【図１４】
2007281298.tif 000016
【図１５】
2007281298.tif 000017
【図１６】
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【図１７】
2007281298.tif 000019
【図１８】
2007281298.tif 000020
【図１９】
2007281298.tif 000021
【図２０】
2007281298.tif 000022
【図２１】
2007281298.tif 000023
【図２２】
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