(57)【要約】【課題】本発明の目的は、耐圧を保持しつつ、チャネル移動度が高いトレンチ型ＭＯＳＦＥＴ及びその製造方法を提供することである。【解決手段】半導体基板１上に、第１導電型の炭化珪素から成るドリフト層２を形成する。そして、ドリフト層２の表層部に第２導電型のベース領域３を形成し、ベース領域３の表層部に第１導電型のソース領域４を形成する。ベース領域３及びソース領域４が側壁に接するように、しかも下端がベース領域３及びソース領域４以外の領域に達するように、トレンチ２０をドリフト層２に形成する。ベース領域３は、トレンチ２０の側壁に沿って、トレンチ２０の側壁から一定の幅で形成された第２導電型の第１領域３ａを備える。そして、第１領域３ａの不純物濃度は、第１領域３ａ以外のベース領域３である第２領域３ｂの不純物濃度よりも低くする。【選択図】図１
2007281265.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型の炭化珪素から成るドリフト層と、
前記ドリフト層の表層部に形成された第２導電型のベース領域と、
前記ベース領域の表層部に形成された第１導電型のソース領域と、
前記ベース領域及び前記ソース領域が側壁に接するように、しかも下端が前記ベース領域及び前記ソース領域以外の領域に達するように、前記ドリフト層に形成された溝部と、
を備え、
前記ベース領域は、
前記溝部の側壁に沿って、前記溝部の側壁から一定の幅で形成された第２導電型の第１領域と、
前記第１領域以外の領域である第２領域と、
を有し、
前記第１領域の不純物濃度は、前記第２領域の不純物濃度よりも低いことを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項２】
前記第１領域の幅は、２μｍ以下であることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項３】
請求項１又は２に記載のトレンチ型ＭＯＳＦＥＴの製造方法であって、
（ａ）前記ドリフト層に前記第２領域、前記溝部が形成された基板を準備する工程と、
（ｂ）前記溝部の側壁に沿って第１導電型の不純物層を形成する工程と、
（ｃ）前記第２領域の不純物を前記不純物層に拡散することにより、前記不純物層から前記第１領域を形成する工程と、
を備えることを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項４】
請求項３に記載のトレンチ型ＭＯＳＦＥＴの製造方法であって、
前記工程（ａ）は、
（ａ−１）前記基板上にエピタキシャル成長により前記ドリフト層を形成する工程と、
（ａ−２）前記ドリフト層内にイオン注入により前記第２領域を形成する工程と、
を含むことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項５】
請求項３に記載のトレンチ型ＭＯＳＦＥＴの製造方法であって、
前記工程（ａ）は、
（ａ−１）前記基板上にエピタキシャル成長により前記ドリフト層を形成する工程と、
（ａ−２）前記ドリフト層上にエピタキシャル成長により前記第２領域を形成する工程を含むことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項６】
請求項３から５の何れかに記載のトレンチ型ＭＯＳＦＥＴの製造方法であって、
前記工程（ｂ）は、前記溝部の側壁にエピタキシャル成長により前記不純物層を形成する工程を含むことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項７】
請求項３から６の何れかに記載のトレンチ型ＭＯＳＦＥＴの製造方法であって、
前記工程（ａ）は、前記第２領域に前記ソース領域を形成した後に前記溝部を形成する工程を含むことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素から成るドリフト層を有するトレンチ型ＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
高耐圧・低損失であり、高速スイッチング動作が可能である、炭化珪素から成るトレンチ型ＭＯＳＦＥＴが、最近開発されている。トレンチ型ＭＯＳＦＥＴは、プレーナ型のＭＯＳＦＥＴに比べて単位面積当たりのチャネル密度を大幅に高めることが可能である。そのため、単位面積当たりに流れる電流が大きくなり、導通損失となるオン抵抗を低減することができる。しかしながら、炭化珪素を用いてＭＯＳＦＥＴを作成した場合、ＭＯＳチャネルを通過する電子の移動度（チャネル移動度）が低いため、オン抵抗の低減が困難である。
【０００３】
そこで、特許文献１のトレンチ型ＭＯＳＦＥＴは、主表面に（０００−１）カーボン面を用い、トレンチ側壁を［１−１００］方向に平行に形成している。そして、特許文献１は、ＭＯＳ界面準位密度の小さい面をトレンチ側壁としてＭＯＳチャネルを形成することにより、トレンチ型ＭＯＳＦＥＴのチャネル移動度を向上している。
【０００４】
【特許文献１】特開平１０−２２９１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のトレンチ型ＭＯＳＦＥＴでは、耐圧を考慮して、ベース領域の不純物濃度を高くする必要がある。その結果、ベース領域の不純物によるクーロン散乱が増加して、トレンチ型ＭＯＳＦＥＴのチャネル移動度は低くなる。
【０００６】
そこで、本発明の目的は、耐圧を保持しつつ、チャネル移動度が高いトレンチ型ＭＯＳＦＥＴ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
請求項１に記載のトレンチ型ＭＯＳＦＥＴは、基板上に形成された第１導電型の炭化珪素から成るドリフト層と、前記ドリフト層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記ベース領域及び前記ソース領域が側壁に接するように、しかも下端が前記ベース領域及び前記ソース領域以外の領域に達するように、前記ドリフト層に形成された溝部と、を備え、前記ベース領域は、前記溝部の側壁に沿って、前記溝部の側壁から一定の幅で形成された第２導電型の第１領域と、前記第１領域以外の領域である第２領域と、を有し、前記第１領域の不純物濃度は、前記第２領域の不純物濃度よりも低いことを特徴とする。
【発明の効果】
【０００８】
請求項１に記載のトレンチ型ＭＯＳＦＥＴによれば、第２領域よりも不純物濃度が低い第１領域にチャネルが形成されるので、不純物によるクーロン散乱が抑制されてチャネル移動度が高くなる。しかも不純物濃度の高い第２領域により、パンチスルーが抑制され、耐圧を保持できる。また、請求項１に記載のトレンチ型ＭＯＳＦＥＴは、いわゆる蓄積モード構造では無いため、ノーマリＯＦＦ化を容易に実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１０】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの主要部の構成を示す断面図である。図１は、半導体基板上に、櫛形もしくは多角形で複数周期折り返され、連続的に配置された複数のトレンチ型ＭＯＳＦＥＴのうちの一つのトレンチ型ＭＯＳＦＥＴの断面構造を示した図である。図２は、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴのトレンチ２０の側壁付近の拡大断面図である。以下、図１，２を参照して、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの構成について詳細に説明する。
【００１１】
第１導電型（本実施の形態１の例ではｎ型）の半導体基板１（基板）上に第１導電型の炭化珪素から成るドリフト層２が形成されている。そして、ドリフト層２の表層部には、第２導電型（本実施の形態１の例ではｐ型）のベース領域３が形成されている。ベース領域３の表層部には、第１導電型のソース領域４が形成されている。そして、ベース領域３及びソース領域４が側壁に接するように、しかも下端がベース領域３及びソース領域４以外の領域に達するように、ドリフト層２にトレンチ（溝部）２０が形成されている。
【００１２】
ベース領域３は、トレンチ２０の側壁に沿って、トレンチ２０の側壁から一定の幅で形成された第２導電型の第１領域３ａを備えている。本実施の形態１では、第１領域３ａの幅ｔ（図２参照）は、後述する第２領域３ｂから不純物（アクセプタ）を第１領域３ａに拡散する工程で、第２領域３ｂから不純物が十分拡散できる距離であるように、２μｍ以下とする。
【００１３】
第１領域３ａの不純物濃度（アクセプタ濃度）は、第１領域３ａ以外のベース領域３である第２領域３ｂの不純物濃度（アクセプタ濃度）よりも低く形成されている。そして、耐圧が数１００Ｖ以上、３ｋＶ以下である高耐圧のトレンチ型ＭＯＳＦＥＴを実現するため、第２領域３ｂの不純物濃度は、１×１０17／ｃｍ3以上、５×１０18／ｃｍ3以下であることが望ましい。
【００１４】
ここで、半導体基板１の不純物密度（ドナー密度）は、１×１０18ｃｍ-3以上であることが望ましい。そして、ドリフト層２は、半導体基板１上にエピタキシャル成長により形成されている。また、半導体基板１の主面の面方位は、（０００１）面、（１１−２０）面など、いかなる面方位であってもよい。
【００１５】
トレンチ２０の底部には、ドリフト層２とは別工程で形成された第１導電型のエピタキシャル層９（不純物層）が形成されている。ソース領域４上には、ソース電極７が形成されている。トレンチ２０の内側に、ゲート絶縁膜５が形成されている。ゲート絶縁膜５は、ソース領域４の端部領域、ベース領域３、ドリフト層２に接するように形成されている。また、ゲート絶縁膜５上には、ゲート電極６が形成されている。さらに、半導体基板１のドリフト層２が形成された主面とは反対の主面上には、ドレイン電極８が形成されている。
【００１６】
＜Ｂ．製造方法＞
次に、図３〜８，１０を参照して、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法について説明する。図３〜８，１０は、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【００１７】
はじめに、炭化珪素から成る半導体基板１を準備する。ここで、当該説明において、半導体基板１の導電型は、ｎ型であるとする。また、半導体基板１の不純物密度（ドナー密度）は１×１０18ｃｍ-3以上であることが望ましい。次に、図３に示すように、エピタキシャル結晶成長法により半導体基板１上にドリフト層２を形成する。ここで、ドリフト層２の導電型は、半導体基板１と同じｎ型であるとする。
【００１８】
また、厚さを５μｍ以上、５０μｍ以下、ｎ型不純物濃度（ドナー密度）を１×１０15／ｃｍ3以上、１×１０17／ｃｍ3以下となるように、ドリフト層２のエピタキシャル成長を制御することで、数１００Ｖから３ｋＶの耐圧を示すトレンチ型ＭＯＳＦＥＴが実現できる。ここで、上記のようにｎ型ドリフト層２を形成する場合、不純物ドーパント元素としては窒素（Ｎ）あるいはリン（Ｐ）等を採用することができる。
【００１９】
次に、ドリフト層２の上面に所定形状のマスクを施し、不純物イオン（ｐ型）を注入する。これにより、図４に示すように、ｐ型である第２領域３ｂが形成される。ここで、図４は、マスク除去後の素子断面を示す図である。ここで、第２領域３ｂ間のイオン注入されていない領域には、トレンチ２０が形成されるため、イオン注入をしてもしなくてもどちらでもよい。また、上記第２領域３ｂの作成のためのイオン注入処理において、不純物イオンは、炭化珪素中を比較的拡散しやすいボロン（Ｂ）を採用する。
【００２０】
そして、当該イオン注入処理において、第２領域３ｂの深さは、ドリフト層２の厚さを超えないようにすることが望ましい。たとえば、第２領域３ｂの厚さ（深さ）は、ドリフト層２の表面から、０．５〜５μｍ程度であればよい。また、第２領域３ｂ中の第２導電型（ｐ型）の不純物濃度（アクセプタ濃度）は、ドリフト層２中の第１導電型（ｎ型）の不純物濃度（ドナー濃度）を超えるようにする。
【００２１】
所望の耐圧のトレンチ型ＭＯＳＦＥＴが実現できるように、つまり、トレンチ型ＭＯＳＦＥＴのオフ時に、ベース領域３のパンチスルー破壊が生じないように、第２領域３ｂの不純物濃度は、たとえば、１×１０17／ｃｍ3以上、５×１０18／ｃｍ3以下であればよい。上記までの各イオン注入処理後、写真製版技術によりドリフト層２及び第２領域３ｂの上面にマスクを形成し、乾式もしくは湿式エッチングにより、ドリフト層２の第２領域３ｂ間にトレンチ２０を形成する（図５）。トレンチ２０の深さは、第２領域３ｂの深さを超えるようにし、ドリフト層２の厚さを超えないようにする。そのため、トレンチ２０の底部は、ドリフト層２内に形成される。
【００２２】
次に、上記半導体基板１に対して、エピタキシャル成長を行い、図６に示すように、トレンチ２０の側壁に沿って第１導電型の不純物層であるエピタキシャル層９を形成する。ここで、当該エピタキシャル層９の導電型は第１導電型であり、ここでは、ｎ型である。また、厚さは０．０１μｍ以上、２μｍ以下とする。
【００２３】
なお、このｎ型エピタキシャル層９が、後述のＢ（ボロン）拡散により形成される第１領域３ａに相当するｐ型領域となる。そして、アクセプタ密度の低いチャネル領域を形成するため、エピタキシャル層９のドナー濃度は、拡散後の第１領域３ａの所望のアクセプタ濃度より低くなるようにエピタキシャル成長を制御する。
【００２４】
次に、第２領域３ｂの上面に所定形状のマスクを施し、不純物イオン（ｎ型）を注入する。これにより、図７に示すように、ｎ型であるソース領域４が形成される。ここで、図７は、マスク除去後の素子断面を示す図である。また、ソース領域４を作成するためのイオン注入処理において、上記のようにｎ型のソース領域４を作成する場合（換言すれば、ｎチャネルＭＯＳＦＥＴの場合）には、不純物イオンとして、たとえばリン（Ｐ）や窒素（Ｎ）等を採用することができる。
【００２５】
ソース領域４の深さは、第２領域３ｂの深さを超えないようにする。さらに、ベース領域３とソース領域４の深さの差がチャネル長となるので、所望のチャネル長が得られるようにソース領域４の深さを制御する。また、ソース領域４中の不純物密度（ドナー濃度）は、第２領域３ｂ中の不純物密度（アクセプタ濃度）を超えるようにし、たとえば５×１０18／ｃｍ3以上、１×１０21／ｃｍ3以下であればよい。
【００２６】
以上のイオン注入処理を施した半導体基板１を熱処理装置に導入する。そして、当該半導体基板１に対して、熱処理を施す。当該熱処理の温度は、たとえば１３００〜１９００℃であり、時間は、たとえば３０秒〜１時間程度である。当該熱処理により、半導体基板１に注入されたイオンを電気的に活性化することができる。
【００２７】
ここで、炭化珪素中を拡散しやすい不純物であるＢは、注入された第２領域３ｂから内外に拡散する。このとき、ｎ型であるエピタキシャル層９内にＢが拡散して、エピタキシャル層９の第２領域３ｂに接している領域の導電型は、ｐ型に反転する。これにより、図８に示すように、第２導電型の第１領域３ａを形成する。
【００２８】
第１領域３ａ内のＢの密度は、熱処理の温度、時間などの条件によって制御することにより、チャネルとなる第１領域３ａのｐ型不純物密度（アクセプタ濃度）を制御することができる。たとえば、第１領域３ａのｐ型不純物密度は５×１０13ｃｍ3以上、５×１０18／ｃｍ3未満であればよい。また、第１領域３ａのｐ型不純物密度は、一定である必要はなく、第１領域３ａは第２領域３ｂ側からトレンチ２０側壁に向けて横方向（半導体基板１の主面に平行な方向）に濃度プロファイルがついていてもよい。そして、第１領域３ａは、ソース領域４との界面側からドリフト層２との界面側に向けて縦方向（半導体基板１の主面に垂直な方向）に濃度プロファイルがついていてもよい。
【００２９】
図９は、実施の形態１に係るトレンチ型ＭＯＳＦＥＴの第１領域の不純物プロファイルを説明するための図である。図９には、第１領域３ａのうち、チャネルが形成される領域の横方向のｐ型不純物密度プロファイルの１例を示している。図９中のｘ軸は、図８の矢印方向のトレンチ側壁からの距離に相当する。ここで、第１領域３ａは、厚みが０．２μｍで、ｐ型不純物密度が１×１０17／ｃｍ3から１×１０18／ｃｍ3まで増加するプロファイルを有し、第２領域３ｂのｐ型不純物密度は、１×１０18／ｃｍ3としている。
【００３０】
次に、熱処理装置から半導体基板１を取り出し、ドリフト層２表面にゲート絶縁膜５を成膜する（図１０）。ゲート絶縁膜５としては、二酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などを採用することができる。
【００３１】
次に、トレンチ２０内部のゲート絶縁膜５上にゲート電極６を充填する。その後、ゲート絶縁膜５の一部を除去することで、ソース領域４を露出する。そして、ソース領域４が露出した部位に、金属膜を成膜してパターニングすることによりソース電極７を形成する。その後、半導体基板１のドリフト層２が形成された主面とは反対の主面上に、ドレイン電極８を形成する。以上の工程により、図１に示した炭化珪素から成るトレンチ型ＭＯＳＦＥＴの主要部が完成する。
【００３２】
なお、本実施の形態１に係るｎ型ドリフト層２の不純物濃度分布及びｐ型ベース領域３の不純物濃度分布は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）や、荷電粒子放射化分析法（ＣＰＡＡ：Ｃｈａｒｇｅｄ−Ｐａｒｔｉｃｌｅ  Ａｃｔｉｖａｔｉｏｎ  Ａｎａｌｙｓｉｓ）により測定することができる。
【００３３】
＜Ｃ．効果＞
＜Ｃ−１．実験結果＞
次に、本実施の形態１に係るＭＯＳＦＥＴの実験結果について説明する。図１１，１２は、本実施の形態１に係るＭＯＳＦＥＴの性能を示す図である。実験対象となったｎチャネルのＭＯＳＦＥＴは、（０００１）面上にチャネル領域が形成されている。ここで、図１１は、当該ＭＯＳＦＥＴが備えるｐ型の第１領域３ａの不純物濃度Ｎａ（横軸）と、当該ＭＯＳＦＥＴのチャネル移動度μｃｈ（縦軸）との関係を示す実験結果である。また、図１２は、第１領域３ａの不純物濃度Ｎａ（横軸）と、当該ＭＯＳＦＥＴの閾値電圧Ｖｔｈ（縦軸）との関係を示す実験結果である。
【００３４】
図１１に示すように、第１領域３ａの不純物濃度（アクセプタ濃度）が低くなるほど、チャネル移動度μｃｈが高くなることが確認できた。また、図１２に示すように、第１領域３ａの不純物濃度（アクセプタ濃度）が低くなるほど、閾値電圧Ｖｔｈが下がることが確認できた。
【００３５】
＜Ｃ−２．効果＞
以上説明したように、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴによれば、チャネル領域になる第１領域３ａの不純物濃度が比較的低濃度のため、不純物散乱が小さくなり、高移動度を実現できる。すなわち、低オン損失のトレンチ型ＭＯＳＦＥＴが実現できる。さらに、第２領域３ｂは、不純物濃度が比較的高濃度であるので、パンチスルー破壊を防ぐことができ、高耐圧のトレンチ型ＭＯＳＦＥＴを実現できる。
【００３６】
本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法によれば、第２領域３ｂからの不純物イオンの拡散により、第１領域３ａを形成しているので、トレンチ型ＭＯＳＦＥＴのような複雑な構造でも容易に、比較的高濃度な第２領域３ｂと、比較的低濃度な第１領域３ａを有するベース領域３を形成することができる。
【００３７】
また、トレンチ側壁に形成されるＭＯＳ界面は、エピタキシャル成長された第１領域３ａの表面に形成されるため、トレンチ形成時のエッチングダメージに影響されない。さらに、Ｂは縦方向にも拡散するため、ドリフト層２と接合するベース領域３は、第２領域３ｂからドリフト層２側に向かってｐ型不純物密度が高濃度から低濃度に分布していくプロファイルを有する第１領域３ａとなる。したがって、ドリフト層２と第１領域３ａの界面にはなだらかに不純物密度が変化するｐｎ接合が形成される。このため、ｐｎ接合のアバランシェ耐性が向上し、高耐圧実現が可能となる。
【００３８】
以上の構成のトレンチ型ＭＯＳＦＥＴを形成することにより、実用面で、最も耐圧性に優れており、最もＯＮ時の動作損失の少ない、炭化珪素から成るＭＯＳＦＥＴを提供することができる。また、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴでは、トレンチ２０に形成したｎ型エピタキシャル層９は、ｐ型不純物の拡散によりｐ型となるので、蓄積モード構造では無い。したがって、当該ＭＯＳＦＥＴのノーマリＯＦＦ化が容易に実現される。
【００３９】
なお、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法では、ｐ型不純物としてＢを用いたが、たとえばアルミニウム（Ａｌ）等を採用してもよい。さらに、ＢとＡｌを同時に採用してもよく、たとえば、炭化珪素中を比較的拡散しにくいＡｌと、拡散しやすいＢを第２領域３ｂに注入してもよい。熱処理後、Ａｌの分布は注入後の分布とほぼ変化がなく、Ｂは内外拡散を行い、注入後と比べて分布が変化するため、第２領域３ｂにはＡｌとＢが分布し、第１領域３ａには拡散したＢが分布する。
【００４０】
チャネル領域にはＢが拡散分布して不純物濃度の低い領域が形成され、さらにドリフト層２とベース領域３の界面にはなだらかなｐｎ接合が形成される。第２領域３ｂには、Ｂ濃度が拡散後に減少しても高濃度のＡｌ（１×１０18／ｃｍ3）が残留分布しているため、ベース領域３のパンチスルーを確実に防ぐことができる。また、ＢやＡｌ以外のイオン種を採用した場合であっても、そのイオン種が熱処理により拡散しやすいか否かが判断されれば、上記事項は容易に適用できる。
【００４１】
なお、本実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法では、トレンチ２０の側壁は図５に示すように、半導体基板１に対して垂直になるように形成したが、図１３に示すように角度がついていてもよい。図１３は、実施の形態１に係るトレンチ型ＭＯＳＦＥＴの別の製造工程を示す断面図である。
【００４２】
また、ソース電極７とベース領域３間のコンタクト抵抗増加を抑制するために、図１でソース電極７と第２領域３ｂの間に位置するベース領域３の第１領域３ａを、乾式もしくは湿式エッチングにより除去してもよい。
【００４３】
さらに、図１４に示すように、あらかじめソース電極７が接するベース領域表面内に第２導電型の不純物を高濃度に有する領域を形成していてもよい。図１４は、ベース領域３内に第２導電型の高濃度領域１０を挿入した場合のトレンチ型ＭＯＳＦＥＴの構成を示す図である。高濃度領域１０の不純物濃度は、たとえば、１×１０18／ｃｍ3以上、１×１０23／ｃｍ3以下であればよい。そして、高濃度領域１０の深さは、ベース領域３の深さを超えないようにする必要がある。
【００４４】
＜実施の形態２＞
＜Ａ．構成＞
図１５は、本実施の形態２に係るトレンチ型ＭＯＳＦＥＴの主要部の構成を示す断面図である。図１５は、半導体基板１上に、櫛形もしくは多角形で複数周期折り返され、連続的に配置された複数のトレンチ型ＭＯＳＦＥＴのうちの一つのトレンチ型ＭＯＳＦＥＴの断面構造を示した図である。本実施の形態２に係るトレンチ型ＭＯＳＦＥＴは、トレンチ２０の側壁に沿って、ソース領域４とゲート絶縁膜５の間に第１領域３ａが配置されている。その他の構成は、図１に示す実施の形態１と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【００４５】
＜Ｂ．製造方法＞
次に、図１６から図１９を参照して、本実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造方法について説明する。図１６から図１９は、本実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【００４６】
実施の形態１では、第２領域３ｂの形成後に、トレンチ２０を形成し、第１領域３ａにあたる領域をエピタキシャル成長した後にソース領域４を形成する製造方法について説明した。本実施の形態２に係るトレンチ型ＭＯＳＦＥＴでは、図１６に示すように、第２領域３ｂの形成後に、ソース領域４を第２領域３ｂの表面に形成する。ここで、図１６は、ソース領域形成後の断面図である。
【００４７】
次に、図１７に示すように、ソース領域４、第２領域３ｂ及びドリフト層２内にトレンチ２０を形成する。次に、図１８に示すように、トレンチ２０、ソース領域４、第２領域３ｂ上にｎ型エピタキシャル層９を形成する。次に、図１９に示すように、トレンチ側壁以外のエピタキシャル層９をエッチング、もしくは研磨により除去する。ソース領域４の表面に形成されたエピタキシャル層９が除去されるので、ソースコンタクト抵抗の増加を防ぐことができる。
【００４８】
ここで、エピタキシャル層９は、チャネルが形成されるトレンチ側壁に形成された部分を残し、ソース領域４がソース電極７と接触する部分を除去すれば、それ以外の領域は、除去しても除去しなくてもどちらでもよい。たとえば、エピタキシャル層９のトレンチ底部の部分は、除去しても除去しなくてもどちらでもよい。なお、図１９は、トレンチ底部のエピタキシャル層９を除去していない構造を示している。また、選択成長によりトレンチ内部だけに選択的にエピタキシャル層９を形成してもよい。
【００４９】
以上の製造工程により、実施の形態１の図７に示す構造と同様の構造を形成できる。その後、実施の形態１と同一の工程を経て、図１５に示すトレンチ型ＭＯＳＦＥＴの主要部の構造を得ることができる。詳細な製造工程は、実施の形態１と同一であるので省略する。
【００５０】
＜Ｃ．効果＞
本実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造方法では、全てのイオン注入工程が完了した後にエピタキシャル成長を行っている。そのため、注入イオンの活性化に必要な温度（たとえば１５００℃）でエピタキシャル層９のエピタキシャル成長を行う場合、エピタキシャル層９の形成中に注入イオンが拡散及び活性化するため、イオン注入後の熱処理の工程を省くことができる。その結果、実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造方法に比べて、工程簡略化が可能である。
【００５１】
本実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造方法では、実施の形態１と同様に、比較的高濃度な第２領域３ｂと、比較的低濃度な第１領域３ａを容易に形成することができる。チャネル領域になる第１領域３ａ内では、不純物散乱が小さくなり、高移動度を実現することができる（低オン損失の実現）。さらに、第２領域３ｂでパンチスルー破壊を防ぐことができ、高耐圧が実現できる。
【００５２】
また、実施の形態１に示した図１４の構成と同様に、ソース領域４が接するベース領域表面内に第２導電型（ｐ型）の不純物を高濃度に有する領域を形成してもよい。この場合、素子断面図は図１４で示される構造となる。
【００５３】
＜実施の形態３＞
＜Ａ．構成＞
本実施の形態３に係るトレンチ型ＭＯＳＦＥＴの構成は、図１に示す実施の形態１と同一であるので詳細な説明は省略する。
【００５４】
＜Ｂ．製造方法＞
次に、図２０を参照して、本実施の形態３に係るトレンチ型ＭＯＳＦＥＴの製造方法について説明する。図２０は、本実施の形態３に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【００５５】
実施の形態１及び実施の形態２のトレンチ型ＭＯＳＦＥＴの製造方法では、第２領域３ｂをイオン注入により形成したが、本実施の形態３では、エピタキシャル成長により第２領域３ｂを形成する。つまり、ｎ型のドリフト層２を形成した後、ｐ型の第２領域３ｂをエピタキシャル成長により形成する。図２０は、第２領域３ｂ形成後の断面図を示している。
【００５６】
なお、第２領域３ｂのエピタキシャル成長におけるｐ型不純物ドーパントには、たとえばＡｌやＢを用いる。ここで、ｎ型ドリフト層２と第２領域３ｂは、ドーパントの原料ガスをエピタキシャル成長中に切り替えることにより、連続して形成することが可能である。
【００５７】
以降の工程は実施の形態１もしくは実施の形態２と同様である。つまり、実施の形態１のように、トレンチ形成後にソース領域を形成してもよいし、実施の形態２のように、ソース領域形成後にトレンチを形成してもよい。
【００５８】
＜Ｃ．効果＞
本実施の形態３に係るトレンチ型ＭＯＦＥＴの製造方法では、ドリフト層２と第２領域３ｂを連続して形成できるので、実施の形態１又は実施の形態２のように、イオン注入によりベース領域３を形成する場合に比べて工程を簡略化できる。
【００５９】
本実施の形態３に係るトレンチ型ＭＯＳＦＥＴの製造方法によれば、実施の形態１と同様に、比較的高濃度な第２領域３ｂと、比較的低濃度な第１領域３ａを容易に形成することができる。そして、チャネル領域になる第１領域３ａ内では、不純物散乱が小さくなり、高移動度を実現することができる（低オン損失の実現）。さらに、第２領域３ｂでパンチスルー破壊を防ぐことができ、高耐圧が実現できる。
【図面の簡単な説明】
【００６０】
【図１】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの主要部の構成を示す断面図である。
【図２】実施の形態１に係るトレンチ型ＭＯＳＦＥＴのトレンチの側壁付近の拡大断面図である。
【図３】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図７】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図８】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図９】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの第１領域の不純物プロファイルを説明するための図である。
【図１０】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１１】実施の形態１に係るＭＯＳＦＥＴの性能を示す図である。
【図１２】実施の形態１に係るＭＯＳＦＥＴの性能を示す図である。
【図１３】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの別の製造工程を示す断面図である。
【図１４】実施の形態１に係るトレンチ型ＭＯＳＦＥＴの別の構成を示す断面図である。
【図１５】実施の形態２に係るトレンチ型ＭＯＳＦＥＴの主要部の構成を示す断面図である。
【図１６】実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１７】実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１８】実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１９】実施の形態２に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２０】実施の形態３に係るトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【符号の説明】
【００６１】
１  半導体基板、２  ドリフト層、３  ベース領域、３ａ  第１領域、３ｂ  第２領域、４  ソース領域、５  ゲート絶縁膜、６  ゲート電極、７  ソース電極、８  ドレイン電極、９  エピタキシャル層、１０  高濃度層、２０  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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