(57)【要約】【課題】セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法を提供する。【解決手段】半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定した後、基板の上部にトンネル酸化膜、第１導電層、層間誘電膜、第２導電層、および第１絶縁膜を順次に形成する。アクティブ領域の上部に第１導電層と第２導電層との積層ゲートを形成する。前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成し、ワードラインをエッチング用マスクとして用いて露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の第１絶縁をも取り除くか、均等にエッチングする。メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。【選択図】図９
2007281514.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、
（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、
（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、層間誘電膜、第２導電層及び第１絶縁層を順次に形成する段階と、
（ｃ）前記第２導電層、層間誘電膜及び第１導電層をエッチング除去することにより、アクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、
（ｄ）前記積層ゲートを形成することにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する段階と、
（ｅ）前記（ｄ）段階の後に、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層をも取り除く段階と、
（ｆ）前記（ｅ）段階の後に、フォトレジストパターンを形成して各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、
（ｇ）前記（ｆ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、
（ｈ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、
（ｉ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、
（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、
（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、層間誘電膜、第２導電層及び第１絶縁層を順次に形成する段階と、
（ｃ）前記第２導電層、層間絶縁膜及び第１導電層をエッチング除去することにより、アクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、
（ｄ）前記積層ゲートを形成することにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する段階と、
（ｅ）前記（ｄ）段階の後に、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層を、当該ワードラインの全体にかけて均一の厚さで残存するようにエッチングする段階と、
（ｆ）前記（ｅ）段階の後に、フォトレジストパターンを形成して各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、
（ｇ）前記（ｆ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、
（ｈ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、
（ｉ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。
【請求項３】
前記（ｃ）、（ｄ）及び（ｅ）段階は一つのフォトマスクを用いて行われることを特徴とする請求項１または２に記載の不揮発性メモリ装置の製造方法。
【請求項４】
フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーと、前記セルを駆動させるための周辺回路部とを備える不揮発性メモリ装置の製造方法において、
（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板に前記セルのアクティブ領域を設定する段階と、
（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、及び層間誘電膜を順次に形成する段階と、
（ｃ）前記（ｂ）段階の後に、第１フォトレジストパターンを形成して周辺回路部の領域を露出させた後、その露出された周辺回路部の領域において、残存している前記トンネル酸化膜、第１導電層、および層間誘電膜をエッチングにより取り除く段階と、
（ｄ）前記（ｃ）段階の後に、前記周辺回路部のアクティブ領域に周辺回路部用のゲート酸化膜を形成する段階と、
（ｅ）前記（ｄ）段階の後に、第２導電層及び第１絶縁層を順次に形成する段階と、
（ｆ）前記（ｅ）段階の後に、第２フォトレジストパターンを形成して、前記周辺回路部の領域では、前記第２導電層を部分的にエッチング除去することにより前記周辺回路部のアクティブ領域の上部に前記第２導電層の単層ゲートを形成すると共に、メモリセルアレーのセル領域では、前記第１絶縁層を部分的にエッチング除去することにより、第１絶縁層をワードラインのパターンの形状に形成する段階と、
（ｇ）前記（ｆ）段階の後に、前記周辺回路を覆うように第３フォトレジストパターンを形成して、露出した前記セルの領域では、第２導電層、層間絶縁層及び第１導電層をエッチング除去することにより、メモリセルアレーのアクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、
（ｈ）前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記積層ゲートを形成することにより露出された前記メモリセルアレーのアクティブ領域に第１不純物をイオン注入して第１濃度を有するセルのソース／ドレイン領域を形成する段階と、
（ｉ）前記（ｈ）段階の後に、前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層をも取り除く段階と、
（ｊ）前記（ｉ）段階の後に、第４フォトレジストパターンを形成してメモリセルアレーの各セルのソース領域とワードラインの一部及び前記周辺回路部の所定のアクティブ領域を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域、および周辺回路のソース／ドレイン領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、
（ｋ）前記（ｊ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、
（ｌ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、
（ｍ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。
【請求項５】
フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーと、前記セルを駆動させるための周辺回路部とを備える不揮発性メモリ装置の製造方法において、
（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板に前記セルのアクティブ領域を設定する段階と、
（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、及び層間誘電膜を順次に形成する段階と、
（ｃ）前記（ｂ）段階の後に、第１フォトレジストパターンを形成して周辺回路部の領域を露出させた後、その露出された周辺回路部の領域において、残存している前記トンネル酸化膜、第１導電層、および層間誘電膜をエッチングにより取り除く段階と、
（ｄ）前記（ｃ）段階の後に、前記周辺回路部のアクティブ領域に周辺回路部用のゲート酸化膜を形成する段階と、
（ｅ）前記（ｄ）段階の後に、第２導電層及び第１絶縁層を順次に形成する段階と、
（ｆ）前記（ｅ）段階の後に、第２フォトレジストパターンを形成して、前記周辺回路部の領域では、前記第２導電層を部分的にエッチング除去することにより前記周辺回路部のアクティブ領域の上部に前記第２導電層の単層ゲートを形成すると共に、メモリセルアレーのセル領域では、前記第１絶縁層を部分的にエッチング除去することにより、第１絶縁層をワードラインのパターンの形状に形成する段階と、
（ｇ）前記（ｆ）段階の後に、前記周辺回路を覆うように第３フォトレジストパターンを形成して、露出した前記セルの領域では、第２導電層、層間絶縁層及び第１導電層をエッチング除去することにより、メモリセルアレーのアクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、
（ｈ）前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記積層ゲートを形成することにより露出された前記セルのアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する段階と、
（ｉ）前記（ｈ）段階の後に、前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層を、当該ワードラインの全体にかけて均一の厚さで残存するようにエッチングする段階と、
（ｊ）前記（ｉ）段階の後に、第４フォトレジストパターンを形成してメモリセルアレーの各セルのソース領域とワードラインの一部及び前記周辺回路部の所定のアクティブ領域を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域、および周辺回路のソース／ドレイン領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、
（ｋ）前記（ｊ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、
（ｌ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、
（ｍ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、
を備えていることを特徴とする不揮発性メモリ装置の製造方法。
【請求項６】
前記（ｂ）段階は、第１導電層の上部に層間誘電膜を形成するまえに、前記メモリセルアレーのアクティブ領域間のフィールド酸化膜の一部を露出させて前記第１導電層をエッチングすることにより、各セルの第１導電層を分離させる段階をさらに備えることを特徴とする請求項４または５に記載の不揮発性メモリ装置の製造方法。
【請求項７】
前記（ｊ）段階前又は後に、前記セルのソース領域を露出させた後、その露出されたソース領域に前記第１不純物と同導電型の第３不純物をイオン注入して前記第１濃度より低い第２濃度の不純物領域を形成する段階をさらに備えることを特徴とする請求項４または５に記載の不揮発性メモリ装置の製造方法。
【請求項８】
前記セルのソース領域を露出させるとき、前記周辺回路部で高電圧素子の形成される領域をともに露出させることを特徴とする請求項７に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）の製造方法に係り、より詳しくは、フローティングゲートとコントロールゲートとの積層ゲート構造を有するＮＯＲ型のフラッシュメモリ装置の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のように時間の経過に応じてデータを消失するという揮発性を有するが、データの入・出力が速いＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）製品と、一回のデータ入力によりその状態は維持可能であるが、データの入・出力が遅いＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）製品とに大別される。このようなＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）に分けられる。このうち、電気的にデータをプログラムでき、また消去できるＥＥＰＲＯＭに対する需要が増えつつある。前記ＥＥＰＲＯＭセルや、データの一括消去が可能なフラッシュメモリセルは、フローティングゲートとコントロールゲートとの積層ゲート構造を有する。
【０００３】
フラッシュメモリセルはＮＯＲ型とＮＡＮＤ型に分けられる。高集積化に有利なＮＡＮＤ型においては、Ｎ個のセルが直列に連結されて単位ストリングをなし、その単位ストリングがビットラインと接地ラインとの間に並列に連結されている。一方、高速動作に有利なＮＯＲ型においては、各セルがビットラインと接地ラインとの間に並列に連結されている。
【０００４】
基本的なＮＯＲ型のフラッシュメモリセルの構造及びその動作方式は非特許文献１に開示されており、以下に、この内容を図１乃至図３を参照して説明する。
【０００５】
図１は前記ＮＯＲ型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。図２は前記メモリセルアレーの等化回路図であり、図３は単位セルの垂直断面図である。ここで、参照番号１０は半導体基板を、１１はアクティブ領域を、１４はトンネル酸化膜をそれぞれ示す。また、参照番号１６はフローティングゲートを、１８は層間誘電膜を、２０はコントロールゲートを、２４ａ，２４ｂはソース及びドレイン領域を、２８はビットラインコンタクトをそれぞれ示す。
【０００６】
図１乃至図３を参照すれば、所定の間隔で形成される多数のビットライン（Ｂ／Ｌ）、ワードライン（Ｗ／Ｌ）及びソースライン（ＣＳＬ）を含むメモリセルアレーにおいて、前記ワードラインと、金属層からなるビットライン（Ｂ／Ｌ）が直交する領域に、フローティングゲート１６とコントロールゲート２０との積層ゲート構造からなる単位セルが形成される。二つのセルは一つのビットラインコンタクト２８によりビットライン（Ｂ／Ｌ）と連結され、前記ワードラインと平行な不純物拡散層からなるアクティブソース領域１１は前記ビットライン（Ｂ／Ｌ）と平行なソースライン（ＣＳＬ）に数十ビットごとに連結される。
【０００７】
単位セルの構造においては、フローティングゲート１６と基板１０との間にトンネル酸化膜１４が形成され、前記フローティングゲート１６と、ワードライン（Ｗ／Ｌ）として提供されるコントロールゲート２０との間に層間誘電膜１８が形成される。また、前記基板１０の表面には前記積層ゲートとセルフアライニングされてソース／ドレイン領域２４ａ，２４ｂが形成される。前記フローティングゲート１６はアクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部分に形成されることにより、隣接するセルのフローティングゲート１６から分離される。前記コントロールゲート２０は隣接するセルのコントロールゲート２０と連結されることにより、ワードライン（Ｗ／Ｌ）を形成する。
【０００８】
隣接するセルは相互反対方向に形成されてソース／ドレイン領域２４ａ，２４ｂを共有する。単位セルのドレイン領域２４ｂは同一行において隣接するセルのドレイン領域２４ｂと連結され、前記ドレイン領域２４ｂにはビットラインコンタクト２８が形成される。同一行に形成されたビットラインコンタクト２８はワードライン（Ｗ／Ｌ）に対して垂直に配置されるビットライン（Ｂ／Ｌ）により電気的に連結される。すなわち、二つのセルは一つのビットラインコンタクト２８によりビットライン（Ｂ／Ｌ）と連結される。
【０００９】
単位セルのソース領域２４ａはワードライン（Ｗ／Ｌ）と平行な不純物拡散層からなるアクティブソース領域１１を通して同一列において隣接するセルのソース領域２４ａと連結される。また、ソースラインの抵抗を低減するため、ワードライン（Ｗ／Ｌ）と平行なアクティブソース領域１１に複数のビットライン（Ｂ／Ｌ）ごとに一つのソースラインコンタクトが形成される。前記ビットライン（Ｂ／Ｌ）と平行なソースライン（ＣＳＬ）が前記ソースラインコンタクトを通してアクティブソース領域１１に電気的に連結される。
【００１０】
前記ＮＯＲ型のフラッシュメモリセルの動作においては、チャンネル熱電子（ＣＨＥ）注入方式を用いてプログラミングし、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ  ）方式を用いてソースやバルク基板を通して消去する。
【００１１】
すなわち、プログラム動作においては、フローティングゲートに電子を貯蔵してセルのスレショルド電圧（Ｖｔｈ）を初期のＶｔｈ値の約２Ｖから７Ｖ程度に増加させる。すなわち、選択ビットラインに６〜７Ｖを、選択ワードラインに１０〜１２Ｖを印加し、ソース及びバルク基板には０Ｖを印加すると、チャンネル熱電子の一部がゲート電界によりトンネル酸化膜を通してフローティングゲートに注入されることにより、前記セルがプログラミングされる。
【００１２】
消去動作においては、フローティングゲートの電子を放電させてセルのスレショルド電圧を初期のＶｔｈ値である２Ｖ程度に低める。すなわち、選択ビットラインをフローティングさせ、ソースに１２〜１５Ｖを、選択ワードラインには０Ｖを印加すると、フローティングゲートとソース接合との電圧差により１００Å程度のトンネル酸化膜によるＦ−Ｎトンネリング方式でフローティングゲート１６内の電子がソース接合に放電されることにより、データの消去が行われる。通常、全てのセルのソース接合はアクティブソース領域により電気的に一つに連結されるので、前記消去動作としては多数のワードラインとビットラインを含む数百〜数千ビットを一つのブロックで一括的に消去する方式を採用する。また、前記消去動作時のソース電圧がプログラム動作時のドレイン電圧より高いので、ソース接合がドレイン接合より高いブレークダウン電圧を有するように、前記ソース接合を図３に示した二重拡散接合（ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｊｕｎｃｔｉｏｎ  ：以下、ＤＤという）構造で形成する。
【００１３】
読み出し動作においては、選択ビットラインに１Ｖ程度の電圧を印加し、ワードラインには４〜５Ｖを印加して消去及びプログラムセルによる電流経路の発生有無を感知する。
【００１４】
ここで、前記ソースラインはプログラム及び読み出し動作時、セルにより発生する多量の電流を接地ノードに放出させる役目を果たす。チャンネル熱電子注入方式を用いるフラッシュメモリセルでは、多量の電流を迅速に放出させるために１６〜３２ビットごとに一つのソースラインが形成される。
【００１５】
上述したようなプログラム及び消去動作時は、セルのサイズに応じてＦ−Ｎトンネリング特性や熱電子発生効率が変わり、特に、高集積化によりセルが微細になるにつれて、この問題は非常に深刻になる。例えば、セルのチャンネル領域が変わる場合としてチャンネルの長さの短いセルの場合にはソースとドレインとの穿孔特性は低下するが、プログラム動作時はセル電流が増加して熱電子の発生効率が高くなることにより、迅速なプログラミング時間が得られる。また、ソース消去動作時のソース接合とフローティングゲートとのオーバーラップ面積が増加する場合には、ソース電圧（Ｖｓ）の印加時、フローティングゲートに誘導される電圧（Ｖｆ）は次のようになる。
【００１６】
Ｖｆ＝（Ｃｓ／Ｃｔ）Ｖｓここで、Ｃｓはソース接合とフローティングゲートとのオーバーラップキャパシタンスであり、Ｃｔは総キャパシタンスで“Ｃｓ＋Ｃｂ＋Ｃｆ”として定義される。ここで、Ｃｂはバルク基板とフローティングゲートとのオーバーラップキャパシタンスであり、Ｃｆはフローティングゲートとコントロールゲートとのオーバーラップキャパシタンスである。したがって、Ｃｓが大きくなるほど、Ｖｆも大きくなるので、Ｆ−Ｎトンネリングに必要なトンネル酸化膜の両端間の電界は減少して消去時間が長くなる。
【００１７】
図４はかかる従来のＮＯＲ型のフラッシュメモリ装置において、アクティブソース領域とワードラインとの間にミスアラインが発生する場合を示したレイアウト図である。図５Ａ及び図５Ｂはそれぞれ図４に示したＡ１−Ａ１’線及びＡ２−Ａ２’線による断面図である。
【００１８】
上述した従来のＮＯＲ型のフラッシュメモリ装置では、図１のレイアウトからわかるように、アクティブソース領域１１が隣接するセルと連結されるように“⊥”状で形成される。したがって、図４に示したようにワードラインとして提供されるコントロールゲート２０をパタニングするとき、アクティブソース領域１１とのミスアライン（ｂ参照）が発生すると、図５Ｂに示したように特定のセルでソース接合２４ａとフローティングゲート１６とのオーバーラップ面積が増加する。これにより、ソース接合２４ａとフローティングゲート１６とのオーバーラップキャパシタンス（Ｃｓ）は大きくなる。これを防止するためには、図１に示したようにアクティブソース領域１１とワードラインとして提供されるコントロールゲート２０との離隔距離（ａ）を大きくすべきであるが、これはセルの面積を増加させるので、高集積化メモリセルのレイアウトには不向きである。
【００１９】
そこで、このような問題点を改善するための方法が特許文献１に開示されている。図６は当該方法によるＮＯＲ型のフラッシュメモリ装置のメモリセルアレーのレイアウト図である。図６において、参照番号５１はアクティブ領域、５６はフローティングゲート、６０はコントロールゲート、７２はビットラインコンタクトをそれぞれ示す。
【００２０】
図６を参照すれば、アクティブ領域５１がビットライン（Ｂ／Ｌ）と平行に一直線で配置されるので、ワードライン方向に隣接するセルのソース領域が連結されない。したがって、フォトリソグラフィーを通して図６の“Ｂ”領域を露出させた後、前記Ｂ領域に形成されているフィールド酸化膜をエッチングし、露出された基板に不純物を注入して熱処理工程により前記不純物を拡散させて隣接するセルのソース領域と連結される不純物拡散領域を形成することにより、共通ソース領域を完成する。このように形成される共通ソース領域はマスクパターンの工程変化により変化せず、ワードラインにセルフアラインされて形成されるので、このような工程を通常セルフアラインソース工程（以下、“ＳＡＳ工程”）という。
【００２１】
図７Ａ乃至図８Ｂは上述したＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図である。ここで、各図Ａは図６に示したＣ−Ｃ’線による断面図であり、各図Ｂは図６に示したｄ−ｄ’線による断面図である。
【００２２】
図７Ａ及び図７Ｂを参照すれば、ＬＯＣＯＳ（シリコン部分酸化）工程のようなアイソレーション工程により半導体基板５０の上部にフィールド酸化膜５２を形成して前記基板５０をアクティブ領域とフィールド領域に区分する。次に、前記基板５０のアクティブ領域の上部にトンネル酸化膜５４を形成し、その上にフローティングゲート５６用の第１ポリシリコン層５６ａを蒸着する。その後、フォトリソグラフィー及びエッチング工程を通じて、フィールド酸化膜５２の上部の第１ポリシリコン層５６ａをエッチングすることにより、ビットライン方向に各セルのフローティングゲートを分離させる。前記結果物の上部に層間誘電膜５８として提供されるＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ  ）膜を形成し、その上にコントロールゲート６０として提供される第２ポリシリコン層６０ａ、及び酸化膜６２を順次に積層させる。その後、前記酸化膜６２の上部にワードライン形成のためのフォトレジストパターン（図示せず）を形成した後、これをエッチング用マスクとして用いて、酸化膜６２、コントロールゲート６０用の第２ポリシリコン６０ａ、層間誘電膜５８として提供されるＯＮＯ膜、及び第１ポリシリコン層５６ａを順次にエッチングすることにより、積層ゲートを形成する。ここで、前記酸化膜６２は、後に続くＳＡＳ工程で露出されたフィールド酸化膜５２を取り除くとき、ワードラインとして提供されるコントロールゲート６０がドライエッチング剤により損なわれることを防止する役目を果たす。
【００２３】
ＳＡＳ工程を行うためにフォトリソグラフィーにより共通ソース領域の形成される領域を露出するようにフォトレジストパターン６３を形成させた後、前記フォトレジストパターン６３をエッチング用マスクとして用いて露出領域のフィールド酸化膜５２をエッチングする。前記露出領域はワードラインとして提供されるコントロールゲート６０にセルフアラインされる。その後、前記フォトレジストパターン６３をイオン注入マスクとして用いてｎ＋不純物６４をイオン注入する。このようにイオン注入されたｎ＋不純物６４は、後に続く熱処理工程により拡散されてワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域として提供される。
【００２４】
図８Ａ及び図８Ｂを参照すれば、前記フォトレジストパターン６３を取り除いた後、セルを駆動させるための周辺回路部で高電圧トランジスタ領域を露出させるマスク（図示せず）を用いてｎ−不純物をイオン注入する。この際、セルのソース領域も露出させて前記セルのソース領域にもｎ−不純物をイオン注入させる。その後、セルを駆動させるための周辺回路部にＮＭＯＳトランジスタを形成するためにｎ＋不純物をイオン注入して周辺回路ＮＭＯＳトランジスタのｎ＋ソース／ドレイン領域（図示せず）を形成する。この際、セル領域も露出させて前記セル領域にもｎ＋不純物をイオン注入させる。その結果、セルのソース領域はｎ−接合とｎ＋接合からなるＤＤ構造で形成される一方、セルのドレイン領域はｎ＋接合のみで形成される。ここで、前記ＳＡＳ工程時に露出されたセルのソース領域にｎ−不純物をイオン注入することにより、後に続く工程でセルのソース領域をＤＤ構造とするためのマスクを省略することは可能である。しかしながら、この場合には、周辺回路部がセル領域に誘導される１２Ｖ程度の高電圧を発生させ、これを選択的にスイッチングして必要な時間に必要なセルのソース領域に供給できるようにするために、周辺回路部のトランジスタを１２Ｖ程度の高電圧に耐える接合構造とすべきである。したがって、ＳＡＳ工程の進行後、周辺回路部の高電圧トランジスタ領域とセルのソース領域をともに露出してｎ−不純物をイオン注入することが通常の方法として用いられている。また、前記ＳＡＳ工程にｎ−不純物イオン注入のための工程の追加をしなくてもすむようにするために、セルのソース領域をドレイン領域のようにｎ＋接合のみで形成した後、消去動作時にソース領域に印加される電圧を５Ｖ程度に低め、ゲートに負電圧を印加することで、高電圧の経路を採用しないですむ方法を用いることもできる。
【００２５】
このように製作された結果物の上部に高温酸化膜（ＨＴＯ）６８及びＢＰＳＧ膜７０を順次に積層した後、リフロー（ＲＥＦＬＯＷ）工程を通して前記ＢＰＳＧ膜７０を平坦化させる。その後、フォトリソグラフィー及びエッチング工程を通してセルのドレイン領域６６ｂの上部に積層されている層をウェットエッチング及びドライエッチング工程によって取り除いてビットラインコンタクト７２を形成する。次いで、これらの上部に金属層を蒸着し、これをフォトリソグラフィー及びエッチング工程でパタニングすることにより、ビットラインコンタクト７２を通してセルのドレイン領域６６ｂに電気的に連結されるビットライン７４を形成する。
【００２６】
但し、上述した従来の方法によれば、ＳＡＳ工程を行うために前記マスク（図７の６３に示されるＳＡＳ工程におけるエッチング用マスク）を追加しなければならない。また、ＳＡＳ工程により露出された領域の酸化膜６２は取り除かれ、露出されないビットラインコンタクト７２と近い領域にのみ酸化膜６２が残存するが、後に続くコンタクト工程でコンタクトプロファールを改善するためにウェットエッチングを先に行うので、ＢＰＳＧ膜７０の下部のＨＴＯ膜６８とビットライン７４との距離（ｅ）が短くなる。さらに、前記ウェットエッチング工程時、ＨＴＯ膜６８が露出されると、前記ＨＴＯ膜６８のウェットエッチング率が高くて迅速にエッチングされて、ワードラインとして提供されるコントロールゲート６０とビットライン７４との絶縁能力は低下することにより、セル動作時にエラーが発生することもある。したがって、ＨＴＯ膜６８とビットライン７４との距離（ｅ）として一定の距離は確保されるべきであるが、デザインルール上では、ワードラインとして提供されるコントロールゲート６０の上部に形成される酸化膜６２の厚さを厚くしておかねばならず、セルの縮小化が制限される。
【非特許文献１】ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ）  ’８５，ＰＰ．６１６−６１９，“Ａ  ＳＩＮＧＬＥ  ＴＲＡＮＳＩＳＴＯＲ  ＥＰＲＯＭ  ＣＥＬＬ  ＡＮＤ  ＩＴＳ  ＩＭＰＬＥＭＥＮＴＡＴＩＯＮ  ＩＮＡ  ５１２Ｋ  ＣＭＯＳ  ＥＥＰＲＯＭ  ”
【特許文献１】米国特許第５，４７０，７７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明の目的は、上述した従来の方法による問題点を解決するためにＳＡＳ工程を用いる不揮発性メモリ装置の製造方法において、ＳＡＳ工程におけるエッチング用マスクを追加することなく、ビットラインコンタクト領域の工程マージンを確保することのできる不揮発性メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
前記目的を達成するための本発明は、フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、層間誘電膜、第２導電層及び第１絶縁層を順次に形成する段階と、（ｃ）前記第２導電層、層間誘電膜及び第１導電層をエッチング除去することにより、アクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、（ｄ）前記積層ゲートを形成することにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する段階と、（ｅ）前記（ｄ）段階の後に、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層をも取り除く段階と、（ｆ）前記（ｅ）段階の後に、フォトレジストパターンを形成して各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、（ｇ）前記（ｆ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、（ｈ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、（ｉ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、を備えていることを特徴とする不揮発性メモリ装置の製造方法を提供する。
【００２９】
また、前記目的を達成するための本発明は、フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、層間誘電膜、第２導電層及び第１絶縁層を順次に形成する段階と、（ｃ）前記第２導電層、層間絶縁膜及び第１導電層をエッチング除去することにより、アクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、（ｄ）前記積層ゲートを形成することにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する段階と、（ｅ）前記（ｄ）段階の後に、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層を、当該ワードラインの全体にかけて均一の厚さで残存するようにエッチングする段階と、（ｆ）前記（ｅ）段階の後に、フォトレジストパターンを形成して各セルのソース領域とワードラインの一部を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、（ｇ）前記（ｆ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、（ｈ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、（ｉ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、を備えていることを特徴とする不揮発性メモリ装置の製造方法を提供する。
【００３０】
望ましくは、前記（ｃ）、（ｄ）及び（ｅ）段階は一つのフォトマスクを用いて行われる。
【００３１】
また、前記目的を達成するための本発明は、フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーと、前記セルを駆動させるための周辺回路部とを備える不揮発性メモリ装置の製造方法において、（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板に前記セルのアクティブ領域を設定する段階と、（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、及び層間誘電膜を順次に形成する段階と、（ｃ）前記（ｂ）段階の後に、第１フォトレジストパターンを形成して周辺回路部の領域を露出させた後、その露出された周辺回路部の領域において、残存している前記トンネル酸化膜、第１導電層、および層間誘電膜をエッチングにより取り除く段階と、（ｄ）前記（ｃ）段階の後に、前記周辺回路部のアクティブ領域に周辺回路部用のゲート酸化膜を形成する段階と、（ｅ）前記（ｄ）段階の後に、第２導電層及び第１絶縁層を順次に形成する段階と、（ｆ）前記（ｅ）段階の後に、第２フォトレジストパターンを形成して、前記周辺回路部の領域では、前記第２導電層を部分的にエッチング除去することにより前記周辺回路部のアクティブ領域の上部に前記第２導電層の単層ゲートを形成すると共に、メモリセルアレーのセル領域では、前記第１絶縁層を部分的にエッチング除去することにより、第１絶縁層をワードラインのパターンの形状に形成する段階と、（ｇ）前記（ｆ）段階の後に、前記周辺回路を覆うように第３フォトレジストパターンを形成して、露出した前記セルの領域では、第２導電層、層間絶縁層及び第１導電層をエッチング除去することにより、メモリセルアレーのアクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、（ｈ）前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記積層ゲートを形成することにより露出された前記メモリセルアレーのアクティブ領域に第１不純物をイオン注入して第１濃度を有するセルのソース／ドレイン領域を形成する段階と、（ｉ）前記（ｈ）段階の後に、前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層をも取り除く段階と、（ｊ）前記（ｉ）段階の後に、第４フォトレジストパターンを形成してメモリセルアレーの各セルのソース領域とワードラインの一部及び前記周辺回路部の所定のアクティブ領域を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域、および周辺回路のソース／ドレイン領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、（ｋ）前記（ｊ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、（ｌ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、（ｍ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、を備えていることを特徴とする不揮発性メモリ装置の製造方法を提供する。
【００３２】
さらに、前記目的を達成するための本発明は、フローティングゲートの第１導電層とワードラインとして提供されるコントロールゲートの第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーと、前記セルを駆動させるための周辺回路部とを備える不揮発性メモリ装置の製造方法において、（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板に前記セルのアクティブ領域を設定する段階と、（ｂ）前記（ａ）段階の後に、前記基板の上部にトンネル酸化膜、第１導電層、及び層間誘電膜を順次に形成する段階と、（ｃ）前記（ｂ）段階の後に、第１フォトレジストパターンを形成して周辺回路部の領域を露出させた後、その露出された周辺回路部の領域において、残存している前記トンネル酸化膜、第１導電層、および層間誘電膜をエッチングにより取り除く段階と、（ｄ）前記（ｃ）段階の後に、前記周辺回路部のアクティブ領域に周辺回路部用のゲート酸化膜を形成する段階と、（ｅ）前記（ｄ）段階の後に、第２導電層及び第１絶縁層を順次に形成する段階と、（ｆ）前記（ｅ）段階の後に、第２フォトレジストパターンを形成して、前記周辺回路部の領域では、前記第２導電層を部分的にエッチング除去することにより前記周辺回路部のアクティブ領域の上部に前記第２導電層の単層ゲートを形成すると共に、メモリセルアレーのセル領域では、前記第１絶縁層を部分的にエッチング除去することにより、第１絶縁層をワードラインのパターンの形状に形成する段階と、（ｇ）前記（ｆ）段階の後に、前記周辺回路を覆うように第３フォトレジストパターンを形成して、露出した前記セルの領域では、第２導電層、層間絶縁層及び第１導電層をエッチング除去することにより、メモリセルアレーのアクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、（ｈ）前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記積層ゲートを形成することにより露出された前記セルのアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する段階と、（ｉ）前記（ｈ）段階の後に、前記第３フォトレジストパターンにより周辺回路を覆った状態で、前記ワードラインをエッチング用マスクとして用いて、前記積層ゲートを形成することにより露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の前記第１絶縁層を、当該ワードラインの全体にかけて均一の厚さで残存するようにエッチングする段階と、（ｊ）前記（ｉ）段階の後に、第４フォトレジストパターンを形成してメモリセルアレーの各セルのソース領域とワードラインの一部及び前記周辺回路部の所定のアクティブ領域を露出させた後、その露出されたワードラインをマスクとして用いて、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域となる領域、および周辺回路のソース／ドレイン領域となる領域に、前記第１不純物と同導電型の第２不純物をイオン注入する段階と、（ｋ）前記（ｊ）段階の後に、高温酸化膜（ＨＴＯ）からなる第２絶縁層を蒸着する段階と、（ｌ）前記第２絶縁層を蒸着した基板上に、ＢＰＳＧからなる平坦化層を形成する段階と、（ｍ）前記平坦化層および前記第２絶縁層をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクトを形成する段階と、を備えていることを特徴とする不揮発性メモリ装置の製造方法を提供する。
【００３３】
望ましくは、前記（ｂ）段階は、前記層間誘電膜の上部に第２導電層を形成するまえに、周辺回路部の層間誘電膜及び第１導電層を取り除く段階と、周辺回路部のアクティブ領域の上部にゲート酸化膜を形成する段階とをさらに備える。
【００３４】
望ましくは、前記（ｊ）段階前又は後に、前記セルのソース領域を露出させた後、その露出されたソース領域に前記第１不純物と同導電型の第３不純物をイオン注入して前記第１濃度より低い第２濃度の不純物領域を形成する段階をさらに備える。
【００３５】
望ましくは、前記セルのソース領域を露出させるとき、前記周辺回路部で高電圧素子の形成される領域をともに露出させる。
【発明の効果】
【００３６】
上述したように、本発明による不揮発性メモリ装置の製造方法によれば、メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳ工程におけるエッチング用マスクが不要であり、ワードラインの上部に形成される第１絶縁層がＳＡＳエッチング工程の進行によっていずれも取り除かれるか、或いはワードラインの全体にかけて均一な厚さで残存するので、ビットラインコンタクト領域における工程マージンを十分に確保することができる。
【発明を実施するための最良の形態】
【００３７】
以下、添付図面に基づいて本発明の望ましい実施例を詳細に説明する。
【００３８】
図９は本発明によるＮＯＲ型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。
【００３９】
図９を参照すれば、所定の間隔で形成される多数のビットライン（Ｂ／Ｌ）、ワードライン（Ｗ／Ｌ）及びソースライン（ＣＳＬ）を含むメモリセルアレーにおいて、前記ワードライン（Ｗ／Ｌ）と金属層からなるビットライン（Ｂ／Ｌ）が直交する領域にフローティングゲート１１０とコントロールゲート１１４との積層ゲート構造で単位セルが形成される。二つのセルは一つのビットラインコンタクト１３０によりビットライン（Ｂ／Ｌ）と連結される。
【００４０】
また、本発明のメモリセルアレーにおいては、アクティブ領域１０５がビットライン（Ｂ／Ｌ）と平行に一直線で配置されるので、ワードライン方向に隣接するセルのソース領域を連結させるためにＳＡＳ工程により共通ソース領域（図９の“Ｃ”により定義される）が形成される。前記共通ソース領域には複数のビットライン（Ｂ／Ｌ）ごとに一つのソースラインコンタクトが形成される。前記ビットライン（Ｂ／Ｌ）と平行に形成されたソースライン（ＣＳＬ）は前記ソースラインコンタクトを通して共通ソース領域に電気的に連結される。
【００４１】
図１０乃至図１７は、本発明によるＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための、図９に示したｆ−ｆ’線における断面図である。
【００４２】
図１０はウェル及びフィールド酸化膜１０６を形成する段階を示す。ｐ型の半導体基板１００の表面にフォトリソグラフィー及びイオン注入工程を用いてｎ型の不純物を注入した後、高温の熱処理を行ない、前記ｎ型の不純物を所望の深さまで拡散させることによって、ｎ型のウェル１０１を形成する。次に、フォトリソグラフィー及びイオン注入工程を用いて前記ｎ型のウェル１０１を除いた基板の表面及び前記ｎ型のウェル１０１内のメモリセルアレー領域にｐ型の不純物を注入した後、これを高温熱処理により拡散させることにより、ｐ型のウェル１０２，１０４を形成する。なお、通常、周辺回路部のＮＭＯＳトランジスタの形成されるウェルをｐ型のウェル１０４と称し、前記ｎ型のウェル１０１内のメモリセルアレー領域に形成されるウェルをポケットｐ型のウェル１０２と称する。
【００４３】
上述したようにウェルを形成した後、通常のアイソレーション工程、例えばＬＯＣＯＳ工程やバッファ−ポリシリコンＬＯＣＯＳ（ＰＢＬ）工程を施して前記基板１００の上部に４０００Å程度の厚さをもつフィールド酸化膜１０６を形成して基板１００をアクティブ領域とフィールド領域に区分する。その後、前記アクティブ領域とフィールド領域の境界部の不要な膜を取り除くために犠牲酸化膜を形成した後、ウェットエッチング工程でその犠牲酸化膜をいずれも取り除く。
【００４４】
次に、前記アクティブ領域の上部に薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させることにより、トンネル酸化膜１０８を形成する。この際、セルのスレショルド電圧を調節するため、前記フィールド酸化膜１０６を形成した後、フォトリソグラフィーでセル領域を限定し、ｐ型の不純物、例えばボロンやＢＦ２を１．５〜２．５×１０１３イオン／ｃｍ２のドーズ量、５０ｋｅＶ程度のエネルギーでイオン注入する段階をさらに設けることができる。
【００４５】
図１１はフローティングゲート１１０として用いられる第１導電層１１０ａ、及び層間誘電膜１１２を形成する段階を示す。上述したように、トンネル酸化膜１０８を形成した後、その結果物の上部にフローティングゲート１１０に用いられる第１導電層１１０ａとして、例えばポリシリコン層を化学気相蒸着（ＣＶＤ）方法により１０００Å程度の厚さで蒸着し、リン（Ｐ）を多量含有するＰＯＣｌ３を沈積して前記第１導電層１１０ａをｎ＋型としてドーピングさせる。その後、フォトリソグラフィー及びエッチング工程を通して、セル領域のフィールド酸化膜１０６の上部の第１導電層１１０ａをドライエッチングにより取り除くことによって、ビットラインに応じて隣接するセルのフローティングゲートを分離させる。すなわち、前記フローティングゲート１１０用の第１導電層１１０ａは、図９に示したように、セルのアクティブ領域とフィールド領域の一部を覆い、前記フィールド酸化膜１０６の一部領域から分離されてビットライン方向に伸びるパターンで形成される。上述したように、第１導電層１１０ａをエッチングするとき、周辺回路部の当該第１導電層はフォトレジストパターン（図示せず）でマスキングして残存させるか、或いはいずれも取り除く。
【００４６】
その結果物の上部にフローティングゲートとコントロールゲートを絶縁させるための層間誘電膜１１２として、例えばＯＮＯ膜を形成する。すなわち、前記第１導電層１１０を酸化させて、厚さ約１００Åの第１酸化膜を成長させた後、その上に厚さ約１３０Åの窒化膜を蒸着し、その窒化膜を酸化させて厚さ約４０Åの第２酸化膜を成長させることにより、１３０〜２００Å程度の酸化膜をもつ、層間誘電膜１１２としてのＯＮＯ膜を形成する。
【００４７】
図１２は周辺回路部の層間誘電膜１１２及び前記フローティングゲート１１０に用いられる第１導電層１１０ａを取り除く段階を示す。上述したように、層間誘電膜１１２を形成した後、フォトリソグラフィーにより周辺回路部のみを露出するようにフォトレジストパターン１１１（第１フォトレジストパターン）を形成する。次に、露出された周辺回路部の層間誘電膜１１２及び第１導電層１１０ａをドライエッチング工程で順次に取り除く。残存する絶縁膜、すなわちトンネル酸化膜１０８は基板１００の損傷を考慮してウェットエッチング工程で取り除く。この際、周辺回路部のフローティンングゲート１１０を提供するための第１導電層１１０ａを図１１の段階で取り除いた場合は、前記層間誘電膜１１２の除去時にその下部の絶縁膜、すなわちトンネル酸化膜１０８も取り除く。
【００４８】
図１３はゲート酸化膜１１３、コントロールゲート１１４に用いられる第２導電層１１４ａ及び第１絶縁層１１６を形成する段階を示す。上述したように周辺回路部の層間誘電膜１１２、第１導電層１１０ａ、及びトンネル酸化膜１０８を取り除いた後、熱酸化工程により露出された周辺回路部のアクティブ領域に酸化膜を成長させる。その結果、周辺回路トランジスタの形成されるアクティブ領域にゲート酸化膜１１３が形成される。ここで、前記ゲート酸化膜１１３の厚さは周辺回路トランジスタの駆動能力を基準にして決定される。すなわち、動作電圧が５Ｖ以下の場合は１００〜１６０Å程度の厚さでゲート酸化膜１１３を形成し、動作電圧が１０Ｖ以上の場合は２００〜４００Å程度の厚さでゲート酸化膜１１３を形成する。
【００４９】
こうして製造された結果物の上部に、コントロールゲート１１４に用いられる第２導電層１１４ａとして、例えばｎ＋型としてドーピングされたポリシリコン層とタングステンシリサイド（ＷＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）のような金属シリサイド層を順次に積層してポリサイド層を形成する。望ましくは、前記ポリシリコン層と金属シリサイド層はＣＶＤ方法によりそれぞれ１０００Å及び１５００Åの厚さで形成する。前記第２導電層１１４ａの上部には酸化膜、窒化膜又はその複合膜やポリシリコンと酸化膜又は窒化膜の複合膜を３０００〜５０００Å程度の厚さで蒸着して第１絶縁層１１６を形成する。前記第１絶縁層１１６は後に続くＳＡＳエッチング工程でワードラインを保護する役割を果たす。
【００５０】
図１４は周辺回路部のゲートパターンを形成する段階を示す。上述したように、第１絶縁層１１６を形成した後、フォトリソグラフィーによりメモリセルアレーのワードラインパターン及び周辺回路部のゲートパターンを形成するためのフォトレジストパターン（第２フォトレジストパターン）１１９を形成する。その後、前記フォトレジストパターン１１９をエッチング用マスクとして用いて、露出された第１絶縁層１１６、及び、第２導電層１１４ａをエッチングする。この際、前記フォトレジストパターン１１９が厚くて、パターンが込み入っている領域にエッチングガスが均一に供給されないという問題点を解決するため、露出された第１絶縁層１１６をエッチングした後、前記フォトレジストパターン１１９を取り除き、前記フォトレジストパターン１１９より、厚さが薄い第１絶縁層１１６をエッチング用マスクとして用いて，露出された第２導電層１１４ａをエッチングすることもできる。本工程の結果として周辺回路部には第２導電層からなる単層ゲート１１４ｂが形成される。  図１５はメモリセルアレーの積層ゲートを形成する段階を示す。上述したように、周辺回路部の単層ゲート１１４ｂを形成した後、フォトリソグラフィーにより周辺回路部をマスキングするようにフォトレジストパターン１２０（第３フォトレジストパターン）を形成する。次いで、メモリセルアレー内の露出された第１絶縁層１１６をエッチング用マスクとして用いて第２導電層１１４ａ、層間誘電膜１１２、及び、第１導電層１１０ａを連続的に取り除くことにより、フローティングゲート１１０とコントロールゲート１１４との積層ゲートを形成する。この際、前記コントロールゲート１１４は隣接するセルのコントロールゲート１１４と連結されてワードラインを形成する。
【００５１】
前記フォトレジストパターン１２０をイオン注入マスクとして用いて、露出されたセル領域に第１のｎ＋不純物１２２、例えば砒素を６×１０１５イオン／ｃｍ２のドーズ量、７０ｋｅＶのエネルギーでイオン注入する。この際、パタニングされたワードラインとして提供されているコントロールゲート１１４とフィールド酸化膜１０６がマスクとして作用するので、前記第１のｎ＋不純物１２２はセルのソース／ドレイン領域のみに注入される。引き続き、前記フォトレジストパターン１２０をエッチング用マスクとして用いてメモリセルアレー内の露出されたフィールド酸化膜１０６をいずれも取り除く。この際、ワードラインとして提供されるコントロールゲート１１４の上部の第１絶縁層１１６はいずれも取り除かれるか、或いはワードラインとして提供されるコントロールゲート１１４の全体にかけて均一な厚さで残存する。前記工程によりメモリセルアレー内のワードラインとして提供されるコントロールゲート１１４が形成されない領域のフィールド酸化膜１０６はいずれも取り除かれるが、セルのドレイン領域にはフィールドトランジスタが形成されない。これにより、プログラム動作時に印加される５Ｖ程度の電圧のみについて隣接するセルとのアイソレーション条件を満たせばよい。このようなアイソレーション特性はセルのｎ＋拡散層距離と関連付けられるので、フィールド酸化膜１０６の有無を問わず、十分な絶縁能力を確保することができる。
【００５２】
図１６は第２のｎ＋不純物１２４をイオン注入する段階を示す。上述したように、ＳＡＳエッチング工程後、前記フォトレジストパターン１２０を取り除く。次いで、フォトリソグラフィーにより周辺回路部のＮＭＯＳトランジスタ領域を露出させるフォトレジストパターン１２３（第４レジストパターン）を形成した後、前記フォトレジストパターン１２３をイオン注入マスクとして用いて第２のｎ＋不純物１２４、例えば砒素を６×１０１５イオン／ｃｍ２のドーズ量、７０ｋｅＶのエネルギーでイオン注入する。この際、前記フォトレジストパターン１２３はＳＡＳ工程により露出されたセルのアクティブソース領域のうち、隣接するセルと連結される領域を露出させるように形成する。これにより、露出されたアクティブソース領域に第２のｎ＋不純物１２４がイオン注入される。
【００５３】
ここで、セルのソース領域を１２Ｖ程度の高電圧に耐えるＤＤ構造で形成するために、前記第２のｎ＋不純物１２４をイオン注入する段階前又はその後に周辺回路部の高電圧トランジスタ領域及びセルのソース領域をともに露出させてｎ−不純物、例えばリンを２×１０１３イオン／ｃｍ２のドーズ量、５０ｋｅＶのエネルギーでイオン注入する段階をさらに備える。また、前記ｎ−不純物を注入するためのマスク及びイオン注入工程の追加を防止するために、セルのソース領域をドレイン領域とともにｎ＋接合のみで形成した後、消去動作時にソース領域に印加される電圧を５Ｖ程度に低め、ゲートには負電圧を印加することで、高電圧の経路を採用しないこともできる。
【００５４】
さらに、周辺回路部のＰＭＯＳトランジスタ領域（図示せず）をフォトリソグラフィー技術で露出させた後、Ｐ型の不純物、例えばＢＦ２を５×１０１５イオン／ｃｍ２のドーズ量、６０ｋｅＶのエネルギーでイオン注入する。かつ、周辺回路部のＮＭＯＳトランジスタをＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造で形成するためにＬＤＤ用のｎ−不純物をマスクなしに全面にイオン注入する場合、ＳＡＳ工程前にＬＤＤ用のｎ−不純物をイオン注入して前記ＳＡＳ工程により露出されるアクティブ領域のアイソレーション能力を低下させないようにすべきである。
【００５５】
図１７はビットラインコンタクト１３０及びビットライン１３２を形成する段階を示す。上述したように、第２のｎ＋不純物１２４をイオン注入した後、その結果物の上部に高温酸化膜（ＨＴＯ）を約１０００Åの厚さで蒸着して第２絶縁層１２６を形成した後、その上にＢＰＳＧ膜を約５０００Åの厚さで蒸着し、９００℃でリフロー工程を行い前記ＢＰＳＧ膜の表面を平坦化することにより、平坦化層１２８を形成する。前記リフロー工程によって、以前の段階でイオン注入された第１及び第２のｎ＋不純物が拡散及び活性化してセルのソース／ドレイン領域１２２ａ、周辺回路ＮＭＯＳトランジスタのソース／ドレイン領域１２４ａ及びワードライン方向に隣接するセルのソース領域を連結させるｎ＋共通ソース領域（図示せず）が形成される。
【００５６】
フォトリソグラフィー及びエッチング工程を通じて、セルのドレイン領域１２２ａの上部に積層されている平坦化層１２８及び第２絶縁層１２６をウェットエッチング及びドライエッチング工程により取り除いてビットラインコンタクト１３０を形成する。この際、図示してはいないが、１６〜３２ビットごとに一つずつ前記共通ソース領域の上部に積層されている平坦化層１２８及び第２絶縁層１２６もエッチングされてソースラインコンタクトが形成される。ここで、前記コンタクトの形成時にウェットエッチングを使用することはコンタクトの縦横比を減少させてコンタクトプロファールを改善するためである。
【００５７】
次いで、前記コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し、これをフォトリソグラフィー及びエッチング工程によりパタニングすることにより、ビットラインコンタクト１３０を通してセルのドレイン領域１２２ａに電気的に連結されるビットライン１３２を形成する。この際、ソースラインコンタクトを通してセルの共通ソース領域に電気的に連結されるソースライン（図示せず）がともに形成される。  その後、多層配線を要する場合には、金属コンタクト及び金属層の形成工程を追加した後、その結果物の上部に保護層（図示せず）を形成してＮＯＲ型のフラッシュメモリ装置を完成する。
【００５８】
以下、従来のＳＡＳ工程と本発明によるＳＡＳ工程の差異を図面を参照して詳細に説明する。
【００５９】
図１８Ａ及び図１８Ｂは図６に示した従来の不揮発性メモリ装置においてＳＡＳ工程が進む前および当該工程が進んだ後の構造を示した断面図であり、図１９Ａ及び図１９Ｂは図９に示した本発明の不揮発性メモリ装置においてＳＡＳ工程が進む前および当該工程が進んだ後の構造を示した断面図である。
【００６０】
図１８Ａ及び図１８Ｂに示したように、従来のＳＡＳ工程によれば、第２ポリシリコン層６０ａと酸化膜６２をワードラインパターンでパタニングした後、ＳＡＳ工程のためのフォトレジストパターン６３を形成し、前記フォトレジストパターン６３をエッチング用マスクとして用いて露出されたフィールド酸化膜５２をエッチングする。この際、ＳＡＳ工程により露出された領域の酸化膜６２はいずれも取り除かれるが、露出されないビットラインコンタクト領域では酸化膜６２が残存する。
【００６１】
一方、図１９Ａ及び図１９Ｂに示したように、本発明のＳＡＳ工程によれば、第２導電層１１４ａと第１導電層１１０ａをエッチングしてメモリセルアレーのワードラインパターン及び周辺回路部のゲートパターンを形成した後、フォトリソグラフィーにより周辺回路部をマスキングするようにフォトレジストパターン（図示せず）を形成する。次いで、前記フォトレジストパターンを用いてメモリセルアレーの層間誘電膜及び第１導電層（図示せず）をエッチングして積層ゲートを形成した後、前記フォトレジストパターンを用いてメモリセルアレー内の露出されたフィールド酸化膜１０６をエッチングする。このような工程により共通ソース領域の形成される領域のみならず、ビットラインコンタクトに隣接する領域も露出される。したがって、前記第１絶縁層１１６は露出されたフィールド酸化膜１０６のエッチング時にともにエッチングされるか、或いはワードラインとして提供されたコントロールゲート１１４の全体にかけて均一な厚さで残存する。これにより、ビットラインコンタクト領域における工程マージン（ｅ）、すなわちビットライン１３２と第２絶縁層１２６との距離（ｅ）を十分に確保することができる。
【００６２】
以上、本発明の望ましい実施例を参照して説明したが、本発明はこれらに限るものでなく、各種の変形が当該技術分野における通常の知識を持つ者により可能なのは明らかである。
【図面の簡単な説明】
【００６３】
【図１】従来の方法によるＮＯＲ型の不揮発性メモリ装置において、メモリセルアレーの一部を示したレイアウト図。
【図２】図１に示したセルアレーの等価回路図。
【図３】図１のセルアレーにおいて、単位セルの垂直構造を示した断面図。
【図４】図１のセルアレーにおいて、アクティブソース領域とワードラインとの間にミスアラインが発生する場合を示したレイアウト図。
【図５】図５Ａ及びＢは図４のＡ１−Ａ１’線及びＡ２−Ａ２’線による断面図。
【図６】従来の他の方法によるＮＯＲ型の不揮発性メモリ装置において、メモリセルアレーの一部を示したレイアウト図。
【図７】図７Ａ及びＢは図６に示した装置の製造方法を説明するための断面図。
【図８】図８Ａ及びＢは図６に示した装置の製造方法を説明するための断面図。
【図９】本発明によるＮＯＲ型の不揮発性メモリ装置において、メモリセルアレーの一部を示したレイアウト図。
【図１０】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１１】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１２】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１３】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１４】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１５】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１６】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１７】図９に示したｆ−ｆ’線よる本発明のＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図。
【図１８】図１８Ａ及びＢは図６に示した従来の不揮発性メモリ装置において、ＳＡＳ工程進行前、後の構造を示した断面図。
【図１９】図１９Ａ及びＢは図９に示した本発明の不揮発性メモリ装置において、ＳＡＳ工程進行前、後の構造を示した断面図。
【符号の説明】
【００６４】
１０    半導体基板、
１１    アクティブ領域、
１４    トンネル酸化膜、
１６    フローティングゲート、
１８    層間誘電膜、
２０    コントロールゲート、
２４ａ    ソース領域、
２４ｂ    ドレイン領域、
２８    ビットラインコンタクト、
５０    半導体基板、
５１    アクティブ領域、
５２    フィールド酸化膜、
５４    トンネル酸化膜、
５６    フローティングゲート、
５６ａ    第１ポリシリコン層、
５８    層間誘電膜、
６０    コントロールゲート、
６２    酸化膜、
６３    フォトレジストパターン、
６４    ｎ＋不純物、
６６ｂ    セルのドレイン領域、
６８    高温酸化膜（ＨＴＯ膜）、
７０    ＢＰＳＧ膜、
７２    ビットラインコンタクト、
７４    ビットライン、
１００    基板、
１０１    ｎ型のウェル、
１０２    ｐ型のウェル、
１０４    ｐ型のウェル、
１０５    アクティブ領域、
１０６    フィールド酸化膜、
１０８    トンネル酸化膜、
１１０    フローティングゲート、
１１０ａ    第１導電層、
１１１    フォトレジストパターン（第１フォトレジストパターン）、
１１２    層間誘電膜、
１１３    ゲート酸化膜、
１１４    コントロールゲート、
１１４ａ    第２導電層、
１１４ｂ    周辺回路部の単層ゲート、
１１６    第１絶縁層、
１１９    フォトレジストパターン（第２フォトレジストパターン）、
１２０    フォトレジストパターン（第３フォトレジストパターン）、
１２２    第１のｎ＋不純物、
１２２ａ    セルのソースドレイン領域、
１２３    フォトレジストパターン（第４フォトレジストパターン）、
１２４    第２のｎ＋不純物、
１２４ａ    周辺ＮＭＯＳトランジスタのソースドレイン領域、
１２６    第２絶縁層、
１２８    ＢＰＳＧの平坦化層、
１３０    ビットラインコンタクト、
１３２    ビットライン。
【図１】
2007281514.tif 000003
【図２】
2007281514.tif 000004
【図３】
2007281514.tif 000005
【図４】
2007281514.tif 000006
【図５】
2007281514.tif 000007
【図６】
2007281514.tif 000008
【図７】
2007281514.tif 000009
【図８】
2007281514.tif 000010
【図９】
2007281514.tif 000011
【図１０】
2007281514.tif 000012
【図１１】
2007281514.tif 000013
【図１２】
2007281514.tif 000014
【図１３】
2007281514.tif 000015
【図１４】
2007281514.tif 000016
【図１５】
2007281514.tif 000017
【図１６】
2007281514.tif 000018
【図１７】
2007281514.tif 000019
【図１８】
2007281514.tif 000020
【図１９】
2007281514.tif 000021