(57)【要約】【課題】圧電特性を損なうことなく生産性及び歩留まりの向上を図ることができる圧電素子及びその製造方法を提供する。【解決手段】基板と、この基板の上に形成された第１電極膜（基準電極１０４ａ）と、この第１電極膜の上に形成された圧電膜１０５ａと、この圧電膜の上に形成された第２電極膜（駆動電極膜１０６ａ、検出電極１０６ｂ，１０６ｃ）とを備えた圧電素子からなる振動型ジャイロセンサ１００において、圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、結晶化された圧電体薄膜の積層構造からなる圧電膜１０５ａを所定の厚みにまで形成する。これにより、層厚方向に均一な結晶性を有する圧電膜を作製することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、前記基板の上に形成された第１電極膜と、前記第１電極膜の上に形成された圧電膜と、前記圧電膜の上に形成された第２電極膜とを備えた圧電素子において、
前記圧電膜は、結晶化された複数の圧電体薄膜の積層構造を有する
ことを特徴とする圧電素子。
【請求項２】
前記圧電体薄膜は、３５０ｎｍ以下の膜厚である
ことを特徴とする請求項１に記載の圧電素子。
【請求項３】
前記圧電体薄膜は、少なくとも３層以上積層されている
ことを特徴とする請求項２に記載の圧電素子。
【請求項４】
前記第１電極膜は、チタン層と白金層の積層膜からなる
ことを特徴とする請求項１に記載の圧電素子。
【請求項５】
前記チタン層の膜厚は、５ｎｍ以上２０ｎｍ以下である
ことを特徴とする請求項４に記載の圧電素子。
【請求項６】
素子形状が片持ち梁形状である
ことを特徴とする請求項１に記載の圧電素子。
【請求項７】
前記基板は、シリコン単結晶基板である
ことを特徴とする請求項１に記載の圧電素子。
【請求項８】
前記第２電極膜は、前記圧電膜上に形成された駆動電極と、この駆動電極を挟む一対の検出電極とで形成されている
ことを特徴とする請求項１に記載の圧電素子。
【請求項９】
前記圧電膜は、鉛、ジルコニウム、チタニウム及び酸素を主成分とする
ことを特徴とする請求項１に記載の圧電素子。
【請求項１０】
前記第１電極膜と前記第２電極膜との間に印加される交流信号の中心電界強度が、前記圧電膜のヒステリシスループの中心から正方向にシフトした位置に設定されている
ことを特徴とする請求項１に記載の圧電素子。
【請求項１１】
前記圧電膜は、前記第１電極膜と前記第２電極膜とを等電位に接続して駆動されたときに、前記交流信号の中心電界強度に対して当該圧電膜のヒステリシスループの中心が負方向にシフトしている
ことを特徴とする請求項１０に記載の圧電素子。
【請求項１２】
前記圧電膜のヒステリシスループの中心のシフト量は、０．５Ｖ／μｍ以上である
ことを特徴とする請求項１１に記載の圧電素子。
【請求項１３】
基板の上に第１電極膜を形成する工程と、
前記第１電極膜の上に圧電膜を形成する工程と、
前記圧電膜の上に第２電極膜を形成する工程とを有する圧電素子の製造方法において、
圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、前記圧電膜を所定の厚みにまで形成する
ことを特徴とする圧電素子の製造方法。
【請求項１４】
前記圧電体薄膜の１回当たりの形成膜厚を３５０ｎｍ以下とする
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項１５】
前記結晶化熱処理を７００℃以上８００℃以下で行う
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項１６】
前記圧電体薄膜の成膜を酸素ガス雰囲気でのスパッタ法によって行う
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項１７】
前記酸素ガス雰囲気は、酸素ガスと不活性ガスとの混合ガス雰囲気であり、酸素ガスのガス分圧は５０％以上である
ことを特徴とする請求項１６に記載の圧電素子の製造方法。
【請求項１８】
前記圧電体薄膜はチタン酸ジルコン酸鉛であり、スパッタ用ターゲットの鉛含有量は、チタンおよびジルコニウムの総合含有量１に対して、原子量で１．０２以上１．１以下である
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項１９】
前記第１電極膜を形成する工程では、前記基板上にチタン層を形成する工程と、このチタン層の上に白金層を形成する工程とからなる
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項２０】
前記チタン層の膜厚を５ｎｍ以上２０ｎｍ以下とする
ことを特徴とする請求項１９に記載の圧電素子の製造方法。
【請求項２１】
前記第２電極膜を形成する工程の後、
前記第２電極膜をパターニングする工程と、
前記第２電極膜のパターニング後、前記圧電膜をパターニングする工程と、
前記圧電膜をパターニング後、前記第１電極膜をパターニングする工程とを有する
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項２２】
前記圧電膜のパターニングをウェットエッチング法で行う
ことを特徴とする請求項２１に記載の圧電素子の製造方法。
【請求項２３】
前記第１電極膜、前記圧電膜及び前記第２電極膜の形成及びパターニングを前記基板上で複数個同時に行うとともに、個々の前記圧電膜の分極処理を前記基板上に形成した配線を通して複数個同時に行う
ことを特徴とする請求項１３に記載の圧電素子の製造方法。
【請求項２４】
前記分極処理の後、前記配線を溶解除去する
ことを特徴とする請求項２３に記載の圧電素子の製造方法。
【請求項２５】
前記分極処理の後、前記配線を研削除去する
ことを特徴とする請求項２３に記載の圧電素子の製造方法。
【請求項２６】
前記圧電膜の分極処理温度と当該圧電膜のキュリー温度との比が０．２以上である
ことを特徴とする請求項２３に記載の圧電素子の製造方法。
【請求項２７】
前記圧電膜の分極処理工程では、前記第１電極膜を負極に接続するとともに前記第２電極膜を正極に接続する
ことを特徴とする請求項２３に記載の圧電素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電膜を使用した圧電素子及びその製造方法に関する。
【背景技術】
【０００２】
従来より、圧電素子は、アクチュエータやセンサ等の圧電振動子に用いられている。これまでの圧電素子は、ウェーハ上に第１電極膜を形成し、この第１電極膜上にスパッタ、ゾルゲル法等によって圧電膜が形成され、さらに上記圧電膜上に第２電極膜を形成した構造が一般的である（下記特許文献１，２参照）。
【０００３】
【特許文献１】特開平７−１１３６４３号公報
【特許文献２】特開平１０−１９５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、この種の圧電素子においては、第１電極膜上に成膜した圧電膜をパターニングして所定の形状に加工したい場合がある。圧電膜のパターン加工には、ドライエッチング法やウェットエッチング法を用いることができる。
【０００５】
一般に、圧電素子は、圧電膜の膜厚が大きいほど高い圧電特性が得られる。しかしながら、圧電膜の膜厚が例えば１μｍ以上と厚い場合、ドライエッチング法ではプロセスが長時間を要し、素子の作製時間が長くなる。また、ウェットエッチング法では、エッチング残りを原因とする歩留まりの低下が発生しやすいという問題がある。
【０００６】
例えば、圧電膜がチタン酸ジルコン酸鉛（ＰＺＴ）の場合、エッチング液として例えばフッ酸と硝酸を混合した液が用いられ、このエッチング液に数分間浸すことで圧電膜のエッチングを行う。しかし、このプロセスでは圧電膜のジルコニウム成分が残渣としてウェーハ上に残り易く、電極膜や配線層等との電気的短絡を発生させてウェーハ歩留まりを著しく低下させる。
【０００７】
本発明は上述の問題に鑑みてなされ、圧電特性を損なうことなく生産性及び歩留まりの向上を図ることができる圧電素子及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するに当たり、本発明は、基板と、この基板の上に形成された第１電極膜と、この第１電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第２電極膜とを備えた圧電素子において、上記圧電膜は、結晶化された複数の圧電体薄膜の積層構造を有する。
【０００９】
圧電素子は従来、目的とする圧電特性が得られる厚みの圧電膜を一時に成膜した後、結晶化熱処理（アニール処理）を行っている。しかし、例えば１μｍ以上の厚みで圧電膜を一時に成膜した場合、アニール処理を行っても圧電膜の結晶配向性を層厚方向に高精度に均一化することは難しい。このため、本発明では、圧電膜を、結晶化された圧電体薄膜の積層構造とすることで、圧電膜の結晶性を高めるようにしている。これにより、圧電特性を向上させることができるとともに、ウェットエッチング法による圧電膜のパターニング精度が高められ、ドライエッチング法に比べて生産性に優れかつ歩留まりの向上を図ることができる。
【００１０】
このような圧電膜の成膜方法としては、基板の上に第１電極膜を形成する工程と、第１電極膜の上に圧電膜を形成する工程と、圧電膜の上に第２電極膜を形成する工程とを有する圧電素子の製造方法において、圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理工程とを複数回繰り返し行うことで、上記圧電膜を所定の厚みにまで形成する。これにより、層厚方向に均一な結晶性を有する圧電膜を作製することができる。
【００１１】
１回に成膜される圧電体薄膜の膜厚は、３５０ｎｍ以下が好適である。圧電体薄膜の膜厚が３５０ｎｍを超えると、結晶性低下によるエッチング不良が発生し歩留まりが低下する。従って、１μｍ以上の圧電膜を成膜する場合、３５０ｎｍ以下の圧電体薄膜を少なくとも４層以上積層する。結晶化熱処理は７００℃以上８００℃以下が好ましい。
【００１２】
圧電体薄膜の成膜を酸素ガスと不活性ガスの混合ガス雰囲気で行うことで、成膜される圧電体薄膜の酸素欠損を抑制し圧電特性に優れた圧電膜を作製することができる。酸素ガスのガス分圧は５０％以上が好ましい。また、不活性ガスを導入せずに純粋に酸素ガス雰囲気中で成膜を行うと更によい。
【００１３】
圧電体薄膜は、チタン酸ジルコン酸鉛（ＰＺＴ）が優れた圧電特性を有する点で好適である。なおこれ以外にも他のペロブスカイト酸化物系圧電材料を用いることができる。圧電体薄膜の成膜はスパッタ法を用いることができる。
【００１４】
一方、下地である第１電極膜の膜構成によって圧電膜の結晶配向性を制御することができるがわかった。本発明では、第１電極膜をＴｉ層とＰｔ層の積層膜で構成し、更にＴｉ層の膜厚を５ｎｍ以上２０ｎｍ以下とする。
【発明の効果】
【００１５】
以上述べたように、本発明によれば、圧電膜を高い結晶性で形成することが可能となるので、圧電膜のパターニング加工を高精度に行うことが可能となる。これにより、圧電特性の優れた圧電素子を生産性高く製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。なお勿論、本発明は以下の実施の形態に限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００１７】
（第１の実施の形態）
図１Ａ，Ｂは、本発明の実施の形態による圧電素子としての振動型ジャイロセンサ素子１００を示しており、Ａは振動型ジャイロセンサ素子１００の全体を示す外観斜視図、Ｂは振動型ジャイロセンサ素子１００の振動子１１０のみを拡大して示す斜視図である。この振動型ジャイロセンサ素子１００は、図１Ａ，Ｂに示すように、シリコン単結晶基板から切り出された、いわゆる片持ち梁形状の振動子１１０を備えている。この振動子１１０は、長手方向に対して垂直な平面で切断したときの断面形状が直角四辺形となる四角柱状に形成されている。
【００１８】
この振動型ジャイロセンサ素子１００は、そのおおよその大きさとして、素子厚みｔ１が３００μｍ、素子長さｔ２が３ｍｍ、素子幅ｔ３が１ｍｍである。また、実際に振動する振動梁すなわち振動子１１０の大きさとして、振動梁厚みｔ４を１００μｍ、振動梁長さｔ５を２．５ｍｍ、振動梁幅ｔ６を１００μｍとした。この形状で振動梁を振動させた場合の共振周波数はおよそ４０ｋＨｚ前後となる。以上の数値は一例であり、使用する周波数、目標とする素子の大きさにより任意に設定可能である。
【００１９】
振動型ジャイロセンサ素子１００は、図示しないＩＣ基板上に実装されて使用される。このＩＣ基板と対向する側の素子１００の実装面（底面）を図２に示す。
【００２０】
振動子１１０の表面には、基準電極１０４ａ、圧電体１０５ａが順に積層されている。圧電体１０５ａの上には、駆動電極１０６ａと一対の検出電極１０６ｂ，１０６ｃとが振動子１１０の長手方向に沿って互いに平行にかつ接触しないように各々形成されている。駆動電極１０６ａ、検出電極１０６ｂ，１０６ｃおよび基準電極１０４ａには、それぞれ配線接続端子１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄが設けられている。
【００２１】
圧電体１０５ａは、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）などの圧電セラミックスや、水晶、ＬａＴａＯ3などの圧電単結晶などからなる圧電膜である。基準電極１０４ａ、駆動電極１０６ａ及び検出電極１０６ｂ，１０６ｃは、金属電極あるいは導電性酸化物電極等からなる。なお、基準電極１０４ａは本発明の「第１電極膜」に対応し、駆動電極１０６ａ及び検出電極１０６ｂ，１０６ｃは本発明の「第２電極膜」に対応する。
【００２２】
この振動型ジャイロセンサ素子１００は、図３に示すＩＣ回路４０に接続されることで動作し、角速度に応じて発生するコリオリ力を検出する角速度センサ（振動型ジャイロセンサ）として機能する。ＩＣ回路４０は、振動型ジャイロセンサ素子１００が実装されるＩＣ基板上に同時に搭載されたＩＣ回路素子や他の電子部品で構成される。
【００２３】
ＩＣ回路４０は、加算回路４１と、増幅回路４２と、移相回路（phase-shift circuit）４３と、ＡＧＣ（Auto Gain Controller）４４と、差動増幅回路４５と、同期検波回路４６と、平滑回路４７とを備えている。
【００２４】
振動型ジャイロセンサ素子１００の一対の検出電極１０６ｂ，１０６ｃは、それぞれ加算回路４１と差動増幅回路４５とに接続される。また、振動型ジャイロセンサ素子１００の駆動電極１０６ａは、ＡＧＣ４４の出力端と接続される。
【００２５】
この角速度センサでは、加算回路４１、増幅回路４２、移相回路４３、ＡＧＣ４４及び振動型ジャイロセンサ素子１００によって、いわゆる移相発振回路が構成されている。そして、この移相発振回路によって、振動型ジャイロセンサ素子１００の基準電極１０４ａと駆動電極１０６ａとの間に電圧が印加され、振動子１１０を自励振動させる。振動子１１０の振動方向は、当該振動子１１０の厚み方向となる。
【００２６】
また、この角速度センサでは、一対の検出電極１０６ｂ，１０６ｃが加算回路４１および差動増幅回路４５に接続され、差動増幅回路４５の出力端が同期検波回路４６に接続され、この同期検波回路４６が平滑回路４７に接続されており、これらと圧電体１０５ａとで、振動子１１０の角速度を検出する検出部として機能する。
【００２７】
すなわち、振動型ジャイロセンサ素子１００の振動子１１０を上述した移相発振回路で自励振動させている際に、振動子１１０の長手方向のまわりに角速度が生じると、コリオリ力により振動子１１０の振動方向が変化する。この場合、検出電極１０６ｂ，１０６ｃの一方の出力は増加し、他方の出力は減少する。何れかの出力あるいは両出力の変化量をＩＣ回路４０により検出測定して、振動子１１０の長手方向のまわりの入力角速度を検出する。
【００２８】
次に、以上のように構成される本実施の形態の振動型ジャイロセンサ素子１００の一製造例を説明する。図４は、振動型ジャイロセンサ素子１００の製造方法を説明する主要工程フローである。
［基板準備工程］
【００２９】
まず、図５Ａ，Ｂに示すようなＳｉ基板１を用意する。基板１の大きさは、所有する薄膜プロセスのラインに応じて任意に設定され、本実施の形態では直径が４インチのウェーハを用いた。基板１の厚みは、作業性やコストにより決定されるが、最終的に振動子の厚み以上であればよく、本実施の形態では３００μｍの厚みとした。
【００３０】
このＳｉ基板１の両面には、異方性湿式エッチングの際の保護マスクとなる熱酸化膜（ＳｉＯ2膜）２Ａ，２Ｂを形成しておく。熱酸化膜２Ａ，２Ｂの膜厚は任意であるが、本実施の形態では０．３μｍ程度とした。また、Ｓｉ基板１に関してはＮ型を採用しているが、その選択は任意である。Ｓｉ基板１の方位面は、図５Ａで示す基板広口面が（１００）方位面、基板１の断面となる図５Ｂの面が（１１０）面となるように基板の切り出しが行われている。
【００３１】
［ダイヤフラム形成工程］
次に、図６Ａ，Ｂに示すように、基板１の裏面の熱酸化膜２Ｂの一部を除去するために、除去する部分を開口部とするレジストパターン膜３を形成する。このレジストパターン膜３の形成方法は、通常の半導体薄膜形成プロセスで用いられるフォトリソグラフィー技術を用いている。レジスト材は、例えば東京応化社製ＯＦＰＲ−８６００を用いたが、種類はこれに限られない。フォトリソグラフィーの工程は、レジスト材塗布・プレベーキング・露光・現像という一般的に薄膜工程で用いられる技術であり、ここでは詳細は省略する。また、この後のプロセスにおいてもフォトリソグラフィー技術を用いているが、特殊な使用方法を除き一般的な工程に関しては省略する。
【００３２】
図６Ａで示す開口部のそれぞれが１つの素子となる。開口部の形状は最終的な梁形状と基板１の厚み、および梁形状（振動子１１０）を形成する際のエッチング幅（図３４及び図３５において符示するｔ７）で決定される。エッチング幅ｔ７については後述するが、ここでは２００μｍとした。
【００３３】
開口部の幅方向（ダイヤフラム幅ｔ９）に関して、必要となる幅は、まず振動梁幅ｔ６＋エッチング幅ｔ７×２（左右分）である。さらに、基板１の厚みが３００μｍで振動梁厚みが１００μｍであり、後述するが湿式エッチングの方法で基板厚み３００μｍを振動梁厚み１００μｍまで削る場合、図９に示すようにダイヤフラム深さｔ１０は２００μｍであり、このときθ１＝５５°の角度をもって削られる特徴がある。このためその分の幅：ｔ１０×１／ｔａｎ５５°＝１４０μｍ、を左右分足しておく必要がある。結局ダイヤフラム幅ｔ９＝ｔ６＋ｔ７×２＋１４０×２＝１００＋２００×２＋１４０×２＝７８０μｍとなる。同様にダイヤフラム長ｔ８＝振動梁長ｔ５＋梁空間隔ｔ７＋１４０×２＝２５００＋２００＋１４０×２＝２９８０μｍとなる。
【００３４】
次に、図７Ａ，Ｂに示すように、上記の開口部分に相当する部分の熱酸化膜２Ｂを除去する。除去の方法はイオンエッチング等の物理的エッチングでも湿式エッチングでも構わないが、基板１の界面の平滑性を考慮すると熱酸化膜２Ｂのみが除去される湿式エッチングが好適である。本実施の形態では湿式エッチングの薬液としてフッ化アンモニウムを用いた。ただし、湿式エッチングの場合長時間エッチングを行うと開口部分の側面からエッチングが進行するいわゆるサイドエッチングが大きくなるため、熱酸化膜２Ｂの開口部分のみが除去された時点でエッチングを終了させる必要がある。
【００３５】
次に、図８Ａ，Ｂおよび図９に示すように、開口部分として露出した基板１に対して湿式エッチングを施すことにより、開口部分の基板１の厚みを所望の振動梁厚ｔ４になるまで削る。本実施の形態ではＳｉである基板１をエッチングするためＴＭＡＨ（水酸化テトラメチルアンモニウム）２０％溶液を用いている。この際、液温度を８０℃に保持し浸漬エッチングを行っている。
【００３６】
図９は図８ＢのＷ部分を拡大して示したものである。上記の条件でエッチング量（ダイヤフラム深さ）ｔ１０を２００μｍとするために、およそ６時間のエッチングを行った。また、このエッチングにより開口部分の基板１の形状は、図９に示すように端部が湿式エッチング角度θ１（＝５５°）を持って形成される。また、このような湿式エッチング薬液としてＴＭＡＨ以外にＫＯＨ（水酸化カリウム）やＥＤＰ（エチレンジアミン−ピロカテコール−水）溶液等が使用できるが、本実施の形態では熱酸化膜２Ａ，２Ｂとのエッチングレートの選択比がより大きくなるＴＭＡＨを採用した。
【００３７】
ところで、本実施の形態では振動梁厚みになるまでの基板研削にＳｉの特徴を活かした湿式エッチングを採用しているが、研削の方法は任意でありこの方法に限定されるものではない。
【００３８】
上記の方法により上記開口部分の中にダイヤフラムが形成される。湿式エッチングにより残されたダイヤフラム厚みｔ１１が最終的に振動梁厚みｔ４と等しくなる。
【００３９】
なお、以降の説明では、図８Ａ，ＢにＷで示した１つの素子を拡大して説明する。また、図では説明をわかり易くするため、実際の寸法比とは異なる場合もある。また、図１０Ａ，Ｂに示すように、今後は上記までに形成したダイヤフラムの開口部および熱酸化膜２Ｂを下方にして説明する。
【００４０】
［電極膜形成工程］
次に、図１０Ａ，Ｂに示すように下層電極膜４、圧電膜５、上部電極膜６を形成する。下層電極膜４は「第１電極膜」に対応し、上部電極膜６は「第２電極膜」に対応する。下層電極膜４は、圧電膜の特性を向上させるために、下地膜としてＴｉ（チタン）膜（膜厚２０ｎｍ）と、このＴｉ膜の上に形成したＰｔ（白金）膜（膜厚１００ｎｍ）とからなる積層膜とした。なお、Ｐｔ以外にＡｕやＲｈ（ロジウム）、Ｒｅ（レニウム）等の他の金属膜が適用可能であり、Ｔｉ以外にＴａ（タンタル）等も適用可能である。
【００４１】
下層電極膜４の形成工程では、まず、マグネトロンスパッタ装置でＴｉを２０ｎｍ成膜し、上記Ｔｉ上にＰｔを１００ｎｍ成膜した。Ｔｉ及びＰｔは、ガス圧０．５Ｐａでそれぞれ１ｋＷ及び０．５ｋＷのＲＦ（Radio Frequency）パワー（高周波電力）で成膜した。チタン酸ジルコン酸鉛の下地膜として、Ｐｔ膜が使われているが、その密着性を高めることを目的としてＴｉが成膜される。
【００４２】
次いで、圧電膜５を形成する。圧電膜５の形成工程では、マグネトロンスパッタ装置でＰｂ１．０２（Ｚｒ０．５３Ｔｉ０．４７）Ｏ３の酸化物ターゲットを用い、常温、酸素ガス圧を０．２〜３Ｐａ、ＲＦパワー０．１〜５ｋＷの条件で圧電膜５を１．４μｍ成膜した。なお、圧電膜５の形成方法の詳細については後述する。
【００４３】
そして、上部電極膜６の形成工程では、上述のようにして形成された圧電膜５の表面にＰｔを２００ｎｍ成膜した。上記Ｐｔはマグネトロンスパッタ装置でガス圧０．５Ｐａ、ＲＦパワー０．５ｋＷの条件で成膜した。
【００４４】
［圧電膜の形成方法］
本実施の形態では、圧電膜５の形成方法として、圧電膜５の形成厚よりも小さい層厚のチタン酸ジルコン酸鉛からなる圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理（アニール）工程とを複数回繰り返し行うことで、所定厚の圧電膜５を形成する。これにより層厚方向に均一な結晶性を有する圧電膜５を作製するようにしている。
【００４５】
成膜工程では、圧電体薄膜の積層回数を７回として２００ｎｍを単位層厚みとした。結晶化熱処理工程では、電気炉を用いて酸素雰囲気下において７００℃以上８００℃以下の温度で３０分間行った。
【００４６】
従来の圧電素子は、目的とする圧電特性が得られる厚みの圧電膜を一時に成膜した後、アニール処理を行っていた。しかし、例えば１μｍ以上の厚みで圧電膜を一時に成膜した場合、アニール処理を行っても圧電膜の結晶配向性を層厚方向に均一化することは難しかった。このため、本発明では、上述したように、結晶化された複数の圧電体薄膜を積層することで圧電膜５を形成することにより、圧電膜５の結晶性を高めるようにしている。これにより、圧電特性を向上させることができるとともに、後述するように圧電膜５の加工工程においてパターニング精度を高めて歩留まりの向上を図ることが可能となる。
【００４７】
図１１Ａは、圧電体薄膜（チタン酸ジルコン酸鉛）の積層総厚を１．４μｍとした場合の圧電体薄膜の単位層当たりの膜厚を変化させたときの良品率（ウェーハ歩留まり）を示す一実験結果である。また、図１１Ｂは、図１１Ａの各点における単位層膜厚と良品率との関係を示している。ここでの良品率の劣化は、圧電特性の劣化によるものである。圧電体薄膜の１回当たりの膜厚が小さいほど（例えば１００ｎｍ×１４回、２００ｎｍ×７回）良品率は高いことがわかる。また、３５０ｎｍの圧電体薄膜の４回積層を超えると良品率は大きく低下し始める。ゆえに、圧電体薄膜の単位積層膜厚は、３５０ｎｍ以下が好ましい。
なお、圧電体薄膜の積層総厚は上記の例に限られず、単位層当たりの膜厚が３５０ｎｍである場合、圧電体薄膜の積層総厚が１μｍのときは３層、また、積層総厚が７００ｎｍのときは２層となる。
【００４８】
一方、チタン酸ジルコン酸鉛は、成膜中に酸素欠損が生じやすく、膜中の取り込み酸素量が少ないと絶縁性が劣化し良好な圧電特性を示さなくなる。そこで本実施の形態では、チタン酸ジルコン酸鉛からなる圧電体薄膜を酸素ガス雰囲気中で成膜している。ここでいう酸素ガス雰囲気とは、酸素ガスと不活性ガス（アルゴン等）との混合ガス雰囲気又は純粋な酸素ガス雰囲気を意味する。
【００４９】
表１は、チタン酸ジルコン酸鉛の成膜条件において、酸素、アルゴンの混合比率を変化させて成膜した圧電膜を有する振動子の振動振幅を示している。振幅の値が大きいほど良好な圧電特性を有しており、振幅の大きさが３５μｍ以上の振動子を良品レベルのサンプルとする。一般にコリオリ力の検出感度は、振動子の質量又は振動子の振幅が大きいほど良い。上述したような素子形状あるいは素子寸法を有する本実施の形態の振動型ジャイロセンサ素子１００においては、質量の増大には限界があるので振幅を大きく設定して所定の検出感度を得るようにしている。この例では、所定の検出感度が得られる振幅の下限を３５μｍとしている。
【００５０】
【表１】
2007043054.tif 000003
【００５１】
以上のことから、酸素ガス分圧が５０％以上で所望の振動特性が得られる圧電素子を作製することが可能となり、特に、酸素ガス分圧が高いほど良好な振動特性を得ることができる。
【００５２】
なお、酸素ガス１００％雰囲気中での圧電体薄膜の成膜では、ターゲットのＰｂ含有量が重要である。表２に示すように、Ｐｂ量がＺｒ／Ｔｉに対して１．０１の場合、形成される圧電膜は、圧電特性を示すペロブスカイト相ではなく、パイロクロア相が析出し圧電特性が劣化することが分かった。
【００５３】
【表２】
2007043054.tif 000004
【００５４】
なおまた、表３に示すように、Ｐｂ量が１．２以上と過剰に入ったターゲットを用いると、絶縁性を示す誘電損失の値が増加する。これは、チタン酸ジルコン酸鉛の膜構造が疎になるためである。
【００５５】
【表３】
2007043054.tif 000005
【００５６】
続いて、図１２は、アニール温度を変化させた場合の圧電体薄膜（チタン酸ジルコン酸鉛）のペロブスカイト相の（１１１）面のＸ線回折の強度を測定した結果を示している。Ｘ線回折強度は、Ｘ線回折パターンのピーク強度を表している。アニール温度が７００℃付近で回折強度の変化量が緩慢になり始めている。これは、アニール温度が７００℃以上で圧電体薄膜の結晶化がほぼ飽和していることを意味している。なお、７５０℃以上で回折強度が再上昇しているのは、下地のＰｔ層（下部電極膜）の結晶化が進むことによって圧電体薄膜の結晶性が影響を受けていることを示している。
【００５７】
また、図１３に圧電体薄膜の膜厚変化と結晶化アニールの際の基板裏面の温度の関係を示す。点線は基板表面の温度制御用の熱電対の設定値（７８０℃）を示している。基板表面のチタン酸ジルコン酸鉛の膜厚により基板裏面の温度が異なっている。これは表面のチタン酸ジルコン酸鉛の色が膜厚によって変化し、赤外線の吸収率が異なるためである。したがって、膜厚の異なる圧電膜を成膜した場合には実際のアニール温度が変化してしまう。そこで、本実施の形態では、上記結晶化アニール処理の際に基板裏面の温度を用いて温度制御するようにしている。
【００５８】
図１４はアニール温度を変化させた場合の良品率（ウェーハ歩留まり）を示している。ここでの良品率は、１枚のウェーハから作製される複数の素子のうち所定の圧電特性を具備する素子の割合を意味する。アニール温度が７００℃以下では良品率が悪化している。これは、チタン酸ジルコン酸鉛の結晶化が不十分であるために圧電特性が劣化しているからと考えられる。逆に、アニール温度が８００℃付近では良品率を劣化させる傾向がある。これは、パイロクロア相の析出が原因であるとも考えられるが、圧電膜のエッチング残りが発生して良品率を低下させているからでもある。図１４の結果から、アニール温度の最適範囲は７００℃以上８００℃以下、好ましくは７００℃以上７５０℃以下、更に好ましくは７２５℃以上７５０℃以下の範囲である。
【００５９】
以上のように、チタン酸ジルコン酸鉛のアニール温度は７００℃以上８００℃以下が好ましい。また、このアニール処理は、酸素ガス雰囲気中で行われるのが好ましい。
【００６０】
［電極膜加工工程］
次に、図１５Ａ，Ｂに示すように、成膜した上部電極膜６を所定形状に加工する。上部電極膜６は図１５Ａで示すように３つの部分に分かれる。その中の中心が振動梁を駆動させる動力を発生させるための駆動電極（６ａ）であり、その左右にコリオリ力を検出するための検出電極（６ｂ，６ｃ）が設置される。駆動電極の幅方向中心が振動梁の中心と一致し、左右の検出電極は対称に形成される。上部電極膜６の直線部分の端部には配線接続部分が設けられている。
【００６１】
本実施の形態では駆動電極幅ｔ１３を５０μｍ、検出電極幅ｔ１４を１０μｍ、上部電極長ｔ１２を２ｍｍ、駆動電極６ａと検出電極６ｂ，６ｃの間は５μｍとした。この大きさに関しては任意であるが、最終的な振動梁の大きさの範囲内に納める必要がある。また、後述する配線パターンとの接続部分に関しての形状も任意であり、本実施の形態では接続部幅ｔ１６を５０μｍ、接続部長ｔ１５を５０μｍとした。
【００６２】
上部電極膜６の加工方法としては、フォトリソグラフィー技術を用いて所望のレジストパターン膜を形成した後、イオンエッチングにより不要な部分の上部電極膜６を除去した。上部電極膜６の加工方法に関しては特に限定されるものではない。
【００６３】
次に、図１６Ａ，Ｂに示すように、圧電膜５を所定形状に加工する。圧電膜５は上部電極膜６を完全に覆う形であれば、形状は任意である。本実施の形態では圧電膜長ｔ１７を２．２ｍｍ、圧電膜幅ｔ１８を９０μｍとした。ここで、圧電膜幅の中心を振動梁の中心と一致させる。圧電膜幅ｔ１８は振動梁の幅ｔ４以下の幅である必要がある。また、上部電極膜６の外周より５μｍの幅を持たせて圧電膜５を加工した。この幅に関しては素子全体の形状サイズにより任意に設定される。
【００６４】
また、本実施の形態では、上述のごとくチタン酸ジルコン酸鉛の下地膜（下層電極膜）としてＰｔ膜が使われているが、このＰｔ膜とシリコン基板との密着性を高めることを目的として、Ｔｉ膜が成膜されている。ここで、Ｔｉ膜の膜厚を変化させ、２６０℃（１０分間）のクリーンオーブンを用いて圧電素子のエージング試験を行った。その結果、図１７に示すように、Ｔｉ膜厚が薄くなるほどエージング試験前後での圧電変位の変化は少なかった。ゆえに使用環境の温度変化に対して鈍感な圧電素子になり、高温での使用に対しても信頼性が高い圧電素子の作製が可能となる。
【００６５】
図１７はＴｉ膜厚と素子の圧電変位との関係を示している。図１７に示すように、Ｔｉ層の膜厚が５０ｎｍを超えると圧電変位が急激に減少する。図１８はＴｉ層の膜厚と良品率（ウェーハ歩留まり）の関係を示している。Ｔｉ層の膜厚が５ｎｍ以上２０ｎｍ以下の範囲で高い良品率が得られている。これは、上記範囲でＴｉ層を形成することによって、圧電膜の結晶配向性が高められて、エッチングによるパターニング加工を高精度に行えることにある。
【００６６】
一方、Ｔｉ層の膜厚が５ｎｍ未満あるいは２０ｎｍ超で歩留まりが低下する理由は、圧電膜の結晶配向性が低下してチタン酸ジルコン酸鉛のＺｒ成分がエッチングされずに残っていることにある。その結果、下層電極膜のエッチングの際に当該Ｚｒのエッチング残りがカバー剤（マスク）として機能し、所望の形状に電極パターンを形成できずに電極間で短絡を発生させる。
【００６７】
圧電膜５の加工方法としては、フォトリソグラフィー技術を用いて圧電部形状のレジストパターン膜を形成した後、本実施の形態ではフッ硝酸溶液による湿式エッチングにより除去した。除去の方法に関しては任意であり、物理的なイオンエッチングによる除去や、化学的にＲＩＥ（Reactive Ion Etching）により除去する方法が考えられる。
【００６８】
次に、図１９Ａ、Ｂに示すように、下層電極膜４を所定形状に加工する。この下層電極膜４は圧電膜５を完全に覆う形であれば形状は任意である。本実施の形態では下層電極長ｔ１９を２．３ｍｍ、下層電極幅ｔ２０を９４μｍとした。ここで、下層電極幅の中心は振動梁の中心と一致させる。下層電極幅ｔ２０は振動梁の幅ｔ４以下の幅である必要がある。また、圧電膜５の外周より５μｍの幅を持たせて下層電極膜４を加工した。この幅に関しては素子全体の形状サイズにより任意に設定される。また、下層電極膜４に対して外部との電気的接合を図るため、図１９Ａに示すように下層電極接合部分４Ａを設ける。下層電極接合部４Ａは、この後配線パターンで引き出せる面積を確保する必要があり、下層電極接合部長ｔ２１を２００μｍ、下層電極接合部幅ｔ２２を１００μｍとした。
【００６９】
以上の下層電極膜４の加工方法としては、フォトリソグラフィー技術を用いて下層電極部形状のレジストパターン膜を形成した後、イオンエッチングにより不要部分を除去した。この加工方法に関しても任意であり、イオンエッチングに限定されるものではない。
【００７０】
［配線膜形成工程］
次に、図２０及び図２１に示すように、配線下地膜７を形成する。この目的は、後述する配線膜９の密着性を確保するためである。配線下地膜７は絶縁材料が前提となる。配線下地膜７は振動子上、各電極接続部６ａ，６ｂ，６ｃ、振動子周辺のエッチング領域以外に成膜されていれば、その形状は任意である。本実施の形態では電極膜の密着性向上も兼ねて、上部電極膜６、下層電極膜４のそれぞれと配線下地膜７を５μｍの重なりを持たせることとした。
【００７１】
配線下地膜７の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジストパターン膜の除去と同時に除去するいわゆるリフトオフの手法を用いた。材料はアルミナを選定し、７５ｎｍ堆積させた。ただし、この配線下地膜７の材料および形成方法は任意であり、上記の形成方法および材料に限定されるものではない。
【００７２】
次に、図２２および図２３に示すように、電極接続部６ａ，６ｂ，６ｃに平坦化レジスト膜８を設置する。この平坦化レジスト膜８は後述する配線膜９と上部電極膜６との電気的接続を円滑に行うことが目的である。配線膜９と上部電極膜６を物理的に接合する際に、圧電膜５と下層電極膜４の端部を通過せざるを得ないが、圧電膜５に関しては本実施の形態では湿式エッチングにより形成しておりその端部は逆テーパーないしはほぼ垂直状態となっており平坦化レジスト膜８を設置せずに配線を行うとその端部で断線するおそれがある。また、下層電極膜４が露出しているため平坦化レジスト膜により絶縁をとらないと電気的に短絡してしまう。以上の観点から平坦化レジスト膜８を設置している。
【００７３】
平坦化レジスト膜８の形状は、後述する配線膜９を覆う形であれば任意であり、本実施の形態では平坦化レジスト膜幅ｔ２３を２００μｍ、平坦化レジスト膜長ｔ２４を５０μｍとした。
【００７４】
平坦化レジスト膜８の形成方法はフォトリソグラフィー技術によりレジスト膜を所望の形状にパターニングを行った後、２８０〜３００℃程度の熱処理を加えることでパターニングを行ったレジスト膜を硬化させる。この際、本実施の形態ではレジスト膜の厚みを２μｍ程度としたが、この厚みに関しては圧電膜５、下層電極膜４の厚みに応じて変化させ、およそ両者の厚みの合計以上の厚みをもたせることが望ましい。
【００７５】
本実施の形態では上記平坦化レジスト膜８として感光性レジスト膜を用いているが、この材料に関してはこれに限定されるものではない。上記の目的に合う非導電性の材料であればその形成方法も含めて任意である。
【００７６】
次に、図２４及び図２５に示すように、上部電極膜６と外部との接続を図るために配線膜９を形成する。これは外部との電気的接続を容易にするためであり、配線膜９は平坦化レジスト膜８の上面を通り上部電極膜６の接合部に接続される。上部電極接続部６ａ，６ｂ，６ｃの形状は任意であるが、電気的な接触抵抗を減少させるため、５μｍ四方以上の大きさが望ましい。また本実施の形態では外部との電気的接続に関してはＡｕバンプのフリップチップによる接合方法を前提としているため、図２４のように各電極に対して電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄを形成することでＡｕバンプ領域を確保している。
【００７７】
電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１ＤはＡｕバンプの形成が可能な面積が必要であり、本実施の形態では電極パッド部長ｔ２５を１２０μｍ、電極パッド幅ｔ２６を１２０μｍとした。また、上部電極膜６である駆動電極６ａおよび左右の検出電極６ｂ，６ｃ、下層電極膜４の４つに対してそれぞれ外部との電気的な接合が必要となるため、配線膜９に関してもこれら４つに対して独立していることが必要であり、電極パッド１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄの位置については素子エリアＡＲ内にあることが前提である。
【００７８】
また、この工程において同時に分極レールも形成する。本実施の形態の振動子は、最終的に分極して圧電特性を安定化させるが、その分極作業を効率化するために同列の素子をまとめて行うことにしている。この同時分極を行うためには電圧印加側、ＧＮＤ側の配線を事前に形成しておく必要があり、ここでは、図２６のように各分極レール１１１，１１２として横一直線に形成している。この時点では素子とレールは独立しているが、後述するＣｕ配線１１の形成で電圧印加側とＧＮＤ側の配線が接続される。
【００７９】
配線膜９の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。配線膜の材料としては付着力を向上させるためＴｉを２０ｎｍ堆積させた後、電気抵抗が低く低コストのＣｕを３００ｎｍ堆積し、その後Ａｕバンプとの接合を容易にするためＡｕを５００ｎｍ堆積させた。ただし、この配線膜の材料および形成方法は任意であり上記の形成方法および材料に限定されるものではない。
【００８０】
［絶縁保護膜形成工程］
次に、図２７及び図２８に示すように、振動梁上および配線上に絶縁保護膜１０を形成する。この目的は、湿度などの外的要因による電極間リークを防止すること、また、電極膜の酸化を防止することである。振動子上保護膜幅ｔ２７は下層電極幅ｔ２０よりも広く、振動梁幅ｔ６より狭いことが条件であり、本実施の形態ではｔ２７を９８μｍとした。振動子上保護膜長ｔ２８は下層電極長ｔ１９よりも広く、振動子長さｔ５より狭いことが条件であり、本実施の形態ではｔ２８を１．９５ｍｍとした。配線膜９上の保護膜１０は、全体を覆うパターンであるが、Ａｕバンプを行う電極パッド４箇所、及びＣｕ配線１１との接続部４箇所においては、選択的に保護膜が付かないようにする必要がある。
【００８１】
保護膜１０の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、保護膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフ法の手法により形成した。保護膜１０の材料としては、付着力を向上させるためＡｌ2Ｏ3を５０ｎｍ堆積させた後、絶縁性の高いＳｉＯ2を７５０ｎｍ堆積し、最上層にはその後の振動梁形成時のレジスト密着性を向上させるためにＡｌ2Ｏ3を５０ｎｍ堆積させた。絶縁保護膜として機能するＳｉＯ2は、少なくとも上部電極の厚みの２倍以上は必要であるが、１μｍ以上の厚みになるとリフトオフ時にバリが発生しやすくなるため、本実施の形態では７５０ｎｍとしている。また、ＳｉＯ2成膜時は膜密度を高めるため、Ａｒ圧を放電限界の下限である０．４Ｐａで行った。
【００８２】
次に、図２９及び図３０に示すようにＣｕ配線１１を形成する。Ｃｕ配線１１は上部電極膜６の駆動電極６ａ、左右の検出電極６ｂ，６ｃを電圧印加側のレール１１１に、下層電極４をＧＮＤ側のレール１１２にそれぞれ接続する。Ｃｕ配線１１は、図３１に示すようにすべての素子で同様に接続を行う。この配線をＣｕにする理由は、分極後に湿式エッチングで容易に溶解し、素子にダメージを与えることなく再度素子を独立することができるためである。そのため、素子にダメージを与えることなく容易に消失させることができる導電体であれば、材料は任意である。配線幅ｔ２９（図３３）は分極時の導通を確保するため、３０μｍ以上が望ましい。
【００８３】
Ｃｕ配線１１の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、Ｃｕをスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。Ｃｕ膜厚は分極時の導通を確保するため、４００ｎｍとした。この配線膜の形成方法は任意であり上記の形成方法に限定されるものではない。
【００８４】
次に、図３２に示すように裏面ストッパー膜１２を形成する。この目的は、後述の振動梁形成で貫通エッチングをした際、最下面のプラズマ集中によるエッジ形状不良を防止するためである。本実施の形態では裏面全面にＳｉＯ2を５００ｎｍ、スパッタリングにより形成した。
【００８５】
［振動梁形成工程］
次に、図３３、図３４及び図３５に示すように梁空間を除去して振動梁を形成する。図３４は図３３のＹＹ’の断面図、図３５は図３３のＸＸ’の断面図である。
【００８６】
梁空間の形成方法は、貫通部１３を開口部とするレジストパターン膜をフォトリソグラフィー技術により形成し、熱酸化膜２Ａをイオンエッチングにより除去した後、基板１を貫通するまでエッチングする。熱酸化膜２Ａの除去に関しては湿式エッチングでも可能であるが、サイドエッチングによる寸法誤差を考慮するとイオンエッチングが好適である。
【００８７】
また基板１のＳｉを貫通させるためには本実施の形態では振動梁厚みｔ１４（ダイヤフラム厚みｔ１１）が１００μｍであり、この量をエッチング除去する必要がある。通常のイオンエッチング等ではレジスト膜との選択比がとれない上に垂直な壁面として残すことは困難である。本実施の形態では、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）を備えた装置に、エッチングと側壁保護膜成膜を繰り返すＢｏｓｃｈプロセス（エッチング時ＳＦ６、成膜時Ｃ４Ｆ８ガス）を用いることで、垂直な側壁面をもつ振動梁の形成を行った。この垂直にＳｉ材料を研削する技術は一般的に確立されており、本実施の形態でも市販されている装置により行っている。ただし、梁空間の除去の方法に関しては任意であり、上記の方法に限定されるものではない。エッチング幅ｔ７はＩＣＰでエッチング可能な幅が必要であり、本実施の形態では２００μｍとした。また、Ｃｕ配線１１は、貫通させないようにする。
【００８８】
ＩＣＰでエッチング完了後は、裏面ストッパー膜１２を除去する。除去方法は任意であるが、本実施の形態ではフッ化アンモニウムによる湿式エッチングにより除去した。この時ストッパー膜１２を除去する前に、貫通パターンのレジストを除去してしまうと、絶縁保護膜１０が消失してしまうため、ストッパー膜除去後にレジストを除去することとする。ストッパー膜１２、レジスト除去後を図３６〜図３８に示す。
【００８９】
［分極処理工程］
次に、図３９Ａ，Ｂに示す素子に、圧電特性を安定にさせるための分極処理を施す。同列の素子をまとめて分極するため、印加側パッド、ＧＮＤ側パッドを介して外部電源に接続する。接続の方法、分極方法は任意であるが、本実施の形態ではワイヤボンディングで外部電源に接続して、分極処理を施した。
【００９０】
次に、図４０Ａ，Ｂに示すように、分極処理後に不要となったＣｕ配線１１を除去する。Ｃｕ配線１１を残したまま素子切断を行うと、切断面でＣｕ配線１１と基板１が電気的にリークするため、化学的に除去することが望ましい。本実施の形態では素子にダメージを与えないために、メルテックス社製エンストリップ溶液を用いて湿式エッチングを行ってＣｕ配線１１を溶解除去した。
【００９１】
このように、振動型ジャイロセンサ素子１００を薄膜プロセスで形成し、上記薄膜プロセスで形成された薄膜の配線を通して複数個一度に分極処理を行うことによって、大量の薄膜ジャイロを安価に、且つ安定に形成できる。
【００９２】
なお、Ｃｕ配線１１の除去は上述のウェットエッチングによる溶解除去に限られない。後述する素子切断工程では、素子をＣｕ配線１１に沿って切断するため、ダイサーで素子を分断する際にＣｕ配線１１を研削除去するようにしてもよい。この場合、Ｃｕ配線１１の形成幅ｔ２９は切断砥石幅以下であることが条件となる。本実施の形態では、砥石幅が４０μｍのダイサ−を用いて素子を分断するため、配線１１の形成幅ｔ２９は２０μｍ以上４０μｍ以下とする必要がある。２０μｍ未満では分極電圧印加時に抵抗により発熱して配線１１が溶断するおそれがある。４０μｍを超えると砥石幅よりも大きくなって分断後に素子に残存するからである。
【００９３】
［金バンプ形成工程］
次に、図４１Ａ，Ｂに示すように、フリップチップを行うためのＡｕバンプ１４を形成する。Ａｕバンプ１４は４箇所の電極パッド上に形成する。
【００９４】
［切断工程］
次に、図４２Ａ，Ｂに示すように、基板１上に圧電薄膜センサとして形成された１５個の振動型ジャイロセンサ素子１００を個々に分断する。図４２Ｂのように素子サイズに従って切断線Ｌ１〜Ｌ３に沿って切断する。これにより貫通部１３と切断面で分断された図４３に示す圧電薄膜センサとして振動型ジャイロセンサ素子１００が完成し、図４２Ｂに示すＣ部が不要部分となる。
【００９５】
［実装工程］
そして、個々に分断した振動型ジャイロセンサ素子１００は、例えば図４４に示すように、フリップチップの手法でＩＣ基板等の支持基板に実装される。ＩＣ基板は素子の配置に合わせて電気的結線が完了するようにあらかじめ設計されている。図４４の例では、振動型ジャイロセンサ素子１００をＸ方向及びＹ方向に１つずつ実装することにより、２個の振動型ジャイロセンサ素子１００Ａ，１００Ｂを備える二軸の角速度センサ１５０としている。
【００９６】
この角速度センサ１５０は、図４５に示すように、素子および回路と外部との接触をなくすためカバー材１５により気密に密閉かつ保護されている。カバー材１５の材料は任意であるが外部ノイズの影響を考慮して、金属などシールドの効果のあるものが望ましい。また、カバー材１５は振動梁の振動を妨げない形状とされている。
【００９７】
（第２の実施の形態）
【００９８】
近年電子部品は、リフロー炉を通して実装基板との接続を行うことが一般的となっている。この場合電子部品には、２５０℃程度の熱が加わる。このリフロー温度により当該振動型ジャイロセンサ素子１００の特性が変化してはいけない。
【００９９】
そこで本実施の形態では、分極処理方法として、図４６に示すように、高温分極の温度と電圧印加時間を関連付けて電圧印加の開始時刻Ｔｓと終了時刻Ｔｅを制御している。すなわち、図４６に示す温度プロファイルはリフロー炉内の温度プロファイルに対応している。そして、リフロー相当の温度（例えば２５０℃〜２５５℃）よりも高い温度から電圧印加を開始し、リフロー温度よりも低い温度（例えば室温）で電圧印加を解除して分極処理を施すようにしている。
【０１００】
このように、リフロー相当の温度よりも高い温度から電圧印加を開始しリフロー温度よりも低い温度で電圧印加を解除することにより、１度リフローを通した状態にすることができ、後工程でリフローを通しても、分極特性に変化を生じなくすることができる。また後述するように、分極処理後にリフロー相当の温度にさらすことにより、検出信号の調整を行うことが可能となる。
【０１０１】
図４７は、分極処理時の印加電圧と検出信号電圧との関係を示している。分極温度はリフロー時のピーク温度（本例では２６０℃）である。図４７に示すように、印加電圧が大きくなるほど高い検出信号が得られ、５Ｖ以上の印加電圧で１Ｖ以上の検出信号が得られるようになる。検出信号が１Ｖ以上得られることで、ＩＣを適正に動作させることが可能になり、所定の検出感度を確保することができる。また、１５Ｖ以上の印加電圧で検出信号電圧は一定（本例では１．５Ｖ）となる。検出信号が一定となる印加電圧で分極処理を行うことで、ウェーハ間の素子特性のバラツキを抑えることができる。
【０１０２】
印加電圧の上限に関しては、電圧による素子破壊が起きない範囲、即ち素子の絶縁破壊が生じない範囲であれば任意である。図４７の例では、分極時の印加電圧が２５Ｖまでのデータをプロットしているが、圧電体の構成材料に応じて印加電圧を更に高めることも勿論可能である。また、処理温度に応じて印加電圧を変化させてもよい。例えばリフロー相当の温度以上で分極処理する際には１５Ｖ以上（例えば２０Ｖ）の電圧を印加し、リフロー相当の温度以下で印加電圧を低下（例えば５Ｖ）させる。分極処理の際に印加する電圧の大きさが電界強度換算で圧電膜に対し５Ｖ／μｍ以上であれば一定以上の検出信号電圧を得ることができる。
【０１０３】
また、分極処理時の電圧印加を開始する温度と検出信号電圧との関係を測定したところ図４８に示す結果が得られた。印加電圧は５Ｖである。図４８において、横軸の印加開始温度は、印加開始温度からピーク温度（２６０℃）を差し引いた温度である。図４８の結果から、ピーク温度又はピーク温度に達する前に電圧印加を開始することにより、一定の検出信号電圧（１Ｖ）を得ることができた。すなわち、図４８に示すようにピーク温度よりも低い温度（グラフの横軸マイナス側）から電圧を印加した場合は検出信号が高くかつ一定であるのに対し、ピーク温度を過ぎてから（グラフの横軸プラス側）電圧印加を行った場合は、検出信号が小さくなることが確認された。
【０１０４】
更に、印加電圧を遮断する温度とリフロー後の検出信号電圧の関係を測定したところ図４９に示す結果が得られた。印加電圧は５Ｖである。図４９において、横軸の切断温度は、リフロー温度（本例では２５０℃）から電圧切断温度を差し引いた温度である。図４９に示すように、リフロー温度よりも低い温度で印加電圧を切断した場合には、一定の検出信号電圧（１Ｖ）を得ることができた。すなわち、図４９に示すように、リフロー温度よりも高い温度で電圧印加を切断した場合（グラフの横軸マイナス側）、検出信号は小さくなり、その反面リフロー温度よりも低い温度で電圧を切断した場合（グラフの横軸プラス側）、検出信号は高くかつ一定していることが確認された。
【０１０５】
したがって、本実施の形態のように、リフロー相当の温度よりも高い温度から電圧を印加しリフロー温度よりも低い温度まで電圧を印加し、その後にリフロー相当の温度にさらすことにより、一度リフローを通した状態にすることができ、後工程でリフローを通しても、分極特性に変化を生じなくして、一定の検出信号電圧を得ることができる。
【０１０６】
また、分極処理後に再度高温にさらして、検出信号の減衰率を測定したところ、図５０に示すように、高い温度まで再加熱して高温にさらすほど、検出信号の減衰率は小さくなることがわかった。すなわち、図５０は、分極処理を行っただけの振動子の検出信号に対して、その後の加熱により初期の信号の大きさがどのように変化するか、検出信号の大きさの減衰率を表したグラフである。このグラフから、再度の加熱温度と減衰率には相関関係があり、加熱温度で減衰率を調整できることが確認された。これは、ウェーハ内で振動子の圧電特性に分布を持つ場合に検出信号が高すぎる部分の振動子の再度の加熱を、その他の部分の検出信号と同じになる様にその他の部分の再度の加熱よりも高い温度で行うことで、ウェーハ全面に亘り均一な検出信号を持つ振動子を作製することができる。特に信号処理を行うＩＣに検出信号の値の上限値が設けられた場合には、再度の加熱の温度を調整してＩＣに見合う検出信号に調整することが可能となり、振動子作製上でも歩留まりの向上に貢献する。
【０１０７】
このように、上記高温分極の温度と印加電圧に関して、リフロー相当の温度よりも高い温度から電圧を印加し、その後にさらす温度により検出信号の大きさを調整するようにしてもよい。すなわち、分極処理後のアニール処理の温度により、振動子の検出信号の大きさを所望の大きさに減少させ調整することができる。また、本発明の分極処理後の再度加熱を行う場合、再度加熱する温度により検出信号の大きさを所望の大きさに調整できる。
【０１０８】
（第３の実施の形態）
一般に、基準電極１０４ａと駆動電極１０６ａ（及び検出電極１０６ｂ，１０６ｃ）との間に挟まれた圧電体１０５ａ（図３参照）は、圧電特性を安定化させるため上述したような分極処理を施した上で使用される。この分極処理は、圧電膜の分極方向を一定方向に揃える処理である。通常、圧電膜の分極処理は、低温（室温〜例えば３０℃）で行われている。以下、この低温分極処理に係る圧電体には「１０５Ｌ」と符示する。
【０１０９】
そこで、本発明者らは、図５１に示すように、高温で分極処理した圧電体のヒステリシスループのループ中心Ｏ’（又は抗電界Ｅｃ’）が、低温で分極処理をした圧電体１０５Ｌのヒステリシスループのループ中心Ｏ（又は抗電界Ｅｃ）に比べて、負の電界強度方向にシフトすることに着目した。以下、この高温分極処理が施された圧電体には「１０５Ｈ」を符示して説明する。
【０１１０】
したがって、高温分極を施した圧電体１０５Ｈに対して、低温分極を施した圧電体１０５Ｌのループ中心Ｏに相当する動作電圧を印加して駆動させることで、実質的に、ループ中心Ｏ’のシフト量に対応するオフセット電位で当該圧電体１０５Ｈが駆動されることになる。すなわち、駆動電極１０６ａに入力される交流信号の中心電界強度が、圧電体１０５Ｈのヒステリシスループの中心Ｏ’から正方向にシフトした位置に設定されることになる。
【０１１１】
これにより、基準電極１０４ａと駆動電極１０６ａ及び検出電極１０６ｂ，１０６ｃとの間に所定のオフセット電位が印加された状態で圧電素子が駆動されることになり、検出電極１０６ｂ，１０６ｃからの検出信号を基準電位よりも高い電位で発生させることが可能となるので、ＳＮ比を高めて検出感度の向上を図ることができるようになる。
【０１１２】
ここで、低温分極を施した圧電体１０５Ｌのループ中心Ｏに相当する動作電圧とは、駆動電極１０６ａと基準電極１０４ａとを等電位とし両電極間にオフセット電位を印加させずに使用する場合に相当する動作電圧をいう。これにより、図５１に示したように、高温分極を施した圧電体１０５Ｈのループ中心Ｏ’は当該動作電圧に対して負の電界強度方向にシフトする。
【０１１３】
図５２Ａは、圧電体の分極温度と抗電界Ｅｃのシフト量（絶対値）との関係を示している。横軸の分極温度は、処理温度Ｔと当該圧電体のキュリー温度Ｔｃとの比（Ｔ／Ｔｃ）で表されている。本例では、圧電体のサンプルとして、キュリー温度が約４００℃のＰＺＴを用いた。また、図５２Ｂは、図５２Ａの各点Ｔ１〜Ｔ６における処理温度と抗電界Ｅｃのシフト量をそれぞれ表している。
【０１１４】
図５２Ａ，Ｂに示したように、分極温度（Ｔ／Ｔｃ）が０．２以上で抗電界Ｅｃのシフトが認められる。そして、分極温度が大きくなるに伴って抗電界のシフト量も大きくなる。抗電界のシフト量は、すなわち圧電体の動作電圧のオフセット量に相当する。従って、抗電界のシフト量が大きくなるに従って、圧電体の特性（感度）も向上する。これら抗電界のシフト量と圧電特性との関係の一例を図５３に示す。図５３において縦軸は、低温分極処理を施した圧電体１０５Ｌの検出感度に対する比で示している。
【０１１５】
本実施の形態によれば、分極温度（Ｔ／Ｔｃ）が０．２以上、特に、処理温度Ｔが１００℃以上の高温分極処理により、圧電体１０５Ｈの抗電界を０．５Ｖ／μｍ以上シフトさせることが可能となるので、電極間にバイアス電位が印加されるような回路設計を行うことなく、圧電特性を２倍以上高めることができるようになる。これにより、角速度の検出感度を大幅に高めて素子特性の向上を図ることができる。また、素子の小型化にも十分に対応可能となる。
【０１１６】
なお、図５２Ａに示した分極温度（Ｔ／Ｔｃ）と抗電界Ｅｃのシフト量の関係は、キュリー温度が異なる他の圧電体材料にも同様な関係を有する傾向にある。従って、例えば圧電体にＰＺＴが用いられる場合、ジルコニウムとチタンの組成比でキュリー温度が変化するが、何れの組成比に対しても同様に適用可能である。
【０１１７】
以上のように、本実施の形態の振動型ジャイロセンサ素子１００においては、圧電体の分極処理条件を変更することにより、圧電体の動作電圧を当該圧電体のヒステリシスループの中心から正方向にシフトした位置に設定しているので、角速度の検出感度を従来よりも高めて出力の高精度化を図ることができる。
【０１１８】
また、後述するように、当該素子１００をウェーハレベルで複数個同時に製造する際、ウェーハ処理の面内均一性の問題から生じる素子特性のバラツキを補償できるようになるので、収率あるいは歩留まりの向上を図ることができる。
【０１１９】
（第４の実施の形態）
上述のように、小型電子部品はリフロー炉に通して実装基板との接続を行うことが一般的となっている。この場合、電子部品には、２５０℃程度の熱が加わる。このリフロー温度によって振動型ジャイロセンサ素子１００の特性が変化しないようにする必要がある。そこで上述の第２の実施の形態では、リフロー温度が加えられても、素子の特性が変化しないようにリフロー温度以上の温度下で分極処理を行うようにしている。
【０１２０】
一方、振動子を構成する薄膜には様々な材料が含まれ、素子が完成した時点で各種薄膜層の引張応力によって振動子に反りが生じている場合がある。従って、振動子の反りの方向と圧電膜の分極方向を考慮しないと、素子の電気特性が安定しなかったり、分極状態が消滅してしまうことがある。
【０１２１】
本実施の形態では、高温分極時の電圧印加極性の変化と、形成過程で生じる振動子の反りの関係を規定することにより、所望の検出出力が得られる振動型ジャイロセンサ素子を作製するようにしている。
【０１２２】
上述の第１の実施の形態において説明したように、振動型ジャイロセンサ素子１００の振動子１１０の表面には、基準電極１０４ａを構成する下層電極膜４と、圧電体１０５ａを構成する圧電膜５と、駆動電極１０６ａ及び検出電極１０６ｂ，１０６ｃを構成する上部電極膜６とが積層形成されている。これらの薄膜層は、１００μｍ程度の薄い振動子１１０の表面に形成されるため、これらの形成膜の材料選択によっては材料のもつ応力により振動子１００自体が反ってしまう可能性が高い。
【０１２３】
一方、圧電膜５自体は、分極処理を行って分極状態をそろえた状態で使用される。図５４Ａに示すように、上部電極膜６側を正極（＋）、下層電極膜４側を負極（−）とした場合、上部電極膜６側から下層電極膜４側に向かう方向に圧電膜５が分極される。そして、この状態で上部電極膜６側に正極、下層電極膜４側に負極の振動電圧を印加すると、図５５Ａに示すように振動子１１０は圧電膜５側に反る。逆に、図５４Ｂに示すように、上部電極膜６側に負極、下層電極膜４側に正極の振動電圧を印加すると、図５５Ｂに示すように振動子１１０は圧電膜５とは反対側に反りを生じるように機能する。この正負の状態を振動子の共振周波数で繰り返すことにより、振動子が上下振動を行う。
【０１２４】
ところで、圧電膜５には元々分極方向により反りを生じる方向が決まっており、図５４Ａのように上部電極膜６側から下層電極膜４側に分極処理を施した場合、振動子１１０は図５５Ａに示すように圧電膜５側に反る性質を持つ。逆に、図５４Ｂのように下層電極膜４側から上部電極膜６側に分極処理が施されると、振動子１１０は図５５Ｂに示すように圧電膜５とは反対側に反る性質を持っている。
【０１２５】
このことは、換言すると、図５４Ａに示したように上部電極膜６側から下層電極膜４側に分極した圧電膜５の場合、図５５Ａに示したように圧電膜５側に振動子１１０が反っている状態は、分極が安定していることを示している。分極方向が逆の場合もまた同様である。
【０１２６】
以上のことから、下層電極膜４、圧電膜５及び上部電極膜６を成膜した時点で振動子１１０が図５５Ａに示したように圧電膜５側に反りを生じている場合、その方向で分極状態が安定しやすい。すなわち、上部電極膜６側に正極、下層電極膜４側に負極をそれぞれ接続して上部電極膜６側から下層電極膜４側へ向かう分極方向の分極処理を施すことが適しているといえる。
【０１２７】
図５６は、反りの方向と分極方向に関しての実際の振動子の検出信号の出力をプロットしたものである。本例の場合、振動子１１０は図５５Ａに示したように圧電膜５側に反っている。図５６において、「分極反り同方向」とは、図５４Ａに示したように上部電極膜６側を正極、下層電極膜４側を負極とした分極処理を示し、「分極反り逆方向」とは図５４Ｂに示したように上部電極膜６側を負極、下層電極膜４側を正極とした分極処理を示している。
【０１２８】
図５６から、反りと分極方向が一致している方がウェーハのどの位置であっても、反りと分極方向が一致していない場合に比べて、出力が高いことが確認できる。
【０１２９】
更に、図５７に示すように、長時間の連続試験を行った結果、上記の反りと分極方向が同一方向のサンプルは長時間に亘り出力は一定に保たれているのに対し、反りと分極方向が逆方向のサンプルでは長時間の連続試験中に分極状態が劣化したためか特性が低下していることが確認される。
【０１３０】
以上のことから、圧電膜５の分極方向は振動子１１０上に形成される薄膜材料の応力状態により決定し加わる応力が同一方向となる方向に分極処理することが必要となる。以上の例では、作製された振動子が圧電膜側に反っている状態を例にとって説明したが、薄膜材料の選択によっては上記の例とは逆方向に振動子が反る場合がある。この場合も勿論、分極印加方向を上記の例と逆にして分極状態が安定する分極方向を選択すればよい。
【０１３１】
以上のように本明細書に開示した圧電素子（振動型ジャイロセンサ素子）及びその製造方法は、その他に以下の構成を備えている。
１．基板表面に形成された第１電極膜と、この第１電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第２電極膜とを有する振動子を備えた振動型ジャイロセンサ素子の製造方法であって、
基板上に上記振動子を薄膜プロセスで複数個形成し、
上記薄膜プロセスで基板上に形成された配線を通して複数個の振動子を同時に分極処理を行うことを特徴とする振動型ジャイロセンサ素子の製造方法。
２．前記圧電膜の分極処理温度と当該圧電膜のキュリー温度との比が０．２以上である上記１に記載の振動型ジャイロセンサ素子の製造方法。
３．基板表面に形成された第１電極膜と、この第１電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第２電極膜とを有する振動子を備えた振動型ジャイロセンサ素子であって、上記振動子が支持基板にフリップチップ実装され、上記支持基板が実装基板上にリフロー接合される振動型ジャイロセンサ素子の製造方法であって、
前記振動子の分極処理工程では、リフロー相当の温度よりも高い温度から電圧を印加しリフロー相当の温度よりも低い温度で電圧印加を解除することを特徴とする振動型ジャイロセンサ素子の製造方法。
４．前記分極処理後、前記振動子をリフロー相当の温度にさらす工程を有する上記３に記載の振動型ジャイロセンサ素子の製造方法。
５．上記分極処理の電圧の大きさが電界強度換算で上記圧電膜に対し５Ｖ／μｍ以上である上記３に記載の振動型ジャイロセンサ素子の製造方法。
６．基板表面に形成された第１電極膜と、この第１電極膜の上に形成された圧電膜と、この圧電膜の上に形成された第２電極膜とを有する振動子を備えた振動型ジャイロセンサ素子において、
上記圧電膜に印加される交流信号の中心電界強度が、当該圧電体のヒステリシスループの中心から正方向にシフトした位置に設定されていることを特徴とする振動型ジャイロセンサ素子。
７．前記第１電極膜と前記第２電極膜との間に印加される交流信号の中心電界強度が、前記圧電膜のヒステリシスループの中心から正方向にシフトした位置に設定されている上記６に記載の振動型ジャイロセンサ素子。
８．前記圧電膜のヒステリシスループの中心のシフト量は、０．５Ｖ／μｍ以上である上記７に記載の振動型ジャイロセンサ素子。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１の実施の形態において説明する振動型ジャイロセンサ素子の概略斜視図である。
【図２】上記振動型ジャイロセンサ素子の概略底面図である。
【図３】上記振動型ジャイロセンサ素子の駆動検出回路の構成を示すブロック図である。
【図４】上記振動型ジャイロセンサ素子の製造方法を説明する主要工程フロー図である。
【図５】上記振動型ジャイロセンサ素子の製造工程を説明する図であり、Ａは単結晶シリコン基板の平面図、ＢはＡのＸＸ’線断面図である。
【図６】上記基板にレジストパターン膜を形成した様子を示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図７】上記基板の熱酸化膜を除去した様子を示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図８】上記基板に異方性エッチングを施した様子を示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図９】上記基板の図８Ｂに示すＷ部の拡大図である。
【図１０】下層電極膜、圧電膜、上部電極膜が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図１１】上記圧電膜を構成する圧電体薄膜の単位層膜厚と良品率との関係を示す図である。
【図１２】圧電膜のアニール温度とＸ線回折強度との関係を示す図である。
【図１３】圧電膜の膜厚と基板の裏面温度との関係を示す図である。
【図１４】圧電膜のアニール温度と歩留まりとの関係を示す図である。
【図１５】駆動電極、検出電極が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図１６】圧電膜が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図１７】Ｔｉ層の膜厚と圧電変位量量との関係を示す図である。
【図１８】Ｔｉ層の膜厚と良品率との関係を示す図である。
【図１９】下層電極膜が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図２０】配線下地膜が形成された上記基板の様子を拡大して示す平面図である。
【図２１】図２０におけるＹＹ’線断面図である。
【図２２】平坦化レジスト膜が形成された上記基板の様子を拡大して示す平面図である。
【図２３】図２２のＹＹ’線断面図である。
【図２４】配線接続端子が形成された上記基板の様子を拡大して示す平面図である。
【図２５】図２４のＹＹ’線断面図である。
【図２６】分極レールが形成された上記基板全体の様子を示す平面図である。
【図２７】絶縁保護膜が形成された上記基板の様子を拡大して示す平面図である。
【図２８】図２７のＹＹ’線断面図である。
【図２９】Ｃｕ配線が形成された上記基板の様子を拡大して示す平面図である。
【図３０】図２９のＹＹ’線断面図である。
【図３１】Ｃｕ配線が形成された上記基板全体の平面図である。
【図３２】上記基板に裏面ストッパー膜を形成した様子を示す上記基板の断面図である。
【図３３】梁空間を除去して振動梁が形成された上記基板の様子を拡大して示す平面図である。
【図３４】図３３のＹＹ’線断面図である。
【図３５】図３３のＸＸ’線断面図である。
【図３６】ストッパー層を除去した上記基板の様子を拡大して示す平面図である。
【図３７】図３６のＹＹ’線断面図である。
【図３８】図３６のＸＸ’線断面図である。
【図３９】圧電特性を安定にさせるための分極処理を施す工程を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４０】分極処理後に不要になったＣｕ配線を除去した様子を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４１】フリップチップ実装を行うためのＡｕバンプが形成された様子を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４２】圧電薄膜センサとして形成された振動型ジャイロセンサ素子を個々に分断する際の分断線を示した図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４３】圧電薄膜センサとして形成された振動型ジャイロセンサ素子の平面図である。
【図４４】振動型ジャイロセンサ素子をＩＣ基板上に実装した様子を示す概略斜視図である。
【図４５】振動型ジャイロセンサ素子を備える角速度センサにカバー材を取り付けた様子を示す平面図である。
【図４６】本発明の第２の実施の形態において説明する圧電膜の高温分極処理温度と電圧印加期間を説明するタイムチャートである。
【図４７】上記分極処理時の印加電圧と検出信号電圧の関係を示す図である。
【図４８】上記分極処理時の電圧印加を開始する温度と検出信号電圧の関係を示す図である。
【図４９】印加電圧を遮断する温度とリフロー後の検出信号電圧の関係を示す図である。
【図５０】分極処理後に再度高温にさらして、検出信号の減衰率を測定した結果を示す図である。
【図５１】本発明の第３の実施の形態において説明する高温分極処理後の圧電体のヒステリシスループを示す図である。
【図５２】高温分極処理した圧電体の抗電界と分極温度との関係の一例を示す図である。
【図５３】高温分極処理した圧電体の抗電界のシフト量と圧電特性との関係の一例を示す図である。
【図５４】本発明の第４の実施の形態において説明する振動型ジャイロセンサ素子の圧電膜の分極方向を示す側面図である。
【図５５】振動型ジャイロセンサ素子への電圧印加時の振動子の反りの方向を説明する側面図である。
【図５６】分極方向の相違による検出感度特性を説明する一実験結果である。
【図５７】分極方向の相違による出力の経過特性を説明する一実験結果である。
【符号の説明】
【０１３３】
１…基板、２Ａ，２Ｂ…熱酸化膜、３…レジストパターン膜、４…下層下地膜、５…圧電膜、６…上部電極膜、７…配線下地膜、８…平坦化レジスト膜、９…配線膜、１０…絶縁保護膜、１１…Ｃｕ配線、１２…裏面ストッパー膜、１３…貫通部、１４…Ａｕバンプ、１５…カバー材、４０…ＩＣ回路、４１…加算回路、４２…増幅回路、４３…移相回路、４４…ＡＧＣ、４５…差動増幅回路、４６…同期検波回路、４７…平滑回路、１００…振動型ジャイロセンサ素子、１０１Ａ〜１０１Ｄ…電極パッド、１０４ａ…基準電極、１０５ａ…圧電体、１０６ａ…駆動電極、１０６ｂ，１０６ｃ…検出電極、１１０…振動子、１１１，１１２…分極レール、１５０…角速度センサ、Ｌ１〜Ｌ３…分極線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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