(57)【要約】【課題】  高アスペクト比の溝であっても、特性の良好な素子分離絶縁膜を有する半導体装置を提供すること。【解決手段】  半導体装置は、表面に形成され且つ素子領域を区画する溝を有する半導体基板（1）を含む。第１密度を有する第１絶縁膜（11）は溝内に設けられる。第２絶縁膜（12）は、溝内で第１絶縁膜上に設けられ、第１密度より高い第２密度を有する。第１絶縁膜と異なる材料からなる第３絶縁膜（4）または空隙（31）は、第１絶縁膜と溝の側面との間に形成され、少なくとも第１絶縁膜と第２絶縁膜との界面に達する。溝は、第１絶縁膜および第２絶縁膜によって埋め込まれている。【選択図】      図１
2007281300.tif 000002
【特許請求の範囲】
【請求項１】
表面に形成され且つ素子領域を区画する溝を有する半導体基板と、
前記溝内に設けられ、第１密度を有する第１絶縁膜と、
前記溝内で第１絶縁膜上に設けられ、前記第１密度より高い第２密度を有する第２絶縁膜と、
前記第１絶縁膜と前記溝の側面との間に形成され、少なくとも前記第１絶縁膜と前記第２絶縁膜との界面に達し、前記第１絶縁膜と異なる材料からなる第３絶縁膜または空隙と、
を具備し、
前記溝が第１絶縁膜および前記第２絶縁膜によって埋め込まれていることを特徴とする半導体装置。
【請求項２】
前記第３絶縁膜が、非晶質絶縁膜であることを特徴とする請求項１の半導体装置。
【請求項３】
前記第３絶縁膜が、非晶質絶縁膜と前記第２絶縁膜の一部との積層構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の表面に、素子領域を区画する溝を形成する工程と、
前記溝の側面上の少なくとも一部に第１絶縁膜を形成する工程と、
第１密度を有する第２絶縁膜で、前記溝を少なくとも前記第１絶縁膜の上面と同じ深さまで埋め込む工程と、
前記第１密度より高い第２密度を有する第３絶縁膜で、前記溝の前記第２絶縁膜より上の領域を埋め込む工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面に、素子領域を区画する溝を形成する工程と、
前記溝の側面上の少なくとも一部に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
第１密度を有する第３絶縁膜で、前記溝を前記第１絶縁膜および前記第２絶縁膜の上面より深い位置まで埋め込む工程と、
前記第２絶縁膜の上面を前記第３絶縁膜の上面より深い位置まで後退させる工程と、
前記第１絶縁膜および前記第３絶縁膜の上面を前記第２絶縁膜の上面より深い位置まで後退させる工程と、
前記第１密度より高い第２密度を有する第４絶縁膜で、前記第１絶縁膜上方で前記第２絶縁膜と前記溝の側面との間の領域を埋め込みながら、前記溝の前記第３絶縁膜より上の領域を埋め込む工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、半導体装置の素子分離絶縁膜の構造に関する。
【背景技術】
【０００２】
ＳＯＣ（System On Chip）や半導体メモリなどに代表される半導体集積回路装置（半導体装置）は、半導体基板の領域が、素子領域と素子領域を区画する素子分離領域とを含んでいる。素子領域では、半導体基板の表面にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子が形成される。素子分離領域には、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜が形成される。
【０００３】
ＳＴＩ構造の素子分離絶縁膜は、半導体基板の表面に形成されたトレンチに埋め込まれた絶縁膜によって実現される。従来、ＳＴＩ構造の素子分離絶縁膜の溝を埋めこむ際に、ＨＤＰＣＶＤ（High Density Plasma Chemical Vapor Deposition）法が多く用いられていた。ＨＤＰＣＶＤ法は、ＳＴＩ構造のための溝等の段差を埋め込むのに優れた技術である。
【０００４】
しかしながら、ＨＤＰＣＶＤ法でアスペクト比が概ね５を越える段差（溝）を埋め込むと、材料によらず一般的に、５以下の場合に比べて、埋め込まれた膜内にボイドが形成される確率が大きくなる。このため、このような高アスペクト比の溝にＨＤＰＣＶＤ法で素子分離絶縁膜を埋め込んだ場合、素子分離絶縁膜にボイドが高確率で形成される。素子分離絶縁膜の上面は、後続する工程などで使用される希フッ酸溶液によって後退することがある。この際、素子分離絶縁膜にボイドが形成されていると、ボイドの上方の素子分離絶縁膜が除去されることにより、素子分離絶縁膜の表面に開口が形成される。この開口は、後続の工程で形成される各種膜の平坦性を妨げる。
【０００５】
一方、膜を形成するための技術として、ＳＯＤ（Spin On Dielectric）法が知られている。ＳＯＤ法は、材料によらず一般的に、アスペクト比が概ね５を越える段差をも良好に埋め込むことが可能である。しかしながら、ＳＯＤ法により形成された膜（ＳＯＤ膜）は、その密度が小さい。このため、ＨＤＰＣＶＤ法により形成された膜（ＨＤＰＣＶＤ膜）より、希フッ酸に対する耐性が弱い。したがって、ＨＤＰＣＶＤ膜で素子分離絶縁膜を構成すると、希フッ酸によって、素子分離絶縁膜の上面が大きく後退する。この結果、素子分離絶縁膜の形状を良好に制御し、所望の形状を得ることが難しい。
【０００６】
以上の２つの方法の特徴に照らして、これらを併用することによって、一方の短所を他方の長所によって補うことができる。すなわち、２種の膜の積層構造が用いられる。まず、ＳＴＩ用のための溝（以下、単に溝と称する）内に、ＳＯＤ膜が埋め込まれる。ＳＯＤ法は、溝を良好に埋め込むことができるので、溝は、ボイドが形成されること無く埋め込まれる。
【０００７】
次に、ＳＯＤ膜の上面が、例えば、溝の表面から５０％程度の深さまでエッチバックされる。この結果、溝のアスペクト比が、形成当初より減少する。次に、溝の上部がＨＤＰＣＶＤ膜により埋め込まれる。この結果、素子分離絶縁膜が形成される。溝のアスペクト比がＳＯＤ膜により減少しているので、溝の残りの部分は、ＨＤＰＣＶＤ膜によって、ボイドが形成されることなく埋め込まれる。
【０００８】
特許文献１は、溝５の表面に収縮膜９が設けられ、溝５が収縮膜９を介して絶縁膜７で埋め込まれることを開示する。収縮膜９に引っ張り応力を持たせることによって、溝５の開口幅によらずに埋め込み絶縁膜７の圧縮応力を緩和し、均一で良好な素子性能を実現できると述べられている。
【特許文献１】特開2004-342960号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、高アスペクト比の溝であっても、特性の良好な素子分離絶縁膜を有する半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による半導体装置は、表面に形成され且つ素子領域を区画する溝を有する半導体基板と、前記溝内に設けられ、第１密度を有する第１絶縁膜と、前記溝内で第１絶縁膜上に設けられ、前記第１密度より高い第２密度を有する第２絶縁膜と、前記第１絶縁膜と前記溝の側面との間に形成され、少なくとも前記第１絶縁膜と前記第２絶縁膜との界面に達し、前記第１絶縁膜と異なる材料からなる第３絶縁膜または空隙と、を具備し、前記溝が第１絶縁膜および前記第２絶縁膜によって埋め込まれていることを特徴とする。
【００１１】
本発明の第２の視点による半導体装置の製造方法は、半導体基板の表面に、素子領域を区画する溝を形成する工程と、前記溝の側面上の少なくとも一部に第１絶縁膜を形成する工程と、第１密度を有する第２絶縁膜で、前記溝を少なくとも前記第１絶縁膜の上面と同じ深さまで埋め込む工程と、前記第１密度より高い第２密度を有する第３絶縁膜で、前記溝の前記第２絶縁膜より上の領域を埋め込む工程と、を具備することを特徴とする。
【００１２】
本発明の第３の視点による半導体装置の製造方法は、半導体基板の表面に、素子領域を区画する溝を形成する工程と、前記溝の側面上の少なくとも一部に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、第１密度を有する第３絶縁膜で、前記溝を前記第１絶縁膜および前記第２絶縁膜の上面より深い位置まで埋め込む工程と、前記第２絶縁膜の上面を前記第３絶縁膜の上面より深い位置まで後退させる工程と、前記第１絶縁膜および前記第３絶縁膜の上面を前記第２絶縁膜の上面より深い位置まで後退させる工程と、前記第１密度より高い第２密度を有する第４絶縁膜で、前記第１絶縁膜上方で前記第２絶縁膜と前記溝の側面との間の領域を埋め込みながら、前記溝の前記第３絶縁膜より上の領域を埋め込む工程と、を具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、高アスペクト比の溝であっても、特性の良好な素子分離絶縁膜を有する半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明者等は、本発明の開発の過程において、背景技術で述べた、ＳＯＤ膜とＨＤＰＣＶＤ膜の積層構造を有する素子分離絶縁膜について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１５】
上記のように、ＳＯＤ膜は、その密度が一般的に低いため、後続する熱処理工程等において、加熱されることにより収縮する傾向が強い。一方、ＨＤＰＣＶＤ膜は、その密度が一般的に高いため、ＳＯＤ膜に比べて収縮する傾向は小さい。このように、ＳＯＤ膜の熱が加えられた際の収縮率（熱収縮率）は、ＨＤＰＣＶＤ膜の熱収縮率と、大きく異なる。
【００１６】
ＳＯＤ膜とＨＤＰＣＶＤ膜と熱膨張係数が大きく異なる。すると、ＳＯＤ膜が溝に与える応力と、ＨＤＰＣＶＤ膜が溝に与える応力と、が大きく異なる。この結果、これら２つの応力が印加される領域の境界、すなわちＳＯＤ膜とＨＤＰＣＶＤ膜の界面が溝に与える応力が非常に大きくなる。この結果、ＳＯＤ膜とＨＤＰＣＶＤ膜の界面と、溝と、の接点に大きな分解せん断応力がかかる。この分解せん断応力は、発明者等の試作実験、計算機実験によると、数ＧＰａ程度の大きさであることが分かった。
【００１７】
このような大きな応力が、溝（半導体基板）に印加されると、膜の界面とＳＴＩ溝との接点において、結晶欠陥およびクラックの発生等の問題が発生する。
【００１８】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
（第１実施形態）
図１乃至図９を参照して、本発明の第１実施形態について説明する。図１は、第１実施形態に係る半導体装置の主要部を概略的に示す断面図である。
【００２０】
図１に示すように、素子分離絶縁膜は、例えばシリコンからなる半導体基板１の表面に形成されたＳＴＩのための溝２を含んでいる。溝２の内面（溝２内の半導体基板１の表面）上に、例えば厚さが５ｎｍのシリコン酸化膜３が設けられている。
【００２１】
溝２内において、シリコン酸化膜３上の全面に緩衝膜４が設けられる。緩衝膜４の材料、厚さ等については、後述する。
【００２２】
溝２の下部は、シリコン酸化膜３および緩衝膜４を介して、第１埋め込み膜１１により埋め込まれている。第１埋め込み膜１１は、ボイド等の隙間が形成されることなく、埋め込み性が高い方法（第１形成方法）により埋め込まれた膜である。また、埋め込み性が高い方法により形成されるが故に、第１埋め込み膜は、密度が小さく、この結果、熱収縮率が大きい。
【００２３】
第１埋め込み膜１１を形成する方法の典型例として、ＳＯＤ法が用いられる。ＳＯＤ法により形成された場合、第１埋め込み膜１１の密度は、例えば、１．２乃至２．０ｇ／ｃｍ3程度である。
【００２４】
第１埋め込み膜１１の材料として、例えば、ＰＳＺ（polysilazane）、ＨＳＱ（hydrogen silsesquioxane）、ＭＳＱ（methyl silsesquioxane）、ポーラスシリカ（porous silica）を用いることができる。
【００２５】
第１埋め込み膜１１の上面がどの程度の深さに位置するかは、溝２に第１埋め込み膜１１が設けられた状態での溝２の残りの部分アスペクト比に応じて決定される。すなわち、溝２の残りの部分のアスペクト比が、後述の第２形成方法によって埋め込まれたときに、ボイドが形成されることを回避できる程度となるように、第１埋め込み膜１１が埋め込まれる。
【００２６】
溝２の上部、すなわち第１埋め込み膜１１によって埋め込まれていない部分には、シリコン酸化膜３および緩衝膜４を介して、第２埋め込み膜１２が埋め込まれている。第２埋め込み膜１２は、第１埋め込み膜１１の形成方法より、埋め込み性は劣るものの、高密度の膜を形成することができる方法（第２形成方法）により形成される。この結果、第２埋め込み膜１２に、後続の工程で用いられる薬液によるエッチングに対して高い耐性を持たせることができる。
【００２７】
第２埋め込み膜１２は密度が高いため、熱収縮率はそれほど大きくなく、少なくとも第１埋め込み膜よりも小さい。
【００２８】
第２埋め込み膜１２を形成する方法の典型例として、ＨＤＰＣＶＤ法が用いられる。ＨＤＰＣＶＤ法により形成された場合、第２埋め込み膜１２の密度は、例えば、２．０乃至２．４ｇ／ｃｍ3程度である。その他、第２埋め込み膜１２は、例えば、ＬＰＣＶＤ（Low Pressure CVD）法、ＳＡＣＶＤ（Sub Atomospheric CVD）法によって形成されても良い。
【００２９】
第２埋め込み膜１２として、例えば、シリコン酸化膜を用いることができる。
【００３０】
第２埋め込み膜１２の上面は、第２埋め込み膜１２に要求される特性にもよるが、本実施形態の例としては、半導体基板１の表面より浅い位置に位置している。
【００３１】
次に、緩衝膜４について説明する。緩衝膜４は、第１埋め込み膜１１と第２埋め込み膜１２との界面が、溝２の側面に接することを回避させる機能を有する。このため、緩衝膜４は、少なくとも、第１埋め込み膜１１と第２埋め込み膜１２との界面と溝２の側面との間に設けられていればよい。
【００３２】
緩衝膜４は、例えば、非晶質絶縁膜により構成される。これは、結晶性の場合、結晶方位によっては、劈開面から溝２の側面にクラックが入る可能性が高いからである。また、結晶性、特に多結晶の場合、粒界からもクラックが発生し、このクラックが溝２に伝搬する可能性が高い。
【００３３】
緩衝膜４は、このように、第１埋め込み膜１１による応力の緩和をする機能を果たすために、少なくとも、第１埋め込み膜１１の材料とは異なる材料により構成される。より具体的には、緩衝膜４として、例えば、シリコン窒化膜、シリコン炭化膜を用いることができる。
【００３４】
また、緩衝膜４は、第１埋め込み膜１１と第２埋め込み膜１２との界面での応力が、緩衝膜４を介して溝２の側面に及ぶことを回避する観点から、１ｎｍ以上の厚さを有することが好ましい。より好ましくは、５乃至１５ｎｍである。
【００３５】
次に、図２乃至図４を参照して、図１の半導体装置の製造方法について説明する。図２乃至図４は、図１の半導体装置の製造工程の一部を順に示す断面図である。
【００３６】
まず、図２に示すように、半導体基板１表面に、例えば熱酸化法によって、厚さが例えば１乃至１０ｎｍ程度のシリコン酸化膜２１が形成される。次に、シリコン酸化膜２１上の全面に、例えばＬＰＣＶＤ法により、厚さが例えば５０乃至１５０ｎｍ程度のシリコン窒化膜２２が堆積される。
【００３７】
次に、シリコン窒化膜２２上の全面に、フォトレジスト膜（図示せぬ）が堆積される。次に、フォトリソグラフィ工程によって、フォトレジスト膜に、素子分離絶縁膜の形成予定部分に開口を有するパターンが形成される。
【００３８】
次に、フォトレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって、シリコン窒化膜２２がパターニングされる。次に、フォトレジスト膜が除去される。次に、シリコン窒化膜２２をマスクとして、ＲＩＥ等の異方性エッチングによって、シリコン酸化膜２１、および半導体基板１の表面がエッチングされる。この結果、溝２が形成される。
【００３９】
次に、図３に示すように、例えば８００℃酸素雰囲気下での熱酸化法によって、溝２内の半導体基板１の表面にシリコン酸化膜３が形成される。次に、例えば、ＬＰＣＶＤ法によって、ここまでで得られる構造上の全面に緩衝膜４が堆積される。この結果、溝２の内面上、すなわち、シリコン酸化膜３上に緩衝膜４が形成される。
【００４０】
次に、ここまでで得られる構造上の全面に、第１形成方法によって、第１埋め込み膜１１が堆積される。典型例として、ＳＯＤ法によって、ＰＳＺが堆積される。次に、処理基板に対して、例えば２００乃至３５０℃の酸化雰囲気内で３０分間の熱処理が行われる。次に、半導体基板１の上方の緩衝膜４上の余分な第１埋め込み膜１１が、緩衝膜４をストッパーとしたＣＭＰ（Chemical Mechanical Polishing）法によって除去される。
【００４１】
次に、例えばウェットエッチングによって、第１埋め込み膜１１の上面がエッチバックされる。このウェットエッチングは、例えば、希フッ酸溶液を用いて行われる。
【００４２】
次に、図４に示すように、処理基板上の全面に、第２形成法によって、第２埋め込み膜１２が堆積される。典型例として、ＨＤＰＣＶＤ法によって、シリコン酸化膜が堆積される。次に、半導体基板１の上方の緩衝膜４上の余分な第１埋め込み膜１２が、緩衝膜４をストッパーとしたＣＭＰ（Chemical Mechanical Polishing）法によって除去される。
【００４３】
次に、図１に示すように、例えばウェットエッチングによって、第２埋め込み膜１１の上面が、所望の位置、例えば半導体基板１より若干浅い位置までエッチバックされる。このウェットエッチングは、例えば、希フッ酸溶液を用いて行われる。
【００４４】
次に、例えば熱リン酸溶液を用いたウェットエッチングによって、シリコン窒化膜２２およびシリコン酸化膜２１が除去される。このウェットエッチングによって、溝２の側面上のシリコン酸化膜３および緩衝膜４の上面は、半導体基板１の表面より若干深い位置へと後退する。
【００４５】
以上の工程を経ることによって、素子分離絶縁膜が形成される。
【００４６】
なお、素子分離絶縁膜は、図１では、２層の埋め込み膜によって構成されている。しかしながら、３層以上とすることもできる。その場合、以下に述べる構成とすることができる。図５、図６は、第１実施形態の他の例に係る半導体装置の主要部を概略的に示す断面図である。
【００４７】
図５に示すように、溝２は、第１埋め込み膜１１、第２埋め込み膜１２、第３埋め込み膜１３により埋め込まれている。そして、第１埋め込み膜１１、第２埋め込み膜１２、第３埋め込み膜１３の順に積層されている。
【００４８】
第２埋め込み膜１２の熱収縮率と第３埋め込み膜１３の熱収縮率とは異なる。よって、第１埋め込み膜１１と第２埋め込み膜１２との界面と同様に、第２埋め込み膜１２と第３埋め込み膜１３との界面にも熱応力が発生する。しかしながら、緩衝膜４は、少なくとも、２つの界面のうちで、熱応力に起因して結晶欠陥およびクラック等の発生が懸念されるものと溝２との間に設けられる。
【００４９】
図５は、第１埋め込み膜１１の熱収縮率が最も大きい場合を示している。換言すれば、第１埋め込み膜１１と第２埋め込み膜１２との界面での応力が大きい場合で、少なくとも第２埋め込み膜１２と第３埋め込み膜１３との界面での応力より大きい場合を示している。
【００５０】
図５に示すように、緩衝膜４は、溝２の底面および側面上に設けられている。溝２の側面上の緩衝膜４の上面は、第１埋め込み膜１１と第２埋め込み膜１２との界面より若干浅い位置に位置している。もちろん、溝２の側面上の全面に、緩衝膜４が設けられていても構わない。
【００５１】
図５に示すような緩衝膜４は、例えば、以下の工程によって製造することができる。すなわち、まず、図３の工程の後、ＲＩＥ法によって、緩衝膜４の溝２の側面上で露出している部分が除去される。この際、シリコン酸化膜３の上面も、緩衝膜４の上面と同程度の深さまで後退する。この後、第２埋め込み膜１２、第３埋め込み膜１３が形成される。
【００５２】
図６に示すように、溝２は、第３埋め込み膜１３、第１埋め込み膜１１、第２埋め込み膜１２の順に積層されている。そして、図６は、第１埋め込み膜１１の熱収縮率が最も小さい場合を示している。第２埋め込み膜１２および第３埋め込み膜の熱収縮率は、同じであっても異なっていても構わない。いずれにせよ、第１埋め込み膜１１の熱収縮率と第３埋め込み膜１３の熱収縮率との差は大きい。よって、第１埋め込み膜１１と第２埋め込み膜１２との界面に加えて、第１埋め込み膜１１と第３埋め込み膜１３との界面でも大きな応力が発生している。
【００５３】
緩衝膜４は、第１埋め込み膜１２と溝１の側面との間に設けられている。緩衝膜４の下面は第３埋め込み膜１３との界面と同じ深さに位置しており、上面は第２埋め込み膜１２との界面より浅い位置に位置している。
【００５４】
緩衝膜４は、第１埋め込み膜１１の、上面および下面と同じ深さに位置していてもよいし、第２埋め込み膜１２および第３埋め込み膜１３の側方まで達していてもよい。いずれの場合であっても、第１埋め込み膜１１と第２埋め込み膜１２との界面、および第１埋め込み膜１１と第３埋め込み膜１３との界面は、溝２の側面と接していない。
【００５５】
図６の構造は、例えば、以下の工程によって製造することができる。まず、図２までと同じ工程が行われる。次に、図７に示すように、溝２の内面上にシリコン酸化膜３が形成される。次に、ここまでで得られる構造上の全面に第３埋め込み膜１３が埋め込まれ、第３埋め込み膜１３の上面がウェットエッチング等によってエッチバックされる。次に、シリコン酸化膜３上、第３埋め込み膜１３の上面上、シリコン窒化膜２２の側面および上面上、に緩衝膜４が形成される。
【００５６】
次に、図８に示すように、図示せぬマスク材およびＲＩＥ法等を用いて、緩衝膜４の、第３埋め込み膜１３の上面上で露出している部分が除去される。
【００５７】
次に、図９に示すように、溝２内に第１埋め込み膜１１が埋め込まれ、次いで第１埋め込み膜１１の上面がウェットエッチング等によりエッチバックされる。次に、図示せぬマスク材およびＲＩＥ法等によって、緩衝膜４の溝２の側面上で露出している部分が除去される。この際のＲＩＥの条件を調整することにより、緩衝材４の上面を、第１埋め込み膜１１の上面より浅い位置に位置させることができる。この際、シリコン酸化膜３の上面も、緩衝膜４の上面と同程度の深さまで後退する。
【００５８】
次に、図６に示すように、溝２の残りの部分に第２埋め込み膜１２が埋め込まれ、次いで、第２埋め込み膜１２の上面が、ウェットエッチング等によって、所望の位置までエッチバックされる。
【００５９】
本発明の第１実施形態に係る半導体装置によれば、最も熱収縮率の大きい埋め込み膜１１の側面からこの埋め込み膜１１に接する埋め込み膜との界面に至るまでの領域と、溝２の側面と、の間に緩衝膜４が設けられる。このため、熱収縮率の最も大きい埋め込み膜１１と、埋め込み膜１１と接する埋め込み膜１２または１３との界面が、溝２の側面と接することが回避される。この結果、埋め込み膜１１と埋め込み膜１２または１３との界面で生じて半導体基板１に及ぶせん断応力を緩和できる。よって、高アスペクト比であってもボイド等を含まず、且つ半導体基板１に悪影響を与えることを回避可能な素子分離絶縁膜を有する半導体装置を提供できる。
【００６０】
（第２実施形態）
第２実施形態では、素子分離絶縁膜の一部を構成する、ある埋め込み膜の側方の緩衝膜４と溝２の側面との間に、他の埋め込み膜が介在する。
【００６１】
図１０乃至図１４を参照して、本発明の第２実施形態について説明する。図１０は、第２実施形態に係る半導体装置の主要部を概略的に示す断面図である。
【００６２】
図１０に示すように、シリコン酸化膜３の溝２の側面上の部分の上面は、第１埋め込み膜１１の上面と同程度の深さに位置する。また、緩衝膜４の溝２の側面上の部分の上面は、第１埋め込み膜１１の上面より若干浅い位置に位置している。
【００６３】
第２埋め込み膜１２は、溝２の、第１埋め込み膜１１により埋め込まれていない部分に埋め込まれている。第２埋め込み膜１２の側面は、溝２の側面と接している。また、第２埋め込み膜１２の一部は、シリコン酸化膜３の上方で緩衝膜４と溝２の側面との間の領域に埋め込まれている。
【００６４】
次に、図１１、図１２を参照して図１０の半導体装置の製造工程について説明する。図１１、図１２は、図１０の半導体装置の製造工程の一部を順に示す断面図である。
【００６５】
まず、図３までと同じ工程が行われる。次に、図１１に示すように、ウェットエッチングによって、緩衝膜４の露出している部分が除去される。この際、緩衝膜４の溝２の側面上の部分が、第１埋め込み膜１１の上面より深い位置へとエッチバックされる。緩衝膜４がシリコン窒化膜で構成されている場合、このウェットエッチングは、例えば熱リン酸溶液により行うことができる。
【００６６】
次に、図１２に示すように、例えばウェットエッチングによって、第１埋め込み膜１１の上面が、緩衝膜４より若干深い位置までエッチバックされる。第１埋め込み膜１１がＰＳＺの場合は、ウェットエッチングの際、希フッ酸溶液が用いられる。
【００６７】
次に、例えば希フッ酸溶液を用いたウェットエッチングによって、溝２の側面上のシリコン酸化膜３の、緩衝膜４により覆われていない部分が除去される。この際、溝２の側面上のシリコン酸化膜２の上面が、緩衝膜４の上面より深い位置までエッチバックされる。
【００６８】
次に、図１０に示すように、図４と同様の工程により、ここまでで得られる構造上の第２埋め込み膜１２が堆積される。この際、シリコン酸化膜３の上方で緩衝膜４と溝２の側面との間の領域に、第２埋め込み膜１２が埋め込まれる。
【００６９】
次に、例えばウェットエッチングによって、第２埋め込み膜１１の上面が、所望の位置、例えば半導体基板１より若干浅い位置までエッチバックされる。このウェットエッチングは、例えば、希フッ酸溶液を用いて行われる。
【００７０】
次に、例えば熱リン酸溶液を用いたウェットエッチングによって、シリコン窒化膜２２およびシリコン酸化膜２１が除去される。この結果、素子分離絶縁膜が形成される。
【００７１】
図１０に示す構造では、第１埋め込み膜１１と溝２の側面との間に埋め込まれる第２埋め込み膜１２は、シリコン酸化膜３の上方に設けられている。しかしながら、以下に示す構造とすることも可能である。また、第２実施形態においても、第１実施形態と同じく、溝２が３つ以上の膜により埋め込まれててもよい。図１３、図１４は、第２実施形態の他の例に係る半導体装置の主要部を概略的に示す断面図である。
【００７２】
図１３に示すように、溝２は、積層された第１埋め込み膜１１、第２埋め込み膜１２、第３埋め込み膜１３により埋め込まれている。緩衝膜４の溝２の側面上の部分の上面は、第１埋め込み膜１１の上面より深い位置に位置している。
【００７３】
緩衝膜４の溝２の側面上の部分の上方で第１埋め込み膜１１と溝２の側面との間に、第２埋め込み膜１２が埋め込まれている。このような構成によっても、第１埋め込み膜１１と第２埋め込み膜１２との界面が溝２の側面に接することが回避される。
【００７４】
図１３に示す構造は、例えば以下の工程によって実現できる。すなわち、まず、図３までと同じ工程が行われる。次に、エッチングによって、緩衝膜４の溝２の側面上で露出している部分が除去される。この際、エッチングの条件を調整することによって、緩衝膜４の溝２の側面上の部分の上面が、第１埋め込み膜１１の上面より深い位置までエッチバックされる。この際、シリコン酸化膜３の上面も緩衝膜４の上面と同程度の位置まで後退する。次に、第２埋め込み膜１２、第３埋め込み膜１３が順次埋め込まれる。
【００７５】
また、図１４に示すように、第１埋め込み膜１１と溝２の側面との間で、第２埋め込み膜１２との界面から下方の領域に空隙３１が形成されていてもよい。このような構成によっても第１埋め込み膜１１と第２埋め込み膜１２との界面が溝２の側面に接することが回避される。
【００７６】
図１４に示す構造は、第２埋め込み膜１２を形成する方法（第２形成方法）が、高い埋め込み性を有していない場合等に、不可避的に実現されることが多い。
【００７７】
本発明の第２実施形態に係る半導体装置によれば、最も熱収縮率が大きい埋め込み膜１１の側面と溝２の側面との間で、埋め込み膜１１と接する埋め込み膜１２との界面より深い位置に、埋め込み膜１１と異なる埋め込み膜１２または空隙３１が形成されている。このため、埋め込み膜１１と埋め込み膜１２との界面が、溝２の側面と接することが回避される。この結果、埋め込み膜１１と埋め込み膜１２との界面で生じて半導体基板１に及ぶせん断応力を緩和できる。
【００７８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００７９】
【図１】第１実施形態に係る半導体装置を示す断面図。
【図２】図１の半導体装置の製造工程の一部を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】第１実施形態の他の例に係る半導体装置を示す断面図。
【図６】第１実施形態の他の例に係る半導体装置を示す断面図。
【図７】図６の半導体装置の製造工程の一部を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】第２実施形態に係る半導体装置の主要部を概略的に示す断面図。
【図１１】図１０の半導体装置の製造工程の一部を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】第２実施形態の他の例に係る半導体装置を示す断面図。
【図１４】第２実施形態の他の例に係る半導体装置を示す断面図。
【符号の説明】
【００８０】
１…半導体基板、２…溝、３…シリコン酸化膜、４…緩衝膜、１１…第１埋め込み膜、１２…第２埋め込み膜、１３…第３埋め込み膜、２１…シリコン酸化膜、２２…シリコン窒化膜、３１…空隙。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007281300.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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