(57)【要約】      （修正有）【課題】  ビット線への電圧印加パターンを最適化し、バーンイン試験時間を短縮する。【解決手段】  ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。全てのビット線間に印加されるストレスの印加時間を全て等しくできるため、ビット線へのストレスの印加時間のばらつきはない。したがって、メモリセルの特性が、バーンイン試験により過度に劣化することを防止できる。また、第１〜第６ステップにおいて、ストレスが印加されないビット線の数を最小限にできる。したがって、ストレスが印加されるビット線の比率を高くでき、バーンイン時間を短縮できる。この結果、試験コストを削減できる。【選択図】    図９
2007004953.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにそれぞれ接続された相補のビット線により構成される複数のビット線対を有し、前記ビット線が互いに交差するツイスト構造を有するビット線対と、前記ビット線が互いに平行な非ツイスト構造を有するビット線対とが交互に配置された半導体メモリのバーンイン試験方法であって、
前記各ビット線対の前記ビット線に高電圧レベルおよび低電圧レベルをそれぞれ印加する第１ステップと、
非ツイスト構造のビット線対に第１ステップと同じ電圧レベルを印加するとともに、ツイスト構造のビット線対に、第１ステップと逆の電圧レベルを印加する第２ステップと、
前記各ビット線対の前記ビット線に前記第１ステップと逆の電圧レベルを印加する第３ステップと、
非ツイスト構造のビット線対に第３ステップと同じ電圧レベルを印加するとともに、ツイスト構造のビット線対に、第３ステップと逆の電圧レベルを印加する第４ステップと、
前記各ビット線対に高電圧レベルまたは低電圧レベルのいずれかを共通に印加するとともに、隣接するビット線対に互いに逆の電圧レベルを印加する第５ステップと、
前記第５ステップと逆の電圧レベルを印加する第６ステップとを備え、
前記第１〜第６ステップにおいて、前記ビット線対への電圧印加時間は、互いに等しいことを特徴とする半導体メモリのバーンイン試験方法。
【請求項２】
請求項１記載の半導体メモリのバーンイン試験方法において、
半導体メモリは、外部から供給されるコマンドおよびアドレスに応じて、前記メモリセルに前記データを書き込む書き込み動作を実行する動作制御回路と、互いに隣接する非ツイスト構造およびツイスト構造のビット線対を第１および第２プリチャージ電圧線にそれぞれ接続する複数のプリチャージ回路と、前記第１および第２プリチャージ電圧線に供給する電圧を生成するプリチャージ電圧生成回路とを備え、
前記第１〜第４ステップは、前記動作制御回路により書き込み動作を実行することにより実施し、
前記第５および第６ステップは、前記動作制御回路による書き込み動作を実行せずに、前記プリチャージ電圧生成回路により前記第１および第２プリチャージ電圧線に互いに逆の電圧レベルを生成させることにより実施することを特徴とする半導体メモリのバーンイン試験方法。
【請求項３】
請求項１記載の半導体メモリのバーンイン試験方法において、
半導体メモリは、前記メモリセルに対してデータの読み出し動作および書き込み動作を実行するために、外部から供給される読み出しコマンドおよび書き込みコマンドをデコードするコマンドデコーダを備え、
前記コマンドデコーダが通常の読み出し動作および書き込み動作では使用されないイリーガルコマンドを受けたときに、動作モードを通常動作モードから試験モードに移行し、
さらに、イリーガルコマンドとともに供給されるアドレスおよびデータの少なくともいずれかにより示される試験コードの値が、バーンイン試験を示すときに、その値に応じて動作モードを前記第１〜第４ステップを実施するための第１バーンイン試験モードまたは前記第５および第６ステップを実施する第２バーンイン試験モードに移行することを特徴とする半導体メモリのバーンイン試験方法。
【請求項４】
請求項３記載の半導体メモリのバーンイン試験方法において、
前記イリーガルコマンドおよび前記試験コードが前記第１バーンイン試験モードに移行するためのエントリコマンドを示すときに、このエントリコマンドに応答して前記動作制御回路により書き込み動作を実行し、
前記イリーガルコマンドおよび前記試験コードが前記第２バーンイン試験モードに移行
するためのエントリコマンドを示すときに、前記試験コードの値に応じて、前記第１および第２プリチャージ電圧線の一方および他方を高電圧レベルおよび低電圧レベルにそれぞれ設定することを特徴とする半導体メモリのバーンイン試験方法。
【請求項５】
請求項４記載の半導体メモリのバーンイン試験方法において、
前記第１および第２バーンイン試験モード中に受けた前記イリーガルコマンドおよび前記試験コードがイクジットコマンドを示すときに、動作モードを前記第１および第２バーンイン試験モードから前記通常動作モードに移行することを特徴とする半導体メモリのバーンイン試験方法。
【請求項６】
複数のメモリセルと、前記メモリセルにそれぞれ接続された相補のビット線により構成される複数のビット線対を有し、前記ビット線が互いに交差するツイスト構造を有するビット線対と前記ビット線が互いに平行な非ツイスト構造を有するビット線対とが交互に配置されたメモリセルアレイと、
通常動作モード中および前記第１バーンイン試験モード中に第１および第２プリチャージ電圧線に供給する共通のプリチャージ電圧を生成し、前記第２バーンイン試験モード中に第１および第２プリチャージ電圧線の一方および他方にそれぞれ供給する高電圧レベルおよび低電圧レベルを生成するプリチャージ電圧生成回路と、
ビット線リセット信号の活性化中に、ツイスト構造を有するビット線対を前記第１プリチャージ電圧線に接続し、非ツイスト構造を有するビット線対を前記第２プリチャージ電圧線に接続する複数のプリチャージ回路と、
前記通常動作モード中および前記第１バーンイン試験モード中における前記メモリセルの非アクセス時と、前記第２バーンイン試験モード中に前記ビット線リセット信号を活性化し、前記通常動作モード中および前記第１バーンイン試験モード中における前記メモリセルのアクセス時に前記ビット線リセット信号を非活性化するビット線選択部と、
センスアンプ活性化信号の活性化中に前記ビット線対の電圧差を増幅する複数のセンスアンプと、
前記通常動作モード中および前記第１バーンイン試験モード中における前記メモリセルのアクセス時に、前記センスアンプ活性化信号を活性化し、前記通常動作モード中および前記第１バーンイン試験モード中における前記メモリセルの非アクセス時と前記第２バーンイン試験モード中に前記センスアンプ活性化信号を非活性化するセンスアンプ選択部と、
コラム選択信号の活性化中に前記ビット線対をデータバス線に接続する複数のコラムスイッチと、
前記通常動作モード中および前記第１バーンイン試験モード中における前記メモリセルのアクセス時に前記コラム選択信号を活性化し、前記通常動作モード中および前記第１バーンイン試験モード中における前記メモリセルの非アクセス時と、前記第２バーンイン試験モード中に前記コラム選択信号を非活性化するコラム選択部とを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記メモリセルに対してデータの読み出し動作および書き込み動作を実行するための読み出しコマンドおよび書き込みコマンドを受けたときに、読み出し信号および書き込み信号を出力するとともに、通常の読み出し動作および書き込み動作では使用されないイリーガルコマンドを受けたときに、動作モードを通常動作モードから試験モードに移行し、イリーガルコマンドとともに供給されるアドレスおよびデータの少なくともいずれかにより示される試験コードの値が、バーンイン試験を示すときに、その値に応じて動作モードを前記第１バーンイン試験モードまたは前記第２バーンイン試験モードに設定するために、第１バーンイン試験信号または第２バーンイン試験信号を出力するコマンドデコーダを備え、
前記プリチャージ電圧生成回路は、前記第２バーンイン試験信号に応じて動作し、
前記ビット線選択部、前記センスアンプ選択部および前記コラム選択部は、前記読み出し信号、前記書き込み信号、第１および第２バーンイン試験信号に応じて動作することを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記コマンドデコーダは、
前記イリーガルコマンドおよび前記試験コードが前記第１バーンイン試験モードに移行するためのエントリコマンドを示すときに、このエントリコマンドに応答して前記書き込み信号を出力することを特徴とする半導体メモリ。
【請求項９】
請求項８記載の半導体メモリにおいて、
前記コマンドデコーダは、前記第１および第２バーンイン試験モード中に受けた前記イリーガルコマンドおよび前記試験コードがイクジットコマンドを示すときに、動作モードを前記第１および第２バーンイン試験モードから前記通常動作モードに移行することを特徴とする半導体メモリ。
【請求項１０】
請求項６記載の半導体メモリにおいて、
前記第１および第２バーンイン試験を示す試験信号を受ける試験パッドと、
前記試験パッドで受けた前記試験信号に応じて動作モードを前記第１バーンイン試験モードまたは前記第２バーンイン試験モードに設定するために、第１バーンイン試験信号または第２バーンイン試験信号を出力するとともに、前記試験信号が前記第１バーンイン試験を示すときに、この試験信号に同期して前記メモリセルに書き込み動作を実行させるための書き込み信号を出力し、さらにパターン選択信号を出力するコマンドデコーダと、
前記パターン選択信号に応じて前記ビット線および前記メモリセルに書き込むデータを生成するパターン生成回路とを備え、
前記プリチャージ電圧生成回路は、前記第２バーンイン試験信号に応じて動作し、
前記ビット線選択部、前記センスアンプ選択部および前記コラム選択部は、前記書き込み信号、第１および第２バーンイン試験信号に応じて動作することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線が互いに交差するビット線ツイスト構造を有する半導体メモリのバーンイン試験技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体メモリは、携帯電話等の携帯機器のワークメモリとして使用されている。近時、携帯電話は、単に音声により会話する機能だけでなく、文字データあるいは画像データを伝送する機能や、インターネット機能を有するようになってきている。このように、携帯電話で扱うデータの情報量は、大幅に増加する傾向にある。このため、大容量の半導体メモリが要求されている。
【０００３】
コストを上げることなく半導体メモリの記憶容量を増加するために、各メモリベンダは、素子構造の微細化を進めている。しかし、素子構造の微細化により隣接する配線間の距離が小さくなると、配線間の結合容量が増加する。例えば、ＤＲＡＭでは、メモリセルに接続されたビット線間の寄生容量の増加により、動作特性は悪くなる。
【０００４】
寄生容量によるビット線間のデータ干渉を緩和するために、ビット線をメモリセルアレイの中央部分で交差させるビット線ツイスト構造が提案されている。ツイスト構造の採用により、ビット線間の結合容量値は低下し、動作特性は改善される。
【０００５】
一方、一般に、半導体メモリでは、試験工程においてバーンイン試験が行われる。バーンイン試験は、高温、高電圧で半導体メモリを動作させ、短時間で初期故障品を取り除くための加速試験である。例えば、ビット線間やメモリセル間でのショート不良が発生する可能性のある製品を予め取り除くために、隣接する全てのビット線間にストレス電圧が与えられる。特許文献１には、ビット線ツイスト構造を有する半導体メモリのバーンイン試験手法が記載されている。特許文献２には、隣接するビット線対に互いに異なる電圧を印加するバーンイン試験手法が記載されている。
【特許文献１】特開２００４−３５５７２０号公報
【特許文献２】特開平１０−３４０５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のバーンイン試験では、ビット線を高電圧レベルまたは低電圧レベルに設定する複数の試験パターンを使用して、全てのビット線間にストレスが印加される。複数の試験パターンを容易に実現するために、上記文献では、ビット線をプリチャージ電圧に設定するためのプリチャージ回路（イコライズ回路）や、プリチャージ電圧の生成回路を改良している。
【０００７】
しかしながら、ビット線ツイスト構造を有する半導体メモリでは、隣接するビット線がメモリセルアレイ内で入れ替わるため、あるビット線間にストレスを印加するときに、そのビット線の一部はストレスが印加さない場合がある。上述のバーンイン試験では、不良品を確実に取り除くために、全てのビット線間に所定時間以上のストレスを印加する必要がある。このため、ビット線への電圧の印加パターンが最適でないと、ストレスが印加されていないビット線の割合が増えてしまう。この結果、バーンイン試験時間が長くなり、試験コストが増加してしまう。
【０００８】
本発明の目的は、ビット線のバーンイン試験において、ビット線への電圧の印加パター
ンを最適化し、バーンイン試験時間を短縮することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の形態では、半導体メモリは、ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成されている。各ビット線対は、メモリセルにそれぞれ接続された相補のビット線により構成されている。半導体メモリは、第１〜第６ステップを実施することによりバーンイン試験される。
【００１０】
第１ステップでは、各ビット線対のビット線に高電圧レベルおよび低電圧レベルがそれぞれ印加される。第２ステップでは、非ツイスト構造のビット線対に第１ステップと同じ電圧レベルが印加されるとともに、ツイスト構造のビット線対に、第１ステップと逆の電圧レベルが印加される。第３ステップでは、各ビット線対のビット線に第１ステップと逆の電圧レベルが印加される。第４ステップでは、非ツイスト構造のビット線対に第３ステップと同じ電圧レベルが印加されるとともに、ツイスト構造のビット線対に、第３ステップと逆の電圧レベルが印加される。第５ステップでは、各ビット線対に高電圧レベルまたは低電圧レベルのいずれかが共通に印加されるとともに、隣接するビット線対に互いに逆の電圧レベルが印加される。第６ステップでは、第５ステップと逆の電圧レベルが印加される。
【００１１】
第１〜第６ステップにおいて、ビット線対への電圧印加時間は、互いに等しい。第１〜第６ステップの実施により、互いに隣接する全てのビット線間に印加されるストレスの印加時間を全て等しくできる。ビット線へのストレスの印加時間のばらつきがないため、ストレスが過度に印加されるビット線は存在しない。このため、メモリセルの特性が、バーンイン試験により過度に劣化することを防止できる。また、第１〜第６ステップにおいて、ストレスが印加されないビット線の数を最小限にできる。したがって、ストレスが印加されるビット線の比率（バーンイン効率）を高くでき、バーンイン時間を短縮できる。この結果、試験コストを削減できる。
【００１２】
本発明の第２の形態では、プリチャージ電圧生成回路は、通常動作モード中および第１バーンイン試験モード中に、第１および第２プリチャージ電圧線に供給する共通のプリチャージ電圧を生成する。また、プリチャージ電圧生成回路は、第２バーンイン試験モード中に、プリチャージ電圧生成回路は、第１および第２プリチャージ電圧線の一方および他方にそれぞれ供給する高電圧レベルおよび低電圧レベルを生成する。プリチャージ回路は、ビット線リセット信号の活性化中に、ツイスト構造を有するビット線対を第１プリチャージ電圧線に接続し、非ツイスト構造を有するビット線対を第２プリチャージ電圧線に接続する。
【００１３】
リセット選択部は、通常動作モード中および第１バーンイン試験モード中におけるメモリセルの非アクセス時と、第２バーンイン試験モード中にビット線リセット信号を活性化し、通常動作モード中および第１バーンイン試験モード中におけるメモリセルのアクセス時にビット線リセット信号を非活性化する。センスアンプ選択部は、通常動作モード中および第１バーンイン試験モード中におけるメモリセルのアクセス時に、センスアンプ活性化信号を活性化し、通常動作モード中および第１バーンイン試験モード中におけるメモリセルの非アクセス時と第２バーンイン試験モード中にセンスアンプ活性化信号を非活性化する。センスアンプは、センスアンプ活性化信号の活性化中にビット線対の電圧差を増幅する。コラム選択部は、通常動作モード中および第１バーンイン試験モード中におけるメモリセルのアクセス時にコラム選択信号を活性化し、通常動作モード中および第１バーンイン試験モード中におけるメモリセルの非アクセス時と、第２バーンイン試験モード中にコラム選択信号を非活性化する。コラムスイッチは、コラム選択信号の活性化中にビット
線対をデータバス線に接続する。
【００１４】
上述の回路構成により、半導体メモリのバーンイン試験において、ビット線対に互いに異なる電圧レベルを印加する第１バーンイン試験と、隣接するビット線対に互いに異なる電圧レベルを印加する第２バーンイン試験とを切り替えながら、バーンイン試験を効率よく実施できる。したがって、ストレスが印加されるビット線の比率（バーンイン効率）を高くすることが可能になり、バーンイン時間を短縮できる。この結果、試験コストを削減できる。また、ビット線へのストレスの印加時間のばらつきを無くすことが可能になるため、メモリセルの特性が、バーンイン試験により過度に劣化することを防止できる。
【００１５】
本発明の第１の形態における好ましい例では、半導体メモリは、外部から供給されるコマンドおよびアドレスに応じて、メモリセルにデータを書き込む書き込み動作を実行する動作制御回路と、互いに隣接する非ツイスト構造およびツイスト構造のビット線対を第１および第２プリチャージ電圧線にそれぞれ接続する複数のプリチャージ回路と、第１および第２プリチャージ電圧線に供給する電圧を生成するプリチャージ電圧生成回路とを有している。
【００１６】
第１〜第４ステップは、動作制御回路により書き込み動作を実行することにより実施される。第５および第６ステップは、動作制御回路による書き込み動作を実行せずに、プリチャージ電圧生成回路により第１および第２プリチャージ電圧線に互いに逆の電圧レベルを生成させることにより実施される。書き込み動作を実行する回路を利用して第１〜第４ステップを実施することで、半導体メモリ内に形成するバーンイン試験用の回路を最小限にできる。
【００１７】
本発明の第１および第２の形態における好ましい例では、コマンドデコーダは、メモリセルに対してデータの読み出し動作および書き込み動作を実行するために、外部から供給される読み出しコマンドおよび書き込みコマンドをデコードする。コマンドデコーダは、通常の読み出し動作および書き込み動作では使用されないイリーガルコマンドを受けたときに、半導体メモリの動作モードを通常動作モードから試験モードに移行させる。より具体的には、イリーガルコマンドとともに供給されるアドレスおよびデータの少なくともいずれかにより示される試験コードの値が、バーンイン試験を示すときに、動作モードは、その値に応じて第１バーンイン試験モード（例えば、第１〜第４ステップを実施）または第２バーンイン試験モード（例えば、第５および第６ステップを実施）に移行される。このように、本発明では、外部からのイリーガルコマンドにより複数種のバーンイン試験を選択的に実施できる。
【００１８】
本発明の第１および第２の形態における好ましい例では、イリーガルコマンドおよび試験コードが第１バーンイン試験モードに移行するためのエントリコマンドを示すときに、動作制御回路は、このエントリコマンドに応答して書き込み動作を実行する。例えば、書き込みデータは、データ入出力回路内のパターン生成回路にて生成される。パターン生成回路は、パターン選択信号に応じてビット線およびメモリセルに書き込むデータを生成する。イリーガルコマンドおよび試験コードが第２バーンイン試験モードに移行するためのエントリコマンドを示すときに、第１および第２プリチャージ電圧線の一方および他方は、試験コードの値に応じて、高電圧レベルおよび低電圧レベルにそれぞれ設定される。実施する試験に応じて書き込み動作を実行する回路を利用することで、半導体メモリ内に形成するバーンイン試験用の回路を最小限にできる。
【００１９】
本発明の第１および第２の形態における好ましい例では、第１および第２バーンイン試験モード中に受けたイリーガルコマンドおよび試験コードがイクジットコマンドを示すときに、動作モードは、第１および第２バーンイン試験モードから通常動作モードに移行さ
れる。イクジットコマンドを全ての試験モードに共通にすることで、試験モードにかかわらず動作モードを容易に通常動作モードに復帰できる。
【００２０】
本発明の第２の形態における好ましい例では、コマンドデコーダは、試験パッドで受けた試験信号に応じて動作モードを第１バーンイン試験モードまたは第２バーンイン試験モードに設定するために、第１バーンイン試験信号または第２バーンイン試験信号を出力する。コマンドデコーダは、試験信号が第１バーンイン試験を示すときに、この試験信号に同期してメモリセルに書き込み動作を実行させるための書き込み信号を出力し、さらにパターン選択信号を出力する。パターン生成回路は、パターン選択信号に応じてビット線およびメモリセルに書き込むデータを生成する。プリチャージ電圧生成回路は、第２バーンイン試験信号に応じて動作する。リセット選択部、センスアンプ選択部およびコラム選択部は、書き込み信号、第１および第２バーンイン試験信号に応じて動作する。このため、外部からのアクセスコマンドを受けることなく、半導体メモリ内で第１バーンイン試験を自動的に実施できる。したがって、高価な試験装置がない場合にも、第１および第２バーンイン試験を実施できる。すなわち、試験環境に応じて効率よくバーンイン試験を実施できる。
【発明の効果】
【００２１】
本発明では、ストレスが印加されるビット線の比率を高くでき、バーンイン時間を短縮できる。この結果、試験コストを削減できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に"／"の付いている信号は、負論理を示している。末尾に"Ｚ"の付いている信号は、正論理を示している。
【００２３】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＣＭＯＳ技術を用いて、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有するＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）として形成されている。ＦＣＲＡＭは、擬似ＳＲＡＭの一種であり、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。このＦＣＲＡＭは、携帯電話に搭載されるワークメモリに使用される。なお、本発明は、クロック同期式のＦＣＲＡＭおよびクロック非同期式のＦＣＲＡＭに両方適用可能である。
【００２４】
ＦＣＲＡＭは、コマンド入力回路１０、コマンドデコーダ１２、プリチャージ電圧生成回路１６、アドレス入力回路１８、プリデコーダ２０、データ入出力回路２２、動作制御回路２４およびメモリコア３６を有している。ＦＣＲＡＭは、図示した以外にも、リフレッシュタイマ、リフレッシュカウンタ、および外部アクセス要求とリフレッシュタイマからの内部リフレッシュ要求の優先順を決める裁定回路と、ワード線等の高電圧レベルを生成する昇圧回路等を有している。
【００２５】
コマンド入力回路１０は、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤ（外部アクセス要求信号、試験コマンド信号）を受け、受けた信号を内部コマンド信号ＩＣＭＤとして出力する。コマンド信号ＣＭＤは、例えば、チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢを含む。
【００２６】
コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤをデコードし、読み出し動作を実行するための読み出し信号ＲＤＺまたは書き込み動作を実行するための書き込み信号ＷＲＺを出力する。また、コマンドデコーダ１２は、試験コマンド信号ＣＭＤおよびアドレス信号ＡＤをデコードし、第１バーンイン試験信号ＴＥＳ１、第２バーンイン試験信号ＴＥＳ２および第２バーンイン試験制御信号／ＴＥＳ２、ＴＥＳ２ＨＥ、ＴＥＳ２ＬＥ、ＴＥＳ２ＨＯ、ＴＥＳ２ＬＯを生成する試験パターンデコーダ１４を有している。外部アクセス要求に応じてアクセス動作（読み出し動作および書き込み動作）が実行される通常動作モードＮＲＭＬ中、第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２は、低論理レベルに保持される。後述する第１バーンイン試験モードＴＥＳＴ１中、第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２は、高論理レベル、低論理レベルにそれぞれ保持される。後述する第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中、第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２は、低論理レベル、高論理レベルにそれぞれ保持される。試験パターンデコーダ１４は、試験コマンド（エントリコマンド）に応じてパターン選択信号ＰＡＴ１−４を出力する。
【００２７】
プリチャージ電圧生成回路１６は、後述するビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ電圧ＶＰＲ１、ＶＰＲ２を生成する。プリチャージ電圧生成回路１６は、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中に、互いに等しいプリチャージ電圧ＶＰＲ１、ＶＰＲ２（後述する内部電源電圧ＶＩＩのほぼ半分の電圧）を生成する。プリチャージ電圧生成回路１６は、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中に、プリチャージ電圧ＶＰＲ１、ＶＰＲ２の一方を高電圧レベル（内部電源電圧ＶＩＩ）に設定し、他方を低電圧レベル（接地電圧ＶＳＳ）に設定する。
【００２８】
アドレス入力回路１８は、アドレス端子ＡＤを介してアドレス信号ＡＤを受信し、受信した信号を内部アドレス信号ＩＡＤとして出力する。なお、このＦＣＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。プリデコーダ２０は、内部アドレス信号ＩＡＤをデコードし、ロウデコード信号ＲＡＺおよびコラムデコード信号ＣＡＺを生成する。
【００２９】
データ入出力回路２２は、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。また、データ入出力回路２８は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。データ入出力回路２２は、後述するバーンイン試験モード中に、パターン選択信号ＰＡＴ１−４に応じて試験データパターンを生成するパターン生成回路３８を有している。
【００３０】
動作制御回路２４は、読み出し信号ＲＤＺ、書き込み信号ＷＲＺまたはリフレッシュ信号ＲＥＦＺを受けたときに、メモリコア３６に読み出し動作、書き込み動作またはリフレッシュ動作を実行させるために、センスアンプ選択部２６、リセット選択部２８、ビット選択部３０、ワード選択部３２、コラム選択部３４を有している。動作制御回路２４の各選択部２６、２８、３０、３２、３４は、第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２に応じて動作する。
【００３１】
センスアンプ選択部２６は、センスアンプＳＡを活性化するためのセンスアンプ活性化信号ＰＳＤ、ＮＳＤを出力する。より詳細には、センスアンプ選択部２６は、後述するように、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中におけるメモリセルＭＣのアクセス時に、センスアンプ活性化信号ＰＳＤ、ＮＳＤを活性化し、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中におけるメモリセルＭＣの非アクセス時と第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中にセンスアンプ活性化信号ＰＳＤ、ＮＳＤを非活性化する。
【００３２】
リセット選択部２８は、ビット線対ＢＬ、／ＢＬをイコライズし、プリチャージするためのビット線リセット信号ＢＲＳを出力する。より詳細には、リセット選択部２８は、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中におけるメモリセルＭＣの非アクセス時と、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中にビット線リセット信号ＢＲＳを活性化し、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中におけるメモリセルＭＣのアクセス時にビット線リセット信号ＢＲＳを非活性化する。
【００３３】
ビット選択部３０は、ビット線対ＢＬ、／ＢＬをセンスアンプＳＡに接続するためのビット線トランスファ信号ＢＬＴを出力する。より詳細には、ビット選択部３０は、通常動作モードＮＲＭＬ中に、アクセスされないメモリセルＭＣに対応するビット線ＢＬ、／ＢＬとセンスアンプＳＡとの接続を切るために、所定のビット線トランスファ信号ＢＬＴを非活性化し、第１および第２バーンイン試験モードＴＥＳＴ１、ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中に、全てのビット線トランスファ信号ＢＬＴを活性化する。
【００３４】
ワード選択部３２は、ロウデコード信号ＲＡＺに応じてワード線ＷＬのいずれかを活性化する。すなわち、ワード選択部３２は、ワードデコーダＷＤＥＣとして機能する。より詳細には、ワード選択部３２は、通常動作モードＮＲＭＬ中にロウデコード信号ＲＡＺに応じてワード線ＷＬのいずれかを活性化し、第１および第２バーンイン試験モードＴＥＳＴ１、ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中に、全てのワード線ＷＬを活性化する。
【００３５】
コラム選択部３４は、コラムデコード信号ＣＡＺに応じてコラム選択線ＣＬのいずれかを活性化する。すなわち、コラム選択部３４は、コラムデコーダＣＤＥＣとして機能する。より詳細には、コラム選択部３４は、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中におけるメモリセルＭＣのアクセス時にコラム選択信号ＣＬを活性化し、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中におけるメモリセルＭＣの非アクセス時と、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中にコラム選択信号ＣＬを非活性化する。
【００３６】
メモリコア３６は、メモリセルアレイＡＲＹ、センスアンプ部ＳＡ、プリチャージ部ＰＲＥ、コラムスイッチ部ＣＳＷおよびデータバスアンプ部ＤＢＡを有している。メモリセルアレイＡＲＹは、複数の揮発性のダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬとを有している。
【００３７】
各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、イコライズ信号ＥＱＬＺに同期してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
【００３８】
センスアンプ部ＳＡは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＰＳＤ、ＮＳＤの活性化に同期して動作し、ビット線対ＢＬ、／ＢＬの電圧差を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
【００３９】
プリチャージ部ＰＲＥは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のプリチャージ回路を有している。各プリチャージ回路は、ビット線リセット信号ＢＲＳの活性化（高論理レベル）に同期して動作し、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲ１（または、ＶＰＲ２）に接続する。コラムスイッチ部ＣＳＷは、ビット線ＢＬ、／ＢＬにそれぞれ接続された複数のコラムスイッチを有している。各コラムスイッチは、コラム選択信号ＣＬの活性化中にビット線ＢＬ、／ＢＬをローカルデータバス線ＬＤＢに接続する。
【００４０】
データバスアンプ部ＤＢＡは、複数のリードアンプおよび複数のライトアンプを有している。各リードアンプは、ローカルデータバスＬＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。各ライトアンプは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、ローカルデータバスＬＤＢに出力する。
【００４１】
ＦＣＲＡＭのバーンイン試験を実施するとき、ウエハ状態またはパッケージに組み立てられたＦＣＲＡＭは、高温状態でバーンイン試験装置またはＬＳＩテスタ等の試験パターン発生装置ＴＥＳＴに接続される。そして、後述する第１バーンイン試験ＴＥＳＴ１では、試験パターン発生装置ＴＥＳＴから試験コマンドＣＭＤおよび第１バーンイン試験ＴＥＳＴ１を選択するためのアドレスＡＤがＦＣＲＡＭに供給され、ＦＣＲＡＭの動作状態は、通常動作モードＮＲＭＬから第１バーンイン試験モードＴＥＳＴ１に移行する。この後、試験パターン発生装置ＴＥＳＴは、サイクル時間が極めて長い書き込み動作を実行するために試験コマンド（エントリコマンド）をＦＣＲＡＭに出力する。書き込みデータは、データ入出力回路２２内のパターン生成回路３８にて生成される。パターン生成回路３８は、試験パターンデコーダ１４から出力されるパターン選択信号ＰＡＴ１−４に応じて、ビット線ＢＬ、／ＢＬおよびメモリセルＭＣに書き込むデータを生成する。これにより、ビット線対ＢＬ、／ＢＬおよびこれらビット線対ＢＬ、／ＢＬに接続されたメモリセルＭＣに互いに異なる電圧レベルが書き込まれ、バーンイン試験が実施される。
【００４２】
一方、後述する第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌでは、試験パターン発生装置ＴＥＳＴから試験コマンドＣＭＤおよび第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌを選択するためのアドレスＡＤがＦＣＲＡＭに供給され、ＦＣＲＡＭの動作状態は、通常動作モードＮＲＭＬから第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌのいずれかに移行する。ＦＣＲＡＭは、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中に、プリチャージ電圧ＶＰＲ１、ＶＰＲ２の一方および他方を、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳに設定する。これにより、ビット線対ＢＬ、／ＢＬおよびこれらビット線対ＢＬ、／ＢＬに接続されたメモリセルＭＣに同じ電圧（ＶＩＩまたはＶＳＳ）が書き込まれ、バーンイン試験が実施される。
【００４３】
図２は、図１に示したＦＣＲＡＭのチップレイアウトの概要を示している。ＦＣＲＡＭは、メモリセルアレイＡＲＹとセンスアンプ部ＳＡとが交互に配置された一対のメモリブロックＢＬＫを有している。データバスアンプＤＢＡおよびコラムデコーダＣＤＥＣは、各メモリブロックＢＬＫの上側と下側にそれぞれ配置されている。ワードデコーダＷＤＥＣは、メモリブロックＢＬＫの間に配置されている。
【００４４】
ＦＣＲＡＭチップの上側および下側には、横方向に沿って複数のパッドが配置されている。メモリブロックＢＬＫとパッド列の間には、周辺回路領域がそれぞれ形成されている。試験パターンデコーダ１４およびプリチャージ電圧生成回路１６は、図の下側の周辺回路領域に形成されている。プリチャージ電圧ＶＰＲ１、ＶＰＲ２は、各メモリセルアレイＡＲＹに供給されている。第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２は、データバスアンプＤＢＡ、ワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣに供給さ
れている。
【００４５】
図３は、図２の破線枠内の領域の詳細を示している。各メモリセルアレイＡＲＹは、例えば、６４本のワード線ＷＬ（ＷＬ０−ＷＬ６３）を有している。ワード線ＷＬとビット線ＢＬ（または／ＢＬ）の交差部分の白丸は、メモリセルＭＣを示している。センスアンプ部ＳＡ、コラムスイッチ部ＣＳＷ、プリチャージ部ＰＲＥおよび後述するビット線トランスファスイッチＢＴは、境界領域ＢＡ１、ＢＡ２にそれぞれ形成されている。境界領域ＢＡ１、ＢＡ２は、隣接する一対のメモリセルアレイＡＲＹのビット線対ＢＬ、／ＢＬに共通に使用される。
【００４６】
境界領域ＢＡ１上には、ローカルデータバス線ＬＤＢ１、３、／ＬＤＢ１、３とプリチャージ電圧線ＶＰＲ１が配線されている。境界領域ＢＡ２上には、ローカルデータバス線ＬＤＢ２、４、／ＬＤＢ２、４とプリチャージ電圧線ＶＰＲ２が配線されている。ローカルデータバス線ＬＤＢ１−４、／ＬＤＢ１−４は、図中に黒丸で示したコラムスイッチを介してビット線ＢＬ、／ＢＬに接続されている。
【００４７】
奇数番号のビット線対（ＢＬ１、／ＢＬ１等）は、互いに平行に配線されている（非ツイスト構造）。偶数番号のビット線対（ＢＬ２、／ＢＬ２等）は、メモリセルアレイＡＲＹの中央で互いに交差し、入れ替わっている（ツイスト構造）。すなわち、非ツイスト構造を有するビット線対と、ツイスト構造を有するビット線対とが交互に配置されている。奇数番号のビット線対は、図の上側の境界領域ＢＡ１に接続されている。偶数番号のビット線対は、図の下側の境界領域ＢＡ２に接続されている。非ツイスト構造を有するビット線対は、境界領域ＢＡ１のプリチャージ回路により第１プリチャージ電圧線ＶＰＲ１に接続される。非ツイスト構造を有するビット線対は、境界領域ＢＡ２のプリチャージ回路により第２プリチャージ電圧線ＶＰＲ２に接続される。
【００４８】
図４は、図３に示した境界領域ＢＡ１の詳細を示している。プリチャージ回路ＰＲＥは、ビット線トランスファスイッチＢＴに対してメモリセルアレイＡＲＹ側に配置されている。プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲ１に接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとを有している。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、ビット線リセット信号ＢＲＳ（ＢＲＳ１−２）を受けている。
【００４９】
ビット線トランスファスイッチＢＴは、ｎＭＯＳトランジスタで構成されており、ビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。ビット線トランスファスイッチＢＴのゲートは、ビット線トランスファ信号ＢＬＴ（ＢＬＴ１−２）を受けている。なお、ビット線リセット信号ＢＲＳおよびビット線トランスファ信号ＢＬＴの高電圧レベルは、ｎＭＯＳトランジスタのゲート・ソース間電圧を高くし、オン抵抗を下げるために、昇圧電圧が使用される。
【００５０】
コラムスイッチＣＳＷは、ビット線ＢＬとローカルデータバス線ＬＤＢとを接続するｎＭＯＳトランジスタと、ビット線／ＢＬとローカルデータバス線／ＬＤＢとを接続するｎＭＯＳトランジスタとで構成されている。コラムスイッチＣＳＷの各ｎＭＯＳトランジスタのゲートは、コラム選択信号ＣＬ１を受けている。なお、コラム選択信号ＣＬ１の信号線は、ビット線対ＢＬ、／ＢＬに沿って配線されている。
【００５１】
センスアンプＳＡは、コモンソースがセンスアンプ活性化信号線ＮＳＤ、ＰＳＤにそれぞれ接続されたラッチ回路で構成されている。センスアンプ活性化信号線ＮＳＤ、ＰＳＤは、ラッチ回路を構成するｐＭＯＳトランジスタのソースおよびｎＭＯＳトランジスタのソースにそれぞれ接続されている。
【００５２】
図３に示したように、境界領域ＢＡ１は、奇数番号のビット線ＢＬ、／ＢＬに対応して形成されている。このため、偶数番号のビット線ＢＬ、／ＢＬに対応する領域は、空いている。実際には、境界領域ＢＡ１内のセンスアンプＳＡ等の回路は、この空き領域も利用して形成されている。このため、素子構造の微細化により、隣接するビット線ＢＬ、／ＢＬの間隙が小さくなった場合にも、センスアンプＳＡ等を容易に形成できる。
【００５３】
図５は、図１に示したプリチャージ電圧生成回路１６の詳細を示している。プリチャージ電圧生成回路１６は、電圧生成部ＰＲＥ１、ＰＲＥ２を有している。電圧生成部ＰＲＥ１は、通常動作モードＮＲＭＬ中および第１バーンイン試験モードＴＥＳＴ１中に、プリチャージ電圧ＶＰＲ１、ＶＰＲ２（ＶＩＩ／２）を生成する。電圧生成部ＰＲＥ２は、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中にプリチャージ電圧ＶＰＲ１、ＶＰＲ２をそれぞれ内部電源電圧ＶＩＩおよび接地電圧ＶＳＳのいずれかに設定する。
【００５４】
電圧生成部ＰＲＥ１は、内部電源電圧ＶＩＩの２分の１の電圧ＶＩＩ／２より僅かに低い参照電圧ＶＲＥＦＬと、電圧ＶＩＩ／２より僅かに高い参照電圧ＶＲＥＦＨとを用いて、プリチャージ電圧ＶＰＲ１、ＶＰＲ２（共にＶＩＩ／２）を生成する。電圧生成部ＰＲＥ１は、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌ中に、高論理レベルの第２バーンイン試験信号ＴＥＳ２と低論理レベルの第２バーンイン試験制御信号／ＴＥＳ２を受けて非活性化され、電圧の生成動作を停止する。このとき、ＣＭＯＳ伝達ゲートＴＧ１、ＴＧ２により電圧生成部ＰＲＥ１の出力とプリチャージ電圧線ＶＰＲ１、ＶＰＲ２の接続が遮断される。
【００５５】
電圧生成部ＰＲＥ２は、第２バーンイン試験モードＴＥＳＴ２Ｈ中に、プリチャージ電圧線ＶＰＲ１、ＶＰＲ２を内部電源電圧ＶＩＩおよび接地電圧ＶＳＳにそれぞれ設定する。電圧生成部ＰＲＥ２は、第２バーンイン試験モードＴＥＳＴ２Ｌ中に、プリチャージ電圧線ＶＰＲ１、ＶＰＲ２を接地電圧ＶＳＳおよび内部電源電圧ＶＩＩにそれぞれ設定する。
【００５６】
なお、第２バーンイン試験制御信号／ＴＥＳ２は、第２バーンイン試験信号ＴＥＳ２と論理レベルが逆の信号である。第２バーンイン試験制御信号ＴＥＳ２ＨＥ、ＴＥＳ２ＬＥは、第２バーンイン試験モードＴＥＳＴ２Ｈ中に高論理レベルに保持され、第２バーンイン試験モードＴＥＳＴ２Ｌ中に低論理レベルに保持される。第２バーンイン試験制御信号ＴＥＳ２ＨＯ、ＴＥＳ２ＬＯは、第２バーンイン試験モードＴＥＳＴ２Ｌ中に高論理レベルに保持され、第２バーンイン試験モードＴＥＳＴ２Ｈ中に低論理レベルに保持される。通常動作モードＮＲＭＬ中に、第２バーンイン試験制御信号ＴＥＳ２ＨＥ、ＴＥＳ２ＨＯは、高論理レベルに保持され、第２バーンイン試験制御信号ＴＥＳ２ＬＥ、ＴＥＳ２ＬＯは、低論理レベルに保持される。
【００５７】
図６は、本発明の試験コマンドシーケンスを示している。試験コマンドは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢを４回連続して低論理レベルにアサートするとともに、アドレス信号ＡＤ２−０に試験コードＣＯＤＥを供給することにより受け付けられる。アウトプットイネーブル信号／ＯＥは読み出し動作を実行するときに低論理レベルに設定され、ライトイネーブル信号／ＷＥは書き込み動作を実行するときに低論理レベルに設定される。このため、信号／ＯＥ、／ＷＥが同時に低論理レベルに変化する試験コマンドは、通常の読み出し動作および書き込み動作では使用されないイリーガルコマンドである。
【００５８】
図１に示した試験パターンデコーダ１４は、２進数で”０００”、”００１”、”０１
０”、”０１１”のアドレス信号ＡＤ２−０を受けたときに、第１バーンイン試験モードＴＥＳＴ１（パターン１）、ＴＥＳＴ１（パターン２）、ＴＥＳＴ１（パターン３）、ＴＥＳＴ１（パターン４）にそれぞれエントリし（エントリコマンド）、試験を開始する。同様に、試験パターンデコーダ１４は、２進数で”１００”、”１０１”のアドレス信号ＡＤ２−０を受けたときに、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌにエントリし（エントリコマンド）、試験を開始する。また、試験パターンデコーダ１４は、２進数で”１１１”のアドレス信号ＡＤ２−０を受けたときに、エントリしている試験モードにかかわりなく試験モードをイクジットし、通常動作モードＮＲＭＬに復帰する（イクジットコマンド）。イクジットコマンドを全ての試験モードに共通にすることで、試験モードにかかわらず動作モードを容易に通常動作モードＮＲＭＬに復帰できる。
【００５９】
アドレス端子ＡＤを使用して試験コードＣＯＤＥを受けることで、複数の試験項目の中から所望の試験を選択的に実施できる。一般に、アドレス端子ＡＤは、ビット数が多いため、選択可能な試験項目の数を大幅に増やすことができる。例えば、８ビットのアドレス端子を使用することで、２５６通りの試験を選択的に実施できる。
【００６０】
図７は、本発明の第１バーンイン試験モードＴＥＳＴ１および第２バーンイン試験モードＴＥＳＴ２Ｈでのメモリコア３６の動作を示している。第１バーンイン試験モードＴＥＳＴ１では、コマンド信号ＣＭＤおよびデータ信号ＤＱは、図１に示した試験パターン発生装置ＴＥＳＴから供給される。第１バーンイン試験モードＴＥＳＴ１では、全てのメモリセルＭＣにデータが書き込まれる。このため、アドレス信号ＡＤの供給は不要である。
【００６１】
第１バーンイン試験モードＴＥＳＴ１中、通常の書き込みサイクル時間より極めて長い書き込み動作（例えば、２５分）が実行される。このため、１回の書き込み動作により、各ビット線対ＢＬ、／ＢＬに２５分間ストレスが印加される。なお、”２５分”は、限定された値ではなく、半導体製造プロセス技術の種類、印加電圧、あるいはＦＣＲＡＭの温度によって異なる。
【００６２】
以下の動作は、全てのビット線ＢＬ、／ＢＬおよびメモリセルＭＣで行われる。すなわち、第１バーンイン試験モードＴＥＳＴ１では、動作制御回路２４は、試験パターンデコーダ１４からの第１バーンイン試験信号ＴＥＳ１を受け、全てのライトアンプを動作させ、全てのコラムスイッチＣＳＷをオンし、全てのセンスアンプＳＡを動作させ、全てのビット線トランスファスイッチＢＴをオンし、全てのワード線ＷＬを活性化する。書き込み動作を実行する回路を利用して第１バーンイン試験ＴＥＳＴ１を実施することで、ＦＣＲＡＭ内に形成するバーンイン試験用の回路を最小限にできる。この結果、ＦＣＲＡＭのチップサイズが増加することを防止できる。
【００６３】
まず、ビット線リセット信号ＢＲＳが低論理レベルに非活性化され、ビット線ＢＬ、／ＢＬのプリチャージ動作が完了する（図７（ａ））。全てのビット線トランスファ信号ＢＬＴは、高論理レベルに保持されるため、全てのビット線トランスファスイッチＢＴはオンする（図７（ｂ））。このため、全てのビット線ＢＬ、／ＢＬがセンスアンプＳＡに接続される。
【００６４】
次に、ワード線ＷＬが活性化され、ビット線ＢＬ、／ＢＬはメモリセルＭＣに接続される（図７（ｃ））。パターン生成回路３８により生成された書き込みデータは、ローカルデータバス線ＬＤＢ、／ＬＤＢに伝達される（図７（ｄ））。コラム選択線ＣＬが高論理レベルに活性化され、書き込みデータがビット線ＢＬ、／ＢＬに転送される（図７（ｅ））。このとき、ビット線ＢＬ、／ＢＬには、相補のデータが転送される。この後、センスアンプ活性化信号ＰＳＤ、ＮＳＤが高論理レベルおよび低論理レベルに活性化され、センスアンプＳＡがビット線ＢＬ、／ＢＬの電圧差を増幅する（図７（ｆ））。そして、ビッ
ト線対の相補のビット線ＢＬ、／ＢＬ間に電圧ストレスが印加されるとともに、メモリセルＭＣ間に電圧ストレスが印加される。
【００６５】
ストレスの印加後、試験パターン発生装置ＴＥＳＴからの書き込みコマンドの終了に応答して、ワード線ＷＬ、コラム選択線ＣＬ、センスアンプ活性化信号ＰＳＤ、ＮＳＤが順次に非活性化され、ビット線リセット信号ＢＲＳが活性化される（図７（ｇ））。ビット線リセット信号ＢＲＳの活性化により、ビット線ＢＬ、／ＢＬはプリチャージ電圧ＶＰＲ（ＶＩＩ／２）に設定される（図７（ｈ））。
【００６６】
一方、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌでは、ＦＣＲＡＭは、試験パターン発生装置ＴＥＳＴからイクジットコマンドが供給されるまで、書き込み動作を続ける。第２バーンイン試験ＴＥＳＴ２Ｌは、ビット線ＢＬ、／ＢＬに供給される電圧パターンが相違することを除き、第２バーンイン試験ＴＥＳＴ２Ｈと同じ動作である。以下の動作は、全てのビット線ＢＬ、／ＢＬおよびメモリセルＭＣで行われる。また、第２バーンイン試験モードＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌでは、動作制御回路２４は、試験パターンデコーダ１４からの第２バーンイン試験信号ＴＥＳ２を受け、全てのライトアンプを非活性化し、全てのコラムスイッチＣＳＷをオフし、全てのセンスアンプＳＡを非活性化する。
【００６７】
全てのビット線トランスファ信号ＢＬＴは、高論理レベルに保持されるため、全てのビット線トランスファスイッチＢＴはオンする（図７（ｉ））。このため、全てのビット線ＢＬ、／ＢＬがプリチャージ回路ＰＲＥに接続される。また、全てのビット線リセット信号ＢＲＳは高論理レベルに活性化されるため、図４に示したプリチャージ回路ＰＲＥのｎＭＯＳトランジスタは、全てオンする（図７（ｊ））。
【００６８】
まず、ワード線ＷＬが活性化され、メモリセルＭＣはビット線ＢＬ、／ＢＬに接続される（図７（ｋ））。プリチャージ電圧生成回路１６は、第２バーンイン試験信号ＴＥＳ２および第２バーンイン試験制御信号／ＴＥＳ２の活性化を受け、電圧生成部ＰＲＥ１の動作を停止する。プリチャージ電圧生成回路１６は、電圧生成部ＰＲＥ２の動作を開始し、プリチャージ電圧ＶＰＲ１、ＶＰＲ２の一方を内部電源電圧ＶＩＩに設定し、他方を接地電圧ＶＳＳに設定する（図７（ｌ））。なお、この例は、第２バーンイン試験ＴＥＳＴ２Ｈを示しているため、プリチャージ電圧ＶＰＲ１、ＶＰＲ２は、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳに設定される。
【００６９】
プリチャージ回路ＰＲＥのｎＭＯＳトランジスタがオンしているため、”ＢＬＯ、／ＢＬＯ”で示す奇数番号のビット線対の電圧、および”ＢＬＥ、／ＢＬＥ”で示す偶数番号のビット線対（後述する）の電圧は、プリチャージ電圧ＶＰＲ１（＝Ｖｉｉ）、ＶＰＲ２（＝ＶＳＳ）にそれぞれ設定される（図７（ｍ））。そして、ビット線ＢＬ、／ＢＬ間に電圧ストレスが印加されるとともに、メモリセルＭＣ間に電圧ストレスが印加される。
【００７０】
ストレスの印加後、イクジットコマンドの供給を受けて、ワード線ＷＬが非活性化される（図７（ｎ））。プリチャージ電圧生成回路１６は、イクジットコマンドを受けて電圧生成部ＰＲＥ２の動作を停止し、電圧生成部ＰＲＥ１の動作を再開する。これにより、プリチャージ電圧ＶＰＲ１、ＶＰＲ２は、内部電源電圧ＶＩＩの２分の１の値（ＶＩＩ／２）に設定される（図７（ｏ））。プリチャージ電圧ＶＰＲ１、ＶＰＲ２の変化に伴い、ビット線ＢＬ、／ＢＬも電圧値ＶＩＩ／２に変化する（図７（ｐ））。
【００７１】
図８は、第１の実施形態におけるＦＣＲＡＭのバーンイン試験の一例を示している。図に示したフローは、ＦＣＲＡＭを接続した試験パターン発生装置ＴＥＳＴの制御により実施される。細い枠で示した処理は、試験パターン発生装置ＴＥＳＴにより実施される。太
い枠で示した処理は、ＦＣＲＡＭにより実施される。この例では、第１バーンイン試験ＴＥＳＴ１と第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌが順次実施される。第１バーンイン試験ＴＥＳＴ１および第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌは、ＦＣＲＡＭ内部で自動的に実施される。コマンドデコーダ１２に試験パターンデコーダ１４を形成することで、回路動作が異なる第１バーンイン試験ＴＥＳＴ１と第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌを互いに切り替えながら、バーンイン試験を効率よく実施できる。
【００７２】
まず、ステップＳ１０において、第１バーンイン試験ＴＥＳＴ１（パターン１）を実施するためのエントリコマンド（ＡＤ２−０＝０００）をＦＣＲＡＭに供給する。ＦＣＲＡＭの動作状態は、通常動作モードＮＲＭＬから第１バーンイン試験モードＴＥＳＴ１に移行する。ＦＣＲＡＭは、第１バーンイン試験モードＴＥＳＴ１のエントリに応答して、図７に示したタイミングでステップＳ１２を実施し、全てのビット線ＢＬ、／ＢＬおよび対応するメモリセルＭＣに高論理レベルデータＨ（ＶＩＩ）および低論理レベルデータＬ（ＶＳＳ）を書き込む（後述する図９に示すパターン１）。これにより、ビット線ＢＬ、／ＢＬ間に電圧ストレスが印加されるとともに、メモリセルＭＣ間に電圧ストレスが印加される（バーンイン試験の第１ステップ）。
【００７３】
ステップＳ１４において、試験パターン発生装置ＴＥＳＴは、２５分後にイクジットコマンドをＦＣＲＡＭに供給する。ＦＣＲＡＭは、イクジットコマンドに応答して全てのワード線ＷＬを非活性化し、全てのセンスアンプＳＡを非活性化する。すなわち、パターン１の書き込み動作は終了する。ＦＣＲＡＭの動作状態は、イクジットコマンドに応答して第１バーンイン試験モードＴＥＳＴ１から通常動作モードＮＲＭＬに移行する。
【００７４】
ステップＳ１６において、試験パターン発生装置ＴＥＳＴは、第１バーンイン試験ＴＥＳＴ１（パターン２）を実施するためのエントリコマンド（ＡＤ２−０＝００１）をＦＣＲＡＭに供給する。ＦＣＲＡＭは、エントリコマンドに応答して、ステップＳ１８を実施し、奇数番号のビット線ＢＬＯ、／ＢＬＯおよび対応するメモリセルＭＣにデータＨ、データＬを書き込み、偶数番号のビット線ＢＬＥ、／ＢＬＥおよび対応するメモリセルＭＣにデータＬ、データＨを書き込む（図９に示すパターン２）。これにより、ビット線ＢＬ、／ＢＬ間に電圧ストレスが印加されるとともに、メモリセルＭＣ間に電圧ストレスが印加される（バーンイン試験の第２ステップ）。ステップＳ２０において、試験パターン発生装置ＴＥＳＴは、２５分後にイクジットコマンドをＦＣＲＡＭに供給する。ＦＣＲＡＭは、イクジットコマンドに応答して、全てのワード線ＷＬを非活性化し、全てのセンスアンプＳＡを非活性化する。これにより、パターン２の書き込み動作は終了する。
【００７５】
この後、上述と同様にして、ステップＳ２２、Ｓ２４、Ｓ２６が実施され、パターン１の逆パターン（図９に示すパターン３）が２５分間書き込まれる（バーンイン試験の第３ステップ）。また、ステップＳ２８、Ｓ３０、Ｓ３２が実施され、パターン２の逆パターン（図９に示すパターン４）が２５分間書き込まれる（バーンイン試験の第４ステップ）。ステップＳ１２、Ｓ１８、Ｓ２４、Ｓ３０は、試験パターン発生装置ＴＥＳＴの制御を受けることなく、ＦＣＲＡＭ内部で自動的に実施される。
【００７６】
次に、ステップＳ３４において、試験パターン発生装置ＴＥＳＴは、第２バーンイン試験ＴＥＳＴ２Ｈを実施するためのエントリコマンド（ＡＤ２−０＝１００）をＦＣＲＡＭに供給する。ＦＣＲＡＭの動作状態は、エントリコマンドに応答して通常動作モードＮＲＭＬから第２バーンイン試験モードＴＥＳＴ２Ｈに移行する。
【００７７】
ステップＳ３６において、ＦＣＲＡＭは、全てのワード線ＷＬを活性化する。ステップＳ３８において、ＦＣＲＡＭは、プリチャージ電圧ＶＰＲ１、ＶＰＲ２を内部電源電圧Ｖ
ＩＩおよび接地電圧ＶＳＳにそれぞれ設定する。これにより、奇数番号のビット線対ＢＬＯ、／ＢＬＯおよび対応するメモリセルＭＣにデータＨが書き込まれる（バーンイン試験の第５ステップ）。偶数番号のビット線対ＢＬＥ、／ＢＬＥおよび対応するメモリセルＭＣにデータＬが書き込まれる（図９に示すパターン５）。ステップＳ３６、Ｓ３８は、試験パターン発生装置ＴＥＳＴの制御を受けることなく、ＦＣＲＡＭ内部で自動的に実施される。
【００７８】
ステップＳ４０において、試験パターン発生装置ＴＥＳＴは、第２バーンイン試験ＴＥＳＴ２Ｈを終了するためのイクジットコマンド（ＡＤ２−０＝１１１）を、第２バーンイン試験ＴＥＳＴ２Ｈのエントリから２５分後にＦＣＲＡＭに供給する。ＦＣＲＡＭの動作状態は、イクジットコマンドに応答して第２バーンイン試験モードＴＥＳＴ２Ｈから通常動作モードＮＲＭＬに移行する。
【００７９】
ステップＳ４２において、試験パターン発生装置ＴＥＳＴは、第２バーンイン試験ＴＥＳＴ２Ｈを実施するためのエントリコマンド（ＡＤ２−０＝１０１）をＦＣＲＡＭに供給する。ＦＣＲＡＭの動作状態は、エントリコマンドに応答して通常動作モードＮＲＭＬから第２バーンイン試験モードＴＥＳＴ２Ｌに移行する。
【００８０】
ステップＳ４４において、ＦＣＲＡＭは、全てのワード線ＷＬを活性化する。ステップＳ４６において、ＦＣＲＡＭは、プリチャージ電圧ＶＰＲ１、ＶＰＲ２を接地電圧ＶＳＳおよび内部電源電圧ＶＩＩにそれぞれ設定する。これにより、パターン５の逆パターンがビット線ＢＬ、／ＢＬに書き込まれる（バーンイン試験の第６ステップ）。すなわち、奇数番号のビット線対ＢＬＯ、／ＢＬＯおよび対応するメモリセルＭＣにデータＬが書き込まれ、偶数番号のビット線対ＢＬＥ、／ＢＬＥおよび対応するメモリセルＭＣにデータＨが書き込まれる（図９に示すパターン６）。ステップＳ４４、Ｓ４６は、試験パターン発生装置ＴＥＳＴの制御を受けることなく、ＦＣＲＡＭ内部で自動的に実施される。
【００８１】
ステップＳ４８において、試験パターン発生装置ＴＥＳＴは、第２バーンイン試験ＴＥＳＴ２Ｌを終了するためのイクジットコマンド（ＡＤ２−０＝１１１）を、第２バーンイン試験ＴＥＳＴ２Ｌのエントリから２５分後にＦＣＲＡＭに供給する。ＦＣＲＡＭの動作状態は、イクジットコマンドに応答して第２バーンイン試験モードＴＥＳＴ２Ｌから通常動作モードＮＲＭＬに移行する。そして、ＦＣＲＡＭのバーンイン試験が終了する。
【００８２】
図９は、バーンイン試験おけるビット線ＢＬ、／ＢＬへの電圧印加パターンを示している。図中の”Ｈ”、”Ｌ”は、ビット線ＢＬ、／ＢＬに内部電源電圧ＶＩＩおよび接地電圧ＶＳＳがそれぞれ印加されることを示している。各パターン枠内の破線は、ビット線ＢＬ、／ＢＬの交差部分（メモリセルアレイＡＲＹの中央部）を示している。このため、末尾に”（Ｔ）”が付いたツイスト構造を有するビット線（ＢＬ２、／ＢＬ２等）では、破線の左右で印加電圧が入れ替わる。
【００８３】
図中の丸印は、ビット線間にストレスが印加されている状態を示している。１つの丸印は、２５分のストレス印加を示す。図中の×印は、ビット線間にストレスが印加されていない状態を示している。各ビット線間において、破線の左側に対応する長さが半分のビット線ＢＬ、／ＢＬは、全て丸印が４つずつ付いている。同様に、各ビット線間において、破線の右側に対応する長さが半分のビット線ＢＬ、／ＢＬは、全て丸印が４つずつ付いている。したがって、各ビット線間には、バーンイン試験全体で１００分のストレスが印加される。すなわち、６パターンのストレス印加により、互いに隣接する全てのビット線間に印加されるストレスの印加時間を全て等しくできる。バーンイン試験は、６パターンのストレス印加（各２５分）を実施しており、試験時間は、１５０分である。このため、試験時間の６７％が実際のストレス印加に寄与する。
【００８４】
図１０は、ビット線ＢＬ、／ＢＬへの電圧印加パターンの比較例を示している。この例では、試験パターン発生装置ＴＥＳＴによる書き込み動作だけでバーンイン試験を実施している。この場合、ストレスの印加を示す丸印の数は、同じビット線対ＢＬ、／ＢＬ間（例えば、ＢＬ１と／ＢＬ１）と、隣接するビット線対間（例えば、／ＢＬ１とＢＬ２）で異なる。バーンイン試験では、丸印の少ない側に合わせる必要がある。したがって、各ビット線間に１００分のストレスを印加するために、１パターンの印加時間を５０分にする必要がある。この結果、バーンイン試験時間は２００分になり、試験時間の５０％しか実際のストレス印加に寄与できない。換言すれば、本発明に比べてバーンイン試験時間は長くなる。また、例えば、ビット線間ＢＬ１−／ＢＬ１の丸印の数は、ビット線間／ＢＬ１−ＢＬ２の丸印の数の２倍である。すなわち、ビット線間ＢＬ１−／ＢＬ１は、ビット線間／ＢＬ１−ＢＬ２に比べて２倍のストレスを受ける。ストレスが過度に印加されると、メモリセル間の特性が劣化するおそれがある。本発明では、図９に示したように、ビット線ＢＬ、／ＢＬへのストレスの印加時間は全て１００分であり、ばらつきはない。すなわち、ストレスが過度に印加されるビット線ＢＬ、／ＢＬは存在しないため、メモリセルＭＣの特性が、バーンイン試験により過度に劣化することを防止できる。
【００８５】
以上、第１の実施形態では、第１バーンイン試験ＴＥＳＴ１と第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌを組み合わせてバーンイン試験を実施することにより、各試験パターンにおいてストレスが印加されないビット線ＢＬ、／ＢＬの数を最小限にできる。したがって、ストレスが印加されるビット線の比率（バーンイン効率）を高くでき、バーンイン時間を短縮できる。この結果、試験コストを削減できる。
【００８６】
図１１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコマンドデコーダ１２、試験パターンデコーダ１４の代わりにコマンドデコーダ１２Ａ、試験パターンデコーダ１４Ａが形成されている。また、バーンイン試験装置Ｂ／Ｉからの試験クロック信号ＷＣＬＫ、試験信号ＷＢ、Ｔ０を受ける試験パッド（図の四角印）が形成されている。その他の構成は、第１の実施形態と同じである。
【００８７】
試験パッドＷＣＬＫ、ＷＢ、Ｔ０は、接続配線を介してコマンドデコーダ１２Ａに接続されている。バーンイン試験装置Ｂ／Ｉは、ＦＣＲＡＭにウエハバーンイン試験を実施させるときに試験パッドＷＢを高論理レベルに設定し、試験パッドＴ０から入力されるシリアル形式のコマンド入力を、試験項目を示す論理レベルに設定する。試験パッドＷＣＬＫ、ＷＢ、Ｔ０は、ＦＣＲＡＭがウエハ状態（または、ベアチップ状態）のときにバーンイン試験装置Ｂ／Ｉのプローブを接触させることができる。パッケージングされたＦＣＲＡＭは、試験パッドＷＣＬＫ、ＷＢ、Ｔ０に接続された試験端子を持たない。なお、特に図示していないが、試験パッドＷＤは、高抵抗を介して接地線ＶＳＳに接続されている。
【００８８】
この実施形態では、第１の実施形態に示したＬＳＩテスタ等の高価な試験パターン発生装置ＴＥＳＴだけでなく、簡易なバーンイン試験装置Ｂ／Ｉを使用してＦＣＲＡＭのバーンイン試験を実施できる。バーンイン試験装置Ｂ／Ｉは、後述する図１３に示すように、簡易な試験パターンを生成できればよい。以下、試験パターン発生装置ＴＥＳＴを使用したバーンイン試験を外部バーンイン試験と称し、バーンイン試験装置Ｂ／Ｉを使用したバーンイン試験を内部バーンイン試験と称する。内部バーンイン試験では、ＦＣＲＡＭは、コマンド信号ＣＭＤおよびデータ信号ＤＱを外部から受けることなく、バーンイン試験を自動的に実行できる。このために、試験パターンデコーダ１４Ａは、試験クロック信号ＷＣＬＫ、試験信号ＷＢ、Ｔ０に応答して書き込み信号ＷＲＺを生成する。
【００８９】
図１２は、図１１に示したコマンドデコーダ１２Ａおよび試験パターンデコーダ１４Ａの詳細を示している。デコーダ１２Ａ、１４Ａは、外部デコーダ４０、内部デコーダ４２、ＯＲ回路４４、４６、４８およびリフレッシュ発生回路５０を有している。外部デコーダ４０は、通常動作モードＮＲＭＬ中および外部バーンイン試験中に動作し、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤ２−０に応じて、書き込み信号ＩＷＲＺおよび試験制御信号ＩＴＥＳを出力する。外部デコーダ４０は、第１バーン試験ＴＥＳＴ１を実施するために書き込み信号ＩＷＲＺを出力するとともに、データパターンを選択するためのパターン選択信号ＰＡＴ１−４のいずれかを出力する。図１１に示したパターン生成回路３８は、パターン選択信号ＰＡＴ１、ＰＡＴ２、ＰＡＴ３、ＰＡＴ４の活性化に応じて、図９に示したパターン１、パターン２、パターン３、パターン４をそれぞれ生成し、生成したパターンをビット線ＢＬ、／ＢＬに向けて供給する。
【００９０】
内部デコーダ４２は、外部バーンイン試験中に動作し、試験クロック信号ＷＣＬＫ、試験信号ＷＢ、Ｔ０に応じて書き込み信号ＴＷＲＺ、パターン選択信号ＰＡＴ１−４および試験制御信号ＷＢＴＥＳを出力する。試験制御信号ＩＴＥＳ、ＷＢＴＥＳは、第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２および第２バーンイン試験制御信号ＴＥＳ２ＨＥ、ＴＥＳ２ＬＥ、ＴＥＳ２ＨＯ、ＴＥＳ２ＬＯを生成するための基本信号である。
【００９１】
ＯＲ回路４４は、書き込み信号ＩＷＲＺ、ＴＷＲＺのＯＲ論理を書き込み信号ＷＲＺとして出力する。ＯＲ回路４８は、外部デコーダ４０および内部デコーダ４２から出力されるパターン選択信号のＯＲ論理をパターン選択信号ＰＡＴ１−４として出力する。ＯＲ回路４８は、試験制御信号ＩＴＥＳ、ＷＢＴＥＳのＯＲ論理を第１および第２バーンイン試験信号ＴＥＳ１、ＴＥＳ２および第２バーンイン試験制御信号／ＴＥＳ２、ＴＥＳ２ＨＥ、ＴＥＳ２ＬＥ、ＴＥＳ２ＨＯ、ＴＥＳ２ＬＯとして出力する。
【００９２】
リフレッシュ発生回路５０は、発振回路を有し、周期的にリフレッシュ信号ＲＥＦＺおよびリフレッシュアドレス信号ＲＥＦＡＤを出力する。リフレッシュ発生回路５０は、外部アクセス要求（ＲＤＺ、ＷＲＺ）とリフレッシュ要求（ＲＥＦＺ）との優先順を決めるアービタの機能を有している。リフレッシュアドレス信号ＲＥＦＡＤは、リフレッシュ動作時のロウアドレス信号として図１１に示したプリデコーダ２０に供給される。
【００９３】
図１３は、図１２に示した内部デコーダ４２の詳細を示している。内部デコーダ４２は、直列に接続された３個の１ビットカウンタ５２、５４、５６と、カウンタ５２、５４、５６から出力される内部試験信号ＩＴ３−１をデコードするデコーダ５８と、試験クロック信号ＷＣＬＫおよび試験信号ＷＤからカウントアップ信号ＣＵＰを生成するアンド回路６０とを有している。カウンタ５２、５４、５６は、カウントアップ信号ＣＵＰの立ち上がりエッジに同期して試験信号Ｔ０の論理値を取り込み、カウントアップ信号ＣＵＰの立ち下がりエッジに同期して取り込んだ論理値を、内部試験信号ＩＴ３−１として出力する。デコーダ５８は、カウンタ５２、５４、５６に保持された３ビットの内部試験信号ＩＴ３−１（シリアルコード）をデコードし、デコード結果に応じて書き込み信号ＴＷＲＺ、パターン選択信号ＰＡＴ１−４および試験制御信号ＷＢＴＥＳを出力する。
【００９４】
図１４は、第２の実施形態における外部バーンイン試験時の試験コマンドシーケンスを示している。外部バーンイン試験時の試験コマンドシーケンスは、第１の実施形態（図６）と同じである。一方、内部バーンイン試験においては、試験信号ＷＢの高論理レベル期間に、試験クロック信号ＷＣＬＫに同期してシリアルコマンドが試験パッドＴ０から順次入力される。そして、シリアルコマンドをパラレルに変換した内部試験信号ＩＴ１−３によって示されるバーンイン試験のいずれかが実施される。図１２に示した内部デコーダ４２は、２進数で”０００”、”００１”、”０１０”、”０１１”の試験信号Ｔ０をシリアルコマンドとして受けたときに、第１バーンイン試験ＴＥＳＴ１を実施するために書き
込み信号ＴＷＲＺを出力するとともに、データパターンを示すパターン選択信号ＰＡＴ１、ＰＡＴ２、ＰＡＴ３、ＰＡＴ４をそれぞれ出力する。パターン選択信号ＰＡＴ１、ＰＡＴ２、ＰＡＴ３、ＰＡＴ４の活性化により、図９に示したパターン１、パターン２、パターン３、パターン４がビット線ＢＬ、／ＢＬに供給される。
【００９５】
内部デコーダ４２は、２進数で”１００”、”１０１”の試験信号Ｔ０をシリアルコマンドとして受けたときに、第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌを実施するために試験制御信号ＷＢＴＥＳを出力する。
【００９６】
第１バーンイン試験ＴＥＳＴ１では、試験信号ＷＢが高論理レベルの期間（ＴＢ）、書き込み動作が実行される。第２バーンイン試験ＴＥＳＴ２Ｈ、ＴＥＳＴ２Ｌでは、試験信号ＷＢが高論理レベルの期間（ＴＢ）、各ビット線対ＢＬ、／ＢＬが内部電源電圧ＶＩＩまたは接地線ＶＳＳのいずれかに接続される。期間ＴＢからシリアルコマンドの入力期間を除いた期間を２５分とすることで、第１の実施形態と同じバーンイン試験が実施できる。
【００９７】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、コマンドデコーダ１２Ａおよび試験パターンデコーダ１４Ａにより、高価な試験パターン発生装置ＴＥＳＴだけでなく簡易なバーンイン試験装置Ｂ／Ｉでバーンイン試験を実施できる。すなわち、試験環境に応じて効率よくバーンイン試験を実施できる。
【００９８】
なお、上述した実施形態では、本発明をビット線ツイスト構造を有するＦＣＲＡＭに適用した例を述べた。しかしながら、本発明をビット線ツイスト構造を有するＤＲＡＭまたは擬似ＳＲＡＭに適用してもよい。また、本発明は、単一のＦＣＲＡＭチップ、ＤＲＡＭチップおよび擬似ＳＲＡＭチップへの適用に限定されず、これ等メモリのメモリコアを内蔵したシステムＬＳＩに適用できる。
【００９９】
上述した実施形態では、アドレス端子ＡＤ２−０に試験コードＣＯＤＥを供給する例を述べた。しかしながら、他のアドレス端子に、試験コードＣＯＤＥを供給してもよく、データ端子ＤＱに試験コードＣＯＤＥを供給してもよい。
【産業上の利用可能性】
【０１００】
本発明は、ビット線ツイスト構造を有する半導体メモリのバーンイン試験に適用できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したＦＣＲＡＭの概要を示すチップレイアウト図である。
【図３】図２の破線枠内の領域の詳細を示すレイアウト図である。
【図４】図３に示した境界領域の詳細を示す回路図である。
【図５】図１に示したプリチャージ電圧生成回路の詳細を示す回路図である。
【図６】本発明の試験コマンドシーケンスを示すタイミング図である。
【図７】本発明の第１バーンイン試験モードおよび第２バーンイン試験モードでの動作を示す波形図である。
【図８】第１の実施形態におけるＦＣＲＡＭのバーンイン試験を示すフロー図である。
【図９】バーンイン試験おけるビット線への電圧印加パターンを示す説明図である。
【図１０】ビット線への電圧印加パターンの比較例を示す説明図である。
【図１１】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１２】図１１に示したコマンドデコーダおよび試験パターンデコーダの詳細を示すブロック図である。
【図１３】図１２に示した内部デコーダの詳細を示すブロック図である。
【図１４】第２の実施形態における外部バーンイン試験時の試験コマンドシーケンスを示すタイミング図である。
【符号の説明】
【０１０２】
１０‥コマンド入力回路；１２、１２Ａ‥コマンドデコーダ；１４、１４Ａ‥試験パターンデコーダ；１６‥プリチャージ電圧生成回路；１８‥アドレス入力回路；２０‥プリデコーダ；２２、２２Ａ‥データ入出力回路；２４‥動作制御回路；２６‥センスアンプ選択部；２８‥リセット選択部；３０‥ビット選択部；３２‥ワード選択部；３４‥コラム選択部；３６‥メモリコア；３８‥パターン生成回路；ＡＤ‥アドレス信号；ＢＬ、／ＢＬ‥ビット線；ＢＲＳ‥ビット線リセット信号；ＢＬＴ‥ビット線トランスファ信号；ＣＬ‥コラム選択信号；ＣＭＤ‥コマンド信号；ＣＳＷ‥コラムスイッチＤＱ‥データ信号；ＤＢＡ‥データバスアンプ；ＮＳＤ‥センスアンプ活性化信号；ＰＲＥ‥プリチャージ回路；ＰＳＤ‥センスアンプ活性化信号；ＳＡ‥センスアンプ；ＴＥＳ１‥第１バーンイン試験信号；ＴＥＳ２‥第２バーンイン試験信号；／ＴＥＳ２、ＴＥＳ２ＨＥ、ＴＥＳ２ＨＯ、ＴＥＳ２ＬＥ、ＴＥＳ２ＬＯ‥第２バーンイン試験制御信号；ＶＰＲ１、ＶＰＲ２‥プリチャージ電圧；ＷＬ‥ワード線
【図１】
2007004953.tif 000003
【図２】
2007004953.tif 000004
【図３】
2007004953.tif 000005
【図４】
2007004953.tif 000006
【図５】
2007004953.tif 000007
【図６】
2007004953.tif 000008
【図７】
2007004953.tif 000009
【図８】
2007004953.tif 000010
【図９】
2007004953.tif 000011
【図１０】
2007004953.tif 000012
【図１１】
2007004953.tif 000013
【図１２】
2007004953.tif 000014
【図１３】
2007004953.tif 000015
【図１４】
2007004953.tif 000016