(57)【要約】【課題】ドレイン電流（Ｉｄｓ）の低下を抑えつつ、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】支持基板上に設けられた絶縁層３と、絶縁層３上に設けられた半導体層５とを含む多層膜基板に形成されたトランジスタ１００、を有する半導体装置であって、トランジスタ１００のゲート電極２０とＬＤＤ層４３とが平面視で重なる第１領域のゲート絶縁膜１１ｂの厚さは、ゲート電極２０とそのチャネル領域５ａとが平面視で重なる第２領域のゲート絶縁膜１１ｃの厚さよりも大きく形成されている。このような構成であれば、ゲート電極からドレイン中に印加される電界を緩和することができ、ドレインの伝導バンドのエネルギー準位端の曲率を小さくすることができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とを含む多層膜基板に形成されたトランジスタ、を有する半導体装置であって、
前記トランジスタのゲート電極とそのドレインとが平面視で重なる第１領域のゲート絶縁膜の厚さは、当該トランジスタの前記ゲート電極とそのチャネル領域とが平面視で重なる第２領域のゲート絶縁膜の厚さよりも大きい、ことを特徴とする半導体装置。
【請求項２】
前記ドレインの導電型を一導電型としたとき、
前記第１領域の前記ドレインは、前記ゲート絶縁膜の近傍に設けられた第１不純物層と、前記第１不純物層の下側に設けられた第２不純物層とを有し、
前記第１不純物層は、前記第２不純物層と比べて一導電型の不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２不純物層には、
前記第１不純物層に含まれている一導電型の不純物の拡散を抑制する拡散抑制原子、が含まれていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記支持基板はシリコン基板であり、前記絶縁層は前記シリコン基板に形成された埋め込み絶縁膜であり、前記半導体層は前記埋め込み絶縁膜上に形成された単結晶シリコン層である、ことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とを含む多層膜基板の該半導体層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記半導体層にＬＤＤ形成用の一導電型の不純物を斜めイオン注入する工程と、
前記不純物が導入された前記半導体層に熱酸化処理を施して、前記ゲート電極で覆われている前記ゲート絶縁膜のうちの前記不純物がイオン注入された部分を厚膜化する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ドレイン電流（Ｉｄｓ）の低下を抑えつつ、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減できるようにした技術に関する。
【背景技術】
【０００２】
現在半導体分野では、集積回路の低消費電力化のためシリコン・オン・インシュレータ（ＳＯＩ）技術の開発が盛んである。ＳＯＩ  基板を用いたデバイスでは、トランジスタと基板が絶縁されているため、低リークな電子デバイスの実現が期待できる。また、ＣＭＯＳの微細化も進み、国際半導体ロードマップには、ＤＲＡＭ１／２ｐｉｃｈで１８ｎｍ世代までの技術指標が公開されている。
【０００３】
その一方で、６５ｎｍ世代以降は電流のＯｎ／Ｏｆｆ比が確保できず、それ以上微細化を進めても低消費電力化は行えないことが報告されている。そのため、６５ｎｍ世代以降はＦＤＳＯＩ、ＦｉｎＦＥＴ等のノン・クラシカルなデバイスが必要となると期待されている。
【非特許文献１】Ｕｎｄｏｐｅｄ  Ｔｈｉｎ  Ｆｉｌｍ  ＦＤ−ＳＯＩ  ＣＭＯＳ  ｗｉｔｈ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ−ｔｏ−Ｇａｔｅ  Ｎｏｎ−ｏｖｅｒｌａｐｐｅｄ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｌｏｗ  Ｌｅａｋ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｎ．Ｍｉｕｒａ，Ｙ．Ｄｏｍａｅ，Ｔ．ｓａｋａｔａ，Ｍ．Ｗａｔａｎａｂｅ，Ｔ．Ｏｋａｍｕｒａ，Ｔ．Ｃｈｉｂａ，Ｋ．Ｆｕｋｕｄａ，Ｊ．Ｉｄａ；Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒ＆Ｄ  Ｄｉｖｉｓｉｏｎ，Ｏｋｉ  Ｅｌｅｃｔｒｉｃ  Ｉｎｄｕｓｔｒｙ  Ｃｏ．，Ｔｏｋｙｏ，  ２００５  ＩＥＥＥ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＳＯＩ  ＣＯＮＦＥＲＥＮＣＥ  ＰＲＯＣＥＥＤＩＮＧＳ
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、そのようなノン・クラシカルなデバイスであっても、ゲート電極とドレインとのオーバーラップ領域では、ゲート電極からの高電界に起因したリーク電流が存在する。このようなリーク電流はゲート誘起ドレインリーク電流（ＧＩＤＬ）と呼ばれており、トランジスタの微細化が進むほど顕著になる。
トランジスタを微細化する場合、ゲート長Ｌｇを小さくし、ソース／ドレインの接合深さＸｊを小さくし、ボディの不純物濃度ＮＡを高くし、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）の不純物濃度も高くし、ゲート酸化膜の厚さ（Ｇｏｘ）を薄くする必要がある。
【０００５】
しかし、不純物濃度の高いＬＤＤ（ｎチャネルの場合ＬＤＤの極性はｎ型）上に薄いゲート酸化膜を介して形成されたゲート電極に高電圧Ｖ（Ｖ＜０）を印加すると、図８に示すように、伝導バンドＥｃ´及び価電子バンドＥｖ´のエネルギー準位端はゲート絶縁膜界面に向かって上方に大きく押し上げられた形に曲がる。このＥｃ´のエネルギー準位端の曲率はＬＤＤの不純物濃度が高いほど大きくなる性質があり、インパクトイオンで生じた電子は価電子バンドＥｖ´から伝導バンドＥｃ´に抜け易くなる。つまり、バンド間トンネル電流が流れる。また、シリコン膜中に高電界を印加すると、界面準位に起因するトラップ・アシステッド・トンネル電流などが生成し、これらのトンネル電流がＧＩＤＬを助長させると考えられている。
【０００６】
このようなＧＩＤＬを低減する技術の一つとして、例えば、非特許文献１に開示されているように、ソースドレインをオフセットする（即ち、ソースドレインをゲート電極の両側方向へ移動させて、ゲート電極とオーバーラップさせないようにする）技術が知られているが、この方法を用いた場合にはソース−ドレイン間の抵抗が増大するので、ドレイン電流（Ｉｄｓ）が低下してしまうおそれがある。
【０００７】
そこで、本発明は、このような事情に鑑みてなされたものであって、ドレイン電流（Ｉｄｓ）の低下を抑えつつ、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とを含む多層膜基板に形成されたトランジスタ、を有する半導体装置であって、前記トランジスタのゲート電極とそのドレインとが平面視で重なる第１領域のゲート絶縁膜の厚さは、当該トランジスタの前記ゲート電極とそのチャネル領域とが平面視で重なる第２領域のゲート絶縁膜の厚さよりも大きい、ことを特徴とするものである。
【０００９】
このような構成であれば、ゲート電極からドレイン中に印加される電界を緩和することができ、ドレインの伝導バンドのエネルギー準位端の曲率を小さくすることができる。従って、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減することができ、低消費電力の半導体装置を提供することができる。
【００１０】
〔発明２〕  発明２の半導体装置は、前記ドレインの導電型を一導電型としたとき、前記第１領域の前記ドレインは、前記ゲート絶縁膜の近傍に設けられた第１不純物層と、前記第１不純物層の下側に設けられた第２不純物層とを有し、前記第１不純物層は、前記第２不純物層と比べて一導電型の不純物濃度が低いことを特徴とするものである。
このような構成であれば、発明１と比べて、ゲート電極からドレイン中に印加される電界をより緩和することができるので、ゲート誘起ドレインリーク電流（ＧＩＤＬ）のさらなる低減が可能である。
【００１１】
〔発明３〕  発明３の半導体装置は、発明２の半導体装置において、前記第２不純物層には、前記第１不純物層に含まれている一導電型の不純物の拡散を抑制する拡散抑制原子、が含まれていることを特徴とするものである。このような構成であれば、半導体装置を製造する過程で第２不純物層から第１不純物層への一導電型の不純物の拡散が抑制されるので、第１不純物層への一導電型の供給を抑えることができる。従って、第１不純物層の低濃度化が容易である。
【００１２】
〔発明４〕  発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記支持基板はシリコン基板であり、前記絶縁層は前記シリコン基板に形成された埋め込み絶縁膜であり、前記半導体層は前記埋め込み絶縁膜上に形成された単結晶シリコン層である、ことを特徴とするものである。
このような構成であれば、低消費電力のＳＯＩデバイスを提供することができる。
【００１３】
〔発明５〕  発明５の半導体装置の製造方法は、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とを含む多層膜基板の該半導体層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクに前記半導体層にＬＤＤ形成用の一導電型の不純物を斜めイオン注入する工程と、前記不純物が導入された前記半導体層に熱酸化処理を施して、前記ゲート電極で覆われている前記ゲート絶縁膜のうちの前記不純物がイオン注入された部分を厚膜化する工程と、を含むことを特徴とするものである。
【００１４】
このような構成であれば、ゲート絶縁膜を部分的に厚膜化すると同時に、ＬＤＤ形成用の一導電型の不純物をゲート絶縁膜に析出させることができる。つまり、ＬＤＤ層のうちのゲート絶縁膜近傍の部分をそれ以外の部分よりも低濃度にすることができる。
従って、ゲート電極からドレイン中に印加される電界を緩和することができ、ドレインの伝導バンドのエネルギー準位端の曲率を小さくすることができる。これにより、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減することができ、低消費電力の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は、本発明の実施の形態に係る半導体装置の構成例を示す断面図である。
図１に示すように、この半導体装置は、支持基板１と、支持基板１上に形成された絶縁層３と、絶縁層３上に形成された単結晶の半導体層５とからなる多層膜基板１０に形成されたものである。支持基板１は例えばシリコン基板であり、絶縁層３は例えばシリコン酸化膜（ＳｉＯ２）であり、半導体層５は例えば単結晶シリコン層である。半導体層５が単結晶シリコン層で構成されている場合、多層膜基板１０はＳＯＩ基板とも呼ばれている。ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法や、貼り合わせ法によって形成されたものを使用する。
【００１６】
このような多層膜基板１０の半導体層５には例えばＳｉＯ２膜からなる素子分離膜９が選択的に形成されており、素子分離膜９で囲まれた領域（即ち、素子領域）にはＭＩＳ型のトランジスタ１００が形成されている。
即ち、半導体層５上にはゲート絶縁膜１１を介してゲート電極２０が配置されている。ゲート絶縁膜１１の材質は、例えばＳｉＯ２、シリコン酸化窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、ハフニウム酸化膜（ＨｆＯ２）等の高ｋ絶縁膜、又はこれらの組合せ等である。また、ゲート電極２０の材質は、  例えばリン又はボロン等の導電型不純物を含む多結晶シリコン等である。
【００１７】
そして、ゲート電極２０の一方の側壁にはサイドウォール２１が形成されるとともに、ゲート電極２０の他方の側壁にサイドウォール２３が形成されている。サイドウォール２１、２３の材質は例えばＳｉＯ２やＳｉＮである。また、ゲート電極２０の一方の側には絶縁層３に底面が接するソース３０が配置され、ゲート電極２０の他方の側には絶縁層３に底面が接するドレイン４０が配置されている。
【００１８】
図１に示すように、ソース３０及びドレイン４０は例えばＬＤＤ構造を有し、ソース３０は不純物を比較的高濃度に添加された高濃度層３１と、低濃度に添加された低濃度層（以下、「ＬＤＤ層」という。）３３とから構成されている。また、ドレイン４０は不純物を比較的高濃度に添加された高濃度層４１と、低濃度に添加されたＬＤＤ４３とから構成されている。トランジスタ１００がｎチャネルの場合にはソース３０及びドレイン４０に添加された不純物は例えばリン（Ｐ）やヒ素（Ａｓ）であり、ｐチャネルの場合には不純物は例えばボロン（Ｂ）である。
【００１９】
ところで、この半導体装置では、図２に示すようにトランジスタ１００のゲート電極２０とＬＤＤ３３とが平面視で重なる領域のゲート絶縁膜１１ａと、ゲート電極２０とＬＤＤ４３とが平面視で重なる領域のゲート絶縁膜１１ｂは、ゲート電極２０とチャネル領域５ａとが平面視で重なる領域のゲート絶縁膜１１ｃよりも厚くなっている。一例を挙げると、ゲート絶縁膜１１ａ、１１ｂの厚さは１０〜１００［Å］程度であるのに対して、ゲート絶縁膜１１ｃの厚さは３０〜３００［Å］程度である。つまり、ゲート絶縁膜１１ａ、ｂの厚さは、ゲート絶縁膜１１ｃの厚さの２、３倍程度である。
【００２０】
また、この半導体装置では、ソース側のＬＤＤ層３３のうちのゲート絶縁膜１１近傍の層（以下、「ゲート絶縁膜近傍層」という。）３３ａは、ＬＤＤ層３３の他の部分（即ち、ゲート絶縁膜近傍層よりも下側の層）３３ｂと比べてその不純物濃度が低くなっている。同様に、ドレイン側のＬＤＤ層４３のうちのゲート絶縁膜１１近傍の層（以下、「ゲート絶縁膜近傍層」という。）４３ａは、ＬＤＤ層４３の他の部分４３ｂと比べてその不純物濃度が低くなっている。一例を挙げると、トランジスタ１００がｎチャネルの場合、ゲート絶縁膜近傍層３３ａ、４３ａの不純物濃度は１．０×１０１８〜１．０×１０１９［ｃｍ−３］程度であり、ＬＤＤ層の他の部分３３ｂ、４３ｂの不純物濃度は１．０×１０１９〜１．０×１０２０［ｃｍ−３］程度である。
【００２１】
次に、この半導体装置の製造方法について説明する。ここでは、トランジスタ１００として、ｎチャネルのＭＩＳ型トランジスタを形成する場合について説明する。
図３（Ａ）〜図４（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。図３（Ａ）に示すように、まず始めに、支持基板１と、支持基板１上に形成された絶縁層３と、絶縁層３上に形成された単結晶の半導体層５とからなる多層膜基板１０を用意する。
【００２２】
次に、図３（Ｂ）に示すように、素子分離領域の半導体層５に素子分離膜９を形成する。この素子分離膜９の形成は、例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法、又はＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法によって行う（ここでは、ＬＯＣＯＳ法を用いて素子分離膜９を形成した場合を図示している）。そして、素子分離膜９によって囲まれた素子領域の表面に、トランジスタの閾値調整のための不純物の注入を行う。本実施例ではｎチャネル用として、不純物濃度１．０×１０１７〜３．０×１０１７［ｃｍ−３］となるよう、ボロン（Ｂ）を注入した。そしてゲート絶縁膜１１を形成する。このゲート絶縁膜１１の形成は、例えば半導体層５の表面を熱酸化することによって行う。
【００２３】
次に、ゲート絶縁膜１１が形成された半導体層５上に、ＣＶＤなどの方法により導電体膜を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電体膜をパターニングする。これにより、図３（Ｃ）に示すようにゲート電極２０を半導体層５上に形成する。通常、シリコンＣＭＯＳプロセスでは、ゲート電極は導電性の多結晶シリコン膜（ポリシリコン膜）を使用して製造される。本実施例では、ｎチャネル用としてｎ型の導電性を備えた多結晶シリコン膜をゲート電極膜とした。
【００２４】
次に、図３（Ｃ）に示すように、ＬＤＤ形成用の不純物として例えばリンを半導体層５に斜めイオン注入する。この工程におけるリンイオン（Ｐ＋）の注入角度（即ち、チルト角）θは、多層膜基板１０の表面を通る垂線に対して例えば１０〜４５゜程度である。本実施例では、４０°として注入を行った。これにより、ゲート電極２０で覆われているＬＤＤ形成領域の半導体層５にリンが導入される。
【００２５】
次に、多層基板１０に熱酸化処理を施す。図４（Ａ）に示すように、この熱酸化処理によって、半導体層５表面が酸化される。ゲート電極として多結晶シリコン膜を用いている場合は、多結晶シリコン膜の表面も酸化される。このとき、酸素はゲート絶縁膜端面１０１（図３（Ｃ））からも侵入し、ゲート絶縁膜から廻り込んで多結晶シリコン電極と単結晶シリコン膜の一部を酸化する（図４（Ａ）円中図）。この現象により、ゲート絶縁膜１１はゲート電極２０の両側（両脇）が厚膜化される。また、図５に示すように、この熱酸化処理によって、半導体層５中のリン（Ｐ）はゲート絶縁膜１１方向に移動して析出する。その結果、図４（Ａ）に示すように、ＬＤＤ層３３、４３の中で不純物濃度の低いゲート絶縁膜近傍層が形成される。
【００２６】
次に、ＣＶＤなどの方法により、半導体層５上の全面に絶縁層３を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層３をエッチバックする。これにより、図４（Ｂ）に示すように、ゲート電極２０の側壁にサイドウォール２１、２３をそれぞれ形成する。
そして、図４（Ｃ）に示すように、ソースドレイン形成用の不純物として例えばヒ素（Ａｓ）を半導体層５に向けてイオン注入する。この工程におけるヒ素イオン（Ａｓ＋）の注入角度（即ち、チルト角）は、多層膜基板１０の表面を通る垂線に対して例えば７〜８゜程度である。その後、多層基板１０を熱処理して、図１に示したようにソース３０及びドレイン４０を形成する。
【００２７】
このように、本発明の実施の形態によれば、図２に示したように、ゲート電極２０両側のゲート絶縁膜１１は、中央部のゲート絶縁膜１１の厚さに比して厚くなっている。また、ゲート電極２０両側の厚いゲート絶縁膜１１近傍では、ゲート電極２０両側部の酸化処理（即ち、図４（Ａ）の工程）よるリンの析出により、ソースドレインとなる領域のリン濃度が低下している。
【００２８】
ゲート電極２０とソースドレインとがオーバーラップしている領域について、ゲート絶縁膜１１の厚膜化と、不純物領域の低濃度化（即ち、ゲート絶縁膜近傍層３３ａ、４３ａの形成）とを行うことによって、図７に示すように、従来例と比べて、ゲート電極からドレイン中に印加される電界を緩和することができ、ドレインの伝導バンドＥｃのエネルギー準位端の曲率を小さくすることができる。従って、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減することができ、低消費電力の半導体装置を提供することができる。
【００２９】
この実施の形態では、ゲート絶縁膜１１ｂが本発明の「第１領域のゲート絶縁膜」に対応し、ゲート絶縁膜１１ｃが本発明の「第２領域のゲート絶縁膜」に対応している。また、ゲート絶縁膜近傍層４３ａが本発明の「第１不純物層」に対応し、ＬＤＤ層の他の部分４３ｂが本発明の「第２不純物層」に対応している。さらに、ｎ型が本発明の「一導電型」に対応している。
【００３０】
なお、この実施の形態では、本発明の「一導電型」がｎ型である場合について説明したが、本発明の「一導電型」はこれに限られることはなく、ｐ型であっても良い。その場合には、ＬＤＤ形成用の不純物として例えばボロン（Ｂ）を使用すれば良い。
また、この実施の形態では、図６に示すように、ＬＤＤ層３３、４３の中に不純物の拡散を抑制する拡散抑制原子６０を導入しておいても良い。トランジスタ１００がｐ型の場合、ボロン（Ｂ）に対する拡散抑制原子６０として炭素（Ｃ）又はフッ素（Ｆ）を用いることが可能である。このような拡散抑制原子６０の導入方法としては、例えば、ＬＤＤ形成用の不純物を斜めイオン注入する工程（図３（Ｃ）参照。）の前後で、ゲート電極２０をマスクに半導体層５に拡散抑制原子６０を斜めイオン注入する。また、図６に示すように、拡散抑制原子６０のピークが半導体層の（厚さ方向での）中心となるように、その注入エネルギーを調整すると良い。
【００３１】
このような構成であれば、ゲート絶縁膜１１をゲート電極２０の両側から酸化する工程で、半導体層５のうちの絶縁層３近傍の部分（即ち、下側の部分）からゲート絶縁膜１１近傍の位置（即ち、上側の部分）への、不純物の拡散を抑制することができる。従って、拡散抑制原子６０を用いない場合と比べて、ゲート絶縁膜近傍層３３ａ、４３ａの低濃度化が容易である。
【図面の簡単な説明】
【００３２】
【図１】実施の形態に係る半導体装置の構成例を示す断面図。
【図２】トランジスタ１００の要部構成例を示す断面図。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図（その１）。
【図４】実施の形態に係る半導体装置の製造方法を示す断面図（その２）。
【図５】リン（Ｐ）の析出方向を示す概念図（その１）。
【図６】リン（Ｐ）の析出方向を示す概念図（その２）。
【図７】本発明と従来例とのエネルギーバンドを比較した図。
【図８】従来例のエネルギーバンド（問題点）を示す図。
【符号の説明】
【００３３】
１  支持基板、３  絶縁層、５  半導体層、９  素子分離膜、１０  多層膜基板（ＳＯＩ基板）、１１、１１ａ〜１１ｃ  ゲート絶縁膜、２０  ゲート電極、２１、２３  サイドウォール、３０  ソース、３１、４１  高濃度層、３３、４３  ＬＤＤ層、３３ａ  ３３ｂ  ゲート絶縁膜近傍層  ３３ｂ、４３ｂ  （ＬＤＤ層の）他の部分、４０  ドレイン、６０  拡散抑制原子、１００  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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