(57)【要約】【課題】コンタクトホールから露出する導電層間を連結するコンタクトパッドの形成の際、金属シリサイド層を用いて電気的な抵抗を低減する半導体素子の製造方法を提供する。【解決手段】半導体基板上に第１導電層、第１層間絶縁膜、第２導電層、及び第２層間絶縁膜を順次形成し、マスク膜を食刻マスクとして用いて第２層間絶縁膜、第２導電層、及び第１層間絶縁膜を順次除去して第１導電層が露出するコンタクトホールを形成する段階と、コンタクトホールの側壁に露出した第２導電層を選択的に食刻してコンタクトホールの側壁に露出する第１層間絶縁膜と第２層間絶縁膜との間にリセスを形成する段階と、コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第３導電層を形成するとともに、リセスを埋める金属シリサイド層を形成する段階と、金属シリサイド層が形成された後、コンタクトホールを埋める第４導電層を形成する段階と、を含む。【選択図】図１Ｆ
2007043177.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１導電層を形成する段階と、
前記第１導電層上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に所定厚さの第２導電層を形成する段階と、
前記第２導電層上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上に所定のマスク膜を形成し、前記マスク膜を食刻マスクとして用いて前記第２層間絶縁膜、前記第２導電層、及び前記第１層間絶縁膜を順次除去して前記第１導電層が露出するコンタクトホールを形成する段階と、
前記コンタクトホールの側壁に露出した前記第２導電層を選択的に食刻して前記コンタクトホールの側壁に露出する前記第１層間絶縁膜と前記第２層間絶縁膜との間にリセスを形成する段階と、
前記コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第３導電層を形成するとともに、前記リセスを埋める金属シリサイド層を形成する段階と、
前記金属シリサイド層が形成された後、前記コンタクトホールを埋める第４導電層を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記リセスは、前記第２導電層を湿式食刻方法により除去して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２導電層の除去は、アンモニア：過酸化水素：水が４：１：９５の体積比で混合された混合溶液を用いることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記混合溶液は、前記第２導電層がポリシリコンで形成されている場合、８０℃で約０．５Å／ｓｅｃの食刻率で前記ポリシリコンを除去することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記混合溶液は、ポリシリコンとシリコン酸化膜に対し１０：１の食刻選択比を有することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
前記リセスは、前記第１層間絶縁膜と第２層間絶縁膜との間に前記第２導電層が８００Åから１０００Åの厚さを有して形成される場合、約１５０Åの深さに形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項７】
前記第３導電層は、化学気相蒸着方法により形成されたチタニウムを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記金属シリサイド層は、化学気相蒸着方法により形成される前記第３導電層の形成と同時に高温で前記第２導電層が露出する表面に形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記金属シリサイド層は、前記第３導電層に比べ２．２倍だけ増加された体積比を有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記第３導電層は、スパッターリング方法により形成されたチタニウム層を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記チタニウム層は、前記リセスが形成された前記コンタクトホールの側壁よりも前記コンタクトホールの径方向内側まで形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第４導電層は化学気相蒸着方法により形成されたタングステン層またはアルミニウム層を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係るもので、詳しくは、コンタクトホールにより露出される複数個の積層された導電層間を連結するコンタクトパッドの形成の際、金属シリサイド層を用いて電気的な抵抗を減らし得る半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体装置が高集積化されるに従い、素子のデザインロール、例えば、トランジスタのチャンネル長さ、アクティブ間隔、配線広さ、配線間隔及びコンタクトパッドの大きさなどが縮小されている。
半導体素子において配線工程はコンタクトホールの形成と配線の２つに区分される。近年では半導体素子の高集積化に従い配線の幅は減少し、特にコンタクトの場合において水平方向の大きさは低減されている反面、垂直方向への大きさが増加するに従い、コンタクトの縦横比が増加している実情である。このとき、半導体素子の動作速度の向上と配線の信頼度を向上させるためには金属配線の多層化が必要とされ、特に層間絶縁膜の平坦化のためにはコンタクトホールのフィリング（filling）は必須であり、現在では多層配線の形成時にフィリング技術としては物理気相蒸着方法と化学気相蒸着方法が主に使用されている。また、限定の面積に積層される多層配線を連結するにあたって、低抵抗コンタクトを得るために金属シリサイド層を用いてコンタクトパッドを形成するのが一般的である。
【０００３】
金属シリサイド層はシリコン基板とその上に形成された金属層との間に低抵抗の界面を提供するオーミック層の役割をする。また、金属シリサイド層は金属層とその下部の半導体領域の間、または多重金属システムにおいて２つの金属層の間で2つの物質が互いに拡散されることを防止するための拡散障壁層としての役割をする。
【０００４】
また、金属シリサイド層はチタニウムシリサイド（ＴｉＳｉ2）或いは８族シリサイド、例えば、ＰｔＳｉ2、ＰｄＳｉ2、ＣｏＳｉ2、及びＮｉＳｉ2などの物質から形成され、０．２５μｍ級以下の半導体装置においてはチタニウムシリサイド及びコバルトシリサイドが広く使用されている。
以下、図面を参照して前記金属シリサイド層を用いた半導体素子の製造方法を説明する。
【０００５】
図２Ａから図２Ｇは従来技術による半導体素子の製造方法を示す工程断面図である。
図２Ａに示すように、従来技術による半導体素子の製造方法は、半導体基板１０の表面または前記半導体基板１０の上部に所定厚さの第１導電層１２を形成する。ここで、前記第１導電層１２は半導体基板１０の表面に導電性不純物をイオン注入または拡散させて形成された前記半導体基板１０の第１活性層からなるか、または前記第１活性層の上部でゲート絶縁膜により絶縁されるように形成されて前記第１活性層に所定大きさの電場を形成する第１ゲート電極からなる。図示していないが、前記第１導電層１２は隣接領域に形成される半導体素子との電気的な影響を除去するために前記第１導電層１２の周りに素子分離膜またはスペースを形成する。
【０００６】
図２Ｂに示すように、前記第１導電層１２上に所定厚さの第１層間絶縁膜１４を形成する。ここで、前記第１層間絶縁膜１４は、前記第１導電層１２と後述の第２導電層（図２Ｃの１６）とを電気的に絶縁させる役割をするだけでなく、前記第１導電層１２上に形成される第２導電層１６のパターニング工程を容易に実施するための役割をも有する。
【０００７】
図２Ｃに示すように、前記第１層間絶縁膜１４上に第２導電層１６を形成する。ここで、前記第２導電層１６は前記第１層間絶縁膜１４上で前記第１導電層１２と絶縁される連結配線または前記第１層間絶縁膜１４上に形成される第２トランジスタの第２ゲート電極からなる。例えば、前記第２導電層１６は導電性不純物でドーピングされたポリシリコン材質で形成される。図示していないが、前記第２トランジスタは前記第１層間絶縁膜１４上の一側で所定大きさを有して形成される第２活性層と、前記第２活性層または前記第２活性層が形成された前記第１層間絶縁膜１４上に形成される第２ゲート絶縁膜と、前記第２活性層上の前記第２ゲート絶縁膜上で前記第１導電層１２の上部に連結されるように形成される第２ゲート電極と、を含んでいる。
【０００８】
図２Ｄに示すように、前記第２導電層１６上に第２層間絶縁膜１８を形成する。ここで、前記第２層間絶縁膜１８は前記第２導電層１６の上部で絶縁されて形成される第３導電層の形成を容易にするように所定の厚さを有して形成される。
図２Ｅに示すように、前記第２層間絶縁膜１８上にはハードマスク膜（図示せず）を形成する。ハードマスク膜は、前記第２導電層１６と前記第１導電層１２とがオーバーラップする部分の前記第２層間絶縁膜１８を局部的に露出させる。また、前記ハードマスク膜を食刻マスクとして用いて前記第２層間絶縁膜１８、第２導電層１６、及び第１層間絶縁膜１４を順次除去して、前記第１導電層１２が露出するコンタクトホール２０を形成する。ここで、前記コンタクトホール２０は前記第２層間絶縁膜１８、第２導電層１６、及び前記第１層間絶縁膜１４を貫通して前記第１導電層１２の所定部分に開口する。このような乾式食刻方法は前記第２層間絶縁膜１８、第２導電層１６、及び第１層間絶縁膜１４を食刻する反応ガスを前記半導体基板１０に垂直な方向に流動させて垂直方向への食刻特性に優れた非等方性食刻方法であって、等方性食刻がなされる湿式食刻方法に比べ相対的に前記コンタクトホール２０を容易に形成することができる。このとき、前記ハードマスク膜は前記コンタクトホール２０の形成時に前記反応ガスにより食刻される。例えば、前記コンタクトホール２０の側壁は、前記第２層間絶縁膜１８の開放口と前記第２導電層１６または第１層間絶縁膜１４の開放口とが互いに同一または類似な大きさで形成される場合に垂直断面を有する。反面、前記コンタクトホール２０の側壁は、前記第２層間絶縁膜１８の開放口に比べ前記第２導電層１６または第１層間絶縁膜１４の開放口が小さい大きさで形成される場合に傾斜面を有するようになる。
【０００９】
図２Ｆに示すように、前記コンタクトホール２０の形成された半導体基板１０の全面にチタニウムなどからなる第３導電層２２を形成する。ここで、第３導電層２２は前記コンタクトホール２０に露出した前記第１導電層１２と第２導電層１６との界面で反応して金属シリサイド層２４として形成される。例えば、金属シリサイド層２４は導電性に優れた導電性金属と、前記ポリシリコンが高温で反応して前記第２導電層１６と後述の第４導電層（図２Ｇの２６）との間で抵抗を減少させる役割をする。しかし、前記第３導電層２２に比べ前記金属シリサイド層２４の蒸着体積比が大きいため、前記コンタクトホール２０の側壁が垂直断面または傾斜面を有し、前記第２層間絶縁膜１８、第２導電層１６、及び第１層間絶縁膜１４が一直線で形成されれば、前記第２導電層１６が延長される前記コンタクトホール２０内の側壁が突出して形成される。
【００１０】
図２Ｇに示すように、前記第３導電層２２の形成された半導体基板１０の全面に第４導電層２６を形成して前記コンタクトホール２０を埋める。ここで、前記第４導電層２６は前記第１導電層１２と前記第２導電層１６を電気的に連結させる。また、前記金属シリサイド層２４は前記第４導電層２６と前記第１導電層若しくは前記第２導電層１６との間に接触抵抗を減らすことができる。このとき、前記コンタクトホール２０内へ突出して形成される前記金属シリサイド層２４により、第２導電層１６の延長部分において前記第１導電層１２の間に前記第４導電層２６が充填されない空洞２８が形成される。このことにより、電気的な特性が低下するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のように、従来技術による半導体素子の製造方法は以下のような問題点があった。即ち、従来技術による半導体素子の製造方法は、垂直断面または傾斜面を有して形成されたコンタクトホール２０内に露出する第２導電層１６の延長線上部分に突出して形成された金属シリサイド層２４により、前記コンタクトホール２０を埋める第４導電層２６を形成する際、前記コンタクトホール２０の底部に形成された第１導電層１２と前記第２導電層１６との間に空洞２８が形成される。その結果、電気的な特性が低下し、生産収率が減少するという問題点があった。
【００１２】
そこで、本発明の目的は、電気的な特性の低下を抑制し、生産収率の増大及び極大化を図る半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
このような目的を達成するため本発明の一実施例による半導体素子の製造方法は、半導体基板上に第１導電層を形成する段階と、前記第１導電層上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜上に所定厚さの第２導電層を形成する段階と、前記第２導電層上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上に所定のマスク膜を形成し、前記マスク膜を食刻マスクとして用いて前記第２層間絶縁膜、前記第２導電層、及び前記第１層間絶縁膜を順次除去して前記第１導電層が露出するコンタクトホールを形成する段階と、前記コンタクトホールの側壁に露出した前記第２導電層を選択的に食刻して前記コンタクトホールの側壁に露出する前記第１層間絶縁膜と前記第２層間絶縁膜との間にリセスを形成する段階と、前記コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第３導電層を形成するとともに、前記リセスを埋める金属シリサイド層を形成する段階と、前記金属シリサイド層が形成された後、前記コンタクトホールを埋める第４導電層を形成する段階と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明は、コンタクトホールの側壁に露出した第２導電層を選択的に食刻してリセスを形成し、前記リセスを埋める程度の厚さの金属シリサイド層を形成する。これにより、第４導電層を用いたコンタクトホールを埋める際に、前記第２導電層の延長線上に、第１導電層と前記第２導電層との間の前記第４導電層における空洞の形成を防止する。したがって、電気的な特性の低下が抑制されるとともに、生産収率の増大または極大化を図り得るとの効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明による好ましい実施例を添付図を参照して詳しく説明する。本発明を説明するにあたって、関連の公知技術或いは構成に対する具体的な説明が本発明の要旨に反すると判断される場合には、その詳しい説明を省略する。
図１Ａから図１Ｈは本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【００１６】
図１Ａに示すように、本実施例の半導体素子の製造方法は、半導体基板１１０の表面または前記半導体基板１１０の上部に所定厚さの第１導電層１１２を形成する。
ここで、前記第１導電層１１２は、半導体基板１１０の表面に導電性不純物がイオン注入または拡散されて形成される。例えば、前記第１導電層１１２は、純粋なシリコン材質でなる半導体基板１１０の表面にアクセプターまたはドナータイプの導電性不純物をイオン注入方法或いは熱的拡散方法により形成された第１活性層からなる。このとき、前記第１活性層はトランジスタのソース領域、ドレイン領域またはチャンネル領域として形成される。図示していないが、前記第１活性層が形成された半導体基板１１０上に前記トランジスタの形成されるべき領域をカバーリングする第１ハードマスク膜を形成し、前記第１ハードマスク膜を食刻マスクとして用いて前記第１ハードマスク膜から露出した前記半導体基板１１０の表面を除去してトレンチを形成する。そして、トレンチが形成された後、前記第１ハードマスク膜は除去される。前記トレンチが形成された半導体基板１１０の全面にシリコン酸化膜を形成して前記トレンチを埋め、前記第１活性層が露出するように前記半導体基板１１０を平坦化して前記シリコン酸化膜からなる素子分離膜を基準にして水平面で複数個の第１活性層を分離させる。
【００１７】
前記第１導電層１１２は、前記チャンネル領域からなる前記第１活性層の上部で第１ゲート絶縁膜により絶縁して形成され、外部から印加される電圧信号により前記チャンネル領域に所定大きさの電場を形成する第１ゲート電極として形成することもできる。前記第１ゲート電極は、例えば以下のような方法で形成される。まず、素子分離膜により分離された複数個の第１活性層上に急速熱処理（Rapid Thermal Process：ＲＴＰ）方法を用いてシリコン酸化膜からなる第１ゲート絶縁膜を形成する。形成した前記第１ゲート絶縁膜上に化学気相蒸着方法を用いて前記導電性不純物のトーピングされたポリシリコンからなる第１導電層１１２を形成する。形成した前記第１導電層１１２上にフォトレジストを塗布しパターニングし、このフォトレジストを食刻マスクとして用いて前記第１導電層１１２及び第１ゲート絶縁膜を順次除去してゲートスタックを形成する。前記ゲートスタックが形成された半導体基板１１０の全面にシリコン窒化膜を形成し、前記第１導電層１１２が露出するように前記シリコン窒化膜を等方性食刻して、前記ゲートスタックの側壁に第１スペースを形成する。これにより、前記第１スペースから選択的に露出する前記第１ゲート電極が形成される。このとき、前記第１ゲート電極の両側に露出する前記第１活性層のソース領域またはドレイン領域或いは前記第１導電層１１２を形成することもできる。
【００１８】
以後、後述のコンタクトホール（図１Ｅの１２０）の形成の際、前記第１導電層１１２の過度な食刻を防止するために前記第１導電層１１２上に食刻停止膜を形成する。例えば、前記食刻停止膜は化学気相蒸着方法により形成されたシリコン窒化膜またはシリコン酸窒化膜からなる。
図１Ｂに示すように、前記第１導電層１１２上に所定厚さの第１層間絶縁膜１１４を形成する。例えば、前記第１層間絶縁膜１１４は化学気相蒸着方法または熱処理工程により形成されるシリコン酸化膜からなる。ここで、前記第１層間絶縁膜１１４は第１活性層または第１ゲート電極からなる前記第１導電層１１２上に形成され、前記第１導電層１１２の上部で前記第１導電層１１２と絶縁されて後述の第２導電層１１６を電気的に絶縁させる。以後、前記第１層間絶縁膜１１４は前記第１導電層１１２上に形成される第２導電層１１６のパターニング工程を容易に実施するために前記第１層間絶縁膜１１４を化学機械的研磨方法により平坦化させる。
【００１９】
図１Ｃに示すように、前記第１層間絶縁膜１１４上に所定厚さの第２導電層１１６を形成する。ここで、前記第２導電層１１６は前記第１層間絶縁膜１１４上で前記第１導電層１１２と絶縁される連結配線、前記第１層間絶縁膜１１４上に形成される第２トランジスタの第２活性層、または前記第１層間絶縁膜１１４上に形成される第２トランジスタの第２ゲート電極からなる。このとき、前記第２導電層１１６は後述のコンタクトホール（図１Ｅの１２０）を埋める第３導電層（図１Ｇの１２２）の形成時に金属シリサイド層１２４を形成するために導電性不純物でドーピングされたポリシリコン材質で形成される。
【００２０】
図示していないが、前記第２トランジスタは前記第１層間絶縁膜１１４上の一側で所定大きさを有して形成される第２活性層と、前記第２活性層または前記第２活性層の形成された前記第１層間絶縁膜１１４上に形成される第２ゲート絶縁膜と、前記第２活性層上の前記第２ゲート絶縁膜上で前記第１導電層１１２の上部に連結されるように形成される第２ゲート電極とを含んでいる。このとき、前記第１トランジスタの上部で前記第２トランジスタが積層される構造は、ＳＲＡＭメモリのように平面構造から垂直構造に変化する半導体素子の研究において必然的に求められている。
【００２１】
例えば、４つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタからなるＳＲＡＭの場合、一般の平面構造から垂直構造に変化させるとき、前記４つのＮＭＯＳトランジスタの上部に前記２つのＰＭＯＳトランジスタを形成する複層構造の研究開発が活発に行われている。このとき、前記４つのＮＭＯＳトランジスタのうち２つのＮＭＯＳトランジスタはアクセストランジスタであり、残りの２つのＮＭＯＳトランジスタは駆動トランジスタである。また、前記２つのＰＭＯＳトランジスタは負荷抵抗を有するロードトランジスタであり、前記駆動トランジスタの２つのＮＭＯＳトランジスタとクロスカップルされた複数個のインバータ構造を有するように連結される。前記複数個のインバータ構造において前記ＮＭＯＳトランジスタのゲート電極と前記ＰＭＯＳトランジスタのゲート電極とが前記第１層間絶縁膜１１４を介して互いに連結される。
【００２２】
図１Ｄに示すように、前記第２導電層１１６が形成された半導体基板１１０の全面には第２層間絶縁膜１１８が形成される。ここで、前記第２層間絶縁膜１１８は、前記第２導電層１１６の上部において絶縁されて形成される第３導電層（図１Ｇの１２２）または第４導電層（図１Ｈの１２６）の蒸着またはパターニング工程を容易にするために所定の厚さを有するように形成される。このとき、前記第２層間絶縁膜１１８は、第２活性層または第２ゲート電極からなる前記第２トランジスタを覆うように形成される。例えば、前記第２層間絶縁膜１１８は、前記第２トランジスタの段差被覆性を向上させるために化学気相蒸着方法または熱処理工程で形成されるシリコン酸化膜である。
【００２３】
以後、化学的機械的研磨方法を用いて前記第２層間絶縁膜１１８の形成された半導体基板１１０を平坦化する。
図１Ｅに示すように、前記第２層間絶縁膜１１８上に前記第１導電層１１２と前記第２導電層１１６とがオーバーラップする部分の前記第２層間絶縁膜１１８の一部を開口する第２ハードマスク膜を形成する。
【００２４】
ここで、前記第２ハードマスク膜は、次の手順で形成される。前記第２層間絶縁膜１１８上に所定厚さのシリコン酸化膜またはシリコン窒化膜を形成し、前記シリコン酸化膜またはシリコン窒化膜上にフォトレジストを形成する。形成したフォトレジストを、前記第２層間絶縁膜１１８の一部が露出するようにパターニングする。パターニングした前記フォトレジストをマスク膜として用いてシリコン酸化膜またはシリコン窒化膜を除去して前記第２層間絶縁膜１１８を露出させる。最後に、前記フォトレジストは除去される。前記シリコン窒化膜は、例えば前記フォトレジストの露光工程において前記シリコン酸化膜上で前記フォトレジストに入射する光が反射せずに吸収される不透明膜であって、前記シリコン酸化膜上に形成されて反射防止膜の役割をする。
【００２５】
前記第２ハードマスク膜を食刻マスクとして用いた乾式食刻方法により前記第２層間絶縁膜１１８、第２導電層１１６、及び第１層間絶縁膜１１４を順次除去し、前記フォトレジストを除去して、前記第１導電層１１２が露出するコンタクトホール１２０を形成する。
前記コンタクトホール１２０は、前記第１導電層１１２と前記第２導電層１１６とがオーバーラップした部分において、前記第２層間絶縁膜１１８、第２導電層１１６及び第１層間絶縁膜１１４を除去することにより、前記第２層間絶縁膜１１８、第２導電層１１６、及び前記第１層間絶縁膜１１４を貫き、前記第１導電層１１２の所定部分が露出するように形成される。例えば、乾式食刻方法では、前記第２層間絶縁膜１１８、第２導電層１１６、及び第１層間絶縁膜１１４を食刻する反応ガスを前記半導体基板１１０に垂直な方向に流動させることにより垂直方向への食刻特性に優れている非等方性食刻方法であって、等方性食刻のなされる湿式食刻方法に比べて相対的に前記コンタクトホール１２０を容易に形成することができる。
【００２６】
また、前記乾式食刻方法では、前記半導体基板１１０上に形成された第２層間絶縁膜１１８、第２導電層１１６、及び前記第１層間絶縁膜１１４の食刻に際して、反応した工程ガスが前記半導体基板１１０の表面を通じて流動することを防止するために、高温のプラズマ反応を用いて未反応の工程ガスを混合して前記半導体基板１１０の表面に垂直に流動するように設定する。これにより、食刻特性を向上させることができる。このとき、前記乾式食刻方法に用いられる反応ガスは前記第２層間絶縁膜１１８、第２導電層１１６、及び第１層間絶縁膜１１４のそれぞれに対する食刻選択比が互いに同一または類似である。また、前記コンタクトホール１２０の形成時に使用される反応ガスは前記第２層間絶縁膜１１８、第２導電層１１６、及び第１層間絶縁膜１１４に比べ前記食刻停止膜または前記第１導電層１１２の食刻選択比が優れていなければならない。例えば、前記第２ハードマスク層を食刻する反応ガスはＣＦ４系列の化学物質であり、前記第２層間絶縁膜１１８を食刻する反応ガスはＣ４Ｆ６系列の化学物質であり、前記第２導電層１１６を食刻する反応ガスはＣＦ４系列の化学物質で、前記第１層間絶縁膜１１４を食刻する反応ガスはＣ４Ｆ６系列の化学物質であり、前記食刻停止膜を除去する反応ガスはＣＨ３系列の化学物質である。このとき、前記第２ハードマスク膜は、前記コンタクトホール１２０の形成時に前記第２層間絶縁膜１１８、前記第２導電層１１６または前記第１層間絶縁膜１１４とともに前記反応ガスにより食刻される。
【００２７】
一方、垂直方向の食刻特性に優れた乾式食刻方法により形成するコンタクトホール１２０の側壁が垂直断面を有している場合、前記第２層間絶縁膜１１８の開放口の内径と、前記第２導電層１１６の開放口の内径と、第１層間絶縁膜１１４の開放口の内径とが互いに同一または類似な大きさで形成される。また、前記コンタクトホール１２０の側壁が傾斜面を有して形成される場合、前記第２層間絶縁膜１１８の開放口の内径は、前記第２導電層１１６の開放口の内径または第１層間絶縁膜１１４の開放口の内径に比べ大きく形成される。
【００２８】
前記第１層間絶縁膜１１４と前記第２層間絶縁膜１１８とが同一または類似な製造方法により形成された同じ膜質で形成される場合、前記乾式食刻方法により前記第１層間絶縁膜１１４の開放口の内径が前記第２層間絶縁膜１１８の開放口の内径に比べ大きく形成することはできない。
反面、互いに異なる材質からなる前記第２層間絶縁膜１１８と前記第２導電層１１６とを前記乾式食刻方法を用いて除去してコンタクトホール１２０を形成する場合、前記第２導電層１１６が前記第２層間絶縁膜１１８に比べ過度に食刻される。そのため、前記第２導電層１１６の開放口の内径を前記第２層間絶縁膜１１８の開放口の内径よりも大きく形成することができる。以後、前記コンタクトホール１２０を埋めるため、後述の第３導電層（図１Ｇの１２２）または第４導電層（図１Ｈの１２６）が前記第２導電層１１６と互いに接続することはできない。よって、前記第２層間絶縁膜１１８の開放口の内径に比べ第２導電層１１６の開放口の内径が大きくなるることを防止しなければならない。
【００２９】
従って、前記コンタクトホール１２０の形成時に上部膜と下部膜とが同一の内径の開放口を有する垂直断面を有するように形成するか、前記上部膜が下部膜に比べて内径の大きな開放口を有する傾斜面を有するように形成されるコンタクトホール１２０の形成方法に対する研究開発が進行されている。
このとき、前記コンタクトホール１２０から露出する前記第１導電層１１２及び第２導電層１１６の表面抵抗を高めるために、後述の金属シリサイド層（図１Ｇの１２４）の体積を増加させる必要がある。そこで、前記第２導電層１１６が形成される部分では、前記コンタクトホール１２０が径方向外側へ突出するように、すなわち第２導電層１１６が大きく食刻される。また、前記第２導電層１１６が形成される前記コンタクトホール１２０の内部に前記金属シリサイド層１２４が突出すると、前記金属シリサイド層１２４上に後述の第４導電層１２６を蒸着する時、蒸着反応ガスが前記金属シリサイド層１２４のボトルネック現象に起因して前記コンタクトホール１２０の底部まで流動できなくなる。その結果、第４導電層１２６は、前記コンタクトホール１２０内で空洞を形成するおそれがある。
【００３０】
図１Ｆに示すように、前記金属シリサイド層１２４が前記コンタクトホール１２０内部に突出することを防止するため、前記コンタクトホール１２０の内部に露出する前記第２導電層を選択的に除去して前記コンタクトホール１２０の側壁にリセス１２８を形成する。ここで、前記リセス１２８は前記コンタクトホール１２０内部で前記第１層間絶縁膜１１４と第２層間絶縁膜１１８との間で前記金属シリサイド層１２４の形成増加分に該当する深さを有するように形成される。例えば、前記第２導電層１１６は、アンモニア：過酸化水素：水を約４：１：９５程度の体積比で混合した混合溶液を食刻溶液として用いた湿式食刻方法により食刻される。前記混合溶液は、約８０℃の温度であり、約０．５Å／ｓｅｃ程度の食刻率でポリシリコン材質の前記第２導電層１１６を食刻する。また、前記混合溶液は、前記ポリシリコンとシリコン酸化膜の食刻比が約１０：１程度であって、前記ポリシリコンに対する食刻選択比が優れているので、前記第１層間絶縁膜１１４及び第２層間絶縁膜１１８は前記第２導電層１１６に比べ非常に遅い速度で食刻される。そして、前記第１導電層１１２はポリシリコン材質で形成される場合、前記第２導電層１１６と同一または類似な食刻率で前記混合溶液により食刻される。例えば、前記湿式食刻方法の場合、前記コンタクトホール１２０に露出した前記第１導電層１１２と第２導電層１１６とを同一の食刻率で食刻する一方、前記半導体基板１１０の垂直な方向において、端部に形成された前記コンタクトホール１２０の底部から露出する前記第１導電層１１２に比べ、前記コンタクトホール１２０内部で前記第１層間絶縁膜１１４と前記第２層間絶縁膜１１８との間にサンドイッチ状に形成された第２導電層１１６を低い食刻率で食刻する。また、前記湿式食刻方法は前記混合溶液が流動する量に比例し、前記混合溶液に接触する面積の大きさに比例して前記ポリシリコンを除去させることができる。そのため、前記第２導電層１１６に比べ前記第１導電層１１２を過度に除去することができる。従って、前記混合溶液により除去される第２導電層１１６に形成される前記リセス１２８の深さは、前記第１導電層１１２に比べ非常に小さな食刻率で食刻される。例えば、前記第２導電層１１６が約８００Åないし１０００Å程度の厚さを有する場合、前記第２導電層１１６には約３００秒間で約１５０Å程度の深さのリセス１２８が形成される。
【００３１】
図１Ｇに示すように、前記コンタクトホール１２０の側壁にリセス１２８を形成した半導体基板１１０の全面に第３導電層１２２を形成する。ここで、前記第３導電層１２２は後述の第４導電層（図１Ｈの１２６）と前記第１導電層１１２或いは第２導電層１１６との電気的な特性（例えば、オーミックコンタクト抵抗）を向上させるために、前記第１導電層１１２または前記第２導電層１１６の表面に金属シリサイド層１２４を形成する。例えば、第３導電層１２２は、チタニウムまたはタングステンなどのような金属からなる。従って、前記金属シリサイド層１２４は前記チタニウムと前記ポリシリコンとが高温で再結合したチタニウムシリサイドを含んでいる。
【００３２】
前記チタニウムシリサイドは、化学気相蒸着方法により前記チタニウムの形成と同時にインサイチュで形成されるか、またはスパッターリング方法により前記チタニウムを形成した後に別の熱処理工程により形成される。
前記化学気相蒸着方法により形成される前記チタニウム層は、四塩化チタニウム（ＴｉＣｌ4）のような反応ガスを用いて形成する。このとき、前記四塩化チタニウムの反応ガスが前記コンタクトホール１２０の側壁に形成されたリセス１２８を流動しながら、前記リセス１２８を含む前記コンタクトホール１２０内部の全面に同一または類似な厚さの前記チタニウムが形成される。このとき、前記チタニウムを形成する工程チャンバの温度は高温に加熱され、前記第１導電層１１２または第２導電層１１６に形成された前記チタニウムが選択的に前記ポリシリコンと反応してチタニウムシリサイド層が形成される。このとき、前記チタニウムシリサイドは前記チタニウムに比べ約２倍以上に体積が膨張して前記コンタクトホール１２０内部のリセス１２８を埋める。さらに、このとき、前記チタニウムシリサイドは前記チタニウムに比べ約２．２２倍程度の体積まで膨張する。例えば、前記チタニウムを約１００Å程度で形成して前記コンタクトホール１２０内で約１５０Å程度の深さに形成した前記リセス１２８を埋めたとき、前記コンタクトホール１２０側壁における第１層間絶縁膜１１４及び第２層間絶縁膜１１８の延長線上に約７０Å程度の厚さを有するチタニウムシリサイド層が形成される。これにより、前記チタニウムシリサイドのような金属シリサイド層１２４は、前記コンタクトホール１２０側壁に形成されたリセス１２８を埋めるだけでなく、前記コンタクトホール１２０の側壁に形成される前記第３導電層１２２と一直線上に形成することができる。従って、化学気相蒸着方法を用いた第３導電層１２２は、前記コンタクトホール１２０の側壁に形成されたリセス１２８にも入り込んで形成され、前記第３導電層１２２及び前記第２導電層１１６は高温の熱により再反応して前記第２導電層１１６が延長される前記コンタクトホール１２０内部で金属シリサイド層１２４として形成される。
【００３３】
前記スパッターリング方法により形成されるチタニウム層は、チタニウムターゲットにプラズマ状態の不活性気体を衝突させて前記チタニウムターゲットから分離されるチタニウム粒子が前記コンタクトホール１２０の形成された半導体基板１１０上に落下することにより蒸着される。ここで、前記チタニウム層は、前記チタニウムターゲットにおいて物理的な衝突により生成され、前記コンタクトホール１２０内部に落下する前記チタニウム粒子が前記コンタクトホール１２０側壁に形成されたリセス１２８に侵入する。そのため、前記コンタクトホール１２０の底部おいて、前記第２導電層１１６のコンタクトホール側の端面の延長線以上まで蒸着する必要がある。このとき、前記スパッターリング方法は、前記半導体基板１１０に平行な方向に蒸着される金属層の形成時に容易に使用できるが、コンタクトホール１２０の埋立の際に前記化学気相蒸着方法に比べステップカバレージ特性が不良である。そこで、前記スパッターリング方法により形成される前記チタニウム層は、前記コンタクトホール１２０の底部で形成された第１導電層１１２と第２導電層１１６との間に形成される前記第１層間絶縁膜１１４が所定厚さ以下である場合、前記コンタクトホール１２０の側壁に形成されたリセス１２８を埋めるように形成される。その後、前記リセス１２８を埋めた前記チタニウム層を高温で前記ポリシリコンと再反応させてチタニウムシリサイド層を形成する。このとき、前記チタニウムシリサイド層は、前記ポリシリコン材質の第２導電層１１６と前記チタニウム層との間で電気的な特性（例えば、オーミックコンタクト特性）を向上させることができる。前記チタニウム層は一般に電気抵抗が高いため、タングステン層に代えて用いることができる。例えば、前記スパッターリング方法により前記タングステン層を形成する場合、タングステンターゲットが使用される。水平構造に比べ垂直構造を有する配線の連結方法では、層間絶縁膜の厚さが制限されるスパッターリング方法よりも化学気相蒸着方法により形成された第３導電層１２２を用いてコンタクトホール１２０の側壁に形成されたリセス１２８を埋める。そして、前記第３導電層１２２とポリシリコン材質の第２導電層１１６とを再反応させて金属シリサイド層１２４を形成し、前記金属シリサイド層１２４が前記コンタクトホール１２０の側壁から突出することを防止する。
【００３４】
図２Ｈに示すように、前記第３導電層１２２が形成された半導体基板１１０の全面に第４導電層１２６を形成して前記コンタクトホール１２０を埋める。第４導電層１２６は、前記第１導電層１１２と前記第２導電層１１６とを電気的に互いに連結させる。このとき、前記第１導電層１１２と第２導電層１１６との界面に形成された前記金属シリサイド層１２４は、前記第１導電層１１２と前記第４導電層１２６との間における電気的特性（例えば、オーミックコンタクト特性）を向上させ、前記第２導電層１１６と前記第４導電層１２６との間における電気的特性（例えば、オーミックコンタクト特性）を向上させる。例えば、前記第４導電層１２６は、前記第２層間絶縁膜１１８上で形成される配線構造または第３トランジスタの第３活性層或いは第３ゲート電極を含んでいる。また、前記第４導電層１２６は、化学気相蒸着方法により形成されたタングステンまたはアルミニウム材質を含んでいる。
【００３５】
このとき、前記化学気相蒸着方法により形成された前記第４導電層１２６は、前記コンタクトホール１２０の側壁から金属シリサイド層１２４が突出していないので、前記コンタクトホール１２０の底部側で前記金属シリサイド層１２４との間に空洞を形成することなく、前記コンタクトホール１２０を埋める。例えば、前記化学気相蒸着方法では、前記第４導電層１２６を形成するための反応ガスが前記コンタクトホール１２０の内部に循環供給される。このとき、前記反応ガスは、前記コンタクトホール１２０の底部または内壁に流動されながら沈殿物を沈殿させて前記第４導電層１２６を形成する。
【００３６】
以上のように、前記リセス１２８を埋める金属シリサイド層１２４を前記第２導電層１１６からコンタクトホール１２０の内部に突出しないように形成することにより、前記反応ガスが前記コンタクトホール１２０の内壁にそって前記コンタクトホール１２０の底部までに流動する。このとき、前記第４導電層１２６は、反応ガスにより前記コンタクトホール１２０の内壁または底部で互いに同一または類似な厚さを有するように漸次的に形成され、コンタクトホール１２０を埋める。
【００３７】
例えば、前記ＳＲＡＭの場合、駆動トランジスタの複数個のＮＭＯＳトランジスタ上にロードトランジスタの複数個のＰＭＯＳトランジスタが前記コンタクトホール１２０を埋める前記第４導電層１２６または金属シリサイド層１２４を通じてクロスカップルされるように電気的に連結される。
つまり、本実施例の半導体素子の製造方法では、コンタクトホール１２０の側壁に露出する第２導電層１１６を選択的に食刻してリセス１２８を形成し、前記リセス１２８を埋める程度の厚さを有する金属シリサイド層１２４を形成する。そして、第４導電層１２６を用いたコンタクトホール１２０を埋めるとき、前記第２導電層１１６の延長線上の部分においてコンタクトホール１２０への金属シリサイド層１２４の突出を低減している。これにより、前記第４導電層１２６中への空洞の形成を防止する。したがって、電気的な特性の低下を防止し、さらに生産収率を増大または極大化することができる。
【００３８】
上述の実施例の説明は、本発明の理解を提供するために図面を参照にして例えたものにすぎず、本発明を限定する意味で解釈されてはいけない。そして、本発明の技術分野で通常の知識を有したものにとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは勿論のことである。
例えば、前記コンタクトホール１２０内に露出する第１導電層１１２または第２導電層１１６のほかにまた他の導電層がさらに形成されてもよい。また、前記コンタクトホール１２０内で前記コンタクトホール１２０を埋めるために使用される第３導電層１２２または第４導電層１２６のほかにまた他の導電層がさらに形成されてもよい。
【図面の簡単な説明】
【００３９】
【図１Ａ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｂ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｃ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｄ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｅ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｆ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｇ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図１Ｈ】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図２Ａ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ｂ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ｃ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ｄ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ｅ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ｆ】従来技術による半導体素子の製造方法を示す工程断面図である。
【図２Ｇ】従来技術による半導体素子の製造方法を示す工程断面図である。
【符号の説明】
【００４０】
１１０：半導体基板、１１２：第１導電層、１１４：第１層間絶縁膜、１１６：第２導電層、１１８：第２層間絶縁膜、１２０：コンタクトホール、１２２：第３導電層、１２４：金属シリサイド層、１２６：第４導電層、１２８：リセス
【図１Ａ】
2007043177.tif 000003
【図１Ｂ】
2007043177.tif 000004
【図１Ｃ】
2007043177.tif 000005
【図１Ｄ】
2007043177.tif 000006
【図１Ｅ】
2007043177.tif 000007
【図１Ｆ】
2007043177.tif 000008
【図１Ｇ】
2007043177.tif 000009
【図１Ｈ】
2007043177.tif 000010
【図２Ａ】
2007043177.tif 000011
【図２Ｂ】
2007043177.tif 000012
【図２Ｃ】
2007043177.tif 000013
【図２Ｄ】
2007043177.tif 000014
【図２Ｅ】
2007043177.tif 000015
【図２Ｆ】
2007043177.tif 000016
【図２Ｇ】
2007043177.tif 000017