(57)【要約】【課題】本発明は、静電気から内部回路を保護する静電保護素子及び静電保護回路に関し、静電耐量を大きくして、静電保護素子及び静電保護回路の保護特性を向上させることを課題とする。【解決手段】半導体基板２１に設けられたＮ型埋め込み拡散層２２と、Ｎ型エピタキシャル成長層２３と、Ｐ型アイソレーション層２４と、Ｎ型カソードコンタクト層２７と、Ｐ型アノードコンタクト層２６とを備えた静電保護素子１２であって、Ｎ型カソードコンタクト層２７とＰ型アイソレーション層２４との間に、Ｎ型埋め込み拡散層２２を囲む溝２８を設け、溝２８の底面２８ＡをＮ型埋め込み拡散層２２の底面２２Ａと略面一とした。【選択図】図２
2007281259.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられたＮ型埋め込み拡散層と、前記半導体基板及びＮ型埋め込み拡散層を覆うように形成されたＮ型エピタキシャル成長層と、前記Ｎ型エピタキシャル成長層に形成されたＰ型アイソレーション層と、前記Ｎ型エピタキシャル成長層に形成されたＮ型カソードコンタクト層と、前記Ｐ型アイソレーション層に形成されたＰ型アノードコンタクト層と、を備えた静電保護素子であって、
前記Ｎ型カソードコンタクト層と前記Ｐ型アイソレーション層との間に、前記Ｎ型埋め込み拡散層を囲む溝を設け、
前記溝の底面と前記Ｎ型埋め込み拡散層の底面とを略面一とするか、或いは前記溝の底面の位置を前記Ｎ型埋め込み拡散層の底面よりも下方に配置したことを特徴とする静電保護素子。
【請求項２】
半導体基板に設けられたＮ型埋め込み拡散層と、前記半導体基板及びＮ型埋め込み拡散層を覆うように形成されたＮ型エピタキシャル成長層と、前記Ｎ型エピタキシャル成長層に形成されたＰ型アノードコンタクト層と、前記Ｎ型エピタキシャル成長層に形成され、前記Ｐ型アノードコンタクト層を囲むＮ型カソードコンタクト層と、を備えた静電保護素子であって、
前記Ｐ型アノードコンタクト層と前記Ｎ型カソードコンタクト層との間に、前記Ｐ型アノードコンタクト層を囲む溝を設け、
前記溝の深さを前記Ｐ型アノードコンタクト層の深さと略等しくするか、或いは前記溝の深さを前記Ｐ型アノードコンタクト層の深さよりも深く、かつ前記半導体基板に到達しない深さとしたことを特徴とする静電保護素子。
【請求項３】
請求項１記載の静電保護素子と、
請求項２記載の静電保護素子とを備えたことを特徴とする静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護素子及び静電保護回路に係り、特に静電気から内部回路を保護する静電保護素子及び静電保護回路に関する。
【背景技術】
【０００２】
図２４は、従来の保護回路の断面図である。図２４において、Ｐはマイナスのサージが印加された際、サージ電流が通過するＰＮ接合部分（以下、「領域Ｐ」とする）、Ｑ，Ｓはサージ電流の流れる方向、Ｒはプラスのサージが印加された際、サージ電流が通過するＰＮ接合部分（以下、「領域Ｒ」とする）をそれぞれ示している。
【０００３】
図２４を参照するに、静電保護回路１００は、半導体基板１０１と、半導体基板１０１上に形成された第１のダイオード型静電保護素子１０２と、第２のダイオード型静電保護素子１０３とを有する。静電保護回路１００は、静電気から内部回路（図示せず）を保護するための回路である。
【０００４】
第１のダイオード型静電保護素子１０２は、マイナスのサージから内部回路（図示せず）を保護するための素子である。第１のダイオード型静電保護素子１０２は、グラウンド端子（図示せず）と入出力端子（図示せず）とを結ぶ配線と接続されている。第１のダイオード型静電保護素子１０２は、内部回路と電気的に接続されている。
【０００５】
第１のダイオード型静電保護素子１０２は、半導体基板１０１上に形成されたＮ型埋め込み拡散層１０５と、半導体基板１０１及びＮ型埋め込み拡散層１０５上に形成されたＮ型エピタキシャル成長層１０６と、Ｎ型エピタキシャル成長層１０６及び半導体基板１０１に形成されたＰ型アイソレーション層１０７と、アノードコンタクト層１０８と、カソードコンタクト層１０９とを有する。
【０００６】
Ｐ型アイソレーション層１０７は、カソードコンタクト層１０９が設けられたＮ型エピタキシャル成長層１０６を囲むように配置されている。アノードコンタクト層１０８は、Ｐ型アイソレーション層１０７にＰ型不純物を拡散させることで形成する。また、カソードコンタクト層１０９は、Ｎ型エピタキシャル成長層１０６にＮ型不純物を拡散させることで形成する。
【０００７】
このような構成とされた第１のダイオード型静電保護素子１０２では、入出力端子（図示せず）にマイナスのサージが印加された際、アノードコンタクト層１０８からカソードコンタクト層１０９にサージ電流を流して、内部回路を保護する。このとき、サージ電流は、領域Ｐに対応するＰＮ接合部分を通過する。
【０００８】
第２のダイオード型静電保護素子１０３は、プラスのサージから内部回路（図示せず）を保護するための素子である。第２のダイオード型静電保護素子１０３は、電源端子（図示せず）と入出力端子（図示せず）とを結ぶ配線と接続されている。第２のダイオード型静電保護素子１０３は、内部回路と電気的に接続されている。
【０００９】
第２のダイオード型静電保護素子１０３は、半導体基板１０１上に形成されたＮ型埋め込み拡散層１１１と、半導体基板１０１及びＮ型埋め込み拡散層１１１上に形成されたＮ型エピタキシャル成長層１０６と、Ｎ型エピタキシャル成長層１０６及び半導体基板１０１に形成されたＰ型アイソレーション層１１２と、カソードコンタクト層１１３と、アノードコンタクト層１１４とを有する。Ｐ型アイソレーション層１１２は、カソードコンタクト層１１３及びアノードコンタクト層１１４が設けられたＮ型エピタキシャル成長層１０６を囲むように配置されている。カソードコンタクト層１１３は、Ｎ型エピタキシャル成長層１０６にＮ型不純物を拡散させることで形成する。アノードコンタクト層１１４は、Ｎ型エピタキシャル成長層１０６にＰ型不純物を拡散させることで形成する。
【００１０】
このような構成とされた第２のダイオード型静電保護素子１０３は、入出力端子（図示せず）にプラスのサージが印加された際、アノードコンタクト層１１４からカソードコンタクト層１１３にサージ電流を流して、内部回路（図示せず）を保護する。このとき、サージ電流は、領域Ｒに対応するＰＮ接合部分を通過する（例えば、特許文献１参照。）。
【特許文献１】特開平９−１１６１１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、ダイオード型静電保護素子の静電耐量の大きさは、サージ電流が通過するＰＮ接合部分の面積に依存する。具体的には、サージ電流が通過するＰＮ接合部分の面積が大きいほど静電耐量は大きくなり、ダイオード型静電保護素子の保護特性（サージから内部回路（図示せず）を保護する特性）は向上する。
【００１２】
しかしながら、従来の静電保護回路１００では、サージ電流が通過するＰＮ接合部分の面積を大きくすることが困難なため、十分な静電耐量を得ることができず、第１及び第２のダイオード型静電保護素子１０２，１０３の保護特性を向上させることができないという問題があった。
【００１３】
そこで、本発明は上記の点に鑑みてなされたものであり、静電耐量を大きくして、保護特性を向上させることのできる静電保護素子及び静電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体基板（２１）に設けられたＮ型埋め込み拡散層（２２）と、前記半導体基板（２１）及びＮ型埋め込み拡散層（２２）を覆うように形成されたＮ型エピタキシャル成長層（２３）と、前記Ｎ型エピタキシャル成長層（２３）に形成されたＰ型アイソレーション層（２４）と、前記Ｎ型エピタキシャル成長層（２３）に形成されたＮ型カソードコンタクト層（２７）と、前記Ｐ型アイソレーション層（２４）に形成されたＰ型アノードコンタクト層（２６）と、を備えた静電保護素子（１２）であって、前記Ｎ型カソードコンタクト層（２７）と前記Ｐ型アイソレーション層（２４）との間に、前記Ｎ型埋め込み拡散層（２２）を囲む溝（２８）を設け、前記溝（２８）の底面（２８Ａ）と前記Ｎ型埋め込み拡散層（２２）の底面（２２Ａ）とを略面一とするか、或いは前記溝（２８）の底面（２８Ａ）の位置を前記Ｎ型埋め込み拡散層（２２）の底面（２２Ａ）よりも下方に配置したことを特徴とする静電保護素子（１２）が提供される。
【００１５】
本発明によれば、Ｎ型カソードコンタクト層（２７）とＰ型アイソレーション層（２４）との間に、Ｎ型埋め込み拡散層（２２）を囲む溝（２８）を設け、溝（２８）の底面（２８Ａ）とＮ型埋め込み拡散層（２２）の底面（２２Ａ）とを略面一とするか、或いは溝（２８）の底面（２８Ａ）の位置をＮ型埋め込み拡散層（２２）の底面（２２Ａ）よりも下方に配置したことにより、マイナスのサージが印加された際、サージ電流が面積の大きいＮ型埋め込み拡散層（２２）の底面（２２Ａ）を通過するため、サージ電流が通過するＰＮ接合部分の面積が増加する。これにより、静電耐量が大きくなるため、静電保護素子（１２）の保護特性を向上させることができる。
【００１６】
本発明の他の観点によれば、半導体基板（２１）に設けられたＮ型埋め込み拡散層（４１）と、前記半導体基板（２１）及びＮ型埋め込み拡散層（４１）を覆うように形成されたＮ型エピタキシャル成長層（２３）と、前記Ｎ型エピタキシャル成長層（２３）に形成されたＰ型アノードコンタクト層（４３）と、前記Ｎ型エピタキシャル成長層（２３）に形成され、前記Ｐ型アノードコンタクト層（４３）を囲むＮ型カソードコンタクト層（４４）と、を備えた静電保護素子（１３）であって、前記Ｐ型アノードコンタクト層（４３）と前記Ｎ型カソードコンタクト層（４４）との間に、前記Ｐ型アノードコンタクト層（４３）を囲む溝（４５）を設け、前記溝（４５）の深さ（Ｉ）を前記Ｐ型アノードコンタクト層（４３）の深さ（Ｋ）と略等しくするか、或いは前記溝（４５）の深さ（Ｉ）を前記Ｐ型アノードコンタクト層（４３）の深さ（Ｋ）よりも深く、かつ前記半導体基板（２１）に到達しない深さとしたことを特徴とする静電保護素子（１３）が提供される。
【００１７】
本発明によれば、Ｐ型アノードコンタクト層（４３）とＮ型カソードコンタクト層（４４）との間に、Ｐ型アノードコンタクト層（４３）を囲む溝（４５）を設け、溝（４５）の深さ（Ｉ）をＰ型アノードコンタクト層（４３）の深さ（Ｋ）と略等しくするか、或いは溝（４５）の深さ（Ｉ）をＰ型アノードコンタクト層（４３）の深さ（Ｋ）よりも深く、かつ半導体基板（２１）に到達しない深さとするにより、プラスのサージが印加された際、サージ電流が面積の大きいＰ型アノードコンタクト層（４３）の底面（４３Ａ）を通過するため、サージ電流が通過するＰＮ接合部分の面積が増加する。これにより、静電耐量が大きくなるため、静電保護素子（１３）の保護特性を向上させることができる。
【００１８】
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
【発明の効果】
【００１９】
本発明は、静電保護素子の静電耐量を大きくして、静電保護素子の保護特性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
次に、図面に基づいて本発明の実施の形態を説明する。
【００２１】
図１は、本発明の実施の形態に係る静電保護回路を備えた半導体装置の等価回路を示した図である。
【００２２】
図１を参照するに、本実施の形態の静電保護回路１０は、第１の静電保護素子１２と、第２の静電保護素子１３とを有する。静電保護回路１０は、静電気から内部回路１１を保護するためのものである。第１及び第２の静電保護素子１２，１３は、ダイオード型の静電保護素子である。
【００２３】
第１の静電保護素子１２は、入出力用端子１５とグラウンド用端子１６とを結ぶ配線に設けられており、内部回路１１と電気的に接続されている。第１の静電保護素子１２は、入出力用端子１５にマイナスのサージが印加された際、内部回路１１を保護するための素子である。
【００２４】
第２の静電保護素子１３は、入出力用端子１５と電源用端子１７とを結ぶ配線に設けられており、内部回路１１と電気的に接続されている。第２の静電保護素子１３は、入出力用端子１５にプラスのサージが印加された際、内部回路１１を保護するための素子である。
【００２５】
図２は、本発明の実施の形態に係る静電保護回路の断面図である。図２において、Ａは第１の静電保護素子１２が形成される半導体基板２１の領域（以下、「第１の静電保護素子形成領域Ａ」とする）、Ｂは第２の静電保護素子１３が形成される半導体基板２１の領域（以下、「第２の静電保護素子形成領域Ｂ」とする）をそれぞれ示している。
【００２６】
また、図２において、Ｃは第１の静電保護素子１２を流れるサージ電流の移動経路、Ｄは第１の静電保護素子１２を流れるサージ電流が通過するＰＮ接合部分、Ｅは第２の静電保護素子１３を流れるサージ電流の移動経路、Ｆは第２の静電保護素子１３を流れるサージ電流が通過するＰＮ接合部分をそれぞれ示している。
【００２７】
図２を参照して、第１及び第２の静電保護素子１２，１３の具体的な構成について説明する。
【００２８】
第１の静電保護素子１２は、半導体基板２１の第１の静電保護素子形成領域Ａに形成されている。半導体基板２１としては、例えば、シリコンからなるＰ型半導体基板を用いることができる。
【００２９】
第１の静電保護素子１２は、Ｎ型埋め込み拡散層２２と、Ｎ型エピタキシャル成長層２３と、Ｐ型アイソレーション層２４と、Ｐ型アノードコンタクト層２６と、Ｎ型カソードコンタクト層２７と、溝２８と、酸化膜３０と、絶縁膜３１，３２と、アノード用電極３６と、カソード用電極３７とを有する。
【００３０】
Ｎ型埋め込み拡散層２２は、第１の静電保護素子形成領域Ａに対応する半導体基板２１に設けられている。Ｎ型埋め込み拡散層２２の厚さＭ１は、例えば、４μｍとすることができる。
【００３１】
Ｎ型エピタキシャル成長層２３は、半導体基板２１及びＮ型埋め込み拡散層２２上を覆うように設けられている。Ｎ型エピタキシャル成長層２３の厚さＭ２は、例えば、２μmとすることができる。
【００３２】
Ｐ型アイソレーション層２４は、半導体基板２１及びＮ型エピタキシャル成長層２３に設けられている。Ｐ型アイソレーション層２４は、Ｎ型カソードコンタクト層２７が形成されるＮ型エピタキシャル成長層２３を囲むように配置されている。
【００３３】
Ｐ型アノードコンタクト層２６は、Ｐ型アイソレーション層２４に設けられている。Ｐ型アノードコンタクト層２６は、アノード用電極３６と接触している。Ｐ型アノードコンタクト層２６は、Ｐ型アイソレーション層２４にＰ型不純物を拡散させることで形成する。
【００３４】
Ｎ型カソードコンタクト層２７は、Ｎ型埋め込み拡散層２２上に位置するＮ型エピタキシャル成長層２３に設けられている。Ｎ型カソードコンタクト層２７は、カソード用電極３７と接触している。Ｎ型カソードコンタクト層２７は、Ｎ型エピタキシャル成長層２３にＮ型不純物を拡散させることで形成する。
【００３５】
溝２８は、Ｐ型アノードコンタクト層２６とＮ型カソードコンタクト層２７との間に位置するＮ型エピタキシャル成長層２３を貫通すると共に、半導体基板２１の一部を貫通するように形成されている。溝２８は、Ｎ型埋め込み拡散層２２を連続して囲むように配置されている。溝２８の形状は、額縁状とされている。溝２８の底面２８Ａは、Ｎ型埋め込み拡散層２２の底面２２Ａと略面一となるように形成されている。Ｎ型埋め込み拡散層２２の厚さＭ１が４μｍ、Ｎ型エピタキシャル成長層２３の厚さＭ２が２μmの場合、溝２８の深さＨは、例えば、６μｍとすることができる。また、この場合、溝２８の幅Ｇは、例えば、３μｍとすることができる。
【００３６】
このように、Ｐ型アノードコンタクト層２６とＮ型カソードコンタクト層２７との間にＮ型埋め込み拡散層２２を連続して囲む溝２８を設け、溝２８の底面２８ＡとＮ型埋め込み拡散層２２の底面２２Ａとを略面一とすることにより、入出力端子１５にマイナスのサージが印加された際、サージ電流は面積の大きいＮ型埋め込み拡散層２２の底面２２Ａを通過してＰ型アノードコンタクト層２６からＮ型カソードコンタクト層２７に流れる。
【００３７】
これにより、従来よりもサージ電流が通過するＰＮ接合部分の面積が増加して、第１の静電保護素子１２の静電耐量を大きくすることが可能となるので、第１の静電保護素子１２の保護特性（マイナスのサージから内部回路１１を保護する第１の静電保護素子１２の特性）を向上させることができる。
【００３８】
酸化膜３０は、Ｎ型エピタキシャル成長層２３と、Ｐ型アイソレーション層２４、Ｐ型アノードコンタクト層２６、及びＮ型カソードコンタクト層２７の一部とを覆うように設けられている。
【００３９】
絶縁膜３１は、溝２８を充填するように設けられている。絶縁膜３１の上面３１Ａは、酸化膜３０の上面と略面一とされている。絶縁膜３１としては、例えば、酸化膜を用いることができる。
【００４０】
絶縁膜３２は、酸化膜３０及び絶縁膜３１上に設けられている。絶縁膜３２は、開口部３３，３４を有する。開口部３３は、Ｐ型アノードコンタクト層２６の上面を露出するように形成されている。また、開口部３４は、Ｎ型カソードコンタクト層２７の上面を露出するように形成されている。絶縁膜３２としては、例えば、酸化膜を用いることができる。
【００４１】
アノード用電極３６は、開口部３３に設けられている。アノード用電極３６は、Ｐ型アノードコンタクト層２６と接触している。カソード用電極３７は、開口部３４に設けられている。カソード用電極３７は、Ｎ型カソードコンタクト層２７と接触している。
【００４２】
本実施の形態の第１の静電保護素子１２によれば、Ｐ型アノードコンタクト層２６とＮ型カソードコンタクト層２７との間に、Ｎ型埋め込み拡散層２２を連続して囲む溝２８を設け、溝２８の底面２８ＡとＮ型埋め込み拡散層２２の底面２２Ａとを略面一とすることにより、マイナスのサージが入出力用端子１５に印加された際、従来よりもサージ電流が通過するＰＮ接合部分の面積が増加するため、静電耐量を大きくすることが可能となるので、第１の静電保護素子１２の保護特性を向上させることができる。
【００４３】
なお、本実施の形態の第１の静電保護素子１２では、溝２８の底面２８ＡとＮ型埋め込み拡散層２２の底面２２Ａとを略面一とした場合を例に挙げて説明したが、溝２８の底面２８Ａの位置をＮ型埋め込み拡散層２２の底面２２Ａよりも下方（深い位置）に配置した場合においても第１の静電保護素子１２の保護特性を向上させることができる。
【００４４】
第２の静電保護素子１３は、半導体基板２１の第２静電保護素子形成領域Ｂに形成されている。第２の静電保護素子１３は、Ｎ型埋め込み拡散層４１と、Ｎ型エピタキシャル成長層２３と、Ｐ型アイソレーション層４２と、Ｐ型アノードコンタクト層４３と、Ｎ型カソードコンタクト層４４と、溝４５と、酸化膜３０と、絶縁膜３２，４６と、アノード用電極４７と、カソード用電極４８とを有する。
【００４５】
Ｎ型埋め込み拡散層４１は、第２の静電保護素子形成領域Ｂに対応する半導体基板２１に設けられている。Ｎ型エピタキシャル成長層２３は、半導体基板２１及びＮ型埋め込み拡散層４１上を覆うように設けられている。
【００４６】
Ｐ型アイソレーション層４２は、半導体基板２１及びＮ型エピタキシャル成長層２３に設けられている。Ｐ型アイソレーション層４２は、Ｐ型アノードコンタクト層４３及びＮ型カソードコンタクト層４４が形成されたＮ型エピタキシャル成長層２３を囲むように配置されている。
【００４７】
Ｐ型アノードコンタクト層４３は、Ｎ型埋め込み拡散層４１上に位置するＮ型エピタキシャル成長層２３に設けられている。Ｐ型アノードコンタクト層４３は、アノード用電極４７と接触している。Ｐ型アノードコンタクト層４３は、Ｎ型エピタキシャル成長層２３にＰ型不純物を拡散させることで形成する。Ｐ型アノードコンタクト層４３の深さＫは、例えば、０．４μｍとすることができる。
【００４８】
Ｎ型カソードコンタクト層４４は、Ｎ型埋め込み拡散層４１上に位置するＮ型エピタキシャル成長層２３に設けられている。Ｎ型カソードコンタクト層４４は、Ｐ型アノードコンタクト層４３を連続して囲むように配置されている。Ｎ型カソードコンタクト層４４は、カソード用電極４８と接触している。Ｎ型カソードコンタクト層４４は、Ｎ型エピタキシャル成長層２３にＮ型不純物を拡散させることで形成する。
【００４９】
溝４５は、Ｐ型アノードコンタクト層４３とＮ型カソードコンタクト層４４との間に位置するＮ型エピタキシャル成長層２３に形成されている。溝４５は、Ｐ型アノードコンタクト層４３を連続して囲むように配置されている。溝４５の形状は、額縁状とされている。溝４５の底面４５Ａは、Ｐ型アノードコンタクト層４３の底面４３Ａと略面一となるように形成されている。つまり、溝４５の深さＩは、Ｐ型アノードコンタクト層４３の深さＫと略等しい。Ｐ型アノードコンタクト層４３の深さＫが０．４μｍの場合、溝４５の深さＩは、例えば、０．４μｍとすることができる。また、この場合、溝４５の幅Ｊは、例えば、１μｍとすることができる。
【００５０】
このように、Ｐ型アノードコンタクト層４３とＮ型カソードコンタクト層４４との間に位置するＮ型エピタキシャル成長層２３にＰ型アノードコンタクト層４３を連続して囲む溝４５を設け、溝４５の底面４５ＡとＰ型アノードコンタクト層４３の底面４３Ａとを略面一とすることにより、入出力端子１５にプラスのサージが印加された際、サージ電流は面積の大きいＰ型アノードコンタクト層４３の底面４３Ａを通過してＰ型アノードコンタクト層４３からＮ型カソードコンタクト層４４に流れる。
【００５１】
これにより、従来よりもサージ電流が通過するＰＮ接合部分の面積が増加するため、第２の静電保護素子１３の静電耐量を大きくすることが可能となるので、第２の静電保護素子１３の保護特性（プラスのサージから内部回路１１を保護する第２の静電保護素子１３の特性）を向上させることができる。
【００５２】
酸化膜３０は、Ｎ型エピタキシャル成長層２３及びＰ型アイソレーション層４２と、Ｐ型アノードコンタクト層４３及びＮ型カソードコンタクト層４４の一部とを覆うように設けられている。
【００５３】
絶縁膜４６は、溝４５を充填するように設けられている。絶縁膜４６の上面４６Ａは、酸化膜３０の上面と略面一とされている。絶縁膜４６としては、例えば、酸化膜を用いることができる。
【００５４】
絶縁膜３２は、酸化膜３０及び絶縁膜４６上に設けられている。絶縁膜３２は、開口部５１，５２を有する。開口部５１は、Ｐ型アノードコンタクト層４３の上面を露出するように形成されている。また、開口部５２は、Ｎ型カソードコンタクト層４４の上面を露出するように形成されている。
【００５５】
アノード用電極４７は、開口部５１に設けられている。アノード用電極４７は、Ｐ型アノードコンタクト層４３と接触している。カソード用電極４８は、開口部５２に設けられている。カソード用電極４８は、Ｎ型カソードコンタクト層４４と接触している。
【００５６】
本実施の形態の第２の静電保護素子１３によれば、Ｐ型アノードコンタクト層４３とＮ型カソードコンタクト層４４との間に位置するＮ型エピタキシャル成長層２３にＰ型アノードコンタクト層４３を連続して囲む溝４５を設け、溝４５の底面４５ＡとＰ型アノードコンタクト層４３の底面４３Ａとを略面一とすることにより、マイナスのサージが入出力用端子１５に印加された際、従来よりもサージ電流が通過するＰＮ接合部分の面積が増加するため、静電耐量を大きくすることが可能となるので、第２の静電保護素子１３の保護特性を向上させることができる。
【００５７】
なお、本実施の形態の第２の静電保護素子１３では、溝４５の深さＩがＰ型アノードコンタクト層４３の深さＫと略等しい場合を例に挙げて説明したが、溝４５の深さＩがＰ型アノードコンタクト層４３の深さＫよりも深く、かつ半導体基板２１に到達しない深さとした場合においても第２の静電保護素子１３の保護特性を向上させることができる。
【００５８】
本実施の形態の静電保護回路１０によれば、従来の静電保護素子１０２，１０３（図２４参照）よりも静電耐量の大きい第１及び第２の静電保護素子１２，１３を設けたことにより、マイナスのサージ及びプラスのサージから精度よく内部回路１１を保護することができる。
【００５９】
図３〜図２３は、本発明の実施の形態に係る静電保護回路の製造工程を示す図である。図３〜図２３において、本発明の実施の形態に係る静電保護回路１０と同一構成部分には同一符号を付す。
【００６０】
始めに、図３に示す工程では、周知の手法により、第１の静電保護素子形成領域Ａに対応する半導体基板２１にＮ型埋め込み拡散層２２及びＰ型不純物層２４Ａを形成し、第２の静電保護素子形成領域Ｂに対応する半導体基板２１にＮ型埋め込み拡散層４１及びＰ型不純物層４２Ａを形成する。Ｐ型不純物層２４Ａは、Ｎ型埋め込み拡散層２２を連続して囲むように形成する。Ｐ型不純物層４２Ａは、Ｎ型埋め込み拡散層４１を連続して囲むように形成する。次いで、半導体基板２１、Ｎ型埋め込み拡散層２２，４１、及びＰ型不純物層２４Ａ，４２Ａ上を覆うようにＮ型エピタキシャル成長層２３を形成する。Ｎ型埋め込み拡散層２２の厚さＭ１は、例えば、４μｍとすることができる。また、半導体基板２１上におけるＮ型エピタキシャル成長層２３の厚さＭ２は、例えば、２μmとすることができる。
【００６１】
次いで、図４に示す工程では、Ｎ型エピタキシャル成長層２３上にＮ型エピタキシャル成長層２３を保護する酸化膜３０、ポリシリコン膜５７、溝部５８Ａを有したレジスト膜５８を順次形成する。溝部５８Ａは、溝２８の形成位置に対応している。酸化膜３０の厚さは、例えば、１０ｎｍとすることができる。また、ポリシリコン膜５７の厚さは、例えば、１００ｎｍ〜２００ｎｍとすることができる。
【００６２】
次いで、図５に示す工程では、レジスト膜５８をマスクとするドライエッチングにより、ポリシリコン膜５７と酸化膜３０とをエッチングして、ポリシリコン膜５７及び酸化膜３０にＮ型エピタキシャル成長層２３の上面を露出する溝部６１を形成する。
【００６３】
次いで、図６に示す工程では、レジスト膜５８をマスクとするドライエッチングにより、Ｎ型エピタキシャル成長層２３及び半導体基板２１をエッチングして、溝２８を形成する。このとき、溝２８の深さＨは、溝２８の底面２８ＡがＮ型埋め込み拡散層２２の底面２２Ａと略面一となるような深さにするとよい。Ｎ型埋め込み拡散層２２の厚さＭ１が４μｍ、Ｎ型エピタキシャル成長層２３の厚さＭ２が２μmの場合、溝２８の深さＨは、例えば、６μｍとすることができる。また、この場合、溝２８の幅Ｇは、例えば、３μｍとすることができる。
【００６４】
次いで、図７に示す工程では、レジスト膜５８を除去する。次いで、図８に示す工程では、溝２８及び溝部６１を充填するように、絶縁膜３１を形成する。このとき、ポリシリコン膜５７上にも絶縁膜３１が形成される。絶縁膜３１としては、例えば、酸化膜を用いることができる。
【００６５】
次いで、図９に示す工程では、全面エッチバックにより、ポリシリコン膜５７上に形成された絶縁膜３１を除去する。このとき、溝２８を充填する絶縁膜３１の上面３１Ａが酸化膜３０の上面と略面一となるようにする。次いで、図１０に示す工程では、ポリシリコン膜５７を除去する。
【００６６】
次いで、図１１に示す工程では、図１０に示す構造体上に、ポリシリコン膜６３、溝部６４Ａを有したレジスト膜６４を順次形成する。溝部６４Ａは、溝４５の形成位置に対応している。ポリシリコン膜６３の厚さは、例えば、１００ｎｍ〜２００ｎｍとすることができる。
【００６７】
次いで、図１２に示す工程では、先に説明した図５及び図６に示す工程と同様な手法により、ポリシリコン膜６３及び酸化膜３０にＮ型エピタキシャル成長層２３を露出する溝部６６を形成し、次いで、Ｎ型エピタキシャル成長層２３に溝４５を形成する。このとき、溝４５の深さＩは、溝４５の底面４５ＡがＰ型アノードコンタクト層４３の底面４３Ａと略面一となるように形成するとよい。Ｐ型アノードコンタクト層４３の深さＫが０．４μｍの場合、溝４５の深さＩは、例えば、０．４μｍとすることができる。また、この場合、溝４５の幅Ｊは、例えば、１μｍとすることができる。
【００６８】
次いで、図１３に示す工程では、先に説明した図７〜図１０に示す工程と同様な手法により、溝４５を充填するように絶縁膜４６を形成する。このとき、絶縁膜４６の上面４６Ａが酸化膜３０の上面と略面一となるようにする。
【００６９】
次いで、図１４に示す工程では、図１３に示す構造体上に、溝部６８Ａ，６８Ｂを有したレジスト膜６８を形成し、次いで、溝部６８Ａ，６８Ｂに露出された酸化膜３０を介して、Ｎ型エピタキシャル成長層２３にＰ型不純物をドーピングする。続いて、レジスト膜６８を除去し、その後、ドーピングしたＰ型不純物を拡散させて、Ｐ型不純物層２４Ｂ，４２Ｂを形成する。これにより、Ｐ型不純物層２４Ａ，２４ＢからなるＰ型アイソレーション層２４と、Ｐ型不純物層４２Ａ，４２ＢからなるＰ型アイソレーション層４２とが形成される。なお、図１４では、説明の便宜上、レジスト膜６８を図示した。
【００７０】
次いで、図１５に示す工程では、酸化膜３０及び絶縁膜３１，４６上に、開口部７１Ａ及び溝部７１Ｂを有したレジスト膜７１を形成し、開口部７１Ａ及び溝部７１Ｂに露出された酸化膜３０を介して、Ｎ型エピタキシャル成長層２３にＮ型不純物をドーピングする。これにより、開口部７１Ａの下方に位置するＮ型エピタキシャル成長層２３にＮ型不純物領域７２が形成され、溝部７１Ｂの下方に位置するＮ型エピタキシャル成長層２３に溝４５を囲むＮ型不純物領域７３が形成される。開口部７１Ａは、Ｎ型カソードコンタクト層２７の形成位置に対応している。溝部７１Ｂは、Ｎ型カソードコンタクト層４４の形成位置に対応している。次いで、図１６に示す工程では、レジスト膜７１を除去する。
【００７１】
次いで、図１７に示す工程では、図１６に示す構造体上に、開口部７５Ａ，７５Ｂを有したレジスト膜７５を形成し、その後、開口部７５Ａ，７５Ｂに露出された酸化膜３０を介して、Ｐ型アイソレーション層２４及びＮ型エピタキシャル成長層２３にＰ型不純物をドーピングする。これにより、Ｐ型アイソレーション層２４にＰ型不純物領域７６が形成され、Ｎ型エピタキシャル成長層２３にＰ型不純物領域７８が形成される。次いで、図１８に示す工程では、レジスト膜７５を除去する。
【００７２】
次いで、図１９に示す工程では、図１８に示す構造体を熱処理して、Ｎ型不純物領域７２，７３及びＰ型不純物領域７６，７８を拡散させて、Ｐ型アノードコンタクト層２６，４３及びＮ型カソードコンタクト層２７，４４を形成する。このとき、Ｐ型アノードコンタクト層４３の深さＫは、Ｐ型アノードコンタクト層４３の底面４３Ａが溝４５の底面４５Ａと略面一となるようにするとよい。
【００７３】
次いで、図２０に示す工程では、図１９に示す構造体上に、絶縁膜３２と、開口部８１Ａ〜８１Ｄを有したレジスト膜８１とを順次形成する。開口部８１Ａは、Ｐ型アノードコンタクト層２６の上方に位置しており、開口部８１Ｂは、Ｎ型カソードコンタクト層２７の上方に位置している。また、開口部８１Ｃは、Ｎ型カソードコンタクト層４４の上方に位置しており、開口部８１Ｄは、Ｐ型アノードコンタクト層４３の上方に位置している。
【００７４】
次いで、図２１に示す工程では、レジスト膜８１をマスクとするドライエッチングにより、絶縁膜３２及び酸化膜３０が貫通するまで絶縁膜３２及び酸化膜３０をエッチングして、Ｐ型アノードコンタクト層２６を露出する開口部３３と、Ｎ型カソードコンタクト層２７を露出する開口部３４と、Ｎ型カソードコンタクト層４４を露出する開口部５２と、Ｐ型アノードコンタクト層４３を露出する開口部５１とを形成する。次いで、図２２に示す工程では、レジスト膜８１を除去する。
【００７５】
次いで、図２３に示す工程では、周知の手法により、開口部３３にアノード用電極３６、開口部３４にカソード用電極３７、開口部５１にアノード用電極４７、開口部５２にカソード用電極４８を同時に形成する。具体的には、例えば、図２２に示す構造体の上面側を覆うようにバリアメタル（例えば、ＴｉＮ膜）を形成し、その後、バリアメタル上にＷ膜を形成し、次いで、絶縁膜３２上に形成された不要なバリアメタル及びＷ膜を除去することで、アノード用電極３６，４７及びカソード用電極３７，４８を形成する。
【００７６】
これにより、第１の静電保護素子形成領域Ａに第１の静電保護素子１２が形成され、第２の静電保護素子形成領域Ｂに第２の静電保護素子１３が形成されて、第１及び第２の静電保護素子１２，１３を有した静電保護回路１０が製造される。
【００７７】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００７８】
本発明は、静電気から内部回路を保護する静電保護素子及び静電保護回路に適用可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態に係る静電保護回路を備えた半導体装置の等価回路を示した図である。
【図２】本発明の実施の形態に係る静電保護回路の断面図である。
【図３】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１）である。
【図４】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その２）である。
【図５】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その３）である。
【図６】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その４）である。
【図７】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その５）である。
【図８】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その６）である。
【図９】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その７）である。
【図１０】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その８）である。
【図１１】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その９）である。
【図１２】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１０）である。
【図１３】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１１）である。
【図１４】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１２）である。
【図１５】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１３）である。
【図１６】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１４）である。
【図１７】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１５）である。
【図１８】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１６）である。
【図１９】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１７）である。
【図２０】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１８）である。
【図２１】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その１９）である。
【図２２】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その２０）である。
【図２３】本発明の実施の形態に係る静電保護回路の製造工程を示す図（その２１）である。
【図２４】従来の保護回路の断面図である。
【符号の説明】
【００８０】
１０  静電保護回路
１１  内部回路
１２  第１の静電保護素子
１３  第２の静電保護素子
１５  入出力用端子
１６  グラウンド用端子
１７  電源用端子
２１  半導体基板
２２，４１  Ｎ型埋め込み拡散層
２２Ａ，２８Ａ，４３Ａ，４５Ａ  底面
２３  Ｎ型エピタキシャル成長層
２４，４２  Ｐ型アイソレーション層
２４Ａ，２４Ｂ，４２Ａ，４２Ｂ  Ｐ型不純物層
２６，４３  Ｐ型アノードコンタクト層
２７，４４  Ｎ型カソードコンタクト層
２８，４５  溝
３０  酸化膜
３１，３２，４６  絶縁膜
３１Ａ，４６Ａ  上面
３３，３４，５１，５２，７１Ａ，７５Ａ，７５Ｂ，８１Ａ〜８１Ｄ  開口部
３６，４７  アノード用電極
３７，４８  カソード用電極
５７，６３  ポリシリコン膜
５８，６４，６８，７１，７５，８１  レジスト膜
５８Ａ，６１，６４Ａ，６６，６８Ａ，６８Ｂ，７１Ｂ  溝部
７２，７３  Ｎ型不純物領域
７６，７８  Ｐ型不純物領域
Ａ  第１の静電保護素子形成領域
Ｂ  第２の静電保護素子形成領域
Ｈ，Ｋ，Ｉ  深さ
Ｇ，Ｊ  幅
Ｍ１，Ｍ２  厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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