(57)【要約】【課題】  マルチタイムプログラマブルメモリのデータ書き換え回数を確実に管理する。【解決手段】  マルチタイムメモリには、１個の記憶セル１と、記憶セル１の消去回数を記憶するための３個の計数用セルＥＰ１，ＥＰ２，ＥＰ３とが設けられている。記憶セル１のデータを１回目に消去すると同時に計数用セルＥＰ１にデータをプログラムし、記憶セル１のデータを２回目に消去すると同時に計数用セルＥＰ２にデータをプログラムし、記憶セル１のデータを３回目にすると同時に計数用セルＥＰ３にデータをプログラムする。よって、計数用セルＥＰ１，ＥＰ２，ＥＰ３に記憶されているデータにもとづいて、記憶セル１に対して何回の消去処理がなされたのかを知ることができる。【選択図】  図１
2007042155.tif 000002
【特許請求の範囲】
【請求項１】
所定数の書き換え許容回数までのデータの書き換えが可能なマルチタイムプログラマブルメモリにおいて、
データを記憶する記憶セルと、記憶セルのデータ消去回数を記憶する計数用セルとを備えたことを特徴とするマルチタイムプログラマブルメモリ。
【請求項２】
ｎ（ｎは２以上の整数）個の計数用セルを備え、
ｍ（ｍはｎ以下の自然数）回目の記憶セルのデータ消去処理を行うときに、ｍ番目の計数用セルにデータを書き込む管理回路を含む
請求項１記載のマルチタイムプログラマブルメモリ。
【請求項３】
管理回路は、ｍ番目の計数用セルから読み出したデータと（ｍ＋１）番目の計数用セルから読み出したデータとを比較して、記憶セルに対してｍ回のデータ消去処理がなされているか否か判断する回路を含む
請求項２記載のマルチタイムプログラマブルメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、あらかじめ決められた所定回まで内容を書き換え可能なマルチタイムプログラマブルメモリに関する。
【背景技術】
【０００２】
ほぼ無限回（例えば１０８回）電気的に内容を書き換え可能な半導体メモリとしてＥＥＰＲＯＭ（Electronically Erasable Programmable Read Only Memory ）がある。しかし、ＥＥＰＲＯＭの製造プロセスは複雑であり、その価格は高価にならざるを得ない。
【０００３】
また、１回だけデータを書き込むことが可能な半導体メモリとして、ワンタイムＰＲＯＭ（以下、ワンタイムメモリという。）がある。ワンタイムメモリの製造プロセスはＥＥＰＲＯＭの製造プロセスに比べて簡単であり、その結果、ワンタイムメモリの価格は、ＥＥＰＲＯＭの価格に比べて安価である。従って、１回だけデータを書き込めばよいような用途には、ワンタイムメモリが広く用いられている。
【０００４】
図１２（Ａ）は、ワンタイムメモリのセルの構成を示す回路図であり、図１２（Ｂ）は、ワンタイムメモリのセルの構造を示す構造図である。図１２には、ｎチャネル形チャネル注入構造のセルが示されている。そのようなワンタイムメモリを使用する場合、ドレインからフローティングゲートに電子を注入したり、フローティングゲートからドレインに電子を引き抜くことによって、データの書込および消去が行われる。以下、フローティングゲートに電子を注入することをデータの書き込みとし、フローティングゲートから電子を引き抜くことをデータの消去とする。
【０００５】
データの書き込み時には、図１３（Ａ）に示すように、ソースが接地された状態でコントロールゲート（以下、ゲートという。）に高電圧が所定期間印加される。また、データの消去時には、図１３（Ｂ）に示すように、ゲートが接地された状態でドレインに高電圧が所定期間印加される。
【０００６】
ワンタイムメモリは、例えば、液晶駆動回路においてゲートドライバの出力電圧の設定値を格納する用途に使用される。その場合、ワンタイムメモリに格納されている設定値に応じた電圧がゲートに印加されることによって、液晶表示装置の画面調整がなされる。すなわち、液晶表示装置の画面を所定の輝度にするための設定値がワンタイムメモリに書き込まれる。
【０００７】
しかし、ワンタイムメモリに書き込まれた設定値が妥当な値でなかったり、誤った値をワンタイムメモリに書き込んでしまうことがある。その場合、妥当でない値や誤った値が書き込まれたワンタイムメモリを破棄し、新たなワンタイムメモリに正しい値を書き込まなくてはならない。従って、半導体メモリが無駄になってしまう。
【０００８】
そのような無駄をなくすために、１回だけでなく、複数回（例えば３〜４回）のデータの書き換えが可能なメモリが開発されている（例えば、非特許文献１参照）。複数回（例えば３〜４回）のデータの書き換えが可能なマルチタイムプログラマブルメモリを、以下、マルチタイムメモリという。
【０００９】
【非特許文献１】“次世代メモリとしてのＭＲＡＭへの期待”、［online］、２００３年３月、［平成１７年６月２８日検索］、インターネット＜http://www3.fed.or.jp/pub/review/FEDreviewV2N9E1OkazawaT.pdf＞、第３頁右欄
【発明の開示】
【発明が解決しようとする課題】
【００１０】
書き換え可能回数が有限のマルチタイムメモリを使用する場合、書き換え回数を正確に管理しないと、書き換え回数の限度を越えているのか否か把握できなくなってしまう。その結果、書き換え回数の限度を越えて書き換えを行ってしまってマルチタイムメモリに記憶されているデータの信頼性が低下するといった問題が生ずる。
【００１１】
そこで、本発明は、書き換え回数を確実に管理することができるようになるマルチタイムメモリを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によるマルチタイムメモリは、データを記憶する記憶セルの他に、記憶セルのデータ消去回数を記憶する計数用セルを備えたことを特徴とする。
【００１３】
マルチタイムメモリは、ｎ（ｎは２以上の整数）個の計数用セルを備え、ｍ（ｍはｎ以下の自然数）回目の記憶セルのデータ消去処理を行うときに、ｍ番目の計数用セルにデータを書き込む管理回路を含むことが好ましい。
【００１４】
管理回路は、ｍ番目の計数用セルから読み出したデータと（ｍ＋１）番目の計数用セルから読み出したデータとを比較して、記憶セルに対してｍ回のデータ消去処理がなされているか否か判断する回路（例えば、論理回路３０１，３０２と判断回路３０３）を含むことが好ましい。
【発明の効果】
【００１５】
本発明によれば、書き換え回数をマルチタイムメモリ自身で記憶可能に構成したので、マルチタイムメモリのデータ書き換え回数を確実に管理することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明によるマルチタイムメモリの一構成例を示す回路図である。図１には、１ビットのデータを記憶するマルチタイムメモリが示されている。複数ビットのデータを記憶するマルチタイムメモリでは、図１に示す構成が複数個並列に配置される。
【００１７】
図１に示すマルチタイムメモリには、１個の記憶セル１と、記憶セル１の消去回数を記憶するための３個の計数用セルＥＰ１，ＥＰ２，ＥＰ３とが設けられている。この実施の形態では、一例として、３回まで、記憶セル１のデータを消去して記憶セル１にデータを書き込むことが許容されているとする。
【００１８】
記憶セル１のデータを消去するときには、書込／消去信号端子に入力される書込／消去信号がハイレベルになって、ｎ形トランジスタ（ＦＥＴ）３が導通状態になる。また、パルスイネーブル端子に入力されるパルスイネーブルが所定期間（消去パルス印加期間）ローレベルになる。従って、記憶セル１のドレイン側（Ｄ）には、ｎ形トランジスタ３を介して消去電圧パルスＶerが印加される。また、書込／消去信号によってｐ形トランジスタ４が非導通状態になり、ソース側（Ｓ）はハイインピーダンス状態になる。さらに、プログラムイネーブル端子に入力されるプログラムイネーブル信号がローレベルにされる。その結果、ｐ形トランジスタ５が導通状態になり、記憶セル１のゲート側が接地される。よって、記憶セル１に対する信号入力状態は図１３（Ｂ）に示された状態になって、記憶セル１のデータ消去がなされる。
【００１９】
なお、このとき、ｐ形トランジスタ１３，２３，３３は非導通状態になるので、計数用セルＥＰ１，ＥＰ２，ＥＰ３のドレイン側（Ｄ）はハイインピーダンス状態になる。また、ｎ形トランジスタ１４，２４，３４は導通状態になって計数用セルＥＰ１，ＥＰ２，ＥＰ３のソース側（Ｓ）は接地され、ｐ形トランジスタ１５，２５，３５は非導通状態になっている。さらに、制御端子１７，２７，３７に入力される制御信号のいずれか１つがローレベルにされる。従って、ｐ形トランジスタ１６，２６，３６のうちのローレベルの制御信号がゲートに印加されるトランジスタがゲート側（Ｇ）に接続されている計数用セルに対する信号入力状態は、図１３（Ａ）に示された状態になる。よって、その計数用セルにはデータが書き込まれる。
【００２０】
すなわち、この実施の形態では、記憶セル１のデータを消去するときに、計数用セルＥＰ１，ＥＰ２，ＥＰ３のうちのいずれかにデータが書き込まれる。なお、データが書き込まれる計数用セルのゲート側には、ｎ形トランジスタ３およびｐ形トランジスタ１６，２６，３６のうちのいずれかを介して、消去電圧パルスＶerが印加される。従って、消去電圧パルスＶerが、記憶セル１に対して消去電圧パルスとして作用し、計数用セルＥＰ１，ＥＰ２，ＥＰ３に対して書込電圧パルスとして作用するように、消去電圧パルスＶerの電圧値が設定されている。
【００２１】
記憶セル１にデータを書き込むときには、書込／消去信号端子に入力される書込／消去信号がローレベルになって、ｎ形トランジスタ３が非導通状態になり、記憶セル１のドレイン側はハイインピーダンス状態になる。ｐ形トランジスタ４は導通状態になるので、ソース側は接地される。また、Ｖpr端子に書込電圧パルスＶprが印加され、プログラムイネーブル端子に入力されるイネーブル信号が所定期間（書込パルス印加期間）ハイレベルになって、ｐ形トランジスタ５は非導通状態になり、記憶セル１のゲート側（Ｇ）に所定期間書込電圧パルスＶprが印加される。よって、記憶セル１に対する信号入力状態は図１３（Ａ）に示された状態になって、記憶セル１にデータ書込がなされる。
【００２２】
なお、このとき、ｐ形トランジスタ１３，２３，３３は導通状態になり、ｎ形トランジスタ１４，２４，３４は非導通状態になるが、ｎ形トランジスタ１５，２５，３５は非導通状態になり、かつ、ｐ形トランジスタ１６，２６，３６も非導通状態になるので（制御端子１７，２７，３７への制御信号はいずれもハイレベルにされる。）、計数用セルＥＰ１，ＥＰ２，ＥＰ３の信号入力状態は、図１３（Ａ），（Ｂ）のいずれに示す状態にもならない。すなわち、計数用セルＥＰ１，ＥＰ２，ＥＰ３にデータが書き込まれたり、計数用セルＥＰ１，ＥＰ２，ＥＰ３のデータが消去されることはない。
【００２３】
以上に説明したような構成において、記憶セル１のデータを１回目に消去すると同時に計数用セルＥＰ１にデータを書き込み、記憶セル１のデータを２回目に消去すると同時に計数用セルＥＰ２にデータを書き込み、記憶セル１のデータを３回目にすると同時に計数用セルＥＰ３にデータを書き込めば、計数用セルＥＰ１，ＥＰ２，ＥＰ３に記憶されているデータにもとづいて、記憶セル１に対して何回の消去処理がなされたのかを知ることができる。
【００２４】
図２は、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３の具体的構成例を示す回路図である。記憶セル１に記憶されているデータを読み出すために、記憶セル１からのデータ出力の経路を確保する必要がある。また、計数用セルＥＰ１，ＥＰ２，ＥＰ３に記憶されているデータを読み出すために、記憶セル１からのデータ出力の経路を確保する必要がある。記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３に対してデータを書き込むときまたはデータを消去するときには、データ出力の経路から影響を受けないようにしなければならない。また、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３からデータを読み出すときには、書込／消去用の信号の影響を受けないようにしなければならない。そこで、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３は、図２に例示するように構成される。なお、図１に示された各信号は、書込／消去用の信号に相当する。
【００２５】
図２に示す構成において、ｎ形トランジスタ１００が、実際にデータを記憶するためのセルである。以下、ｎ形トランジスタ１００をセル１００という。セル１００のゲートとゲート端子１０１との間には、ｐ形トランジスタ１０５が設置される。セル１００のドレインとドレイン端子１０２との間には、ｐ形トランジスタ１０７が設置される。セル１００のソースとソース端子１０３との間には、ｐ形トランジスタ１０９が設置される。ゲート端子１０１、ドレイン端子１０２およびソース端子１０３は、図１における記憶セル１、計数用セルＥＰ１，ＥＰ２，ＥＰ３のゲート（Ｇ）、ドレイン（Ｄ）およびソース（Ｓ）に相当する。つまり、図１に示す記憶セル１は、具体的には図２に示すように構成されている。また、図１に示す計数用セルＥＰ１，ＥＰ２，ＥＰ３も、図２に示すように構成されている。
【００２６】
セル１００のゲートとＧデータ端子１２１との間には、ｎ形トランジスタ１０６が設置される。セル１００のドレインとＤデータ端子１２２との間には、ｎ形トランジスタ１０８が設置される。セル１００のソースとＳデータ端子１２３との間には、ｎ形トランジスタ１１０が設置される。Ｇデータ端子１２１、Ｄデータ端子１２２およびＳデータ端子１２３は、セル１００のゲート、ドレインおよびソースの状態を出力するための端子である。なお、一般に、セル１００に記憶されているデータは、セル１００のソースから読み出されるので、図２に示す構成のうち、ｎ形トランジスタ１０６，１０８、Ｇデータ端子１２１およびＤデータ端子１２２は必須のものではない。また、図２に示すように、セル１００のＳデータ端子１２３は、内部プルダウンを前提とした論理ノードとする。
【００２７】
ｐ形トランジスタ１０５，１０７，１０９およびｎ形トランジスタ１０６，１０８，１１０のゲートは、書込／消去イネーブル信号端子１０４に接続されている。セル１００にデータを書き込むとき（プログラム（ｐｒｏｇｒａｍ）するとき）およびセル１００のデータを消去するとき（イレーズ（ｅｒａｓｅ）するとき）には、書込／消去イネーブル信号端子１０４にオン状態（ローレベル）の書込／消去イネーブル信号が入力される。また、セル１００のデータを読み出すときには、書込／消去イネーブル信号がオフ状態（ハイレベル）にされる。書込／消去イネーブル信号がオン状態の場合には、マルチタイムメモリは、図１に示すような接続状態になる。つまり、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３におけるセル１００のゲート、ドレインおよびソースは、ゲート端子１０１、ドレイン端子１０２およびソース端子１０３に電気的に接続される。書込／消去イネーブル信号がオフ状態の場合には、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３におけるセル１００のゲート、ドレインおよびソースは、図１に示す他の部分から電気的に切り離され、Ｇデータ端子１２１、Ｄデータ端子１２２およびＳデータ端子１２３に電気的に接続される。
【００２８】
図３は、記憶セル１にデータを書き込む場合の各信号の状態および各トランジスタの状態を示す説明図である。記憶セル１にデータを書き込むときには、書込／消去イネーブル信号（図２参照）はローレベル（Ｌレベル）である。また、図１に示すパルスイネーブル信号はハイレベル（Ｈレベル）であり、書込／消去信号は書込を示すローレベル（Ｌレベル）であり、プログラムイネーブル信号はハイレベル（Ｈレベル）である。
【００２９】
その結果、ｐ形トランジスタ２およびｎ形トランジスタ３は非導通状態（ＯＦＦ）であり、ｐ形トランジスタ４は導通状態（ＯＮ）であり、ｐ形トランジスタ５は非導通状態（ＯＦＦ）である。従って、記憶セル１のゲート端子には書込電圧パルスＶprが印加され、ソース端子は接地される。よって、記憶セル１にデータが書き込まれる（図１３（Ａ）参照）。
【００３０】
なお、この実施の形態では、セル１００のＳデータ端子１２３は内部プルダウンを前提とした論理ノードであるから、データが書き込まれている（プログラムされている）状態の記憶セル１からデータを読み出すと、論理レベル「０」のデータが読み出される。また、データが消去されている（イレーズされている）記憶セル１からデータを読み出すと、論理レベル「１」のデータが読み出される。このことは、計数用セルＥＰ１，ＥＰ２，ＥＰ３についても同様である。
【００３１】
上述したように、記憶セル１にデータがプログラムされる場合には、計数用セルＥＰ１，ＥＰ２，ＥＰ３に関するｐ形トランジスタ１３，２３，３３は導通状態（ＯＮ）である。また、制御端子１７、２７，３７のいずれにも、オフ状態（Ｈレベル）の制御信号が与えられる、従って、ｐ形トランジスタトランジスタ１６，２６，３６は非導通状態（ＯＦＦ）である。さらに、ｎ形トランジスタ１５，２５，３５は導通状態（ＯＮ）であり、ｎ形トランジスタ１４，２４，３４は非導通状態（ＯＦＦ）である。
【００３２】
なお、記憶セル１にデータがプログラムされるときには、計数用セルＥＰ１，ＥＰ２，ＥＰ３に対する書込／消去イネーブル信号（図２参照）をＨレベル（オフ状態）にしてもよい。その場合には、計数用セルＥＰ１，ＥＰ２，ＥＰ３におけるゲート、ドレインおよびソースは、図１に示す他の部分から電気的に切り離されるので、信号状態のいかんに関わらず、計数用セルＥＰ１，ＥＰ２，ＥＰ３にデータの書き込みがなされたり、計数用セルＥＰ１，ＥＰ２，ＥＰ３のデータが消去されたりすることはない。
【００３３】
図４は、記憶セル１のデータの第１回目の消去の場合の各信号の状態および各トランジスタの状態を示す説明図である。この場合には、記憶セル１のデータが消去されるとともに、計数用セルＥＰ１にデータが書き込まれる。なお、第１回目とは、マルチタイムメモリが使用開始されてから第１回目ということである。記憶セル１のデータを消去する場合には、記憶セル１についての図２に示す書込／消去イネーブル信号はＬレベルである。また、図１に示すパルスイネーブル信号はローレベルであり、書込／消去信号は消去を示すＨレベルであり、プログラムイネーブル信号はＬレベルである。
【００３４】
その結果、ｐ形トランジスタ２およびｎ形トランジスタ３は導通状態（ＯＮ）であり、ｐ形トランジスタ４は非導通状態（ＯＦＦ）であり、ｐ形トランジスタ５は導通状態（ＯＮ）である。従って、記憶セル１のドレイン端子には消去（イレーズ）電圧パルスＶerが印加され、ゲート端子は接地される。また、ソース端子はハイインピーダンス状態である。よって、記憶セル１からデータがイレーズされる（図１３（Ｂ）参照）。
【００３５】
また、第１回目に記憶セル１のデータをイレーズする場合には、少なくとも計数用セルＥＰ１に対する書込／消去イネーブル信号（図２参照）がＬレベルにされる。そして、ｐ形トランジスタ１３は非導通状態（ＯＦＦ状態）であり、ｎ形トランジスタ１５は非導通状態（ＯＦＦ状態）であり、ｎ形トランジスタ１４は導通状態（ＯＮ状態）である。また、制御端子１７，２７，３７に入力される制御信号のうち制御端子１７に入力される制御信号がオン状態（Ｌレベル）にされ、ｐ形トランジスタ１６が導通状態（ＯＮ状態）になる。よって、計数用セルＥＰ１のゲート端子に書込電圧パルスが印加され、計数用セルＥＰ１のソース端子が接地されるので、計数用セルＥＰ１にデータがプログラムされる（図１３（Ａ）参照）。なお、計数用セルＥＰ２，ＥＰ３に対する書込／消去イネーブル信号（図２参照）はＨレベルであることが好ましい。Ｈレベルであれば、計数用セルＥＰ２，ＥＰ３のセル１００のゲート、ソースおよびドレインは図１に示す他の部分から電気的に切り離されるので、計数用セルＥＰ２，ＥＰ３に対してプログラムがなされることはない。しかし、計数用セルＥＰ２，ＥＰ３に対する書込／消去イネーブル信号（図２参照）がＬレベルであっても、計数用セルＥＰ２，ＥＰ３への制御信号（制御端子２７，３７に入力される）がオフ状態であれば、計数用セルＥＰ２，ＥＰ３に対してデータの書込（プログラム）はなされない。
【００３６】
図５は、記憶セル１のデータの第２回目の消去（イレーズ）の場合の各信号の状態および各トランジスタの状態を示す説明図である。この場合には、第１回目の場合と同様の制御によって記憶セル１のデータがイレーズされるとともに、計数用セルＥＰ２にプログラムがなされる。
【００３７】
第２回目に記憶セル１のデータをイレーズする場合には、少なくとも計数用セルＥＰ２に対する書込／消去イネーブル信号（図２参照）がＬレベルにされる。そして、ｐ形トランジスタ２３は非導通状態（ＯＦＦ状態）であり、ｎ形トランジスタ２５は非導通状態（ＯＦＦ状態）であり、ｎ形トランジスタ２４は導通状態（ＯＮ状態）である。また、制御端子１７，２７，３７に入力される制御信号のうち制御端子２７に入力される制御信号がオン状態（Ｌレベル）にされ、ｐ形トランジスタ２６が導通状態（ＯＮ状態）になる。よって、計数用セルＥＰ２のゲート端子に書込電圧パルスが印加され、計数用セルＥＰ２のソース端子が接地されるので、計数用セルＥＰ２にデータがプログラムされる（図１３（Ａ）参照）。
【００３８】
図６は、記憶セル１のデータの第３回目の消去（イレーズ）の場合の各信号の状態および各トランジスタの状態を示す説明図である。この場合には、第１回目および第２回目の場合と同様に記憶セル１がイレーズされるとともに、計数用セルＥＰ３にデータがプログラムされる。
【００３９】
第３回目に記憶セル１のデータをイレーズする場合には、少なくとも計数用セルＥＰ３に対する書込／消去イネーブル信号（図２参照）がＬレベルにされる。そして、ｐ形トランジスタ３３は非導通状態（ＯＦＦ状態）であり、ｎ形トランジスタ３５は非導通状態（ＯＦＦ状態）であり、ｎ形トランジスタ３４は導通状態（ＯＮ状態）である。また、制御端子１７，２７，３７に入力される制御信号のうち制御端子３７に入力される制御信号がオン状態（Ｌレベル）にされ、ｐ形トランジスタ３６が導通状態（ＯＮ状態）になる。よって、計数用セルＥＰ３のゲート端子に書込電圧パルスが印加され、計数用セルＥＰ３のソース端子が接地されるので、計数用セルＥＰ３にデータがプログラムされる（図１３（Ａ）参照）。
【００４０】
図７は、以上に説明したマルチタイムメモリに対するデータのプログラムおよびデータのイレーズを制御するための構成の一例を示すブロック図である。図７に示すマルチタイムメモリ２００の内部構成は図１に示されたようである。また、書込／読出制御回路（管理回路）３００は、マルチタイムメモリ２００との間で、上述した各信号の入出力を行う。書込／読出制御回路３００は、機能的には、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３に対するデータのプログラムを制御するとともに記憶セル１のデータをイレーズする制御を行う機能ブロックである書込／消去制御部と、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３からデータを読み出す読出制御部とに大別される。
【００４１】
なお、書込／消去イネーブル信号は、データのプログラムまたはイレーズがなされるときにも、データの読み出しがなされるときにも使用されるので、図７では、書込／消去制御部と読出制御部との中間に記載されている。また、書込／消去イネーブル信号は、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３のそれぞれに対応して存在する。
【００４２】
書込／読出制御回路３００において、書込／消去制御部は、図３〜図６の説明図に記載されているような信号の出力制御を行う。読出制御部は、記憶セル１および計数用セルＥＰ１，ＥＰ２，ＥＰ３に記憶されているデータを読み出す場合に、データ読出対象（記憶セル１、計数用セルＥＰ１、ＥＰ２またはＥＰ３）に対する書込／消去イネーブル信号をオフ状態（Ｈレベル）にして、Ｓデータ端子１２３（図２参照）にて信号を受け渡す。
【００４３】
図８は、記憶セル１のＳデータ端子１２３から読み出される信号（Ｓデータ）の状態と、記憶セル１の記憶内容との関係を示す説明図である。なお、ここでは、記憶セル１について説明を行うが、計数用セルＥＰ１、ＥＰ２およびＥＰ３についても同様である。
【００４４】
図８に示すように、記憶セル１にデータがプログラムされている場合には、ＳデータとしてＬレベルの信号（論理レベル「０」とする。）が読み出される。また、記憶セル１のデータがイレーズされている場合には、ＳデータとしてＨレベルの信号（論理レベル「１」とする。）が読み出される。
【００４５】
次に、図９のフローチャートを参照して書込／読出制御回路３００の具体的動作例を説明する。論理レベル「１」（実質的にはデータイレーズ）または論理レベル「０」のデータのプログラムの要求があると、記憶セル１のデータをイレーズした後、論理レベル「１」のデータのプログラムが指定されていた場合には記憶セル１をそのままにし（消去によって論理レベル「１」が書き込まれたことと同じ状態になるので）、論理レベル「０」のデータのプログラムが指定されていた場合には論理レベル「０」のデータを記憶セル１にプログラムする方式を例にする。
【００４６】
マルチタイムメモリの使用開始後の第１回目のプログラムで論理レベル「０」のデータのプログラムが指定されていた場合にも、記憶セル１のデータをイレーズする制御を行うことが好ましい。通常、使用開始時には、記憶セル１はイレーズ状態にあるが、確実化のために一度イレーズしてからプログラムすることが好ましいからである。また、記憶セル１に対するイレーズ、または、イレーズおよび論理レベル「０」のプログラムがなされた後、記憶セル１のデータを読み出して、所望のデータが記憶セル１に記憶されたか否か確認する。
【００４７】
具体的には、書込／読出制御回路３００は、プログラムの要求があるとステップＳ２以降の処理を実行する（ステップＳ１）。また、消去（イレーズ）回数確認要求があると、ステップＳ１２，Ｓ１３の処理を実行する（ステップＳ１１）。なお、プログラムの要求は、例えば、マルチタイムメモリが液晶駆動回路に組み込まれた場合には、検査者等からスイッチ操作などによって書き込みたいデータが入力されたときに発生する。また、イレーズ回数確認要求は、検査者等からスイッチ操作などによってイレーズ回数確認要求が入力された場合に発生する。
【００４８】
ステップＳ２では、書込／読出制御回路３００は、イレーズ回数確認処理を行う。
【００４９】
図１０は、イレーズ回数確認処理を説明するための説明図である。記憶セル１に対して１回だけイレーズ処理がなされている場合には、計数用セルＥＰ１にデータがプログラムされ、計数用セルＥＰ２，ＥＰ３にはプログラムされていない。よって、書込／読出制御回路３００は、計数用セルＥＰ１および計数用セルＥＰ２からデータを読み出して、計数用セルＥＰ１から読み出したデータが論理レベル「０」のデータ（つまり、プログラムがなされている）であり、計数用セルＥＰ２から読み出したデータが論理レベル「１」のデータ（つまり、プログラムみがなされていない）であれば、記憶セル１に対して１回だけイレーズ処理がなされていると判断できる。
【００５０】
また、計数用セルＥＰ２および計数用セルＥＰ３からデータを読み出して、計数用セルＥＰ２から読み出したデータが論理レベル「０」のデータ（つまり、プログラムがなされている）であり、計数用セルＥＰ３から読み出したデータが論理レベル「１」のデータ（つまり、プログラムがなされていない）であれば、記憶セル１に対して２回イレーズ処理がなされていると判断できる。さらに、計数用セルＥＰ３からデータを読み出して、計数用セルＥＰ３から読み出したデータが論理レベル「０」のデータ（つまり、プログラムみがなされている）であれば、記憶セル１に対して３回イレーズ処理がなされていると判断できる。なお、イレーズ処理が１回もなされていない場合には、全ての計数用セルＥＰ１，ＥＰ２，ＥＰ３から論理レベル「１」のデータが読み出される。また、計数用セルＥＰ１，ＥＰ２，ＥＰ３からのデータの読み出し方は、既に図２を参照して説明したとおりである。
【００５１】
イレーズ回数確認処理は、図１１に示すような論理回路３０１，３０２および判断回路３０３を用いて実現できる。図１１に示す回路は、書込／読出制御回路３００に組み込まれている。なお、図１１における各反転回路は、論理回路３０１，３０２および判断回路３０３において、判断を容易にするための回路である。つまり、論理回路３０１，３０２および判断回路３０３において、計数用セルＥＰ１，ＥＰ２，ＥＰ３にプログラムされている場合にＳデータをＨレベル（「１」）として扱えるようにするための回路である。書込／読出制御回路３００は、判断回路３０３によってイレーズ回数を確認する。
【００５２】
ステップＳ３では、記憶セル１のデータをイレーズするとともに、該当する計数用セルにデータをプログラムする。該当する計数用セルとは、判断回路３０３によってイレーズ回数が０回であると判断されている場合には計数用セルＥＰ１である。また、判断回路３０３によってイレーズ回数が１回であると判断されている場合には計数用セルＥＰ２である。判断回路３０３によってイレーズ回数が２回であると判断されている場合には計数用セルＥＰ３である。つまり、ｍ（ｍはｎ以下の自然数）回目の記憶セル１のデータをイレーズする処理を行うときに、ｍ番目の計数用セルにデータを書き込む。
【００５３】
なお、ステップＳ３の処理を実行する際に、判断回路３０３によってイレーズ回数が３回であると判断されている場合には、書込／読出制御回路３００は、イレーズ処理を実行せず、例えば、アラーム出力などを行うことが望ましい。また、記憶セル１のデータのイレーズの仕方、および該当する計数用セルに対するデータのプログラムの仕方は既に説明したとおりである。
【００５４】
記憶セル１のデータをイレーズすると、書込／読出制御回路３００は、データを記憶セル１にプログラムする（ステップＳ４）。データのプログラムの仕方は既に説明したとおりである。
【００５５】
そして、書込／読出制御回路３００は、記憶セル１のデータを読み出し（ステップＳ５）。読み出したデータが所望の論理レベルのデータ（すなわち要求された書込データ）になっていなければ、ステップＳ１に戻る（ステップＳ６）。読み出したデータが所望の論理レベルのデータになっている場合には処理を終了する。
【００５６】
ステップＳ１２，Ｓ１３の処理によって、検査者等に、マルチタイムメモリのイレーズ回数を知らせることができる。
【００５７】
以上に説明したように、この実施の形態のマルチタイムメモリは、データのイレーズ回数を自身で記憶することができる。従って、検査者等が筆記用具を用いてイレーズ回数をメモしておくといった手間をかけることなく、確実に、マルチタイムメモリのイレーズ回数を把握することができる。また、筆記用具を用いてイレーズ回数をメモしておくといった管理方法を用いる場合にはメモすることを忘れた場合には、正確なイレーズ回数を把握することはできない。しかし、この実施の形態のマルチタイムメモリは、データのイレーズ回数を自身で記憶するので、確実にイレーズ回数を把握することができる。
【００５８】
なお、ここでは、イレーズ回数を管理する場合について説明したが、イレーズは、記憶セル１にデータをプログラムする際に実行されるべき処理であるから、実質的に記憶セル１に対する書き換え回数が管理されているといえる。
【００５９】
また、上記の実施の形態では、要求された書込データが論理レベル「０」のデータであっても論理レベル「１」のデータであっても一括して記憶セル１のデータをイレーズするようにしたが（ステップＳ３）。書込データが論理レベル「１」のデータである場合には、記憶セル１からデータを読み出して、読み出したデータが論理レベル「１」のデータであったときにはイレーズ処理を実行しないようにしてもよい。
【００６０】
さらに、上記の実施の形態では、３つの計数用セルＥＰ１，ＥＰ２，ＥＰ３が設けられているマルチタイムメモリを例示したが、マルチタイムメモリのイレーズ許容回数に応じて、２つの計数用セル、または３つより多くの計数用セルをマルチタイムメモリに設けることができる。
【００６１】
また、図１に示された回路構成と書込／読出制御回路３００とを１チップの半導体集積回路に集積化することが好ましい。
【産業上の利用可能性】
【００６２】
本発明は、書き換え可能回数が有限のマルチタイムメモリの書き換え回数を確実に管理できるようにする用途に好適に使用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明によるマルチタイムメモリの一構成例を示す回路図。
【図２】記憶セルおよび計数用セルの具体的構成例を示す回路図。
【図３】記憶セルにデータを書き込む場合の各信号の状態および各トランジスタの状態を示す説明図。
【図４】記憶セルのデータの第１回目の消去の場合の各信号の状態および各トランジスタの状態を示す説明図。
【図５】記憶セルのデータの第２回目の消去の場合の各信号の状態および各トランジスタの状態を示す説明図。
【図６】記憶セルのデータの第３回目の消去の場合の各信号の状態および各トランジスタの状態を示す説明図。
【図７】マルチタイムメモリに対するデータの書き込みおよびデータの消去を制御するための構成の一例を示すブロック図。
【図８】Ｓデータの状態と記憶セルの記憶内容との関係を示す説明図。
【図９】書込／読出制御回路の具体的動作例を示すフローチャート。
【図１０】消去回数確認処理を説明するための説明図。
【図１１】消去回数確認処理を実現するための回路構成を示す回路図。
【図１２】（Ａ）はワンタイムメモリのセルの構成を示す回路図、（Ｂ）はワンタイムメモリのセルの構造を示す構造図。
【図１３】セルへのデータ書き込みおよびセルのデータ消去方法を示す説明図。
【符号の説明】
【００６４】
１      記憶セル
ＥＰ１，ＥＰ２，ＥＰ３  計数用セル
２００  マルチタイムメモリ
３００  書込／読出制御回路
３０１，３０２  論理回路
３０３  判断回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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