(57)【要約】【課題】ブロックゲーティング信号の電圧レベルが安定的であり且つデータプログラムの所要時間及び／又は電流消耗が減少する不揮発性半導体メモリ装置及びこれに対するプログラム方法の提供。【解決手段】プログラム動作安定性が向上した不揮発性半導体メモリ装置及びこれに対するプログラム駆動方法が開示される。本発明に係る不揮発性半導体メモリ装置のプログラム駆動方法によれば、メモリセルプログラム過程と確認読み出し過程との間では、伝送トランジスタのゲート端子に印加されるブロックゲーティング信号のディスチャージ過程が省略される。したがって、本発明に係る不揮発性半導体メモリ装置のプログラム駆動方法によれば、プログラム速度が著しく改善でき、且つ、電流の消耗が著しく減少できる。また、前記ブロックゲーティング信号が昇圧電圧を持続的に維持するため、著しく安定する。【選択図】図５
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【特許請求の範囲】
【請求項１】
電気的にプログラム及び消去が可能な多数のメモリセル、前記メモリセルに所定の電圧を供給するための伝送トランジスタを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
選択される前記メモリセルをプログラムするために、前記メモリセルに所定の第１プログラム電圧を提供する１次プログラム過程と、
前記１次プログラム過程による前記選択されるメモリセルのプログラムを確認するために、前記選択されるメモリセルのデータを所定のビットラインに読み出す確認読み出し過程と、
前記確認読み出し過程の後、前記選択されるメモリセルを再びプログラムするために、前記メモリセルに所定の第２プログラム電圧を提供する２次プログラム過程と、を備え、
前記確認読み出し過程における前記伝送トランジスタは、前記１次プログラム過程における昇圧電圧によって継続的にゲーティングされるが、前記昇圧電圧は、前記メモリセルに前記第１及び第２プログラム電圧を完全に提供することが可能なレベルの電圧であることを特徴とする不揮発性半導体装置のプログラム駆動方法。
【請求項２】
前記２次プログラム過程における前記伝送トランジスタは、前記確認読み出し過程における前記昇圧電圧によって継続的にゲーティングされることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項３】
前記２次プログラム過程は、前記選択されるメモリセルに提供される電圧を接地電圧にディスチャージするための過程を含むことを特徴とする請求項２に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項４】
前記確認読み出し過程は、前記選択されるメモリセルに提供される電圧を接地電圧にディスチャージするための過程を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項５】
前記第２プログラム電圧は、前記第１プログラム電圧より高いことを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項６】
選択される前記メモリセルをプログラムするために、前記メモリセルに所定の第１プログラム電圧を提供する１次プログラム過程と、
前記１次プログラム過程による前記選択されるメモリセルのプログラムを確認するために、前記選択されるメモリセルのデータを所定のビットラインに読み出す確認読み出し過程と、
前記確認読み出し過程の後、前記選択されるメモリセルを再びプログラムするために、前記メモリセルに所定の第２プログラム電圧を提供する２次プログラム過程と、を備え、
前記確認読み出し過程における前記伝送トランジスタは、前記確認読み出し過程における昇圧電圧によって継続的にゲーティングされるが、前記昇圧電圧は、前記メモリセルに前記第１及び第２プログラム電圧を完全に提供することが可能なレベルの電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項７】
所定のビットラインと、
前記ビットラインに電気的に連結され、それぞれに連結されるセルワードラインによってしきい値電圧が制御できる多数のメモリセルを含むメモリセルアレイと、
前記選択されるメモリセルに対応するグローバルワードラインのプログラム電圧を対応する前記セルワードラインに提供するローデコーダであって、前記プログラム電圧が前記選択されるメモリセルをプログラムするための電圧である前記ローデコーダと、
前記プログラム電圧の最大値より高い昇圧電圧を発生する昇圧電圧発生部と、を備え、
前記ローデコーダは、前記グローバルワードラインの電圧を対応する前記セルワードラインに提供する多数の伝送トランジスタと、前記メモリセルのプログラム及び確認読み出しの際に、前記昇圧電圧を前記伝送トランジスタのゲート端子に継続的に印加するように駆動される昇圧電圧スイッチング部と、を含むことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置及びその駆動方法に係り、特に、動作安定性が向上した不揮発性半導体メモリ装置及びそれに対するプログラム駆動方法に関する。
【背景技術】
【０００２】
一般に、不揮発性半導体メモリ装置におけるデータプログラムは、選択されるメモリセルに対するしきい値電圧(threshold voltage)の制御によって行われる。すなわち、「選択されるメモリセル」のワードラインＷＬには所定のプログラム電圧が印加され、ビットラインＢＬは、プログラムしようとするデータによる電圧で制御されることにより、データプログラムが行われる。
【０００３】
図１は従来の不揮発性半導体メモリ装置を示す図である。図１の不揮発性メモリ装置において、ローデコーダ２０は、ブースト回路２１を含んでなる。前記ブースト回路２１は、ブロックアドレスＢＫＡＤＤとブースト制御信号ＣＯＮ１１によって制御され、ブロックゲーティング信号ＢＫＷＬを提供する。前記伝送トランジスタＴＴは、プリデコーダ３０から提供されるグローバルワードラインＧＷＬ１〜ＧＷＬ３２、グローバルストリングラインＧＳＳＬ及びグローバルグラウンドラインＧＧＳＬ上の電圧を前記メモリアレイ１０のメモリセルＭＣ、ストリング選択トランジスタＳＴ及びグラウンド選択トランジスタＧＴにそれぞれ伝達されるように駆動される。この際、前記伝送トランジスタＴＴは、ブロックゲーティング信号ＢＫＷＬに制御される。そして、ページバッファ６０は、ビットラインＢＬの電圧を感知して外部に出力し、或いは外部から入力される電圧をビットラインＢＬ上に伝達する。高電圧発生部５０は、パス電圧ＶＰＡＳＳ及びプログラム電圧ＶＰＧＭを発生してローデコーダ２０のブースト回路２１及びプリデコーダ３０へ提供し、且つ、読み出し電圧ＶＲＥＡＤを生成して前記プリデコーダ３０へ提供する。
【０００４】
ところが、従来の不揮発性半導体メモリ装置では、伝送トランジスタＴＴのゲート端子に提供されるブロックゲーティング信号ＢＫＷＬの電圧レベルは、図２に示すように、ブースト(boosting)方法によって上昇する。したがって、従来の不揮発性半導体メモリ装置及びそのプログラム駆動方法では、ブロックゲーティング信号ＢＫＷＬの電圧レベルが不安定であり、制御が難しいという問題が発生する。
【０００５】
また、従来の不揮発性半導体メモリ装置では、プログラム遂行過程Ｔ０１、Ｔ１１、Ｔ２１と確認読み出し過程Ｔ０２、Ｔ１２、Ｔ２２の開始時点毎に、前記ブロックゲーティング信号ＢＫＷＬは、接地電圧ＶＳＳにディスチャージされる。したがって、従来の不揮発性半導体メモリ装置及びそのプログラム駆動方法では、データプログラムの所要時間及び／又は無駄な電流の消耗が増えるという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、従来技術の問題点を解決するためのもので、その目的は、ブロックゲーティング信号の電圧レベルが安定的であり且つデータプログラムの所要時間及び／又は電流消耗が減少する不揮発性半導体メモリ装置及びこれに対するプログラム方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記技術的課題を解決するために、本発明のある観点によれば、電気的にプログラム及び消去が可能な多数のメモリセルと、前記メモリセルに所定の電圧を供給するための伝送トランジスタを有する不揮発性半導体メモリ装置のプログラム駆動方法を提供する。本発明のプログラム駆動方法は、選択される前記メモリセルをプログラムするために、前記メモリセルに所定の第１プログラム電圧を提供する１次プログラム過程と、前記１次プログラム過程による前記選択されるメモリセルのプログラムを確認するために、前記選択されるメモリセルのデータを所定のビットラインに読み出す確認読み出し過程と、前記確認読み出し過程の後、前記選択されるメモリセルを再びプログラムするために、前記メモリセルに所定の第２プログラム電圧を提供する２次プログラム過程とを備える。前記確認読み出し過程における前記伝送トランジスタは、前記１次プログラム過程における昇圧電圧によって継続的にゲーティングされるが、前記昇圧電圧は、前記メモリセルに前記第１及び第２プログラム電圧を完全に提供することが可能なレベルの電圧である。
【０００８】
好ましくは、前記２次プログラム過程における前記伝送トランジスタは、前記確認読み出し過程における前記昇圧電圧によって継続的にゲーティングされる。
【０００９】
前記他の技術的課題を達成するために、本発明のある観点によれば、所定のビットラインと、前記ビットラインに電気的に連結され、それぞれに連結されるセルワードラインによってしきい値電圧が制御できる多数のメモリセルを含むメモリアレイと、前記選択されるメモリセルに対応するグローバルワードラインのプログラム電圧を対応する前記セルワードラインに提供するローデコーダであって、前記プログラム電圧は前記選択されるメモリセルをプログラムするための電圧である前記ローデコーダと、前記プログラム電圧の最大値より高い昇圧電圧を発生する昇圧電圧発生部とを備える。前記ローデコーダは、前記グローバルワードラインの電圧を対応する前記セルワードラインに提供する多数の伝送トランジスタと、前記メモリセルのプログラム及び確認読み出しの際に、前記昇圧電圧を前記伝送トランジスタのゲート端子に継続的に印加するように駆動される昇圧電圧スイッチング部とを含む。
【発明の効果】
【００１０】
上述した本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、メモリセルプログラム過程と確認読み出し過程との間では、伝送トランジスタのゲート端子に印加されるブロックゲーティング信号のディスチャージ過程が省略される。したがって、本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、プログラム速度が著しく改善でき、且つ、電流の消耗が著しく減少できる。また、前記ブロックゲーティング信号が昇圧電圧を持続的に維持するため、著しく安定する。
【発明を実施するための最良の形態】
【００１１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載の内容を参照しなければならない。各図面において、同一の部材には出来る限り同一の参照符号を付してある。
【００１２】
以下、添付図面を参照して本発明の好適な実施例を説明することにより、本発明を詳細に説明する。
【００１３】
図３は本発明の一実施例に係る不揮発性半導体メモリ装置を示す図である。図３を参照すると、本発明の不揮発性半導体メモリ装置は、ビットラインＢＬ、メモリアレイ１１０及びローデコーダ１２０を含む。そして、本発明の不揮発性半導体メモリ装置は、プリデコーダ１３０をさらに含む。
【００１４】
前記メモリアレイ１１０は、前記ビットラインＢＬに直列に連結される多数のメモリセルＭＣを含む。１本のビットラインＢＬに連結されるメモリセルＭＣの数は様々に実現できるが、本明細書では、３２個のメモリセルＭＣが１本のビットラインＢＬに連結される実施例を示す。参考として、図３において、メモリセル、セルワードライン及びグローバルワードラインは、それぞれＭＣ、ＳＷＬ、ＧＷＬで表わすが、必要に応じて＜＞内の数字で区別する。そして、本実施例では、説明の便宜上、メモリセルＭＣ＜１＞が選択されるメモリセルと仮定する。
【００１５】
前記メモリセルＭＣは、図４に示すように、半導体基板上にソースＳとドレインＤとの間に形成される電流通路、絶縁膜（ＤＯＸ：dielectric oxide）とゲート酸化膜（ＧＯＸ：gate oxide)との間に形成されるフローティングゲートＦＧ及びコントロールゲートＣＧから構成される。前記フローティングゲートＦＧは電子をトラップ(trap)し、トラップされた電子はメモリセルＭＣのしきい値電圧を制御する。この際、前記メモリセルＭＣのしきい値電圧は、自分のセルワードラインＳＷＬに印加される電圧によって制御できる。そして、不揮発性半導体メモリ装置が読み出し動作を行うとき、メモリセルＭＣのしきい値電圧が感知され、格納されたデータが確認される。
【００１６】
前記メモリセルＭＣでは、プログラムと消去動作が繰り返し行われる。この際、メモリセルＭＣの各種機能は、印加される様々な種類の電圧によって決定される。前記メモリセルＭＣは、電子がフローティングゲートＦＧへ移動することにより、プログラムされる。フローティングゲートＦＧへ移動する電子は、ＦＮトンネル(Fowler-Nordheim  tunneling)や電子注入(electron injection) などによって発生しうる。電子注入は、チャネルホットエレクトロン(channel hot-electron injection：ＣＨＥ)やチャネル初期化された二次電子注入(channel-initiated secondary electron injection：ＣＩＳＥ)などで行われる。そして、ＦＮトンネルは、一挙にデータを消去するフラッシュメモリにおいて効果的に利用できる。
【００１７】
さらに図３を参照すると、前記ローデコーダ１２０は、グローバルストリングラインＧＳＳＬ、グローバルワードラインＧＷＬ＜１〜３２＞及びグローバルグラウンドラインＧＧＳＬ上の電圧をセルストリングラインＳＳＬ、セルワードラインＳＷＬ＜１〜３２＞及びセルグラウンドラインＳＧＳＬ上に提供する。この場合、プログラム動作が行われるとき、前記ローデコーダ１２０は、プログラム電圧ＶＰＧＭを選択されるメモリセルＭＣ１に対応するグローバルワードラインＧＷＬ１からセルワードラインＳＷＬ１へ提供する。そして、前記セルストリングラインＳＳＬ、セルワードラインＳＷＬ＜１〜３２＞及びセルグラウンドラインＳＧＳＬは、前記メモリアレイ１１０のメモリセル、ストリング選択トランジスタＳＴ及びグラウンド選択トランジスタＧＴをゲーティングする。
【００１８】
ここで、前記プログラム電圧ＶＰＧＭは、高電圧発生部１５０から提供される電圧であって、選択されるメモリセルＭＣ１に対するプログラム動作の際にプログラムループ毎に漸次上昇するように具現される。そして、前記メモリセルＭＣ１は、前記プログラム電圧ＶＰＧＭに応じて選択的にプログラムされる。
【００１９】
前記ローデコーダ１２０は、具体的に伝送トランジスタＴＴＳ、ＴＴ＜１〜３２＞、ＴＴＧ及び昇圧電圧スイッチング部１２１を含む。前記伝送トランジスタＴＴＳ、ＴＴ＜１〜３２＞、ＴＴＧは、グローバルワードラインＧＷＬ＜１〜３２＞、グローバルストリングラインＧＳＳＬ及びグローバルグラウンドラインＧＧＳＬ上の電圧をセルワードラインＳＷＬ＜１〜３２＞、セルストリングラインＳＳＬおよびセルグラウンドラインＳＧＳＬにそれぞれ伝達されるように駆動される。そして、前記セルワードラインＳＷＬ＜１〜３２＞、セルストリングＳＳＬ及びセルグラウンドラインＳＧＳＬは、それぞれ前記メモリアレイ１１０のメモリセルＭＣ、ストリング選択トランジスタＳＴ及びグラウンド選択トランジスタＧＴを駆動する。
【００２０】
前記昇圧電圧スイッチング部１２１は、昇圧電圧発生部１４０から提供される昇圧電圧ＶＰＰを受信する。この際、前記昇圧電圧ＶＰＰは、前記プログラム電圧ＶＰＧＭの最大値に対して、少なくとも伝送トランジスタＴＴ＜１〜３２＞のしきい値電圧より高いレベルを持つ。前記昇圧電圧スイッチング部１２１は、ブロックアドレスＢＫＡＤＤとスイッチング制御信号ＣＯＮ２１によって制御され、ブロックゲーティング信号ＢＫＷＬを発生する。ここで、前記ブロックアドレスＢＫＡＤＤは、自分に対応するメモリアレイ１１０を選択する。前記スイッチング制御信号ＣＯＮ２１は、前記昇圧電圧ＶＰＰの前記ブロックゲーティング信号ＢＫＷＬによる伝送を制御する信号である。前記ブロックゲーティング信号ＢＫＷＬは、伝送トランジスタＴＴＳ、ＴＴ＜１〜３２＞、ＴＴＧのゲート端子に印加される。
【００２１】
本実施例において、前記ブロックゲーティング信号ＢＫＷＬは、前記メモリセルＭＣに対するプログラム及び確認読み出し過程で、昇圧電圧ＶＰＰの電圧レベルを持続的に維持する。この際、前記昇圧電圧ＶＰＰは、前記メモリセルＭＣをプログラムするためのプログラム電圧ＶＰＧＭの最大値より伝送トランジスタＴＴ＜１〜３２＞のしきい値電圧以上高い電圧である。したがって、プリデコーダ１３０から提供されるグローバルワードラインＧＷＬ＜１〜３２＞上の電圧は、対応するセルワードラインＳＷＬに電圧降下なく完全に伝達できる。
【００２２】
前記プリデコーダ１３０は、高電圧発生部１５０から提供されるパス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ及び確認読み出し電圧ＶＦを受信する。ここで、前記パス電圧ＶＰＡＳＳは、対応するメモリセルＭＣをターンオンさせるが、メモリセルＭＣの格納されたデータ値の変化はもたらさない程度の電圧レベルである。前記確認読み出し電圧ＶＦは、プログラムされたメモリセルＭＣのしきい値電圧が目標の値に制御されたかを確認することが可能な電圧レベルである。
【００２３】
前記プリデコーダ１３０は、ローアドレスＲＡＤＤ及びプリ制御信号ＣＯＮ２２によって制御される。前記プリ制御信号ＣＯＮ２２は、前記プリデコーダ１３０を制御して、前記伝送トランジスタＴＴに連結されるグローバルストリングラインＧＳＳＬ、グローバルグラウンド電圧ＧＧＳＬ及びグローバルワードラインＧＷＬ１〜ＧＷＬ３２に前記パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、確認読み出し電圧ＶＦ、電源電圧ＶＣＣ、接地電圧ＶＳＳなどを選択的に提供する。
【００２４】
ページバッファ１６０は、ビットリンＢＬの電圧を感知して外部に出力し、或いは外部から入力される電圧をビットラインＢＬ上に伝達する。
【００２５】
次に、図５を参照して本発明の不揮発性半導体メモリ装置のプログラム方法について説明する。
【００２６】
本発明の不揮発性半導体メモリ装置に対するプログラム動作は、連続的に行われるプログラムループから構成される。図５には、初期プログラムループＬｏｏｐ１００、第１プログラムループＬｏｏｐ１１０及び第２プログラムループＬｏｏｐ１２０が示されている。
【００２７】
この際、前記各プログラムループＬｏｏｐ１００、Ｌｏｏｐ１１０、Ｌｏｏｐ１２０は、プログラム遂行過程Ｔ１０１、Ｔ１１１、Ｔ１２１と確認読み出し過程Ｔ１０２、Ｔ１１２、Ｔ１２２を含む。ここで、プログラム遂行過程Ｔ１０１、Ｔ１１１、Ｔ１２１は、前記メモリセルＭＣ１に所定のレベルのプログラム電圧ＶＰＧＭを印加し、前記選択されるメモリセルＭＣのしきい値電圧を増加させる過程である。この際、プログラム電圧ＶＰＧＭは、プログラムループ毎に増加する。
【００２８】
本明細書では、第１プログラムループＬｏｏｐ１１０のプログラム遂行過程Ｔ１１１で、選択される前記メモリセルＭＣをプログラムするために前記メモリセルＭＣ１に印加される電圧は、「第１プログラム電圧ＶＰＧＭ＜１＞」と称する。また、第１プログラムループＬｏｏｐ１１０のプログラム遂行過程Ｔ１１１は、「１次プログラム過程」とも呼ばれる。
【００２９】
前記確認読み出し過程Ｔ１０２、Ｔ１１２、Ｔ１２２は、前記プログラム遂行過程Ｔ１０１、Ｔ１１１、Ｔ１２１で制御されたメモリセルＭＣ１のしきい値電圧が目標の値に増加したかを確認する過程である。この際、選択されるメモリセルＭＣ１が目標のしきい値電圧より低い場合には、次のプログラムループが続いて行われる。
【００３０】
そして、前記プログラムループＬｏｏｐ１１０の確認読み出し過程Ｔ１１２では、プログラム遂行過程Ｔ１１１による前記選択されるメモリセルＭＣ１のプログラムを確認するために、前記選択されるメモリセルＭＣ１に格納されたデータをビットラインＢＬに読み出す。この際、前記メモリセルセルＭＣ１に印加される電圧は、確認読み出し電圧ＶＦである。本明細書において、第１プログラムループＬｏｏｐ１１０の確認読み出し過程Ｔ１１２は、「確認読み出し過程」とも呼ばれる。
【００３１】
前記確認読み出し過程Ｔ１１２において、プログラムの失敗（フェール）と確認される場合、次の第２プログラムループＬｏｏｐ１２０が行われる。すなわち、前記プログラムループＬｏｏｐ１２０のプログラム遂行過程Ｔ１２１では、前記選択されるメモリセルＭＣ１を再びプログラムするために、前記メモリセルＭＣ１に所定の第２プログラム電圧ＶＰＧＭ＜２＞を提供する。この際、前記第２プログラム電圧ＶＰＧＭ＜２＞は、前記第１プログラム電圧ＶＰＧＭ＜１＞に対して所定の電圧レベルだけ高い電圧である。本明細書において、第２プログラムループＬｏｏｐ１２０のプログラム遂行過程Ｔ１２１は、「第２プログラム過程」とも呼ばれる。
【００３２】
図５を参照すると、前記ブロックゲーティング信号ＢＫＷＬは、前記１次プログラム過程Ｔ１１１、前記確認読み出し過程Ｔ１１２及び前記２次プログラム過程Ｔ１２１で、継続的に昇圧電圧ＶＰＰを維持する。この際、前記昇圧電圧ＶＰＰが前記メモリセルＭＣのゲート端子に前記第１及び第２プログラム電圧ＶＰＧＭ＜１＞、ＶＰＧＭ＜２＞を完全に提供することが可能なレベルの電圧を持つことになるのは、前述したとおりである。
【００３３】
一方、前記プログラム遂行過程Ｔ１０１、Ｔ１１１、Ｔ１２１及び確認読み出し過程の開始時点では、メモリセルＭＣに印加されるセルワードラインＳＷＬは、従来の技術と同様に接地電圧ＶＳＳにディスチャージされる。
【００３４】
本発明の不揮発性半導体メモリ装置及びその駆動方法によれば、プログラム遂行過程Ｔ１０１、Ｔ１１１、Ｔ１２１と確認読み出し過程Ｔ１０２、Ｔ１１２、Ｔ１２２では、伝送トランジスタＴＴ＜１〜３２＞（図３参照）のゲート端子に印加されるブロックゲーティング信号ＢＫＷＬは昇圧電圧ＶＰＰを持続的に維持する。
【００３５】
したがって、ブースト方法によって前記ブロックゲーティング信号ＢＫＷＬを発生する従来の技術に比べて、本発明におけるブロックゲーティング信号ＢＫＷＬは、著しく安定した電圧レベルを持つ。また、本発明の不揮発性半導体メモリ装置及びそれに対するプログラム方法によれば、プログラム遂行過程及び確認読み出し過程毎に行われるディスチャージ過程が排除される。したがって、本発明の不揮発性半導体メモリ装置及びそれに対するプログラム方法によれば、データプログラムの所要時間及び／又は電流消耗が減少する。
【００３６】
本発明は図示された一実施例を参考として説明されたが、これらの実施例は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、各種の変更例又は均等な他の実施例に想到し得ることは明らかである。したがって、本発明の真正な技術的な保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００３７】
本発明は、メモリセルプログラム過程と確認読み出し過程との間では、伝送トランジスタのゲート端子に印加されるブロックゲーティング信号のディスチャージ過程を省略するものであって、不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【００３８】
【図１】従来の不揮発性半導体メモリ装置を示す図である。
【図２】図１の不揮発性半導体メモリ装置のプログラム駆動方法におけるブロックゲーティング信号などの電圧レベルの変化を示す図である。
【図３】本発明の一実施例に係る不揮発性半導体メモリ装置を示す図である。
【図４】図３のメモリセル（ＭＣ）の一例を示す図である。
【図５】図１の不揮発性半導体メモリ装置のプログラム駆動方法におけるブロックゲーティング信号などの電圧レベルの変化を示す図である。
【符号の説明】
【００３９】
ＶＰＧＭ  プログラム電圧
ＶＰＡＳＳ  パス電圧
ＶＦ  確認読み出し電圧
ＭＣ  メモリセル
ＴＴＳ、ＴＴ<１〜３２>、ＴＴＧ  伝送ゲート
ＧＷＬ  グローバルワードライン
ＳＷＬ  セルワードライン
ＧＳＳＬ  グローバルストリングライン
ＳＳＬ  セルストリングライン
ＧＧＳＬ  グローバルグラウンドライン
ＳＧＳＬ  セルグラウンドライン
ＢＫＷＬ  ブロックゲーティング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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