(57)【要約】【課題】固体撮像装置における画素間の混色特性差等の特性差を抑制し、画質の向上を図る。【解決手段】複数の光電変換素子６２、６３と光電変換素子６２、６３の信号電荷を読み出す手段を有する単位セル６１が２次元アレイ状に配列された撮像領域７２を有し、撮像領域７２には各光電変換素子６２、６３間を分離する半導体ウェル領域が形成され、光電変換素子６２、６３の深い部分間を分離する半導体ウェル領域が、幅の異なる（Ｗ３＞Ｗ４）少なくとも２種類の半導体ウェル領域７６Ａ，７６Ｂで形成されて成る。【選択図】図２
2007281310.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子と該光電変換素子の信号電荷を読み出す手段を有する単位セルが２次元アレイ状に配列された撮像領域を有し、
前記撮像領域には各光電変換素子間を分離する半導体ウェル領域が形成され、
前記光電変換素子の深い部分間を分離する前記半導体ウェル領域が、幅の異なる少なくとも２種類の半導体ウェル領域で形成されている
ことを特徴とする固体撮像装置。
【請求項２】
前記半導体ウェル領域が非等間隔で配列されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記光電変換素子が非等間隔で配列されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記単位セル内において、前記信号電荷を読み出す手段が複数の光電変換素子で共有されている
ことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特に、光電変換素子により生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えばＣＭＯＳイメージセンサ等に関する。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は部分的に使用して作製されたイメージセンサである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、光電変換素子と複数のＭＯＳトランジスタからなる画素が複数、２次元アレイ状に配列され、光電変換素子により生成された電荷を画素信号に変換して読み出す固体撮像装置である。近年、このＣＭＯＳイメージセンサは、携帯電話用のカメラ、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像素子として注目されている。      
【０００３】
図８に、一般的なＣＭＯＳイメージセンサの一例を示す。このＣＭＯＳイメージセンサ１は、例えばフォトダイオードからなる１つの光電変換素子２と複数のＭＯＳトランジスタからなる画素（単位セル）３を複数個、２次元アレイ状に配列してなる撮像領域４と、周辺回路とから構成される。
【０００４】
光電変換素子２では光を受けて光電変換により生成された信号電荷が蓄積される。複数のＭＯＳトランジスタは、この例では転送用トランジスタ６と、リセット用トランジスタ７と、増幅用トランジスタ８と、選択用トランジスタ９の４つのトランジスタで構成される。転送用トランジスタ６は、光電変換素子２に蓄積された信号電荷をフローティング・ディフージョン（ＦＤ）、したがって増幅用トランジスタ８のゲートに転送するためのトランジスタである。リセット用トランジスタ７は、増幅用トランジスタ８のゲ−ト電位をリセットするためのトランジスタである。増幅用トランジスタ８は、信号電荷を増幅するためのトランジスタである。選択用トランジスタ９は、出力画素を選択するためのトランジスタである。
【０００５】
画素３においては、転送用トランジスタ６のソースが光電変換素子２に接続され、そのドレインがリセット用トランジスタ７のソースに接続される。転送用トランジスタ６のゲートには、そのゲート電位を制御するための転送信号配線１１が接続される。リセット用トランジスタ７は、そのドレインが電源電位供給線１０に接続され、そのゲートがゲート電位を制御するためのリセット信号配線１２に接続される。増幅用トランジスタ８は、そのドレインが電源電位供給線１０に接続され、そのソースが選択用トランジスタ９のドレインに接続され、そのゲートが転送用トランジスタ６とリセット用トランジスタ７間のフローティング・ディフージョン（ＦＤ）に接続される。選択用トランジスタ９は、そのソースが画素出力線１４に接続され、そのゲートがゲート電位を制御するための選択信号線１３に接続される。
【０００６】
画素出力線１４には定電流を供給するためのトランジスタ１６が接続され、選択された増幅用トランジスタ８に定電流を供給し、増幅用トランジスタ８をソースフォロアとして動作させ、増幅用トランジスタ８のゲート電位と、ある一定の電圧差をもつ電位が画素出力線１４に表れるようになされる。トランジスタ１６のゲートには、トランジスタ１６がある一定の電流を供給するような飽和領域動作をするよう、一定の電位を供給するための定電位供給線１７が接続される。
【０００７】
一方、周辺回路として、垂直選択手段２１、列選択手段２２及びＣＤＳ（相関二重サンプリング）回路２３が配置される。さらに、画素３の各行毎に、出力端が転送信号線１１に接続された行選択用ＡＮＤ素子２５、出力端がリッセト信号線１２に接続された行選択用ＡＮＤ素子２６、及び出力端が選択信号線１３に接続された行選択用ＡＮＤ素子２７がそれぞれ配置される。
【０００８】
各行の行選択用ＡＮＤ素子２５の一方に入力端には、転送信号配線１１に転送パルスを供給するためのパルス端子２８が接続され、他方の入力端には、垂直選択手段２１からの出力が接続される。各行の行選択用ＡＮＤ素子の一方の入力端には、リセット信号配線１２にリセットパルスを供給するためのパルス端子２９が接続され、他方の入力端には垂直選択手段２１からの出力が接続される。各行の行選択用ＡＮＤ素子２７の一方の入力端には、選択信号配線１３に選択パルスを供給するためのパルス端子３０が接続され、他方の入力端には、垂直選択手段２１からの出力が接続される。
【０００９】
このような構成により、垂直選択手段２１によって選択された行の各信号配線にのみ、各制御パルスが供給される。各画素３からの読み出し動作は、図１０に示す駆動信号を加えて次のようにして行われる。
【００１０】
図９の転送信号（パルス）Ｓ１は転送信号配線１１に供給され、リセット信号（パルス）Ｓ２はリセット信号配線１２に供給され、選択信号（パルス）Ｓ３は選択信号配線１３に供給される。
【００１１】
先ず、選択パルスＳ３及びリセットパルスＳ２を供給して、読み出しを行う行の選択用トランジスタ９と、リセット用ランジスタ７を導通状態にして、増幅用トランジスタ８のゲート（いわゆるフローティング・ディフージョンＦＤ）の電位をリセットする。リセット用トランジスタ７を非導通にした後、各画素３のリセットレベルに対応した電圧を後段のＣＤＳ回路２３に読み出しておく。次に、転送パルスＳ３を供給して転送用トランジスタ６を導通状態にし、光電変換素子２に蓄積された電荷をフローティング・ディフージョン（ＦＤ）、したがって増幅用トランジスタ８のゲートに転送する。転送終了後、転送用トランジスタ６を非導通状態にした後、蓄積されていた電荷量に応じた信号レベルの電圧を後段の回路２３に読み出す。
【００１２】
ＣＤＳ回路２３では、先に読み出しておいたリセットレベルと信号レベルとの差を取り、画素毎の増幅用トランジスタの閾値電圧Ｖｔｈのばらつき等により発生する固定的なパターンノイズを相殺する。ＣＤＳ回路２３に蓄積された信号は列選択手段２２によって選択されると、水平信号線２４を通ってＡＧＣ（自動利得制御）等の後段の回路へ読み出されて処理される。
【００１３】
以上の様に、ＣＭＯＳイメージセンサでは、１画素中には光電変換素子２の他に、光電変換素子２に蓄積された電荷を読み出すための複数のトランジスタ、そして各トランジスタを制御するための制御信号配線が必要とされる。そのため、単純な構造を持つＣＣＤイメージセンサに比べて画素の縮小化が困難であった。これまで、図１０に示すような、駆動方法を変えることにより、選択トランジスタをなくし、画素構成を単純化するような画素（特許文献１参照）や、図１１に示すような、複数の光電変換素子からの読み出しに１つの増幅トランジスタを使用するようにした画素が提案されている。
【００１４】
図９の画素３３は、１つの光電変換素子（フォトダイオード）２と、転送用トランジスタ６、リセット用トランジスタ７及び増幅用トランジスタ８の３つのＭＯＳトランジスタとから構成される。転送用トランジスタ６は、そのソースが光電変換素子２に接続され、そのドレインがリセット用トランジスタ７のソースに接続されると共に、増幅用トランジスタ８のゲートに接続される。転送用トランジスタ６のゲートは転送信号配線１１が接続される。リセット用トランジスタ７は、そのドレインが増幅用トランジスタ８のドレインに接続する電源供給線と共通化した選択信号配線３４に接続され、そのゲートが画素出力線１４に接続される。増幅用トランジスタ８のソースが画素出力線１４に接続される。
【００１５】
図１１の単位セル４１は、２画素に対応する２つの光電変換素子に対して、転送用トランジスタをそれぞれ対応して形成すると共に、リセット用トランジスタと増幅用トランジスタを共有するようにして構成される。すなわち、単位セル４１では、上側光電変換素子４２と下側光電変換素子４３を有し、それぞれの光電変換素子４２及び４３が転送用トランジスタ４４及び４５のソースに接続され、両転送用トランジスタ４４及び４５のドレインが共有するリセット用トランジスタのソース及び増幅用トランジスタ４７のゲートに接続される。リセット用トランジスタ４６のドレイン及び増幅用トランジスタ４７のドレインは電源供給線５３に接続され、増幅用トランジスタ４７のソースが画素出力線４８に接続される。転送用トランジスタ４４及び４５のゲートはそれぞれ転送信号配線４８及び４９が接続され、リセット用トランジスタ４６のゲートはリセット信号配線５０に接続される。さらに、フローティング・ディフージョン（ＦＤ）と容量キック用配線５１との間に容量５２が接続される。
【００１６】
【特許文献１】特開２００２−７７７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、図１１の画素構成のようにリセット用トランジスタ４６及び増幅用トランジスタ４７を共有化することにより、１画素中の素子数が減り、画素サイズの縮小化を図ることができる。しかし、図８や図１０に示した単位セル（いわゆる１画素３、３３）では、受光面中の全ての画素が１つの形状であったのに対し、図１１で示す単位セル４１を並べて構成した受光面は、２種類の画素で構成されることになる。すなわち、図８、図１０では光電変換素子が等間隔で配列されるのに対し、図１１では光電変換素子４２、４３が受光面の垂直方向に関して非等間隔で配列されることになる。
【００１８】
このため、図１１の単位セル４１を配列したイメージセンサでは、２種類の画素間で、感度、飽和、混色、シェーディング等の特性に差異が生じる。例えばベイヤー方式で色コーディングした際、同じ緑色（Ｇ）でコーディングされた画素でも、行により画素特性が異なってしまうため、一枚の画像として見ると横縞が発生するという問題が考えられる。この問題は、図１１の単位セルのみの問題ではなく、トランジスタ数、構成によらず、画素間トランジスタの共有化に伴う問題である。
【００１９】
図１２に、図１１の単位セル４１を複数配列したＣＭＯＳイメージセンサの撮像面（受光面）のレイアウトを示す。図１２に示すように、単位セル４１内で上下側の光電変換素子４２及び４３の間にトランジスタ領域５４が形成される。このトランジスタ領域５４内にリセット用トランジスタ４６、増幅用トランジスタ４７が形成される。このように共有するトランジスタ領域５４が形成されるために、光電変換素子４２、４３は撮像面の垂直方向に関して非等間隔に配列されることになる。すなわち、単位セル４１内の光電変換素子４２、４３の配列ピッチＰ１と単位セル４１間の光電変換素子４２、４３の配列ピッチＰ２が異なる（Ｐ１＞Ｐ２）。
【００２０】
このように、上側光電変換素子４２の下側に隣接する領域がトランジスタ領域５４であり、トランジスタ領域５４の下側に隣接する領域が下側光電変換素子４３である。従って、上側光電変換素子４２、下側光電変換素子４３では、その上下に隣接する素子が異なることから、全く同じ形状にすることが不可能であり、上述した様に、感度、飽和、混色、シェーディングといった特性が異なってしまう。
【００２１】
特に、撮像面に対して、光が斜めに入射した場合の混色に関して、図１２のＡ−Ａ断面構造を表わす図１３の模式図を用いて説明する。
【００２２】
図１３の構成は、例えばｎ型のシリコン半導体基板５６上に、第１のｐ型半導体ウェル領域５７が形成され、基板表面側に上側及び下側光電変換素子４２及び４３が形成されると共に、トランジスタ領域５４が形成される。また、基板表面から第１のｐ型半導体ウェル領域５７に達するように、単位セル４１間の光電変換素子４２、４３を分離するための第２のｐ型半導体ウェル領域５８と、単位セル４１内の光電変換素子４２、４３の間及びトランジスタ領域５４を分離するための第２のｐ型半導体ウェル領域５９とが形成される。
【００２３】
トランジスタ領域５４内には、リセット用トランジスタ４６、増幅用トランジスタ４７が形成される。光電変換素子４２、４３は、ｐｎ接合及びｎ型の電荷蓄積領域を有した領域として模式的に示している。この光電変換素子４２、４３の下部は、ｎ型の電荷蓄積領域から連続して第１のｐ型半導体ウェル領域５７に達するｎ型の領域４２ａ，４３ａで形成される。各第２のｐ型半導体ウェル領域５８、５９は、共に基板表面の光電変換素子４２、４３の領域より深い部分で同じ幅ｗ１で且つ等間隔Ｗ２に形成される。なお、図示しないが、この基板上に多層配線、色フィルタ及びオンチップレンズが形成される。
【００２４】
図１２及び図１３のレイアウトを有するＣＭＯＳイメージセンサにおいて、各色フィルタを透過した光は、各光電変換素子４２、４３の中心に集光されるが、長波長特性を持つ光は光電変換素子４２、４３の表面部分で吸収されず、シリコン基板の深い部分までエネルギーを有している。光電変換素子４２、４３に集光され、生成される電荷（すなわち電子）は、その光電変換素子４２、４３のｎ型蓄積領域に蓄積される。しかし、第２のｐ型半導体ウェル領域５８、５９で光電変換された電子は、ポテンシャルの勾配により、移動先すなわち何れの光電変換素子４２又は４３の蓄積領域へ蓄積されるかが決まる。
【００２５】
図１３に示すように、上側光電変換素子４２と下側光電変換素子４３に斜め光Ｌが入射した場合、上側光電変換素子４２に入射した光Ｌにより、深い部分の第２のｐ型半導体ウェル領域５９で光電変換された電子の大部分は上側光電変換素子４２中に蓄積される。これに対して、下側光電変換素子４３に入射した光Ｌにより、深い部分の第２のｐ型半導体ウェル領域５８で光電変換された電子は、その隣の上側光電変換素子４２の方へ移動する割合が多くなる。
【００２６】
結果として、図１３のような角度での入射光Ｌに対しては、上側光電変換素子４２から下側光電変換素子４３への混色量に対し、下側光電変換素子４３からその隣の上側光電変換素子４２への混色量の方が多くなる。このような上側光電変換素子４２と下側光電変換素子４３の混色特性の違いは、横縞として画像の劣化を引き起こす。また、逆の入射角を持つ光に対しては、逆の混色特性を持つ。
【００２７】
本発明は、上述の点に鑑み、混色特性差等の特性差を抑制し、画質の向上を図った固体撮像装置を提供するものである。
【課題を解決するための手段】
【００２８】
本発明に係る固体撮像装置は、複数の光電変換素子と該光電変換素子の信号電荷を読み出す手段を有する単位セルが２次元アレイ状に配列された撮像領域を有し、撮像領域に各光電変換素子間を分離する半導体ウェル領域が形成され、光電変換素子の深い部分間を分離する前記半導体ウェル領域が、幅の異なる少なくとも２種類の半導体ウェル領域で形成されていることを特徴とする。
【００２９】
本発明の固体撮像装置では、複数の光電変換素子を有する単位セルが２次元アレイ状に配列された撮像領域における素子分離用の半導体ウェル領域が、幅の異なる少なくとも２種類の半導体ウェル領域で形成されるので、半導体ウェル領域で光電変換した電荷量が制御され、画素間での混色特性差等の特性差が抑制される。
【発明の効果】
【００３０】
本発明に係る固体撮像装置によれば、画素間での混色特性差などの特性差を抑制することができ、画質の向上を図ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施の形態を説明する。
【００３２】
本発明に係る固体撮像装置の実施の形態は、複数の光電変換素子と、この光電変換素子の信号電荷を読み出す手段、すなわち複数の光電変換素子で共有する信号電荷読み出し手段とを有する構成を単位セルとしたＣＭＯＳイメージセンサである。
【００３３】
図１〜図３に、本発明に係る固体撮像装置の一実施の形態を示す。本実施の形態に係る固体撮像装置６０は、図１及び図２に示すように、図３で示す単位セル、すなわち例えばフォトダイオードによる２つの光電変換素子６２、６２を有し、この光電変換素子６２、６３に対してリセット用トランジスタ６６と増幅用トランジスタ６７を共有してなる単位セル６１を、複数２次元アレイ状に配列してなる撮像領域７２を有して構成される。本例では、見かけ上の１画素としては１つの光電変換素子と、転送用トランジスタ、リセット用トランジスタ及び増幅用トランジスタの３つのＭＯＳトランジスタとにより構成される。撮像領域７２の周辺回路には、前述の図８で説明したと同様に、垂直選択手段、列選択手段、ＣＤＳ回路等が形成され、水平信号線を通して画素信号が読み出される。
【００３４】
図３の単位セル６１は、フォトダイオードからなる上側光電変換素子６２と下側光電変換素子６３と、それぞれの上側光電変換素子６２及び下側光電変換素子６３に対応した２つの転送用トランジスタ６４及び６５と、２つの光電変換素子６２、６３（いわゆる２つの画素）で共有されるリセット用トランジスタ６６及び増幅用トランジスタ６７とで構成される。前述するように、上側光電変換素子６２及び下側光電変換素子６３は、それぞれ対応する転送用トランジスタ６４、６５のソースに接続される。それぞれの転送用トランジスタ６４、６５のドレインは共有されるリセット用トランジスタ６６のソースに接続されると共に、そのリセット用トランジスタ６６のソースと転送用トランジスタ６４、６５のドレインとの接続中点であるフローティング・ディフージョン（ＦＤ）が増幅用トランジスタ６７のゲートに接続される。リセット用トランジスタ６６のドレイン及び増幅用トランジスタ６７のドレインは、それぞれ電源供給線７１に接続され、増幅用トランジスタ６７のソースが画素出力線７３に接続される。転送用トランジスタ６４、６５のゲートはそれぞれ転送信号配線６８、６９に接続され、リセット用トランジスタ６６のゲートはリセット信号配線７０に接続される。なお、前述の図１１で示したように、容量キック用配線を設け、この容量キック配線とフローティング・ディフージョン（ＦＤ）との間に容量を接続するように構成することもできる。
【００３５】
図１は、この単位セル６１を複数、２次元アレイ状に配列した撮像領域７２の撮像面（受光面）を模式的に示したレイアウトである。この撮像面のレイアウトは、前述の図１２と同じである。すなわち、単位セル６１が後述する半導体ウェル領域７６で分離されると共に、単位セル６１内で上側光電変換素子６２、下側光電変換素子６３及び上下側の光電変換素子６２と６３の間に形成されたトランジスタ領域７４が相互に半導体ウェル領域７６にて分離される。光電変換素子６２、６３、トランジスタ領域７４は、撮像面の水平方向に関して等間隔に配列される。しかし、単位セル６１内の上下側の光電変換素子６２、６３がトランジスタ領域７４を挟んで形成されているため、光電変換素子６２、６３は撮像面の垂直方向に関して非等間隔で配列される。すなわち、単位セル６１内の光電変換素子６２、６３の配列ピッチＰ３と、単位セル６１間の光電変換素子６２、６３の配列ピッチＰ４とが異なる。つまり、配列ピッチＰ３は配列ピッチＰ４より大きい（Ｐ３＞Ｐ４）。
【００３６】
そして、本実施の形態においては、特に、図２の断面構造（図１のＢ−Ｂ線上の断面図）で示すように、光電変換素子６２及び６３間の半導体ウェル領域７６〔７６Ａ，７６Ｂ〕の幅Ｗ３，Ｗ４を、表面の光電変換素子６２、６３の配列ピッチＰ３，Ｐ４に合わせて異ならして構成する。つまり、半導体ウェル領域７６は、後述するように、基板表面側の光電変換素子６２、６３より深い部分での幅が異なる２種類の半導体ウェル領域７６Ａ及び７６Ｂで構成される。
【００３７】
図２においては、第１導電型の半導体基板、本例ではｎ型シリコン半導体基板８１の深い位置に、第１の第２導電型例えばｐ型の半導体ウェル領域８２が形成され、半導体基板８１の表面側に上側光電変換素子６２及び下側光電変換素子６３が形成されると共に、単位セル６１内の両光電変換素子６２及び６３間に挟まれたトランジスタ領域７４が形成される。また、基板表面から第１のｐ型半導体ウェル領域８２に連続するように、単位セル６１間の光電変換素子６２、６３を分離する第２のｐ型半導体ウェル領域７６Ｂと、単位セル６１内の光電変換素子６２、６３及びトランジスタ領域７４を分離する第２の半導体ウェル領域７６Ａとが形成される。
【００３８】
トランジスタ領域７４内には、リセット用トランジスタ６６、増幅用トランジスタ６７が形成される。光電変換素子６２、６３は、ｐｎ接合及びｎ型の電荷蓄積領域を有した領域として模式的に示している。この光電変換素子６２、６３の下部は、ｎ型の電荷蓄積領域から連続して第１のｐ型半導体ウェル領域８２に達するｎ型の領域６２ａ，６３ａで形成される。転送トランジスタ６４、６５は、光電変換素子６２、６３とトランジスタ領域７４に跨がって形成される。
【００３９】
そして、単位セル６１内のトランジスタ領域７４に対応した第２のｐ型半導体ウェル領域７６Ａの幅、すなわち基板表面側の光電変換素子６２、６３より深い部分の幅Ｗ３は広く、単位セル６１間に対応した第２のｐ型半導体ウェル領域７６Ｂの幅、すなわち基板表面側の光電変換素子６２、６３より深い部分の幅Ｗ４は狭く形成される。つまり、幅Ｗ３は幅Ｗ４より広く形成される（Ｗ３＞Ｗ４）。換言すると、第２のｐ型半導体ウェル領域７６Ａ、７６Ｂは、撮像面の垂直方向に関して非等間隔で配列される。表面に臨む第２のｐ型半導体ウェル領域７６〔７６Ａ，７６Ｂ〕の幅Ｗ５は共に同じに形成される。また、トランジスタ領域７４が形成されているため、光電変換素子６２、６３は、撮像面の垂直方向に関して非等間隔で配列される。各光電変換素子６２，６３の表面の部分の幅は同じ幅Ｗ６で形成され、深い部分のｎ型領域６２ａ，６３ａの幅は同じ幅Ｗ７で形成される。
【００４０】
なお、図示しないが、図２の基板上には多層配線、色フィルタ及びオンチップレンズ等が形成される。
【００４１】
本実施の形態に係る固体撮像装置においては、各色フィルタを通過した光が、各光電変換素子６２、６３の中心に集光される。前述したように、長波長特性を持つ光は光電変換素子６２、６３の表面部分で吸収されず、シリコン基板の深い部分までエネルギーを有している。そして、図２に示すように、斜め光Ｌが入射した場合、上側光電変換素子６２に入射した光Ｌは第２のｐ型半導体ウェル領域７６Ａに達するが、第２のｐ型半導体ウェル領域７６Ａで生成される電荷（本例では電子）は、図１３で説明したと同様に、大部分が上側光電変換素子６２中に蓄積される。ここで、第２のｐ型半導体ウェル領域７６Ａに入射する光Ｌは第２のｐ型半導体ウェル領域７６Ａのｎ型領域６２ａに近い位置であり、したがって、ここで光電変換された電子の大部分は光電変換素子６２中に蓄積される。従って下側光電変換素子６３への混色は少ない。
【００４２】
一方、下側光電変換素子６３に入射した光Ｌは第２のｐ型半導体ウェル領域７６Ｂに達するが、このｐ型半導体ウェル領域７６Ｂ自体が狭い領域であるため、このｐ型半導体ウェル領域７６Ｂで光電変換される電子の量が減り、上側光電変換素子６２へ移動する電子量は少ない。ここで、第２のｐ型半導体ウェル領域７６Ｂに入射する光Ｌは、上記上側光電変換素子６２に入射される光Ｌと同じ距離とすると、同図の場合、第２のｐ型半導体ウェル領域７６Ｂの中央付近となるも、ｐ型半導体ウェル領域７６Ｂ自体の幅が狭いので、ここで光電変換される電子の量は少なくなる。したがって、上側光電変換素子６２へ移動する電子量は少なくなる。第２のｐ型半導体ウェル領域７６Ｂ以外の部分（例えばｎ型領域６３ａ）で光電変換された電子は下側光電変換素子６３に蓄積される。結果として、上側光電変換素子６２と下側光電変換素子６３の混色特性差が抑制され、両光電変換素子６２、６３の混色特性を揃えることが可能になる。このように隣接する光電変換素子への電荷の漏洩が抑制されるので、感度、飽和、混色、シェーディング等の特性差が抑えられる。
【００４３】
第２のｐ型半導体ウェル領域７６〔７６Ａ，７６Ｂ〕の形成方法について説明する。第１の方法は、ｎ型半導体基板８１にイオン注入により第１のｐ型半導体ウェル領域８２を形成した後、レジストマスクを介して、選択的に第２のｐ型半導体ウェル領域７６〔７６Ａ，７６Ｂ〕をイオン注入により形成する。その後、光電変換素子６２、６３を形成し、また第２のｐ型半導体ウェル領域７６Ａにリセット用トランジスタ６６、増幅用トランジスタ６７を形成する。
【００４４】
第２の方法は、ｎ型半導体基板８１にイオン注入により第１のｐ型半導体ウェル領域８２を形成したのち、全面にイオン注入により第２の半導体ウェル領域７６を形成する。その後、ｐ型不純物を打ち消すように、レジストマスクを介して、ｎ型の領域６２ａ，６３ａ、光電変換素子６２、６３、及びトランジスタ領域７４を形成する。
【００４５】
上例では、単位セルを上下側の２つの光電変換素子を有するように構成したが、その他、３つ以上の光電変換素子と共有トランジスタとを有した単位セルを適用することもできる。例えば、図４〜図６に、４つの光電変換素子でトランジスタを共有した単位セルを２次元アレイ状に配列した固体撮像装置に適用した実施の形態を示す。
【００４６】
図６に、単位セルを示す。この単位セル８４は、例えばフォトダイオードからなる４つの光電変換素子８５、８６、８７、８８と、４つの転送用トランジスタ８９、９０、９１、９２と、いわゆる４つの画素で共有されるリセット用トランジスタ９３及び増幅トランジスタ９４とで構成される。４つの光電変換素子８５〜８８は、それぞれ対応する転送用トランジスタ８９〜９２のソースに接続される。それぞれの転送トランジスタ８９〜９２のドレインは共有されるリセット用トランジスタ９３のソースに接続されると共に、そのリセット用トランジスタ９３のソースと転送用トランジスタ８５〜８８のドレインとの接続中点であるフローティング・ディフージョン（ＦＤ）が増幅用トランジスタ９４のゲートに接続される。リセット用トランジスタ９３のドレイン及び増幅用トランジスタ９４のドレインは、それぞれ電源供給線９５に接続され、増幅用トランジスタ９４のソースが画素出力線９６に接続される。各転送用トランジスタ８５〜８８のゲートはそれぞれの転送信号配線１０１〜１０４に接続され、リセット用トランジスタ９３のゲートはリセット信号配線１０５に接続される。
【００４７】
本実施の形態の固体撮像装置８３は、この単位セル８４を複数、２次元アレイ状に配列して構成される。図４は、単位セル８４を２次元アレイ状に配列した撮像領域１０６の撮像面（受光面）を模式的に示す。この撮像面のレイアウトは、トランジスタ領域１０７と、このトランジスタ領域１０７を挟んで配置された２つの上側光電変換素子８５、８６及び２つの下側光電変換素子８７、８８とからなる単位セル８４が２次元アレイ状に配列される。各単位セル８４間、単位セル８４内のトランジスタ領域１０７及び４つの光電変換素子８５〜８８間が半導体ウェル領域７６で分離される。共有されるリセット用トランジスタ９３、増幅用トランジスタ９４はトランジスタ領域１０７に形成され、それぞれの転送用トランジスタ８９〜９２はそれぞれ対応する光電変換素子８５〜８８からトランジスタ領域１０７に跨がって形成される。単位セル８４内の光電変換素子８５〜８８の配列ピッチはＰ５，単位セル８４間の光電変換素子８５〜８８の配列ピッチはＰ６であり、Ｐ５＞Ｐ６である。
【００４８】
図５に、図４のＣーＣ線上の断面構造を示す。図５は、前述の図２で説明した構成と基本的に同じであるので、図２及び図４に対応する部分に同一符号を付して重複説明を省略する。単位セル８４内のトランジスタ領域１０７に対応した第２のｐ型半導体ウェル領域７６Ａの幅、すなわち基板表面側の光電変換素子の領域より深い部分の幅Ｗ８は広く、単位セル８４間に対応した第２のｐ型半導体ウェル領域７６Ｂの幅、すなわち基板表面側の光電変換素子の領域より深い部分の幅Ｗ９は狭く形成される。従って、幅Ｗ７は幅Ｗ９より広く形成される（Ｗ８＞Ｗ９）。換言すると、第２のｐ型半導体ウェル領域７６Ａ，７６Ｂは、撮像面の垂直方向に関して非等間隔で配列される。表面に臨む第２のｐ型半導体ウェル領域７６〔７６Ａ，７６Ｂ〕に幅は共に同じ幅Ｗ１０に形成される。また、トランジスタ領域１０７が形成されているため、光電変換素子８５〜８８は、撮像面の垂直方向に関して非等間隔で配列される。各光電変換素子８５〜８８の表面の部分の幅は同じ幅Ｗ１１で形成され、深い部分のｎ型領域８５ａ〜８８ａの幅は同じ幅Ｗ１２で形成される。
【００４９】
本実施の形態の固体撮像装置８３においても、前述の実施の形態で説明したと同様に、上側光電変換素子８５、８６と下側光電変換素子８７、８８の混色特性を揃えることができる。このように隣接する光電変換素子への電荷の漏洩が抑制されるので、感度、飽和、混色、シェーディング等の特性差が抑えられる。
【００５０】
上述したように、本実施の形態に係る固体撮像装置、すなわちＣＭＯＳイメージセンサによれば、複数の光電変換素子と共有される電荷読み出し手段となるリセット用トランジスタ及び増幅用トランジスタで単位セルを構成するので、画素サイズの縮小が可能になる。そして、撮像領域の全体において、光電変換素子を分離する半導体ウェル領域を、幅の異なる２種類とし且つ表面側の光電変換素子と同じように非等間隔に形成することにより、半導体ウェル領域で光電変換された電子が隣の光電変換素子へ流れ込んで混色になる量を抑制することができる。これにより、隣合う画素間での混色特性を揃えることが可能になる。このように隣接する光電変換素子への電荷の漏洩が抑制されるので、感度、飽和、混色、シェーディング等の特性差が抑えられる。これにより、高画質化を図ることができる。
【００５１】
また、画面端で入射角がきつい部分で予想される色付きや、線状欠陥である横筋等の画像の劣化を抑制することができる。
【００５２】
上例では、複数の光電変換素子を有する単位セルとして、その見かけの１画素を３トランジスタ構造に適用したが、その他の複数トランジスタ構造、例えば４トランジスタ構造等に適用することもできる。
【００５３】
上例では、幅の異なる２種類の第２のｐ型半導体ウェル領域を形成したが、単位セルの構成、レイアウトに応じて、幅の異なる３種類以上の第２のｐ型半導体ウェル領域を形成する場合もあり得る。
【００５４】
本実施の形態の固体撮像装置は、電子機器モジュール、カメラモジュールに適用することができる。図７に、電子機器モジュール、カメラモジュールの実施の形態の概略構成を示す。図７のモジュール構成は、電子機器モジュール、カメラモジュールの双方に適用可能である。このモジュール１１０は、上述の実施の形態のいずれかの固体撮像装置、例えばＣＭＯＳイメージセンサ６０、８３光学レンズ１１１、入出力部１１２、信号処理装置（Digital Signal Processors）１１３、光学レンズ系制御用の中央演算装置（ＣＰＵ）１１４を１つに組み込んでモジュールを形成する。また、電子機器モジュール、あるいはカメラモジュール１１５としては、ＣＭＯＳイメージセンサ６０、８３、光学レンズ系１１１及び入出力部１１２のみでモジュールを形成することもできる。また、ＣＭＯＳイメージセンサ６０、８３、光学レンズ系１１１、入出力部１１２及び信号処理装置１１３を備えたモジュールを構成することもできる。
【００５５】
この電子機器モジュール、カメラモジュールによれば、ＣＭＯＳイメージセンサにおける画素間での混色特性差を抑えることができ、感度、飽和、混色、シェーディング等の特性差が抑えられる。これにより、高画質化を図ることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る固体撮像装置の一実施の形態を示す模式的な撮像面レイアウト図である。
【図２】図１のＢ−Ｂ線上の断面図である。
【図３】本発明の一実施の形態に係る固体撮像装置の単位セルの等価回路図である。
【図４】本発明に係る固体撮像装置の他の実施の形態を示す模式的な撮像面レイアウト図である。
【図５】図４のＣ−Ｃ線上の断面図である。
【図６】本発明の他の実施の形態に係る固体撮像装置の単位セルの等価回路図である。
【図７】本発明に係る固体撮像装置を用いたモジュールの例を示す回路ブロック図である。
【図８】一般のＣＭＯＳイメージセンサの回路図である。
【図９】図８のＣＭＯＳイメージセンサの制御信号の波形図である。
【図１０】従来のＣＭＯＳイメージセンサの単位画素の例を示す等価回路図である。
【図１１】従来のＣＭＯＳイメージセンサの単位セルの例を示す等価回路図である。
【図１２】図１１の単位セルを配列したＣＭＯＳイメージセンサの模式的な撮像面レイアウト図である。
【図１３】図１２のＡ−Ａ線上の断面図である。
【符号の説明】
【００５７】
６０・・固体撮像装置、６１・・単位セル、６２、６３・・光電変換素子、６４、６５・・転送用トランジスタ、６６・・リセット用トランジスタ、６７・・増幅用トランジスタ、６８、６９・・転送信号配線、７０・・リセット信号配線、７１・・電源供給線、７２・・撮像領域、７３・・画素出力線、７６〔７６Ａ，７６Ｂ〕・・第２の半導体ウェル領域、８１・・半導体基板、８２・・第１の半導体ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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