(57)【要約】【課題】  レシーバ回路の速度試験をドライバ回路の接続無しに行えるようにすること。【解決手段】  遅延部３は遅延制御信号に応答してクロック入力信号の位相を遅延制御して出力する。セレクタ２は、実速度試験時、遅延部３からのクロック入力信号と外部端子からの入力信号の中から前記クロック入力信号を選択して出力する。シリアルパラレル変換器４は、サンプリングクロック信号に基づいてセレクタ２から出力された信号をサンプリングし、シリアル信号をパラレル信号形式に変換して出力する。クロックデータリカバリ回路５は、変換器４の出力信号７に応じた最適な位相のサンプリングクロック信号を生成して変換器４に供給する。前記サンプリングクロックの位相を制御するための制御コード６０をモニタすることで、遅延変化量とコード変化量の相関をとり、実測度試験を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
遅延制御信号に応答してクロック入力信号の位相を遅延制御して出力する遅延手段と、前記遅延手段からのクロック入力信号と外部端子からの入力信号のいずれかを選択して出力するセレクタ手段と、サンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし、信号形式を変換して出力する変換手段と、前記セレクタ手段から前記変換手段へ入力される信号に応じた位相の前記サンプリングクロック信号を生成して前記変換手段に供給するクロックデータリカバリ手段とを備え、速度試験時、前記セレクタ手段は前記遅延手段からのクロック入力信号を選択して前記変換手段へ出力することを特徴とするレシーバ回路。
【請求項２】
外部端子からの入力信号とクロック入力信号とが入力され、速度試験時、前記クロック入力信号を選択して出力するセレクタ手段と、サンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし、信号形式を変換して出力する変換手段と、基準クロック信号に基づいて動作すると共に、前記セレクタ手段から前記変換手段へ入力される信号に応じた位相の前記サンプリングクロック信号を生成して前記変換手段に供給するクロックデータリカバリ手段と、第１、第２ＰＬＬ手段とを備えて成り、
前記第１ＰＬＬ手段で発生するクロック信号を前記クロックデータリカバリ手段の基準クロック信号として用い、
前記第２ＰＬＬ手段のリファレンスクロック信号の位相を可変にすると共に、前記第２ＰＬＬ手段で発生するクロック信号を前記セレクタ手段へのクロック入力信号として成ることを特等とするレシーバ回路。
【請求項３】
前記クロックデータリカバリ手段は、位相制御信号に応じた位相の前記基準クロック信号を生成して前記変換手段に出力するリカバリクロック生成手段と、前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を比較し、前記比較結果に応じた位相に前記基準クロック信号の位相を制御するための位相制御信号を前記リカバリクロック生成手段に出力する位相制御手段とを備えて成ることを特徴とする請求項１又は２記載のレシーバ回路。
【請求項４】
前記位相制御手段は、前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を順次比較して、両信号の位相関係を計数するカウンタ手段を有し、前記カウンタ手段が位相進み又は位相遅れを所定数計数する毎に、位相を所定量変化させると共に前記カウンタ手段の計数値をリセットすることを特徴とする請求項３記載のレシーバ回路。
【請求項５】
セレクタ手段が外部端子からの入力信号とクロック入力信号の中の前記クロック入力信号を選択して出力し、変換手段がサンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし信号形式を変換して出力し、クロックデータリカバリ手段が第１ＰＬＬ手段からの基準クロック信号に基づいて動作すると共に、前記セレクタ手段から前記変換手段へ入力される信号に応じた前記サンプリングクロック信号を生成して前記変換手段に供給し、
第２ＰＬＬ手段のリファレンスクロック信号の位相を可変にすると共に、前記第２ＰＬＬ手段で発生するクロック信号を前記セレクタ手段へのクロック入力信号として用いて成ることを特等とするレシーバ回路試験方法。
【請求項６】
前記クロックデータリカバリ手段において、リカバリクロック生成手段が位相制御信号に応じた位相の前記基準クロック信号を生成して前記変換手段に出力し、位相制御手段が前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を比較し、前記比較結果に応じた位相に前記基準クロック信号の位相を制御するための位相制御信号を前記リカバリクロック生成手段に出力することを特徴とする請求項５記載のレシーバ回路試験方法。
【請求項７】
前記位相制御手段において、カウンタ手段が前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を順次比較して、両信号の位相関係を計数し、前記カウンタが位相進み又は位相遅れを所定数計数する毎に、前記基準クロック信号の位相を所定量変化させると共に前記カウンタの計数値をリセットすることを特徴とする請求項６記載のレシーバ回路試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランシーバ回路等に使用するレシーバ回路及びレシーバ回路試験方法に関する。
【背景技術】
【０００２】
従来から、トランシーバ回路等において、信号を受信するためのレシーバ回路が使用されている。前記レシーバ回路が所定の仕様を満たすか否かを試験する方法として、種々の実速度試験方法が開発されている（例えば、特許文献１〜３）。
トランシーバ回路の試験で実施されるループバック試験は、ＬＳＩ（大規模集積回路）外でケーブル、プリント基板などの伝送路を介してドライバ回路とレシーバ回路を接続する方法とＬＳＩの内部でドライバ回路とレシーバ回路を直接接続する方法がある。
後者の方法では、ＬＳＩ内部で接続することで伝送路に影響されないテスタ等でＬＳＩ単体での伝送試験が可能となり、実速度で試験を実施することでＬＳＩの実力を測ることが可能である。
【０００３】
しかし、高速化、低電圧化が進むにつれ、ドライバ回路とレシーバ回路をＬＳＩ内部で接続する配線自体もＩＳＩの影響を受け、また、多チャンネル化によりドライバ回路とレシーバ回路の搭載間隔を離した場合には、十分な波形品質を保てないという問題がでてくる。ドライバ回路とレシーバ回路間をバッファ回路で刻むことにより数Ｇｂｐｓ程度までの試験は可能であるが、更なる高速化においては、面積／Ｐｏｗｅｒ等の問題が大きくなる。
【０００４】
【特許文献１】特開２００３−３３７１５９号公報
【特許文献２】特開２００５−７７２７４号公報
【特許文献３】特開２００５−２５７３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、速度試験をドライバ回路の接続無しに行えるようにしたレシーバ回路を提供することを課題としている。
また、本発明は、ドライバ回路の接続無しにレシーバ回路の実測度試験を行うようにしたレシーバ回路の試験方法を提供することを課題としている。
【課題を解決するための手段】
【０００６】
本発明によれば、遅延制御信号に応答してクロック入力信号の位相を遅延制御して出力する遅延手段と、前記遅延手段からのクロック入力信号と外部端子からの入力信号のいずれかを選択して出力するセレクタ手段と、サンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし、信号形式を変換して出力する変換手段と、前記セレクタ手段から前記変換手段へ入力される信号に応じた位相の前記サンプリングクロック信号を生成して前記変換手段に供給するクロックデータリカバリ手段とを備え、速度試験時、前記セレクタ手段は前記遅延手段からのクロック入力信号を選択して前記変換手段へ出力することを特徴とするレシーバ回路が提供される。
【０００７】
遅延手段は遅延制御信号に応答してクロック入力信号の位相を遅延制御して出力する。セレクタ手段は前記遅延手段からのクロック入力信号と外部端子からの入力信号のいずれかを選択して出力する。変換手段は、サンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし、信号形式を変換して出力する。クロックデータリカバリ手段は、前記セレクタ手段から前記変換手段へ入力される信号に応じた位相の前記サンプリングクロック信号を生成して前記変換手段に供給する。速度試験時、前記セレクタ手段は前記遅延手段からのクロック入力信号を選択して前記変換手段へ出力する。
【０００８】
また、本発明によれば、外部端子からの入力信号とクロック入力信号とが入力され、速度試験時、前記クロック入力信号を選択して出力するセレクタ手段と、サンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし、信号形式を変換して出力する変換手段と、基準クロック信号に基づいて動作すると共に、前記セレクタ手段から前記変換手段へ入力される信号に応じた位相の前記サンプリングクロック信号を生成して前記変換手段に供給するクロックデータリカバリ手段と、第１、第２ＰＬＬ手段とを備えて成り、前記第１ＰＬＬ手段で発生するクロック信号を前記クロックデータリカバリ手段の基準クロック信号として用い、前記第２ＰＬＬ手段のリファレンスクロック信号の位相を可変にすると共に、前記第２ＰＬＬ手段で発生するクロック信号を前記セレクタ手段へのクロック入力信号として成ることを特等とするレシーバ回路が提供される。
【０００９】
セレクタ手段は、外部端子からの入力信号とクロック入力信号とが入力され、速度試験時、前記クロック入力信号を選択して出力する。変換手段は、サンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし、信号形式を変換して出力する。クロックデータリカバリ手段は、基準クロック信号に基づいて動作すると共に、前記セレクタ手段から前記変換手段へ入力される信号に応じた位相の前記サンプリングクロック信号を生成して前記変換手段に供給する。第１ＰＬＬ手段で発生するクロック信号を前記クロックデータリカバリ手段の基準クロック信号として用い、第２ＰＬＬ手段のリファレンスクロック信号の位相を可変にすると共に、前記第２ＰＬＬ手段で発生するクロック信号を前記セレクタ手段へのクロック入力信号とする。
【００１０】
ここで、前記クロックデータリカバリ手段は、位相制御信号に応じた位相の前記基準クロック信号を生成して前記変換手段に出力するリカバリクロック生成手段と、前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を比較し、前記比較結果に応じた位相に前記基準クロック信号の位相を制御するための位相制御信号を前記リカバリクロック生成手段に出力する位相制御手段とを備えて成るように構成してもよい。
また、前記位相制御手段は、前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を順次比較して、両信号の位相関係を計数するカウンタ手段を有し、前記カウンタ手段が位相進み又は位相遅れを所定数計数する毎に、位相を所定量変化させると共に前記カウンタ手段の計数値をリセットするように構成してもよい。
【００１１】
また、本発明によれば、セレクタ手段が外部端子からの入力信号とクロック入力信号の中の前記クロック入力信号を選択して出力し、変換手段がサンプリングクロック信号に基づいて前記セレクタ手段から出力された信号をサンプリングし信号形式を変換して出力し、クロックデータリカバリ手段が第１ＰＬＬ手段からの基準クロック信号に基づいて動作すると共に、前記セレクタ手段から前記変換手段へ入力される信号に応じた前記サンプリングクロック信号を生成して前記変換手段に供給し、第２ＰＬＬ手段のリファレンスクロック信号の位相を可変にすると共に、前記第２ＰＬＬ手段で発生するクロック信号を前記セレクタ手段へのクロック入力信号として用いて成ることを特等とするレシーバ回路試験方法が提供される。
【００１２】
ここで、前記クロックデータリカバリ手段において、リカバリクロック生成手段が位相制御信号に応じた位相の前記基準クロック信号を生成して前記変換手段に出力し、位相制御手段が前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を比較し、前記比較結果に応じた位相に前記基準クロック信号の位相を制御するための位相制御信号を前記リカバリクロック生成手段に出力するように構成してもよい。
【００１３】
また、前記位相制御手段において、カウンタ手段が前記変換手段からの信号と前記リカバリクロック生成手段で発生した前記基準クロック信号の位相を順次比較して、両信号の位相関係を計数し、前記カウンタが位相進み又は位相遅れを所定数計数する毎に、前記基準クロック信号の位相を所定量変化させると共に前記カウンタの計数値をリセットするように構成してもよい。
【発明の効果】
【００１４】
本発明に係るレシーバ回路によれば、速度試験をドライバ回路の接続無しに行うことが可能になる。
また、本発明に係るレシーバ回路試験方法によれば、ドライバ回路の接続無しにレシーバ回路の測度試験を行うことが可能になる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の実施の形態に係るレシーバ回路の試験方法に使用する、トランシーバ回路におけるレシーバ回路１のブロック図であり、ＳｅｒＤｅｓ回路（Serializer Deserializer：パラレル／シリアル変換及びシリアル／パラレル変換回路）のレシーバ回路の例を示している。
図１において、レシーバ回路１は、入力パスの切り換えが可能なセレクタ回路２、遅延部３、シリアル／パラレル（Ｓ／Ｐ）変換器４及びクロックデータリカバリ回路（以下、ＣＤＲ回路と称す。）５を備えている。
【００１６】
セレクタ回路２は、外部端子であるシリアル入力端子からシリアル形式のデータ信号が入力される第１入力部と遅延部３からクロック信号（以下、ＣＬＫ信号と称す。）２が入力される第２入力部を有し、ＴＥＳＴ端子から供給される試験制御信号に応じて、前記第１入力部又は第２入力部に入力される入力信号を選択して出力する。
遅延部３は、遅延制御端子に供給される遅延制御信号に応じて、ＰＬＬ（Phase Locked Loop）回路（図示せず）からＣＬＫ１端子に供給されたＣＬＫ信号１を遅延してＣＬＫ信号２を生成し、セレクタ回路２に出力する。ＣＤＲ回路５には、遅延部３に入力されるＣＬＫ１と同じクロック信号が、動作の基準となる基準クロック信号８として入力される。
【００１７】
図２は、図１におけるＣＤＲ回路５の詳細な構成を示すブロック図であり、同一部分には同一符号を付している。図２において、ＣＤＲ回路５は、位相比較器５１、位相判定器５２、アップ／ダウン（Ｕｐ／Ｄｏｗｎ）カウンタ５３、位相制御回路５５及びリカバリクロック（ＣＬＫ）生成部５６を備えており、入力データの位相変動に合わせて、最適な４相のサンプリングクロック信号６をＳ／Ｐ変換器４へ出力する。リカバリクロック生成部５６には、ＰＬＬ回路からのクロック信号（ＣＬＫ１）が、動作の基準となるクロック信号である規準クロック信号８として入力されている。
【００１８】
先ず、図１及び図２を用いて、本発明の実施の形態に係るレシーバ回路及びレシーバ回路試験方法の概要を説明すると、レシーバ回路１の試験において、マクロに分配されたＣＬＫ信号を入力データとすることにより、ドライバ回路の接続無しに入力バッファ回路及びＣＤＲ回路の実速度試験をするようにしている。
即ち、図１において、レシーバ回路１は、データとＣＬＫ信号の二系統の入力信号を選択可能としており、一方は、外部端子からの通常のシリアル形式データ入力、もう一方は、遅延（位相）制御が可能なＣＬＫ信号を入力としている。これら二つの信号パスは、セレクタ回路２により切り換える。ＣＤＲ回路５は、入力信号に対して最適なサンプリングクロックを生成する回路であり、そのＣＬＫ生成部（図２のＣＬＫ生成部５６）では、ＰＬＬ回路によって生成されたＣＬＫ信号１に同期した４相クロック信号６を生成する。
【００１９】
実速度試験時は、試験制御信号をＴＥＳＴ端子に供給することによってセレクタ回路２がＣＬＫ２側を選択するように制御し、遅延制御信号により遅延部３を制御することによってクロック信号の遅延量を変動させることで、ＳＰ変換器４への入力のタイミングを変動させる。このことにより、ＣＤＲ回路５は、この入力のタイミング変化に追従する。ＣＤＲ回路５より出力される制御コード６０をモニタすることで、レシーバ回路１の動作確認をすることができる。
【００２０】
このようにして、本実施の形態では、遅延制御可能なＣＬＫ信号のパスを新たに設けることにより、ドライバ回路の接続無しにレシーバ回路１の実速度試験ができる。即ち、レシーバ回路１にデータ入力とは別に、遅延（位相）制御が可能なＣＬＫ信号をデータ入力とするパスを設け、遅延量を変動させる仕組みを設け、ＣＤＲ回路５で生成される位相制御コード６０をモニタすることにより、レシーバ回路１の実速度の試験を可能としている。
【００２１】
以下、本実施の形態に係るレシーバ回路及びレシーバ回路の試験方法について詳細に説明する。
図１において、セレクタ回路２は、シリアル入力端子に入力されるデータ信号とＣＬＫ信号２の２系統の入力信号のいずれか一方を選択する。一方は、シリアル形式で入力される通常の外部シリアル入力信号、他方は、遅延制御（位相制御）が可能なＣＬＫ信号のパスを入力としている。
【００２２】
遅延部３は、複数の遅延時間が設定可能に構成されているまた、遅延部３は、少なくとも±０．５ＵＩ（１ＵＩ＝１データ幅）の遅延変化が可能な遅延線であり、遅延制御端子に供給される遅延制御信号に従い、前記遅延制御信号に応じた遅延量だけＣＬＫ信号１を遅らせたＣＬＫ信号２が生成される。
セレクタ回路２に入力される２つの信号パスは、ＴＥＳＴ端子により切り換えて出力することが可能である。ＴＥＳＴ端子＝０の場合は、シリアル入力端子に入力される信号がセレクタ回路２から出力されるように入力パスが選択される。ＴＥＳＴ＝１の場合は、ＣＬＫ信号２がセレクタ回路２から出力されるように入力パスが選択され、この状態は試験モードとなる。
【００２３】
ＳＰ変換器４は、高速シリアルデータをｍビットのパラレルデータに変換すると共に、前記変換後の信号を、ＣＤＲ回路５がサンプリングクロックを生成するためのデータ（情報）として提供する。サンプリングクロックは、ＣＤＲ回路５内部で作成される４相のクロック信号（ＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０）であり、位相関係を図３に示す。
【００２４】
図３において、ＣＬＫ０及びＣＬＫ１８０は、シリアルデータの位相情報（Ｂ＊（Ｂ−１）〜Ｂ３）を得るためのＣＬＫ信号であり、ＣＬＫ９０及びＣＬＫ１７０は、シリアルデータの受信データ（Ｄ＊（Ｄ−１）〜Ｄ４）を得るためのＣＬＫ信号である。尚、４相ＣＬＫ信号で得られたパラレルデータはＣＬＫ位相タイミングが異なることになるため、ＳＰ変換器４によって同一ＣＬＫ信号でタイミング調整され位相が揃えられるが、この点は、一般的な技術が使用可能であり又本願発明とは直接関係はないためその説明は省略する。
【００２５】
尚、セレクタ回路２はセレクタ手段を構成し、遅延部３は遅延手段を構成し、ＳＰ変換部４は変換手段を構成し、ＣＤＲ回路５はクロックデータリカバリ手段を構成している。また、位相比較器５１は位相比較手段を構成し、位相判定機５２は位相判定手段を構成し、アップ／ダウンカウンタ５３はカウンタ手段を構成し、位相制御回路５５は位相制御手段を構成し、リカバリクロック生成部５６はリカバリクロック生成手段を構成している。
図４は、ＣＤＲ回路５の動作を示すフローチャートである。
【００２６】
以下、図１〜図４を用いて、本第実施の形態の動作を説明する。
ＳＰ変換器４にデータが印加されると（図４のステップＳ１）、ＣＬＫ０及びＣＬＫ１８０で叩かれた位相情報、ＣＬＫ９０、ＣＬＫ２７０で叩かれた受信データの４つのデータが位相比較器５１に入力されて、位相比較が行われる（ステップＳ２）。位相情報と受信データの関係から位相比較器５１では、ＣＬＫ０°とＣＬＫ１８０°が受信データの立ち上がりエッジ、又は立ち下がりエッジに対して進んでいるのか遅れているのかを演算し後段へ出力する（データを受信していない場合は、位相比較がされない）。
【００２７】
位相判定器５２では、演算結果の多数決が行われ、位相を進めるか（＋：ＵＰ）、遅らせるか（−：ＤＯＷＮ）を決定する（ステップＳ３）。結果は、ＵＰ／ＤＯＷＮカウンタ５３で累計され、ＵＰまたはＤＯＷＮが一定の値に到達したら（本実施の形態では１６回）（ステップＳ５）、Ｕｐ／Ｄｏｗｎカウンタ５３をクリアし、位相制御回路５５が４相ＣＬＫ信号の位相を進める（＋：ＵＰ）、または遅らせる（−：ＤＯＷＮ）ための位相制御信号としての制御コード６０を作成し（ステップＳ６）、リカバリＣＬＫ生成部５６へ出力する。
【００２８】
図３の例では、Ｃｏｄｅ＝０の場合、シリアルデータのタイミングに対して、ＣＬＫ０〜ＣＬＫ２７０のタイミングは早い位置にあるため、位相を遅らせる信号（：ＤＯＷＮが出力される。このＤＯＷＮがＵＰ／ＤＯＷＮカウンタで１６回カウントされると、ＵＰ／ＤＯＷＮカウンタを０にクリアし、Ｃｏｄｅを＋１に変更する指示が位相制御回路５５に出力される。
【００２９】
位相制御回路５５は、Ｃｏｄｅ＝０→Ｃｏｄｅ＝１へコードを変更し、４相クロック信号の位相状態をＡからＢの状態に更新する（ステップＳ７）。このようにしてＣＬＫ生成部５６は、制御コード６０に従い、サンプリングＣＬＫのタイミングを切り換えることで受信データに最適なＣＬＫ信号を常に提供する。本実施の形態では、位相制御コード６０は、６４段階（ｃｏｄｅ０−ｃｏｄｅ６３）に制御され、１ｃｏｄｅあたりの位相の変化量は、１ｓｔｅｐ＝１ＵＩ／６４である。
【００３０】
試験時は、試験制御信号をＴＥＳＴ端子に入力することによって、セレクタ回路２が入力部１側のパスを選択するように制御する。シリアルデータの代わりにＣＬＫ信号２を入力してもＣＤＲ回路５の位相追従の機能は変わらない。さらに、クロック信号２の位相を遅延部３にて任意に変動させることでＣＤＲ回路５は、この位相に追従したコードが作成される。この制御コード情報（０〜６４）６０をモニタすることで、遅延変化量とコード変化量の相関をとる。このようにして、本実施の形態では、遅延制御可能なＣＬＫ信号のパスを新たに設けることにより、ドライバ回路の接続無しにレシーバ回路１の実速度試験ができる。
【００３１】
以上述べたように、前記実施の形態よれば、遅延部３は遅延制御信号に応答してクロック入力信号の位相を遅延制御して出力し、セレクタ２は実速度試験時、遅延部３からのクロック入力信号と外部端子からの入力信号の中から前記クロック入力信号を選択して出力し、シリアルパラレル変換器４はサンプリングクロック信号に基づいてセレクタ２から出力された信号をサンプリングし、シリアル信号をパラレル信号形式に変換して出力し、クロックデータリカバリ回路５は、変換器４の出力信号７に応じた最適な位相のサンプリングクロック信号を生成して変換器４に供給し、前記サンプリングクロックの位相を制御するための制御コード６０をモニタすることで、遅延変化量とコード変化量の相関をとり、実測度試験を行うように構成している。
【００３２】
したがって、レシーバ回路１の速度試験をドライバ回路の接続無しに行えるようにすることが可能になる。
また、レシーバ回路１の内部に分配しているＣＬＫ信号を入力源としているので、入力バッファとの接続が最短に接続できることにより、波形劣化の影響を最小限にすることが可能になる。
また、ＣＬＫ信号を入力源としたパスの遅延が可変できることにより、ＣＤＲ回路５の追従性を容易に確認することが可能になる。
【００３３】
図５は、本発明の他の実施の形態に係るレシーバ回路の試験方法に使用するレシーバ回路を示すブロック図であり、図１と同一部分には同一符号を付している。
本他の実施の形態の基本的構成は前述した実施の形態と同じであるが、入力データの部分が異なっている。
即ち、図５において、セレクタ回路２の第２入力部には、ＣＤＲ回路５のクロック信号１を発生する第１ＰＬＬ回路とは異なる他のＣＬＫ信号分配系（第２ＰＬＬ回路）からのＣＬＫ信号を供給する。基本的な動作は、図１のレシーバ回路１と同様であるため詳細な説明は省略するが、本他の実施の形態では、遅延制御機構（図１の遅延部３、遅延制御入力端子及び前記遅延制御入力端子に遅延制御信号を供給する手段）を持たないで、前記第２ＰＬＬ回路のリファレンスＣＬＫ信号の位相を可変に構成することによって、ＣＬＫ信号２の位相を制御でき、前記実施の形態と同等の機能が実現可能であり、前記同様にして実速度試験を行うことが可能になる。
【００３４】
尚、前記各実施の形態は、トランシーバ回路に使用するレシーバ回路の例で説明したが、他の回路に使用するレシーバ回路に適用可能である。
【産業上の利用可能性】
【００３５】
トランシーバ回路をはじめとする各種回路に使用するレシーバ回路に適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係るレシーバ回路の試験方法に使用するレシーバ回路のブロック図である。
【図２】本発明の実施の形態に係るレシーバ回路の構成要素の詳細ブロック図である。
【図３】本発明の実施の形態の動作を説明するためのタイミング図である。
【図４】本発明の実施の形態の動作を示すフローチャートである。
【図５】本発明の他の実施の形態に係るレシーバ回路のブロック図である。
【符号の説明】
【００３７】
１・・・レシーバ手段を構成するレシーバ回路
２・・・セレクタ手段を構成するセレクタ
３・・・遅延手段を構成する遅延部
４・・・変換手段を構成するシリアル／パラレル変換器
５・・・クロックデータリカバリ手段を構成するクロックデータリカバリ回路
５１・・・位相比較手段を構成する位相比較器
５２・・・位相判定手段を構成する位相判定器
５３・・・カウンタ手段を構成するアップ／ダウンカウンタ
５５・・・位相制御手段を構成する位相制御回路
５６・・・リカバリクロック生成手段を構成するリカバリクロック生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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