(57)【要約】      （修正有）【課題】通常のウエハ製造工程のみで、追加マスク、追加工程なしに、チップサイズが増大することなく、またレーザービームによるダメージ無しに、製造工程中におけるチップの個別管理情報を直接全てのチップに付与でき、トレーサビリティを確保することが可能な半導体装置を提供する。【解決手段】矩形の基板上に、集積回路が形成された半導体集積回路部１７と、前記半導体集積回路部の周囲に位置する、ダイシングの切り残し領域であるスクライブ部１８とを備えた半導体装置において、前記スクライブ部に、複数のレイヤがパターン形成され、各レイヤのパターンの組み合わせにより、製造工程における個別管理情報を表示する情報表示部１９を有する。【選択図】  図１
2007042882.tif 000002
【特許請求の範囲】
【請求項１】
矩形の基板上に、集積回路が形成された半導体集積回路部と、前記半導体集積回路部の周囲に位置する、ダイシングの切り残し領域であるスクライブ部とを備えた半導体装置において、
前記スクライブ部に設けられ、複数のレイヤのパターンの組み合わせにより、製造工程における個別管理情報を表示する情報表示部を有することを特徴とする半導体装置。
【請求項２】
前記情報表示部は、積層された各レイヤのパターンにより形成された断面形状により、前記個別管理情報を表示する請求項１記載の半導体装置。
【請求項３】
前記各レイヤのパターンは、物理的形状に基づいて識別可能であるように形成されている請求項１または２記載の半導体装置。
【請求項４】
前記各レイヤは、パターンが視覚的に識別可能である請求項３記載の半導体装置。
【請求項５】
前記各レイヤは、隣接するレイヤと構成材料が異なる請求項３または４記載の半導体装置。
【請求項６】
前記情報表示部を構成するレイヤは、パターンが形成された情報記載領域が、他のレイヤの情報記載領域と重ならないように、積層されている請求項１に記載の半導体装置。
【請求項７】
前記基板は、少なくとも一辺にショット端を有し、
前記スクライブ部は、前記ショット端に接する領域に前記情報表示部を有する請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置の製造方法であって、
前記半導体集積回路を形成するレイヤと同一工程により、前記情報表示部のレイヤの形成、パターニングを実行し、レイヤを積層形成して前記情報表示部を形成する半導体装置の製造方法。
【請求項９】
請求項１〜５、７のいずれか一項に記載の半導体装置の個別管理情報認識方法であって、
前記情報表示部の断面形状から、各レイヤの個別管理情報を識別し、
各レイヤの個別管理情報を組み合わせることにより、前記半導体装置の個別管理情報を認識する半導体装置の個別管理情報認識方法。
【請求項１０】
請求項６または７に記載の半導体装置の個別管理情報認識方法であって、
前記情報表示部の表面形状から、各レイヤの個別管理情報を識別し、
各レイヤの個別管理情報を組み合わせることにより、前記半導体装置の個別管理情報を認識する半導体装置の個別管理情報認識方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、製造工程中における個別管理情報が付加された半導体装置に関する。
【背景技術】
【０００２】
図６は、ダイシング工程により切り離されたチップ状態の従来の半導体装置（半導体チップ、以下単にチップと呼ぶ）の構成の一例を示す平面図である。図６に示すチップは、半導体集積回路１７と、ダイシング後の残し領域１８（以降スクライブ部と呼ぶ）から構成される。また、半導体集積回路１７の領域内に該当チップの製品型名を表示する製品型名等表示部２０を有する。製品型名等表示部２０には、製品型名、マスク名称、製造者名等（以下、製品型名等と称す）が、たとえばＭＮ××××××と書き込まれている。製品型名等は、露光マスク上にパターン形成され、チップ上にこれらの名称を転写して書き込まれる。
【０００３】
このように、従来チップ上に書き込まれる製品型名等は、品種ごとに全て同一の名称であるので、当該チップのマスク作成の際、チップの空きスペースに前記名称をパターン形成しておけば、そのマスクを用いたチップに、容易に全て同一の名称を付与することが出来る。
【０００４】
従来、チップ上に付与される製品型名等は、社名、製品型名、マスク名称などの単なる名称のみであって、例えばチップのロット番号、ウエハ番号、ウエハ内位置座標等のような製造工程におけるチップの個別管理情報をチップに付与する取り組みはあまりされていない。また、個別管理情報がチップに付与されていても、その個別管理情報は、組み立てロット番号程度である。
【０００５】
従って、チップのパッケージや、その中に組み込まれた個別のチップでは、例えば出荷試験や使用現場における故障のように、組み立て工程後に発生した故障の原因を追及しようとしても、組み立てロット番号を手掛かりとして工程管理情報やテスト情報を検索する方法がないのが実情である。
【０００６】
しかし、一般にチップの製造工程において、ウエハ工程におけるロット構成と、ウエハ・ダイシング（ウエハをチップに分離する工程）後の組み立て工程におけるロット構成は異なり、例えば組み立て工程における１ロットが、ウエハ工程における数ロットから構成される場合も多い。
【０００７】
チップの製造工程で得られた工程管理情報としてロット番号がチップに付与されている場合は、主として製造現場のある工程で一時的に生じたロット不良の原因追及等において、製造ロットが特定でき、有効である。しかし、工程管理情報がロット番号のみでは、組み立て工程以降における出荷試験や使用現場での故障発生に対し、ウエハ工程におけるロット管理データと故障チップとの間の一義的な対応関係が失われる。そのため、組み立てロット番号を手掛かりとして工程管理情報やテスト情報を検索する方法がなく、故障発生の原因を十分に追及することができず、いわゆるトレーサビリティに欠けることが問題となっている。
【０００８】
また、カスタマーで組み立て工程を行う、チップ売りという形態においては、カスタマー毎に工程管理手法が異なる為、不良が発生した場合においても実質的に追跡不可能となることが問題となっている。
【０００９】
近年、半導体集積回路の微細化に伴う各種製造工程の複雑化、プロセス条件設定の高精度化により、同一製造ロット内であっても、ウエハごと、チップごとに半導体集積回路の特性差が大きくなっている。従って、故障チップが発生した場合、当該故障チップが本来工程不良を生じやすいウエハ周辺部に存在したのか、あるいは、良品となるべきウエハの中央部に存在したかにより故障対策が大きく異なる。
【００１０】
つまり、チップに付与された社名、製品型名等のほか、組み立てロット番号がパッケージに印字される程度の管理情報では、製造現場における不良発生や使用現場での故障発生の原因追及の立場から極めて不十分である。そのため、例えばウエハ工程におけるロット構成と組み立て工程におけるロット構成との間に完全な対応関係が存在する場合でも、チップ個別の識別情報として、例えばウエハ内におけるチップの位置座標が不明である場合は、良好な故障対策を立てることが難しい。
【００１１】
この問題を解決する為に、例えば特許文献１には、チップの製造のための露光工程で、各チップの表面または裏面にロット番号、ウエハ番号、ウエハ内位置座標などの個別管理情報を露光装置を用いてパターン形成することにより書き込む方法が記載されている。また、ダイソート・テスターにレーザーを装着し、各チップの表面または裏面に個別管理情報をレーザービームを用いて書き込む方法も記載されている。
【特許文献１】特開２０００−２２８３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来のチップは、チップ単位で個別管理情報が書き込みが可能であるという点においてメリットがあるが、露光装置で個別管理情報を書き込む場合には、特殊レチクルが必要である。また、チップ内に書き込む為のデータ領域が必要な為、従来よりもチップサイズが増大するという問題がある。
【００１３】
また、レーザービームを用いる場合には、スポット状にデータを書き込むので、ウエハ製造工程にレーザービームを照射する工程が追加で必要となる。また、レーザービームを施すと、チップに多少なりともダメージが発生するという懸念がある。また、チップ内にレーザービームを施すための領域が必要となり、従来よりもチップサイズが増大するという問題がある。
【００１４】
本発明は上記問題に鑑み、追加マスク、追加工程なしに、通常のウエハ製造工程のみで、チップサイズが増大することなく、またレーザービームによるダメージ無しに、製造工程中におけるチップの個別管理情報を直接全てのチップに付与でき、トレーサビリティを確保することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、矩形の基板上に、集積回路が形成された半導体集積回路部と、前記半導体集積回路部の周囲に位置する、ダイシングの切り残し領域であるスクライブ部とを備えた半導体装置において、前記スクライブ部に設けられ、複数のレイヤのパターンの組み合わせにより、製造工程における個別管理情報を表示する情報表示部を有することを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記半導体集積回路を形成するレイヤと同一工程により、前記情報表示部のレイヤの形成、パターニングを実行し、レイヤを積層形成して前記情報表示部を形成する。
【００１７】
また、本発明の第１の半導体装置の個別管理情報認識方法は、上記半導体装置の個別管理情報認識方法であって、前記情報表示部の断面形状から、各レイヤの個別管理情報を識別し、各レイヤの個別管理情報を組み合わせることにより、前記半導体装置の個別管理情報を認識する。
【００１８】
また、本発明の第２の半導体装置の個別管理情報認識方法は、上記半導体装置の個別管理情報認識方法であって、前記情報表示部の表面形状から、各レイヤの個別管理情報を識別し、各レイヤの個別管理情報を組み合わせることにより、前記半導体装置の個別管理情報を認識する。
【発明の効果】
【００１９】
本発明によれば、設備、工程の追加なしに、半導体装置のトレーサビリティを確保することができる。その結果、顧客出荷後の製品不良発生時などに、半導体装置の製造工程に対する追跡調査の労力低減と製造工程へのフィードバックの早期化が実現できる。
【００２０】
また、半導体装置の製造時の個別管理情報は、チップ内部ではなく、スクライブ部を利用するものであり、半導体装置のサイズ変更はない。従って、個別管理情報を記載追加によるコストアップも発生しない。
【００２１】
また、レーザービーム工程の追加もないため、ダメージの懸念がない。
【発明を実施するための最良の形態】
【００２２】
上記本発明の半導体装置において、前記情報表示部は、積層された各レイヤのパターンにより形成された断面形状により、前記個別管理情報を表示する構成にすることもできる。
【００２３】
また、前記各レイヤのパターンは、物理的形状に基づいて識別可能であるように形成されている構成にすることもできる。個別管理情報を容易に判別することができる。
【００２４】
また、前記各レイヤは、パターンが視覚的に識別可能である構成にすることもできる。この構成に個別管理情報を視覚的に読み出すことができる。
【００２５】
また、前記各レイヤは、隣接するレイヤと構成材料が異なる構成にすることもできる。レイヤの識別が容易となる。
【００２６】
また、前記情報表示部を構成するレイヤは、パターンが形成された情報記載領域が、他のレイヤの情報記載領域と重ならないように、積層されている構成にすることもできる。この構成により、情報表示部の表面形状から個別管理情報を読み出すことができる。
【００２７】
また、前記基板は、少なくとも一辺にショット端を有し、前記スクライブ部は、前記ショット端に接する領域に前記情報表示部を有する構成にすることもできる。
【００２８】
以下、図面を参照して本発明の実施の形態を説明する。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１にかかわる半導体装置を示す平面図である。図１（ａ）はシリコンウエハ１４に対するショット１６の位置関係を示す平面図である。シリコンウエハ１４の上には、リソグラフィー工程により形成された半導体集積回路を有したショット１６が縦横に規則的に形成されている。ここで、シリコンウエハ１４内のショット１６の位置は、図１（ａ）のように定義される。すなわち、ノッチ１５方向を基準に、第１座標軸、第２座標軸をウエハ面内に定め、これを用いて図１（ａ）に示すようにショット１６の位置（ウエハ内位置座標）を定める。
【００３０】
図１（ｂ）は、図１（ａ）の１ショット１６を拡大表示した平面図であり、本実施形態では１０チップ構成を例にしている。ショット１６は、後工程において図１（ｂ）に示すチップ間のダイシング・ライン１８ａに沿って切断され、個別のチップに分離される。
【００３１】
次に個別に分離された半導体装置（半導体チップ、以下単にチップと呼ぶ）を拡大した平面図を図１（ｃ）に示す。ウエハ状態からダイシングされたチップは、図１（ｃ）に示すように、基板上に製品型名等表示部２０を含む半導体集積回路１７と、チップの個別データ部１９（情報表示部）を含む、ダイシング後の切り残し領域１８（以後スクライブ部と呼ぶ）から形成される。
【００３２】
本実施の形態のチップは、このスクライブ部１８を積極的に活用し、ショット１６単位でのチップの個別管理情報を残すというものである。
【００３３】
半導体集積回路１７の製造工程（リソグラフィー工程）において、ショット１６端領域はブラインド機能を使えば、ショット１６ごとに露光範囲の設定を変えることができる。従ってレチクルの個別データ部１９に対応する場所に対して、ショット１６ごとに露光範囲を変更することにより、ショット１６ごとの個別データ部１９に異なる個別管理情報を付与することができる。１レイヤにおけるブラインドの精度だけでは個別管理情報数が限られるが、レイヤを複数組み合わせることにより情報量が増し、製造工程中の個別管理情報、たとえばロット番号、ウエハ番号、ウエハ内位置座標などを表現することが可能となる。
【００３４】
つまり、スクライブ部１８のうち少なくとも１辺にショット１６端を含むチップについては、レチクルを用いて、ショット１６単位で、チップの個別データ部１９を形成することが可能になる。
【００３５】
以下、図２を参照しながらチップの個別データ部について説明する。図２（ａ）は（ｂ）に示す個別データ部１９ａに個別管理情報を書き込むためのレチクルを示す平面図であり、（ｂ）はチップの個別データ部１９ａを示す平面図であり、（ｃ）は（ｂ）の個別データ部１９ａのＸ−Ｘ断面を示す断面図である。
【００３６】
まず、製造工程中の個別管理情報について具体的に例を挙げて説明する。ここでは、個別管理情報として、ロット番号、ウエハ番号およびウエハ内位置座標を用いる。個別管理情報として、製造工程におけるチップの状態を追跡するために必要なデータの具体的な数は、次のとおりである。
【００３７】
ロット番号は、生産開始から生産終了までのロット数全てを指定する必要があり、１０００から３０００程度必要である。ウエハ番号とは、１ロット内でのウエハ順等を示す情報であり、カセット単位で想定すると一般に最大２５まで指定できればよい。ウエハ内位置座標とは、ウエハ面内で当該ショット１６がどの位置に配置されていたかを示す情報である。不良発生の際、チップ単位の位置追跡が出来るにこしたことはないが、ショット単位まで追跡できれば、不良原因は充分に絞りこめる。６インチレチクルを使って８インチウエハを製造する場合、ショット数はウエハ端部を含む無効ショットを含めても約７０から１００程であり、これが指定できればよい。
【００３８】
次に、チップの個別データ部１９ａについて具体的に説明する。チップ本体のサイズが横方向に２ｍｍ、縦方向に１ｍｍである。半導体集積回路１７同士の間隔は約４０μｍである。その中でもダイシング後の切り残し領域（スクライブ部）１８は、半導体集積回路１７から約２５μｍの領域である。
【００３９】
このスクライブ部１８を利用して、２０μｍ幅のチップの個別データ部１９ａを形成するために、レチクルにレイヤパターン２１ａを配置する。具体的なレイヤパターンを図２（ａ）に示す。
【００４０】
ステッパーのブラインド機能の最小精度が５μｍであり、個別データ部１９ａが２０μｍの幅を有するので、各レイヤにおいて５通りのパターン設定が可能である。本実施の形態では、図２（ａ）に示すように、０、１、２、３、４の５通りのブラインド位置設定２３を行う。
【００４１】
図２（ｃ）は、図２（ｂ）の個別データ部１９ａのＸ断面を示す断面図である。チップの個別データ部１９ａは、基板１１上に、下のレイヤから順にフィールド酸化膜１ａ、ゲート電極２ａ、第１層間絶縁膜３ａ、第１配線層４ａ、第２層間絶縁膜５ａ、第２配線層６ａ、第３層間絶縁膜７ａ、第３配線層８ａ、第１保護膜９ａ、第２保護膜１０ａの１０レイヤが積層されて構成されている。最下レイヤでは、フィールド酸化膜１ａが形成されていない活性層１２ａがこのレイヤの個別管理情報を形成している。また、第１層間絶縁膜３ａ、第２層間絶縁膜５ａ、第３層間絶縁膜７ａには、コンタクトホール１３ａ−１、１３ａ−２、１３ａ−３が形成され、レイヤの個別管理情報を形成している。各レイヤは、設定されたブラインド位置まで形成され、レイヤの個別管理情報を形成している。
【００４２】
ブラインド位置は、０から４までの５つの設定があり、レイヤが１０あるため、個別管理情報として、最大５の１０乗の情報を設定することができる。そこで、最初の５レイヤをロット名、次の２レイヤをウエハ番号、残りの３レイヤをウエハ内位置座標の表現に使用すると、ロット数は最大３１２５、ウエハ番号は最大２５、ウエハ内位置座標は最大１２５まで指定できる。この情報量は、上述したように個別管理情報としては十分な量である。
【００４３】
次にチップの個別データ部１９ａの解読方法を図２（ｃ）を参照しながら説明する。まず、チップの個別データ部１９ａの断面を解析し、各レイヤがチップの個別データ部１９ａにおいて、半導体集積回路１７側から何μｍの範囲まで形成されているかを読み取る。図２（ｃ）では、フィールド酸化膜１ａのレイヤで形成される活性領域１２ａは２０μｍ、ゲート電極２ａは１０μｍ、第１層間絶縁膜３ａにおけるコンタクトホール１３ａ−１は０μｍ、第１配線層４ａは２０μｍ、第２層間絶縁膜５ａにおけるコンタクトホール１３ａ−２は１５μｍの領域まで形成されている。同様に、第２配線層６ａは１５μｍ、第３層間絶縁膜７ａにおけるコンタクトホール１３ａ−３は１０μｍ、第３配線層８ａは１０μｍ、第１保護膜９ａの開口は５μｍ、第２保護膜１０ａの開口は０μｍまで形成されている。
【００４４】
次に、読み取った各レイヤの長さから各レイヤが形成される際のブラインド位置設定値を求める。つまり、ブラインドの精度は５μｍであるため、各レイヤの長さを５μｍで割った値を求める。求めたブラインド位置設定値は、フィールド酸化膜１ａの形成レイヤでは４、ゲート電極２ａの形成レイヤでは２、第１層間絶縁膜３ａの形成レイヤでは０、第１配線層４ａの形成レイヤでは４、第２層間絶縁膜５ａの形成レイヤでは３、第２配線層６ａの形成レイヤでは３、第３層間絶縁膜７ａの形成レイヤでは２、第３配線層８ａの形成レイヤでは２、第１保護膜９ａの形成レイヤでは１、第２保護膜１０ａの形成レイヤでは０である。
【００４５】
次に、求めた値を最下層レイヤから順に並べた値４２０４３３２２１０を、ロット番号、ウエハ番号、ショット番号に分ける。本実施の形態では、ロット番号は最初の５レイヤ、すなわちフィールド酸化膜１ａ、ゲート電極２ａ、第１層間絶縁膜３ａ、第１配線層４ａ、第２層間絶縁膜５ａで表現するため、４２０４３となる。これを５進数から１０進数に換算して、ロット番号は、２７７３であると読むことができる。
【００４６】
次にウエハ番号は次の２レイヤ、すなわち第２配線層６ａ、第３層間絶縁膜７ａで表現するため、３２となる。同様に５進数から１０進数に換算して、ウエハ番号は１７と読むことができる。ウエハ内位置座標は、残りの３レイヤ、すなわち第３配線層８ａ、第１保護膜９ａ、第２保護膜１０ａで表現するため、２１０となる。同様に５進数から１０進数に換算してウエハ内位置座標は５５と読むことができる。
【００４７】
本実施の形態においてウエハ番号は１から２５までの２５個であるが、５進数では厳密にいえば０から２４までしか表現できない。しかし、実質ウエハ番号０はなく、５進数の００は欠番となるため、これを利用してウエハ番号２５を００と表現する。２５のみを表現するために桁数、すなわちレイヤ数を増やすよりも、サンプル作成、解析手間がかからないからである。
【００４８】
次に、以上のように構成されたチップの個別データ部１９の製造方法について説明する。
【００４９】
半導体集積回路１７のリソグラフィー工程において、図２（ａ）に示すレチクルを使い、パターンを形成する。たとえば、あるショットにおいては、ステッパー装置のブラインド機能を用いて、チップの個別データ部１９ａに対してブラインド位置設定値が４の領域まで選択して露光する。また別のショットにおいては、ブラインド位置設定値が３の領域まで選択してパターン形成する、というように特に、ウエハ内位置座標を形成するレイヤに対して、ショット毎に形成パターンを変更しながら個別データ部１９を形成する。
【００５０】
同一ショットに着目した場合を説明する。前述の要領で、ブラインド位置設定値をフィールド酸化膜１ａの形成レイヤでは４、ゲート電極２ａの形成レイヤでは２、第１層間絶縁膜３ａの形成レイヤでは０、第１配線層４ａの形成レイヤでは４、第２層間絶縁膜５ａの形成レイヤでは３、第２配線層６ａレイヤでは３、第３層間絶縁膜７ａレイヤでは２、第３配線層８ａレイヤでは２、第１保護膜９ａの形成レイヤでは１、第２保護膜１０ａの形成レイヤでは０の領域まで選択し、露光して、パターンを形成し、個別データ部１９ａを形成する。以上のように、異なるレイヤとパターンの組み合わせにより、ショット単位でチップの個別管理情報を個別データ部１９ａに書き込むことができる。
【００５１】
以上のように、本発明の実施の形態１によれば、設備、工程の追加なしに、チップに個別データ部を形成することができ、半導体装置のトレーサビリティを確保することができる。
【００５２】
さらに、図２（ｃ）に示すＸ−Ｘ断面は、どの位置でも同じ形状である。従って、ダイシング工程後のチップが破損していた場合でも、チップの個別データ部１９ａにおいてブラインド位置設定０〜４を記載した部分が一部でも残っていれば、個別管理情報の読み取りが可能である。また、たとえ個別データ部１９ａのブラインド位置設定２３の設定４に関する領域が欠けている場合においても、情報は限られるがチップの個別管理情報が得られる。
【００５３】
また、上記個別データ部の製造方法により、特殊レチクルを必要としない為、半導体装置を安価に実現することが出来る。
【００５４】
なお、個別管理情報を載せるレイヤは、注入等により形成されたレイヤにおいても同様に使用できる。しかし、追跡を容易にするという観点では、本実施の形態なフィールド酸化膜、活性領域、ゲート電極、層間絶縁膜、コンタクトホール、配線層、保護膜など、形状が物理的に残り、顕微鏡等で外観が確認しやすい方が望ましい。
【００５５】
（実施の形態２）
本発明の実施の形態２について、図３を参照しながら説明する。図３（ａ）は、本実施の形態に係るチップを形成するためのレチクルであり、（ｂ）はチップの平面図、（ｃ）は（ｂ）のＸ断面図である。
【００５６】
図３（ｂ）に示す本実施の形態に係るチップの個別データ部１９ｂは、図３（ａ）に示すレチクルのパターン領域２１ｂ形成されたレイヤパターン２２ｂを用い、レイヤを連続して形成するのではなく、分割形成した構成である。従って、フィールド酸化膜１ｂが形成されない活性層１２ｂ、ゲート電極２ｂ、第１配線層４ｂ、第２配線層６ｂ、第３配線層８ｂ、第１保護膜９ｂ、第２保護膜１０ｂについても、分割形成されている。他の構成については、実施の形態１と同様であり、説明を省略する。分割方法は、ブラインド機能の精度が５μｍであるため、図３（ａ）に示すように、レイヤパターン２２ｂに４μｍの窓を４本配置したレチクルを用いてパターンを形成する。
【００５７】
この構成により、レイヤパターン２２ｂがブラインド機能の精度に合わせて分割されているため、解析時には図３（ｃ）に示すように、各レイヤの本数を読み取ることにより、寸法とブラインド機能の精度との関係が分からない場合においても容易にレイヤの情報を読み取ることが出来る。
【００５８】
（実施の形態３）
本発明の実施の形態３について、図４を参照しながら説明する。図４（ａ）は、本実施の形態に係るチップを形成するための各レイヤのレチクルを示す平面図であり、（ｂ）はチップの平面図である。
【００５９】
本実施の形態に係るチップは、個別管理情報を載せた個別データ部１９ｃを、図４（ｂ）に示すように、レイヤ毎の情報記載領域が重ならないように形成した点に特徴がある。
【００６０】
この個別データ部１９ｃは、図４（ａ）に示すように、パターン領域２１ｃ−１〜２１ｃ−１０に、レイヤパターン２２ｃ−１〜２２ｃ−１０が形成されたレチクルを用い、ステッパー装置のブラインド機能を使い、形成される。
【００６１】
以上のような構成により、本実施の形態に係るチップは、個別データ部１９ｃの断面形状を見なくても外観のパターン数を数えるだけで個別管理情報を読み取ることができる。
【００６２】
（実施の形態４）
本発明の実施の形態４について、図５を参照しながら説明する。図５（ａ）は、本実施の形態に係るチップを形成するためのレイヤ毎のレチクルを示す平面図であり、（ｂ）、（ｃ）はチップの平面図である。
【００６３】
本実施の形態に係るチップは、図５（ｂ）に示すように、個別データ部１９ｄの各レイヤに文字を配置した点に特徴がある。
【００６４】
この個別データ部１９ｄは、図５（ａ）に示すように、パターン領域２１ｄ−１〜２１ｄ−１０に、レイヤパターン２２ｄ−１〜２２ｄ−１０が形成されたレチクルを用い、ステッパー装置のブラインド機能を使い、形成される。
【００６５】
以上のような構成により、本実施の形態に係るチップは、個別データ部１９ｄの断面形状を見なくても外観を見ただけで情報を読み取ることができる。更に文字の場合、レイヤ毎の判別がつきやすいので、チップサイズならびにチップの個別データ部の配置領域が縦方向に小さい場合には、図５（ｃ）のように、一つのブラインド位置に文字を複数配列した個別データ部１９ｅとすることも可能である。
【００６６】
なお、本実施の形態ではアルファベットを例に用いたが、アルファベットに限らず数字でもよいし、形状の異なる分割されたパターンであれば同じ効果が得られることは明白である。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置のスクライブ部に個別管理情報を形成するため、半導体装置を大きくすることなく、半導体装置のトレーサビリティが向上するという利点を有し、半導体装置の製造業において、利用可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明のチップを形成するための（ａ）シリコンウエハとショット位置の関係を示す図、（ｂ）ショットとチップとの関係を示す図、（ｃ）チップの構成を示す平面図
【図２】（ａ）本発明の実施の形態１におけるチップを形成するためのレチクルを示す図、（ｂ）チップの個別データ部の平面図、（ｃ）チップの個別データ部の断面図
【図３】（ａ）本発明の実施の形態２におけるチップを形成するためのレチクルを示す図、（ｂ）チップの個別データ部の平面図、（ｃ）チップの個別データ部の断面図
【図４】（ａ）本発明の実施の形態３におけるチップを形成するためのレチクルを示す図、（ｂ）チップの個別データ部の平面図
【図５】（ａ）本発明の実施の形態２におけるチップを形成するためのレチクルを示す図、（ｂ）（ｃ）チップの個別データ部の平面図
【図６】従来のチップの構成を示す平面図
【符号の説明】
【００６９】
１ａ、１ｂ  フィールド酸化膜
２ａ、２ｂ  ゲート電極
３ａ、３ｂ  第１層間絶縁膜
４ａ、４ｂ  第１配線層
５ａ、５ｂ  第２層間絶縁膜
６ａ、６ｂ  第２配線層
７ａ、７ｂ  第３層間絶縁膜
８ａ、８ｂ  第３配線層
９ａ、９ｂ  第１保護膜
１０ａ、１０ｂ  第２保護膜
１１  基板
１２ａ、１２ｂ  活性領域
１３ａ−１〜１３ａ−３、１３ｂ−１〜１３ｂ−３  コンタクトホール
１４  シリコンウエハ
１５  ノッチ
１６  ショット
１７  半導体集積回路
１８  スクライブ部
１８ａ  ダイシング・ライン
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ  個別データ部
２０  製品名等表示部
２１ａ、２１ｂ、２１ｃ−１〜２１ｃ−１０、２１ｄ−１〜２１ｄ−１０  パターン領域
２２ｂ、２２ｃ−１〜２２ｃ−１０、２２ｄ−１〜２２ｄ−１０  レイヤパターン
２３  ブラインド位置設定
【図１】
2007042882.tif 000003
【図２】
2007042882.tif 000004
【図３】
2007042882.tif 000005
【図４】
2007042882.tif 000006
【図５】
2007042882.tif 000007
【図６】
2007042882.tif 000008