(57)【要約】【課題】低オン抵抗で、かつ、逆方向特性を改善可能な半導体装置を製造する半導体装置の製造方法とその半導体装置を提供する。【解決手段】ＳｉＣ基板領域１上に形成したＮ型のＳｉＣドレイン領域２とヘテロ接合しソース電極１４と接続するヘテロ半導体領域として、ゲート絶縁膜５と接してゲート電極１６に近接配置した、Ｎ＋型ヘテロ半導体領域３と、ＳｉＣドレイン領域２上に配置したＰ＋型ヘテロ半導体領域９とを有し、Ｎ＋型ヘテロ半導体領域３を、ゲート電極１６の上部およびその近傍のゲート絶縁膜５の上部に形成したキャップ絶縁膜６をマスクとしてパターニングすることによって形成し、一方、Ｐ＋型ヘテロ半導体領域９を、エッチングで露出させたＳｉＣドレイン領域２上に形成したヘテロ半導体領域へＰ型不純物を導入することにより形成することとし、Ｐ＋型ヘテロ半導体領域９の形成工程を、少なくともゲート絶縁膜５の形成工程よりも後とする。【選択図】図１
2007281270.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体領域を形成した半導体基体と、前記半導体基体に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部に近接した位置にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、前記半導体基体の第一主面上に、前記半導体基体と同じ導電型を有する第一のヘテロ半導体領域の層を形成する第一ヘテロ半導体層形成工程と、前記第一のヘテロ半導体領域の層および／または前記半導体基体の上に前記ゲート絶縁膜の層を形成するゲート絶縁膜層形成工程と、前記第一のヘテロ半導体領域の層と前記半導体基体との接合面に近接したあらかじめ定めた所定の位置に前記ゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程と、前記ゲート電極の上部および該ゲート電極に隣接する前記ゲート絶縁膜の一部の領域の上部にキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、前記キャップ絶縁膜をマスクとして、少なくとも、前記ゲート絶縁膜、前記第一のヘテロ半導体領域の層をエッチング除去して、前記第一のヘテロ半導体領域をパターニングするとともに、前記半導体基体の一部の領域を露出させる第一ヘテロ半導体領域形成工程と、露出した前記半導体基体上に不純物が導入されていないヘテロ半導体領域を形成するヘテロ半導体領域形成工程と、不純物が導入されていない前記ヘテロ半導体領域に、前記半導体基体とは異なる導電型を有する不純物を導入して、第二のヘテロ半導体領域を形成する第二ヘテロ半導体領域形成工程とを、少なくとも有し、前記第二ヘテロ半導体領域形成工程を少なくとも前記ゲート絶縁膜層形成工程よりも後で実施することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、前記第二ヘテロ半導体領域形成工程を少なくとも前記第一ヘテロ半導体層形成工程よりも後で実施することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、前記第一ヘテロ半導体領域形成工程が、前記キャップ絶縁膜をマスクとして、前記ゲート絶縁膜、前記第一のヘテロ半導体領域の層をエッチング除去する際に、前記半導体基体の表層部の一部をさらにエッチングして、前記半導体基体上に溝部を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、前記ゲート絶縁膜層形成工程が、前記ゲート絶縁膜の層を形成する前に、前記第一のヘテロ半導体領域の一部をエッチングして前記半導体基体を露出させる工程を有し、前記第一のヘテロ半導体領域と露出した前記半導体基体との上に前記ゲート絶縁膜の層を形成することにより、前記ゲート絶縁膜上に溝部を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、前記ゲート電極形成工程が、前記ゲート絶縁膜上に前記ゲート電極を形成する位置を、前記ゲート絶縁膜上に形成された前記溝部の位置とし、前記溝部を充填するように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１ないし５のいずれかに記載の半導体装置の製造方法において、前記ゲート電極形成工程は、形成した前記ゲート電極の表面を、エッチングもしくは研磨により平坦化する工程をさらに有していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１ないし６のいずれかに記載の半導体装置の製造方法において、前記キャップ絶縁膜形成工程にて形成する前記キャップ絶縁膜が、前記ゲート電極を酸化処理することにより、前記ゲート電極の上部および該ゲート電極に隣接する前記ゲート絶縁膜の一部の領域の上部を覆うように形成される酸化膜からなっていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１ないし７のいずれかに記載の半導体装置の製造方法において、前記第二ヘテロ半導体領域形成工程が、不純物が導入されていない前記ヘテロ半導体領域中の前記第二のヘテロ半導体領域に隣接する側壁部の部位に、前記第二のヘテロ半導体領域に導入した前記不純物を固相拡散するための熱処理を行なう熱処理工程をさらに有していることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、前記第二ヘテロ半導体領域形成工程の前記熱処理工程により、不純物が導入されていない前記ヘテロ半導体領域中の前記第一のヘテロ半導体領域に隣接する側壁部の部位に、前記第一のヘテロ半導体領域に含まれている不純物を固相拡散して、前記第一のヘテロ半導体領域の側面部を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、前記第一のヘテロ半導体領域の前記側面部と少なくとも接して前記ソース電極を形成するソース電極形成工程を有していることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、前記ソース電極形成工程にて形成される前記ソース電極が、前記第二のヘテロ半導体領域の表面と接していることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１ないし１１のいずれかに記載の半導体装置の製造方法において、前記半導体基体の第一主面の表層部近傍に、前記ヘテロ半導体領域と前記半導体基体との接合部に印加される前記ドレイン電極のドレイン電界を緩和する電界緩和領域を形成する電界緩和領域形成工程を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、前記電界緩和領域形成工程は、前記半導体基体とは異なる導電型の半導体、高抵抗体、もしくは、絶縁体のいずれかを用いて前記電界緩和領域を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１ないし１３のいずれかに記載の半導体装置の製造方法において、前記半導体基体の材料として、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかを用いることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１ないし１４のいずれかに記載の半導体装置の製造方法において、前記第一のへテロ半導体領域および／または前記第二のヘテロ半導体領域の材料として、単結晶シリコン、多結晶シリコン、もしくは、アモルファスシリコンのいずれかを用いることを特徴とする半導体装置の製造方法。
【請求項１６】
基板上に半導体領域を形成した半導体基体と、前記半導体基体に接し、かつ、前記半導体基体とはバンドギャップが異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部に近接した位置にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体と接続されたドレイン電極とを有する半導体装置において、前記ゲート絶縁膜と接する前記へテロ半導体領域の一部は、第一のヘテロ半導体領域として、前記半導体基体と同じ導電型からなり、かつ、前記ソース電極と少なくとも側面で接する領域を有することを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、前記へテロ半導体領域として、前記第一のへテロ半導体領域の他に、前記半導体基体の導電型とは異なる導電型からなり、かつ、前記半導体基体の第一主面上のあらかじめ定めた領域に穿設された溝部内に形成された第二のヘテロ半導体領域を有し、前記第二のヘテロ半導体領域が前記ソース電極と接していることを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、前記第一のへテロ半導体領域と前記第二のヘテロ半導体領域とが互いに接している領域を有していることを特徴とする半導体装置。
【請求項１９】
請求項１６ないし１８のいずれかに記載の半導体装置において、前記半導体基体の第一主面の表層部近傍に、前記ヘテロ半導体領域と前記半導体基体との接合部に印加される前記ドレイン電極のドレイン電界を緩和する電界緩和領域が形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、前記電界緩和領域は、前記半導体基体とは異なる導電型の半導体、高抵抗体、もしくは、絶縁体のいずれかからなることを特徴とする半導体装置。
【請求項２１】
請求項１６ないし２０のいずれかに記載の半導体装置において、前記半導体基体の材料が、炭化珪素、窒化ガリウム、もしくは、ダイヤモンドのいずれかからなることを特徴とする半導体装置。
【請求項２２】
請求項１６ないし２１のいずれかに記載の半導体装置において、前記第一のへテロ半導体領域および／または前記第二のヘテロ半導体領域の材料が、単結晶シリコン、多結晶シリコン、もしくは、アモルファスシリコンのいずれかからなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ヘテロ界面を利用した電界効果型トランジスタに関する従来の技術としては、特許文献１に示す特開２００３−３１８３９８号公報「炭化珪素半導体装置」に記載されている技術がある。該特許文献１に記載の技術は、半導体基体上に形成した多結晶シリコン（ポリＳｉ）層に対してポストアニールを施して、低抵抗のヘテロ半導体領域をゲート電極に近接させて形成することにより、ゲート電極に制御電圧を印加して、ヘテロ接合界面でのエネルギー障壁の厚みを制御し、素子オン時には、トンネル電流によりキャリアを通過させるものである。このようなヘテロ界面を利用した電界効果型トランジスタは、ＭＯＳＦＥＴのような大きいチャネル領域が存在しないので、チャネル抵抗の影響を受けにくいデバイス構造を形成することができる点にその特徴を有しており、高耐圧で、かつ、低オン抵抗のパワー半導体スイッチを提供することができる。
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記特許文献１の従来技術においては、多結晶シリコン層にポストアニールを行うことにより低オン抵抗化して、駆動力を向上させることができるが、一方において、逆方向耐圧の劣化を招き、オン抵抗の低減と逆方向耐圧の向上とを両立させることが困難であるという問題点があった。
【０００４】
すなわち、従来技術の製造方法により製造される半導体装置は、半導体基体としてドレイン電極とオーミック接続された炭化珪素（ＳｉＣ）と多結晶シリコン（ポリＳｉ）とをヘテロ接合した半導体基体を形成し、そのヘテロ接合面の一部において、ゲート絶縁膜を介してゲート電極を近接して配置するという構成としている。
【０００５】
ここで、素子オン時の順方向の電流は、ゲート絶縁膜と多結晶シリコンとの界面、および、ゲート絶縁膜と炭化珪素（ＳｉＣ）との界面に沿って流れる。なお、数μｍに及ぶような大きいチャネル領域は存在しない構造であるため、ＭＯＳＦＥＴほどには界面の電子移動度の影響を受けないものの、やはり、界面の電子移動度は高い方が有利である。そのため、ゲート絶縁膜を形成する際に、Ｎ２Ｏ雰囲気等による高温熱処理（アニール処理）を施し、界面準位の低減を図るようにしている。また、電流通路となる多結晶シリコンの結晶粒径をコントロールして、さらに低オン抵抗化すべく、多結晶シリコン層に対する高温熱処理を行なう場合もある。
【０００６】
しかしながら、このような高温の熱処理を行なうことによって、素子のオフ特性を決めているヘテロ接合界面に悪影響を与えることが懸念される。具体的には、逆方向耐圧の低下が懸念される。
【０００７】
また、そのような課題を克服するデバイス構造を微細パターンで作製するためには、マスク合せ等の余裕を極力無くしたセルフアラインプロセスが必須となるが、従来技術においては、これらを全て満たすようなデバイス構造、製造プロセスが見出されていなかった。
【０００８】
本発明は、かかる問題に鑑みてなされたものであり、本発明が解決しようとする課題は、低オン抵抗で、かつ、逆方向特性を大幅に改善可能な半導体装置を製造する半導体装置の製造方法とその半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、前述の課題を解決するために、半導体基体とヘテロ接合し、ソース電極と接続されるヘテロ半導体領域として、ゲート絶縁膜と接してゲート電極に近接して配置し、前記半導体基体と同一の導電型からなる第一のヘテロ半導体領域と、前記半導体基体上に配置し、前記半導体基体とは異なる導電型からなる第二のヘテロ半導体領域とを有する構造の半導体装置を製造する半導体装置の製造方法であって、前記第一のヘテロ半導体領域を、前記ゲート電極の上部と該ゲート電極に隣接する前記ゲート絶縁膜の一部の領域の上部に形成したキャップ絶縁膜をマスクとして、前記ゲート電極に近接して形成した第一のヘテロ半導体領域の層をパターニングすることによって形成し、一方、前記第二のヘテロ半導体領域を、前記半導体基体とは異なる導電型の不純物を前記半導体基体上に形成したヘテロ半導体領域へ導入することにより形成することとし、前記第二のヘテロ半導体領域を形成する工程を、少なくとも前記ゲート絶縁膜を形成する工程よりも後で実施することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ゲート絶縁膜への高温熱処理を行なった後に、半導体基体とは異なる導電型からなり、素子オフ特性を支配的に決定する第二のヘテロ半導体領域を形成することができるとともに、半導体基体と同じ導電型からなる第一のヘテロ半導体領域を狭い領域にセルフアラインプロセスで確実に形成することができるので、小型化を図りつつ、素子の低オン抵抗化とオフ特性（逆方向特性）とを大幅に改善可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明に係る半導体装置の製造方法および半導体装置の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００１２】
（第一の実施の形態）
まず、本発明の製造方法により製造される半導体装置のデバイス構造の第一の実施の形態について、図１を用いて説明する。図１は、本発明に係る半導体装置である電界効果トランジスタのデバイス断面構造の第一の実施の形態を示す断面図である。図１の半導体装置１００は、単位セルを２つ対向して並べた断面に相当する。実際には、これらのセルが、複数、並列に接続されて素子を形成するが、この断面構造を、代表として説明する。
【００１３】
（構成例）
まず、本発明に係る半導体装置の一例を示す図１の半導体装置１００の構成について説明する。高密度Ｎ型（Ｎ＋型：以下、高密度を「＋」で示す）のＳｉＣ（炭化珪素、以下、ＳｉＣと略記する）基板領域１の第一主面上には、低密度Ｎ型（Ｎ−型：以下、低密度を「−」で示す）のＳｉＣドレイン領域２が形成されている。Ｎ−型ＳｉＣドレイン領域２は、Ｎ＋型ＳｉＣ基板領域１上に成長させたエピタキシャル層により構成されている。ここに、Ｎ＋型ＳｉＣ基板領域１とＮ−型ＳｉＣドレイン領域２とにより第一導電型（ここではＮ型）の半導体基体を構成している。
【００１４】
ＳｉＣには、いくつかのポリタイプ（多結晶形）が存在するが、ここでは、代表的な４Ｈ-ＳｉＣ（４層六方晶ＳｉＣ）を用いて説明する。ただし、他の６Ｈ-ＳｉＣ（６層六方晶ＳｉＣ）、３Ｃ-ＳｉＣ（３層立方晶ＳｉＣ）であってもかまわない。なお、本実施の形態および以下の実施の形態においては、Ｎ型を第一導電型とし、Ｐ型を第二導電型として説明するが、第一導電型とは、半導体基体と同じ導電型を意味し、第二導電型とは、半導体基体とは異なる導電型を意味している。
【００１５】
図１では、Ｎ＋型ＳｉＣ基板領域１とＮ−型ＳｉＣドレイン領域２との厚みの概念を省略している。実際には、Ｎ＋型ＳｉＣ基板領域１は、数１００μｍの厚みを持ち、Ｎ−型ＳｉＣドレイン領域２は、数μｍから１０数μｍ程度である。
【００１６】
Ｎ−型のＳｉＣドレイン領域２の第一主面側（Ｎ＋型ＳｉＣ基板領域１とは反対側）の面は、所定の領域（周辺部）上にあらかじめ定めた形状からなる溝部７が穿設され、穿設された溝部７に接して、第二導電型（Ｐ型）の第二のヘテロ半導体領域９として、多結晶シリコン（ポリＳｉ）を構成素材とするＰ＋型ヘテロ半導体領域９が形成されている。ＳｉＣと多結晶シリコンとは、バンドギャップが異なり、電子親和力も異なる。従って、Ｎ−型のＳｉＣドレイン領域２と多結晶シリコンのＰ＋型ヘテロ半導体領域９との両者の接合界面には、ヘテロ接合面が形成される（多結晶シリコン領域を、ヘテロ半導体領域と称する所以である）。
【００１７】
また、Ｎ−型のＳｉＣドレイン領域２の第一主面側（Ｎ＋型ＳｉＣ基板領域１とは反対側）で、溝部７を穿設していない第一主面の一部の面上には、Ｎ−型ＳｉＣドレイン領域２に接して、第一導電型（Ｎ型）の第一のヘテロ半導体領域３として、Ｎ＋型ヘテロ半導体領域３が形成されている。なお、このＮ＋型ヘテロ半導体領域３は、その一部がＰ＋型ヘテロ半導体領域９の上に重なる領域も有している。すなわち、Ｎ＋型ヘテロ半導体領域３とＰ＋型ヘテロ半導体領域９とは、ソース電極１４からドレイン電極１３に向かう方向において、重なる部分を互いに有している。
【００１８】
なお、ここでは、Ｎ＋型ヘテロ半導体領域３とＰ＋型ヘテロ半導体領域９との層同士が互いに重なり合う部分を有して接している例を示しているが、Ｐ＋型ヘテロ半導体領域９が、Ｎ＋型ヘテロ半導体領域３よりもＮ−型ＳｉＣドレイン領域２内のより深い位置に形成されて、Ｎ＋型ヘテロ半導体領域３と接している限り、如何なる形状や状態で形成されていてもかまわない。
【００１９】
ここで、特徴的なことは、半導体基体と同一の導電型を有するＮ＋型ヘテロ半導体領域３は、その端部の側面においてソース電極１４と接続していることである。
【００２０】
また、Ｎ−型のＳｉＣドレイン領域２とＮ＋型ヘテロ半導体領域３との接合部の一部に対してゲート絶縁膜５を介して近接して位置するゲート電極１６が形成されている。ゲート電極１６の上部にはキャップ絶縁膜６が形成されている。Ｐ＋型ヘテロ半導体領域９は、ソース電極１４に直接接続される。
【００２１】
さらに、特徴的なことは、Ｎ＋型ヘテロ半導体領域３が、その端部側面において、ソース電極１４と接するコンタクト部が形成されるとともに、該コンタクト部が、ゲート絶縁膜５の近くに配置されている点である。この結果、Ｎ＋型ヘテロ半導体領域３を素子オン時の電流通路とした場合に、横方向に張り出した引き出し領域（すなわち、Ｎ＋型ヘテロ半導体領域３の表層面にてソース電極１４の下面と接するようにソース電極１４の下に横方向に張り出した領域）を設ける場合のように、無駄な領域が存在せず、微細化に有利な構造となっている点である。
【００２２】
Ｎ＋型ＳｉＣ基板領域１の裏面にはドレイン電極１３が電気的に低抵抗でオーミック接続されている。ゲート電極１６は、キャップ絶縁膜６により、ソース電極１４とは絶縁分離されている。なお、キャップ絶縁膜６上には、Ｐ＋型ヘテロ半導体領域１０が、また、キャップ絶縁膜６の側壁には、不純物を導入していないヘテロ半導体領域８が存在するが、Ｐ＋型へテロ半導体領域１０やヘテロ半導体領域８は、いずれも、電界効果トランジスタとして機能する電流通路となっておらず、本質的には無くても良い領域である。これらは、以下に説明する製造工程において、副次的に作製される領域である。
【００２３】
（製造工程例）
次に、本実施の形態における電界効果トランジスタを製造する工程を図２〜図１０の各工程図を用いて説明する。
【００２４】
まず、図２の第１工程（半導体基体形成工程、第一ヘテロ半導体領域層形成工程）では、Ｎ＋型のＳｉＣ基板領域１の第一主面上にＮ−型のＳｉＣドレイン領域２をエピタキシャル成長させて半導体基体が形成される。さらに、Ｎ−型のＳｉＣドレイン領域２の表面が前処理等により清浄化された後、半導体基体と同一の導電型である第一導電型の第一のヘテロ半導体領域３を形成するために、Ｎ＋型ヘテロ半導体領域層として、多結晶シリコン（ポリＳｉ）層３(第一のヘテロ半導体領域３と同じ符号３で表している)が堆積される。多結晶シリコン層３の代表的な厚みは、数１００Å〜数μｍの範囲内にある。
【００２５】
多結晶シリコン層３の堆積後に、多結晶シリコンの結晶粒界の大きさをコントロールして、素子オン時の電流通路を低抵抗とすべく、１３００℃を超えない高温での熱処理が施される場合がある。その後、多結晶シリコン層３には、Ｎ＋型とするための不純物が導入される。Ｎ＋型不純物の導入の方法としては、イオン注入法を用いてもかまわないし、デポジション拡散（不純物含有堆積層からの固相拡散）、気相拡散等の方法を用いてもかまわない。
【００２６】
次の図３の第２工程（ゲート絶縁膜層形成工程）では、Ｎ−型のＳｉＣドレイン領域２の第一主面側のあらかじめ定めた所望の位置に、ゲート電極１６を形成するために、Ｎ−型のＳｉＣドレイン領域２を露わにする露出領域４（図３においてはＮ−型のＳｉＣドレイン領域２の第一主面中央部の領域）を設け、その露出領域４に位置するＮ＋型ヘテロ半導体領域層すなわち多結晶シリコン層３がエッチング除去される。ここでは、低密度Ｎ型（Ｎ−型）のＳｉＣドレイン領域２の表面を露出させるようにエッチングするだけで、Ｎ−型のＳｉＣドレイン領域２をエッチングしていない場合を説明するが、Ｎ−型のＳｉＣドレイン領域２の第一主面を溝状にエッチングするようにしてもかまわない。
【００２７】
しかる後、Ｎ−型のＳｉＣドレイン領域２の第一主面（Ｎ−型のＳｉＣドレイン領域２が露わになる露出領域４）およびＮ＋型ヘテロ半導体領域３上に、ゲート絶縁膜５を形成するためのゲート絶縁膜層（ゲート絶縁膜５と同じ符号５で表している）が堆積される。ゲート絶縁膜層５の代表的な厚みは数１００Å〜数１０００Åの範囲内にある。この後、ゲート絶縁膜層５と低密度Ｎ型（Ｎ−型）のＳｉＣドレイン領域２との接合界面、もしくは、ゲート絶縁膜層５とＮ＋型ヘテロ半導体領域３との接合界面における界面準位を低減すべく、例えばＮＯないしはＮ２Ｏ雰囲気で、温度は、例えば９００℃〜１３００℃、時間は数１０分程度での、高温の熱処理を施す場合がある。
【００２８】
次の図４の第３工程（ゲート電極形成工程)では、ゲート絶縁膜層５上にゲート電極１６を形成するための多結晶シリコンが最初に厚く積層され、しかる後に、Ｎ＋型ヘテロ半導体領域層すなわち多結晶シリコン層３をエッチング除去した後のゲート絶縁膜層５の溝部を埋める状態にまで、堆積した多結晶シリコンがエッチバックされ、ゲート電極１６として形成される。このとき、ゲート電極１６の平坦化は、化学的にエッチングしてもかまわないし、物理的にポリッシュしてもかまわない。また、ＣＭＰ（Chemical Mechanical
Polish）を利用してもかまわない。
【００２９】
次の図５の第４工程（キャップ絶縁膜形成工程）では、ゲート電極１６に対する酸化処理を行なうことによって、ゲート電極１６および多結晶シリコン層３の一部の領域（ゲート電極１６に隣接する一部の領域）を覆うようにキャップ絶縁膜６が局所的に厚く形成される。
【００３０】
次の図６の第５工程（第一ヘテロ半導体領域形成工程の前半工程）では、キャップ絶縁膜６をマスクとして、ゲート絶縁膜層５、Ｎ＋型ヘテロ半導体領域層の多結晶シリコン層３、さらに、Ｎ−型のＳｉＣドレイン領域２の表層部がエッチングされる。このとき、キャップ絶縁膜６は、前述のように、ゲート電極１６に対して、外側の横方向に成長して形成されており（所謂バーズビーク状に成長して形成されており）、キャップ絶縁膜６の庇の下部には、多結晶シリコン層３が狭い領域で残される状態になって、所定の大きさの狭い第一のヘテロ半導体領域３として形成される。
【００３１】
次の図７の第６工程（ヘテロ半導体領域形成工程）では、図６の状態の構造の上部全面を覆うように、不純物を導入していないヘテロ半導体領域８である多結晶シリコン層（ヘテロ半導体領域８と同じ符号８で表している）が堆積される。
【００３２】
次の図８の第７工程（第二ヘテロ半導体領域形成工程の前半工程）では、図７の第６工程で堆積した多結晶シリコン層８に、第一導電型の半導体基体とは導電型が異なる第二導電型のＰ＋型となるような不純物が導入される。不純物の導入の方法については、イオン注入法が最も相応しい。この結果、多結晶シリコン層８の表面には不純物が導入されて、Ｎ-型のＳｉＣドレイン領域２の表面に接する領域には、第二のヘテロ半導体領域９すなわちＰ＋型ヘテロ半導体領域９が、また、キャップ絶縁膜６と接する領域には、Ｐ＋型ヘテロ半導体領域１０が形成される。
【００３３】
しかし、キャップ絶縁膜６、ゲート絶縁膜５、第一のヘテロ半導体領域３、および、Ｎ−型のＳｉＣドレイン領域２の溝部７のそれぞれの周辺部（すなわち側面部）に接して形成された多結晶シリコン層８の側壁部には不純物が導入されていない。すなわち、この状態では、キャップ絶縁膜６の庇の下部に形成された狭い第一のヘテロ半導体領域３は周辺を不純物が導入されていない多結晶シリコン層８に囲まれている。
【００３４】
次の図９の第８工程（第一ヘテロ半導体領域形成工程の後半工程、第二ヘテロ半導体領域形成工程の後半工程）では、ＲＴＡ（Rapid
Thermal Anneal）といわれる短時間の急速加熱を行う。すると、Ｎ＋型ヘテロ半導体領域３が固相拡散源となり、高密度のＮ＋型ヘテロ半導体領域３のＮ型不純物は、周りを囲んでいる、不純物を導入していない多結晶シリコン層８へと固相拡散し、拡散した領域がＮ＋型の領域１１となり、第一のヘテロ半導体領域３の側面部を形成することにより、第一のヘテロ半導体領域３として最終的な形状に形成される。同時に、Ｐ＋型ヘテロ半導体領域９においても、Ｐ型の不純物が、横方向の側壁部に隣接して位置する、不純物が導入されていない多結晶シリコン層８中へと固相拡散し、Ｎ-型のＳｉＣドレイン領域２と接する面が、全てＰ＋型化し、Ｐ＋型の領域１２となり、第一のヘテロ半導体領域３の下側に重なり合うように接した状態とされた第二のヘテロ半導体領域９として最終的な形状に形成される。
【００３５】
最後の図１０の第９工程（ソース電極形成工程、ドレイン電極形成工程）では、第二のヘテロ半導体領域のＰ＋型へテロ半導体領域９およびＰ＋型ヘテロ半導体領域１０の第一主面側の全域に亘って、金属等を構成素材とするソース電極１４が形成され、Ｐ＋型ヘテロ半導体領域９の表層部とＮ＋型ヘテロ半導体領域３の側面部とに、それぞれ、電気的に低抵抗で接続される。さらに、Ｎ＋型ＳｉＣ基板領域１の裏面側には、全面に亘り、低抵抗なオーミック接続となるように、金属等を構成素材とするドレイン電極１３が形成される。すなわち、Ｎ＋型ヘテロ半導体領域３は、図１の構造において前述したように、図９の第８工程にてＮ型不純物を横方向に固相拡散した結果として得られるＮ＋型の領域１１の側壁において、ソース電極１４に接している。
【００３６】
以上のような工程で、本実施の形態のデバイスが完成する。
【００３７】
図２〜図１０に示す製造工程において、第二のヘテロ半導体領域であるＰ+型ヘテロ半導体領域９は、図８の第７工程で説明したように、ゲート絶縁膜５の熱処理工程（図３の第２工程に関する説明に記載した熱処理工程）後に、形成されている。このようにして、素子のオフ特性を支配的に定める第二のヘテロ半導体領域であるＰ+型ヘテロ半導体領域９を、ゲート絶縁膜５の熱処理を行なった後に形成しているため、低オン抵抗を実現しながら、素子のオフ特性（逆方向耐圧特性）を大幅に改善することができるという効果が現れる。
【００３８】
また、第一のヘテロ半導体領域であるＮ＋型ヘテロ半導体領域３は、図２の第１工程で説明したように、第二のヘテロ半導体領域であるＰ＋型ヘテロ半導体領域９の形成前に、熱処理を施される場合がある。このようにして、第一のヘテロ半導体領域であるＮ＋型ヘテロ半導体領域３の熱処理を実施した後に、第二のヘテロ半導体領域であるＰ＋型ヘテロ半導体領域９を形成することができるため、低オン抵抗を実現しながら、素子のオフ特性を大幅に改善できるという効果が現れる。
【００３９】
さらに、本発明においては、セルフアラインプロセスとして、第一のヘテロ半導体領域であるＮ+型ヘテロ半導体領域３を、無駄に横方向に延在させることなく、狭く形成しながら、第二のヘテロ半導体領域であるＰ＋型ヘテロ半導体領域９をゲート電極１６の近傍に形成することができるので、素子の基本セルを微細化することが可能であり、オン抵抗の低減に大きく寄与するという効果がある。
【００４０】
（動作例）
次に、本実施の形態の製造方法により作製された電界効果型トランジスタの動作について効果を交えて説明する。
【００４１】
基本的なオン/オフの動作については従来例と同じである。ソース電極１４を基準として、ゲート電極１６に印加される電圧がある閾値電圧以下の場合は、素子はオフ状態である。この状態で、ドレイン電極１３に素子耐圧以下の電圧が印加されたとしても、Ｐ＋型ヘテロ半導体領域９とＮ−型のＳｉＣドレイン領域２とのヘテロ接合界面には比較的大きなエネルギー障壁が存在し、キャリアの流れは阻止される。ドレイン電極１３とソース電極１４との間にかかる電圧によって、空乏層がＮ−型のＳｉＣドレイン領域２に伸張し、ドレイン電極１３とソース電極１４との間でオフ特性が保持される。このエネルギー障壁の高さは、Ｎ−型のＳｉＣドレイン領域２とＰ＋型ヘテロ半導体領域９とのヘテロ接合のバンド構造によって決まり、多結晶シリコン層のフェルミレベル、言い換えれば、Ｐ＋型ヘテロ半導体領域９の不純物密度に依存する。
【００４２】
次に、ソース電極１４を基準として、ゲート電極１６に印加される電圧がある閾値電圧以上になると、素子はオン状態になる。ゲート電極１６からの電界によりＮ＋型ヘテロ半導体領域３とＮ−型のＳｉＣドレイン領域２との接合界面で少なくともゲート絶縁膜５に接する部分における障壁の厚みが狭まり、トンネル電流によりキャリアが通過できるようになる。この結果、ドレイン電極１３とソース電極１４との間に電流が流れるようになる。また、図２〜図１０の製造工程で説明したように、ゲート絶縁膜５への高温熱処理により、界面準位が低減しているので、電子移動度が向上し、低オン抵抗の素子が得られる。
【００４３】
また、本実施の形態においては、素子オフ特性を支配的に定める第二導電型（本実施の形態においてはＰ型）の例えばＰ＋型ヘテロ半導体領域９を、ゲート絶縁膜５への高温熱処理を行なった後に形成することができるため、低オン抵抗を実現しながら、素子のオフ特性（逆方向特性）を大幅に改善することができるという効果が得られる。
【００４４】
さらに、第一導電型（本実施の形態においてはＮ型）の例えばＮ＋型ヘテロ半導体領域３への高温熱処理を実施した後に第二導電型（本実施の形態においてはＰ型）の例えばＰ＋型ヘテロ半導体領域９を形成しているため、低オン抵抗を実現しながら、素子のオフ特性を大幅に改善できるという効果が得られる。
【００４５】
さらに、構造的には、電流通路となる第一導電型のＮ＋型ヘテロ半導体領域３およびＮ＋型の領域１１（この両方の領域を合わせて最終的なＮ＋型ヘテロ半導体領域となっている）が無駄に横方向に延在した領域を有していないので、素子の微細化に有利となり、低オン抵抗で、かつ、より小型化した素子を実現することができるという効果が得られる。
【００４６】
（第二の実施の形態）
図１１に、本発明における半導体装置の第二の実施の形態である電界効果トランジスタのデバイス断面構造を示す。図１１に示す半導体装置２００の断面構造は、図１で示した構造と同様に、単位セルを２つ対向して並べた断面構造に相当する。基本的な構成は図１で説明したものと同様であるので、以下には、図１と異なる部分のみを説明する。
【００４７】
（構成例）
図１１に示す半導体装置２００において、Ｎ−型のＳｉＣドレイン領域２の第一主面側には、図１の場合と同様に、多結晶シリコンを構成素材とする第二導電型の第二のヘテロ半導体領域であるＰ＋型ヘテロ半導体領域９が溝部７の底面と側面とに接して形成されている。ここで、図１の場合とは異なり、本実施の形態の半導体装置２００においては、さらに、半導体基体のＮ−型のＳｉＣドレイン領域２の第一主面の表層部近傍に、例えば溝部７に沿う形で、Ｎ−型のＳｉＣドレイン領域２とＮ＋型ヘテロ半導体領域３との接合部に印加されるドレイン電極１３のドレイン電界を緩和する電界緩和領域１５がＮ−型のＳｉＣドレイン領域２内に形成されている。この電界緩和領域１５は、例えば半導体基体の導電型とは異なる導電型からなる半導体領域や高抵抗体や絶縁体であり、第二導電型のＰ＋型ヘテロ半導体領域９を介してソース電極１４に接続されている。
【００４８】
（製造工程例）
次に、本実施の形態における電界効果トランジスタを製造する工程を図１２〜図２０の各工程図を用いて説明する。基本的には、第一の実施の形態で説明した製造工程と同様であり、図１７の第６工程のイオン注入工程（すなわち電界緩和領域形成工程）が余分に追加されているのみである。ここで、図１２の第１工程〜図１６の第５工程までは、第一の実施の形態で説明した図２の第１工程〜図６の第５工程までと全く同等であり、説明を省略する。しかる後、図１７の第６工程のイオン注入工程において、キャップ絶縁膜６をマスクにしてエッチングされてＮ−型のＳｉＣドレイン領域２の溝部７が露わになった状態で、Ｎ−型のＳｉＣドレイン領域２とキャップ絶縁膜６との両者の全面に、Ｐ型となるボロン等の不純物がイオン注入等の手段によって導入される。これにより、第一導電型（Ｎ型）のＮ−型ＳｉＣドレイン領域２の溝部７に沿うように、第二導電型（Ｐ型）の電界緩和領域１５が形成される。
【００４９】
その後の図１８の第７工程〜図２０の第９工程までは、第一の実施の形態で説明した図７の第６工程〜図９の第８工程までと同等であるが、図１７の第６工程において導入した不純物による高抵抗層が、電界緩和領域１５として、溝部７に沿う形でＮ−型のＳｉＣドレイン領域２内に形成されているところのみが異なっている。
【００５０】
なお、Ｎ−型のＳｉＣドレイン領域２の溝部７に沿うように、半導体基体の表層部近傍に形成される電界緩和領域１５としては、半導体基体の導電型（例えばＳｉＣドレイン領域２のＮ型）とは異なる導電型（例えばＰ型）の不純物を導入した半導体領域を形成しても良いし、高抵抗体や絶縁体を形成するようにしても良い。
【００５１】
図示していないが、最後の工程では、第一の実施の形態の図１０と同様に、第一のへテロ半導体領域であるＰ＋型へテロ半導体領域９およびＰ＋型ヘテロ半導体領域１０の第一主面側の全域に亘って、金属等を構成素材とするソース電極１４が形成されて、Ｐ＋型ヘテロ半導体領域９とＮ＋型ヘテロ半導体領域３とに、それぞれ、電気的に低抵抗で接続され、一方、Ｎ＋型ＳｉＣ基板領域１の裏面側には、全面に亘り、低抵抗なオーミック接続となるように、金属等を構成素材とするドレイン電極１３が形成される。
【００５２】
（動作例）
次に、本実施の形態の製造方法により作製された電界効果型トランジスタの動作について、効果を交えて説明する。
【００５３】
基本的な効果は、第一の実施の形態で説明したものと同様である。しかし、本実施の形態においては、Ｐ＋型ヘテロ半導体領域９の下層側に形成された電界緩和領域１５が、Ｎ＋型ＳｉＣ基板領域１とＮ−型ＳｉＣドレイン領域２とからなる半導体基体に形成された溝部７に沿って、電流通路のヘテロ接合界面よりも深い位置に形成されている。これによって、素子オフ時において、ソース電極１４を基準にして、ドレイン電極１３に電圧が印加された場合に、Ｎ-型のＳｉＣドレイン領域２に伸びる空乏層がゲート電極１６直下の領域にも広がり易くなり、その結果、素子のオフ特性をさらに改善することができるという独特の効果が得られる。
【００５４】
なお、前述した各実施の形態においては、半導体基体が炭化珪素（ＳｉＣ）からなり、ヘテロ半導体領域が多結晶シリコン（ポリＳｉ）からなっていたが、本発明は、かかる場合に限るものではない。半導体基体が、窒化ガリウム（ＧａＮ）、ダイヤモンドのいずれかからなっていても良いし、ヘテロ半導体領域が、単結晶シリコン、アモルファスシリコン、ゲルマニウム（Ｇｅ）、ひ化ガリウム（ＧａＡｓ）のいずれかからなっていても、本発明の効果は、全く同様に得ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る半導体装置である電界効果トランジスタのデバイス断面構造の第一の実施の形態を示す断面図である。
【図２】本発明の第一の実施の形態における第１工程を示すデバイス製造工程図である。
【図３】本発明の第一の実施の形態における第２工程を示すデバイス製造工程図である。
【図４】本発明の第一の実施の形態における第３工程を示すデバイス製造工程図である。
【図５】本発明の第一の実施の形態における第４工程を示すデバイス製造工程図である。
【図６】本発明の第一の実施の形態における第５工程を示すデバイス製造工程図である。
【図７】本発明の第一の実施の形態における第６工程を示すデバイス製造工程図である。
【図８】本発明の第一の実施の形態における第７工程を示すデバイス製造工程図である。
【図９】本発明の第一の実施の形態における第８工程を示すデバイス製造工程図である。
【図１０】本発明の第一の実施の形態における第９工程を示すデバイス製造工程図である。
【図１１】本発明に係る半導体装置である電界効果トランジスタのデバイス断面構造の第二の実施の形態を示す断面図である。
【図１２】本発明の第二の実施例における第１工程を示すデバイス製造工程図である。
【図１３】本発明の第二の実施例における第２工程を示すデバイス製造工程図である。
【図１４】本発明の第二の実施例における第３工程を示すデバイス製造工程図である。
【図１５】本発明の第二の実施例における第４工程を示すデバイス製造工程図である。
【図１６】本発明の第二の実施例における第５工程を示すデバイス製造工程図である。
【図１７】本発明の第二の実施例における第６工程を示すデバイス製造工程図である。
【図１８】本発明の第二の実施例における第７工程を示すデバイス製造工程図である。
【図１９】本発明の第二の実施例における第８工程を示すデバイス製造工程図である。
【図２０】本発明の第二の実施例における第９工程を示すデバイス製造工程図である。
【符号の説明】
【００５６】
１…Ｎ＋型ＳｉＣ基板領域、２…Ｎ−型ＳｉＣドレイン領域、３…Ｎ＋型へテロ半導体領域（多結晶シリコン層、第一のへテロ半導体領域）、４…露出領域（Ｎ−型ＳｉＣドレイン領域２が露わとなる領域）、５…ゲート絶縁膜（ゲート絶縁物層）、６…キャップ絶縁膜、７…溝部、８…へテロ半導体領域の側壁部（不純物を導入していないヘテロ半導体領域）、９…Ｐ＋型へテロ半導体領域（第二のへテロ半導体領域）、１０…Ｐ＋型へテロ半導体領域（キャップ絶縁膜６の上部の領域）、１１…Ｎ＋型の領域（固相拡散によりＮ＋型化したヘテロ半導体領域）、１２…Ｐ＋型の領域（固相拡散によりＰ＋型化したヘテロ半導体領域）、１３…ドレイン電極、１４…ソース電極、１５…電界緩和領域、１６…ゲート電極、１００，２００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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