(57)【要約】【課題】各クロック信号の位相差に起因したシフトレジスタの誤動作を抑制する。【解決手段】発光装置Ｄは、複数の単位回路Ｕ1〜Ｕmが直列に接続されたシフトレジスタ３２と、各単位回路Ｕ1〜Ｕmからの出力に応じた期間にて発光素子Ｅ1を発光させる複数の駆動制御トランジスタＱCTと、クロック信号ＣＫ1を伝送する信号線３４とを具備する。各単位回路Ｕiは、前段の単位回路Ｕi-1からの入力をクロック信号ＣＫ1とクロック信号ＣＫ2とに応じたタイミングで順次に出力するシフト回路４３と、信号線３４に供給されるクロック信号ＣＫ1をシフト回路４３の入力と出力とに応じた期間にて選択的にシフト回路４３に供給するトランスミッションゲートＴＧ1と、トランスミッションゲートＴＧ1から出力されるクロック信号ＣＫ1を反転したクロック信号ＣＫ2をシフト回路４３に供給する反転回路４１とを含む。【選択図】図４
2007310158.tif 000002
【特許請求の範囲】
【請求項１】
開始パルスを順次にシフトして出力する複数の単位回路が直列に接続されたシフトレジ
スタと、
前記各単位回路からの出力に応じた期間にて発光素子を発光させる複数の駆動制御素子
と、
第１クロック信号が供給される信号線とを具備し、
前記複数の単位回路の各々は、
前段の単位回路からの入力を第１クロック信号と第２クロック信号とに応じたタイミン
グで順次に出力するシフト回路と、
前記信号線に供給される第１クロック信号を前記シフト回路の入力と出力とに応じた期
間にて選択的に前記シフト回路に供給する第１スイッチと、
前記第１スイッチから出力される第１クロック信号を反転した第２クロック信号を前記
シフト回路に供給する反転回路と
を含む発光装置。
【請求項２】
前記複数の単位回路の各々は、前記第１スイッチから出力される第１クロック信号の経
路に対し、前記第１スイッチがオフ状態となる期間にて定電位を供給する第２スイッチを
含む
請求項１に記載の発光装置。
【請求項３】
前記複数の単位回路の各々は、前記シフト回路の入力と出力とを演算する論理演算回路
を含み、
前記第１スイッチと前記第２スイッチとは、前記論理演算回路からの出力に応じて制御
される
請求項２に記載の発光装置。
【請求項４】
前記複数の単位回路の各々は、第１スイッチから出力される第１クロック信号と前記反
転回路から出力される第２クロック信号との位相差を抑制する位相補正回路を含む
請求項１から請求項３の何れかに記載の発光装置。
【請求項５】
前記開始パルスのパルス幅を制御する制御回路
を具備する請求項１から請求項４の何れかに記載の発光装置。
【請求項６】
請求項１から請求項５の何れかに記載の発光装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子や受光素子といった電気光学素子を制御する技術に関する。
【背景技術】
【０００２】
液晶装置などの電気光学装置にはシフトレジスタが利用される（例えば特許文献１や特
許文献２）。図１１に示すように、シフトレジスタは、複数の単位回路Ｕと２本の信号線
８１・８２とを含む。信号線８１にはクロック信号ＣＫ1が供給され、信号線８２にはク
ロック信号ＣＫ1の論理レベルを反転したクロック信号ＣＫ2が供給される。各単位回路Ｕ
は、前段の単位回路Ｕからの入力をクロック信号ＣＫ1・ＣＫ2に応じたタイミングで順次
に出力する。
【特許文献１】特開２００１−３４２３６号公報
【特許文献２】特開平１０−１９９２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、図１１の構成においては、信号線８１・８２に付随する容量や抵抗に起
因して、各単位回路Ｕに入力されるクロック信号ＣＫ1とＣＫ2とに位相差が生じる場合が
ある。クロック信号ＣＫ1とＣＫ2の位相差は各単位回路Ｕの誤動作の原因となり得る。
【０００４】
有機発光ダイオード素子などの発光素子がマトリクス状に配列された発光装置において
は、各発光素子が発光する期間（以下「発光期間」という）を制御するためにシフトレジ
スタが利用される。各行の発光素子の発光期間は相互に重複する（すなわち複数行の発光
素子が同時に発光する）から、特許文献１や特許文献２のシフトレジスタを発光装置に適
用する場合には、複数の単位回路Ｕを同時に動作させる必要がある。したがって、ひとつ
の単位回路Ｕのみが選択的に動作する場合と比較して信号線８２の負荷が増大し、この結
果としてクロック信号ＣＫ1とＣＫ2との位相差は特に顕著となる。
【０００５】
また、発光装置の全体的な輝度は例えば発光期間の時間長に応じて調整される。同時に
発光する発光素子の個数（行数）は発光期間の時間長に応じて変化するから、特許文献１
や特許文献２のように各単位回路Ｕを選択的に信号線８１・８２に接続する構成において
は、信号線８１・８２と各単位回路Ｕとの接続の状態が輝度の調整の程度に応じて変化す
る。これによってクロック信号ＣＫ1とＣＫ2との位相差が輝度の調整の前後で相違するか
ら、シフトレジスタが正常に動作できなくなる可能性がある。例えば、発光すべき発光素
子が発光しない場合や消灯すべき発光素子が発光する場合がある。
【０００６】
以上の事情に鑑みて、本発明は、各単位回路に２相のクロック信号が供給される構成に
起因した不具合を抑制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、本発明に係る発光装置は、開始パルスを順次にシフトし
て出力する複数の単位回路が直列に接続されたシフトレジスタと、各単位回路からの出力
に応じた期間にて発光素子を発光させる複数の駆動制御素子（例えば図２の駆動制御トラ
ンジスタＱCT）と、第１クロック信号が供給される信号線とを具備し、複数の単位回路の
各々は、前段の単位回路からの入力を第１クロック信号と第２クロック信号とに応じたタ
イミングで順次に出力するシフト回路と、信号線に供給される第１クロック信号をシフト
回路の入力と出力とに応じた期間にて選択的にシフト回路に供給する第１スイッチ（例え
ば図４のトランスミッションゲートＴＧ1）と、第１スイッチから出力される第１クロッ
ク信号を反転した第２クロック信号をシフト回路に供給する反転回路とを含む。
【０００８】
以上の構成によれば、シフトレジスタの各単位回路に対して単相の第１クロック信号が
供給され、各単位回路の反転回路によって第２クロック信号が生成されるから、各単位回
路に対して外部から２相のクロック信号が供給される構成と比較して各クロック信号の位
相差が抑制される。したがって、シフトレジスタの誤動作やこれに起因した各発光素子の
誤発光（消灯すべき発光素子が発光する場合）や誤消灯（発光すべき発光素子が消灯する
場合）の可能性を低減することができる。
【０００９】
本発明の好適な態様において、複数の単位回路の各々は、第１スイッチから出力される
第１クロック信号の経路に対し、第１スイッチがオフ状態となる期間にて定電位を供給す
る第２スイッチ（例えば図４のトランスミッションゲートＴＧ2）を含む。本態様によれ
ば、第１スイッチがオフ状態となる期間においても第１スイッチの出力側の経路が電気的
なフローティング状態とならないから、ノイズなどの外乱に起因してシフト回路が誤動作
する可能性が低減される。
以上の態様において、例えば、複数の単位回路の各々は、シフト回路の入力と出力とを
演算する論理演算回路を含み、第１スイッチと第２スイッチとは、論理演算回路からの出
力に応じて制御される。この構成においては第１スイッチと第２スイッチとが論理演算回
路からの共通の出力に応じて制御されるから、各々が個別に制御される構成と比較して単
位回路の構成が簡素化されるという利点がある。論理演算回路は、例えばシフト回路の入
力と出力との排他的論理和を演算する。
【００１０】
本発明の好適な態様において、複数の単位回路の各々は、第１スイッチから出力される
第１クロック信号と反転回路から出力される第２クロック信号との位相差を抑制する位相
補正回路を含む。本態様によれば、第１クロック信号と第２クロック信号との位相差に起
因してシフト回路が誤動作する可能性を充分に低減できる。
【００１１】
本発明のひとつの態様に係る発光装置において、シフトレジスタに入力される開始パル
スのパルス幅は制御回路によって制御される。この態様においては、各単位回路から出力
される信号が開始パルスに応じたパルス幅（デューティ比）に応じて可変的に設定される
から、信号線の負荷は、各単位回路からの出力のうち同時にアクティブレベルとなる信号
の総数に応じて変動する。本発明においては各単位回路に対して選択的にクロック信号が
供給されるから、信号線の負荷が増大した場合であっても、クロック・スキューに起因し
たシフトレジスタの誤動作を抑制できるという利点がある。すなわち、開始パルスのパル
ス幅が可変である発光装置に本発明は特に好適である。
【００１２】
本発明に係る発光装置は各種の電子機器に利用される。この電子機器の典型例は、発光
装置を表示装置として利用した機器である。この種の電子機器としては、パーソナルコン
ピュータや携帯電話機などがある。もっとも、本発明に係る発光装置の用途は画像の表示
に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成
するための露光装置（露光ヘッド）、液晶装置の背面側に配置されてこれを照明する装置
（バックライト）、あるいは、スキャナなどの画像読取装置に搭載されて原稿を照明する
装置など各種の照明装置など、様々な用途に本発明の発光装置を適用することができる。
【００１３】
また、以上の各態様に係るシフトレジスタは、複数の受光素子の各々による受光量を検
出する受光装置にも採用される。ひとつの形態に係る受光装置は、開始パルスを順次にシ
フトして出力する複数の単位回路が直列に接続されたシフトレジスタと、各々が別個の単
位回路に対応する複数の画素回路（例えば図６の画素回路Ｐ2）と、第１クロック信号が
供給される信号線とを具備する。
複数の画素回路の各々は、ゲートの電位に応じた検出信号（例えば図６の検出電流ＩDT
）を生成する検出トランジスタと、各単位回路からの出力に応じた期間にて受光素子を検
出トランジスタのゲートに電気的に接続する駆動制御素子（例えば図６の駆動制御トラン
ジスタＲCT）とを含む。また、複数の単位回路の各々は、前段の単位回路からの入力を第
１クロック信号と第２クロック信号とに応じたタイミングで順次に出力するシフト回路と
、信号線に供給される第１クロック信号をシフト回路の入力と出力とに応じた期間にて選
択的にシフト回路に供給する第１スイッチと、第１スイッチから出力される第１クロック
信号を反転した第２クロック信号をシフト回路に供給する反転回路とを含む。以上の受光
装置においても、本発明に係る発光装置と同様に、第１クロック信号と第２クロック信号
との位相差に起因したシフトレジスタの誤動作を抑制できる。
【発明を実施するための最良の形態】
【００１４】
＜Ａ：第１実施形態＞
まず、電気光学装置を画像の表示に利用した形態（発光装置）を例示する。図１は、本
実施形態に係る発光装置の構成を示すブロック図である。発光装置Ｄは、複数の画素回路
Ｐ1が配列された素子アレイ部Ａと、各画素回路Ｐ1を駆動する駆動回路ＤＲと、駆動回路
ＤＲを制御する制御回路２８とを具備する。駆動回路ＤＲは、走査線駆動回路２２とデー
タ線駆動回路２４と駆動期間制御回路３０とを含む。
【００１５】
図１に示すように、素子アレイ部Ａには、Ｘ方向に延在するｍ本の走査線１２と、走査
線１２と対をなしてＸ方向に延在するｍ本の制御線１３と、Ｘ方向に直交するＹ方向に延
在するｎ本のデータ線１４とが形成される（ｍおよびｎの各々は自然数）。各画素回路Ｐ
1は、走査線１２および制御線１３の対とデータ線１４との各交差に対応した位置に配置
される。したがって、これらの画素回路Ｐ1は縦ｍ行×横ｎ列のマトリクス状に配列する
。図２に示すように、各画素回路Ｐ1は発光素子Ｅ1を含む。発光素子Ｅ1は、相互に対向
する陽極と陰極との間に有機ＥＬ（Electroluminescence）材料の発光層が介在する有機
発光ダイオード素子である。
【００１６】
図１の制御回路２８は、駆動回路ＤＲに対して各種の信号を供給する。例えば、制御回
路２８は、クロック信号の供給によって走査線駆動回路２２やデータ線駆動回路２４の動
作を制御するとともに、各画素回路Ｐ1の発光素子Ｅ1の階調を指定する画像データをデー
タ線駆動回路２４に出力する。また、本実施形態の制御回路２８は、開始パルスＤＹと所
定の周期のクロック信号ＣＫ1とを生成して駆動期間制御回路３０に出力する。図３に示
すように、開始パルスＤＹはフレーム期間Ｆが開始するたびに立ち上がる。
【００１７】
図１の走査線駆動回路２２は、素子アレイ部Ａのｍ行の各々を順次に選択するための走
査信号Ｇa[1]〜Ｇa[m]を生成して各走査線１２に出力する手段（例えばｍビットのシフト
レジスタ）である。図３に示すように、走査信号Ｇa[1]〜Ｇa[m]の各々は水平走査期間Ｈ
ごとに順番にアクティブレベル（ローレベル）に遷移する。すなわち、第ｉ行（ｉは１≦
ｉ≦ｍを満たす整数）の走査線１２に出力される走査信号Ｇa[i]は、ひとつのフレーム期
間Ｆのうち第ｉ番目の水平走査期間Ｈにてローレベルとなり、それ以外の期間にてハイレ
ベルを維持する。
【００１８】
データ線駆動回路２４は、制御回路２８から供給される画像データに基づいてデータ電
流Ｓ[1]〜Ｓ[n]を生成して各データ線１４に流す手段である。走査信号Ｇa[i]がローレベ
ルとなる水平走査期間Ｈにて第ｊ列目（ｊは１≦ｊ≦ｎを満たす整数）のデータ線１４に
流れるデータ電流Ｓ[j]の電流値は、第ｉ行に属する第ｊ列目の画素回路Ｐ1に指定された
階調に応じて設定される。
【００１９】
駆動期間制御回路３０は、各行の発光素子Ｅ1がデータ電流Ｓ[1]〜Ｓ[n]に応じた階調
に実際に駆動される期間（以下「発光期間」という）Ｐを規定する制御信号Ｇb[1]〜Ｇb[
m]を生成して各制御線１３に出力する。図３の部分(a)に示すように、第ｉ行の制御線１
３に出力される制御信号Ｇb[i]は、走査信号Ｇa[i]がローレベルとなる水平走査期間Ｈの
経過後から次回に走査信号Ｇa[i]がローレベルとなる水平走査期間の開始前までの発光期
間Ｐにてアクティブレベル（ローレベル）となり、それ以外の期間ではハイレベルを維持
する。
【００２０】
次に、図２を参照して、各画素回路Ｐ1の具体的な構成を説明する。なお、同図におい
ては第ｉ行に属する第ｊ列目のひとつの画素回路Ｐ1のみが図示されているが、素子アレ
イ部Ａを構成する各画素回路Ｐ1は同様の構成である。
【００２１】
図２に示すように、発光素子Ｅ1は、電源線（高位側の電源電位ＶEL）から接地線（接
地電位Ｇnd）に至る経路上に配置される。発光素子Ｅ1は、陽極と陰極との間に流れる電
流（以下「駆動電流」という）ＩELの電流量に応じた輝度（強度）で発光する。発光素子
Ｅ1の陰極は接地される。
【００２２】
駆動電流ＩELの経路上（電源線と発光素子Ｅ1との間）にはｐチャネル型の駆動トラン
ジスタＱDRが配置される。駆動トランジスタＱDRは、駆動電流ＩELの電流量（すなわち発
光素子Ｅ1の輝度）をゲートの電位に応じて制御する手段である。駆動トランジスタＱDR
のソースは電源線に接続される。
【００２３】
駆動トランジスタＱDRのドレインと発光素子Ｅ1の陽極との間には両者の電気的な接続
（導通／非導通）を制御するｐチャネル型のトランジスタ（以下「駆動制御トランジスタ
」という）ＱCTが介在する。第ｉ行の各画素回路Ｐ1における駆動制御トランジスタＱCT
のゲートには第ｉ行の制御線１３から制御信号Ｇb[i]が共通に供給される。制御信号Ｇb[
i]がアクティブレベルとなる発光期間Ｐにおいては、駆動制御トランジスタＱCTがオン状
態となって発光素子Ｅ1に駆動電流ＩELが供給される。これに対し、発光期間Ｐ以外の期
間では、駆動制御トランジスタＱCTがオフ状態を維持するから、発光素子Ｅ1に対する駆
動電流ＩELの供給は停止する。すなわち、駆動制御トランジスタＱCTは、制御信号Ｇb[i]
が指定する発光期間Ｐにて選択的に発光素子Ｅ1を発光させる手段（駆動制御素子）であ
る。
【００２４】
第ｊ列の各画素回路Ｐ1における駆動トランジスタＱDRのドレインと第ｊ列目のデータ
線１４との間には両者の電気的な接続を制御するｐチャネル型のトランジスタＱSW1が介
在する。また、駆動トランジスタＱDRのゲートとドレインとの間には両者の電気的な接続
を制御するｐチャネル型のトランジスタＱSW2が介在する。第ｉ行の各画素回路Ｐ1におけ
るトランジスタＱSW1・ＱSW2の各々のゲートは第ｉ行の走査線１２に対して共通に接続さ
れる。駆動トランジスタＱDRのゲートとソース（電源線）との間には容量素子Ｃが介挿さ
れる。容量素子Ｃは、駆動トランジスタＱDRのゲートの電位を保持する手段である。
【００２５】
以上の構成において、走査信号Ｇa[i]が水平走査期間Ｈにてローレベルに遷移すると、
トランジスタＱSW2がオン状態に変化することで駆動トランジスタＱDRのゲートとドレイ
ンとが接続（ダイオード接続）される。このときにトランジスタＱSW1もオン状態となっ
ているから、図２に破線の矢印で示すように、電源線から駆動トランジスタＱDRおよびト
ランジスタＱSW1を経由してデータ電流Ｓ[j]が第ｊ列目のデータ線１４に流れ込む。した
がって、容量素子Ｃにはデータ電流Ｓ[j]に応じた電荷が蓄積される。
【００２６】
走査信号Ｇa[i]がハイレベルに遷移するとトランジスタＱSW1・ＱSW2はオフ状態となる
。したがって、駆動トランジスタＱDRのゲート−ソース間の電圧は、容量素子Ｃによって
直前の水平走査期間Ｈにおける電圧に維持される。この状態において制御信号Ｇb[i]がロ
ーレベルに変化して駆動制御トランジスタＱCTがオン状態に遷移すると、駆動トランジス
タＱDRのゲートの電位に応じた駆動電流ＩELが電源線から駆動トランジスタＱDRおよび駆
動制御トランジスタＱCTを経由して発光素子Ｅ1に供給され、発光素子Ｅ1は駆動電流ＩEL
に略比例した輝度で発光する。
【００２７】
次に、図４を参照して駆動期間制御回路３０の構成を説明する。同図に示すように、駆
動期間制御回路３０は、シフトレジスタ３２と１本の信号線３４とを含む。シフトレジス
タ３２は、開始パルスＤＹをクロック信号ＣＫ1に同期したタイミングで順次にシフトす
ることで制御信号Ｇb[1]〜Ｇb[m]を生成する手段であり、制御線１３の総数に相当するｍ
個の単位回路Ｕ1〜Ｕmを含む。単位回路Ｕ1〜Ｕmは信号線３４に沿って配列して直列に接
続される。第１段目の単位回路Ｕ1には制御回路２８から開始パルスＤＹが供給される。
信号線３４には制御回路２８からクロック信号ＣＫ1が供給される。
【００２８】
図４に示すように、各単位回路Ｕiは、トランスミッションゲートＴＧ1と反転回路４１
（インバータ）とシフト回路４３とを含む。単位回路Ｕ1〜Ｕmの各々におけるトランスミ
ッションゲートＴＧ1の入力端は信号線３４に対して共通に接続される。単位回路Ｕiのト
ランスミッションゲートＴＧ1は、単位回路Ｕiに対するクロック信号ＣＫ1の入力の可否
を制御するスイッチとして機能する。すなわち、単位回路Ｕiのトランスミッションゲー
トＴＧ1がオン状態に遷移すると信号線３４のクロック信号ＣＫ1が単位回路Ｕiに入力さ
れ、トランスミッションゲートＴＧ1がオフ状態に遷移すると単位回路Ｕiに対するクロッ
ク信号ＣＫ1の供給が停止される。トランスミッションゲートＴＧ1から入力されたクロッ
ク信号ＣＫ1は経路Ｃ1を介してシフト回路４３に供給される。
【００２９】
図４の反転回路４１は、オン状態となったトランスミッションゲートＴＧ1から出力さ
れるクロック信号ＣＫ1の論理レベルを反転し、この反転後の信号をクロック信号ＣＫ2と
して出力する。反転回路４１から出力されたクロック信号ＣＫ2は経路Ｃ2を介してシフト
回路４３に供給される。
【００３０】
各単位回路Ｕiのシフト回路４３は、直列に接続されたクロックドインバータ４３１お
よびインバータ４３２と、入力端がインバータ４３２の出力端に接続されて出力端がイン
バータ４３２の入力端に接続されたクロックドインバータ４３３とを含むＤ型フリップフ
ロップである。奇数段目の各単位回路Ｕiにおいては、クロックドインバータ４３１にク
ロック信号ＣＫ1が供給されてクロックドインバータ４３３にクロック信号ＣＫ2が供給さ
れる。偶数段目の各単位回路Ｕiにおいては、クロックドインバータ４３１にクロック信
号ＣＫ2が供給されてクロックドインバータ４３３にクロック信号ＣＫ1が供給される。
【００３１】
以上の構成によって、単位回路Ｕiのシフト回路４３は、図３の部分(a)に示す波形の制
御信号Ｇb[i]を出力する。さらに詳述すると、単位回路Ｕ1のシフト回路４３は、制御回
路２８から供給される開始パルスＤＹをクロック信号ＣＫ1・ＣＫ2に応じたタイミングに
遅延させた信号を制御信号Ｇb[1]として出力する。また、第２段目から第ｍ段目までの各
単位回路Ｕiのシフト回路４３は、その前段の単位回路Ｕi-1のシフト回路４３から出力さ
れた制御信号Ｇb[i-1]をクロック信号ＣＫ1・ＣＫ2に応じたタイミングに遅延させた信号
を制御信号Ｇb[i]として出力する。
【００３２】
図１１のようにクロック信号ＣＫ1・ＣＫ2の双方が外部から各単位回路Ｕに供給される
構成においては、クロック・スキュー（例えばクロック信号ＣＫ1・ＣＫ2の位相差）に起
因してシフトレジスタ８０が誤動作する可能性がある。これに対し、本実施形態において
は、各単位回路Ｕiの反転回路４１によってクロック信号ＣＫ2が生成されるから、クロッ
ク信号ＣＫ1・ＣＫ2の位相差が低減され、この結果としてクロック・スキューに起因した
誤動作は防止される。また、クロック信号ＣＫ2が入力される実装端子を削減できるとい
う利点もある。
【００３３】
ところで、本実施形態の開始パルスＤＹのパルス幅は可変である。すなわち、制御回路
２８は、開始パルスＤＹを、例えば利用者による操作子への操作に応じたパルス幅に調整
する。図３の部分(b)には、図３の部分(a)と比較して開始パルスＤＹのパルス幅を増加さ
せた場合の制御信号Ｇb[1]〜Ｇb[m]の波形が図示されている。図３の部分(a)と部分(b)と
の対比から理解されるように、制御信号Ｇb[1]〜Ｇb[m]がアクティブレベルを維持する発
光期間Ｐは開始パルスＤＹのパルス幅が長いほど短縮される。したがって、開始パルスＤ
Ｙのパルス幅の制御によって素子アレイ部Ａの全体的な明度が調整される。すなわち、素
子アレイ部Ａに表示される画像は、図３の部分(b)の場合よりも同図の部分(a)の場合のほ
うが明るい。
【００３４】
以上のように発光期間Ｐの時間長が制御される構成においては、発光期間Ｐが長時間に
設定された場合と短時間に設定された場合とで、同時にアクティブレベル（ローレベル）
となる制御信号Ｇb[i]の総数が変化する。例えば図３の部分(a)の場合は、同図の部分(b)
の場合と比較すると、同時にアクティブレベルとなる制御信号Ｇb[i]の総数が多い。そし
て、例えばアクティブレベルの制御信号Ｇb[i]を出力する総ての単位回路Ｕiにクロック
信号ＣＫ1が供給される構成においては、アクティブレベルを維持する制御信号Ｇb[i]の
総数が多い場合に信号線３４の負荷が過大となる。したがって、クロック・スキューに起
因して駆動期間制御回路３０が誤動作するという問題や消費電力の低減が困難であるとい
う問題が顕在化する。
【００３５】
以上の問題を解決するために、本実施形態においては、制御信号Ｇb[i-1]と制御信号Ｇ
b[i]とが逆位相となる期間に限って単位回路Ｕiにクロック信号ＣＫ1が供給される。図４
の単位回路Ｕiが備えるＸＯＲ（排他的論理和）回路４５は、制御信号Ｇb[i-1]と制御信
号Ｇb[i]とが逆位相であるか否かに応じてクロック信号ＣＫ1の入力の可否を判定する手
段である。すなわち、単位回路ＵiのＸＯＲ回路４５は、前段の単位回路Ｕi-1からシフト
回路４３に入力される制御信号Ｇb[i-1]（単位回路Ｕ1については開始パルスＤＹ）と当
該単位回路Ｕiのシフト回路４３から出力される制御信号Ｇb[i]との排他的論理和を演算
し、この演算の結果に応じた制御信号CTLを出力する。
【００３６】
トランスミッションゲートＴＧ1は、制御信号CTLがハイレベルである期間（制御信号CT
Lをインバータ４６で反転した信号/CTLがローレベルである期間）にてオン状態となる。
すなわち、制御信号Ｇb[i-1]と制御信号Ｇb[i]とが逆位相となる期間に限ってクロック信
号ＣＫ1がトランスミッションゲートＴＧ1を介して単位回路Ｕiに供給される。これに対
し、単位回路Ｕiの制御信号CTLがローレベルである期間（信号/CTLがハイレベルである期
間）においてはトランスミッションゲートＴＧ1がオフ状態となるから、単位回路Ｕiに対
するクロック信号ＣＫ1の供給は停止される。以上の構成によれば、図３から理解される
ように信号線３４からクロック信号ＣＫ1が同時に供給される単位回路Ｕiは１個に制限さ
れる。これによって信号線３４の負荷が低減されるから、クロック・スキューに起因した
誤動作を防止するとともに、駆動期間制御回路３０における消費電力を低減することがで
きる。
【００３７】
図４に示すように、各単位回路Ｕiは、制御信号CTLと信号/CTLとに応じてオン状態また
はオフ状態となるトランスミッションゲートＴＧ2を含む。奇数段目の単位回路Ｕiにおけ
るトランスミッションゲートＴＧ2は、低位側の電源電位ＶSSが供給される配線と経路Ｃ1
（トランスミッションゲートＴＧの出力端）との間に介在して両者の電気的な接続（導通
／非導通）を制御するスイッチである。偶数段目の単位回路Ｕiにおけるトランスミッシ
ョンゲートＴＧ2は、高位側の電源電位ＶDDが供給される配線と経路Ｃ1との電気的な接続
を制御する。トランスミッションゲートＴＧ2は、トランスミッションゲートＴＧ1がオン
状態となる期間にてオフ状態となり、トランスミッションゲートＴＧ1がオフ状態となる
期間にてオン状態を維持する。トランスミッションゲートＴＧ2がオン状態に遷移すると
、経路Ｃ1は電源電位（ＶSSまたはＶDD）に維持される。
【００３８】
トランスミッションゲートＴＧ2が設置されない構成においては、トランスミッション
ゲートＴＧ1がオフ状態に変化すると経路Ｃ1・Ｃ2が電気的なフローティング状態となる
。したがって、ノイズなどの外乱によって経路Ｃ1・Ｃ2の電位が変動した場合にはシフト
回路４３が誤動作する可能性がある。本実施形態においては、トランスミッションゲート
ＴＧ1がオフ状態を維持する期間にトランスミッションゲートＴＧ2がオン状態に遷移して
経路Ｃ1・Ｃ2は定電位（ＶSSまたはＶDD）に固定されるから、シフト回路４３の誤動作を
防止できるという利点がある。さらに、本実施形態においてはトランスミッションゲート
ＴＧ1・ＴＧ2が共通の信号CTL・/CTLによって制御されるから、各々が個別の信号によっ
て制御される構成と比較して単位回路Ｕiの構成が簡素化されるという利点がある。
【００３９】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下に例示する各形態において
作用や機能が第１実施形態と共通する要素については同一の符号を付してその詳細な説明
を適宜に省略する。
【００４０】
図５は、本実施形態に係る駆動期間制御回路３０の構成を示す回路図である。同図の駆
動期間制御回路３０における単位回路Ｕiは、第１実施形態の構成に加えて、４個のイン
バータ（５４１・５４２・５５１・５５２）と位相補正回路５０とを含む。経路Ｃ1上に
配置されたインバータ５４１・５５１は、クロック信号ＣＫ1を増幅・整形するためのバ
ッファとして機能する。同様に、経路Ｃ2上に配置されたインバータ５４２・５５２はク
ロック信号ＣＫ2を増幅・整形する。位相補正回路５０からみてシフト回路４３側に配置
されたインバータ５５１・５５２は、インバータ５４１・５４２と比較して、各々を構成
するトランジスタのサイズが大きい。この構成によれば各インバータ５５１・５５２に充
分な電流供給能力が確保されるから、例えばクロックドインバータ４３１や４３３の容量
が大きい場合であっても各々を迅速かつ高精度に制御することが可能となる。
【００４１】
位相補正回路５０は、クロック信号ＣＫ1とＣＫ2とを逆位相に維持するための手段であ
り、入力端が経路Ｃ1に接続されて出力端が経路Ｃ2に接続されたインバータ５１と、入力
端が経路Ｃ2に接続されて出力端が経路Ｃ1に接続されたインバータ５２とを含む。以上の
構成によれば、何らかの不具合によってクロック信号ＣＫ1とＣＫ2とが同位相（同じ論理
レベル）となった場合に、相互に逆位相となるように各々の位相が補正される。したがっ
て、クロック信号ＣＫ1とＣＫ2との位相差に起因したシフト回路４３の誤動作を第１実施
形態よりも確実に防止できるという利点がある。
【００４２】
＜Ｃ：第３実施形態＞
以上の各形態に係る駆動期間制御回路３０は発光装置Ｄ以外の電気光学装置にも適用さ
れる。本実施形態は、太陽光や照明光などの外光の受光量に応じた電気信号を生成する受
光装置（センサ装置）に第１実施形態と同様の駆動期間制御回路３０を適用した形態であ
る。
【００４３】
本実施形態の受光装置は、図１と同様に、Ｘ方向およびＹ方向にわたってマトリクス状
に配列された複数の画素回路Ｐ2を含む。図６は、各画素回路Ｐ2の構成を示す回路図であ
る。なお、同図においてはひとつの列に属する３行分（第(i-1)行〜第(i+1)行）の画素回
路Ｐ2のみが便宜的に図示されている。画素回路Ｐ2は、受光量に応じて電気的な特性（抵
抗値）が変化するフォトダイオード素子などの受光素子Ｅ2を含む。
【００４４】
図６に示すように、画素回路Ｐ2は、ゲートの電位ＶGに応じた電流（以下「検出電流」
という）ＩDTを生成する検出トランジスタＲDTを含む。検出トランジスタＲDTは、電源電
位ＶELが供給される電源線とデータ線１４との間に介在するｎチャネル型のトランジスタ
である。検出トランジスタＲDTのゲートと受光素子Ｅ2との間には、両者間の電気的な接
続を制御する駆動制御トランジスタＲCTが介在する。駆動制御トランジスタＲCTのゲート
には駆動期間制御回路３０から制御信号Ｇb[i]が供給される。
【００４５】
検出トランジスタＲDTとデータ線１４との間には、両者間の電気的な接続を制御するト
ランジスタＲSW1が介在する。トランジスタＲSW1のゲートには走査線駆動回路２２から走
査信号Ｇa[i]が供給される。また、検出トランジスタＲDTのゲートと電源線（検出トラン
ジスタＲDTのドレイン）との間には容量ＣとトランジスタＲSW2とが並列に介挿される。
トランジスタＲSW2のゲートは初期化線１５に接続される。初期化線１５には初期化回路
（図示略）から初期化信号Ｇc[i]が供給される。
【００４６】
図７は、受光装置の動作を示すタイミングチャートである。同図に示すように、走査線
駆動回路２２から出力される走査信号Ｇa[1]〜Ｇa[m]は、第１実施形態と同様に水平走査
期間Ｈごとに順番にアクティブレベル（ハイレベル）となる。駆動期間制御回路３０から
第ｉ行目の制御線１３に出力される制御信号Ｇb[i]は、走査信号Ｇa[i]がハイレベルとな
る水平走査期間Ｈの開始前の期間（以下「露光期間」という）ＰAにてアクティブレベル
（ハイレベル）となり、それ以外の期間にてローレベルを維持する。また、初期化信号Ｇ
c[i]は、制御信号Ｇb[i]がハイレベルとなる露光期間ＰAの開始前の初期化期間ＰBにてハ
イレベルとなり、それ以外の期間にてローレベルとなる。
【００４７】
次に、第ｉ行に属する第ｊ列目の画素回路Ｐ2に特に注目して受光装置の動作を説明す
る。まず、初期化期間ＰBにて初期化信号Ｇc[i]がハイレベルに遷移するとトランジスタ
ＲSW2がオン状態となる。したがって、図７に示すように、検出トランジスタＲDTのゲー
トの電位ＶGは電源電位ＶELに初期化される。
【００４８】
初期化期間ＰBの経過後の露光期間ＰAにて制御信号Ｇb[i]がハイレベルに変化すると、
駆動制御トランジスタＲCTがオン状態に遷移する。これによって受光素子Ｅ2には受光量
に応じた電流が流れるから、検出トランジスタＲDTのゲートの電位ＶGは、図７に示すよ
うに、直前の初期化期間ＰBにて設定された電源電位ＶELから受光素子Ｅ2による受光量に
応じた速度で徐々に低下し、制御信号Ｇb[i]がローレベルに変化した時点（露光期間ＰA
の終点）で容量Ｃによって維持される。すなわち、露光期間ＰAの終点における電位ＶGは
、受光素子Ｅ2による受光量（電位ＶGの変化の速度）と露光期間ＰAの時間長とに応じて
決定される。
【００４９】
走査信号Ｇa[i]がハイレベルに変化してトランジスタＲSW1がオン状態に遷移すると、
直前の露光期間ＰAで設定された電位ＶGに応じた電流量の検出電流ＩDTが検出トランジス
タＲDTとトランジスタＲSW1とを経由してデータ線１４に流れ込む。すなわち、各行の受
光素子Ｅ2による受光量に応じた検出電流ＩDTが水平走査期間Ｈごとに時分割でデータ線
１４に出力される。データ線駆動回路２４はデータ線１４に流れる検出電流ＩDTの電流値
に応じたデータを外部に出力する。データ線駆動回路２４から出力されるデータの解析に
よって各受光素子Ｅ2による受光量が検出される。
【００５０】
以上の形態においては、制御信号Ｇb[i]がハイレベルとなる露光期間ＰAの時間長が長
いほど、電位ＶGのダイナミックレンジ（検出電流ＩDTの電流値のダイナミックレンジ）
を拡大することが可能である。例えば図７に示すように、露光時間ＰAが時間長Ｔ1に設定
された場合に電位ＶGが変化する範囲Ｒ1は、露光期間ＰAが時間長Ｔ1よりも短い時間長Ｔ
0であるときの電位ＶGの範囲Ｒ0よりも広い。
【００５１】
本実施形態において制御信号Ｇb[i]がハイレベルとなる露光期間ＰAの時間長は、検出
電流ＩDTが所望のダイナミックレンジで変化するように適宜に制御される。露光期間ＰA
の制御は、第１実施形態と同様に、例えば利用者による操作子への操作に応じて制御回路
２８が開始パルスＤＹのパルス幅を調整することで実現される。なお、露光時間ＰAが余
りに長い場合には受光素子Ｅ2による受光量に拘わらず電位ＶGが最低値に収束する。した
がって、露光時間ＰAの時間長は、受光素子Ｅ2の受光量が最大となる場合（露光期間ＰA
における電位ＶGの変化率が高い場合）であっても露光期間ＰAの終点にて電位ＶGが収束
しないように決定される。
【００５２】
以上のように、本実施形態においても、同時にアクティブレベルとなる制御信号Ｇb[i]
の総数は変化する。しかしながら、第１実施形態と同様に、駆動期間制御回路３０の単位
回路Ｕiには、制御信号Ｇb[i]と制御信号Ｇb[i-1]とが逆位相となる場合に限ってクロッ
ク信号ＣＫ1が供給されるから、信号線３４の負荷やこれに起因したクロック・スキュー
を抑制して駆動期間制御回路３０の誤動作を抑制することが可能である。また、駆動期間
制御回路３０の構成は第１実施形態と同様であるから、本実施形態においても第１実施形
態と同様の効果が奏される。なお、本実施形態においては第２実施形態に係る駆動期間制
御回路３０を採用してもよい。
【００５３】
＜Ｄ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば
以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
【００５４】
（１）変形例１  
単位回路Ｕiにクロック信号ＣＫ1が入力される期間を決定する手段はＸＯＲ回路４５に
限定されない。例えば、図４のＸＯＲ回路４５の代わりにＮＯＲ（否定論理和）回路を配
置した構成も採用される。この構成において、制御信号Ｇb[i]およびＧb[i-1]の少なくと
も一方がアクティブレベルとなる期間にて選択的にトランスミッションゲートＴＧがオン
状態となって単位回路Ｕiにクロック信号ＣＫ1が供給される。以上のように、クロック信
号ＣＫ1が単位回路Ｕiに供給される期間を設定する方法の如何は本発明において不問であ
る。
【００５５】
（２）変形例２  
画素回路（Ｐ1・Ｐ2）の構成は任意である。例えば、図２においてはデータ線１４に流
れるデータ電流Ｓ[j]の電流値に応じて発光素子Ｅ1の輝度が設定される電流プログラミン
グ方式の画素回路Ｐ1を例示したが、データ線１４の電位に応じて発光素子Ｅ1の輝度が設
定される電圧プログラミング方式の画素回路を採用してもよい。また、単位回路の構成も
任意である。例えば、図４に例示したシフト回路４３としてＲＳ型のフリップフロップを
採用してもよい。
【００５６】
（３）変形例３  
有機発光ダイオード素子は発光素子Ｅ1の例示に過ぎない。無機ＥＬ材料からなる発光
層を含む発光素子や発光ダイオード素子、電界放出（ＦＥ：Field  Emission）素子、表
面導電型電子放出（ＳＥ：Surface-conduction  Electron-emitter）素子、弾道電子放出
（ＢＳ：Ballistic  electron  Surface  emitting）素子など様々な発光素子を備えた発
光装置に本発明を適用することができる。
【００５７】
＜Ｅ：応用例＞
次に、本発明に係る電子機器について説明する。図８から図１０には、以上に例示した
発光装置Ｄを表示装置として採用した電子機器の形態が図示されている。
【００５８】
図８は、発光装置Ｄを採用したモバイル型のパーソナルコンピュータの構成を示す斜視
図である。パーソナルコンピュータ２０００は、各種の画像を表示する発光装置Ｄと、電
源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。発
光装置Ｄは有機発光ダイオード素子を発光素子Ｅ1として使用しているので、視野角が広
く見易い画面を表示できる。
【００５９】
図９は、発光装置Ｄを適用した携帯電話機の構成を示す斜視図である。携帯電話機３０
００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表
示する発光装置Ｄとを備える。スクロールボタン３００２を操作することによって、発光
装置Ｄに表示される画面がスクロールされる。
【００６０】
図１０は、発光装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistant
s）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４００１お
よび電源スイッチ４００２と、各種の画像を表示する発光装置Ｄとを備える。電源スイッ
チ４００２を操作すると、住所録やスケジュール帳といった様々な情報が発光装置Ｄに表
示される。
【００６１】
なお、本発明に係る発光装置が適用される電子機器としては、図８から図１０に示した
機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、
ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テ
レビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを
備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限定
されない。例えば、光書込型のプリンタや電子複写機といった画像形成装置においては、
用紙などの記録材に形成されるべき画像に応じて感光体を露光する光ヘッド（書込ヘッド
）が使用されるが、この種の光ヘッドとしても本発明の発光装置は利用される。
【図面の簡単な説明】
【００６２】
【図１】第１実施形態に係る発光装置の構成を示すブロック図である。
【図２】発光装置の動作を説明するためのタイミングチャートである。
【図３】画素回路の構成を示す回路図である。
【図４】駆動期間制御回路の構成を示す回路図である。
【図５】第２実施形態に係る駆動期間制御回路の構成を示す回路図である。
【図６】第３実施形態に係る受光装置の構成を示す回路図である。
【図７】受光装置の動作を説明するためのタイミングチャートである。
【図８】本発明に係る電子機器の形態を示す斜視図である。
【図９】本発明に係る電子機器の形態を示す斜視図である。
【図１０】本発明に係る電子機器の形態を示す斜視図である。
【図１１】従来のシフトレジスタの構成を示すブロック図である。
【符号の説明】
【００６３】
Ｄ……発光装置、Ａ……素子アレイ部、Ｅ……発光素子、Ｅ2……受光素子、１２……走
査線、１３……制御線、１４……データ線、１５……初期化線、２２……走査線駆動回路
、２４……データ線駆動回路、２８……制御回路、３０……駆動期間制御回路、Ｕ1〜Ｕm
……単位回路、３２……シフトレジスタ、３４……信号線、ＴＧ1，ＴＧ2……トランスミ
ッションゲート、４１……反転回路、４３……シフト回路、４５……ＸＯＲ回路、５０…
…位相補正回路。
【図１】
2007310158.tif 000003
【図２】
2007310158.tif 000004
【図３】
2007310158.tif 000005
【図４】
2007310158.tif 000006
【図５】
2007310158.tif 000007
【図６】
2007310158.tif 000008
【図７】
2007310158.tif 000009
【図８】
2007310158.tif 000010
【図９】
2007310158.tif 000011
【図１０】
2007310158.tif 000012
【図１１】
2007310158.tif 000013