(57)【要約】【課題】入力電圧を出力する回路の電流量の変化を抑制し、回路規模の小さいコンパレータを提供する。【解決手段】コンパレータは、入力電圧及び基準電圧が印加され、入力電圧と、基準電圧と異なる参照電圧とを比較するコンパレータであって、制御電極に入力電圧が印加される第１トランジスタと、第１トランジスタと直列に接続され、入力電圧が参照電圧と同レベルの場合に基準電圧と同レベルとなる、入力電圧に応じた比較電圧を生成する比較電圧生成回路と、制御電極に比較電圧が印加される第２トランジスタ及び制御電極に基準電圧が印加される第３トランジスタにより構成され、比較電圧及び基準電圧の大小関係に応じて動作する差動回路と、差動回路の動作に応じて、入力電圧及び参照電圧の比較結果を出力する出力回路と、を備える。【選択図】図１
2007281769.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧及び基準電圧が印加され、前記入力電圧と、前記基準電圧と異なる参照電圧との大小関係を示す結果を出力するコンパレータであって、
制御電極に前記入力電圧が印加される第１トランジスタと、
前記第１トランジスタと直列に接続され、前記入力電圧が前記参照電圧と同レベルの場合に前記基準電圧と同レベルとなる、前記入力電圧に応じた比較電圧を生成する比較電圧生成回路と、
制御電極に前記比較電圧が印加される第２トランジスタ及び制御電極に前記基準電圧が印加される第３トランジスタにより構成され、前記比較電圧及び前記基準電圧の大小関係に応じて動作する差動回路と、
前記差動回路の動作に応じて、前記入力電圧及び前記参照電圧の大小関係を示す結果を出力する出力回路と、
を備えることを特徴とするコンパレータ。
【請求項２】
請求項１に記載のコンパレータであって、
前記第１トランジスタは、バイポーラトランジスタであること、
を特徴とするコンパレータ。
【請求項３】
請求項１又は２に記載のコンパレータであって、
前記比較電圧生成回路は、
一端が前記第１トランジスタと直列に接続される第１抵抗と、
前記第１抵抗と直列に接続される第２抵抗とにより構成され、
前記第１及び第２抵抗により分圧されて生成される電圧が前記比較電圧であること、
を特徴とするコンパレータ。
【請求項４】
請求項３に記載のコンパレータであって、
前記第２抵抗と直列に接続され、ダイオード接続された第４トランジスタを、
更に備えることを特徴とするコンパレータ。
【請求項５】
請求項４に記載のコンパレータであって、
前記第１及び第４トランジスタは、バイポーラトランジスタであること、
を特徴とするコンパレータ。
【請求項６】
請求項１〜５の何れか一項に記載のコンパレータであって、
前記第１トランジスタの制御電極が、電流源及び前記電流源から出力される電流によって充電されるキャパシタの接続点と接続され、
前記入力電圧は、前記キャパシタの電位に応じた電圧であり、
前記出力回路から出力される前記比較結果は、前記キャパシタの電位が前記参照電圧と同レベルになると一方の論理値から他方の論理値に変化すること、
を特徴とするコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータに関する。
【背景技術】
【０００２】
様々な回路において、ある入力電圧を参照電圧と比較するコンパレータが用いられている。このような回路では、例えば１．２５Ｖ程度の基準電圧を生成する回路を備えていることが多い。いま、入力電圧と比較される参照電圧が基準電圧と異なる場合、入力電圧と基準電圧を単純に比較することができない。そこで、入力電圧を基準電圧と異なる参照電圧と比較する一般的なコンパレータとして、図４及び図５に示すものがある（特許文献１参照）。
【０００３】
図４は、入力電圧を基準電圧と異なる参照電圧と比較するコンパレータの一般的な構成の例を示す図である。コンパレータ１００Ａは、抵抗１１０，１１１、ＮＰＮ型トランジスタ１２０，１２１、ＰＮＰ型トランジスタ１２２〜１２４、電流源１３０，１３１、及び電源１４０を備えている。ＮＰＮ型トランジスタ１２０，１２１は差動回路を構成しており、ＮＰＮ型トランジスタ１２０，１２１のベースに印加される電圧の大小関係に応じた出力電圧Ｖoutが出力される。コンパレータ１００Ａにおいては、ＮＰＮ型トランジスタ１２０のベースには、入力電圧Ｖinを抵抗１１０，１１１で分圧した電圧が印加されており、ＮＰＮ型トランジスタ１２１のベースには、電源１４０から出力される基準電圧Ｖrefが印加されている。
【０００４】
ここで、例えば、基準電圧Ｖrefを１．２５Ｖ、抵抗１１０，１１１の抵抗比を１：１とする。入力電圧Ｖinが２．５Ｖより高い場合、ＮＰＮ型トランジスタ１２０のベースに印加される電圧が１．２５Ｖより高くなる。そのため、ＮＰＮ型トランジスタ１２０がオン、ＮＰＮ型トランジスタ１２１がオフ、ＰＮＰトランジスタ１２４がオフとなり、出力電圧ＶoutがＬレベルとなる。一方、入力電圧Ｖinが２．５Ｖより低い場合、ＮＰＮ型トランジスタ１２０のベースに印加される電圧が１．２５Ｖより低くなる。そのため、ＮＰＮ型トランジスタ１２０がオフ、ＮＰＮ型トランジスタ１２１がオン、ＰＮＰトランジスタ１２４がオンとなり、出力電圧ＶoutがＨレベルとなる。つまり、コンパレータ１００Ａにおける出力電圧Ｖoutは、入力電圧Ｖinを基準電圧Ｖrefと異なる参照電圧（本例では２．５Ｖ）と比較した結果を示すものとなっている。
【０００５】
図５は、入力電圧を基準電圧と異なる参照電圧と比較するコンパレータの一般的な構成の他の例を示す図である。コンパレータ１００Ｂは、コンパレータ１００Ａが備える抵抗１１０，１１１を備えず、代わりにオペアンプ１５０、ＮＰＮ型トランジスタ１５１、及び抵抗１５２，１５３を備えている。オペアンプ１５０は、＋入力端子に電源１４０から出力される基準電圧Ｖrefが印加され、−入力端子は抵抗１５２，１５３の接続点と接続されている。したがって、オペアンプ１５０は、抵抗１５２，１５３の接続点の電圧が基準電圧Ｖrefと同電位となるようにＮＰＮ型トランジスタ１５１のベース電圧を制御する。そして、ＮＰＮ型トランジスタ１２１のベースには、ＮＰＮ型トランジスタ１５１及び抵抗１５２の接続点の電圧が印加され、ＮＰＮ型トランジスタ１２０のベースには、入力電圧Ｖinが印加されている。
【０００６】
ここで、例えば、基準電圧Ｖrefを１．２５Ｖ、抵抗１５２，１５３の抵抗比を１：１とすると、ＮＰＮ型トランジスタ１２１のベースに印加される電圧は２．５Ｖとなる。そのため、入力電圧Ｖinが２．５Ｖより高い場合、ＮＰＮ型トランジスタ１２０がオン、ＮＰＮ型トランジスタ１２１がオフ、ＰＮＰトランジスタ１２４がオフとなり、出力電圧ＶoutがＬレベルとなる。一方、入力電圧Ｖinが２．５Ｖより低い場合、ＮＰＮ型トランジスタ１２０がオフ、ＮＰＮ型トランジスタ１２１がオン、ＰＮＰトランジスタ１２４がオンとなり、出力電圧ＶoutがＨレベルとなる。つまり、コンパレータ１００Ｂにおける出力電圧Ｖoutは、入力電圧Ｖinを基準電圧Ｖrefと異なる参照電圧（本例では２．５Ｖ）と比較した結果を示すものとなっている。
【特許文献１】特開２００５−３３１４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図４に示したように入力電圧Ｖinを単純に抵抗１１０，１１１により分圧して基準電圧Ｖrefと比較する場合、抵抗１１０，１１１を流れる電流量が大きくなる。そのため、入力電圧Ｖinを出力する回路から抵抗１１０，１１１に多くの電流が流れ込んでしまうこととなり、入力電圧Ｖinを出力する回路の電流量が変化し、その動作に影響を与えてしまう場合がある。
【０００８】
例えば、コンパレータを用いたタイマ回路の場合について考える。図６は、図４のコンパレータを用いたタイマ回路の構成例を示す図である。タイマ回路１６０では、電流源１６１から出力される電流によってキャパシタ１６２が充電される。そして、電流源１６１とキャパシタ１６２との接続点の電圧が、入力電圧Ｖinとして抵抗１１０の一端に印加されている。ここで、ＮＰＮ型トランジスタ１２１のベースに印加される基準電圧Ｖrefを１．２５Ｖ、抵抗１１０，１１１の抵抗値を例えば１２５ｋΩとする。この場合、キャパシタ１６２が充電されて入力電圧Ｖinが２．５Ｖになると、出力電圧ＶoutがＨレベルからＬレベルに変化する。
【０００９】
ここで、キャパシタ１６２の電位がＶとなるまでの時間Ｔは、Ｔ＝ＣＶ／Ｉで定められる。つまり、キャパシタ１６２の電位がＶとなることを検出することにより、時間Ｔを測定することが可能となる。したがって、測定する時間Ｔを長くするには、容量Ｃを大きくし、電流Ｉを小さくする必要がある。一方、コストを安くするために、使用可能なキャパシタ１６２が、例えば１μＦ以下のセラミックコンデンサ等に制限される場合がある。また、電流を小さくしすぎるとノイズに弱くなるため、電流は５μＡ程度にしか小さくすることができない場合が多い。
【００１０】
いま、キャパシタ１６２の容量を１μＦ、電流源１６１から出力される電流量を５μＡとする。このような条件において、５００ｍｓの時間を測定するためには、キャパシタ１６２の電位を２．５Ｖまで充電する必要がある（Ｔ＝１μＦ×２．５Ｖ／５μＡ＝５００ｍｓ）。
【００１１】
ところで、抵抗１１０，１１１の抵抗値が１２５ｋΩの場合、キャパシタ１６２の電位が２．５Ｖになった場合に抵抗１１０，１１１を流れる電流量は１０μＡとなる。ところが、電流源１６１から出力される電流量が５μＡであるため、抵抗１１０，１１１に１０μＡ流すことはできない。つまり、図６の構成では、電流源１６１から抵抗１１０，１１１に多くの電流が流れ込んでしまうため、５００ｍｓの時間を測定することができないこととなる。
【００１２】
また、抵抗１１０，１１１に流れ込む電流量が電流源１６１から出力される電流量より少ない場合であっても、抵抗１１０，１１１に電流が流れ込んでしまうことにより、正確な時間を測定することができないこととなる。なお、抵抗１１０，１１１に流れ込む電流量を例えば１００分の１にするためには、抵抗１１０，１１１の抵抗値を１．２５ＭΩとするする必要があり、抵抗１１０，１１１が非常に大きくなってしまい現実的でない。
【００１３】
また、図５に示したように基準電圧Ｖrefから参照電圧を生成する場合、参照電圧を生成するためにオペアンプ１５０等の回路が必要となり、コンパレータの回路規模が大きくなってしまう。
【００１４】
本発明は上記課題を鑑みてなされたものであり、入力電圧を出力する回路の電流量の変化を抑制し、回路規模の小さいコンパレータを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明のコンパレータは、入力電圧及び基準電圧が印加され、前記入力電圧と、前記基準電圧と異なる参照電圧との大小関係を示す結果を出力するコンパレータであって、制御電極に前記入力電圧が印加される第１トランジスタと、前記第１トランジスタと直列に接続され、前記入力電圧が前記参照電圧と同レベルの場合に前記基準電圧と同レベルとなる、前記入力電圧に応じた比較電圧を生成する比較電圧生成回路と、制御電極に前記比較電圧が印加される第２トランジスタ及び制御電極に前記基準電圧が印加される第３トランジスタにより構成され、前記比較電圧及び前記基準電圧の大小関係に応じて動作する差動回路と、前記差動回路の動作に応じて、前記入力電圧及び前記参照電圧の大小関係を示す結果を出力する出力回路と、を備えることとする。
【００１６】
また、前記第１トランジスタは、バイポーラトランジスタであることとすることができる。
【００１７】
また、前記比較電圧生成回路は、一端が前記第１トランジスタと直列に接続される第１抵抗と、前記第１抵抗と直列に接続される第２抵抗とにより構成され、前記第１及び第２抵抗により分圧されて生成される電圧が前記比較電圧であることとすることができる。
【００１８】
そして、前記コンパレータは、前記第２抵抗と直列に接続され、ダイオード接続された第４トランジスタを、更に備えることとしてもよい。
【００１９】
また、前記第１及び第４トランジスタは、バイポーラトランジスタであることとすることができる。
【００２０】
そして、前記コンパレータは、前記第１トランジスタの制御電極が、電流源及び前記電流源から出力される電流によって充電されるキャパシタの接続点と接続され、前記入力電圧は、前記キャパシタの電位に応じた電圧であり、前記出力回路から出力される前記比較結果は、前記キャパシタの電位が前記参照電圧と同レベルになると一方の論理値から他方の論理値に変化することとすることができる。
【発明の効果】
【００２１】
入力電圧を出力する回路の電流量の変化を抑制し、回路規模の小さいコンパレータを提供することができる。
【発明を実施するための最良の形態】
【００２２】
＜＜第１実施形態＞＞
＝＝回路構成＝＝
図１は、本発明の第１実施形態であるコンパレータの構成を示す図である。コンパレータ１Ａは、入力電圧Ｖinを基準電圧Ｖrefと異なる参照電圧と比較する回路であり、ＮＰＮ型トランジスタ１０〜１４、ＰＮＰ型トランジスタ１５，１６、抵抗２０，２１、電流源３０，３１、及び電源４０を備えている。
【００２３】
ＮＰＮ型トランジスタ１０（第１トランジスタ）は、ベース（制御電極）に入力電圧Ｖinが印加され、コレクタに電圧Ｖccが印加され、エミッタが抵抗２０の一端と接続されている。抵抗２０の他端は抵抗２１の一端と接続され、抵抗２１の他端はＮＰＮ型トランジスタ１１（第４トランジスタ）のコレクタと接続されている。ＮＰＮ型トランジスタ１１は、ダイオード接続されるとともに、エミッタが接地されている。
【００２４】
抵抗２０（第１抵抗）及び抵抗２１（第２抵抗）は、入力電圧Ｖinに応じた電圧（比較電圧）を生成する回路（比較電圧生成回路）である。ＮＰＮ型トランジスタ１０，１１のベース・エミッタ間電圧をＶbe、抵抗２０，２１の抵抗比を例えば１：１とすると、抵抗２０，２１の接続点の電圧（比較電圧）は、（Ｖin−Ｖbe−Ｖbe）／２＋Ｖbe＝Ｖin／２となる。
【００２５】
ＰＮＰ型トランジスタ１５（第２トランジスタ）及びＰＮＰ型トランジスタ１６（第３トランジスタ）は差動回路を構成しており、ＰＮＰ型トランジスタ１５，１６のエミッタには電流源３０が接続されている。そして、ＰＮＰ型トランジスタ１５のベースには、抵抗２０，２１の接続点の電圧が印加され、ＰＮＰ型トランジスタ１６のベースには、電源４０から出力される基準電圧Ｖrefが印加されている。なお、電源４０はバンドギャップ回路等の基準電圧生成回路であり、基準電圧Ｖrefは例えば１．２５Ｖ程度の電圧とすることができる。
【００２６】
ＮＰＮ型トランジスタ１２，１３は、ＮＰＮ型トランジスタ１２，１３のベースとＮＰＮ型トランジスタ１２のコレクタとが接続された電流ミラー回路となっている。そして、ＮＰＮ型トランジスタ１２は、コレクタがＰＮＰ型トランジスタ１５のコレクタと接続され、エミッタが接地されている。また、ＮＰＮ型トランジスタ１３は、コレクタがＰＮＰ型トランジスタ１６のコレクタと接続され、エミッタが接地されている。
【００２７】
ＮＰＮ型トランジスタ１４（出力回路）は、コレクタが電流源３１と接続され、エミッタが接地され、ベースがＰＮＰ型トランジスタ１６のコレクタと接続されている。そして、ＮＰＮ型トランジスタ１４のコレクタの電圧が、コンパレータ１Ａの出力電圧Ｖoutとなっている。
【００２８】
＝＝動作＝＝
このようなコンパレータ１Ａの動作について説明する。ここでは、抵抗２０，２１の抵抗値を１２５ｋΩ、基準電圧Ｖrefを１．２５Ｖとする。抵抗２０，２１の抵抗値が何れも１２５ｋΩであるため、抵抗２０，２１の接続点の電圧、すなわち、ＰＮＰ型トランジスタ１５のベースに印加される電圧は、Ｖin／２となる。したがって、入力電圧Ｖinが２．５Ｖのときに、ＰＮＰ型トランジスタ１５のベースに印加される電圧がＰＮＰ型トランジスタ１６のベースに印加される基準電圧Ｖrefと同じ１．２５Ｖとなる。つまり、コンパレータ１Ａにおいて入力電圧Ｖinと比較される参照電圧は、基準電圧Ｖrefの２倍の２．５Ｖとなる。
【００２９】
入力電圧Ｖinが２．５Ｖより低い場合、ＰＮＰ型トランジスタ１５のベースに印加される電圧は基準電圧Ｖrefの１．２５Ｖより低くなる。そのため、ＰＮＰ型トランジスタ１５がオン、ＰＮＰ型トランジスタ１６がオフ、ＮＰＮ型トランジスタ１４がオフとなり、出力電圧ＶoutがＨレベルとなる。
【００３０】
一方、入力電圧Ｖinが２．５Ｖより高い場合、ＰＮＰ型トランジスタ１５のベースに印加される電圧は基準電圧Ｖrefの１．２５Ｖより高くなる。そのため、ＰＮＰ型トランジスタ１５がオフ、ＰＮＰ型トランジスタ１６がオン、ＮＰＮ型トランジスタ１４がオンとなり、出力電圧ＶoutがＬレベルとなる。
【００３１】
ここで、ＮＰＮ型トランジスタ１０，１１のベース・エミッタ間電圧Ｖbeを０．７Ｖとすると、ＮＰＮ型トランジスタ１０のエミッタの電圧は、Ｖin−０．７Ｖとなり、ＮＰＮ型トランジスタ１１のコレクタの電圧は、０．７Ｖとなる。つまり、抵抗２０，２１の両端間の電圧は、Ｖin−１．４Ｖとなる。そのため、入力電圧Ｖinが２．５Ｖの場合に抵抗２０，２１に流れる電流量は、（２．５Ｖ−１．４Ｖ）／２５０ｋΩ＝４．４μＡとなる。この時、ＮＰＮ型トランジスタ１０の電流増幅率を例えば１００倍とすると、ＮＰＮ型トランジスタ１０のベースに流れ込む電流量は、４４ｎＡと微小なものになる。
【００３２】
このように、コンパレータ１Ａでは、入力電圧Ｖinを出力する回路からコンパレータ１Ａに流れ込む電流量が非常に少ないため、入力電圧Ｖinを出力する回路の電流量の変化を抑制することができる。また、コンパレータ１Ａに流れ込む電流量を少なくするために抵抗２０，２１の抵抗値を非常に大きくする必要がなく、入力電圧Ｖinと比較する参照電圧を生成するためのオペアンプ等を用いた回路も必要ないため、回路規模を小さくすることができる。
【００３３】
なお、コンパレータ１Ａでは、抵抗２０，２１のＮＰＮ型トランジスタ１０と接続される側とは反対側に、ダイオード接続されたＮＰＮ型トランジスタ１１が設けられているが、ＮＰＮ型トランジスタ１１を設けないこととしてもよい。ただし、ＮＰＮ型トランジスタ１１が設けられていることにより、ＮＰＮ型トランジスタ１０の温度特性をキャンセルすることができる。すなわち、ＮＰＮ型トランジスタ１０のベース・エミッタ間電圧は温度により変化するが、ＮＰＮ型トランジスタ１１のベース・エミッタ間電圧も同様に変化する。そのため、例えば抵抗２０，２１の抵抗比が１：１の場合であれば、ＰＮＰ型トランジスタ１５のベースに印加される電圧は、温度によらずＶin／２となる。したがって、コンパレータ１Ａでは、入力電圧Ｖinと参照電圧との比較を温度によらず正確に行うことができる。
【００３４】
また、コンパレータ１Ａではバイポーラトランジスタを用いているが、ＭＯＳＦＥＴを用いることも可能である。ただし、一般的に、バイポーラトランジスタのベース・エミッタ間電圧Ｖbeは、ＭＯＳＦＥＴのゲート・ソース間電圧Ｖgsよりばらつきが小さいため、バイポーラトランジスタを用いることにより、入力電圧Ｖinと参照電圧とをより正確に比較することができる。
【００３５】
同様に、コンパレータ１ＡのＮＰＮ型トランジスタ１０，１１のように、入力電圧Ｖinが印加されるトランジスタと、温度特性をキャンセルするためのトランジスタとを、ベース・エミッタ間電圧のばらつきが小さいバイポーラトランジスタとすることにより、温度特性のキャンセル精度が向上する。そのため、入力電圧Ｖinと参照電圧との比較を温度によらず、より正確に行うことができる。
【００３６】
＜＜第２実施形態＞＞
＝＝回路構成＝＝
図２は、本発明の第２実施形態であるコンパレータの構成を示す図である。コンパレータ１Ｂは、電圧Ｖcc基準で、入力電圧Ｖinを、基準電圧Ｖrefと異なる参照電圧と比較する回路である。コンパレータ１Ｂは、ＰＮＰ型トランジスタ５０〜５４、ＮＰＮ型トランジスタ５５，５６、抵抗６０，６１、電流源７０，７１、及び電源８０を備えている。
【００３７】
ＰＮＰ型トランジスタ５０（第１トランジスタ）は、ベース（制御電極）に電圧Ｖcc−Ｖinが印加され、エミッタが抵抗６０の一端と接続され、コレクタが接地されている。抵抗６０の他端は抵抗６１の一端と接続され、抵抗６１の他端はＰＮＰ型トランジスタ５１（第４トランジスタ）のコレクタと接続されている。ＰＮＰ型トランジスタ５１は、ダイオード接続されるとともに、エミッタに電圧Ｖccが印加されている。
【００３８】
抵抗６０（第１抵抗）及び抵抗６１（第２抵抗）は、入力電圧Ｖinに応じた電圧（比較電圧）を生成する回路（比較電圧生成回路）である。ＰＮＰ型トランジスタ５０，５１のベース・エミッタ間電圧をＶbe、抵抗６０，６１の抵抗比を例えば１：１とすると、抵抗６０，６１の接続点の電圧（比較電圧）は、｛（Ｖcc−Ｖbe）−（Ｖcc−Ｖin＋Ｖbe）｝／２＋Ｖcc−Ｖin＋Ｖbe＝Ｖcc−Ｖin／２となる。
【００３９】
ＮＰＮ型トランジスタ５５（第２トランジスタ）及びＮＰＮ型トランジスタ５６（第３トランジスタ）は差動回路を構成しており、ＮＰＮ型トランジスタ５５，５６のエミッタには電流源７０が接続されている。そして、ＮＰＮ型トランジスタ５５のベースには、抵抗６０，６１の接続点の電圧が印加され、ＮＰＮ型トランジスタ５６のベースには、電源８０から出力される電圧Ｖcc−Ｖrefが印加されている。なお、電源８０はバンドギャップ回路等の基準電圧生成回路であり、基準電圧Ｖrefは例えば１．２５Ｖ程度の電圧とすることができる。
【００４０】
ＰＮＰ型トランジスタ５２，５３は、ＰＮＰ型トランジスタ５２，５３のベースとＰＮＰ型トランジスタ５２のコレクタとが接続された電流ミラー回路となっている。そして、ＰＮＰ型トランジスタ５２は、エミッタに電圧Ｖccが印加され、コレクタがＮＰＮ型トランジスタ５５のコレクタと接続されている。また、ＰＮＰ型トランジスタ５３は、エミッタに電圧Ｖccが印加され、コレクタがＮＰＮ型トランジスタ５６のコレクタと接続されている。
【００４１】
ＰＮＰ型トランジスタ５４は、エミッタに電圧Ｖccが印加され、コレクタが電流源７１と接続され、ベースがＮＰＮ型トランジスタ５６のコレクタと接続されている。そして、ＰＮＰ型トランジスタ５４のコレクタの電圧が、コンパレータ１Ｂの出力電圧Ｖoutとなっている。
【００４２】
＝＝動作＝＝
このようなコンパレータ１Ｂの動作について説明する。ここでは、抵抗６０，６１の抵抗値を１２５ｋΩ、基準電圧Ｖrefを１．２５Ｖとする。抵抗６０，６１の抵抗値が何れも１２５ｋΩであるため、抵抗６０，６１の接続点の電圧、すなわち、ＮＰＮ型トランジスタ５５のベースに印加される電圧は、Ｖcc−Ｖin／２となる。したがって、入力電圧Ｖinが２．５Ｖのときに、ＮＰＮ型トランジスタ５５のベースに印加される電圧がＮＰＮ型トランジスタ５６のベースに印加される電圧と同じＶcc−１．２５Ｖとなる。つまり、コンパレータ１Ｂにおいて入力電圧Ｖinと比較される参照電圧は、基準電圧Ｖrefの２倍の２．５Ｖとなる。
【００４３】
入力電圧Ｖinが２．５Ｖより低い場合、ＮＰＮ型トランジスタ５５のベースに印加される電圧Ｖcc−Ｖin／２は、ＮＰＮ型トランジスタ５６のベースに印加される電圧Ｖcc−Ｖrefより高くなる。そのため、ＮＰＮ型トランジスタ５５がオン、ＮＰＮ型トランジスタ５６がオフ、ＰＮＰ型トランジスタ５４がオフとなり、出力電圧ＶoutがＬレベルとなる。
【００４４】
一方、入力電圧Ｖinが２．５Ｖより高い場合、ＮＰＮ型トランジスタ５５のベースに印加される電圧Ｖcc−Ｖin／２は、ＮＰＮ型トランジスタ５６のベースに印加される電圧Ｖcc−Ｖrefより低くなる。そのため、ＮＰＮ型トランジスタ５５がオフ、ＮＰＮ型トランジスタ５６がオン、ＰＮＰ型トランジスタ５４がオンとなり、出力電圧ＶoutがＨレベルとなる。
【００４５】
ここで、ＰＮＰ型トランジスタ５０，５１のベース・エミッタ間電圧Ｖbeを０．７Ｖとすると、ＰＮＰ型トランジスタ５１のコレクタの電圧はＶcc−０．７Ｖとなり、ＰＮＰ型トランジスタ５０のエミッタの電圧は、Ｖcc−Ｖin＋０．７Ｖとなる。つまり、抵抗６０，６１の両端間の電圧は、Ｖin−１．４Ｖとなる。そのため、入力電圧Ｖinが２．５Ｖの場合に抵抗６０，６１に流れる電流量は、（２．５Ｖ−１．４Ｖ）／２５０ｋΩ＝４．４μＡとなる。この時、ＰＮＰ型トランジスタ５０の電流増幅率を例えば１００倍とすると、ＰＮＰ型トランジスタ５０のベースから流れ出す電流量は、４４ｎＡと微小なものになる。
【００４６】
このように、コンパレータ１Ｂでは、入力電圧Ｖinを出力する回路に流れ出す電流量が非常に少ないため、入力電圧Ｖinを出力する回路の電流量の変化を抑制することができる。また、コンパレータ１Ｂから流れ出す電流量を少なくするために抵抗６０，６１の抵抗値を非常に大きくする必要がなく、入力電圧Ｖinと比較する参照電圧を生成するためのオペアンプ等を用いた回路も必要ないため、回路規模を小さくすることが可能である。
【００４７】
なお、コンパレータ１Ａの場合と同様に、コンパレータ１Ｂにおいても、ダイオード接続されたＰＮＰ型トランジスタ５１を設けないこととしてもよい。また、バイポーラトランジスタの代わりにＭＯＳＦＥＴを用いることも可能である。
【００４８】
＜＜適用例＞＞
図３は、本発明の第１実施形態のコンパレータを用いたタイマ回路の構成例を示す図である。タイマ回路９０は、コンパレータ１Ａ、電流源９１、及びキャパシタ９２により構成されている。電流源９１は、所定量の電流を出力する回路である。キャパシタ９２は、一端が、電流源９１から出力される電流により充電されるように電流源９１と接続され、他端が接地されている。そして、電流源９１とキャパシタ９２との接続点の電圧が、コンパレータ１Ａに対する入力電圧ＶinとしてＮＰＮ型トランジスタ１０のベースに印加されている。
【００４９】
ここで、例えば基準電圧Ｖrefを１．２５Ｖ、電流源９１から出力される電流を５μＡ、キャパシタ９２の容量を１μＦとする。このとき、コンパレータ１Ａの出力電圧Ｖoutは、入力電圧Ｖinが２．５Ｖより低い場合にＨレベルとなり、入力電圧Ｖinが２．５Ｖより高い場合にＬレベルとなる。つまり、タイマ回路９０が起動されてキャパシタ９２の充電が行われることによって入力電圧Ｖinが２．５Ｖに達すると、出力電圧ＶoutがＨレベルからＬレベルに変化する。
【００５０】
そして、コンパレータ１Ａでは、ＮＰＮ型トランジスタ１０のベースに流れ込む電流は非常に小さいため、電流源９１から出力される電流は、ほぼ全てキャパシタ９２に流れ込むこととなる。したがって、入力電圧Ｖinが２．５Ｖに達するまでの時間Ｔは、Ｔ＝ＣＶ／Ｉ＝１μＦ×２．５Ｖ／５μＡ＝５００ｍｓとなる。
【００５１】
このように、コンパレータ１Ａを用いてタイマ回路９０を構成することにより、入力電圧Ｖinを出力する回路（電流源９１及びキャパシタ９２）の電流量の変化を抑制し、正確に時間を測定することが可能となる。また、コンパレータ１Ａでは、基準電圧Ｖrefと異なる参照電圧を生成するためのオペアンプ等の回路が不要であり、タイマ回路９０の回路規模を小さくすることができる。
【００５２】
また、コンパレータ１Ａでは、バイポーラトランジスタが用いられているため、ベース・エミッタ間の電圧Ｖbeのばらつきが小さく、正確に時間を測定することができる。さらに、ダイオード接続されたＮＰＮ型トランジスタ１１が設けられているため、ＮＰＮ型トランジスタ１０の温度特性がキャンセルされ、温度によらず、正確に時間を測定することができる。
【００５３】
以上、本発明の実施形態について説明した。前述したように、コンパレータ１Ａでは、入力電圧Ｖinを出力する回路から流れ込む電流量が非常に小さい。また、コンパレータ１Ｂでは、入力電圧Ｖinを出力する回路に流れ出す電流量が非常に小さい。すなわち、コンパレータ１Ａ，１Ｂを用いることにより、入力電圧Ｖinを出力する回路の電流量の変化を抑制することが可能となる。また、コンパレータ１Ａ，１Ｂでは、入力電圧Ｖinと比較される参照電圧を生成するための回路が不要であり、回路規模を小さくすることができる。
【００５４】
そして、コンパレータ１Ａ，１Ｂでは、入力電圧Ｖinが印加されるトランジスタをバイポーラトランジスタとしているため、ＭＯＳＦＥＴを用いる場合と比較して、入力電圧Ｖinと参照電圧との比較をより高精度に行うことができる。
【００５５】
また、コンパレータ１Ａ，１Ｂでは、温度特性をキャンセルするためにＮＰＮ型トランジスタ１１及びＰＮＰ型トランジスタ５１が用いられている。これにより、温度によらず、正確に電圧比較を行うことができる。
【００５６】
さらに、コンパレータ１Ａ，１Ｂでは、温度特性をキャンセルするために設けられたトランジスタがバイポーラトランジスタであるため、ＭＯＳＦＥＴを用いる場合と比較して、温度特性のキャンセル精度を向上させることができる。
【００５７】
そして、このようなコンパレータ１Ａ，１Ｂを用いてタイマ回路を構成することにより、コンパレータ１Ａ，１Ｂに接続される回路の電流量の変化が抑制され、測定時間の精度を向上させることが可能となる。
【００５８】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態であるコンパレータの構成を示す図である。
【図２】本発明の第２実施形態であるコンパレータの構成を示す図である。
【図３】本発明の第１実施形態のコンパレータを用いたタイマ回路の構成例を示す図である。
【図４】入力電圧を基準電圧と異なる参照電圧と比較するコンパレータの一般的な構成の例を示す図である。
【図５】入力電圧を基準電圧と異なる参照電圧と比較するコンパレータの一般的な構成の他の例を示す図である。
【図６】図４のコンパレータを用いたタイマ回路の構成例を示す図である。
【符号の説明】
【００６０】
１Ａ，１Ｂ  コンパレータ
１０〜１４，５５，５６  ＮＰＮ型トランジスタ
１５，１６，５０〜５４  ＰＮＰ型トランジスタ
２０，２１，６０，６１  抵抗
３０，３１，７０，７１，９１  電流源
４０，８０  電源
９０  タイマ回路
９２  キャパシタ
【図１】
2007281769.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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