(57)【要約】【課題】消費電流の増加、及び電源ノイズの増加を抑えるとともに、クロックスキュー防止対策を容易にする。【解決手段】シリアル転送される表示データをクロックＳＣＬに同期してシフトするシフトレジスタ３１と、クロックＳＣＬをカウントして、そのカウント数が８、１６、２４になった時に、対応するクロックカウント信号ＢＩＴ８、ＢＩＴ１６、ＢＩＴ２４を出力するデータ入力クロックカウンタ４０と、クロックカウント信号ＢＩＴ８、ＢＩＴ１６、ＢＩＴ２４に応じて、シフトレジスタ３１で保持されたデータがパラレルに一括格納されるレジスタ３２Ａ，３２Ｂ，３２Ｃを備える。【選択図】  図３
2007104469.tif 000002
【特許請求の範囲】
【請求項１】
シリアル転送されるデータをクロックに同期してシフトする第１のレジスタと、
前記クロックをカウントして、第１のカウント数になった時に第１のクロックカウント信号を出力するクロックカウンタと、
前記第１のクロックカウント信号に応じて、前記第１のレジスタによってシフトされ、かつ保持されたデータがパラレルに一括格納される第２のレジスタとを備えることを特徴とするシリアルデータ入力システム。
【請求項２】
前記第１のレジスタは、Ｄ−ＦＦ回路で構成されていることを特徴とする請求項１に記載のシリアルデータ入力システム。
【請求項３】
前記第２のレジスタは、Ｄ−ＦＦ回路、又は、ラッチ回路で構成されていることを特徴とする請求項１又は請求項２に記載のシリアルデータ入力システム。
【請求項４】
前記シリアル転送されるデータに先だって、シリアル転送されるアドレスデータと予め記憶された固有アドレスデータとが一致した場合にのみ、前記データ及び前記クロックを前記第１のレジスタへ送出するインターフェース回路を備えることを特徴とする請求項１に記載のシリアルデータ入力システム。
【請求項５】
前記クロックカウンタは前記クロックをカウントして、前記第１のカウント数より大きい第２のカウント数になった時に第２のクロックカウント信号を出力し、この第２のクロックカウント信号に応じて、前記第１のレジスタ及び前記第２のレジスタに保持されたデータが入力される第３のレジスタを備えることを特徴とする請求項１又は請求項４に記載のシリアルデータ入力システム。
【請求項６】
前記第３のレジスタは表示の点灯及び消灯を制御するための表示データレジスタ又は表示ドライバＩＣの動作モードを制御するコントロールレジスタであることを特徴とする請求項５に記載のシリアルデータ入力システム。
【請求項７】
前記データは表示データであることを特徴とする請求項１、２、３、４、５、６に記載のシリアルデータ入力システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部回路からシリアル転送されて来るデータを入力して保持するシリアルデータ入力システムに関する。
【背景技術】
【０００２】
従来、デジタルカメラ等においては、マイクロコンピュータ等の外部回路からシリアル転送されて来る表示データを入力して保持するシリアルデータ入力システムを備えている。図１２は、そのようなシリアルデータ入力システムのブロック図である。このシリアルデータ入力システムは、インターフェース回路１０とシリアルデータ入力レジスタ２０を備えている。
【０００３】
インターフェース回路１０には、マイクロコンピュータからクロックＣＬに同期してシリアル転送されるデータＤＩ（表示データＳＤＩ及び、この表示データＳＤＩに先立ってクロックＣＬに同期してシリアル転送される８ビットのアドレスデータＡ０〜Ａ７）、クロックＣＬ及びチップイネーブル信号ＣＥが入力される。
【０００４】
そして、インターフェース回路１０は、前記アドレスデータＡ０〜Ａ７とインターフェース回路１０内に予め記憶されたＩＣ固有アドレスデータとが一致した場合にのみ、前記表示データＳＤＩ及びクロックＣＬをそのまま送出する。以下、インターフェース回路１０から送出されるクロックＣＬをクロックＳＣＬと呼ぶこととする。
【０００５】
シリアルデータ入力レジスタ２０は、インターフェース回路１０から送出されたクロックＳＣＬに同期して、インターフェース回路１０から送出された表示データＳＤＩをシフトする。このインターフェース回路１０は、図１３に示すように、それぞれが８個のＤ−ＦＦ回路（遅延フリップフロップ回路）から構成された４つのシフトレジスタ群２１，２２，２３，２４をシリアル接続して構成されている。そして、全てのＤ−ＦＦ回路にクロックＳＣＬが印加されている。
【０００６】
上述のシリアルデータ入力システムの動作について、図１４のタイミング図を参照して説明する。マイクロコンピュータからシリアル転送されて来たアドレスデータＡ０〜Ａ７とＩＣ固有アドレスデータとが一致し、かつチップイネーブル信号ＣＥがハイに立ち上がると、インターフェース回路１０からクロックＳＣＬが出力され、このクロックＳＣＬの立ち上がりに同期して、３２ビットの表示データＤ０〜Ｄ３１がシリアルデータ入力レジスタ２０のシフトレジスタ群２１〜２４に順番に入力され、シフトされていく。ＳＤ３１〜ＳＤ０はシフトレジスタ群２１〜２４を構成している各Ｄ−ＦＦ回路のＱ端子に保持されている出力データである。このようにして、３２ビットの表示データＤ０〜Ｄ３１がシリアルデータ入力レジスタ２０に入力される。インターフェース回路１０については、特許文献１に記載されている。
【特許文献１】特開２００５−９４６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、シリアルデータ入力レジスタ２０では、４つのシフトレジスタ群２１，２２，２３，２４がシリアル接続されて、全てのＤ−ＦＦ回路にクロックＳＣＬが印加されているため、表示データＤ０〜Ｄ３１がシリアル入力されると、クロックＳＣＬの１クロック毎に、全てのＤ−ＦＦ回路にデータ書き換えのための貫通電流が流れてしまう。したがって、シリアルデータ入力レジスタ２０のビット数（Ｄ−ＦＦ回路の数）が多くなるほど、各Ｄ−ＦＦ回路の電源−グランド間に流れる貫通電流が増加し、結果的にシステム全体の消費電力が増加してしまうという問題があった。また、そのような貫通電流が増加すると、電源ノイズも増加してしまうため、ＥＭＣ対策に多大な労力を費やす必要があった。
【０００８】
さらに、シリアルデータ入力レジスタ２０のビット数が増加すると、ＩＣチップ上に配置されるＤ−ＦＦ回路の数が増加し、各Ｄ−ＦＦ回路間を接続する配線も増加するため、各Ｄ−ＦＦ回路に入力されるクロックＳＣＬ間での遅延時間の差が生じやすくなり、Ｄ−ＦＦ回路が誤動作するおそれがある。そのため、クロックスキュー防止対策に多大な時間を費やす必要があった。
【課題を解決するための手段】
【０００９】
本発明のシリアルデータ入力システムは、シリアル転送されるデータをクロックに同期してシフトする第１のレジスタと、前記クロックをカウントして、第１のカウント数になった時に第１のクロックカウント信号を出力するクロックカウンタと、前記第１のクロックカウント信号に応じて、前記第１のレジスタによってシフトされ、かつ保持されたデータがパラレルに一括格納される第２のレジスタとを備えることを特徴とするものである。
【発明の効果】
【００１０】
本発明のシリアルデータ入力システムによれば、１回のシリアル転送で入力するデータのビット数が増加しても、シリアルデータ入力中に、クロックに同期して常に動作しているレジスタは第１のレジスタのみであるため、消費電流の増加、及び電源ノイズの増加を抑えることができる。
【００１１】
また、クロックスキュー防止対策についても、常にクロックを入力する第１のレジスタに重点を置くだけでよいため、同対策に費やす時間を削減することができる。
【００１２】
さらに、クロックカウンタによりクロック数をカウントしているため、データ転送エラーを検知することも可能である。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の第１の実施形態に係るシリアルデータ入力システムについて説明する。図１はこのシリアルデータ入力システムのブロック図である。シリアルデータ入力システムは、インターフェース回路１０、シリアルデータ入力レジスタ３０及びデータ入力クロックカウンタ４０を備えている。
【００１４】
インターフェース回路１０には、基本的には図１２のインターフェース回路１０と同様に、マイクロコンピュータからクロックＣＬに同期してシリアル転送されるデータＤＩ（表示データＳＤＩ及び、この表示データＳＤＩに先立ってクロックＣＬに同期してシリアル転送される８ビットのアドレスデータＡ０〜Ａ７）、クロックＣＬ及びチップイネーブル信号ＣＥが入力される。そして、インターフェース回路１０は、前記アドレスデータＡ０〜Ａ７とインターフェース回路１０内に予め記憶されたＩＣ固有アドレスデータとが一致した場合にのみ、前記表示データＳＤＩ及びクロックＳＣＬをそのまま送出する。
【００１５】
このインターフェース回路１０の具体的な回路構成は、図２に示すように、クロックＳＣＬに同期してシリアル転送されて来るアドレスデータＡ０〜Ａ７を取り込み、これを保持するＣＣＢアドレスレジスタ１３（ＣＣＢはComputer Control Busの略）、ＣＣＢアドレスレジスタ１３に保持されたアドレスデータＡ０〜Ａ７を解読し、この解読されたアドレスデータＡ０〜Ａ７とＩＣに予め設定されたＩＣ固有アドレスと一致するか否かを照合して、アドレス照合信号（照合された場合はハイとなる信号）を発生するＣＣＢアドレスデコーダ１４、チップイネーブル信号ＣＥの立ち上がり及び立ち下がりを検出するチップイネーブル検出回路１５、チップイネーブル信号ＣＥの立ち上がりに同期してアドレス照合信号を取り込んで保持し、その立ち下がりに同期してリセットされるフリップフロップからなるアドレス照合信号レジスタ１６、表示データＳＤＩ及びアドレス照合信号レジスタ１６が入力されるＡＮＤ回路１１、チップイネーブル信号ＣＥ、クロックＣＬ及びアドレス照合信号レジスタ１６が入力されるデータレジスタクロック送出回路１２を備えている。
【００１６】
前記チップイネーブル検出回路１５は、チップイネーブル信号ＣＥを遅延する遅延回路１５Ａ、遅延回路１５Ａの出力を反転するインバータ１５Ｂ、チップイネーブル信号ＣＥとインバータ１５Ｂの出力がそれぞれ入力されたＯＲ回路１５Ｃ及びＡＮＤ回路１５Ｄから構成されている。上述のインターフェース回路１０によれば、アドレス照合信号レジスタ１６の出力信号がハイになると、ＡＮＤ回路１１を通して表示データＳＤＩが出力され、データレジスタクロック送出回路１２を通してクロックＳＣＬが出力される。
【００１７】
また、データ入力クロックカウンタ４０は、インターフェース回路１０から出力されたクロックＳＣＬをカウントして、所定のカウント数となった時、例えば、８、１６、２４のカウント数になった時に、クロックカウント信号（パルス信号）ＢＩＴ０８、ＢＩＴ１６、ＢＩＴ２４を出力する。
【００１８】
シリアルデータ入力レジスタ３０は、クロックＳＣＬとデータ入力クロックカウンタ４０から出力されるクロックカウント信号ＢＩＴ０８、ＢＩＴ１６、ＢＩＴ２４に応じて、表示データを入力する。シリアルデータ入力レジスタ３０の具体的な回路構成は、図３に示すように、シリアル転送されるデータをクロックＳＣＬに同期してシフトする８ビットのシフトレジスタ３１（第１のレジスタ）と、クロックカウント信号（パルス信号）ＢＩＴ０８、ＢＩＴ１６、ＢＩＴ２４に応じて、シフトレジスタ３１に保持された８ビットの表示データがパラレルにそれぞれ一括格納されるレジスタ３２Ａ，３２Ｂ，３２Ｃ（第２のレジスタ）を備える。即ち、シリアル入力レジスタ３０は、３２ビットのレジスタが各８ビットに４分割されたものであり、クロックＳＣＬに応じて、表示データをシリアルに８ビットまで入力することができるシフトレジスタ３１（各Ｄ−ＦＦ回路の出力データＳＤ３１〜ＳＤ２４）、クロックＳＣＬのカウント数が８の時、シフトレジスタ３１に保持された表示データＤ０〜Ｄ７を一括して格納することができるレジスタ３２Ａ（各Ｄ−ＦＦ回路の出力データＳＤ７〜ＳＤ０）、クロックＳＣＬのカウント数が１６の時、シフトレジスタ３１に保持された表示データＤ８〜Ｄ１５を一括して格納することができるレジスタ３２Ｂ（各Ｄ−ＦＦ回路の出力データＳＤ１５〜ＳＤ８）、クロックＳＣＬのカウント数が２４の時、シフトレジスタ３１に保持された表示データＤ１６〜Ｄ２３を一括して格納することができるレジスタ３２Ｃ（各Ｄ−ＦＦ回路の出力データＳＤ２３〜ＳＤ１６）から構成されている。
【００１９】
シフトレジスタ３１から各レジスタ３２Ａ，３２Ｂ，３２Ｃへの表示データの一括転送を可能にするために、ＡＮＤ回路３４Ａ，３４Ｂ，３４Ｃに共通にインバータ３３によって反転されたクロックＳＣＬが入力され、ＡＮＤ回路３４Ａにクロックカウント信号ＢＩＴ０８が入力され、ＡＮＤ回路３４Ｂにクロックカウント信号ＢＩＴ１６が入力され、ＡＮＤ回路３４Ｃにクロックカウント信号ＢＩＴ２４が入力されている。
【００２０】
そして、ＡＮＤ回路３４Ａの出力はレジスタ３２Ａの各Ｄ−ＦＦ回路のクロック入力端子Ｃに共通に入力され、ＡＮＤ回路３４Ｂの出力はレジスタ３２Ｂの各Ｄ−ＦＦ回路のクロック入力端子Ｃに共通に入力され、ＡＮＤ回路３４Ｃの出力はレジスタ３２Ｃの各Ｄ−ＦＦ回路のクロック入力端子Ｃに共通に入力されている。これにより、シフトレジスタ３１に保持される表示データが確定した後に、シフトレジスタ３１に保持された表示データが、クロックＳＣＬのカウント数に応じて、各レジスタ３２Ａ，３２Ｂ，３２Ｃへ一括転送される。
【００２１】
次に、上述のシリアルデータ入力システムの動作について、図４のタイミング図を参照して説明する。マイクロコンピュータからシリアル転送されて来たアドレスデータＡ０〜Ａ７とＩＣ固有アドレスデータとが一致し、かつチップイネーブル信号ＣＥがハイに立ち上がると、インターフェース回路１０からクロックＳＣＬが出力され、このクロックＳＣＬの立ち上がりに同期して、３２ビットの表示データＤ０〜Ｄ３１がシリアルデータ入力レジスタ３０に入力されていく。
【００２２】
最初に、表示データＤ０〜Ｄ７がクロックＳＣＬの立上りに同期してシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が８となると、クロックカウント信号ＢＩＴ０８がハイとなり、クロックＳＣＬの立下りに同期して、表示データＤ０〜Ｄ７がレジスタ３２Ａに一括格納される。これに続いて、表示データＤ８〜Ｄ１５がシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が１６となると、クロックカウント信号ＢＩＴ１６がハイとなり、クロックＳＣＬの立下りに同期して、表示データＤ８〜Ｄ１５がレジスタ３２Ｂに一括格納される。さらにこれに続いて、表示データＤ１６〜Ｄ２３がシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が２４となると、クロックカウント信号ＢＩＴ２４がハイとなり、クロックＳＣＬの立下りに同期して、表示データＤ１６〜Ｄ２３がレジスタ３２Ｃに一括格納される。そして最後に、表示データＤ２４〜Ｄ３１がシフトレジスタ３１に入力される。
【００２３】
本実施形態のシリアルデータ入力システムによれば、シリアルデータである表示データを入力すると、従来システムと比較して、クロックＳＣＬに同期して常に動作しているシリアルデータ入力レジスタ３０内のレジスタは、シフトレジスタ３１だけであり、クロックＳＣＬに同期して常に動作しているＤ−ＦＦ回路の個数（８個）が全体のＤ−ＦＦ回路の個数（３２個）の１／４となるため、消費電流の増加、及び、電源ノイズの増加を抑えることができると共に、クロックスキュー防止対策も容易に行うことができる。なお、このシリアルデータ入力システムに入力されるデータは、表示データだけでなく、他のデータ、例えば表示をコントロールするためのコントロールデータであってもよい。また、シフトレジスタ３１及びレジスタ３２Ａ，３２Ｂ，３２Ｃの個数、及びビット数は必要に応じて増減することができる。
【００２４】
次に、本発明の第２の実施形態に係るシリアルデータ入力システムについて説明する。図５はこのシリアルデータ入力システムのブロック図である。第１の実施形態と異なるのは、シリアルデータ入力レジスタ５０の回路構成である。
【００２５】
シリアルデータ入力レジスタ５０は、図６に示すように、シリアル転送されるデータをクロックＳＣＬに同期してシフトする８ビットのシフトレジスタ５１（第１のレジスタ）と、クロックカウント信号（パルス信号）ＢＩＴ０８、ＢＩＴ１６、ＢＩＴ２４に応じて、シフトレジスタ３１に保持された８ビットの表示データがパラレルにそれぞれ入力されるラッチ回路からなるレジスタ５２Ａ，５２Ｂ，５２Ｃ（第２のレジスタ）を備える。即ち、第１の実施形態のレジスタ３２Ａ，３２Ｂ，３２Ｃをラッチ回路で置き換えたものである。
【００２６】
そして、シフトレジスタ５１から各レジスタ５２Ａ，５２Ｂ，５２Ｃへの表示データの一括転送を可能にするために、ＡＮＤ回路５４Ａ，５４Ｂ，５４Ｃに共通に、ラッチパルス発生回路５３からのラッチパルス信号ＳＣＬＰが入力され、ＡＮＤ回路５４Ａにクロックカウント信号ＢＩＴ０８が入力され、ＡＮＤ回路５４Ｂにクロックカウント信号ＢＩＴ１６が入力され、ＡＮＤ回路５４Ｃにクロックカウント信号ＢＩＴ２４が入力されている。ラッチパルス発生回路５３は、クロックＳＣＬの立ち下がりに同期したラッチパルス信号ＳＣＬＰを発生する回路であり、クロックＳＣＬを遅延する遅延回路５３Ａ、遅延回路５３Ａの出力を反転するインバータ５３Ｂ、クロックＳＣＬとインバータ５３の出力が入力されたＮＯＲ回路５３Ｃから構成されている。
【００２７】
次に、上述のシリアルデータ入力システムの動作について、図７のタイミング図を参照して説明する。マイクロコンピュータからシリアル転送されて来たアドレスデータＡ０〜Ａ７とＩＣ固有アドレスデータとが一致し、かつチップイネーブル信号ＣＥがハイに立ち上がると、インターフェース回路１０からクロックＳＣＬが出力され、このクロックＳＣＬの立ち上がりに同期して、３２ビットの表示データＤ０〜Ｄ３１がシリアルデータ入力レジスタ５０に入力されていく。
【００２８】
最初に、表示データＤ０〜Ｄ７がクロックＳＣＬの立上りに同期してシフトレジスタ５１に入力され、クロックＳＣＬのカウント数が８となると、クロックカウント信号ＢＩＴ０８がハイとなり、ラッチパルス信号ＳＣＬＰに同期して、表示データＤ０〜Ｄ７がレジスタ５２Ａに一括格納される。これに続いて、表示データＤ８〜Ｄ１５がシフトレジスタ５１に入力され、クロックＳＣＬのカウント数が１６となると、クロックカウント信号ＢＩＴ１６がハイとなり、ラッチパルス信号ＳＣＬＰに同期して、表示データＤ８〜Ｄ１５がレジスタ５２Ｂに一括格納される。さらにこれに続いて、表示データＤ１６〜Ｄ２３がシフトレジスタ５１に入力され、クロックＳＣＬのカウント数が２４となると、クロックカウント信号ＢＩＴ２４がハイとなり、ラッチパルス信号ＳＣＬＰに同期して、表示データＤ１６〜Ｄ２３がレジスタ５２Ｃに一括格納される。そして最後に、表示データＤ２４〜Ｄ３１がシフトレジスタ５１に入力される。
【００２９】
第２の実施形態のシリアルデータ入力システムによれば、クロックＳＣＬからラッチパルス信号ＳＣＬＰを生成し、このラッチパルス信号ＳＣＬＰに基づいて、シフトレジスタ５１の表示データをラッチしているので、第１の実施形態のシステムに比べると、クロックＳＣＬの周波数が低い場合に適している。この場合には、第２の実施形態のシリアルデータ入力システムによれば、第１の実施形態と同様に、消費電流の増加、及び、電源ノイズの増加を抑えることができると共に、クロックスキュー防止対策も容易に行うことができる。
【００３０】
また、第２の実施形態のシリアルデータ入力システムによれば、Ｄ−ＦＦ回路の代わりに、ラッチ回路によってレジスタ５２Ａ，５２Ｂ，５３Ｃを構成しているので、回路規模も小さくできる利点がある。なお、このシリアルデータ入力システムに入力されるデータは、表示データだけでなく、他のデータ、例えば表示をコントロールするためのコントロールデータであってもよい。また、シフトレジスタ５１及びレジスタ５２Ａ，５２Ｂ，５２Ｃの個数、及びビット数は必要に応じて増減することができる。
【００３１】
次に、本発明の第３の実施形態に係るシリアルデータ入力システムについて説明する。シリアルデータ入力レジスタの次段には、シリアルに転送されてきたデータを保持するＤ−ＦＦ回路、ラッチ回路、メモリ等で構成されたレジスタがある。例えば、表示ドライバＩＣ等は、表示の点灯／消灯を制御するための表示データレジスタ、表示ドライバＩＣの動作モード（発振回路の動作／停止の選択、表示駆動方式の選択等）を制御するコントロールデータレジスタを有している。そこで、本実施形態のシリアルデータ入力システムは、そのような表示データレジスタやコントロールデータレジスタを備えたものである。
【００３２】
このシリアルデータ入力システムは、図８に示すように、第１の実施形態のシステム（図１）に、２８ビットの表示データレジスタ６０及び２０ビットのコントロールレジスタ７０を追加し、さらに、シリアルデータ入力レジスタ３０から表示データレジスタ６０、コントロールデータレジスタ７０へ表示データ等を引き渡すためのレジスタクロック信号ＬＣＫ２８、ＬＣＫ２０を発生するレジスタクロック発生回路８０を追加したものである。
【００３３】
レジスタクロック発生回路８０は、図９に示すように、イネーブル信号ＥＮの立ち下がりに同期したパルス信号ＥＮＤＰを発生するパルス発生回路８１と、データ入力クロックカウンタ４０からのクロックカウント信号（パルス信号）ＢＩＴ２０、ＢＩＴ２８がそれぞれ入力され、前記パルス信号ＥＮＤＰが共通に入力された２つのＡＮＤ回路８２，８３を備える。そして、ＡＮＤ回路８２，８３からレジスタクロック信号ＬＣＫ２８、ＬＣＫ２０がそれぞれ出力される。
【００３４】
イネーブル信号ＥＮとは、インターフェース回路１０のアドレス照合信号レジスタ１６（図２参照）の出力信号のことである。また、クロックカウント信号ＢＩＴ２０、ＢＩＴ２８は、クロックＳＣＬのカウント数がそれぞれ２０、２８になった時にデータ入力クロックカウンタ４０から出力される信号である。また、前記パルス発生回路８１は、イネーブル信号ＥＮを遅延する遅延回路８１Ａ、この遅延回路８１Ａの出力を反転するインバータ８１Ｂ、このインバータ８１Ｂの出力とイネーブル信号ＥＮが入力されたＮＯＲ回路８１Ｃから構成されている。
【００３５】
次に、上述のシリアルデータ入力システムにおいて、シリアルデータ入力レジスタ３０に入力された２８ビットの表示データが表示データレジスタ６０へ転送され、格納される場合の動作について、図１０のタイミング図を参照して説明する。マイクロコンピュータからシリアル転送されて来たアドレスデータＡ０〜Ａ７とＩＣ固有アドレスデータとが一致し、かつチップイネーブル信号ＣＥがハイに立ち上がると、インターフェース回路１０からクロックＳＣＬが出力され、このクロックＳＣＬの立ち上がりに同期して、２８ビットの表示データＤ０〜Ｄ２７がシリアルデータ入力レジスタ３０に入力されていく。
【００３６】
最初に、表示データＤ０〜Ｄ７がクロックＳＣＬの立上りに同期してシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が８となると、クロックカウント信号ＢＩＴ０８がハイとなり、クロックＳＣＬの立下りに同期して、表示データＤ０〜Ｄ７がレジスタ３２Ａに一括格納される。これに続いて、表示データＤ８〜Ｄ１５がシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が１６となると、クロックカウント信号ＢＩＴ１６がハイとなり、クロックＳＣＬの立下りに同期して、表示データＤ８〜Ｄ１５がレジスタ３２Ｂに一括格納される。さらにこれに続いて、表示データＤ１６〜Ｄ２３がシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が２４となると、クロックカウント信号ＢＩＴ２４がハイとなり、クロックＳＣＬの立下りに同期して、表示データＤ１６〜Ｄ２３がレジスタ３２Ｃに一括格納される。そして最後に、４ビットの表示データＤ２４〜Ｄ２７がシフトレジスタ３１に入力される。
【００３７】
以上の通り、全２８ビットの表示データがシリアルデータ入力レジスタ３０に入力されると、クロックＳＣＬのカウント数が２８となるため、クロックカウント信号ＢＩＴ２８がハイとなり、イネーブル信号ＥＮの立ち下がりで、レジスタ３２Ａに格納されている表示データＤ０〜Ｄ７、レジスタ３２Ｂに格納されている表示データＤ８〜Ｄ１５、レジスタ３２Ｃに格納されている表示データＤ１６〜Ｄ２３、シフトレジスタ３１に格納されている表示データＤ２４〜Ｄ２７が、表示データレジスタ６０へ転送され、格納される。
【００３８】
次に、上述のシリアルデータ入力システムにおいて、シリアルデータ入力レジスタ３０に入力された２０ビットのコントロールデータがコントロールレジスタ７０へ転送され、格納される場合の動作について、図１１のタイミング図を参照して説明する。
【００３９】
マイクロコンピュータからシリアル転送されて来たアドレスデータＡ０〜Ａ７とＩＣ固有アドレスデータとが一致し、かつチップイネーブル信号ＣＥがハイに立ち上がると、インターフェース回路１０からクロックＳＣＬが出力され、このクロックＳＣＬの立ち上がりに同期して、２０ビットのコントロールデータＤ０〜Ｄ１９がシリアルデータ入力レジスタ３０に入力されていく。
【００４０】
最初に、コントロールデータＤ０〜Ｄ７がクロックＳＣＬの立上りに同期してシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が８となると、クロックカウント信号ＢＩＴ０８がハイとなり、クロックＳＣＬの立下りに同期して、コントロールデータＤ０〜Ｄ７がレジスタ３２Ａに一括格納される。これに続いて、コントロールデータＤ８〜Ｄ１５がシフトレジスタ３１に入力され、クロックＳＣＬのカウント数が１６となると、クロックカウント信号ＢＩＴ１６がハイとなり、クロックＳＣＬの立下りに同期して、コントロールデータＤ８〜Ｄ１５がレジスタ３２Ｂに一括格納される。そして最後に、４ビットのコントロールデータＤ１６〜Ｄ１９がシフトレジスタ３１に入力される。
【００４１】
以上の通り、全２０ビットのコントロールデータＤ０〜Ｄ１９がシリアルデータ入力レジスタ３０に入力されると、クロックＳＣＬのカウント数が２０となるため、クロックカウント信号ＢＩＴ２０がハイとなり、イネーブル信号ＥＮの立ち下がりで、レジスタ３２Ａに格納されているコントロールデータＤ０〜Ｄ７、レジスタ３２Ｂに格納されているコントロールデータＤ８〜Ｄ１５、シフトレジスタ３１に格納されているコントロールデータＤ１６〜Ｄ１９が、コントロールレジスタ７０へ転送され、格納される。
【００４２】
なお上述のシリアルデータ入力システムは、第１の実施形態のシリアルデータ入力レジスタ３０を用いた場合であるが、低い動作周波数で十分な場合は、第２の実施形態のシリアルデータ入力レジスタ５０を用いてもよい。以上の通り、シリアルデータ入力レジスタ３０、５０の次段に、各種データ保持用のレジスタを接続した場合でも、シリアルデータ入力レジスタ３０、５０の総ビット数以下のシリアルデータであれば、シリアルデータ入力レジスタ３０、５０に取り込まれたデータを、次段の各種データ保持用のレジスタに格納することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係るシリアルデータ入力システムのブロック図である。
【図２】図１のインターフェース回路の回路図である。
【図３】図１のシリアルデータ入力レジスタの回路図である。
【図４】本発明の第１の実施形態にシリアルデータ入力システムの動作タイミング図である。
【図５】本発明の第２の実施形態に係るシリアルデータ入力システムのブロック図である。
【図６】図５のシリアルデータ入力レジスタの回路図である。
【図７】本発明の第２の実施形態に係るシリアルデータ入力システムの動作タイミング図である。
【図８】本発明の第３の実施形態に係るシリアルデータ入力システムのブロック図である。
【図９】図８のレジスタクロック発生回路の回路図である。
【図１０】本発明の第３の実施形態に係るシリアルデータ入力システムの第１の動作タイミング図である。
【図１１】本発明の第３の実施形態に係るシリアルデータ入力システムの第２の動作タイミング図である。
【図１２】従来例に係るシリアルデータ入力システムのブロック図である。
【図１３】図１２のシリアルデータ入力レジスタの回路図である。
【図１４】従来例に係るシリアルデータ入力システムの動作タイミング図である。
【符号の説明】
【００４４】
１０  インターフェース回路      １１  ＡＮＤ回路
１２  データレジスタクロック送出回路
１３  ＣＣＢアドレスレジスタ      １４  ＣＣＢアドレスデコーダ
１５  チップイネーブル検出回路    １５Ａ  遅延回路
１５Ｂ  インバータ    １５Ｃ  ＯＲ回路
１５Ｄ  ＡＮＤ回路      １６  アドレス照合信号レジスタ
２０  シリアルデータ入力レジスタ      ２１〜２４  シフトレジスタ群
３０  シリアルデータ入力レジスタ      ３１  シフトレジスタ
３２Ａ、３２Ｂ、３２Ｃ  レジスタ      ３３  インバータ
３４Ａ、３４Ｂ、３４Ｃ  ＡＮＤ回路    ４０  データ入力クロックカウンタ
５０  シリアルデータ入力レジスタ      ５１  シフトレジスタ
５２Ａ、５２Ｂ、５２Ｃ  レジスタ      ５３  ラッチパルス発生回路
５３Ａ  遅延回路  ５３Ｂ  インバータ  ５３Ｃ  ＮＯＲ回路
５４Ａ、５４Ｂ、５４Ｃ  ＡＮＤ回路
６０  表示データレジスタ              ７０  コントロールレジスタ
８０  レジスタクロック発生回路        ８１  パルス発生回路
８１Ａ  遅延回路  ８１Ｂ  インバータ  ８１Ｃ  ＮＯＲ回路
８２，８３  ＡＮＤ回路            Ａ０〜Ａ７  アドレスデータ
ＢＩＴ０８、ＢＩＴ１６、ＢＩＴ２４  クロックカウント信号
ＢＩＴ２０、ＢＩＴ２８  クロックカウント信号
ＣＥ  チップイネーブル信号    ＣＬ  クロック
Ｄ０〜Ｄ３１  表示データ      ＤＩ  データ
ＥＮ  イネーブル信号      ＥＮＤＰ  パルス信号
ＬＣＫ２０、ＬＣＫ２８  レジスタクロック信号
ＳＣＬＰ  ラッチパルス信号    ＳＣＬ  クロック
ＳＤＩ  表示データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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