(57)【要約】【課題】有機ＥＬ表示装置のドライバに液晶表示装置で利用する液晶用データドライバＩＣを用いることができるようにした有機ＥＬ表示装置を提供する。【解決手段】階調電圧の大きさで時間当たりの発光輝度が制御可能な画素回路を備えたアクティブマトリクスタイプの有機ＥＬ表示装置において、極性反転を連続して２回させるように、タイミング制御ＩＣから制御信号をデータドライバに供給するか、極性反転させないモードを選択するように、タイミング制御ＩＣから制御信号をデータドライバ」に対して供給するようにする。なお、この制御信号は、必ずしもタイミング制御ＩＣに搭載する必要はなく、ＩＣ以外の基板上の回路として形成してもよい。【選択図】図８
2007256913.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、データ線を通じて表示領域の各画素にデータ信号を供給するデータドライバＩＣとを有し、
前記各画素は、アノード電極とカソード電極の間に有機発光層を備えた有機ＥＬ素子と、前記有機ＥＬ素子の発光を制御する画素回路を備えた有機EL表示装置において、
前記画素回路は、前記有機ＥＬ素子の時間当たりの発光輝度を、画素回路に印加されたデータ信号電圧の大きさで制御する回路であって、
前記データドライバＩＣは、データ信号の極性を反転させるタイミングを制御する端子を備え、
前記データドライバＩＣの外部に、該データドライバＩＣの前記端子に対して、前記データ信号の極性を反転させないようにする制御信号を供給する回路を備えていることを特徴とする有機ＥＬ表示装置。
【請求項２】
複数の画素と、データ線を通じて表示領域の各画素にデータ信号を供給するデータドライバＩＣとを有し、各画素は、アノード電極とカソード電極の間に有機発光層を備えた有機ＥＬ素子と、有機ＥＬ素子の発光を制御する画素回路を備えた有機ＥＬ表示装置において、
前記画素回路は、有機ＥＬ素子の時間当たりの発光輝度を、画素回路に印加されたデータ信号電圧の大きさで制御する回路であって、
前記データドライバＩＣは、データ信号の極性を反転させるモードと、データ信号の極性を反転させないモードを選択可能な機能を備え、
前記データドライバＩＣの外部に、前記データ信号の極性を反転させないモードを選択する信号を入力する回路を備えていることを特徴とする有機ＥＬ表示装置。
【請求項３】
複数の画素と、データ線を通じて表示領域の各画素にデータ信号を供給するデータドライバＩＣとを有し、
各画素は、アノード電極とカソード電極の間に有機発光層を備えた有機ＥＬ素子と、有機ＥＬ素子の発光を制御する画素回路を備えた有機ＥＬ表示装置において、
前記画素回路は、前記有機ＥＬ素子の時間当たりの発光輝度を、画素回路に印加されたデータ信号電圧の大きさで制御する回路であって、
前記データドライバＩＣは、データ信号の極性を反転させるタイミングを制御信号を入力することにより制御できるデータドライバＩＣであり、
前記データ信号の極性を２度反転させる制御信号をデータドライバＩＣに供給する回路を備えていることを特徴とする有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
従来のアクティブマトリクス型の有機ＥＬ表示装置（Organic electroluminescent display device）は、アノード電極とカソード電極で有機発光層を挟み込んだ構造を備えた有機ＥＬ素子（Organic electroluminescent device）を、電源線に接続された駆動ＴＦＴ（薄膜トランジスタ）を含む画素回路で駆動する。このようなアクティブマトリクス型の有機ＥＬ表示装置の発光を制御する方法として、電圧プログラム方式と電流プログラム方式がある。電圧プログラム方式では、データ線に一方の極性のデータ電圧を供給し、その電圧を駆動TFTのゲート電極に入力することで駆動TFTを介して電源線から供給する電流量を制御している。このような電圧プログラム方式を採用した有機ＥＬ表示装置の画素回路の一例が、特許文献１に記載されている。
【０００３】
現在、市販されているアクティブマトリクス型の有機ＥＬ表示装置では、何ら外部から特殊な制御をしないでも、極性反転しないデータ電圧信号が出力される水平系駆動回路を搭載したドライバＩＣ、つまり、データドライバＩＣを用いている。
【特許文献１】特開２００３−５７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、市販されているアクティブマトリクス型の有機ＥＬ表示装置に搭載されているこのようなデータドライバＩＣは、他の種類の表示装置への適用が難しい。他の表示装置は、使用するデータ電圧信号の電圧範囲が異なったり、別途、データ電圧信号の極性を反転させる回路が必要であり、結局表示装置自体の単価やサイズの大型化を招いてしまうからである。
【０００５】
また、現在、アクティブマトリクス型の有機ＥＬ表示装置は、年間数千台程度しか出荷されておらず、汎用性のないアクティブマトリクス型の有機ＥＬ表示装置に特化した専用ドライバは、有機ＥＬ表示装置の製品量産単価を高くしていた。
【０００６】
同レベル電圧範囲のデータ信号を出力するデータドライバＩＣとして、液晶表示装置（Liquid Crystal Display Device（ＬＣＤ））向けに開発されたＬＣＤ向けデータドライバＩＣがある。液晶表示装置は、現在最も実用化が進んでいる表示装置であり、ドライバＩＣ自体の単価もかなり安くなっている。
【０００７】
しかし、液晶表示装置のデータ線に流すデータ信号は、そのまま画素電極に印加され、液晶の駆動電圧となる。液晶層に対して一方の極性の信号データのみ書き込んでいると、電荷が電極や液晶層に溜まり、その結果、画質の劣化が生じる。そのため、液晶表示装置のデータドライバの多くは、信号データの極性を反転させることを前提に製造されている。したがって、液晶表示装置用のドライバＩＣを有機ＥＬ表示装置に適用するためには、ＩＣ以外の回路や制御ＩＣに工夫が必要になる。
【０００８】
本発明の目的は、液晶表示装置向けに製造されたデータドライバＩＣを有機ＥＬ表示装置のデータドライバＩＣとして用いることで、製造コストの低減を図ることにある。
【課題を解決するための手段】
【０００９】
上記課題は、次の手段によって解決できる。まず、アクティブマトリクス型有機ＥＬ表示装置の画素回路としては、電圧によってデータを書き込む電圧プログラム方式を採用したものを用いる。そして、この画素回路へデータ電圧信号を供給するデータドライバＩＣに、液晶向けに製造されたデータドライバＩＣのうち、（１）データ信号の極性を反転させるタイミングを制御信号で制御できるデータドライバＩＣか、（２）データ信号の極性を反転させないように、制御信号で制御できるデータドライバＩＣを用いるようにする。さらに、このドライバＩＣに対して、これら制御信号、つまり、データ信号の極性を反転させるタイミングを制御する制御信号を発生し、データドライバＩＣの制御端子に入力する回路や、データ信号の極性を反転させない制御信号を発生し、データドライバＩＣの制御端子に入力する回路を該データドライバＩＣの外側に形成するようにする。
【００１０】
データ信号の極性を反転させるタイミングを制御する制御信号を発生する回路の具体例としては、データ信号の極性を反転させるタイミングを制御する制御信号を２度発生させる回路がある。つまり、その回路にデータ信号の極性を２度反転させる制御信号を出力させた後、ドライバＩＣにその制御信号を入力し、ドライバＩＣから一方の極性のデータ信号を出力する。
【００１１】
また、これらの実装例としては、Ｔ―ＣＯＮに上記回路を搭載する方法がある。Ｔ―ＣＯＮと称されるＩＣは、ＲＳＤＳ等の通信仕様で表現される階調信号を出力する回路、階調信号に応じたデータ信号を生成するためのアナログ電源、デジタル回路を駆動するためのデジタル電源、を同期用クロック信号とともに出力するタイミング制御ＩＣのことである。
【００１２】
つまり、上記課題を解決手段としては、電圧プログラム方式のアクティブマトリクス型有機ＥＬ表示装置に対して、（1)データ信号の極性を反転させるタイミングを制御する端子を備えたデータドライバＩＣと、該データドライバＩＣの該端子に対して、前記データ信号の極性を反転させないようにする制御信号を供給する回路を備えた構造や、（2)データ信号の極性を反転させるモードと、データ信号の極性を反転させないモードを選択可能な機能を備えたデータドライバＩＣと、前記データ信号の極性を反転させないモードを選択する信号をデータドライバＩＣに入力する回路を備えた構造や、（3)データ信号の極性を反転させるタイミングを、制御信号を入力することにより制御できるデータドライバＩＣと、前記データ信号の極性を２度反転させる制御信号をデータドライバＩＣに供給する回路を備えた構造等が考えられえる。
【発明の効果】
【００１３】
本発明によれば、液晶向けに製造されたデータドライバＩＣを有機ＥＬ表示装置のデータドライバＩＣとして用いることができるようになるので、有機ＥＬ表示装置を低コストに生産できるようになる。
【発明を実施するための最良の形態】
【００１４】
本発明を適用した有機ＥＬ表示装置の実施例を以下に説明する。
【実施例１】
【００１５】
まず、本実施例中で使用する用語を説明する。
【００１６】
「有機ＥＬ素子」とは、カソード電極とアノード電極とで有機発光層を挟み込んで形成される１つのサブ画素を構成に備えた構造である。
【００１７】
「有機ＥＬ表示パネル」は、サブ画素を構成する有機ＥＬ素子を備えた基板のことをいう。ドライバＩＣが実装（実装方法：ＣＯＧ，ＴＣＰ，ＣＯＦ等）されている構造、ＬＴＰＳによって基板にドライバが内蔵されている構造、封止基板で封止された構造も含む。
【００１８】
「有機ＥＬ表示装置」は、有機ＥＬ表示パネルの他、この有機ＥＬ表示パネルのドライバを制御するタイミング制御回路や、ＬＴＰＳ電源回路、ＯＬＥＤ電源回路などのインターフェースを含めた構造のことをいうものとする。
【００１９】
図１に、有機ＥＬ表示装置の外観を示す。この有機ＥＬ表示装置は、有機ＥＬ表示パネル（以下、単にパネルとも称する。）の表示領域ＡＲが露出する開口を備えた前面フレームＦＦと、有機ＥＬ表示パネルの裏面全体を覆い、前面フレームＦＦとスナップフィットにより固定されている裏面フレームＲＦと、裏面フレームＲＦのさらに裏面に配置された第３基板ＳＵＢ３と、有機ＥＬ表示パネルと第３基板ＳＵＢ３の端子ＰＡＤとの間に取り付けられた第１フレキシブル回路基板ＦＰＣ１と、第４基板と、第３基板と第４基板との間を接続する第２フレキシブル回路基板ＦＰＣ２を備えた構造である。
【００２０】
なお、第３基板ＳＵＢ３は、裏面フレームＲＦに対して、接着剤や面面テープで固定してもよいし、さらに外部に設けた電子装置のフレームにねじ等で固定してもよい。
【００２１】
さらに、前面フレームＦＦと裏面フレームＲＦとの間に挟まれた有機ＥＬ表示パネルの構造を図２、図３を用いて説明する。図２は、表示面斜上方から見た有機ＥＬ表示パネルの分解図である。前面フレームＦＦの側から、光学フィルムＯＦ、第１基板ＳＵＢ１、第２基板ＳＵＢ２、接着シートＡＤＦ、裏面フレームＲＦの順に積層されている。
【００２２】
図３は、図２に示したｘｙ方向断面図で、（ａ）はＡ−Ａ'断面図、（ｂ）はＢ−Ｂ'断面図である。前面フレームＦＦと裏面フレームＲＦは鉄とニッケルを主成分とする金属で構成され、アンバーやインバーと呼ばれる鉄を約３６％含有する材料で構成された合金で構成された金属フレームである。なお、この金属は、インバーにニッケルを含有させたスーパーインバーと呼ばれる合金で構成された金属フレームでもよい。また、ステンレスや鉄を用いた場合、廉価で容易に製造できる。前面フレームＦＦは、裏面フレームＲＦに向かって折り曲げられた形状をしており、第１基板ＳＵＢ１の表示領域よりも一回り大きい開口を備えている。
【００２３】
裏面フレームＲＦは、光学フィルムＯＦ、第１基板ＳＵＢ１、第２基板ＳＵＢ２及び接着シートＡＤＦを内包できるように、前面フレームＦＦに向かって折り曲げられている。
【００２４】
また、底面は光学フィルムＯＦ、第１基板ＳＵＢ１、第２基板ＳＵＢ２及び接着シートＡＤＦが収まるように、これらのいずれよりも大きな底面積を備えている。
【００２５】
図４に光学フィルムＯＦの構造を示す。光学フィルムＯＦは外側から、静電・反射防止層ＯＦ１、直線偏光層ＯＦ２、接着層ＡＤＦ１、λ／２位相板ＯＦ３、接着層ＡＤＦ２、λ／４位相板ＯＦ４、接着層ＡＤＦ３、視角補償層ＯＦ５、接着層ＡＤＦ４、コレステリック液晶層ＯＦ６、接着層ＡＤＦ５、保護層ＯＦ７の積層構造である。なお、視角補償層ＯＦ５はコレステリック液晶層による透過光の視角依存性を補償する層である。
【００２６】
この光学フィルムＯＦは、直線偏光板ＯＦ２と２層の位相板ＯＦ３,４により円偏光板を構成し、コレステリック液晶層ＯＦ６によって偏光分離フィルムを構成し、この偏光分離フィルムによる視角依存性の補償を視角補償層ＯＦ５によって行っている。この光学フィルムＯＦは前面フレームＲＦの開口よりも大きく構成されている。また、各光学フィルムＯＦ１からＯＦ６は、ほぼ同一サイズで、接着層ＡＤＦ１からＡＤＦ５もほぼ同一サイズである。
【００２７】
第１基板ＳＵＢ１は、有機ＥＬ素子が形成され、基材がガラスである基板であって、その外形は光学フィルムＯＦよりも大きくなっている。
【００２８】
また、第１基板ＳＵＢ１は、一辺の周辺領域は露出しており、その露出領域に水平系駆動回路ＨＤＲＶとして、データドライバＩＣがハンダによりＣＯＧ（chip on glass）実装で搭載されている。
【００２９】
第２基板ＳＵＢ２は、有機ＥＬ素子の有機層を封止空間内に内蔵するための封止基板であり、その外形が第１基板ＳＵＢ１よりも小さく、光学フィルムＯＦよりも小さい。また、有機ＥＬ素子だけでなく、第１基板ＳＵＢ１上に形成された垂直系駆動回路ＶＤＲＶ、波形発生回路ＳＧＥＮ、シフトレジスタ、時分割データ信号選択回路ＲＧＢ−ＳＥＬも封止空間に内蔵するようになっている。その他、封止空間に内蔵される回路や素子は後述する。また、第２基板ＳＵＢ２は、その封止のために、デシカントが接着された凹部を備えた構造をしており、凹部の側壁の上面（凸部上面）と第１基板ＳＵＢ１とがスペーサが混合された樹脂の接着剤で固定されている。
【００３０】
図３（ａ）（ｂ）で示すように、前面フレームＦＦ、光学フィルムＯＦ、第1基板ＳＵＢ１、接着シートＡＤＦ、裏面フレームＲＦの積層体の平面配置は、前面フレームＦＦの側から、前面フレームＦＦの開口の縁、光学フィルムＯＦの縁、第１基板ＳＵＢ１の縁、接着シートＡＤＦの縁、裏面フレームＲＦの縁が、Ｗ１〜Ｗ１２＞０の関係を満たすように配置されている。
【００３１】
つまり、これらの積層体の各層のＢ―Ｂ'方向（後述するデータ線の延伸方向に交差する方向）の縁が、次の関係を満たす。
【００３２】
（１）光学フィルムＯＦの縁は、前面フレームＦＦの開口の縁と第１基板ＳＵＢ１の縁の間にある。このように前面フレームＦＦと第１基板ＳＵＢ１との間で光学フィルムＯＦを挟み込む構造を採用することにより、光学フィルムＯＦの強い固定を実現している。
【００３３】
（２）第１基板ＳＵＢ１の縁とフレーム側壁ＳＲとの間に空間が設けられている。これは第１基板ＳＵＢ１の取り付け尤度、つまり、搭載装置による取り付け上用いる隙間であるとともに、第１基板ＳＵＢ１から生じる発熱の放熱空間として機能する空間である。
【００３４】
（３）第１基板ＳＵＢ１の縁は、第２基板ＳＵＢ２の縁とはほぼ同一の面を構成している。この面は複数のパネルを大きな２枚のガラスから取り出す製法において、同時に第１基板ＳＵＢ１と第２基板ＳＵＢ２を割るプロセスでできる面であり、多少の誤差はあるが、ほぼ同一面を構成する。
【００３５】
（４）接着シートＡＤＦの縁は、第２基板ＳＵＢ２の凹溝の縁よりも内側にある。ただし、熱拡散効果や衝撃吸収の効果を最大に得ようとする場合、第２基板ＳＵＢ２の外側まである方が好ましい。
【００３６】
また、これらの積層体の各層のＡ―Ａ'方向（後述するデータ線の延伸方向）の縁が、次の関係を満たす。
【００３７】
（５）光学フィルムＯＦの縁は、前面フレームの開口の縁の外側で、第１基板ＳＵＢ１の表示領域ＡＲの縁と第１基板ＳＵＢ１の縁の間にある。このように前面フレームＦＦと第１基板ＳＵＢ１との間で光学フィルムＯＦを挟み込む構造を採用することにより、光学フィルムＯＦの強い固定を実現している。
【００３８】
（６）第１基板ＳＵＢ１の縁とフレームＲＦ側壁との間に空間が設けられている。これは第１基板ＳＵＢ１の取り付け尤度、つまり、搭載装置による取り付け上用いる隙間であるとともに、第１基板ＳＵＢ１から生じる発熱の放熱空間として機能する空間である。
【００３９】
（７）第２基板ＳＵＢ２の縁の一方は、この縁に最も近い第１基板ＳＵＢ１の縁とほぼ同じ平面を構成しているが、他方は、この他方の縁に最も近い第１基板ＳＵＢ１の縁の内側に配置される。この露出領域にドライバＩＣが搭載されている。
【００４０】
（８）接着シートＡＤＦの縁は、第２基板ＳＵＢ２の凹溝の縁よりも内側にある。ただし、熱拡散効果や衝撃吸収の効果を最大に得ようとする場合、第２基板ＳＵＢ２の外側まである方が好ましい。
【００４１】
つまり、この構成は、（1）フレームと第１基板ＳＵＢ１の４縁で光学フィルムＯＦを挟み込む構造、（2）第１基板ＳＵＢとフレームの４つの縁に空間を設ける構造、（3）第１基板ＳＵＢ１と第２基板ＳＵＢ２の３つの縁がほぼ同一面を構成し、第１基板ＳＵＢ１の１つの辺の周辺領域が露出し、水平系駆動回路ＨＤＲＶが搭載された構造、（4）フレームＲＦと第２基板ＳＵＢ２との間に接着シートＡＤＦが配置された構造を備えている。
【００４２】
図５及び６は、フレームＦＦ，ＲＦと光学フィルムを取り外した有機ＥＬ表示装置の構造を示す図である。図５は表示領域を前面にして展開した展開図である。図６は第２基板を前面にして展開した展開図である。両フレームＦＦ，ＲＦと光学フィルムＯＦを取り外した有機ＥＬ表示装置は、前述の第１基板ＳＵＢ１及び第２基板ＳＵＢ２と、第１基板ＳＵＢ１の外部接続端子ＰＡＤ1と外部接続端子ＰＡＤ２及びＰＡＤ３との間がフレキシブル回路基板ＦＰＣ１で接続された第３基板ＳＵＢ３と、第３基板ＳＵＢ３の外部接続端子ＰＡＤ４と外部接続端子ＰＡＤ５との間がフレキシブル回路基板ＦＰＣ２で接続された第４基板ＳＵＢ４とを備えている。
【００４３】
第１基板ＳＵＢ１は、ＬＴＰＳで形成された回路や発光素子が形成されたガラス基板である。前述のように、一辺にＩＣで構成された水平系駆動回路ＨＤＲＶがＣＯＧ実装されている。この水平系駆動回路ＨＤＲＶはデータ信号を出力する機能と、そのデータ信号の極性の反転タイミングを制御する機能を備えている。液晶表示装置のデータドライバＩＣとして利用する場合には、データドライバＩＣの垂直同期信号入力端子に、水平同期信号の２サイクル分のパルスを入力するようにすることで、フレーム単位で階調信号の電圧極性を反転し、その反転した極性のデータ信号を出力するデータドライバＩＣである。
【００４４】
第２基板ＳＵＢ２は、第１基板ＳＵＢ１の発光素子を封止するガラス基板で、表示画素、ダミー画素、テスト画素、これらの画素のさらに外側に配置された低温ポリシリコンで製造されている駆動回路及び波形発生回路が収まり、これらに接触しない深さの溝がサンドブラスト法によって形成され、デシカントが貼り付けられているものである。
【００４５】
第３基板ＳＵＢ３は、第１基板ＳＵＢ１の発光素子駆動用の電源ＩＣ（ＯＰ―ＩＣ）、第１基板のＬＴＰＳ回路用の電源ＩＣ（ＬＰ―ＩＣ）、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）を備えている。これらのＩＣは、第１基板ＳＵＢ１の各回路、水平系駆動回路ＨＤＲＶに電源やクロック信号を供給する。特に、タイミング制御ＩＣは、水平系駆動回路ＨＤＲＶへ垂直同期信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃの２サイクル分のパルスを遇数回出力する回路を備えている。
【００４６】
第４基板ＳＵＢ４は、外部インターフェース基板であり、第３基板へ各画素のＬＶＤＳＳ等の通信規格でＲＧＢ毎の階調信号を供給する基板である。
【００４７】
なお、外部端子ＰＡＤ１、ＰＡＤ２及びＰＡＤ３は、第１の基板の有機ＥＬ素子形成面、及び第３基板のＩＣ搭載面に形成されている。また、外部端子ＰＡＤ４及びＰＡＤ５は、第３基板のＩＣ搭載面の裏面、つまり、外部端子ＰＡＤ２又はＰＡＤ３形成面の裏面に形成されている。
【００４８】
図７及び図８により、本実施例で使用した水平系駆動回路ＨＤＲＶの一部の機能を説明する。水平系駆動回路ＨＤＲＶへ入力する垂直同期信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃの２サイクル分のパルス幅を備えたパルスを１フレーム期間につき１パルス（Ｐ１）入力した場合、その入力タイミングに応じたタイミングで極性が反転したデータ信号が出力される（図７Ａ）。
【００４９】
水平系駆動回路ＨＤＲＶへ入力する垂直同期信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃの２サイクル分のパルス幅を備えたパルスを１フレーム期間につき２パルス（Ｐ１、Ｐ２）入力した場合、極性が反転することなく、データ信号が出力される（図７Ｂ）。
【００５０】
この水平系駆動回路ＨＤＲＶを、有機ＥＬ表示装置で利用するためには、図７Ｂのように駆動させる必要がある。そこで、本実施例では、タイミング制御ＩＣ（ＴＣＯＮ-ＩＣ）に、垂直同期信号Ｖｓｙｎｃとして、図７Ｂのように、水平同期信号Ｈｓｙｎｃの２サイクル分のパルス幅を備えたパルスを１フレーム期間につき偶数パルス出力させる回路を備えさせている。つまり、水平系駆動回路ＨＤＲＶが極性反転出力しないようにする出力を行う回路をタイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）に設ける。
【００５１】
また、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）を搭載したプリント基板ＳＵＢ３上に降圧回路を設け、データ信号ＤＡＴＡの極性出力を降圧した後、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）に入力するようにする。これは、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）に入力されるＲＳＤＳ信号やロジック信号は、０．２―０．４Ｖ程度であり、液晶は±３．３Ｖや±５Ｖといった高電圧であるので、水平系駆動回路HDRVの出力をタイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）のデータ信号として入力できるようにするためである。
【００５２】
そして、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）は、降圧された極性出力の値から水平系駆動回路ＨＤＲＶからのデータ信号の極性をチェックし、逆極性のデータ信号である場合、再度、垂直同期信号Ｖｓｙｎｃを出力するようにする。また、極性が反転してしまったのは、垂直同期信号Ｖｓｙｎｃの出力タイミングがずれたためであるので、その出力タイミングを修正する。なお、このチェック機能を用い、極性を確認した後で、再度反転させる場合、垂直同期信号Ｖｓｙｎｃは１パルスとしてもよいし、２パルス入力させようにしてもよい。つまり、このチェック機能を利用する場合、最初の垂直同期信号Ｖｓｙｎｃ自体を１パルスとして、極性の反転を確認した後に、１パルス入力し、再反転させるようにしても構わない。
【００５３】
このように、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）と第３基板上の回路を工夫することで、極性が反転させることを前提にした水平系駆動回路HDRVを有機ＥＬ表示装置に適用できるようにしてある。
【００５４】
なお、上述の例は、出力の極性を反転させるタイミングを垂直同期信号Ｖｓｙｎｃで制御する水平系駆動回路ＨＤＲＶの場合の解決手段であったが、もし、極性反転のＯＮ／ＯＦＦ（極性反転させるモードと極性反転させないモード）を制御する端子がある場合、その端子に対して極性反転をＯＦＦ（極性反転させないモード）にするパルス信号を入力すればよい。その制御信号であるパルス信号を生成、出力する回路はタイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）内に搭載したり、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）を搭載した第３基板ＳＵＢ上に設けたりすればよい。また、タイミング制御ＩＣ（ＴＣＯＮ―ＩＣ）を第１基板ＳＵＢ１上に形成する場合、上述した回路（降圧回路及び制御信号の発生回路）を第１基板ＳＵＢ１上に形成してもよい。
【００５５】
次に、第１基板上の主要な構成を図９、図１０を用いて説明する。第１基板ＳＵＢ１は、表示画素領域ＡＲ、ダミー画素領域ＤＵＭＲ、テスト画素ＴＰＯＬＥＤ、データ信号を出力する水平系駆動回路HDRV、画素領域（表示画素領域ＡＲ、ダミー画素領域ＤＵＭＲ、テスト画素領域ＴＰＯＬＥＤ）の４辺に引き回された電源供給バスラインＣＳＢＬ、電源供給バスラインＣＳＢＬと水平系駆動回路HDRVとの間に、画素サイズより小さなコンタクトホールが複数形成されたカソードコンタクトＣＤＣで上記画素の有機ＥＬ素子の上部電極ＣＤに接続された共通電圧供給線ＣＢＬと、水平方向の一辺に配置され、水平方向に並ぶ画素回路に走査信号を供給するＬＴＰＳで構成された垂直系駆動回路ＶＤＲＶと、水平方向の他方に配置され、水平方向に並ぶ画素回路に三角波やランプ波といった傾斜波又は段階的に昇圧又は減圧する階段波の電圧信号を供給するＬＴＰＳで構成された三角波発生回路ＳＧＥＮを備えている。なお、図１０は図９の構成を裏面側から見た図であり、図９とは上下対称の配置になっている。
【００５６】
表示画素領域ＡＲは画素領域の中央にあり、ダミー画素領域ＤＵＭＲは表示領域ＡＲの周囲に額縁状に１画素分（水平方向３サブ画素（ＲＧＢ画素）×垂直方向１サブ画素（ＲＧＢ画素のいずれか１サブ画素））存在し、テスト画素ＴＰＯＬＥＤはダミー画素領域から１画素分（ＲＧＢ画素３サブ画素）だけ垂直系駆動回路ＶＤＲＶ側に突出した位置に存在する。図ではその数は省略して記載されている。
【００５７】
画素領域の左には、垂直系駆動回路ＶＤＲＶが形成され、右には三角波発生回路ＳＧＥＮが形成されている。
【００５８】
外部端子ＰＡＤ１は、左右の外側から中央に向かって、（1)テスト画素用のカソードバスラインＴ―ＣＳＢＬとダミー画素用の配線ＤＵＭＬ（左にテスト画素用のカソードバスラインＴ―ＣＳＢＬ、右にダミー画素用の配線ＤＵＭＬ）、（2)第２電源供給バスラインＣＳＢＬ２、（3)第１電源供給バスラインＣＳＢＬ１、（4)共通電圧供給線ＣＢＬ、（5）駆動回路用信号線（左が垂直系駆動回路ＶＤＲＶへ入力されるデジタル電源、アナログ電源及びタイミング信号等を供給する配線ＶＶＳＬ、右が三角波発生回路ＳＧＥＮにデジタル電源、アナログ電源及びタイミング信号等を供給する配線ＶＳＷＬ）、(6)階調信号、デジタル電源、アナログ電源、クロック信号等を水平系駆動回路ＨＤＲＶへ供給する信号配線ＳＩＧＬの順に並んでいる。
【００５９】
表示領域ＡＲの４辺に引き回された電源供給バスラインＣＳＢＬ（ＣＳＢＬ１、ＣＳＢＬ２）は、外部端子ＰＡＤ１から電源供給バスラインＣＢＬの外側を引き廻される。さらに、第1電源供給バスラインＣＳＢＬ１は表示領域ＡＲと水平系駆動回路ＨＤＲＶとの間に引き回され、左右繋がっている。
【００６０】
さらに、第１電源供給バスラインには、水平系駆動回路ＨＤＲＶと共通電圧供給線ＣＢＬの間に画素サイズより小さな複数のコンタクトホールであるカソードコンタクトＣＤＣが配置される。また、第２電源供給バスラインＣＳＢＬ２は、さらに、垂直系駆動回路ＶＤＲＶと三角波発生回路ＳＧＥＮの外側を引き廻され、表示領域の下側（外部端子ＰＡＤ１と対向する辺で）で左右繋がる。有機ＥＬ素子の上部電極ＣＤであるカソード電極に繋がる共通電圧供給線ＣＢＬは、水平系駆動回路HDRVと第１電源供給バスラインＣＳＢＬ１の間に引き回される。
【００６１】
表示領域ＡＲにある表示画素ＰＸＬは、垂直系駆動回路ＶＤＲＶから水平方向（走査方向）に延伸しているデータ選択線Ｄ−ＳＥＬ、リセット線ＲＥＳ、発光制御線ＩＬＭ及び三角波供給線ＳＷＥＥＰと、水平系駆動回路ＨＤＲＶから垂直方向（走査方向と交差する方向）に延伸しているデータ線ＤＡＴＡと、水平方向に延伸している電源供給バスラインＣＳＢＬから垂直方向に延伸している電流供給線ＣＳＬと、これらに接続された画素回路と、バンクＢＡＮＫに囲まれた有機ＥＬ素子を備えている。
【００６２】
ダミー画素の画素単位の構造は表示画素と一見異ならないが、データ選択線Ｄ−ＳＥＬと同じ位置の配線やデータ線ＤＡＴＡと同じ位置の配線に別の電圧が印加されるように別の配線に接続されているか、フローティングになっている。つまり、同じ位置にあっても同じ信号が供給されない配線がその一部に存在し、発光しないようになっている。具体的には、垂直方向に表示画素ＰＸＬがあるダミー画素ＤＰＸＬのデータ線ＤＡＴＡはあくまでもデータ配線であるが、データ選択線Ｄ−ＳＥＬが垂直系駆動回路ＶＤＲＶに接続されていない構造にする。ダミー画素は、バンクＢＡＮＫに開口がないだけでなく、画素回路やアノード電極ＡＤに発光層が発光するような大きさの電流は流れないようになっている。
【００６３】
水平系駆動回路ＨＤＲＶは、画素領域ＡＲの垂直方向に配置され、データ線ＤＡＴＡにデータ信号を供給している。このデータ信号を生成するために必要なアナログ・デジタル電源電圧、クロック信号及び映像信号は、映像信号供給線ＳＩＧＬから供給される。つまり、映像信号供給線ＳＩＧＬはこれらの信号を供給する配線も含んでいる。この映像信号供給線ＳＩＧＬは、第１基板の一辺（図１０の上辺）の中央の外部端子に接続されている。
【００６４】
垂直系駆動回路ＶＤＲＶは画素領域ＡＲの水平方向に配置され、データ選択線Ｄ−ＳＥＬ、リセット線ＲＥＳ、発光制御線ＩＬＭにそれぞれ、スキャン信号を供給している。これらのスキャン信号を生成するために必要な電源電圧やクロック信号を供給する垂直系駆動回路制御線ＶＶＳＬは、後述する電流供給バスラインＣＳＢＬ１とカソードバスラインＣＢＬの下層を通って、映像信号供給線ＳＩＧＬに接続される外部端子ＰＡＤ１の外側の外部端子ＰＡＤ１に接続されている。
【００６５】
三角波発生回路ＳＧＥＮは、表示領域ＡＲに対して垂直系駆動回路ＶＤＲＶの対向側に配置され、三角波信号供給線ＳＷＥＥＰに三角波を供給している。また、この三角波信号供給線を制御する電源信号やクロック信号が流れる三角波発生回路制御線ＶＳＷＬは、後述するカソードバスラインＣＢＬと電流供給バスラインＣＳＢＬ１の下層を通過し、映像信号供給線ＳＩＧＬの外側の間の外部端子ＰＡＤ１に接続されている。
【００６６】
電流供給線ＣＳＬは、表示領域の垂直方向の両方の領域で、水平方向に延びる電流供給バスラインＣＳＢＬ１、ＣＳＢＬ２に接続されている。上述したように、図１０では、上側、つまり、水平系駆動回路ＨＤＲＶを形成した側の周辺領域に形成された電流供給バスラインをＣＳＢＬ１として表し、下側、つまり、水平系駆動回路ＨＤＲＶを形成した側に対向する側に形成された電流供給バスラインをＣＳＢＬ２として表している。
【００６７】
図９では、１本の太い配線のように示したが、電流供給バスラインＣＳＢＬは発光層の発光色毎に別の電流供給バスラインを備えている。本実施例の場合、ＲＧＢ毎に電流供給バスラインＣＳＢＬＲ、ＣＳＢＬＧ、ＣＳＢＬＢを２組ＣＳＢＬ１、ＣＳＢＬ２を備え、それぞれＲＧＢ毎に設定された電圧が印加されている。
【００６８】
有機ＥＬ素子の上部電極であるカソード電極は、カソードバスラインＣＢＬにコンタクトホールを複数備えたカソードコンタクトＣＤＣを介して接続されている。このカソードバスラインＣＢＬは、電流供給バスラインＣＳＢＬ１と表示領域ＡＲの間の領域を水平方向に引き回され、水平系駆動回路ＨＤＲＶの側方を通して、映像信号供給線ＳＩＧＬと電流供給バスラインＣＳＢＬ２の間に配置される。
【００６９】
前述のように、ダミー画素領域ＤＵＭＲと垂直系駆動回路ＶＤＲＶとの間には、画素回路がないパッシブタイプの有機ＥＬ表示素子ＴＰＯＬＥＤが１画素分（発光色数と同数のサブピクセル）だけ配置されている。このテスト用のパッシブ型有機ＥＬ素子ＴＰＯＬＥＤへの電流供給バスラインＴ-ＣＳＢＬは、第１基板ＳＵＢ１の垂直方向の外部端子ＰＡＤ１のうち、垂直系駆動回路ＶＤＲＶ側の端の外部端子ＰＡＤ１に接続される。この外部端子ＰＡＤ１へは、垂直系駆動回路ＶＤＲＶ及び第２電流供給バスラインＣＳＢＬ２の外側を引き回され、テスト用のパッシブ型有機ＥＬ素子ＴＰＯＬＥＤ近傍で、第２電流供給バスラインＣＳＢＬ２の下層を通り、テスト用のパッシブ型有機ＥＬ素子ＴＰＯＬＥＤの下層へ引き回され、コンタクトホールによって、テスト用のパッシブ型有機ＥＬ素子ＴＰＯＬＥＤに接続されている。
【００７０】
図１１に、シール剤が拡がって配置される領域を示す。シール剤の内側が、Ｓｅａｌｏｕｔのラインであり、外側がＳｅａｌｉｎのラインである。
【００７１】
このように、シール剤の下にはほとんど配線が交差する領域がない配置となっている。シール剤にスペーサを含有させた場合に、配線に交差があると、スペーサによって層間絶縁膜がへこみ、絶縁性が脅かされる可能性が高くなっていた。このように、シール剤形成領域内に、ほとんど配線の交差がなく、あっても、表示に寄与しないテスト画素用の電流供給バスラインＴ−ＣＳＢＬやダミー配線との交差しかないようにする。表示画素に対する影響を抑えられるので、封止工程に起因して下がっていた歩留まりを改善させることができる。
【００７２】
図１２に、本実施例で採用した第１基板上の画素レイアウトの基本的な層構造を示す。第１基板上は、ベース層ＢＡＳＥ、下地層ＵＣ、ポリシリコン層ＦＧ、ゲート絶縁膜ＧＩ、金属ゲート電極層ＳＧ、第１層間絶縁層ＩＬＩ１、ソース・ドレイン金属層ＳＤ、第２層間絶縁層ＩＬＩ２、ＥＬ素子下部電極層ＡＤ、バンクＢＡＮＫ、有機層ＯＬＥ、上部電極ＣＤの順に積層された構造を備えている。ベース層ＢＡＳＥは、厚さ０．７ｍｍの無アルカリガラスである。下地層ＵＣは、プラズマＣＶＤによって形成された厚さ１５０ｎｍの窒化シリコン層と、厚み１００ｎｍの酸化シリコン層で構成されている。
【００７３】
ｐ-Ｓｉ層ＦＧは、薄膜トランジスタ（以下、ＴＦＴ）の形成個所及び容量ＣＡＰ形成箇所に、島状に形成されている。詳細な形成箇所は図を用いて後述する。ゲート絶縁層ＧＩは、一般にＴＥＯＳ膜として称されるＣＶＤで成膜された厚さ１１０ｎｍの酸化シリコン層で構成されている。
【００７４】
金属ゲート電極層ＳＧは、ゲート絶縁層ＧＩ上であって、ｐ−Ｓｉ層ＦＧとの重畳領域に、厚さ１５０ｎｍのＭｏＷで構成され、スパッタで成膜、フォトリソでパターン化されている。第１層間絶縁膜ＩＬＩ１は、金属ゲート電極層ＳＧの上層とゲート絶縁層ＧＩのＴＥＯＳ膜の上にプラズマＣＶＤによって形成された厚さ５００ｎｍのＳｉＯで構成されている。ソース・ドレイン金属層ＳＤは、厚さ３８ｎｍ、５００ｎｍ、７５ｎｍのＭｏＷ/ＡｌＳｉ/ＭｏＷの積層構造で構成され、スパッタで成膜、フォトリソでパターン化されている。
【００７５】
前述のゲート絶縁膜層ＧＩと第１層間絶縁層ＩＬＩ１には、必要に応じて開口が形成されており、その開口側壁及び底部にも、ソース・ドレイン層が形成され、ＭｏＷ/ＡｌＳi/ＭｏＷの積層構造で接続する第１コンタクトホールが形成されている。
【００７６】
第２層間絶縁膜は、この第１コンタクトホール及び前述の第１層間絶縁膜ＩＬＩ１上にプラズマＣＶＤで形成された厚さ５００ｎｍのＳｉＮ膜で構成されている。なお、この第２層間絶縁膜は、第１コンタクトホールとはずれた位置に開口として、第２コンタクトホールを備えている。コンタクトホールを１つの深いコンタクトホールとせずに、２つのコンタクトホールを位置を代えて形成することで、コンタクト不良の抑制やコンタクトホールの接地面積を小さくする効果を得ている。
【００７７】
下部電極ＡＤは、第２層間絶縁膜の上に、画素毎に分割され、さらに、第２コンタクトホールの内部（側壁面と底面）を被覆する厚さ７７ｎｍのＩＴＯで構成され、スパッタで成膜、フォトリソでパターン化されている。
【００７８】
バンクＢＡＮＫは、プラズマＣＶＤで形成されたＳｉＮで構成され、下部電極ＡＤの周囲を覆うとともに、画素間の第２層間絶縁膜上を被って画素間の絶縁性を確保する構成となっている。また、開口を設け、下部電極ＡＤの一部を露出させる構造となっている。
【００７９】
バンクＢＡＮＫ形成後、酸素プラズマ処理を施すことにより、露出している下部電極ＡＤの表面の炭素濃度は、バンクＢＡＮＫの下に隠れた下部電極ＡＤ表面の炭素濃度よりも、高い値を示すようになっている。
【００８０】
また、下部電極の仕事関数調整を行うために、ＵＶ照射を行っている。このＵＶ照射と酸素プラズマ処理を行うことで、仕事関数を４．８ｅＶから５．３ｅＶまで変化させている。
【００８１】
有機層ＯＬＥのうちホール注入層とホール輸送層が、下部電極ＡＤのバンクＢＡＮＫで囲まれた露出領域とバンクＢＡＮＫ上面に形成され、データ線に沿って延びるバンクＢＡＮＫ上面に画素全面共通のベタパターンで蒸着されており、その上に、垂直方向のバンク上に筋状の境界が並ぶように配置された３色のストライプパターンで発光層が各色毎順番に蒸着され、電子輸送層は発光層と同じパターンで蒸着されて、電子注入層であるＬｉＦが画素全面共通のベタパターンとして蒸着されている。
【００８２】
上部電極は複数の画素に共通の電極で、画素全面共通に形成されたＡｌの蒸着膜で構成されている。
【００８３】
図１３乃至２２に画素回路のレイアウトパターンを示す。図１３は、１画素の画素回路の等価回路である。図１４は、図１３をより正確に表記した等価回路である。図１５は、表示領域ＲＧＢ３画素の画素回路のレイアウトパターンを示す図である。図１６は、表示画素１画素の画素回路のレイアウトパターンを示す図である。図１７は、表示領域ＲＧＢ３画素のポリシリコン層ＦＧと金属ゲート層ＳＧを示す図である。図１８は、表示領域ＲＧＢ３画素のソース・ドレイン層ＳＤと金属ゲート層ＳＧを示す図である。図１９は、表示領域ＲＧＢ３画素のソース・ドレイン層ＳＤとポリシリコン層ＦＧを示す図である。図２０は、表示領域ＲＧＢ３画素のソース・ドレイン層ＳＤと下部電極ＩＴＯとバンク開口ＯＰＥＮを示す図である。図２１は、ダミー画素領域ＲＧＢ３画素の画素レイアウトを示す図である。図２２は、ダミー画素１画素分の画素レイアウトを示す図である。
【００８４】
表示領域ＰＸＬも、ダミー画素領域ＤＰＸＬも、図１３に示すように、画素の垂直方向にデータ線ＤＡＴＡ、電流供給線ＣＳＬが伸びており、水平方向にデータ選択線Ｄ−ＳＥＬ、発光制御線ＩＬＭ、リセット線ＲＥＳ、三角波線ＳＷＥＥＰが伸びている。
【００８５】
図１４に示すように、各画素ＰＸＬにはボトムエミッション型の有機ＥＬ素子ＯＬＥＤが設けられている。有機ＥＬ素子ＯＬＥＤのカソード端は上部電極ＣＤに接続され、さらに、共通電圧供給線ＣＢＬに接続されている。一方、有機ＥＬ素子ＯＬＥＤのアノード端はｐ型である発光制御スイッチＴＦＴ５とｐ型である駆動スイッチＴＦＴ３を介して電流供給線ＣＳＬに接続されている。
【００８６】
駆動スイッチＴＦＴ３のゲート―ドレイン間にはｎ型であるリセットスイッチＴＦＴ４が接続されている。また駆動スイッチＴＦＴ３のゲートは記憶容量ＣＡＰを介して、データ線ＤＡＴＡに接続されているｐ型であるデータラッチスイッチＴＦＴ１、及び三角波線ＳＷＥＥＰに接続されているｎ型である三角波スイッチＴＦＴ２に繋がっている。
【００８７】
なおリセットスイッチＴＦＴ４はリセット線ＲＥＳ、発光制御スイッチＴＦＴ５は発光制御線ＩＬＭ、データラッチスイッチＴＦＴ１及び三角波スイッチＴＦＴ２はデータ選択線Ｄ−ＳＥＬにより制御される。
【００８８】
次に、上記画素ＰＸＬのレイアウト構成についてさらに詳細に説明する。図１５は、ＲＧＢの水平方向に連続する３つの画素のレイアウト構成図である。赤画素ＲＰＩＸ、緑画素ＧＰＩＸ、青画素ＢＰＩＸが左側から順番に並んでいる。それぞれ、独立した電流供給線（赤用電流供給線ＣＳＬＲ、緑用電流供給線ＣＳＬＧ、青用電流供給線ＣＳＬＢ）が配置されている。したがって、各発光層の特性に応じて電流供給線に印加される電圧が異なっている。
【００８９】
図１６は、緑画素ＧＰＩＸの画素レイアウト拡大図である。他の色画素も同じレイアウトである。各画素ＰＸＬは、複数の画素に跨る配線と、画素内の配線と、バンク開口ＯＰＥＮ、バンク開口ＯＰＥＮに少なくとも配置された発光層を含む有機層、１２個のコンタクトホール、６個のスイッチを備えている。複数の画素に跨る配線は、垂直方向に、データ線ＤＡＴＡ、電流供給線ＣＳＬを備え、垂直方向に、リセット線ＲＥＳ、発光制御線ＩＬＭ、三角波線ＳＷＥＥＰ、データ選択線Ｄ―ＳＥＬである。
【００９０】
また、画素内の配線は、インプラされ導電性が高められたポリシリコン層ＦＧや、ゲート金属電極層ＳＧ、ソース・ドレイン層ＳＤ、下部電極ＩＴＯが用いられている。バンクの開口ＯＰＥＮの下側バンク内には、図面下側から、下側画素の発光制御線ＩＬＭ、この画素の三角波線ＳＷＥＥＰ、データ選択線Ｄ−ＳＥＬ、リセット線ＲＥＳの順番に水平方向に伸び、リセット線ＲＥＳは、Ｔ字状の突出部を備え、開口ＯＰＥＮの左側のバンク内を通って、垂直位置がバンク開口ＯＰＥＮの上辺よりも上（垂直方向）に突出し、発光制御スイッチＴＦＴ５のそばまで伸びている。
【００９１】
バンクの開口ＯＰＥＮの上側バンク内には、図面上側から、上側画素のリセット線ＲＥＳ、データ選択線Ｄ―ＳＥＬ、三角波線ＳＷＥＥＰ、この画素の発光制御線ＩＬＭの順番に水平方向に形成されている。バンク開口ＯＰＥＮの左側バンク内には、図面の左側から左側画素のデータ線ＤＡＴＡとこの画素の電流供給線ＣＳＬがこの順番に、垂直方向に伸びて形成されている。
【００９２】
バンク開口ＯＰＥＮの右側バンク内には、図面左側からこの画素のデータ線ＤＡＴＡと右画素の電流供給線ＣＳＬがこの順番に垂直方向に伸びて形成されている。また、電流供給線ＣＳＬは、リセット線ＲＥＳの上に重なり、左にリセット線ＲＥＳからはみ出すように形成されている。また、バンクＢＡＮＫの左に位置するところは幅が広く形成されている。また、第６コンタクトホールＣＨ６を形成する位置はさらに広く形成されている。また、三角波線ＳＷＥＥＰもコンタクトホールＣＨ１を形成する位置は広く形成されている。
【００９３】
水平方向に複数の画素に渡って配置されるデータ選択線Ｄ−ＳＥＬ、発光制御線ＩＬＭ、リセット線ＲＥＳ、三角波線ＳＷＥＥＰが、モリブデン、チタン及びタングステンのいずれか、又はこれらの任意の化合物や混合物が、単層膜や積層膜として形成されている。
【００９４】
垂直方向に複数の画素に渡って配置されるデータ線ＤＡＴＡ、電流供給線ＣＳＬは、アルミを主成分とするＡｌＳｉをモリブデンとタングステンの合金で挟み込んだ積層膜として形成される。なお、このモリブデンタングステン合金に替えて、チタン合金にしてもよい。
【００９５】
垂直方向に複数の画素に渡って配置される配線としてアルミを主体とする材料を用いて形成しているのは、データ線ＤＡＴＡは電圧精度が必要であり、電流供給線ＣＳＬは比較的大きな電流を流す必要があるからである。電流供給線が太いのは大電流を流すためである。
【００９６】
また、記憶容量ＣＡＰを、電流供給線ＣＳＬの下に、ポリシリコン層ＦＧ、ゲート金属電極層ＳＧで構成して配置することは、デッドスペースであった電流供給線ＣＳＬの下のスペースを利用し、記憶容量ＣＡＰの面積を有機ＥＬ発光領域ＯＬＥＤを犠牲にせず確保するためである。また、この記憶容量ＣＡＰをデータ線ＤＡＴＡの下に設けないのは、データ線ＤＡＴＡの負荷になりうるからである。
【００９７】
また、データ線ＤＡＴＡの下にも若干リセット線を重ねているのは、デッドスペースの有効利用による発光領域の増大を狙ったものである。コンタクトホールＣＨ９とコンタクトホールＣＨ１０の下は、それぞれｐインプラ、ｎインプラがなされている。このように、連続するポリシリコン層であっても、隣接するチャンネルに応じて、そのインプラ領域をｎとｐで分割することで、画素レイアウトの効率化を図り、発光領域の増大を実現している。
【００９８】
また、電流供給線ＣＳＬが上述のように、部分的に太くなっているのは、電源電圧の降下を抑制し、表示特性を向上させるためである。
【００９９】
また、一つの画素回路を長方形として収めようとするのではなく、コンタクトホール又はスイッチを水平方向の一方に寄せて、垂直方向の画素のコンタクトホール又はスイッチと入れ子構造となるようにしているのは、開口率向上、蒸着マスクにブリッジを設けることができるようになる等のメリットがある。また、画素回路、特に、スイッチＴＦＴをバンクＢＡＮＫの開口ＯＰＥＮの垂直方向に分割して配置しているのは、前述の記憶容量を形成するためであるとともに、画素回路のレイアウト自由度を向上させるためである。
【０１００】
また、リセットスイッチＴＦＴ４は直列接続された２個のＴＦＴスイッチ４Ａ、４Ｂで構成されていることは、リセットスイッチＴＦＴ４のリーク電流を低減するためであり、ＴＦＴスイッチ４Ａ、４ＢにｎＭＯＳのデュアルゲート構造を採用しているのは、ｎＭＯＳ特性の均一化、オフリーク電流の低減のためである。
【０１０１】
画素の概略中央の平坦な領域に、バンクＢＡＮＫの開口ＯＰＥＮを四角く配置するのは、有機ＥＬ発光領域ＯＬＥＤを均一性良く形成するためであり、その角を落とした八角形としているのは、電界集中の抑制による信頼性の向上を実現しつつ、蒸着マスクの変位、変形に対する蒸着尤度の向上を実現するためのものである。
【０１０２】
また、データラッチスイッチＴＦＴ１をｐＭＯＳで構成し、三角波スイッチＴＦＴ２をｎＭＯＳで構成するのは、データ選択線Ｄ−ＳＥＬの１本で２つのスイッチの制御を実現するためであり、スイッチの制御線の本数を減らさせることで、省スペース化による発光面積の拡大を実現できる。
【０１０３】
また、図中、領域ｐとして表記した領域は、ｐＭＯＳのスイッチやｐインプラされた配線を形成する領域である。それ以外は、ｎＭＯＳのスイッチやｎインプラされた配線を形成する領域である。
【０１０４】
また、下部電極ＩＴＯは、コンタクトホールＣＨ１１からバンクＢＡＮＫの開口ＯＰＥＮまで伸びる透明電極は、ソース・ドレイン層ＳＤを避けて形成される。これは、アルミを含む配線はヒロックが発生しやすく、その上に絶縁膜を介して上部電極を形成してもそのヒロックによる短絡が生じやすいからである。本実施例の場合、デュアルゲートの２つのチャンネルの上を通るように形成されている。
【０１０５】
また、図２１、図２２に示したダミー画素は、図１５、図１６と比較すると、バンクの開口がない点で相違している。
【０１０６】
次に、本実施例の動作について、図２３〜図２５を用いて説明する。図２３は、画素の動作タイミング図である。ここでは、１フレーム期間におけるデータ選択線Ｄ−ＳＥＬ、発光制御線ＩＬＭ、リセット線ＲＥＳ、三角波線ＳＷＥＥＰの変化を示しており、（ｎ）は、ｎ行目の画素列の信号であることを示している。また図中にＶＨ、ＶＬで記したように、上が高電圧、下が低電圧であることを示している。
【０１０７】
書込みを選択された画素では、始めにデータ選択線Ｄ−ＳＥＬ、発光制御線ＩＬＭ、リセット線ＲＥＳによって、それぞれｐ型であるデータラッチスイッチＴＦＴ１がオン、ｎ型である三角波スイッチＴＦＴ２がオフ、ｐ型である発光制御スイッチＴＦＴ５がオン、ｎ型であるリセットスイッチＴＦＴ４がオンする。このとき発光制御スイッチＴＦＴ５とリセットスイッチＴＦＴ４がオンすることにより、有機ＥＬ素子ｏｌｅｄにはダイオード接続された駆動スイッチＴＦＴ３と発光制御スイッチＴＦＴ５を介して電流供給線ＣＳＬから電流が流れる。
【０１０８】
次に、発光制御線ＩＬＭによって発光制御スイッチＴＦＴ５がオフすると、駆動スイッチＴＦＴ３のドレイン端が閾値電圧Ｖｔｈになった時点で、駆動スイッチＴＦＴ３はターンオフする。このときデータ線ＤＡＴＡには映像信号電圧（階調電圧）が入力され、この映像信号電圧はデータラッチスイッチＴＦＴ１を介して記憶容量ＣＡＰの一端に接続されるため、この信号電圧と上記閾値電圧Ｖｔｈの差が記憶容量ＣＡＰに入力される。次いでリセット線ＲＥＳによってリセットスイッチＴＦＴ４がオフすることによって、信号電圧と上記閾値電圧Ｖｔｈの差が記憶容量ＣＡＰに記憶され、画素への信号電圧書込みが完了する。
【０１０９】
次いで、書込みが次の行の画素に移行すると、データ選択線Ｄ―ＳＥＬによってデータラッチスイッチＴＦＴ１がオフ、三角波スイッチＴＦＴ２がオンに切り替わる。このとき三角波線ＳＷＥＥＰには三角波状のスイープ電圧が印加され、この三角波電圧は、三角波スイッチＴＦＴ２を介して記憶容量ＣＡＰの一端に入力する。またこのとき発光制御線ＩＬＭによって発光制御スイッチＴＦＴ５がオンする。このとき三角波線ＳＷＥＥＰの三角波電圧が予め書込まれていた信号電圧と等しいときに、駆動スイッチＴＦＴ３のゲートには記憶容量ＣＡＰを介して閾値電圧Ｖｔｈが再現されるため、既に書込まれていた信号電圧に応じて有機ＥＬ素子ＯＬＥＤの発光期間が定まる。これによって有機ＥＬ素子ＯＬＥＤは上記映像信号電圧に対応した発光時間で発光するため、観察者には階調を有する画像が認識される。
【０１１０】
ここで、書込み時の駆動スイッチＴＦＴ３のゲート電圧の変化に関して、更に詳しく述べる。図２４は、画素への信号電圧書込み時の動作タイミング図である。ここでは、１フレーム期間におけるデータ選択線Ｄ−ＳＥＬ、発光制御線ＩＬＭ、リセット線ＲＥＳ、三角波線ＳＷＥＥＰの変化を示しており、（ｎ）は、ｎ行目の画素列の信号であることを示している。また、図中にＶＨ、ＶＬで記したように、上が高電圧、下が低電圧であることを示している。これらの定義は図２３と同じものである。
【０１１１】
図２４では、更に（Ｇａｔｅ ｏｆ ＴＦＴ３）として、書込み時の駆動スイッチＴＦＴ３のゲート電圧の変化を示してある。書込みを選択された画素では、始めに発光制御スイッチＴＦＴ５とリセットスイッチＴＦＴ４がＯＮすることにより、有機ＥＬ素子ＯＬＥＤにはダイオード接続された駆動スイッチＴＦＴ３と発光制御スイッチＴＦＴ５を介して電流供給線ＣＳＬから電流が流れる。この際に駆動スイッチＴＦＴ３のゲート電圧は有機ＥＬ素子ＯＬＥＤの電流に見合ったゲート電圧に引き下げられる（期間II）。
【０１１２】
次に、発光制御線ＩＬＭによって発光制御スイッチＴＦＴ５がオフすると、駆動スイッチＴＦＴ３のドレイン端は電源電圧ＶＣＳＬから閾値電圧Ｖｔｈを引いた電圧値に向って飽和し、その時点で駆動スイッチＴＦＴ３はターンオフする（期間III〜IV）。
【０１１３】
この後、書込みが次の行の画素に移行すると、データ選択線Ｄ―ＳＥＬによってデータラッチスイッチＴＦＴ１がオフ、三角波スイッチＴＦＴ２がオンに切り替わる。このとき、三角波線ＳＷＥＥＰには三角波状のスイープ電圧が印加され、この三角波電圧は、三角波スイッチＴＦＴ２を介して記憶容量ＣＡＰの一端に入力する。このとき、三角波線ＳＷＥＥＰに印加されている電圧と予め書込まれた信号電圧の差分に対応して、駆動スイッチＴＦＴ３のゲート電圧はシフトするが、三角波線ＳＷＥＥＰの三角波電圧が予め書込まれていた信号電圧と等しいときに、駆動スイッチＴＦＴ３のゲートには記憶容量ＣＡＰを介して閾値電圧Ｖｔｈが再現されるため、有機ＥＬ素子ＯＬＥＤはターンオンする（期間VI）。
【０１１４】
この有機ＥＬ素子ＯＬＥＤの発光期間を、図にはＩＬＭ期間として示した。このＩＬＭ期間の長さを、各画素に書込む信号電圧によって変調することによって、有機ＥＬディスプレイに映像を表示することができるのである。
【０１１５】
最後に、データ線ＤＡＴＡに印加される映像信号電圧と、三角波線ＳＷＥＥＰに印加される三角波電圧の電圧値の関係に関して説明する。
【０１１６】
図２５は、データ線ＤＡＴＡに印加される信号電圧と、三角波線ＳＷＥＥＰに印加される三角波電圧の波形図である。ここでは１フレーム期間におけるデータ線ＤＡＴＡに印加される信号電圧と、三角波線ＳＷＥＥＰに印加される三角波電圧の電圧値の変化を示しており、（ｎ）は、ｎ行目の画素列の信号であることを示している。また、図中は上が高電圧、下が低電圧であることを示しており、これらの定義は図２３と同じものである。
【０１１７】
図示したように、信号電圧は１から５Ｖの値で映像データによって変化しており、一方で三角波電圧は書込み期間（II、III、IV）では５Ｖ、その他の期間では１フレーム期間の周期で１回スイープしている。ここで、三角波の最大電圧は５Ｖであり、最小電圧は１．５Ｖである。
【０１１８】
書込み期間（II、III、IV）ではデータ選択線Ｄ−ＳＥＬによって、ｐ型であるデータラッチスイッチＴＦＴ１と、ｎ型である三角波スイッチＴＦＴ２が制御される。このとき、両ＴＦＴはともにエンハンス型を用いているが、共に等しいゲート電圧を印加され、一端が共通接続されたｐ型とｎ型のＴＦＴは、ｐ型ＴＦＴの他端の電圧がｎ型ＴＦＴの他端の電圧よりも大きいと、両ＴＦＴ間に貫通電流が流れてしまう。
【０１１９】
即ち、本実施例では、仮に、映像信号電圧が三角波電圧よりも大きいと、データ線ＤＡＴＡと三角波線ＳＷＥＥＰ間に貫通電流が流れ、ディスプレイパネル消費電力の増大を招いてしまう。このような事態を回避するため、本実施例ではデータ選択線Ｄ−ＳＥＬによって、ｐ型であるデータラッチスイッチＴＦＴ１と、ｎ型である三角波スイッチＴＦＴ２が制御される書込み期間（II、III、IV）では、三角波電圧を信号電圧の最大値と同じに設定しているのである。明らかに、三角波電圧を信号電圧の最大値以上の値に設定しても構わないが、その場合は無用に使用する電圧の種類が増えるため、ここでは両者を等しい電圧に設定したのである。
【０１２０】
なお、本実施例では、三角波の最小電圧は１．５Ｖと、信号電圧の最小電圧である１Ｖよりも高い電圧に設定している。これは駆動スイッチＴＦＴ３が黒を表示する際に、十分なマージンを持たせるための余裕である。
【０１２１】
以上、表示領域ＡＲの画素ＰＸＬ、ダミー画素領域ＤＵＭＲのダミー画素ＤＰＸＬ、水系駆動回路ＨＤＲＶ、三角波生成回路ＳＧＥＮ、ＲＧＢ時分割データ信号選択回路ＲＧＢ―ＳＥＬは全て同一のガラス基板上にポリシリコンで構成されたＴＦＴ素子を用いて形成されている。水平系駆動回路ＨＤＲＶドライバＩＣチップをガラス基板上に搭載するＣＯＧ実装によって搭載した。
【０１２２】
なお、この実施例において、ガラス基板上のポリシリコンで構成されたＴＦＴ素子を用いた垂直系駆動回路ＶＤＲＶ、三角波生成回路ＳＧＥＮは水平系駆動回路ＨＤＲＶと同一、或いは個別の駆動ＩＣチップで実現することも可能であり、また逆に水平系駆動回路ＨＤＲＶをまた同一のガラス基板上にポリシリコンで構成されたＴＦＴ素子を用いて設けることも可能である。或いはまた、水平系駆動回路HDRVをガラス基板上に搭載したドライバＩＣチップと、ガラス基板上に設けたポリシリコンで構成されたＴＦＴ素子を用いたＲＧＢ時分割データ信号選択回路ＲＧＢ―ＳＥＬや垂直系駆動回路ＶＤＲＶの組合せなどで実現することも可能である。
【０１２３】
また、ポリシリコンに限らずにその他の有機／無機半導体薄膜をトランジスタに用いることや、ガラス基板に変えて、表面に絶縁性を有するその他の基板を用いることも可能である。
【０１２４】
発光素子としても有機ＥＬ素子に限らず、無機ＥＬ素子やＦＥＤ（Ｆｉｅｌｄ−Ｅｍｉｓｓｉｏｎ Ｄｅｖｉｃｅ）など一般の発光素子を用いることができることも明らかである。
【０１２５】
図２６は、ＴＶ画像表示装置１００の構成図である。地上波デジタル信号等を受信する無線インターフェース（Ｉ／Ｆ）回路１０２には、圧縮された画像データ等が外部から無線データとして入力し、無線Ｉ／Ｆ回路１０２の出力はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１０３を介してデータバス１０８に接続される。データバス１０８にはこの他にマイクロプロセサ(ＭＰＵ)１０４、表示パネルコントローラ１０６、フレームメモリ１０７等が接続されている。更に、表示パネルコントローラ１０６の出力は有機EL表示パネル１０１に入力している。
【０１２６】
なお、画像表示端末１００には更に、電源１０９、１１０が設けられている。またここで、有機ＥＬ表示パネル１０１は、先に延べた第一の実施例と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
【０１２７】
以下に、これらの回路の動作を説明する。始めに、無線Ｉ／Ｆ回路１０２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１０３を介してマイクロプロセサ１０４及びフレームメモリ１０７に転送する。マイクロプロセサ１０４はユーザからの命令操作を受けて、必要に応じて画像表示端末１００全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１０７に一時的に蓄積が可能である。
【０１２８】
ここで、マイクロプロセサ１０４が表示命令を出した場合には、その指示に従ってフレームメモリ１０７から表示パネルコントローラ１０６を介して有機ＥＬ表示パネル１０１に画像データが入力され、有機ＥＬ表示パネル１０１は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ１０６は、同時に画像を表示するために必要な所定のタイミングパルスを出力すると共に、表示画像データに合わせて画素駆動信号選択回路４０を所定のアルゴリズムで制御する。なお、有機ＥＬ表示パネル１０１がこれらの信号を用いて、入力された画像データをリアルタイムで表示することに関しては、本実施例の説明で述べたとおりである。なおここで、電源１０９、１１０には二次電池が含まれており、これらの画像表示端末100全体を駆動する電力を供給する。
【０１２９】
本実施例によれば、低電力で高輝度表示が可能である画像表示端末１００を提供することができる。
【０１３０】
以下、第1基板ＳＵＢ１上の配線レイアウトのバリエーションを示す。図２７は、第１基板のブロック図である。図２８は、図２７のＡＢ断面図の一態様である。図２９は、図２７のＡＢ断面図の一態様である。図２８は、電流供給バスラインＣＳＢＬと垂直系駆動回路の電源やクロックが流れる制御線ＶＶＳＬがソース・ドレイン電極層と同層である場合の断面図である。図２９は、電流供給バスラインＣＳＢＬと垂直系駆動回路の電源やクロックが流れる制御線ＶＶＳＬがソース・ドレイン電極層ＳＤとゲート電極層ＳＧのどちらかの層に、そして互いに異なる層である場合の断面図である。図３０は、第１基板のブロック図である。図２７の構成と同じ構成で、切断線が異なるだけである。図３１は、図３０のＣＤ断面図の一態様である。図３１は、電流供給バスラインＣＳＢＬと垂直系駆動回路の電源やクロックが流れる制御線ＶＶＳＬが交差する位置で、図２８のように、電流供給バスラインＣＳＢＬと垂直系駆動回路の電源やクロックが流れる制御線ＶＶＳＬが同層の配線層を用いた場合、交差する場所の前後で別層に接続することで実現している。具体的には、制御線ＶＶＳＬをその交差の手前でゲート電極層ＳＧ層に接続し、その後、電流供給バスラインＣＳＢＬを越えた位置で、ソース・ドレイン電極層ＳＤに接続するようにする。図３２は、図３０のＥＦ断面図の一態様である。
【０１３１】
カソードバスラインＣＢＬと垂直系駆動回路の電源やクロックが流れる制御線ＶＶＳＬとが交差する位置で、図２８のように、カソードバスラインＣＢＬと垂直系駆動回路の電源やクロックが流れる制御線ＶＶＳＬが同層の配線層を用いた場合、交差する場所の前後で別層に接続することで実現している。具体的には、制御線ＶＶＳＬをその交差の手前でゲート電極層ＳＧ層に接続し、その後、カソードバスラインＣＢＬを越えた位置で、ソース・ドレイン電極層ＳＤに接続するようにする。
【０１３２】
電流供給バスラインＣＳＢＬとカソードバスラインＣＢＬが交差する場合も、交差する場所の前後で別層に接続することで実現している。具体的には、電流供給バスラインＣＳＢＬがソース・ドレイン層ＳＤにあり、カソードバスラインがゲート電極層ＳＧにある場合、電流供給バスラインＣＳＢＬをその交差の手前でカソードバスラインＣＢＬをゲート電極層ＳＧに接続し、その後、カソードバスラインＣＢＬを越えた位置で、ソース・ドレイン電極層ＳＤに接続するようにする。
【図面の簡単な説明】
【０１３３】
【図１】有機ＥＬ表示装置の外観を示す図である。
【図２】表示面から見た有機ＥＬ表示装置の分解図である。
【図３】図２に示したＡーＡ’断面図及びＢ−Ｂ’断面図である。
【図４】光学フィルムの断面図を示す図である。
【図５】表示領域を前面にして展開した有機ＥＬ表示装置の部分展開図である。
【図６】封止基板を前面にして展開した有機ＥＬ表示装置の部分展開図である。
【図７】水平系駆動回路ＨＤＲＶの制御原理を説明する図である。
【図８】水平系駆動回路ＨＤＲＶの制御原理を説明する図である。
【図９】第１基板上の主要な構成を示す図である。
【図１０】第１基板上の詳細な構成を示す図である。
【図１１】第１基板上にシール剤が拡がって配置される領域を示す図である。
【図１２】画素の基本的な層構造を示すである。
【図１３】第１基板上の画素等価回路を示す図である。
【図１４】第１基板上の画素等価回路を示す図である。
【図１５】表示領域ＲＧＢ３画素の画素回路のレイアウトパターンを示す図である。
【図１６】表示画素１画素の画素回路のレイアウトパターンを示す図である。
【図１７】表示領域ＲＧＢ３画素のポリシリコン層ＦＧと金属ゲート層ＳＧを示す図である。
【図１８】表示領域ＲＧＢ３画素のソース・ドレイン層ＳＤと金属ゲート層ＳＧを示す図である。
【図１９】表示領域ＲＧＢ３画素のソース・ドレイン層ＳＤとポリシリコン層ＦＧを示す図である。
【図２０】表示領域ＲＧＢ３画素のソース・ドレイン層ＳＤと下部電極ＩＴＯとバンク開口ＯＰＥＮを示す図である。
【図２１】ダミー領域ＲＧＢ３画素の画素レイアウトを示す図である。
【図２２】ダミー領域１画素の画素レイアウトを示す図である。
【図２３】画素の動作タイミング図である。
【図２４】画素への信号電圧書込み時の動作タイミング図である。
【図２５】映像信号電圧と三角波電圧の波形図である。
【図２６】本発明を実施したＴＶ画像表示装置の構成図である。
【図２７】第1基板のブロック図である。
【図２８】図２７のＡＢ断面図の一態様を示す図である。
【図２９】図２７のＡＢ断面図の一態様を示す図である。
【図３０】第1基板のブロック図である。
【図３１】図３０のＣＤ断面図の一態様を示す図である。
【図３２】図３０のＥＦ断面図の一態様を示す図である。
【符号の説明】
【０１３４】
ＴＣＯＮ―ＩＣ・・・タイミング制御回路、ＶＤＲＶ・・・垂直系駆動回路、ＨＤＲＶ・・・水平系駆動回路、ＲＧＢ−ＳＥＬ・・・ＲＧＢ時分割データ信号選択回路、ＰＸＬ・・・画素、ＯＬＥＤ・・・有機ＥＬ素子、ＣＤ・・・上部電極、ＴＦＴ１・・・データラッチスイッチ、ＴＦＴ２・・・三角波ＴＦＴ、ＴＦＴ３・・・駆動スイッチ、ＴＦＴ４・・・リセットスイッチ、ＴＦＴ５・・・発光制御ＴＦＴ、ＣＡＰ・・・記憶容量、Ｄ―ＳＥＬ・・・データ選択線、ＲＥＳ・・・リセット線、ＩＬＭ・・・発光制御線、ＤＡＴＡ・・・データ線、ＣＳＬ・・・電流供給線、ＳＷＥＥＰ・・・三角波供給線。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３】
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【図９】
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【図２８】
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