(57)【要約】【課題】部分ＳＯＩ基板を用いて、高い耐圧構造を有する半導体装置およびその製造方法を提供すること。【解決手段】支持基板であるｎ+ 層１に接してｎ- ドリフト層２を形成し、ｎ- ドリフト層２に接してＢｏｘ層４を形成し、Ｂｏｘ層４上にｎ- 層５を形成し、Ｂｏｘ層４はダイオード活性領域２７およびエッジ領域２８のスクライブラインに近い箇所で開口し、ダイオード活性領域２７側のＢｏｘ層４の端部は、Ｂｏｘ層４と接してｐ- 埋め込み領域３を形成する。このようにＢｏｘ層４と接してｐ- 埋め込み領域３を形成することで、電界集中が緩和されて、短いエッジ構造で高い耐圧を確保できる。【選択図】        図１
2007042826.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
該半導体基板の表面層に互いに離して形成された第２導電型の第１の半導体領域および第１導電型の第２の半導体領域と、
前記第１の半導体領域より深い位置で前記第１の半導体領域と前記第２の半導体領域との間に選択的に前記半導体基板内部に形成された酸化膜と、
前記酸化膜に接して形成された第２導電型の埋め込み領域と、
前記第１の半導体領域に電気的に接続される第１の主電極と、
前記半導体基板の裏面に電気的に接続される第２の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記酸化膜が前記第１の半導体領域の前記第２の半導体領域側の端部の下部から前記半導体基板の端部近傍に渡って形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋め込み領域が前記第１の半導体領域側の端部または該端部近傍に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板の表面層に形成された第２導電型の第３の半導体領域を備えたことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３の半導体領域が複数形成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３の半導体領域が前記第１の半導体領域と接していることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記酸化膜が、前記第１の半導体領域の前記第３の半導体領域側の端部の下部から、前記第３の半導体領域の前記第２半導体領域側端部の下部に渡って前記半導体基板内部に形成されることを特徴とする請求項４〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の半導体領域の前記第２の半導体領域とは反対側の前記半導体基板の表面から前記酸化膜に達して形成された第１のトレンチと、該第１のトレンチの両側壁に形成された第１の側壁絶縁膜と、前記第１のトレンチの前記第１の半導体領域とは反対側の前記半導体基板の表面層に形成された第２導電型の第４の半導体領域と、前記第４半導体領域の表面層に形成された第１導電型の第５の半導体領域と、前記半導体基板と前記第５の半導体領域との間の前記第４の半導体領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、をさらに備え、
前記第１の主電極が前記第４の半導体領域と前記第５の半導体領域とに電気的に接続することを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記酸化膜は前記第４の半導体領域の下部を覆うように形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記酸化膜は主電流を流すための第１の開口部と前記半導体基板の端部に形成された第２の開口部とを備えたことを特徴とする請求項８に記載の半導体装置。    
【請求項１１】
前記半導体基板が支持基板と該支持基板上に形成された第１半導体層とその上に形成された第２の半導体層からなり、前記酸化膜は前記第１の半導体層と第２の半導体層との間に形成されたことを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体基板が支持基板と該支持基板上に形成された第１半導体層とその上に形成された第２の半導体層からなり、前記酸化膜は前記第１の半導体層の内部に形成されたことを特徴とする請求項１〜１０に記載の半導体装置。
【請求項１３】
前記支持基板が第２導電型であることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記支持基板と前記第１の半導体層との間に前記第１の半導体層よりも抵抗率の低い第１導電型のバッファ層を備えたことを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１５】
前記第１の半導体層の端部表面層に形成された第２導電型の第６の半導体領域を備えたことを特徴とする請求項１〜１４のいずれか一項に記載の半導体装置。    
【請求項１６】
前記半導体基板が第１の半導体層とその上に形成された第２の半導体層からなり、前記酸化膜は前記第１の半導体層と前記第２の半導体層との間に形成されたことを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体基板が第１の半導体層とその上に形成された第２の半導体層からなり、前記酸化膜は前記第１の半導体層の内部に形成されたことを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１８】
前記第１の半導体層の裏面の表面層に形成された第２導電型の第３の半導体層を備えたことを特徴とする請求項１６または１７に記載の半導体装置。
【請求項１９】
前記第３の半導体層上に形成された前記第１の導電型のバッファ層を備えたことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記酸化膜と同時に形成される分離用酸化膜と、前記半導体基板の表面から前記分離用酸化膜に達する第２のトレンチと、該第２のトレンチの側壁に形成された第２の側壁酸化膜と、を少なくとも有する絶縁分離領域を備えたことを特徴とする請求項８に記載の半導体装置。
【請求項２１】
第１導電型の第１の半導体層に選択的に第２導電型の第１の拡散領域を形成する工程と、
前記第１の拡散領域の少なくとも一部の上を含む前記第１の半導体層上に選択的に第１、第２開口部を有する酸化膜を形成する工程と、
前記第１、第２の開口部からエピタキシャル成長により前記第１の半導体層上および前記酸化膜の上に第２の半導体層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２２】
第１導電型の第１の半導体層に選択的に第２導電型の第１の拡散領域を形成する工程と、
前記第１の拡散領域の少なくとも一部を含む前記第１の半導体層内部に選択的に酸素をイオン注入と熱処理により前記第１の半導体層内部に酸化膜を形成する工程と、
前記第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、  を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ（ＭＯＳゲート電界効果トランジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等の縦型パワーデバイスとその制御回路に使用される低圧横型デバイスをワンチップに集積した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、自動車などに搭載される車載用半導体装置として、Ｓｉ−Ｓｉ接合部とＳｉＯ2 −Ｓｉ接合部を混在させた部分ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）型パワーＩＣ（部分ＳＯＩ基板に形成したパワーＩＣ）が開発されている。例えば、特許文献１などではＳｉ−Ｓｉ接合部には縦型のＩＧＢＴを形成し、ＳｉＯ2 −Ｓｉ接合部の絶縁膜上にはそれを制御するためのＣＭＯＳ等を設ける技術が開示されている。
このような縦型パワーデバイスを含む部分ＳＯＩ型パワーＩＣでは、パワーデバイスと制御回路の形成領域を取り囲む外周部に、縦型パワーデバイスと耐圧を保持する高耐圧接合終端構造（以下、単にエッジ構造と称す）を形成する必要がある。しかし、部分ＳＯＩ基板に形成されるエッジ構造についてはこれまで殆ど開示されていない。
エッジ構造は縦型のＭＯＳＦＥＴやＩＧＢＴ等の縦型パワーデバイスの活性領域を取り囲むように素子外周部に設けられており、それが必要になるのは以下の理由による。
【０００３】
縦型パワーデバイスで耐圧を保持すべきｐｎ接合が半導体チップの端部であるスクライブラインまで伸びていると、スクライブラインに沿って切断した半導体チップの端部に形成される結晶欠陥によりリーク電流が発生し耐圧を保持することができない。このため素子外周部に耐圧を保持する領域、つまりエッジ構造を設ける。
図３０は、一般的なエッジ構造を有する従来の半導体装置の要部断面図である。この半導体装置は縦型ダイオードである。ｎ+ 層１上にｎ- ドリフト層２を形成し、ｎ- ドリフト層２の表面層にｐ- アノード領域６とその外周部にエッジ構造２８を構成するｐ- ガードリング領域１７およびｎ+ ストッパ領域８を形成し、ｐ- アノード領域６の表面層にｐ+ アノード領域１０を形成し、表面に熱酸化膜９とその上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜１１を形成し、ｐ+ アノード領域１０上およびｎ+ ストッパ領域８上の熱酸化膜９とＣＶＤ酸化膜１１を開口した後、アノード電極１２と電極１３を形成する。エッジ構造２８は活性領域２７を取り囲むように形成される。前記のアノード電極１２をＣＶＤ酸化膜１１上まで延在させてフィールドプレートの働きをさせる。
【０００４】
これに対して、例えば、特許文献２では、図３１のようなエッジ構造２８が開示されている。図３１において、１はｎ+ 層、２はｎ- ドリフト層、４はＢｏｘ層、５はｎ- 層 、７はｐ- リサーフ領域、８はｎ+ ストッパ領域、９は熱酸化膜、１０はｐ+ アノード領域、１１はＣＶＤ酸化膜、１２はアノード電極、１３は電極、１４はカソード電極、２７は活性領域、２８はエッジ構造、Ａはアノード端子、Ｋはカソード端子である。
図３１ではエッジ構造２８内に酸化膜でＢｏｘ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層４を形成し、耐圧の一部をこのＢｏｘ層４に負担させ、ｎ- ドリフト層２での耐圧負担分を軽減し、より高耐圧化するという効果を目指したものである。パワーＩＣを部分ＳＯＩ基板に形成する場合には、このようなエッジ構造２８は形成しやすいため、Ｂｏｘ層４による高耐圧化の効果がでるならば有用と考えられる。
【特許文献１】特許第３４２４１４６号公報
【特許文献２】特開２００４−１１１４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
実際には、Ｂｏｘ層４が無い図３０の構造でもｐ- ガードリング領域１７、フィールドプレート（アノード電極１２の延在部）を最適化することにより、Ｂｏｘ層４を含むリサーフ型の図３１の構造と近い耐圧を得ることができる。この図３０の構造に５００Ｖ印加したときの電位分布を図２２（ｂ）に示す。図２２（ｂ）に示すように、Ｂｏｘ層４が無い場合には、インパクトイオン化の最大箇所（等電位線が密の箇所）が表面層に発生している。
図３２は、図３０のｐ- ガードリング領域１７または図３１のｐ- リサーフ領域７を有するエッジ構造２８における耐圧とｐ- ガードリング領域１７またはｐ- リサーフ領域７のボロンのドーズ量の関係を示す図である。図中の（２）はリサーフ構造でＢｏｘ層４を有する場合の耐圧、（４）はガードリング構造でＢｏｘ層４を有する場合の耐圧、（５）はガードリング構造でＢｏｘ層４が無い場合の耐圧である。図３２から（２）、（４）および（５）ともピークの耐圧は同程度であることが分かる。つまり、Ｂｏｘ層４を設けてもＢｏｘ層４が無い場合より耐圧を高くすることはできない。
【０００６】
また、ｐ- ガードリング領域１７およびｐ- リサーフ領域７のドーズ量に対して耐圧ばらつきは小さいことが製造上望ましいが、図３２から分かるようにＢｏｘ層４を有するエッジ構造２８の耐圧（２）、（４）は、Ｂｏｘ層４を含まないエッジ構造２８の耐圧（５）と比べドーズ量に対する耐圧曲線の上向きの傾斜（ドーズ量に対する規格化された耐圧が増大する範囲の傾斜）が大きく、そのため、ドーズ量に対する耐圧のばらつきが大きくなり、製造上望ましくない。また、耐圧（４）は、耐圧（５）と同程度でありＢｏｘ層４を形成する効果は見られない。
前記のことから、Ｂｏｘ層４を設けるだけでは、耐圧ばらつきが小さく高い耐圧のエッジ構造を有する半導体装置を製造することは困難である。
この発明の目的は、前記の課題を解決して、部分ＳＯＩ基板を用いた耐圧ばらつきが小さく高い耐圧のエッジ構造を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、第１導電型の半導体基板と、該半導体基板の表面層に互いに離して形成された第２導電型の第１の半導体領域および第１導電型の第２の半導体領域と、前記第１の半導体領域より深い位置で前記第１の半導体領域と前記第２の半導体領域との間に選択的に前記半導体基板内部に形成された酸化膜と、前記酸化膜に接して形成された第２導電型の埋め込み領域と、前記第１の半導体領域に電気的に接続される第１の主電極と、前記半導体基板の裏面に電気的に接続される第２の主電極と、を備えた構成とする。
また、前記酸化膜が前記第１の半導体領域の前記第２の半導体領域側の端部の下部から前記半導体基板の端部近傍に渡って形成されるとよい。
また、前記埋め込み領域が前記第１の半導体領域側の端部または該端部近傍に形成されるとよい。
【０００８】
また、前記第１の半導体領域と前記第２の半導体領域との間の前記半導体基板の表面層に形成された第２導電型の第３の半導体領域を備えるとよい。
また、前記第３の半導体領域が複数形成されるとよい。
また、前記第３の半導体領域が前記第１の半導体領域と接しているとよい。
また、前記酸化膜が、前記第１の半導体領域の前記第３の半導体領域側の端部の下部から、前記第３の半導体領域の前記第２半導体領域側端部の下部に渡って前記半導体基板内部に形成されるとよい。
また、前記第１の半導体領域の前記第２の半導体領域とは反対側の前記半導体基板の表面から前記酸化膜に達して形成された第１のトレンチと、該第１のトレンチの両側壁に形成された第１の側壁絶縁膜と、前記第１のトレンチの前記第１の半導体領域とは反対側の前記半導体基板の表面層に形成された第２導電型の第４の半導体領域と、前記第４半導体領域の表面層に形成された第１導電型の第５の半導体領域と、前記半導体基板と前記第５の半導体領域との間の前記第４の半導体領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、をさらに備え、前記第１の主電極が前記第４の半導体領域と前記第５の半導体領域とに電気的に接続する構成とする。
【０００９】
また、前記酸化膜が前記第４の半導体領域の下部を覆うように形成されるとよい。
また、前記酸化膜が主電流を流すための第１の開口部と前記半導体基板の端部に形成された第２の開口部とを備えるとよい。
また、前記半導体基板が支持基板と該支持基板上に形成された第１半導体層とその上に形成された第２の半導体層からなり、前記酸化膜が前記第１の半導体層と第２の半導体層との間に形成されるとよい。
また、前記半導体基板が支持基板と該支持基板上に形成された第１半導体層とその上に形成された第２の半導体層からなり、前記酸化膜が前記第１の半導体層の内部に形成されるとよい。
また、前記支持基板が第２導電型であるとよい。
【００１０】
また、前記支持基板と前記第１の半導体層との間に前記第１の半導体層よりも抵抗率の低い第１導電型のバッファ層を備えるとよい。
また、前記第１の半導体層の端部表面層に形成された第２導電型の第６の半導体領域を備えるとよい。
また、前記半導体基板が第１の半導体層とその上に形成された第２の半導体層からなり、前記酸化膜は前記第１の半導体層と前記第２の半導体層との間に形成されるとよい。
また、前記半導体基板が第１の半導体層とその上に形成された第２の半導体層からなり、前記酸化膜は前記第１の半導体層の内部に形成されるとよい。
また、前記第１の半導体層の裏面の表面層に形成された第２導電型の第３の半導体層を備えるとよい。
【００１１】
また、前記第３の半導体層上に形成された前記第１の導電型のバッファ層を備えるとよい。
また、前記酸化膜と同時に形成される分離用酸化膜と、前記半導体基板の表面から前記分離用酸化膜に達する第２のトレンチと、該第２のトレンチの側壁に形成された第２の側壁酸化膜と、を少なくとも有する絶縁分離領域を備えるとよい。
また、第１導電型の第１の半導体層に選択的に第２導電型の第１の拡散領域を形成する工程と、前記第１の拡散領域の少なくとも一部の上を含む前記第１の半導体層上に選択的に第１、第２開口部を有する酸化膜を形成する工程と、前記第１、第２の開口部からエピタキシャル成長により前記第１の半導体層上および前記酸化膜の上に第２の半導体層を形成する工程と、を備える製造方法とする。
【００１２】
また、第１導電型の第１の半導体層に選択的に第２導電型の第１の拡散領域を形成する工程と、前記第１の拡散領域の少なくとも一部を含む前記第１の半導体層内部に選択的に酸素をイオン注入と熱処理により前記第１の半導体層内部に酸化膜を形成する工程と、前記第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、を備える製造方法とする。
【発明の効果】
【００１３】
この発明により、部分ＳＯＩ基板の酸化膜の活性領域側の端部に部分ＳＯＩ基板の下部の半導体層（例えば、ｎ- ドリフト層２）と逆の導電型の半導体層（埋め込み領域）を形成することで、この酸化膜の端部での電界強度を低下させることができて、高い耐圧の確保と、ドーズ量に対する耐圧のピークを高くできる。
また、電界強度が低下することで、短いエッジ構造で高い耐圧を確保することができて、チップサイズを縮小することができる。
その結果、従来より低コストで高耐圧の部分ＳＯＩを用いた半導体装置（例えば、部分ＳＯＩ型パワーＩＣ）を製造することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態を以下の実施例で説明する。ここでは、第１導電型をｎ型、第２導電型をｐ型としたが、逆にしても構わない。以下の説明で背景技術で説明した図と同一部位には同一の符号を付した。
【実施例１】
【００１５】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置は縦型ダイオードであり、そのエッジ構造２８はｐ- 埋め込み領域３とＢｏｘ層４を有する。  本発明のエッジ構造２８は、縦型ダイオードに限って用いられるものではなく、縦型ＩＧＢＴおよび縦型ＭＯＳＦＥＴなど制御電極を有する縦型パワーデバイスにも用いられる。
支持基板（ｎ+ 半導体基板）であるｎ+ 層１に接してｎ- ドリフト層２が形成されている。ｎ- ドリフト層２に接してＢｏｘ層４が形成されていて、さらにｎ- ドリフト層２およびＢｏｘ層４上にはｎ- 層５が形成されている。Ｂｏｘ層４は活性領域２７とｎ+ ストッパ領域８付近で開口されている。活性領域２７側のＢｏｘ層４の端部には、Ｂｏｘ層４と接してｐ- 埋め込み領域３が形成されている。活性領域２７のｎ- 層５の表面層にはｐ- アノード領域６、ｐ+ アノード領域１０が形成されており、Ｂｏｘ層４上のｎ- 層５の表面層には、ｐ- リサーフ領域７が形成されている。
【００１６】
また、ｎ- 層５のスクライブライン側の端部（図の右端で半導体チップの端部）にはｎ+ ストッパ領域８が形成されている。エッジ構造２８のｎ- 層５上には熱酸化膜９とＣＶＤ酸化膜１１が形成されており、ｐ+ アノード領域１０に接して形成されるアノード電極１２およびｎ+ ストッパ領域８に接して形成される電極１３がともにＣＶＤ酸化膜１１の上に張り出すようにして形成され、フィールドプレートとして機能を有している。アノード電極１２は、前記のｐ- リサーフ領域７の上にまで張り出すように形成すると良い。電極１３はＢｏｘ層４の上まで張り出すように形成するとよい。半導体基板であるｎ+ 層１に接してカソード電極１４が形成されている。尚、図中のＡはアノード端子、Ｋはカソード端子である。
Ｂｏｘ層４は、素子のオフ時の空乏層の広がりを促進するための領域であるため、また、エッジ構造２８の一部に形成されることにより、形成された場合に比べ空乏層の広がりを大きくすることができる。また、リサーフ領域７とｎ- 層５との境界のｐ- アノード領域６とリサーフ領域７との境界およびｐ+ アノード領域１０とｐ- アノード領域６との境界などでは電界が集中しやすいためこれらの下部を含む領域にＢｏｘ層４を形成することが望ましい。
【００１７】
前記の縦型ダイオードの諸元（パラメータ）の一例を説明する。このパラメータを用いて後述の耐圧のシミュレーションを行った。
ｎ+ 層１の不純物濃度が２×１０20ｃｍ-3、厚さが２００μｍ、ｎ- ドリフト層２の不純物濃度が２×１０14ｃｍ-3、厚さが６０μｍ、Ｂｏｘ層４が厚さ１μｍ、長さが６０μｍ、スクライブライン側のＢｏｘ層４の開口幅が３μｍ、ｎ- 層５の不純物濃度が２×１０14ｃｍ-3、厚さが５μｍ、Ｂｏｘ層４の端部に接しているｐ- 埋め込み領域３のドーズ量が１．５×１０12ｃｍ-2、幅が１０μｍ、ｐ- アノード領域６のドーズ量が１．５×１０13ｃｍ-2、深さが１μｍ、ｐ+ アノード領域１０のドーズ量が３×１０15ｃｍ-2、深さが０．３μｍ、ｐ- リサーフ領域７のドーズ量が２×１０12ｃｍ-2、深さが１μｍ、ｎ+ ストッパ領域８のドーズ量が１×１０15ｃｍ-2、深さが４μｍ、熱酸化膜９の厚さが０．６μｍ、ＣＶＤ酸化膜１１の厚さが０．９μｍ、アノード電極１２の膜厚が１μｍ、ＣＶＤ酸化膜１１上への張り出し距離が１５μｍ、電極１３の膜厚が１μｍであり、ｐ+ アノード領域１０端とｎ+ ストッパ領域８端の距離（Ｂｏｘ層４の長さ）は６０μｍである。
【００１８】
この縦型ダイオードのアノード・カソード間の耐圧をシミュレーションで算出すると６１５Ｖが得られる。これは先に述べたようにｐ- 埋め込み領域３を含まない図３１のエッジ構造の耐圧の約１．１倍である。
図２は、前記諸元を用いて行ったシミュレーション図であり、同図（ａ）は図１の構造の電位分布図であり、同図（ｂ）は図３１で示すｐ- 埋め込み領域３を含まない従来構造の電位分布図である。印加条件は、アノード・カソード間に５００Ｖを印加した場合である。また、図３１の構造は、図１の構造からｐ- 埋め込み領域３を抜いた構造であり、シミュレーションに用いた各諸元は図１の構造と同じである。
図２（ｂ）に示す図３１の電位分布では、Ｂｏｘ層４の端部近くで電位分布の等圧線が密になっており電界が高くなるのに対し、図２（ａ）で示すｐ- 埋め込み領域３を含む本発明の構造の電位分布では、ｐ- 埋め込み領域３の効果で電界集中が緩和されている。
【００１９】
図３は、リサーフ構造でｐ- リサーフ領域７のボロンのドーズ量と耐圧の関係を示す図である。図中の（１）はｐ- 埋め込み領域３が有る本発明の場合の耐圧、（２）はｐ- 埋め込み領域３が無い従来の場合の耐圧である。
ｐ- 埋め込み領域３が有る本発明品の場合の耐圧（１）のピークは、Ｂｏｘ層４の端部のｐ- 埋め込み領域３による電界緩和の効果で、耐圧（２）と比べて高くなる。また耐圧（１）の方が、ピーク近傍で耐圧のドーズ量依存性が小さくなり、ドーズ量に対して耐圧ばらつきが小さくなっている。
このようにｐ- 埋め込み領域３を設けることで、電界集中が緩和され、高い耐圧を確保することができる。
また、電界集中が緩和されることで、エッジ構造２８の長さを短くしても耐圧を確保することができるため、チップサイズの縮小化を図ることができる。
【００２０】
また、ダイオードのアノード電極１２をｐ- リサーフ領域７の上部に張り出させ、フィールドプレートの働きをさせることによって、アノード側での電界集中が緩和され、耐圧を向上できる。
また、ｎ+ ストッパ領域８を設けることで、カソード・アノード間に印加される電圧で、ｐ- アノード領域６とｎ- 層５の間のｐｎ接合から伸びる空乏層がスクライブライン（半導体チップの端部）に達するのを防止できるため、リーク電流を小さく抑制することができる。
つぎに、図１の半導体装置の製造方法を説明する。
図４から図１１は、図１の半導体装置の製造方法を説明する図であり、工程順に示した要部製造工程断面図である。ここでは、横方向エピタキシャル成長させて形成した部分ＳＯＩ基板を用いた場合を説明する。
【００２１】
まず、支持基板（ｎ+ 半導体基板）であるｎ+ 層１に接して縦方向のエピタキシャル成長でｎ- ドリフト層２を形成する。各領域の濃度および厚さは、それぞれｎ+ 層１が２×１０20ｃｍ-3、２００μｍ、ｎ- ドリフト層２が２×１０14ｃｍ-3、６０μｍである（図４）。ＩＧＢＴを製造する場合はｐ+ 型の支持基板を用いる。この方法の他に、ＦＺウェハなどの半導体基板にｎ型不純物をイオン注入し熱処理することによりｎ+ 層１を形成することもできる。また、この場合、ＩＧＢＴを製造する場合はｐ型不純物をイオン注入し熱処理することによりｐ+ 層を形成する。
つぎに、ｎ- ドリフト層２の表面層に、ｐ- 埋め込み領域３を選択的なイオン注入と熱処理で形成する。ドーズ量は例えばボロンで１．５×１０12ｃｍ2 である（図５）。
つぎに、ｎ- ドリフト層２とｐ- 埋め込み領域３の表面に酸化膜（熱酸化膜）を１μｍ成長させ、この酸化膜を選択的なエッチングで開口する（図６）。
【００２２】
つぎに、開口部から横方向エピタキシャル成長させてＢｏｘ層４上にｎ- 層５を成長させる（図７）。
つぎに、さらに連続的に横方向エピタキシャル成長させた後、表面を研磨しフラットにして、結晶性の良いＳＯＩ層であるｎ- 層５を形成する。このｎ- 層５のドーピング濃度は２×１０14ｃｍ-3である（図８）。
つぎに、選択的なイオン注入と熱処理によりｐ- アノード領域６、ｐ- リサーフ領域７およびｎ+ ストッパ領域８をｎ- 層５の表面層に形成する。イオン注入は、例えばｐ- アノード領域６がボロンでドーズ量１．５×１０13ｃｍ-2、ｐ- リサーフ領域７がボロンで１．６×１０12ｃｍ-2およびｎ+ ストッパ領域８がリンでドーズ量１×１０15ｃｍ-2でそれぞれ行う（図９）。
【００２３】
つぎに、膜厚０．６μｍの熱酸化膜９を形成した後、選択的にエッチングしてコンタクト孔を形成する。続いて、ｐ- アノード領域６にＢＦ2 を３×１０15ｃｍ-2程度のドーズ量でイオン注入し、ｐ+ アノード領域１０を形成する（図１０）。
つぎに、層間絶縁膜としてＣＶＤ酸化膜１１を、例えば８００℃程度で成膜するＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜で、０．２μｍ成長させ、さらにＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を０．７μｍ成長させた後、リフロー処理し、その後コンタクト孔を形成する。最後に、アノード電極１２、電極１３およびｎ+ 層１に接してカソード電極１４を形成する（図１１）。
尚、前記のｐ- 埋め込み層３はＢｏｘ層４の端部に接して形成したが、端部から離して、Ｂｏｘ層４の下に形成してもｐ- 埋め込み層３がない場合とくらべ耐圧が向上する。また、部分ＳＯＩ基板として、図示しないが、貼り合せたＳＯＩ基板を用いて、貼り合わせたＳＯＩ基板の一方の半導体基板（ＳＯＩ層）から貼り合わせ酸化膜を貫通し他方の半導体基板（下部）に達する開口部を形成し、この開口部をエピタキシャル層で充填したものを用いてもよい。
【実施例２】
【００２４】
図１２は、この発明の第２実施例の半導体装置の要部断面図である。これは図１に相当する断面図である。図１と主に異なるのは、部分ＳＯＩ基板の酸化膜を酸素を半導体基板にイオン注入して形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  Ｏｘｙｅｎ）法で形成した点である。つぎに図１２の半導体装置の製造方法について説明する。
図１３から図２０は、図１２の半導体装置の製造方法を説明する図であり、工程順に示す要部製造工程断面図である。
図４と同じように、ｎ+ 層１およびｎ- ドリフト層２を形成する（図１３）。
つぎに、レジストマスク１５を用い、ｐ- 埋め込み領域３を形成するためにボロンを選択的にイオン注入する。ここでイオン注入条件は例えば、８０ｋｅＶ、ドーズ量１．５×１０12ｃｍ-2とする（図１４）。
【００２５】
つぎに、熱処理しｐ- 埋め込み領域３を形成した後、レジストマスク１５を除去する。再度、パターニングされたマスク酸化膜１６を形成する。このマスク酸化膜１６を用いて加速エネルギー１８０ｋｅＶ、ドーズ量２×１０18ｃｍ-2の酸素のイオン注入をｐ- 埋め込み層３とｎ- ドリフト層２に行い、１３００℃程度の熱処理をして０．５μｍ厚のＢｏｘ層４を形成する（図１５）。
つぎに、マスク酸化膜１６を除去する（図１６）。
つぎに、縦方向エピタキシャル成長によりｎ- 層５を形成する（図１７）。
これ以後の図１８〜図２０に示す製造工程は、前述した図９〜図１１と同じため省略する。
このようにして製造された図１２の半導体装置では、図１の半導体装置のｐ- 埋め込み領域３の形状およびＢｏｘ層４の厚さは異なるが、図１の半導体装置の耐圧とほぼ同一の耐圧が得られた。
【実施例３】
【００２６】
図２１は、この発明の第３実施例の半導体装置の要部断面図である。これは図１に相当する断面図である。
図１と異なるのは、ｐ- リサーフ領域７の代わりにｐ- ガードリング領域１７を形成した点である。
図２２は、ｐ- ガードリング領域１７がある場合のシミュレーション図であり、同図（ａ）は図２１の構造の電位分布図であり、同図（ｂ）は図３０の従来の構造の電位分布図である。また、同図（ｂ）は図２１の構造のｐ- 埋め込み領域３とＢｏｘ層４が無い場合である。印加条件は、アノード・カソード間に５００Ｖを印加した場合である。また、ｐ- ガードリング領域１７のボロンのドーズ量は、１．８×１０12ｃｍ-2の場合である。
図２２（ｂ）では、図２１のｐ- 埋め込み層３に相当する箇所で電位分布の等圧線が密になり、インパクトイオン化の最大箇所が表面層に発生し、電界集中が高くなるのに対し、図２２（ａ）では、ｐ- 埋め込み領域３の効果で電界集中が緩和されている。
【００２７】
図２３は、ガードリング構造でｐ- ガードリング領域１７のボロンのドーズ量と耐圧の関係を示す図である。図中の（３）はＢｏｘ層４とｐ- 埋め込み領域３が有る本発明の場合の耐圧、（４）はＢｏｘ層４がありｐ- 埋め込み領域３が無い従来の場合の耐圧、（５）はＢｏｘ層４とｐ- 埋め込み領域３が無い従来の場合の耐圧である。
また、（３）の耐圧のピークは、図３の（１）の耐圧のピークの０．９９倍となり、耐圧のピークは同じ値を示す。また、耐圧のドーズ量依存性については、耐圧曲線の上向きの傾斜は図３の（１）と同程度であり、ドーズ量に対する耐圧ばらつきは小さくて良好である。また、耐圧のピークとなるボロンのドーズ量は、ｐ- ガードリング領域１７の方がｐ- リサーフ領域７よりも高い方にある。そのため、イオン注入時のドーズ量にばらつきがある場合でも、ガードリング構造の方がリサーフ構造より耐圧ばらつきを小さくできる。
【実施例４】
【００２８】
図２４は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置は縦型ＩＧＢＴであり、部分ＳＯＩ型ＩＧＢＴに、Ｂｏｘ層５５を有するエッジ構造７８を適用した例である。
同図（ａ）において、活性領域７７と制御回路領域８３はトレンチ７１で取り囲まれ、トレンチ７１の外側にはエッジ構造７８が形成されている。尚、図中の７９はスクライブラインである。
同図（ｂ）において、ｐ型の半導体支持基板５１上にエピタキシャル成長によりｎ型のバッファ層５２が形成されている。半導体支持基板５１は他の層よりも特別厚いことを示すため上下方向に２つに分けて示した。ｎ型のバッファ層５２上にエピタキシャル成長によりバッファ層５２よりも抵抗率の高いｎ型のドリフト層５３が形成されている。この他に、ｎ型の半導体基板の一方の表面にイオン注入と熱処理によりバッファ層５を形成したものでもよい。
【００２９】
ドリフト層５３に接してＢｏｘ層５５が形成されていて、さらにＢｏｘ層５５上にはｎ型の半導体層５７が形成されている。Ｂｏｘ層５５は活性領域７７の一部およびエッジ領域７８のスクライブライン７９に近い箇所で開口されている。その開口部には前記のドリフト層５３、半導体層５７をつなぐようにｎ型の接続領域５６、７５が形成されている。接続領域５６、７５野不純物濃度は、エピタキシャル成長時の不純物の供給量を制御することによって制御できる。
また、接続領域５６、７５の間のドリフト層５３表面には、Ｂｏｘ層５５の一部と接するようにｐ型の半導体領域５４が形成されている。スクライブライン７９側のエッジ構造７８端部のドリフト層５３の表面層には、ｎ型のストッパ領域７４が形成されている。
半導体層５７の表面層のスクライブライン７９側のエッジ構造７８端部にはｎ型のストッパ領域７６が形成されている。ストッパ領域７４とストッパ領域７６は接続領域７５を介して接続させることで、半導体層５７とドリフト層５３に形成される図示されていない空乏層がスクライブライン７９に達しないようにすることができる。
【００３０】
また、接続領域５６と前記ストッパ領域７６の間で半導体層５７の表面層には、ｐ型のボディ領域５８が形成されており、ボディ領域５８の表面層には高濃度ｐ型のボディコンタクト領域６４が形成されている。ボディ領域５８およびボディコンタクト領域６４は分離用トレンチ７１によって、ボディ領域５８とボディコンタクト領域６４は活性領域７７内とエッジ構造７８内にそれぞれ分離されている。
半導体層５７まではストッパ領域７４を埋め込み領域５４の形成前後いずれかにおいて形成する以外は第１実施例と同様に形成できる。
半導体層５７を形成後、分離用トレンチ７１を形成し、側壁絶縁膜６９とポリシリコン７０を形成する。ＨＴＯ膜８０を形成後、ボディ領域５８、リサーフ領域７３、ストッパ領域７６をそれぞれ形成する。
【００３１】
活性領域７７内のボディ領域５８表面には、高濃度のｎ型のエミッタ領域６３が形成されている。また、エミッタ領域６３と半導体層５７に挟まれたボディ領域５８上にはゲート絶縁膜６０を介してポリシリコンのゲート電極６１が形成されている。ゲート電極６１側壁にはスペーサー酸化膜６２が形成されており、ボディコンタクト領域６４をイオン注入で形成する際にゲート電極６１下のチャネル領域（ボディ領域５８の表面層）にｐ型不純物イオンが入ならいような構造としている。また、ボディコンタクト領域６４はエミッタ領域６３の底部の一部を覆うように形成される。
エッジ構造７８にあるボディ領域５８とストッパ領域７６の間の半導体層５７の表面層にはｐ型の半導体領域７３（ｐ- リサーフ領域に相当する）が形成されている。図２４（ｂ）ではボディ領域５８と半導体領域７３が接続している例を示している。半導体層５７上とｐ型の半導体領域７３上とボディ領域５８上おとびストッパ領域７６上にはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｉｎ）酸化膜５９が形成され、その上にはＣＶＤ酸化膜６７が形成されている。
【００３２】
また、Ｔｉ／Ｎｉからなるバリアメタル層６６がエミッタ領域６３とボディコンタクト領域６４に接して形成されている。バリアメタル層６６の上部にはアルミ系合金からなるエミッタ電極６５が形成されている。さらにコレクタ層である半導体支持基板５１に接してコレクタ電極６８が形成されている。
活性領域７７内のボディ領域５８の下部を覆うようにＢｏｘ層５５を形成する。これにより、デバイスがオン状態のときコレクタ電極から注入されるホールがドリフト層５３から半導体層５７へ流れるのを制御されるので素子のラッチアップ耐量とアバランシェ耐量が向上する。
このように、エッジ構造７８内に活性領域７７から伸びるＢｏｘ層５５を設け、活性領域７７とエッジ構造７８に渡ってｐ型半導体領域５４をＢｏｘ層５５に接するように形成することで、電界強度が緩和され、エッジ構造７８の長さを短くしても高い耐圧を確保することができる。
【００３３】
縦型ＩＧＢＴの諸元例を説明する。半導体支持基板５１のドーピング濃度が２×１０20ｃｍ-3、厚さが２００μｍ、バッファ層５２のドーピング濃度が５×１０16ｃｍ-3、厚さが４μｍ、ドリフト層５３のドーピング濃度が２×１０14ｃｍ-3、厚さが６０μｍ、半導体領域５４の表面ドーピング濃度が１×１０17ｃｍ-3、深さが１μｍ、接続領域５６および７５のドーピングが２×１０14ｃｍ-3、開口幅ともに３μｍ、Ｂｏｘ層５５の厚さが１μｍ、半導体層５７のドーピング濃度が２×１０14ｃｍ-3、厚さが５５μｍ、ボディ領域５８の表面のドーピング濃度が２×１０16ｃｍ-3、ゲート絶縁膜６０の膜厚が２０ｎｍ、接続領域５６と半導体領域５４の間隔１μｍ、  チャネルストッパ層７４、７６はともに表面ドーピング濃度は１×１０19ｃｍ-3、拡散深さが５５μｍ、半導体領域２３は表面ドーピング濃度が２×１０16ｃｍ-3、深さが１μｍ、ＬＯＣＯＳ酸化膜５９は膜厚０．５μｍ、ＣＶＤ酸化膜６７は膜厚１．０μｍである。エッジ領域７８のボディコンタクト領域６４とスクライブライン７９の間隔は６０μｍである。
【００３４】
部分ＳＯＩ型ＩＧＢＴのエミッタ・コレクタ間耐圧を計算したところ、図２４の本発明の構造では６２７Ｖ、エッジ構造７８内にＢｏｘ層５５がない図３３の従来の構造では５３０Ｖの耐圧が得られた。図３３の構造が図２４の構造と違う点は、ｐ型の半導体領域７３が離散して、ガードリング構造となっていることと、エッジ構造７８内にＢｏｘ層５５が無いことであり、それ以外は同じである
図２５は、シミュレーションの図であり、同図（ａ）は図２４の本発明の構造の電位分布図であり、同図（ｂ）は図３３の従来の構造の電位分布図である。印加条件はエミッタ電極６５とコレクタ電極６８間に５００Ｖを印加した場合である。
同図（ｂ）では、活性領域７７内のＢｏｘ層５５の端部近くの矢印で示した箇所で電界が高くなるのに対し、本発明の構造である同図（ａ）では、Ｂｏｘ層５５がエッジ構造７８内に連続して形成されているために、電位分布は比較的均一に保たれ耐圧としてはより高い値を得ることができる。
【００３５】
図２６は、エミッタ・コレクタ間耐圧とｐ型の半導体領域７３のドーズ量の関係を示す図である。縦軸は、図２４の構造の最大耐圧を基準に規格化された耐圧である。図中の（６）は図２４の本発明の構造の場合の耐圧、（７）は図２４の構造からＢｏｘ層５５の下に接するｐ型の半導体領域５４を抜いた場合の耐圧、（８）は図３３の従来の構造の場合の耐圧を示す。
図２６で示すように、（６）の耐圧のピークは、（７）および（８）の耐圧のピークよりも高い。
しかし、（６）の耐圧曲線では、耐圧のピークを示すｐ型の半導体領域７３のドーズ量よりも高いドーズ量では、急激に耐圧が低下するのでドーズ量の最適化が製造上重要である。
【００３６】
（６）の耐圧のピークが、（７）の耐圧のピークよりも高くなるのは、ｐ型の半導体領域５４の効果で電界が緩和されるためである。
電界が緩和されるため、エッジ構造７８を短くできて、チップサイズの小型化を図ることができる。
【実施例５】
【００３７】
図２７は、この発明の第５実施例の半導体装置の要部断面図である。平面図は図２４（ａ）と同じである。
図２４との違いは、Ｂｏｘ層５５の活性領域７７側の端部をｐ型の半導体領域５４で覆うように形成した点である。
図２８は、図２７の構造でｐ型の半導体領域７３のボロンのドーズ量と耐圧の関係を示す図である。図中の（９）は図２７の構造の耐圧であり、（９）の耐圧のピークは、図２６の（６）の耐圧のピークと同程度であり、Ｂｏｘ層５５の端部で電界が緩和されている。図２８の（９）のドーズ量に対する耐圧曲線と図２６の（６）のドーズ量に対する耐圧曲線を比べると、（９）の耐圧は、広いドーズ量の範囲で図２６の（６）の耐圧より高くすることができることが分かる。また、ドーズ量に対する耐圧曲線の上向きの傾斜が、（９）は（６）よりゆるやかにできるため、ドーズ量のばらつきによる耐圧ばらつきを図２４の構造より抑制することができる。
【００３８】
図２７の構造は、図２４の構造において、接続領域５６の範囲をスクライブライン７９側に広げ、ｐ型の半導体領域５４の範囲を接続領域５６に広げることで形成できる。
【実施例６】
【００３９】
図２９は、この発明の第６実施例の半導体装置の要部断面図である。平面図は図２４（ａ）とほぼ同じである。図２４との違いは、エッジ構造７８をトレンチ８１で分割している点である。
これは図２４の構造で、横方向エピタキシャル成長層を形成するときに、左右から成長するエピタキシャル層（半導体層５７）が出会う中央箇所で結晶欠陥が発生した場合でも、その箇所をトレンチ８１で掘り出して欠陥箇所を除去し、このトレンチ８１を絶縁分離領域として利用することで、エッジ構造７８内の欠陥が除去されて、高い耐圧を確保することができるようになる。
以上の実施の携帯では、エッジ構造２８、７８にリサーフ領域７、７３またはガードリング領域１７を形成する場合について説明したが、リサーフ領域７、７３またはガードリング領域１７を形成しない場合においても、Ｂｏｘ４、５５と埋め込み領域３、５３を形成することにより上述した効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】アノード・カソード間に５００Ｖをかけたときの電位分布に示す図で、（ａ）は図１の本発明の構造の場合の図、（ｂ）は図３１のｐ- 埋め込み層を含まない従来の構造の場合の図
【図３】リサーフ構造での耐圧とボロンドーズ量の関係を示す図
【図４】第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、第１実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、第１実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、第１実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、第１実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、第１実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、第１実施例の半導体装置の要部製造工程断面図
【図１１】図１０に続く、第１実施例の半導体装置の要部製造工程断面図
【図１２】この発明の第２実施例の半導体装置の要部断面図
【図１３】第２実施例の半導体装置の要部製造工程断面図
【図１４】図１３に続く、第２実施例の半導体装置の要部製造工程断面図
【図１５】図１４に続く、第２実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、第２実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、第２実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、第２実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、第２実施例の半導体装置の要部製造工程断面図
【図２０】図１９に続く、第２実施例の半導体装置の要部製造工程断面図
【図２１】この発明の第３実施例の半導体装置の要部断面図
【図２２】アノード・カソード間に５００Ｖをかけたときの電位分布を示す図で、（ａ）は図２１の本発明の構造の場合の図、（ｂ）はｐ- 埋め込み層とＢｏｘ層が無い従来の構造の場合の図
【図２３】ガードリング構造で耐圧とボロンドーズ量の関係を示す図
【図２４】この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２５】エミッタ電極とコレクタ電極間に５００Ｖを印加したときの電位分布を示す図であり、（ａ）は図２４の本発明の構造の場合の図、（ｂ）は図３３の従来の構造の場合の図
【図２６】耐圧とボロンドーズ量の関係を示す図
【図２７】この発明の第５実施例の半導体装置の要部断面図
【図２８】図２７の構造で耐圧とボロンドーズ量の関係を示す図
【図２９】この発明の第６実施例の半導体装置の要部断面図
【図３０】ガードリング構造で、Ｂｏｘ層が無い従来のエッジ構造を有する半導体装置の要部断面図
【図３１】リサーフ構造で、Ｂｏｘ層がある従来のエッジ構造を有する半導体装置の要部断面図
【図３２】従来のエッジ構造を有する半導体装置で耐圧とボロンドーズ量の関係を示す図
【図３３】ガードリング構造で、活性領域の端部にＢｏｘ層があり、エッジ構造内にＢｏｘ層が無い場合の従来の半導体装置の要部断面図
【符号の説明】
【００４１】
１  ｎ+ 層
２  ｎ- ドリフト層
３  ｐ- 埋め込み領域
４  Ｂｏｘ層
５  ｎ- 層
６  ｐ- アノード領域
７  ｐ- リサーフ領域
８  ｎ+ ストッパ領域
９  ７２  熱酸化膜
１０  ｐ+ アノード領域
１１、６７  ＣＶＤ酸化膜
１２  アノード電極
１３  電極
１４  カソード電極
１５  レジストマスク
１６  マスク酸化膜
１７  ｐ- ガードリング領域
２７、７７  活性領域
２８、７８  エッジ構造
５１  半導体支持基板
５２  バッファ層
５３  ドリフト層
５４、７３  半導体領域
５５  Ｂｏｘ層
５６、７５  接続領域
５７  半導体層
５８  ボディ領域
５９  ＬＯＣＯＳ酸化膜
６０  ゲート酸化膜
６１  ゲート電極
６２  スペーサー酸化膜
６３  エミッタ領域
６４  ボディコンタクト領域
６５  エミッタ電極
６６  バリアメタル層
６８  コレクタ電極
６９  側壁酸化膜
７０  ポリシリコン
７１、８１  トレンチ
７４、７６  ストッパ領域
７９  スクライブライン（半導体チップの端部）
８０  ＨＴＯ層
８３  制御回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007042826.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2007042826.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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