(57)【要約】【課題】リセス量の制御が容易で，かつリセス時にダメージを受けにくい半導体装置およびその製造方法を提供する。【解決手段】半導体装置が，半導体基板上に配置され，開口を有し，かつＳｉおよびＧｅを含む層と，この開口に対応して配置されるゲートとを有する。【選択図】図１
2007281280.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と，
前記半導体基板上に配置され，開口または窪みを有し，かつＳｉおよびＧｅを含む第１の層と，
前記開口または窪みに対応して配置されるゲート絶縁膜と，
前記ゲート絶縁膜上に配置されるゲート電極と，
を具備することを特徴とする半導体装置。
【請求項２】
前記半導体基板と前記第１の層との間に配置され，ＳｉおよびＧｅを含み，かつＧｅの組成比が前記第１の層と異なる第２の層，
をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に，ＳｉおよびＧｅを含む第1の層を形成するステップと，
前記形成される第1の層上にダミーゲートを形成するステップと，
前記形成されるダミーゲートをマスクとして，前記半導体基板に不純物を導入して不純物拡散層を形成するステップと，
前記第1の層を覆い，かつ前記ダミーゲートの頂上の少なくとも一部が露出される第２の層を形成するステップと，
前記ダミーゲートを除去して，前記第１の層が配置される底部を有するゲート溝を形成するステップと，
前記ゲート溝の底部に配置される前記第１の層をエッチング液によってエッチングするステップと，
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記エッチング液が，コリンを含む
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体基板と第１の層との間に，ＳｉおよびＧｅを含み，かつ前記第１の層とＧｅの組成比が異なる第３の層を形成するステップをさらに具備する，
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置，特に，リセスドチャネルを有する半導体装置およびその製造方法に関わる。
【背景技術】
【０００２】
高性能ＭＯＳトランジスタの電極構造として，ダマシーンゲートが有力視されている。ダマシーンゲートは，ダミーゲート（ソース／ドレイン領域を形成するためのマスク）を除去した跡に，ゲート絶縁膜およびゲート電極を埋め込むことで形成され，リセスドチャネルの形成が容易な特徴がある。
リセスドチャネルは，チャネル領域をエッチングし，拡散層領域よりチャネル領域を低い位置とすることで形成される。拡散層を実質的に迫り上げることで，短チャネル効果（微細トランジスタでのゲート長の縮小にともなってしきい値電圧の絶対値が低下する現象）を抑制することができる。
ここで，ＲＩＥ法等により，ダミーゲート除去後のゲート溝底部のシリコン活性層の厚さを薄くして，リセスドチャネルを形成する技術が公開されている（特許文献１参照）。
【特許文献１】特開２００３−２９８０６０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら，ＲＩＥによるリセス量の制御は必ずしも容易ではない。また，リセス時にチャネル領域にダメージが入り，半導体装置の性能の低下を引き起こす可能性がある。
上記に鑑み，本発明はリセス量の制御が容易で，かつリセス時にダメージを受けにくい半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明に係る半導体装置は，半導体基板と，前記半導体基板上に配置され，開口または窪みを有し，かつＳｉおよびＧｅを含む第１の層と，前記開口に対応して配置されるゲート絶縁膜と，前記ゲート絶縁膜上に配置されるゲート電極と，を具備する。
【０００５】
本発明に係る半導体装置の製造方法は，半導体基板上に，ＳｉおよびＧｅを含む第1の層を形成するステップと，前記形成される第1の層上にダミーゲートを形成するステップと，前記形成されるダミーゲートをマスクとして，前記半導体基板に不純物を導入して不純物拡散層を形成するステップと，前記第1の層を覆い，かつ前記ダミーゲートの頂上の少なくとも一部が露出される第２の層を形成するステップと，前記ダミーゲートを除去して，前記第１の層が配置される底部を有するゲート溝を形成するステップと，前記ゲート溝の底部に配置される前記第１の層をエッチング液によってエッチングするステップと，を具備する。
【発明の効果】
【０００６】
リセス量の制御が容易で，かつリセス時にダメージを受けにくい半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００７】
以下，図面を参照して，本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は，本発明の第１の実施形態に係る半導体装置の製造方法を表すフロー図である。また，図２Ａ〜図２Ｉは図１に示す製造方法に従って製造される半導体装置を表す断面図である。
ここでは，半導体装置として，ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を例にとり，その製造方法を示している。
【０００８】
（１）ＳｉＧｅ層の形成（ステップＳ１１，および図２Ａ）
１）例えば，Ｓｉからなる半導体基板１０１の表面の自然酸化膜が，例えば，希フッ酸溶液で除去された後，ＳｉＧｅ層１０２が成膜される。例えば，ＣＶＤ（Chemical Vapor Deposition）法により，厚さ４ｎｍ程度のＳｉＧｅ層１０２が形成される。このＳｉＧｅ層１０２は，一般に，下地の半導体基板１０１の結晶性を反映したエピタキシャル成長層となる。
【０００９】
このＳｉＧｅ層１０２は，後にエッチングされ，後述のリセスドチャネルの形成に用いられる。即ち，このＳｉＧｅ層１０２は一種の犠牲層であり，チャネル領域の窪みの深さ（以下，「リセス（Recess）量」という）に応じて，適宜の厚さに成膜される。
成膜されるＳｉＧｅ層１０２のＳｉとＧｅの組成比は適宜に調節可能であり，Ｇｅの組成比を１０〜１００ａｔ％，例えば，２５ａｔ％とすることができる。組成比によってエッチングの速度が変化する。後述のコリンを含むエッチング液（ＮＣ２）を用いる場合，Ｇｅの組成比が大きいとエッチング速度が大きくなる。
【００１０】
２）ＳｉＧｅ層１０２上に，Ｓｉ層１０３が成膜される。例えば，ＣＶＤ法により厚さ３ｎｍ程度のＳｉ層１０３が形成される。即ち，ＳｉＧｅ層１０２とＳｉ層１０３が連続的に成膜される。下層のＳｉＧｅ層１０２がエピタキシャル成長層であることから，半導体基板１０１の結晶性を反映したエピタキシャル成長層となる。
このＳｉ層１０３は，後に酸化され，ダミーゲートの形成に用いられる。即ち，このＳｉ層１０３の形成は，後のダミーゲート形成工程（ステップＳ１２）の一部をなすと考えることができる。
【００１１】
（２）素子分離領域およびダミーゲートの形成（ステップＳ１２，および図２Ｂ）
１）半導体基板１０１の表面に浅いトレンチを形成し，このトレンチの内部を酸化膜１０４で埋め込む。即ち，ＭＯＳトランジスタの形成領域を規定する素子分離領域が形成される（ＳＴＩ（Shallow Trench Isolation)）。 酸化膜１０４の膜厚（トレンチの深さ）は，例えば，４００ｎｍ程度である。
【００１２】
２）ダミーゲートが形成される。このダミーゲートは，エクステンション領域１０７を形成するためのマスクとして機能し，その後に除去されるものである。
具体的には，このダミーゲートはゲート絶縁膜１０５，ゲート電極１０６の２層構造を有し，次の工程により形成できる。
【００１３】
ゲート絶縁膜１０５用の酸化膜およびゲート電極１０６用のポリシリコン膜が順次成膜される。具体的には，Ｓｉ層１０３が酸化されて酸化膜が形成され，ＣＶＤによりポリシリコン膜が形成される。この酸化膜およびポリシリコン膜をゲート加工して，ダミーゲート（ゲート絶縁膜１０５およびゲート電極１０６）が形成される。
【００１４】
ゲート絶縁膜１０５は，Ｓｉ層１０３を丁度消費する程度の膜厚にすることが望ましい。すなわち，Ｓｉ層１０３の全体を酸化して，ゲート絶縁膜１０５が形成されることが望ましい。例えば，３ｎｍのＳｉ層１０３の全体を酸化して，厚さ６ｎｍ程度の膜厚のゲート絶縁膜１０５を得る。後のダミーゲートの除去を容易にするために，Ｓｉ層１０３が実質的に残留しないことが好ましい。
【００１５】
ゲート絶縁膜１０５は，ゲート電極１０６（ポリシリコン膜）をエッチングより除去するときのエッチングストッパとして機能する。このため，ゲート絶縁膜１０５はエッチングストッパとして適切な厚さ，例えば，６ｎｍ程度に設定される。ゲート絶縁膜１０５をある程度厚くすることで，ゲート電極１０６の除去が容易になる。
ＭＯＳ−ＦＥＴ用のゲート絶縁膜の厚さは，１．０ｎｍ程度の極薄であることが要求される。しかし，ゲート絶縁膜１０５は，単なるダミー（製造工程の途中で一時的に存在するのみで，後ほど除去される構造物）であるため，そのように極薄である必要はない。
【００１６】
（３）ゲート側壁およびソース／ドレイン領域の形成（ステップＳ１３，および図２Ｃ）
半導体基板１０１に，ゲート側壁（ゲート側壁絶縁膜１０８），ソース／ドレイン領域（エクステンション領域１０７，コンタクトジャンクション領域１０９）が形成される。以下のような工程により，ゲート側壁およびソース／ドレイン領域が形成される。
【００１７】
１）ダミーゲートをマスクとして，半導体基板１０１にイオンを注入することで，エクステンション領域１０７が形成される。エクステンション領域１０７は，ソース／ドレイン領域の内，浅い部分である。半導体基板１０１がｎ型であれば，ｐ型のエクステンション領域１０７が形成される。また，半導体基板１０１がｐ型であれば，ｎ型のエクステンション領域１０７が形成される。即ち，ｐ型，ｎ型のＭＯＳ−ＦＥＴを適宜に作成可能である。
【００１８】
このイオン注入後に，半導体基板１０１が熱処理される。イオン注入により壊れた結晶を回復するためである。このときの熱処理温度は，高々８００℃程度で足りる。この結果作成されるエクステンション領域１０７の深さは，例えば，１０ｎｍ以下である。
【００１９】
なお，エクステンション領域１０７の形成に先立って，ダミーゲートの側壁にオフセットスペーサを形成してもよい。オフセットスペーサがイオン注入のマスクとして機能する。オフセットスペーサの膜厚を調整することにより，エクステンション領域１０７の形成位置を制御できる。
【００２０】
２）ゲート側壁絶縁膜１０８が形成される。例えば，シリコン窒化膜やシリコン酸化膜などを成膜し，エッチングすることで，ゲート電極１０６の側面に，ゲート側壁絶縁膜１０８が形成される。
３）ダミーゲートおよびゲート側壁絶縁膜１０８をマスクとして，半導体基板１０１にイオンを注入することで，コンタクトジャンクション領域１０９が形成される。コンタクトジャンクション領域１０９は，ソース／ドレイン領域の内，深い接合部分である。
【００２１】
（４）層間絶縁膜の形成（ステップＳ１４，および図２Ｄ）
ゲート絶縁膜１０５上に層間絶縁膜が形成される。この層間絶縁膜として，例えば，ライナーシリコン窒化膜（ＳｉＮ）１１０及びシリコン酸化膜（ＳｉＯ２）１１１の積層膜を用いることができる。ライナーシリコン窒化膜１１０は，後のダミーゲートの除去に際して，エッチングストッパとして用いられる。
【００２２】
具体的には，次のような工程により，層間絶縁膜を形成できる。即ち，ライナーシリコン窒化膜１１０及びシリコン酸化膜１１１を順次堆積させる。その後，ＣＭＰ（Chemical Mechanical Polishing）法等により，層間絶縁膜を平滑化する。即ち，ゲート電極１０６が露出するまでライナーシリコン窒化膜１１０及びシリコン酸化膜１１１が研磨される。
【００２３】
（５）ダミーゲートの除去（ゲート溝の形成）（ステップＳ１５，および図２Ｅ）
ダミーゲート（ゲート電極１０６およびゲート絶縁膜１０５）が除去されることで，ゲート溝が形成される。
まず，層間絶縁膜から露出したダミーのゲート電極１０６を選択的に除去される。この除去に，例えば，プラズマを用いたエッチング法を用いることができる。続いて，希弗酸などを用いて，ダミーのゲート絶縁膜１０５が除去される。
ダミーゲートの除去により，半導体基板１０１のチャネル領域の表面が露出される。この結果，層間絶縁膜（ライナーシリコン窒化膜１１０及びシリコン酸化膜１１１）に，ゲート電極１０６およびゲート絶縁膜１０５を除去した跡として，ゲート開口溝１１２（ゲート溝）が形成される。
【００２４】
（６）ＳｉＧｅ層のエッチング（リセスドチャネルの形成）（ステップＳ１６，および図２Ｆ）
ＳｉＧｅ層１０２をエッチングすることで，リセスドチャネル１１３が形成される。
即ち，エッチング液を用いて，ゲート開口溝１１２の底面に露出したチャネル領域表面を除去する。このチャネル領域表面は先に形成されたＳｉＧｅ層１０２のチャネル領域である。ＳｉＧｅ層１０２をエッチングすることで，チャネル領域の表面は窪んで，リセスドチャネル１１３が形成される。このとき，リセス量は，ＳｉＧｅ層１０２の厚さと等しく，例えば，約６ｎｍとなる。この結果，ＳｉＧｅ層１０２にゲート開口溝１１２の底面に対応する開口が形成される。
【００２５】
エッチング液として，コリン（choline：水酸化２−ヒドロキシエチルトリメチルアンモニウム（［ＨＯＣＨ２ＣＨ２Ｎ（ＣＨ３）３］＋ＯＨ−））と過酸化水素（Ｈ２Ｏ２）と水の混合溶液（水溶液）を用いることができる。このエッチング液によって，ＳｉＧｅ層１０２は容易にエッチングされる。一方，半導体基板１０１の構成材料（例えば，Ｓｉ）は，このエッチング液に対し難溶性である。このエッチング選択性を用いて，ゲート開口溝１１２の底面に露出したチャネル領域表面のみを選択的にエッチングすることができる。このときエッチング液は，１００℃以下，例えば，７０℃程度の低温に保持される。
【００２６】
（７）ゲートの形成（ステップＳ１７，および図２Ｇ）
例えば，以下のようにゲート（ゲート絶縁膜１１４及びゲート電極１１５）が形成される。このゲートは，ゲート開口溝１１２に埋め込まれるダマシーンゲートである。
１）ゲート開口溝１１２内にゲート絶縁膜１１４が形成される。
ゲート絶縁膜１１４の一例として，シリコン酸化窒化膜を挙げることができる。ＳｉＧｅ層１０２表面のプラズマ酸化により１．０ｎｍ程度の酸化膜が形成され，プラズマ窒化によりこの酸化膜の表面を窒化することで，ゲート絶縁膜１１４としてのシリコン酸化窒化膜が形成される。
また，ゲート絶縁膜１１４として，ＨｆＳｉＯＮ等の高誘電体を用いることも可能である。
【００２７】
２）ゲート開口溝１１２にゲート電極材料を埋め込むことで，ゲート電極１１５が形成される。
この埋め込みは，例えば，ゲート電極材料を半導体基板１０１の全面に被覆性良く成膜し，この膜をＣＭＰなどにより平坦化することで実現できる。ゲート電極１１５の構成材料としてポリシリコンを挙げることができる。また，Ｗ，Ｎｉ，Ｃｏ，Ｍｏ等の金属もしくはその合金や，ＳｉとＧｅなどの混合物なども，ゲート電極１１５の構成材料として用いることができる。
【００２８】
ゲート電極１１５の構成材料がポリシリコンの場合には，イオン注入および熱処理がなされる。即ち，ゲート電極１１５に砒素（Ａｓ）やリン（Ｐ），ボロン（Ｂ）などの不純物イオンが注入される。その後，ゲート電極１１５に注入された不純物を活性化するために１０００℃以上の短時間活性化熱処理がなされる。
【００２９】
（８）層間絶縁膜の除去（ステップＳ１８，および図２Ｈ）
層間絶縁膜（ライナーシリコン窒化膜１１０及びシリコン酸化膜１１１）が除去される。例えば，フッ酸などを用いて，シリコン酸化膜１１１を選択的に除去する。続いて，ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを用いて，ライナーＳｉＮ膜１１０を異方性エッチングする。この結果，コンタクトジャンクション領域１０９の表面（ＳｉＧｅ層１０２の表面）が露出される。
【００３０】
（９）シリサイド層の形成（ステップＳ１９，および図２Ｉ）
ゲート電極１１５やコンタクトジャンクション領域１０９の上面にシリサイド層１１６が形成される。ゲート電極１１５の上面とコンタクトジャンクション領域１０９の上面では，Ｓｉ元素が露出されている。この露出されたＳｉにＣｏやＮｉなどを反応させることで，選択的にシリサイド層１１６が形成される（サリサイド（ＳＡＬＩＣＩＤＥ：SelfAligned Silicide））。
その後，コンタクトの形成，配線等を行ってＭＯＳ−ＦＥＴが作成される。
【００３１】
以上のように，本実施形態では，ＳｉおよびＧｅを含む層（ＳｉＧｅ層１０２）が積層された半導体基板１０１を用いて，リセスドチャネルを有するダマシーンゲートを作成する。具体的には，ダミーゲート，ソース／ドレイン領域，層間絶縁膜を形成し，ダミーゲート除去後にＳｉＧｅ層１０２をコリン，過酸化水素水，水を混合してなるエッチング液により選択的にエッチングすることで，リセスドチャネルが形成される。
【００３２】
本実施形態に係る半導体製造方法は，以下のような利点を有する。
（１）リセス量の制御が容易である。
ＳｉＧｅ層１０２の膜厚でリセス量が決まるので，リセス量の制御が容易である。即ち，ＳｉＧｅの選択エッチングによりリセスがなされるため，予め成膜したＳｉＧｅ層１０２の膜厚によりリセス量を制御できる。
【００３３】
（２）リセスによるチャネル領域等へのダメージが小さい。
エッチング液を用いたウェットエッチングにより，チャネル領域がリセスされる。
１）このウェットエッチングは，熱酸化等を用いた手法と比べて，低温で行われる。このため，熱による不純物拡散が低減され，浅い拡散層（エクステンション領域１０７）のプロファイルを維持できる。
２）また，このウェットエッチングは，ＲＩＥの場合に懸念されるチャネル領域へのＲＩＥダメージが生じない。即ち，半導体基板１０１（Ｓｉ）を殆どエッチングしないため，半導体基板へのダメージが小さい。
【００３４】
（３）ＳｉＧｅを用いた高活性拡散層の形成が可能
ステップＳ１３でのイオン注入時に，ＳｉＧｅ層１０２は拡散層の一部となる。即ち，半導体基板１０１へのイオン拡散と同時に，ＳｉＧｅ層１０２へのイオン拡散がなされ，ＳｉＧｅを用いた高活性拡散層の形成が可能となる。
【００３５】
（４）電子の移動度の向上が可能
チャネル領域への応力印加により，電子の移動度を向上したＭＯＳ−ＦＥＴを形成できる。
拡散層領域（エクステンション領域１０７，コンタクトジャンクション領域１０９）へのＳｉＧｅ層１０２の形成によってチャネル領域に応力（圧縮歪み）が印加される。一方，チャネル領域上ではＳｉＧｅ層１０２が除去されているため，チャネル領域上に圧縮歪みを阻害する応力が発生することがない。この結果，チャネル領域に効果的に応力が印加され，電子の移動度が向上される。
【００３６】
（５）拡散層領域でのシリサイド層の形成が容易
拡散層領域上にＳｉＧｅ層１０２が配置されることから，シリサイド層１０２の形成が容易となる。
【００３７】
（６）他の手法との比較
以下，本実施形態に係る半導体製造方法を他の手法と比較する。
１）ダマシーンゲート技術を用いて，リセスドチャネルを作成するために，次のような手法を採用することが考えられる。
・ダミーゲート除去後，リセスすべきチャネル領域を熱酸化し，この酸化膜をウェットエッチングにより除去する。
・ダミーゲート除去後，リセスすべきチャネル領域をＲＩＥにより除去する。
しかしながら，前者では，熱酸化時に不純物が拡散するため，浅い接合プロファイル（エクステンション領域１０７）を維持することが困難である。また後者では，ＲＩＥの処理時間によってリセス量が制御されるため，その正確な制御が困難である。またチャネル領域にＲＩＥによるダメージが入り，半導体装置の故障や性能低下の原因（例えば，ゲートリーク，チャネル移動度低下）となる可能性がある。
【００３８】
２）ダマシーンゲート技術を用いない手法として，エレベーティド・ソース／ドレイン（Elevated Source/Drain）やレイズド・ソース／ドレイン（raised Source/Drain）と呼ばれる手法がある。これらの手法では，選択エピタキシャル成長により，拡散層を迫り上げ，実質的にリセスドチャネルと同様の構成を実現できる。
【００３９】
・しかしながら，拡散層上のみに成膜することは困難である。すなわち，成膜条件のばらつきにより，Ｓi（拡散層）上のみならず，絶縁膜上へもＳｉが成膜される可能性がある。このときには，素子分離領域等で絶縁が破壊され，半導体装置が正常に機能しなくなる可能性がある。
【００４０】
・この選択成長にはＣＶＤ法が通常用いられる。ＣＶＤ法は，例えば，８００℃程度の高温プロセスのため，イオン注入等で導入された不純物が拡散し，浅い接合のプロファイルを維持することが困難となる。また，例えば，ＳｉＨ２Ｃｌ２，ＨＣｌ，Ｈ２といった複数のガス種が用いられ，コスト的にも不利である。
【００４１】
３）以上の手法と比べて，本実施形態に係る半導体装置の製造方法は，リセスドチャネル作成時の制御が容易で，かつリセス時のダメージが少ない。また，コスト的にも有利である。
【００４２】
（第２の実施の形態）
図３は，本発明の第２の実施形態に係る半導体装置の製造方法を表すフロー図である。また，図４Ａ〜図４Ｉは図３に示す製造方法に従って製造される半導体装置を表す断面図である。
【００４３】
本実施形態に係る半導体装置の製造方法では，第１，第２のＳｉＧｅ層１０２Ａ，１０２Ｂを積層し（ステップＳ２１Ａ，Ｓ２２Ｂ），第２のＳｉＧｅ層１０２Ｂをエッチングすることでリセスドチャネルが形成される（ステップＳ２６）。第２のＳｉＧｅ層１０２Ｂにゲート開口溝１１２の底面に対応する開口が形成される。なお，エッチングされずに残った第１のＳｉＧｅ層１０２はチャネルとして利用できる。
【００４４】
このとき，第１，第２のＳｉＧｅ層１０２Ａ，１０２ＢのＧｅ組成比を異ならせる。エッチング特性を異ならせて，第２のＳｉＧｅ層１０２Ｂの選択的なエッチングを可能とするためである。具体的には，第２のＳｉＧｅ層１０２ＢのＧｅ組成比を第１のＳｉＧｅ層１０２ＡのＧｅ組成比より大きくする。このようにすることで，コリン，過酸化水素水，水を混合してなるエッチング液を用いたエッチングにおいて，第２のＳｉＧｅ層１０２Ｂのエッチング速度を第１のＳｉＧｅ層１０２Ａのエッチング速度より大きくすることができる。
【００４５】
一例として，第１のＳｉＧｅ層１０２Ａの組成をＳｉ７７Ｇｅ２３，第２のＳｉＧｅ層１０２Ｂの組成をＳｉ３７Ｇｅ６３とする。このようにすることで，コリン：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：６，あるいは１：２：３５のエッチング液で第２のＳｉＧｅ層１０２Ｂを選択的にエッチング可能である。
【００４６】
以上のように，本実施形態では，ＳｉおよびＧｅを含む第１，第２層（第１，第２のＳｉＧｅ層１０２Ａ，１０２Ｂ）が積層された半導体基板１０１を用いて，リセスドチャネルを有するダマシーンゲートを作成する。具体的には，ダミーゲート，ソース／ドレイン領域，層間絶縁膜を形成し，ダミーゲート除去後に第２のＳｉＧｅ層１０２Ｂを前記のエッチング液により選択的にエッチングすることで，リセスドチャネルが形成される。
【００４７】
本実施形態に係る半導体製造方法は，以下のように，第１の実施形態に係る半導体製造方法での利点（１）〜（６）とほぼ同様の利点を有する。
（１）リセス量の制御が容易である。
（２）リセスによるチャネル領域等へのダメージが小さい。
（３）ＳｉＧｅを用いた高活性拡散層の形成が可能
【００４８】
（４）電子の移動度の向上が可能
チャネル領域への応力印加により，電子の移動度を向上したＭＯＳ−ＦＥＴを形成できる。本実施形態では，チャネル領域上にＳｉＧｅ層１０２Ａが形成されている。しかし，チャネル領域上でのＳｉＧｅ層１０２Ａは拡散層領域上でのＳｉＧｅ層１０２Ａ，１０２Ｂの合計より薄い。この結果，チャネル領域への効果的な応力印加が可能となる。
【００４９】
（５）拡散層領域でのシリサイド層の形成が容易
拡散層領域上に比較的高濃度のＳｉＧｅ層１０２Ｂが配置されることから，シリサイド層１１６の形成が容易となる。
（６）他の手法と比べて，リセスドチャネル作成時の制御が容易で，かつリセス時のダメージが少ない。また，コスト的にも有利である。
【００５０】
本実施形態に係る半導体製造方法は，以上の利点（１）〜（６）に加えて，以下のような利点を有する。
（７）ＳｉＧｅ層をチャネルとして利用できる。
第１，第２のＳｉＧｅ層１０２Ａ，１０２Ｂ間でＧｅ組成を変えることで高選択比を実現し，第１のＳｉＧｅ層１０２ＡをＳｉＧｅチャネルとして利用することができる。即ち，第２のＳｉＧｅ層１０２Ｂをより高Ｇｅ組成とすることで，第２のＳｉＧｅ層１０２Ｂのみをエッチングし，第１のＳｉＧｅ層１０２ＡをＳｉＧｅチャネルとして残すことができる。リセスドチャネルとＳｉＧｅチャネルの併用が可能となる。
【００５１】
（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。
例えば，ＳｉＧｅ層の層数は，２に限らず，３以上でも差し支えない。また，層内でＳｉＧｅの組成比を連続的に変化させても差し支えない。
【００５２】
上記実施形態では，ＳｉＧｅ層のエッチング液としてコリンを含む混合溶液を用いている。コリン以外のアルカリ性の溶液，過酸化水素，および水の混合溶液をエッチング液として用いることができる。また，フッ酸（ＨＦ），硝酸（ＨＮＯ３），および水の混合溶液もエッチング液として用いることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を表すフロー図である。
【図２Ａ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｂ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｃ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｄ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｅ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｆ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｇ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｈ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図２Ｉ】図１に示す製造方法に従って製造される半導体装置を表す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を表すフロー図である。
【図４Ａ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｂ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｃ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｄ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｅ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｆ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｇ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｈ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【図４Ｉ】図２に示す製造方法に従って製造される半導体装置を表す断面図である。
【符号の説明】
【００５４】
１０１…半導体基板，１０２…ＳｉＧｅ層，１０２Ａ…第１のＳｉＧｅ層，１０２Ｂ…第２のＳｉＧｅ層，１０３…Ｓｉ層，１０４…酸化膜，１０５…ゲート絶縁膜，１０６…ゲート電極，１０７…エクステンション領域，１０８…ゲート側壁絶縁膜，１０９…コンタクトジャンクション領域，１１０…ライナーシリコン窒化膜，１１１…シリコン酸化膜，１１２…ゲート開口溝，１１３…リセスドチャネル，１１４…ゲート絶縁膜，１１５…ゲート電極，１１６…シリサイド層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2007281280.tif 000007
【図２Ｅ】
2007281280.tif 000008
【図２Ｆ】
2007281280.tif 000009
【図２Ｇ】
2007281280.tif 000010
【図２Ｈ】
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【図２Ｉ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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