(57)【要約】【課題】従来の比較回路は、出力信号の変化が次段に伝達されるまでの伝達遅延が大きく高速化が困難である問題があった。【解決手段】本発明にかかる比較回路は、複数の入力に基づき複数の出力を行う複数の第１の増幅回路１１〜１３と、複数の入力に基づき一つの出力を行う第２の増幅回路１４とを多段接続した比較回路であって、複数の第１の増幅回路１１〜１３のうち少なくとも１つは、制御信号に応じて増幅率と出力インピーダンスとが切り替わるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の入力に基づき複数の出力を行う複数の第１の増幅回路と、複数の入力に基づき一つの出力を行う第２の増幅回路とを多段接続した比較回路であって、
前記複数の第１の増幅回路のうち少なくとも１つは、制御信号に応じて増幅率と出力インピーダンスとが切り替わる比較回路。
【請求項２】
前記比較回路は、さらに制御回路を有し、前記制御回路は、電圧比較動作の途中で、前記第１の増幅回路を増幅率小かつ出力インピーダンス小の状態から増幅率大かつ出力インピーダンス大の状態に切り替えることを特徴とする請求項１記載の比較回路。
【請求項３】
前記複数の第１の増幅回路は、それぞれ
一端が第１の電源に接続され、他端が第１の出力端子に接続される第１の負荷抵抗と、
一端が前記第１の電源に接続され、他端が第２の出力端子に接続される第２の負荷抵抗と、
前記第１、第２の負荷抵抗の他端にそれぞれ接続され、制御電極に入力される入力信号の電圧差に応じて出力する電流の電流値を制御する第１、第２のトランジスタと、
前記第１、第２の出力端子の間に接続され、前記制御信号に応じて抵抗値が変化する増幅率切り替え部とを有する請求項１又は２に記載の比較回路。
【請求項４】
前記複数の第１の増幅回路は、それぞれ前記増幅率切り替え部の調整範囲内のうち小さい抵抗値が選択された場合に入力信号が変化してから出力信号が変化し所定の電位に達するまでの第１の遅延時間と、前記増幅率切り替え部の調整範囲内のうち大きい抵抗値が選択された場合に入力信号が変化してから出力信号が変化し所定の電位に達するまでの第２の遅延時間とを有し、
前記複数の第１の増幅回路が増幅率小かつ出力インピーダンス小の状態で動作する時間は、前記複数の増幅回路の前記第１の遅延時間の合計よりも長く、前記複数の増幅回路の前記第２の遅延時間の合計よりも短く設定されることを特徴とする請求項３に記載の比較回路。
【請求項５】
請求項１乃至５いずれか１項に記載の複数の第１の増幅回路と前記第２の増幅回路とは、コンデンサを介して多段に接続されていることを特徴とする比較回路。
【請求項６】
半導体基板上に前記比較回路を形成したことを特徴とする請求項１乃至５いずれか１項に記載の半導体装置。
【請求項７】
一端が第１の電源に接続され、他端が第１の出力端子に接続される第１の負荷抵抗と、
一端が前記第１の電源に接続され、他端が第２の出力端子に接続される第２の負荷抵抗と、
前記第１、第２の負荷抵抗の他端にそれぞれ接続され、制御電極に入力される入力信号の電圧差に応じて出力する電流の電流値を制御する第１、第２のトランジスタと、
前記第１、第２の出力端子の間に接続され、制御信号に応じて抵抗値が変化する増幅率切り替え部とを有する増幅回路。
【請求項８】
前記増幅率切り替え部は、第１の抵抗素子と第２の抵抗素子とを有し、前記第１の抵抗素子は、前記制御信号に基づき非導通状態と所定の抵抗値を有する導通状態とが切り替わることを特徴とする請求項７に記載の増幅回路。
【請求項９】
前記増幅率切り替え部は、第１の抵抗素子を有し、前記第１の抵抗素子は、前記制御信号の電圧レベルに基づき抵抗値を変化させることを特徴とする請求項８に記載の増幅回路。
【請求項１０】
請求項７乃至９いずれか１項に記載の増幅回路と、前記制御信号を出力する制御回路とが共に半導体基板上に形成されていることを特徴とする半導体装置。
【請求項１１】
１対の差動入力端子と１対の差動出力端子を備えた差動増幅回路であって、前記１対の差動出力端子間に可変抵抗を設け、前記可変抵抗の抵抗値を変えることにより、増幅率と出力インピーダンスを変えられるようにしたことを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は比較回路に関し、特に逐次比較型ＡＤ変換器等に用いられる比較回路に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡＤ変換器（Analog/Digital）が多く用いられている。近年のＡＤ変換器は、アナログ信号を高精度にデジタル信号に変換することが求められている。そのために、ＡＤ変換器内の回路においても、高速動作化と高精度化が要求されている。
【０００３】
ＡＤ変換器の一つに逐次比較型ＡＤ変換器がある。この逐次比較型ＡＤ変換器の回路の一例を図８に示す。図８に示すように、逐次比較型ＡＤ変換器は、比較回路２０１、逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）２０２、ＤＡ（Digital/Analog）変換器２０３、コンデンサ２０４、２０５、スイッチＳ２１〜Ｓ２４、ｓｆ１、ｓｆ２を有している。
【０００４】
比較回路２０１の負入力端子は、スイッチｓｆ１を介して基準電圧Ｖｒｅｆに接続されている。また、負入力端子は、コンデンサ２０５の一端に接続されている。コンデンサ２０５の他端には、スイッチＳ２３、Ｓ２４の一端が接続されている。スイッチＳ２３、２４は、互いに並列に接続されており、それぞれの他端は基準電圧Ｖｒｅｆに接続されている。比較回路２０１の正入力端子は、スイッチｓｆ２を介して基準電圧Ｖｒｅｆに接続されている。また、正入力端子は、コンデンサ２０４の一端に接続されている。コンデンサ２０４の他端には、スイッチＳ２１、Ｓ２２の一端が接続されている。スイッチＳ２１、Ｓ２２は、互いに並列に接続されており、スイッチＳ２１の他端には入力されるアナログ信号ＡＩＮが入力され、スイッチＳ２２の他端はＤＡ変換器２０３の出力に接続されている。
【０００５】
逐次比較レジスタ２０２は、例えば４ビットの逐次比較型ＡＤ変換器では、４ビットのレジスタである。逐次比較レジスタは、比較回路２０１の出力と接続されており、電圧比較動作時に比較回路２０１が出力するハイレベル（例えば、値"１"）またはロウレベル（例えば、"０"）を逐次保持する。ＤＡ変換器２０３は、逐次比較レジスタ２０２に保持されているデジタルデータに基づきアナログ値を出力する。
【０００６】
比較回路２０１の動作について説明する。比較回路２０１は、入力されるアナログ信号ＡＩＮのサンプリング動作と、サンプリングされたアナログ値と基準電圧Ｖｒｅｆとの電圧比較動作を交互に行う。ここでは一例として、比較回路２０１は、４ビットのＡ−Ｄ変換を行う回路として説明する。
【０００７】
まず、入力されるアナログ信号ＡＩＮのサンプリング動作について説明する。サンプリング動作の期間中は、スイッチＳ２１、Ｓ２４、ｓｆ１、ｓｆ２がオン状態となる。一方、スイッチＳ２２、Ｓ２３はオフ状態となる。サンプリング動作では、アナログ信号ＡＩＮの値と基準電圧Ｖｒｅｆとの電圧差に基づきコンデンサ２０４に電荷が蓄積される。一方、コンデンサ２０５の両端の電圧は、ともに基準電圧Ｖｒｅｆとなるため、電荷は蓄積されない。
【０００８】
次に電圧比較動作について説明する。電圧比較動作の期間中は、スイッチＳ２２、Ｓ２３がオン状態であり、スイッチＳ２１、Ｓ２４、ｓｆ１、ｓｆ２はオフ状態である。また、比較動作の開始時点では、逐次比較レジスタ２０２に保持されるデジタル値は、最上位ビット（ＭＳＢ：Most Significant Bit）のみが"１"となるデジタル値"４ｂ'１０００"に仮設定される。従って、比較動作開始時にＤＡ変換器２０３が出力する値は、"４ｂ'１０００"に対応したアナログ値となる。
【０００９】
これによって、コンデンサ２０４の他端には、デジタル値"４ｂ'１０００"に対応したアナログ値が与えられる。また、比較回路２０１の正入力端子には、デジタル値"４ｂ'１０００"に対応したアナログ値にコンデンサ２０４に蓄積された電荷に対応した電圧を加えた入力信号Ｖｉｎが与えられる。一方、コンデンサ２０５の他端には電荷は蓄積されていないため、コンデンサ２０５の他端に与えられる基準電圧Ｖｒｅｆが比較回路２０１の負入力端子に入力される。比較回路２０１は、正入力端子と負入力端子とに与えられる電圧を比較し、正入力端子の電圧が負入力端子の電圧よりも高ければ値"１"を出力する。一方、正入力端子の電圧が負入力端子の電圧よりも低ければ値"０"を出力する。
【００１０】
このとき、比較回路２０１が出力する値は、逐次比較レジスタ２０２のＭＳＢの値として保持される。ＭＳＢの値を保持した後、逐次比較レジスタ２０２は、ＭＳＢの一つ下のビットの値を"１"とする。つまり、逐次比較型ＡＤ変換器は、逐次比較レジスタ２０２で仮設定された値を用いて電圧比較動作を行い、この電圧比較動作の結果をアナログ値に対応する値として決定する。また、逐次比較型ＡＤ変換器は、逐次比較レジスタ２０２のビット数と同じ回数この電圧比較動作を繰り返し行うことで、アナログ値に対応したデジタル値を設定する。１ビットの電圧比較動作にかかる期間を、１サイクルと称し、１サイクルの電圧比較時間をＴｃｙと称す。
【００１１】
ここで、逐次比較型ＡＤ変換器において、高速で高精度なＡ−Ｄ変換動作を行うためには、比較回路２０１が微小な電圧値の差を正確に増幅し、かつ高速に動作することが求められる。そのため、比較回路２０１を、増幅率の小さい増幅回路（例えば、差動アンプ）を多段構成にすることで、高精度と高速動作とを実現することが一般的に行われている。増幅回路の多段構成を採用した比較回路３０１の回路図を従来例１として図９に示す。
【００１２】
図９に示すにしめすように、比較回路３０１は、差動アンプ４１〜４４、コンデンサ５１ａ〜５３ａ、５１ｂ〜５３ｂ、スイッチｓｆ１〜ｓｆ８、制御回路３０２を有している。差動アンプ４１〜４３は、それぞれ２入力２出力のアンプであって、入力信号の反転信号と非反転信号とを出力する。差動アンプ４４は、２入力１出力のアンプであって、入力信号の反転信号を出力する。ここで、差動アンプ４１〜４３は、それぞれゲインが低く高速動作が可能なアンプであって、差動アンプ４４は、ゲインが高く動作が低速なアンプである。
【００１３】
差動アンプ４１〜４４は、コンデンサ５１ａ〜５３ａ、５１ｂ〜５３ｂを介して多段接続されている。これによって、微小な信号を低いゲインで高速に増幅しながら、全体として高いゲインを実現することが可能である。
【００１４】
また、差動アンプ４１〜４４の入力端子は、それぞれスイッチｓｆ１〜ｓｆ８を介して基準電圧Ｖｒｅｆに接続されている。これによって、差動アンプ４１〜４４が電圧比較動作を開始する前の動作点を基準電圧Ｖｒｅｆにそろえることが可能である。なお、スイッチｓｆ１〜ｓｆ８は、制御回路３０２によって制御される。
【００１５】
ここで、差動アンプ４１〜４３の内部回路について説明する。差動アンプ４１〜４３の一般的な内部回路の回路図を図１０に示す。図１０に示すように、差動アンプは、２つのＮＭＯＳトランジスタＮＭ１、ＮＭ２によって構成される差動対と、差動対と電源電位ＶＤＤとの間に接続される負荷抵抗（図１０のＰＭＯＳトランジスタＭＰ１、ＭＰ２）とを有している。ＮＭＯＳトランジスタＮＭ１、ＮＭ２は、それぞれのゲートに入力端子Ｖｉａ、Ｖｉｂから入力される信号の電圧差に基づき、ＰＭＯＳトランジスタＭＰ１、ＭＰ２に電流を流す。出力端子Ｖｏａ、Ｖｏｂには、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の抵抗値とＮＭＯＳトランジスタＭＮ１、ＭＮ２が流す電流とに基づいた電圧が出力される。
【００１６】
つまり、差動アンプの出力端子Ｖｏａ、Ｖｏｂの出力インピーダンスをｒ、差動アンプのＮＭＯＳトランジスタＭＮ１、ＭＮ２の相互コンダクタンスをｇｍ、出力端子Ｖｏａ、Ｖｏｂに現れる出力電流をＩｏｕｔとすると、差動アンプのゲインＡｖはＡｖ＝ｇｍ×ｒ、差動アンプの出力電圧ＶｏｕｔはＶｏｕｔ＝Ｉｏｕｔ×ｒによって示される。
【００１７】
次に、比較回路３０１の動作のタイミングチャートを図１１に示し、図１１を参照して比較回路３０１の動作について説明する。まず、電圧比較動作を開始する前（タイミングｔ０以前）に、スイッチｓｆ１〜ｓｆ８を全てオンし、差動アンプ４１〜４４の入力端子の電位が等しくなるように初期化を行う。その後、タイミングｔ０で、全てのスイッチｓｆ１〜ｓｆ８を開放して基準電圧Ｖｒｅｆ及び入力信号Ｖｉｎの２つの入力信号の比較動作を開始する。比較動作を行っている間、このスイッチｓｆ１〜ｓｆ８のオフ状態を保持する。
【００１８】
その後、比較時間Ｔｃｙ毎に信号レベルが変化する入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの比較を連続的に行う。ここで入力信号Ｖｉｎは、ＧＮＤレベルから電源電位レベルの範囲において変化する。また、この変化は時刻ｔ０で変化を開始し、電圧比較時間Ｔｃｙ毎に信号レベルが切り替わる。基準電圧Ｖｒｅｆは入力信号Ｖｉｎとの大小の比較対象となる基準の電圧である。
【００１９】
図１１に示すように、入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの上下関係が反転した場合、これに応じて１段目の差動アンプ４１の両出力Ｖｏ１ａ，Ｖｏ１ｂは反転する。同様に第２〜第４の差動アンプ４２〜４４もそれぞれの入力信号Ｖｉ２ａ、Ｖｉ２ｂ、Ｖｉ３ａ、Ｖｉ３ｂ、Ｖｉ４ａ、Ｖｉ４ｂに応じてそれぞれ出力信号Ｖｏ２ａ、Ｖｏ２ｂ、Ｖｏ３ａ、Ｖｏ３ｂ、Ｖｏが反転する。
【００２０】
ところで、差動アンプ４１〜４４が各入力端子の信号に応じた出力の変化を行うとき、差動アンプ４１〜４４の出力Ｖｏ１ａ、Ｖｏ１ｂ、Ｖｏ２ａ、Ｖｏ２ｂ、Ｖｏ３ａ、Ｖｏ３ｂ、Ｖｏは、差動アンプ４１〜４４の内部遅延時間Ｔ１〜Ｔ４により遅延する。また、差動アンプ４１〜４３の出力は、出力インピーダンスと、寄生容量及び各段の入出力間に挿入されたコンデンサ２１ａ〜２３ａ、２１ｂ〜２３ｂの容量等とによって決まる時定数に従って過渡的に変化する。この時定数によって、入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの上下関係が反転した場合、差動アンプ４１〜４３の出力信号が動作点の電圧となるまでには、上記時定数に基づいた遅延時間（以下、復帰時間△Ｔと称す）が生じる。
【００２１】
従って、図１１に示すタイミングチャートにおいては、１サイクル目の開始から差動アンプ４４の出力が基準電圧Ｖｒｅｆに達するまでの遅延時間は、（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）となっている。また、２サイクル目以降では、各サイクルの開始から差動アンプ４４の出力が閾値電圧に達するまでの遅延時間は、（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）と差動アンプ４１〜４３の復帰時間ΔＴ１〜ΔＴ３を加算したものとなる。
【００２２】
上記従来例１に対し、電圧比較動作を高速化する従来例２が特許文献１に開示されている。従来例２の比較回路４０１を図１２に示す。この比較回路４０１は、図９に示した比較回路３０１の差動アンプ４１〜４３の各出力端子に、それぞれの出力端子を互いに接続するスイッチｓｓ１、ｓｓ２、ｓｓ３を追加したものである。また、制御回路４０２は、スイッチｓｆ１〜ｓｆ８に加え、スイッチｓｓ１〜ｓｓ３も制御する。
【００２３】
ここで、制御回路４０２の動作、及び比較回路４０１全体の動作タイミングを、図１３に示すタイミングチャートに沿って説明する。図１３に示すように、制御回路４０２は、まず電圧比較動作を開始する前（タイミングｔ０以前）に、スイッチｓｆ１〜ｓｆ８，ｓｓ１〜ｓｓ３を全てオンする。これにより、差動アンプ４１〜４４の全ての入力は基準電圧Ｖｒｅｆに保持され、差動アンプ４１〜４４の出力は、それぞれ動作点に設定される。
【００２４】
次に、タイミングｔ０で、スイッチｓｆ１〜ｓｆ８，ｓｓ１〜ｓｓ３をオフして電圧比較動作を開始する。電圧比較動作開始後、差動アンプ４１〜４４の出力端子からは、入力信号Ｖｉｎに応じた信号が出力される。このとき、差動アンプ４１〜４４の出力は、それぞれ内部遅延時間Ｔ１〜Ｔ４を有して変化する。従って、差動アンプ４４の出力Ｖｏが閾値電圧に達するまでには（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）の遅延時間が生じる。
【００２５】
制御回路４０２は、各サイクルの開始タイミングから所定の出力安定期間Ｔｓ（＞Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）が経過すると、スイッチｓｓ１〜ｓｓ４をオンする。出力安定時間Ｔｓは、最終段の差動アンプ４４から入力信号Ｖｉｎの比較結果を確実に出力させるのに必要な時間が設定される。スイッチｓｓ１〜ｓｓ３がオンされると、差動アンプ４１〜４３の出力は、動作点に設定される。
【００２６】
つまり、比較回路４０１は、タイミングｔ０で電圧比較動作を開始し、出力安定時間Ｔｓが経過すると、差動アンプ４１〜４３の出力を動作点にリセットする。このリセット動作は各サイクルにて行われる。これによって、差動アンプ４１〜４３の動作は、いずれのサイクルにおいても１番目のサイクルと同じ条件で電圧比較動作を開始することが可能である。
【００２７】
以上説明したように、従来例１では２番目以降のサイクルで復帰時間による遅延が生じていたのに対し、従来例２の比較回路４０１は、復帰時間による遅延を生じることはない。つまり、従来例１の電圧比較時間Ｔｃｙは、復帰時間ΔＴを考慮しなければならなかったのに対し、従来例２の電圧比較時間Ｔｃｙは、復帰時間ΔＴを考慮する必要が無い。そのため、従来例２は、従来例１に対して電圧比較時間Ｔｃｙを短くすることが可能である。
【特許文献１】特開平１０−２００３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、従来例２の比較回路４０１は、入力信号Ｖｉｎの変化が確実にその出力に現れるまで出力端を動作点に保持する必要があるため、差動アンプ４１〜４３の出力の変化開始時間をスイッチｓｓ１〜ｓｓ３がオフするタイミングによって設定している。つまり、従来例２の比較回路４０１は、内部遅延時間Ｔ１〜Ｔ４のバラツキの最大値を考慮してスイッチｓｓ１〜ｓｓ３をオフするタイミングを設定する必要があり、必ずしも全体の遅延時間を短くできるとは限らない。
【００２９】
また、微小なアナログ値を増幅するためには、差動アンプ４１〜４３にある程度の増幅率が必要である。そのため、差動アンプ４１〜４３の出力インピーダンスはある程度大きくなくてはならない。つまり、必要な増幅率を得るためには、信号の立ち上がりにある程度の遅延が生じることになる。この遅延により、差動アンプが出力する電圧差が、次段に接続される差動アンプの出力が変化する程度になるまでの伝達遅延時間が生じる。このことでも比較回路４０１の全体的な遅延時間を短縮することは困難である。この伝達遅延は電圧比較動作が高速になった場合には、全体の動作に顕著な影響を及ぼす。
【課題を解決するための手段】
【００３０】
本発明にかかる比較回路は、複数の入力に基づき複数の出力を行う複数の第１の増幅回路と、複数の入力に基づき一つの出力を行う第２の増幅回路とを多段接続した比較回路であって、前記複数の第１の増幅回路のうち少なくとも１つは、制御信号に応じて増幅率と出力インピーダンスとが切り替わるものである。
【００３１】
また、本発明にかかる増幅回路は、一端が第１の電源に接続され、他端が第１の出力端子に接続される第１の負荷抵抗と、一端が前記第１の電源に接続され、他端が第２の出力端子に接続される第２の負荷抵抗と、前記第１、第２の負荷抵抗の他端にそれぞれ接続され、制御電極に入力される入力信号の電圧差に応じて出力する電流の電流値を制御する第１、第２のトランジスタと、前記第１、第２の出力端子の間に接続され、制御信号に応じて抵抗値が変化する増幅率切り替え部とを有するものである。
【００３２】
本発明にかかる増幅回路によれば、増幅回路の出力インピーダンスは第１の負荷抵抗と第２の負荷抵抗と増幅率切り替え部との合成抵抗によって設定される。ここで、増幅率切り替え部の抵抗値は制御信号に応じて変化するため、本発明にかかる増幅回路は、出力インピーダンスを制御信号に応じて変化させることが可能である。また、増幅回路の増幅率Ａｖは、第１、第２のトランジスタの相互コンダクタンスｇｍと出力インピーダンスｒによってＡｖ＝ｇｍ×ｒで表される。ここで、増幅率切り替え部の抵抗値は制御信号に応じて変化するため、本発明にかかる増幅回路は、増幅率Ａｖを制御信号に応じて変化させることが可能である。従って、本発明にかかる増幅回路の出力信号は、出力インピーダンスが小さい期間では、急峻に変化し、またその変化量は小さいものとなる。一方、出力インピーダンスが大きい期間では、緩やかに変化し、またその変化量は大きなものとなる。
【００３３】
従って、増幅回路が多段接続される比較回路の第１の増幅回路として上記増幅回路を用いた場合、入力信号が変化してから所定の期間の間は、増幅回路の出力インピーダンスを小さくすることで、出力信号を急峻に変化させ信号の伝達で生じる遅延時間を削減することが可能である。
【００３４】
また、本発明にかかる増幅回路によれば、負荷抵抗の抵抗値を変えずに、一対の差動出力端子間に設けられた抵抗の抵抗値を変えることにより増幅回路の増幅率を切り替えている。つまり、増幅率の切り替えの前と後で差動増幅回路の出力動作点(一対の差動入力端子に同じ電圧が入力された場合の平衡出力電圧)は変わらない。従って、本発明の増幅回路を比較回路に用いた場合、比較動作の途中で増幅率の切り替えを行っても出力動作点の変動に伴う、比較動作の遅れが生じない。
【発明の効果】
【００３５】
本発明の比較回路及び増幅回路によれば、信号の伝達遅延を削減することが可能である。また、本発明の増幅回路によれば、出力動作点(一対の差動入力端子に同じ電圧が入力された場合の平衡出力電圧)を変えることなく、増幅率が切り替えることが可能である。
【発明を実施するための最良の形態】
【００３６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる比較回路１０１の回路図を図１に示す。図１に示すように、比較回路１０１は、第１の増幅回路（例えば、増幅回路１１〜１３）、第２の増幅回路（例えば、増幅回路１４）、コンデンサ２１ａ〜２３ａ、２１ｂ〜２３ｂ、スイッチｓｆ１〜ｓｆ８、制御回路１０２を有している。
【００３７】
増幅回路１１〜１３は、それぞれ第１の入力端子Ｖｉ１ａ〜Ｖｉ３ａ、第２の入力端子Ｖｉ１ｂ〜Ｖｉ３ｂと第１の出力端子Ｖｏ１ａ〜Ｖｏ３ａ、第２の出力端子Ｖｏ１ｂ〜Ｖｏ３ｂを有している。増幅回路１１〜１３は、第１、第２の入力端子間の電位差を増幅して第１、第２の出力端子間の電位差とする。このとき、第１の出力端子Ｖｏ１ａ〜Ｖｏ３ａと第２の出力端子Ｖｏ１ｂ〜Ｖｏ３ｂとの電圧の関係は、第１の入力端子Ｖｉ１ａ〜Ｖｉ３ａと第２の入力端子Ｖｉ１ｂ〜Ｖｉ３ｂとの電圧の関係を反転したものとなる。増幅回路１４は、第１の入力端子Ｖｉ４ａ、第２の入力端子Ｖｉ４ｂ、出力端子Ｖｏを有している。増幅回路１４は、第１の入力端子Ｖｉ４ａの電圧より、第２の入力端子Ｖｉ４ｂの電圧が低ければ、入力端子間の電圧差を増幅して出力端子にハイレベル（例えば、電源電位ＶＤＤ）を出力する。一方、第１の入力端子Ｖｉ４ａの電圧より、第２の入力端子Ｖｉ４ｂの電圧が高ければ、入力端子間の電圧差を増幅して出力端子にロウレベル（例えば、接地電位ＧＮＤ）を出力する。
【００３８】
比較回路１０１は、複数の差動アンプ（本実施の形態では、増幅回路１１〜１４）がコンデンサ２１ａ〜２３ａ、２１ｂ〜２３ｂを介して多段接続されている。例えば、初段に増幅回路１１が接続され、増幅回路１２〜１４の順に直列接続される。ここで、増幅回路１１の第１の入力端子Ｖｉ１ａには、入力信号Ｖｉｎが入力され、第２の入力端子Ｖｉ１ｂには基準電圧Ｖｒｅｆが入力される。また、２段目以降に接続される増幅回路１２〜１４の接続は、前段に接続される増幅回路の第１、第２の出力端子が、それぞれ後段に接続される増幅回路の第１、第２の入力端子とコンデンサ２１ａ〜２３ａ、２１ｂ〜２３ｂを介して接続される。最終段に接続される増幅回路１４の出力端子Ｖｏは、比較回路１０１の出力として外部回路に接続される。
【００３９】
スイッチｓｆ１〜ｓｆ８は、それぞれ増幅回路１１〜１４の入力端子と基準電圧Ｖｒｅｆとの間に接続される。また、スイッチｓｆ１〜ｓｆ８は、制御回路１０２が出力するスイッチ制御信号ｓｆ１〜８によって制御される。ここで、制御回路１０２は、スイッチ制御信号に加え、制御信号（例えば、増幅率切り替え信号）ＣＮＴを出力する。増幅率切り替え信号ＣＮＴは、増幅回路１１〜１３に入力される。増幅回路１１〜１３は、この増幅率切り替え信号ＣＮＴに応じて増幅率を変化させることが可能である。
【００４０】
ここで、増幅回路１１〜１３の内部回路について詳細に説明する。増幅回路１１〜１３の内部回路は、同じものであるため、ここでは一例として増幅回路１１について説明する。増幅回路１１の内部回路の回路図を図２に示す。図２に示すように、増幅回路１１は、第１の入力端子Ｖｉａ、第２の入力端子Ｖｉｂ、第１の出力端子Ｖｏａ、第２の出力端子Ｖｏｂ、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＰＭＯＳトランジスタＭＰ１〜ＭＰ６を有している。
【００４１】
第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）は、制御電極（例えば、ゲート）に第１の入力端子Ｖｉａが接続されており、本実施の形態では、入力信号Ｖｉｎが入力される。第２のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）は、制御電極（例えば、ゲート）に第２の入力端子Ｖｉｂが接続されており、本実施の形態では、基準電圧Ｖｒｅｆが入力される。
【００４２】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２の一方の端子（例えば、ソース）は、互いに接続されており、差動対を構成している。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースと接地電位ＧＮＤとの間にはＮＭＯＳトランジスタＭＮ３が接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには、定電圧Ｖｇａｔｅが入力されている。ＮＭＯＳトランジスタＭＮ３は、定電圧Ｖｇａｔｅの電圧値に応じて所定の電流を差動対に供給する。
【００４３】
ＰＭＯＳトランジスタＭＰ１の一方の端子（例えば、ソース）は第１の電位（例えば、電源電位ＶＤＤ）に接続されており、他方の端子（例えば、ドレイン）はＮＭＯＳトランジスタＭＮ１の他方の端子（例えば、ドレイン）に接続されている。ＰＭＯＳトランジスタＭＰ１のドレインと、ＮＭＯＳトランジスタＭＮ１のドレインとが接続される接点は、第１の出力端子Ｖｏａに接続される。なお、ＰＭＯＳトランジスタＭＰ１のゲートには増幅率切り替え部３１より所定の電位が与えられている。つまり、本実施の形態では、ＰＭＯＳトランジスタＭＰ１は、第１の負荷抵抗として動作する。
【００４４】
ＰＭＯＳトランジスタＭＰ２の一方の端子（例えば、ソース）は第１の電位（例えば、電源電位ＶＤＤ）に接続されており、他方の端子（例えば、ドレイン）はＮＭＯＳトランジスタＭＮ２の他方の端子（例えば、ドレイン）に接続されている。ＰＭＯＳトランジスタＭＰ２のドレインと、ＮＭＯＳトランジスタＭＮ２のドレインとが接続される接点は、第２の出力端子Ｖｏｂに接続される。なお、なお、ＰＭＯＳトランジスタＭＰ２のゲートには増幅率切り替え部３１より所定の電位が与えられている。つまり、本実施の形態では、ＰＭＯＳトランジスタＭＰ２は、第２の負荷抵抗として動作する。
【００４５】
ＰＭＯＳトランジスタＭＰ３〜ＭＰ６は、本実施の形態における増幅率切り替え部３１として動作する。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、第１の出力端子Ｖｏａと第２の出力端子Ｖｏｂとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートは、それぞれ接地電位ＧＮＤに接続され、バックゲート端子は電源電位ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ４とが互いに接続される接点は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続されている。ここで、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲート電圧は接地電位ＧＮＤであるため、ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、抵抗値が変化しない抵抗として動作する。
【００４６】
ＰＭＯＳトランジスタＭＰ５、ＭＰ６は、第１の出力端子Ｖｏａと第２の出力端子Ｖｏｂとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ５、ＭＰ６のゲートには、それぞれ増幅率切り替え信号ＣＮＴが入力され、バックゲート端子は電源電位ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＭＰ５とＰＭＯＳトランジスタＭＰ６とが互いに接続される接点は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続されている。ここで、ＰＭＯＳトランジスタＭＰ５、ＭＰ６のゲートには、増幅率切り替え信号ＣＮＴが供給されるため、ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、増幅率切り替え信号ＣＮＴの電圧値に応じて抵抗値が変化する抵抗として動作する。例えば、増幅率切り替え信号ＣＮＴが電源電位ＶＤＤであれば、抵抗値が実質的に無限大となる抵抗として動作し、増幅率切り替え信号ＣＮＴが接地電位ＧＮＤであれば、所定の抵抗値を有する抵抗として動作する。
【００４７】
なお、ＰＭＯＳトランジスタＭＰ３、ＭＰ４を実質的に同じ抵抗値とし、ＰＭＯＳトランジスタＭＰ５、ＭＰ６を実質的に同じ抵抗値となるように、それぞれ同一のサイズのトランジスタとすると良い。ＰＭＯＳトランジスタＭＰ５、ＭＰ６が実質的に同じ抵抗値であって、ＰＭＯＳトランジスタＭＰ３、ＭＰ４が実質的に同じ抵抗値である場合、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに供給される電圧は、出力の動作点電圧に保たれる。
【００４８】
図２に示す増幅回路の動作について説明する。この増幅回路は、増幅率切り替え信号ＣＮＴがハイレベル（例えば、電源電位）とロウレベル（例えば、接地電位）とで増幅率が切り替わる。例えば、増幅率切り替え信号ＣＮＴがハイレベルである場合は、高い出力インピーダンスを有し、高い増幅率で入力端子Ｖｉａと入力端子Ｖｉｂとの間の電圧差を増幅する。増幅率切り替え信号ＣＮＴがハイレベルである場合、増幅率切り替え部３１は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６がオフ状態となる。そのため、出力インピーダンスは、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と増幅率切り替え部３１のＰＭＯＳトランジスタＭＰ３、ＭＰ４との合成抵抗によって決まる。
【００４９】
一方、増幅率切り替え信号ＣＮＴがロウレベルである場合は、低い出力インピーダンスを有し、低い増幅率で入力端子Ｖｉａと入力端子Ｖｉｂとの間の電圧差を増幅する。増幅率切り替え信号ＣＮＴがロウレベルである場合、増幅率切り替え部３１は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６がオン状態となる。そのため、増幅率切り替え部３１のインピーダンスは、ＰＭＯＳトランジスタＭＰ３、ＭＰ４とＰＭＯＳトランジスタＭＰ５、ＭＰ６とが並列に接続された合成抵抗となる。従って、出力インピーダンスは、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と増幅率切り替え部３１のＰＭＯＳトランジスタＭＰ３〜ＭＰ６との合成抵抗によって決まる。
【００５０】
つまり、図２に示す増幅回路は、増幅率切り替え信号ＣＮＴがハイレベルである場合、外部に接続される容量と高い出力インピーダンスとによって、大きな時定数で遅い信号の変化でありながら、高い増幅率で入力端子Ｖｉａと入力端子Ｖｉｂとの間の電圧差を増幅する。そして、増幅率切り替え信号ＣＮＴがロウレベルである場合、外部に接続される容量と低い出力インピーダンスとによって、小さな時定数で速い信号の変化でありながら、低い増幅率で入力端子Ｖｉａと入力端子Ｖｉｂとの間の電圧差を増幅する。
【００５１】
本実施の形態にかかる比較回路１０１の動作のタイミングチャートを図３に示し、図３を参照して比較回路１０１の動作について説明する。まず、タイミングｔ０以前では、スイッチｓｆ１〜ｓｆ８をオン状態として、増幅回路１１〜１４の入力端子の電圧を基準電圧Ｖｒｅｆとする。このとき増幅率切り替え信号ＣＮＴは、ハイレベルであり、増幅回路１１〜１３は、高い出力インピーダンスで高い増幅率の状態である。続いて、タイミングｔ０で電圧比較動作が開始される。
【００５２】
タイミングｔ０では、スイッチｓｆ１〜ｓｆ８がオフ状態となる。スイッチｓｆ１〜ｓｆ８は、その後タイミングｔ４で電圧比較動作が終了するまでオフ状態である。増幅率切り替え信号ＣＮＴは、タイミングｔ０でロウレベルとなる。これによって、増幅回路１１〜１３は、低い出力インピーダンスで低い増幅率の状態となる。これによって、増幅回路１１〜１３は、増幅回路の内部遅延時間Ｔと実質的に同じ遅延時間Ｔａで出力が変化する。従って、タイミングｔ０以降、増幅回路１１は、遅延時間Ｔ１ａが経過した時点で出力が所定の電位まで変化する。増幅回路１１の出力が所定の電位に達した後、増幅回路１２は、遅延時間Ｔ２ａが経過した時点で出力が所定の電位まで変化する。増幅回路１２の出力が所定の電位に達した後、増幅回路１３は、遅延時間Ｔ３ａが経過した時点で出力が所定の電位まで変化する。
【００５３】
その後、増幅率切り替え信号ＣＮＴは、ハイレベルとなり、増幅回路１１〜１３は、高い出力インピーダンスで高い増幅率の状態となる。これによって、増幅回路１１〜１３の出力は、出力動作点電圧との電圧差がさらに大きな信号となる。このときの増幅回路１１〜１３の出力の変化は、各増幅回路の出力が変化した時点での変化よりも遅いものとなる。なお、増幅率切り替え信号ＣＮＴをロウレベルからハイレベルに変化させるタイミングＴＬは、増幅回路１１〜１３が低い増幅率である場合の遅延時間の合計（例えば、Ｔ１ａ＋Ｔ２ａ＋Ｔ３ａ）よりも大きく、増幅回路１１〜１３が高い増幅率である場合の遅延時間の合計（例えば、Ｔ１＋Ｔ２＋Ｔ３＋ΔＴ１＋ΔＴ２＋ΔＴ３）よりも小さい時間の間で適宜設定すると良い。本実施の形態では、増幅率切り替え信号ＣＮＴのロウレベル期間ＴＬは、増幅回路１１〜１３が低い増幅率である場合の遅延時間の合計（例えば、Ｔ１ａ＋Ｔ２ａ＋Ｔ３ａ）よりも大きく、増幅回路１４の出力の変化が開始される前のタイミングでタイミングＴＬを設定した。
【００５４】
増幅回路１３の出力の変化が開始された後、増幅回路１４の内部遅延時間Ｔ４が経過すると、増幅回路１４の出力は、閾値電圧に達し、その後ハイレベルとなる。
【００５５】
タイミングｔ１で、次の電圧比較動作が開始されると、増幅率切り替え信号ＣＮＴは、ハイレベルからロウレベルに変化する。これによって、増幅回路１１〜１３は、低い出力インピーダンスと低い増幅率の状態となる。その後の、増幅回路１１〜１４の動作は。タイミングｔ０〜ｔ１の間の動作と実質的に同じものとなる。
【００５６】
このとき、増幅回路１１の入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの電位関係が反転した場合であっても、増幅回路１１〜１３の出力の変化開始時点において、各増幅回路は低いインピーダンスで低い増幅率の状態であるため、各増幅回路の内部遅延時間と実質的に同じ時間で、それぞれの増幅回路の出力は変化する。つまり、タイミングｔ１以降の電圧比較動作においても、各増幅回路で発生する遅延時間は、内部遅延時間と実質的に同じものとなる。
【００５７】
上記説明より、本実施の形態の比較回路によれば、入力信号の変化の開始時点で増幅回路１１〜１３の出力インピーダンスを低くすることで、信号の変化を即座に出力に反映させることが可能である。これによって、出力信号の変化は、増幅回路の内部遅延時間と実質的に同じ時間で変化することが可能である。このとき、増幅回路１１〜１３の増幅率は低いため、出力信号の動作点の電圧からの差は小さい。しかしながら、タイミングＴＬで、増幅率切り替え信号ＣＮＴを切り替えることで、増幅回路１１〜１３の増幅率は高くなる。これによって、それぞれの増幅回路は、伝達される信号の振幅を大きくすることが可能であり、最終的に得られる比較回路の出力結果を適切なものとすることが可能である。
【００５８】
また、増幅率切り替え信号ＣＮＴのロウレベル期間ＴＬは、増幅回路１１〜１３が低い増幅率である場合の遅延時間の合計（例えば、Ｔ１ａ＋Ｔ２ａ＋Ｔ３ａ）よりも大きく、増幅回路１４の出力の変化が開始される前のタイミングでタイミングＴＬを設定した。これによって、比較回路全体の遅延時間は、各増幅回路の内部遅延時間の合計と実質的に同じになる。つまり、従来例１の比較回路であったような復帰時間を考慮する必要がなく、比較回路の高速化が可能である。また、従来例２では、信号の変化自体が高速になる訳ではなく、後段に接続される増幅回路に出力信号の電圧差が伝達されるまでに遅延時間が発生していた。これに対し、本実施の形態の比較回路によれば、出力信号の変化が急峻であるため、後段に電圧差が伝達されるまでの遅延時間は発生しない。つまり、従来例２の比較回路と比べても、本実施の形態の比較回路は、高速に動作することが可能である。
【００５９】
実施の形態２
実施の形態２にかかる比較回路は、実施の形態１にかかる比較回路と実質的に同じものであるが、増幅回路１１〜１３の回路が異なる。実施の形態２にかかる増幅回路の回路図を図４に示す。
【００６０】
図４に示すように、実施の形態２にかかる増幅回路は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２によって構成される差動対を有している。また、実施の形態２にかかる増幅回路の増幅率切り替え部３２は、ＮＭＯＳトランジスタＭＮ１３〜１６によって構成されている。
【００６１】
増幅率切り替え部３２は、第１の出力端子Ｖｏａと第２の出力端子Ｖｏｂとの間に接続されている。ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４は、第１の出力端子Ｖｏａと第２の出力端子Ｖｏｂとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４のゲートは、それぞれ電源電位ＶＤＤに接続され、バックゲート端子は接地電位ＧＮＤに接続されている。ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４との間の接点は、負荷抵抗となるＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに接続されている。
【００６２】
ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６は、第１の出力端子Ｖｏａと第２の出力端子Ｖｏｂとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のゲートは、それぞれ増幅率切り替え信号ＣＮＴに接続され、バックゲート端子は接地電位ＧＮＤに接続されている。ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４との間の接点は、負荷抵抗となるＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに接続されている。
【００６３】
つまり、実施の形態２にかかる増幅回路においても、第１、第２の出力端子の間に増幅率切り替え信号ＣＮＴによって、抵抗値が切り替わる増幅率切り替え部３２を有している。これによって、実施の形態２にかかる増幅回路によっても、実施の形態１と同様の動作を行う比較回路を実現することが可能である。なお、実施の形態２の増幅率切り替え信号ＣＮＴは、実施の形態１の増幅率切り替え信号ＣＮＴとは、論理が反転する。
【００６４】
実施の形態３
実施の形態３にかかる比較回路は、実施の形態１にかかる比較回路と実質的に同じものであるが、増幅回路１１〜１３の回路が異なる。実施の形態３にかかる増幅回路の回路図を図５に示す。
【００６５】
図５に示すように、実施の形態３にかかる増幅回路の増幅率切り替え部３３は、可変抵抗ＶＲ１、ＶＲ２を有している。可変抵抗ＶＲ１、ＶＲ２は、第１の出力端子Ｖｏａと第２の出力端子Ｖｏｂとの間に直列に接続されている。また、可変抵抗ＶＲ１、ＶＲ２との間の接点は、負荷抵抗となるＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続されている。
【００６６】
可変抵抗ＶＲ１、ＶＲ２は、増幅率切り替え信号ＣＮＴの電圧レベルに応じて抵抗値が変化する抵抗である。なお、可変抵抗ＶＲ１、ＶＲ２の抵抗値は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電圧の変動を抑制するため、互いに実質的に同じ抵抗値であることが好ましい。
【００６７】
つまり、実施の形態３にかかる増幅回路においても、増幅率切り替え信号ＣＮＴの電圧レベルによって、抵抗値が切り替わる増幅率切り替え部３３を有している。これによって、実施の形態３にかかる増幅回路によっても、実施の形態１と同様の動作を行う比較回路を実現することが可能である。なお、実施の形態３の増幅率切り替え信号ＣＮＴの電圧レベルを、複数の段階で設定することで、増幅回路の出力インピーダンスと増幅率を複数の段階に設定することが可能である。
【００６８】
実施の形態４
実施の形態４にかかる比較回路は、実施の形態１にかかる比較回路と実質的に同じものであるが、増幅回路１１〜１３の回路が異なる。実施の形態４にかかる増幅回路の回路図を図６に示す。
【００６９】
図６に示すように、実施の形態４にかかる増幅回路の増幅率切り替え部３４は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６を有している。つまり、増幅率切り替え部３４は、実施の形態１の増幅率切り替え部３１からＰＭＯＳトランジスタＭＰ３、ＭＰ４を除いたものである。増幅率切り替え部３４は、増幅率切り替え信号ＣＮＴの電圧レベルを変化させることで、ＰＭＯＳトランジスタＭＰ５、ＭＰ６の抵抗値を変化させることで、増幅回路の増幅率を変化させるものである。
【００７０】
つまり、実施の形態４にかかる増幅回路においても、増幅率切り替え信号ＣＮＴの電圧レベルによって、抵抗値が切り替わる増幅率切り替え部３４を有している。これによって、実施の形態４にかかる増幅回路によっても、実施の形態１と同様の動作を行う比較回路を実現することが可能である。なお、実施の形態４の増幅率切り替え信号ＣＮＴの電圧レベルを、複数の段階で設定することで、増幅回路の出力インピーダンスと増幅率を複数の段階に設定することが可能である。
【００７１】
実施の形態５
実施の形態５にかかる比較回路１１１は、実施の形態１にかかる比較回路１０１と実質的に同じものであるが、コンデンサ２１ａ〜２３ａ、２１ｂ〜２３ｂを介することなく増幅回路を接続する点と、増幅率切り替え信号ＣＮＴを外部から供給する点とが異なる。実施の形態５にかかる比較回路の回路図を図７に示す。
【００７２】
上記実施の形態で使用した増幅回路は、出力信号の変化開始時点において低い出力インピーダンスを有しているため、出力の変化を急峻にすることが可能である。そのため、コンデンサを介することなく、増幅回路を接続したとしても、出力信号の変化の遅延に伴う信号の伝播遅延は発生しない。そのため、図７に示すような接続とした場合であっても、実施の形態１と同様の効果を得ることが可能である。
【００７３】
また、増幅率切り替え信号ＣＮＴを制御回路１０２が出力していたが、これを外部から与えた場合、増幅率切り替え信号のタイミングと電圧レベルを調整することによって、タイミングの最適化、あるいは出力インピーダンスと増幅率の最適化が容易になる。なお、実施の形態５にかかる制御回路１１２は、増幅率切り替え信号ＣＮＴは出力しない。
【００７４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、増幅率切り替え部は、抵抗値を変更できる構成になっていれば良く、上記実施の形態に限られたものではない。また、上記比較回路、及び制御回路は、半導体基板上に形成されるものであるが、比較回路と制御回路は同一半導体基板上に形成されても良く、異なる半導体基板上に形成されていても良い。
【図面の簡単な説明】
【００７５】
【図１】実施の形態１にかかる比較回路の回路図である。
【図２】実施の形態１にかかる増幅回路の回路図である。
【図３】実施の形態１にかかる比較回路のタイミングチャートを示す図である。
【図４】実施の形態２にかかる増幅回路の回路図である。
【図５】実施の形態３にかかる増幅回路の回路図である。
【図６】実施の形態４にかかる増幅回路の回路図である。
【図７】実施の形態５にかかる比較回路の回路図である。
【図８】従来のＡＤ変換器の回路図である。
【図９】従来例１の比較回路の回路図である。
【図１０】従来例１の増幅器の回路図である。
【図１１】従来例１の比較回路のタイミングチャートを示す図である。
【図１２】従来例２の比較回路の回路図である。
【図１３】従来例２の比較回路のタイミングチャートを示す図である。
【符号の説明】
【００７６】
１０１、１１１    比較回路
１０２、１１２    制御回路
ｓｆ１〜ｓｆ８    スイッチ
１１〜１４    増幅回路
２１ａ〜２３ａ、２１ｂ〜２３ｂ    コンデンサ
３１〜３４    増幅率切り替え部
ＭＰ１〜６、ＭＰ１１〜１３    ＰＭＯＳトランジスタ
ＭＮ１〜３、ＭＮ１３〜１６    ＮＭＯＳトランジスタ
ＶＲ１、ＶＲ２    可変抵抗
ＣＮＴ    増幅率切り替え信号
Ｖｉａ、Ｖｉｂ    入力端子
Ｖｏａ、Ｖｏｂ    出力端子
【図１】
2007281876.tif 000003
【図２】
2007281876.tif 000004
【図３】
2007281876.tif 000005
【図４】
2007281876.tif 000006
【図５】
2007281876.tif 000007
【図６】
2007281876.tif 000008
【図７】
2007281876.tif 000009
【図８】
2007281876.tif 000010
【図９】
2007281876.tif 000011
【図１０】
2007281876.tif 000012
【図１１】
2007281876.tif 000013
【図１２】
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【図１３】
2007281876.tif 000015