(57)【要約】【課題】本発明は、テスト時にのみテスト端子をテスト制御回路に接続してテストすることができる半導体装置を提供することを目的とする。【解決手段】テスト端子Ｔｔ１、Ｔｔ２の接続状態を設定するための設定情報が記憶される不揮発性記憶手段１２６と、設定情報を保持する設定情報保持手段１２７と、電源投入時に設定情報を不揮発性記憶手段から設定情報保持手段に転送する転送制御手段と、設定情報保持手段から供給される設定情報に基づいてテスト端子の接続を設定するテスト端子状態設定手段１２９を有し、テスト端子の入力をテスト制御回路１２８に入力して内部回路のテストを行った後、設定情報保持手段の設定情報を書き換え、テスト端子に対応するテスト制御回路１２８の入力を所定のレベルに固定する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
テスト時にのみ使用される一又は複数のテスト端子と、前記テスト端子から供給される信号に応じて内部回路の状態を変化させて前記内部回路のテストを行うテスト制御回路を有する半導体装置において、
前記テスト端子の接続状態を設定するための設定情報が記憶される不揮発性記憶手段と、
前記設定情報を保持する設定情報保持手段と、
電源投入時に前記設定情報を前記不揮発性記憶手段から前記設定情報保持手段に転送する転送制御手段と、
前記設定情報保持手段から供給される設定情報に基づいて前記テスト端子の接続状態を設定するテスト端子状態設定手段を有し、
前記テスト端子の入力を前記テスト制御回路に入力して内部回路のテストを行った後、前記設定情報保持手段の設定情報を書き換え、前記テスト端子に対応するテスト制御回路の入力を所定のレベルに固定することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記設定情報は、前記テスト端子を前記テスト制御回路に接続するか所定のレベルに固定するかを設定する端子固定情報と、各テスト端子を固定する電圧を設定する電圧設定情報からなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記電圧設定情報は、テスト端子毎に設定されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１記載の半導体装置において、
電源投入後の所定期間に半導体装置全体のパワーオンリセットを行うパワーオンリセット手段を有し、
前記転送制御手段は、電源投入時のパワーオンリセット期間中に、前記設定情報を前記不揮発性記憶手段から前記設定情報保持手段に転送することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、テスト端子を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、特性評価または出荷検査時のみ使用するテスト端子が設けられている。テスト端子は、完成品段階では使用しないため、例えば、ボンディングによりリードフレームに接続することにより、その電圧をハイレベル又はローレベルに固定していた（例えば、特許文献１参照）。
【０００３】
図８は従来の一例を説明するための図を示す。
【０００４】
図８（Ａ）に示すよう試験時には、半導体チップ２１１に設けられた端子Ｔ１１〜Ｔ１５、テスト端子Ｔｔ１１〜Ｔｔ１５に検査装置のプローブ２２１を直接接触させることにより、半導体チップ２１１上に搭載された回路の試験を行っている。
【０００５】
試験後、図８（Ｂ）に示すように端子Ｔ１１〜Ｔ１５、及び、テスト端子Ｔｔ１１〜Ｔｔ１５をリードフレーム２３１にワイヤ２３２をワイヤボンディングし、パッケージ２３３によりパッケージングすることにより完成品となる。このとき、テスト端子Ｔｔ１１〜Ｔｔ１５は、リードフレーム２３１によってハイレベル又はローレベルに固定されていた。
【特許文献１】特開２００５−２２９０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置では、テスト端子Ｔｔ１１〜Ｔｔ１５をワイヤボンディングでリードフレーム２３１に接続することによりテスト端子Ｔｔ１１〜Ｔｔ１５の電圧をハイレベル又はローレベルに固定していたため、テスト端子を接続するためのリードフレームが余分に必要となる。
【０００７】
また、テスト端子もワイヤボンディングするためのパッドサイズ、スペースが必要となり、よって、基板上で実装面積が大きくなるという問題があった。
【０００８】
また、出荷後は、テスト端子Ｔｔ１１〜Ｔｔ１５の電圧をハイレベル又はローレベルに固定するリードフレームを取り外してテスト端子の状態を変更しなければ出荷後の診断などを行うことができないために診断の手間がかかり、さらに、出荷後、他社によりテスト端子を用いて特性評価が行われるおそれがあるという問題があった。
【０００９】
本発明は上記の点に鑑みてなされたもので、テスト時にのみテスト端子をテスト制御回路に接続してテストすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施態様による半導体装置は、テスト時にのみ使用される一又は複数のテスト端子（Ｔｔ１、Ｔｔ２）と、前記テスト端子から供給される信号に応じて内部回路の状態を変化させて前記内部回路のテストを行うテスト制御回路（１２８）を有する半導体装置において、
前記テスト端子の接続状態を設定するための設定情報が記憶される不揮発性記憶手段（１２６）と、
前記設定情報を保持する設定情報保持手段（１２７）と、
電源投入時に前記設定情報を前記不揮発性記憶手段（１２６）から前記設定情報保持手段（１２７）に転送する転送制御手段（１３１）と、
前記設定情報保持手段（１２７）から供給される設定情報に基づいて前記テスト端子の接続を設定するテスト端子状態設定手段（１２９）を有し、
前記テスト端子の入力を前記テスト制御回路に入力して内部回路のテストを行った後、前記設定情報保持手段の設定情報を書き換え、前記テスト端子に対応するテスト制御回路の入力を所定のレベルに固定することにより、テスト時にのみテスト端子をテスト制御回路に接続してテストすることができる
前記半導体装置において、
前記設定情報は、前記テスト端子を前記テスト制御回路に接続するか所定のレベルに固定するかを設定する端子固定情報と、各テスト端子を固定する電圧を設定する電圧設定情報からなる構成とすることができる。
【００１１】
前記半導体装置において、
前記電圧設定情報は、テスト端子毎に設定される構成とすることができる。
【００１２】
前記半導体装置において、
電源投入後の所定期間に半導体装置全体のパワーオンリセットを行うパワーオンリセット手段（１３０）を有し、
前記転送制御手段（１３１）は、電源投入時のパワーオンリセット期間中に、前記設定情報を前記不揮発性記憶手段（１２６）から前記設定情報保持手段（１２７）に転送する構成とすることができる。
【００１３】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１４】
本発明によれば、テスト時にのみテスト端子をテスト制御回路に接続してテストすることができる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の半導体装置の一実施形態のブロック構成図を示す。
【００１６】
本実施形態の半導体装置１００は、半導体チップ１１１、リードフレーム１１２、ボンディングワイヤ１１３、パッケージ１１４から構成されている。
【００１７】
半導体チップ１１１は、１チップの半導体装置であり、検出回路１２１、ＡＤ変換器１２２、ＣＰＵ１２３、記憶装置１２４、通信回路１２５、不揮発性メモリ１２６、レジスタ１２７、テスト制御回路１２８、テスト端子状態設定回路１２９、パワーオンリセット回路１３０、メモリ制御回路１３１、入出力端子Ｔｃｏｍ１、Ｔｃｏｍ２、Ｔｉｎ１、Ｔｉｎ２、テスト端子Ｔｔ１、Ｔｔ２から構成されている。
【００１８】
検出回路１２１には、端子Ｔｉｎ１、Ｔｉｎ２からアナログ信号が供給される。検出回路１２１は、アナログ信号を検出したアナログ値をＡＤ変換器１２２に供給する。ＡＤ変換器１２２は、検出回路１２１から供給されたアナログ値をデジタル値に変換する。
【００１９】
ＡＤ変換器１２２の出力するデジタル値は、記憶装置１２４内のＲＡＭに記憶されて、ＣＰＵ１２３で処理される。ＣＰＵ１２３は、記憶措置１２４内のＲＯＭに予めインストールされているプログラムに基づいて処理を実行する。処理結果は、例えば、通信回路１２５を介して端子Ｔｃｏｍ１、Ｔｃｏｍ２から出力される。
【００２０】
通信回路１２５は、端子Ｔｃｏｍ１、Ｔｃｏｍ２を介して外部回路と通信を行う。
【００２１】
不揮発性メモリ１２６は、ＥＥＰＲＯＭなどの書き換え可能な不揮発性メモリから構成されており、設定情報が記憶される。設定情報は、製造時には初期値であり、検査時に所定値が書き込まれる。
【００２２】
図２は設定情報のデータ構成図を示す。
【００２３】
設定情報としては、少なくとも１ビットの端子固定情報と例えば２ビットの固定ビット情報が記憶される。端子固定情報は、テスト端子Ｔｔ１、Ｔｔ２をテスト制御回路１２８から切り離してテスト端子Ｔｔ１、Ｔｔ２に対応するテスト制御回路１２８の入力を所望のレベルに固定することを有効にするか、テスト端子Ｔｔ１、Ｔｔ２をテスト制御回路１２８に接続してテスト端子Ｔｔ１、Ｔｔ２に対応するテスト制御回路１２８の入力を所望のレベルに固定することを無効にするかを設定するための端子固定情報であり、例えば、「１」でテスト端子Ｔｔ１、Ｔｔ２の固定が有効となり、「０」でテスト端子Ｔｔ１、Ｔｔ２の固定が無効となる。
【００２４】
固定ビット情報は、テスト端子Ｔｔ１、Ｔｔ２に対応するテスト制御回路１２８の入力レベルをそれぞれ決定するためのビット情報であり、第１ビットでテスト端子Ｔｔ１に対応するテスト制御回路１２８の入力レベルが決定され、第２ビットでテスト端子Ｔｔ２の入力レベルが決定する。
【００２５】
図２においては、第１ビットが「０」、第２ビットが「１」であるので、テスト端子Ｔｔ１に対応するテスト制御回路１２８の入力はローレベル、例えば、接地レベルに固定され、テスト端子Ｔｔ２に対応するテスト制御回路１２８の入力をハイレベル、例えば、電源電圧Ｖｃｃに固定される。
【００２６】
不揮発性メモリ１２６に記憶されたデータは、電源投入時にメモリ制御回路１３１によって自動的にレジスタ１２７に転送される。
【００２７】
レジスタ１２７は、電源投入時などに不揮発性メモリ１２６から転送される端子固定情報及び固定ビット情報を記憶する。レジスタ１２７に記憶された端子固定情報及び固定ビット情報は、テスト端子状態設定回路１２９に供給される。
【００２８】
なお、レジスタ１２７はＣＰＵ１２３が動作する際に使用する汎用レジスタであり、その一部の領域に端子固定情報及び固定ビット情報が記憶される。また、不揮発性メモリ１２６の設定情報が記憶される領域と、レジスタ１２７の端子固定情報及び固定ビット情報が記憶される領域は一般ユーザがアクセスできないシステム領域とされている。この構成により、出荷後、他社によりテスト端子を用いて特性評価が行われるおそれを大幅に低減できる。
【００２９】
テスト制御回路１２８は、テスト端子Ｔｔ１、Ｔｔ２の入力を供給されると、その入力に応じて内部回路の状態を変化させる。テスト制御回路１２８により内部回路のテストが可能となる。
【００３０】
テスト端子状態設定回路１２９は、テスト端子Ｔｔ１、Ｔｔ２とテスト制御回路１２８との間に設けられており、ドライバ１４１〜１４３、スイッチ１４４〜１４７から構成されている。
【００３１】
ドライバ１４１には、レジスタ１２７から端子固定情報が供給される。ドライバ１４１は、レジスタ１２７から供給される端子固定情報に基づいてスイッチ１４６、１４７を駆動する。スイッチ１４６、１４７は、レジスタ１２７に格納された端子固定情報が有効「１」であり、ドライバ１４１の出力が「１」のときに、図１に実線で示すようにテスト端子Ｔｔ１、Ｔｔ２をテスト制御回路１２８から切断し、スイッチ１４４、１４５からの信号がテスト制御回路１２８に供給されるようにする。また、スイッチ１４６、１４７は、レジスタ１２７に格納された端子固定情報が無効「０」であり、ドライバ１４１の出力が「０」のときに、図１に破線で示すようにテスト端子Ｔｔ１、Ｔｔ２がテスト制御回路１２８に接続されるようにする。
【００３２】
ドライバ１４２には、レジスタ１２７から固定ビット情報のうちの第１ビットが供給される。ドライバ１４２は、レジスタ１２７から供給される固定ビット情報の第１ビット情報が「１」のときにスイッチ１４４を実線で示すように電源電圧Ｖｃｃがスイッチ１４６に供給されるように切り替え、レジスタ１２７から供給される固定ビット情報の第１ビットが「０」のときにスイッチ１４４を破線で示すようにスイッチ１４６の入力が接地レベルとなるように切り替える。
【００３３】
ドライバ１４３には、レジスタ１２７から固定ビット情報のうちの第２ビット情報が供給される。ドライバ１４３は、レジスタ１２７から供給される固定ビット情報の第２ビットが「１」のときにスイッチ１４５を実線で示すように電源電圧Ｖｃｃがスイッチ１４７に供給されるように切り替え、レジスタ１２７から供給される固定ビット情報の第２ビットが「０」のときにスイッチ１４５を破線で示すようにスイッチ１４７の入力が接地レベルとなるように切り替える。
【００３４】
パワーオンリセット回路１３０には、電源端子Ｔｖｃｃが接続されている。パワーオンリセット回路１３０は、電源端子Ｔｖｃｃに供給される電源電圧に応じてパワーリセット信号を生成する。パワーオンリセット信号は、電源電圧Ｖｃｃの立ち上がりとともに立ち上がり、ハイレベルとなり、ある一定期間経過した後にローレベルとなる信号である。パワーオンリセット信号の立ち下がりエッジにより、ＣＰＵ１２３はリセット解除時間のカウントを開始し、半導体装置１００の動作が安定するのに十分な時間が経過した後、リセットを解除する。
【００３５】
メモリ制御回路１３１には、パワーオンリセット回路１３０からパワーオンリセット信号が供給されている。メモリ制御回路１３１は、パワーオンリセット信号の立ち下がりエッジ、すなわち、パワーオンリセット回路１３０の動作開始のタイミングで、不揮発性メモリ１２６及びレジスタ１２７を制御して、不揮発性メモリ１２６に記憶された端子固定情報及び固定ビット情報をレジスタ１２７に転送する。なお、半導体装置１００のリセット解除はこの動作完了後となる。
【００３６】
〔動作〕
図３は半導体装置１００の起動時の処理フローチャートを示す。
【００３７】
半導体装置１００は、電源などが投入され、ステップＳ１−１でパワーオンリセットがかかると、ステップＳ１−２でＣＰＵ１２３はリセット解除時間のカウントを開始し、ステップＳ１−３でメモリ制御回路１３１によって不揮発性メモリ１２６に記憶された端子固定情報及び固定ビット情報をレジスタ１２７に転送する。レジスタ１２７は、メモリ制御回路１３１によって不揮発性メモリ１２６から転送された端子固定情報及び固定ビット情報を格納する。
【００３８】
メモリ制御回路１３１によって不揮発性メモリ１２６からレジスタ１２７に端子固定情報及び固定ビット情報が転送され、端子情報が確定された後、ステップＳ１−４でリセット解除時間になると、ステップＳ１−５で半導体装置１００のリセットが解除され、ステップＳ１−６で通常処理動作（テスト時においてはテスト処理動作）が実行される。なお、ステップＳ１−７で電源が切断されるまで、通常処理は実行される。また、ステップＳ１−７で電源が切断されると、レジスタ１２７に格納された情報は消去される。
【００３９】
電源投入時にレジスタ１２７に端子固定情報及び固定ビット情報が格納されてテスト端子状態設定回路１２９に供給されることにより、テスト端子状態設定回路１２９が制御され、テスト制御回路１２８のテスト端子Ｔｔ１、Ｔｔ２の入力が「１」又は「０」に固定、あるいは、開放される。このとき、端子固定情報及び固定ビット情報は、テスト制御回路１２８の回路構成などによって設定されており、レジスタ１２７に端子固定情報及び固定ビット情報が設定されることにより、テスト制御回路１２８が非動作状態、あるいは、非テスト状態となる。
【００４０】
これによって、テスト制御回路１２８が非動作状態、あるいは、非テスト状態となることによって、ＣＰＵ１２３がプログラムにより処理を開始して、通常処理が実行することが可能となる。
【００４１】
図４は本発明の一実施形態の適用例を説明するための図を示す。
【００４２】
本実施形態の半導体装置１００は、半導体チップ１１１のパッケージングの前に図４（Ａ）に示すように検査装置のプローブ１５１が端子Ｔｉｎ１、Ｔｉｎ２、Ｔｃｏｍ１、Ｔｃｏｍ２、Ｔｖｃｃ、テスト端子Ｔｔ１、Ｔｔ２に接触し、検査装置からプローブ１５１を介して端子Ｔｉｎ１、Ｔｉｎ２、Ｔｃｏｍ１、Ｔｃｏｍ２、Ｔｖｃｃ、テスト端子Ｔｔ１、Ｔｔ２にデータを供給することにより、半導体チップ１１１の動作状態を検出する。
【００４３】
なお、製造段階の検査時には、不揮発性メモリ１２６には、端子固定情報及び固定ビット情報は全て「０」となっている。よって、検査時にプローブ１５１から電源が投入され、不揮発性メモリ１２６からレジスタ１２７に転送される端子固定情報及び固定ビット情報は全て「０」となる。よって、テスト端子状態設定回路１２９のスイッチ１４６、１４７はテスト端子Ｔｔ１、Ｔｔ２とテスト制御回路１２９とが接続されるように切り替わるため、検査装置による検査が可能となる。
【００４４】
製造段階の検査終了後、不揮発性メモリ１２６に所定の端子固定情報及び固定ビット情報を書き込む。ここでは、図２に示すように、端子固定情報を有効「１」とし、固定ビット情報を例えば「０１」とする。
【００４５】
なお、テスト端子Ｔｔ１、Ｔｔ２は、パッケージング後は、パッケージ１１４の内部に埋没し、通常は接触することはできない。パッケージング後、電源が投入されると、パワーオンリセット信号によって不揮発性メモリ１２６に記憶された端子固定情報及び固定ビット情報がレジスタ１２７に転送され、テスト制御回路１２８のテスト端子Ｔｔ１、Ｔｔ２からの入力状態が所望の状態に設定される。
【００４６】
このとき、端子固定情報を有効「１」とすることにより、テスト端子Ｔｔ１、Ｔｔ２は半導体チップ１１１内部のどの回路とも切り離された状態であるので、テスト端子Ｔｔ１、Ｔｔ２から内部回路を制御することはできない。よって、テスト端子Ｔｔ１、Ｔｔ２を用いて半導体チップ１１１内部の解析を行うことはできない。
【００４７】
また、テスト端子Ｔｔ１、Ｔｔ２は検査時にプローブを接触させるだけであり、ボンディングが不要であるので、面積を小さくすることができる。よって、半導体装置の実装面積を小さくすることが可能となる。
【００４８】
さらに、不揮発性メモリ１２６は、外部から書き換え可能であるので、パッケージング後、端子固定情報及び固定ビット情報を書き換えることも可能である。また、固定ビット情報を順次に切り替えることにより検査時のテストと同様にテストを行うこともできる。
【００４９】
また、半導体チップ１１１の端子をリードフレームにワイヤボンディングするのではなく、半導体チップ１１１を実装基板上に配置して半導体チップ１１１の端子を実装基板に設けた端子にワイヤボンディングする構成とした場合には、実装時にテスト端子Ｔｔ１、Ｔｔ２にローレベル又はハイレベルの信号を供給するための信号配線を実装基板に設ける必要がないため、実装基板の面積を縮小することが可能となる。
【００５０】
ところで、テスト端子状態設定回路１２９におけるスイッチ１４６の一方の端子をスイッチ１４４を介さず電源電圧Ｖｃｃに接続し、スイッチ１４７の一方の端子をスイッチ１４５を介さず接地する構成とすることも考えられるが、この場合、テスト端子Ｔｔ１、Ｔｔ２に対応するテスト制御回路１２８の入力を固定するレベルの自由度が小さくなる。
【００５１】
図５に示す信号波形図を用いて、半導体装置１００の電源投入時の動作について詳細に説明する。
【００５２】
製造段階の検査時において、図５（Ａ）に示すように、電源端子Ｔｖｃｃに印加する電源電圧Ｖｃｃが立ち上がると、パワーオンリセット回路１３０は図５（Ｂ）に示すハイレベルのパワーリセット信号を生成する。このパワーリセット信号により、レジスタ１２７はリセット状態（全てハイレベル出力）となる。
【００５３】
パワーリセット信号がハイレベルとなったのち図５（Ｃ）に示すクロックの次の立ち上がり時である時点ｔ１で、メモリ制御回路１３１は、図５（Ｄ）に示すロード信号ＴＬＭ＿Ｌｏａｄを立ち上げることで不揮発性メモリ１２６が選択され、さらに、メモリ制御回路１３１は、時点ｔ２で図５（Ｅ）に示す信号ＴＬＭＷを立ち上げることで不揮発性メモリ１２６の端子固定情報及び固定ビット情報を記憶しているメモリワードが図５（Ｆ）に示すように選択される。
【００５４】
次に、メモリ制御回路１３１は時点ｔ３で図５（Ｇ）に示すＥＥＰＲＯＭデータ出力制御信号ＥＥＰ＿ＤＡＴＡ＿ＯＵＴを立ち上げ、これにより、不揮発性メモリ１２６から３ビットの端子固定情報及び固定ビット情報（全て「０」）がデータバスに出力される。
【００５５】
次に、メモリ制御回路１３１は、時点ｔ４で図５（Ｈ）に示すレジスタ書き込み信号ＴＬＲＷを立ち上げ、上記３ビットの端子固定情報及び固定ビット情報がレジスタ１２７に書き込まれる。これにより、時点ｔ４以降、図５（Ｉ）に示す端子固定情報「０」と図５（Ｊ），（Ｋ）に示す固定ビット情報（全て「０」）がレジスタ１２７からテスト端子状態設定回路１２９に供給される。
【００５６】
この後、パワーオンリセット回路１３０は図５（Ｂ）に示すパワーリセット信号をローレベルとし、半導体装置１００は通常動作を開始する。
【００５７】
製造段階の検査終了後、図２に示すように端子固定情報を有効「１」とし、固定ビット情報を例えば「０１」とした端子固定情報及び固定ビット情報が不揮発性メモリ１２６に書き込まれる。
【００５８】
その後の検査以外の通常使用時においても、電源投入時の上記と同一動作により、不揮発性メモリ１２６から読出された端子固定情報を有効「１」及び固定ビット情報「０１」がレジスタ１２７に書き込まれ、このレジスタ１２７からテスト端子状態設定回路１２９に供給される。
【００５９】
ところで、出荷後の半導体装置１００について診断を行う場合には、端子固定情報及び固定ビット情報を全て「０」として不揮発性メモリ１２６に書き込んだ後、いったん電源を遮断したのち半導体装置１００に電源を再投入して、製造時と同様にしてテスト制御回路１２８による診断を行うことができる。また、端子固定情報及び固定ビット情報を全て「０」として直接レジスタ１２７に書き込み、電源を遮断することなくテスト制御回路１２８による診断を行うことができる。
【００６０】
なお、不揮発性メモリ１２６からレジスタ１２７への情報の転送は、ＣＰＵ１２３によって行うようにしてもよい。
【００６１】
〔バッテリパック〕
図６は、本発明の半導体装置を適用したバッテリパックの一実施形態のブロック図を示す。同図中、フューエルゲージＩＣ２００は半導体集積化されており、デジタル部２１０とアナログ部２５０とから大略構成されている。
【００６２】
デジタル部２１０内には、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３が設けられている。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は内部バス２２２にて相互に接続されている。
【００６３】
なお、ＣＰＵ２１１は図１のＣＰＵ１２３に相当し、ＲＯＭ２１２及びＲＡＭ２１３は図１の記憶装置１２４に相当し、ＥＥＰＲＯＭ２１４は図１の不揮発性メモリ１２６に相当し、Ｉ２Ｃ部２１７は図１の通信回路１２５に相当し、パワーオンリセット部２２０は図１のパワーオンリセット回路１３０に相当し、レジスタ２２１は図１のレジスタ１２７に相当し、テスト端子状態設定回路２２２は図１のテスト端子状態設定回路１２９に相当し、テスト制御回路２２３は図１のテスト制御回路１２８に相当する。
【００６４】
ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行してフューエルゲージＩＣ２００全体を制御し、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。
【００６５】
割込み制御部２１５は、フューエルゲージＩＣ２００の各部から割込み要求を供給され、各割込み要求の優先度に応じて割込みを発生しＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バス２２２を使用するかの制御を行う。
【００６６】
Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ライン１１４に接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。
【００６７】
タイマ部２１９はシステムクロックをカウントし、そのカウント値はＣＰＵ２１１に参照される。パワーオンリセット部２２０はポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生しフューエルゲージＩＣ２００の各部に供給する。
【００６８】
レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２はレジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続し、また、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。
【００６９】
テスト制御回路２２３は、テストポート２３７，２３８よりの入力を供給されると、その入力に応じて内部回路の状態を変化させて、フューエルゲージＩＣ２００の内部回路のテストが可能となる。
【００７０】
アナログ部２５０内には、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、シグマ・デルタ変調器２５９が設けられている。
【００７１】
なお、電圧センサ２５５，温度センサ２５６，電流センサ２５７，マルチプレクサ２５８は図１の検出回路１２１に相当し、シグマ・デルタ変調器２５９は図１のＡＤ変換器１２２に相当する。
【００７２】
発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。
【００７３】
選択制御回路２５３はポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２のいずれか一方の出力する発振周波信号を選択しシステムクロックとしてフューエルゲージＩＣ２００の各部に供給すると共に分周器２５４に供給する。ところで、選択制御回路２５３はポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成しフューエルゲージＩＣ２００の各部に供給する。
【００７４】
電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６はフューエルゲージＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。
【００７５】
ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されており、電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出しアナログの検出電流をマルチプレクサ２５８に供給する。
【００７６】
マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出電流を順次選択してシグマ・デルタ変調器２５９に供給する。シグマ・デルタ変調器２５９は各検出値をシグマ・デルタ変換することでパルス密度変調信号を内部バス２２２を通してＣＰＵ２１１に供給し、ＣＰＵ２１１にてデジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際、検出温度は温度補正のために使用される。
【００７７】
上記のフューエルゲージＩＣ２００は、バッテリ（リチウムイオン電池）３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１にバッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続され、レギュレータ・保護回路３０４の電源出力端子がフューエルゲージＩＣ２００の電源Ｖｄｄのポート２３５が接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。
【００７８】
また、電流検出用の抵抗３０３のポート２７６との接続点はフューエルゲージＩＣ２００の電源Ｖｓｓのポート２３６が接続される。バッテリパック３００の端子３１３，３１４にはフューエルゲージＩＣ２００のポート２３１，２３２が接続されている。
【００７９】
図７は、図６のバッテリパック３００を使用した携帯型電子機器の一実施形態のブロック図を示す。同図中、携帯型電子機器４００は、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、携帯電話等の本体回路である。携帯型電子機器４００は、図６に示すＩ２Ｃ部２１７と同一構成のＩ２Ｃ部及びＣＰＵを有している。
【００８０】
バッテリパック３００の端子３１１〜３１４それぞれは携帯型電子機器４００の電源Ｖｄｄ，Ｖｓｓの端子４０１，４０２、及びクロックラインＬ１及びデータラインＬ２が接続される端子４０３，４０４に接続される。これにより、バッテリパック３００内のバッテリ３０１，３０２から携帯型電子機器４００に電源が供給される。
【００８１】
この場合、通常、携帯型電子機器４００がマスタ、フューエルゲージＩＣ２００がスレーブとして動作し、携帯型電子機器４００からの要求により、フューエルゲージＩＣ２００は算出したバッテリ残量を携帯型電子機器４００の通信装置４１０に応答する。
【００８２】
なお、本発明は上記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形例に適用できることは言うまでもない。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態のブロック構成図である。
【図２】設定情報のデータ構成図である。
【図３】起動時の処理フローチャートである。
【図４】本発明の一実施形態の適用例を説明するための図である。
【図５】半導体装置の電源投入時の動作を説明するための信号波形図である。
【図６】本発明の半導体装置を適用したバッテリパックの一実施形態のブロック図である。
【図７】図６のバッテリパックを使用した携帯型電子機器の一実施形態のブロック図である。
【図８】従来の一例を説明するための図である。
【符号の説明】
【００８４】
１００  半導体装置
１１１  半導体チップ
１１２  リードフレーム
１１３  ボンディングワイヤ
１１４  パッケージ
１２１  検出回路
１２２  ＡＤ変換器
１２３  ＣＰＵ
１２４  記憶装置
１２５  通信回路
１２６  不揮発性メモリ
１２７  レジスタ
１２８  テスト制御回路
１２９  テスト端子状態設定回路
１３０  パワーオンリセット回路
１３１  メモリ制御回路
１４１〜１４３  ドライバ
１４４〜１４７  スイッチ
１５１  プローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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