(57)【要約】【課題】  可変抵抗素子を備えてなるメモリセルアレイに対するデータの書き換えを高速且つ確実に行なえる自由度の高い半導体記憶装置を提供する。【解決手段】  第１書き換え電圧の印加で電気抵抗が第１状態から第２状態に、第２書き換え電圧の印加で電気抵抗が第２状態から第１状態に変化する可変抵抗素子２１の一端と、選択トランジスタ２２のソースまたはドレインを接続してなるメモリセル２０をマトリクス状に配列したメモリセルアレイ３０を有し、可変抵抗素子２１の電気抵抗を第１状態から第２状態への変化させる第１書き換え動作に要する第１書き換え時間より、第２状態から第１状態への変化させる第２書き換え動作に要する第２書き換え時間の方が長く、第１書き換え動作を同時に実行する第１メモリセル数より、第２書き換え動作を同時に実行する第２メモリセル数が多く、少なくとも第２メモリセル数が複数である。【選択図】        図１
2007310956.tif 000002
【特許請求の範囲】
【請求項１】
第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタからなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルが、前記第１書き換え電圧の印加によって電気抵抗が前記第１状態から前記第２状態に変化するのに要する第１書き換え時間より、前記第２書き換え電圧の印加によって電気抵抗が前記第２状態から前記第１状態に変化するのに要する第２書き換え時間の方が長い書き換え時間特性を有し、
前記メモリセルアレイの一部または全部の前記メモリセルに対して、電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作を同時に実行する第１メモリセル数より、電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作を同時に実行する第２メモリセル数が多く、
前記第１メモリセル数と前記第２メモリセル数の内、少なくとも前記第２メモリセル数が複数であることを特徴とする半導体記憶装置。
【請求項２】
前記第２メモリセル数を前記第１メモリセル数で除したメモリセル数比が、前記第２書き換え時間を前記第１書き換え時間で除した書き換え時間比以上に設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセル数と前記第２メモリセル数の何れもが複数であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１書き換え電圧の絶対値が、前記第２書き換え電圧の絶対値より大きいことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイが、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を有し、同一行の複数の前記メモリセルの前記各選択トランジスタのゲートが共通の前記ワード線に接続し、同一列の複数の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端または前記各選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方が共通の前記ビット線に接続して構成されており、
前記各選択トランジスタがＮチャンネルＭＯＳＦＥＴであり、
書き換え対象の前記メモリセルに前記第１書き換え電圧を印加する場合に、書き換え対象の前記メモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記書き換え対象の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に正の電圧を印加することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１書き換え電圧と第２書き換え電圧の極性が異なり、
書き換え対象の前記メモリセルに前記第２書き換え電圧を印加する場合に、書き換え対象の前記メモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記書き換え対象の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に負の電圧を印加することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
予め組み込まれた書き換え制御手順に基づいて、前記第２書き換え動作の対象となる前記メモリセルに対して前記第２書き換え動作を同時に実行する前に、電気抵抗を前記第２状態に揃えるための予備的な前記第１書き換え動作を実行することを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
予め組み込まれた書き換え制御手順に基づいて、前記予備的な前記第１書き換え動作を実行する前に、前記第２書き換え動作を同時に実行する対象である前記第２メモリセル数の前記メモリセルに対して読み出し動作を実行することで、電気抵抗が前記第２状態でないメモリセルを抽出して、抽出したメモリセルに対してのみ前記予備的な前記第１書き換え動作を実行することを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧印加による電気抵抗の変化により情報を記憶可能な可変抵抗素子と選択トランジスタからなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能で、しかも電源を切ってもデータが消えない不揮発性であることから、容易に持ち運びの可能なメモリカードや携帯電話機等、或いは、装置稼動の初期設定として不揮発的に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能であること等が主たる理由と想定される。
【０００３】
上記フラッシュメモリのメモリセルとして、ＥＴＯＸ（米国インテル社登録商標）型メモリセルが知られている。図１５に示すように、このＥＴＯＸ型のフラッシュメモリセル８は、半導体基板１内に半導体基板１と逆の導電型のソース３及びドレイン２が形成され、このソース・ドレイン間の上にゲート絶縁膜４、更にその上にフローティングゲート５、層間絶縁膜６、制御ゲート７が形成されている。
【０００４】
このフラッシュメモリセル８の動作原理は、データ書き込み時には、ソース３にソース電圧Ｖｓとして通常低電圧（例えば０Ｖ）が、ドレイン２にドレイン電圧Ｖｄとして高電圧（例えば６Ｖ）が、制御ゲート７に高電圧Ｖｐｐ（例えば１２Ｖ）が、夫々印加される。この時、ドレイン・ソース間にはホットエレクトロンとホットホールが発生する。ホットホールは基板電流として基板に流れ込む一方、ホットエレクトロンはフローティングゲートに注入され、トランジスタの制御ゲート７から見た閾値電圧が上昇する。
【０００５】
また、読み出し時には、ソース３にソース電圧Ｖｓとして低電圧（例えば０Ｖ）が、ドレイン２にドレイン電圧Ｖｄとしてソース電圧より少し高い電圧（例えば１Ｖ）が、制御ゲート７に５Ｖが、夫々印加される。この時、書き込み済みのメモリセルと未書き込みのメモリセルでは、閾値電圧が異なることからソース・ドレイン間に流れる電流が異なる。当該電流差を検知することで、当該メモリセルが書き込み済みか未書き込みかを判定することができる。ソース・ドレイン間に流れる電流が、一定の参照電流より大きい場合をデータ“１”（消去状態：未書き込みメモリセル）、小さい場合をデータ“０”（書き込み状態：書き込み済みメモリセル）として、２値データの書き込み及び読み出しが可能となる。
【０００６】
消去時には、ソース３にソース電圧Ｖｓとして高電圧Ｖｐｐ（例えば１２Ｖ）が、制御ゲート７に低電圧（例えば０Ｖ）が夫々印加され、更に、ドレインがフローティング状態に保たれている。これにより、フローティングゲート・ソース間にトンネル酸化膜４を介してファウラーノルドハイム電流が流れ、フローティングゲート５から電子が引き抜かれ、トランジスタの制御ゲート７から見た閾値電圧が低下する。
【０００７】
上記動作原理により書き込み動作または消去動作を行ったメモリセルが所定の閾値電圧以上または以下になっているかを確認するために読み出し動作の一種であるベリファイ動作を行う。書き込みベリファイ動作は、書き込み対象のメモリセルの閾値電圧を、閾値電圧（Ｖｔｈｐ）の高い（例えば５．３Ｖ）第１のリファレンスセルと比較し、当該第１のリファレンスセルの閾値電圧（Ｖｔｈｐ）以上となっている場合に、書き込み済みと判断する。一方、消去ベリファイ動作は、消去対象のメモリセルの閾値電圧を、閾値電圧（Ｖｔｈｅ）の低い（例えば３．１Ｖ）第２のリファレンスセルと比較して、当該第２のリファレンスセルの閾値電圧（Ｖｔｈｅ）以下となっている場合に、消去済みと判断する。
【０００８】
このようなフラッシュメモリにおいて、図１５に示す構造のメモリセル８を行方向及び列方向に夫々複数配列し、各メモリセル８のソースを共通のソース線ＳＬに接続してなるメモリセルアレイ１０及びその周辺回路の一構成例を、図１６に示す。
【０００９】
メモリセルアレイ１０は、行方向に延伸する複数（ｍ本）のワード線ＷＬ１〜ＷＬｍと列方向に延伸する複数（ｎ本）のビット線ＢＬ１〜ＢＬｎを有し、同一行の各メモリセル８の制御ゲートが共通の１本のワード線に接続し、同一列の各メモリセル８のドレインが共通の１本のビット線に接続し、メモリセルアレイ１０内の各メモリセル８のソースが共通のソース線ＳＬに接続している。また、行デコーダ１１が各ワード線ＷＬ１〜ＷＬｍの一方端に接続し、列デコーダ１２が各ビット線ＢＬ１〜ＢＬｎの一方端に接続し、消去回路１３がソース線ＳＬに接続している。
【００１０】
行デコーダ１１には行アドレス信号と消去信号が入力され、列デコーダ１２にはデータ信号と列アドレス信号、更に、消去回路１３には消去信号が入力されている。当該メモリセルアレイ１０は、ｍ本（例えば、ｍ＝２０４８）のワード線ＷＬ１〜ＷＬｍと、ｎ本のビット線ＢＬ１〜ＢＬｎを有し、ワード線１本当たりｎ個（例えば、ｎ＝５１２）のメモリセル８の制御ゲートが接続している。従って、このメモリセルアレイのメモリ容量はｍ×ｎビット（例えば１Ｍビット）である。消去動作時は、消去信号が消去回路１３と行デコーダ１１に入力され、図１６に示すように、ソース線ＳＬを介してマトリクス状に配置された全てのメモリセル８のソースに高電圧Ｖｐｐが印加され、全てのワード線ＷＬ１〜ＷＬｍに低電圧（例えば０Ｖ）が印加され、全メモリセルを同時に消去することができる。
【００１１】
実際のデバイスでは、消去動作は、ブロック単位、例えば６４Ｋビットと比較的大きな単位で行われるが、消去対象ブロック内のメモリセルの閾値電圧は、書き込み状態もあれば消去状態もあるため、例えば、図１７に示すような複雑なアルゴリズムを用いて一連の処理を行う必要がある。
【００１２】
図１７に示す消去方法について説明する。消去が開始されると、先ず、１つのブロック内全てのメモリセルを通常の書き込み動作（チャンネルホットエレクトロン（ＣＨＥ）による書き込み方式）により書き込み状態にする（ステップＳ１）。次に、ステップＳ１により書き込まれたメモリセルの閾値電圧が５．５Ｖ以上であるかどうかを検証する書き込みベリファイを、例えば８ビット単位で行う（ステップＳ２）。メモリセルの閾値電圧が５．５Ｖ以上でなければ、ステップＳ１に戻り当該メモリセルに対して書き込み動作を続ける。一方、全てのメモリセルの閾値電圧が５．５Ｖ以上となれば、ステップＳ３に進む。ステップＳ３においてブロック一括で消去電圧パルスを印加し、ソース側へ電子を引き抜きメモリセルの閾値電圧を低下させることにより消去が行われる。次に、ステップＳ４において、ブロック内の全てのメモリセルの閾値電圧が３．５Ｖ以下であるかどうかを検証する消去ベリファイを行う。メモリセルの閾値が３．５Ｖ以下でなければステップＳ３に戻り消去を続ける。一方、メモリセルの閾値が３．５Ｖ以下となれば消去を終了させる。
【００１３】
図１７に示す消去方法から分かるように、消去動作後の閾値電圧分布をできるだけタイトに、即ち分布幅を狭くして、且つ、過剰消去状態（閾値電圧が０Ｖ以下）のメモリセルをなくすため、先ずステップＳ１において、全てのメモリセルを書き込み状態にしている。この書き込み動作は、通常のプログラム動作により、例えば８個のメモリセルに対して同時に行うことができる。１つのメモリセルの書き込み時間が２μ秒とすると、このステップＳ１の書き込み動作に要する時間は、以下の数１に示すように、１３１ｍ秒となる。
【００１４】
［数１］
２μ秒×６４Ｋビット÷８ビット＝１３１ｍ秒
【００１５】
この書き込み動作時間は、消去動作に要する総消去時間を６００ｍ秒とすると、その約２０％を占めることになる。また、ステップＳ２のベリファイ動作について、１つのメモリセル当たり１００ナノ秒を要する読み出しを８ビット単位で行うと、ベリファイ時間は、以下の数２に示すように、６．６ｍ秒程度となる。
【００１６】
［数２］
１００ｎ秒×６４Ｋビット÷８ビット＝６．６ｍ秒
【００１７】
更に、ステップＳ３の消去電圧パルスの印加については、その印加期間は３００ｍ秒程度である。
【００１８】
図１７の消去方式については、パルス印加のトータル時間を短縮する方法として、消去電圧パルス印加時のソース印加電圧を高くすることが考えられるが、ソース電圧を上げるとバンド間トンネル電流が多くなり、トンネル酸化膜にホールがトラップされ、信頼性が劣化する。従って、ソース電圧をこれ以上高めることができず、そのため消去速度もこれ以上に速くすることができない。
【００１９】
このようなフラッシュメモリの代表的な応用機器として携帯電話機が挙げられる。携帯電話機のように極めて強い小型化要求により、容量に制約が大きい電源を強いられる条件下では、長時間の待ち受け期間でも情報保持のためのバックアップ電源を必要としない不揮発性のフラッシュメモリが適している。また、フラッシュメモリ自身の記憶容量の拡大により、多くのアプリケーションプログラムやデータを格納し、これらを切り替えて実行することが可能となり携帯電話機の多機能化に寄与している。
【００２０】
一方、これらフラッシュメモリに代表される不揮発性半導体記憶装置の既存技術に対し、米国ヒューストン大のＳ．ＬｉｕやＡ．Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリであるＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）は、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
【００２１】
上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
【００２２】
当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを１Ｔ／１Ｒ型メモリセルと称し、後者の構成によるメモリセルを１Ｒ型メモリセルと称す。また、１Ｔ／１Ｒ型メモリセルは、可変抵抗素子と選択トランジスタの何れがビット線側に接続するかで２通りの構成が考えられる（例えば、下記の特許文献２及び３参照）。
【００２３】
１Ｔ／１Ｒ型メモリセルで構成されたメモリセルアレイでは、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定のバイアス電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し及び書き込み／消去電流を流すことができる。従って、メモリセルに選択トランジスタが含まれることで、従来のフラッシュメモリと類似の周辺回路の構成が利用できる。
【００２４】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００４−１８５７５４号公報
【特許文献３】特開２００４−１８５７５５号公報
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述した不揮発性半導体記憶装置では、アプリケーションプログラムやデータ自身が肥大化の傾向にあることにより、今後、不揮発性半導体記憶装置に格納されているソフトウェアを書き換え可能で、バグの修正や機能のアップグレードが可能なシステムの実用化が望まれている。このような状況下、従来のフラッシュメモリでは、データの書き換えのために非常に長時間を要し、そのため、一度に書き換えられるデータ量に制限がある、または、ファイルをバッファリングするための余分な記憶領域をも確保しなければならない等、データの書き換え手順が非常に煩雑なものとなるという問題があった。
【００２６】
そこで、フラッシュメモリ等の従来の不揮発性半導体記憶装置に代えて、可変抵抗素子を用いた抵抗性不揮発性メモリを用いることで、データの書き換え（書き込み及び消去）の高速化を図ることが考えられる。しかしながら、可変抵抗素子の書き換え原理（電気抵抗の変化）とフラッシュメモリ等の従来の不揮発性半導体記憶装置の書き換え原理（フローティングゲート内への電子の注入と引き抜き）が異なるため、従来のフラッシュメモリで採用されていた書き換え用のアルゴリズムをそのまま置き換えて使用してもメモリセル単位で期待される高速化が必ずしも装置全体で同様に望めるとは限らない。
【００２７】
本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子を備えてなるメモリセルアレイに対するデータの書き換えを高速且つ確実に行なえる自由度の高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明の半導体記憶装置は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタからなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルが、前記第１書き換え電圧の印加によって電気抵抗が前記第１状態から前記第２状態に変化するのに要する第１書き換え時間より、前記第２書き換え電圧の印加によって電気抵抗が前記第２状態から前記第１状態に変化するのに要する第２書き換え時間の方が長い書き換え時間特性を有し、前記メモリセルアレイの一部または全部の前記メモリセルに対して、電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作を同時に実行する第１メモリセル数より、電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作を同時に実行する第２メモリセル数が多く、前記第１メモリセル数と前記第２メモリセル数の内、少なくとも前記第２メモリセル数が複数であることを第１の特徴とする。
【００２９】
上記第１の特徴の半導体記憶装置によれば、第２書き換え動作を同時に実行する第２メモリセル数が複数であり、且つ、第１書き換え動作を同時に実行する第１メモリセル数より多いことから、書き換えに要する時間の長い方の第２書き換え動作を第１書き換え動作より多くのメモリセルで同時に実行することで、第１書き換え時間より長い第２書き換え時間の単位メモリセル当たりの書き換え時間を効率的に短縮できる。この結果、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、効果的に書き換え時間の短縮が図れる。
【００３０】
ところで、上述の如く、フラッシュメモリ等の従来の不揮発性半導体記憶装置に代えて、可変抵抗素子を用いた抵抗性不揮発性メモリを用いることで、データの書き換え速度の高速化が可能となるが、当該可変抵抗素子は、電気抵抗の２つの抵抗状態の一方から他方への変化に要する時間（第１書き換え時間と第２書き換え時間）が可変抵抗素子の両端に印加される電圧の極性によって非対称性を示す。当該正負両極性間の非対称性は、可変抵抗体を挟持して可変抵抗素子を構成する下部電極と上部電極が別材料であったり、下部電極と上部電極の電極面積が上下非対称であったり、可変抵抗体の特性の厚み方向における不均一性、または、製造プロセスに起因する上部電極と可変抵抗体間の界面状態と下部電極と可変抵抗体間の界面状態の違い等によって発現する現象である。従って、電気抵抗の第１状態と第２状態の何れが低抵抗状態で何れが高抵抗状態かは必ずしも確定的ではないため、例えば、フラッシュメモリセルの閾値電圧が低い消去状態（オン抵抗の低い状態）と可変抵抗素子の電気抵抗が低抵抗である状態を一義的に対応付けて、フラッシュメモリの消去動作のように、可変抵抗素子の電気抵抗を低抵抗状態にする書き換え動作を複数のメモリセルに対して一括で行うことは必ずしも書き換え時間の高速化に大きく寄与しない場合がある。
【００３１】
また、フラッシュメモリでは、消去動作がメモリセル単位で行えないという事情が反映して一括消去動作が行われている側面があるが、抵抗性不揮発性メモリの場合は、第１書き換え動作と第２書き換え動作は何れもメモリセル単位で行えるため、データの書き換えが必要なメモリセル群のみを選択的に書き換えることが可能であるところ、本発明装置によれば、データ書き換え単位を不必要に大きくすることがないため、必要最小限の書き換え単位に対して書き換え速度を効率的に高速化できる。
【００３２】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第２メモリセル数を前記第１メモリセル数で除したメモリセル数比が、前記第２書き換え時間を前記第１書き換え時間で除した書き換え時間比以上に設定されていることを第２の特徴とする。
【００３３】
上記第２の特徴の半導体記憶装置によれば、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、書き換え時間の長い方の第２書き換え動作の実行回数を効果的に低減することで、書き換え時間全体に占める第２書き換え動作の総所要時間の割合を半分以下に抑制でき、書き換え時間全体の効率的な短縮が図れる。
【００３４】
更に、本発明に係る半導体記憶装置は、上記第１または第２の特徴に加えて、前記第１メモリセル数と前記第２メモリセル数の何れもが複数であることを第３の特徴とする。
【００３５】
上記第３の特徴の半導体記憶装置によれば、単位メモリセル当たりの書き換え時間の更なる短縮が図れる。
【００３６】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１書き換え電圧の絶対値が、前記第２書き換え電圧の絶対値より大きいことを第４の特徴とする。
【００３７】
上記第４の特徴の半導体記憶装置によれば、同時に書き換えるメモリセル数の多い方の第２書き換え動作に要する第２書き換え電圧の絶対値の方が、第１書き換え電圧の絶対値より小さいため、第２書き換え動作を第２メモリセル数分同時に実行する際の消費電力を抑制することができる。
【００３８】
更に、本発明に係る半導体記憶装置は、上記第４の特徴に加えて、前記メモリセルアレイが、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を有し、同一行の複数の前記メモリセルの前記各選択トランジスタのゲートが共通の前記ワード線に接続し、同一列の複数の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端または前記各選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方が共通の前記ビット線に接続して構成されており、前記各選択トランジスタがＮチャンネルＭＯＳＦＥＴであり、書き換え対象の前記メモリセルに前記第１書き換え電圧を印加する場合に、書き換え対象の前記メモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記書き換え対象の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に正の電圧を印加することを第５の特徴とする。
【００３９】
上記第５の特徴の半導体記憶装置によれば、メモリセルの可変抵抗素子側に正電圧が印加されるため、選択トランジスタのゲート電圧から閾値電圧分だけ電圧降下した電圧値に制限されずに、書き換え対象のメモリセルの両端に印加された電圧を、可変抵抗素子の両端に印加することができる。よって、絶対値が第２書き換え電圧より大きい第１書き換え電圧を効率的に可変抵抗素子に印加でき、効率的な第１書き換え動作を実行できる。
【００４０】
更に、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、前記第１書き換え電圧と第２書き換え電圧の極性が異なり、書き換え対象の前記メモリセルに前記第２書き換え電圧を印加する場合に、書き換え対象の前記メモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記書き換え対象の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に負の電圧を印加することを第６の特徴とする。
【００４１】
上記第６の特徴の半導体記憶装置によれば、極性の異なる第１書き換え電圧と第２書き換え電圧を可変抵抗素子に印加する際に、絶対値が第２書き換え電圧より大きい第１書き換え電圧を、選択トランジスタのゲート電圧から閾値電圧分だけ電圧降下した電圧値に制限されずに印加でき、逆に、絶対値が第１書き換え電圧より小さい第２書き換え電圧を可変抵抗素子に印加する際に、選択トランジスタのゲート電圧から閾値電圧分だけ電圧降下した電圧値に制限された印加となるため、メモリセルには、第２書き換え電圧より絶対値の大きい電圧を印加する必要が生じるが、元々、第２書き換え電圧の絶対値が第１書き換え電圧より小さいため、第１書き換え動作と第２書き換え動作においてメモリセルの両端に印加すべき書き換え電圧に大きな差が生じず、可変抵抗素子または選択トランジスタを適正に設計することで、第１書き換え動作と第２書き換え動作においてメモリセルの両端に印加すべき書き換え電圧を同電圧に設計することが可能となる。
【００４２】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、予め組み込まれた書き換え制御手順に基づいて、前記第２書き換え動作の対象となる前記メモリセルに対して前記第２書き換え動作を同時に実行する前に、電気抵抗を前記第２状態に揃えるための予備的な前記第１書き換え動作を実行することを第７の特徴とする。
【００４３】
上記第７の特徴の半導体記憶装置によれば、第２書き換え動作の対象となるメモリセルの電気抵抗の第２状態における抵抗値がより狭い範囲内に揃うため、第２書き換え動作後における電気抵抗の第２状態における抵抗値がより狭い範囲内に揃い、最終的な書き換え動作後の電気抵抗の第１状態及び第２状態の各抵抗値がより狭い範囲内に揃い、読み出し動作における動作マージン及び読み出し速度の向上が図れる。
【００４４】
更に、本発明に係る半導体記憶装置は、上記第７の特徴に加えて、予め組み込まれた書き換え制御手順に基づいて、前記予備的な前記第１書き換え動作を実行する前に、前記第２書き換え動作を同時に実行する対象である前記第２メモリセル数の前記メモリセルに対して読み出し動作を実行することで、電気抵抗が前記第２状態でないメモリセルを抽出して、抽出したメモリセルに対してのみ前記予備的な前記第１書き換え動作を実行することを第８の特徴とする。
【００４５】
上記第８の特徴の半導体記憶装置によれば、予備的な第１書き換え動作の対象となるメモリセル数を当該第１書き換え動作の必要なメモリセルにのみ限定することで、予備的な第１書き換え動作の実行回数を低減でき、予備的な第１書き換え動作に要する時間を短縮でき、総合的な書き換え時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
【００４７】
〈第１実施形態〉
本発明装置は、図１に示すように、メモリセル２０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１〜ＷＬｍと複数のビット線ＢＬ１〜ＢＬｎを配列し、更に行方向に延伸するソース線ＳＬを配列してなるメモリセルアレイ３０を、１または複数備えて構成してある。尚、図１では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ３０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ３０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。
【００４８】
また、メモリセルアレイ３０は、図１に示す等価回路の構成に限定されるものではなく、可変抵抗素子２１と選択トランジスタ２２を備えたメモリセル２０をワード線とビット線、ソース線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。
【００４９】
本実施形態では、メモリセル２０は、可変抵抗素子２１の一端と選択トランジスタ２２のソースまたはドレインの一方を接続して直列回路を形成し、可変抵抗素子２１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ２２のソースまたはドレインの他方がソース線ＳＬに、選択トランジスタ２２のゲートがワード線ＷＬ１〜ＷＬｍに夫々接続している。可変抵抗素子２１は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ２２は、後述するメモリセルアレイ３０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴで、ソース及びドレインの導電型がＮ型のＮチャンネルＭＯＳＦＥＴである。
【００５０】
尚、図１に示す回路構成では、可変抵抗素子２１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ２２のソースまたはドレインの他方がソース線ＳＬに接続する構成となっているが、図２に示すように、可変抵抗素子２１の他端がソース線ＳＬに、選択トランジスタ２２のソースまたはドレインの他方がビット線ＢＬ１〜ＢＬｎに接続する構成であっても構わない。
【００５１】
図３と図４に、図１に示す回路構成のメモリセル２０及びメモリセルアレイ３０の概略の平面構成と断面構成を模式的に示す。尚、図３及び図４中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図４は、ＹＺ面での断面図である。図３及び図４に示すように、Ｐ型半導体基板（またはＰ型ウェル）４０上の少なくとも一部を、例えばＳＴＩ （Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離膜４１により分離された活性領域面とし、当該活性領域面の少なくとも一部にゲート絶縁膜４２が形成され、ゲート絶縁膜４２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極４３が形成され、更に、ゲート絶縁膜４２の下部にチャネル領域４４が形成され、チャネル領域４４の両側に半導体基板４０と逆導電型（Ｎ型）の不純物拡散層４５、４６が形成され、夫々ドレイン、ソースを成し、選択トランジスタ２２を形成している。選択トランジスタ２２のゲート電極４３を行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続して各ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。
【００５２】
不純物拡散層４５には、その上部の層間絶縁膜に内部に導電性材料が充填されたコンタクトホール４７が形成され行方向（Ｘ方向）に延伸するソース線ＳＬと接続している。また、不純物拡散層４６には同様のコンタクトホール４８が形成され、可変抵抗素子２１の下部電極２３と接続している。可変抵抗素子２１の上部電極２５は、列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）を構成している。尚、図３の平面図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。
【００５３】
可変抵抗素子２１は、下部電極２３と可変抵抗体２４と上部電極２５が順番に積層された３層構造で形成されるのが一般的である。尚、可変抵抗素子２１は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であれば、素子形状及び可変抵抗体２４の材料は特に問わないが、可変抵抗体２４としては、例えば、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜等の使用、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料の使用が想定される。尚、可変抵抗体２４は、前記マンガンを含有するペロブスカイト構造の酸化物や金属の酸化物、酸窒化物の上下を例えば、アルミニウム、銅、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄等を含む金属やその金属を含む導電性酸化膜、または、窒化膜、酸窒化膜で挟み込んだ構造としてもよく、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することで所望の抵抗状態及び抵抗状態の変化が得られる限りにおいては、その形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。
【００５４】
尚、図５に、可変抵抗素子２１の一例として、可変抵抗体２４にチタンを含む酸窒化物を用いた場合の電圧印加に伴う電気抵抗のスイッチング状況（書き換え特性）を示す。図５に示す例では、上部電極を基準として下部電極に正電圧を印加すると（図中＋記号で表示）、可変抵抗素子２１の電気抵抗が低抵抗状態から高抵抗状態に変化し（第１書き換え動作）、逆に、上部電極を基準として下部電極に負電圧を印加すると（図中−記号で表示）、可変抵抗素子２１の電気抵抗が高抵抗状態から低抵抗状態に変化し（第２書き換え動作）、可変抵抗素子２１の両端に印加する書き換え電圧の極性を交互に変化させることで、可変抵抗素子２１の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、この抵抗状態の変化によって２値データ（“０”／“１”）を可変抵抗素子２１に記憶し、且つ、書き換えできることが分かる。
【００５５】
次に、本発明装置における書き換え動作につき詳述する。図６は、可変抵抗素子に印加する書き換え電圧の印加時間と可変抵抗素子の抵抗値の変化の関係の一例を示す書き換え時間特性図である。図６に示すように、可変抵抗素子の抵抗状態を第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化させる第１書き換え動作では、可変抵抗素子の他端である上部電極を基準（０Ｖ）として、可変抵抗素子の一端である下部電極に第１書き換え電圧（例えば、３Ｖ）を１００ｎ秒のパルス幅（第１書き換え時間）の電圧パルスとして印加する。また、可変抵抗素子の抵抗状態を第２状態（高抵抗状態）から第１状態（低抵抗状態）へ変化させる第２書き換え動作では、可変抵抗素子の他端である上部電極を基準（０Ｖ）として、可変抵抗素子の一端である下部電極に第２書き換え電圧（例えば、−３Ｖ）を１μ秒のパルス幅（第２書き換え時間）の電圧パルスとして印加する。尚、第１書き換え時間または第２書き換え時間に相当するパルス幅は、可変抵抗素子の両端に印加される電圧パルスが実質的に印加されている期間を意味し、複数回に分割されて印加される場合を含む。
【００５６】
即ち、図６に示す書き換え時間特性の可変抵抗素子は、一方の抵抗状態から他方への抵抗状態への抵抗値の変化に要する時間（第１書き換え時間と第２書き換え時間）が可変抵抗素子の両端に印加される書き換え電圧の極性によって非対称性を示す。当該正負両極性間の非対称性は、可変抵抗体を挟持して可変抵抗素子を構成する下部電極と上部電極が別材料であったり、下部電極と上部電極の電極面積が上下非対称であったり、可変抵抗体の特性の厚み方向における不均一性、または、製造プロセスに起因する上部電極と可変抵抗体間の界面状態と下部電極と可変抵抗体間の界面状態の違い等によって発現する現象である。
【００５７】
次に、複数のメモリセルに対し一括して「消去動作」を行い、任意のメモリセルに対して「プログラミング動作」を行う場合について説明する。本実施形態では、「消去動作」として第２書き換え動作を実行し、「プログラミング動作」として第１書き換え動作を実行する場合を想定する。従って、メモリセルが消去状態にある場合、その可変抵抗素子の電気抵抗は第１状態（低抵抗状態）であり、メモリセルがプログラム状態にある場合、その可変抵抗素子の電気抵抗は第２状態（高抵抗状態）である。
【００５８】
本発明装置では、データの書き換え動作は、先ず、書き換え対象の複数のメモリセルの全数に対して一括して消去動作を行った後、プログラム状態（高抵抗状態）にしたいメモリセルに対してのみプログラミング動作を行うことで実行される。つまり、消去状態にしたいメモリセルにはプログラミング動作を行わない。ここで、書き換え対象のメモリサイズが６４Ｋバイトで、当該書き換え対象のメモリサイズのメモリセル中のプログラミング動作を行う任意のメモリセル数を最大数である６４Ｋバイトとした場合の、一連の書き換え動作に要する時間（総書き換え時間）Ｔ１は、消去動作に要する時間Ｔ１ｅとプログラミング動作に要する時間Ｔ１ｐの合計となる。従って、消去動作に要する時間Ｔ１ｅは、第２書き換え時間の１μ秒で、プログラミング動作に要する時間Ｔ１ｐは、第１書き換え時間の１００ｎ秒の６４Ｋバイト分となり、下記の数３に示すように、約５２．４３ｍ秒となる。本実施例では、一括消去動作単位（第２書き換え動作を同時に行うメモリセル数である第２メモリセル数に相当）が６４Ｋバイト（６４×１０２４×８ビット）であり、プログラミング動作単位（第１書き換え動作を同時に行うメモリセル数である第１メモリセル数に相当）が１ビットとなっている。
【００５９】
［数３］
Ｔ１＝Ｔ１ｅ＋Ｔ１ｐ＝１μ秒＋１００ｎ秒×６４Ｋバイト＝５２．４３ｍ秒
【００６０】
これに対し、「消去動作」と「プログラミング動作」の定義を上記定義と逆転して、可変抵抗素子の電気抵抗を第１状態（低抵抗状態）から第２状態（高抵抗状態）に変化させる第１書き換え動作を「消去動作」とし、その逆の第２書き換え動作を「プログラミング動作」とした場合の一連の書き換え動作に要する時間（総書き換え時間）Ｔ２は、下記の数４に示すように、約５２４．２９ｍ秒と、数３に示す時間の約１０倍と長くなる。
【００６１】
［数４］
Ｔ２＝Ｔ２ｅ＋Ｔ２ｐ＝１００ｎ秒＋１μ秒×６４Ｋバイト＝５２４．２９ｍ秒
【００６２】
他方、「消去動作」を書き換え対象の複数のメモリセルに対する一括処理とせずに、メモリセル単位に個別に実行する場合には、その一連の書き換え動作に要する時間（総書き換え時間）Ｔ３は、下記の数５に示すように、５７６．７２ｍ秒となり、上記何れの総書き換え時間Ｔ１及びＴ２よりは長くなる。
【００６３】
［数５］
Ｔ３＝Ｔ３ｅ＋Ｔ３ｐ＝（１００ｎ秒＋１μ秒）×６４Ｋバイト＝５７６．７２ｍ秒
【００６４】
以上より、第１書き換え動作と第２書き換え動作の何れを「消去動作」として規定しても、「消去動作」を一括処理することで、「消去動作」を個別に処理する場合に比べて総書き換え時間は短縮されるものの、可変抵抗素子の書き換え時間特性に図６に示すような非対称性がある場合には、書き換え時間の長い方の書き換え動作（本実施形態では、第２書き換え動作を「消去動作」として書き換え対象の複数のメモリセルに対して一括して消去動作を行うことにより大幅な総書き換え時間の短縮が実現できる。
【００６５】
可変抵抗素子の両端に印加する書き換え電圧の極性に対する書き換え時間の非対称性は、上部電極及び下部電極の方向に対して一義的に決定されるものではなく、製造プロセスに依存して変化する。従って、単純に可変抵抗素子の電気抵抗の第１状態または第２状態の何れか一方の抵抗状態（低抵抗状態または高抵抗状態）を固定的に消去状態として、書き換え対象の複数のメモリセルに対して一括して消去動作を実行する方法では、可変抵抗素子と選択トランジスタの構成に関するアーキテクチャや、ビット線及びソース線に印加する電圧構成等の選択によっては、消去動作に対応する第１または第２書き換え動作が必ずしも書き換え時間の長い方の書き換え動作とはならず、総書き換え時間の短縮を効率的に図ることができない。本発明装置では、書き換え時間が長い方の第２書き換え動作を消去動作として選択して、書き換え対象の複数のメモリセルに対して一括して消去動作を行うようにしたので、総書き換え時間の短い半導体記憶装置を実現できるようになった。
【００６６】
尚、上述の実施例では、書き換え対象のメモリサイズが６４Ｋバイトという比較的大きなメモリサイズを想定し、一括消去動作単位も同じメモリサイズとしたが、一括消去動作単位となる複数のメモリセルを、例えば、ビット線単位やワード線単位（例えば、２５６ビットまたは５１２ビット）で選択される１行または１列のメモリセル群、或いは、１または複数のワード線及びビット線の組み合わせで選択される少数のメモリセル群とし、当該メモリセル群に対し一括して消去動作する場合でも同様の総書き換え時間の短縮効果を奏することができる。
【００６７】
例えば、一括消去動作単位となるメモリサイズが８ビット（一括消去動作単位となるメモリセル数が８）の場合、上述の数３及び数４に示した総書き換え時間Ｔ１及びＴ２は、夫々、以下の数６及び数７に示すように、総書き換え時間Ｔ１’（約１１７．９６ｍ秒）及びＴ２’ （約５３０．８４ｍ秒）となる。
【００６８】
［数６］
Ｔ１’＝Ｔ１ｅ’＋Ｔ１ｐ’
＝１μ秒×６４Ｋバイト÷８＋１００ｎ秒×６４Ｋバイト＝１１７．９６ｍ秒
【００６９】
［数７］
Ｔ２’＝Ｔ２ｅ’＋Ｔ２ｐ’
＝１００ｎ秒×６４Ｋバイト÷８＋１μ秒×６４Ｋバイト＝５３０．８４ｍ秒
【００７０】
以上より、書き換え対象のメモリサイズに対して一括消去動作単位を小さくした場合においても、書き換え時間の長い方の書き換え動作（本実施形態では、第２書き換え動作を「消去動作」として、複数のメモリセルに対して一括消去動作を行うことによって、大幅な総書き換え時間の短縮が実現できる。
【００７１】
但し、一括消去動作単位となるメモリセル数（第２メモリセル数に相当）をプログラミング動作単位となるメモリセル数（第１メモリセル数に相当、本実施例では１）で除したメモリセル数比（本実施例では、第２メモリセル数と同じ）が、長い方の第２書き換え時間（１μ秒）を短い方の第１書き換え時間（１００ｎ秒）で除した書き換え時間比Ｒｔ（＝１μ秒÷１００ｎ秒＝１０）より大きければ、消去動作に要する時間Ｔ１ｅ（Ｔ１ｅ’）をプログラミング動作に要する時間Ｔ１ｐ（Ｔ１ｐ’）より短くできるので、一括消去動作単位となるメモリセル数は、当該書き換え時間比Ｒｔ（＝１０）より大きいことが望ましい。
【００７２】
また、上述の実施例では、一連の書き換え動作を、「一括消去動作」と「個別プログラミング動作」という２つの書き換え動作ステップで構成される場合を説明したが、各書き換え動作ステップにおいて、「消去動作」及び「プログラミング動作」が正常に行われたかを、夫々の「消去動作」及び「プログラミング動作」の直後に記憶データを読み出し（所謂「消去ベリファイ」と「プログラムベリファイ」）、正常動作が行われていないメモリセルに対して再度「消去動作」及び「プログラミング動作」を繰り返す処理手順を追加しても本発明の有効性は損なわれるものではない。何故なら、「消去ベリファイ」と「プログラムベリファイ」のための読み出し動作は、メモリセルを個別に読み出すか一括して読み出すか等、その具体的な読み出し方法に関係なく、「消去動作」及び「プログラミング動作」とは独立した処理であるので、その読み出し方法に応じた処理時間が総書き換え時間に追加されるだけで、書き換え時間の短縮効果とは無関係であるからである。
【００７３】
また、上述の実施例では、一連の書き換え動作を、「一括消去動作」と「個別プログラミング動作」という２つの書き換え動作ステップで構成される場合を説明したが、つまり、「一括消去動作」に続く「プログラミング動作」のプログラミング動作単位（第１メモリセル数に相当）が１ビットであったが、「一括消去動作」と同様に、複数のメモリセルに対して同時に実行するようにしても構わない。但し、一括消去動作単位（第２メモリセル数に相当）が、プログラミング動作単位（第１メモリセル数に相当）以上とすることで、書き換え時間の長い方の第２書き換え動作に要する時間（消去動作に要する時間Ｔ１ｅ）をより積極的に短縮できるので、総書き換え時間Ｔ１の短縮効果をより効率的に発揮できる。
【００７４】
次に、上述の一連の書き換え動作に係る「消去動作」と「プログラミング動作」における図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加条件について説明する。
【００７５】
先ず、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへ後述する所定の電圧を印加するための周辺回路構成について説明する。図７に、本発明装置の周辺回路構成の一例を模式的に示す。
【００７６】
図７に示すように、本発明装置は、図１に示すメモリセルアレイ３０の周辺に、列デコーダ３１、行デコーダ３２、電圧スイッチ回路３３、読み出し回路３４、及び、制御回路３５を備えて構成される。基本的には、図１６に例示した従来のフラッシュメモリの周辺回路構成と類似する。
【００７７】
列デコーダ３１と行デコーダ３２は、アドレス線３６から制御回路３５に入力されたアドレス入力に対応したメモリセルアレイ３０の中から、読み出し動作、プログラミング動作（第１書き換え動作）、或いは、消去動作（第２書き換え動作）の対象となるメモリセルを選択する。通常の読み出し動作において、行デコーダ３２は、アドレス線３６に入力された信号に対応するメモリセルアレイ３０のワード線を選択し、列デコーダ３１は、アドレス線３６に入力されたアドレス信号に対応するメモリセルアレイ３０のビット線を選択する。また、プログラミング動作、消去動作、及び、これらに付随するベリファイ動作では、行デコーダ３２は、制御回路３５で指定された行アドレスに対応するメモリセルアレイ３０の１または複数のワード線を選択し、列デコーダ３１は、制御回路３５で指定された列アドレスに対応するメモリセルアレイ３０の１または複数のビット線を選択する。行デコーダ３２で選択された選択ワード線と列デコーダ３１で選択された選択ビット線に接続するメモリセルが選択メモリセルとして選択される。
【００７８】
制御回路３５は、メモリセルアレイ３０のプログラミング動作、消去動作（一括消去動作を含む）、読み出し動作の各動作における制御を行う。制御回路３５は、アドレス線３６から入力されたアドレス信号、データ線３７から入力されたデータ入力（書き込み時）、制御信号線３８から入力された制御入力信号に基づいて、行デコーダ３２、列デコーダ３１、電圧スイッチ回路３３、メモリセルアレイ３０の読み出し、プログラミング、及び、消去の各動作を制御する。図７に示す例では、制御回路３５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００７９】
電圧スイッチ回路３３は、メモリセルアレイ３０の読み出し、プログラミング、消去の各動作時に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線の各印加電圧を動作モードに応じて切り替え、メモリセルアレイ３０に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路３３から行デコーダ３２を介して供給され、選択ビット線と非選択ビット線に印加される電圧は、電圧スイッチ回路３３から列デコーダ３１を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路３３からソース線に直接供給される。尚、図７中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐはプログラミング動作用の供給電圧（第１書き換え電圧の絶対値）、Ｖｅは消去動作用の供給電圧（第２書き換え電圧の絶対値）、Ｖｗｒは読み出し動作用の選択ワード線電圧、Ｖｗｐはプログラミング動作用の選択ワード線電圧、Ｖｗｅは消去動作用の選択ワード線電圧である。尚、プログラミング動作用の供給電圧（プログラミング電圧）Ｖｐと消去動作用の供給電圧（消去電圧）Ｖｅが同電圧の場合には、両者は共通に利用可能であり、プログラミング動作用の選択ワード線電圧Ｖｗｐと消去動作用の選択ワード線電圧Ｖｗｅが同電圧の場合には、両者は共通に利用可能である。
【００８０】
読み出し回路３４は、列デコーダ３１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路３５に転送し、データ線３７へ出力する。
【００８１】
次に、メモリセルアレイ３０を一括消去動作単位として消去動作を行う場合の電圧印加条件について説明する。メモリセルアレイ３０を一括消去動作単位とする場合は、図８に示すように、全ワード線ＷＬ１〜ＷＬｍが選択ワード線として行デコーダ３２により選択され、所定の選択ワード線電圧Ｖｗｅ（例えば、３Ｖ）が印加される。また、全ビット線ＢＬ１〜ＢＬｎが選択ビット線として列デコーダ３１により選択され、消去電圧Ｖｅ（例えば、３Ｖ）が印加される。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、各メモリセルの選択トランジスタは全てオン状態となり、ソース線ＳＬに印加された０Ｖが各可変抵抗素子の下部電極に印加され、同時に、各可変抵抗素子の上部電極にはビット線ＢＬ１〜ＢＬｎを介して消去電圧Ｖｅ（例えば、３Ｖ）が印加されるため、各可変抵抗素子の両端には、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加されることになり、図６に示す第２書き換え動作が全てのメモリセルに対して実行され、各メモリセルの可変抵抗素子の抵抗状態が第２状態（高抵抗状態）から第１状態（低抵抗状態）へ変化する。尚、消去電圧Ｖｅの電圧パルスのパルス幅（第２書き換え時間）は、ワード線ＷＬ１〜ＷＬｍに印加する選択ワード線電圧Ｖｗｅの印加時間とビット線ＢＬ１〜ＢＬｎに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【００８２】
また、メモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となり、可変抵抗素子の両端に上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ３０内の一部のメモリセルを１または複数の行単位で一括消去動作可能となる。尚、複数のワード線を任意に選択する場合には、行デコーダ３２に任意のワード線を複数選択する機能を追加すればよい。
【００８３】
更に、メモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の列単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態（高インピーダンス状態）とすることで、選択ビット線に接続する選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ３０内の一部のメモリセルを１または複数の列単位で一括消去動作可能となる。尚、複数のビット線を任意に選択する場合には、列デコーダ３１に任意のビット線を複数選択する機能を追加すればよい。
【００８４】
更に、メモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行及び列で規定される複数のメモリセルを一括消去動作する場合は、上述の要領で、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加し、更に、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態とすることで、一括消去動作の対象となっている選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ３０内の一部のメモリセルを一部の行及び列で規定して一括消去動作可能となる。
【００８５】
ここで、上述の如く、一括消去動作の書き換え動作ステップにおいて、当該一括消去動作が正常に行われたかを、消去動作の直後に記憶データを読み出し（消去ベリファイ）、正常動作が行われていないメモリセルに対して再度消去動作を繰り返す処理手順を追加した場合には、未消去メモリセルにだけ選択的に再度消去動作を繰り返すと、個別の消去動作回数が増加して、書き換え対象の全メモリセルの消去動作が終了するまでの書き換え時間が増加するため、一括消去動作単位の複数のメモリセルに対して再度消去動作を繰り返すようにするか、或いは、未消去メモリセルを含む部分的なメモリセル群を１または複数の行、列、または、行と列の組み合わせで選択可能な場合には、上述のメモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合の電圧印加条件で、選択的な一括消去動作を実行すればよい。
【００８６】
次に、メモリセルアレイ３０内のメモリセルをメモリセル単位で個別にプログラミング動作（第１書き換え動作）を行う場合の電圧印加条件について説明する。単体のメモリセルをプログラミング動作単位とする場合、図９に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を個別プログラミング動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ３２により選択され、所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ３１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬにはプログラミング電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加されたプログラミング電圧Ｖｐが、選択トランジスタのゲート電圧（Ｖｗｐ）から選択トランジスタの閾値電圧（Ｖｔｈ）分を差し引いた電圧値（Ｖｗｐ−Ｖｔｈ）を上限として、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して０Ｖ（接地電圧Ｖｓｓ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図６に示す第１書き換え動作が選択メモリセルＭ１１に対して実行され、選択メモリセルＭ１１の可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。
【００８７】
ここで、選択ワード線電圧Ｖｗｐをプログラミング電圧Ｖｐと閾値電圧（Ｖｔｈ）の合計より高く設定することで、可変抵抗素子の両端にプログラミング電圧Ｖｐを印加することができる。従って、選択ワード線電圧Ｖｗｐがプログラミング電圧Ｖｐと閾値電圧（Ｖｔｈ）の合計より低い場合には、選択メモリセルＭ１１の可変抵抗素子の両端に印加される実効的なプログラミング電圧（第１書き換え電圧の絶対値）が低下するため、プログラミング動作に要する書き換え時間（第１書き換え時間）が長くなる。このため、選択ワード線電圧Ｖｗｐの低電圧化を図るためには、オン状態での閾値電圧分の電圧低下を抑制するために、選択トランジスタの閾値電圧（Ｖｔｈ）をオフ状態（ゲート電圧が０Ｖ）でのオフリーク電流を十分に抑制できる範囲で出来る限り低電圧に設定するのが好ましい。本実施形態では、例えば、０．５Ｖ〜１Ｖ程度の閾値電圧を想定している。
【００８８】
尚、プログラミング電圧の電圧パルスのパルス幅（第１書き換え時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間とソース線ＳＬに印加するプログラミング電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐとプログラミング電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【００８９】
ここで、メモリセルアレイ３０内のメモリセルを、複数のメモリセル単位で同時にプログラミング動作（第１書き換え動作）を行う場合の電圧印加条件については、プログラミング動作単位のメモリセルが、同一行または同一列に配置されるようにすればよい。例えば、同一行において複数のメモリセル単位で同時にプログラミング動作を行う場合には、個別プログラミング動作と同様に、行デコーダ３２により選択された選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、プログラミング動作単位の複数のメモリセルに接続する各ビット線が選択ビット線として列デコーダ３１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬにはプログラミング電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、プログラミング動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図６に示す第１書き換え動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。また、同一行において複数のメモリセル単位で同時にプログラミング動作を行う場合には、プログラミング動作単位の複数のメモリセルに接続する各ワード線が選択ワード線として行デコーダ３２により選択され、選択された各選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、列デコーダ３１により選択された選択ビット線に０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬにはプログラミング電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、プログラミング動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図６に示す第１書き換え動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。
【００９０】
次に、メモリセルアレイ３０内のメモリセルに対してメモリセル単位で個別に読み出し動作を行う場合の電圧印加条件について説明する。単体のメモリセルをプログラミング動作単位とする場合、図１０に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を読み出し動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ３２により選択され、所定の選択ワード線電圧Ｖｗｒ（例えば、１．５Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ３１により選択され、読み出し電圧Ｖｒ（例えば、１Ｖ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧Ｖｓｓ）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して読み出し電圧Ｖｒ（例えば、１Ｖ）が印加されるため、可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れ、当該読み出し電流が選択ビット線ＢＬ１からソース線ＳＬに流れるため、列デコーダ３１を介して当該読み出し電流を読み出し回路３４にて検出することで、選択メモリセルＭ１１の記憶データを読み出すことができる。尚、本読み出し動作の電圧印加条件は、消去動作及びプログラミング動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。
【００９１】
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。上記第１実施形態では、図１に示すメモリセルアレイ構成、メモリセルアレイ３０内の各メモリセル２０を構成する可変抵抗素子２１として、図５に示す書き換え特性、及び、図６に示す書き換え時間特性を具備する可変抵抗素子を想定して、メモリセルアレイ３０内の一部または全部のメモリセルを一括消去動作単位として消去動作を行う場合、及び、メモリセルアレイ３０内のメモリセルをメモリセル単位で個別にプログラミング動作を行う場合における各電圧印加条件について説明を行ったが、メモリセル２０の構成、或いは、メモリセル２０を構成する可変抵抗素子２１の書き換え特性及び書き換え時間特性が異なれば、上述の各電圧印加条件も上記第１実施形態とは相違する。
【００９２】
以下、メモリセルアレイ構成、周辺回路構成、及び、可変抵抗素子２１の書き換え特性（印加電圧の極性と抵抗状態の変化の方向の関係）は、夫々図１、図７及び図５に示した第１実施形態のものと同じで、可変抵抗素子２１の書き換え時間特性が、図１１に示すように、第１実施形態と異なる場合につき、メモリセルアレイ３０内の一部または全部のメモリセルを一括消去動作単位として消去動作を行う場合、及び、メモリセルアレイ３０内のメモリセルをメモリセル単位で個別にプログラミング動作を行う場合における各電圧印加条件について説明する。尚、メモリセルアレイ構成及び周辺回路構成等の第１実施形態と重複する部分の説明は省略する。
【００９３】
本第２実施形態では、可変抵抗素子の抵抗状態を第２状態（低抵抗状態）から第１状態（高抵抗状態）へ変化させる第２書き換え動作では、可変抵抗素子の他端である上部電極を基準（０Ｖ）として、可変抵抗素子の一端である下部電極に第２書き換え電圧（例えば、３Ｖ）を１μ秒のパルス幅（第２書き換え時間）の電圧パルスとして印加する。また、可変抵抗素子の抵抗状態を第１状態（高抵抗状態）から第２状態（低抵抗状態）へ変化させる第１書き換え動作では、可変抵抗素子の他端である上部電極を基準（０Ｖ）として、可変抵抗素子の一端である下部電極に第１書き換え電圧（例えば、−３Ｖ）を１００ｎ秒のパルス幅（第１書き換え時間）の電圧パルスとして印加する。つまり、可変抵抗素子の抵抗状態の第１状態と第２状態の高低関係が、第１実施形態から逆転している。但し、図５の書き換え特性に関しては実質的な変化はない。また、第１書き換え電圧と第２書き換え電圧に関して言えば、第１実施形態から夫々の電圧極性が反転している。従って、本第２実施形態では、一括消去動作である第２書き換え動作では可変抵抗素子の抵抗状態が低抵抗状態から高抵抗状態へ変化し、プログラミング動作である第１書き換え動作では可変抵抗素子の抵抗状態が高抵抗状態から低抵抗状態へ変化する。
【００９４】
次に、メモリセルアレイ３０を一括消去動作単位として消去動作を行う場合の電圧印加条件について説明する。メモリセルアレイ３０を一括消去動作単位とする場合は、図１２に示すように、全ワード線ＷＬ１〜ＷＬｍが選択ワード線として行デコーダ３２により選択され、所定の選択ワード線電圧Ｖｗｅ（例えば、３Ｖ）が印加される。また、全ビット線ＢＬ１〜ＢＬｎが選択ビット線として列デコーダ３１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加される。ソース線ＳＬには消去電圧Ｖｅ（例えば、３Ｖ）が印加される。これにより、各メモリセルの選択トランジスタは全てオン状態となり、ソース線ＳＬに印加された消去電圧Ｖｅ（例えば、３Ｖ）が、各選択トランジスタのゲート電圧（Ｖｗｅ）から選択トランジスタの閾値電圧（Ｖｔｈ）分を差し引いた電圧値（Ｖｗｅ−Ｖｔｈ）を上限として、選択トランジスタを介して各可変抵抗素子の下部電極に印加され、同時に、各可変抵抗素子の上部電極にはビット線ＢＬ１〜ＢＬｎを介して０Ｖ（接地電圧Ｖｓｓ）が印加されるため、各可変抵抗素子の両端には、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加されることになり、図１１に示す第２書き換え動作が全てのメモリセルに対して実行され、各メモリセルの可変抵抗素子の抵抗状態が第２状態（低抵抗状態）から第１状態（高抵抗状態）へ変化する。
【００９５】
ここで、選択ワード線電圧Ｖｗｅを消去電圧Ｖｅと閾値電圧（Ｖｔｈ）の合計より高く設定することで、可変抵抗素子の両端に消去電圧Ｖｅを印加することができる。従って、選択ワード線電圧Ｖｗｅが消去電圧Ｖｅと閾値電圧（Ｖｔｈ）の合計より低い場合には、各メモリセルの可変抵抗素子の両端に印加される実効的な消去電圧（第２書き換え電圧の絶対値）が低下するため、消去動作に要する書き換え時間（第２書き換え時間）が長くなる。このため、選択ワード線電圧Ｖｗｅの低電圧化を図るためには、オン状態での閾値電圧分の電圧低下を抑制するために、選択トランジスタの閾値電圧（Ｖｔｈ）をオフ状態（ゲート電圧が０Ｖ）でのオフリーク電流を十分に抑制できる範囲で出来る限り低電圧に設定するのが好ましい。本実施形態では、例えば、０．５Ｖ〜１Ｖ程度の閾値電圧を想定している。
【００９６】
ところで、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅが同電圧の場合には、上述のとおり、可変抵抗素子の両端に印加される実効的な消去電圧が低下して消去動作に要する書き換え時間が長くなるが、第１実施形態の場合とは逆で、書き換え時間の長い方の消去動作の所要時間が長くなるが、消去動作は同時に多くのメモリセルに対して一括で実行されるため、メモリセル当たりの時間遅延の影響は同時に一括消去動作されるメモリセル数（第２メモリセル数）分の１に軽減される。逆に言えば、選択トランジスタの閾値電圧による実効的な消去電圧の低下によって消去動作に要する書き換え時間（第２書き換え時間）が、プログラミング動作に要する書き換え時間（第１書き換え時間）より長くなる場合には、選択トランジスタの閾値電圧の影響を受ける側の書き換え動作を消去動作とするのが好ましい。
【００９７】
尚、消去電圧Ｖｅの電圧パルスのパルス幅（第２書き換え時間）は、ワード線ＷＬ１〜ＷＬｍに印加する選択ワード線電圧Ｖｗｅの印加時間とソース線ＳＬに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【００９８】
また、メモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となり、可変抵抗素子の両端に上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ３０内の一部のメモリセルを１または複数の行単位で一括消去動作可能となる。
【００９９】
更に、メモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の列単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ０Ｖ（接地電圧Ｖｓｓ）を印加し、その他の非選択ビット線には正電圧（Ｖｗｅ−Ｖｔｈ）を印加することで、選択ビット線に接続する選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ３０内の一部のメモリセルを１または複数の列単位で一括消去動作可能となる。
【０１００】
更に、メモリセルアレイ３０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行及び列で規定される複数のメモリセルを一括消去動作する場合は、上述の要領で、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加し、更に、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ０Ｖ（接地電圧Ｖｓｓ）を印加し、その他の非選択ビット線には正電圧（Ｖｗｅ−Ｖｔｈ）を印加することで、一括消去動作の対象となっている選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ３０内の一部のメモリセルを一部の行及び列で規定して一括消去動作可能となる。
【０１０１】
次に、メモリセルアレイ３０内のメモリセルをメモリセル単位で個別にプログラミング動作（第１書き換え動作）を行う場合の電圧印加条件について説明する。単体のメモリセルをプログラミング動作単位とする場合、図１３に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を個別プログラミング動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ３２により選択され、所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ３１により選択され、プログラミング電圧Ｖｐ（例えば、３Ｖ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧Ｖｓｓ）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介してプログラミング電圧Ｖｐ（例えば、３Ｖ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に負電圧（−Ｖｐ）が印加されることになり、図１１に示す第１書き換え動作が選択メモリセルＭ１１に対して実行され、選択メモリセルＭ１１の可変抵抗素子の抵抗状態が第１状態（高抵抗状態）から第２状態（低抵抗状態）へ変化する。尚、プログラミング電圧の電圧パルスのパルス幅（第１書き換え時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間とビット線ＢＬ１に印加するプログラミング電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐとプログラミング電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【０１０２】
メモリセルアレイ３０内のメモリセルを、複数のメモリセル単位で同時にプログラミング動作（第１書き換え動作）を行う場合の電圧印加条件については、第１実施形態で説明したのと同様の要領で、プログラミング動作単位のメモリセルが、同一行または同一列に配置されるようにすればよい。
【０１０３】
尚、読み出し動作については、書き換え時間特性の違いは影響しないため、第１実施形態と同様であり、重複する説明は割愛する。
【０１０４】
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。上記第１実施形態では、データの書き換え動作は、先ず、書き換え対象の複数のメモリセルの全数に対して一括して消去動作を行った後、或いは、書き換え対象の複数のメモリセルの一部に対して一括して消去動作を繰り返し順番に行った後、プログラム状態にしたいメモリセルに対してのみプログラミング動作を行う場合について説明したが、書き換え対象の複数のメモリセルの一括消去動作前の記憶状態（可変抵抗素子の抵抗状態）は必ずしも一様ではない。従って、メモリセルの可変抵抗素子の消去特性によっては、初期の抵抗状態の異なる複数の可変抵抗素子に同じ消去動作条件で電圧印加を行った場合の各可変抵抗素子の消去状態（電気抵抗が第１状態）にバラツキが発生し、当該バラツキのある消去状態からプログラミング動作を行うと、更に、プログラミング動作後のプログラム状態（電気抵抗が第２状態）にバラツキが重畳的に発生する虞があり、一連の書き換え動作後の読み出し動作に影響を与える可能性がある。
【０１０５】
本第３実施形態では、図１４に示すように、可変抵抗素子の消去状態の上記バラツキを抑制するために、一括消去動作前に、既に消去状態にあるメモリセルを読み出し動作によって検出して（ステップ＃１０）、消去状態にあるメモリセルに対して予備的なプログラミング動作を行う（ステップ＃１１）。当該予備的なプログラミング動作後に、ステップ＃１０の読み出し動作と実質的に同じプログラミングベリファイ動作を行い（ステップ＃１２）、プログラム状態に達していないメモリセルについては再度ステップ＃１１の予備的なプログラミング動作をプログラム状態に達するまで繰り返し、当該処理を全ての消去状態にあったメモリセルに対して実行する（ステップ＃１３）。全ての消去状態にあったメモリセルに対して予備的なプログラミング動作が終了すると（ステップ＃１３のＹＥＳ分岐）、一括消去動作（ステップ＃１４）に移行し、一括消去動作が終了すると、プログラム状態にしたいメモリセルに対してのみ順次個別プログラミング動作を実行して（ステップ＃１５）、一連の書き換え動作が終了する。ここで、ステップ＃１４、＃１５の一括消去動作と個別プログラミング動作については、既に第１及び第２実施形態で説明してあるので、重複する説明は省略する。また、ステップ＃１０とステップ＃１２の読み出し動作とプログラミングベリファイ動作については、第１実施形態で説明した読み出し動作と同じである。
【０１０６】
ここで、ステップ＃１１の予備的なプログラミング動作については、必ずしもメモリセル単位で個別に実行する必要はなく、例えば、同じワード線上にある消去状態のメモリセルを同時にプログラミング動作の対象としても構わない。この場合、図９に示す電圧印加条件（第１実施形態の場合）または図１３に示す電圧印加条件（第２実施形態の場合）において、例えば、列デコーダ３１により選択される選択ビット線を複数にすればよく、列デコーダ３１に任意のビット線を複数選択する機能を追加すればよい。
【０１０７】
〈別実施形態〉
次に、本発明装置の別実施形態について説明する。
【０１０８】
〈１〉上記各実施形態において、メモリセル２０及びメモリセルアレイ３０の概略の平面構成と断面構成は、図３と図４に示す構成のものを想定したが、メモリセル２０及びメモリセルアレイ３０の構成は、これらの構成に限定されるものではない。例えば、選択トランジスタ２２の不純物拡散層４５の上部に形成されるコンタクトホール４７が、ソース線ではなく、列方向（Ｙ方向）に延伸するビット線ＢＬ（ＢＬ１〜ＢＬｎ）に接続し、逆に、可変抵抗素子２１の上部電極２５が、行方向（Ｘ方向）または列方向（Ｙ方向）に延伸して、ソース線ＳＬを構成する実施の形態であっても構わない。この場合、メモリセルアレイ３０の等価回路の一例として、図２に示すようになる。また、ソース線ＳＬとビット線ＢＬ間に印加される電圧極性が、可変抵抗素子２１の上部電極２５と下部電極２３間において、上記各実施形態とは反転するため、上記第１実施形態と第２実施形態の関係が逆になる点に注意を要する。つまり、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加は、可変抵抗素子が図６に示すような書き換え時間特性を示す場合には、上記第２実施形態で示した電圧印加条件を使用し、逆に、可変抵抗素子が図１１に示すような書き換え時間特性を示す場合には、上記第１実施形態で示した電圧印加条件を使用すればよい。
【０１０９】
〈２〉上記各実施形態では、説明の簡単のため、メモリセルアレイ３０が１つの場合について例示的に説明したが、メモリセルアレイ３０の個数は、１つに限定されるものではなく、複数であっても構わず、本発明における書き換え時間短縮の効果は、メモリセルアレイ３０毎に有効である。また、一括消去動作は、複数のメモリセルアレイを対象として実行しても構わない。
【０１１０】
〈３〉上記各実施形態では、消去動作（第２書き換え動作）とプログラミング動作（第１書き換え動作）では、可変抵抗素子の両端に印加される電圧極性が異なる場合を想定して説明したが、消去動作（第２書き換え動作）とプログラミング動作（第１書き換え動作）の間で、可変抵抗素子の両端に印加される電圧極性が同じであって印加電圧の電圧値が異なる場合であっても、消去動作（第２書き換え動作）の第２書き換え時間が、プログラミング動作（第１書き換え動作）の第１書き換え時間より長ければ、上記各実施形態と同様の書き換え時間の短縮効果を奏することが可能である。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体記憶装置は、電圧印加による電気抵抗の変化により情報を記憶可能な可変抵抗素子と選択トランジスタからなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に利用可能であり、メモリセルアレイに対するデータの書き換え動作の高速化に有用である。
【図面の簡単な説明】
【０１１２】
【図１】本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの一構成例を模式的に示す回路図
【図２】本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの別の構成例を模式的に示す回路図
【図３】本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図
【図４】本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図
【図５】本発明に係る半導体記憶装置の一実施形態で使用される可変抵抗素子の書き換え特性の一例を示す図
【図６】本発明に係る半導体記憶装置の第１実施形態における可変抵抗素子の書き換え時間特性の一例を示す図
【図７】本発明に係る半導体記憶装置の一実施形態における概略の構成を示すブロック図
【図８】本発明に係る半導体記憶装置の第１実施形態における消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図
【図９】本発明に係る半導体記憶装置の第１実施形態におけるプログラミング動作（第１書き換え動作）を行う場合の電圧印加条件を示す図
【図１０】本発明に係る半導体記憶装置の第１実施形態における読み出し動作を行う場合の電圧印加条件を示す図
【図１１】本発明に係る半導体記憶装置の第２実施形態における可変抵抗素子の書き換え時間特性の一例を示す図
【図１２】本発明に係る半導体記憶装置の第２実施形態における消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図
【図１３】本発明に係る半導体記憶装置の第２実施形態におけるプログラミング動作（第１書き換え動作）を行う場合の電圧印加条件を示す図
【図１４】本発明に係る半導体記憶装置の第３実施形態におけるデータの書き換え動作の処理手順を示すフローチャート
【図１５】フラッシュメモリのメモリセルの断面構造を模式的に示す素子断面図
【図１６】図１５に示す構造のメモリセルの用いたメモリセルアレイ及びその周辺回路の一構成例を模式的に示す回路図
【図１７】フラッシュメモリの消去方法における一処理手順を示すフローチャート
【符号の説明】
【０１１３】
１：    半導体基板
２：    ドレイン
３：    ソース
４：    ゲート絶縁膜
５：    フローティングゲート
６：    層間絶縁膜
７：    制御ゲート
８：    フラッシュメモリセル
１０：  フラッシュメモリのメモリセルアレイ
１１：  行デコーダ
１２：  列デコーダ
１３：  消去回路
２０：  メモリセル
２１：  可変抵抗素子
２２：  選択トランジスタ
２３：  下部電極
２４：  可変抵抗体
２５：  上部電極
３０：  メモリセルアレイ
３１：  列デコーダ
３２：  行デコーダ
３３：  電圧スイッチ回路
３４：  読み出し回路
３５：  制御回路
３６：  アドレス線
３７：  データ線
３８：  制御信号線
４０：  半導体基板
４１：  素子分離膜
４２：  ゲート絶縁膜
４３：  ゲート電極
４４：  チャネル領域
４５，４６：  不純物拡散層
４７，４８：  コンタクトホール
Ｍ１１：個別プログラミング動作対象の選択メモリセル
ＢＬ，ＢＬ１〜ＢＬｎ：  ビット線
ＳＬ：  ソース線
ＷＬ，ＷＬ１〜ＷＬｍ：  ワード線
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｒ：  読み出し電圧
Ｖｐ：  プログラミング電圧（第１書き換え電圧の絶対値）
Ｖｅ：  消去電圧（第２書き換え電圧の絶対値）
Ｖｗｒ：読み出し動作用の選択ワード線電圧
Ｖｗｐ：プログラミング動作用の選択ワード線電圧
Ｖｗｅ：消去動作用の選択ワード線電圧
【図１】
2007310956.tif 000003
【図２】
2007310956.tif 000004
【図３】
2007310956.tif 000005
【図４】
2007310956.tif 000006
【図５】
2007310956.tif 000007
【図６】
2007310956.tif 000008
【図７】
2007310956.tif 000009
【図８】
2007310956.tif 000010
【図９】
2007310956.tif 000011
【図１０】
2007310956.tif 000012
【図１１】
2007310956.tif 000013
【図１２】
2007310956.tif 000014
【図１３】
2007310956.tif 000015
【図１４】
2007310956.tif 000016
【図１５】
2007310956.tif 000017
【図１６】
2007310956.tif 000018
【図１７】
2007310956.tif 000019