(57)【要約】【課題】複数の異なる閾値電圧のトランジスタが同一基板上に形成された半導体装置において、それぞれの閾値電圧のトランジスタの性能を高め、結果的に全体としての性能を向上させることができる半導体装置を得ること。【解決手段】基板１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、このゲート電極１３の下部のチャネル領域を挟んで形成されたソース／ドレイン領域１６と、このソース／ドレイン領域１６のゲート電極１３側の端部の浅い領域に形成されたエクステンション層１７と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタ１０，２０が同一基板１上に形成された半導体装置であって、エクステンション層１７は、電界効果型トランジスタ１０，２０の種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有する。【選択図】        図１
2007281027.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース／ドレイン領域と、このソース／ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、
前記エクステンション層は、前記電界効果型トランジスタの種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有することを特徴とする半導体装置。
【請求項２】
基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース／ドレイン領域と、このソース／ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、このエクステンション層の前記ゲート電極側に形成されたハロー層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、
前記ハロー層は、前記電界効果型トランジスタの種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有することを特徴とする半導体装置。
【請求項３】
基板上のウェルにゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース／ドレイン領域と、このソース／ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、このエクステンション層の前記ゲート電極側の端部に形成されたハロー層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、
前記ウェル、前記チャネル領域、前記エクステンション層および前記ハロー層のうちの２つ以上の領域での不純物の種類と濃度の組み合わせが、前記電界効果型トランジスタの種類ごとに異なることを特徴とする半導体装置。
【請求項４】
基板上のウェルにゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース／ドレイン領域と、このソース／ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、このエクステンション層の前記ゲート電極側の端部に形成されたハロー層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置の製造方法であって、
ウェルを形成するウェル形成工程、エクステンション層を形成するエクステンション形成工程およびハロー層を形成するハロー形成工程のうちのいずれか１つの工程で、閾値電圧が同一の種類の電界効果型トランジスタごとにイオン注入条件を異ならせてイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項５】
基板上のトランジスタ形成領域にウェルを形成するウェル形成工程と、
前記トランジスタ形成領域にチャネルを形成するチャネル形成工程と、
前記トランジスタ形成領域のゲート電極をマスクとして前記ゲート電極の線幅方向両側の基板表面にエクステンション層を形成するエクステンション形成工程と、
前記エクステンション層の前記ゲート電極側の端部にハロー層を形成するハロー形成工程と、
のうちのいずれか２つの工程を少なくとも含む、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置の製造方法において、
前記工程のうちの１つの工程では、種類の異なる複数のトランジスタ形成領域間でマスクを共通化して同一のイオン注入条件でイオン注入を行う副工程を、マスク形成位置とイオン注入条件を異ならせて複数回繰り返して行い、
種類の異なる複数のトランジスタ形成領域で、実行されるイオン注入の工程ですべて同一のイオン注入条件とならないようにマスク形成位置とイオン注入条件を組み合わせて、前記４つの工程のうち少なくとも２つの工程を行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記副工程は、１つの工程において、前記基板上に形成される電界効果型トランジスタの種類の数よりも少ない数だけ実行されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ウェル形成工程で、閾値電圧の低い電界効果型トランジスタのウェルを形成する場合に、前記基板表面にチャネル領域を形成することができる不純物濃度を有するとともにウェルを形成することができるプロファイルを有するイオン注入条件で、イオン注入を行うことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化のため、個々の半導体素子の微細化が行われてきている。微細化が進むにつれて、ｅＳＲＡＭ（embedded SRAM）を含む複数の閾値電圧を有する電界効果型トランジスタ（以下、単にトランジスタという）を含む半導体装置においては、複数のトランジスタの閾値電圧を同時に最適化することが困難になってきている。そこで、従来、同一基板上に複数の閾値電圧を有するトランジスタを含む半導体装置におけるトランジスタの閾値電圧の調整方法が種々提案されている。たとえば、特許文献１には、第１のＭＯＳトランジスタは、同一基板上に形成される他の第２のＭＯＳトランジスタよりも閾値電圧を高くし、かつドレイン電流の極小値がオフリーク電流となるようにチャネル濃度を設定した半導体装置とその製造方法について開示されている。また、特許文献２には、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン領域を有するトランジスタのゲート電極下のチャネル領域に、トランジスタのソース／ドレイン領域に隣接してハロー層を形成するとともに、このハロー層への不純物注入濃度やエネルギを変えることで、トランジスタの閾値電圧を調整する方法と半導体装置について開示されている。
【０００３】
【特許文献１】特開２００１−１８５６２７号公報
【特許文献２】特開２０００−１５０８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１０は、特許文献１の方法によるチャネル注入のみで高閾値電圧（Ｈｖｔ）、中閾値電圧（Ｍｖｔ）、低閾値電圧（Ｌｖｔ）のトランジスタを製造した場合の閾値電圧（Ｖｔｈ）のゲート長（Ｌ）依存性を模式的に示す図である。この図に示されるように、上記特許文献１に記載の技術によれば、チャネル注入量のみで閾値電圧を買えた場合には、閾値電圧のゲート長依存性が変化したり、最小ゲート長付近の閾値電圧のロールオフ特性が高閾値電圧のトランジスタで劣化したりするという問題点があった。
【０００５】
また、特許文献２に記載のハロー層への不純物注入濃度やエネルギを調整する方法では、低リークを目的とした高閾値電圧を有するトランジスタの製造では、ハロー層への不純物注入濃度を濃くする必要があるため、ＧＩＤＬ（Gate Induced Drain Leakage）またはＢＴＢＴ（Band To Band Tunneling）を誘発し、リーク電流が大きくなってしまい、さらに、ホットキャリアも誘発しやすいという問題点があった。さらに、低閾値電圧を有するトランジスタの製造では、ハロー層への不純物濃度の注入が薄くなるため、閾値電圧のロールオフ特性が劣化してしまい、ショートチャネル特性が劣化してしまうという問題点もあった。
【０００６】
つまり、上記のような従来の技術では、複数の閾値電圧を有するトランジスタを、たとえばチャネル注入量またはハロー層への不純物注入量などの一つの注入変数で作り分けていたために、全体としての性能が悪化してしまうことがあった。たとえば、同一基板上の高閾値電圧のトランジスタは高性能であるが低閾値電圧のトランジスタは低性能であったり、逆に、低閾値電圧のトランジスタは高性能であるが高閾値電圧のトランジスタは低性能であったりすることが生じていた。
【０００７】
この発明は、上記に鑑みてなされたもので、複数の異なる閾値電圧のトランジスタが同一基板上に形成された半導体装置において、それぞれの閾値電圧のトランジスタの性能を高め、結果的に全体としての性能を向上させることができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明にかかる半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下部のチャネル領域を挟んで形成されたソース／ドレイン領域と、このソース／ドレイン領域の前記ゲート電極側の端部の浅い領域に形成されたエクステンション層と、を有し、閾値電圧の異なる複数種類の電界効果型トランジスタが同一基板上に形成された半導体装置であって、前記エクステンション層は、前記電界効果型トランジスタの種類ごとに異なる不純物の濃度または異なる不純物の種類と濃度を有することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、エクステンション層を、電界効果型トランジスタの種類ごとに異なる不純物の種類と濃度とするようにしたので、それぞれの種類のトランジスタの閾値電圧を最適化することができ、それぞれの種類のトランジスタの性能を高めることができるという効果を有する。また、結果的に全体としての性能を向上させることができるという効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
実施の形態１．
図１は、この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、異なる閾値電圧を有する、ＬＤＤ構造を有する複数の電界効果トランジスタが同一半導体基板１上に形成される構造を有する。この図１では、半導体装置は、同一半導体基板１上に高閾値電圧（Ｈｖｔ）を有するトランジスタ（以下、Ｈｖｔトランジスタ１０という）１０と低閾値電圧（Ｌｖｔ）を有するトランジスタ（以下、Ｌｖｔトランジスタという）２０とが形成される構造を有する場合が示されている。なお、この図１では、この発明と関係のあるゲート電極１３と、ゲート電極１３を挟んだ半導体基板１上の対称的な位置に形成されるソース／ドレイン領域１６の部分のみを示しており、他の部分の図示は省略している。また、Ｈｖｔトランジスタ１０は、Ｈｖｔトランジスタ形成領域ＲHに形成され、Ｌｖｔトランジスタ２０は、Ｌｖｔトランジスタ形成領域ＲLに形成される。
【００１２】
シリコンなどの半導体基板１には素子形成領域が形成され、半導体基板１の上面内にはシリコン酸化膜からなる素子分離絶縁膜２が形成されている。素子形成領域上の素子分離絶縁膜２によって規定される領域内には、ＬＤＤ構造を有するＭＯＳ（Metal-OxideSemiconductor）トランジスタ１０，２０が形成されている。ＭＯＳトランジスタ１０，２０は、素子形成領域上の所定の位置に形成されるゲート絶縁膜１２およびゲート電極１３、これらのゲート絶縁膜１２およびゲート電極１３の線幅方向の両側面に形成されるサイドウォール１４を有してなるゲート構造１１と、ゲート構造１１の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１６と、ソース／ドレイン領域１６のゲート構造１１側端部に形成されるエクステンション層１７と、を有している。
【００１３】
ここで、Ｌｖｔトランジスタ形成領域ＲLに形成されるオフリークを重要としない（ＧＩＤＬ，ＢＴＢＴを無視できる）Ｌｖｔトランジスタ２０のエクステンション層１７Ｌにおける不純物濃度は高くなるように設定し、Ｈｖｔトランジスタ形成領域ＲHに形成されるオフリークを重要とする（ＧＩＤＬ，ＢＴＢＴを無視できない）Ｈｖｔトランジスタ１０のエクステンション層１７Ｈにおける不純物濃度は、Ｌｖｔトランジスタ２０のエクステンション層１７Ｌの濃度よりも低く、そして、過度に高抵抗とならない程度に低くなるように設定することを特徴とする。
【００１４】
このように、オフリークを重要としないＬｖｔトランジスタ２０のエクステンション層１７Ｌでは、Ｈｖｔトランジスタ１０のエクステンション層１７Ｈよりも高濃度にし、オフリークを重要とするＨｖｔトランジスタ１０のエクステンション層１７Ｈでは、過度に高抵抗にならない程度に低濃度にする。その結果、エクステンション層１７Ｈ，１７Ｌの不純物原子の注入濃度を変化させることで、トランジスタごとに実効的なゲート長を変化させ、閾値電圧を調整することができる。このときの最適化条件（イオン注入条件）にはイオン注入する不純物の注入量、注入時の注入エネルギ、注入する不純物の注入種などが含まれる。
【００１５】
つぎに、このような半導体装置の製造方法について説明する。図２−１〜図２−７は、半導体装置の製造手順の一例を示す断面図である。まず、Ｐ型の単結晶シリコン基板などの半導体基板１の表面に、たとえばＰ型不純物であるＢ（ホウ素）イオンなどを半導体基板１表面のチャネル形成領域に注入するための所定の条件で、イオン注入する。その後、熱処理を行って、半導体基板１の表面のチャネル形成領域にはＰ型チャネル拡散層が形成される。ついで、半導体基板１のＨｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLを局所的に露出させるように、所定のパターンの素子分離絶縁膜２を形成する（図２−１）。この素子分離絶縁膜２は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって形成される。
【００１６】
その後、半導体基板１上にゲート絶縁膜となる絶縁層１２Ａを形成し、その上にさらにＳｉまたはＳｉを含む電極材料層１３Ａを所定の厚さ堆積する（図２−２）。絶縁層１２Ａは、熱酸化法、物理的気相蒸着法（以下、ＰＶＤ（Physical Vapor Deposition）法という）、化学的気相蒸着法（以下、ＣＶＤ（Chemical Vapor Deposition）法という）などで形成することができる。また、電極材料層１３Ａは、ＣＶＤ法などによって形成することができる。
【００１７】
ついで、電極材料層１３Ａ上にレジストを塗布し、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLのゲート電極１３の形成位置に対応する領域にレジストを残すようにパターニングする。その後、このレジストパターンをマスクにして、電極材料層１３Ａと絶縁層１２Ａをエッチングすることによって、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLのそれぞれにゲート絶縁膜１２Ｈ，１２Ｌとゲート電極１３Ｈ，１３Ｌが形成される（図２−３）。そして、レジストを除去する。
【００１８】
ついで、半導体基板１上の全面にレジスト６１を塗布し、Ｌｖｔトランジスタ形成領域ＲLのみがレジスト６１でマスクされるようにパターニングする。その後、Ｈｖｔトランジスタ形成領域ＲHのゲート電極１３Ｈ（とゲート絶縁膜１２Ｈ）をマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲHにＮ型不純物であるＡｓ（砒素）イオンをイオン注入して、エクステンション層１７Ｈを形成する（図２−４）。なお、このときのエクステンション層１７Ｈの濃度は、オフリーク電流を抑えるように、後の工程で行われるＬｖｔトランジスタ形成領域ＲLでのエクステンション層１７ＬでのＮ型不純物濃度よりも低くする必要があるが、過度に高抵抗にならない程度にする必要がある。
【００１９】
レジスト６１を除去した後、半導体基板１上の全面に新たなレジスト６２を塗布し、Ｈｖｔトランジスタ形成領域ＲHのみがレジスト６２でマスクされるようにパターニングする。その後、Ｌｖｔトランジスタ形成領域ＲLのゲート電極１３Ｌ（とゲート絶縁膜１２Ｌ）をマスクとして半導体基板１のＬｖｔトランジスタ形成領域ＲLにＮ型不純物であるＡｓイオンをイオン注入して、エクステンション層１７Ｌを形成する（図２−５）。なお、このときのエクステンション層１７Ｌの濃度は、オフリークを重要としないので、Ｈｖｔトランジスタ形成領域ＲHのエクステンション層１７Ｈよりも高濃度となり、従来同様高濃度にすることができる。なお、ここでは、エクステンション層１７Ｈ，１７Ｌの形成を、Ｈｖｔトランジスタ形成領域ＲH、Ｌｖｔトランジスタ形成領域ＲLの順で行っているが、逆に行ってもよい。また、ここでは、Ｈｖｔトランジスタ形成領域ＲHのエクステンション層１７ＨとＬｖｔトランジスタ形成領域ＲLのエクステンション層１７Ｌとに、濃度の異なるＡｓイオンをイオン注入しているが、注入する不純物の種類を変えることも可能である。
【００２０】
レジスト６２を除去した後、半導体基板１上の全面にサイドウォール１４を形成するための酸化膜を形成する。そして、異方性の強いドライエッチングによって、ゲート電極１３の線幅方向の両端部にのみ酸化膜を残し、他の部分の酸化膜を除去してサイドウォール１４Ｈ，１４Ｌを形成する（図２−６）。これにより、図２−６に示されるように、Ｈｖｔトランジスタ形成領域ＲHに、ゲート絶縁膜１２Ｈと、ゲート電極１３Ｈと、ゲート電極１３Ｈの線幅方向側面に形成されたサイドウォール１４Ｈからなるゲート構造１１Ｈが形成され、Ｌｖｔトランジスタ形成領域ＲLに、ゲート絶縁膜１２Ｌと、ゲート電極１３Ｌと、ゲート電極１３Ｌの線幅方向側面に形成されたサイドウォール１４Ｌからなるゲート構造１１Ｌが形成される。
【００２１】
ついで、図２−６で形成したゲート構造１１Ｈ，１１Ｌをマスクとして、ＡｓなどのＮ型不純物をイオン注入して、ゲート構造１１Ｈ，１１Ｌの両側の素子形成領域に高濃度拡散層を形成し、ソース／ドレイン領域１６を形成する（図２−７）。以上により、図１に示される半導体装置が形成される。
【００２２】
ここで、通常の方法で、Ａｓイオンを１×１０14［ｉｏｎｓ／ｃｍ2］の濃度で、１０［ｋｅＶ］でイオン注入して、Ｈｖｔトランジスタ形成領域ＲHのエクステンション層１７Ｈを形成したときにＧＩＤＬが発生するような場合に、ＮｃｈのＨｖｔトランジスタ１０のエクステンション層１７Ｈのイオン注入を最適化する場合を考える。このような場合には、Ａｓイオンを８×１０13［ｉｏｎｓ／ｃｍ2］の濃度でイオン注入することで、ＧＩＤＬの発生を抑制し、オフリークの増加を抑えることができる。また、Ｖｔｈロールオフ特性（ショートチャネル特性）の改善も期待することができる。
【００２３】
また、ＮｃｈのＬｖｔトランジスタ２０のエクステンション層１７Ｌのイオン注入を最適化する場合を考えると、Ａｓイオンを１．１×１０14［ｉｏｎｓ／ｃｍ2］の濃度から１．１×１０13［ｉｏｎｓ／ｃｍ2］の濃度でイオン注入することで、エクステンション層１７Ｌの抵抗が下がり、Ｉｏｎ−Ｉｏｆｆ特性の改善を期待することができる。また、高駆動能力のＬｖｔトランジスタ２０の製造が可能となる。
【００２４】
上述した説明では、半導体基板１上にＨｖｔトランジスタ１０とＬｖｔトランジスタ２０を形成した場合を説明したが、このほかにＭｖｔトランジスタやＳＲＡＭ用トランジスタなど閾値電圧の異なる複数種類のトランジスタを同一の半導体基板１上に形成する場合にも同様に適用することができる。
【００２５】
この実施の形態１によれば、同一基板上の異なる閾値電圧を有する複数種類のトランジスタごとにエクステンション層１７の不純物濃度を変えるように構成したので、それぞれのトランジスタに求められる特性を実現することができる。その結果、同一基板（同一チップ）上に製造される個々のトランジスタの性能を上げることができ、基板（チップ）全体としての性能も高めることができる。
【００２６】
なお、上述した説明では、Ｈｖｔトランジスタ１０とＬｖｔトランジスタ２０のエクステンション層１７Ｈ，１７Ｌの不純物濃度を変化させる場合を例に挙げて説明したが、ソース／ドレイン領域１６のゲート構造側端部にハロー構造を設ける場合にも同様に、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLとで、不純物濃度（不純物濃度の注入量や注入エネルギ、注入種）を変化させることでＶｔｈロールオフ特性を改善することができる。
【００２７】
また、従来、Ｈｖｔトランジスタ１０とＬｖｔトランジスタ２０とで、同じエクステンション層１７Ｈ，１７Ｌの濃度および／またはハロー層の濃度で製造していたマルチ閾値電圧コアトランジスタで、エクステンション層１７Ｈ，１７Ｌおよび／またはハロー層の不純物濃度が異なるものを製造するようにしたので、半導体装置全体としての高性能を得ることができるという効果も有する。具体的には、Ｈｖｔトランジスタ１０では、電流駆動能力を向上させることができ、Ｌｖｔトランジスタ２０では、短チャネル特性が良好でばらつきの小さなデバイスを実現することができる。
【００２８】
実施の形態２．
図３は、この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、ＬＤＤ構造を有し、異なる閾値電圧を有する複数の電界効果トランジスタが同一基板上に形成される構造を有する。この半導体装置は、実施の形態１の図１において、それぞれのトランジスタ１０，２０のエクステンション層１７Ｈ，１７Ｌのゲート電極１３Ｈ，１３Ｌ側の端部には、ウェルと同じ導電型でウェルよりも高濃度の不純物領域であるハロー層１８Ｈ，１８Ｌが設けられる構造を有している。
【００２９】
ここで、Ｌｖｔトランジスタ形成領域ＲLに形成されるオフリークを重要としない（ＧＩＤＬ，ＢＴＢＴを無視できる）Ｌｖｔトランジスタ２０のハロー層１８Ｌには、不純物としてＩｎ（インジウム）を用い、オフリークを重要とする（ＧＩＤＬ，ＢＴＢＴを無視できない）Ｈｖｔトランジスタ１０のハロー層１８Ｈには、不純物としてＢ（ホウ素）やＢＦ2（フッ化ホウ素）を用いることを特徴とする。
【００３０】
つぎに、このような半導体装置の製造方法について説明する。図４−１〜図４−５は、半導体装置の製造手順の一例を示す断面図である。まず、実施の形態１の図２−１〜図２−４で説明したように、半導体基板１上にゲート絶縁膜１２とゲート電極１３の積層体を形成し、この積層体の線幅方向両側の半導体基板１の表面上にエクステンション層１７を形成する（図４−１）。具体的には、半導体基板１の表面に、たとえばＰ型不純物であるホウ素イオンなどをイオン注入した後、熱処理を行って、半導体基板１の表面にＰ型チャネル拡散層を形成し、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLを局所的に露出させるように、ＬＯＣＯＳ法やＳＴＩ法などによって所定のパターンの素子分離絶縁膜２を形成する。また、Ｈｖｔトランジスタ形成領域ＲHやＬｖｔトランジスタ形成領域ＲLに、たとえばＰ型不純物であるＢイオンなどをイオン注入してＰ型ウェルを形成する。その後、半導体基板１上にゲート絶縁膜１２となる絶縁層と、ＳｉまたはＳｉを含む電極材料層を所定の厚さ堆積し、フォトリソグラフィ技術を用いて、電極材料層と絶縁層をエッチングしてゲート電極１３とゲート絶縁膜１２を形成する。その後、ゲート電極１３をマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLにＮ型不純物であるＡｓイオンをイオン注入して、エクステンション層１７を形成する。
【００３１】
ついで、半導体基板１上の全面にレジスト６３を塗布し、Ｌｖｔトランジスタ形成領域ＲLのみがレジスト６３でマスクされるようにパターニングする。その後、Ｈｖｔトランジスタ形成領域ＲHのゲート電極１３Ｈをマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲHにＰ型不純物であるＢやＢＦ2などを斜め回転イオン注入して、エクステンション層１７Ｈのゲート電極１３Ｈ側端部にハロー層１８Ｈを形成する（図４−２）。
【００３２】
Ｌｖｔトランジスタ形成領域ＲLのレジスト６３を除去した後、半導体基板１上の全面に新たにレジスト６４を塗布し、Ｈｖｔトランジスタ形成領域ＲHのみがレジスト６４でマスクされるようにパターニングする。その後、Ｌｖｔトランジスタ形成領域ＲLのゲート電極１３Ｌをマスクとして半導体基板１のＬｖｔトランジスタ形成領域ＲLにＰ型不純物であるＩｎイオンなどを斜め回転イオン注入して、エクステンション層１７Ｌのゲート電極１３側端部にハロー層１８Ｌを形成する（図４−３）。なお、ここでは、ハロー層１８Ｈ，１８Ｌの形成を、Ｈｖｔトランジスタ形成領域ＲH、Ｌｖｔトランジスタ形成領域ＲLの順で行っているが、逆に行ってもよい。
【００３３】
Ｈｖｔトランジスタ形成領域ＲHのレジスト６４を除去した後、半導体基板１上の全面にサイドウォール１４を形成するための酸化膜を形成する。そして、異方性の強いドライエッチングによって、ゲート電極１３の両端部にのみ酸化膜を残し、他の部分の酸化膜を除去して、サイドウォール１４を形成する（図４−４）。これにより、図４−４に示されるように、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLに、ゲート絶縁膜１２と、ゲート電極１３と、ゲート電極１３の線幅方向側面に形成されたサイドウォール１４からなるゲート構造１１が形成される。
【００３４】
ついで、図４−４で形成したゲート構造１１Ｈ，１１Ｌをマスクとして、ＡｓなどのＮ型不純物をイオン注入して、ゲート構造１１の両側の素子形成領域に高濃度拡散層を形成し、ソース／ドレイン領域１６を形成する（図４−５）。以上により、図３に示される半導体装置が形成される。
【００３５】
なお、上述した説明では、ハロー層１８がエクステンション層１７のゲート構造１１側端部に設けられる場合を示したが、図５に示されるように、エクステンション層１７のゲート構造１１側端部に設けたハロー層１８のほかに、ソース／ドレイン領域１６を構成する高濃度拡散層のゲート構造１１側端部にハロー層１９を設けたダブルハロー構造としてもよい。
【００３６】
また、上述した説明では、半導体基板１上にＨｖｔトランジスタ１０とＬｖｔトランジスタ２０を形成した場合を説明したが、このほかにＭｖｔトランジスタやＳＲＡＭ用トランジスタなど閾値電圧の異なる複数種類のトランジスタを同一の半導体基板１上に形成する場合にも同様に適用することができる。
【００３７】
この実施の形態２によれば、同一半導体基板１上の異なる閾値電圧を有する複数種類のトランジスタを有する半導体装置において、オフリークを重要としない（オフリーク電流を無視できる）Ｌｖｔトランジスタ２０ではＩｎハロー層を形成し、オフリークを重要とする（オフリーク電流を無視できない）Ｈｖｔトランジスタ１０ではＢハロー層やＢＦ2ハロー層を形成するように構成したので、それぞれのトランジスタに求められる特性を実現することができる。その結果、同一半導体基板１（同一チップ）上に製造される個々のトランジスタの性能を上げることができ、半導体基板１（チップ）全体としての性能も高めることができる。
【００３８】
実施の形態３．
閾値電圧の異なる複数種類のトランジスタが半導体基板上に形成されるマルチ閾値電圧ＭＯＳトランジスタを製造する場合に、実施の形態１，２のようにそれぞれのトランジスタに対する注入条件をそれぞれ単純に最適化すると、注入工程とマスクが単純に増加するために、製造コストが高くなってしまう。そこで、この実施の形態３では、３以上の異なる閾値電圧を有する複数種類のトランジスタを有する半導体装置の製造方法で、注入工程とマスクを削減する方法について説明する。
【００３９】
図６は、この発明が適用される半導体装置の構造の一例を模式的に示す断面図である。この半導体装置は、同一の半導体基板１上に４種類の閾値電圧の異なるトランジスタが形成される構造を有している。すなわち、Ｈｖｔトランジスタ１０と、Ｌｖｔトランジスタ２０と、閾値電圧がＬｖｔトランジスタ２０よりも大きくＨｖｔトランジスタ１０よりも小さい中間の閾値を持つトランジスタ（以下、Ｍｖｔトランジスタという）３０と、ＳＲＡＭ（Static Random Access Memory）を構成するトランジスタ（以下、ＳＲＡＭ用トランジスタという）４０とが、同一基板１上に形成されている。なお、ＳＲＡＭ用トランジスタ４０は、ＳＲＡＭを構成するトランジスタの一部を示している。また、この半導体装置の個々のトランジスタの構造は、実施の形態２の図３で示したものと同一の構造を有しているので、その説明を省略する。
【００４０】
このようなトランジスタでは、ウェルやチャネル、エクステンション層１７、ハロー層１８における不純物濃度が、トランジスタの種類によって異なるように調整される。たとえば、Ｌｖｔトランジスタ２０のチャネルの不純物濃度を０として、このような半導体装置を製造する場合に、実施の形態１，２の方法を用いると、Ｈｖｔトランジスタ１０、Ｍｖｔトランジスタ３０、ＳＲＡＭ用トランジスタ４０のそれぞれの形成領域にチャネルを形成するためのイオン注入を個別に行うことになる。つまり、３回のイオン注入工程とそれに伴うレジストによるマスクの形成および除去が必要となる。そこで、以下では、チャネル形成とハロー層１８の形成時のイオン注入工程を削減して、Ｈｖｔトランジスタ１０、Ｌｖｔトランジスタ２０、Ｍｖｔトランジスタ３０、ＳＲＡＭ用トランジスタ４０の閾値電圧を、チャネルの不純物濃度とハロー層１８の不純物濃度とを組み合わせることによって変化させる場合について説明する。
【００４１】
図７−１〜図７−８は、半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である。まず、Ｐ型の単結晶シリコン基板などの半導体基板１のＨｖｔトランジスタ形成領域ＲH、Ｍｖｔトランジスタ形成領域ＲM、Ｌｖｔトランジスタ形成領域ＲL、ＳＲＡＭ用トランジスタ形成領域ＲSを局所的に露出させるように、ＬＯＣＯＳ法やＳＴＩ法などによって、所定のパターンの素子分離絶縁膜２を形成する（図７−１）。
【００４２】
ついで、半導体基板１全面にレジスト６５を塗布し、フォトリソグラフィによって、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLのみを覆うようにパターニングする。つまり、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLがマスクされ、Ｍｖｔトランジスタ形成領域ＲMとＳＲＡＭ用トランジスタ形成領域ＲSはマスクされない状態となる。その後、Ｍｖｔトランジスタ形成領域ＲMとＳＲＡＭ用トランジスタ形成領域ＲSにチャネルを形成するために、所定のイオン注入条件で不純物をイオン注入する（図７−２）。これにより、Ｍｖｔトランジスタ形成領域ＲMとＳＲＡＭ用トランジスタ形成領域ＲSにチャネル形成領域が形成される。
【００４３】
レジスト６５を除去した後、半導体基板１全面に新たなレジスト６６を塗布し、フォトリソグラフィによって、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMのみを覆うようにパターニングする。つまり、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMがマスクされ、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSはマスクされない状態となる。その後、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSにチャネルを形成するために、所定のイオン注入条件で不純物をイオン注入する（図７−３）。これにより、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSにチャネル形成領域が形成される。
【００４４】
以上のようなチャネル形成領域の形成処理工程によって、ＳＲＡＭ用トランジスタ形成領域ＲSにおける不純物濃度＞Ｈｖｔトランジスタ形成領域ＲHにおける不純物濃度＞Ｍｖｔトランジスタ形成領域ＲMの不純物濃度＞Ｌｖｔトランジスタ形成領域ＲLの不純物濃度の順に不純物濃度を異ならせることができる。つまり、２回のイオン注入工程で、４種類の異なるチャネル濃度を有するトランジスタを同一基板１上に形成することができる。
【００４５】
ついで、半導体基板１上の全面にゲート絶縁膜１２となる絶縁層と、ＳｉまたはＳｉを含む電極材料層を所定の厚さ堆積し、フォトリソグラフィ技術を用いて、堆積した電極材料層と絶縁層をエッチングしてゲート電極１３とゲート絶縁膜１２を形成する。その後、ゲート電極１３をマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲH、Ｍｖｔトランジスタ形成領域ＲM、Ｌｖｔトランジスタ形成領域ＲLおよびＳＲＡＭ用トランジスタ形成領域ＲSにＮ型不純物であるＡｓイオンをイオン注入して、エクステンション層１７を形成する（図７−４）。
【００４６】
ついで、半導体基板１上の全面にレジスト６７を塗布し、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMがレジスト６７でマスクされるようにパターニングする。その後、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSのゲート電極１３Ｈ，１３Ｓをマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSにＰ型不純物であるＢやＢＦ2などを斜め回転イオン注入して、エクステンション層１７Ｈ，１７Ｓのゲート電極１３Ｈ，１３Ｓ側端部にハロー層１８Ｈ，１８Ｓを形成する（図７−５）。
【００４７】
Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMのレジスト６７を除去した後、半導体基板１上の全面に新たにレジスト６８を塗布し、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSのみがレジスト６８でマスクされるようにパターニングする。その後、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMのゲート電極１３Ｌ，１３Ｍをマスクとして半導体基板１のＬｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMにＰ型不純物であるＩｎイオンなどを斜め回転イオン注入して、エクステンション層１７Ｌ，１７Ｍのゲート電極１３Ｌ，１７Ｍ側端部にハロー層１８Ｌ，１８Ｍを形成する（図７−６）。
【００４８】
Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSのレジスト６８を除去した後、半導体基板１上の全面にサイドウォール１４を形成するための酸化膜を形成する。そして、異方性の強いドライエッチングによって、ゲート電極１３の線幅方向両端部にのみ酸化膜を残し、他の部分の酸化膜を除去して、サイドウォール１４を形成する（図７−７）。これにより、図７−７に示されるように、Ｈｖｔトランジスタ形成領域ＲH、Ｌｖｔトランジスタ形成領域ＲL、Ｍｖｔトランジスタ形成領域ＲMおよびＳＲＡＭ用トランジスタ形成領域ＲSに、ゲート絶縁膜１２と、ゲート電極１３と、ゲート電極１３の線幅方向側面に形成されたサイドウォール１４からなるゲート構造１１が形成される。
【００４９】
ついで、図７−７で形成したゲート構造１１をマスクとして、ＡｓなどのＮ型不純物をイオン注入して、ゲート構造１１の両側の素子形成領域に高濃度拡散層を形成し、ソース／ドレイン領域１６を形成する（図７−８）。以上により、図６に示される半導体装置が形成される。
【００５０】
上述した説明では、チャネル注入の工程におけるマスクの組み合わせと、ハロー注入の工程におけるマスクの組み合わせを異ならせることで、各種トランジスタの特性を最適化させている。これは、チャネル注入条件が２条件でもハロー注入条件が異なれば閾値電圧も変わることを利用したものである。また、実施の形態１，２のように個別に最適化する場合には、４回のチャネル注入と４回のハロー注入が必要となるが、上記した例では２回のチャネル注入と２回のハロー注入を行っているので、マスク・注入工程を１／２に削減することができる。さらに、チャネル注入だけで各トランジスタの閾値電圧を変化させる場合に比べた場合には、４回のマスク・注入工程数は変わらないが、高性能なＬＳＩ（Large-Scale Integration）を製造することができる。
【００５１】
また、上述した説明では、３種類以上の異なる閾値電圧を有するトランジスタを備える半導体装置の製造方法において、チャネル注入の工程とハロー注入の工程で、マスクを共通化して用いることによって、異なる閾値電圧を有するトランジスタを複数種類製造しているが、イオン注入工程を使用するものであれば、ウェル形成やエクステンション層１７の形成などの各工程にも同様に適用することができる。さらに、イオン注入条件として、イオン注入主を異ならせるようにしてもよい。たとえば、イオン注入して活性化される濃度の上限が存在するＩｎと、そのような上限が存在しないＩｎ＋Ｂと、を組み合わせてもよい。
【００５２】
この実施の形態３によれば、異なる種類のトランジスタが同一半導体基板１上に形成され、それぞれの種類のトランジスタ形成領域で必要とされる不純物濃度を異ならせる場合に、イオン注入による不純物の注入工程で使用されるマスクを共通化するようにしたので、イオン注入による不純物の注入工程数を削減することができ、半導体装置の製造コストを低減させることができるという効果を有する。
【００５３】
実施の形態４．
この実施の形態４では、ウェル形成工程とチャネル形成工程を同一工程で形成する場合を説明する。ウェルとウェル上に形成されるトランジスタのチャネルの導電型とは一致している。しかし、ウェルの場合には、半導体基板表面からかなり深い領域に至るまで形成され、チャネルは半導体基板表面に形成されるものである。そのため、従来までは、別々の工程で形成されていた。
【００５４】
そこで、ウェル形成時に、比較的高エネルギでイオン注入を行う場合であっても、チャネル表面付近にも不純物が残るようなプロファイルを有する条件でイオン注入を行うことによって、ウェル形成と同時に、チャネルも形成することができる。これにより、特に、Ｌｖｔトランジスタにおけるチャネル注入の工程をなくすことが可能となる。
【００５５】
この実施の形態４によれば、ウェルの形成時に、半導体基板表面にチャネル領域として機能する濃度が残るようにイオン注入のプロファイルを設定することでチャネルも同時に形成することができるという効果を有する。
【００５６】
実施の形態５．
この実施の形態５では、ダブルハロー構造を有する半導体装置とその製造方法について説明する。図８は、この発明が適用される半導体装置の構造の一例を模式的に示す断面図である。この半導体装置は、実施の形態３の図６において、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSのソース／ドレイン領域１６Ｈ，１６Ｓのゲート構造１１Ｈ，１１Ｓ側端部の、実施の形態３で形成されたハロー層１７よりも深い位置にハロー層１９Ｈ，１９Ｓを形成したことを特徴とする。以下では、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSのエクステンション層１７Ｈ，１７Ｓのゲート構造１１Ｈ，１１Ｓ側端部に形成されたハロー層を、第１のハロー層１８Ｈ，１８Ｓといい、ソース／ドレイン領域１６のゲート構造１１Ｈ，１１Ｓ側端部で第１のハロー層１８Ｈ，１８Ｓよりも深い位置に形成されるハロー層を第２のハロー層１９Ｈ，１９Ｓという。このようなトランジスタでは、実施の形態３で説明したように、ウェルやチャネル、エクステンション層１７、第１のハロー層１８と第２のハロー層１９における不純物濃度が、トランジスタの種類によって異なるように調整される。なお、実施の形態３の図６と同一の構成要素には同一の符号を付してその説明を省略している。
【００５７】
図９−１〜図９−７は、半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である。まず、Ｐ型の単結晶シリコン基板などの半導体基板１のＨｖｔトランジスタ形成領域ＲH、Ｍｖｔトランジスタ形成領域ＲM、Ｌｖｔトランジスタ形成領域ＲL、ＳＲＡＭ用トランジスタ形成領域ＲSを局所的に露出させるように、ＬＯＣＯＳ法やＳＴＩ法などによって、所定のパターンの素子分離絶縁膜２を形成する（図９−１）。
【００５８】
ついで、半導体基板１全面にレジスト６９を塗布し、フォトリソグラフィによって、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLのみを覆うようにパターニングする。つまり、Ｈｖｔトランジスタ形成領域ＲHとＬｖｔトランジスタ形成領域ＲLがマスクされ、Ｍｖｔトランジスタ形成領域ＲMとＳＲＡＭ用トランジスタ形成領域ＲSはマスクされない状態となる。その後、Ｍｖｔトランジスタ形成領域ＲMとＳＲＡＭ用トランジスタ形成領域ＲSにチャネルを形成するために、所定のイオン注入条件で不純物をイオン注入する（図９−２）。これにより、Ｍｖｔトランジスタ形成領域ＲMとＳＲＡＭ用トランジスタ形成領域ＲSにチャネル形成領域が形成される。
【００５９】
レジスト６９を除去した後、半導体基板１全面に新たなレジスト７０を塗布し、フォトリソグラフィによって、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMのみを覆うようにパターニングする。つまり、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMがマスクされ、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSはマスクされない状態となる。その後、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSにチャネルを形成するために、所定のイオン注入条件で不純物をイオン注入する（図９−３）。これにより、Ｈｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSにチャネル形成領域が形成される。
【００６０】
以上のようなチャネル形成領域の形成処理工程によって、ＳＲＡＭ用トランジスタ形成領域ＲSにおける不純物濃度＞Ｈｖｔトランジスタ形成領域ＲHにおける不純物濃度＞Ｍｖｔトランジスタ形成領域ＲMの不純物濃度＞Ｌｖｔトランジスタ形成領域ＲLの不純物濃度の順に不純物濃度を異ならせることができる。つまり、２回のイオン注入工程で、４種類の異なるチャネル濃度を有するトランジスタを同一基板１上に形成することができる。
【００６１】
ついで、半導体基板１上の全面にゲート絶縁膜１２となる絶縁層と、ＳｉまたはＳｉを含む電極材料層を所定の厚さ堆積し、フォトリソグラフィ技術を用いて、堆積した電極材料層と絶縁層をエッチングしてゲート電極１３とゲート絶縁膜１２を形成する。その後、ゲート電極１３をマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲH、Ｍｖｔトランジスタ形成領域ＲM、Ｌｖｔトランジスタ形成領域ＲLおよびＳＲＡＭ用トランジスタ形成領域ＲSにＮ型不純物であるＡｓイオンをイオン注入して、エクステンション層１７を形成する（図９−４）。
【００６２】
ついで、それぞれのトランジスタ形成領域のゲート電極１３をマスクとして半導体基板１のそれぞれのトランジスタ形成領域にＰ型不純物であるＢやＢＦ2などを斜め回転イオン注入して、エクステンション層１７のゲート構造１１側端部に第１のハロー層１８を形成する（図９−５）。
【００６３】
ついで、半導体基板１上の全面にレジスト７１を塗布し、Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMがレジスト７１でマスクされるようにパターニングする。その後、レジスト７１でマスクされないＨｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSのゲート電極１３Ｈ，１３Ｓをマスクとして半導体基板１のＨｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSにＰ型不純物であるＢやＢＦ2などを斜め回転イオン注入して、エクステンション層１７Ｈ，１７Ｓと第１のハロー層１８Ｈ，１８Ｓよりも深い位置に第２のハロー層１９Ｈ，１９Ｓを形成する（図９−５）。この第２のハロー層１９Ｈ，１９Ｓは、第１のハロー層１８Ｈ，１８Ｓと同様にその端部がゲート構造１１の下部に達するように形成される。また、第２のハロー層１９Ｈ，１９Ｓを形成する際のイオン注入時のエネルギは、第１のハロー層１８を形成する際のイオン注入時のエネルギよりも高くすることで、第１のハロー層１８よりも深い領域に第２のハロー層１９を形成することができる。
【００６４】
Ｌｖｔトランジスタ形成領域ＲLとＭｖｔトランジスタ形成領域ＲMのレジスト７１を除去した後、半導体基板１上の全面にサイドウォール１４を形成するための酸化膜を形成する。そして、異方性の強いドライエッチングによって、ゲート電極１３の線幅方向両端部にのみ酸化膜を残し、他の部分の酸化膜を除去して、サイドウォール１４を形成する（図９−６）。これにより、図９−６に示されるように、Ｈｖｔトランジスタ形成領域ＲH、Ｌｖｔトランジスタ形成領域ＲL、Ｍｖｔトランジスタ形成領域ＲMおよびＳＲＡＭ用トランジスタ形成領域ＲSに、ゲート絶縁膜１２と、ゲート電極１３と、ゲート電極１３の線幅方向側面に形成されたサイドウォール１４からなるゲート構造１１が形成される。そして、このゲート構造１１をマスクとして、ＡｓなどのＮ型不純物をイオン注入して、ゲート構造１１の両側の素子形成領域に高濃度拡散層を形成し、ソース／ドレイン領域１６を形成する（図９−７）。以上により、図８に示される半導体装置が形成される。
【００６５】
なお、上述した説明では、チャネル注入の工程におけるマスクの組み合わせと、第２のハロー層１９Ｈ，１９Ｓの注入の工程におけるマスクの組み合わせを異ならせること（第２のハロー層１９Ｈ，１９Ｓを作成するトランジスタ形成領域をＨｖｔトランジスタ形成領域ＲHとＳＲＡＭ用トランジスタ形成領域ＲSとすること）で、各種トランジスタの特性を最適化させている。これは、チャネル注入条件が２条件でも第２のハロー層１９Ｈ，１９Ｓの注入条件が異なれば閾値電圧も変わることを利用したものである。
【００６６】
また、上述した説明では、３種類以上の異なる閾値電圧を有するトランジスタを備える半導体装置の製造方法において、チャネル注入の工程とハロー注入の工程で、マスクを共通化して用いることによって、異なる閾値電圧を有するトランジスタを複数種類製造しているが、２種類以上の異なる閾値電圧を有するトランジスタを備える半導体装置の製造方法において、イオン注入工程を使用するものであれば、ウェル形成やエクステンション層１７の形成などの各工程にも同様に適用することができる。ただし、異なる種類のトランジスタの形成領域において、全く同じ条件でイオン注入工程がなされるものではない。
【００６７】
この実施の形態５によれば、トランジスタ形成領域のチャネル濃度と、第２のハロー層１９の形成の有無を組み合わせることによって、特性の異なる複数種類のトランジスタを同一の半導体基板１上に形成することができる。また、第２のハロー層１９を形成することで、ソース／ドレイン領域１６などエクステンション層１７よりも比較的深い領域のパンチスルーを防ぎ、短チャネル特性を改善することができるという効果も有する。
【産業上の利用可能性】
【００６８】
以上のように、本発明にかかる半導体装置の製造方法は、複数種類のトランジスタを有する半導体装置の製造に有用である。
【図面の簡単な説明】
【００６９】
【図１】この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。
【図２−１】半導体装置の製造手順の一例を示す断面図である（その１）。
【図２−２】半導体装置の製造手順の一例を示す断面図である（その２）。
【図２−３】半導体装置の製造手順の一例を示す断面図である（その３）。
【図２−４】半導体装置の製造手順の一例を示す断面図である（その４）。
【図２−５】半導体装置の製造手順の一例を示す断面図である（その５）。
【図２−６】半導体装置の製造手順の一例を示す断面図である（その６）。
【図２−７】半導体装置の製造手順の一例を示す断面図である（その７）。
【図３】この発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。
【図４−１】半導体装置の製造手順の一例を示す断面図である（その１）。
【図４−２】半導体装置の製造手順の一例を示す断面図である（その２）。
【図４−３】半導体装置の製造手順の一例を示す断面図である（その３）。
【図４−４】半導体装置の製造手順の一例を示す断面図である（その４）。
【図４−５】半導体装置の製造手順の一例を示す断面図である（その５）。
【図５】ダブルハロー構造を有する半導体装置の構造の一例を模式的に示す一部断面図である。
【図６】この発明が適用される半導体装置の構造の一例を模式的に示す断面図である。
【図７−１】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その１）。
【図７−２】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その２）。
【図７−３】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その３）。
【図７−４】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その４）。
【図７−５】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その５）。
【図７−６】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その６）。
【図７−７】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その７）。
【図７−８】半導体装置の製造方法の実施の形態３の手順の一例を模式的に示す断面図である（その８）。
【図８】この発明が適用される半導体装置の構造の一例を模式的に示す断面図である。
【図９−１】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その１）。
【図９−２】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その２）。
【図９−３】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その３）。
【図９−４】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その４）。
【図９−５】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その５）。
【図９−６】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その６）。
【図９−７】半導体装置の製造方法の実施の形態５の手順の一例を模式的に示す断面図である（その７）。
【図１０】チャネル注入のみで異なる高閾値電圧のトランジスタを製造した場合の閾値電圧のゲート長依存性を模式的に示す図である。
【符号の説明】
【００７０】
１  半導体基板
２  素子分離絶縁膜
１０  Ｈｖｔトランジスタ
１１，１１Ｈ，１１Ｌ，１１Ｍ，１１Ｓ  ゲート構造
１２，１２Ｈ，１２Ｌ，１２Ｍ，１２Ｓ  ゲート絶縁膜
１２Ａ  絶縁層
１３，１３Ｈ，１３Ｌ，１３Ｍ，１３Ｓ  ゲート電極
１３Ａ  電極材料層
１４，１４Ｈ，１４Ｌ，１４Ｍ，１４Ｓ  サイドウォール
１６，１６Ｈ，１６Ｌ，１６Ｍ，１６Ｓ  ソース／ドレイン領域
１７，１７Ｈ，１７Ｌ，１７Ｍ，１７Ｓ  エクステンション層
１８，１８Ｈ，１８Ｌ，１８Ｍ，１８Ｓ  ハロー層（第１のハロー層）
１９，１９Ｈ，１９Ｓ  第２のハロー層
２０  Ｌｖｔトランジスタ
３０  Ｍｖｔトランジスタ
４０  ＳＲＡＭ用トランジスタ
６０〜７１  レジスト
【図１】
2007281027.tif 000003
【図２−１】
2007281027.tif 000004
【図２−２】
2007281027.tif 000005
【図２−３】
2007281027.tif 000006
【図２−４】
2007281027.tif 000007
【図２−５】
2007281027.tif 000008
【図２−６】
2007281027.tif 000009
【図２−７】
2007281027.tif 000010
【図３】
2007281027.tif 000011
【図４−１】
2007281027.tif 000012
【図４−２】
2007281027.tif 000013
【図４−３】
2007281027.tif 000014
【図４−４】
2007281027.tif 000015
【図４−５】
2007281027.tif 000016
【図５】
2007281027.tif 000017
【図６】
2007281027.tif 000018
【図７−１】
2007281027.tif 000019
【図７−２】
2007281027.tif 000020
【図７−３】
2007281027.tif 000021
【図７−４】
2007281027.tif 000022
【図７−５】
2007281027.tif 000023
【図７−６】
2007281027.tif 000024
【図７−７】
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【図７−８】
2007281027.tif 000026
【図８】
2007281027.tif 000027
【図９−１】
2007281027.tif 000028
【図９−２】
2007281027.tif 000029
【図９−３】
2007281027.tif 000030
【図９−４】
2007281027.tif 000031
【図９−５】
2007281027.tif 000032
【図９−６】
2007281027.tif 000033
【図９−７】
2007281027.tif 000034
【図１０】
2007281027.tif 000035