(57)【要約】      （修正有）【課題】外部アクセス応答で省エネを解除するサブＣＰＵを含むＩ／Ｏコントローラの、暴走の繰り返しを防止。暴走対応リセットによっても外部との応答に支障を来さないようにする。【解決手段】  機器１の制御を行うメインコントローラと、それと外部機器又はネットワークとの間の通信を制御するＩ／Ｏコントローラとを含む制御装置において、Ｉ／Ｏコントローラは、外部との通信を行う通信手段２２，２５，機器およびメインコントローラへの動作電圧が遮断された省エネにおいて外部アクセスに対処しかつアクセスに応答して機器およびメインコントローラに動作電圧を印加する通常モードへの復帰を行うサブＣＰＵ，その異常を検知する手段３２〜３４、および、異常検知に応答してサブＣＰＵと、通信手段２２，２５を除くＩ／Ｏコントローラ内のリセット許可要素を、リセットする手段３６、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
機器の制御を行うメイン制御手段と、該メイン制御手段と外部機器又はネットワークとの間の通信を制御するＩ／Ｏ制御手段とを含む制御装置において、
前記Ｉ／Ｏ制御手段は、外部との通信を行う通信手段，前記機器およびメイン制御手段への動作電圧が遮断された省エネルギーモードにおいて外部からのアクセスに対処しかつ該アクセスに応答して前記機器およびメイン制御手段に動作電圧を印加する通常モードへの復帰を行うサブ制御手段，該サブ制御手段の異常を検知する異常検知手段、および、該異常の検知に応答して前記サブ制御手段と、前記通信手段を除くＩ／Ｏ制御手段内のリセット許可要素を、リセットするリセット手段、を備えることを特徴とする制御装置。
【請求項２】
前記異常検知手段は、前記リセットによっては情報がクリアされない記憶媒体を含み、該記憶媒体に前記異常を検知したことを表す情報を記録する、請求項１に記載の制御装置。
【請求項３】
前記Ｉ／Ｏ制御手段は、前記リセットを前記メイン制御手段に通知する手段を持つ、請求項２に記載の制御装置。
【請求項４】
前記メイン制御手段は、前記リセットの回数を積算し、積算値が設定値に達すると前記サブ制御手段のリブートプログラムを書き換える、請求項３に記載の制御装置。
【請求項５】
前記通信手段は、前記リセット中も外部からのアクセス要求を受け付ける、請求項１乃至４のいずれか１つに記載の制御装置。
【請求項６】
制御装置は更に、前記リセット中を報知する手段を備える請求項１乃至５のいずれか１つに記載の制御装置。
【請求項７】
前記リセット手段は、前記異常の検知に応答した前記リセット中でも、外部からのリセット要求を優先して受け付けて、前記通信手段もリセットする、請求項１乃至５のいずれか１つに記載の制御装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の制御装置を備え、前記機器は、用紙上に画像を形成するプロッタを含む、画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、画像処理エンジンなどの機器を制御するメインＣＰＵを含むメインコントローラと、省エネモードから通常モードへの復帰を行うサブＣＰＵを含み外部と通信するＩ／Ｏコントローラを備える制御装置、ならびに、それを用いる画像形成装置に関する。該画像形成装置は例えば、パーソナルコンピュータ（ＰＣ）に接続されて使用されるMFP(Multi Function Peripheral)に代表されるような、多機能画像処理装置に用いることができる。
【背景技術】
【０００２】
【特許文献１】特開平５−１８９３９３号公報，
【特許文献２】特開２００２−２７８４０９号公報、および、
【特許文献３】特許第３３５７５１４号。
【０００３】
特許文献１には、ＣＰＵと周辺回路の間に、不揮発バックアップされた、ＲＡＭ内蔵のリセット処理回路を介挿して、各種リセット信号をリセット処理回路に与えて、入力があったリセット信号をＲＡＭに記憶しているリセット信号種類情報に変換してリセット処理回路から出力して、周辺回路の一部又は全部を初期化したり、ＣＰＵ１１上のソフトウエアのパラメータの再設定処理等を行うリセット回路が記載されている。
【０００４】
また、従来、複数のＣＰＵを有する画像形成装置ではそれぞれのプロセッサが互いを監視することで各プロセッサの異常発生を検知することが良く知られている（例えば特許文献２）。ウオッチドッグ・タイマを各プロセッサ毎に用意し、そのうちの１つが異常状態を検出したら残りの全てのプロセッサを有する回路に対し初期化リセットをかけるのが一般的である。これは定着用のヒータを持つ定着装置等の発明では非常に有効であるが、それ以外の用途を持つ画像形成装置では不必要にリセットをかけることになり有効な手段とはいえない。
【０００５】
また、引用文献３には、複写機のシーケンス制御ＣＰＵの各種暴走を検出して暴走情報をメモリに保持し新たな暴走が検知されるとその内容とメモリの暴走情報および複写機の動作状態に応じて暴走を評価して、評価にしたがって複写機を自動復帰させるか動作制御を停止する、暴走検出復帰方式が記載されている。
【０００６】
ところで省エネルギー対応ＣＰＵを含むＩ／Ｏコントローラを搭載する画像形成装置では、低消費電力を実現するために、Ｉ／Ｏコントローラ以外の回路を、最低消費電力で待機状態または電源遮断することが知られている。このようなシステムではメインコントローラの代わりにＩ／Ｏコントローラが外部からのアクセスに対応するために、少なくとも外部からのアクセスに応答する回路については、ネットワークのパケット等を受け付けるよう常に応答できる状態にしておかなければならない。またＩ／Ｏコントローラの制御手段であるＣＰＵの暴走等により初期化リセットを行う場合があるが、プログラムのバグによる暴走等は、リブートを行ったとしても再度同じルーチンに入り込み、繰り返し暴走する恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記の課題を解決するものであり、外部からのアクセスに応答して省エネモードを解除する制御手段を含むＩ／Ｏコントローラの、暴走の繰り返しを防止することを第１の目的とし、暴走対応のＩ／Ｏコントローラ内リセットによっても外部との応答に支障を来さないようにすることを第２の目的とする。
【課題を解決するための手段】
【０００８】
（１）機器(1)の制御を行うメイン制御手段(3)と、該メイン制御手段(3)と外部機器又はネットワークとの間の通信を制御するＩ／Ｏ制御手段(4)とを含む制御装置において、
前記Ｉ／Ｏ制御手段(4)は、外部との通信を行う通信手段(22,25)，前記機器およびメイン制御手段への動作電圧が遮断された省エネルギーモードにおいて外部からのアクセスに対処しかつ該アクセスに応答して前記機器およびメイン制御手段に動作電圧を印加する通常モードへの復帰を行うサブ制御手段(21)，該サブ制御手段の異常を検知する異常検知手段(32〜34)、および、該異常の検知に応答して前記サブ制御手段と、前記通信手段(22,25)を除くＩ／Ｏ制御手段内のリセット許可要素を、リセットするリセット手段(36)、を備えることを特徴とする制御装置。
【０００９】
なお、理解を容易にするために括弧内には、図面に示し後述する実施例の対応又は相当要素の符号を、例示として参考までに付記した。
【発明の効果】
【００１０】
これにより、Ｉ／Ｏ制御手段(4)のサブ制御手段(21)の暴走等によりＩ／Ｏ制御手段(4)にリセットをアサートした場合に、全ての回路をリセットするのではなく、ネットワークＩ／Ｆ(22)やＵＳＢ  Ｉ／Ｆ(25)等の、常に外部との応答を行うものに対してはリセットをかけず、その他リセットをかけてもシステム上悪影響を与えないものに対してはリセットを実行する。これにより、制御装置の動作異常を防ぐことができ、また、処理中の外部要求に対しては処理を継続して行うことができる。
【発明を実施するための最良の形態】
【００１１】
（２）前記異常検知手段(32〜34)は、前記リセットによっては情報がクリアされない記憶媒体(34)を含み、該記憶媒体(34)に前記異常を検知したことを表す情報を記録する、上記（１）に記載の制御装置。
【００１２】
例えば、プログラムのバグ等による繰り返しの暴走を防ぐため、異常をウオッチドッグタイマのタイムアウト等、異常を検知した場合は、これを表す情報を、Ｉ／Ｏコントローラ内蔵のリセットの影響を受けない記憶媒体に記録する。これにより、リセットした後も異常を検知したことが記憶媒体に継続して保持される。
【００１３】
（３）前記Ｉ／Ｏ制御手段(4)は、前記リセットを前記メイン制御手段(3)に通知する手段(36,37)を持つ、上記（２）に記載の制御装置。後述の実施例では、メインコントローラ３とＩ／Ｏコントローラ４の間のＰＣＩバスのＰＣＩＩＮＴ信号ラインで通知する。これにより、メイン制御手段(3)は、Ｉ／Ｏコントローラ４の前記リセットを認識することができる。
【００１４】
（４）前記メイン制御手段(3)は、前記リセットの回数を積算し、積算値が設定値に達すると前記サブ制御手段(21)のブートプログラムを書き換える、上記（３）に記載の制御装置。
【００１５】
例えば、省エネモードの解除により動作状態に復帰する、メイン制御手段のメインＣＰＵは、該情報を参照して、Ｉ／Ｏ制御手段のサブＣＰＵ２１の暴走が止まらない場合は、サブＣＰＵ２１用のブートプログラムを書き換え、リブートさせることでサブＣＰＵ２１の暴走を止める。
【００１６】
（５）前記通信手段(22,25)は、前記リセット中も外部からのアクセス要求を受け付ける、上記（１）乃至（４）のいずれか１つに記載の制御装置。これによれば、外部からのアクセスに対する支障が少なくなる。
【００１７】
（６）制御装置は更に、前記リセット中を報知する手段(15)を備える上記（１）乃至（５）のいずれか１つに記載の制御装置。これにより、外部にサブＣＰＵ２１が異常状態にあることを伝えることが可能になる。
【００１８】
（７）前記リセット手段(36)は、前記異常の検知に応答した前記リセット中でも、外部からのリセット要求を優先して受け付けて、前記通信手段(22,25)もリセットする、上記（１）乃至（５）のいずれか１つに記載の制御装置。これにより、異常検知によるリセット中にも、優先度が高い外部リセットを受け付けることができる。
【００１９】
（８）上記（１）乃至（７）のいずれか１つに記載の制御装置を備え、前記機器(1)は、用紙上に画像を形成するプロッタ(6)を含む、画像形成装置。
【００２０】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【実施例１】
【００２１】
図１に、本発明の一実施例であるＭＦＰ（Multi Function Printer）機能があるディジタル複写機ＭＦ１の概要を示す。複写機ＭＦ１は、原稿上の画像を読み込むスキャナ５，画像を用紙に書き込むプロッタ６およびこれらの制御を行うエンジンＡＳＩＣ（Application Specific IC）７を含むエンジン部１を有し、エンジンＡＳＩＣ７は、複写機のシステム制御および画像処理制御を行うメインコントローラ部２と、ＰＣＩバス等の汎用バスによって繋がっている。
【００２２】
メインコントローラ部２には、画像データを蓄積する画像メモリ１１，多量の画像データの蓄積やジョブ履歴等を記憶するローカルストレージ１０，複数の信号線を同時に使いデータを転送するためのＩＥＥＥ１２８４等があり、これらを含む各デバイスを制御するメインコントローラＡＳＩＣ９とコントローラ全般の制御を行うメインＣＰＵ８がある。
【００２３】
複写機ＭＦ１のＩ／Ｏコントローラ４は、エンジン１側の汎用バスとは別のＰＣＩバス等の汎用バスで、メインコントローラ３に繋がっていて、Ｉ／Ｏコントローラ４には、ネットワークやＵＳＢのホストＩ／Ｆ，Ｉ２Ｃ，ＳＤ，操作部１５等のＩ／Ｏデバイスを制御するＩ／ＯコントローラＡＳＩＣ１２、および、メインコントローラ３およびＩ／Ｏコントローラ１２双方がアクセスできる共有ＲＡＭ３５（図５）があり、このＩ／ＯコントローラＡＳＩＣ１２に、メインコントローラ３を制御可能な省エネルギー対応プロセッサ（サブＣＰＵ）２１（図２〜図５）を内蔵している。メインコントローラ３とＩ／Ｏコントローラ４を含むコントローラ部２が、複写システム全般の制御すなわちシステム制御を行う。メインコントローラ３は共有ＲＡＭ３５（図５）を初め、Ｉ／Ｏコントローラ４内の内部レジスタ等へのアクセスを容易に行える構成となっている。
【００２４】
複写機ＭＦ１の全体に動作電圧が加わって、外部からのアクセスに対応することができるのは勿論、原稿読み取り，複写，印刷等の指示すなわち画像処理指示に対応して指示された画像処理を開始できる状態を、通常モードあるいは動作モードといい、外部からの通信，印刷指示などの外部からのアクセス（外部アクセス）あるいは複写機ＭＦ１に対するオペレータの操作（オペレータアクセス）を認識するための回路部分ならびに状態情報を保持する回路のみに常時給電し、他の回路部分には給電しない状態を省エネルギーモード（省エネモード）あるいは節電モード（低電力モード）という。
【００２５】
通常モードにおいて、外部アクセスおよびオペレータアクセスのいずれも無い待ち状態が設定時間以上継続すると、メインＣＰＵ８が、図示しない電源回路の電源コントローラに、省エネモードへの移行を指示し、これに応答して電源コントローラが、前記他の回路部分への給電回路を遮断（オフ）する。これにより複写機ＭＦ１は省エネモードとなり、この実施例では、エンジン部１およびメインコントローラ３への給電が停止する。しかしＩ／Ｏコントローラ４には給電が継続する。この省エネモードにおいて、外部アクセス又はオペレータアクセスがあると、これに応答してＩ／Ｏコントローラ４のサブＣＰＵ２１が電源コントローラに通常モードへの復帰を指示し、これに応答して電源コントローラが、遮断していた給電回路を通電（オン）にする。これにより複写機ＭＦ１は通常モードとなる。
【００２６】
図２に、通常モードのときの、複写機ＭＦ１のネットワーク応答の通信情報のルートを示し、図３には、省エネルギーモードのときのネットワーク応答の通信情報のルートを示す。コントローラ部２は、省エネルギーモード時は、エンジン部１およびメインコントローラ３をPower  Off（電源遮断）し、Ｉ／Ｏコントローラ４に内蔵のサブＣＰＵ２１で、通常モード（図２）ではメインＣＰＵ８が行う外部要求（外部アクセス）に対する処理を、省エネモードでは代わりに受け持つことで、システム全体の消費電力低下を図っている。省エネルギーモード時は、外部ネットワークからの応答やＵＳＢ接続デバイスからの応答がある場合、メインコントローラ３はPower  Offとなっているのでその要求を受け付けられない。Ｉ／Ｏデバイスドライバを搭載済みの、Ｉ／Ｏコントローラ４に内蔵のサブＣＰＵ２１が、代わりに外部要求に対する処理を行う（図３）。
【００２７】
図４は、メインコントローラ３が省エネルギーモードのときの、Ｉ／Ｏコントローラ４のパケット応答について詳細に記したものである。Ｉ／Ｏコントローラ４には、パケットの受信等、特定の外部要求（外部アクセス）が伝えられると、省エネルギーモードから通常モードへの復帰要因として割込み信号を、ＰＣＩバス経由でメインコントローラ３に送信する。具体例として、省エネルギーモードのときに外部からパケットデータが送られてくるとサブＣＰＵ２１は、受信した全てのパケットに対して適宣な処理を行う。さらにサブＣＰＵ２１は、電源コントローラに通常モードへの復帰を指示し、メインコントローラ３側、エンジン１側をPower  On（電源投入）する。そして省エネルギーモードから通常モードへの復帰要因であるパケット応答処理が来たことを、メインコントローラ３へ割込み信号として伝える。
【００２８】
Power  Onにより省エネルギーモードへ移る前の通常モードに復帰したメインコントローラ３は、割込み信号を受け取った後、何の復帰要因が来たかをＩ／Ｏコントローラ４内蔵のレジスタを参照することによって知り、Ｉ／Ｏコントローラ４で行っていた処理を引継いでメインコントローラ３側で該処理を継続して行う。このような一連の動作を行うことで外部からの要求に的確に応答しつつ、システム全体の消費電力低下を実現している。
【００２９】
図５は、Ｉ／ＯコントローラＡＳＩＣ１２内の、ウオッチドッグタイマ３２による暴走検知／リセットの信号ルートを示す。Ｉ／Ｏコントローラ４のＡＳＩＣ１２には、ウオッチドッグ（以下略してＷＤＧ）タイマ３２が含まれており、サブＣＰＵ２１がＷＤＧタイマ３２内の書き込み可能領域に対して定期的にデータの書き込みを行うことで、サブＣＰＵ２１が正常に動作していることを、ＷＤＧタイマ３２に知らせるものである。ＷＤＧタイマ３２に一定期間を経過しても書き込みがなされない場合は、ＷＤＧタイマ３２はサブＣＰＵ２１で異常が発生したと判断し、これをリセットＩ／Ｆ３３を介してシステムＩ／Ｆ３６に通知し、システムＩ／Ｆ３６が「適宣な初期化処理」を行う。
【００３０】
図６に、サブＣＰＵ２１とＷＤＧタイマ３２との間の、リセット処理信号ルートを示す。ＷＤＧタイマ３２がタイムアウトすると、リセット要求をＲｅｓｅｔ  Ｉ／Ｆ３３に与え、これに応答してＲｅｓｅｔ  Ｉ／Ｆ３３がリセット信号をＳｙｓｔｅｍ  Ｉ／Ｆ３６に与え、これによりサブＣＰＵ２１ならびに図５上に点々塗り潰しにしたブロツクで表わす回路要素がリセット状態になる。メインコントローラ３とＩ／Ｏコントローラ４の間のＰＣＩバスのＰＣＩＩＮＴ信号が、Ｉ／Ｏコントローラ４からメインコントローラ３に、サブＣＰＵ２１のリセットを伝達する。
【００３１】
ＷＤＧタイマ３２には、ＷＤＧタイムアウトによるリセットが発生した際に、発生したことを記録するログメモリ、すなわちログ記録部３４、がある。ログ記録部３４は、リセットによって情報が初期化されない不揮発性の記録媒体（半導体メモリ）で構成されており、サブＣＰＵ２１によってログのクリアが行われない限り、その情報を継続して保持する。通常ＣＰＵ（サブＣＰＵ２１）が暴走するのは、該ＣＰＵが実行するプログラムのバグにより、あるループ処理からの離脱が出来ないことによるものが多い。このような現象による暴走は、異常検出によるリセットがされた後も、同じループ処理に陥って繰り返し暴走する可能性が高い。
【００３２】
ログ記録部３４が内蔵されていると、ログ記録部３４のタイムアウト発生情報の有無に基づきメインコントローラ３は、Ｉ／Ｏコントローラ４がＷＤＧタイムアウトによりリセットがかかったのか（暴走検知リセット）あるいは電源立ち上げによりリセットがかかったのか（電源オンリセット）、を判別することが出来る。メインコントローラ３とＩ／Ｏコントローラ４の間のＰＣＩバスのＰＣＩＩＮＴ信号が、Ｉ／Ｏコントローラ４からメインコントローラ３に、サブＣＰＵ２１のリセットを伝達すると、メインコントローラ３は、ログ記録部３４のタイムアウト発生情報の有無に基づき、Ｉ／Ｏコントローラ４がＷＤＧタイムアウト（暴走検知）によりリセットがかかったのか、あるいは電源オンリセットか、を判別する。
【００３３】
この判別に基づいて、タイムアウト発生（暴走検知）であるときには、メインコントローラ３側でＷＤＧタイムアウトの回数を積算（カウント）し、積算値（カウント値）をメモリに記録する。
【００３４】
メインコントローラ３は、サブＣＰＵ２１がリセット中に、Ｉ／Ｏコントローラ４内のサブＣＰＵ２１が使用するプログラムが格納されているＲＯＭ１３等の不揮発性記録媒体へのアクセスが可能であり、サブＣＰＵ２１をリセット中にブートプログラムを書き換えることができる。
【００３５】
メインコントローラ３は、記録している積算値が閾値を超えると、サブＣＰＵ２１の動作プログラム（ＲＡＭ上）を、バグの無いプログラムに書き換えた後、サブＣＰＵ２１へのリセットを解除することでサブＣＰＵ２１を正常状態へ復帰させ、積算値を初期化（クリア）する。記録している積算値が閾値以下のときには、メインコントローラ３は、サブＣＰＵ２１の動作プログラムを書き換えることなく、サブＣＰＵ２１へのリセットを解除する。リセットを解除されたサブＣＰＵ２１は、ブート（起動）して初期化を実行して、ＷＤＧタイマ３２を初期化（クリア）し、ＷＤＧタイマ３２内蔵のログ記録部３４のタイムアウト発生情報もクリアする。
【００３６】
ここで、ＷＤＧタイマ３２がタイムアウト（暴走検知）したときの、上記「適宣な初期化処理」について述べる。ここでいう「適宣な初期化処理」とは、暴走検知に対応する、Ｉ／Ｏコントローラ４内の初期化が必要な回路（図５上の転々塗り潰しブロツク）に対してのみリセット信号を供給するものである。Ｉ／Ｏコントローラ４は、省エネルギーモード時に常に外部からの要求（外部アクセス）に応答しなければならないことは、既に上述したとおりである。サブＣＰＵ２１がプログラムのバグ等による暴走を起こした場合、サブＣＰＵ２１はＷＤＧタイマ３２に対しデータの書き込みを行えないので、ＷＤＧタイムアウトによる初期化処理が開始される。
【００３７】
この時、仮に全ての回路に対してリセットをかけた場合は、Ｉ／Ｏコントローラ４がサブＣＰＵ２１を介さない処理、例えばハード的なネットワーク応答、を行っていると、ネットワークＩ／Ｆ２２がリセットされるためネットワーク上で異常が発生してしまう。さらに実施例では、Ｉ／Ｏコントローラ４は、ＰＣＩバスを介してメインコントローラ３と接続されている。同様に、Ｉ／Ｏコントローラ４内のＰＣＩ  Ｉ／Ｆ３７が、ＷＤＧタイムアウトによる初期化処理が行われてしまうとＰＣＩバスのコンフィグはリセットされることとなるが、メインコントローラ３側には、Ｉ／Ｏコントローラ４側のＰＣＩ  Ｉ／Ｆがリセットされたことを知る手段が無い。そのため、メインコントローラ３側からＩ／Ｏコントローラ４側に対してＰＣＩバスを介した転送を行うと、バスエラーとして返されてしまうか、最悪ではバス上でのハングアップを引き起こす可能性がある。反対に、外部からの応答に対応しなくてもよい、具体例としてＩ２Ｃ  Ｉ／Ｆ３８などの、記憶媒体にアクセスする回路に関しては、初期化処理を行えばシステム上何ら不具合は起こさない。データ転送が失敗したとしても失敗した旨を転送マスタ側に伝えた上で再度転送してもらえば済むことである。逆に初期化処理を行わないと、いつまでも転送が終了せず問題となることがある。さらに、再初期化中に外部からのリセットに対しては再初期化を中断し、プライオリティの高い外部リセットに対応する必要がある。一般的に外部リセットは、システム上重要な問題が発生したときに起こることが多いためである。
【００３８】
以上の観点から、本実施例では、Ｉ／ＯコントローラＡＳＩＣ１２内を、ＷＤＧタイマ３２がタイムアウト（サブＣＰＵ２１が暴走）したときリセット信号を供給する回路（図５上の白ブロック）と、供給しない回路（図５上の転々塗り潰しブロツク）に区分して、該リセット信号を供給しない回路は、外部からのアクセス要求を受付けてそれに対応するようにした。ネットワークＩ／Ｆ２２やＵＳＢ  Ｉ／Ｆ２５等の常に外部との応答を行うものに対してはリセットをかけず、その他リセットをかけてもシステム上悪影響を与えないものに対してはリセットをかける。
【００３９】
しかも、リセット信号を供給しない回路および供給する回路のいずれも、リセット信号を供給する回路をリセット中でも、すなわちＷＤＧタイマ３２のタイムアウトによる初期化リセットをアサート中でも、外部リセットに対応する初期化処理を実行するようにした。すなわち異常検知による初期化リセットをアサート中であっても、外部からのリセット要求を優先して受け付ける。外部からのリセット要求があるとＳｙｓｔｅｍ  Ｉ／Ｆ３６は、上記リセット信号を供給しない回路および供給する回路のいずれにも、リセット信号を供給してリセットする。
【００４０】
また、Ｉ／Ｏコントローラ４側でＷＤＧタイムアウト（暴走検知）による初期化処理が開始された場合、メインコントローラ３は常に、Ｉ／Ｏコントローラ４側を監視でもしていない限りＷＤＧタイマ３２のタイムアウト（異常検知）によるＩ／Ｏコントローラ４内の初期化処理の実施に気づく手段は無い。メインコントローラ３がこの初期化処理を監視するコントローラシステムにしてしまうと、その分メインＣＰＵ８の処理が入るので、コントローラ部２のパフォーマンスは悪くなる。
【００４１】
そこで本実施例では、メインコントローラ３とＩ／Ｏコントローラ４の間の既存の信号を用いて、Ｉ／Ｏコントローラ４からメインコントローラ３に上記異常検知によるＩ／Ｏコントローラ４内のサブＣＰＵ２１のリセットを伝達するようにして、メインＣＰＵ８のパフォーマンス低下を防いだ。既存の信号を用いるのは、無駄な専用信号の付加を避けるためで、本実施例で言えば、メインコントローラ３とＩ／Ｏコントローラ４の間のＰＣＩバスのＰＣＩＩＮＴ信号ラインを利用することで、Ｉ／Ｏコントローラ４からメインコントローラ３にサブＣＰＵ２１のリセットを伝達する。具体的には、Ｒｅｓｅｔ  Ｉ／Ｆ３３が発生するリセット信号をＳｙｓｔｅｍ  Ｉ／Ｆが、上記ＰＣＩＩＮＴ信号ラインを介してメインコントローラ３に伝達する。本実施例では、ＰＣＩバスを信号ラインに用いるが、メインコントローラ３とＩ／Ｏコントローラ４間の接続Ｉ／Ｆが、その他の汎用Ｉ／Ｆである場合でも、そのＩ／Ｆの使用可能な信号を１本利用すれば同様の処理が出来るので、そのようにする。
【００４２】
本実施例のＩ／Ｏコントローラ４の操作部  Ｉ／Ｆ３９（図５）には、操作ボード１５（図１）が接続されており、上記のＷＤＧタイムアウト（暴走検知）によるリセットが発生した時点で、メインコントローラ３が省エネルギーモードに移っていると外部からは知る手段が無い。そこで本実施例では、上記異常検知によるＩ／Ｏコントローラ４内の初期化処理の開始と同時に、操作ボード１５上に再初期化処理を実施中であることを表わす表示を行う。これにより、対応不可能な、外部からのアクセス要求（外部アクセス，オペレータアクセス）を防ぐ。
【図面の簡単な説明】
【００４３】
【図１】本発明の１実施例の、複合機能付きデジタル複写機の構成の大要を示すブロツク図である。
【図２】図１に示すコントローラ部２での、通常モードのときの、複写機ＭＦ１のネットワーク応答の通信情報のルートを示すブロツク図である。
【図３】図１に示すコントローラ部２での、省エネルギーモードのときのネットワーク応答の通信情報のルートを示すブロツク図である。
【図４】図１に示すコントローラ部２での、省エネルギーモードのときの、Ｉ／Ｏコントローラ４のパケット応答の信号流れを示すブロツク図である。
【図５】図１に示すＩ／ＯコントローラＡＳＩＣ１２の構成を示すブロツク図であり、ウオッチドッグタイマ３２がタイムアウトしたときにリセット信号が与えられる回路部を点々塗り潰しで示す。
【図６】図５に示すサブＣＰＵ２１とＷＤＧタイマ３２との間の、リセット信号およびクリア信号のルートを示すブロツク図である。
【符号の説明】
【００４４】
１：エンジン部
２：コントローラ部
【図１】
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【図２】
2007286859.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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