(57)【要約】【課題】  パッシベーション膜の曲面部分に到達した光は屈折され、受光部には到達せず、隣接画素のリング状ＭＯＳＦＥＴなどのある方向へ侵入してしまい、所望とするフォトダイオードからの信号以外のノイズ発生や、ＭＯＳＦＥＴの動作異常などを引き起こす。【解決手段】  光ｈν１はパッシベーション膜４８と誘電体膜４９との界面（点Ａ）で屈折し、隣接画素の信号変換部５３方向へ曲げられる。ｎ+型ドレイン領域３８の表面から遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の表面までの面内垂直方向の距離をｈ、パッシベーション膜４８の段差凹部底面最端部（点Ｂ）と隣接画素における電荷保持手段（ソース近傍ｐ型領域３７）又は空乏層５０の最端部との間の面内水平方向における最短距離をΔｘを用いて、誘電体膜４９の屈折率ｎ１とパッシベーション膜４８の屈折率ｎ２との間に所定の不等式を満足する条件を設定して屈折角θを小さくする。【選択図】            図２
2007043108.tif 000002
【特許請求の範囲】
【請求項１】
光を電荷に変換して蓄積する光電変換部と、前記光電変換部で発生した電荷を転送する転送手段と、前記転送手段で転送された電荷を保持する電荷保持手段と、前記電荷保持手段で保持された電荷量に応じた信号を出力する出力手段とからなる画素が、半導体基板上にマトリクス状に複数配列されると共に、前記光電変換部の上方に設けられ該光電変換部に対応する位置に開口部を持つ遮光膜と、前記遮光膜を覆うパッシベ−ション膜とが形成された固体撮像素子において、
前記パッシベーション膜の前記遮光膜の開口部における段差凹部を少なくとも充填する屈折率ｎ１の誘電体膜が形成されており、前記パッシベ−ション膜の屈折率をｎ２とし、前記段差凹部の底面最端部と１隣接画素における前記電荷保持手段又は前記電荷保持手段に接する前記半導体基板内の空乏層の最端部との間の面内水平方向における最短距離をΔｘとし、前記半導体基板表面から前記パッシベーション膜の前記開口部における表面までの面内垂直方向の距離をｈとしたとき、次式
Δｘ２≧２｛１−（ｎ１／ｎ２）｝ｈ２
（ただし、ｈ／Δｘ≧５、かつ、０≦Δｘ≦０.６μｍ）
なる条件を満足する構成とされていることを特徴とする固体撮像素子。
【請求項２】
前記誘電体膜は前記パッシベーション膜の段差凹部内に充填され、該誘電体膜の高さが前記パッシベーション膜の高さと略同じで、前記パッシベーション膜の段差凹部を含むパッシベーション膜表面全体を平坦にしたことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記誘電体膜は前記パッシベーション膜全面を被覆形成し、表面が平坦であることを特徴とする請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子に係り、特に、素子受光部以外の光電荷保持手段への余分な光侵入を抑制するように構成された固体撮像素子に関する。
【背景技術】
【０００２】
従来の固体撮像素子には、大きく分けてＣＣＤ（Charge Coupled Device：電荷結合素子）方式とＣＭＯＳ（Complementary MOS）方式の２つがある。両者の違いは、光を電荷に変換するフォトダイオードではなく、フォトダイオードの電荷の情報を各受光素子の外に如何に伝えるかというところにある。すなわち、ＣＣＤ方式は、フォトダイオードに発生した電荷を電荷結合素子（ＣＣＤ）により直接に外部へ転送する。一方、ＣＭＯＳ方式は、フォトダイオードに発生した電荷による電位の情報を、各フォトダイオードに対応して設けられたアンプを通して画素回路の外部に出力する。
【０００３】
製造プロセスに関しては、ＣＣＤ方式は特殊プロセスで製造することが必要で、専用ラインが必要となる。これに対し、ＣＭＯＳ方式は、通常のＣＭＯＳ−ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）プロセスと殆ど同じプロセスで製造できるので、ＣＭＯＳ−ＬＳＩ用のラインをそのまま使え、また、エリアセンサと他のＣＭＯＳ回路を混在できるというメリットがある。更に、電源の数はＣＣＤ方式では、電荷転送を実行するために複数の電源が必要になるが、ＣＭＯＳ方式は単一電源でよく、ＣＣＤ方式よりも電圧が低い。従って、消費電力は、ＣＭＯＳ方式の方がＣＣＤ方式よりも少ないというメリットがある。
【０００４】
このような特長があるＣＭＯＳ方式の固体撮像素子（ＣＭＯＳイメージセンサ）は、フォトダイオードで光電変換して得られた電荷を画素内で電圧信号、あるいは電流信号などの電気信号に変換し、その電気信号を画素内に備えた増幅用トランジスタで増幅してから画素外へ出力する。ＣＭＯＳイメージセンサの多くは、画素内に３個以上のトランジスタを備えていることが多い。その結果、ＣＭＯＳイメージセンサは、これらのトランジスタに多くの面積をとられることから、ＣＣＤに比べて微細化に不利であるといわれている。
【０００５】
そこで、画素内にトランジスタを１、２個だけ持つタイプのイメージセンサの開発も、従来行われてきた。このタイプのイメージセンサのトランジスタは、リング状のゲート電極を持つことが特徴である。この各画素内のリング状のゲート電極を持つトランジスタのリングの中心部の拡散は、通常トランジスタのソースとして機能するが、ゲート電極によりその他の拡散から分離されるため、構成をシンプルにすることが可能である。このリング状のゲート電極を持つトランジスタは増幅用ＭＯＳ型電界効果トランジスタ（ＦＥＴ）であり、このタイプのイメージセンサは、各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳイメージセンサの一種といえる。
【０００６】
このリング状ゲート電極を持つ固体撮像素子として、ウェル領域を共有する受光ダイオードと絶縁ゲート型電界効果トランジスタとを備え、かつ、トランジスタのチャネル領域の下のウェル領域内のソース拡散領域の近くに高濃度埋込層（キャリアポケット）を備えた構造の固体撮像素子が従来提案されている（例えば、特許文献１参照）。
【０００７】
図６は上記特許文献１記載の固体撮像素子の一例の構造断面図を示す。同図において、ｐ+基板１１の表面にｎウェル１２を形成し、ｎウェル１２中に埋め込みｐウェル１３を形成し、その埋め込みｐウェル１３上にリング状ゲート電極１４を形成し、更にｐウェル１３の表面にｎ+型のドレイン拡散層１５をリング状ゲート電極１４の外周部を取り囲むように形成すると共に、リング状ゲート電極１４の中心開口部に対応したｐウェル１３の表面位置にｎ+型のソース拡散層１６を形成し、リング状ＭＯＳＦＥＴとする。
【０００８】
そのリング状ＭＯＳＦＥＴのドレイン拡散層１５の下部にある埋め込みｐウェル１３を埋め込みフォトダイオードとする。そのうえでＭＯＳＦＥＴの埋め込みｐウェル１３内で、かつ、ソース拡散層１６の近傍に、ｐ型不純物濃度を高めた高濃度埋込層であるｐ+領域（キャリアポケット）１７を形成する。光は遮光膜２１によりドレイン拡散層１５に入射するようにされる。
【０００９】
このようにすると、埋め込みｐウェル１３内ではこのキャリアポケット１７が最もポテンシャルが低くなるため、入射光によりドレイン拡散層１５の下部の埋め込みフォトダイオードで発生したホールは、埋め込みｐウェル１３内を移動して、キャリアポケット１７に集中する。その結果、ソース近傍の電位が上昇し、ＭＯＳＦＥＴのしきい値が下がるので、そのしきい値変化が信号となる。キャリアポケット１７に集まったホールは、信号が読み出された後、ソース電極配線１８とゲート電極配線１９に高電圧をかけることにより、基板側に排出される。なお、ドレイン拡散層１５にはドレイン電極配線２０が接続される。
【００１０】
【特許文献１】特開平１１−１９５７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の従来の固体撮像素子では、遮光膜２１を採用してフォトダイオード以外の部分、すなわち、リング状ゲート電極１４を持つＭＯＳＦＥＴなどへの光の進入を防いでいるが、遮光膜２１は通常、アルミニウムなどの金属材料で形成されるため、腐食防止の保護膜として図６に示すように、遮光膜２１上にパッシベ−ション膜２２を形成する必要がある。
【００１２】
しかし、パッシベーション膜２２はＣＶＤ（Chemical Vapor Deposition：化学気相成長）などの成膜方法にて形成されるため、遮光膜２１の開口部での段差を完全になくすことはできず、図６に示すように、開口部エッジ付近のパッシベーション膜表面は曲面形となってしまう。パッシベーション膜２２の表面が平面である部分に関しては問題ないが、曲面部分Ａに到達した光はパッシベーション膜２２の表面にて屈折され受光部には到達せず、リング状ＭＯＳＦＥＴなどのある方向へ侵入してしまい、所望とするフォトダイオードからの信号以外のノイズ発生や、極端な場合はＭＯＳＦＥＴの動作異常などを引き起こす原因となっている。
【００１３】
ＣＭＯＳイメージセンサには他にも、一画素のトランジスタの数が３〜４個でフローティングディフュージョン（以下ＦＤ）を持つタイプがよく使われている。図７は従来の固体撮像素子の他の例の１画素当りの断面図を示す。同図において、ｐウェル２３上にはゲート酸化膜２４を介して転送ゲート２５が形成されており、更にその転送ゲート２５の外側のｐウェル２３内にフォトダイオード２６及びｎ+ドレイン２７が形成されている。
【００１４】
また、Ｐウェル２３表面の、ドレイン２７が設けられていない転送ゲート２５に隣接する位置にｎ+型のＦＤ２８が形成されており、ＦＤ２８にはリセットトランジスタＱ１のドレインと増幅トランジスタＱ３のゲートが持続され、選択トランジスタＱ２のドレイン、ソースがリセットトランジスタＱ１のソース、増幅トランジスタＱ３のドレインに接続されている。すなわち、この固体撮像素子では１画素にトランジスタＱ１〜Ｑ３と転送ゲート２５を有する転送トランジスタからなる計４個のトランジスタが設けられている。
【００１５】
この固体撮像素子では、フォトダイオード２６に溜められた電荷をリセットトランジスタＱ１で予めリセットされたＦＤ２８に転送し、選択トランジスタＱ２がオンになると、増幅トランジスタＱ３を通してＦＤ２８の電位信号を画素外に出力する構成になっている。このときもＦＤ２８は電荷保持手段となっており、絶縁膜２９上に形成された遮光膜２１の開口部エッジ付近のパッシベーション膜２２の曲面部分Ａで屈折した光がＦＤ２８に入ると、ノイズや誤動作の原因になる。
【００１６】
一方、ＣＭＯＳセンサの画素ピッチは、年々微細化が進んでおり、図８に示すように、２００１年では、５μｍ以上であったものが、２００６年では、２μm程度にまで小さくなっている。従って、従来は問題にならなかったことが、画素ピッチの微細化が進むことにより新たな問題として発生してくる。
【００１７】
画素ピッチの微細化は、半導体基板上の面内方向の寸法の縮小で実現されるが、面に垂直な方向の縮小は簡便にはできないという問題がある。これはＣＭＯＳセンサを構成するためには、少なくとも３層の配線層が必要であり、その厚みを確保しなければならないということに起因する。この配線層には、画素内に設置される各トランジスタに接続して信号転送や読み出し動作を行うために、一定の電流を通さなければならず、画素ピッチを縮小した場合でも一定の断面積を確保しなければならない。
【００１８】
配線層は、一般に、Ａｌ（アルミニウム）またはＣｕ（銅）により形成されるが、この材料の許容する電流密度を超えないように膜厚を確保する必要がある。各配線層の膜厚を確保した上で、これら配線層とその層間を形成すると配線層トータルの厚み（すなわち、素子高さ：図７にｈで示す）は、少なくとも３μmが必要である。
【００１９】
一方で、画素ピッチの縮小（微細化）に伴い、信号転送や読み出し動作を行うトランジスタのサイズや素子分離領域の幅も略比例して縮小するため、素子面内の寸法（図７にΔｘで示す）と素子高さ（ｈ）とのアスペクト比（ｈ／Δｘ）が急激に大きくなるという問題が生じる。その様子を、図９を用いて説明する。
【００２０】
図９におけるアスペクト比は、ｈ／Δｘの値（図９中の○印）で示しており、素子面内の寸法Δｘは、図７ではパッシベーション膜２２が曲面となる部分の位置から隣接する画素のＦＤ２８までの距離であり、後述する図２ではΔｘ２とΔｘ１の和である。画素ピッチの微細化が進むにつれ、素子の高さ（ｈ：図９中の■印）も同様に縮小されるが、前述したように、画素ピッチの微細化に伴う素子高さ（ｈ）の縮小には限界があり、少なくとも３μmが必要であるため、図９中に○印で示すようにアスペクト比ｈ／Δｘの値が急激に増大している。
【００２１】
アスペクト比ｈ／Δｘの値が増大した場合、図６、図７に示す従来の固体撮像素子におけるパッシベーション膜２２の曲面部分Ａで屈折した光は、容易にリング状ＭＯＳＦＥＴなどのある方向へ侵入してしまい、所望とするフォトダイオードからの信号以外のノイズ発生や、極端な場合はＭＯＳＦＥＴの動作異常などを助長するという問題が発生する。上記のアスペクト比ｈ／Δｘの値が急激に増加する点における素子面内の寸法Δｘは約０.６μmであり、この点を境にさらに画素ピッチの微細化が進んだ場合には特に甚大な問題となる。
【００２２】
本発明は、上記の点に鑑みなされたもので、入射する光のうち、フォトダイオード以外に入射する不要な光を減らすことで、動作異常を防止すると共にノイズを低減し得る固体撮像素子を提供することを目的とする。
【００２３】
また、本発明の他の目的は、画素ピッチを微細化した場合に、特に発生し易いフォトダイオード以外に入射する不要な光を抑制することで、小型で、かつ、ノイズの少ない固体撮像素子を提供することにある。
【課題を解決するための手段】
【００２４】
本発明は上記の目的を達成するため、光を電荷に変換して蓄積する光電変換部と、光電変換部で発生した電荷を転送する転送手段と、転送手段で転送された電荷を保持する電荷保持手段と、電荷保持手段で保持された電荷量に応じた信号を出力する出力手段とからなる画素が、半導体基板上にマトリクス状に複数配列されると共に、光電変換部の上方に設けられ該光電変換部に対応する位置に開口部を持つ遮光膜と、遮光膜を覆うパッシベ−ション膜とが形成された固体撮像素子において、パッシベーション膜の遮光膜の開口部における段差凹部を少なくとも充填する屈折率ｎ１の誘電体膜が形成されており、パッシベ−ション膜の屈折率をｎ２とし、段差凹部の底面最端部と１隣接画素における電荷保持手段又は電荷保持手段に接する半導体基板内の空乏層の最端部との間の面内水平方向における最短距離をΔｘとし、半導体基板表面からパッシベーション膜の開口部における表面までの面内垂直方向の距離をｈとしたとき、次式
Δｘ２≧２｛１−（ｎ１／ｎ２）｝ｈ２
（ただし、ｈ／Δｘ≧５、かつ、０≦Δｘ≦０.６μｍ）
なる条件を満足する構成とされていることを特徴とする。
【００２５】
この発明では、画素ピッチの微細化が進み、Δｘが０.６μm以下になった場合に、ｈ／Δｘが５以上となり、隣接画素における電荷保持手段に到達する光が急激に増えるが、上記の不等式を満足する屈折率ｎ１を持つ誘電体膜を採用することでノイズの発生や誤動作を回避することができる。
【００２６】
遮光膜を被覆するパッシベーション膜は、遮光膜の開口部に対応した位置で段差凹部をもつため、素子表面に対して垂直方向に入射する光のうち、パッシベーション膜の段差凹部の曲面部分に入射した光は、屈折して隣接画集の信号変換部方向へ光路が曲げられる。そこで、この発明では、少なくともパッシベーション膜の段差凹部内に誘電体材料を充填して誘電体膜を形成すると共に、その誘電体材料の屈折率ｎ１とパッシベーション膜の屈折率ｎ２との間に、上記の不等式で表される関係を持たせることにより、誘電体膜とパッシベーション膜の段差凹部の曲面部分との界面で屈折する光の屈折角を隣接画素における電荷保持手段及び電荷保持手段に接する半導体基板内の空乏層に入射しないような値にする。
【００２７】
また、上記の目的を達成するため、本発明は、誘電体膜はパッシベーション膜の段差凹部内に充填され、該誘電体膜の高さがパッシベーション膜の高さと略同じで、パッシベーション膜の段差凹部を含むパッシベーション膜表面全体を平坦にしたことを特徴とする。
【００２８】
この発明では、誘電体膜はパッシベーション膜の段差凹部内にのみ充填されて形成されており、かつ、パッシベーション膜の表面の高さと誘電体膜の表面の高さとがほぼ一致するようにされているため、パッシベーション膜の段差凹部も、誘電体膜により他の位置のパッシベーション膜の表面と同じ高さとなり、素子表面全体が平坦になる。
【００２９】
また、上記の目的を達成するため、本発明は、誘電体膜はパッシベーション膜全面を被覆形成し、表面が平坦であることを特徴とする。この発明では、パッシベーション膜全面を誘電体膜で覆うようにしたため、研磨レートが場所によらず均一にでき、表面段差が生じず平坦性を向上できる。
【発明の効果】
【００３０】
本発明によれば、パッシベーション膜の遮光膜の開口部における段差凹部を少なくとも充填する誘電体膜の屈折率ｎ１と、パッシベ−ション膜の屈折率をｎ２と、段差凹部の底面最端部と１隣接画素における電荷保持手段又は電荷保持手段に接する半導体基板内の空乏層の最端部との間の面内水平方向における最短距離Δｘと、半導体基板表面からパッシベーション膜の開口部における表面までの面内垂直方向の距離ｈとの間に、所定の関係を持たせることにより、誘電体膜とパッシベーション膜の段差凹部の曲面部分との界面で屈折する光の屈折角を隣接画素における電荷保持手段及び電荷保持手段に接する半導体基板内の空乏層に入射しないようにしたため、遮光膜の開口部に対応して設けられている画素内の光電変換部以外に入射する不要な光を減らすことができ、これにより固体撮像素子の動作異常を防止できると共に、ノイズを低減することができる。
【００３１】
また、本発明によれば、画素ピッチの微細化が進むにつれて、アスペクト比（ｈ／Δｘ）が急激に増加しても、素子の高さ（面内垂直方向の距離）ｈをあまり縮小させることなく、光電変換部以外に入射する不要な光を抑制することができ、これにより、小型で、かつ、ノイズの少ない固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００３２】
次に、本発明の各実施の形態について図面と共に説明する。
＜第１の実施の形態＞
図１（Ａ）は本発明になる固体撮像素子の第１の実施の形態の上面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。本実施の形態の固体撮像素子は、ｐ-型基板３１上にｐ-型エピタキシャル層３２を成長し、このエピタキシャル層３２の表面にｎウェル３３がある。ｎウェル３３上にはゲート酸化膜３４を挟んで第１のゲート電極である平面形状がリング状のゲート電極３５が形成されている。
【００３３】
リング状ゲート電極３５の中心開口部に対応したｎウェル３３の表面位置にはｎ+型のソース領域３６が形成されており、そのソース領域３６に隣接してソース近傍ｐ型領域３７が形成されている。ソース近傍ｐ型領域３７はリング状ゲート電極３５の外周部には達していない。また、ソース領域３６とソース近傍ｐ型領域３７の外側の離間した位置のｎウェル３３の表面には、ｎ+型のドレイン領域３８が形成されている。更に、図１（Ｂ）に示すように、リング状ゲート電極３５の外側のドレイン領域３８の下のｎウェル３３中には埋め込みのｐ-型領域３９がある。この埋め込みのｐ-型領域３９とドレイン領域３８は、図１（Ａ）に示す埋め込みフォトダイオード４０を構成している。
【００３４】
リング状ゲート電極３５、ソース領域３６、転送ゲート電極４１には、それぞれメタル配線４３、４４、４５が接続されている（なお、ドレイン領域３８にも電極配線が接続されているが図示せず）。また、ゲート酸化膜３４上のリング状ゲート電極３５、転送ゲート電極４１及びメタル配線４３〜４５にて生じる段差を覆うように、第１の誘電体材料による絶縁膜４６が被覆されている。更に、その絶縁膜４６の表面は平坦化されて遮光膜４７が形成され、その遮光膜４７の埋め込みフォトダイオード４０に対応した位置には開口部４７ａが穿設され、フォトダイオード４０へ光を導入すると共に、フォトダイオード４０以外の部分、すなわち、リング状ＭＯＳＦＥＴや転送ゲートＭＯＳＦＥＴへの光の進入を防いでいる。この遮光膜４７は金属、あるいは有機膜等で形成される。
【００３５】
更に、遮光膜４７は通常アルミニウムなどの金属材料で形成されるため、腐食防止の保護膜としてパッシベーション膜４８で素子上部全体を覆うように構成されている。パッシベーション膜４８としては、プラズマＣＶＤ膜で、ＳｉＯ２．ＳｉＯｘ，ＳｉＯＮ，ＳｉＮなどが使用される。更に、パッシベーション膜４８はその表面が遮光膜４７の開口部４７ａに対応した位置で段差を持ち、その段差凹部には、その段差凹部を埋めるようにパッシベーション膜４８とは同じかまたは異なる材質の第２の誘電体材料が充填されてなる誘電体膜４９が形成されている。
【００３６】
誘電体膜４９は、ＳＯＧ（Spin On Glass）系の材料の塗布及び、ＣＭＰ（Chemical Mechanical Polishing）工程により形成される。あるいは、ＣＶＤとＣＭＰの組み合わせでも形成可能である。そして、その組成比で屈折率が調整されるものがある。誘電体膜４９の表面高さはパッシベーション膜４８の表面高さと略一致し、それぞれ表面は平滑で、反射防止膜やマイクロレンズなどの光学機能膜を施すことも可能である。
【００３７】
上記のような構成が１画素分の構造となるが、これを周期的に平面内に整列させることによりイメージセンサを構成している。なお、図１の右側には隣接する画素の構成要素の一部も図示されている。この図１の構造の固体撮像素子は、リング状ゲート電極３５を持つトランジスタが、増幅用ＭＯＳ型電界効果トランジスタ（ＦＥＴ）であり、各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサ（ＣＭＯＳイメージセンサ）の一種といえる。
【００３８】
次に、このＣＭＯＳイメージセンサの動作について説明する。まず、光は誘電体膜４９、パッシベーション膜４８、遮光膜４７の開口部４７ａ、絶縁膜４６を透過して埋め込みフォトダイオード４０に入射し、ここで光電効果により電子ホール対が発生し、フォトダイオード４０のｐ-型領域３９にホール（電荷）が蓄積される。その後、全画素で電荷が一斉にフォトダイオード４０からリング状ＭＯＳＦＥＴのバックゲート（ソース近傍ｐ型領域３７）へ転送される。これは転送ゲート電極４１の電位を制御し、転送ゲートＭＯＳＦＥＴがオン状態になることで行われる。ここで、上記の転送ゲートＭＯＳＦＥＴは、図１（Ｂ）では転送ゲート電極４１直下のｎウェル３３をゲート領域、フォトダイオード４０の埋め込みのｐ−型領域３９をソース領域、ソース近傍ｐ型領域３７をドレインとするＰチャネルＭＯＳＦＥＴであり、電荷転送手段を構成する。
【００３９】
このとき、リング状ゲート電極３５直下のソース近傍ｐ型領域３７をゲート領域とし、ｎ+型のソース領域３６及びｎ+型のドレイン領域３８を有するＮチャネルＭＯＳＦＥＴであるリング状ゲートＭＯＳＦＥＴは、リング状ゲート電極３５の電位がローレベルとされてオフのままであり、電流が流れないようにしている。
【００４０】
ホール電荷転送後、転送ゲートＭＯＳＦＥＴをオフ状態にすることにより、フォトダイオード４０では再びホール電荷の蓄積が始まり、これは次の転送まで続く。ソース近傍ｐ型領域３７に溜まったホールは、当画素の読み出しのタイミングが来るまで保持される。読み出しのタイミングでリング状ゲート電極３５の電圧が上がり、リング状ゲートＭＯＳＦＥＴがオン状態になると、ソース近傍ｐ型領域３７に溜まったホールにより、リング状ゲートＭＯＳＦＥＴのしきい値電圧が変化し、このしきい値電圧の変化を、ソース電位の変化としてソース電極配線４４を介して読み出す。すなわち、リング状ゲートＭＯＳＦＥＴは光信号出力トランジスタとして動作する。
【００４１】
この後、リング状ゲート電極３５及びｎ+型のソース領域３６に高い電圧を印加すると、ソース近傍ｐ型領域３７のポテンシャルが持ち上げられ、ｎウェル３３のバリアを越えて、ホールがｐ型エピタキシャル層３２へ排出される。あるいは別の排出方法では、リング状ＭＯＳＦＥＴをオン状態とすることで、ドレインから電流が供給されソース電位が上昇し、ソース近傍ｐ型領域３７のポテンシャルが持ち上げられ、ｎウェル３３のバリアを越えてホールがｐ型エピタキシャル層３２へ排出される。
【００４２】
このＣＭＯＳイメージセンサの特徴は、各画素のリング状ゲート電極３５の中心開口部に対応して設けられたソース領域３６の近傍にソース近傍ｐ型領域３７を設け、そのソース近傍ｐ型領域３７に転送ゲートＭＯＳＦＥＴにより、フォトダイオード４０に蓄えた電荷を全画素一斉に転送してグローバルシャッターを実現することにある。
【００４３】
次に、図２の断面図と共に図１に示した本発明の第１の実施の形態の要部の構造について更に詳細に説明する。図２中、図１（Ｂ）と同一構成部分には同一符号を付してある。図２において、右半分に示される領域は隣接画素における信号変換部５３で、リング状ゲート電極３５、ｎ+型のソース領域３６、ソース近傍ｐ型領域３７により構成されている。ソース領域３６、ソース近傍ｐ型領域３７と離れたｎウェル３３の表面にはｎ+型のドレイン領域３８があり、隣接する画素同士をチャネル分離する分離領域５２を形成している。
【００４４】
ここで、フォトダイオード部５１の埋め込みのｐ-型領域３９の端位置から隣接する画素の信号変換部５３のｎウェル３３内の空乏層５０の最端部との間の面内水平方向における距離Δｘ２は、隣接画素の回路を分離するために必要な距離で（分離領域５２）、最新の技術を用いて最小で約０.３μｍに設計されている。
【００４５】
また、遮光膜４７の開口部４７ａの端位置はフォトダイオード部５１のｐ-型領域３９の端位置と平面方向で略一致している。また、フォトダイオード部５１の表面であるｎ+型ドレイン領域３８の表面から遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の段差凹部の表面までの距離（素子高さ）をｈとしてある。本実施の形態のＣＭＯＳイメージセンサは半導体プロセスによる３層または４層の電極配線構造をとっているため、ｈは約３μｍとなる。また、パッシベーション膜４８の屈折率はｎ２としてある。また、遮光膜４７の開口部４７ａにおけるパッシベーション膜４８の段差凹部の底面最端部と、フォトダイオード部５１の埋め込みのｐ-型領域３９の端位置に対応した遮光膜４７の開口部４７ａの端位置との面内水平方向における距離をΔｘ１としてある。通常、Δｘ１はパッシベーション膜厚と略一致し、０.８μｍ程度の値である。更に、パッシベーション膜４８の段差凹部に充填されている誘電体膜４９の屈折率はｎ１である。
【００４６】
かかる構造の第１の実施の形態において、素子に入射する光ｈν１及びｈν２のうち、光ｈν２は誘電体膜４９、パッシベーション膜４８の平坦部分、絶縁膜４６、ゲート酸化膜３４をそれぞれ透過してフォトダイオード４０を構成するドレイン領域３８及び埋め込みのｐ-型領域３９に直進して入射する。一方、光ｈν１はパッシベーション膜４８と誘電体膜４９との界面（点Ａ）で屈折し、隣接画素の信号変換部５３方向へ曲げられる。ここで、点Ａはパッシベーション膜４８と誘電体膜４９との界面の曲面部分のある一点を代表する点であるが、最も屈折の程度が大きくなるパッシベーション膜４８の凹み部分の底部端（点Ｂ）に近接する点を想定している。
【００４７】
光ｈν１が点Ａで屈折する角度は、スネルの法則（ｎ１・ｓｉｎθ１＝ｎ２・ｓｉｎθ２：θ１、θ２は光入射面の法線と入射光及び出射光とのなす角度、図示せず）により決定され、Δθ＝θ１−θ２と表される。屈折した光ｈν１はΔθで決められる角度によっては、分離領域５２を越えて隣接画素へ到達してしまう。この場合、図２に示すように、隣接画素のリング状ＭＯＳＦＥＴの空乏層５０に光が入射すると、空乏層５０は光電荷を保持しているソース近傍ｐ型領域３７に接しており、ソース近傍ｐ型領域３７の方がポテンシャルが低いため、発生した電荷のうちホールはソース近傍ｐ型領域３７に達し、ノイズの発生や誤動作の原因となってしまう。
【００４８】
しかし、屈折率ｎ１を有する誘電体膜４９を用いる場合でも以下のようにすることで、この問題を解決することができる。以下にその方法について詳述する。図２においてｎ１＝ｎ２−Δｎとし、Δθのゲート酸化膜３４の下面平面内の正接（ｔａｎｇｅｎｔ）をΔｔとする。このとき、スネルの法則から次式が成立する。
【００４９】
【数１】
2007043108.tif 000003
また、Δθ＝θ１−θ２であり、点Ａは屈折が最も大きくなる点であり、θ１≒９０°であるので、次式が成立する。
【００５０】
【数２】
2007043108.tif 000004
上記のΔｔについては、Δθが小さいので、（式１）及び（式２）を使って、次式が得られる。
【００５１】
【数３】
2007043108.tif 000005
従って、上式にΔｎ＝ｎ２−ｎ１を代入して整理すると次式の関係が成り立つ。
【００５２】
Δｔ２＝２｛１−（ｎ１／ｎ２）｝ｈ２  ・・・  （式３）
ここで、隣接画素の信号変換部５３に光ｈν１が到達しないための条件は、遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の段差凹部底面最端部と隣接画素における電荷保持手段（ソース近傍ｐ型領域３７）又は電荷保持手段に接する空乏層５０の最端部との間の面内水平方向における最短距離をΔｘ（＝Δｘ１＋Δｘ２）としてΔｔ≦Δｘと表すことができるから、（式３）から
Δｘ２＞２｛１−（ｎ１／ｎ２）｝ｈ２  ・・・  （式４）
なる関係が、隣接画素の信号変換部５３に光ｈν１が到達しないための条件となる。
【００５３】
ここで説明した内容は、画素ピッチの微細化が進み、Δｘが０.６μｍ以下になった場合に特に効果を発揮する。なお、当然のことながらΔｘ≧０である。このときは、ｈ／Δｘが５以上となり、信号変換部５３に到達する光ｈν１が急激に増えるが、上記の（式４）を満足するΔｘにて信号変換部５３を配置することでノイズの発生や誤動作を回避することができる。
【００５４】
この第１の実施の形態の場合、ｎ１＝１.４２１、ｎ２＝１.４５、ｈ＝３μmであるため、（式４）の不等式にこれらの値を代入すると、Δｘは０.６μｍとなり、（式４）の条件を満足する。これにより、第１の実施の形態では分離領域５２を越えて隣接画素の信号変換部５３に到達する光ｈν１を抑制することが可能となる。
【００５５】
その他、誘電体膜４９の屈折率ｎ１と、パッシベーション膜４８の屈折率ｎ２と、ｎ+型ドレイン領域３８の表面から遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の段差凹部の表面までの距離（素子高さ）ｈと、遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の段差凹部底面最端部と隣接画素における電荷保持手段（ソース近傍ｐ型領域３７）又は電荷保持手段に接する空乏層５０の最端部との間の面内水平方向における最短距離Δｘは、例えば、次の値をとる。
【００５６】
ｎ１        ｎ２        ｈ         Δｘ
1.421      1.450       3          0.60
1.440      1.450       5          0.60
1.430      1.450       3          0.50
1.434      1.450       3          0.45
1.437      1.450       3          0.40
なお、ここでは一例として具体的な屈折率ｎ１の誘電体膜４９と、屈折率ｎ２のパッシベーション膜４８を挙げたが、本発明は寸法及び材料を限定するものではなく、あくまで（式４）を満たすｈ及びΔｘの値にて構造を配置することが最大の特徴である。
【００５７】
図３は上記した本発明になる固体撮像素子の第１の実施の形態を、フローティングディフュージョンを持つタイプのＣＭＯＳイメージセンサに適用した場合の１画素当りの構造断面図を示す。同図中、図２及び図７と同一構成部分には同一符号を付し、その説明を省略する。図３に示すＣＭＯＳイメージセンサは、１画素にトランジスタＱ１〜Ｑ３と転送ゲート２５を有する転送トランジスタからなる計４個のトランジスタが設けられており、フォトダイオード２６に溜められた電荷をリセットトランジスタＱ１で予めリセットされたＦＤ２８に転送し、選択トランジスタＱ２がオンになると、増幅トランジスタＱ３を通してＦＤ２８の電位信号を画素外に出力する構成になっている。
【００５８】
このタイプのＣＭＯＳイメージセンサにおいて、誘電体膜４９の屈折率ｎ１と、パッシベーション膜４８の屈折率ｎ２と、ｎ+型ドレイン領域２７の表面からパッシベーション膜４８の段差凹部の表面までの距離（素子高さ）ｈと、遮光膜４７の開口部４７ａにおけるパッシベーション膜４８の段差凹部の底面最端部と、隣接する画素のＦＤ２８に接する空乏層５４の最端部との間の面内水平方向における距離Δｘとを前記（式４）を満足するように選定することで、遮光膜４７の開口部エッジ付近のパッシベーション膜４８の曲面部分Ａで屈折した光は、電荷保持手段となっているＦＤ２８とそれに接する空乏層５４に到達することなく抑制することが可能となる。
＜第２の実施の形態＞
次に、本発明になる固体撮像素子の第２の実施の形態について図面と共に説明する。図４は本発明になる固体撮像素子の第２の実施の形態の要部の断面図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図１及び図２に示した第１の実施の形態では、遮光膜４７の開口部４７ａにおいて表面が段差を持つパッシベーション膜４８の段差凹部を埋めるように誘電体材料が充填され、表面高さがパッシベーション膜４８の表面高さと略一致するようにされている誘電体膜４９が形成されているのに対し、図４に示す第２の実施の形態は、誘電体膜５５がパッシベーション膜４８の表面全体を被覆するように形成されている点に特徴がある。なお、誘電体膜５５を除き、他の構成部分は図１（Ａ）、（Ｂ）と同様である。
【００５９】
図４において、誘電体膜５５は、屈折率ｎ２のパッシベーション膜４８とは同じか又は異なる材質の屈折率ｎ１の誘電体材料であり、ＳＯＧ材料の塗布及び、ＣＭＰ工程により形成される。あるいは、ＣＶＤとＣＭＰの組み合わせでも形成可能である。誘電体膜５５の表面は平滑で、反射防止膜やマイクロレンズなどの光学機能膜を施すことも可能である。なお、誘電体膜５５は条件を満たす複数の材料の膜が層状に重なっていてもよい。
【００６０】
この実施の形態では、誘電体膜５５の平面に対して垂直方向に入射した光ｈν１及びｈν２は誘電体膜５５の内部を直進し、そのうち光ｈν１は第１の実施の形態と同様に、パッシベーション膜４８と誘電体膜５５との界面（点Ａ）で屈折して曲げられる。従って、本実施の形態も隣接画素の信号変換部５３に到達しないために、誘電体膜５５の屈折率ｎ１と、パッシベーション膜４８の屈折率ｎ２と、ｎ+型ドレイン領域３８の表面から遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の段差凹部の表面までの距離（素子高さ）ｈと、遮光膜４７の開口部４７ａに設けられたパッシベーション膜４８の段差凹部底面最端部（Ｂ点）と隣接画素における電荷保持手段（ソース近傍ｐ型領域３７）又は電荷保持手段に接する空乏層５０の最端部との間の面内水平方向における最短距離Δｘとが、前記（式４）で表される不等式を満足するように設定される。
【００６１】
ここで説明した内容は、画素ピッチの微細化が進み、Δｘが０.６μm以下になった場合に特に効果を発揮する。このときは、ｈ／Δｘが５以上となり、図４の信号変換部５３に到達する光ｈν１が急激に増えるが、上記の（式４）を満足するΔｘにて信号変換部５３を配置することでノイズの発生や誤動作を回避することが可能となる。
【００６２】
従って、この第２の実施の形態も、上記した第１の実施の形態と同様に、ｎ１＝１.４２１、ｎ２＝１.４５、ｈ＝３μmであるため、（式４）の不等式にこれらの値を代入すると、Δｘは０.６μｍとなり、（式４）の条件を満足するので、分離領域５２を越えて隣接画素の信号変換部５３に到達する光ｈν１を抑制することが可能となる。
【００６３】
その他、誘電体膜５５の屈折率ｎ１と、パッシベーション膜４８の屈折率ｎ２と、素子高さｈと、遮光膜４７の開口部４７ａにおけるパッシベーション膜４８の段差凹部の底面最端部と、隣接する画素の信号変換部５３のｎウェル３３内の空乏層５０の最端部との間の面内水平方向における距離Δｘは、例えば、次の値をとる。
【００６４】
ｎ１        ｎ２        ｈ         Δｘ
1.421      1.450       3          0.60
1.440      1.450       5          0.60
1.430      1.450       3          0.50
1.434      1.450       3          0.45
1.437      1.450       3          0.40
また、本実施の形態では、素子の表面に露出する材料が、誘電体膜５５の誘電体材料で単一であるため、ＣＭＰ研磨レートが場所によらず均一で表面段差が生じない。従って、表面の平坦性が向上し、ノイズの原因となる表面での光散乱を抑制できるという本実施の形態特有の効果がある。
【００６５】
なお、本実施の形態も図７に示したＣＭＯＳイメージセンサに適用することができる。図５は上記した本発明になる固体撮像素子の第２の実施の形態を、図７に示したフローティングディフュージョンを持つタイプのＣＭＯＳイメージセンサに適用した場合の１画素当りの構造断面図を示す。同図中、図４及び図７と同一構成部分には同一符号を付し、その説明を省略する。図５に示すＣＭＯＳイメージセンサにおいて、誘電体膜５５の屈折率ｎ１と、パッシベーション膜４８の屈折率ｎ２と、ｎ+型ドレイン領域２７の表面からパッシベーション膜４８の段差凹部の表面までの距離（素子高さ）ｈと、遮光膜４７の開口部４７ａにおけるパッシベーション膜４８の段差凹部の底面最端部と、隣接する画素のＦＤ２８に接する空乏層５４の最端部との間の面内水平方向における距離Δｘとを前記（式４）を満足するように選定することで、遮光膜４７の開口部エッジ付近のパッシベーション膜４８の曲面部分Ａで屈折した光は、電荷保持手段となっているＦＤ２８とそれに接する空乏層５４に到達することなく抑制することが可能となる。
【００６６】
また、本実施の形態も（式４）の条件を満足すればよく、誘電体膜５５の誘電体材料やパッシベーション膜４８の材料は上記の例に限定されるものではない。
【図面の簡単な説明】
【００６７】
【図１】本発明の固体撮像素子の第１の実施の形態の上面図とＸ−Ｘ'線に沿う縦断面図である。
【図２】本発明の固体撮像素子の第１の実施の形態の要部の断面図である。
【図３】本発明の固体撮像素子の第１の実施の形態を、フローティングディフュージョンを持つタイプの固体撮像素子に適用した場合の構造断面図である。
【図４】本発明の固体撮像素子の第２の実施の形態の要部の断面図である。
【図５】本発明の固体撮像素子の第２の実施の形態を、フローティングディフュージョンを持つタイプの固体撮像素子に適用した場合の構造断面図である。
【図６】従来の固体撮像素子の一例の断面図である。
【図７】従来の固体撮像素子でトランジスタの数が３〜４個でフローティングディフュージョンを持つタイプの構造断面図である。
【図８】ＣＭＯＳセンサの画素ピッチの年次別推移を示す図である。
【図９】画素の微細化に伴うアスペクト比の増大する様子を示す図である。
【符号の説明】
【００６８】
３２  ｐ-型エピタキシャル層
３３  ｎウェル
３５  リング状ゲート電極
３６  ｎ+型ソース領域
３７  ソース近傍ｐ型領域
３８  ｎ+型ドレイン領域
３９  埋め込みのｐ-型領域
４０  フォトダイオード
４１  転送ゲート電極
４７  遮光膜
４７ａ  遮光膜の開口部
４８  パッシベーション膜
４９、５５  誘電体膜
５１  フォトダイオード部
５２  分離領域
５３  信号変換部
【図１】
2007043108.tif 000006
【図２】
2007043108.tif 000007
【図３】
2007043108.tif 000008
【図４】
2007043108.tif 000009
【図５】
2007043108.tif 000010
【図６】
2007043108.tif 000011
【図７】
2007043108.tif 000012
【図８】
2007043108.tif 000013
【図９】
2007043108.tif 000014