(57)【要約】【課題】  静電気対策としてオペアンプ１０１の出力端子１０４と外部出力端子１１４との間に５０Ω程度の静電気保護用の拡散抵抗１０５を入れる必要があるが、オペアンプ１０１から電流を取り出した場合、たとえば２ｍＡの電流を取り出すと０．１Ｖ程度の大きな電圧降下が発生する。そこで、静電気保護用の拡散抵抗を挿入した場合でも電圧降下を抑え、且つ静電気耐性に優れたオペアンプ回路を提供する。【解決手段】  オペアンプ１０１の出力端子１０４から負帰還を掛けずに、５０Ω程度の静電気保護用の拡散抵抗１０５を介した外部出力端子１１４からオペアンプ１０１の反転入力端子１０２との間で負帰還を掛ける。負帰還量は通常４０ｄＢ以上掛けられるので、５０Ω程度の静電気保護用の拡散抵抗１０５の影響は１／１００以下に圧縮され、０．００１Ｖ以下の誤差となり、電圧降下の影響を小さく抑えることができる。【選択図】      図１
2007042711.tif 000002
【特許請求の範囲】
【請求項１】
反転入力端子と非反転入力端子を備えるオペアンプと、
第１の電流制限端子と第２の電流制限端子を有し、且つ前記オペアンプの出力端子と前記第１の電流制限端子とは接続されており、前記第２の電流制限端子は外部出力端子と接続されており、前記第２の電流制限端子に静電気が印加された場合には、前記第２の電流制限端子から流入し前記第１の電流制限端子へ流出する電流を制限することで前記オペアンプの静電気損傷の発生を抑制する単一若しくは複数の電子素子からなる複数の端子を備える第１の静電気保護部と、
第１の電圧制限端子と第２の電圧制限端子を有し、且つ前記第２の電流制限端子と前記第１の電圧制限端子とは接続されており、且つ前記第２の電圧制限端子は接地又は前記第１の電圧制限端子に静電気に起因する電流が印加された場合に前記第２の電圧制限端子との間に前記オペアンプを損傷させる電位差の発生を抑制しうる低抵抗領域と接続されており、前記第１の電圧制限端子と前記第２の電圧制限端子との間に前記静電気に起因する電流が供給された場合に前記第１の電圧制限端子と前記第２の電圧制限端子間に発生する電圧を制限することで前記オペアンプの静電気損傷の発生を抑制する単一若しくは複数の電子素子からなる複数の端子を備える第２の静電気保護部と、
少なくとも第１の帰還端子と第２の帰還端子を有し、前記第２の電流制限端子と前記第１の帰還端子が接続された位置に前記外部出力端子が配置され、前記外部出力端子を通して前記オペアンプの出力は前記第１の静電気保護部を介して電気的に接続され、前記オペアンプの前記反転入力端子と第２の帰還端子とが接続されることで前記第１の静電気保護部を前記オペアンプの負帰還経路内に含め、静電気が印加された場合には、前記第１の静電気保護部と前記第２の静電気保護部により前記オペアンプへの静電気起因の電流の流入を抑え、静電気が印加されない場合には前記第１の静電気保護部のインピーダンスを負帰還量に応じて低減させるように形成した、単一若しくは複数の電子素子又は導線からなる複数の端子を備える帰還部と、
（１）前記非反転入力端子と外部入力端子とが単一若しくは複数の電子素子または導線を介在して接続されていることと、
（２）前記非反転入力端子と前記外部入力端子とが単一若しくは複数の電子素子または導線を介在して接続されていることに加え、少なくとも第１の帰還量制御端子と第２の帰還量制御端子を有し、前記非反転入力端子と前記第１の帰還量制御端子とが接続された単一若しくは複数の電子素子または導線を用いて形成した第１の帰還量制御部とを備え、前記第２の帰還量制御端子は接地若しくは前記第１の帰還量制御部外で接続されていることと、
（３）前記非反転入力端子は接地、又は単一若しくは複数の電子素子または導線を用いて形成した第３帰還量制御部外で電気的に接続されており、加えて前記外部入力端子と前記反転入力端子は単一若しくは複数の電子素子または導線を用いて形成した第４の帰還量制御部を介して接続されていることと、の
上記（１）〜（３）の何れか一つの構成を有することを特徴とするオペアンプ回路。
【請求項２】
前記第１の静電気保護部は拡散抵抗であることを特徴とする請求項１に記載の静電気保護部を備えるオペアンプ回路。
【請求項３】
前記第２の静電気保護部は静電気が印加されない場合は前記オペアンプの前記演算処理に与える影響が抑制されるよう前記第１の電圧制限端子と前記第２の電圧制限端子間に流れる電流が抑えられるよう動作し、静電気が印加された場合は前記オペアンプの損傷の発生が抑制されるよう前記第１の電圧制限端子と前記第２の電圧制限端子間に流れる電流を大きくすることで前記第１の電圧制限端子と前記第２の電圧制限端子間電圧を低減させる非線形特性を備えることを特徴とする請求項１に記載の静電気保護部を備えるオペアンプ回路。
【請求項４】
前記第２の静電気保護部はサイリスタ、バイポーラトランジスタ、トライアック、ＭＯＳトランジスタ、またはダイオードであることを特徴とする請求項３に記載の静電気保護部を備えるオペアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護部を備えるオペアンプ回路に関する。
【背景技術】
【０００２】
オペアンプは通常数１０Ｖ程度以下の電圧で動作するよう形成されているため、例えば静電気等による数１００〜数１０００Ｖの電圧を有する静電気がオペアンプの出力端子に直接流入すると前記オペアンプが損傷する場合がある。そのため静電気が前記オペアンプの前記出力端子に直接伝播されないよう前記オペアンプの前記出力端子と、電子部品又は導線を用いて前記出力端子と接続されている外部出力端子との間に静電気保護部が接続される。
【０００３】
例えば特許文献１に示すように、前記外部出力端子と出力端子との間に１００Ω程度の抵抗値を有する薄膜抵抗を直列に挿入し、静電気放電による電気的ストレスの印加履歴の有無を前記薄膜抵抗の溶断、非溶断で判断する技術が知られている。
【０００４】
【特許文献１】特開２００４−３０４０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した技術では、１００Ω程度という抵抗値を有する前記薄膜抵抗が前記出力端子と前記外部出力端子の間に直列に挿入されるため、静電気放電が印加されない場合には、前記外部出力端子から見た等価抵抗値は１００Ω程度とかなり大きな値となり、例えば１ｍＡの電流を前記外部出力端子から外部に出力した場合、前記外部出力端子での電圧誤差は、１００Ω×１ｍＡ＝０．１Ｖという大きな電圧誤差が発生してしまうという問題点を有している。
【０００６】
また、上記した技術では、前記薄膜抵抗の溶断、非溶断により静電気の印加履歴を知ることはできる。しかしながら、前記薄膜抵抗が溶断した後は、前記オペアンプからの出力から前記外部出力端子に信号を送ることが著しく困難になり、オペアンプ回路として判断すると故障した状態となるという問題点があった。
【０００７】
そこで、本発明では従来のこのような問題点を解決し、静電気が印加された場合にはオペアンプの損傷の発生を抑制し、且つ静電気が印加されない場合には、出力抵抗が低く抑えられる静電気保護部を備えるオペアンプ回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明の静電気保護部を備えるオペアンプ回路は、反転入力端子と非反転入力端子を備えるオペアンプと、第１の電流制限端子と第２の電流制限端子を有し、且つ前記オペアンプの出力端子と前記第１の電流制限端子とは接続されており、前記第２の電流制限端子は外部出力端子と接続されており、前記第２の電流制限端子に静電気が印加された場合には、前記第２の電流制限端子から流入し前記第１の電流制限端子へ流出する電流を制限することで前記オペアンプの静電気損傷の発生を抑制する単一若しくは複数の電子素子からなる複数の端子を備える第１の静電気保護部と、第１の電圧制限端子と第２の電圧制限端子を有し、且つ前記第２の電流制限端子と前記第１の電圧制限端子とは接続されており、且つ前記第２の電圧制限端子は接地又は前記第１の電圧制限端子に静電気に起因する電流が印加された場合に前記第２の電圧制限端子との間に前記オペアンプを損傷させる電位差の発生を抑制しうる低抵抗領域と接続されており、前記第１の電圧制限端子と前記第２の電圧制限端子との間に前記静電気に起因する電流が印加された場合に前記第１の電圧制限端子と前記第２の電圧制限端子間に発生する電圧を制限することで前記オペアンプの静電気損傷の発生を抑制する単一若しくは複数の電子素子からなる複数の端子を備える第２の静電気保護部と、少なくとも第１の帰還端子と第２の帰還端子を有し、前記第２の電流制限端子と前記第１の帰還端子が接続された位置に前記外部出力端子が配置され、前記外部出力端子を通して前記オペアンプの出力は前記第１の静電気保護部を介して電気的に接続され、前記オペアンプの前記反転入力端子と第２の帰還端子とが接続されることで前記第１の静電気保護部を前記オペアンプの負帰還経路内に含め、静電気が印加された場合には、前記第１の静電気保護部と前記第２の静電気保護部により前記オペアンプへの静電気起因の電流の流入を抑え、静電気が印加されない場合には前記第１の静電気保護部のインピーダンスを負帰還量に応じて低減させるように形成した、単一若しくは複数の電子素子又は導線からなる複数の端子を備える帰還部と、（１）前記非反転入力端子と前記外部入力端子とが単一若しくは複数の電子素子または導線を介在して接続されている、（２）前記非反転入力端子と前記外部入力端子とが単一若しくは複数の電子素子または導線を介在して接続されていることに加え、少なくとも第１の帰還量制御端子と第２の帰還量制御端子を有し、前記非反転入力端子と前記第１の帰還量制御端子とが接続された単一若しくは複数の電子素子または導線を用いて形成した第１の帰還量制御部とを備え、前記第２の帰還量制御端子は接地若しくは前記第１の帰還量制御部外で接続されている、（３）前記非反転入力端子は接地、又は単一若しくは複数の電子素子または導線を用いて形成した第３帰還量制御部外で電気的に接続されており、加えて前記外部入力端子と前記反転入力端子は単一若しくは複数の電子素子または導線を用いて形成した第４の帰還量制御部を介在して接続されている、上記（１）〜（３）の何れか一つの構成を有することを特徴とする。
【０００９】
この構成によれば、前記外部出力端子から見た前記第１の静電気保護部のインピーダンスは負帰還量に応じて低減されるため、静電気損傷の発生を抑制するために前記第１の静電気保護部にインピーダンスの大きな素子を用いても前記オペアンプ回路の前記外部出力端子から見た出力インピーダンスの値は負帰還量に応じて低減した値として扱え、前記外部出力端子から電流を取り出しても前記外部出力端子での電圧降下は負帰還量分だけ圧縮されるため、前記外部出力端子から電流を取り出した場合でも前記外部出力端子での電圧精度を維持することができる。
【００１０】
また、上記した本発明の静電気保護部を備えるオペアンプ回路は、前記第１の静電気保護部は拡散抵抗であることを特徴とする。
【００１１】
この構成によれば、放熱性に優れた基板内に形成された拡散層を前記第１の静電気保護部として用いるため、静電気が印加された場合に前記第１の静電気保護部の温度上昇を抑えることができ、信頼性に優れた前記第１の静電気保護部を得ることができる。
【００１２】
また、上記した本発明の静電気保護部を備えるオペアンプ回路は、前記第２の静電気保護部は静電気が印加されない場合は前記オペアンプの前記演算処理に与える影響が抑制されるよう前記第１の電圧制限端子と前記第２の電圧制限端子間に流れる電流が抑えられるよう動作し、静電気が印加された場合は前記オペアンプの損傷の発生が抑制されるよう前記第１の電圧制限端子と前記第２の電圧制限端子間に流れる電流を大きくすることで前記第１の電圧制限端子と前記第２の電圧制限端子間電圧を低減させる非線形特性を備えることを特徴とする。
【００１３】
この構成によれば、静電気が印加されない場合には前記第２の静電気保護部に流れる電流が抑えられるよう動作するため、前記オペアンプの消費電力を抑えることができる。また、前記第１の静電気保護部に生じる、前記第２の静電気保護部に流れる電流に起因した誤差電圧を低減することができる。
【００１４】
また、静電気が印加された場合には、前記オペアンプの損傷の発生が抑制されるよう前記第１の電圧制限端子と前記第２の電圧制限端子間に流れる電流を大きくすることで前記第１の電圧制限端子と前記第２の電圧制限端子間電圧を低減させ、前記オペアンプの出力端子に印加される電圧を低下させることで前記オペアンプの静電気による損傷の発生を抑制することができる。
【００１５】
また、上記した本発明の静電気保護部を備えるオペアンプ回路は、前記第２の静電気保護部はサイリスタ、バイポーラトランジスタ、トライアック、ＭＯＳトランジスタ、またはダイオードであることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る半導体素子の製造方法の一実施形態について、図面を参照して説明する。
【００１７】
＜等価回路図＞
図１は、本実施形態に係る静電気保護部を備えるオペアンプ回路の等価回路図である。オペアンプ回路１００で用いられるオペアンプ１０１には、反転入力端子１０２、非反転入力端子１０３、及び出力端子１０４とが備えられている。
【００１８】
第１の静電気保護部としての拡散抵抗１０５には、第１の電流制限端子１０６と第２の電流制限端子１０７とが備えられており、出力端子１０４と第１の電流制限端子１０６とは接続されている。拡散抵抗１０５の抵抗値は、例えば５０Ω程度を用いることができる。
【００１９】
第２の静電気保護部としてのサイリスタ１０８には、第１の電圧制限端子１０９と、第２の電圧制限端子１１０とが備えられており、拡散抵抗１０５の第２の電流制限端子１０７と第１の電圧制限端子１０９とは接続されている。第２の電圧制限端子１１０は接地させている。なお、本実施形態では、第２の電圧制限端子１１０を接地させているが、これは回路構成によっては接地に代えて第２の電圧制限端子１１０間とのインピーダンスが低い電源領域等と接続させても良い。また、サイリスタ１０８に代えて、第２の静電気保護部としてＭＯＳトランジスタ、バイポーラトランジスタ、ＭＯＳトランジスタ、またはダイオード等を用いても良い。
【００２０】
帰還部としての拡散抵抗１１１には第１の帰還端子１１２と、第２の帰還端子１１３とが備えられており、第２の電流制限端子１０７と第１の電圧制限端子１０９とが接続されている位置に第１の帰還端子１１２が接続されている。また、第１の帰還端子１１２が接続されている端子には、オペアンプ回路１００の外部へ信号を取り出すための外部出力端子が設けられている。拡散抵抗１１１の第２の帰還端子１１３は、オペアンプ１０１の反転入力端子１０２と接合されている。
【００２１】
帰還量制御部としての拡散抵抗１１５には、第１の帰還量制御端子１１６と第２の帰還量制御端子１１７とが備えられており、オペアンプ１０１の反転入力端子１０２と第１の帰還量制御端子１１６は接続されている。第２の帰還量制御端子１１７は接地されている。オペアンプ回路１００への外部入力端子１１８としては、オペアンプ１０１の非反転入力端子１０３が割り当てられている。
【００２２】
＜サイリスタの構造＞
図２は等価回路図を重畳して示したサイリスタの断面図である。シリコン基板２００には、Ｐ型ウェル領域２０２及びＮ型ウェル領域２０４が形成されている。
【００２３】
Ｐ型ウェル領域２０２の表層には、ＳＴＩ（シャロー・トレンチ・アイソレーション：浅溝素子分離）層２１０と隣接して、第１のＰ型不純物拡散領域２１２と、第１のＮ型不純物拡散領域２１４とが形成されている。
【００２４】
Ｐ型ウェル領域２０２の表層には、ＳＴＩ層２２０にて第１のＮ型不純物拡散領域２１４と電気的に絶縁された第２のＰ型不純物拡散領域２２２が形成されている。なお、ＳＴＩ層２１０、ＳＴＩ層２２０は第２のＰ型不純物拡散領域２１２と隣接して、Ｐ型ウェル領域２０２及びＮ型ウェル領域２０４の表層には、第２のＮ型不純物拡散領域２２４が形成されている。
【００２５】
Ｐ型ウェル領域２０２には、第２のＰ型不純物拡散領域２２２、第２のＮ型不純物拡散領域２２４の下面に接合された第３のＮ型不純物拡散領域２２６が形成されている。また、この第３のＮ型不純物拡散領域２２６の下面に接合された第３のＰ型不純物拡散領域２２８が設けられている。
【００２６】
第３のＮ型不純物拡散領域２２６には、例えば質量数３１のリン（Ｐ）がイオンドーピングされ、第３のＰ型不純物拡散領域２２８には、例えば質量数１１のボロン（Ｂ）がイオンドーピングされている。これら２種のイオンドーピングは、同一マスクを兼用して実施することができる。
【００２７】
第１のＳＴＩ層２１０、第２のＳＴＩ層２２０を除く基板表面には、低抵抗層例えばシリサイド層２３０が形成されている。第１の電圧制限端子１０９は、シリサイド層２３０を介して第２のＰ型不純物拡散領域２２２、第２のＮ型不純物拡散領域２２４に接続されている。ＧＮＤ電源線２４２は、第１のＰ型不純物拡散領域２１２及びＮ型不純物拡散領域２１４に接続されている。第３のＮ型不純物拡散領域２２６及びＰ型不純物拡散領域２２８からなるＰＮ接合にて、ツェナーダイオード２５０が構成されている。
【００２８】
第１のＮ型不純物拡散領域２１４、Ｐ型ウェル領域２０２及びＮ型ウェル領域などにてＮＰＮバイポーラトランジスタ２６２が構成されている。第２のＮ型不純物拡散領域２１４がエミッタとなり、Ｐ型ウェル領域２０２及び第１のＰ型不純物拡散領域２１２がベースとなり、Ｎ型ウェル領域２０４及び第３のＮ型不純物拡散領域２２６がコレクタとなる。
【００２９】
第２のＰ型不純物拡散領域２２２、第３のＮ型不純物拡散領域２２６及び第３のＰ型不純物拡散領域２２８にて、ＰＮＰバイポーラトランジスタ２６４が構成されている。第２のＰ型不純物拡散領域２２２がエミッタとなり、第３のＮ型不純物拡散領域２２６がベースとなり、第３のＰ型不純物拡散領域２２８がコレクタとなる。
【００３０】
ＮＰＮバイポーラトランジスタ２６２とＰＮＰバイポーラトランジスタ２６４とでサイリスタ１０８を構成している。サイリスタ１０８はツェナーダイオード２５０からのトリガによってオン駆動される。
【００３１】
＜オペアンプの構造＞
図３は、オペアンプの基本部分の回路図である。ＮＭＯＳトランジスタ３０１、ＮＭＯＳトランジスタ３０２及び定電流源３０５から構成される差動増幅部３１３には、反転入力端子１０２、非反転入力端子１０３が備えられている。差動増幅部３１３の負荷として、ＰＭＯＳトランジスタ３０３、ＰＭＯＳトランジスタ３０４からなるカレントミラー回路３１４が備えられており、差動入力信号をシングルエンド信号に変換して出力している。
【００３２】
増幅されシングルエンド信号に変換された信号は、ＰＭＯＳトランジスタ３０６に入力される。ＰＭＯＳトランジスタ３０６には発振防止用の位相補償コンデンサ３０７が接続されている。ＰＭＯＳトランジスタ３０６の負荷には、後述するバイアス電圧を発生させるためのＮＭＯＳトランジスタ３０８、ＰＭＯＳトランジスタ３０９がダイオード接続されており、定電流源３１０を負荷として更に増幅を行っている。
【００３３】
増幅された信号は、ＮＭＯＳトランジスタ３１１、ＰＭＯＳトランジスタ３１２をソースフォロア接続した出力段３１５に入力される。詳細には、増幅された信号は、ＮＭＯＳトランジスタ３１１、ＰＭＯＳトランジスタ３１２のクロスオーバ歪を抑えるために、ダイオード接続されたＮＭＯＳトランジスタ３０８、ＰＭＯＳトランジスタ３０９により発生させたバイアス電圧を重畳してＮＭＯＳトランジスタ３１１、ＰＭＯＳトランジスタ３１２に加えられる。出力段３１５を経由して増幅された信号は、出力端子である１０４から外部に出力される。
【００３４】
＜静電気が印加されない場合での動作＞
図１に示されたオペアンプ回路の等価回路図に基づいて、静電気が印加されない場合での動作を説明する。オペアンプ回路１００で用いられているオペアンプ１０１は差動入力、シングルエンド出力を有している。オペアンプ１０１は本実施形態では非反転増幅状態で動作している。
【００３５】
オペアンプ１０１のオープンループゲインは５０ｄＢ、クローズドループゲインは６ｄＢであり、負帰還量は４４ｄＢとなる。負帰還量が４４ｄＢと大きな値を有しているため、オペアンプ１０１が能動動作をしている範囲ではオペアンプ１０１の反転入力端子１０２と、非反転入力端子１０３との端子の電位はほぼ等しくなる（電位差があれば、オペアンプ１０１の出力が飽和してしまう）。従って、入力端子から非反転入力端子１０３に加えられた入力電位と、反転入力端子１０２の電位とはほぼ等しくなる。
【００３６】
また、オペアンプ１０１の入力段にＭＯＳトランジスタを用いた場合には反転入力端子１０２、非反転入力端子１０３を駆動するために必要とする入力電流値は高々ｐＡ〜ｎＡオーダーの電流であるため、反転入力端子１０２及び非反転入力端子１０３を駆動するために必要な入力電流はほぼ零と見積もることができる。
【００３７】
上記したように、外部入力端子１１８から非反転入力端子１０３に加えられた電位と、反転入力端子１０２の電位とはほぼ等しくなるため、反転入力端子１０２と接続されている拡散抵抗１１５の第１の帰還量制御端子１１６の電位は外部入力端子１１８の電位とほぼ等しくなる。第２の帰還量制御端子１１７は接地されているため、拡散抵抗１１５に印加される電位差は外部入力端子１１８に印加された入力電位とほぼ等しくなる。拡散抵抗１１５に流れる電流は外部入力端子１１８の電位を拡散抵抗１１５の抵抗値で除した値となる。
【００３８】
また、上記したようにオペアンプ１０１の反転入力端子１０２に流れ込む電流はほぼ零であるため、拡散抵抗１１５に流れる電流は電流値を維持した状態で拡散抵抗１１１に流れて行く。従って、拡散抵抗１１１の第１の帰還端子１１２と、第２の帰還端子１１３との間に発生する電位差は、拡散抵抗１１１に流れる電流と拡散抵抗１１１の抵抗値を乗じた値となる。
【００３９】
拡散抵抗１１１に流れる電流は、外部入力端子１１８の電位を拡散抵抗１１５の抵抗値で除した値なので、拡散抵抗１１１の両端に位置する第１の帰還端子１１２と、第２の帰還端子１１３との電位差は、拡散抵抗１１１の抵抗値を拡散抵抗１１５の抵抗値を除した値と、外部入力端子１１８の電位を乗じた値となる。
【００４０】
第２の帰還端子１１３の電位は、上記した動作機構に従い、外部入力端子１１８の電位とほぼ等しくなるため、第１の帰還端子１１２に発生する電位は、外部入力端子１１８と第２の帰還端子１１３との電位差は、拡散抵抗１１１の抵抗値を拡散抵抗１１５の抵抗値を除した値と、外部入力端子１１８の電位を乗じた値の和となる。外部出力端子１１４は拡散抵抗１１１の第１の帰還端子１１２と接続されているため、外部出力端子１１４には第１の帰還端子１１２に発生した電位が出力されることとなる。
【００４１】
上記したように外部出力端子１１４から出力される電圧は、外部入力端子１１８に加えられた電圧と、拡散抵抗１１５の抵抗値と、拡散抵抗１１１の抵抗値の３つの値のみにより決定される。更には、拡散抵抗１１５の抵抗値を拡散抵抗１１１の抵抗値を除した値と、外部入力端子１１８に加えられた電圧という２つの値のみで決定される。
【００４２】
そのため、第１の静電気保護部としての拡散抵抗１０５の抵抗値を変えても、オペアンプ１０１が能動動作を行う範囲であれば、外部出力端子１１４から出力される電圧には影響を殆ど及ぼさないため、後述する＜静電気が印加された場合での動作＞で静電気が印加された場合、より損傷の発生を抑制できる条件を選択することができる。また、第２の静電気保護部としてのサイリスタ１０８にトリガを掛けるための電圧が低下すると、ツェナーダイオード２５０の動作は漏れ電流の大きなトンネル動作が主体となるが、外部出力端子１１４から出力される電圧はツェナーダイオード２５０に流れる電流により生じる拡散抵抗１０５での電圧降下も負帰還量が大きいため実用上の問題は発生せず、安定した動作を行わせることができる。
【００４３】
なお、外部出力端子１１４から出力される電圧を制御しているのは、拡散抵抗１１５の抵抗値を拡散抵抗１１１の抵抗値を除した値と、外部入力端子１１８に加えられた電圧であるため、例えば拡散抵抗１１５と拡散抵抗１１１とを近接した位置に配置することが有効である。
【００４４】
温度変動やプロセスばらつきで発生する拡散抵抗１１５や拡散抵抗１１１の抵抗値が同様な傾向を持って変動することで、拡散抵抗１１５と拡散抵抗１１１との抵抗値の絶対値は変動するものの、相対値の変動を抑えることができ、外部出力端子１１４から出力される電圧の変動を抑えることができる。
【００４５】
＜静電気が印加された場合での動作＞
図１に示されたオペアンプ回路の等価回路図に基づいて、静電気が印加された場合での動作を説明する。オペアンプ回路１００で用いられているオペアンプ１０１は差動入力、シングルエンド出力を有している。オペアンプ１０１は本実施形態では非反転増幅状態で動作している。静電気による影響は静電気波形等により大きく異なるため、規格化された静電気波形として、例えば１０００Ｖ程度の電圧を蓄えた１００ｐＦの容量を持つコンデンサから、１．５ｋΩの抵抗を介して外部出力端子１１４に静電気模擬信号を供給する。静電気による静電気模擬信号が印加される時間は、電流値がピーク値の半分になるまでの時間としておよそ１００ｎｓ程度の時間印加される。
【００４６】
外部出力端子１１４から逆流するように入力された静電気模擬信号により、サイリスタ１０８を構成するツェナーダイオード２５０が導通しトリガが掛かり、サイリスタ１０８は導通する。サイリスタ１０８が導通することで、第１の電圧制限端子１０９と、第２の電圧制限端子１１０（接地されている）との間の電位差を低下させる。同時に、第１の電流制限端子１０６と第２の電流制限端子１０７とが備えられた拡散抵抗１０５はサイリスタ１０８で下げ切れず、第１の電圧制限端子１０９からオペアンプ１０１の出力端子１０４に流入する電流を制限し、オペアンプ１０１の損傷の発生を抑制する。オペアンプ１０１の出力端子１０４に流入する電流を制限するための拡散抵抗１０５の抵抗値を大きくしても、＜静電気が印加されない場合での動作＞で示したように外部出力端子１１４に現れる電位には影響しないため、高い電位精度を有し、且つ静電気損傷の発生を抑制しうる静電気保護部を備えるオペアンプ回路を提供することができる。
【００４７】
＜本実施形態の効果＞
次に、上述した本実施形態の効果について説明する。
【００４８】
（１）外部出力端子１１４から見た拡散抵抗１０５のインピーダンスは負帰還量に応じて低減されるため、静電気損傷の発生を抑制するために拡散抵抗１０５にインピーダンスの大きな素子を用いてもオペアンプ回路１００の外部出力端子１１４から見た出力インピーダンスの値は負帰還量に応じて低減した値として扱える。外部出力端子１１４から電流を取り出しても外部出力端子１１４での電圧降下は負帰還量分だけ圧縮されるため、外部出力端子１１４から電流を取り出した場合でも外部出力端子１１４での電圧精度を維持することができる。
【００４９】
（２）放熱性、均熱性に優れた拡散層を抵抗として拡散抵抗１０５を第１の静電気保護部として用いるため、静電気が印加された場合に拡散抵抗１０５の温度上昇を抑えることができ、信頼性に優れた第１の静電気保護部を得ることができる。また、拡散抵抗１１５についても拡散層を用い、拡散抵抗１０５の近傍に拡散抵抗１１５を形成することで、拡散抵抗１０５と拡散抵抗１１５との温度差を小さく抑えることができ、抵抗値の相対精度を保つことができるため、使用温度に関わらずオペアンプ１０１の利得を安定化させることができる。
【００５０】
（３）静電気が印加されない場合には第２の静電気保護部としてのサイリスタ１０８に流れる電流は十分小さいため、オペアンプ１０１に流れる電流が抑えられるためオペアンプ１０１の消費電力を抑えることができる。また、拡散抵抗１０５に生じる、第２の静電気保護部としてのサイリスタ１０８に流れる電流に起因した誤差電圧を低減することができる。
【００５１】
（４）静電気が印加された場合には、オペアンプ１０１の損傷の発生が抑制されるよう第２の静電気保護部としてのサイリスタ１０８に流れる電流を大きくすることで第１の電圧制限端子１０９と、第２の電圧制限端子１１０との端子間電圧を低減させ、オペアンプ１０１の出力端子１０４に印加される電圧を低下させることでオペアンプ１０１の静電気による損傷の発生を抑制することができる。
【００５２】
＜変形例＞
（１）オペアンプ１０１を非反転増幅として用いることに代えて、反転増幅として使用しても良い。図４はオペアンプを反転増幅で用いた場合の等価回路図である。第４の帰還量制御部としての拡散抵抗４０１を介して外部出力端子１１４と外部入力端子１１８とが接続されている。この場合、オペアンプ１０１の反転入力端子１０２、非反転入力端子１０３に同相入力は掛からないため、高い同相信号除去比を有するオペアンプ回路１００を形成することができる。
【００５３】
（２）拡散抵抗１１１を単独で用いることに代えて、複数の素子数を用いて拡散抵抗１１１と並列にコンデンサを接続しても良い。この場合、拡散抵抗１１１とコンデンサにより形成される時定数で示される周波数以上の信号は減衰するため、交流的なノイズの影響を抑えることができる。
【００５４】
（３）拡散抵抗１１１を用いることに代えて、コンデンサと、例えばリセットスイッチとして機能するＮＭＯＳトランジスタを並列に接続し、サンプル−ホールド回路等を形成しても良い。この場合、スイッチを動作させるために、第１の帰還端子と第２の帰還端子以外に、リセットスイッチを駆動するための第３の帰還端子を備えることで、サンプル−ホールド回路を形成することができる。
【００５５】
（４）オペアンプ１０１を利得１の非反転増幅器（バッファ）として用いても良い。図５はオペアンプ１０１を利得１の非反転増幅器（バッファ）として用いる場合の等価回路図である。この場合、出力端子１０４と反転入力端子１０２の間を導体で直結する方法や、出力端子１０４と反転入力端子１０２の間に例えば１ｋΩ程度の入力保護抵抗５０１を入れる構成をとることができる。特に、抵抗を入れた場合には、オペアンプ１０１内部の回路の損傷の発生を効果的に抑制することができる。
【００５６】
（５）＜オペアンプの構造＞で差動入力型のオペアンプの例について説明したが、これは差動型のオペアンプに本実施形態を限定する主旨のものではなく、上記した差動入力型のオペアンプ１０１に代えて、例えばトランスコンダクタンス型のオペアンプやトランスインピーダンス型のオペアンプを用いても良い。また、ＣＭＯＳトランジスタに限定する事なくバイポーラトランジスタや接合型トランジスタ及びこれらを混用して形成したオペアンプを用いても良い。
【００５７】
（６）サイリスタ１０８を用いることに代えて、バイポーラトランジスタ、トライアック、ＭＯＳトランジスタ、またはダイオードを用いて第２の静電気保護部を形成しても良い。また、出力端子１０４と接地との間に限定されず、例えば出力端子１０４と電源との間、若しくは両方に接続されていても良い。さらに、出力端子１０４と静電気に起因する電流のインピーダンスが低い端子との間にでも接続可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る静電気保護部を備えるオペアンプ回路の等価回路図。
【図２】等価回路図を重畳して示したサイリスタの断面図。
【図３】オペアンプの基本部分の回路図。
【図４】変形例（１）を説明するための反転増幅を用いた場合のオペアンプ回路の等価回路図。
【図５】変形例（４）を説明するための、オペアンプを利得１の非反転増幅器（バッファ）として用いる場合の等価回路図。
【符号の説明】
【００５９】
１００…オペアンプ回路、１０１…オペアンプ、１０２…反転入力端子、１０３…非反転入力端子、１０４…出力端子、１０５…第１の静電気保護部としての拡散抵抗、１０６…第１の電流制限端子、１０７…第２の電流制限端子、１０８…第２の静電気保護部としてのサイリスタ、１０９…第１の電圧制限端子、１１０…第２の電圧制限端子、１１１…帰還部としての拡散抵抗、１１２…第１の帰還端子、１１３…第２の帰還端子、１１４…外部出力端子、１１５…第１の帰還量制御部としての拡散抵抗、１１６…第１の帰還量制御端子、１１７…第２の帰還量制御端子、１１８…外部入力端子、２００…シリコン基板、２０２…Ｐ型ウェル領域、２０４…Ｎ型ウェル領域、２１０…ＳＴＩ層、２１２…Ｐ型不純物拡散領域、２１４…Ｎ型不純物拡散領域、２２０…ＳＴＩ層、２２２…Ｐ型不純物拡散領域、２２４…Ｎ型不純物拡散領域、２２６…Ｎ型不純物拡散領域、２２８…Ｐ型不純物拡散領域、２３０…シリサイド層、２４２…ＧＮＤ電源線、２５０…ツェナーダイオード、２６２…ＮＰＮバイポーラトランジスタ、２６４…ＰＮＰバイポーラトランジスタ、３０１、ＮＭＯＳ…ＮＭＯＳトランジスタ、３０２…ＮＭＯＳトランジスタ、３０３、ＰＭＯＳ…ＰＭＯＳトランジスタ、３０４…ＰＭＯＳトランジスタ、３０５…定電流源、３０６…ＰＭＯＳトランジスタ、３０７…位相補償コンデンサ、３０８、ＰＭＯＳ…ＮＭＯＳトランジスタ、３０９…ＰＭＯＳトランジスタ、３１０…定電流源、３１１、ＰＭＯＳ…ＮＭＯＳトランジスタ、３１２…ＰＭＯＳトランジスタ、３１３…差動増幅部、３１４…カレントミラー回路、３１５…出力段、４０１…第４の帰還量制御部としての拡散抵抗、５０１…入力保護抵抗。
【図１】
2007042711.tif 000003
【図２】
2007042711.tif 000004
【図３】
2007042711.tif 000005
【図４】
2007042711.tif 000006
【図５】
2007042711.tif 000007