(57)【要約】【課題】パワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができるブリッジ駆動回路装置を提供する。【解決手段】ブリッジ回路のうち直流主電源１からの高電位側端子３と接続された高電位側パワースイッチング素子１２は、マイコン９からの高電位側外部駆動入力信号１８に対して低電位側駆動半導体１５内で入力信号処理回路４７により信号処理して定電流変換回路５４により定電流変換した定電流信号を、高電位側パワースイッチング素子駆動用信号１９として、低電位側駆動半導体１５から高電位側駆動半導体１４のフィルタ回路５５を通じて高電位側パワースイッチング素子駆動回路２８により、スイッチングを駆動制御する。【選択図】図１
2007043857.tif 000002
【特許請求の範囲】
【請求項１】
高電位側の第１のパワースイッチング素子のドレイン端子は、外部直流電源の高電位側と接続され、
前記第１のパワースイッチング素子のソース端子は、低電位側の第２のパワースイッチング素子のドレイン端子と接続され、
前記第２のパワースイッチング素子のソース端子は、前記外部直流電源の低電位側と接続され、
前記第１のパワースイッチング素子のソース端子と前記第２のパワースイッチング素子のドレイン端子との接続点に負荷が接続され、
前記第１のパワースイッチング素子および前記第２のパワースイッチング素子のスイッチングにより前記負荷への電力供給を制御するブリッジ回路と、
前記外部直流電源の高電位側と接続されて前記第１のパワースイッチング素子の駆動用電源を形成する第１の電源回路と前記第１の電源回路から電源供給される第１のパワースイッチング素子駆動回路とを有し、
前記第１のパワースイッチング素子駆動回路が、前記第１のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第１のパワースイッチング素子のスイッチングを駆動制御する第１のパワースイッチング素子駆動回路用半導体装置と、
前記外部直流電源の高電位側と接続されて前記第２のパワースイッチング素子の駆動用電源を形成する第２の電源回路と前記第２の電源回路から電源供給される第２のパワースイッチング素子駆動回路とを有し、
前記第２のパワースイッチング素子駆動回路が、前記第２のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第２のパワースイッチング素子のスイッチングを駆動制御する第２のパワースイッチング素子駆動回路用半導体装置とを備え、
前記第２のパワースイッチング素子駆動回路用半導体装置は、
前記第１のパワースイッチング素子駆動回路により前記第１のパワースイッチング素子のスイッチングを駆動制御するための第１の外部駆動入力信号を信号処理する第１の入力信号処理回路と、
前記第２のパワースイッチング素子駆動回路により前記第２のパワースイッチング素子のスイッチングを駆動制御するための第２の外部駆動入力信号を信号処理する第２の入力信号処理回路と、
内蔵した発振回路による発振信号のタイミングに基づいて、前記第１の入力信号処理回路からの出力信号電圧をバーストされた定電流に変換する定電流変換回路と、
前記定電流変換回路により生成した定電流信号のレベルを変位するレベルシフト回路とを有し、
前記定電流変換回路からの定電流信号を、前記レベルシフト回路を経由して、前記第１のパワースイッチング素子駆動回路用半導体装置に、第１のパワースイッチング素子駆動用信号として伝達し、
前記第１のパワースイッチング素子駆動回路用半導体装置は、
前記第２のパワースイッチング素子駆動回路用半導体装置からの前記第１のパワースイッチング素子駆動用信号を電圧信号に変換するフィルタ回路を有し、
前記フィルタ回路からの電圧信号を基に、前記第１のパワースイッチング素子駆動回路により、前記第１のパワースイッチング素子のスイッチングを駆動制御する
ことを特徴とするブリッジ駆動回路装置。
【請求項２】
前記第１のパワースイッチング素子を前記第１のパワースイッチング素子駆動回路用半導体装置内に含めて第１の基板を形成し、
前記第２のパワースイッチング素子を前記第２のパワースイッチング素子駆動回路用半導体装置内に含めて第２の基板を形成した
ことを特徴とする請求項１記載のブリッジ駆動回路装置。
【請求項３】
前記第１の電源回路および前記第２の電源回路は、
それぞれ、同一セルで構成された接合型ＦＥＴ素子とパワーＭＯＳ素子の接合型ＦＥＴ素子とのピンチオフ電圧を利用して定電圧電源回路を形成した
ことを特徴とする請求項１または請求項２記載のブリッジ駆動回路装置。
【請求項４】
前記第１のパワースイッチング素子、前記第２のパワースイッチング素子、前記第１のパワースイッチング素子駆動回路用半導体装置、および前記第２のパワースイッチング素子駆動回路用半導体装置を、同一の半導体パッケージ内に搭載した
ことを特徴とする請求項１から請求項３のいずれかに記載のブリッジ駆動回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばモータや照明器具などの負荷を駆動制御するインバータ駆動装置やスイッチング電源装置等として、負荷を駆動するブリッジ構成の駆動回路を有するブリッジ駆動回路装置に関するものである。
【背景技術】
【０００２】
従来から、例えばモータや照明器具などの各種負荷を駆動するための電力供給を制御するインバータ駆動装置やスイッチング電源装置等として、負荷電流をスイッチングするパワーデバイス（パワースイッチング素子）により構成されたブリッジ回路が形成されており、このブリッジ構成の駆動回路により負荷を駆動するブリッジ駆動回路装置が用いられている。
【０００３】
以上のようなブリッジ駆動回路装置として、ハーフブリッジ型パワーデバイスを駆動するパワーデバイス駆動回路を備えた従来のパワー用半導体装置（例えば、特許文献１を参照）について、図面を用いて以下に説明する。
【０００４】
図６は従来のブリッジ駆動回路装置として、パワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す回路ブロック図である。例えば図６に示すように、電源１０８より供給される電源電圧ＶＤＤとグラウンド電位（基準電位）ＧＮＤとの間に、電界効果トランジスタなどのパワーデバイス１０４、１０５がトーテムポール接続され、ハーフブリッジ型パワーデバイス１０６を構成している。パワーデバイス１０４とパワーデバイス１０５との接続点に負荷（モータなどの誘導性負荷）１０７が接続される構成となっている。
【０００５】
パワーデバイス駆動回路１０１は、パワーデバイス１０４、１０５を駆動するために、それぞれに対応させてトーテムポール接続されたハイサイド駆動回路１０２とローサイド駆動回路１０３とを持つ。
【０００６】
ハイサイド駆動回路１０２は、外部のマイクロコンピュータなどからのハイサイド入力信号に応じて、パルス状のオン信号とオフ信号を発生させるパルス発生回路１０９を有している。このパルス発生回路１０９より２つの出力信号（オン信号とオフ信号）が、例えば接合型ＦＥＴからなるレベルシフトトランジスタ１１０、１１１のゲートにそれぞれ入力されている。
【０００７】
レベルシフトトランジスタ１１０、１１１のドレインは、抵抗１１２、１１３の一端にそれぞれ接続されており、さらにインバータ回路１１５、１１４の入力端にもそれぞれ接続されている。抵抗１１２、１１３の他端は、ハイサイド駆動回路１０２の電源１２３に接続されている。
【０００８】
インバータ回路１１４の出力端とフリップフロップ回路１２０のセット入力端子Ｓとの間には抵抗１１６が挿入され、インバータ回路１１５とフリップフロップ回路１２０のリセット入力端子Ｒとの間には抵抗１１７が挿入されている。そして、フリップフロップ回路１２０のセット入力端子Ｓとリセット入力端子Ｒとにコンデンサ１１８、１１９の一端が接続されており、コンデンサ１１８、１１９の他端はライン１３３に接続されている。上記の抵抗１１６とコンデンサ１１８とはＣＲフィルタを構成し、同様に抵抗１１７とコンデンサ１１９とによってもＣＲフィルタを構成している。
【０００９】
フリップフロップ回路１２０の出力端子Ｑは、ハイサイド駆動素子であるＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２の各ゲート端子に共通に接続されている。そして、ＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２のドレイン端子はパワーデバイス１０４のゲート端子に接続されている。
【００１０】
一方、ローサイド駆動回路１０３は、外部のマイクロコンピュータなどからのローサイド入力信号が遅延回路３５に入力され、遅延回路１３５の出力端がローサイド駆動素子であるＰＭＯＳトランジスタ１２４およびＮＭＯＳトランジスタ１２５の各ゲート端子に共通に接続されている。そして、ＰＭＯＳトランジスタ１２４およびＮＭＯＳトランジスタ１２５のドレイン端子はパワーデバイス１０５のゲート端子に接続されている。
【００１１】
パワーデバイス駆動回路１０１では、ハーフブリッジ型パワーデバイス１０６のスイッチング動作により、ハーフブリッジ型パワーデバイス１０６の中間ノードに接続されたライン１３３にｄｖ／ｄｔ過渡信号が発生する。
【００１２】
レベルシフトトランジスタ１１０、１１１には、寄生容量Ｃが存在するため、寄生容量Ｃとｄｖ／ｄｔ過渡信号との積算で得られる電流がレベルシフトトランジスタ１１０、１１１に同時に流れることになる。この電流により抵抗１１２、１１３に同時に電圧降下が発生し、インバータ回路１１４、１１５のしきい値に達することで、インバータ回路１１４、１１５の出力端からはＨ信号が出力されることになる。
【００１３】
ところが、インバータ回路１１４に接続された抵抗１１６とコンデンサ１１８とにより構成されるＣＲフィルタの時定数により設定される所定の時間、およびインバータ回路１１５に接続された抵抗１１７とコンデンサ１１９とにより構成されるＣＲフィルタの時定数により設定される所定の時間が経過するまで、プリップフロップ回路１２０のセット入力端子Ｓおよびリセット入力端子Ｒへはインバータ回路１１４、１１５の出力であるＨ信号が入力されない構成となっている。
【００１４】
しかし、上記したＣＲフィルタの時定数で決まる所定の時間を超えるｄｖ／ｄｔ過渡信号が発生した時、フリップフロップ回路１２０のセット入力端子Ｓとリセット入力端子Ｒとに同時にＨ信号が入力されることになる。この時、予想のつかない動作、つまり誤動作が発生する。
【００１５】
ここで、抵抗１１６とコンデンサ１１８とにより構成されるＣＲフィルタの時定数により設定される所定の時間、および抵抗１１７とコンデンサ１１９とにより構成されるＣＲフィルタの時定数により設定される所定の時間を、ｄｖ／ｄｔ過渡信号の印加時間よりも長く設定することで、フリップフロップ回路１２０のセット入力端子Ｓおよびリセット入力端子ＲへＨ信号は与えられず、フリップフロップ回路１２０の誤動作は防止されることになる。
【００１６】
これに対して、パルス発生回路１０９から出力されるオン信号およびオフ信号のパルス幅をｄｖ／ｄｔ過渡信号印加時間よりも十分に長く、すなわちＣＲフィルタによる遅れ時間よりも長く設定することで、パルス発生回路１０９から出力されるオン信号およびオフ信号に基づいたインバータ回路１１４および１１５の出力信号は、フリップフロップ回路１２０に与えられ、フリップフロップ回路１２０は正常に動作することになる。
【特許文献１】特許第３０９２８６２号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら上記のような従来のブリッジ駆動回路装置においては、以下のような問題が存在する。
ハイサイド駆動回路１０２に伝達される信号は、２つの信号（オン信号とオフ信号）においてフリップフロップ回路１２０に入力され、パワーデバイス駆動回路１０１が高電圧での動作で発生するノイズ信号によりハイサイド入力端子の信号レベルが変動し、ノイズ信号はＣＲフィルタ回路の遅れ時間となった時、フリップフロップ回路１２０に信号が入力され、フリップフロップ回路１２０の出力信号が反転（Ｌ→Ｈ）し、フリップフロップ回路の特性より反転後の出力信号が固定されてしまい、パワーデバイス１０４、１０５において、その上下で導通が発生し、破壊を起こす可能性がある。
【００１８】
本発明は、上記従来の問題点を解決するもので、スイッチング素子であるパワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができるブリッジ駆動回路装置を提供する。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明の請求項１記載のブリッジ駆動回路装置は、高電位側の第１のパワースイッチング素子のドレイン端子は、外部直流電源の高電位側と接続され、前記第１のパワースイッチング素子のソース端子は、低電位側の第２のパワースイッチング素子のドレイン端子と接続され、前記第２のパワースイッチング素子のソース端子は、前記外部直流電源の低電位側と接続され、前記第１のパワースイッチング素子のソース端子と前記第２のパワースイッチング素子のドレイン端子との接続点に負荷が接続され、前記第１のパワースイッチング素子および前記第２のパワースイッチング素子のスイッチングにより前記負荷への電力供給を制御するブリッジ回路と、前記外部直流電源の高電位側と接続されて前記第１のパワースイッチング素子の駆動用電源を形成する第１の電源回路と前記第１の電源回路から電源供給される第１のパワースイッチング素子駆動回路とを有し、前記第１のパワースイッチング素子駆動回路が、前記第１のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第１のパワースイッチング素子のスイッチングを駆動制御する第１のパワースイッチング素子駆動回路用半導体装置と、前記外部直流電源の高電位側と接続されて前記第２のパワースイッチング素子の駆動用電源を形成する第２の電源回路と前記第２の電源回路から電源供給される第２のパワースイッチング素子駆動回路とを有し、前記第２のパワースイッチング素子駆動回路が、前記第２のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第２のパワースイッチング素子のスイッチングを駆動制御する第２のパワースイッチング素子駆動回路用半導体装置とを備え、前記第２のパワースイッチング素子駆動回路用半導体装置は、前記第１のパワースイッチング素子駆動回路により前記第１のパワースイッチング素子のスイッチングを駆動制御するための第１の外部駆動入力信号を信号処理する第１の入力信号処理回路と、前記第２のパワースイッチング素子駆動回路により前記第２のパワースイッチング素子のスイッチングを駆動制御するための第２の外部駆動入力信号を信号処理する第２の入力信号処理回路と、内蔵した発振回路による発振信号のタイミングに基づいて、前記第１の入力信号処理回路からの出力信号電圧をバーストされた定電流に変換する定電流変換回路と、前記定電流変換回路により生成した定電流信号のレベルを変位するレベルシフト回路とを有し、前記定電流変換回路からの定電流信号を、前記レベルシフト回路を経由して、前記第１のパワースイッチング素子駆動回路用半導体装置に、第１のパワースイッチング素子駆動用信号として伝達し、前記第１のパワースイッチング素子駆動回路用半導体装置は、前記第２のパワースイッチング素子駆動回路用半導体装置からの前記第１のパワースイッチング素子駆動用信号を電圧信号に変換するフィルタ回路を有し、前記フィルタ回路からの電圧信号を基に、前記第１のパワースイッチング素子駆動回路により、前記第１のパワースイッチング素子のスイッチングを駆動制御することを特徴とする。
【００２０】
この構成により、高電位側パワースイッチング素子の駆動回路部に、従来構成で用いていたフリップフロップ回路を用いないようにしたため、駆動回路部内で誤動作が発生しても、その信号が保持されないことで、高電位側および低電位側パワースイッチング素子の上下同時導通による素子破壊を防ぐことができる。
【００２１】
また、本発明の請求項２記載のブリッジ駆動回路装置は、請求項１記載のブリッジ駆動回路装置であって、前記第１のパワースイッチング素子を前記第１のパワースイッチング素子駆動回路用半導体装置内に含めて第１の基板を形成し、前記第２のパワースイッチング素子を前記第２のパワースイッチング素子駆動回路用半導体装置内に含めて第２の基板を形成したことを特徴とする。
【００２２】
この構成により、各パワースイッチング素子をパワースイッチング素子駆動回路用半導体装置内に含めて同一基板上に形成しているので、構成部品の数量をさらに低減し、装置の小型化および簡素化を実現することができる。
【００２３】
また、本発明の請求項３記載のブリッジ駆動回路装置は、請求項１または請求項２記載のブリッジ駆動回路装置であって、前記第１の電源回路および前記第２の電源回路は、それぞれ、同一セルで構成された接合型ＦＥＴ素子とパワーＭＯＳ素子の接合型ＦＥＴ素子とのピンチオフ電圧を利用して定電圧電源回路を形成したことを特徴とする。
【００２４】
この構成により、パワースイッチング素子駆動回路用半導体装置内部の電源回路として、接合型ＦＥＴの低いピンチオフ電圧から電力供給を受けることができるため、起動抵抗等を用いずに、変換効率が高くかつ小型の内部電源回路を実現することができる。
【００２５】
また、本発明の請求項４記載のブリッジ駆動回路装置は、請求項１から請求項３のいずれかに記載のブリッジ駆動回路装置であって、前記第１のパワースイッチング素子、前記第２のパワースイッチング素子、前記第１のパワースイッチング素子駆動回路用半導体装置、および前記第２のパワースイッチング素子駆動回路用半導体装置を、同一の半導体パッケージ内に搭載したことを特徴とする。
【００２６】
この構成により、装置を一つの半導体パッケージに組み込んでいるため、非常に小型でかつ簡素化できるブリッジ駆動回路装置を実現することができる。
【発明の効果】
【００２７】
以上のように本発明によれば、高電位側パワースイッチング素子の駆動回路部に、従来構成で用いていたフリップフロップ回路を用いないようにしたため、駆動回路部内で誤動作が発生しても、その信号が保持されないことで、高電位側および低電位側パワースイッチング素子の上下同時導通を防止することができる。
【００２８】
また、各パワースイッチング素子をパワースイッチング素子駆動回路用半導体装置内に含めて同一基板上に形成しているので、構成部品の数量をさらに低減することができる。
また、パワースイッチング素子駆動回路用半導体装置内部の電源回路として、接合型ＦＥＴの低いピンチオフ電圧から電力供給を受けることができる。
【００２９】
また、装置を一つの半導体パッケージに組み込むことができる。
以上により、スイッチング素子であるパワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を示すブリッジ駆動回路装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のブリッジ駆動回路装置を説明する。
【００３１】
図１は本実施の形態１のブリッジ駆動回路装置の構成を示す回路ブロック図である。図２は本実施の形態１のブリッジ駆動回路装置における定電流変換回路の内部構成を示す回路図である。図３は本実施の形態１のブリッジ駆動回路装置におけるフィルタ回路の内部構成を示す回路図である。図４は本実施の形態１のブリッジ駆動回路装置における定電流変換回路とフィルタ回路の動作を示す波形図である。
【００３２】
図１において、ブリッジ駆動回路５は、直流主電源１の高電位側と高電位側端子３が接続され、直流主電源１の低電位側と低電位側端子４が接続されている。直流主電源１には並列に平滑コンデンサ２が接続されている。ブリッジ駆動回路５のブリッジ回路出力端子２０は負荷８、ここでは３相モータの入力線と接続される。ブリッジ駆動回路５は、高電位側パワースイッチング素子１２、高電位側パワースイッチング素子１２と並列接続されているＦＲＤ１３ａ、高電位側駆動半導体１４より構成されるハイサイドブロックと、低電位側パワースイッチング素子１１、低電位側パワースイッチング素子１１と並列接続されているＦＲＤ１３ｂ、低電位側駆動半導体１５より構成されるローサイドブロックとに分類できる。ローサイドブロックの低電位側駆動半導体１５には、外部駆動入力信号１８を生成するマイコン９が駆動信号入力端子３４と接続されている。
【００３３】
高電位側駆動半導体１４の内部構造は、電源回路２７に電力供給する電源用入力端子２１が、直流主電源１の高電位側端子３および高電位側パワースイッチング素子１２のドレイン端子と接続されている。高電位側駆動半導体１４の出力端子２２はゲート抵抗２９を介して高電位側パワースイッチング素子１２のゲート端子と接続されている。高電位側駆動半導体１４の基準電位端子２３は、高電位側パワースイッチング素子１２のソース端子と接続されると同時に、コンデンサ１６の低電位側が接続される。コンデンサ１６の高電位側は電源回路２７の電源出力端子２４と接続される。電源回路２７は、接合型ＦＥＴ（ＪＦＥＴ）２６のソース端子より電力供給を受けて定電圧電源を形成し、高電位側パワースイッチング素子駆動回路２８の動作電源として機能する。接合型ＦＥＴ２６のゲート端子は基準電位端子２３と同電位となるように接続されており、接合型ＦＥＴ２６のドレイン電圧が所定の電圧以上に上昇するとピンチオフ状態となり、ソース電位はある電圧以上には上昇しない。
【００３４】
また、電源回路２７は、電源出力端子２４に接続されたコンデンサ１６によって出力電圧の安定化を図る。電源回路２７は、出力電圧（コンデンサ１６の両端電圧）をモニターして所定の電圧以上に上昇すると、スイッチ３９がオフとなり、高電位側パワースイッチング素子駆動回路２８はコンデンサ１６に充電された電力で駆動される。その後、コンデンサ１６の両端電圧が所定の電圧以下に低下するとスイッチ３９がオンとなり、接合型ＦＥＴ２６のソース端子より電力供給が再スタートする。高電位側駆動半導体１４が動作中はこのスイッチ３９のオン／オフ動作が繰り返される。高電位側パワースイッチング素子駆動回路２８の駆動用信号１９は高電位側駆動用信号入力端子２５より入力される。この駆動用信号１９に従って出力端子２２の信号がオン／オフ状態となり、高電位側パワースイッチング素子１２を駆動する。
【００３５】
次に、低電位側駆動半導体１５の内部構造は、内蔵した電源回路３８に電力供給する第１の電源用入力端子３１が、直流主電源１の高電位側端子３および高電位側パワースイッチング素子１２のドレイン端子と接続され、第２の電源用入力端子３０が、低電位側パワースイッチング素子１１のドレイン端子およびブリッジ駆動回路５のブリッジ回路出力端子２０と接続されている。
【００３６】
低電位側駆動半導体１５の出力端子３２は、ゲート抵抗４８を介して低電位側パワースイッチング素子１１のゲート端子と接続されている。低電位側駆動半導体１５の基準電位端子３３は、低電位側パワースイッチング素子１１のソース端子と接続されると同時に、コンデンサ１７の低電位側および直流主電源１の低電位側と接続されている。コンデンサ１７の高電位側は電源回路３８の電源出力端子３５と接続されている。
【００３７】
電源回路３８は、第１の電源用入力端子３１と結ばれている接合型ＦＥＴ（ＪＦＥＴ）３７のソース端子より電力供給を受ける場合と、第２の電源用入力端子３０と結ばれている接合型ＦＥＴ（ＪＦＥＴ）３６のソース端子より電力供給を受ける場合とを、切り替える機能を有しており、電源回路３８で生成された出力電圧は、内部の低電位側パワースイッチング素子駆動回路４３および入力信号処理回路４７の動作用電源として機能する。
【００３８】
接合型ＦＥＴ３７、３６の各ゲート端子は、基準電位端子３３と同電位となるように接続されており、接合型ＦＥＴ３７、３６のドレイン端子が所定の電圧値以上に上昇するとピンチオフ状態となり、ソース端子はある電圧以上には上昇しない。
【００３９】
また、電源回路３８は、電源出力端子３５に接続されたコンデンサ１７によって出力電圧の安定化を図る。すなわち、電源回路３８は、出力電圧（コンデンサ１７の両端電圧）をモニターして所定の電圧以上に上昇すると、スイッチ３９またはスイッチ４０をオフすることにより、低電位側パワースイッチング素子駆動回路４３はコンデンサ１７に充電された電力で駆動される。その後、コンデンサ１７の両端電圧が所定の電圧未満に低下すると、スイッチ３９またはスイッチ４０をオンすることにより、接合型ＦＥＴ３７または接合型ＦＥＴ３６のソース端子からの電力供給が再スタートする。
【００４０】
スイッチ３９とスイッチ４０の切り替えは、外部駆動入力信号１８の状態で決定される。すなわち、低電位側パワースイッチング素子１１の駆動信号がオンの場合はスイッチ３９が選択され、低電位側パワースイッチング素子１１の駆動信号がオフの場合はスイッチ４０が選択される。
【００４１】
このブリッジ駆動回路５での動作は、システムのメインスイッチがオンすると、直流主電源１がオンとなり所定の電圧まで上昇する。この時、マイコン９からの駆動入力信号１８は、高電位側駆動入力信号Ｈｉｎ、低電位側駆動入力信号Ｌｉｎともにオフである。高電位側駆動半導体１４においては、電源用入力端子２１を介して直流主電源１より電源供給を受ける。接合型ＦＥＴ２６は、あるドレイン電圧でピンチオフ状態となり、決められた値のソース電圧以上には上昇しない。このソース端子より電源供給を受けて、電源回路２７は所定の定電圧を生成する。そして電源出力端子２４よりコンデンサ１６に出力電圧を充電する。
【００４２】
この時、低電位側駆動半導体１５においては、外部駆動入力信号１８の低電位側駆動入力信号Ｌｉｎがオフとなっているので、電源回路３８に対してスイッチ４０がオン状態となり、接合型ＦＥＴ３６より電力供給を受ける。電源回路３８では所定の定電圧が形成され、電源出力端子３５よりコンデンサ１７に充電される。この時の充電電流の流れは、直流主電源１の高電位側から高電位側端子３→電源用入力端子２１→接合型ＦＥＴ２６→スイッチ３９→電源回路２７→電源出力端子２４→コンデンサ１６→基準電位端子２３→第２の電源用入力端子３０→接合型ＦＥＴ３６→スイッチ４０→電源回路３８→電源出力端子３５→コンデンサ１７→基準電位端子３３→低電位側端子４から直流主電源１の低電位側となる。
【００４３】
この状態では、高電位側駆動半導体１４および低電位側駆動半導体１５は、ともに内部の電源回路２７、３８が起動して、マイコン９からの外部駆動入力信号１８の入力待ちの状態となる。この後、高電位側パワースイッチング素子１２および低電位側パワースイッチング素子１１を駆動する外部駆動入力信号１８を入力すると、それらの駆動入力信号に従って、ブリッジ駆動回路５の出力端子２０の電位が直流主電源１の高電位から基準電位間の変動を繰り返すことにより、負荷（モータ）８をインバータ駆動してゆく。高電位側駆動半導体１４が動作中は、このスイッチ３９またはスイッチ４０のオン／オフ動作が繰り返される。
【００４４】
駆動信号入力端子３４には、マイコン９からの外部駆動入力信号１８として、その基準電位が直流主電源１の低電位側と同じ信号が入力される。入力された信号１８は入力信号処理回路４７において信号処理され、このうち高電位側パワースイッチング素子１２を駆動する入力信号４６は、発振回路５６からの発振信号のタイミングに基づいて定電流変換回路５４で定電流信号に変換され、レベルシフト回路４４に伝達され、一方、低電位側パワースイッチング素子１１を駆動する入力信号は、直接に低電位側パワースイッチング素子駆動回路４３に伝達される。
【００４５】
レベルシフト回路４４に伝達された定電流信号は、その基準電位レベルが基準電位端子３３の電位に変位され、高電位側駆動用信号出力端子４５から、高電位側駆動半導体１４の高電位側駆動用信号入力端子２５へ伝達されることで、基準電位端子２３の電位を基準電位とした高電位側パワースイッチング素子駆動用信号１９に変換される。変換された高電位側パワースイッチング素子駆動用信号１９は、フィルタ回路５５において電圧信号に変換され、高電位側パワースイッチング素子駆動回路２８に伝達され、ゲート抵抗２９を介して高電位側パワースイッチング素子１２のスイッチングを駆動制御する。
【００４６】
ここで、図２を用いて定電流変換回路５４について、図３を用いてフィルタ回路５５について、図４を用いて定電流変換回路５４とフィルタ回路５５の信号伝達について説明する。
【００４７】
入力信号処理回路４７の高電位側出力信号４６と内部構成の発振回路５６により作成された内部発振信号とがＮＡＮＤ６１に入力され、このＮＡＮＤ６１において、高電位側出力信号４６が、発振回路５６からの内部発振信号を基に論理処理され、その処理信号に従ってＰ型ＭＯＳ５９を動作させることにより、Ｐ型ＭＯＳ５７とＰ型ＭＯＳ５８とのカレントミラー構成において、定電流源６０２に基づいてＰ型ＭＯＳ５８、Ｐ型ＭＯＳ５９およびＮ型ＭＯＳ６０を流れるバーストされた定電流信号が、Ｎ型ＭＯＳ６０とカレントミラー構成を成すＮ型ＭＯＳ６０１を有するレベルシフト回路４４に供給される。
【００４８】
定電流信号がレベルシフト回路４４から高電位側駆動半導体１４内のフィルタ回路５５へと伝達され、フィルタ回路５５においては、発振回路５６で生成された信号がフィルタ回路５５の抵抗６７とコンデンサ６８により発生する遅れ時間より長く設定されていることから、インバータ６９への入力信号がインバータ６９のしきい値以下になり、インバータ６９の出力信号は反転する。
【００４９】
このように構成することにより、装置上にノイズ信号が入力されて重畳されても、フィルタ回路５５の遅れ時間をノイズ信号に対して長く設定することで、インバータ６９の出力信号は反転しない。たとえ反転をしても、フリップフロップ回路を用いていないことから、パワーデバイス素子の制御端子（ゲート端子）に入力される信号レベルが固定されないことから、パワーデバイスの上下同時導通時間をなくすことができる。
（実施の形態２）
本発明の実施の形態２のブリッジ駆動回路装置を説明する。
【００５０】
図５は本実施の形態２のブリッジ駆動回路装置の構成を示す回路ブロック図である。上記実施の形態１のブリッジ駆動回路装置においては、図１に示すように、各パワースイッチング素子１２、１１と各駆動半導体１４、１５を個別素子とした構成であったが、図５に示すように、高電位側パワースイッチング素子１２を図１の高電位側駆動半導体１４に含めて形成し高電位側駆動半導体５１として同一のシリコン基板上に形成するとともに、低電位側パワースイッチング素子１１を図１の低電位側駆動半導体１５に含めて形成し低電位側駆動半導体５２として別の同一シリコン基板上に形成することも可能である。
【００５１】
このように構成することにより、インバータシステム等のブリッジ駆動回路装置の更なる小型化かつ簡素化を実現することができる。
さらに、図５に示す高電位側駆動半導体５１と低電位側駆動半導体５２とを同一のシリコン基板上に形成することにより、図１に示す高電位側パワースイッチング素子１２、低電位側パワースイッチング素子１１、高電位側駆動半導体１４、および低電位側駆動半導体１５を、同一の半導体パッケージ内に搭載したモノリシックデバイスとして形成することも可能である。
【００５２】
この構成により、装置を一つの半導体パッケージに組み込んでいるため、上記に比べて非常に小型でかつ簡素化できるブリッジ駆動回路装置を実現することができる。
【産業上の利用可能性】
【００５３】
本発明のブリッジ駆動回路装置は、スイッチング素子であるパワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができるもので、例えばモータや照明器具などの負荷を駆動制御するインバータ駆動装置やスイッチング電源装置等に適用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１のブリッジ駆動回路装置の構成を示す回路ブロック図
【図２】同実施の形態１のブリッジ駆動回路装置における定電流変換回路の内部構成を示す回路図
【図３】同実施の形態１のブリッジ駆動回路装置におけるフィルタ回路の内部構成を示す回路図
【図４】同実施の形態１のブリッジ駆動回路装置における定電流変換回路とフィルタ回路の動作を示す波形図
【図５】本発明の実施の形態２のブリッジ駆動回路装置の構成を示す回路ブロック図
【図６】従来のブリッジ駆動回路装置の構成を示す回路ブロック図
【符号の説明】
【００５５】
１    直流主電源
２    平滑コンデンサ
３    （直流主電源の）高電位側端子
４    （直流主電源の）低電位側端子
５    ブリッジ駆動回路
８    負荷（モータ）
１１    低電位側パワースイッチング素子
１２    高電位側パワースイッチング素子
１３ａ、１３ｂ    ＦＲＤ
１４    高電位側駆動半導体（第１のパワースイッチング素子駆動回路用半導体装置）
１５    低電位側駆動半導体（第２のパワースイッチング素子駆動回路用半導体装置）
１６、１７    コンデンサ
１８    外部駆動入力信号
１９    高電位側パワースイッチング素子駆動用信号
２０    ブリッジ回路出力端子
２１    （高電位側駆動半導体の）電源用入力端子
２２    （高電位側駆動半導体の）出力端子
２３    （高電位側駆動半導体の）基準電位端子
２４    （高電位側駆動半導体の）電源出力端子
２５    （高電位側駆動半導体の）高電位側駆動用信号入力端子
２６    ＪＦＥＴ
２７    電源回路
２８    高電位側パワースイッチング素子駆動回路
２９    ゲート抵抗
３０    （低電位側駆動半導体の）電源用入力端子
３１    （低電位側駆動半導体の）電源用入力端子
３２    （低電位側駆動半導体の）出力端子
３３    （低電位側駆動半導体の）基準電位端子
３４    （低電位側駆動半導体の）駆動信号入力端子
３５    （低電位側駆動半導体の）電源出力端子
３６    ＪＦＥＴ
３７    ＪＦＥＴ
３８    電源回路
３９    スイッチ
４０    スイッチ
４１    スイッチ切り替え信号
４２    スイッチ切り替え信号
４３    低電位側パワースイッチング素子駆動回路
４４    レベルシフト回路
４５    高電位側駆動用信号出力端子
４６    （高電位側駆動半導体への）入力信号伝達信号
４７    入力信号処理回路
４８    ゲート抵抗
４９、５０    （ＪＦＥＴ素子を含んだ）パワースイッチング素子
５１    （パワースイッチング素子を内蔵した）高電位側駆動半導体
５２    （パワースイッチング素子を内蔵した）低電位側駆動半導体
５４    定電流変換回路
５５    フィルタ回路
５６    発振回路
５７、５８、５９、６２、６３    Ｐ型ＭＯＳ
６０、６４、６５    Ｎ型ＭＯＳ
６１    ＮＡＮＤ
６６、６７    抵抗
６８    コンデンサ
６９    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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