(57)【要約】【課題】  １ユニットセル当たりにおけるＯＮ抵抗の低減と、レイアウト効果の向上とを同時に達成した、改善されたパワーＭＯＳＦＥＴを実現する。【解決手段】  トレンチ部４によって、ソース拡散部７およびボディ拡散部８の形成される領域が列状の領域に区分される。トレンチ部４は、直線形状に形成されるのではなく、ジグザグ形状に形成される。また、隣り合う２本のトレンチ部４は、該トレンチ部４の長手方向に対称軸を有するように線対称に配置される。これにより、トレンチ部４によって区分される、ソース拡散部７およびボディ拡散部８の形成領域では、幅の広い領域と幅の狭い領域とが交互に形成され、ボディ拡散部８は幅の広い領域にて配置される。【選択図】  図１
2007042892.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＩＳＦＥＴであって、
上記ソース部には、ソース拡散部とボディ拡散部とが形成されており、
上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成されることで、ソース拡散部およびボディ拡散部の形成領域を区分しており、
ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置されていることを特徴とするトレンチ型ＭＩＳＦＥＴ。
【請求項２】
上記トレンチ部は、ソース拡散部およびボディ拡散部の形成領域を個々のユニットセルに区分していることを特徴とする請求項１に記載のトレンチ型ＭＩＳＦＥＴ。
【請求項３】
上記半導体基板は、シリコンであることを特徴とする請求項１に記載のトレンチ型ＭＩＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造に関し、特にＤＣ−ＤＣコンバータや、ハイサイド・ロードドライブ（high-side load drive）のような電源装置への応用に有用な、トレンチ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）に関するものである。
【背景技術】
【０００２】
従来、垂直型のトレンチ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は、その構造的な効率が良く、ＯＮ抵抗特性が低いという利点があるため、電源制御用の電子装置として広く用いられている。
【０００３】
図５は、従来の典型的なＮチャネル・トレンチ型ＭＯＳＦＥＴの構造を示す断面図である（例えば、非特許文献１参照）。上記Ｎチャネル・トレンチ型ＭＯＳＦＥＴは、基板１０１、エピタキシャル層１０２、ボディ部１０３、ソース拡散部１０４及びボディ拡散部（ボディ拡散部はソース拡散部と同層においてパターン形成されているが、図５においては図示されていない）がこの順に積層されている。また、ソース拡散部１０４及びボディ部１０３を貫通して、エピタキシャル層１０２に到達するトレンチ部１０５が形成されている。トレンチ部１０５の内部には、ゲート電極部１０６が埋め込まれており、ゲート電極部１０６は、ゲート絶縁体１０７によってソース拡散部１０４と絶縁されている。
【０００４】
ここで、トレンチ型ＭＯＳＦＥＴにおける２つの重要なパラメータとして、（ａ）ブレークダウン電圧（以下、適宜「ＢＶｄｓｓ」という）、及び（ｂ）ＯＮ抵抗（以下、適宜「ＲＯＮ」という）が挙げられる。
【０００５】
ＭＯＳＦＥＴを構成する各部分の物理的な配置、及びＯＮ抵抗に対する各部分の抵抗を図６に示す。同図において、Ｒsはソース部における拡散及び接触抵抗の抵抗値を、Ｒchは誘起された状態のＭＯＳＦＥＴ（induced MOSFET）チャネル部の抵抗値を、Ｒaccはゲートとドレインとのオーバーラップ（acumulation)の抵抗値を、Ｒdriftは低ドープドレイン部の抵抗値を、Ｒsubは高ドープドレイン部（基板）の抵抗値を、それぞれ示している。
【０００６】
ＭＯＳＦＥＴのＯＮ抵抗（ＲＯＮ）と図６に示した各部分の抵抗との間には、下記の式（１）の関係が成り立っている。
【０００７】
ＲＯＮ＝Ｒs＋Ｒch＋Ｒacc＋Ｒdrift＋Ｒsub  …（１）
高いブレークダウン電圧（ＢＶｄｓｓ）を得るためには、一般に、ドリフト部にドープする不純物の濃度を低くする必要がある。しかし、ドリフト部にドープする不純物の濃度を低くすれば、Ｒdriftが高くなるから、ＭＯＳＦＥＴ全体としてのＯＮ抵抗（ＲＯＮ）が増加する。このように、ＲＯＮとＢＶｄｓｓとの間には、二律背反（トレードオフ）の関係がある。
【０００８】
ＭＯＳＦＥＴとしての正確なデバイス動作を行うためには、トランジスタボディ部分のコンタクト（以下、ボディコンタクト）を設ける必要がある。一般に、トレンチ型ＭＯＳＦＥＴのボディ部分はソース部分と電気的に接続（コンタクト）される。
【０００９】
このようなボディコンタクトは、ソース（エミッタ），ボディ（ベース），およびドレイン（コレクタ）間に形成される寄生バイポーラトランジスタにおいて、ボディ部分の寄生抵抗（Ｒｂ）を減少させ、該寄生バイポーラトランジスタがオンすることを防止するために必要となる。ソース−ドレイン間に高い電圧を印加しての動作時には、寄生バイポーラトランジスタがオンすると、多数のキャリアによって生成される衝撃電離（impact ionization）がボディ抵抗（Ｒｂ）を介して流れる可能性があり、最大動作電圧の減少が生じる。
【００１０】
一方で、上記ボディコンタクトの形成は、セル内での面積を消費し、各セル面積の増大を招来するため、ＭＯＳＦＥＴの効率を低下させる。
【００１１】
従来の構成においては、パワーＭＯＳＦＥＴは、図７（ａ）に示す六角セルや、図７（ｂ）に示す四角セルのような均等なセルのアレイによって設計されており、各セルの中央にボディコンタクトが配置されていた。他の例として、特許文献１には、図７（ｃ）に示すように、中央のストライプをボディコンタクトとするストライプ配置のものもあった。
【００１２】
また、トレンチ型ＭＯＳＦＥＴに関する、上記した文献以外の従来技術としては、特許文献２ないし５が挙げられる。
【特許文献１】米国特許第５，１６８，３３１号明細書
【特許文献２】特開平９−２１３９５１号公報（１９９７年８月１５日公開）
【特許文献３】特開平８−２３０９２号公報（１９９６年１月２３日公開）
【特許文献４】特開平１１−３５４７９４号公報（１９９９年１２月２４日公開）
【特許文献５】特開２００３−３２４１９７号公報（２００３年１１月１４日公開）
【非特許文献１】Krishna Shenai著,「Optimized Trench MOSFET Technologies for Power Devices」,IEEE Transactions on Electron Devices, vol. 39, no. 6, p1435-1443, June 1992年
【発明の開示】
【発明が解決しようとする課題】
【００１３】
トレンチ型ＭＯＳＦＥＴに関する上記の従来技術には、以下の（A),(B)に記すような問題点がある。
(A) ソースと電気的に接続されるボディコンタクトには、広い面積が要求される。
(B) 従来のセル形状（六角形および四角形タイプ）では、ボディ拡散部（ボディコンタクト）が比較的大きな面積を要することにより、セルを狭ピッチに配置することには制限がある。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、１ユニットセル当たりにおけるＯＮ抵抗の低減と、レイアウト効果の向上とを同時に達成した、改善されたパワーＭＯＳＦＥＴを実現することにある。
【課題を解決するための手段】
【００１５】
本発明に係るトレンチ型ＭＩＳＦＥＴは、上記課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め込まれるトレンチ部が設けられたトレンチ型ＭＩＳＦＥＴであって、上記ソース部には、ソース拡散部とボディ拡散部とが形成されており、上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成されることで、ソース拡散部およびボディ拡散部の形成領域を区分しており、ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置されていることを特徴としている。
【００１６】
上記の構成によれば、ソース部においてソース拡散部とボディ拡散部とが形成されることで、チャネルボディ部に電位を与えるためのボディコンタクト（ソースとボディとのコンタクト部）を備えている。このようなボディコンタクトの形成、すなわちボディ拡散部の配置は、ＭＩＳＦＥＴとしての正確なデバイス動作を行うためには必要であるが、セル面積中での大きな面積消費を必要とするため、セル面積の増大に繋がり、ＭＩＳＦＥＴの効率を低下させる一面があった。
【００１７】
これに対し、上記の構成によれば、トレンチ部によって区分される、ソース拡散部およびボディ拡散部の形成領域では、幅の広い領域と幅の狭い領域とが交互に形成され、ボディ拡散部は幅の広い領域にて配置される。このため、ボディ拡散部（ボディコンタクト）を確保しながらも、全体としては、トレンチ部間の幅の広がりを抑制することができる。言い換えれば、ユニットセルの一つ当たりの面積を抑えることができる。
【００１８】
また、ソース拡散部およびボディ拡散部の形成領域において、幅の広い領域と幅の狭い領域とが交互に形成されるためには、上記トレンチ部は例えばジグザグ形状の部分を有するように形成される。これにより、トレンチ部を直線的に形成する場合に比べ、平面内でのトレンチ部の外周長さが広くなる。このことは、ＭＯＳＦＥＴチャネル幅を広げることに繋がる。
【００１９】
つまり、上記トレンチ型ＭＯＳＦＥＴでは、トレンチ部、ソース拡散部およびボディ拡散部を上記パターン配置とすることで、セル面積を小さくし、チャネル幅を大きくする効果がある。したがって、トレンチ型ＭＯＳＦＥＴの効率を増大させる（ＯＮ抵抗を低下させる）ことができる。
【００２０】
また、上記トレンチ型ＭＩＳＦＥＴでは、上記トレンチ部は、ソース拡散部およびボディ拡散部の形成領域を個々のユニットセルに区分している構成とすることができる。
【００２１】
上記の構成によれば、さらにトレンチゲート幅が大きくなり、単位面積当りのチャンネル面積をより大きくすることができる。
【００２２】
また、上記トレンチ型ＭＩＳＦＥＴでは、上記半導体基板は、シリコンであることが好ましい。
【発明の効果】
【００２３】
本発明に係るトレンチ型ＭＩＳＦＥＴは、以上のように、上記ソース部にソース拡散部とボディ拡散部とが形成されており、上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成されることで、ソース拡散部およびボディ拡散部の形成領域を区分しており、ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置されている。
【００２４】
それゆえ、トレンチ部、ソース拡散部およびボディ拡散部を上記パターン配置とすることで、セル面積を小さくし、チャネル幅を大きくする効果がある。したがって、トレンチ型ＭＯＳＦＥＴの効率を増大させる（ＯＮ抵抗を低下させる）ことができるといった効果を奏する。
【発明を実施するための最良の形態】
【００２５】
本欄においては、本発明の新規なトレンチ型ＭＩＳＦＥＴ（ＭＯＳＦＥＴを含む）及びその製造方法について詳細に説明することとする。本実施の形態においては、本発明をＰ型トレンチ型ＭＯＳＦＥＴに適用した場合を説明する。すなわち、以下の説明におけるＰ型ＭＯＳＦＥＴでは、第１の導電タイプがＰ型、第２の導電タイプがＮ型である。しかしながら、本発明の属する技術の分野における通常の知識を有する者であれば、本発明がＰ型のトレンチ型ＭＯＳＦＥＴに限られず、Ｎ型のトレンチ型ＭＯＳＦＥＴ（第１の導電タイプがＮ型、第２の導電タイプがＰ型）にも同様に適用可能であることが容易に理解できるであろう。
【００２６】
尚、本発明のトレンチ型ＭＯＳＦＥＴにおいて、ボディコンタクトおよびトレンチ部のパターン配置は、トレンチ型ＭＯＳＦＥＴ形状の多くのバリエーションに適用でき、以下の実施の形態はその参照例に過ぎない。
【００２７】
本実施の形態に係るトレンチ型ＭＯＳＦＥＴの基本配置として、ゲート電極構造と、ソースおよびボディのコンタクト部分（すなわち、ボディコンタクト）とのパターンを図１に示す。また、図１に示すトレンチ型ＭＯＳＦＥＴのＸ−Ｘ’断面を図２に示す。
【００２８】
まず、シリコンよりなる基板１としては、典型的には、その抵抗率が０．０１Ω．ｃｍ〜０．００５Ω．ｃｍの範囲内となるようにＰ型ドープされた、５００μｍ〜６５０μｍの厚みのものが用いられる。ただし、トレンチ型ＭＯＳＦＥＴが作製された後に、バックラッピング（back lapping）により、基板１の厚みは約１００μｍ〜１５０μｍにまで減少させられる。
【００２９】
Ｐ＋基板である基板１上に、該基板１よりも低くドープされたＰ層をエピタキシャル成長させることにより、エピタキシャル層（Epi layer）２を形成する。このようにして形成される、エピタキシャル層２の厚みＸepi、及び抵抗値をρepiは、トレンチ型ＭＯＳＦＥＴに求められる最終的な電気的特性によって設定すればよい。典型的には、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させるためには、エピタキシャル層２の抵抗を低くするべきであるが、ブレークダウン電圧との間に二律背反（トレードオフ）の関係がある。
【００３０】
本実施の形態のトレンチ型ＭＯＳＦＥＴのボディ部３はＮ型であり、シリコン表面において５×１０１６〜７×１０１７〔ａｔｏｍｓ／ｃｍ３〕の範囲のドーピング濃度となるように、リン原子を打ち込む（implant）ことによって作製される。Ｎ型のボディ部３は、トレンチ型ＭＯＳＦＥＴの電気的特性によって異なるが、２μｍ〜５μｍの範囲内の深さＸｎにおいて、エピタキシャル層２との間のＰＮ接合が実現されるように設計される。例えば、４０Ｖで作動する装置であれば、エピタキシャル層２は、典型的にはＸｎが２．５μｍ〜３μｍの範囲となるように設計される。
【００３１】
基板１、エピタキシャル層２及びボディ部３には、通常のフォトエッチング技術によりトレンチ部４が形成される。シリコンのトレンチエッチング後は、該トレンチ部４の内壁には、ゲート誘電膜（酸化膜）５が、最終的なデバイスの電気的特性に適する厚さに成長させられる。ゲート誘電膜５の厚さは、一般的には１０〜１５０ｎｍである。
【００３２】
本実施の形態のトレンチ型ＭＯＳＦＥＴでは、典型的にはトレンチ部４の深さは約１．５μｍ〜５μｍの範囲内であり、チャネル部（channel body）の深さはトレンチ部４の深さよりも若干浅いものとしている。また、トレンチ部４の幅は、通常、０．５μｍ〜３μｍの範囲内とされる。トレンチ部４の底はエピタキシャル層２と基板１との境界と略同じ位置に位置しており、トレンチ部４は、ドリフト部であるエピタキシャル層２に囲まれた部分を有している。
【００３３】
トレンチ部４は、一般的にはポリシリコンからなるゲート電極材料にて埋められる。すなわち、トレンチ部４の内部にはゲート電極部６が埋め込まれ、ゲート電極部６は、ゲート誘電膜５によってソース拡散部７と絶縁されている。このデバイスの製造においては、ポリシリコンにリンをドープするためのドープ源としてＰＯＣｌ３が用いられる。上記のようにドーピングを行った後、ウエハの平坦な表面からポリシリコンを取り除くためにポリシリコンの平坦化を行う。これにより、ゲート電極部６を構成するポリシリコンは、トレンチ部４を満たす部分のみに残される。
【００３４】
ソース拡散部７およびチャネルのボディ拡散部８は、公知のよく知られた、フォトレジストマスキング及びイオン打ち込み（ion implantation）を用いた方法によって、ボディ部３上の同一層内にパターン形成することができる。図１には、ソース拡散部７およびボディ拡散部８の配置の一例が図示される。Ｐ＋型であるソース拡散部７は、０．２μｍ〜０．５μｍの間の深さにおいてＰＮ接合が形成されるように、約１×１０１５〜３×１０１５ｃｍ−２の濃度（dose）となるようにＰ型のドーパント（１１Ｂ＋、又はＢＦ２＋）を打ち込んで形成される。同様にして、ボディ拡散部８は、０．２μｍ〜０．５μｍの間の深さにおいて接合が形成されるように、約１×１０１５〜３×１０１５の濃度となるように、Ｎ型のドーパント（３１Ｐ＋、又は７５Ａｓ＋）を打ち込んで形成される。上記の工程の代わりに、Ｐ型のソース拡散部７、及びＮ型のボディ拡散部８には、サリサイド工程（silicidation process）を用いることができる。
【００３５】
最後に、上記ゲート電極部６を保護するための層間の絶縁体層９、コンタクトホール及び上部金属層１０が、従来公知の典型的なＩＣ装置の製造方法により形成される。さらに、バックラッピングにより、ウエハを１００μｍ〜１５０μｍの厚みにまで薄くした後に、メタライゼーション堆積（stack）が、ウエハ裏面（基板１）になされ、４３０℃のフォーミングガス（forming gas）中での１０分間の処理により合金化（alloy）され、下部金属層１１が形成される。
【００３６】
本実施の形態に係るトレンチ型ＭＯＳＦＥＴの一例は、図１に示すミアンダ（Meander）タイプのパターンにトレンチ部４を配置することで実現される。上記ミアンダタイプのパターンでは、トレンチ部４はジグザグ形状に形成される。また、隣り合う２本のトレンチ部４は、該トレンチ部４の長手方向（図１の縦方向）に対称軸を有するように線対称に配置される。このトレンチ部４によって区分されるソース拡散部７は、幅の広い領域と幅の狭い領域とが交互に形成され、そのソース拡散部７の幅の広い領域にボディ拡散部８が配置される。
【００３７】
上記配置の効果は、セル面積Ａｕに対するＭＯＳＦＥＴチャネル幅Ｗｕの比率Ｙを比較することで示される。上記比率Ｙは下記の式（２）にて表され、トレンチ型ＭＯＳＦＥＴのレイアウトにおける効率を表す。
【００３８】
Ｙ＝Ｗｕ／Ａｕ  …（２）
図１に示す上記配置では、上述したように、ソース拡散部７は、幅の広い領域と幅の狭い領域とが交互に形成され、そのソース拡散部７の幅の広い領域にボディ拡散部８が配置される。このため、ボディ拡散部８（ボディコンタクト）を確保しながらも、全体としては、トレンチ部４間の幅の広がりを抑制することができる。言い換えれば、ユニットセルの一つ当たりの面積Ａｕを抑えることができる。
【００３９】
また、トレンチ部４をジグザグ形状に形成することで、トレンチ部４を直線形状に形成する場合に比べ、図１平面内でのトレンチ部４の外周長さが広くなる。このことは、ＭＯＳＦＥＴチャネル幅Ｗｕを広げることに繋がる。
【００４０】
つまり、本実施の形態に係るトレンチ型ＭＯＳＦＥＴでは、トレンチ部４の配置を上記図１のパターン配置とすることで、上記式（２）の右辺において、分母となるセル面積Ａｕを小さくし、分子となるチャネル幅Ｗｕを大きくする効果がある。したがって、トレンチ型ＭＯＳＦＥＴのレイアウト効率を増大させる（ＯＮ抵抗を低下させる）ことができる。
【００４１】
また、本実施の形態に係るトレンチ型ＭＯＳＦＥＴの変形例として、図３に示すかぎ穴（keyhole）タイプのパターンにトレンチ部４を配置することでも実現される。上記かぎ穴タイプのパターンでは、上記ミアンダタイプのパターンに対して、ソース拡散部７形成領域の幅の狭くなっている部分で、隣り合うトレンチ部４同士を繋ぐようにトレンチ部４が形成される。これにより、上記かぎ穴タイプのパターンでは、個々のユニットセルがトレンチ部４に囲まれて形成される。
【００４２】
図３に示す上記配置においても、上述したように、ソース拡散部７は、幅の広い領域と幅の狭い領域とが交互に形成され、そのソース拡散部７の幅の広い領域にボディ拡散部８が配置される。このため、ミアンダタイプのパターンと同様に、ボディ拡散部８（ボディコンタクト）を確保しながらも、全体としては、トレンチ部４間の幅の広がりを抑制することができる。
【００４３】
また、個々のユニットセルは、幅の広い領域と幅の狭い領域とが組み合わされた多角形形状となることで、四角セルや六角セル形状に比べて、図３平面内でのトレンチ部４の外周長さが広くなり、ＭＯＳＦＥＴチャネル幅Ｗｕを広げることができる。
【００４４】
さらには、図３のかぎ穴タイプでは、図１のミアンダタイプに比べて、その平面形状からも予想できるように、かぎ穴タイプの方がトレンチゲート幅が大きくなり、したがって、更に単位面積当りのチャンネル面積が大きくなる。つまり、かぎ穴タイプの方がミアンダタイプよりもさらに面積効率が高くなる（ＯＮ抵抗が低い）。
【００４５】
図４（ａ）に、図７（ｂ）に示す四角形状セルと、図１に示すミアンダ形状セルと、図３に示すかぎ穴形状セルとの効果における比較結果を示す。尚、図４（ａ）においては、セルサイズを示すパラメータとしてソース拡散部７の幅Ｓを横軸に示し、縦軸に上記式（２）で求められる効率Ｙを示している。但し、ミアンダ形状セルおよびかぎ穴形状セルにおいて、ソース拡散部７の幅は、図１および図３の横方向の平均幅にて示されている。図７（ｂ）、図１、および図３のそれぞれに、ソース拡散部７の幅Ｓの寸法を図示する。
【００４６】
また、図４（ｂ）は、四角形状セルに対するミアンダ形状セルの効率の比を示すグラフである。尚、図４（ｂ）においては、セルピッチＰを横軸に示している。図７（ｂ）、図１、および図３のそれぞれに、セルピッチＰの寸法を図示する。
【００４７】
図４（ａ）から分かるように、ミアンダ形状セルおよびかぎ穴形状セルでは、ソース拡散部７の幅Ｓが小さくなるほど、効率Ｙが高くなっている。これは、ソース拡散部７の幅Ｓを小さくすることが、ユニットセルの面積抑制に繋がるためである。これに対して、四角形状セルでは、ソース拡散部７の幅Ｓが０．３μｍ程度の時に効率Ｙはピークを示し、これ以上ソース拡散部７の幅Ｓを小さくしても、効率Ｙは増加しない。これはつまり、四角形状セルでは、ソース拡散部７の幅Ｓを小さくすると、これに伴ってボディコンタクト、すなわちボディ拡散部８の面積が小さくならざるを得ず、このことが効率Ｙの増加を阻害しているためである。
【００４８】
一方、本実施の形態に係るミアンダ形状セルおよびかぎ穴形状セルでは、ソース拡散部７の幅Ｓを小さくしてもボディ拡散部８の面積を確保できるため、効率Ｙを増加できる。このため、図４（ｂ）から分かるように、ソース拡散部７の幅Ｓを小さくなるほど、四角形状セルに対するミアンダ形状セルの効率の比は、飛躍的に大きくなる。セルピッチＰ＝２μｍで、ミアンダタイプの配置では、従来の四角タイプの配置に比べて約４０パーセント以上の効率増加が見込まれる。さらに、トランジスタユニットセルサイズを減少させる点でも、本実施の形態にて提案されたパターンの優位性が増すことは明らかである。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態を示すものであり、トレンチ型ＭＯＳＦＥＴにおけるトレンチ部、ソース拡散部、およびボディ拡散部の配置パターンの一例を示す平面図である。
【図２】上記トレンチ型ＭＯＳＦＥＴの要部構成を示すものであり、図１におけるＸ−Ｘ断面図である。
【図３】本発明の実施形態を示すものであり、トレンチ型ＭＯＳＦＥＴにおけるトレンチ部、ソース拡散部、およびボディ拡散部の図１とは異なる配置パターン例を示す平面図である。
【図４】図４（ａ）は、従来の四角形状セルと、本発明の実施形態に係るミアンダ形状セルおよびかぎ穴形状セルとのレイアウト効果における比較結果を示すグラフである。
【００５０】
図４（ｂ）は、四角形状セルに対するミアンダ形状セルの効率の比を示すグラフである。
【図５】従来のトレンチ型ＭＯＳＦＥＴの要部構成を示す断面図である。
【図６】トレンチ型ＭＯＳＦＥＴにおいて、ＯＮ抵抗に対する各部分の抵抗を示す図である。
【図７】図７（ａ）〜（ｃ）は、従来のトレンチ型ＭＯＳＦＥＴにおける、トレンチ部、ソース拡散部、およびボディ拡散部のレイアウトパターンを示す平面図である。
【符号の説明】
【００５１】
１    基板（高ドープドレイン部、半導体基板）
２    エピタキシャル層（低ドープドレイン部、半導体基板）
３    ボディ部（チャネルボディ部、半導体基板）
４    トレンチ部
５    ゲート誘電膜
６    ゲート電極部（ゲート電極）
７    ソース拡散部（ソース部、半導体基板）
８    ボディ拡散部
【図１】
2007042892.tif 000003
【図２】
2007042892.tif 000004
【図３】
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【図４】
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【図５】
2007042892.tif 000007
【図６】
2007042892.tif 000008
【図７】
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【手続補正書】
【提出日】平成18年12月25日(2006.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＩＳＦＥＴであって、
上記ソース部には、ソース拡散部とボディ拡散部とが形成されており、
上記トレンチ部は、
上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成され、ソース拡散部およびボディ拡散部の形成領域を上記幅の狭い領域で個々のユニットセルに区分しており、
ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置されていることを特徴とするトレンチ型ＭＩＳＦＥＴ。
【請求項２】
上記ユニットセルは、十文字の形状であることを特徴とする請求項１に記載のトレンチ型ＭＩＳＦＥＴ。
【請求項３】
上記半導体基板は、シリコンであることを特徴とする請求項１に記載のトレンチ型ＭＩＳＦＥＴ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明に係るトレンチ型ＭＩＳＦＥＴは、上記課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め込まれるトレンチ部が設けられたトレンチ型ＭＩＳＦＥＴであって、上記ソース部には、ソース拡散部とボディ拡散部とが形成されており、上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成され、ソース拡散部およびボディ拡散部の形成領域を上記幅の狭い領域で個々のユニットセルに区分しており、ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置されていることを特徴としている。