(57)【要約】【課題】  主記憶及びこの主記憶を制御するコントローラを有し、ＩＣカードに好適な半導体集積回路装置を提供すること。【解決手段】  不揮発性メモリセルアレイを持つメモリ回路（９２）と、メモリ回路（９２）を制御するコントロール回路（９１）とを具備し、コントロール回路（９１）はページバッファ（９４）を持ち、このページバッファ（９４）は３トランジスタセルブロックを含む。【選択図】  図２６
2007043185.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルアレイを持つメモリ回路と、
前記メモリ回路を制御するコントロール回路とを具備し、
前記コントロール回路はページバッファを持ち、このページバッファは３トランジスタセルブロックを含むことを特徴とする半導体集積回路装置。
【請求項２】
不揮発性メモリセルアレイを持つメモリ回路と、
前記メモリ回路を制御するコントロール回路とを具備し、
前記コントロール回路はページバッファを持ち、このページバッファは２トランジスタセルブロックを含むことを特徴とする半導体集積回路装置。
【請求項３】
前記不揮発性メモリセルアレイは、ＮＡＮＤ型セルブロックを含むことを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記不揮発性メモリセルアレイは、ＡＮＤ型セルブロックを含むことを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項５】
前記不揮発性メモリセルアレイは、第１のストリング長を持つ第１のＮＡＮＤ型セルブロック、及び前記第１のストリング長とは異なる第２のストリング長を持つ第２のＮＡＮＤ型セルブロックを含むことを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に係わり、特に不揮発性のメモリトランジスタを含む半導体集積回路装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリの代表的なメモリセルは、非特許文献１（R. Shirota）に記載されている。
【０００３】
非特許文献１には、特に素子分離に、ＳＴＩ（Shallow Trench Isolation）を用いた２５６Mbit ＮＡＮＤ型フラッシュメモリ製品の開発経緯が示されている。
【０００４】
非特許文献１に記載されたメモリセルユニットは、直列接続された複数のメモリセルトランジスタに対して、その両側に選択トランジスタが配置された構造を持つ。複数のメモリセルトランジスタはそれぞれ素子活性領域に形成される。素子活性領域は、素子分離領域、例えばＳＴＩにより分離され、素子活性領域、及びＳＴＩは互いに併行して配置され、メモリセルアレイをなしている。
【０００５】
メモリセルトランジスタの浮遊ゲート層の一部は、ＳＴＩ上に覆い被さる。この覆い被さった部分の容積で、浮遊ゲート層とチャネルとの間の容量と、浮遊ゲート層と制御ゲート層との間の容量との比、いわゆる“カップリング比”を稼いでいる。
【０００６】
このようなメモリセルトランジスタを形成するためには、浮遊ゲート層の一部となる導電体層に、非常に細い短冊状のパターン、いわゆる“スリット”を形成しなければならない。図２８に、スリットを形成した段階を示す。
【０００７】
図２８に示すように、導電体層１０４は、メモリセルトランジスタの浮遊ゲート層の一部、並びに選択トランジスタのゲートとなる導電物である。スリット１０３は、導電体層１０４のうち、ＳＴＩ上の部分に、ＳＴＩと並行に形成される。その幅はＳＴＩよりも狭い。このようなスリット１０３を導電体層１０４に形成することにより、浮遊ゲート層を、メモリセルトランジスタ毎に分離することができる。
【０００８】
通常のＮＡＮＤ型フラッシュメモリでは、メモリセルトランジスタを複数個直列に接続し、ビット線とメモリセルユニットとのコンタクトの数を減らすことによって、メモリセルの微細化を実現している。
【０００９】
しかし、図２９に示すように、上記メモリセルトランジスタでは、その数が１つ、あるいは２つ程度の少数になると、選択トランジスタのゲート間の間隔ＤSG-SGが相対的に狭まる。間隔ＤSG-SGが相対的に狭まると、導電体層１０４にスリット１０３を形成することが困難になってくる。
【００１０】
非特許文献１によると、リソグラフィによってパターニングした領域よりも狭い領域を加工することは、いわゆるスペーサ加工によって可能となる、とされている。
【００１１】
しかし、間隔ＤSG-SGが狭くなってきた場合、加工変換差等を考えると、スリット１０３を、メモリセルユニット内で必要な素子分離幅よりも十分に広く形成することは、難しくなってきてしまう。また、ＳＴＩの幅、並びに素子活性領域ＡＡの幅をそれぞれ最小加工寸法で形成した場合、露光によるパターニングではスリット１０３を形成することは難しい。
【００１２】
なお、メモリセルユニット内のメモリセルトランジスタ数を少数にする例は、例えば、非特許文献２（K. Imamiya, et al.）、特許文献１（特開２０００-１４９５８１号公報（作井他））、非特許文献３（G. Tao et al.）に記載されている。
【００１３】
例えば非特許文献２には、メモリセルトランジスタが１つの場合について、その利用が報告されている。いわゆる３トランジスタセルユニットを用いたＥＥＰＲＯＭである。このようなフラッシュメモリにおいては、その微細化を進めていく上で、上述した課題の影響を受けやすい。
【００１４】
そこで、非特許文献４（S. Aritome, et al.）に記載されるように、浮遊ゲート層を、ＳＴＩに対して自己整合的に形成する方法が提案されるに至っている。
【００１５】
しかし、非特許文献４に記載されるように、浮遊ゲート層をＳＴＩに対して自己整合的に形成すると、例えば選択トランジスタのゲート層の一部となる部分が、メモリセルトランジスタの浮遊ゲート層となる部分と同様に、選択トランジスタ毎に分離されてしまう事情がある。
【特許文献１】特開２０００−１４９５８１号公報
【非特許文献１】R. Shirota, “A Review of ２５６Mbit ＮＡＮＤ Flash Memories and ＮＡＮＤ Flash Future Trend”, Non-Volatile Semiconductor Memory Workshop(=NVSMW) ２０００ pp２２-３１.
【非特許文献２】K. Imamiya, et al., “３２kbyte three-transistor flash for embedded applications using ０.４um ＮＡＮＤ flash technology”, Non-Volatile Semiconductor Memory Workshop(=NVSMW) ２０００ pp７８-８０.
【非特許文献３】G. Tao et al., “Reliability aspect of embedded floating-gate non-volatile memories with uniform channel FN tunneling for both program”, Non-Volatile Semiconductor Memory Workshop(=NVSMW) ２００１ pp１３０-１３２.
【非特許文献４】S. Aritome, et al., “A ０.６７um２ SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR ３V-only ２５６Mbit ＮＡＮＤ EEPROMs” IEDM(１９９４) pp６１-６４.
【発明の開示】
【発明が解決しようとする課題】
【００１６】
この発明は、主記憶及びこの主記憶を制御するコントローラを有し、ＩＣカードに好適な半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１７】
この発明の一態様に係る半導体集積回路装置は、不揮発性メモリセルアレイを持つメモリ回路と、前記メモリ回路を制御するコントロール回路とを具備し、前記コントロール回路はページバッファを持ち、このページバッファは３トランジスタセルブロック、又は２トランジスタセルブロックを含む。
【発明の効果】
【００１８】
この発明によれば、主記憶及びこの主記憶を制御するコントローラを有し、ＩＣカードに好適な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明の実施形態の幾つかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
（第１実施形態）
選択ゲート線を形成するために、選択トランジスタ毎に分離されてしまったゲート層となる部分を互いに接続する方法としては、例えばメモリセルトランジスタの浮遊ゲート層の一部となる導電体層、あるいはその制御ゲート層となる導電体層を利用して、選択トランジスタ毎に分離されたゲート層となる部分を互いに接続する方法が考えられる。
【００２１】
このようなコンタクトを形成する一例は、メモリセルトランジスタの浮遊ゲート層の一部となる導電体層を、選択トランジスタが形成される部分についてはＳＴＩ上に延在させ、ＳＴＩ上でコンタクトを取る方法である（例えば、特願２０００−３０１３８０号)。
【００２２】
また、他例は、選択トランジスタのゲート層の一部となる導電体層に対してコンタクトを形成し、この導電体層に、メモリセルトランジスタの制御ゲート層となる導電体層を短絡して、素子活性領域ＡＡ上でコンタクトを取る方式である（例えば、特願２０００−２９１９１０号）。
【００２３】
図１はこの発明の第１実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図２Ａは図１中の２Ａ−２Ａ線に沿う断面図、図２Ｂは図１中の２Ｂ−２Ｂ線に沿う断面図である。
【００２４】
図１、図２Ａ、図２Ｂに示すように、半導体基板、例えばＰ型シリコン基板、又はＰ型ウェル１には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩは、Ｐ型ウェル１に素子活性領域ＡＡを分離する。図１に示す一例では、ＳＴＩはストライプ状に形成され、Ｐ型ウェル１の表面にストライプ状の素子活性領域ＡＡを分離している。メモリセルユニットＭＵは、素子活性領域ＡＡに形成される。
【００２５】
第１実施形態のメモリセルユニットＭＵは、いわゆる３トランジスタセルユニットである。３トランジスタセルユニットは、ソース側選択トランジスタＳＴＳと、ドレイン側選択トランジスタＳＴＤと、これら選択トランジスタＳＴＳ、ＳＴＤ間に接続された１個のメモリセルトランジスタＭＴとを含む。
【００２６】
ソース側選択トランジスタＳＴＳのＮ型ソース／ドレイン拡散層２は、コンタクト３を介して共通ソース線ＳＬに接続されている。また、ドレイン側選択トランジスタＳＴＤのＮ型ソース／ドレイン拡散層２は、コンタクト４を介してデータ線、又はビット線ＢＬに接続されている。これにより、メモリセルユニットＭＵは、ソース線ＳＬとデータ線、又はビット線ＢＬとの間に接続される。
【００２７】
共通ソース線ＳＬは、例えば素子活性領域ＡＡ及び素子分離領域ＳＴＩの延在方向に直交する方向に延びる。そして、共通ソース線ＳＬは、トランジスタＳＴＳ、ＳＴＤ、ＭＴのゲート電極の上部に形成された、例えば第１層目の金属配線層から形成される。本例の共通ソース線ＳＬは、例えば選択トランジスタＳＴＳ、ＳＴＤのゲート電極の上部から、メモリセルトランジスタＭＴのゲート電極の上部にまで拡がる。
【００２８】
ビット線ＢＬは、例えば素子活性領域ＡＡ及び素子分離領域ＳＴＩの延在方向に延びる。そして、ビット線ＢＬは、共通ソース線ＳＬのさらに上層に形成された、例えば第２層目の金属配線層から形成される。
【００２９】
メモリセルトランジスタＭＴは、電荷蓄積層、例えば浮遊ゲート層５を有する。本例の浮遊ゲート層５は、例えば図２Ｂ中の破線円Ａ内に示されるように、浮遊ゲート層５の側面が、素子分離領域ＳＴＩの側面と同一面、又はほぼ同一面にある。
【００３０】
浮遊ゲート５層上には、ゲート間絶縁膜６を介して制御ゲート層７が形成されている。制御ゲート層７は、ワード線ＷＬとして機能する。ゲート間絶縁膜６は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造絶縁膜等から構成される。３層構造絶縁膜は、一般にＯＮＯ膜と呼ばれる。
【００３１】
選択トランジスタＳＴＳ、ＳＴＤはそれぞれ、例えば浮遊ゲート層５と同じ導電体層から形成されたゲート層８を有する。ゲート層８は、浮遊ゲート層５と異なり、例えば制御ゲート層７と同じ導電体層から形成されたゲート層９に短絡されている。ゲート層９は、選択ゲート線ＳＧＳ、ＳＧＤとして機能する。ゲート層８をゲート層９に短絡させる方法の一例は、例えばゲート間絶縁膜６と同じ絶縁体層から形成された絶縁膜１０に開口部１１を形成し、この開口部１１を介してゲート層９をゲート層８に接触させる。これにより、ゲート層８はゲート層９と一体となり、選択トランジスタＳＴＳ、ＳＴＤのゲート電極として機能する。
【００３２】
ところで、選択トランジスタＳＴＳ、およびＳＴＤのチャネル濃度を制御するための不純物を、絶縁膜１０に形成された開口部１１を介して、ゲート層８越しにイオン注入する方法が本願発明者らにより提案されている（特願２００１−１５８０６６号）。この方法に従ったチャネル不純物導入工程の一例を図３Ａに示す。
【００３３】
図３Ａに示すように、例えば素子活性領域ＡＡのパターンにパターニングされている導電体層、例えば導電性ポリシリコン層１２上に、絶縁体層、例えばＯＮＯ膜１３を形成する。導電性ポリシリコン層１２は、浮遊ゲート層５、及びゲート層８となる導電体層である。また、ＯＮＯ膜１３は、ゲート間絶縁膜６、及び絶縁膜１０となる絶縁体層である。次いで、ＯＮＯ膜１３上に、マスク層、例えばフォトレジスト層１４を形成し、このフォトレジスト層１４に、開口部１１に対応した窓１５を形成する。次いで、フォトレジスト層１４をマスクに用いて絶縁膜１０をエッチングし、絶縁膜１０に開口部１１を形成する。次いで、例えばフォトレジスト層１４をマスクに用いて、Ｐ型ウェル１と同じＰ型不純物、例えばボロンを、Ｐ型ウェル１に対して導電性ポリシリコン１２を貫通させてイオン注入する。これにより、選択トランジスタＳＴＳ、ＳＴＤのゲート層８となる部分下のＰ型ウェル１、即ち選択トランジスタＳＴＳ、ＳＴＤのチャネル領域の不純物濃度（チャネル濃度）は、他の領域に比べて高まる。
【００３４】
このようなチャネル不純物導入工程の一例に従って形成された不揮発性半導体記憶装置の断面を図３Ｂに示す。
【００３５】
図３Ｂに示すように、選択トランジスタＳＴＳ、ＳＴＤのチャネル領域１６の不純物濃度は、メモリセルトランジスタＭＴのチャネル領域１７の不純物濃度よりも高い。このように、図３Ａに示したチャネル不純物導入工程の一例を用いることで、例えば図３Ｂに示すように、微細なメモリセルトランジスタＭＴ、微細な選択トランジスタＳＴＳ、およびＳＴＤが、高密度に配置されている場合でも、メモリセルトランジスタＭＴのチャネル濃度と、選択トランジスタＳＴＳ、およびＳＴＤのチャネル濃度とを、別々に制御できる。
【００３６】
ソース側選択トランジスタＳＴＳのＮ型ソース／ドレイン拡散層２と共通ソース線ＳＬとはコンタクト３を介して接続され、同様にドレイン側選択トランジスタＳＴＤのＮ型ソース／ドレイン拡散層２とビット線ＢＬとの接続は、コンタクト４を介して接続される。本例のコンタクト３は、共通ソース線ＳＬが形成されている層（第１層目金属配線層）から、ソース側選択トランジスタＳＴＳのＮ型ソース／ドレイン拡散層２に対して直接に形成されている。同様に本例のコンタクト４は、ビット線ＢＬが形成されている層（第２層目金属配線層）から、ドレイン側選択トランジスタＳＴＤのＮ型ソース／ドレイン拡散層２に対して直接に形成されている。
【００３７】
本例のコンタクト３、４はそれぞれ、いわゆる自己整合コンタクトである。自己整合コンタクトは、コンタクトの一部が、選択トランジスタＳＴＳ、ＳＴＤのゲート電極（８、９）の上部に被さる構造を持つ。選択トランジスタＳＴＳ、ＳＴＤのゲート電極（８、９）の上部には、例えばマスク材絶縁膜１８が形成されている。マスク材絶縁膜１８は、層間絶縁膜１９に対してエッチング選択性を持つ。マスク材絶縁膜１８の材料の一例は、シリコン窒化膜（ＳｉＮ）である。マスク材絶縁膜１８の材料をシリコン窒化膜とした場合、層間絶縁膜１９の材料の一例は、シリコン酸化膜（ＳｉＯ２）である。このようにマスク材絶縁膜１８が層間絶縁膜１９に対してエッチング選択性を持つことで、選択トランジスタＳＴＳのゲート電極間、及びＳＴＤのゲート電極間に埋め込まれている層間絶縁膜１９のみを、選択的にエッチングすることができる。これにより、選択トランジスタＳＴＳのゲート電極間、及びＳＴＤのゲート電極間に対して自己整合的にコンタクト孔を開口することができる。この時、自己整合コンタクト３の導電体は、選択トランジスタＳＴＳのゲート電極に側壁絶縁膜２０を介して近接し、また、ゲート電極上にマスク材絶縁膜１８を介して被さる。自己整合コンタクト４の導電体も同様に、選択トランジスタＳＴＤのゲート電極に側壁絶縁膜２０を介して近接し、また、ゲート電極上にマスク材絶縁膜１８を介して被さる。しかし、自己整合コンタクト３、４の導電体に近接しているのは、メモリセルトランジスタＭＴのゲート電極ではなく、選択トランジスタＳＴＳ、ＳＴＤのゲート電極である。このため、例えばビット線ＢＬ等に誘起された高電圧が、メモリセルトランジスタＭＴのゲート電極、例えば浮遊ゲート層５に作用することはない。
【００３８】
また、コンタクト３、４を自己整合コンタクトとしない場合も考えられる。この場合、選択トランジスタとメモリセルトランジスタとの間が、例えばシリコン酸化膜で埋め込まれている構造で、メモリセルトランジスタと選択トランジスタとの間はブロックされているが、選択トランジスタ間のＮ型ソース／ドレイン拡散層２、周辺トランジスタのゲート電極、選択トランジスタのゲート電極、及びメモリセルトランジスタの制御ゲート電極のみ、シリサイド膜となっている構造も考えられる（例えば、特願２００１−０７５５１１号、特願２００１−２４４５５７号）。
【００３９】
本第１実施形態に係る不揮発性半導体記憶装置によれば、選択トランジスタＳＴＳ、ＳＴＤのゲート電極は、ゲート層８とゲート層９とを、例えばゲート間絶縁膜６と同じ絶縁体層から形成された絶縁膜１０の、例えば中央部分に開口部１１を形成することで短絡させる。即ち、ゲート層８に対して、ゲート層９下部からコンタクトを取る方式が採用されている（例えば、特願２０００-２９１９１０号）。ゲート層９は、例えば制御ゲート層７と同じ導電体層から形成される。このため、選択トランジスタＳＴＳ、ＳＴＤのゲート層９、即ち選択ゲート線ＳＧＤ、ＳＧＳの電極材料の電気抵抗値は、メモリセルトランジスタＭＴの制御ゲート層７、即ちワード線ＷＬの電極材料の電気抵抗値と同じとなる。制御ゲート層７の電極材料は、例えば導電性ポリシリコンとメタルシリサイドとの積層構造である。メタルシリサイドは、例えばタングステンシリサイド（ＷＳｉ）等である。また、浮遊ゲート層５の電極材料は、例えば導電性ポリシリコンである。
【００４０】
このように、選択ゲート線ＳＧＤ、ＳＧＳの電極材料の電気抵抗値は、ワード線ＷＬの電極材料の電気抵抗値と同じとなることから、選択ゲート線ＳＧＤ、ＳＧＳ電極材料の電気抵抗値が、例えばワード線ＷＬの電極材料の電気抵抗値よりも高くなることはない。このため、選択ゲート線ＳＧＤ、ＳＧＳにおける遅延は軽減され、高速な動作が可能になる。
【００４１】
また、共通ソース線ＳＬ、及びビット線ＢＬの配線材料についても、電気抵抗値が低い配線材料、例えばアルミニウム（Ａｌ）を用いることで、選択ゲート線ＳＧＳ、ＳＧＤに対して、共通ソース線ＳＬにおける遅延を抑えることができる。これと同時に、３トランジスタセルユニットにも十分に収まるような、コンパクトな共通ソース線ＳＬを形成することが可能となる。
【００４２】
もし、ビット線ＢＬに対して、共通ソース線ＳＬの配線材料が低抵抗にならない場合には、例えば本第１実施形態のように、共通ソース線ＳＬを、例えば選択トランジスタＳＴＳ、ＳＴＤのゲート電極の上部から、メモリセルトランジスタＭＴのゲート電極の上部にまで拡がるように形成すればよい。このような共通ソース線ＳＬを形成する場合、例えば本第１実施形態のように、ビット線ＢＬから直接コンタクト４を形成する形状であれば、メモリセルトランジスタＭＴの上部の領域に収まる範囲内で、共通ソース線領域を確保すれば良い。
【００４３】
このように幅の広い共通ソース線ＳＬは、その電気抵抗を軽減できるとともに、ビット線ＢＬに対し、例えばメモリセルトランジスタＭＴからの雑音を遮蔽する効果も持っている。
【００４４】
本第１実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタＭＴの動作は、基本的にＮＡＮＤ型フラッシュメモリのメモリセルトランジスタと同じである。
【００４５】
例えばデータを書き込む時には、選択されたメモリセルトランジスタＭＴの制御ゲートに高電圧Ｖｐｐを印加する。これにより、浮遊ゲート層５には、ＦＮトンネル電流によって電子が注入され、データが書き込まれる。ここで、カップリング比が０．６程度であれば、高電圧Ｖｐｐは、２０Ｖ程度に設定される。
【００４６】
データとしては、例えば電子が注入され、メモリセルトランジスタＭＴのしきい値電圧がある基準電圧より高い場合をデータ“０”とし、電子が注入されていない、あるいは電子が引き抜かれていてメモリセルトランジスタＭＴのしきい値電圧が基準電圧より低い場合をデータ“１”とする。これは、従来のフラッシュメモリと同様である。よって、データの有無を判定する点は、従来と同様である。
【００４７】
一方、データを消去する時には、例えばＰ型ウェル１に高電圧Ｖｐｐを印加して、電子をＰ型ウェル１に引き抜くことでデータを消去する。
【００４８】
データを読み出す時には、メモリセルトランジスタＭＴが一つしかないので、選択ゲート線ＳＧＳ、ＳＧＤで選択されたメモリブロックに対して、メモリセルトランジスタＭＴの制御ゲート層７に、基準電圧以上のある電圧を印加した時に、トランジスタＭＴがオンするかオフするかで“０”か“１”かのデータを判定することができる。
【００４９】
また、メモリセルユニットＭＵ内には、メモリセルトランジスタＭＴが一つしかない構造なので、そのメモリセルトランジスタＭＴのしきい値電圧は、データが書き込まれている場合に、ある値より高ければよい。つまり、しきい値電圧分布に上限の制約が無くなるので、しきい値電圧分布制御が簡単になり、製造バラツキに対して強い構造となる。
【００５０】
（第２実施形態）
図４はこの発明の第２実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図５Ａは図４中の５Ａ−５Ａ線に沿う断面図、図５Ｂは図４中の５Ｂ−５Ｂ線に沿う断面図である。
【００５１】
本第２実施形態は、図４、図５Ａ、図５Ｂに示すように、第１実施形態に係る不揮発性半導体記憶装置の３トランジスタセルユニットを、いわゆる４トランジスタセルユニットとしたものである。４トランジスタセルユニットは、ソース側選択トランジスタＳＴＳと、ドレイン側選択トランジスタＳＴＤと、これら選択トランジスタＳＴＳ、ＳＴＤ間に、互いに直列接続された２個のメモリセルトランジスタＭＴ１、ＭＴ２とを含む。
【００５２】
本第２実施形態のメモリセルユニットＭＵ内には、２個のメモリセルトランジスタＭＴ１、ＭＴ２が有る。このため、例えばメモリセルトランジスタＭＴ１からデータを読み出す時には、メモリセルトランジスタＭＴ２をデータの有無に係わらずオンさせ、同様にメモリセルトランジスタＭＴ２からデータを読み出す時には、メモリセルトランジスタＭＴ１をデータの有無に係わらずオンさせなければならない。
【００５３】
このように４トランジスタセルユニットでは、データ読み出し時、非選択のメモリセルトランジスタについては、データの有無に係わらずメモリセルトランジスタをオンさせるための電圧Ｖｐａｓｓをゲートに掛けておく必要が有り、メモリセルトランジスタのしきい値電圧は、電圧Ｖｐａｓｓよりも低くなければならい。このため、しきい値電圧分布に下限と上限が必要になる、いわゆる“リードディスターブ（Read disturb）”による制約が存在する。これは、従来のＮＡＮＤ型フラッシュメモリと同様である。
【００５４】
しかし、４トランジスタセルユニットは、例えば１６個といったメモリセルトランジスタを含むＮＡＮＤ型セルユニットよりも、メモリセルトランジスタが少ない分、セル電流を多く取ることができ、セル電流をセンスする時間も短くて済。つまり、４トランジスタセルユニットは、ＮＡＮＤ型セルユニットに比べて、高速な動作が可能である。４トランジスタセルユニットは、メモリのビット当たりの面積を縮小し、且つ高速動作を維持しようとするもので、チップ面積縮小効果によるコストメリットと、少ないトランジスタ数のメモリセルによる高速アクセス性の折衷的な不揮発性半導体記憶装置の要求に対して需要を満たすものである。
【００５５】
また、３トランジスタセルユニットは、ユニットセル当たりメモリセルが１個であるので、ランダムアクセスに有利である。
【００５６】
これに対して、４トランジスタセルユニットもランダムアクセスが可能ではあるが、ユニットセル当たりメモリセルが２個であるので、基本的にはシリアルアクセスである。
【００５７】
本第２実施形態のように、第１実施形態に係る不揮発性半導体記憶装置は、４トランジスタセルユニットとすることが可能である。
【００５８】
（第３実施形態）
図６はこの発明の第３実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図７Ａは図６中の７Ａ−７Ａ線に沿う断面図、図７Ｂは図６中の７Ｂ−７Ｂ線に沿う断面図である。
【００５９】
本第３実施形態は、第１実施形態に係る不揮発性半導体記憶装置のコンタクト４を、複数層に分けて形成するようにしたものである。
【００６０】
図６、図７Ａ、図７Ｂに示すように、ドレイン側選択トランジスタＳＴＤのＮ型ソース／ドレイン拡散層２は、第１層目コンタクト４-１を介してコンタクト配線２１に接続される。コンタクト配線２１は、例えば共通ソース線ＳＬと同じ、第１層目金属配線層から形成される。コンタクト配線２１は、第２層目コンタクト４-２を介してビット線ＢＬに接続される。本第３実施形態に係る不揮発性半導体記憶装置は、コンタクト４-１、コンタクト配線２１、コンタクト４-２のように、コンタクト４が複数層に分かれている以外は、第１実施形態に係る不揮発性半導体記憶装置と、ほぼ同様の構成である。
【００６１】
本第３実施形態のように、第１実施形態に係る不揮発性半導体記憶装置のコンタクト４は、直接に形成するのではく、例えば第１層目コンタクト４-１、コンタクト配線２１及び第２層目コンタクト４-２のように、複数層に分けて形成することが可能である。
【００６２】
なお、コンタクト４を複数層に分けて形成する場合、例えばコンタクト配線２１等の加工バラツキを見込み、ある程度のマージンを考慮する必要がある。このため、共通ソースＳＬを配置するための領域を、充分に確保できない状況も想定される。
【００６３】
このような状況の場合には、例えば第１実施形態に係る不揮発性半導体記憶装置のように、コンタクト４を、ビット線ＢＬが形成されている層（第２層目金属配線層）から、ドレイン側選択トランジスタＳＴＤのＮ型ソース／ドレイン拡散層２に対して直接に形成する構造が有利である。
【００６４】
（第４実施形態）
図８はこの発明の第４実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図９Ａは図８中の９Ａ−９Ａ線に沿う断面図、図９Ｂは図８中の９Ｂ−９Ｂ線に沿う断面図である。
【００６５】
本第４実施形態は、図８、図９Ａ、図９Ｂに示すように、第２実施形態に係る不揮発性半導体記憶装置のコンタクト４を、複数層に分けて形成するようにしたものである。本第４実施形態に係る不揮発性半導体記憶装置は、コンタクト４-１、コンタクト配線２１、コンタクト４-２のように、コンタクト４が複数層に分かれている以外は、第２実施形態に係る不揮発性半導体記憶装置と、ほぼ同様の構成である。
【００６６】
本第４実施形態のように、第２実施形態に係る不揮発性半導体記憶装置のコンタクト４は、直接に形成するのではく、例えば第１層目コンタクト４-１、コンタクト配線２１及び第２層目コンタクト４-２のように、複数層に分けて形成することが可能である。
【００６７】
（第５実施形態）
図１０はこの発明の第５実施形態に係る不揮発性半導体記憶装置が具備するメモリセルユニットの一回路例を示す回路図である。
【００６８】
メモリセルユニットＭＵとしては、第１、第３実施形態で説明した３トランジスタセルユニット、あるいは第２、第４実施形態で説明した４トランジスタセルユニットの他、図１０に示すようなメモリセルユニットＭＵも考えられる。
【００６９】
図１０に示すメモリセルユニットは、ソース線ＳＬとビット線ＢＬとの間に接続された、１個の選択トランジスタＳＴと１個のメモリセルトランジスタＭＴとが一対となったものである。本明細書では、このメモリセルユニットＭＵを２トランジスタセルユニットと呼ぶ。
【００７０】
図１０に示す２トランジスタセルユニットでは、特に選択トランジスタＳＴが共通ソース線ＳＬに接続され、メモリセルトランジスタＭＴがビット線ＢＬに接続されている。ただし、２トランジスタセルユニットとしては、選択トランジスタＳＴをビット線ＢＬに接続し、メモリセルトランジスタＭＴをビット線ＢＬに接続することも可能であろう。
【００７１】
図１１はこの発明の第５実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図、図１２Ａは図１１中の１２Ａ−１２Ａ線に沿う断面図、図１２Ｂは図１１中の１２Ｂ−１２Ｂ線に沿う断面図である。
【００７２】
図１１、図１２Ａ、図１２Ｂに示すように、２トランジスタセルユニットは、１個の選択トランジスタＳＴと、選択トランジスタＳＴに接続された１個のメモリセルトランジスタＭＴとを含む。
【００７３】
選択トランジスタＳＴのＮ型ソース／ドレイン拡散層２は、コンタクト３を介して共通ソース線ＳＬに接続されている。また、メモリセルトランジスタＭＴのＮ型ソース／ドレイン拡散層２は、コンタクト４を介してビット線ＢＬに接続されている。これにより、メモリセルユニットＭＵは、ソース線ＳＬとデータ線、又はビット線ＢＬとの間に接続される。
【００７４】
本例のコンタクト３、４はそれぞれ、第１〜第４実施形態で説明したコンタクト４のように、自己整合コンタクトではない。この理由の一つは、例えばメモリセルトランジスタＭＴのゲート電極に対して自己整合コンタクトを形成すると、例えばビット線ＢＬ等に誘起された高電圧が、メモリセルトランジスタＭＴのゲート電極、例えば浮遊ゲート層５に作用する可能性があるためである。
【００７５】
ただし、コンタクト３については、自己整合コンタクトを適用することが可能であろう。この場合には、選択トランジスタＳＴのゲート電極に対して自己整合コンタクトとなるからである。そして、コンタクト３に対して、自己整合コンタクトを適用する場合には、図１１、図１２Ａ、図１２Ｂに示す不揮発性半導体記憶装置では、省略されているマスク材絶縁膜１８が、少なくとも選択トランジスタＳＴのゲート電極上に形成されるであろう。
【００７６】
本第５実施形態のように、第１実施形態に係る不揮発性半導体記憶装置は、２トランジスタセルユニットとすることが可能である。
【００７７】
また、第２〜第４実施形態に係る不揮発性半導体記憶装置も、２トランジスタセルユニットとすることが可能である。
【００７８】
（第６実施形態）
図１３はこの発明の第６実施形態に係る不揮発性半導体記憶装置が具備するメモリセルアレイの一回路例を示す回路図である。
【００７９】
この発明の第１〜第５実施形態に基づく構造を持つ不揮発性半導体記憶装置の応用としては、ＮＡＮＤ型セルブロックと、例えば第１、第３実施形態で説明した３トランジスタセルブロックとを同じメモリセルアレイに併置する。そして、３トランジスタセルブロックを、例えば高速なメモリアクセスが必要な情報を記憶させる部分とし、ＮＡＮＤ型セルブロックを、例えばデータを保存しておく部分とする。なお、第６実施形態に係る不揮発性半導体記憶装置のメモリシステムに類似したアーキテクチャは、特開平１０-１３４５８８号公報に示されている。
【００８０】
図１３に示すように、ＮＡＮＤ型セルブロックと、３トランジスタセルブロックとを同じメモリセルアレイに併置するアーキテクチャでは、背景技術の欄でも説明したように、その微細化を進めていくと、ＮＡＮＤ型セルブロックにおいてはスリットの形成が可能であっても、３トランジスタセルブロックにおいてはスリットの形成が難しくなり、ＮＡＮＤ型セルブロック、及び３トランジスタセルブロックをそれぞれ、同じメモリセルアレイに併置することが困難になってしまう。
【００８１】
そこで、例えば３トランジスタセルブロックに、例えば上記第１、第３実施形態に係る不揮発性半導体記憶装置を使用する。これにより、例えば選択トランジスタＳＴＳ、ＳＴＤ間に挟まれたメモリセルブロックの長さを自在に調整することが可能となる。この結果、その微細化が進展した場合でも、図１３に示されるメモリセルアレイ５０のように、同じメモリセルアレイ５０に対して、ＮＡＮＤ型セルブロック、及び３トランジスタセルブロックをそれぞれ配置することができる。
【００８２】
なお、本第６実施形態の３トランジスタセルブロックについては、例えば第２、第４実施形態に係る不揮発性半導体記憶装置のような４トランジスタセル、あるいは第５実施形態に係る不揮発性半導体記憶装置のような２トランジスタセルに置き換えることが可能である。
【００８３】
さらに、本第６実施形態のＮＡＮＤ型セルブロックについては、図１４に示すように、ＡＮＤ型セルブロックに置き換えることが可能である。
【００８４】
また、図１４に示すように、ＮＡＮＤ型セルブロックをＡＮＤ型セルブロックに置き換えた場合には、４トランジスタセルをＡＮＤ型にすることも可能である。
【００８５】
（第７実施形態）
ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、ＮＯＲ型と比べて大容量化に有利であるという利点を有することは、上述した通りである。
【００８６】
ＮＡＮＤ型ＥＥＰＲＯＭでは、不揮発性メモリセルは複数個直列接続され、その端部に選択トランジスタが設けられて、いわゆるメモリセルストリング(ＮＡＮＤストリング)を構成する。ＮＡＮＤストリングは、メモリセル数が多い程、ビット線コンタクトや共通ソース線の占める面積が相対的に小さくなり、メモリセルアレイのスケーラビリティ{縮小性)が改善される。従って、高密度化、大容量化のためには、ＮＡＮＤストリング長(即ちメモリセル数)を大きくすることが好ましい。
【００８７】
しかし、ＮＡＮＤストリング長が大きくなると、データ読み出し時のセル電流が小さくなる。ＮＡＮＤストリングの中の選択セルを読み出すとき、これに直列接続された非選択セルを導通させるが、これら非選択セルのトータルのコンダンタンス低下が大きくなるためである。セル電流が小さくなれば、高速動作ができなくなり、また書き込みや消去の繰り返しにより更に読み出しセル電流が低下して、信頼性が確保できなくなるおそれがある。
【００８８】
セル電流は、メモリセルの活性領域の幅に比例するため、活性領域幅を大きくすればセル電流を確保することができるが、これは大容量化を阻害する。
【００８９】
以上のように、ＮＡＮＤ型ＥＥＰＲＯＭは、大容量化と高速性能及び高信頼性との両立を図ることが難しい。この発明の第７実施形態は、大容量化と高速性能及び高信頼性との両立を図った半導体記憶装置に関する。
【００９０】
図１５Ａはこの発明の第７実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路例を示す等価回路図、図１５Ｂはそのレイアウト例を示す平面図である。
【００９１】
図１５Ａ、図１５Ｂに示す例では、メモリセルアレイは、例えば３個のセルブロックＡ、Ｂ、Ｃに分けられており、それそれが一括データ消去の範囲となる。第１のセルブロックＡは、ｎ個の不揮発性メモリセルＭＣ０〜ＭＣｎ−１が直接接続され、その両端に選択トランジスタＳ１、Ｓ２が設けられたメモリセルストリング(即ちＮＡＮＤストリング、あるいはＮＡＮＤセルユニット)３０ａを配列して構成されている。一方の選択トランジスタＳ１のドレインは、各ＮＡＮＤストリング３０ａそれぞれに設けられたデータ転送線(以下、ビット線)ＢＬに接続され、他方の選択トランジスタＳ２のソースは複数のＮＡＮＤストリング３０ａに共通に配設された基準電位線（以下、共通ソース線）ＳＬに接続されている。
【００９２】
第２のセルブロックＢは、ｍ個（但し、ｍ＜ｎ）の不揮発性メモリセルＭＣ０〜ＭＣｍ−１が直接接続され、その両端に選択トランジスタＳ１、Ｓ２が設けられたＮＡＮＤストリング３０ｂを配列して構成されている。一方の選択トランジスタＳ１のドレインは、各ＮＡＮＤストリング３０ｂそれぞれに設けられたビット線ＢＬに接続され、他方の選択トランジスタＳ２のソースは複数のＮＡＮＤストリング３０ｂに共通に配設された共通ソース線ＳＬに接続されている。
【００９３】
第３のセルブロックＣは、１個のメモリセルＭ０が両端に選択トランジスタＳ１、Ｓ２を接続して構成されたＮＡＮＤストリング３０ｃである。選択トランジスタＳ１のドレインはビット線ＢＬに、選択トランジスタＳ２のソースは共通ソース線ＳＬに接続されている。
【００９４】
各セルブロックＡ、Ｂ、Ｃの中で複数個ずつのＮＡＮＤストリング３０ａ、３０ｂ、３０ｃの対応するメモリセルの制御ゲートは、共通にワード線ＷＬに接続され、選択トランジスタＳ１、Ｓ２のゲートは同様に、選択ゲート線ＳＳＬ、ＧＳＬに接続されている。ビット線ＢＬは、この実施の形態ではセルブロックＡ〜Ｃにまたがって連続的に形成されている。
【００９５】
ここでセルブロックＡ、Ｂ、Ｃは、全て２値記憶を行うものとすることができる。或いは他の例として、例えばＮＡＮＤストリングの最も大きいセルブロックＡは、大容量のデータ格納のために４値記憶等の多値記憶を行うものとし、セルブロックＡよりもＮＡＮＤストリングが小さいセルブロックＢ、Ｃは、２値記憶を行うものとすることができる。或いはさらに他の例として、最もＮＡＮＤストリングが小さいセルブロックＣのみを２値記憶とし、それ以外のセルブロックＡ、Ｂは４値記憶を行うようにすることもできる。
【００９６】
図１５Ｂでは、ストライプ状に区画された活性領域（素子領域）と、メモリセル及び選択トランジスタのゲートを連続的に配設したワード練ＷＬおよび選択ゲート線ＳＳＬ、ＧＳＬのパターンを示しており、ビット線及び共通ソース線は、コンタクトのみ示して省略している。
【００９７】
図１５Ｂに示すように、セルブロックＡ〜Ｃの活性領域の幅はｄ０一定にしている。また、複数本のワード線ＷＬを有するセルブロックＡ、Ｂのワード線ピッチも、等しくｗ０としている。
【００９８】
なお、図１５Ａ、及び図１５Ｂに示す例では、各セルブロックＡ、Ｂ、Ｃ内に、ピット線方向に一つのＮＡＮＤストリングが配置されているが、実際には各セルブロックＡ、Ｂ、Ｃ内に、ビット線方向に複数のＮＡＮＤストリングが配置されてもよい。この場合、一つのセルブロック内で、ビット線方向に隣接する二つのＮＡＮＤストリングは、例えば、ビット線コンタクトや共通ソース線コンタクトを共有する形で形成すればよい。
【００９９】
より具体的なセルブロックのレイアウト例を図１６に示し、その１７−１７線に沿う断面を図１７に示し、その１８−１８線に沿う断面を図１８に示す。ここでは、図１５Ａに示すセルブロックＡを想定しているが、他のセルブロックの構成も、セル数が異なるのみで同様である。
【０１００】
図１６〜図１８に示すように、シリコン基板５１のセルアレイ領域は、セルブロック毎にｐ型ウェルが形成される。このｐ型ウェルには、素子分離絶縁膜５２によりストライプ状の素子領域（活性領域）５３が区画される。素子分離絶縁膜５２の一例は、ＳＴＩである。
【０１０１】
各素子領域３に、トンネル絶縁膜５４を介して浮遊ゲート５５が形成され、浮遊ゲート５５上にゲート間絶縁膜５６を介して制御ゲート５７が形成されて、更に制御ゲートに自己整合されたソース／ドレイン拡散層５９が形成されて、メモリセルＭＣが構成される。制御ゲート５７が一方向に連続的にパターン形成されて、ワード線ＷＬとなる。
【０１０２】
この実施形態では、メモリセルの浮遊ゲート５５は、図１８に示すように素子分離絶縁膜５２の間に自己整合的に形成される。浮遊ゲート５５を埋め込み後、素子分離絶縁膜５２の上部をエッチングすることで、浮遊ゲート５５が突出した状態に形成される。従って制御ゲート５７は、浮遊ゲート５５の上面のみならず両側面にも対向し、大きな結合容量が得られるようにしている。
【０１０３】
選択トランジスタＳ１、Ｓ２については、図１７に示すように、メモリセルの浮遊ゲート５５と制御ゲート５７となる上下の多結晶シリコン膜を短絡した状態でゲート電極を形成している。メモリセルＭＣ及び選択トランジスタＳ１、Ｓ２のゲートは、シリコン窒化膜８で覆われた状態でパターン形成される。
【０１０４】
メモリセル及び選択トランジスタが形成された基板上には第１の層間絶縁膜６０ａが形成され、この上に第１層メタル配線である共通ソース線（ＳＬ）６２が形成される。共通ソース線６２は、層間絶縁膜６０ａに開けられたコンタクト孔に埋め込まれたコンタクトプラグ６１ａを介して、ＮＡＮＤストリングのソース側の拡散層５９に接続される。第１の層間絶縁膜６０ａ上には更に第２の層間絶縁膜６０ｂが形成され、この上に第２層メタル配線であるビット線（ＢＬ）６４が形成される。ビット線６４は、層間絶縁膜６０ａ、６０ｂに開けられたコンタクト孔に埋め込まれたコンタクトプラグ６１ｂを介して、ＮＡＮＤストリングのドレイン側拡散層６９に接続される。
【０１０５】
コンタクトプラグ６１ａ、６１ｂは、隣接するセルブロック間の二つの選択トランジスタＳ１、Ｓ２の間に自己整合的に埋め込まれている。即ち、ゲート電極を覆うシリコン窒化膜５８をエッチングストッパとしてゲート間スペースより大きな開口のマスクを用いて層間絶縁膜エッチングを行うことで、ゲート間スペースに自己整合されたコンタクト孔を開ける。これにより、コンタクトプラグ６１ａ、６１ｂは、選択トランジスタのゲート電極に一部またがる状態に埋め込まれる。
【０１０６】
先に述べたように、図１５Ａ及び図１５Ｂでは、一つのセルブロックのビット線方向の大きさが一つのＮＡＮＤストリングである場合を示しているが、図１６〜図１８の例ではセルブロックは、ビット線方向に隣接するＮＡＮＤストリングがドレイン拡散層及びソース拡散層を共有して、ビット線方向に複数のＮＡＮＤストリングが配列される例を示している。
【０１０７】
この実施の形態では、図１５Ａ及び図１５Ｂに示したように、ビット線ＢＬは、セルブロックＡ〜Ｃにまたがって連続的に形成される。従って、図１９に示すように、これらのセルブロックＡ〜Ｃの一端に、セルブロックＡ〜Ｃで共有されるセンスアンプ７０が配置される。
【０１０８】
この実施の形態によると、ＮＡＮＤストリングの大きさが異なるセルブロックを１チップ化しているから、用途に応じてチップ内の領域を使い分けることで、用途毎の性能を得ることかできる。例えば、ＮＡＮＤストリングのメモリセル数が最も少ないセルブロックＣは高速性能に優れているから、書き換え回数が多く、高速アクセスが要求されるプログラムコードの記憶領域として利用する。セルブロックＡ、Ｂは、高速性能がそれほど要求されないが高密度のため大容量であることが必要な、例えば画像データ記憶領域として利用する。セルブロックＡ、Ｂの間もストリング長が異なるから、セルブロックＡはより大容量のデータ領域、セルブロックＢは、セルブロックＡよりは高速性が要求されるデータ領域として、使い分けることができる。
【０１０９】
これにより、チップ内のＮＡＮＤストリング長を一定にした場合に比べて、高速性能、及び高信頼性と高密度、大容量のトレードオフの関係を解決することができる。更に、セルブロックＣは高速の書き込み／読み出しを行うためには、２値記憶を行うものとし、ＮＡＮＤストリング長の大きいセルブロックＡは、大容量のデータ格納領域として４値記憶を行うものとすれば、セルブロックの用途をより最適化することができる。セルブロックＢは、メモリ用途に応じて、セルブロックＡと共に４値記憶としてもよいし、セルブロックＣと共に２値記憶を行うようにすることもできる。
【０１１０】
また、図１５Ａ、及び図１５Ｂに示したように、複数のセルブロックＡ〜Ｃの間で活性領域の幅を一定にしているから、微細加工条件がセルアレイ領域全体で均一になり、微細なメモリセルを高信頼性で実現することができる。更に、セルブロックＡ、Ｂのワード線ヒッチを等しくしているから、ワード線を選択駆動するロウデコーダを一定ピッチで配置することができる。これも微細加工にとって好ましい。
【０１１１】
次に、第７実施形態の変形例を説明する。
【０１１２】
図２０は第７実施形態の第１変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図、図２１は図２０中の２１−２１線に沿う断面図である。
【０１１３】
図２０及び図２１には、ビット線コンタクトの構成を変形した例が、図１６及び図１７に対応させて示されている。図１６及び図１７と対応する部分には同一符号を付して詳細な説明は省く。
【０１１４】
第１変形例では、ピット線６４を、中継用配線６６を介して拡散層５９に接続するようにしている。中継用配線６６は、共通ソース線６２と同じ導電体材料を用いて第１の層間絶縁膜６０ａ上に形成される。中継用配線６６は、第１の層間絶縁膜６０ａに埋め込まれたコンタクトプラグ６１ｂ１を介してｎ型拡散層５９と接続される。第２の層間絶縁膜６０ｂ上に形成されるビット線６４は、第２の層間絶縁膜６０ｂに埋め込まれたコンタクトプラグ６１ｂ２を介して中継用配線６６に接続される。
【０１１５】
中継用配線６６をｎ型拡散層５９に接続するためのコンタクトプラグ６１ｂ１は、隣接する二つの選択トランジスタＳ１のゲート電極間に自己整合されて埋め込まれ、ゲート電極に一部重なる状態に形成されて、ワード線の方向に一列に配列される。ビット線６４を中継用配線６６に接続するためのコンタクトプラグ６１ｂ２は、図２０に示すように、コンタクトプラグ６１ｂ１の配列の両側に交互に、ワード線上に位置するように配置される。これにより、コンタクトプラグ６１ｂ２の配列ピッチは、コンタクトプラグ６１ｂ１のそれの２倍になる。この様な配列は、コンタクトプラグ６１ｂ１と異なりセルフアラインされないコンタクトプラグ６１ｂ２を、ある程度大きな面積として互いに短絡することなく、確実に中継用配線６６にコンタクトさせることを可能にする。
【０１１６】
図２２は第７実施形態の第２変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図、図２３は図２２中の２３−２３線に沿う断面図である。
【０１１７】
図２２及び図２３には、ビット線コンタクトの構成を変形した他の例が、図１６及び図１７に対応させて示されている。図１６及び図１７と対応する部分には同一符号を付して詳細な説明は省く。
【０１１８】
第２変形例では、図１６及び図１７で説明した共通ソース線６２とコンタクトプラグ６１ａに対応するものとして、メタル配線を用いず、多結晶シリコン或いはタングステン等のメタルによる埋め込み配線６１ｃを用いている。この埋め込み配線６１ｃは、隣接する選択トランジスタＳ２のゲート電極間に自己整合的に、ワード線方向に連続するように埋め込まれたローカルインターコネクト配線であり、共通ソース線となる。
【０１１９】
この場合層間絶縁膜６０は一層であり、メタル配線はビット線６４のみとなる。ビット線６４は、図１６及び図１７と同様に、層間絶縁鹿６０に埋め込まれたコンタクトプラグ６１ｂを介してｎ型拡散層５９に接続される。この様にメタル配線層の削減により、工程の簡略化と製造工程の削減が可能になる。
【０１２０】
図２４Ａは第７実施形態の第３変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【０１２１】
図２４Ａは、メモリセルアレイのレイアウトを変更した例を、図１５Ｂに対応させて示している。
【０１２２】
第３変形例では、複数のセルブロックの間の活性領域（素子領域）の幅を異ならせる。第３変形例では、具体的にはセルブロックＡ、Ｃの活性領域の幅をｄ１とし、セルブロックＢの活性領域の幅を、ｄ１より大きなｄ２に設定している。セルブロックＡ、Ｂのワード線ピッチは、第７実施形態と同様に、同じｗ０としている。
【０１２３】
具体的なセルアレイの構造としては、素子領域と素子分離領域の幅の関係を除けば、図１６〜図１８で説明した構造、図２０及び図２１で説明した構造、図２２及び図２３で説明した構造のいずれをも適用することができる。
【０１２４】
従来技術では一般に、浮遊ゲートをワード線方向についてセル毎に分離するためには、浮遊ゲート材料膜を素子分離領域上でスリット加工することが行われる。これに対して、図１６〜図１８で説明したように、浮遊ゲートを素子分離領域の間に自己整合的に埋め込む方式を用いると、スリット形成が必要ないため、素子分離領域と素子領域の幅の関係を自在に選ぶことができる。
【０１２５】
そしてこの第３変形例のように、セルブロックの間で素子領域の幅を異ならせれば、セルブロックの用途に応じた最適の特性を選択することができる。
【０１２６】
図２４Ａに示す例は、二つのセルブロックＡ、Ｂに着目すると、ＮＡＮＤストリング長の小さい方のセルブロックＢの活性領域幅を、セルブロックＢのそれより大きくしている。即ち、ＮＡＮＤストリング長の小さいセルブロックＢは、セルブロックＡよりは高速動作の用途に好ましいが、このセルブロックＢに更に高速性能を付与するには、その活性領域幅を大きくし、大きなセル電流を確保することが好ましい。
【０１２７】
図２４Ａに示すように、セルブロックＡ、Ｂの間で素子領域の幅を異ならせると、特にそのピッチが大きくなる場合は、セルブロックＡ、Ｂに連続的にビット線ＢＬを形成することは困難である。従ってこの場合には、セルブロックＡ、Ｂ毎に独立に異なるピッチでビット線ＢＬを配殺することになる。更にこの場合、図２５Ａに示すように、セルブロックＡ、Ｂ毎に独立にセンスアンプ７０ａ、７０ｂを配置することになる。
【０１２８】
図２４Ｂは第７実施形態の第４変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【０１２９】
図２４Ｂは、メモリセルアレイのレイアウトを変更した例を、図１５Ｂに対応させて示している。
【０１３０】
第４変形例は、上記第３変形例と同様に、例えば、セルブロックＢの活性領域の幅を、セルブロックＡ、Ｃの活性領域の幅と異ならせた例である。第４変形例が、第３変形例と、特に異なるところは、セルブロックＡ、Ｂ、Ｃそれぞれでビット線ＢＬ（ＢＬ０〜ＢＬ４のみを図示する）を共有させたことである。
【０１３１】
本例では、セルブロックＢの活性領域の幅が、例えば、セルブロックＡ、Ｂ各々の活性領域の幅よりも広い。このため、本例では、ビット線ＢＬ０〜ＢＬ４のうち、ＢＬ０、ＢＬ２、ＢＬ４、即ち偶数ビット線を、セルブロックＢ内のＮＡＮＤストリングに接続するようにした。
【０１３２】
具体的には、ビット線ＢＬ０〜ＢＬ４は、セルブロックＡ内のＮＡＮＤストリングに、ビット線コンタクトＣＡ０〜ＣＡ４を介して接続され、同様に、セルブロックＣ内の３トランジスタセルブロックに、ビット線コンタクトＣＣ０〜ＣＣ４を介して接続される。さらに、ビット線ＢＬ０〜ＢＬ４のうち、ビット線ＢＬ０、ＢＬ２、ＢＬ４は、セルブロックＢ内のＮＡＮＤストリングに、ビット線コンタクトＣＢ０〜ＣＢ２を介して接続される。なお、ビット線ＢＬ１、ＢＬ３、即ち奇数ビット線は、セルブロックＢ内をスルーさせる。図２５Ｂに、第４変形例に係る不揮発性半導体記憶装置のメモリセルアレイ及びセンスアンプのレイアウト例を示す。また、図２５Ｂには、図２４Ｂに示す部分の等価回路を示しておく。
【０１３３】
本第４変形例では、例えば、活性領域の幅が、他のセルブロックＡ、Ｃよりも広いセルブロックＢにおいて、ビット線のうち、例えば、偶数ビット線をＮＡＮＤストリングにコンタクトさせ、奇数ビット線をスルーさせるようにする。これにより、例えば、セルブロックＢの活性領域の幅が、セルブロックＡ、Ｃの活性領域の幅と異なる装置において、ビット線ＢＬを共有でき、例えば、セルブロックＡ、Ｂ、Ｃそれぞれで、センスアンプを共有できる、という利点を得ることができる。
【０１３４】
また、本第４変形例では、セルブロックＢ内のビット線間ピッチを、セルブロックＡ、Ｃ内のビット線間ピッチと同じにできる。このため、セルブロックＢ内のビット線間ピッチが、セルブロックＡ、Ｃ内のビット線間ピッチと異なる装置に比較して、微細加工しやすい、という利点も得ることができる。
【０１３５】
なお、本第４変形例では、偶数ビット線、即ち全てのビット線のうち１／２を、例えば、セルブロックＢ内のＮＡＮＤストリングにコンタクトさせるようにしたが、これに限るものではない。例えば、全ビット線のうちの１／４、１／８、…を、例えば、セルブロックＢ内のＮＡＮＤストリングにコンタクトさせるようにしても良い。１／４のビット線を、セルブロックＢ内のＮＡＮＤストリングにコンタクトさせた場合には、例えば、ビット線ＢＬ０、ＢＬ４を、セルブロックＢ内のＮＡＮＤストリングにコンタクトさせる。そして、ビット線ＢＬ１、ＢＬ２、ＢＬ３については、セルブロックＢ内を通過させれば良い。
【０１３６】
また、本第４変形例では、セルブロックＢのＮＡＮＤストリング長が、セルブロックＡのＮＡＮＤストリング長よりも短い例で説明したが、セルブロックＢのＮＡＮＤストリング長を、セルブロックＡのＮＡＮＤストリング長と等しくしても良い。
【０１３７】
さらに、本第４変形例では、セルブロックＢの活性領域の幅が、セルブロックＡ、Ｃの活性領域の幅と異なる例で説明したが、例えば、セルブロックＣの活性領域の幅を、セルブロックＡ、Ｂの活性領域の幅と異ならせることも可能である。
【０１３８】
以上述べたように、第７実施形態によれば、高密度化による大容量化と高速性能及び高信頼性との両立を図ったＮＡＮＤ型ＥＥＰＲＯＭを得ることができる。
【０１３９】
（第８実施形態）
近時、不揮発性半導体記憶装置は、ＩＣカード、例えば、メモリカードの主記憶に使用されるようになってきている。典型的なメモリカードには、主記憶と、この主記憶を制御するコントローラとが含まれる。従来、この種のメモリカードでは、例えば、一つのカード型パッケージに、２つのＩＣチップ、即ちコントローラＩＣチップとメモリＩＣチップとの双方が収容されるようになっている（例えば、Shigeo Araki, “The Memory Stick”, http://www.ece.umd.edu/courses/enee759m.S2002/papers/araki2000-micro20-4.pdf pp40-46.参照）。
【０１４０】
しかし、一つのカード型パッケージに、コントローラＩＣチップとメモリＩＣチップとの双方を収容することは、メモリカードの小型化や、その製造コストの削減を妨げる。このような事情を解消するには、例えば、コントローラと、メモリとを１チップ化するのが良い。
【０１４１】
図２６Ａ〜図２６Ｃはこの発明の第８実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
【０１４２】
図２６Ａは、第８実施形態の第１の例を示す。
【０１４３】
図２６Ａに示すように、ＩＣチップ（IC chip）９０には、機能回路ブロックとして、主記憶、例えば、フラッシュメモリ（Flash memory）９２と、このフラッシュメモリ９２を制御するコントローラ（controller）９１とが含まれている。図２６Ａには、コントローラ９１に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを説明する。
【０１４４】
主記憶に関係する回路ブロックには、例えば、シリアル/パラレル及びパラレル/シリアルインターフェース（Serial/Parallel and Parallel/Serial Interface）９３、ページバッファ（Page Buffer）９４、並びにメモリインターフェース（Memory Interface）９５が含まれる。
【０１４５】
シリアル/パラレル及びパラレル/シリアルインターフェース９３は、データをフラッシュメモリ９２に書き込む際、例えば、シリアルな入力データ（Input data）を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ９４に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース９５を介して、フラッシュメモリ９２に書き込まれる。
【０１４６】
また、データをＩＣチップ９０から読み出す際には、フラッシュメモリ９２から読み出したデータを、メモリインターフェース９５を介して、ページバッファ９４に入力し、ここに蓄積する。蓄積した内部データは、シリアル/パラレル及びパラレル/シリアルインターフェース９３に入力され、ここでパラレルな内部データが、シリアルな出力データ（Output data）に変換されて、チップの外に出力される。
【０１４７】
このようなＩＣチップ９０が、図２７に示すように、カード型パッケージ（Card type Package）９７に収容、あるいは搭載、あるいは貼り付けられることで、ＩＣカード、例えば、メモリカードとして機能する。
【０１４８】
図２６Ａに示す第１の例では、上記ＩＣチップ９０において、フラッシュメモリ９２のメモリセルアレイを、上記実施形態で説明したＮＡＮＤセルブロック（NAND cell block）９６を含んで構成し、ページバッファ９４を上記実施形態で説明した３トランジスタセルブロック（three-transistor cell block）により構成する。
【０１４９】
また、図２６Ｂに示す第２の例では、上記ＩＣチップ９０において、フラッシュメモリ９２のメモリセルアレイを、上記実施形態で説明したＡＮＤ型セルブロック（AND cell block）９６を含んで構成し、ページバッファ９４を上記実施形態で説明した３トランジスタセルブロック（three-transistor cell block）により構成する。
【０１５０】
また、図２６Ｃに示す第３の例では、上記ＩＣチップ９０において、フラッシュメモリ９２のメモリセルアレイを、上記実施形態、特に第７実施形態で説明したセルブロックＡ及びＢ（cell blocks A and B）を含んで構成し、ページバッファ９４を上記第７実施形態で説明したセルブロックＣ（cell block C）により構成する。
【０１５１】
このような第８実施形態によれば、例えば、コントローラと、メモリとを１チップ化したＩＣチップ９０において、フラッシュメモリ９２をＮＡＮＤ型セルブロック、あるいはＡＮＤ型セルブロックにより構成し、ページバッファ９４を３トランジスタセルブロックにより構成する。ＮＡＮＤ型セルブロックのメモリセル、ＡＮＤ型セルブロックのメモリセル、及び３トランジスタセルブロックのメモリセルは互いに同じである。このため、例えば、ＩＣチップ９０を製造しやすい、という利点を得ることができる。
【０１５２】
さらに、例えば、ページバッファ９４を２つのＣＭＯＳ型インバータを用いたラッチ回路により構成した場合に比較して、ページバッファ９４のトランジスタ数を減らせる、という利点を得ることができる。
【０１５３】
なお、第８実施形態において、ページバッファ９４を上記実施形態で説明した２トランジスタセルブロックにより構成することも可能である。
【０１５４】
さらに、フラッシュメモリ９２のメモリセルアレイには、例えば第６実施形態のように、３トランジスタセルブロック、もしくは２トランジスタセルブロックと、ＮＡＮＤ型セルブロックとを含んで構成しても良いし、第７実施形態のように、セルブロックＡ、Ｂ、及びＣを含んで構成しても良い。
【０１５５】
以上述べたように、第８実施形態によれば、主記憶及びこの主記憶を制御するコントローラを有し、ＩＣカードに好適な半導体集積回路装置、及びその半導体集積回路装置を備えたＩＣカードを得ることができる。
【０１５６】
以上、この発明を第１〜第８実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１５７】
また、上記各実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１５８】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１５９】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０１６０】
【図１】図１はこの発明の第１実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図
【図２】図２Ａは図１中の２Ａ−２Ａ線に沿う断面図、図２Ｂは図１中の２Ｂ−２Ｂ線に沿う断面図
【図３】図３Ａはチャネル不純物導入工程の一例を示す断面図、図３Ｂは図３Ａに示す一例に従って形成された不揮性半導体記憶装置の一例を示す断面図
【図４】図４はこの発明の第２実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図
【図５】図５Ａは図４中の５Ａ−５Ａ線に沿う断面図、図５Ｂは図４中の５Ｂ−５Ｂ線に沿う断面図
【図６】図６はこの発明の第３実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図
【図７】図７Ａは図６中の７Ａ−７Ａ線に沿う断面図、図７Ｂは図６中の７Ｂ−７Ｂ線に沿う断面図
【図８】図８はこの発明の第４実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図
【図９】図９Ａは図８中の９Ａ−９Ａ線に沿う断面図、図９Ｂは図８中の９Ｂ−９Ｂ線に沿う断面図
【図１０】図１０はこの発明の第５実施形態に係る不揮発性半導体記憶装置が具備するメモリセルユニットの一回路例を示す回路図
【図１１】図１１はこの発明の第５実施形態に係る不揮発性半導体記憶装置の平面パターンの一例を示す平面図
【図１２】図１２Ａは図１１中の１２Ａ−１２Ａ線に沿う断面図、図１２Ｂは図１１中の１２Ｂ−１２Ｂ線に沿う断面図
【図１３】図１３この発明の第６実施形態に係る不揮発性半導体記憶装置が具備するメモリセルアレイの一回路例を示す回路図
【図１４】図１４この発明の第６実施形態の変形例に係る不揮発性半導体記憶装置が具備するメモリセルアレイの一回路例を示す回路図
【図１５】図１５Ａはこの発明の第７実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一等価回路例を示す等価回路図、図１５Ｂはこの発明の第７実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイのレイアウト例を示す平面図
【図１６】図１６は図１５Ｂに示すレイアウト例の一具体例を示す平面図
【図１７】図１７は図１６中の１７−１７線に沿う断面図
【図１８】図１８は図１７中の１８−１８線に沿う断面図
【図１９】図１９はこの発明の第７実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及びセンスアンプのレイアウト例を示す平面図
【図２０】図２０は第７実施形態の第１変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図
【図２１】図２１は図２０中の２１−２１線に沿う断面図
【図２２】図２２は第７実施形態の第２変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図
【図２３】図２３は図２２中の２３−２３線に沿う断面図
【図２４】図２４Ａは第７実施形態の第３変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図、図２４Ｂは第７実施形態の第４変形例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図
【図２５】図２５Ａは第７実施形態の第３変形例に係る不揮発性半導体記憶装置のメモリセルアレイ及びセンスアンプのレイアウト例を示す平面図、図２５Ｂは第７実施形態の第４変形例に係る不揮発性半導体記憶装置のメモリセルアレイ及びセンスアンプのレイアウト例を示す平面図
【図２６】図２６Ａ〜図２６Ｃはこの発明の第８実施形態に係る不揮発性半導体記憶装置を示すブロック図
【図２７】図２７は第８実施形態に係る不揮発性半導体記憶装置を用いたＩＣカードを示すブロック図
【図２８】図２８は従来の不揮発性半導体記憶装置のスリット形成時を示す平面図
【図２９】図２９は従来の他の不揮発性半導体記憶装置のスリット形成時を示す平面図
【符号の説明】
【０１６１】
１…Ｐ型ウェル、２…Ｎ型ソース／ドレイン拡散層、３…コンタクト、４…コンタクト、４-1…第１段階コンタクト、４-2…第２段階コンタクト、５…浮遊ゲート層（メモリセルトランジスタ）、６…ゲート間絶縁膜、７…制御ゲート層（メモリトランジスタ）、８…ゲート層（選択トランジスタ）、９…ゲート層（選択トランジスタ）、１０…絶縁膜、１１…開口部、１２…導電性ポリシリコン層、１３…ＯＮＯ膜、１４…フォトレジスト層、１５…窓、１６…チャネル領域（選択トランジスタ）、１７…チャネル領域（メモリセルトランジスタ）、１８…マスク材層、１９…層間絶縁膜、２０…側壁絶縁膜、２１…コンタクト配線、３０ａ、３０ｂ、３０ｃ…ＮＡＮＤストリング、５０…メモリセルアレイ、５１…シリコン基板、５２…素子分離絶縁膜、５３…素子領域、５４…トンネル絶縁膜、５５…浮遊ゲート、５６…ゲート間絶縁膜、５７…制御ゲート、５８…シリコン窒化膜、５９…ソース／ドレイン拡散層、６０ａ、６０ｂ…層間絶縁膜、６１ａ、６１ｂ…コンタクトプラグ、６２…共通ソース線、６４…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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