(57)【要約】【課題】画素部に入力される信号の位相のずれに起因する表示の不良を補正する表示装置及び当該表示装置を具備する電子機器を提供することを課題とする。【解決手段】入力される２つの信号の位相が異なるのかどうかを比較する位相比較回路と、位相比較回路において検知された位相がずれた場合の数をカウントするカウンタ回路と、カウンタ回路において位相のズレの数がカウントされた程度に応じて、２つの信号の一方の信号の位相をシフトさせて位相のズレを修復した信号を出力させることのできる位相シフト回路を有する。【選択図】図１
2007256934.tif 000002
【特許請求の範囲】
【請求項１】
ゲート信号線と、
ソース信号線と、
前記ゲート信号線に出力される信号と前記ソース信号線に出力される信号の位相を比較する位相比較回路と、
前記位相比較回路から出力される信号の数をカウントするカウンタ回路と、
前記カウンタ回路から出力される信号に基づいて、前記ゲート信号線に出力される信号の位相をシフトさせる位相シフト回路と、を有することを特徴とする表示装置。
【請求項２】
請求項１において、
前記位相比較回路は、論理回路を有することを特徴とする表示装置。
【請求項３】
請求項１または２において、
前記カウンタ回路は、Ｄフリップフロップ回路、及び当該Ｄフリップフロップ回路から出力される信号に応じた信号を出力する複数の論理回路を有することを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記位相シフト回路は、前記ゲート信号線に出力される信号の位相をシフトさせるシフトレジスタ回路、及び当該シフトレジスタ回路の各段に設けられ、前記カウンタ回路においてカウントされる信号の数に応じてオンとオフが切り替わるアナログスイッチを有することを特徴とする表示装置。
【請求項５】
第１の信号及び第２の信号が出力されるゲート信号線と、
ビデオ信号が出力されるソース信号線と、
前記第１の信号の位相及び前記ビデオ信号の位相、並びに前記第２の信号の位相及び前記ビデオ信号の位相を比較する位相比較回路と、
前記位相比較回路から出力される信号において、前記第１の信号と前記ビデオ信号の位相とを比較することにより出力される信号の数をカウントする第１のカウンタ回路と、
前記位相比較回路から出力される信号において、前記第２の信号と前記ビデオ信号の位相とを比較することにより出力される信号の数をカウントする第２のカウンタ回路と、
前記第１のカウンタ回路から出力される信号に基づいて、前記第１の信号の位相をシフトさせる第１の位相シフト回路と、
前記第２のカウンタ回路から出力される信号に基づいて、前記第２の信号の位相をシフトさせる第２の位相シフト回路と、を有することを特徴とする表示装置。
【請求項６】
請求項５において、
前記位相比較回路は、論理回路、Ｄフリップフロップ回路を有することを特徴とする表示装置。
【請求項７】
請求項５または６において、
前記第１のカウンタ回路及び第２のカウンタ回路は、Ｄフリップフロップ回路、及び当該Ｄフリップフロップ回路から出力される信号に応じた信号を出力する複数の論理回路を有することを特徴とする表示装置。
【請求項８】
請求項５乃至７のいずれか一において、
前記第１の位相シフト回路は、前記ゲート信号線に出力される前記第１の信号の位相をシフトするためのシフトレジスタ回路、及び前記シフトレジスタ回路の各段に設けられ、前記第１のカウンタ回路においてカウントされた信号の数に応じてオンとオフが切り替わるアナログスイッチを有し、
前記第２の位相シフト回路は、前記ゲート信号線に出力される前記第２の信号の位相をシフトするためのシフトレジスタ回路、及びシフトレジスタ回路の各段に設けられ、前記第２のカウンタ回路においてカウントされた信号の数に応じてオンとオフが切り替わるアナログスイッチを有することを特徴とする表示装置。
【請求項９】
請求項１乃至８のいずれか一に記載の表示装置を表示部に備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関する。特に配線に入力される信号の遅延に伴う位相のズレを補完するための補正回路を具備する表示装置に関する。また、当該表示装置を表示部に有する電子機器に関する。
【背景技術】
【０００２】
近年、ガラス基板上等の絶縁体上に半導体薄膜を形成した表示装置、特にＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いたアクティブマトリクス型表示装置の普及が顕著となっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された画素部に数十万〜数百万のＴＦＴを有しており、各画素の点灯または非点灯を制御し、画像の表示を行っている。
【０００３】
このような表示装置においては、画素１つずつに対してＴＦＴが配置され、それらのＴＦＴのオンとオフを制御することによって、各画素の点灯または非点灯が制御される。
【０００４】
前述の表示装置において、多階調の画像を表示する場合の駆動方式の例として、アナログ駆動方式（アナログ階調方式）とデジタル駆動方式（デジタル階調方式）が挙げられる。
【０００５】
アナログ駆動方式とは、発光素子に流れる電流の大きさを連続的に制御して階調を得るという方式である。またデジタル駆動方式とは、発光素子のオン状態（点灯している状態）とオフ状態（非点灯している状態）の二つの状態のみによって駆動する方式である。
【０００６】
デジタル駆動方式は、そのままでは２階調しか表示できないため、面積階調方式や時間階調方式といった多階調を表示する駆動方法との組み合わせが提案されている。面積階調方式とは、画素内に副画素を設け、その発光面積の大きさによって階調表示を行う方法である。また、時間階調方式とは、画素の発光している期間の長さや発光した回数を制御して多階調を表示する駆動方式である。具体的には特許文献１、特許文献２に記載される。
【特許文献１】特開２００１−５４２６号公報
【特許文献２】特開２００１−３４３９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２２（Ａ）に画素に発光素子を用いたアクティブマトリクス形式の画素回路の一例を示す。図２２（Ａ）に示した回路構成は、書込み用トランジスタ２２０１（第１のトランジスタともいう）、駆動用トランジスタ２２０２（第２のトランジスタともいう）、発光素子２２０３を有している。書込み用トランジスタ２２０１のゲートは、ゲートライン（ゲート信号線、走査線ともいう）ＧＬに接続されており、第１端子はソースライン（ソース信号線、信号線ともいう）ＳＬに、第２端子は駆動用トランジスタ２２０２のゲートに接続されている。駆動用トランジスタ２２０２は、第１端子が電源線ＶＬに、第２端子が発光素子２２０３の第１端子に接続されている。発光素子２２０３の第２端子は、対向電極に接続されている。
【０００８】
なおトランジスタはその構造からソース電極とドレイン電極の定義が困難であるため、ここではソース電極及びドレイン電極の一方を第１端子、ソース電極及びドレイン電極の他方を第２端子と表記する。
【０００９】
次に図２２（Ｂ）、図２２（Ｃ）のタイミングチャートを使い図２２（Ａ）の回路の動作の説明をする。ここでは、書込み用トランジスタ２２０１をＮチャネル型トランジスタ、駆動用トランジスタ２２０２をＰチャネル型トランジスタとして説明する。そして、ソースラインＳＬの節点ＮＳの電位についての信号波形、ゲートラインＧＬの節点ＮＧの電位についての信号波形を説明する。
【００１０】
図２２（Ｂ）において、節点ＮＳが低電位の信号（Ｌｏｗレベルともいう）のとき節点ＮＧが高電位の信号（Ｈｉｇｈレベルともいう）であるなら節点ＮＳの電位が駆動用トランジスタ２２０２のゲートに取り込まれると、ＶＬの電位が画素に取り込まれることにより画素の発光素子２２０３は発光する。また、節点ＮＳが高電位の信号のとき節点ＮＧ高電位の信号であるなら節点ＮＳの電位が駆動用トランジスタ２２０２のゲートに取り込まれると、ＶＬの電位が発光素子２２０３に供給されず画素の発光素子は消灯する。
【００１１】
しかしながら表示装置の画素が設けられる画素部に供給される信号は、信号が供給される配線の抵抗や容量成分などに起因する信号のなまりや遅延により、位相がすれることがある。この信号の位相のズレがおこった場合のタイミングチャートについて図２２（Ｃ）に示す。
【００１２】
図２２（Ｃ）においても、節点ＮＧの電位がＨｉｇｈレベルのとき節点ＮＳの電位を画素に取り込む。しかしながら図２２（Ｃ）において、節点ＮＧの電位がＨｉｇｈレベルの時に、節点ＮＳの電位がＨｉｇｈレベルからＬｏｗレベルに立ち下がる、またはＬｏｗレベルからＨｉｇｈレベルに立ち上がってしまう。そのため、実際の表示においては正常な表示を得ることができず、本来非表示の部分が表示になる、または表示すべき画素が表示されないといった不具合が生じてしまう。
【００１３】
本発明は、信号を供給するための配線における寄生抵抗や寄生容量に伴い２つの信号の位相がずれた場合のズレを検知し、その上で表示装置内部において信号の位相のズレを修復し、正常な表示を得ることのできる表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上述の諸問題を解決するため、本発明は、入力される２つの信号の位相が異なるのかどうかを比較する位相比較回路と、位相比較回路において位相がずれていることが検知された場合の数をカウントするカウンタ回路と、カウンタ回路において位相のズレがカウントされた程度に応じて、２つの信号の一方の信号の位相をシフトさせて位相のズレを修復した信号を出力させることのできる位相シフト回路を有することを特徴とする。以下、本発明の具体的な構成について示す。
【００１５】
本発明の表示装置の一は、ゲート信号線と、ソース信号線と、ゲート信号線に出力される信号及びソース信号線に出力される信号の電位を比較する位相比較回路と、位相比較回路から出力される信号の数をカウントするカウンタ回路と、カウンタ回路から出力される信号に基づいて、ゲート信号線に出力される信号の位相をシフトさせる位相シフト回路と、を有することを特徴とする表示装置である。
【００１６】
また別の本発明の表示装置の一は、第１の信号及び第２の信号が出力されるゲート信号線と、ビデオ信号が出力されるソース信号線と、第１の信号の位相及びビデオ信号の位相、並びに第２の信号の位相及びビデオ信号の位相を比較する位相比較回路と、位相比較回路から出力される信号において、第１の信号の位相とビデオ信号の位相とを比較することにより出力される信号の数をカウントする第１のカウンタ回路と、位相比較回路から出力される信号において、第２の信号の位相とビデオ信号の位相とを比較することにより出力される信号をカウントする第２のカウンタ回路と、第１のカウンタ回路から出力される信号に基づいて、第１の信号の位相をシフトさせる第１の位相シフト回路と、第２のカウンタ回路から出力される信号に基づいて、第２の信号の位相をシフトさせる第２の位相シフト回路と、を有することを特徴とする表示装置である。
【００１７】
また、本発明の位相比較回路は、論理回路を有する構成であってもよい。
【００１８】
また、本発明のカウンタ回路は、Ｄフリップフロップ回路及び、Ｄフリップフロップ回路から出力される信号に応じた信号を出力する複数の論理回路を有する構成であってもよい。
【００１９】
また、本発明の位相シフト回路は、ゲート信号線に出力される信号の位相をシフトするためのシフトレジスタ回路、及びシフトレジスタ回路の各段に設けられ、カウンタ回路においてカウントされる信号の数に応じてオンとオフが切り替わるアナログスイッチを有する構成であってもよい。
【発明の効果】
【００２０】
本発明によれば、アクティブマトリクス型の表示装置において、特にデジタル駆動方式で駆動を行う場合、画素部に入力される信号である走査信号と映像信号の位相が、信号が供給される配線の抵抗や容量成分などに起因する信号のなまりや遅延によりずれた場合であっても、表示装置内部において信号の位相のずれをカウント及び修復し、正常な表示を得ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、実施の形態及び実施例を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００２２】
図１に本実施の形態における表示装置のブロック図について示し、以下詳細に説明する。なお本発明において表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基板（ＰＷＢ）が取り付けられたものも含んでもよい。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
【００２３】
なお、本発明において接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。
【００２４】
図１に本発明の基本構成について示す。図１（Ａ）に示す表示装置は、ゲート信号線駆動回路１０１、ソース信号線駆動回路１０２、画素部１０３、位相比較回路１１０（第１の回路ともいう）、カウンタ回路１１１（第２の回路ともいう）、位相シフト回路１１２（第３の回路ともいう）を有する。ゲート信号線駆動回路１０１にはゲートライン１０７（第１の信号ともいう）、ソース信号線駆動回路１０２にはソースライン１０８（第２の信号ともいう）が接続されている。画素部１０３における画素１０９は、ゲートライン１０７、ソースライン１０８に接続されている。そして、画素１０９には、ソースライン１０８からの信号をゲートライン１０７の信号により画素に設けられた表示媒体に書き込むためのトランジスタが設けられており、それぞれの画素においてトランジスタの各端子はゲートライン１０７、ソースライン１０８に接続されている。
【００２５】
図１（Ｂ）には、図１（Ａ）で示したブロック図を簡略化し、各回路に入力される信号について示す図である。図１（Ｂ）において、ゲート信号線駆動回路１０１は位相シフト回路１１２を介して入力されるゲート信号書き込み制御信号ＧＷＥに制御され、ソース信号線駆動回路１０２はソース信号書き込み制御信号ＳＷＥに制御される。そしてゲート信号線駆動回路１０１からゲートライン１０７に走査信号（ゲート信号ともいう）が供給され、ソース信号線駆動回路１０２からソースライン１０８に映像信号（ソース信号、ビデオ信号ともいう）が供給される。そして画素部１０３において、ゲートライン１０７とソースライン１０８の一対には位相比較回路１１０が接続されており、ゲートライン１０７とソースライン１０８に入力されている信号の位相を比較する。そして、位相比較回路１１０からの出力信号は、配線を介してカウンタ回路１１１の入力端子に入力される。カウンタ回路１１１には位相比較回路１１０からの信号の他に初期セット信号ＰＸＳが入力されている。そして、カウンタ回路１１１の出力端子から、カウンタ回路１１１でカウントした信号の数に応じた信号が、位相シフト回路１１２の入力端子に入力される。位相シフト回路１１２においては、タイミング信号ＴＰに応じてゲート信号書き込み制御信号ＧＷＥの位相をシフトし、出力端子よりゲート信号線駆動回路１０１に出力することで走査信号と映像信号の位相のズレを補正する。
【００２６】
また、画素１０９の画素構成について図２に具体的な例を挙げる。図２においては、画素２０１、トランジスタ２０２、表示媒体２０３を有する。本実施の形態ではソースラインＳＬからの信号の書き込みをおこなうトランジスタ２０２（書き込みトランジスタともいう）にＮチャネル型トランジスタを用いる。従ってゲートラインＧＬがＨｉｇｈレベルとなるとき、トランジスタ２０２がオンし、ソースラインＳＬの電位が表示媒体２０３に取り込まれる。またゲートラインＧＬがＬｏｗレベルとなるときはトランジスタ２０２がオフし、ソースラインＳＬの電位表示媒体２０３に反映されない。
【００２７】
なお本発明の表示装置における表示媒体としては、有機発光素子、無機発光素子に代表される発光素子を各画素に備えた表示装置の他、液晶表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）ゲートラインとソースラインに入力される信号により表示を行う表示装置がその範疇に含まれる。
【００２８】
なお本発明の表示装置において用いられるトランジスタとして、多結晶半導体、微結晶半導体（セミアモルファス半導体を含む）、アモルファス半導体を用いた薄膜トランジスタを用いることができるが、本発明の表示装置に用いられるトランジスタは薄膜トランジスタに限定されない。単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよいし、酸化亜鉛を用いたトランジスタであってもよい。また本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲートを有するマルチゲート構造であっても良い。
【００２９】
次に図３に本実施の形態における位相比較回路１１０の機能及び構成について説明する。本実施の形態においては、上述の図２２（Ｃ）の如く画素を点灯させるための信号を画素に入力する際に、ゲートラインにおける節点ＮＧの電位がＨｉｇｈレベルで、ソースラインにおける節点ＮＳの信号がＬｏｗレベルに立ち下がった際の電位を画素に取り込む。位相比較回路１１０においては、ソースラインにおける節点ＮＳの信号とゲートラインにおける節点ＮＧの信号の論理積を取る。具体的には、図４（Ａ）に示すようにＮＡＮＤ回路による否定論理積を取り、そしてインバータ回路で反転させ、カウンタ回路１１１側の節点Ｎ１１１に出力する。
【００３０】
図３（Ａ）の回路において、ソースライン及びゲートラインの信号が正常な信号である場合について図３（Ｂ）に示す。また、図３（Ａ）の回路において、ソースライン及びゲートラインの信号の位相がずれ、正常な信号ではない場合について図３（Ｃ）に示す。図３（Ｂ）ではカウンタ回路１１１側の節点Ｎ１１１の出力がＬｏｗレベルであるのに対し、図３（Ｃ）では位相のずれに伴いカウンタ回路１１１側の節点Ｎ１１１がＨｉｇｈレベルの信号を出力する。
【００３１】
また、位相比較回路１１０は、図３（Ａ）に示した構成に限定されるものではない。図４（Ａ）に位相比較回路１１０の別の構成について示す。図４（Ａ）の構成においては、図３（Ａ）に示した構成とは異なり、画素を点灯させるための信号を画素に入力する際に、ゲートラインにおける節点ＮＧの電位がＨｉｇｈレベルで、ソースラインにおける節点ＮＳの電位がＨｉｇｈレベルに立ち上がった際の電位を画素に取り込む。位相比較回路１１０においては、ソースラインにおける節点ＮＳの信号とゲートラインにおける節点ＮＧの信号の反転信号の論理和を取る。具体的には、図４（Ａ）に示すようにゲートラインにおける節点ＮＧの信号をインバータ回路で反転させ、ソースラインにおける節点ＮＳの信号をＮＯＲ回路に入力し、カウンタ回路１１１側の節点Ｎ１１１に出力する。
【００３２】
図４（Ａ）の回路において、ソースラインの信号及びゲートラインの信号が正常な信号である場合について図４（Ｂ）に示す。また、図４（Ａ）の回路において、ソースラインの信号に対してゲートラインの信号の位相がずれ、正常な位相関係ではない場合について図４（Ｃ）に示す。図４（Ｂ）ではカウンタ回路１１１側の節点Ｎ１１１がＬｏｗレベルの信号を出力するのに対し、図４（Ｃ）では位相のずれに伴いカウンタ回路１１１側の節点Ｎ１１１がＨｉｇｈレベルの信号を出力する。
【００３３】
次に本実施の形態におけるカウンタ回路１１１の機能及び構成について説明する。本実施の形態においては図３に示した位相比較回路１１０からの出力信号を図５に示すＤフリップフロップ回路を用いたカウンタでカウントする。図５におけるＤフリップフロップ回路においては、初期状態にするための初期セット信号ＰＸＳが入力される。また、本実施の形態におけるＤフリップフロップ回路は２段構成にし、出力信号は端子Ｃ０、端子Ｃ１、端子Ｃ２、端子Ｃ３より出力される。なお１段目のＤフリップフロップ回路から出力される信号は節点ＮＢ１、２段目のＤフリップフロップ回路からの出力される信号は節点ＮＢ２を経由し、節点ＮＢ１及び節点ＮＢ２を経由した信号は論理回路によりカウントされ、端子Ｃ０、端子Ｃ１、端子Ｃ２、端子Ｃ３より出力されるものである。
【００３４】
なお、本明細書でいう論理回路とは、論理積回路や論理和回路などトランジスタを組み合わせて表される回路のことをいう。また、本明細書でいうトランジスタは、薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタなどのトランジスタを適用することができる。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、石材基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。
【００３５】
また、本実施の形態に用いられるカウンタ回路におけるＤフリップフロップ回路の一例を図６に示す。本実施の形態に示すＤフリップフロップ回路は、ＮＡＮＤ回路に構成されているものについて例示し、カウンタとして使用しているが、カウンタの機能を備えたものであれば他の回路を使用してもかまわない。また、カウンタ回路においては、Ｄフリップフロップ回路の段数、および出力端子数を増やしても良い。例えばＤフリップフロップ回路を３段で構成し、出力端子数を８つにすることで、位相シフト回路において画素に入力される信号の位相のずれを正確に補正することができる。
【００３６】
また、図５に示したカウンタ回路のタイミングチャートについて図７に示す。まずカウンタ回路１１１には位相比較回路１１０の動作を開始する前に１回だけ初期セット信号ＰＸＳが入力される。この初期セット信号ＰＸＳが入力されることによりカウンタ回路における端子Ｃ０からの出力信号がＬｏｗレベルとなり、端子Ｃ１、端子Ｃ２、端子Ｃ３から出力される信号がＨｉｇｈレベルとなる。そして位相比較回路１１０からの出力信号であるＮ１１１の電位がＨｉｇｈレベルであった場合、節点ＮＢ１及び節点ＮＢ２の電位が変化する。その結果、位相のずれが検出される毎に端子Ｃ０における電位のＬｏｗレベルが、端子Ｃ１、端子Ｃ２、及び端子Ｃ３においてシフトしていくことで前述の位相のずれをカウントすることができる。
【００３７】
次に本実施の形態における位相シフト回路１１２の機能及び構成について説明する。本実施の形態においては図７に示したカウンタ回路１１１からの出力信号に基づいて、図８における位相シフト回路１１２においてゲート信号書き込み制御信号ＧＷＥの位相をシフトさせる。ゲート信号書き込み制御信号ＧＷＥをシフトさせない場合は、ゲート信号書き込み制御信号ＧＷＥが入力される配線がそのままアナログスイッチに接続され、端子Ｃ０からの信号によりアナログスイッチがオンすることによってそのまま出力する。図８に示す位相シフト回路１１２は、カウンタ回路１１１からの出力信号に対応する数のフリップフロップ回路を有する構成であり、フリップフロップ回路の各段においては、各段に設けられたアナログスイッチを介して図１におけるゲート信号線駆動回路１０１に接続されている。そして、各アナログスイッチは、前述のカウンタ回路１１１からの信号が出力される端子Ｃ１、端子Ｃ２、端子Ｃ３に接続されている。
【００３８】
また、図８に示した位相シフト回路１１２のタイミングチャートについて図９に示す。位相シフト回路１１２に入力されるゲート信号書き込み制御信号ＧＷＥは、そのＨｉｇｈレベルの期間がタイミング信号ＴＰの半波長分だけフリップフロップ回路によりシフトし、節点ＮＡ１、節点ＮＡ２、節点ＮＡ３より出力される。
【００３９】
本実施の形態の構成を採用することにより、アクティブマトリクス型の表示装置において、特にデジタル駆動方式で駆動を行う場合、画素部に入力される信号である走査信号と映像信号の位相が、信号が供給される配線の抵抗や容量成分などに起因する信号のなまりや遅延によりずれた場合であっても、表示装置内部において信号の位相のずれをカウント及び修復し、正常な表示を得ることが可能となる。
【００４０】
なお、本実施の形態における各回路の構成は、あくまで例であり、これに限定されるものではないことを付記する。すなわち、上記位相比較回路においては、接続された２本の配線に供給される信号の位相のずれを検出し、出力することができる回路であればよい。また上記カウンタ回路において、位相比較回路で検出した位相のずれをカウントし、カウント数に応じた信号を出力する回路であればよい。また、上記位相シフト回路においては、接続される２本の配線に供給される信号の位相のうち、いずれかの信号の位相をカウンタ回路におけるカウント数に基づいて信号の位相をシフトする回路であればよい。
【００４１】
なお、本実施の形態は、本明細書中の他の実施の形態の記載と組み合わせて実施することが可能である。
（実施の形態２）
【００４２】
本実施の形態においては、実施の形態１で示した構成とは別の構成について説明する。
【００４３】
まず本実施の形態における表示装置の駆動方法について図１０〜図１２を用いて説明する。
【００４４】
デジタル階調方式で階調を表現する方法の一つである時間階調法において、行書き込み期間を２つに分割し、前半の行書き込み期間（第１の行書き込み期間）では画素へのビデオ信号の書き込みを行ない、後半の行書き込み期間（第２の行書き込み期間）では画素に書き込まれたビデオ信号を消去するための信号を画素に書き込む駆動方法がある。画素に書き込まれたビデオ信号を消去するための信号を画素に書き込むことで非表示期間を設け、サブフレーム期間の長さを書き込み期間の長さよりも短くする。このような駆動方法について図１０に示す。
【００４５】
図１０について説明する。アドレス期間Ｔａ１において、１行目から順にゲート信号線に走査信号が入力され、画素が選択される。そして、画素が選択されているときに、ソース信号線から画素へビデオ信号が入力される。そして、画素にビデオ信号が書き込まれると、画素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によってサスティン期間Ｔｓ１における各画素の点灯、非点灯が制御される。つまり、ビデオ信号の書込み動作が完了した行においては、直ちに書き込まれたビデオ信号にしたがって、画素が点灯又は非点灯の状態となる。同じ動作が、最終行まで行われ、アドレス期間Ｔａ１が終了する。そして、データ保持時間が終了した行から順に次のサブフレーム期間の信号書込み動作へ移る。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４において画素へビデオ信号が入力され、そのビデオ信号によってサスティン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯、非点灯が制御される。そして、サスティン期間Ｔｓ４はその周期を消去動作の開始によって設定される。なぜなら、各行の消去時間Ｔｅに画素に書き込まれた信号の消去が行われると、次の画素への信号の書込みが行われるまでは、アドレス期間に画素に書き込まれたビデオ信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Ｔｅが始まった行の画素からデータ保持時間が終了する。
【００４６】
よって、アドレス期間とサスティン期間とを分離せずに、データ保持期間がアドレス期間より短い高階調且つデューティー比（１フレーム期間中の点灯期間の割合）の高い表示装置を提供することができる。また、瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を図ることが可能である。図１０（Ｂ）に示すように、１水平期間において、書込み動作用の書込み時間と消去動作用の消去時間を設けることによって、図１０（Ａ）のようにデータ保持時間がアドレス期間より短い場合の階調を表現することができる。
【００４７】
例えば、図１１に示すように、１水平期間を２つに分割する。ここでは、前半が書込み時間、後半が消去時間として説明する。そして、分割された水平期間内で、各々の走査線を選択し、そのときに対応する信号をソース信号線に入力する。例えば、ある１水平期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。すると、１水平期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。つまり、それぞれの１水平期間の前半の書込み時間を用いて、書込み時間Ｔｂ１〜Ｔｂ４にソース信号線から画素へビデオ信号を書き込む。そして、このときの１水平期間の後半の消去時間には画素を選択しない。また、別の１水平期間の後半の消去時間を用いて消去時間Ｔｅにソース信号線から画素へ消去信号を入力する。このときの１水平期間の前半の書込み時間には画素を選択しない。このようにすることによって、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ることができる。
【００４８】
また、上述したような駆動をする表示装置の一例を図１２に示す。
【００４９】
第１のゲート信号線駆動回路１２０１Ａ、第２のゲート信号線駆動回路１２０１Ｂ、ソース信号線駆動回路１２０２、画素部１２０３を有し、画素部１２０３には画素１２０９がゲート信号線Ｇ１〜Ｇｍとソース信号線Ｓ１〜Ｓｎに対応してマトリクスに配置されている。第１のゲート信号線駆動回路１２０１Ａはシフトレジスタ回路１２０４Ａと、シフトレジスタ回路１２０４Ａと各ゲート信号線Ｇ１〜Ｇｍとの導通または非導通状態を制御するスイッチ１２０５Ａを有している。また、第２のゲート信号線駆動回路１２０１Ｂはシフトレジスタ回路１２０４Ｂと、シフトレジスタ回路１２０４Ｂと各ゲート信号線Ｇ１〜Ｇｍとの導通または非導通を制御するスイッチ１２０５Ｂを有している。
【００５０】
なお、ゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのいずれか一）は図１のゲートライン１０７に相当し、ソース信号線Ｓｑ（ソース信号線Ｓ１〜Ｓｎのうちいずれか一）は図１のソースライン１０８に相当する。
【００５１】
第１のゲート信号線駆動回路１２０１Ａには、クロック信号（ＧＣＬＫ）、クロック反転信号（ＧＣＬＫＢ）、スタートパルス信号（ＧＳＰ）、第１のゲート信号書き込み制御信号（ＧＷＥ１）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第１のゲート信号線Ｇｐ（ゲート信号線Ｇ１〜Ｇｍのうちいずれか一）に画素を選択する信号を出力する。なお、このときの信号は図１１のタイミングチャートに示すように１水平期間の前半に出力されるパルスである。つまり、シフトレジスタ回路１２０４Ａから出力される信号はスイッチ１２０５Ａがオンしているときにだけゲート信号線Ｇ１〜Ｇｍに出力される。
【００５２】
第２のゲート信号線駆動回路１２０１Ｂには、クロック信号（ＲＣＬＫ）、クロック反転信号（ＲＣＬＫＢ）、スタートパルス信号（ＲＳＰ）、第２のゲート信号書き込み制御信号（ＧＷＥ２）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第２のゲート信号線Ｇｑ（ゲート信号線Ｇ１〜Ｇｍのうちいずれか一）に信号を出力する。なお、このときの信号は図１１のタイミングチャートに示すように１水平期間の後半に出力されるパルスである。つまり、シフトレジスタ回路１２０４Ｂから出力される信号はスイッチ１２０５Ｂがオンしているときにだけゲート信号線Ｇ１〜Ｇｍに出力される。
【００５３】
また、ソース信号線駆動回路１２０２には、クロック信号（ＳＣＬＫ）、クロック反転信号（ＳＣＬＫＢ）、スタートパルス信号（ＳＳＰ）、ビデオ信号（Ｖｉｄｅｏ  Ｄａｔａ）、ソース信号書き込み制御信号（ＳＷＥ）などの信号が入力される。そして、それらの信号にしたがって、各ソース信号線Ｓ１〜Ｓｎへ各列の画素に応じた信号を出力する。ソース信号書き込み制御信号（ＳＷＥ）によりソース信号線駆動回路１２０２から出力される信号が制御される。つまり、ソース信号書き込み制御信号（ＳＷＥ）がＬｏｗレベルのときには、ビデオ信号が出力され、Ｈｉｇｈレベルのときには消去信号が出力される。
【００５４】
よって、ソース信号線Ｓ１〜Ｓｎに入力されたビデオ信号は、第１のゲート信号線駆動回路１２０１Ａからゲート信号線Ｇｉ（ゲート信号線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画素１２０９に書き込まれる。そして、各ゲート信号線Ｇ１〜Ｇｍにより各画素行が選択され、各画素１２０９に各画素に対応したビデオ信号が書き込まれる。そして、各画素１２０９は書き込まれたビデオ信号のデータを一定期間保持する。それぞれによって、各画素１２０９は、点灯又は非点灯の状態を維持することができる。
【００５５】
上述の図１０〜図１２で示した駆動方法において、ゲート信号線は一水平期間において、ビデオデータの書き込み用の走査とビデオデータの消去用の走査を行うことになる。そして図１３（Ａ）に示すように、ビデオデータの書き込み用の走査とビデオデータの消去用の走査はソース信号と正常な位相関係にあることが必要である。しかしながら図１３（Ｂ）、図１３（Ｃ）で示すように一水平期間において、正常な位相関係と不良な位相関係が混在する場合もありえる。また、図１３（Ｄ）に示すように、ビデオデータの書き込み用の走査とビデオデータの消去用の走査がともに一水平期間において位相がずれた状態となってしまっている場合もあり得る。
【００５６】
そこで本実施の形態においては、このようなビデオ信号の書き込みと消去が一水平期間において同じゲート信号線で行われる場合であっても位相のずれを検知し、そのずれをカウントし、そして位相をシフトすることで正常な位相に補正することができる表示装置について述べる。
【００５７】
図１４に本実施の形態における表示装置のブロック図について示し、以下詳細に説明する。なお、図１４に示すブロック図は図１２に示した表示装置を簡略化して示したものであり符号については同じ符号を付したものである。なお、本実施の形態における各構成の具体例については、実施の形態１と同様の構成であれば、その説明について実施の形態１における説明を援用することにする。
【００５８】
図１４に本実施形態の基本構成について示す。図１４（Ａ）に示す表示装置は、第１のゲート信号線駆動回路１２０１Ａ、第２のゲート信号線駆動回路１２０１Ｂ、ソース信号線駆動回路１２０２、画素部１２０３、位相比較回路１２１０（第１の回路ともいう）、第１のカウンタ回路１２１１Ａ（第２の回路ともいう）、第２のカウンタ回路１２１１Ｂ、第１の位相シフト回路１２１２Ａ（第３の回路ともいう）、第２の位相シフト回路１２１２Ｂを有する。第１のゲート信号線駆動回路１２０１Ａ及び第２のゲート信号線駆動回路１２０１Ｂにはゲートライン１２０７、ソース信号線駆動回路１２０２にはソースライン１２０８が接続されている。画素部１２０３における画素１２０９は、ゲートライン１２０７、ソースライン１２０８に接続されている。そして、画素１２０９には、ソースライン１２０８からの信号をゲートライン１２０７の信号により画素に設けられた表示媒体に書き込むためのトランジスタが設けられており、それぞれの画素においてトランジスタの各端子はゲートライン１２０７、ソースライン１２０８に接続されている。
【００５９】
図１４（Ｂ）には、図１４（Ａ）で示したブロック図を簡略化し、各回路に入力される信号について示す図である。図１４（Ｂ）において、第１のゲート信号線駆動回路１２０１Ａは第１の位相シフト回路１２１２Ａを介して入力される第１のゲート信号書き込み制御信号ＧＷＥ１に制御され、第２のゲート信号線駆動回路１２０１Ｂは第２の位相シフト回路１２１２Ｂを介して入力される第２のゲート信号書き込み制御信号ＧＷＥ２に制御され、ソース信号線駆動回路１２０２はソース信号書き込み制御信号ＳＷＥに制御される。そして第１のゲート信号線駆動回路１２０１Ａからゲートライン１２０７に第１の走査信号（書き込み信号ともいう）、第２のゲート信号線駆動回路１２０１Ｂからゲートライン１２０７に第２の走査信号（消去信号ともいう）、ソース信号線駆動回路１２０２からソースライン１２０８に映像信号（ソース信号、ビデオ信号ともいう）が供給される。そして画素部１２０３において、ゲートライン１２０７とソースライン１２０８の一対には水平期間毎にセット信号ＥＸＳが入力される位相比較回路１２１０が接続されており、ゲートライン１２０７とソースライン１２０８に入力されている信号の位相を比較する。そして、位相比較回路１２１０からの出力信号は、配線を介して第１のカウンタ回路１２１１Ａ、第２のカウンタ回路１２１１Ｂの入力端子に入力される。第１のカウンタ回路１２１１Ａ、第２のカウンタ回路１２１１Ｂには位相比較回路１２１０からの信号の他に初期セット信号ＰＸＳが入力されている。そして、第１のカウンタ回路１２１１Ａ、第２のカウンタ回路１２１１Ｂの出力端子から、第１のカウンタ回路１２１１Ａ、第２のカウンタ回路１２１１Ｂでそれぞれカウントした信号の数に応じた信号が、第１の位相シフト回路１２１２Ａ、第２の位相シフト回路１２１２Ｂの入力端子に入力される。第１の位相シフト回路１２１２Ａ、第２の位相シフト回路１２１２Ｂにおいては、タイミング信号ＴＰに応じて、第１のゲート信号書き込み制御信号ＧＷＥ１、第２のゲート信号書き込み制御信号ＧＷＥ２の位相をシフトし、出力端子より第１のゲート信号線駆動回路１２０１Ａ、第２のゲート信号線駆動回路１２０１Ｂに出力することで第１の走査信号及び第２の走査信号と、映像信号の位相のズレを補正する。
【００６０】
また、画素１２０９の画素構成については、実施の形態１で述べた図２の構成と同様である。
【００６１】
次に図１５に本実施の形態における位相比較回路１２１０の機能及び構成について説明する。本実施の形態においては、ゲートラインにおける節点ＮＧの電位がＨｉｇｈレベルで、ソースラインにおける節点ＮＳの信号がＬｏｗレベルに立ち下がった際の電位を書き込み信号として画素に取り込み、ゲートラインにおける節点ＮＧの電位がＨｉｇｈレベルで、ソースラインにおける節点ＮＳの信号がＨｉｇｈレベルに立ち上がった際の電位を消去信号として画素に取り込むものとする。
【００６２】
位相比較回路１２１０においては、ソースラインにおける節点ＮＳの信号とゲートラインにおける節点ＮＧの信号の論理積を取る論理回路ＬＯＧ１を設ける。具体的には、実施の形態１の図３（Ａ）に示した回路を設ける。また、これと同時にソースラインにおける節点ＮＳの信号とゲートラインにおける節点ＮＧの信号の反転信号の論理和を取る論理回路ＬＯＧ２を設ける。具体的には、実施の形態１で示した図４（Ａ）に示した回路を設ける。
【００６３】
論理回路ＬＯＧ１、論理回路ＬＯＧ２からの出力は、節点Ｎ１５０３Ａ、節点Ｎ１５０３Ｂを経由して、カウンタ回路１５０３Ａ、カウンタ回路１５０３Ｂに入力される。図１５におけるカウンタ回路１５０３Ａ及びカウンタ回路１５０３Ｂは、２段のＤフリップフロップ回路で構成される。なお、カウンタ回路１５０３Ａ及びカウンタ回路１５０３ＢにおけるＤフリップフロップ回路は実施の形態１で示した図６の回路を有するものである。
【００６４】
なお、カウンタ回路１５０３Ａ及びカウンタ回路１５０３Ｂにおいて、１段目のＤフリップフロップ回路における端子Ｑは、２段目のＤフリップフロップ回路における端子ＣＬＫに接続されず、１段目のＤフリップフロップ回路における端子ＱＢが、２段目のＤフリップフロップ回路における端子ＣＬＫに接続される。また、カウンタ回路１５０３Ａ及びカウンタ回路１５０３Ｂにおいて、Ｄフリップフロップ回路の各段における端子ＸＳにはセット信号ＥＸＳが入力される。
【００６５】
論理回路ＬＯＧ１に節点Ｎ１５０３Ａを介して接続されたカウンタ回路１５０３Ａの２段目のＤフリップフロップ回路における端子Ｑは、アナログスイッチ１５０４（アナログスイッチ回路ともいう）の入力端子に接続されている。また、節点Ｎ１５０３Ｂは、アナログスイッチ１５０４の制御端子、及びインバータ回路１５０５の入力端子に接続されている。また、インバータ回路１５０５の出力端子はアナログスイッチ１５０４の反転制御端子及びトランジスタ１５０６のゲートに接続されている。なお、本実施の形態においてトランジスタ１５０６はＮチャネル型トランジスタである。そしてインバータ回路１５０５からの信号の電位がＬｏｗレベルであるとき、トランジスタ１５０６はオフ、アナログスイッチ１５０４がオンし、アナログスイッチ１５０４の出力端子よりカウンタ回路１５０３Ａの２段目のＤフリップフロップ回路における端子Ｑからの出力信号が、図１４における位相比較回路１２１０と第１のカウンタ回路１２１１Ａとの間の節点Ｎ１２１１Ａに出力される。また、インバータ回路１５０５からの信号の電位がＨｉｇｈレベルであるとき、アナログスイッチ１５０４がオフ、トランジスタ１５０６がオンし、トランジスタ１５０６の第１端子に接続されたＧＮＤ電位がトランジスタ１５０６の第２端子より図１４における位相比較回路１２１０と第１のカウンタ回路１２１１Ａとの間の節点Ｎ１２１１Ａに出力される。
【００６６】
また、論理回路ＬＯＧ２に節点Ｎ１５０３Ｂを介して接続されたカウンタ回路１５０３Ｂの２段目のＤフリップフロップ回路における端子Ｑからの出力信号は、図１４における位相比較回路１２１０と第２のカウンタ回路１２１１Ｂとの間の節点Ｎ１２１１Ｂに出力される。
【００６７】
また、図１４における、第２のカウンタ回路１２１１Ｂについては、実施の形態１で述べた図５の構成と同様である。さらに、第１のカウンタ回路１２１１Ａ、第２のカウンタ回路１２１１ＢにおけるＤフリップフロップ回路は、実施の形態１で示した図６の回路を有するものである。
【００６８】
また、図１４における第１の位相シフト回路１２１２Ａ、第２の位相シフト回路１２１２Ｂについては、実施の形態１で述べた図８の構成と同様である。なお、第１の位相シフト回路１２１２Ａには、第１のカウンタ回路１２１１Ａからの信号が入力され、第２の位相シフト回路１２１２Ｂには、第２のカウンタ回路１２１１Ｂからの信号が入力される。
【００６９】
次に本実施の形態における図１４の動作について、図１６〜図１９のタイミングチャートを用いて説明する。なお、図１５における論理回路ＬＯＧ１及びカウンタ回路１５０３Ａ並びに図１４における第１のカウンタ回路１２１１Ａ、第１の位相シフト回路１２１２Ａは、ビデオ信号の書き込み動作に関するゲート信号線とソース信号線の位相のずれを補正するものである。また図１５における論理回路ＬＯＧ２及びカウンタ回路１５０３Ｂ並びに図１４における第２のカウンタ回路１２１１Ｂ、第２の位相シフト回路１２１２Ｂは、ビデオ信号の消去動作に関するゲート信号線とソース信号線の位相のずれを補正するものである。
【００７０】
図１６は、ビデオ信号の書き込み時、及び消去信号の書き込み時におけるソース信号線とゲート信号線の信号の位相がずれていないときのタイミングチャートである。図１６において、ソース信号線の電位がＬｏｗレベルの時にゲート信号線の電位をＨｉｇｈレベルにすることで画素にソース信号線の電位を取り込むのが書き込み期間であり、ソース信号線の電位がＨｉｇｈレベルの時にゲート信号線の電位をＨｉｇｈレベルにすることで画素に保持された電位を消去するのが消去期間である。また、図１７は書き込み期間におけるゲート信号線の信号の位相がずれた場合のタイミングチャート、図１８は消去期間におけるゲート信号線の信号の位相がずれた場合のタイミングチャート、図１９は書き込み期間及び消去期間におけるゲート信号線の信号の位相がずれた場合のタイミングチャートである。
【００７１】
図１６において、図１４の位相比較回路１２１０における節点Ｎ１５０３Ａ、節点Ｎ１５０３Ｂの電位は、論理回路ＬＯＧ１、論理回路ＬＯＧ２により出力される信号の電位である。図１６において論理回路ＬＯＧ１はゲート信号線の電位がＨｉｇｈレベル、ソース信号線の電位がＨｉｇｈレベルの時、つまり消去期間における画素に保持された電位を消去する動作を行うとき、その出力である節点Ｎ１５０３Ａの電位がＨｉｇｈレベルになる。また図１６において論理回路ＬＯＧ２はゲート信号線の電位がＨｉｇｈレベル、ソース信号線の電位がＬｏｗレベルの時、つまり書き込み期間における画素に信号を書き込む動作を行うとき、その出力である節点Ｎ１５０３Ｂの電位がＨｉｇｈレベルになる。そのため、一水平期間における書き込み動作及び消去動作に伴い、節点Ｎ１５０３Ａ及び節点Ｎ１５０３Ｂの電位は一度Ｈｉｇｈレベルになる。
【００７２】
書き込み期間において論理回路ＬＯＧ１はゲート信号線の電位がＨｉｇｈレベル、ソース信号線の電位がＨｉｇｈレベルの時、つまりゲ−ト信号線の位相が書き込み期間において図１７に示すようにシフトした時、その出力である節点Ｎ１５０３Ａの電位をＨｉｇｈレベルにする。また消去期間において論理回路ＬＯＧ２はゲート信号線の電位がＨｉｇｈレベル、ソース信号線の電位がＬｏｗレベルの時、つまりゲート信号線の位相が消去期間において図１８のようにシフトした時、その出力である節点Ｎ１５０３Ｂの電位をＨｉｇｈレベルにする。そのため、一水平期間において、書き込み動作及び消去動作に伴い節点Ｎ１５０３Ａ及び節点Ｎ１５０３Ｂの電位がＨｉｇｈレベルとなるのと併せて、節点Ｎ１５０３Ａ及び節点Ｎ１５０３Ｂの電位は２度Ｈｉｇｈレベルになる。すなわち、節点Ｎ１５０３Ａまたは節点Ｎ１５０３Ｂの電位がＨｉｇｈレベルになるのは、正常な書き込みまたは消去動作による電位の変化に基づくものと、ゲート信号線及びソース信号線の位相のずれに基づく電位の変化に基づくものである。
【００７３】
そして、本実施の形態の場合、ゲート信号線における信号の位相とソース信号線における信号の位相のずれを検知する上で、ビデオ信号の書き込みをする際のゲート信号線とソース信号線の電位の関係と消去期間におけるゲート信号線とソース信号線の電位がずれた場合の電位の関係が同じであることが問題となる。そのため、本実施の形態における位相比較回路において設けられたカウンタ回路には、ある水平期間に１度のＨｉｇｈレベル又は２度のＨｉｇｈレベルが入力されるごとに、すなわち書き込み期間及び消去期間が経過する毎に、セット信号ＥＸＳを入力することで１度のＨｉｇｈレベルによる正常な書き込みまたは消去動作による電位の変化かどうか、２度のＨｉｇｈレベルによるゲート信号線及びソース信号線の位相のずれに基づく電位の変化かどうかを判定する。
【００７４】
例えば、書き込み期間及び消去期間において、ゲート信号線及びソース信号線の信号の位相のずれがない図１６の場合、セット信号ＥＸＳがＨｉｇｈレベルになった間の期間においては、節点Ｎ１５０３Ａ及び節点Ｎ１５０３Ｂともに１度だけＨｉｇｈレベルになり、カウンタ回路１５０３Ａおよびカウンタ回路１５０３Ｂは節点Ｎ１２１１Ａや節点Ｎ１２１１Ｂに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力しない。
【００７５】
また書き込み期間において、ゲート信号線及びソース信号線の信号の位相のずれが生じる図１７の場合、セット信号ＥＸＳがＨｉｇｈレベルになった間の期間においては、消去期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ｂについては１度だけＨｉｇｈレベルになり、カウンタ回路１５０３Ｂは節点Ｎ１２１１Ｂに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力しない。逆に、書き込み期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ａについては２度Ｈｉｇｈレベルになり、カウンタ回路１５０３Ａは節点Ｎ１２１１Ａに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力する。
【００７６】
また消去期間において、ゲート信号線及びソース信号線の信号の位相のずれが生じる図１８の場合、セット信号ＥＸＳがＨｉｇｈレベルになった間の期間においては、書き込み期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ａについては１度だけＨｉｇｈレベルになり、カウンタ回路１５０３Ａは節点Ｎ１２１１Ａに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力しない。逆に、消去期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ｂについては２度Ｈｉｇｈレベルになり、カウンタ回路１５０３Ｂは節点Ｎ１２１１Ｂに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力する。
【００７７】
また書き込み期間及び消去期間において、ゲート信号線及びソース信号線の信号の位相のずれが生じる図１９の場合、セット信号ＥＸＳがＨｉｇｈレベルになった間の期間においては、書き込み期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ａについては２度Ｈｉｇｈレベルになり、カウンタ回路１５０３Ａは節点Ｎ１２１１Ａに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力する。さらに、消去期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ｂについては２度Ｈｉｇｈレベルになり、カウンタ回路１５０３Ｂは節点Ｎ１２１１Ｂに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力する。
【００７８】
また、書き込み期間の信号の位相のずれをカウントするカウンタ回路１５０３Ａの出力端子に接続されたアナログスイッチ１５０４は、ソース信号線の信号がＨｉｇｈレベル、すなわち表示が黒表示のときに起こる補正の不良を防ぐためのものである。例として、ソース信号線の信号がＨｉｇｈレベル、すなわち表示が黒表示のときの際のタイミングチャートについて図２０に示す。図２０に示すソース信号線の電位はＨｉｇｈレベルで一定である。図２０に示すように、セット信号ＥＸＳがＨｉｇｈレベルになった間の期間においては、書き込み期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ａについては２度Ｈｉｇｈレベルになり、カウンタ回路１５０３Ａは節点Ｎ１２１１Ａに位相のずれが検出された信号であるＨｉｇｈレベルの信号を出力する。
【００７９】
なお、消去期間のゲート信号線及びソース信号線の位相のずれを検出する節点Ｎ１５０３Ｂについては、ゲート信号線の電位がＨｉｇｈレベル、ソース信号線の電位がＬｏｗレベルのときＨｉｇｈレベルの信号を出力するため、節点Ｎ１５０３Ｂは常にＬｏｗレベルとなる。このとき節点Ｎ１５０３Ｂの電位のレベルは、アナログスイッチ１５０４をオン状態にすることなく、インバータ回路１５０５を介してトランジスタ１５０６のゲートに入力される。つまり節点Ｎ１５０３ＢがＬｏｗレベルのとき、インバータ回路１５０５を介してトランジスタ１５０６のゲートにＨｉｇｈレベルの信号が入力され、トランジスタ１５０６がＮチャネル型トランジスタであるためトランジスタ１５０６はオンになり、トランジスタ１５０６の第１端子に接続されたＧＮＤ電位がトランジスタ１５０６の第２端子より図１４における位相比較回路１２１０と第１のカウンタ回路１２１１Ａとの間の節点Ｎ１２１１Ａに出力される。その結果、位相比較回路１２１０はソース信号線の電位がＬｏｗレベルのときにのみ位相の比較を行うことができ、ソース信号線がＨｉｇｈレベルの期間においては、カウンタ回路１５０３Ａの出力について図２０に示すように位相がずれていないのに位相のずれを検知した信号を出力したとしても、アナログスイッチ１５０４のオンまたはオフ、及びトランジスタ１５０６のオンまたはオフにより、カウンタ回路１５０３Ｂからの出力をしないようにすることができる。さらに、アナログスイッチ１５０４と接続されているトランジスタ１５０６及びＧＮＤ電位はアナログスイッチ１５０４がオフになったときに節点Ｎ１２１１Ａが浮遊電位となることを避け、ＬｏｗレベルであるＧＮＤ電位にすることができる。
【００８０】
図４（Ａ）の回路において、ソースラインの信号及びゲートラインの信号が正常な信号である場合について図４（Ｂ）に示す。また、図４（Ａ）の回路において、ソースラインの信号に対してゲートラインの信号の位相がずれ、正常な位相関係ではない場合について図４（Ｃ）に示す。図４（Ｂ）ではカウンタ回路１１１側の節点Ｎ１１１がＬｏｗレベルの信号を出力するのに対し、図４（Ｃ）では位相のずれに伴いカウンタ回路１１１側の節点Ｎ１１１がＨｉｇｈレベルの信号を出力する。
【００８１】
本実施の形態の構成を採用することにより、アクティブマトリクス型の表示装置において、特にデジタル駆動方式で駆動を行う場合で、なおかつ特に一水平期間における画素に入力された映像信号の入出力を一つの走査線で行う場合でも、画素部に入力される信号である走査信号と映像信号の位相が、信号が供給される配線の抵抗や容量成分などに起因する信号のなまりや遅延によりずれた場合であっても、表示装置内部において信号の位相のずれをカウント及び修復し、正常な表示を得ることが可能となる。
【００８２】
なお、本実施の形態における各回路の構成は、あくまで例であり、これに限定されるものではないことを付記する。すなわち、上記位相比較回路においては、接続された２本の配線のうち、いずれか一に供給される２種類の信号の位相のずれを別々に検出し、出力することができる回路であればよい。また上記第１のカウンタ回路及び第２のカウンタ回路において、位相比較回路で検出した２種類の信号の位相のずれを別々にカウントし、カウント数に応じた信号を出力する回路であればよい。また、上記第１の位相シフト回路及び第２の位相シフト回路においては、接続される２本の配線のうち、いずれか一に供給される２種類の信号の位相のずれについて、第１のカウンタ回路または第２のカウンタ回路におけるカウント数に基づいて、別々に信号の位相をシフトする回路であればよい。
【００８３】
なお、本実施の形態は、本明細書中の他の実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【００８４】
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図２１に示す。
【００８５】
図２１（Ａ）は発光装置であり、筐体２４０１、支持台２４０２、表示部２４０３、スピーカー部２４０４、ビデオ入力端子２４０５等を含む。本発明は、表示部２４０３を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。なお、発光装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【００８６】
図２１（Ｂ）はデジタルスチルカメラであり、本体２４０６、表示部２４０７、受像部２４０８、操作キー２４０９、外部接続ポート２４１０、シャッター２４１１等を含む。本発明は、表示部２４０７を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。
【００８７】
図２１（Ｃ）はノート型パーソナルコンピュータであり、本体２４１２、筐体２４１３、表示部２４１４、キーボード２４１５、外部接続ポート２４１６、ポインティングデバイス２４１７等を含む。本発明は、表示部２４１４を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。
【００８８】
図２１（Ｄ）はモバイルコンピュータであり、本体２４１８、表示部２４１９、スイッチ２４２０、操作キー２４２１、赤外線ポート２４２２等を含む。本発明は、表示部２４１９を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。
【００８９】
図２１（Ｅ）は記憶媒体装置を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４２３、筐体２４２４、表示部Ａ２４２５、表示部Ｂ２４２６、記憶媒体（ＤＶＤ等）読み込み部２４２７、操作キー２４２８、スピーカー部２４２９等を含む。表示部Ａ２４２５は主に画像情報を表示し、表示部Ｂ２４２６は主に文字情報を表示する。本発明は、表示部Ａ２４２５、表示部Ｂ２４２６を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【００９０】
図２１（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４３０、表示部２４３１、アーム部２４３２等を含む。本発明は、表示部２４３１を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。
【００９１】
図２１（Ｇ）はビデオカメラであり、本体２４３３、表示部２４３４、筐体２４３５、外部接続ポート２４３６、リモコン受信部２４３７、受像部２４３８、バッテリー２４３９、音声入力部２４４０、操作キー２４４１等を含む。本発明は、表示部２４３４を構成する表示装置に用いることができ、本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。
【００９２】
図２１（Ｈ）は携帯電話であり、本体２４４２、筐体２４４３、表示部２４４４、音声入力部２４４５、音声出力部２４４６、操作キー２４４７、外部接続ポート２４４８、アンテナ２４４９等を含む。本発明は、表示部２４４４を構成する表示装置に用いることができる。なお、表示部２４４４は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、表示不良が低減され、綺麗な画像を見ることができるようになる。
【００９３】
以上のように、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施の形態１及び２に示したいずれの構成を用いた表示装置を適用することが可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の構成を説明するためのブロック図。
【図２】本発明が適用される表示装置における画素の説明図。
【図３】本発明の位相比較回路の一例について示した図及び本発明の位相比較回路の一例について示したタイミングチャート図。
【図４】本発明の位相比較回路の一例について示した図及び本発明の位相比較回路の一例について示したタイミングチャート図。
【図５】本発明のカウンタ回路の一例について示した図。
【図６】本発明のＤフリップフロップ回路の一例について示した回路図。
【図７】本発明のカウンタ回路の動作について示したタイミングチャート図。
【図８】本発明の位相シフト回路の一例について示した図。
【図９】本発明の位相シフト回路の動作について示したタイミングチャート図。
【図１０】本発明の実施の形態２について説明する図。
【図１１】本発明の実施の形態２について説明する図。
【図１２】本発明の実施の形態２について説明する図。
【図１３】本発明の実施の形態２について説明する図。
【図１４】本発明の実施の形態２の位相比較回路の構成を説明するための図。
【図１５】本発明の実施の形態２の構成を説明するためのブロック図。
【図１６】本発明の実施の形態２の位相比較回路を説明するためのタイミングチャート図。
【図１７】本発明の実施の形態２の位相比較回路を説明するためのタイミングチャート図。
【図１８】本発明の実施の形態２の位相比較回路を説明するためのタイミングチャート図。
【図１９】本発明の実施の形態２の位相比較回路を説明するためのタイミングチャート図。
【図２０】本発明の実施の形態２の位相比較回路を説明するためのタイミングチャート図。
【図２１】本発明の表示装置が適用される電子機器の一例を示す図。
【図２２】従来の例について説明する図。
【符号の説明】
【００９５】
１０１    ゲート信号線駆動回路
１０２    ソース信号線駆動回路
１０３    画素部
１０７    ゲートライン
１０８    ソースライン
１０９    画素
１１０    位相比較回路
１１１    カウンタ回路
１１２    位相シフト回路
２０１    画素
２０２    トランジスタ
２０３    表示媒体
１２０２    ソース信号線駆動回路
１２０３    画素部
１２０７    ゲートライン
１２０８    ソースライン
１２０９    画素
１２１０    位相比較回路
１５０３Ａ    カウンタ回路
１５０３Ｂ    カウンタ回路
１５０４    アナログスイッチ
１５０５    インバータ回路
１５０６    トランジスタ
２２０１    用トランジスタ
２２０２    駆動用トランジスタ
２２０３    発光素子
２４０１    筐体
２４０２    支持台
２４０３    表示部
２４０４    スピーカー部
２４０５    ビデオ入力端子
２４０６    本体
２４０７    表示部
２４０８    受像部
２４０９    操作キー
２４１０    外部接続ポート
２４１１    シャッター
２４１２    本体
２４１３    筐体
２４１４    表示部
２４１５    キーボード
２４１６    外部接続ポート
２４１７    ポインティングデバイス
２４１８    本体
２４１９    表示部
２４２０    スイッチ
２４２１    操作キー
２４２２    赤外線ポート
２４２３    本体
２４２４    筐体
２４２５    表示部Ａ
２４２６    表示部Ｂ
２４２７    読み込み部
２４２８    操作キー
２４２９    スピーカー部
２４３０    本体
２４３１    表示部
２４３２    アーム部
２４３３    本体
２４３４    表示部
２４３５    筐体
２４３６    外部接続ポート
２４３７    リモコン受信部
２４３８    受像部
２４３９    バッテリー
２４４０    音声入力部
２４４１    操作キー
２４４２    本体
２４４３    筐体
２４４４    表示部
２４４５    音声入力部
２４４６    音声出力部
２４４７    操作キー
２４４８    外部接続ポート
２４４９    アンテナ
１２０１Ａ    ゲート信号線駆動回路
１２０１Ｂ    ゲート信号線駆動回路
１２０２    ソース信号線駆動回路
１２０４Ａ    シフトレジスタ回路
１２０４Ｂ    シフトレジスタ回路
１２０５Ａ    スイッチ
１２０５Ｂ    スイッチ
１２１１Ａ    カウンタ回路
１２１１Ｂ    カウンタ回路
１２１２Ａ    位相シフト回路
１２１２Ｂ    位相シフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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