(57)【要約】【課題】マトリクス型表示装置の表示領域の周辺部に設けられる低温ポリシリコン（ＬＴＰＳ）層と透明電極と同時に形成される透明導電体層との間の接続抵抗値を低くでき、表示不良の発生が少ない液晶表示装置等のアクティブマトリクス型表示装置の製造方法に利用できるＬＴＰＳ層の表面に透明導電体層を形成する方法を提供すること。【解決手段】本発明のＬＴＰＳ層の表面に透明導電体層を形成する方法は、室温において低温ポリシリコン層の表面を希フッ酸によりエッチングした後に透明導電体層を積層する方法において、前記低温ポリシリコン層のエッチング量（酸化珪素ＣＶＤ膜エッチング量換算）を３０Å以上７０Å以下としたことを特徴とする。【選択図】  図１
2007256584.tif 000002
【特許請求の範囲】
【請求項１】
室温において低温ポリシリコン層の表面を希フッ酸によりエッチングした後に透明導電
体層を積層する方法において、前記低温ポリシリコン層のエッチング量を３０Å以上７０
Å以下としたことを特徴とする低温ポリシリコン層の表面に透明導電体層を形成する方法
。
【請求項２】
前記希フッ酸の濃度が０．２〜０．７質量％であり、前記エッチング時間が２０秒以上
７０秒以下であることを特徴とする請求項１に記載の低温ポリシリコン層の表面に透明導
電体層を形成する方法。
【請求項３】
前記希フッ酸の濃度が０．４〜０．６質量％であり、前記エッチング時間が３０秒以上
５０秒以下であることを特徴とする請求項２に記載の低温ポリシリコン層の表面に透明導
電体層を形成する方法。
【請求項４】
前記透明導電体層がインジウム−亜鉛−酸化物又はインジウム−スズ−酸化物からなる
ことを特徴とする請求項１〜３のいずれかに記載の低温ポリシリコン層の表面に透明導電
体層を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低温ポリシリコン（以下、「ＬＴＰＳ」という。）の表面に透明導電体層を
形成する方法に関し、特にマトリクス型電気光学装置の表示領域の周辺部に設けられるＬ
ＴＰＳ層と透明電極と同時に形成される透明導電体層との間の接続抵抗値を低くでき、表
示不良の発生が少ない液晶表示装置或いは有機ＥＬ（エレクトロルミネッセンス）表示装
置等のアクティブマトリクス型（スイッチング素子にＬＴＰＳ層を採用したタイプ）の電
気光学装置の製造方法に利用できるＬＴＰＳ層の表面に透明導電体層を形成する方法に関
する。
【背景技術】
【０００２】
ＬＴＰＳ層は、アモルファスシリコン層（以下、ａ−Ｓｉ層という。）に比べてキャリ
ア移動速度が大きいため、所定の出力が得られるＴＦＴ（Thin Film Transistor）を形成
するには従来のａ−Ｓｉを用いた場合よりも小型化することができる。そのため、例えば
、アクティブマトリクス型液晶表示パネルにおけるスイッチング素子としてのＴＦＴをＬ
ＴＰＳ法により形成した場合には、ａ−Ｓｉを用いた場合よりも開口度が大きくて明るい
液晶表示パネルが得られ、より高精細化が可能となる。これに加えて、ＬＴＰＳ層によっ
て走査線や信号線、周辺の配線、駆動回路等も同時に形成できるという特徴を有している
。
【０００３】
このＬＴＰＳ層は、一般にＣＶＤ法や熱分解法等によりａ−Ｓｉ層を形成した後に、Ｘ
ｅＣｌエキシマレーザ等を照射してアニールすることによりａ−Ｓｉ層を多結晶シリコン
（以下、「ｐ−Ｓｉ」という。）層とすることにより製造されている。ここで、従来例の
ＬＴＰＳ法を採用した液晶表示パネル用アレイ基板の一具体例について図面を用いて説明
する（下記特許文献１及び２参照）。
【０００４】
図４〜図６は、従来のｐ−Ｓｉ層を用いた液晶表示パネル用アレイ基板１０の製造工程
を順に追って説明する部分断面図であり、図４はアレイ基板の製造工程における酸化硅素
層を形成した後の断面図であり、図５はドレイン電極及びソース電極を形成した後の断面
図であり、更に、図６は層間膜及び画素電極を形成した後の断面図である。
【０００５】
最初に、図４に示したように、ガラス基板等の透明基板１１上に窒化珪素１２及び酸化
硅素層１３からなる緩衝絶縁物層１４を形成し、この緩衝絶縁物層１４の表面にｐ−Ｓｉ
層からなる第一の導電層１５をＴＦＴのソース領域及びドレイン領域を形成するように所
定のパターンに形成し、基板表面全体に設けたゲート絶縁膜として作用するＳｉＯ２等か
らなる第一の絶縁層１６を介して同じくゲート電極として作用するＭｏ層からなる第二の
導電層１７を形成する。次いで、第二の導電層１７をマスクとしてイオン打ち込みにより
ソース領域Ｓ及びドレイン領域Ｄ及びチャネル領域Ｃを形成し、更に基板表面全体に窒化
硅素層からなる第二の絶縁層１８及び窒化硅素ないし酸化硅素層からなる第三の絶縁層１
９を設ける。
【０００６】
更に、図５に示すように、第三の絶縁層１９及び第二の絶縁層１８を貫通するようにコ
ンタクトホールを設け、第一の導電層１５のＴＦＴのソース電極Ｓ及びドレイン電極Ｄ部
分を露出させ、次いで、コンタクトホール内だけでなく第一の導電層１５の露出している
部分及び第三の絶縁層１９の表面上にも同じくＭｏ／ＡｌＮｄ／Ｍｏ層からなる第三の導
電層を形成し、所定のパターンにエッチングすることによりソース配線２０及びドレイン
配線２１を形成する。
【０００７】
更に、図６に示すように、基板の表面全体にわたって平坦化膜２２を形成した後、この
平坦化膜２２にコンタクトホールを設けてドレイン配線２１の一部を露出させ、次いで、
基板表面全体にわたってＩＺＯ（インジウム−亜鉛−酸化物）やＩＴＯ（インジウム−ス
ズ−酸化物）等の透明な導電性層を形成して所定のパターンにエッチングすることにより
画素電極２３を形成する。このようにして形成されたアレイ基板１０は、一般的な液晶表
示パネルの製造工程と同様にして、対向基板と組み合わされ、両基板間に液晶を注入する
ことにより液晶表示パネルが作製される。
【０００８】
なお、このようなＬＴＰＳ法を採用した液晶表示装置の製造過程においては、同時に走
査線や信号線、周辺の配線、駆動回路等も表示領域の周囲に作製される。この表示領域の
周囲における配線と接続端子部分の断面図を図７に示す。この図７に示した表示領域の周
囲部分は、図４に示す第一の導電層１５の形成時に同時にｐ−Ｓｉ層からなる配線部分２
４が形成され、図５に示すソース配線２０及びドレイン配線２１形成時に同時にソース配
線／ドレイン配線２０／２１を形成することによりソース配線／ドレイン配線２０／２１
と配線部分２４が電気的に導通され、図６に示す画素電極２３の形成時に同時に透明導電
体層２５の形成を行うことにより接続端子等形成のための透明導電体層２５と配線部分２
４との電気的接続が行われる。なお、図７においては図４〜図６に記載の構成部分と同一
の構成部分については同一の参照符号を付与することとして、その詳細な説明は省略する
。
【特許文献１】特開２００１−３３２７３６号公報（段落［００１３］〜［００１８］、図２〜図５）
【特許文献２】特開２００３−２７０６６６号公報（特許請求の範囲、段落［００１０］〜［００１７］、図１〜図６）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述のようなＬＴＰＳ法を採用して液晶表示パネルを製造すると、突発
的にｐ−Ｓｉ層からなる配線部分２４と透明導電体層２５との間の接続抵抗値が１ＭΩを
超えるパネルが存在し、この高接続抵抗値に基づく表示不良が多数発生した。本願の発明
者等はこのようなｐ−Ｓｉ層からなる配線部分２４と透明導電体層２５との間の接続抵抗
値が突発的に高くなる原因につき種々実験を重ねた結果、ｐ−Ｓｉ層からなる配線部分２
４とＩＺＯないしＩＴＯからなる透明導電体層２５との間にオーミック接続を形成し、５
００μＡの電流を流した条件下で４００Ω以下となるようにするため、現行の製造工程で
は透明導電体層２５の形成前に室温において０．５質量％希フッ酸を用いてｐ−Ｓｉ層か
らなる配線部分２４の表面を１１５秒間エッチング処理して自然酸化物を除去する工程（
以下、「スライトエッチング工程」という。）を採用しているが、このスライトエッチン
グ工程の処理条件が最適条件から離れているため、スライトエッチング時間の誤差、エッ
チング液濃度や温度変化等わずかな処理条件の変動により上述のような高接続抵抗値に基
づく表示不良が発生することを見出した。
【００１０】
本発明は、上述のような従来技術の問題点に鑑みてなされたものであって、その目的は
、スライトエッチング工程の処理条件を最適条件に維持することにより、常に安定的にｐ
−Ｓｉ層からなる配線部分とＩＺＯないしＩＴＯからなる透明導電体層との間の接続抵抗
値を所定の低抵抗値に維持でき、それによって液晶表示パネルの製造工程として採用した
場合に表示不良が発生し難いＬＴＰＳ層の表面に透明導電体層を形成する方法を提供する
ことにある。
【課題を解決するための手段】
【００１１】
上記目的を解決するため、本願の低温ポリシリコンの表面に透明導電体層を形成する方
法の発明は、室温（２５℃±３℃）において低温ポリシリコン層の表面を希フッ酸により
エッチングした後に透明導電体層を積層する方法において、エッチング量（酸化珪素ＣＶ
Ｄ膜エッチング量換算）が３０Å以上７０Å以下としたことを特徴とする。
【００１２】
上記エッチング量とは、ポリシリコン層の自然酸化膜が酸化珪素化しているものと考慮
されるから、酸化珪素ＣＶＤ膜を代用（換算）したエッチング量としている。
【００１３】
また、本願の低温ポリシリコンの表面に透明導電体層を形成する方法の発明は、前記希
フッ酸の濃度が０．２〜０．７質量％であり、前記エッチング時間が２０秒以上７０秒以
下であることを特徴とする。
【００１４】
また、本願の低温ポリシリコンの表面に透明導電体層を形成する方法の発明は、前記希
フッ酸の濃度が０．４〜０．６質量％であり、前記エッチング時間が３０秒以上５０秒以
下であることを特徴とする。
【００１５】
また、本願の低温ポリシリコンの表面に透明導電体層を形成する方法の発明は、前記透
明導電体層がＩＺＯ又はＩＴＯからなることを特徴とする。
【発明の効果】
【００１６】
本発明は上記のような構成を備えることにより以下に述べるような優れた効果を奏する
。すなわち、本発明のＬＴＰＳ層の表面に透明導電体層を形成する方法によれば、室温に
おけるエッチング量（酸化珪素ＣＶＤ膜エッチング量換算）を３０Å以上７０Å以下とな
るようにすると、このエッチング量の間でＬＴＰＳ層と透明導電体層との間の接続抵抗が
極小値をとるため、スライトエッチング時間に誤差があっても、また、エッチング液の濃
度や温度変化に変動があっても、ＬＴＰＳ層と透明導電体層との間の接続抵抗の変動が僅
かであり、安定的にｐ−Ｓｉ層からなる配線部分と透明導電体層との間の接続抵抗値を所
定の低抵抗値に維持でき、この発明の方法を液晶表示パネルの製造工程として採用した場
合には表示不良が発生し難い電気光学装置を製造できるようになる。
【００１７】
また、本発明のＬＴＰＳ層の表面に透明導電体層を形成する方法によれば、希フッ酸の
濃度が０．２〜０．７質量％とし、エッチング時間を２０秒以上７０秒以下とすることに
より容易にＬＴＰＳ層のエッチング量（酸化珪素ＣＶＤ膜エッチング量換算）を３０Å以
上７０Å以下とすることができ、安定的にｐ−Ｓｉ層からなる配線部分と透明導電体層と
の間の接続抵抗値を所定の低抵抗値に維持できるようになる。
【００１８】
また、本発明のＬＴＰＳ層の表面に透明導電体層を形成する方法によれば、希フッ酸の
濃度を０．４〜０．６質量％とし、エッチング時間が３０以上５０秒以下とすると、ｐ−
Ｓｉ層からなる配線部分と透明導電体層との間の接続抵抗値が極小値に近い範囲となるた
め、製造工程における希フッ酸濃度、温度、及びエッチング時間等に僅かに誤差があって
も、安定的にｐ−Ｓｉ層からなる配線部分と透明導電体層との間の接続抵抗値を非常に狭
い範囲で所定の低抵抗値に維持できるようになる。
【００１９】
また、本発明のＬＴＰＳ層の表面に透明導電体層を形成する方法によれば、ＩＺＯ及び
ＩＴＯは共に液晶表示装置の透明電極として汎用的に使用されているものであり、特にこ
のような透明導電体層に対して本発明の方法を適用すれば効果が顕著に表れる。
【発明を実施するための最良の形態】
【００２０】
以下、ＬＴＰＳ層の表面に透明導電体層を形成する方法を各種実験例及び図面により詳
細に説明する。なお、図１は希フッ酸濃度が０．５質量％一定の場合の室温（２５度±３
度）におけるスライト時間とＩＺＯ（インジウム−亜鉛−酸化膜）−ＬＴＰＳ層間の接続
抵抗との関係を示すグラフであり、図２は希フッ酸濃度が０．５質量％一定の場合のエッ
チング液温度とエッチング速度との関係を示すグラフであり、図３は室温における希フッ
酸濃度によるエッチング時間とエッチング量（酸化珪素ＣＶＤ膜エッチング量換算）の関
係を示すグラフである。
【００２１】
まず、透明ガラス基板の表面にバッファ層として窒化硅素層及び酸化硅素層を順に形成
し、その表面にＣＶＤ法によりａ−Ｓｉ層を形成した。次いで、このａ−Ｓｉ層の表面を
エキシマレーザを照射することによりアニールし、ａ−Ｓｉ層をｐ−Ｓｉ層に変換した。
更に、ｐ−Ｓｉ層を所定濃度の希フッ酸水溶液に所定時間浸漬するスライトエッチング工
程によりｐ−Ｓｉ層の表面をエッチングした後、スパッタリング法によりＩＺＯ透明導電
体層を積層し、このＩＺＯ透明導電体層の一部をエッチングして除去することにより下層
のｐ−Ｓｉ層を露出させて接続抵抗測定用の試料を得た。その際、ＩＺＯ透明導電体層と
ｐ−Ｓｉ層の接触面積が図７に示したｐ−Ｓｉ層からなる配線部分２４と透明導電体層２
５との間の接触面積とほぼ同様になるようにした。そして、各試料についてｐ−Ｓｉ層と
ＩＺＯ間に５００μＡの定電流を流したときの電圧を測定し、ｐ−Ｓｉ層とＩＺＯ間の接
続抵抗を求めた。測定結果を図１に示す。
【００２２】
図１に示した測定結果によれば以下のことがわかる。すなわち、従来から使用されてい
た０．５質量％希フッ酸を用いた２５℃における１１５秒間のスライトエッチング処理は
、エッチング量（酸化珪素ＣＶＤ膜エッチング量換算）が約１２０Åに相当するが、スラ
イトエッチング量が僅かに変化してもｐ−Ｓｉ層とＩＺＯとの間の接続抵抗値が大きく変
化する領域であることがわかる。これに対し、スライトエッチング量（酸化珪素ＣＶＤ膜
エッチング量換算）が３０Å〜７０Åの間にｐ−Ｓｉ層とＩＺＯとの間の接続抵抗値の極
小値があることが認められ、更に、スライトエッチング量（酸化珪素ＣＶＤ膜エッチング
量換算）が２０Åよりも少なくなると急速にａ−Ｓｉ層とＩＺＯとの間の接続抵抗値が増
大していることがわかる。
【００２３】
このことは、スライトエッチング量（酸化珪素ＣＶＤ膜エッチング量換算）が２０Å未
満の領域はｐ−Ｓｉの自然酸化物の存在に基づく接続抵抗値の増大領域、すなわちｐ−Ｓ
ｉの自然酸化物の除去が不完全な領域であり、７０Åを超える領域は、ｐ−Ｓｉの自然酸
化物の除去が完全に行われた後に更にｐ−Ｓｉ層がエッチングされ、ｐ−Ｓｉ層の結晶粒
界にエッチング液が浸食することによって起こるｐ−Ｓｉ膜の抵抗値上昇モードによるも
のであること推定される。従って、０．５質量％希フッ酸を用いた室温におけるスライト
エッチング処理においては、スライトエッチング量（酸化珪素ＣＶＤ膜エッチング量換算
）が３０Å以上７０Å以下が好ましい。
【００２４】
次に、０．５質量％希フッ酸を用いてｐ−Ｓｉ層のエッチング速度が温度によりどのよ
うに変化するかを測定した。結果を図２に示す。この図２に示した結果から、現行のスラ
イトエッチング処理工程においては、０．５質量％希フッ酸の液温が２５℃から３℃上昇
したとすると、１１５秒間にエッチング量（酸化珪素ＣＶＤ膜エッチング量換算）は約１
４０Åとなり、図１に示した結果を参照するとｐ−Ｓｉ層とＩＺＯとの間の接続抵抗値は
大きく増大することがわかる。
【００２５】
更に、希フッ酸濃度が０．５質量％の場合と１．０質量％の場合において、室温におけ
るエッチング時間とエッチング量の関係を調べた。結果を図３に示す。図１に示した結果
から、希フッ酸濃度が０．５質量％の場合にはスライトエッチング量（酸化珪素ＣＶＤ膜
エッチング量換算）は３０Å以上７０Å以下が好ましいことがわかっているが、これに対
応するエッチング時間は２５秒以上７０秒以下に該当する。
【００２６】
一方、希フッ酸濃度が１．０質量％であると、最適なエッチング量範囲に対応するスラ
イトエッチング時間は１５〜３５秒に相当する。これでは時間が短すぎるためにエッチン
グ液に浸漬する時間の誤差が大きくエッチング量に影響するし、しかもスライトエッチン
グ条件の僅かな温度変動によっても簡単に最適なエッチング量範囲を外れてしまうために
、直ちには採用し難い。
【００２７】
図３に示した結果からすると、希フッ酸濃度があまり薄いとスライトエッチング工程に
必要な時間が長くなりすぎるので、希フッ酸濃度を０．２〜０．７質量％の範囲とし、ス
ライトエッチング時間を２０秒以上７０秒以下の範囲内で適宜選択すれば最適なエッチン
グ量範囲に収めることができる。また、希フッ酸濃度として０．４〜０．６質量％のより
狭い範囲の場合にあっては、スライトエッチング時間３０秒以上５０秒以下とすれば、製
造工程における希フッ酸濃度、温度、及びエッチング時間等に僅かに誤差があっても、安
定的にｐ−Ｓｉ層からなる配線部分と透明導電体層との間の接続抵抗値を非常に狭い範囲
で所定の低抵抗値に維持できるようになることがわかる。
【図面の簡単な説明】
【００２８】
【図１】希フッ酸濃度が０．５質量％一定の場合の室温におけるスライト時間とＩＺＯ−ＬＴＰＳ層間の接続抵抗との関係を示すグラフである。
【図２】０．５質量％希フッ酸を用いた場合のｐ−Ｓｉ層のエッチング速度と温度との関係を示すグラフである。
【図３】希フッ酸濃度による２５℃におけるエッチング時間とエッチング量の関係を示すグラフである。
【図４】従来例のアレイ基板の製造工程における窒化硅素層を形成した後の断面図である。
【図５】従来例のアレイ基板の製造工程におけるドレイン電極及びソース電極を形成した後の断面図である。
【図６】従来例のアレイ基板の製造工程における層間膜及び画素電極を形成した後の断面図である。
【図７】表示領域の周囲における配線と接続端子部分の断面図である。
【符号の説明】
【００２９】
１０    アレイ基板
１１    透明基板
１２    窒化珪素層
１３    酸化硅素層
１４    緩衝絶縁物層
１５    第一の導電層
１６    第一の絶縁層
１７    第二の導電層
１８    第二の絶縁層
１９    第三の絶縁層
２０    ソース配線
２１    ドレイン配線
２２    平坦化膜
２３    画素電極
２４    配線部分
２５    透明導電体層
【図１】
2007256584.tif 000003
【図２】
2007256584.tif 000004
【図３】
2007256584.tif 000005
【図４】
2007256584.tif 000006
【図５】
2007256584.tif 000007
【図６】
2007256584.tif 000008
【図７】
2007256584.tif 000009