(57)【要約】【課題】  再製造することなく、所望のフリップフロップのホールド時間を増加させることのできる半導体集積回路およびその設計方法を提供する。【解決手段】  半導体集積回路１は、スキャンテストモード信号が入力される端子１１と、通常のスキャンフリップフロップＳＦ１、ＳＦ２、・・・と、ディレイ付加選択可能なフリップフロップＤＳＦ１、ＤＳＦ２、・・・と、スキャンパスＳＰと、スキャンシフト用クロック入力端子１２と、端子１３から入力された、スキャンフリップフロップＤＳＦ１、ＤＳＦ２、・・・へ与えるディレイ付加選択情報をスキャンシフトデータとして格納するメモリ２０とを備え、スキャンテストモードが設定されたときにメモリ２０から読み出したディレイ付加選択情報をスキャンパスＳＰを介してスキャンフリップフロップＤＳＦ１、ＤＳＦ２、・・・へ伝達する。【選択図】  図１
2007218748.tif 000002
【特許請求の範囲】
【請求項１】
スキャンテストモード信号が入力される端子と、
データ入力に対するディレイの付加が選択可能なスキャンフリップフロップと、
前記スキャンフリップフロップを含んで形成されるスキャンパスと、
前記スキャンフリップフロップに与えるディレイ付加選択情報をスキャンシフトデータとして格納する、外部からの書き換えが可能なメモリと
を備え、
前記スキャンテストモード信号によりスキャンテストモードが設定されたときに前記メモリからスキャンシフトデータとして前記ディレイ付加選択情報を読み出し、前記スキャンパスを介して前記スキャンフリップフロップへ伝達することを特徴とする半導体集積回路。
【請求項２】
前記置換されたディレイの付加が選択可能なスキャンフリップフロップのみを接続して１つのスキャンパスを形成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ディレイの付加が選択可能なスキャンフリップフロップは、
前記ディレイ付加選択情報にもとづいてディレイの付加を選択するセレクタと、
非スキャンテストモード時に前記ディレイ付加選択情報を保持する保持回路と
を有することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記ディレイの付加が選択可能なスキャンフリップフロップは、前記ディレイのディレイ値が可変であり、前記ディレイ付加選択情報によりそのディレイ値が決定されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
通常のスキャンフリップフロップを用いて半導体集積回路の回路設計を行なうステップと、
設計後の回路のホールド時間のマージンを検証するステップと、
前記検証の結果に基づいてホールド時間のマージンの少ないスキャンフリップフロップをデータ入力に対するディレイの付加が選択可能なスキャンフリップフロップへ置換するステップと、
スキャンパスを形成するステップと、
前記半導体集積回路の製造後に前記ディレイの付加が選択可能なスキャンフリップフロップにディレイの付加が必要になったときに、前記ディレイの付加が選択可能なスキャンフリップフロップに与えるディレイ付加選択情報を作成するステップと、
前記ディレイ付加選択情報をスキャンテストデータとして前記半導体集積回路内の書き換えが可能なメモリへ格納するステップと、
前記半導体集積回路にスキャンテストモードを設定し、前記メモリからスキャンシフトデータとして前記ディレイ付加選択情報を読み出し、前記スキャンパスを介して前記ディレイの付加が選択可能なスキャンフリップフロップへ伝達するステップと、
前記スキャンテストモードを解除し、前記伝達された前記ディレイ付加選択情報を前記ディレイの付加が選択可能なスキャンフリップフロップに保持するステップと
を有することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその設計方法に関し、特に同期設計された回路を含む半導体集積回路およびその設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化、大規模化の進展に伴い、同期設計された回路のクロックスキューが発生しやすくなっている。これは、配線の微細化に伴い、クロック配線が高抵抗化して配線遅延が増大する傾向にあるため、クロック配線の分岐による配線長の違いがクロックの遅延時間の差として現れやすくなっているためである。そこで、その対策として、複数種類のバッファを用いてクロックツリーを構成し、クロックの配線遅延を均等にすることが行なわれている（例えば、特許文献１参照。）。
【０００３】
しかし、このような対策をとっても、クロックスキューによるフリップフロップのホールド時間不足がしばしば発生する。これは、フリップフロップを構成する素子が高速化する程ホールド時間が減少する傾向にあるのに対し、微細化された配線の配線遅延を精度よく見積もることが困難なため、設計段階でのシミュレーションなどでは、フリップフロップのホールド時間のマージンを正確に把握できないことによる。そのため、製造ばらつきが所定の範囲内であっても、その限界点まではマージンがなく、誤動作が発生することが起きる。また、製造後に動作条件を変更した場合に、設計上は動作マージンがあるはずなのに実際は動作マージンが少なく、誤動作を起こすことがある。
【０００４】
従来、製造後の半導体集積回路に、このようなクロックスキューを原因としたホールド時間不足によるフリップフロップの誤動作が発生すると、その対策のために、回路の再設計を行い、半導体集積回路を再製造することが必要であった。その分、再設計・再製造に要する時間とコストが発生していた。特に、最近の微細化された半導体集積回路では製造時間の長期化、製造コストの高騰が顕著であり、ホールド時間不足による誤動作の対策に要する時間とコストの増大が大きな問題となっていた。
【特許文献１】特開２０００−３２３６５９号公報  （第３ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、再製造することなく所望のフリップフロップのホールド時間を増加させることのできる半導体集積回路およびその設計方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、スキャンテストモード信号が入力される端子と、データ入力に対するディレイの付加が選択可能なスキャンフリップフロップと、前記スキャンフリップフロップを含んで形成されるスキャンパスと、前記スキャンフリップフロップに与えるディレイ付加選択情報をスキャンシフトデータとして格納する、外部からの書き換えが可能なメモリとを備え、前記スキャンテストモード信号によりスキャンテストモードが設定されたときに前記メモリからスキャンシフトデータとして前記ディレイ付加選択情報を読み出し、前記スキャンパスを介して前記スキャンフリップフロップへ伝達することを特徴とする半導体集積回路が提供される。
【０００７】
また、本発明の一態様によれば、通常のスキャンフリップフロップを用いて半導体集積回路の回路設計を行なうステップと、設計後の回路のホールド時間のマージンを検証するステップと、前記検証の結果に基づいてホールド時間のマージンの少ないスキャンフリップフロップをデータ入力に対するディレイの付加が選択可能なスキャンフリップフロップへ置換するステップと、スキャンパスを形成するステップと、前記半導体集積回路の製造後に前記ディレイの付加が選択可能なスキャンフリップフロップにディレイの付加が必要になったときに、前記ディレイの付加が選択可能なスキャンフリップフロップに与えるディレイ付加選択情報を作成するステップと、前記ディレイ付加選択情報をスキャンテストデータとして前記半導体集積回路内の書き換えが可能なメモリへ格納するステップと、前記半導体集積回路にスキャンテストモードを設定し、前記メモリからスキャンシフトデータとして前記ディレイ付加選択情報を読み出し、前記スキャンパスを介して前記ディレイの付加が選択可能なスキャンフリップフロップへ伝達するステップと、前記スキャンテストモードを解除し、前記伝達された前記ディレイ付加選択情報を前記ディレイの付加が選択可能なスキャンフリップフロップに保持するステップとを有することを特徴とする半導体集積回路の設計方法が提供される。
【発明の効果】
【０００８】
本発明によれば、製造後にホールド時間不足によるフリップフロップの誤動作が発見されても、半導体集積回路の再製造を行なう必要がなく、誤動作の対策に要する時間とコストを削減することができる。
【発明を実施するための最良の形態】
【０００９】
大規模な同期設計式の半導体集積回路を製作する場合、製品テストの容易化のためにスキャンテスト方式に対応した回路設計をすることが多い。スキャンテスト方式では、半導体集積回路内のフリップフロップをスキャンテスト対応のスキャンフリップフロップにし、このスキャンフリップフロップ間をシリアルに接続するスキャンパスを形成し、このスキャンパスを介してスキャンテストデータ入力をスキャンシフトすることによって、各スキャンフリップフロップに任意の値を設定することができる。
【００１０】
ところで、このスキャンパスを介したスキャンシフト動作は、製品製造時のテストに用いられるのみで、出荷後の製品の通常動作で使用されることはない。そこで、本発明ではこの点に着目し、出荷後の製品においてスキャンパスを活用するものである。
【００１１】
本発明の実施の形態では、ホールド時間のマージンが少なくて製造後にホールド時間不足のエラーが発生する可能性のあるスキャンフリップフロップを、予め、データ入力に対するディレイの付加が選択可能なスキャンフリップフロップとして設計しておく。
【００１２】
製造後にホールド時間不足のエラーが実際に発生した場合、ディレイ付加選択情報を、スキャンパスを介したスキャンシフト動作によりディレイの付加が選択可能なスキャンフリップフロップへ伝達し、ホールド時間不足エラーが発生しているスキャンフリップフロップのデータ入力に対しては、ディレイを付加する。スキャンフリップフロップへ伝達されたディレイ付加選択情報は、スキャンシフト動作終了後そのままスキャンフリップフロップ内に保持される。
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る半導体集積回路の構成の例を示すブロック図である。
【００１５】
本実施例の半導体集積回路１は、スキャンテストモード信号が入力される端子１１と、通常のスキャンフリップフロップＳＦ１、ＳＦ２、・・・と、ディレイ付加選択可能なフリップフロップＤＳＦ１、ＤＳＦ２、・・・と、これらのスキャンフリップフロップ間を順次接続して形成されるスキャンパスＳＰと、これらのスキャンフリップフロップのスキャンシフト動作に使用されるクロックが入力される端子１２と、ディレイ付加選択可能なスキャンフリップフロップＤＳＦ１、ＤＳＦ２、・・・へ与えるディレイ付加選択情報が入力される端子１３と、端子１３から入力されたディレイ付加選択情報を格納するメモリ２０と、スキャンテストデータが入力される端子１４と、スキャンパスＳＰを介して伝送するデータをメモリ２０から読み出したディレイ付加選択情報とするか、端子１４から入力されるスキャンテストデータとするかを切り換える切り替え部３０と、を備える。
【００１６】
ここで、メモリ２０は、ＳＲＡＭなどのような揮発性メモリとしてもよいし、フラッシュメモリなどのような不揮発性メモリとしてもよい。メモリ２０が揮発性メモリであるときは、半導体集積回路１の電源を投入するごとに、端子１３からのディレイ付加選択情報の入力が必要である。一方、メモリ２０が不揮発性メモリであるときは、端子１３からのディレイ付加選択情報の入力は１回行うだけでよい。
【００１７】
図２は、本発明の実施例で用いるディレイの付加が選択可能なスキャンフリップフロップの構成の例を示す回路図である。
【００１８】
図２に示すディレイの付加が選択可能なスキャンフリップフロップは、通常のスキャンフリップフロップを構成するＦＦ（フリップフロップ）１０１とセレクタ１０２に、データ入力端子Ｄに接続されるディレイ１０３と、セレクタ１０２へ入力するデータを端子Ｄへ入力されたデータとするか、ディレイ１０３によりディレイが付加されたデータとするかを選択するセレクタ１０４と、テストデータ入力端子ＴＩから入力されるディレイ付加選択情報を保持し、セレクタ１０４へ与える選択信号として出力する保持回路１０５とを追加したものである。
【００１９】
保持回路１０５は、セレクタ１０５１と、ＦＦ１０５２とを有する。セレクタ１０５１は、テストモード信号ＴＥが‘０’のとき、テストデータ入力端子ＴＩから入力されるデータを選択し、テストモード信号ＴＥが‘１’のとき、ＦＦ１０５２からフィードバックされるデータを選択する。ＦＦ１０５２は、クロックＣＬＫの立ち上がりに同期してセレクタ１０５１の出力を読み込む。
【００２０】
この保持回路１０５は、テストモード信号ＴＥが‘０’から‘１’へ切り替わる直前にテストデータ入力端子ＴＩから入力されたディレイ付加選択情報のデータを、テストモード信号ＴＥが‘１’の間保持する。
【００２１】
セレクタ１０４は、保持回路１０５の出力が‘０’のとき、端子Ｄへ入力されたデータを選択し、保持回路１０５の出力が‘１’のとき、端子Ｄへ入力されたデータにディレイ１０３のディレイが付加されたデータを選択する。
【００２２】
したがって、ＦＦ１０１のホールド時間不足のエラーを解消するために、端子Ｄへ入力されるデータにディレイを付加したい場合は、テストモード信号ＴＥが‘０’から‘１’へ切り替わる直前にテストデータ入力端子ＴＩから保持回路１０５へ入力するディレイ付加選択情報のデータを‘１’とし、その後テストモード信号ＴＥを‘１’として、テストデータ入力端子ＴＩから入力された‘１’を保持回路１０５に保持するようにすればよい。
【００２３】
また、端子Ｄへ入力されるデータにディレイを付加する必要がない場合は、テストモード信号ＴＥが‘０’から‘１’へ切り替わる直前にテストデータ入力端子ＴＩから保持回路１０５へ入力するディレイ付加選択情報のデータを‘０’とし、この‘０’を保持回路１０５に保持するようにすればよい。
【００２４】
テストモード信号ＴＥが‘０’の間テストデータ入力端子ＴＩから入力されるデータは、通常のスキャンフリップフロップと同様、セレクタ１０２とＦＦ１０１により、クロックＣＬＫに同期して、スキャンパスに接続される次段のスキャンフリップフロップへ伝達される。
【００２５】
そこで、テストモード信号ＴＥを‘０’として、ディレイ付加選択情報をスキャンパスを介して順次スキャンシフトさせ、ディレイの付加が選択可能なスキャンフリップフロップの総てへ、ディレイを付加するかしないかの情報を伝達することができる。
【００２６】
図３は、本実施例の半導体集積回路１におけるディレイ付加設定動作の例を示す波形図である。ここでは、ディレイ付加選択可能なフリップフロップのうち、ＤＳＦ１にはディレイを付加し、ＤＳＦ２にはディレイを付加しない場合の例を示す。
【００２７】
スキャンテストモード信号が‘０’のときがディレイ付加設定期間であり、この期間にメモリ２０から読み出したディレイ付加選択情報をスキャンシフトさせるデータとしてスキャンパスＳＰへ送り出す。
【００２８】
このとき、スキャンパスにはディレイの付加が選択可能なスキャンフリップフロップと通常のスキャンフリップフロップが混在しているので、ディレイの付加が選択可能なスキャンフリップフロップの配置位置に合わせてディレイ付加選択情報を作成する必要がある。例えば、図１の場合、ディレイ付加選択可能なスキャンフリップフロップＤＳＦ１とＤＳＦ２の間に通常のスキャンフリップフロップＳＦ２が挟まっているので、ディレイ付加選択情報においても、ＤＳＦ１に対するデータ‘１’とＤＳＦ２に対するデータ‘０’の間にＳＦ２に対するダミーデータを挟む必要がある。
【００２９】
総てのディレイ付加選択可能なスキャンフリップフロップに対してディレイ付加選択情報が伝達されたら、スキャンテストモード信号を‘１’に変化させ、その次のクロックの立ち上がりでそのディレイ付加選択情報をディレイ付加選択可能なスキャンフリップフロップに保持する。
【００３０】
そのままスキャンテストモード信号を‘１’にしておくと、所望のディレイ付加選択可能なスキャンフリップフロップにディレイを付加した状態で通常動作を行うことができる。
【００３１】
次に、本発明の実施例における半導体集積回路の設計の手順を図４および図５を用いて説明する。本発明の実施例における半導体集積回路の設計は、半導体集積回路の製造前の初期設計の段階と、半導体集積回路の製造後にホールド時間不足エラーの発生が判明し、ホールド時間が不足しているディレイ付加選択可能なスキャンフリップフロップにディレイを付加する修正を行なう修正設計の段階に分かれる。
【００３２】
図４は、本発明の実施例の半導体集積回路の初期設計の手順を示すフロー図である。初期設計は次に説明するステップの順に実行される。
【００３３】
（ステップＳ０１）設計の当初では、半導体集積回路のスキャンフリップフロップを総て通常のスキャンフリップフロップとして回路設計を行なう。
【００３４】
（ステップＳ０２）回路設計が終了したら、シミュレーションなどにより回路のホールド時間のマージンを検証する。
【００３５】
（ステップＳ０３）検証の結果、ホールド時間のマージンが少ないことが判明したスキャンフリップフロップは、ディレイ付加可能なスキャンフリップフロップへ置換する。
【００３６】
（ステップＳ０４）スキャンフリップフロップ間を接続するスキャンパスを形成する。
【００３７】
初期設計が終了すると、半導体集積回路の製造が行われる。
【００３８】
図５は、本発明の実施例の半導体集積回路の修正設計の手順を示すフロー図である。修正設計は次に説明するステップの順に実行される。
【００３９】
（ステップＳ１１）ホールド時間が不足しているディレイ付加選択可能なスキャンフリップフロップに対してディレイ付加を選択する情報として‘１’を伝達するよう、スキャンシフトデータ形式のディレイ付加選択情報を作成する。
【００４０】
（ステップＳ１２）ディレイ付加選択情報を半導体集積回路内のメモリへ格納する。
【００４１】
（ステップＳ１３）スキャンテストモード信号により半導体集積回路のスキャンテストモードを設定し、半導体集積回路内のメモリからディレイ付加選択情報をスキャンシフトデータとして読み出す。
【００４２】
（ステップＳ１４）読み出したディレイ付加選択情報をスキャンパスを介してディレイ付加選択可能なスキャンフリップフロップへ伝達する。
【００４３】
（ステップＳ１５）スキャンテストモードを解除し、伝達されたディレイ付加選択情報をディレイ付加選択可能なスキャンフリップフロップに保持する。
【００４４】
以上の修正設計作業により、ホールド時間が不足しているディレイ付加選択可能なスキャンフリップフロップのデータ入力に対してディレイが付加され、ホールド時間不足を解消することができる。
【００４５】
このような本実施例によれば、半導体集積回路の製造後にホールド時間不足によるフリップフロップの誤動作が発見されても、半導体集積回路を再製造することなく、誤動作を起こしたフリップフロップのホールド時間を増加させることができる。
【実施例２】
【００４６】
図６は、本発明の実施例２に係る半導体集積回路の構成の例を示すブロック図である。
【００４７】
本実施例の半導体集積回路２が実施例１と異なる点は、スキャンパスの形成のさせ方である。実施例１では、スキャンパスを１本としていたところを、本実施例では、スキャンパスを２本に分け、１本を通常のスキャンフリップフロップのみを結ぶスキャンパスＳＰ１とし、１本をディレイ付加選択可能なスキャンフリップフロップのみを結ぶスキャンパスＳＰ２とするものである。本実施例の半導体集積回路２のスキャン方式のテストを行うときは、スキャンパスＳＰ１とスキャンパスＳＰ２のそれぞれでテストを行う。なお、本実施例を構成するブロックは実施例１と同一であるので、図６において、図１に示すブロックと同一の機能を有するブロックには図１と同一の符号を付し、ここではその詳細な説明を省略する。
【００４８】
スキャンパスＳＰ２は、ディレイ付加選択可能なスキャンフリップフロップのみを結んで形成される。そのため、ディレイ付加選択情報の作成が簡単になる。実施例１では、ディレイ付加選択可能なスキャンフリップフロップの間に通常のスキャンフリップフロップが挟まるため、ディレイ付加選択情報を作成する際、ディレイ付加選択情報の作成用のダミーデータの挿入が必要であった。しかし、本実施例では、スキャンパスＳＰ２がディレイ付加選択可能なスキャンフリップフロップのみで形成されるため、ディレイ付加選択情報へのダミーデータの挿入が不要となる。その分、ディレイ付加選択情報を簡単に作成することができる。
【００４９】
図７に、本実施例の半導体集積回路２におけるディレイ付加設定動作例の波形図を示す。図７に示すように、ディレイ付加選択情報にダミーデータを挿入する必要がなく、実施例１に比べるとディレイ付加選択情報の長さを短くすることができる。その分、ディレイ付加設定期間も短くなる。
【００５０】
このような本実施例によれば、ディレイ付加選択可能なスキャンフリップフロップのみを結んでスキャンパスを形成するため、ディレイ付加選択情報を容易に作成することができる。また、ディレイ付加選択情報の長さを短くすることができるので、半導体集積回路にディレイを付加する設定を行う際に要する時間を短くすることができる。
【実施例３】
【００５１】
図８は、本発明の実施例３に係るディレイの付加が選択可能なスキャンフリップフロップの構成の例を示す回路図である。
【００５２】
本実施例のディレイの付加が選択可能なスキャンフリップフロップは、端子Ｄに入力されるデータに付加するディレイのディレイ量を段階的に変えることのできる可変ディレイ２０３とし、フリップフロップ２０１に必要なホールド時間に合わせて端子Ｄに入力されるデータに付加するディレイ量を調整できるようにしたものである。そのために、可変ディレイ２０３は、多段ディレイ素子２０３１と、多段ディレイ素子２０３１の使用段数を設定するデコーダ２０３２と、を有する。
【００５３】
本実施例のディレイの付加が選択可能なスキャンフリップフロップも、図２に示したディレイの付加が選択可能なスキャンフリップフロップと同様、通常のスキャンフリップフロップを構成するＦＦ２０１とセレクタ２０２に、データ入力端子Ｄに接続される可変ディレイ２０３と、セレクタ２０２へ入力するデータを端子Ｄへ入力されたデータとするか、可変ディレイ２０３によりディレイが付加されたデータとするかを選択するセレクタ２０４と、テストデータ入力端子ＴＩから入力されるディレイ付加選択情報を保持し、セレクタ２０４へ与える選択信号および可変ディレイ２０３のデコーダ２０３２へ与えるディレイ段数設定信号を出力する保持回路２０５とを追加したものである。
【００５４】
保持回路２０５は、セレクタ２０５１とＦＦ２０５２で形成されるデータ保持ループ、セレクタ２０５３とＦＦ２０５４で形成されるデータ保持ループ、セレクタ２０５５とＦＦ２０５６で形成されるデータ保持ループ、とを有する。
【００５５】
セレクタ２０５１は、テストモード信号ＴＥが‘０’のとき、テストデータ入力端子ＴＩから入力されるデータを選択し、テストモード信号ＴＥが‘１’のとき、ＦＦ２０５２からフィードバックされるデータを選択する。ＦＦ２０５２は、クロックＣＬＫの立ち上がりに同期してセレクタ２０５１の出力を読み込む。
【００５６】
セレクタ２０５１とＦＦ２０５２で形成されるデータ保持ループは、テストモード信号ＴＥが‘０’から‘１’へ切り替わる直前にテストデータ入力端子ＴＩから入力されたディレイ付加選択情報のデータを、テストモード信号ＴＥが‘１’の間保持する。
【００５７】
セレクタ２０５３は、テストモード信号ＴＥが‘０’のとき、ＦＦ２０５２から入力されるデータを選択し、テストモード信号ＴＥが‘１’のとき、ＦＦ２０５４からフィードバックされるデータを選択する。ＦＦ２０５４は、テストモード信号ＴＥの立ち上がりに同期してセレクタ２０５３の出力を読み込む。
【００５８】
セレクタ２０５３とＦＦ２０５４で形成されるデータ保持ループは、テストモード信号ＴＥが‘０’から‘１’へ切り替わる直前にＦＦ２０５２から入力されたデータを、テストモード信号ＴＥが‘１’の間保持する。
【００５９】
セレクタ２０５５は、テストモード信号ＴＥが‘０’のとき、ＦＦ２０５４から入力されるデータを選択し、テストモード信号ＴＥが‘１’のとき、ＦＦ２０５６からフィードバックされるデータを選択する。ＦＦ２０５６は、テストモード信号ＴＥの立ち上がりに同期してセレクタ２０５５の出力を読み込む。
【００６０】
セレクタ２０５５とＦＦ２０５６で形成されるデータ保持ループは、テストモード信号ＴＥが‘０’から‘１’へ切り替わる直前にＦＦ２０５４から入力されたデータを、テストモード信号ＴＥが‘１’の間保持する。
【００６１】
ＦＦ２０５２の出力とＦＦ２０５２の出力はデコーダ２０３２へ入力され、多段ディレイ素子２０３１の使用段数を設定するディレイ段数設定信号として用いられる。
【００６２】
ＦＦ２０５６の出力は、セレクタ２０４へ与える選択信号として用いられる。
【００６３】
テストデータ入力端子ＴＩから入力されるディレイ付加選択情報を保持回路２０５の各ＦＦに保持する手順は次の通りである。  
（１）テストモード信号ＴＥを‘０’にする。  
（２）スキャンシフトされたディレイ付加選択情報をテストデータ入力端子ＴＩから入力する。  
（３）テストモード信号ＴＥを‘１’にする。  
（４）クロックＣＬＫの立ち上がりでディレイ付加選択情報をＦＦ２０５２に取り込む。（５）テストモード信号ＴＥを再度‘０’にする。  
（６）新たなディレイ付加選択情報をテストデータ入力端子ＴＩから入力する。  
（７）テストモード信号ＴＥを‘１’にする。このとき、ＦＦ２０５２に保持されているデータがＦＦ２０５４へシフトされる。  
（８）クロックＣＬＫの立ち上がりで新たなディレイ付加選択情報をＦＦ２０５２に取り込む。  
（９）テストモード信号ＴＥを再度‘０’にする。  
（１０）新たなディレイ付加選択情報をテストデータ入力端子ＴＩから入力する。  
（１１）テストモード信号ＴＥを‘１’にする。このとき、ＦＦ２０５４に保持されているデータがＦＦ２０５６へシフトされ、ＦＦ２０５２に保持されているデータがＦＦ２０５４へシフトされる。  
（１２）クロックＣＬＫの立ち上がりで新たなディレイ付加選択情報をＦＦ２０５２に取り込む。
【００６４】
上述の手順により、保持回路２０５のＦＦ２０５２、ＦＦ２０５４、ＦＦ２０５６のそれぞれに所望のディレイ付加選択情報を保持させることができる。
【００６５】
このような本実施例によれば、ディレイ付加選択可能なスキャンフリップフロップに付加するディレイ量を段階的に調整でき、必要以上のディレイが付加されることを防止することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係る半導体集積回路の構成の例を示すブロック図。
【図２】本発明の実施例で用いるディレイの付加が選択可能なスキャンフリップフロップの構成の例を示す回路図。
【図３】本発明の実施例１に係る半導体集積回路におけるディレイ付加設定動作を説明するための波形図。
【図４】本発明の実施例に係る半導体集積回路の初期設計の手順を示すフロー図。
【図５】本発明の実施例に係る半導体集積回路の修正設計の手順を示すフロー図。
【図６】本発明の実施例２に係る半導体集積回路の構成の例を示すブロック図。
【図７】本発明の実施例２に係る半導体集積回路におけるディレイ付加設定動作を説明するための波形図。
【図８】本発明の実施例３に係るディレイの付加が選択可能なスキャンフリップフロップの構成の例を示す回路図。
【符号の説明】
【００６７】
１、２  半導体集積回路
１１、１２、１３、１４  端子
２０  メモリ
３０  切り替え部
ＳＦ１、ＳＦ２  通常のスキャンフリップフロップ
ＤＳＦ１、ＤＳＦ２  ディレイ付加選択可能なスキャンフリップフロップ
１０１、２０１、１０５２、２０５２、２０５４、２０５６  フリップフロップ
１０２、１０４、２０２、２０４、１０５１、２０５１、２０５３、２０５５  セレクタ
１０３  ディレイ
２０３  可変ディレイ
１０５、２０５  保持回路
２０３１  多段ディレイ素子
２０３２  デコーダ
【図１】
2007218748.tif 000003
【図２】
2007218748.tif 000004
【図３】
2007218748.tif 000005
【図４】
2007218748.tif 000006
【図５】
2007218748.tif 000007
【図６】
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【図７】
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【図８】
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