(57)【要約】【課題】情報制御装置全体の電源をＯＦＦにすることなく、ソフトエラーの復旧が可能なメモリエラー復旧制御方法を提供する。【解決手段】メモリ制御部７により内蔵のメモリ４への読み書き動作を制御する情報制御装置１内に、メモリ４への電源導通路９上に電源供給のＯＮ／ＯＦＦを切り替えるゲート回路３を備え、メモリ制御部７がソフトエラーを検出した際に、ゲート回路３をあらかじめ定めた一定時間の間ＯＦＦにし、メモリ４への電源供給をその間遮断して、メモリ４のソフトエラーを復旧させる。なお、上位装置２０と接続している場合は、ソフトエラーを検出した旨を上位装置２０に通知し、上位装置２０から電源供給一時停止指令を受信した際に、メモリ４への電源供給を前記一定時間の間遮断する。ゲート回路３にさらにアドレスデコード回路を備え、メモリ４内のソフトエラー発生アドレスのみに対し電源供給を前記一定時間の間ＯＦＦにするようにしても良い。【選択図】        図１
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【特許請求の範囲】
【請求項１】
メモリを内蔵し、メモリ制御部により該メモリへの読み書き動作を制御する情報制御装置において、前記メモリへの電源導通路上に、前記メモリへの電源供給のＯＮ／ＯＦＦを切り替えるゲート回路を備え、前記メモリ制御部において前記メモリから読み出したデータにソフトエラーを検出した場合、前記ゲート回路を、あらかじめ定めた一定時間の間、ＯＦＦにし、前記メモリへの電源供給を該一定時間の間遮断することを特徴とする情報制御装置。
【請求項２】
請求項１に記載の情報制御装置において、前記ゲート回路にさらに前記メモリのアドレスデコード回路を備え、前記メモリ制御部がソフトエラーを検出した際のアドレス情報を前記ゲート回路のアドレスデコード回路に供給することにより、前記ゲート回路として、ソフトエラーが発生したアドレスへの電源供給を前記一定時間の間遮断することを特徴とする情報制御装置。
【請求項３】
請求項１または２に記載の情報制御装置において、当該情報制御装置が上位装置インタフェースを介して上位装置と接続している場合、前記メモリ制御部がソフトエラーを検出した場合、その旨を前記上位装置に通知し、前記上位装置からの電源供給一時停止指令を前記メモリ制御部で受信した際に、前記メモリ制御部が、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断することを特徴とする情報制御装置。
【請求項４】
請求項１ないし３のいずれかに記載の情報制御装置において、前記メモリ制御部が、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断しても、エラー状態が解消しない場合は、前記メモリにハードエラーが発生しているものと判定することを特徴とする情報制御装置。
【請求項５】
メモリを内蔵し、メモリ制御部により該メモリへの読み書き動作を制御する情報制御装置におけるメモリエラー復旧制御方法であって、前記メモリ制御部において前記メモリから読み出したデータにソフトエラーを検出した場合、あらかじめ定めた一定時間の間、前記メモリへの電源供給を遮断することを特徴とするメモリエラー復旧制御方法。
【請求項６】
請求項５に記載のメモリエラー復旧制御方法において、前記メモリ制御部がソフトエラーを検出した際のアドレス情報に該当する前記メモリ内のアドレスへの電源供給を前記一定時間の間遮断することを特徴とするメモリエラー復旧制御方法。
【請求項７】
請求項５または６に記載のメモリエラー復旧制御方法において、前記情報制御装置が上位装置インタフェースを介して上位装置と接続している場合、前記メモリ制御部がソフトエラーを検出した場合、その旨を前記上位装置に通知し、前記上位装置からの電源供給一時停止指令を受信することにより、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断することを特徴とするメモリエラー復旧制御方法。
【請求項８】
請求項５ないし７のいずれかに記載のメモリエラー復旧制御方法において、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断しても、エラー状態が解消しない場合は、前記メモリにハードエラーが発生しているものと判定することを特徴とするメモリエラー復旧制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報制御装置およびメモリエラー復旧制御方法に関し、特に、各種情報を記憶する内蔵のメモリに発生したソフトエラーを復旧させる機構を有する情報制御装置およびメモリエラー復旧制御方法に関する。
【背景技術】
【０００２】
情報制御装置などに備えられたメモリに発生するソフトエラーは、メモリ機能そのものが正常であっても、外部から入射される放射線などが原因になって、メモリに記憶されているデータがビットエラーを一時的に起こすものである。通常、ソフトエラーの発生自体を回避することは難しく、また、メモリ自体の電源供給を一旦停止し、メモリ内部の記憶状態をクリアしない限り、復旧しないケースが多い。よって、メモリのソフトエラーが発生した場合、そのメモリを備えた情報制御装置全体の電源の供給を一旦停止させなければならないため、情報制御装置が提供するサービスへの影響が甚大である。
【０００３】
このようなサービス低下を防止するための従来技術として、特許文献１の特開平０１−１２２２４６号公報「通話路制御メモリ装置」がある。この特許文献１においては、メモリのソフトエラーが発生した際にも直ちにサービスの再開を可能とするために、メモリを２個に備え、一方を現用とし、他方を待機用として現用と同じデータを書き込むようにして、２重化運用をすることとし、現用となっている一方のメモリにソフトエラーが発生した場合、制御モードを切り替えることによって、もう一方の待機中のメモリを現用とし、ソフトエラーが発生したメモリを待機用とするとともに復旧モードに設定して、待機側に切り替えたメモリの内容を全面的に書き替えることによって復旧させるようにして、メモリのソフトエラーを回復させている。
【特許文献１】特開平０１−１２２２４６号公報（第２−３頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記特許文献１のような従来技術は、情報制御装置として２つのメモリを備える構成とする必要があり、メモリや２重化機構などのコストから、情報制御装置のコストアップを避けることができないという問題がある。また、メモリを２つ備える構成としても、双方とも電源がＯＮ状態であり、双方のメモリで、ソフトエラーが発生する可能性があり、切替えを行っても、ソフトエラー状態を回避することができない虞がある。
【０００５】
そこで、本発明の目的は、２つのメモリなどの冗長なメモリを備える必要がなく、メモリのソフトエラーが発生した際に、該メモリを備えた情報制御装置全体の電源をＯＦＦにすることもなく、ソフトエラーの復旧が可能な情報制御装置およびメモリエラー復旧制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
前述の課題を解決するため、本発明による情報制御装置およびメモリエラー復旧制御方法は、次のような特徴的な構成を採用している。
【０００７】
（１）メモリを内蔵し、メモリ制御部により該メモリへの読み書き動作を制御する情報制御装置において、前記メモリへの電源導通路上に、前記メモリへの電源供給のＯＮ／ＯＦＦを切り替えるゲート回路を備え、前記メモリ制御部において前記メモリから読み出したデータにソフトエラーを検出した場合、前記ゲート回路を、あらかじめ定めた一定時間の間、ＯＦＦにし、前記メモリへの電源供給を該一定時間の間遮断する情報制御装置。
（２）上記（１）の情報制御装置において、前記ゲート回路にさらに前記メモリのアドレスデコード回路を備え、前記メモリ制御部がソフトエラーを検出した際のアドレス情報を前記ゲート回路のアドレスデコード回路に供給することにより、前記ゲート回路として、ソフトエラーが発生したアドレスへの電源供給を前記一定時間の間遮断する情報制御装置。
（３）上記（１）または（２）の情報制御装置において、当該情報制御装置が上位装置インタフェースを介して上位装置と接続している場合、前記メモリ制御部がソフトエラーを検出した場合、その旨を前記上位装置に通知し、前記上位装置からの電源供給一時停止指令を前記メモリ制御部で受信した際に、前記メモリ制御部が、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断する情報制御装置。
（４）上記（１）ないし（３）のいずれかの情報制御装置において、前記メモリ制御部が、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断しても、エラー状態が解消しない場合は、前記メモリにハードエラーが発生しているものと判定する情報制御装置。
（５）メモリを内蔵し、メモリ制御部により該メモリへの読み書き動作を制御する情報制御装置におけるメモリエラー復旧制御方法であって、前記メモリ制御部において前記メモリから読み出したデータにソフトエラーを検出した場合、あらかじめ定めた一定時間の間、前記メモリへの電源供給を遮断するメモリエラー復旧制御方法。
（６）上記（５）のメモリエラー復旧制御方法において、前記メモリ制御部がソフトエラーを検出した際のアドレス情報に該当する前記メモリ内のアドレスへの電源供給を前記一定時間の間遮断するメモリエラー復旧制御方法。
（７）上記（５）または（６）のメモリエラー復旧制御方法において、前記情報制御装置が上位装置インタフェースを介して上位装置と接続している場合、前記メモリ制御部がソフトエラーを検出した場合、その旨を前記上位装置に通知し、前記上位装置からの電源供給一時停止指令を受信することにより、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断するメモリエラー復旧制御方法。
（８）上記（５）ないし（７）のいずれかのメモリエラー復旧制御方法において、前記メモリまたは前記メモリ内のソフトエラー発生アドレスへの電源供給を前記一定時間の間遮断しても、エラー状態が解消しない場合は、前記メモリにハードエラーが発生しているものと判定するメモリエラー復旧制御方法。
【発明の効果】
【０００８】
本発明の情報制御装置およびメモリエラー復旧制御方法によれば、メモリのソフトエラー発生時に、情報制御装置全体の電源をＯＦＦにするために、サービスを提供する情報制御装置の交換を行わなくとも、メモリのみの電源供給を一定時間の間ＯＦＦした後ＯＮすることにより復旧することができるという効果が得られる。その理由は、メモリのソフトエラーは電源を一度ＯＦＦしないと改善しないケースが多く、通常、情報制御装置そのものの電源のＯＮ／ＯＦＦを行う必要があるのに対し、本発明においては、情報制御装置のＣＰＵやメモリ制御部自体の制御により、または、上位装置からの指示により、メモリのみの電源供給のＯＮ／ＯＦＦを行う機能を有しているので、情報制御装置全体への影響を軽減することが期待できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明による情報制御装置およびメモリエラー復旧制御方法の好適実施形態例について添付図を参照して説明する。
【００１０】
図１に、本発明による情報制御装置の構成の一例を示す。図１に示す情報制御装置１は、上位装置２０と上位装置インタフェース１１を介して接続されている。上位装置２０は、上位装置インタフェース１１を介して、下位装置の情報制御装置１からのメッセージを終端して、該メッセージに対する応答・指示などを行う。ここで、情報制御装置１は、電源２、ＧＡＴＥ回路３、メモリ４、上位メッセージ終端部５、ＣＰＵ６、メモリ制御部７、電源導通路８、９、１０、ＧＡＴＥ制御インタフェース１２、メモリ制御インタフェース１３、１４、１５を少なくとも含んで構成されている。
【００１１】
なお、本発明における情報制御装置は、汎用コンピュータやＰＣなどの通常の情報処理装置であっても良いし、例えば、電話装置のように、特定のサービスを提供するために、特定の情報を演算したり、加工したりして出力する装置であっても良いし、上位装置２０からの情報を一旦蓄積してその情報に基づく制御を行う装置であっても良いし、上位装置２０と有線または無線で接続された構成を可能とし、かつ、読み書き動作が可能なメモリを内蔵した装置であれば、如何なる装置であっても構わない。
【００１２】
図１において、電源２は、情報制御装置１の各部を動作させる電源回路であり、電源導通路８を介して、上位メッセージ終端部５、ＣＰＵ６およびメモリ制御部７へ、また、電源導通路９とＧＡＴＥ回路３とを介して、メモリ４へ、それぞれ、電源供給を行う。ＧＡＴＥ回路３は、電源導通路９からの電源供給を、後段の電源導通路１０へ導通させるか否かを制御する機能を有している。すなわち、ＧＡＴＥ制御インタフェース１２のＧＡＴＥ制御信号がＯＮの時、ＧＡＴＥ回路３がＯＮして、電源導通路１０を介して、メモリ４へ電源供給を行う。一方、ＧＡＴＥ制御インタフェース１２のＧＡＴＥ制御信号がＯＦＦの時は、ＧＡＴＥ回路３がＯＦＦし、電源導通路１０側への出力を停止し、メモリ４への電源供給は行われない。
【００１３】
メモリ４は、ＰＷＲ(電源供給)、ＤＡＴＡ(データ)、ＡＤＲ(アドレス)、ＰＴＹ(パリティ)の各入出力端子を有する。ＰＷＲ(電源供給)から電源供給がなされている状態にある時、メモリ制御部７からの書き込み制御に基づいて、ＡＤＲ端子からのアドレス情報が示すメモリ４の位置に、ＤＡＴＡ、ＰＴＹ端子から入力されるデータ、パリティを保存する一方、メモリ制御部７からの読み出し制御に基づいて、ＡＤＲ端子からのアドレス情報が示すメモリ４の位置から、データ、パリティをＤＡＴＡ、ＰＴＹ端子に読み出す。なお、メモリ制御インタフェース１３、１４、１５は、それぞれ、ＤＡＴＡ、ＡＤＲ、ＰＴＹの各入出力端子に接続され、メモリ制御部７との間で、ＤＡＴＡ(データ)、ＡＤＲ(アドレス)、ＰＴＹ(パリティ)の各信号を転送するインタフェースである。
【００１４】
上位メッセージ終端部５は、上位装置２０からのメッセージを終端し、後段のＣＰＵ６を介して、メモリ制御部７へメッセージ内容を通知する機能を有する。また、逆に、メモリ制御部７からのメッセージを、ＣＰＵ６を介して、上位装置２０へ通知する機能を有する。
【００１５】
ＣＰＵ６は、上位メッセージ終端部５とメモリ制御部７との間に介在し、両者を制御するための制御インタフェースを有している。また、メモリ制御部７は、以下の機能を有している。
（１）メモリ４へのデータ書き込みおよび読み込みの制御を行う。
（２）メモリ４へのデータ書き込み時、パリティを生成して付与する。
（３）メモリ４からのデータ読み出し時、パリティが正しいか否かを確認して、読み出したデータの信頼性を確認する。
（４）ＧＡＴＥ制御インタフェース１２を介して、ＧＡＴＥ回路３をＯＮ／ＯＦＦ制御する機能を有する。ＧＡＴＥ制御インタフェース１２は、ＧＡＴＥ回路３へメモリ制御部７からのＧＡＴＥ制御信号を転送する。
【００１６】
（動作の説明）
次に、図１のブロック構成の情報制御装置１の動作について、図２ないし図６を用いて説明する。ここに、図２は、図１の情報制御装置１の通常時におけるメモリ制御用の信号の流れを示す説明図であり、図３は、図１の情報制御装置１のソフトエラー検出時におけるメモリ制御用の信号の流れを示す説明図であり、図４は、図１の情報制御装置１のソフトエラー復旧時におけるメモリ制御用の信号の流れを示す説明図である。また、図５は、図１の情報制御装置１においてソフトエラーを検出するまでの動作手順の一例を示すフローチャートであり、図６は、図１の情報制御装置１においてソフトエラーを復旧するまでの動作手順の一例を示すフローチャートである。
【００１７】
まず、図５のフローチャートを用いて、平常時におけるメモリアクセスとして、ソフトエラーを検出するまで、メモリ４への読み書き動作が正常に行われる場合の動作について説明する。なお、図５の動作が開始されるに先立って、メモリ制御部７は、ＧＡＴＥ制御インタフェース１２を介して、ＧＡＴＥ回路３に対してＧＡＴＥ制御信号としてＯＮを出力して、電源２から電源導通路９、ＧＡＴＥ回路３を介して、電源導通路１０からメモリ４に電源供給が行われている状態になっている。
【００１８】
次に、図５のフローチャートにおいて、メモリ制御部７は、図２の説明図に示すように、ＧＡＴＥ回路３に対して、ＧＡＴＥ制御信号のデフォルト状態としてＯＮを出力した状態を継続して、メモリ４へデータのライトアクセスをする（書き込みを行う）場合、データのほかに、パリティの生成を行い、メモリ４へパリティ付きでデータを書き込む（ステップＳ１）。一方、メモリ４からのデータのリードアクセスをする(読み出しを行う)場合、図２の説明図に示すように、メモリ４からデータとパリティとを読み出し（ステップＳ２）、パリティチェックにより、読み出しデータに異常がないか否かを確認する（ステップＳ３）。
【００１９】
メモリ４への正常な読み書き動作が行われている限り（ステップＳ３のＯＫの場合）、ステップＳ１、Ｓ２の動作が継続する。仮に、メモリ制御部７が、パリティエラーを検出した場合（ステップＳ３のＮＧの場合）、メモリ４のソフトエラーが発生しているものと判断し、ＣＰＵ６および上位メッセージ終端部５を介して、上位装置２０に対して上位装置インタフェース１１によりメモリ４のソフトエラーが発生したことを通知する（ステップＳ４）。
【００２０】
次に、図６のフローチャートを用いて、メモリ４に発生したソフトエラーの復旧動作が行われる場合の動作について説明する。上位装置２０は、下位装置の情報制御装置１から上位装置インタフェース１１によりメモリ４のソフトエラーが発生した旨の通知を受信すると、下位装置の情報制御装置１のメモリ４にソフトエラーが発生していることを感知する（ステップＳ１１）。上位装置２０は、図３の説明図に示すように、下位装置の情報制御装置１のメモリ制御部７に対して、メモリ４の復旧通知すなわち電源供給一時停止指令（あらかじめ定めた一定時間の間、電源供給を遮断する指令）として、メモリ４への電源供給用のＧＡＴＥ回路３のＯＦＦ／ＯＮ動作を指示する（ステップＳ１２）。このメモリ４の復旧通知は、上位メッセージ終端部５、ＣＰＵ６を介して、メモリ制御部７へ送信される。
【００２１】
メモリ制御部７は、図３の説明図に示すように、メモリ４の復旧通知を受信すると、ＧＡＴＥ制御インタフェース１２を介して、ＧＡＴＥ回路３に対してＧＡＴＥ制御信号としてＯＦＦ信号をあらかじめ定めた一定時間の間出力する。ＧＡＴＥ回路３は、ＯＦＦ信号を受信すると、メモリ４への電源供給を停止する（ステップＳ１３）。この結果、メモリ４に発生していたソフトエラーは消滅する。
【００２２】
しかる後、メモリ制御部７は、メモリ４への電源供給一時停止指示からあらかじめ定めた一定時間経過後に、図４の説明図に示すように、ＧＡＴＥ制御インタフェース１２を介して、ＧＡＴＥ回路３に対してＧＡＴＥ制御信号としてＯＮ信号を出力する（ステップＳ１４）。ＧＡＴＥ回路３は、ＯＮ信号を受信すると、メモリ４への電源供給を再開し、メモリ４の復旧処理を完了する（ステップＳ１５）。
【００２３】
以上のように、メモリ４のソフトエラーが発生した場合、情報制御装置１全体の電源をＯＦＦ／ＯＮしなくても、メモリ４のみの電源供給をＯＦＦ／ＯＮ制御することにより、メモリ４のソフトエラーを復旧させることができる。その理由は、メモリ４のソフトエラーは電源を一度ＯＦＦしないと消滅しないケースが多く、通常、情報制御装置１そのものの電源のＯＮ／ＯＦＦ制御を行う必要がある。しかし、図１に示す情報制御装置１においては、上位装置２０からの指示により、メモリ制御部７が、メモリ４のみの電源供給をＯＮ／ＯＦＦ制御する機能を有することによって、メモリ４のソフトエラーを復旧させることができるので、情報制御装置１が提供しているサービスへの影響を軽減することができる。
【００２４】
（他の実施例）
次に、本発明の他の実施例について説明する。前述した実施例においては、上位装置２０からの指示により、ＧＡＴＥ回路３へのＧＡＴＥ制御信号をＯＮ／ＯＦＦする場合を示したが、上位装置２０からの指示ではなく、ＣＰＵ６あるいはメモリ制御部７自身の判断によって、ＧＡＴＥ回路３へのＧＡＴＥ制御信号をＯＮ／ＯＦＦする指示を出力するようにしても良い。
【００２５】
また、ＧＡＴＥ回路３へのＧＡＴＥ制御信号をＯＮ／ＯＦＦすることにより、メモリ４全体への電源供給をＯＮ／ＯＦＦ制御する場合を示したが、メモリ４全体ではなく、メモリ制御部７にてパリティエラーを検出した際のアドレス（ＡＤＲ）に該当するメモリ４のメモリ素子に対してのみ電源供給をＯＮ／ＯＦＦ制御するようにすることも考えられる。この場合、メモリ４のアドレス（ＡＤＲ）をデコードするアドレスデコード回路をＧＡＴＥ回路３側にも用意する必要があるが、メモリ制御部７がソフトエラーを検出した際のアドレス情報をＧＡＴＥ回路３の前記アドレスデコード回路に供給することにより、ソフトエラーが発生したアドレスのみの電源供給を一定時間の間遮断して、該アドレスのみについてソフトエラーを復旧させる動作を行わせることが可能であり、情報制御装置１が提供するサービスへの影響をより低減することができる。
【００２６】
また、前述した実施例においては、メモリ４のソフトエラーが発生した際に、メモリ４への電源供給のＯＮ／ＯＦＦによって、ソフトエラーが復旧する場合を示している。以下では、ソフトエラーではなく、メモリ４のハードエラーが発生している場合について説明する。ハードエラーの場合は、メモリ４への電源供給のＯＮ／ＯＦＦ制御によっても、正常な状態に復旧することができない。そこで、メモリ４の交換中でも、サービスを継続させることが可能なように、ハードエラーの発生に備えて、メモリ４を２つ具備するようにする。
【００２７】
２つのメモリ４のうち、通常時、一方のメモリは、現用として、ＧＡＴＥ回路３がＯＮ状態となって、電源の供給が行われ、他方のメモリは、ＧＡＴＥ回路３がＯＦＦ状態になって、電源供給が行われなく、待機状態になっている。ここで、現用として運用している側のメモリにハードエラーが発生した際は、一定時間の間、ＧＡＴＥ回路３をＯＦＦにした後、ＯＮに設定して、該一定時間の間、電源供給を停止するが、かかる動作を行っても、固定的なエラーであるが故に、エラー状態は解消されない。
【００２８】
したがって、一定時間の間、電源供給を停止しても、エラー状態が解消しない場合は、メモリのハードエラーが発生しているものと判断して、メモリの運用系を切り替えるために、ＧＡＴＥ回路３のＯＮ、ＯＦＦ状態を切り替えて、今まで待機中にあったメモリに対して、電源供給を行うとともに、メモリ制御インタフェース１３、１４、１５を切り替えて、メモリ制御部７との間でデータの書き込み、読み出しを行う状態にする。一方、今まで、運用状態にあったメモリは、ＧＡＴＥ回路３がＯＦＦ状態になって、電源供給が停止するが、このメモリには、永久的なハードエラーが発生している。したがって、メモリの修理を行うために、メモリの交換が行われる。
【００２９】
しかし、本実施例においては、メモリを２つ具備する必要があるため、コスト面で不利となるが、２つのメモリに同じデータを記憶させるための２重化機構までは備えなくても良い。
【００３０】
以上、本発明の好適実施例の構成を説明した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることは、当業者には容易に理解できよう。
【図面の簡単な説明】
【００３１】
【図１】本発明による情報制御装置の構成の一例を示すブロック構成図である。
【図２】図１の情報制御装置の通常時におけるメモリ制御用の信号の流れを示す説明図である。
【図３】図１の情報制御装置のソフトエラー検出時におけるメモリ制御用の信号の流れを示す説明図である。
【図４】図１の情報制御装置のソフトエラー復旧時におけるメモリ制御用の信号の流れを示す説明図である。
【図５】図１の情報制御装置においてソフトエラーを検出するまでの動作手順の一例を示すフローチャートである。
【図６】図１の情報制御装置においてソフトエラーを復旧するまでの動作手順の一例を示すフローチャートである。
【符号の説明】
【００３２】
１    情報制御装置
２    電源
３    ＧＡＴＥ回路
４    メモリ
５    上位メッセージ終端部
６    ＣＰＵ
７    メモリ制御部
８    電源導通路
９    電源導通路
１０  電源導通路
１１  上位装置インタフェース
１２  ＧＡＴＥ制御インタフェース
１３  メモリ制御インタフェース
１４  メモリ制御インタフェース
１５  メモリ制御インタフェース
２０  上位装置
【図１】
2007310774.tif 000003
【図２】
2007310774.tif 000004
【図３】
2007310774.tif 000005
【図４】
2007310774.tif 000006
【図５】
2007310774.tif 000007
【図６】
2007310774.tif 000008