(57)【要約】【課題】多値ＮＡＮＤフラッシュメモリで、第２ページ→第１ページの“逆方向”の書き込みを実施した場合は、多値メモリとして記憶することができない。【解決手段】第０、第１、第２、第３、第４の何れかの閾値電圧でデータを記憶するメモリセルアレイ１と、第１ページの書き込みと第２ページの書き込みの時間的前後関係を示すフラグデータを記憶するフラグ記憶部Ｅ２とを有し、制御部Ｅ１は、“順方向”書き込みで、第１ページへのデータに応じて第０の状態から第０、第１の状態の何れかに遷移させ、続く第２ページのデータに応じて第０、第１、第２、第３の状態の何れかの閾値電圧に遷移させ、“逆方向”の書き込みの場合に、第２ページのデータに応じて第０の状態から第０、第３の状態の何れかに遷移させ、続く第１ページのデータに応じて第０、第１、第３、第４の状態の何れかに遷移させ、フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ値（ｎは２以上の整数）のデータを記憶するために２n ＋１以上の互いに異なる複数の閾値電圧状態のうち何れか１つの閾値電圧状態でデータを記憶することを特徴とする半導体記憶装置。
【請求項２】
データ書き込みアドレス順に応じて閾値電圧状態とデータの割り当てを変更する請求項１記載の半導体記憶装置。
【請求項３】
互いに異なる複数の閾値電圧からなる第０、第１、第２、第３、第４の何れか１つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイと、
第１ページと第２ページのデータの前記メモリセルへの書き込みを制御する制御部と、
第１ページの書き込みと第２ページの書き込みの時間的前後関係を示すフラグデータを記憶するフラグ記憶部とを有し、
前記制御部は、
第１ページ→第２ページの順の“順方向”の書き込みの場合に、第１ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第１の状態の何れか１つの閾値電圧状態に遷移させる第１の書き込み動作と、
前記第１の書き込み動作よりも時間的に後に第２ページの書き込みが行われる場合に、第２ページの書き込みデータに応じて前記メモリセルを第０、第１、第２、第３の状態の何れか１つの閾値電圧状態に遷移させる第２の書き込み動作と、
第２ページ→第１ページの順の“逆方向”の書き込みの場合に、第２ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第３の状態の何れか１つの閾値電圧状態に遷移させる第３の書き込み動作と、
前記第３の書き込み動作よりも時間的に後に第１ページの書き込みが行われた場合に、第１ページの書き込みデータに応じて前記メモリセルを第０、第１、第３、第４の状態の何れか１つに遷移させる第４の書き込み動作と、
を実行し、前記第３の書き込み動作または前記第４の書き込み動作において、前記フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶することを特徴とする半導体記憶装置。
【請求項４】
前記制御部は、
前記フラグ記憶部の前記フラグデータが第１ページ→第２ページの順の“順方向”を示す場合に、前記メモリセルが第０、第１、第２、第３の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
前記フラグ記憶部の前記フラグデータが第２ページ→第１ページの順の“逆方向”を示す場合に、前記メモリセルが第０、第１、第３、第４の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
を実行する請求項３に記載の半導体記憶装置。
【請求項５】
前記制御部は、前記第２ページの読み出し動作において、前記メモリセルが第１以下の状態か第２以上の状態の何れの閾値電圧状態に位置するのかを判定した上で読み出す請求項４に記載の半導体記憶装置。
【請求項６】
さらに、前記制御部と前記フラグ記憶部との間に高速読み出し、書き込み可能な揮発メモリを有し、
前記制御部は、所望のタイミングで前記フラグデータを前記フラグ記憶部から前記揮発メモリへ転送し、前記所望のタイミングとは別のタイミングで、前記フラグデータを前記揮発メモリから前記フラグ記憶部へ転送する請求項３から請求項５までのいずれかに記載の半導体記憶装置。
【請求項７】
さらに、ワード線毎に前記フラグデータを記憶するワード線別フラグ記憶部を備えている請求項３から請求項６までのいずれかに記載の半導体記憶装置。
【請求項８】
さらに、全ての前記ワード線別のフラグデータの状態を管理するチップ別フラグ記憶部を備えている請求項７に記載の半導体記憶装置。
【請求項９】
さらに、複数ページを単位とするブロック別に前記ワード線別のフラグデータの状態を管理するブロック別フラグ記憶部を備えている請求項７に記載の半導体記憶装置。
【請求項１０】
前記ワード線別フラグ記憶部が、前記メモリセルアレイの同一ワード線上に追加された前記メモリセルと同種類のフラグ用メモリセルである請求項７または請求項８に記載の半導体記憶装置。
【請求項１１】
さらに、第１ページ→第２ページの順の“順方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第０の状態から第１の状態に遷移させ、第２ページ→第１ページの順の“逆方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第０の状態から第３の状態に遷移させるフラグセル用ビット線制御回路を備えている請求項１０に記載の半導体記憶装置。
【請求項１２】
前記フラグセル用ビット線制御回路は、前記フラグ用メモリセルの閾値電圧状態を読み出すためにワード線電圧を第２の状態と第３の状態との間の電圧に設定する請求項１１に記載の半導体記憶装置。
【請求項１３】
互いに異なる複数の閾値電圧からなる第０、第１、第２、第３、第４の何れか１つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイに対して、
第１ページ→第２ページの順の“順方向”の書き込みの場合に、第１ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第１の状態の何れか１つの閾値電圧状態に遷移させる第１の書き込み工程と、
前記第１の書き込み工程よりも時間的に後に第２ページの書き込みが行われる場合に、第２ページの書き込みデータに応じて前記メモリセルを第０、第１、第２、第３の状態の何れか１つの閾値電圧状態に遷移させる第２の書き込み工程と、
第２ページ→第１ページの順の“逆方向”の書き込みの場合に、第２ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第３の状態の何れか１つの閾値電圧状態に遷移させる第３の書き込み工程と、
前記第３の書き込み工程よりも時間的に後に第１ページの書き込みが行われた場合に、第１ページの書き込みデータに応じて前記メモリセルを第０、第１、第３、第４の状態の何れか１つに遷移させる第４の書き込み工程と、
前記第３の書き込み工程または前記第４の書き込み工程において、フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶するフラグデータ書き込み工程と、
を有する半導体記憶装置制御方法。
【請求項１４】
前記フラグ記憶部から前記フラグデータを読み出すフラグデータ読み出し工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第１ページ→第２ページの順の“順方向”を示す場合に、前記メモリセルが第０、第１、第２、第３の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第２ページ→第１ページの順の“逆方向”を示す場合に、前記メモリセルが第０、第１、第３、第４の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
を有する請求項１３に記載の半導体記憶装置制御方法。
【請求項１５】
前記第２ページの読み出し工程において、前記メモリセルが第１以下の状態か第２以上の状態の何れかの閾値電圧状態に位置するのかを判定する請求項１４に記載の半導体記憶装置制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値データを記憶することが可能な半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性半導体としてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）を用いたＮＡＮＤ型フラッシュメモリが提案されている。このＮＡＮＤ型フラッシュメモリは、隣接して配置された複数のメモリセルのソース、ドレインが直列接続され、この直列接続された複数のメモリセルが１単位としてビット線に接続される。このＮＡＮＤ型フラッシュメモリにおいて、ロウ方向に配列された複数のセルの全てまたは半数のセルに対して一括して書き込みまたは読み出し動作が行われる。
【０００３】
ところで、近時、ＮＡＮＤ型フラッシュメモリの１つのセルに複数のデータを記憶する多値メモリが開発されている。例えば、特許文献１にて多値ＮＡＮＤ型フラッシュメモリのデータ書き込み方法等が公開されている。
【０００４】
図２２は、特許文献１におけるデータの書き込み方法を示している。
【０００５】
メモリセルにデータを書き込む場合、第１ページあるいは第２ページのデータを構成する書き込みデータが“１”である場合、書き込み動作によりメモリセルの閾値電圧は変化せず、メモリセルのデータは変化しない。すなわち、データの書き込みが行われない。また、第１ページあるいは第２ページのデータを構成する書き込みデータが“０”である場合、書き込み動作によりメモリセルの閾値電圧が変化され、これに伴いメモリセルのデータも変化する。すなわち、データの書き込みが行われる。
【０００６】
先ず、消去状態のメモリセルのデータは状態“０”（データ“１１”：第２ページのデータ“１”、第１ページのデータ“１”）とされている。最初に第１ページのデータがメモリセルに書き込まれる。書き込みデータが“１”の場合、メモリセルのデータは状態“０”（データ“１１”）のままである。また、書き込みデータが“０”の場合、メモリセルのデータは状態“１”（データ“１０”）になる。
【０００７】
次に、第２ページのデータが書き込まれる。このとき、第１ページの書き込み動作により、データが状態“１”（データ“１０”）になったメモリセルに対して、外部から書き込みデータ“０”が供給された場合、メモリセルのデータは状態“２”（データ“００”）とされる。また、第１ページの書き込み動作により、データが状態“０”（データ“１１”）のままのメモリセルに対して、外部から書き込みデータ“０”が供給された場合、メモリセルのデータは状態“３”（データ“０１”）とされる。
【０００８】
図２３は、特許文献１におけるデータの読み出し方法を示している。
【０００９】
第２ページのデータを読み出す場合、メモリセルのデータが状態“０”（データ“１１”）または状態“１”（データ“１０”）であると、読み出されるデータは“１”、メモリセルのデータが状態“２”（データ“００”）または状態“３”（データ“０１”）であると、読み出されるデータは“０”となる。このため、メモリセルのデータが状態“１”以下か、状態“２”以上かを判定すれば読み出しが可能であり、読み出し時のワード線電圧を状態“１”と状態“２”の間の電圧である第２の判定レベルに設定して読み出しを行う。
【００１０】
一方、第１ページのデータを読み出すとき、メモリセルのデータが状態“０”（データ“１１”）または状態“３”（データ“０１”）であると、読み出されるデータは“１”、メモリセルのデータが状態“１”（データ“１０”）または状態“２”（データ“００”）であると、読み出されるデータは“０”となる。したがって、第１ページのデータは、メモリセルのデータが状態“０”か状態“１”以上かの判断と、メモリセルのデータが状態“２”以下か状態“３”かの判断で読み出すことができる。すなわち、読み出し時のワード線電圧を状態“０”と状態“１”の間の電圧である第１の判定レベルに設定しての読み出しと、ワード線電圧を状態“２”と状態“３”の間の電圧である第３の判定レベルに設定しての読み出しとの、２回の読み出しで、第１ページのデータを読み出すことができる。
【００１１】
図２１は、従来の不揮発性の半導体記憶装置の概略構成を示すものであり、例えば４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２とワード線制御回路６が接続されている。
【００１２】
ビット線制御回路２は、後述するように複数のデータ記憶回路を含み、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２には、カラムデコーダ３、データ入出力回路４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力回路４を介してデータ入出力端子５から外部へ出力される。
【００１３】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力回路４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。
【００１４】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、読み出しあるいは書き込みあるいは消去に必要な電圧を与える。
【００１５】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力回路４およびワード線制御回路６は、制御信号発生回路７ａおよび制御電圧発生回路７ｂに接続され、この制御信号発生回路７ａおよび制御電圧発生回路７ｂよって制御される。制御信号発生回路７ａおよび制御電圧発生回路７ｂは制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。すなわち、制御電圧発生回路７ｂは、データのプログラム、ベリファイ、読み出し、消去時に所要の電圧を発生し、メモリセルアレイ１の各部に供給する。
【特許文献１】特開２００１−９３２８８号公報（第４−１２頁、第１，８図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の多値メモリセルの書き込みは、第１ページ→第２ページの順の“順方向”に行わなくてはならないという課題がある。これに関して詳細に説明する。
【００１７】
従来技術の説明において、消去状態すなわちメモリセルの状態“０”（データ“１１”）において、第１ページの書き込みを行った後のメモリセルの状態は、書き込みデータが“１”，“０”それぞれで、状態“０”、状態“１”（データ“１０”）になる。さらに、第２ページの書き込みでデータによって、状態“０”、状態“１”、状態“２”（データ“００”）、状態“３”（データ“０１”）の何れかになる（第１ページ→第２ページの順の“順方向”の処理）。
【００１８】
しかし、消去状態で第１ページの書き込み前に第２ページを行う“逆方向”の処理であると、第２ページの書き込みデータが“１”，“０”それぞれで、状態“０”、状態“３”になる。
【００１９】
ここで、ＮＡＮＤ型フラッシュメモリ等のフローティングゲート型のメモリセルでは書き込みによってメモリセルの閾値電圧を高く、消去によって閾値電圧を低くする。そのため、書き込み動作では４つの中で最も閾値電圧の高い状態“３”から状態“１”および状態“２”に戻すことができない。すなわち、“逆方向”での書き込みにおいては、閾値電圧状態の順序的なシフトに支障が生じるために、第１ページのデータを書き込むことができなくなり、多値メモリとしてデータを記憶できなくなる。そこで、従来の書き込み順序は、第１ページ→第２ページの順の“順方向”に制限されており、多値フラッシュメモリへのランダムアドレスでの書き込みができないという課題があった。
【課題を解決するための手段】
【００２０】
本発明による半導体記憶装置は、ｎ値（ｎは２以上の整数）のデータを記憶するために２n ＋１以上の互いに異なる複数の閾値電圧状態のうち何れか１つの閾値電圧状態でデータを記憶することを特徴とするものである。
【００２１】
上記において、好ましくは、データ書き込みアドレス順に応じて閾値電圧状態とデータの割り当てを変更するものとする。これは、書き込み順で閾値電圧の定義を変更するためである。
【００２２】
書き込み制御構成を中心において、本発明による半導体記憶装置は、
互いに異なる複数の閾値電圧からなる第０、第１、第２、第３、第４の何れか１つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイと、
第１ページと第２ページのデータの前記メモリセルへの書き込みを制御する制御部と、
第１ページの書き込みと第２ページの書き込みの時間的前後関係を示すフラグデータを記憶するフラグ記憶部とを有し、
前記制御部は、
第１ページ→第２ページの順の“順方向”の書き込みの場合に、第１ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第１の状態の何れか１つの閾値電圧状態に遷移させる第１の書き込み動作と、
前記第１の書き込み動作よりも時間的に後に第２ページの書き込みが行われる場合に、第２ページの書き込みデータに応じて前記メモリセルを第０、第１、第２、第３の状態の何れか１つの閾値電圧状態に遷移させる第２の書き込み動作と、
第２ページ→第１ページの順の“逆方向”の書き込みの場合に、第２ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第３の状態の何れか１つの閾値電圧状態に遷移させる第３の書き込み動作と、
前記第３の書き込み動作よりも時間的に後に第１ページの書き込みが行われた場合に、第１ページの書き込みデータに応じて前記メモリセルを第０、第１、第３、第４の状態の何れか１つに遷移させる第４の書き込み動作と、
を実行し、前記第３の書き込み動作または前記第４の書き込み動作において、前記フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶することを特徴とするものである。
【００２３】
この構成において、上記のｎは、ｎ＝２である。したがって、閾値電圧状態の個数２n ＋１以上は、５以上となる。ここでは、第０の状態、第１の状態、第２の状態、第３の状態、第４の状態の５つの状態としている。
【００２４】
制御部は、第１ページ→第２ページの“順方向”の書き込みを行う場合は、第１の書き込み動作と第２の書き込み動作を実行する。これは、従来の技術と同様のものである。第１の書き込み動作では、第０の状態の閾値電圧と第１の状態の閾値電圧が用いられる。第２の書き込み動作では、第０の状態の閾値電圧と第１の状態の閾値電圧と第２の状態の閾値電圧と第３の状態の閾値電圧の何れかが用いられる。
【００２５】
一方、第２ページ→第１ページの“逆方向”の書き込みを行う場合は、第３の書き込み動作と第４の書き込み動作を実行する。第３の書き込み動作では、第０の状態の閾値電圧と第３の状態の閾値電圧が用いられる。第４の書き込み動作では、第０の状態の閾値電圧と第１の状態の閾値電圧と第３の状態の閾値電圧と第４の状態の閾値電圧の何れかが用いられる。“逆方向”書き込みを示すフラグデータは、後のデータ読み出しにおいて参照される。
【００２６】
上記の半導体記憶装置に対応する本発明による半導体記憶装置制御方法は、
互いに異なる複数の閾値電圧からなる第０、第１、第２、第３、第４の何れか１つの閾値電圧状態でデータを記憶するメモリセルが格子状に配列され、ワード線とビット線に接続されたメモリセルアレイに対して、
第１ページ→第２ページの順の“順方向”の書き込みの場合に、第１ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第１の状態の何れか１つの閾値電圧状態に遷移させる第１の書き込み工程と、
前記第１の書き込み工程よりも時間的に後に第２ページの書き込みが行われる場合に、第２ページの書き込みデータに応じて前記メモリセルを第０、第１、第２、第３の状態の何れか１つの閾値電圧状態に遷移させる第２の書き込み工程と、
第２ページ→第１ページの順の“逆方向”の書き込みの場合に、第２ページの書き込みデータに応じて前記メモリセルを第０の状態から第０、第３の状態の何れか１つの閾値電圧状態に遷移させる第３の書き込み工程と、
前記第３の書き込み工程よりも時間的に後に第１ページの書き込みが行われた場合に、第１ページの書き込みデータに応じて前記メモリセルを第０、第１、第３、第４の状態の何れか１つに遷移させる第４の書き込み工程と、
前記第３の書き込み工程または前記第４の書き込み工程において、フラグ記憶部に“逆方向”書き込みを示すフラグデータを記憶するフラグデータ書き込み工程と、
を有するものである。
【００２７】
“順方向”での書き込みでは、先行ページ（第１ページ）での閾値電圧状態は第０の状態および第１の状態である。後続ページ（第２ページ）での閾値電圧状態は第０の状態、第１の状態、第２の状態、第３の状態である。これを詳しくながめると、次のとおりである。
【００２８】
先行ページで第０の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第０の状態の閾値電圧を用い、データ変化するときは第３の状態の閾値電圧を用いる。すなわち、第０の状態→第０の状態と、第０の状態→第３の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【００２９】
また、先行ページで第１の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第１の状態の閾値電圧を用い、データ変化するときは第２の状態の閾値電圧を用いる。すなわち、第１の状態→第１の状態と、第１の状態→第２の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【００３０】
いずれにしても、“順方向”での書き込みにおいては、閾値電圧状態の順序的なシフトに支障は生じない。これは、従来の技術と同様である。
【００３１】
“逆方向”での書き込みでは、先行ページ（第２ページ）での閾値電圧状態は第０の状態および第３の状態である。後続ページ（第１ページ）での閾値電圧状態は第０の状態、第１の状態、第３の状態、第４の状態である。これを詳しくながめると、次のとおりである。
【００３２】
先行ページで第０の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第０の状態の閾値電圧を用い、データ変化するときは第１の状態の閾値電圧を用いる。すなわち、第０の状態→第０の状態と、第０の状態→第１の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【００３３】
また、先行ページで第３の状態の閾値電圧で書き込みした後に後続ページで書き込みを行う場合、データ変化しないときは第３の状態の閾値電圧を用い、データ変化するときは第４の状態の閾値電圧を用いる。すなわち、第３の状態→第３の状態と、第３の状態→第４の状態であり、用いる閾値電圧状態の逆戻りは発生しない。
【００３４】
いずれにしても、“逆方向”での書き込みにおいても、“順方向”での書き込みと同様に閾値電圧状態の順序的なシフトに支障は生じない。
【００３５】
このように、本発明の半導体記憶装置によれば、“順方向”での書き込み、“逆方向”での書き込みのいずれにおいても、メモリセルに対してランダムアドレスでの多値データの書き込みを実現できる。
【００３６】
また、読み出し制御構成を中心において、本発明による半導体記憶装置は、
前記制御部は、
前記フラグ記憶部の前記フラグデータが第１ページ→第２ページの順の“順方向”を示す場合に、前記メモリセルが第０、第１、第２、第３の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
前記フラグ記憶部の前記フラグデータが第２ページ→第１ページの順の“逆方向”を示す場合に、前記メモリセルが第０、第１、第３、第４の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う動作と、
を実行することを特徴とするものである。
【００３７】
制御部はフラグ記憶部におけるフラグデータを監視する。フラグデータをチェックして、読み出し対象のデータが、その履歴において、第１ページ→第２ページの順の“順方向”で書き込まれたものか、第２ページ→第１ページの順の“逆方向”で書き込まれたものかを判断する。
【００３８】
上記の半導体記憶装置に対応する本発明による半導体記憶装置制御方法は、
前記フラグ記憶部から前記フラグデータを読み出すフラグデータ読み出し工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第１ページ→第２ページの順の“順方向”を示す場合に、前記メモリセルが第０、第１、第２、第３の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
前記フラグデータ読み出し工程で読み出したフラグデータが第２ページ→第１ページの順の“逆方向”を示す場合に、前記メモリセルが第０、第１、第３、第４の状態の何れの閾値電圧状態に位置するのかを判定し、判定結果の閾値電圧状態を基準にデータ読み出しを行う工程と、
を有するものである。
【００３９】
これによれば、メモリセルが“順方向”での書き込みモードと“逆方向”での書き込みモードのいずれにあっても、フラグ記憶部のフラグデータを参照して、閾値電圧状態を調整することにより、ランダムアドレスでメモリセルから多値データの読み出しを所期通りに行うことができる。
【００４０】
また、上記において、第２ページの読み出し判定レベルについて、次のように構成することは好ましい。それは、前記第２ページの読み出し動作は、前記メモリセルが第１以下の状態か第２以上の状態の何れの閾値電圧状態に位置するのかを判定した上で読み出すというものである。これは、従来の技術において第２ページを読み出す場合と同様の読み出しであり、読み出し制御部の構成の複雑化を抑制することができる。
【００４１】
上記構成において、さらに、前記制御部と前記フラグ記憶部との間に、ＳＲＡＭバッファのような高速読み出し、書き込み可能な揮発メモリを有し、
前記制御部は、所望のタイミングで前記フラグデータを前記フラグ記憶部から前記揮発メモリへ転送し、前記所望のタイミングとは別のタイミングで、前記フラグデータを前記揮発メモリから前記フラグ記憶部へ転送するという態様もある。これによれば、書き込み動作、読み出し動作の高速化が可能である。
【００４２】
上記構成において、好ましくは、さらに、ワード線毎に前記フラグデータを記憶するワード線別フラグ記憶部を備えているという態様もある。
【００４３】
そして、さらに、全ての前記ワード線別のフラグデータの状態を管理するチップ別フラグ記憶部を備えている態様が好ましい。これによれば、チップ単位で、“順方向”書き込みか“逆方向”書き込みかを判別し、“順方向”書き込みのチップにおいては、ワード線別のフラグデータの判定が省略できるので、読み出し処理の高速化が可能となる。
【００４４】
また、さらに、複数ページを単位とするブロック別に前記ワード線別のフラグデータの状態を管理するブロック別フラグ記憶部を備えている態様も好ましい。これによれば、ブロック単位で、“順方向”書き込みか“逆方向”書き込みかを判別し、“順方向”書き込みのブロックにおいては、ワード線別のフラグデータの判定が省略できるので、読み出し処理の高速化が可能となる。
【００４５】
上記構成において、前記ワード線別フラグ記憶部が、前記メモリセルアレイの同一ワード線上に追加された前記メモリセルと同種類のフラグ用メモリセルであるという態様もある。これによれば、フラグデータ、書き込み状態データを記憶する領域の小面積化が可能であり、コスト削減に効果的である。
【００４６】
上記構成において、好ましくは、次のような内容のフラグセル用ビット線制御回路を備えているのが好ましい。そのフラグセル用ビット線制御回路は、第１ページ→第２ページの順の“順方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第０の状態から第１の状態に遷移させ、第２ページ→第１ページの順の“逆方向”の書き込みを実行した場合は、前記フラグ用メモリセルを第０の状態から第３の状態に遷移させるものである。これによれば、メモリセルアレイからデータを読み出すときに、必要なワード線設定回数を減らすことができ、高速処理を実現できる。
【００４７】
また、上記構成において、前記フラグセル用ビット線制御回路は、前記フラグ用メモリセルの閾値電圧状態を読み出すためにワード線電圧を第２の状態と第３の状態との間の電圧に設定することが好ましい。
【発明の効果】
【００４８】
本発明によれば、第２ページ→第１ページの順の“逆方向”の書き込みを実行しても、メモリセルに対して多値データとしてデータを記憶できるとともに、書き込み、読み出しも可能となる。
【００４９】
また、読み出し動作および書き込み動作の高速化が可能である。
【００５０】
また、フラグデータ、書き込み状態データを記憶する領域の小面積化が可能であり、コスト削減に効果的である。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の半導体記憶装置の実施の形態について、図面を参照しながら説明する。なお、ここで示す実施の形態によって本発明の技術的範囲が限定されるものではない。
【００５２】
《実施の形態１》
本発明の実施の形態１について、図１の半導体記憶装置の構成を示すブロック図を用いて各部の動作を説明する。
【００５３】
図１において、Ｅ１は制御部、Ｅ２はフラグ記憶部である。制御部Ｅ１は、ビット線制御回路２、カラムデコーダ３、データ入出力回路４、ワード線制御回路６、制御信号発生回路７ａ、制御電圧発生回路７ｂ、ワード線別フラグ制御回路１０およびワード線別状態制御回路１１から構成されている。ワード線別フラグ制御回路１０は、ワード線毎にフラグデータを記憶するワード線別フラグ記憶部に対応している。フラグ記憶部Ｅ２は不揮発記憶回路９で構成されている。その他の構成については従来の技術の場合の図２１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５４】
不揮発記憶回路９は、ワード線別に書き込み状態データＤａや、第１ページの書き込み前に第２ページの書き込みを実行した場合のワード線別のフラグデータＦｗを記憶する。
【００５５】
ワード線別フラグ制御回路１０は、不揮発記憶回路９からワード線別のフラグデータＦｗの読み出し、ワード線制御回路６およびビット線制御回路２へワード線別のフラグデータＦｗの供給を行い、また、書き込みのページ順序を識別して、ワード線別のフラグデータＦｗの更新を行い、不揮発記憶回路９へワード線別のフラグデータＦｗの書き込みの制御を行う。ここで、ワード線別のフラグデータＦｗは、第１ページ→第２ページの順の“順方向”で書き込んだ場合は“０”と定義し、第２ページ→第１ページの順の“逆方向”で書き込んだ場合は“１”と定義する。
【００５６】
ワード線別状態制御回路１１は、不揮発記憶回路９からワード線別の書き込み状態データＤａの読み出し、ワード線制御回路６へ書き込み状態データＤａの供給を行い、また、入力された書き込みページから書き込み状態データＤａの更新を行い、不揮発記憶回路９への書き込み状態データＤａの書き込みの制御を行う。書き込み状態データＤａは、第１ページについてデータの書き込みが行われたか行われていないか、また、第２ページについてデータの書き込みが行われたか行われていないかを示すデータである。
【００５７】
第１ページ→第２ページの順の“順方向”の書き込みを行った場合のメモリセルの状態遷移は、従来の技術の場合の図２２と同じである。
【００５８】
消去状態すなわちメモリセルの状態“０”において、第１ページ→第２ページの順の“順方向”の書き込みモードで、第１ページの書き込みを行った後のメモリセルの状態は、書き込みデータが“１”、“０”それぞれで、状態“０”、状態“１”になる。次に、第２ページの書き込みを行うとデータに応じて、
・第２ページ、第１ページのデータが“１１”の場合、
状態“０”→状態“０”
・第２ページ、第１ページのデータが“１０”の場合、
状態“０”→状態“１”
・第２ページ、第１ページのデータが“０１”の場合、
状態“０”→状態“３”
・第２ページ、第１ページのデータが“００”の場合、
状態“１”→状態“２”
にそれぞれ閾値電圧の状態を移動させる。すなわち、第１ページ→第２ページの順の“順方向”に書き込みを行った場合は、メモリセルの閾値電圧は、従来技術と同様に、状態“０”、状態“１”、状態“２”、状態“３”の何れか１つになる。
【００５９】
“順方向”での書き込みでは、先行ページ（第１ページ）での閾値電圧状態は、状態“０”（データ“１１”）および状態“１”（データ“１０”）である。後続ページ（第２ページ）での閾値電圧状態は、状態“０”（データ“１１”）、状態“１”（データ“１０”）、状態“２”（データ“００”）および状態“３”（データ“０１”）である。これを詳しくながめると、次のとおりである。
【００６０】
先行ページ（第１ページ）で状態“０”の閾値電圧で書き込みした後に後続ページ（第２ページ）で書き込みを行う場合、データ変化しないときは状態“０”の閾値電圧を用い、データ変化するときは状態“３”の閾値電圧を用いる。すなわち、状態“０”→状態“０”と、状態“０”→状態“３”であり、用いる閾値電圧状態の逆戻りは発生しない。
【００６１】
また、先行ページ（第１ページ）で状態“１”の閾値電圧で書き込みした後に後続ページ（第２ページ）で書き込みを行う場合、データ変化しないときは状態“１”の閾値電圧を用い、データ変化するときは状態“２”の閾値電圧を用いる。すなわち、状態“１”→状態“１”と、状態“１”→状態“２”であり、用いる閾値電圧状態の逆戻りは発生しない。
【００６２】
いずれにしても、“順方向”での書き込みにおいて、閾値電圧状態の順序的なシフトに支障は生じない。
【００６３】
図２は第２ページ→第１ページの順の“逆方向”の書き込みを行った場合のメモリセルの状態遷移図を示している。
【００６４】
消去状態すなわちメモリセルの状態“０”において、第２ページ→第１ページの順の“逆方向”の書き込みモードで、第２ページの書き込みを行った後のメモリセルの状態は、書き込みデータが“１”、“０”それぞれで、状態“０”、状態“３”になる。次に、第１ページの書き込みを行うとデータに応じて、
・第２ページ、第１ページのデータが“１１”の場合、
状態“０”→状態“０”
・第２ページ、第１ページのデータが“１０”の場合、
状態“０”→状態“１”
・第２ページ、第１ページのデータが“０１”の場合、
状態“３”→状態“３”
・第２ページ、第１ページのデータが“００”の場合、
状態“３”→状態“４”
にそれぞれ閾値電圧の状態を移動させる。すなわち、第２ページ→第１ページの順の“逆方向”に書き込みを行った後のメモリセルの閾値電圧は、状態“０”、状態“１”、状態“３”、状態“４”の何れか１つになる。
【００６５】
“逆方向”での書き込みでは、先行ページ（第２ページ）での閾値電圧状態は、状態“０”（データ“１１”）および状態“３”（データ“０１”）である。後続ページ（第１ページ）での閾値電圧状態は、状態“０”（データ“１１”）、状態“１”（データ“１０”）、状態“３”（データ“０１”）および状態“４”（データ“００”）である。これを詳しくながめると、次のとおりである。
【００６６】
先行ページ（第２ページ）で状態“０”の閾値電圧で書き込みした後に後続ページ（第１ページ）で書き込みを行う場合、データ変化しないときは状態“０”の閾値電圧を用い、データ変化するときは状態“１”の閾値電圧を用いる。すなわち、状態“０”→状態“０”と、状態“０”→状態“１”であり、用いる閾値電圧状態の逆戻りは発生しない。
【００６７】
また、先行ページ（第２ページ）で状態“３”の閾値電圧で書き込みした後に後続ページ（第１ページ）で書き込みを行う場合、データ変化しないときは状態“３”の閾値電圧を用い、データ変化するときは状態“４”の閾値電圧を用いる。すなわち、状態“３”→状態“３”と、状態“３”→状態“４”であり、用いる閾値電圧状態の逆戻りは発生しない。
【００６８】
いずれにしても、“逆方向”での書き込みにおいて、“順方向”での書き込みと同様に閾値電圧状態の順序的なシフトに支障は生じない。
【００６９】
このように、本実施の形態の半導体記憶装置によれば、“順方向”での書き込み、“逆方向”での書き込みのいずれにおいても、メモリセルに対してランダムアドレスでの多値データの書き込みを実現できる。
【００７０】
図３は、実施の形態１において、第２ページ→第１ページの順の“逆方向”にデータを書き込んだ場合のデータの読み出し方法を示している。
【００７１】
第２ページのデータを読み出す場合、メモリセルのデータが状態“０”または状態“１”であると、読み出されるデータは“１”、メモリセルのデータが状態“３”または状態“４”であると、読み出されるデータは“０”となる。このため、メモリセルのデータが状態“１”以下か、状態“３”以上かを判定すれば読み出しが可能であり、読み出し時のワード線電圧を状態“１”と状態“２”の間の電圧である第２の判定レベルか、もしくは状態“２”と状態“３”の間の電圧である第３の判定レベルか何れかに設定すればよい。
【００７２】
ここで、第２の判定レベルに設定することで、従来と同様に第２ページを読み出す場合と同様の読み出しが可能となり、ワード線制御回路６の回路構成を簡略化することができる。
【００７３】
次に、第１ページのデータを読み出す場合は、メモリセルのデータが状態“０”または状態“３”であると、読み出されるデータは“１”、メモリセルのデータが状態“１”または状態“４”であると、読み出されるデータは“０”となる。したがって、第１ページのデータは、状態“０”、状態“１”、状態“３”、状態“４”の何れに存在しているのかを判定しなければならないので、読み出し時のワード線電圧を状態“０”と状態“１”の間の電圧である第１の判定レベルと、ワード線電圧を状態“２”と状態“３”の間の電圧である第３の判定レベルと、ワード線電圧を状態“３”と状態“４”の間の電圧である第４の判定レベルとの３回で、第１ページのデータを読み出すことができる。
【００７４】
また、第１ページ→第２ページの順の“順方向”にデータを書き込んだ場合のデータの読み出し方法は、従来と同様、図２３に示す方法であるので、説明を省略する。
【００７５】
次に、メモリセルアレイ１へのデータ書き込み、読み出しのフローについて、それぞれ図４と図５を用いて説明する。
【００７６】
書き込みフロー：
書き込み動作が開始され、外部より書き込みのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて書き込みフローは異なるので第１ページと第２ページに分けて説明する。
【００７７】
・第１ページの場合
制御部Ｅ１におけるワード線別状態制御回路１１が不揮発記憶回路９から書き込み状態データＤａを読み出し、もし、第２ページが書き込み未であれば、従来通りメモリセルを第１ページの書き込みデータに応じて、状態“０”または状態“１”にする。これは、第１ページ→第２ページの順の“順方向”での書き込みにおける第１ページの書き込みの場合の第１の書き込み動作ａ１である。
【００７８】
一方、書き込み状態データＤａの読み出し結果が第２ページ書き込み済であれば、図２のように書き込みデータに応じて、状態“０”、状態“１”、状態“３”、状態“４”にする。これは、第２ページ→第１ページの順の“逆方向”における第２ページの書き込みの場合の第４の書き込み動作ａ４である。
【００７９】
・第２ページの場合
ワード線別状態制御回路１１が不揮発記憶回路９から書き込み状態データＤａを読み出し、もし、第１ページが書き込み済であれば、従来通りメモリセルを第１ページの書き込みデータに応じて、状態“０”、状態“１”、状態“２”、状態“３”にする。これは、第１ページ→第２ページの順の“順方向”での書き込みにおける第２ページの書き込みの場合の第２の書き込み動作ａ２である。
【００８０】
一方、書き込み状態データＤａの読み出し結果が第１ページ書き込み未であれば、第２ページ→第１ページの順の“逆方向”の処理となるので、ワード線別フラグ制御回路１０を介して、不揮発記憶回路９へワード線別のフラグデータＦｗとして“１”を書き込む。そして、メモリセルは図２のように書き込みデータに応じて、状態“０”または状態“３”にする。これは、第２ページ→第１ページの順の“逆方向”における第２ページの書き込みの場合の第３の書き込み動作ａ３である。
【００８１】
実際上のフローは、“順方向”の場合は、第１の書き込み動作ａ１→第２の書き込み動作ａ２となり、“逆方向”の場合は、第３の書き込み動作ａ３→第４の書き込み動作ａ４となる。
【００８２】
読み出しフロー：
読み出し動作が開始され、外部より読み出しのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第１ページと第２ページに分けて説明する。
【００８３】
・第１ページの場合
制御部Ｅ１におけるワード線別フラグ制御回路１０が不揮発記憶回路９からワード線別のフラグデータＦｗを読み出し、もし、ワード線別のフラグデータＦｗが“０”であれば、これは“順方向”で書き込まれたデータの読み出しであることを示している。この場合、従来の図２３と同様に、メモリセルは状態“０”、状態“１”、状態“２”、状態“３”の何れかであり、第３の判定レベルと第１の判定レベルの２回でデータを読み出す。これが“順方向”の場合の第１ページの読み出し動作である。
【００８４】
一方、ワード線別のフラグデータＦｗが“１”であれば、これは“逆方向”で書き込まれたデータの読み出しであることを示している。この場合、メモリセルは状態“０”、状態“１”、状態“３”、状態“４”の何れかであり、図３のように、第４の判定レベルと第３の判定レベルと第１の判定レベルの３回でデータを読み出す。これが“逆方向”の場合の第１ページの読み出し動作である。
【００８５】
ここで、第１の判定レベルより大きいときは、図３で状態“１”と状態“３”の何れかになるが、第１ページデータはそれぞれ“０”，“１”である。そのため、両者を区別するための第３の判定レベルが必要である。なお、判定レベルのシフトが降順になっているが、これは昇順でもかまわない。データ読み出し時には閾値状態の遷移は生じず、判定レベルのシフトの方向性については任意である。
【００８６】
・第２ページの場合
ワード線別のフラグデータＦｗに依存しないので、図２３または図３のように第２の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。これは、“順方向”、“逆方向”のいずれにも当てはまる。
【００８７】
以上説明したように実施の形態１では、第１ページと第２ページの書き込み順に制限無く多値メモリとしてデータを記憶できる。
【００８８】
《実施の形態２》
本発明の実施の形態２について、図６の半導体記憶装置の構成を示すブロック図を用いて説明する。
【００８９】
図６は図１に対して、揮発メモリ１２を設けた点が異なる。揮発メモリ１２へと不揮発記憶回路９は接続されており、書き込み状態データＤａとフラグデータＦｗを送受信する。一般的に、不揮発記憶回路は、書き込み、読み出し速度が遅いが、それに対して揮発メモリはＣＭＯＳ回路で構成されており、高速に書き込み、読み出しが可能である。そこで、実施の形態１におけるメモリセルアレイ１への書き込み、読み出し時に実施する不揮発記憶回路９への読み出し、書き込み動作を揮発メモリ１２に対して行うことで高速な処理が可能となる。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００９０】
図７は、揮発メモリ１２へと不揮発記憶回路９とのデータ送受信の例を示している。
【００９１】
電源ＯＮされると、不揮発記憶回路９から書き込み状態データＤａ、フラグデータＦｗを読み出し、揮発メモリ１２へ格納する。
【００９２】
また、電源ＯＦＦの直前に、揮発メモリ１２から不揮発記憶回路９へ書き込み状態データＤａ、フラグデータＦｗを書き込む。
【００９３】
以上説明したように実施の形態２では、高速な書き込みおよび読み出し処理が可能となる。
【００９４】
《実施の形態３》
本発明の実施の形態３について、図８の半導体記憶装置の構成を示すブロック図を用いて説明する。
【００９５】
図８は図１に対して、チップ別フラグ制御回路１３を設けた点が異なる。
【００９６】
チップ別フラグ制御回路１３は、不揮発記憶回路９からチップ別のフラグデータＦｃを読み出し、ワード線制御回路６へチップ別のフラグデータＦｃの供給を行い、また、ワード線別フラグ制御回路１０からワード線別のフラグデータＦｗを入手して、チップ別のフラグデータＦｃの更新が必要かどうかを判断し、さらに、チップ別のフラグデータＦｃを不揮発記憶回路９へ書き込む。チップ別フラグ制御回路１３は、全てのワード線別のフラグデータの状態を管理するチップ別フラグ記憶部に対応している。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００９７】
図９は、チップ別フラグ制御回路１３と不揮発記憶回路９とのデータ送受信の例を示している。電源ＯＮされると、不揮発記憶回路９からチップ別フラグ制御回路１３へチップ別のフラグデータＦｃを読み出す。また、電源ＯＦＦの前に、チップ別フラグ制御回路１３から不揮発記憶回路９へチップ別のフラグデータＦｃを書き込む。
【００９８】
次にメモリセルアレイ１へのデータ書き込み、読み出しのフローについて、それぞれ図１０と図１１を用いて説明する。
【００９９】
書き込みフロー：
書き込み動作が開始され、外部より書き込みのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて書き込みフローは異なるので第１ページと第２ページに分けて説明する。
【０１００】
・第１ページの場合
ワード線別状態制御回路１１が不揮発記憶回路９から書き込み状態データＤａを読み出し、もし、第２ページが書き込み未であれば、従来通りメモリセルを第１ページの書き込みデータに応じて、状態“０”または状態“１”にする（第１の書き込み動作ａ１）。
【０１０１】
一方、書き込み状態データＤａの読み出し結果が第２ページ書き込み済であれば、図２のように書き込みデータに応じて、状態“０”、状態“１”、状態“３”、状態“４”にする（第４の書き込み動作ａ４）。このように、第１ページの場合は、実施の形態１と同様である。
【０１０２】
・第２ページの場合
ワード線別状態制御回路１１が不揮発記憶回路９から書き込み状態データＤａを読み出し、もし、第１ページが書き込み済であれば、従来通りメモリセルを第１ページの書き込みデータに応じて、状態“０”、状態“１”、状態“２”、状態“３”にする（第２の書き込み動作ａ２）。
【０１０３】
一方、書き込み状態データＤａの読み出し結果が第１ページ書き込み未であれば、第１ページ書き込みの前に第２ページの書き込みを実行する第２ページ→第１ページの順の“逆方向”の処理となるので、ワード線別フラグ制御回路１０を介して、不揮発記憶回路９へワード線別のフラグデータＦｗとして“１”を書き込む（第３の書き込み動作ａ３）。さらに、チップ別フラグ制御回路１３は、チップ別のフラグデータＦｃを不揮発記憶回路９へ書き込む。そして、メモリセルアレイ１のメモリセルは図２のように書き込みデータに応じて、状態“０”または状態“３”にする。
【０１０４】
読み出しフロー：
読み出し動作が開始され、外部より読み出しのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第１ページと第２ページに分けて説明する。
【０１０５】
・第１ページの場合
チップ別のフラグデータＦｃが“０”の場合は、第１ページ→第２ページの順の“順方向”に書き込みがなされているので、従来と同様に、第３の判定レベルと第１の判定レベルの２回でデータを読み出す。
【０１０６】
一方、チップ別のフラグデータＦｃが“１”の場合は、ワード線毎に書き込みページ順の判定が必要なので、ワード線別フラグ制御回路１０が不揮発記憶回路９からワード線別のフラグデータＦｗを読み出し、もし、ワード線別のフラグデータＦｗが“０”であれば、第３の判定レベルと第１の判定レベルの２回、もし、ワード線別のフラグデータＦｗが“１”であれば、第４の判定レベルと第３の判定レベルと第１の判定レベルの３回でデータを読み出す。
【０１０７】
ここで、第１の判定レベルより大きいときは、図３で状態“１”と状態“３”の何れかになるが、第１ページデータはそれぞれ“０”，“１”である。そのため、両者を区別するための第３の判定レベルが必要である。
【０１０８】
・第２ページの場合
ワード線別のフラグデータＦｗ、チップ別のフラグデータＦｃに依存しないので、図２３または図３のように第２の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。
【０１０９】
以上説明したように実施の形態３では、チップ単位で、“順方向”書き込みか“逆方向”書き込みかを判別し、“順方向”書き込みのチップにおいては、ワード線別のフラグデータの判定が省略できるので、読み出し処理の高速化が可能となる。
【０１１０】
《実施の形態４》
本発明の実施の形態４について、図１２の半導体記憶装置の構成を示すブロック図を用いて説明する。
【０１１１】
メモリセルアレイ１ａとメモリセルアレイ１ｂは、図８におけるメモリセルアレイ１を２つに分割したものである。ワード線制御回路６ａとワード線制御回路６ｂは、図８におけるワード線制御回路６を２つに分割し、ワード線制御回路６ａはメモリセルアレイ１ａ、ワード線制御回路６ｂはメモリセルアレイ１ｂに接続されている。ブロック別フラグ制御回路１４は、不揮発記憶回路９からブロック別のフラグデータＦｂを読み出し、ワード線制御回路６ａとワード線制御回路６ｂへ個々にブロック別のフラグデータＦｂの供給を行い、また、ワード線別フラグ制御回路１０からワード線別のフラグデータＦｗを入手して、ブロック別のフラグデータＦｂの更新が必要かどうかを判断し、さらに、ブロック別のフラグデータＦｂを不揮発記憶回路９へ書き込む。ブロック別フラグ制御回路１４は、複数ページを単位とするブロック別にワード線別のフラグデータの状態を管理するブロック別フラグ記憶部に対応している。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【０１１２】
図１３は、ブロック別フラグ制御回路１４と不揮発記憶回路９とのデータ送受信の例を示している。電源ＯＮされると、不揮発記憶回路９からブロック別フラグ制御回路１４へブロック別のフラグデータＦｂを読み出す。また、電源ＯＦＦの前に、ブロック別フラグ制御回路１４から不揮発記憶回路９へブロック別のフラグデータＦｂを書き込む。
【０１１３】
次にメモリセルアレイ１ａ、メモリセルアレイ１ｂへのデータ書き込み、読み出しのフローについて、それぞれ図１４と図１５を用いて説明する。
【０１１４】
書き込みフロー：
書き込み動作が開始され、外部より書き込みのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて書き込みフローは異なるので第１ページと第２ページに分けて説明する。
【０１１５】
・第１ページの場合
ワード線別状態制御回路１１が不揮発記憶回路９から書き込み状態データＤａを読み出し、もし、第２ページが書き込み未であれば、従来通りメモリセルを第１ページの書き込みデータに応じて、状態“０”または状態“１”にする。
【０１１６】
一方、書き込み状態データＤａを読み出し結果が第２ページ書き込み済であれば、図２のように書き込みデータに応じて、状態“０”、状態“１”、状態“３”、状態“４”にする。このように、第１ページの場合は、実施の形態１と同様である。
【０１１７】
・第２ページの場合
ワード線別状態制御回路１１が不揮発記憶回路９から書き込み状態データＤａを読み出し、もし、第１ページが書き込み済であれば、従来通りメモリセルを第１ページの書き込みデータに応じて、状態“０”、状態“１”、状態“２”、状態“３”にする。
【０１１８】
一方、書き込み状態データＤａを読み出し結果が第１ページ書き込み未であれば、第１ページ書き込みの前に第２ページの書き込みを実行する第２ページ→第１ページの順の“逆方向”の処理となるので、ワード線別フラグ制御回路１０を介して、不揮発記憶回路９へワード線別のフラグデータＦｗとして“１”を書き込む。さらに、ブロック別フラグ制御回路１４は、ブロック別のフラグデータＦｂを不揮発記憶回路９へ書き込む。そして、メモリセルアレイ１のメモリセルは図２のように書き込みデータに応じて、状態“０”または状態“３”にする。
【０１１９】
読み出しフロー：
読み出し動作が開始され、外部より読み出しのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第１ページと第２ページに分けて説明する。
【０１２０】
・第１ページの場合
ブロック別のフラグデータＦｂが“０”の場合は、必ず第１ページ→第２ページの順の“順方向”に書き込みがなされているので、従来と同様に、第３の判定レベルと第１の判定レベルの２回でデータを読み出す。
【０１２１】
一方、ブロック別のフラグデータＦｂが“１”の場合は、ワード線毎に書き込みページ順の判定が必要なので、ワード線別フラグ制御回路１０が不揮発記憶回路９からワード線別のフラグデータＦｗを読み出し、もし、ワード線別のフラグデータＦｗが“０”であれば、第３の判定レベルと第１の判定レベルの２回でデータを読み出し、もし、ワード線別のフラグデータＦｗが“１”であれば、第４の判定レベルと第３の判定レベルと第１の判定レベルの３回でデータを読み出す。
【０１２２】
ここで、第１の判定レベルより大きいときは、図３で状態“１”と状態“３”の何れかになるが、第１ページデータはそれぞれ“０”，“１”である。そのため、両者を区別するための第３の判定レベルが必要である。
【０１２３】
・第２ページの場合
ワード線別のフラグデータＦｗ、ブロック別のフラグデータＦｂに依存しないので、図２３または図３のように第２の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。
【０１２４】
以上説明したように実施の形態４では、一部のページで第２ページ→第１ページの順の“逆方向”に書き込みがなされても、第１ページ→第２ページの順の“順方向”に書き込まれたブロックは高速に読み出しが可能であり、全体として読み出し速度を向上させることができる。
【０１２５】
《実施の形態５》
本発明の実施の形態５は、実施の形態１の不揮発記憶回路９に代えてフラグ用メモリセルアレイ１５を備えたものである。図１６の半導体記憶装置の構成を示すブロック図と、図１７のメモリセルアレイ図を用いて説明する。
【０１２６】
フラグ用メモリセルアレイ１５は、図１７のようにメモリセルアレイ１の同一ワード線上に設けたメモリセルからなるメモリセルアレイで、メモリセルアレイ１のメモリセルと同種類のメモリセルで構成されている。フラグ用メモリセルアレイ１５は、ワード線別のフラグデータＦｗおよび書き込み状態データＤａを記憶する。メモリセルアレイ１のメモリセルは不揮発記憶回路９に比べ小面積であるので、フラグデータＦｗおよび書き込み状態データＤａを記憶するための記憶回路を小面積化できる。
【０１２７】
フラグセル用ビット線制御回路１６は、データ記憶回路を含み、ビット線を介してフラグ用メモリセルアレイ１５中のメモリセルのデータを読み出したり、ビット線を介してフラグセル用メモリセルアレイ１５中のメモリセルの状態を検出したり、ビット線を介してフラグセル用メモリセルアレイ１５中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【０１２８】
フラグセル用ビット線制御回路１６は、ワード線別フラグ制御回路１０、ワード線別状態制御回路１１が接続されており、それぞれワード線別のフラグデータＦｗ、書き込み状態データＤａの送受信を行う。
【０１２９】
その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【０１３０】
次に、図１８を用いて、ワード線別のフラグデータＦｗ、書き込み状態データＤａの書き込みを実行したときのフラグ用メモリセルアレイ１５のメモリセル状態遷移について説明する。
【０１３１】
消去状態すなわちメモリセルの状態“０”において、第１ページ→第２ページの順の“順方向”の書き込みを行ったときは、フラグ用メモリセルアレイ１５のワード線別のフラグデータＦｗは状態“１”に移動させる。その後、第２ページの書き込みを実行した場合は、ワード線別のフラグデータＦｗは状態“１”のままにする。
【０１３２】
一方、消去状態すなわちメモリセルの状態“０”において、第２ページ→第１ページの順の“逆方向”の書き込みを行ったときは、フラグ用メモリセルアレイ１５のワード線別のフラグデータＦｗは状態“３”に移動させる。その後、第１ページの書き込みを実行した場合は、ワード線別のフラグデータＦｗは状態“３”のままにする。
【０１３３】
なお、フラグ用メモリセルアレイ１５への書き込み動作は、同一ワード線に接続されているので、メモリセルアレイ１へのデータ書き込みと同時に実施する。
【０１３４】
次にメモリセルアレイ１、フラグ用メモリセルアレイ１５へのデータ書き込み、読み出しのフローについて、それぞれ図１９と図２０を用いて説明する。
【０１３５】
書き込みフロー：
書き込み動作が開始され、外部より書き込みのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて書き込みフローは異なるので、第１ページと第２ページに分けて説明する。
【０１３６】
・第１ページの場合
ワード線を第１の判定レベルに設定してフラグ用メモリセルアレイ１５から書き込み状態データＤａを読み出し、ワード線別のフラグデータＦｗが状態“０”であれば、該当のワード線のメモリセルは未書き込みであるので、従来通りメモリセルアレイ１のメモリセルを第１ページの書き込みデータに応じて、状態“０”または状態“１”にするとともに、フラグ用メモリセルアレイ１５のワード線別のフラグデータＦｗは状態“１”にする。
【０１３７】
一方、フラグ用メモリセルアレイ１５から書き込み状態データＤａを読み出し、状態“０”以外であれば、第２ページ書き込み済であるので、図２のように書き込みデータに応じて、メモリセルアレイ１のメモリセルを状態“０”、状態“１”、状態“３”、状態“４”にする。
【０１３８】
・第２ページの場合
ワード線を第１の判定レベルに設定してフラグ用メモリセルアレイ１５から書き込み状態データＤａを読み出し、ワード線別のフラグデータＦｗが状態“０”であれば、該当のワード線のメモリセルは未書き込みであり、第１ページ書き込みの前に第２ページの書き込みを実行する第２ページ→第１ページの順の“逆方向”の処理となるので、メモリセルアレイ１のメモリセルを図２のように書き込みデータに応じて、状態“０”または状態“３”にするとともに、フラグ用メモリセルアレイ１５のワード線別のフラグデータＦｗは状態“３”にする。
【０１３９】
一方、フラグ用メモリセルアレイ１５から書き込み状態データＤａを読み出し、“０”以外であれば、第１ページ書き込み済であるので、従来通りメモリセルアレイ１のメモリセルを第１ページの書き込みデータに応じて、状態“０”、状態“１”、状態“２”、状態“３”にする。
【０１４０】
読み出しフロー：
読み出し動作が開始され、外部より読み出しのページが指定されると、第１ページか第２ページかを判定する。その判定結果に応じて読み出しフローは異なるので、第１ページと第２ページに分けて説明する。
【０１４１】
・第１ページの場合
ワード線を第３の判定レベルに設定して、フラグ用メモリセルアレイ１５から書き込み状態データＤａを読み出す。ここで、ワード線を第３の判定レベルで読み出すのは、その後の動作でメモリセルアレイ１のメモリセルデータを読み出すときに必要なワード線設定回数を減らすためである。すなわち、ワード線を第３の判定レベルに設定して、フラグ用メモリセルアレイ１５から書き込み状態データＤａを読み出すと同時に、ビット線制御回路２へメモリセルアレイ１のメモリセルデータをラッチしておく。
【０１４２】
フラグ用メモリセルアレイ１５からのワード線別のフラグデータＦｗが状態“２”以下であれば、従来と同様に、メモリセルアレイ１のメモリセルは状態“０”、状態“１”、状態“２”、状態“３”の何れかであり、第１の判定レベルとビット線制御回路２へラッチされたデータとで判定を行ってデータを読み出す。ここで、データを確定させるために、第１の判定レベルと第３の判定レベルでの読み出しデータが必要ということである。
【０１４３】
一方、フラグ用メモリセルアレイ１５からワード線別のフラグデータＦｗを読み出し、状態“３”以上であればメモリセルアレイ１のメモリセルは状態“０”、状態“１”、状態“３”、状態“４”の何れかであり、第４の判定レベルと第１の判定レベルとビット線制御回路２へラッチされたデータとで判定を行ってデータを読み出す。ここで、データを確定させるために、第１の判定レベルと第３の判定レベルと第４の判定レベルでの読み出しデータが必要ということである。
【０１４４】
・第２ページの場合
ワード線別のフラグデータＦｗに依存しないので、図２３または図３のように第２の判定レベルでメモリセルの閾値電圧状態を判定することでデータを読み出す。
【０１４５】
以上説明したように実施の形態５では、ワード線別のフラグデータＦｗおよび書き込み状態データＤａを記憶するメモリの面積を小面積化が可能となる。
【産業上の利用可能性】
【０１４６】
本発明の技術は、多値データを記憶することが可能なＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリ等の半導体記憶装置およびその制御方法として有用である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施の形態１における半導体記憶装置の構成を示すブロック図
【図２】本発明の実施の形態１における半導体記憶装置で“逆方向”書き込みした場合のメモリセル閾値電圧の遷移を表す図
【図３】本発明の実施の形態１における半導体記憶装置で“逆方向”書き込みした場合の読み出しの概念図
【図４】本発明の実施の形態１における半導体記憶装置の書き込みの動作を示すフローチャート
【図５】本発明の実施の形態１における半導体記憶装置の読み出しの動作を示すフローチャート
【図６】本発明の実施の形態２における半導体記憶装置の構成を示すブロック図
【図７】本発明の実施の形態２における半導体記憶装置の揮発メモリと不揮発記憶回路のデータ送信の動作を示すフローチャート
【図８】本発明の実施の形態３における半導体記憶装置の構成を示すブロック図
【図９】本発明の実施の形態３における半導体記憶装置の揮発メモリと不揮発記憶回路のデータ送信の動作を示すフローチャート
【図１０】本発明の実施の形態３における半導体記憶装置の書き込みの動作を示すフローチャート
【図１１】本発明の実施の形態３における半導体記憶装置の読み出しの動作を示すフローチャート
【図１２】本発明の実施の形態４における半導体記憶装置の構成を示すブロック図
【図１３】本発明の実施の形態４における半導体記憶装置の揮発メモリと不揮発記憶回路のデータ送信の動作を示すフローチャート
【図１４】本発明の実施の形態４における半導体記憶装置の書き込みの動作を示すフローチャート
【図１５】本発明の実施の形態４における半導体記憶装置の読み出しの動作を示すフローチャート
【図１６】本発明の実施の形態５における半導体記憶装置の構成を示すブロック図
【図１７】本発明の実施の形態５における半導体記憶装置のメモリセルアレイを示した図
【図１８】本発明の実施の形態５における半導体記憶装置のフラグ用メモリセルアレイのメモリセル閾値電圧の遷移を表す図
【図１９】本発明の実施の形態５における半導体記憶装置の書き込みの動作を示すフローチャート
【図２０】本発明の実施の形態５における半導体記憶装置の読み出しの動作を示すフローチャート
【図２１】従来の技術における半導体記憶装置を構成を示すブロック図
【図２２】従来の技術における半導体記憶装置の書き込みによるメモリセル閾値電圧の遷移を表す図
【図２３】従来の技術における半導体記憶装置の読み出しの概念を示す図
【符号の説明】
【０１４８】
１，１ａ，１ｂ  メモリセルアレイ
２  ビット線制御回路
３  カラムデコーダ
４  データ入出力回路
５  データ入出力端子
６，６ａ，６ｂ  ワード線制御回路
７ａ  制御信号発生回路
７ｂ  制御電圧発生回路
８  制御信号入力端子
９  不揮発記憶回路
１０  ワード線別フラグ制御回路
１１  ワード線別状態制御回路
１２  揮発メモリ
１３  チップ別フラグ制御回路
１４  ブロック別フラグ制御回路
１５  フラグ用メモリセルアレイ
１６  フラグセル用ビット線制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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