(57)【要約】【課題】電流差分型画素回路の走査線の本数を削減し、以って表示装置の歩留りを改善する。【解決手段】画素回路２ｎは、信号線ＳＬに流れる信号電流をサンプリングする第１サンプリング手段と、信号電流に前後して信号線ＳＬに流れる基準電流をサンプリングする第２サンプリング手段と、サンプリングされた信号電流と基準電流の差分に応じた制御電圧Ｖｇｓを生成する差分手段とを含む。駆動トランジスタＴｒｄは制御電圧Ｖｇｓをゲートに受けてソース・ドレイン間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。画素回路２ｎは、当該行ｎよりも時間的に先行する前行ｎ−１の画素回路２ｎ−１に供給される複数の制御信号の内の一つである第１制御信号ＷＳ２ｎ−１を、当該行ｎに供給される複数の制御信号の内の別の第２制御信号として用い、以って行当たりの走査線の本数を削減する。【選択図】図１１
2007286453.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部とドライバー部とスキャナ部とからなり、
前記画素アレイ部は、列毎に配した信号線と、行毎に複数本配した走査線と、信号線の列と走査線の行とが交差する部分に配された行列状の画素回路とからなり、
前記ドライバー部は、各信号線に信号電流を流し、
前記スキャナ部は、行順次で複数本の走査線に複数の制御信号を供給し、
各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該複数の制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、
前記画素内制御部は、該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、
前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせ、
前記画素回路は、当該行よりも時間的に先行する前行の画素回路に供給される複数の制御信号の内の一つである第１制御信号を、当該行に供給される複数の制御信号の内の別の第２制御信号として用い、以って行当たりの走査線の本数を削減することを特徴とする表示装置。
【請求項２】
前記画素回路は、当該行の直前にある行の画素回路に供給される第１制御信号を、当該行に供給される第２制御信号に用いることを特徴とする請求項１記載の表示装置。
【請求項３】
各画素回路は、二連のパルスを含む第１制御信号によって制御され、この結果第２制御信号も二連のパルスを含み、
各画素回路が二連のパルスを含む第２制御信号に応じて正常に動作するため、二連のパルスの時間的間隔は、該スキャナ部が行う行順次走査の間隔と等しくすることを特徴とする請求項２記載の表示装置。
【請求項４】
各画素回路は、第１制御信号によって制御される第１トランジスタと、第２制御信号によって制御される第２トランジスタとを含み、
第１制御信号と第２制御信号の極性を揃える為、第１トランジスタと第２トランジスタの導電型を相補的にすることを特徴とする請求項１記載の表示装置。
【請求項５】
前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されていることを特徴とする請求項１記載の表示装置。
【請求項６】
前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルすることを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動する画素回路をマトリクス状（行列状）に配列した表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬデバイスなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度または反射強度を制御する事によって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。また、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行われている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６公報
【特許文献２】特開２００３−２７１０９５公報
【特許文献３】特開２００４−１３３２４０公報
【特許文献４】特開２００４−０２９７９１公報
【特許文献５】特開２００４−０９３６８２公報
【０００４】
図３１は、従来のアクティブマトリクス方式の有機ＥＬディスプレイを示す模式的なブロック図である。図示するように、この表示装置は、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、これに代えて白黒表示の単色画素を用いる事もある。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは電流ドライバー３によって駆動され、信号電流が流れるようになっている。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳお及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５は各画素に含まれる発光素子の発光期間を制御するものである。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正スキャナ７は全体としてスキャナ部を構成しており、１水平期間毎に画素の行を順次走査する。
【０００５】
図３２は、図３１に示した画素回路の構成例を示す回路図である。図示するように、画素回路２は４個のトランジスタＴｒ１，Ｔｒ４，Ｔｒ５，Ｔｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。４個のトランジスタはいずれも薄膜トランジスタである。この内、トランジスタＴｒ１，Ｔｒ４及びＴｒ５は制御用のスイッチングトランジスタであり、いずれもＮチャネル型を用いている。これに対し、トランジスタＴｒｄは発光素子ＥＬを駆動する為の駆動トランジスタであり、Ｐチャネル型を用いている。また発光素子ＥＬはアノード及びカソードを備えた二端子型の自発光素子であり、例えば有機ＥＬ素子を用いる事ができる。
【０００６】
駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続している。ドレインＤは発光素子ＥＬのアノード側に位置する。発光素子ＥＬのカソード側は接地されている。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓの一端に接続している。画素容量Ｃｓの他端は電源Ｖｃｃに接続している。
【０００７】
スイッチングトランジスタＴｒ１のソース／ドレインは信号線ＳＬと駆動トランジスタＴｒｄのゲートＧとの間に接続されている。スイッチングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。スイッチングトランジスタＴｒ４のソース／ドレインは駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されている。このトランジスタＴｒ４のゲートは走査線ＡＺに接続している。スイッチングトランジスタＴｒ５のソース／ドレインは駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続されている。このトランジスタＴｒ５のゲートは走査線ＤＳに接続されている。
【０００８】
駆動トランジスタＴｒｄは飽和領域で動作し、その特性は以下の数式１で表される。
【数１】
2007286453.tif 000003
【０００９】
数式１において、Ｖｇｓはゲート電圧であり、駆動トランジスタＴｒｄのソースＳとゲートＧとの間の電圧を表している。Ｉｄｓはドレイン電流であり、駆動トランジスタＴｒｄのソースＳとドレインＤとの間を流れて発光素子ＥＬに供給される。Ｖｔｈは駆動トランジスタＴｒｄの閾電圧を表している。μは同じく駆動トランジスタＴｒｄのキャリア移動度を表している。またｋは定数であり、Ｃｏｘ・Ｗ／Ｌで与えられる。ここでＣｏｘは駆動トランジスタＴｒｄのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。定数ｋはサイズファクタと呼ばれる場合がある。駆動トランジスタＴｒｄは飽和領域で動作する時、上記数式１から明らかなように、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを越えた時点からドレイン電流Ｉｄｓが流れ始める。ドレイン電流Ｉｄｓの大きさはゲート電圧Ｖｇｓの２乗に比例して増大する。なお、本明細書では、駆動トランジスタの閾電圧Ｖｔｈは、駆動トランジスタの閾値電圧の絶対値をとったものとする。ちなみに、Ｐチャネル型のトランジスタではしきい値電圧は負の値を持つので、その値をそのまま上記数式１に入れてしまうと正しくないことになる。その為、本明細書では絶対値をとり、Ｖｔｈは正の値にて取り扱うことにする。
【００１０】
駆動トランジスタＴｒｄは例えば多結晶シリコン薄膜を活性層とするＴＦＴである。多結晶シリコン薄膜としては、レーザーアニールで結晶化された低温ポリシリコンが多用されている。一般に、低温ポリシリコンＴＦＴはデバイス毎に閾電圧Ｖｔｈやキャリア移動度μがばらつく傾向にある。換言すると、個々の画素回路２毎に駆動トランジスタＴｒｄのＶｔｈやμが異なっている。
【００１１】
画素回路２は大別してサンプリング動作と発光動作を行う。始めのサンプリング動作ではトランジスタＴｒ５をオフする一方トランジスタＴｒ１及びＴｒ４をオンする。この状態で信号線ＳＬを電流ドライバー３で駆動すると、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ４，Ｔｒ１を通って信号線ＳＬに流れる。この時の駆動トランジスタＴｒｄの動作特性は以下の数式２で表される。
【数２】
2007286453.tif 000004
上記数式２は数式１のドレイン電流Ｉｄｓを信号電流Ｉｓｉｇで置き換えたものとなっている。
【００１２】
信号電流Ｉｓｉｇが流れたとき駆動トランジスタＴｒｄのゲートＧとソースＳとの間に現れるゲート電圧Ｖｇｓは、数式２をＶｇｓで解くことによって、以下の数式３の様に表される。
【数３】
2007286453.tif 000005
【００１３】
数式３で表されるゲート電圧Ｖｇｓは画素容量Ｃｓに保持される。この様にして、サンプリング動作では電流ドライバー３によって供給される信号電流Ｉｓｉｇのレベルに応じたゲート電圧Ｖｇｓが画素容量Ｃｓに書き込まれる。簡略的に言うと、信号電流Ｉｓｉｇが駆動トランジスタＴｒｄのゲートに書き込まれた事になる。
【００１４】
続いて発光動作では、トランジスタＴｒ１及びＴｒ４がオフする一方、Ｔｒ５がオンになる。これにより、駆動トランジスタＴｒｄから駆動電流Ｉｄｓが発光素子ＥＬに流れ、所定の輝度で発光する事になる。このとき駆動トランジスタＴｒｄに流れる駆動電流Ｉｄｓは以下の数式４で表される。
【数４】
2007286453.tif 000006
【００１５】
数式３で求めたＶｇｓを数式４のＶｇｓに代入して整理すると、結局移動度μ及び閾電圧Ｖｔｈの項がキャンセルされ、Ｉｄｓ＝Ｉｓｉｇとなる。したがって駆動トランジスタＴｒｄの移動度μや閾電圧Ｖｔｈが画素毎にばらついていても、上述の信号電流書き込み動作を行うことで全てキャンセルされ、画面のユニフォーミティを維持する事ができる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図３２に示した従来の画素回路は駆動トランジスタの移動度μや閾電圧Ｖｔｈのばらつきに関わらず、信号電流Ｉｓｉｇと同じ駆動電流Ｉｄｓを発光素子ＥＬに供給する事ができるという利点がある。電流ドライバー３は信号電流Ｉｓｉｇのレベルを階調制御する事で、発光素子ＥＬの輝度を黒レベルから中間のグレーレベルを通って白レベルまで変化させる事ができる。黒レベルのとき信号電流Ｉｓｉｇは微弱となって０に近づく一方、白レベルでは大きな電流値となる。しかしながら、信号線ＳＬの寄生容量は数十ｐＦと比較的大きく、図３２に示した従来の構成では、電流値の微弱な黒レベルの信号電流Ｉｓｉｇはサンプリング動作に割り当てられた１水平映像期間（１Ｈ）内で充分に書き込む事ができないという課題があった。
【００１７】
図３３は、この問題を模式的に表したものである。画素アレイ１は画面を構成しており、黒の背景に白のウインドウを表示させた場合である。白いウインドウの下方にグレーの部分が現れている。本来、このグレーの部分は背景に属し、黒色でなければならない。しかしながら、図３２に示した従来の画素回路構成では、白いウインドウの下方に位置する画素に黒レベルの信号電流を書き込むことができず、図示のような黒浮きや縦クロストークなどが発生する為、解決すべき課題となっている。
【課題を解決するための手段】
【００１８】
上述した従来の技術の課題に鑑み、本発明は黒レベルの信号電流も十分書き込み可能な表示装置を提供することを広義の目的とする。特にかかる広義の目的を達成する上で必要になる走査線の本数を削減し、以って表示装置の歩留りを改善することを狭義の目的とする。かかる広義及び狭義の目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列毎に配した信号線と、行毎に複数本配した走査線と、信号線の列と走査線の行とが交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は、各信号線に信号電流を流し、前記スキャナ部は、行順次で複数本の走査線に複数の制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該複数の制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、前記画素内制御部は、該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせ、前記画素回路は、当該行よりも時間的に先行する前行の画素回路に供給される複数の制御信号の内の一つである第１制御信号を、当該行に供給される複数の制御信号の内の別の第２制御信号として用い、以って行当たりの走査線の本数を削減することを特徴とする。
【００１９】
好ましくは、前記画素回路は、当該行の直前にある行の画素回路に供給される第１制御信号を、当該行に供給される第２制御信号に用いる。又各画素回路は、二連のパルスを含む第１制御信号によって制御され、この結果第２制御信号も二連のパルスを含み、各画素回路が二連のパルスを含む第２制御信号に応じて正常に動作するため、二連のパルスの時間的間隔は、該スキャナ部が行う行順次走査の間隔と等しくする。又各画素回路は、第１制御信号によって制御される第１トランジスタと、第２制御信号によって制御される第２トランジスタとを含み、第１制御信号と第２制御信号の極性を揃える為、第１トランジスタと第２トランジスタの導電型を相補的にする。又前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。又前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。
【発明の効果】
【００２０】
本発明にかかる表示装置は、電流ドライバー側から信号電流ばかりでなく基準電流も供給している。画素回路は前後して信号電流及び基準電流をサンプリングし、さらに両者の差分を求めて駆動トランジスタのゲート制御電圧としている。これにより、駆動トランジスタは基準電流に対する信号電流の差分に応じて発光素子を駆動する事ができる。その際、黒レベルの発光輝度では差分が０に近くなり、信号電流が基準電流と略同じになる。この様な状態でも、信号電流及び基準電流の絶対値は信号線の寄生容量に対して充分高く設定する事ができる。したがって、黒レベルの電流でも各画素に充分高速で書き込むことができ、従来問題となっていた黒浮きや縦クロストークを防ぐ事ができる。表示すべき輝度階調に依存することなく、信号電流及び基準電流のレベルを高く設定できるので、黒表示の電流であっても１水平期間内に充分画素に書き込むことができ、輝度が充分沈んだ黒色を表現でき、高いコントラスト特性を得ることが可能である。また、駆動トランジスタの閾電圧や移動度に依存することなく、信号電流と基準電流の差分を求めて発光素子に対する駆動電流を制御する為、駆動トランジスタの特性ばらつきに影響を受けることなく、高いユニフォーミティの画像を表示する事ができる。特に、移動度や閾電圧が大きくばらつく低温ポリシリコンＴＦＴを用いた画素回路で、本発明の効果が大きい。
【００２１】
特に本発明では、当該行よりも時間的に先行する前行の画素回路に供給される複数の制御信号の内の１つである第１制御信号を、当該行に供給される複数の制御信号の内の別の第２制御信号として用いている。これにより行当りの走査線の本数を削減することが出来る。走査線の本数が少なくなることで、配線間のオーバーラップが少なくなり、短絡欠陥が減少するので、表示装置を構成するパネルの製造歩留りを改善することが出来る。また、走査線の本数を削減した分、周辺回路に含まれるスキャナを省略出来るので、パネルの狭額縁化も達成できる。通常、パネルは中央の画素アレイ部が画面を構成し、これを額縁のように囲むようにスキャナなどの周辺回路が配されている。本発明ではスキャナを削減できるので、その分パネル上で周辺回路部が占有する額縁の部分の面積を狭く出来る。
【発明を実施するための最良の形態】
【００２２】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の元になった先行開発にかかる表示装置の全体的な構成を示すブロック図である。この先行開発にかかる表示装置は、本発明の元になるものであり、ここに本発明の一部として詳細に説明する。なおこの先行開発にかかる表示装置は、本願と出願人を同じくする特願２００４−３４７２８３に詳細に記載されている。図示するように、本表示装置はアクティブマトリクス型であり、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー３、第一ライトスキャナ４１、第二ライトスキャナ４２、第三ライトスキャナ４３、ドライブスキャナ５及び補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは電流ドライバー３によって駆動される。換言すると、電流ドライバー３は信号線ＳＬに信号電流及び基準電流を流す。走査線ＷＳは実際には３本の走査線ＷＳ１，ＷＳ２，ＷＳ３に分かれている。最初の走査線ＷＳ１は第一ライトスキャナ４１によって走査される。次の走査線ＷＳ２は第二ライトスキャナ４２によって走査される。残る走査線ＷＳ３は第三ライトスキャナ４３によって走査される。これらの走査線ＷＳ１ないしＷＳ３に供給される制御信号はそれぞれタイミングが異なっている。また、走査線ＷＳ１，ＷＳ２，ＷＳ３と平行に別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５は各画素に含まれる発光素子の発光期間を制御するものである。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４１，４２，４３、ドライブスキャナ５及び補正用スキャナ７は全体としてスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。
【００２３】
図２は、図１に示した画素回路２の構成を示す回路図である。本画素回路２は、６個の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５及びＴｒｄと、２個の画素容量Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬとで構成されている。６個の薄膜トランジスタの内、スイッチング制御用のトランジスタＴｒ１ないしＴｒ５はＮチャネル型である。残るトランジスタＴｒｄは、発光素子ＥＬを駆動する為の駆動トランジスタである。駆動トランジスタＴｒｄはＰチャネル型となっている。本先行開発例では、これら６個の薄膜トランジスタは低温ポリシリコン薄膜をチャネル領域としている。発光素子ＥＬはアノード及びカソードを備えた二端子型デバイスであり、例えば有機ＥＬ発光素子を用いる事ができる。なお、上記実施例ではトランジスタＴｒ１〜Ｔｒ５は全てＮチャネル型としているが、これらは全てＰチャネル型もしくはＮチャネル型とＰチャネル型が混在していても構わない。
【００２４】
駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続している。駆動トランジスタＴｒｄのドレインＤは発光素子ＥＬのアノード側に接続している。発光素子ＥＬのカソードは接地されている。なお、発光素子ＥＬのカソード接地電位は、Ｖｃａｔｈｏｄｅで表される場合がある。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓ２の一端に接続している。この画素容量Ｃｓ２の他端はもう１つの画素容量Ｃｓ１の一端に接続している。この画素容量Ｃｓ１の他端は電源Ｖｃｃに接続している。
【００２５】
スイッチングトランジスタＴｒ１のソース／ドレインは信号線ＳＬと駆動トランジスタＴｒｄのゲートＧに接続しており、そのゲートは走査線ＷＳ１を介して第一ライトスキャナ４１に接続されている。スイッチングトランジスタＴｒ２はそのソース／ドレインが駆動トランジスタＴｒｄのゲートＧと画素容量Ｃｓ１の一端との間に接続され、ゲートが走査線ＷＳ２を介して第二ライトスキャナ４２に接続している。スイッチングトランジスタＴｒ３はソース／ドレインが一対の画素容量Ｃｓ１，Ｃｓ２の間に接続され、このゲートが走査線ＷＳ３を介して第三ライトスキャナ４３に接続している。スイッチングトランジスタＴｒ４は、そのソース／ドレインが駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されており、そのゲートが走査線ＡＺを介して補正用スキャナ７に接続している。スイッチングトランジスタＴｒ５は、そのソース／ドレインが駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続され、そのゲートが走査線ＤＳを介してドライブスキャナ５に接続されている。
【００２６】
図３は、図２に示した画素回路の動作説明に供する模式図である。図示するように、信号線には、電流ドライバーから信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆが交互に流れる。また、各スイッチングトランジスタＴｒのゲートには対応する走査線を介して各スキャナから制御信号が供給される。図では理解を容易にする為、走査線と同じ符号を用いて制御信号を表している。例えばスイッチングトランジスタＴｒ１のゲートに印加される制御信号はＷＳ１で表してある。同様にトランジスタＴｒ２のゲートに印加される制御信号はＷＳ２で表され、トランジスタＴｒ３の制御信号はＷＳ３で表され、トランジスタＴｒ４の制御信号はＡＺで表され、トランジスタＴｒ５の制御信号はＤＳで表されている。また、一対の画素容量Ｃｓ１，Ｃｓ２はその容量値Ｃ１，Ｃ２を図示してある。本先行開発例では、一対の画素容量Ｃｓ１，Ｃｓ２の容量値Ｃ１とＣ２は等しくなるように設定されている。
【００２７】
図４は、図３に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、信号電流及び各制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳの波形を表してある。信号電流Ｉｓｉｇは１水平期間（１Ｈ）毎に変化しており、それぞれ対応する行の画素に割り当てられる。１Ｈ内で電流レベルは、ＩｓｉｇとＩｒｅｆの間を切り替わる。基準電流Ｉｒｅｆは予め所定のレベルに設定されている。信号電流Ｉｓｉｇはこの基準電流Ｉｒｅｆを基準として１Ｈ毎に変化している。信号電流Ｉｓｉｇのレベルが高くなる程、発光輝度は大きくなる。
【００２８】
タイミングＴ０で制御信号ＷＳ１，ＷＳ２及びＡＺはローレベルにある一方、制御信号ＷＳ３及びＤＳはハイレベルにある。各スイッチングトランジスタはＮチャネル型であるので、対応する制御信号がハイレベルにある時オン状態となり、ローレベルにある時オフ状態となる。タイミングＴ０では制御信号ＤＳがハイレベルである為スイッチングトランジスタＴｒ５はオンとなっており、駆動トランジスタＴｒ５から発光素子ＥＬに駆動電流が流れるので、画素回路は発光状態である。
【００２９】
ここからタイミングＴ１になると、制御信号ＤＳがローレベルになり、発光素子ＥＬは非発光状態に切り替わる。タイミングＴ２で制御信号ＡＺがハイレベルになる。さらにタイミングＴ３で制御信号ＷＳ１及びＷＳ２もハイレベルとなる。このとき信号線には基準電流Ｉｒｅｆが流れている。タイミングＴ４に進むと制御信号ＷＳ２がローレベルに戻る。このタイミングＴ３〜Ｔ４までの期間で基準電流Ｉｒｅｆを画素容量Ｃ１に書き込む。
【００３０】
続いてタイミングＴ５になると信号線側が基準電流Ｉｒｅｆから信号電流Ｉｓｉｇに切り替わる。さらにタイミングＴ６で制御信号ＷＳ３がローレベルになる。このタイミングＴ５〜Ｔ６の間で、信号電流Ｉｓｉｇの書き込み及びＩｒｅｆとＩｓｉｇの差分保持動作が行われる。
【００３１】
この後タイミングＴ７で制御信号ＷＳ１が立ち下がる。さらにタイミングＴ８で制御信号ＷＳ２が再びハイレベルになる。続いてタイミングＴ９で制御信号ＡＺがローレベルに戻る。このタイミングＴ８〜Ｔ９の間で駆動トランジスタの閾電圧Ｖｔｈの補正動作が行われる。
【００３２】
さらにタイミングＴ１０に進むと制御信号ＷＳ２がローレベルに戻る。タイミングＴ１１になると制御信号ＷＳ３がハイレベルになると共に制御信号ＤＳがハイレベルになる。これにより発光動作が行われる。
【００３３】
図５は、図４のタイミングチャートに示した期間Ｔ３−Ｔ４で行われるＩｒｅｆ書き込み動作を示す模式図である。この期間Ｔ３−Ｔ４では、信号線に基準電流Ｉｒｅｆが流れている。スイッチングトランジスタはＴｒ１ないしＴｒ４がオンで、Ｔｒ５がオフとなっている。したがって基準電流Ｉｒｅｆが、電源Ｖｃｃから駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４及びＴｒ１を通って信号線側に流れる。この結果基準電流Ｉｒｅｆに応じた電位Ｖｒｅｆが駆動トランジスタＴｒｄのゲートに現れる。この時、駆動トランジスタＴｒｄのゲート電圧Ｖｇｓは以下の数式５によって表される。
【数５】
2007286453.tif 000007
【００３４】
したがって、基準電流Ｉｒｅｆが駆動トランジスタＴｒｄを流れた時の特性式は以下の数式６で表される。
【数６】
2007286453.tif 000008
数式６ではＶｇｓに数式５のＶｃｃ−Ｖｒｅｆを代入する事で、ＩｒｅｆとＶｒｅｆの関係が求められている。
【００３５】
ここで数式６をＶｒｅｆについて整理すると、以下の数式７の様になる。
【数７】
2007286453.tif 000009
この様にして得られた基準電位Ｖｒｅｆはオン状態にあるトランジスタＴｒ２を介して容量Ｃ１に書き込まれる。
【００３６】
図６は、図４に示したタイミングチャートの期間Ｔ５−Ｔ６で行われるＩｓｉｇ書き込み及び電流差分保持動作を示す模式図である。期間Ｔ５−Ｔ６では、信号線に信号電流Ｉｓｉｇが流れる。スイッチングトランジスタはＴｒ１、Ｔｒ３及びＴｒ４がオンにある一方、Ｔｒ２及びＴｒ５がオフになっている。この状態で、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４及びＴｒ１を通って信号線に流れる。この結果、駆動トランジスタＴｒｄのゲート電位はＶｒｅｆからＶｓｉｇに変化する。このＶｓｉｇは、数式７でＶｒｅｆを求めた時と同様にして、以下の数式８によって求められる。
【数８】
2007286453.tif 000010
【００３７】
駆動トランジスタＴｒｄのゲートに現れた電位変化Ｖｓｉｇ−Ｖｒｅｆは、容量Ｃ２を介してノードＡにカップリングされる。ノードＡは一対の容量Ｃ１，Ｃ２の接続点であり、その電位をＶａで表してある。ゲート電位の変化の容量カップリング分は（Ｖｓｉｇ−Ｖｒｅｆ）Ｃ２／（Ｃ１＋Ｃ２）で表される。元々電位ＶｒｅｆにあったＡ点にこの容量カップリング分が加わる為、ノードＡの電位Ｖａは以下の数式９で表される事になる。
【数９】
2007286453.tif 000011
なお上記数式９ではＣ１＝Ｃ２を仮定しているので、Ｖａ＝（Ｖｓｉｇ＋Ｖｒｅｆ）／２となっている。
【００３８】
ノードＡの電位Ｖａから駆動トランジスタＴｒｄのゲート電位Ｖｓｉｇを引いたものが、容量Ｃ２に保持された電位である。数式９の結果から、この容量Ｃ２の両端に保持された電圧Ｖａ−Ｖｓｉｇは（Ｖｒｅｆ−Ｖｓｉｇ）／２で表される。さらに、このＶｒｅｆ及びＶｓｉｇに、数式７及び８で得られた結果を代入すると、結局以下の数式１０が得られる。
【数１０】
2007286453.tif 000012
【００３９】
上記の数式１０から明らかなように、容量Ｃ２の両端には、信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じた電圧が保持された事になる。以上の動作により、信号電流Ｉｓｉｇの書き込みとＩｒｅｆ及びＩｓｉｇの電流差分が求められ、且つ電流差分に応じた電圧が数式１０で表される形によって容量Ｃ２に保持される。
【００４０】
図７は、図４に示したタイミングチャートの期間Ｔ８−Ｔ９で行われるＶｔｈキャンセル動作を示す模式図である。この期間Ｔ８−Ｔ９では、スイッチングトランジスタＴｒ１，Ｔｒ３及びＴｒ５がオフにある一方、スイッチングトランジスタＴｒ２及びＴｒ４がオンしている。これにより、電源Ｖｃｃ、駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４、スイッチングトランジスタＴｒ２及び容量Ｃ１により閉ループが構成される。この閉ループに電源Ｖｃｃから電流が流れ、容量Ｃ１を充電して駆動トランジスタＴｒｄのゲート電位を上昇させる。駆動トランジスタＴｒｄのゲート電圧Ｖｇｓが丁度閾電圧Ｖｔｈに到達した段階で、過渡電流は流れなくなる。この時のゲート電圧Ｖｇｓが閾電圧Ｖｔｈとして容量Ｃ１に書き込まれる事になる。この様にして、駆動トランジスタＴｒｄの閾電圧Ｖｔｈのキャンセルに必要な電位Ｖｔｈが容量Ｃ１に保持される。
【００４１】
図８は、図４のタイミングチャートに示した期間Ｔ１１以降で行われる発光動作を示す模式図である。図示するように、タイミングＴ１１以降の発光期間では、スイッチングトランジスタＴｒ１，Ｔｒ２及びＴｒ４がオフする一方、Ｔｒ３及びＴｒ５がオンしている。この結果駆動電流Ｉｄｓが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ５を通って発光素子ＥＬに流れ、所定の輝度で発光が行われる。この発光期間における駆動トランジスタＴｒｄのゲート電圧ＶｇｓはスイッチングトランジスタＴｒ３がオンしている為、容量Ｃ１に保持された電圧と容量Ｃ２に保持された電圧の和となる。トランジスタＴｒ３をオンして容量Ｃ１とＣ２を接続した時、駆動トランジスタＴｒｄのゲート寄生容量に比べて容量Ｃ１及びＣ２の値が大きいのでＣ１とＣ２は電荷を保持したまま接続される。よって駆動トランジスタＴｒｄのゲート電圧ＶｇｓはＣ１に保持された電圧ＶｔｈとＣ２に保持された電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２の和となり、以下の数式１１で表される。
【数１１】
2007286453.tif 000013
【００４２】
一方、発光期間に流れる駆動電流Ｉｄｓは以下の数式１２によって表される。なお、この数式１２はトランジスタの基本特性を示す数式１と同じである。
【数１２】
2007286453.tif 000014
【００４３】
数式１２に含まれるＶｇｓに数式１１で求めた結果を代入すると、以下の数式１３が得られる。
【数１３】
2007286453.tif 000015
【００４４】
上記数式１３から明らかなように、元々のトランジスタ特性式に含まれていたＶｔｈの項は容量Ｃ１に保持されたＶｔｈの項によってキャンセルされる。これにより、駆動トランジスタＴｒｄの閾電圧Ｖｔｈのばらつきの影響が除かれる。さらに数式１３で残された（Ｖｒｅｆ−Ｖｓｉｇ）／２の項に数式１０で求めた結果を代入すると、以下の数式１４が得られる。
【数１４】
2007286453.tif 000016
【００４５】
数式１４に含まれている移動度μの項は結局分子と分母でキャンセルするので、最終的な駆動電流Ｉｄｓの式は以下の数式１５のようになる。
【数１５】
2007286453.tif 000017
【００４６】
上記数式１５から明らかなように、駆動電流Ｉｄｓは信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じて決まり、駆動トランジスタに固有の移動度μや閾電圧Ｖｔｈは含まれていない。この様にして本画素回路では、ＩｓｉｇとＩｒｅｆの電流差分値により発光電流が決定され、閾電圧Ｖｔｈと移動度μのばらつきによらないユニフォーミティの高い画質を得ることができる。さらに、本画素回路で黒表示はＩｓｉｇ＝Ｉｒｅｆにて表示する。そしてＩｒｅｆ及びＩｓｉｇの値は書き込みに充分な電流値に設定している。このため黒表示の信号電流でも１水平期間内に充分画素容量に書き込む事ができ、黒浮きや縦クロストークなどの発生を抑制できる。
【００４７】
図９は、本画素回路に含まれる駆動トランジスタの動作を模式的に表したグラフである。このグラフは横軸にゲート電圧Ｖｇｓを取り、縦軸にドレイン電流Ｉｄｓを取って、駆動トランジスタの動作特性を模式的に表している。実線は画素Ａに含まれる駆動トランジスタの特性であって、移動度μが大きい場合である。点線のカーブは画素Ｂに含まれる駆動トランジスタの特性であって、移動度μが小さい場合である。移動度μが小さいほど特性カーブは傾斜が緩やかになっており、各画素で特性にばらつきがある。この様な特性のばらつきは低温ポリシリコン薄膜を用いたトランジスタに顕著である。この様に特性のばらつきがある駆動トランジスタであっても、本先行開発例は信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じて発光電流が定まるように駆動トランジスタを制御している。したがって、移動度μがばらついても、常に各画素で電流差分に応じた発光電流制御が行われる為、高ユニフォーミティの画面品質が得られる。
【００４８】
以上説明したように、図２に示した本発明の元になった先行開発例にかかる画素回路は、信号電流Ｉｓｉｇが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉｄｓを供給する駆動トランジスタＴｒｄと、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいて駆動トランジスタＴｒｄの駆動電流Ｉｄｓを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４と画素容量Ｃ２とで構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇをサンプリングする。第２サンプリング手段はトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と画素容量Ｃ１とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆをサンプリングする。差分手段はトランジスタＴｒ１，Ｔｒ３，Ｔｒ４と一対の画素容量Ｃ１，Ｃ２で構成されており、サンプリングされた基準電流Ｉｒｅｆに対するサンプリングされた信号電流Ｉｓｉｇの差分に応じた制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２を生成する。駆動トランジスタＴｒｄは、この制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２をゲートＧに受けてソースＳ／ドレインＤ間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。
【００４９】
第１及び第２サンプリング手段が各々サンプリングする信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆは、両者の相対的な差分が小さいとき発光素子ＥＬの発光量が小さくなり且つ差分が大きいとき発光量が大きくなる一方、相対的な差分が小さいときでも信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆの絶対的なレベルはサンプリングを可能とするように大きく設定されている。
【００５０】
画素回路２の制御部は、上述した第１及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段はトランジスタＴｒ２，Ｔｒ４と画素容量Ｃ１とで構成されており、駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出してこれを前述した制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２に加える事ができる様にしている。これにより、閾電圧Ｖｔｈの影響を駆動電流Ｉｄｓからキャンセルする事ができる。
【００５１】
本先行開発例では、第１サンプリング手段は信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに流してその時ゲートＧに発生する信号電圧Ｖｓｉｇをサンプリングする。同様に第２サンプリング手段は駆動トランジスタＴｒｄに基準電流Ｉｒｅｆを流してその時ゲートＧに発生する基準電圧Ｖｒｅｆをサンプリングする。このとき差分手段は、容量Ｃ２を介して信号電圧Ｖｓｉｇと基準電圧Ｖｒｅｆをカップリングさせ両者の差分を求めて制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）２を生成している。なお、第１サンプリング手段はサンプリングした信号電圧Ｖｓｉｇを保持する容量Ｃ２を有し、第２サンプリング手段はサンプリングした基準電圧Ｖｒｅｆを保持し且つ信号電圧Ｖｓｉｇにカップリングする為の容量Ｃ１を有する。この場合、第１及び第２の容量Ｃ１，Ｃ２は同一の容量値を有する。
【００５２】
上述したように、差分型電流駆動方式は、従来の単純な電流書き込み駆動方式と異なり、２種類の電流信号を交互に入力し、その差分値を用いることで駆動トランジスタのＶｔｈ特性や移動度特性のばらつきを補正し、いわゆる黒浮きや縦クロストークのない高ユニフォーミティの画質を得ている。しかしながら、先行開発にかかる差分型電流駆動回路では、１画素当り５種類の走査線（ゲートライン）を用いている。この様にゲートライン数が多ければ、配線同士のオーバーラップが増加し、歩留りが低下してしまう。また、各ゲートラインを駆動するためにスキャナの個数も多くなる為、パネルの中央にある画素アレイで構成される画面を囲む額縁の部分が大きくなってしまう。そこで本発明は、上述した先行開発にかかる表示装置をさらに改善してゲートライン数の削減を図ることを目的とする。
【００５３】
図１０は、本発明にかかる画素回路及びこれを組み込んだ表示装置の第１実施形態を示す全体ブロック図である。理解を容易にするため、図１に示した先行開発にかかる表示装置と対応する部分には対応する参照番号を付してある。異なる点は、図１に示した先行開発例が１画素行当り５本の走査線ＷＳ１，ＷＳ２，ＷＳ３，ＤＳ，ＡＺを含んでいるのに対し、本第１実施形態は１画素行当り４本の走査線ＷＳ２，ＷＳ３，ＤＳ，ＡＺで構成されていることである。換言すると本実施形態では走査線ＷＳ１が省略されており、これと対応して第一ライトスキャナも省かれている。
【００５４】
図１１は、図１０に示した第１実施形態に組み込まれる画素回路の具体的な構成例を示す回路図である。理解を容易にするため図２に示した先行開発例と対応する部分には対応する参照番号を付してある。説明の都合上図１１の回路図は、ｎ−１行目に属する画素回路２ｎ−１とｎ行目に属する画素回路２ｎを２個並べて描いてある。これと対応するように、各走査線にもサフィックスｎ−１及びｎを付けて、行毎に区別している。なおｎは正の整数である。ｎが大きくなる方向に、スキャナ部は行順次で各画素回路を走査していく。
【００５５】
画素回路２ｎに着目すると、トランジスタＴｒ２は対応する当該行の走査線ＷＳ２ｎに接続し、トランジスタＴｒ３のゲートは同じく対応する走査線ＷＳ３ｎに接続し、トランジスタＴｒ４のゲートは同じく対応する走査線ＡＺｎに接続し、トランジスタＴｒ５のゲートも同じく対応する走査線ＤＳｎに接続している。しかしながらサンプリングトランジスタＴｒ１のゲートは対応する当該行の走査線（ＷＳ１ｎ）がなく、この代わりに前の行の走査線ＷＳ２ｎ−１がサンプリングトランジスタＴｒ１のゲートに接続している。この様に本発明では、画素回路２ｎは、当該行ｎよりも時間的に先行する前行ｎ−１の画素回路２ｎ−１に供給される複数の制御信号の内の１つである第１制御信号ＷＳ２ｎ−１を、当該行ｎに供給される複数の制御信号のうちの別の第２制御信号（ＷＳ１ｎに相当）として用い、以って行当りの走査線の本数を削減している。図から明らかなように、画素回路２ｎ−１では制御信号ＷＳ２ｎ−１がスイッチングトランジスタＴｒ２を制御する第１制御信号として使われているのに対し、当該行の画素回路２ｎでは同じ制御信号ＷＳ２ｎ−１がサンプリングトランジスタＴｒ１を制御する別の制御信号（即ち第２制御信号）として使われている。この様に時間的に前後する画素行の間で走査線を共有することにより、行当りの走査線の本数を削減可能である。
【００５６】
図１１に示した実施形態では、当該行ｎの直前にある行ｎ−１の画素回路２ｎ−１に供給される第１制御信号ＷＳ２ｎ−１を、当該行ｎに供給される第２制御信号（ＷＳ１ｎに相当）に用いている。但し本発明はこれに限られるものではなく、場合によっては直前行ではなくさらに時間的に先行する前の行の制御信号を利用して、後ろの行の画素回路を制御するようにしても良い。
【００５７】
図１２は、図１１に示した画素回路２ｎの動作説明に供する模式図である。理解を容易にするため、図３に示した画素回路と対応する部分には対応する参照番号を付してある。図から明らかなように、トランジスタＴｒ１のゲートには、本来の制御信号ＷＳ１に代えて前行から供給された制御信号ＷＳ２ｎ−１が印加されている。その他の点は、図３に示した先行開発例と同じである。
【００５８】
図１３は、図１２に示した画素回路の動作説明に供するタイミングチャートである。理解を容易にするため、図４に示した先行開発例にかかるタイミングチャートと同様の表記を採用している。図４のタイミングチャートと比較すれば明らかなように、前行から供給された制御信号ＷＳ２ｎ−１が、制御信号ＷＳ１ｎの代わりに使われている。換言すると、本実施形態では制御信号ＷＳ１を別途供給する必要がない。ただ制御信号ＷＳ２は元々トランジスタＴｒ２のゲートを制御するため二連のパルスからなる。この関係でトランジスタＴｒ１のゲートに印加される制御信号ＷＳ２ｎ−１も二連のパルスとなってしまう。制御信号ＷＳ２ｎ−１の二連パルスの内、１番目のパルスはサンプリングトランジスタＴｒ１の動作に不要なものであるが、ゲートに印加しても特に動作に問題が生じることはない。なお問題が生じないようにするためには、二連のパルスの時間的間隔は、スキャナ部が行う行順次走査の間隔（即ち一水平走査期間）と等しくすることが好ましい。
【００５９】
引き続き図１４ないし図１９を参照して、図１２に示した画素回路の動作を詳細に説明する。まず図１４に示すように、タイミングＴ１になると制御信号ＤＳｎが立ち下がり、トランジスタＴｒ５がオフする。このとき画素容量Ｃ１とＣ２には電荷が保持されており、駆動トランジスタＴｒｄのＶｇｓは一定であり、発光時の電流Ｉｄｓが流れる。これに従い駆動トランジスタＴｒｄのドレイン電位は上昇して線形領域に入り、最終的にはＶｃｃになる。この変化に伴いＩｄｓは減少し最終的には０Ａとなって、非発光状態に至る。
【００６０】
続いて図１５に示すように、タイミングＴ１の後タイミングＴ２に入る前に、制御信号ＷＳ２ｎ−１の一番目のパルスがサンプリングトランジスタＴｒ１に印加されるので、Ｔｒ１が一時的にオンする。このときトランジスタＴｒ５はオフしてあるので、駆動トランジスタＴｒｄには電流が流れない。オンしたトランジスタＴｒ１を介して駆動トランジスタＴｒｄのゲートに前行の画素と同じ電位が書き込まれる。但し書き込まれた時点で電流は流れておらず非発光状態のままであり、且つ一旦書き込まれたゲート電位も次の本来の書き込み動作によって直ちに打ち消される。従って動作上は何ら問題はない。
【００６１】
この後の動作は先行開発例と同じであり、丁度図１６ないし図１９が、先行開発例の図５ないし図８にそれぞれ対応している。繰り返しになるが、図１６に示すようにＴｒ４をオンした上で、Ｔｒ１とＴｒ２もオンして、Ｉｒｅｆを書き込む。ここでＴｒ１とＴｒ２は前述したように１行異なる走査線から制御信号パルスを供給している。この動作を行うためには、制御信号に含まれる二連パルスの間隔は１Ｈ（水平書き込み期間）に設定する必要があり、且つ互いに共用する走査線は隣接画素間にする必要がある。
【００６２】
続いて図１７に示すように、Ｔｒ２をオフして信号電流をＩｓｉｇに変化させる。これにより駆動トランジスタＴｒｄのゲート電圧を変化させ、カップリングを用いてＣ２に電流差分値に相当する電圧を保持する。
【００６３】
次に図１８に示すようにＴｒ１とＴｒ３をオフする一方Ｔｒ２をオンして、Ｖｔｈ補正を行い、その電圧をＣ１に保持する。
【００６４】
最後に図１９に示すようにＴｒ２とＴｒ４をオフする一方、Ｔｒ３とＴｒ５をオンすることでＣ１容量とＣ２容量を連結し、発光させる。この一連の動作により、電流差分に相当する電流が駆動トランジスタＴｒｄを流れ、Ｖｔｈや移動度特性を補正し、さらに完全に沈んだ黒を実現することが出来る。合わせてゲートラインを共有化することで配線数を削減することが出来、配線オーバーラップを少なくすることでパネル歩留りを向上することが出来る。
【００６５】
図２０は、本発明にかかる表示装置の第２実施形態を示す模式的なブロック図である。理解を容易にするため、図１０に示した第１実施形態と対応する部分には対応する参照番号を付してある。第１実施形態と同様に本第２実施形態でも、１画素行当りの走査線本数はＷＳ１，ＷＳ２，ＷＳ３，ＤＳの４本であり、先行開発例に比較して１本少なくなっている。但し第１実施形態は走査線ＷＳ１を他の走査線と兼用したのに対し、本実施形態は走査線ＡＺを他の走査線と兼用することで省くようにしている。これに対応して、図２０に示した第２実施形態では、走査線ＡＺを線順次走査するための補正用スキャナが不要となっている。
【００６６】
図２１は、図２０に示した第２実施形態に組み込まれる画素回路の構成を示す回路図である。理解を容易にするため、図１１に示した第１実施形態と対応する部分には対応する参照番号を付してある。図２１では説明の都合上線順次走査が画素アレイ部１の下から上に向かって行われており、この関係で図２１の上側に画素回路２ｎを表記し、その下に１行前の画素回路２ｎ−１を描いてある。画素回路２ｎに着目すると、スイッチングトランジスタＴｒ３のゲートには通常通り走査線ＷＳ３ｎが接続しており、対応する第三ライトスキャナ４３から対応する制御信号ＷＳ３ｎが印加される。これに対しスイッチングトランジスタＴｒ４のゲートには通常の走査線ＡＺｎに代えて直前行の走査線ＷＳ３ｎ−１が接続されている。この様に制御線ＷＳ３を隣り合う画素行で使い分けることにより、走査線の本数を１本削減できる。ここで画素回路２ｎに着目すると、前行からの制御信号ＷＳ３ｎ−１を第１制御信号としてＴｒ４を制御し、当該行の制御信号ＷＳ３ｎを第２制御信号として用いている。必然的に第１制御信号と第２制御信号は波形自体が同じなので、極性が同一になる。同一の極性の第１制御信号及び第２制御信号で画素回路２ｎが正常に動作するために、制御対象となるトランジスタＴｒ３及びＴｒ４の導電型を適切に設定する必要がある。本実施形態では、トランジスタＴｒ３をＮ導電型とする一方トランジスタＴｒ４をＰ導電型とすることで、動作の適正化を図っている。換言すると本実施形態はトランジスタＴｒ３とＴｒ４を互いに相補型とすることで、第１制御信号と第２制御信号が同一極性となっても問題が生じないようにしている。
【００６７】
図２２は、図２１に示した画素回路２ｎの動作説明に供する模式的な回路図である。図示する様に、トランジスタＴｒ１のゲートには通常の制御信号ＷＳ１ｎが印加され、トランジスタＴｒ２のゲートにも通常の制御信号ＷＳ２ｎが印加され、トランジスタＴｒ３のゲートにも同じく通常の制御信号ＷＳ３ｎが印加され、さらにトランジスタＴｒ５のゲートにも通常の制御信号ＤＳｎが印加されている。これに対しトランジスタＴｒ４のゲートのみ通常の制御信号ＡＺｎに代えて前行から供給された制御信号ＷＳ３ｎ−１が印加されている。これと対応してトランジスタＴｒ４の導電型もＮチャネル型からＰチャネル型に変わっている。
【００６８】
図２３は、図２２に示した画素回路２ｎの動作説明に供するタイミングチャートである。図４に示した先行開発例のタイミングチャートと比較すれば明らかな様に、制御信号ＡＺに代えて制御信号ＷＳ３ｎ−１が使われている。但し図４と図２３を比較すれば明らかなように、図４のＡＺと図２３のＷＳ３ｎ−１は極性が反対になっている。反対極性のＷＳ３ｎ−１で画素回路２ｎが通常に動作するように、対応するトランジスタＴｒ４の導電型がＰチャネル型に設定されている。
【００６９】
図２４ないし図２７を参照して、図２２に示した第２実施形態の画素回路の動作を詳細に説明する。なお基本的には図２４ないし図２７は、先行開発例の動作説明に供した図５ないし図８と対応している。まず図２４に示すように、Ｔｒ５をオフして非発光状態にした後、制御信号ＷＳ３ｎ−１をローレベルに切換えることで、トランジスタＴｒ４がオンする。前述したようにパルス共有化のためトランジスタＴｒ４はＰチャネル型にしている。続いてトランジスタＴｒ１とＴｒ２をオンしてＩｒｅｆを書き込む。
【００７０】
続いて図２５に示すように、トランジスタＴｒ２をオフして信号電流をＩｓｉｇに変化させる。これにより駆動トランジスタＴｒｄのゲート電圧を変化させ、カップリングを用いてＣ２に電流差分値に相当する電圧を保持する。
【００７１】
続いて図２６に示すように、トランジスタＴｒ１とＴｒ３をオフする一方トランジスタＴｒ２をオンしてＶｔｈ補正を行う。その結果を示す電圧を容量Ｃ１に保持する。
【００７２】
最後に図２７に示すように、トランジスタＴｒ２とＴｒ４をオフする一方、トランジスタＴｒ３とＴｒ５をオンすることで、容量Ｃ１とＣ２を連結し発光させる。この一連の動作により、電流差分に相当する電流が駆動トランジスタＴｒｄを流れ、Ｖｔｈや移動度特性を補正し、さらに完全に沈んだ黒を表現することが出来る。以上により、走査線を供給化することで配線数を削減することが出来、配線オーバーラップを減らすことでパネル歩留りを改善可能である。
【００７３】
図２８は、本発明にかかる表示装置の第３実施形態を示す模式的な回路図である。理解を容易にするため、図２１の第２実施形態と対応する部分には対応する参照番号を付してある。この第３実施形態は先の第２実施形態と基本的に同じであり、走査線ＡＺを削減する一方走査線ＷＳ３を代用している。異なる点は、トランジスタＴｒ３をＰチャネル型とし、トランジスタＴｒ４をＮチャネル型としていることである。トランジスタＴｒ３とＴｒ４が相補型である点は変わりないが、チャネル型が第２実施形態と入れ替わっている。
【００７４】
図２９は、図２８に示した第３実施形態に含まれる画素回路２ｎの模式図である。図示する様に、Ｐチャネル型のトランジスタＴｒ３のゲートには制御信号ＷＳ３ｎが印加される一方、Ｎチャネル型のトランジスタＴｒ４のゲートには前行の制御信号ＷＳ３ｎ−１が印加されている。
【００７５】
図３０は、図２９に示した画素回路２ｎの動作説明に供するタイミングチャートである。理解を容易にするため、図２３に示した第２実施形態と同様の表記を採用している。図２３と図３０を比較すれば明らかなように、制御信号ＷＳ３ｎの極性が反対になっている。同様に制御信号ＷＳ３ｎ−１の極性も反対になっている。これは、第２実施形態と第３実施形態で、トランジスタＴｒ３及びＴｒ４の導電型を逆にした点に対応している。
【図面の簡単な説明】
【００７６】
【図１】先行開発にかかる表示装置を示す模式的な全体ブロック図である。
【図２】図１に示した表示装置に含まれる画素回路の構成を示す回路図である。
【図３】図２に示した画素回路の動作説明に供する模式図である。
【図４】同じく動作説明に供するタイミングチャートである。
【図５】同じく動作説明に供する模式図である。
【図６】同じく動作説明に供する模式図である。
【図７】同じく動作説明に供する模式図である。
【図８】同じく動作説明に供する模式図である。
【図９】駆動トランジスタの電流電圧特性を示すグラフである。
【図１０】本発明の第１実施形態にかかる表示装置を示す全体ブロック図である。
【図１１】第１実施形態の画素回路の構成を示す回路図である。
【図１２】第２実施形態の動作説明に供する模式図である。
【図１３】第１実施形態の動作説明に供するタイミングチャートである。
【図１４】第１実施形態の動作説明に供する模式図である。
【図１５】同じく第１実施形態の動作説明に供する模式図である。
【図１６】同じく第１実施形態の動作説明に供する模式図である。
【図１７】同じく第１実施形態の動作説明に供する模式図である。
【図１８】同じく第１実施形態の動作説明に供する模式図である。
【図１９】同じく第１実施形態の動作説明に供する模式図である。
【図２０】本発明の第２実施形態にかかる表示装置の全体構成を示すブロック図である。
【図２１】第２実施形態の画素回路の構成を示す回路図である。
【図２２】第２実施形態の動作説明に供する模式図である。
【図２３】第２実施形態の動作説明に供するタイミングチャートである。
【図２４】第２実施形態の動作説明に供する模式図である。
【図２５】同じく第２実施形態の動作説明に供する模式図である。
【図２６】同じく第２実施形態の動作説明に供する模式図である。
【図２７】同じく第２実施形態の動作説明に供する模式図である。
【図２８】本発明にかかる表示装置の第３実施形態を示す模式的な回路図である。
【図２９】第３実施形態の動作説明に供する模式図である。
【図３０】第３実施形態の動作説明に供するタイミングチャートである。
【図３１】従来の表示装置の一例を示す全体ブロック図である。
【図３２】図２２に示した従来の表示装置に含まれる画素回路の構成を示す回路図である。
【図３３】図３１に示した従来の表示装置の画面の一例を示す模式図である。
【符号の説明】
【００７７】
１・・・画素アレイ、２・・・画素回路、３・・・電流ドライバー、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、４１・・・第一ライトスキャナ、４２・・・第二ライトスキャナ、４３・・・第三ライトスキャナ、Ｔｒｄ・・・駆動トランジスタ、Ｔｒ１・・・スイッチングトランジスタ、Ｔｒ２・・・スイッチングトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒ５・・・スイッチングトランジスタ、Ｔｒ６・・・スイッチングトランジスタ、Ｔｒ７・・・スイッチングトランジスタ、Ｔｒ８・・・スイッチングトランジスタ、ＥＬ・・・発光素子、Ｃｓ１・・・画素容量、Ｃｓ２・・・画素容量、Ｃｓ３・・・画素容量
【図１】
2007286453.tif 000018
【図２】
2007286453.tif 000019
【図３】
2007286453.tif 000020
【図４】
2007286453.tif 000021
【図５】
2007286453.tif 000022
【図６】
2007286453.tif 000023
【図７】
2007286453.tif 000024
【図８】
2007286453.tif 000025
【図９】
2007286453.tif 000026
【図１０】
2007286453.tif 000027
【図１１】
2007286453.tif 000028
【図１２】
2007286453.tif 000029
【図１３】
2007286453.tif 000030
【図１４】
2007286453.tif 000031
【図１５】
2007286453.tif 000032
【図１６】
2007286453.tif 000033
【図１７】
2007286453.tif 000034
【図１８】
2007286453.tif 000035
【図１９】
2007286453.tif 000036
【図２０】
2007286453.tif 000037
【図２１】
2007286453.tif 000038
【図２２】
2007286453.tif 000039
【図２３】
2007286453.tif 000040
【図２４】
2007286453.tif 000041
【図２５】
2007286453.tif 000042
【図２６】
2007286453.tif 000043
【図２７】
2007286453.tif 000044
【図２８】
2007286453.tif 000045
【図２９】
2007286453.tif 000046
【図３０】
2007286453.tif 000047
【図３１】
2007286453.tif 000048
【図３２】
2007286453.tif 000049
【図３３】
2007286453.tif 000050