(57)【要約】【課題】１ビットあたりのメモリセル面積が小さく、しかも高い書き込み効率を実現することのできるメモリセル（メモリユニット）を備える不揮発性半導体記憶装置を提供する。【解決手段】基板上にゲート絶縁膜を介して配置されるゲート電極をそれぞれ有する第１トランジスタ部および第２トランジスタ部と、第１および第２トランジスタ部の間のいずれか一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部および第２メモリトランジスタ部と、第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上に配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極であることを特徴とする不揮発性半導体記憶装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して配置されるゲート電極を有する第１トランジスタ部と、
基板上にゲート絶縁膜を介して配置されるゲート電極を有する第２トランジスタ部と、
第１および第２トランジスタ部の間の一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部と、
第１および第２トランジスタ部の間の他方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第２メモリトランジスタ部と、
第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上にゲート絶縁膜を介して配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、
前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記メモリユニットがＸ方向に並び、
各メモリユニットの制御ゲート電極がＸ方向に共通接続されてなり、
当該Ｘ方向は、一つのメモリユニットがその第１トランジスタ部を一方に隣り合うメモリユニットの第２トランジスタ部と共有し、その第２トランジスタ部を他方に隣り合うメモリユニットの第１トランジスタ部と共有して並ぶ方向である請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記メモリユニットがＹ方向に並んでなり、
当該Ｙ方向は、一つのメモリユニットが他のメモリユニットと第１トランジスタ部および第２トランジスタ部のゲート電極をそれぞれ共有して並ぶ方向である請求項１記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記メモリユニットがＸ方向とＹ方向とのマトリックス状に配置され、
各メモリユニットの制御ゲート電極がＸ方向に共通接続されてなり、
当該Ｘ方向は、一つのメモリユニットがその第１トランジスタ部を一方に隣り合うメモリユニットの第２トランジスタ部と共有し、その第２トランジスタ部を他方に隣り合うメモリユニットの第１トランジスタ部と共有して並ぶ方向であり、
当該Ｙ方向は、一つのメモリユニットが他のメモリユニットと第１トランジスタ部および第２トランジスタ部のゲート電極をそれぞれ共有して並ぶ方向である請求項１記載の不揮発性半導体記憶装置。
【請求項５】
Ｘ方向に並ぶ４つのメモリユニットが一つの組とされ、
一つの組に含まれる各メモリユニットの第１および第２トランジスタ部のゲート電極が、他の組の第１および第２トランジスタ部のゲート電極とそれぞれ共通接続され、共通接続されたゲート電極が４本の線に束ねられてなる請求項４記載の不揮発性半導体記憶装置。
【請求項６】
一つのメモリユニットが、その第１トランジスタ部を介してソースあるいはドレインとなるメタルビット線に接続され、その第２トランジスタ部を介してドレインあるいはソースとなるメタルビット線に接続される請求項１〜５のいずれかひとつに記載の不揮発性半導体記憶装置。
【請求項７】
各メモリユニットが第１および第２トランジスタ部をそれぞれ介して接続されるソースとしてのメタルビット線とドレインとしてのメタルビット線とは、互いに異なるメタルビット線である請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
１本のメタルビット線が、複数のメモリユニットに、その第１あるいは第２トランジスタ部をそれぞれ介して接続される請求項７記載の不揮発性半導体装置。
【請求項９】
第１および第２メモリトランジスタ部は、その電荷蓄積部が分離トランジスタ部によって互いに分離されている請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
第１および第２メモリトランジスタ部は、その電荷蓄積部の少なくとも一部がその制御ゲート電極の下方にそれぞれ配置される請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
第１および第２メモリトランジスタ部は、チャネル方向における各電荷蓄積部の幅が５〜５０ナノメートルである請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
第１および第２メモリトランジスタ部は、その電荷蓄積部がＯＮＯ膜からなる請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
複数のメモリユニットから選択された選択メモリユニットの第１あるいは第２メモリトランジスタ部の読み出しが、選択メモリユニットのドレインからソースへチャネル電流を流し得る電圧をソースとドレインとの間に印加し、
ソース側の第１あるいは第２トランジスタ部のゲート電極下方にソースを延長する電圧を当該ゲート電極に印加し、
ドレイン側の第１あるいは第２トランジスタ部のゲート電極下方にドレインを延長する電圧を当該ゲート電極に印加し、
ソース側の第１あるいは第２メモリトランジスタ部の電荷蓄積部の電荷の多寡に応じてチャネル電流を制御し得る電圧を制御ゲート電極に印加することにより行われる請求項６記載の不揮発性半導体記憶装置。
【請求項１４】
読み出し対象が第１メモリトランジスタ部であるときは、第１トランジスタ部側をソースとし、第２トランジスタ部側をドレインとして読み出しが行われ、
読み出し対象が第２メモリトランジスタ部であるときは、第２トランジスタ側をソースとし、第１トランジスタ部側をドレインとして読み出しが行われる請求項１２記載の不揮発性半導体記憶装置。
【請求項１５】
複数のメモリユニットがＹ方向に並ぶときの前記読み出しが、選択メモリセルの制御ゲート電極に共通接続されないメモリユニットの第３ゲート電極に、その第３ゲート電極を有する分離トランジスタ部をオフする電圧を印加して行われる請求項１３記載の不揮発性半導体記憶装置。
【請求項１６】
複数のメモリユニットがＸ方向に並ぶときの前記読み出しが、Ｘ方向において選択メモリユニットの両側に隣接する各非選択メモリユニットに含まれ、選択メモリユニットと共有されない第１あるいは第２トランジスタ部のゲート電極に、当該第１あるいは第２トランジスタ部を介して接続されるメタルビット線へのリークを低減する電圧をさらに印加して行われる請求項１３記載の不揮発性半導体記憶装置。
【請求項１７】
複数のメモリユニットから選択された選択メモリユニットの第１あるいは第２メモリトランジスタ部への書き込みが、ソースに対して正の書き込み電圧をドレインと制御ゲート電極とに印加し、
ソース側の第１あるいは第２トランジスタ部のゲート電極にそのトランジスタ部の閾値に近い電圧を印加し、
ドレイン側の第１あるいは第２トランジスタ部のゲート電極下方にドレインを延長する電圧を当該ゲート電極に印加し、
制御ゲート電極に書き込み電圧を印加してソース側の第１あるいは第２メモリトランジスタ部の電荷蓄積層にホットエレクトロンを注入することにより行われる請求項６記載の不揮発性半導体記憶装置。
【請求項１８】
書き込み対象が第１メモリトランジスタ部であるときは、第１トランジスタ部側をソースとし、第２トランジスタ部側をドレインとして書き込みが行われ、
書き込み対象が第２メモリトランジスタ部であるときは、第２トランジスタ部側をソースとし、第１トランジスタ部側をドレインとして書き込みが行われる請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】
複数のメモリユニットがＸ方向に並ぶときの前記書き込みが、Ｘ方向において選択メモリユニットの両側に隣接する各非選択メモリユニットに含まれ、選択メモリユニットと共有されない第１あるいは第２トランジスタ部のゲート電極に、当該第１あるいは第２トランジスタ部を介して接続されるメタルビット線へのリークを低減する電圧をさらに印加して行われる請求項１７記載の不揮発性半導体記憶装置。
【請求項２０】
各メモリユニットへの消去が、基板に対して負の電圧を各制御ゲートに印加して各メモリユニットの電荷蓄積部の電子を基板へ引き抜くことにより一括で行われる請求項４記載の不揮発性半導体記憶装置。
【請求項２１】
前記消去が、基板に対して負の電圧を各補助ゲートにさらに印加して行われる請求項２０記載の不揮発性半導体記憶装置。
【請求項２２】
各メモリユニットへの消去が、基板に対して正の電圧を各制御ゲートに印加して各メモリユニットの電荷蓄積部に各制御ゲートからホールを注入あるいは電子抽出することにより一括で行われる請求項４記載の不揮発性半導体記憶装置。
【請求項２３】
前記消去が、基板に対して正の電圧を各補助ゲートにさらに印加して行われる請求項２２記載の不揮発性半導体記憶装置。
【請求項２４】
基板の表面部にＸ方向とＹ方向とのマトリックス状にメモリユニットが配置されてなる請求項４記載の半導体装置の製造方法であって、
基板上にＹ方向に延びる複数のゲート電極を形成する工程と、
各ゲート電極の両側の側壁部に電荷蓄積部を形成する電荷蓄積部形成工程と、
電荷蓄積部の上方にＸ方向に延びる複数の制御ゲート電極を形成する工程とを備える不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記電荷蓄積部形成工程の後に、各ゲート電極の各側壁部に形成された電荷蓄積部を互いに分離する工程をさらに備える請求項２４記載の製造方法。
【請求項２６】
請求項１記載の不揮発性半導体記憶装置を備えてなる携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置およびその製造方法。前記不揮発性半導体記憶装置を備えてなる携帯電子機器に関する。
【背景技術】
【０００２】
１セルに２ビット（ツインビット）記憶可能なＭＯＮＯＳメモリセルが知られている。図１５は、従来のツインビットＭＯＮＯＳメモリセルの構造を示す断面図である。図１５に示すように、前記メモリセルは、１本のゲート電極（ＣＧ、制御ゲート）と１本のビット線（ＢＬ）より構成される。また、図１６は、前記メモリセルの等価回路を示す回路図である。前記メモリセルは、等価回路的に１セルの制御ゲート上に２個のメモリトランジスタが直列接続され、更に、２個のメモリトランジスタの間に１つのトランジスタ（分離トランジスタ）を直列接続することにより、２個のメモリトランジスタが電気的に分離されて構成される。
【０００３】
図１５に示したメモリセルを用いたメモリアレイは、標準的なコンタクトレスアレイ（複数セルで１つのコンタクトを共有するメモリアレイ）であり、所要セル面積を小さくすることができる。その物理的構造は、理論的に２Ｆ2を実現することが可能である。また、記憶トラップ膜を用いたＭＯＮＯＳメモリセルは、フローティングゲート（ＦＧ）を用いたフラッシュメモリと異なり、本質的に過剰消去の問題がないという利点を有する。
【０００４】
一方、基板のソース、ドレイン領域の間に第１絶縁膜を介して形成される第１電極と、前記ソース、ドレイン領域の間にトンネル絶縁膜を介して形成されるトラッピング膜と、トラッピング膜の上に第２絶縁膜を介して配設される第２電極（制御ゲート）とを備え、少ない電流でメモリセルに書き込みを行う（即ち、高い書き込み効率を実現する）ことのできるＳＳＩ（Ｓｏｕｒｃｅ−ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎあるいはソース側注入）方式のメモリセルが知られている（例えば、特許文献１参照）。
【特許文献１】特許第２８６２４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のメモリセルを含め、チャネル・ホット・エレクトロンにより電荷の注入を行うメモリセルは、その書き込み時にソースに対して印加する制御ゲートの電圧Ｖｃｇが、ドレインの電圧Ｖｄとほぼ等しいとき、即ち、Ｖｃｇ≒Ｖｄのときに書き込み効率が最も高い。そして、Ｖｃｇがそれ以下あるいはそれ以上になると書き込み効率が低下する。しかし、例えば、図１６のメモリセルにおいて、すでにメモリトランジスタＣ（Ａ）の電荷蓄積部に電荷が注入されている場合にメモリトランジスタＣ（Ｂ）への書き込みをおこなおうとすると、制御ゲート電圧Ｖｃｇを、メモリトランジスタＣ（Ａ）の閾値より高くする必要がある。メモリトランジスタＣ（Ａ）に蓄積された電荷の状態によっては、ＶｃｇをＶｄよりもかなり高くしなければならない。この場合、メモリトランジスタＣ（Ｂ）への書き込み効率が低下してしまう。
【０００６】
この発明は、このような事情を考慮してなされたもので、１ビットあたりのメモリセル面積が小さく、しかも高い書き込み効率を実現することのできるメモリセル（メモリユニット）を備える不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器を提供するものである。
【課題を解決するための手段】
【０００７】
この発明は、基板上にゲート絶縁膜を介して配置されるゲート電極を有する第１トランジスタ部と、基板上にゲート絶縁膜を介して配置されるゲート電極を有する第２トランジスタ部と、第１および第２トランジスタ部の間の一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部と、第１および第２トランジスタ部の間の他方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第２メモリトランジスタ部と、第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上にゲート絶縁膜を介して配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極であることを特徴とする不揮発性半導体記憶装置を提供する。
【０００８】
また、この発明は、基板の表面部にＸ方向とＹ方向とのマトリックス状にメモリユニットが配置されてなる請求項４記載の半導体装置の製造方法であって、基板上にＹ方向に延びる複数のゲート電極を形成する工程と、各ゲート電極の両側の側壁部に電荷蓄積部を形成する電荷蓄積部形成工程と、電荷蓄積部の上方にＸ方向に延びる複数の制御ゲート電極を形成する工程とを備える不揮発性半導体記憶装置の製造方法を提供する。
【０００９】
さらに、この発明は、前記不揮発性半導体記憶装置を備えてなる携帯電子機器を提供する。
【発明の効果】
【００１０】
この発明の不揮発性半導体記憶装置は、基板上にゲート絶縁膜を介して配置されるゲート電極を有する第１トランジスタ部と、基板上にゲート絶縁膜を介して配置されるゲート電極を有する第２トランジスタ部と、第１および第２トランジスタ部の間の一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部と、第１および第２トランジスタ部の間の他方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第２メモリトランジスタ部と、第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上にゲート絶縁膜を介して配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極であるので、単純な構造のメモリユニットで構成されるコンタクトレスアレイを実現することができる。また、第１あるいは第２トランジスタ部から、第１あるいは第２メモリトランジスタ部へソース側注入による高い効率の書き込みが可能である。
【００１１】
また、複数の前記メモリユニットがＸ方向に並び、各メモリユニットの制御ゲート電極がＸ方向に共通接続されてなり、当該Ｘ方向は、一つのメモリユニットがその第１トランジスタ部を一方に隣り合うメモリユニットの第２トランジスタ部と共有し、その第２トランジスタ部を他方に隣り合うメモリユニットの第１トランジスタ部と共有して並ぶ方向であってもよい。このようにすれば、Ｘ方向に並ぶ各メモリユニットが制御ゲート電極を共有し、Ｘ方向に隣り合うメモリユニットが第１および第２トランジスタ部をそれぞれ他のメモリユニットと共有するので、構造が単純で集積度の高い不揮発性半導体記憶装置を実現することができる。
【００１２】
さらにまた、複数の前記メモリユニットがＹ方向に並んでなり、当該Ｙ方向は、一つのメモリユニットが他のメモリユニットと第１トランジスタ部および第２トランジスタ部のゲート電極をそれぞれ共有して並ぶ方向であってもよい。このようにすれば、Ｙ方向に並ぶ各メモリユニットが第１トランジスタ部および第２トランジスタ部のゲート電極を共有するので、構造が単純で集積度の高い不揮発性半導体記憶装置を実現することができる。
【００１３】
複数の前記メモリユニットがＸ方向とＹ方向とのマトリックス状に配置され、各メモリユニットの制御ゲート電極がＸ方向に共通接続されてなり、当該Ｘ方向は、一つのメモリユニットがその第１トランジスタ部を一方に隣り合うメモリユニットの第２トランジスタ部と共有し、その第２トランジスタ部を他方に隣り合うメモリユニットの第１トランジスタ部と共有して並ぶ方向であり、当該Ｙ方向は、一つのメモリユニットが他のメモリユニットと第１トランジスタ部および第２トランジスタ部のゲート電極をそれぞれ共有して並ぶ方向であってもよい。このようにすれば、ＸＹ方向にマトリックス状に並ぶ各メモリユニットが、Ｘ方向において制御ゲート電極を共有し、Ｙ方向において第１および第２トランジスタ部のゲート電極をそれぞれ共有するので、構造が単純で集積度の高い不揮発性半導体記憶装置を実現することができる。また、前記メモリユニットをマトリックス状に配置することによってコンタクトレスアレイを実現することができ、メモリユニットの占有面積を節約できる。
【００１４】
また、Ｘ方向に並ぶ４つのメモリユニットが一つの組とされ、一つの組に含まれる各メモリユニットの第１および第２トランジスタ部のゲート電極が、他の組の第１および第２トランジスタ部のゲート電極とそれぞれ共通接続され、共通接続されたゲート電極が４本の線に束ねられてなってもよい。このようにすれば、マトリックス状に配置された各メモリユニットのゲート電極を共通接続して最終的に４本の線に束ね、束ねられた４本の線を用いて各メモリユニットにアクセスすることができる。
【００１５】
さらに、一つのメモリユニットが、その第１トランジスタ部を介してソースあるいはドレインとなるメタルビット線に接続され、その第２トランジスタ部を介してドレインあるいはソースとなるメタルビット線に接続されてもよい。
あるいは、各メモリユニットが第１および第２トランジスタ部をそれぞれ介して接続されるソースとしてのメタルビット線とドレインとしてのメタルビット線とは、互いに異なるメタルビット線であってもよい。
【００１６】
また、１本のメタルビット線が、複数のメモリユニットに、その第１あるいは第２トランジスタ部をそれぞれ介して接続されてもよい。このようにすれば、１本のメタルビット線が、複数のメモリユニットに、その第１あるいは第２トランジスタ部をそれぞれ介して接続されるので、各メモリユニットの第１あるいは第２トランジスタ部に個別のメタルビット線が接続される場合に比べてメタルビット線の数を低減することができる。従って、メタルビット線の配線ピッチが緩和され、ひいては不揮発性半導体記憶装置の歩留まりを向上することが可能になる。メタルビット線を最小加工寸法のピッチでレイアウトする必要がなくなるからである。換言すれば、Ｘ方向において複数のメモリユニットが、ソースもしくはドレインとなるメタルビット線を共有することにより、メタルビット線の配線数を減らすことができる。従って、不揮発性半導体記憶装置の集積度をさらに高めることができる。
【００１７】
さらにまた、第１および第２メモリトランジスタ部は、その電荷蓄積部が分離トランジスタ部によって互いに分離されていてもよい。第１および第２メモリトランジスタ部の各電荷蓄積部は分離トランジスタ部によって電気的に分離されるので、各電荷蓄積部の間の電荷移動はない。従って、各メモリユニットに２ビットの情報が記憶可能である。
【００１８】
第１および第２メモリトランジスタ部は、その電荷蓄積部の少なくとも一部がその制御ゲート電極の下方にそれぞれ配置されてもよい。
【００１９】
また、第１および第２メモリトランジスタ部は、チャネル方向における各電荷蓄積部の幅が５〜５０ナノメートルであってもよい。前記の幅は、ホットエレクトロン注入による書き込みに好適である。
【００２０】
第１および第２メモリトランジスタ部は、その電荷蓄積部がＯＮＯ膜からなっていてもよい。
【００２１】
また、複数のメモリユニットから選択された選択メモリユニットの第１あるいは第２メモリトランジスタ部の読み出しが、選択メモリユニットのドレインからソースへチャネル電流を流し得る電圧をソースとドレインとの間に印加し、ソース側の第１あるいは第２トランジスタ部のゲート電極下方にソースを延長する電圧を当該ゲート電極に印加し、ドレイン側の第１あるいは第２トランジスタ部のゲート電極下方にドレインを延長する電圧を当該ゲート電極に印加し、ソース側の第１あるいは第２メモリトランジスタ部の電荷蓄積部の電荷の多寡に応じてチャネル電流を制御し得る電圧を制御ゲート電極に印加することにより行われてもよい。このようにすれば、複数のメモリユニットから選択された選択メモリユニットの第１あるいは第２メモリトランジスタ部の電荷蓄積部に蓄積された電荷の多寡に応じた読み出しを行うことができる。
【００２２】
あるいはまた、読み出し対象が第１メモリトランジスタ部であるときは、第１トランジスタ部側をソースとし、第２トランジスタ部側をドレインとして読み出しが行われ、読み出し対象が第２メモリトランジスタ部であるときは、第２トランジスタ側をソースとし、第１トランジスタ部側をドレインとして読み出しが行われてもよい。このようにすれば、選択メモリユニットの第１および第２トランジスタ部の読み出しを個別に行うことができる。
【００２３】
さらにまた、複数のメモリユニットがＹ方向に並ぶときの前記読み出しが、選択メモリセルの制御ゲート電極に共通接続されないメモリユニットの第３ゲート電極に、その第３ゲート電極を有する分離トランジスタ部をオフする電圧を印加して行われてもよい。このようにすれば、複数のメモリユニットがＹ方向に並ぶときに、選択メモリセルの制御ゲート電極に共通接続されていない非選択のメモリユニットからの読み出しを阻止することができる。
複数のメモリユニットがＸ方向に並ぶときの前記読み出しが、Ｘ方向において選択メモリユニットの両側に隣接する各非選択メモリユニットに含まれ、選択メモリユニットと共有されない第１あるいは第２トランジスタ部のゲート電極に、当該第１あるいは第２トランジスタ部を介して接続されるメタルビット線へのリークを低減する電圧をさらに印加して行われてもよい。このようにすれば、Ｘ方向において選択メモリユニットの両側に隣接する各非選択メモリユニットへのリークを低減し、高い精度の読み出しを行うことができる。
【００２４】
また、複数のメモリユニットから選択された選択メモリユニットの第１あるいは第２メモリトランジスタ部への書き込みが、ソースに対して正の書き込み電圧をドレインと制御ゲート電極とに印加し、ソース側の第１あるいは第２トランジスタ部のゲート電極にそのトランジスタ部の閾値に近い電圧を印加し、ドレイン側の第１あるいは第２トランジスタ部のゲート電極下方にドレインを延長する電圧を当該ゲート電極に印加し、制御ゲート電極に書き込み電圧を印加してソース側の第１あるいは第２メモリトランジスタ部の電荷蓄積層にホットエレクトロンを注入することにより行われてもよい。このようにすれば、選択メモリユニットの第１あるいは第２メモリトランジスタ部にＳＳＩ方式による高効率の書き込みを行うことができる。
さらにまた、書き込み対象が第１メモリトランジスタ部であるときは、第１トランジスタ部側をソースとし、第２トランジスタ部側をドレインとして書き込みが行われ、書き込み対象が第２メモリトランジスタ部であるときは、第２トランジスタ部側をソースとし、第１トランジスタ部側をドレインとして書き込みが行われてもよい。このようにすれば、選択メモリユニットの第１および第２メモリトランジスタ部の電荷蓄積部に個別に書き込みを行うことができる。従って、各メモリユニットは、２ビットの情報が記憶可能である。
【００２５】
あるいはまた、複数のメモリユニットがＸ方向に並ぶときの前記書き込みが、Ｘ方向において選択メモリユニットの両側に隣接する各非選択メモリユニットに含まれ、選択メモリユニットと共有されない第１あるいは第２トランジスタ部のゲート電極に、当該第１あるいは第２トランジスタ部を介して接続されるメタルビット線へのリークを低減する電圧をさらに印加して行われてもよい。このようにすれば、Ｘ方向において選択メモリユニットの両側に隣接する各非選択メモリユニットへのリークを低減し、誤書き込みの発生を防止することができる。
【００２６】
各メモリユニットへの消去が、基板に対して負の電圧を各制御ゲートに印加して各メモリユニットの電荷蓄積部の電子を基板へ引き抜くことにより一括で行われてもよい。このようにすれば、各電荷蓄積部の電荷を基板へ引き抜くことにより各メモリユニットを一括して消去することができる。
【００２７】
前記消去が、基板に対して負の電圧を各補助ゲートにさらに印加して行われてもよい。このようにすれば、消去の効率をさらに高くすることができる。
【００２８】
また、各メモリユニットへの消去が、基板に対して正の電圧を各制御ゲートに印加して各メモリユニットの電荷蓄積部に各制御ゲートからホールを注入あるいは電子抽出することにより一括で行われてもよい。このようにすれば、各電荷蓄積部へホールを注入することにより各メモリユニットを一括して消去することができる。
【００２９】
前記消去が、基板に対して正の電圧を各補助ゲートにさらに印加して行われてもよい。このようにすれば、消去の効率をさらに高くすることができる。
【００３０】
また、前述の製造方法において、前記電荷蓄積部形成工程の後に、各ゲート電極の各側壁部に形成された電荷蓄積部を互いに分離する工程をさらに備えていてもよい。このようにすれば、各メモリユニットの第１および第２メモリトランジスタ部の各電荷蓄積層を物理的に分離することができる。従って、電荷の保持特性により優れたメモリユニットが得られる。
【発明を実施するための最良の形態】
【００３１】
この発明の不揮発性半導体記憶装置は、基板上にゲート絶縁膜を介して配置されるゲート電極を有する第１トランジスタ部と、基板上にゲート絶縁膜を介して配置されるゲート電極を有する第２トランジスタ部と、第１および第２トランジスタ部の間の一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部と、第１および第２トランジスタ部の間の他方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第２メモリトランジスタ部と、第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上にゲート絶縁膜を介して配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極である。
【００３２】
前記の基板は、例えば、Ｓｉ基板からなるが、材質はこれに限定されず、例えばＧａＡｓなどの化合物基板を用いることができる。第１および第２トランジスタ部のゲート電極、第３ゲート電極、制御ゲート電極は、いずれも通常電極として用いられる材料を用いることができるが、ポリシリコンが好ましい。第１および第２メモリトランジスタ部の電荷蓄積部は、ＳｉＮを用いて形成することが好ましい。しかし、その材料はＳｉＮに限定されず、電荷を蓄積する機能を有する材料を用いることができる。また、基板と第１および第２トランジスタ部のゲート電極との間の絶縁膜は、例えばＳｉＯ2膜で形成され、その膜厚は、２〜１０ｎｍ程度が好ましい。第１および第２トランジスタ部のゲート電極の側壁上の絶縁膜は、例えばＳｉＯ2膜で形成され、その膜厚は、２〜１０ｎｍ程度が好ましい。ＳｉＯ2膜は公知の方法、例えばＳｉＨ4またはＳｉＨ2Ｃｌ2などを用いるＣＶＤ法あるいは熱酸化等の方法により形成することができる。また、絶縁膜の材質はＳｉＯ2に限らず、通常絶縁膜として用いられるものを使用することができる。
【００３３】
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明によってこの発明が限定されるものではない。
【００３４】
（実施の形態１）
この実施の形態では、メモリセルの構造について説明する。
【００３５】
図１は、この発明に係るメモリユニットがマトリックス状に配置された構造を示す説明図である。図１（ａ）は、平面図であり、図１（ｂ）は、図１（ａ）に示すＸ−Ｘ’方向（Ｘ方向）の断面図である。図１（ａ）、（ｂ）で破線の矩形で囲まれた領域が、一つのメモリユニットに対応する。また、図１（ａ）の、「Ｆ」は、最小加工寸法（Ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）を示す。さらにまた、ＡＧ１と記された第１補助ゲート３ａは、請求項にいう第１トランジスタ部のゲート電極に相当し、ＡＧ２と記された第２補助ゲート３ｂは、請求項にいう第２トランジスタ部のゲート電極に相当する。ＣＧ１と記された制御ゲート７ａは、請求項にいう制御ゲート電極に相当する。また、ＣＧ２と記された制御ゲート７ｂは、Ｘ方向に直交する方向（Ｙ方向）に隣接するメモリユニットの制御ゲート電極に相当する。
後述するように、第１補助ゲート３ａあるいは第２補助ゲート３ｂは、メモリユニットへの書き込み時に、前述のＳＳＩ方式のメモリセルにおける補助ゲートに相当するものとしてはたらく。
【００３６】
第１補助ゲート３ａが配置される領域は、請求項にいう第１トランジスタ部に相当する部分である。そして、第２補助ゲート３ｂが配置される領域は、請求項にいう第２トランジスタ部に相当する部分である。
メモリユニット２において、第１補助ゲート３ａの側壁に近く、図１（ｂ）の鎖線で囲まれた領域２１の電荷蓄積層１１とその付近の制御ゲート７ａとは、請求項にいう第１メモリトランジスタ部に相当する。また、第２補助ゲート３ｂの側壁に近く、図１（ｂ）の鎖線で囲まれた領域２３の電荷蓄積層１１とその付近の制御ゲート７ａとは、請求項にいう第２メモリトランジスタ部に相当する。また、領域２１および領域２３は、それぞれ第１および第２メモリトランジスタ部の電荷蓄積部に相当する。
さらに、前記領域２１と領域２３との間に挟まれた領域は、基板１上に絶縁膜を介して制御ゲート７ａが配置されており、請求項にいう分離トランジスタ部に相当する。また、その領域の制御ゲート７ａは、請求項にいう第３ゲート電極に相当する。
【００３７】
第１補助ゲート３ａと第２補助ゲート３ｂとは、基板１の上に第１絶縁膜９を介してＹ方向に延びるように形成されている。また、第１補助ゲート３ａおよび第２補助ゲート３ｂの側壁上および第１補助ゲート３ａと第２補助ゲート３ｂとの間の基板１上に電荷蓄積層１１が形成されている。図１で、電荷蓄積層１１は、第１補助ゲート３ａおよび第２補助ゲート３ｂとの間に第２絶縁膜１３を介し、さらに基板１との間に絶縁膜９を介して形成されている。そして、制御ゲート７ａおよび７ｂは、電荷蓄積層１１の上方にＸ方向に延びるように形成され、電荷蓄積層１１との間に第３絶縁膜１５を介して形成されている。
【００３８】
また、図１（ａ）では、第１補助ゲート３ａの一方の端に、基板１の表面部に第１拡散層３１が形成されている。そして、この第１拡散層３１の上には、図示しないメタルビット線の第１ビット線（ＢＬ１）と接続するための第１ビットライン・コンタクト３５が設けられている。さらに、第２補助ゲート３ｂの、他方の端に、基板１の表面部に第２拡散層３３が形成されている。そして、この第２拡散層３３の上には、図示しないメタルビット線の第２ビット線（ＢＬ２）と接続するための第２ビットライン・コンタクト３７が設けられている。
なお、図１（ａ）は一例であって、拡散層３１、３３の配置は、これに限定されない。例えば、拡散層３１、３３は、第１補助ゲート３ａと第２補助ゲート３ｂの同じ側の端部に配置されてもよい。あるいは、配置は、その端部にされなくてもよい。また、拡散層がなくても動作可能であれば、特に拡散層を設ける必要はない。
【００３９】
図１（ａ）で、第１拡散層３１と第２拡散層３３は、一方がソース、他方がドレインとして機能する。また、第１補助ゲート３ａに適当な電圧を印加することによって、第１補助ゲート３ａ下方の領域に第１拡散層３１のソースあるいはドレインが延長される。また、第２補助ゲート３ｂに適当な電圧を印加することによって、第２補助ゲート３ａ下方の領域に第２拡散層３３のソースあるいはドレインが延長される。
【００４０】
図１（ｂ）では、第１補助ゲート３ａの下方に、延長されたソースもしくはドレインとしての反転層１７を示している。また、第２補助ゲート３ｂの下方に、延長されたソースもしくはドレインとしての反転層１９を示している。メモリユニット２の動作を考えるときは、反転層１７、１９の一方をソース、他方をドレインとして考えればよい。ただし、図１（ｂ）のように明確な反転層が存在しなくても、第１補助ゲート３ａあるいは第２補助ゲート３ｂの下方の領域が導通してソースの延長あるいはドレインの延長として機能すればよい。反転層１７と１９とに挟まれたチャンネル領域上には、電荷蓄積層１１として、電子トラップ可能な絶縁膜が形成されている。電荷蓄積層１１において、電子は、局部的にトラップされ、電荷蓄積層１１内を自由に移動することがない。図１（ｂ）で、点線で囲まれた領域２１、２３が、局部的なトラップ領域を示す。メモリユニット２は、２箇所のトラップ領域を有するので、２ビットの記憶（Ｂｉｔ１、Ｂｉｔ２）が可能である。
【００４１】
図１（ａ）に示すように、１つのメモリユニットあたりのセル面積は４Ｆ2であり、従って、１ビットあたりのセル面積は、２Ｆ2である。
図１のメモリユニット２は、第１ビット線（ＢＬ１）、第２ビット線（ＢＬ２）、制御ゲート７、第１補助ゲート３ａおよび第２補助ゲート３ｂにそれぞれ独立して電圧を印加することができるように構成される。
【００４２】
図１（ａ）のＸ方向において、メモリユニット２の左側に別のメモリユニットが直列に配置されており、当該メモリユニットは、制御ゲート電極としての制御ゲートＣＧ１をメモリユニット２と共有している。また、当該メモリユニットは、メモリユニット２と第１トランジスタ部を共有している。従って、第１トランジスタ部のゲート電極としてＡＧ１を共有している。また、メモリユニット２の右側にもさらに別のメモリユニットが直列に配置されている。このようにして、Ｘ方向に延びる一本のＣＧ１を共通の制御ゲート電極として、２Ｆのピッチで複数のメモリユニットがＸ方向に直列に配置されている。
【００４３】
また、図１（ａ）のＹ方向においては、メモリユニット２の下側のＣＧ２を制御ゲート電極として別のメモリユニットが、メモリユニット２と並列に配置されている。当該メモリユニットは、第１トランジスタ部のゲート電極としてのＡＧ１をメモリユニット２と共有している。また、第２トランジスタ部のゲート電極としてのＡＧ２をメモリユニット２と共有している。このようにして、Ｙ方向に延びるＡＧ１を共有し、またＡＧ２を共有してＹ方向に２Ｆのピッチで複数のメモリユニットが並列に配置されている。
【００４４】
そして、Ｙ方向にＡＧ１を共有する各メモリユニットは、ＡＧ１に対応する拡散層３１を共有し、共通のメタルビット線ＢＬ１から電圧が供給される。さらに、それらのメモリセルはＹ方向にＡＧ２を共有し、ＡＧ２に対応する拡散層３３を共有する。そして、共通のメタルビット線ＢＬ２から電圧が供給される。即ち、Ｙ方向に並列に並ぶ各メモリユニットは、互いにソースを共有し、また互いにドレインを共有する。
【００４５】
図２は、図１のマトリックス状のメモリユニットの等価回路図である。図２で、矩形の破線で囲まれた領域が、一つのメモリユニット２に対応する。ＡＧ１、ＡＧ２、ＣＧ１、ＣＧ２は図１に対応する。また、ＢＬ１、ＢＬ２は図１（ａ）の拡散層３１、３３に第１および第２ビットライン・コンタクト３５、３７をそれぞれ介して接続されるメタルビット線である。破線で囲まれたトランジスタＴｒ１は第１トランジスタ部であり、ＡＧ１は、第１トランジスタ部のゲート電極である。また、破線で囲まれたトランジスタＴｒ２は第２トランジスタ部であり、ＡＧ２は、第２トランジスタ部のゲート電極である。ＡＧ１、ＡＧ２はそれぞれ、Ｙ方向に並列接続される他のメモリユニットと共有する。Ｍ１１は、メモリユニット２の第１メモリトランジスタ部であり、Ｍ１２はメモリユニット２の第２メモリトランジスタ部である。Ｍ１１とＭ１２の間の部分Ｔｒ３は、分離トランジスタ部である。Ｍ２１とＭ２２とは、Ｙ方向に並列接続される別のメモリユニットの第１および第２メモリトランジスタ部である。
【００４６】
（実施の形態２）
この実施の形態では、実施の形態１とは異なるメモリユニットの構造について説明する。
【００４７】
図３は、この発明に係るメモリユニットの、図１と異なる構造の例を示す説明図である。図３に示すメモリユニット２は、図１と異なり、互いに分離された電荷蓄積層１１ａ、１１ｂ、１１ｃ、１１ｄが第１補助ゲート３ａ、第２補助ゲート３ｂの両側の側壁にそれぞれ配置されている。このように、トラップ領域を互いに分離すれば、トラップ領域間を電子が移動することが物理的に不可能となり、図１のメモリユニットに比べて電荷の保持特性に優れたメモリユニットが得られる。一方、図１のメモリユニットは図３のものより構造が単純であり、製造工程の工程数が少なくてすむ。
また、図３のメモリユニットは、電荷蓄積層を形成する際の加工が複雑になるので、図１のものに比べて１ビットあたりのメモリユニットの面積が増大する。これに対して、図１のものは、図３のものよりメモリの占有面積を小さくすることができ、製造が容易で高い歩留まりが得られる。このように、それぞれの実施形態は、固有の特徴を有するのでいずれの形態を適用するかは、用途に応じて選択されるべきものである。
【００４８】
（実施の形態３）
この実施の形態では、実施の形態１または２のメモリユニットの読み出し動作について説明する。
【００４９】
図４は、図３のメモリユニットの読み出し動作の一例を示す説明図である。図４の例は、第１メモリトランジスタ部の電荷蓄積層１１ｂの状態を読み出す場合を示している。この場合、図示しない第１ビット線ＢＬ１を接地電位とし、ＢＬ１接続される拡散層３１をソースとする。一方、図示しない第２ビット線ＢＬ２には、２Ｖの電圧を印加し、ＢＬ２に接続される拡散層３３をドレインとする。
ＡＧ１には、その下方の基板表面部に拡散層３１からソースを延長するように２Ｖの電圧を印加する。一方、ＡＧ２にはその下方の基板表面部に拡散層３３からドレインを延長するように７Ｖの電圧を印加する。
【００５０】
ＣＧ１には、電荷蓄積層１１ｂの電荷の多寡に応じてドレインからソースへのチャネル電流が制御されるように、第１あるいは第２メモリトランジスタ部の閾値程度の１Ｖの電圧を印加する。また、この電圧は、分離トランジスタ部をオンさせる電圧でもある。このとき、ＡＧ２の下方に延長されたドレインの周囲には、空乏層が形成され、形成された空乏層が電荷蓄積層１１ｂの下方領域に延びる。従って、ドレインからソースへの電流は、ドレイン側の第２メモリトランジスタ部の状態に影響されない。換言すれば、チャネル領域上の電荷蓄積層１１ｃの幅が、空乏層の幅より小さくなるように電荷蓄積層１１ｃが形成され、またドレインへの印加電圧が選択される。その結果、ドレインからソースへの電流は、ソース側の第１メモリトランジスタ部の電荷蓄積層１１ｂの電荷の多寡に依存する。即ち、電荷蓄積層１１ｂに蓄積された電荷量が多いほど、第１メモリトランジスタ部の閾値電圧が高くなる。閾値電圧がＣＧ１への印加電圧よりも高いときは、第１メモリトランジスタ部がオフし、チャネルが非導通状態になる。一方、閾値電圧がＣＧ１への印加電圧よりも低いときは、第１メモリトランジスタ部がオンし、チャネルが導通状態になる。このように、電荷蓄積層１１ｂの状態に応じた読み出し電流が得られる。
【００５１】
なお、この発明に係るメモリユニットは、左右対称であるので、どちらの側を第１メモリトランジスタ部とするかは便宜的なものであり、駆動を左右反転すればどちら側のメモリトランジスタ部も読み出すことができる。即ち、電荷蓄積層１１ｃの状態を読み出すときは、前述の説明でＡＧ１とＡＧ２への印加電圧を置換し、ＢＬ１とＢＬ２への印加電圧を置換すればよい。
前述の読み出しは、図１のメモリユニットについても同じように適用できる。
【００５２】
（実施の形態４）
この実施の形態では、実施の形態１または２のメモリユニットの書き込み動作について説明する。
【００５３】
図５は、図３のメモリユニットの書き込み動作の一例を示す説明図である。図５の例は、電荷蓄積層１１ｂへ電子を注入する場合を示すものである。この場合、図示しない第１ビット線ＢＬ１を接地電位とし、ＢＬ１接続される拡散層３１をソースとする。一方、図示しない第２ビット線ＢＬ２には、４Ｖの書き込み電圧を印加し、ＢＬ２に接続される拡散層３３をドレインとする。
ＡＧ１には、その下方の基板表面部に拡散層３１からソースを延長するように、第１トランジスタ部の閾値に近い１Ｖの電圧を印加してわずかにオンする。ＡＧ２にはその下方の基板表面部に拡散層３３からドレインを延長するように、７Ｖの電圧を印加する。
ＣＧ１には、発生したホットエレクトロンを電荷蓄積層１１ｂに注入するように７Ｖの電圧を印加する。ＡＧ１をゲート電極とする第１トランジスタ部とＣＧ１を第３ゲート電極とする分離トランジスタ部との間のチャネル領域には高電界が生じているので、その電界によってホットエレクトロンが発生し、ソース側（第１トランジスタ部のチャネル領域側）から電荷蓄積層１１ｂへ向けてホットエレクトロンが注入される。即ち、ソース側注入が行われる。なお、電荷蓄積層１１ｃを挟むＡＧ２と分離トランジスタ部との間には、高電界が発生しないため、電荷蓄積層１１ｃの下方のチャネル領域では電子が十分に加速されず、電荷蓄積層１１ｃへのホットエレクトロン注入は行われない。
【００５４】
なお、電荷蓄積層１１ｂのチャネル方向の幅は、ソース側注入に好適な５０〜５００Åの範囲とすることが好ましい。
【００５５】
なお、この発明に係るメモリユニットは、左右対称であるので、駆動を左右反転すればどちら側のメモリトランジスタ部へも書き込むことができる。即ち、電荷蓄積層１１ｃへ書き込むときは、前述の説明でＡＧ１とＡＧ２への印加電圧を置換し、ＢＬ１とＢＬ２への印加電圧を置換すればよい。
前述の書き込みは、図１のメモリユニットについても同じように適用できる。
【００５６】
（実施の形態５）
この実施の形態では、実施の形態１または２のメモリユニットの消去動作について説明する。
【００５７】
図６は、図３のメモリユニットの消去動作の一例を示す説明図である。図６（Ａ）は、消去動作の第１の態様であり、電荷蓄積層１１ｂおよび１１ｃから基板１へ電子を放出することにより各メモリユニットを消去するものである。この場合、基板１を接地電位とし、ＣＧ１に、電荷蓄積層１１ｂおよび１１ｃに蓄積された電子を放出させる−７Ｖの負電圧を印加する。これによって、電荷蓄積層１１ｂおよび１１ｃから電子が放出され、消去が行われる。このとき、ＢＬ１とＢＬ２は、接地電位とすればよい。
なお、ＡＧ１とＡＧ２にも−７Ｖの負電圧を印加すれば、消去効率をより向上させることができる。また、これによって、電荷蓄積層１１ｂおよび１１ｃから電子が抽出される。
【００５８】
前述の印加電圧は、図１のメモリユニットについても同じように適用できる。
【００５９】
さらに、図６（Ｂ）は、消去動作の第２の態様を示す説明図である。図６（Ｂ）では、電荷蓄積層１１ｂおよび１１ｃへホールを注入することにより、電荷蓄積層１１ｂおよび１１ｃに蓄積された電荷をキャンセルし、消去を行うものである。この場合、基板１を接地電位とし、選択メモリユニットのＣＧ１に、正の高電圧である１４Ｖを印加する。これによって、電荷蓄積層１１ｂおよび１１ｃへホールが注入され、電荷がキャンセルされる。ＢＬ１とＢＬ２は、接地電位とすればよい。なお、第３絶縁膜１５の膜厚を薄くして、ホールが電荷蓄積層に注入されやすくしておけばよい。
また、ＡＧ１とＡＧ２に２Ｖの電圧を印加すれば、注入されたホールがＡＧ１あるいはＡＧ２に抜けるのを防ぐことができ、消去効率をより向上させることができる。
【００６０】
前述の、第１の態様によれば、電荷蓄積層のトラップ領域幅に依存せずに消去が行える。一方、第２の態様によれば、負の高電圧を必要とせずに消去を行うことができる。これらの特徴を考慮して、用途に応じた態様を選択すればよい。
前述の印加電圧は、図１のメモリユニットに対しても同じように適用することができる。
【００６１】
（実施の形態６）
この実施の形態では、実施の形態１または２のメモリユニットをＸＹ方向にマトリックス状に配置してなる不揮発性半導体記憶装置のメタルビット線の配線の一例と、選択されたメモリユニットのみを駆動する手法について説明する。
【００６２】
図７は、この発明に係るメモリユニットをマトリックス状に配置したメモリユニットアレイの一例を示す説明図である。図７に示すメモリユニットアレイは、４つのメモリユニットＣ１１〜Ｃ１４、Ｃ２１〜Ｃ２４をそれぞれ一つの組として、Ｘ方向に一組、Ｙ方向に２組が並んだ例を示している。
メモリユニットアレイは、Ｘ方向においてＣ１１〜Ｃ１４からなる組の両側に、他の組が繰り返し配置される。図７で、ＢＬ３は、Ｃ１１〜Ｃ１４からなる組の右隣の組において、ＢＬ１に対応する。
【００６３】
メモリユニットＣ１２は、Ｙ方向に隣り合うメモリユニットＣ２２と第１トランジスタ部のゲート電極として補助ゲートＡＧ２を共有する。さらに、それぞれのメモリユニットの第１トランジスタ部を介してメタルビット線ＢＬ２に接続される。当該メタルビット線は、例えば、図１（ａ）に示すように、拡散層とビットライン・コンタクトを介してメタルビット線ＢＬ２に接続されてもよい。
また、メモリユニットＣ１２とＣ１１とは第２トランジスタ部のゲート電極として補助ゲート線ＡＧ１を共有する。さらに、各メモリユニットの第２トランジスタ部を介してメタルビット線ＢＬ１に接続される。
Ｘ方向においては、メモリユニットＣ１１〜Ｃ１４は制御ゲ―ト電極として制御ゲートＣＧ１を共有する。
【００６４】
また、メモリユニットＣ１２は、右隣のメモリユニットＣ１３と第２トランジスタ部を共有し、そのゲート電極は補助ゲートＡＧ１である。メモリユニットＣ１２とＣ１３とは、ＡＧ１をゲート電極とする第１トランジスタ部を介してＢＬ１に接続され、ＢＬ１をソースあるいはドレインとする。
さらに、メモリユニットＣ１２は、左隣のメモリユニットＣ１１と第１トランジスタ部を共有し、そのゲート電極は補助ゲートＡＧ２である。メモリユニットＣ１２とＣ１１とは、ＡＧ２をゲート電極とする第２トランジスタ部を介してＢＬ２に接続され、ＢＬ２をソースあるいはドレインとする。
また、メモリユニットＣ１３の第２トランジスタ部のゲート電極は、補助ゲートＡＧ３である。
メモリユニットＣ１１の第１トランジスタ部のゲート電極は、補助ゲートＡＧ０である。ここで、メモリユニットＣ１４の第２トランジスタ部のゲート電極も、補助ゲートＡＧ０と共通接続される。当該ゲート電極は、Ｃ１１〜Ｃ１４からなる組の右隣の組について、左端のメモリユニットの第１トランジスタ部の補助ゲートに相当する。当該補助ゲートは、Ｃ１１の第１トランジスタ部の補助ゲートＡＧ０と、例えばメタル配線を用いて接続される。
図示していないが、Ｘ方向おける各組において、ＡＧ１〜ＡＧ３に対応する各補助ゲートもそれぞれ共通接続される。従って、各メモリユニットの補助ゲート電極は、異なる組の補助ゲートと共通接続されて４本に束ねられる。
【００６５】
ＢＬ２は、補助ゲートＡＧ２を第１あるいは第２トランジスタ部のゲート電極とするメモリユニットＣ１１、Ｃ１２、Ｃ２１、Ｃ２２のソースまたはドレインとなる。ＢＬ１は、補助ゲートＡＧ０を第１トランジスタ部のゲート電極とするメモリユニットＣ１１、Ｃ１２、Ｃ２１、Ｃ２２のドレインまたはソースとなる。また、ＢＬ２は、補助ゲートＡＧ３を第２あるいは第１トランジスタ部のゲート電極とするメモリユニットＣ１３、Ｃ１４、Ｃ２３、Ｃ２４のソースまたはドレインとなる。ＢＬ１は、補助ゲートＡＧ１を第２または第１トランジスタ部のゲート電極とするメモリユニットＣ１２、Ｃ１３、Ｃ２２、Ｃ２３のドレインまたはソースとなる。
各メタルビット線は、Ｘ方向に補助ゲートを介して隣接する２つの補助ゲートに共通接続される。従って、メタルビット線のＸ方向における配線ピッチが、ゲート電極の配線ピッチの２倍に緩和される。メタルビット線は、その抵抗値を低くするために、広い配線領域を確保する必要があるが、微細化の観点からは配線面積をできる限り低減することが好ましい。また、最小ビッチでのレイアウトは歩留まり低下の原因となる。メタル配線の微細加工はポリシリコンや窒化シリコンにくらべて難しいので、配線ピッチが緩和されることによってメモリユニットアレイの高集積化が容易になる。
【００６６】
以下に、メモリユニットＣ１２を選択メモリユニットとする場合の読み出し、書き込み動作の一例を説明する。また、消去動作についても説明する。
【００６７】
≪読み出し動作≫
メモリユニットＣ１２のＡＧ１側のメモリトランジスタ部（図７でＢｉｔ２で示す）を読み出す場合、ＢＬ１を接地してソースとする。ＢＬ２には、ドレイン電圧として２Ｖを印加する。そして、ソースを延長する電圧をＡＧ１に印加する。この例では、３Ｖである。また、ドレインを延長する電圧をＡＧ２に印加する。この例では、３Ｖである。そして、ＣＧ１には、Ｂｉｔ２で示すメモリトランジスタ部の閾値付近の電圧を印加する。この例では４Ｖである。このとき、Ｃ１２を流れるチャネル電流は、Ｂｉｔ２に蓄積された電荷の多寡に依存する。
【００６８】
ここで、非選択の制御ゲートＣＧ２を０Ｖとする。これによって、メモリユニットＣ２１〜２４は、その分離トランジスタがオフして非導通状態になる。また、非選択の補助ゲートＡＧ０、ＡＧ３をいずれも０Ｖとする。これによって、Ｃ１１は、ＡＧ０をゲート電極とする第１トランジスタ部がオフし、Ｃ１３は、ＡＧ３をゲート電極とする第２トランジスタ部がオフしてそれぞれ非導通状態になる。従って、Ｃ１１およびＣ１３へはリーク電流が流れない。従って、非選択メモリユニットは全て非導通状態になり、ドレインとしてのＢＬ２からソースとしてのＢＬ１への電流はＢｉｔ２のメモリトランジスタ部の状態に応じて決まる。
また、ＢＬ３を０Ｖとする。即ち、Ｘ方向に並ぶ他の組のソースあるいはドレインとなるメタルビット線をすべて０Ｖとする。これによって、他の組のメモリユニットについては読み出しが行われない。
なお、選択メモリユニットＣ１２のＢｉｔ１を読み出す場合は、Ｃ１２のソースとドレインとを上記と逆にすればよい。
【００６９】
≪書き込み動作≫
メモリユニットＣ１２のＡＧ１側のメモリトランジスタ部（Ｂｉｔ２）へ書き込む場合は、ＡＧ１側をソースとするためＢＬ１を接地する。ＢＬ２には、書き込み電圧を印加する。この例では、４Ｖである。
そして、ＡＧ１下にソースを延長するように、そのトランジスタ部をわずかにオンする１Ｖの電圧を印加する。ＡＧ２には、ドレインを延長する電圧を印加する。この例では、８Ｖである。ＣＧ１には、ソース側のメモリトランジスタ部Ｂｉｔ２へホットエレクトロンを注入するように高電圧を印加する。この例では、１２Ｖである。
【００７０】
ここで、非選択の制御ゲートＣＧ２を０Ｖとする。これによって、メモリユニットＣ２１〜２４は、その分離トランジスタがオフし、当該メモリユニットへの書き込みは行われない。また、非選択の補助ゲートＡＧ０、ＡＧ３をいずれも０Ｖとする。これによって、Ｃ１１は、ＡＧ０をゲート電極とする第１トランジスタ部がオフし、Ｃ１３は、ＡＧ３をゲート電極とする第２トランジスタ部がオフしてリーク電流が流れない。即ち、当該メモリユニットへの書き込みは行われない。従って、選択メモリユニットのメモリトランジスタ部Ｂｉｔ２のみに書き込みが行われる。
また、ＢＬ３を０Ｖとする。即ち、Ｘ方向に並ぶ他の組のソースあるいはドレインとなるメタルビット線をすべて０Ｖとする。これによって、他の組のメモリユニットについては、書き込みが行われない。
なお、選択メモリユニットＣ１２のＢｉｔ１へ書き込む場合は、Ｃ１２のソースとドレインとを上記と逆にすればよい。
【００７１】
≪消去動作≫
制御ゲートＣＧ１を共有する各メモリユニットを一括で消去する場合、基板を設置電位とし、制御ゲートＣＧ１に各メモリトランジスタの電荷蓄積層から電荷を放出させる負電圧を印加する。この例では−２０Ｖである。なお、ＣＧ２を共有するメモリユニットを消去しない場合は、ＣＧ２を０Ｖにすればよい。ＢＬ１〜ＢＬ３、ＡＧ０〜ＡＧ３はいずれも０Ｖでよい。
【００７２】
表１は、前述した選択メモリユニットＣ１１の駆動電圧を示すものである。
【表１】
2007281137.tif 000003
【００７３】
（実施の形態７）
この実施の形態では、図１のメモリユニットの製造方法の一例について説明する。
図８は、図１に示すマトリックス状のメモリユニットの平面と、３つの断面の構造を示す説明図である。
図８（ａ）は、図１のマトリックス状のメモリユニットの平面図である。図８（ｂ）は、図８（ａ）において補助ゲートＡＧに沿ったＹ−Ｙ’の断面図、図８（ｃ）は、図８（ａ）において２つの制御ゲートＣＧに挟まれたＸ１−Ｘ１’の断面図、図８（ｄ）は、図８（ａ）において制御ゲートＣＧ上のＸ２−Ｘ２’の断面図である。
【００７４】
図９および図１０は、図８に示すマトリックス状のメモリユニットを製造する各工程を示す製造工程図である。図９および図１０で、左側の列の各図面は、Ｘ２−Ｘ２’断面の各工程における状態を示し、右側の列の各図面は、Ｙ−Ｙ’断面の各工程における状態を示す。
【００７５】
まず、図９（Ａ）、（Ｂ）に示すように、第１導電型（ここではｐ型とする）の基板１に熱酸化を行い、５〜１５ｎｍ程度の厚さのゲート絶縁膜（第１絶縁膜）９を形成した後、５０ｎｍ程度の厚さの第１ポリシリコン膜３、厚さ５０ｎｍ程度の第１シリコン膣化膜５を順次堆積する。
【００７６】
次に、その上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターンを形成する。そして、前記パターニングによりレジストが除去された部分の第１シリコン膣化膜５と第１ポリシリコン膜３とをエッチング除去し、その後にレジストパターンを剥離する。これによって、図９（Ｃ）、（Ｄ）に示すように、Ｙ−Ｙ’方向に沿って平行に延びる複数の補助ゲートを形成する。
【００７７】
続いて、図９（Ｅ）、（Ｆ）に示すように、補助ゲートの間に露出した第１絶縁膜９をフッ酸によりエッチング除去する。
さらに、熱酸化を行い、基板上方の表面全体に２〜３ｎｍの厚さのトンネル酸化膜（第２絶縁膜）１３を形成した後、５〜１５ｎｍの厚さの第２シリコン膣化膜１１、５ｎｍ程度の厚さのシリコン酸化膜（第３絶縁膜）１５をこの順に堆積する（図９（Ｇ）、（Ｈ））。
【００７８】
次いで、図１０（Ｉ）、（Ｊ）に示すように、２００ｎｍ程度の厚さの第２ポリシリコン膜７を堆積して補助ゲートを完全に埋め込む。
そして、その上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターンを形成する。そして、前記パターニングによりレジストが除去された部分の第２ポリシリコン膜７をエッチング除去し、その後レジストパターンを剥離する。これによって、図１０（Ｋ）、（Ｌ）に示すように、Ｘ２−Ｘ２’方向に沿って平行に延びる複数の制御ゲートを形成する。
以上の工程により、図８のような、マトリックス状のメモリユニットを製造することができる。
【００７９】
（実施の形態８）
この実施の形態では、図３のように各電荷蓄積部が分離されたメモリユニットの製造方法の一例について説明する。
【００８０】
図１１は、図３のマトリックス状のメモリユニットの平面と、３つの断面の構造を示す説明図である。
図１１（ａ）は、図３のマトリックス状のメモリユニットの平面図である。図１１（ｂ）は、図１１（ａ）において補助ゲートＡＧに沿ったＹ−Ｙ’の断面図、図１１（ｃ）は、図１１（ａ）において２つの制御ゲートＣＧに挟まれたＸ１−Ｘ１’の断面図、図１１（ｄ）は、図１１（ａ）において制御ゲートＣＧ上のＸ２−Ｘ２の断面図である。
図１２および図１３は、図１１に示すマトリックス状のメモリユニットを製造する各工程を示す製造工程図である。図１２および図１３で、左側の列の各図面はＸ２−Ｘ２’断面の各工程における状態を示し、右側の列の各図面は、Ｙ−Ｙ’断面の各工程における状態を示す。
【００８１】
まず、図１２（Ａ）、（Ｂ）に示すように、第１導電型（ここではｐ型とする）の基板１に熱酸化を行い、５〜１５ｎｍ程度の厚さのゲート絶縁膜（第１絶縁膜）９を形成した後、５０ｎｍ程度の厚さの第１ポリシリコン膜３、厚さ５０ｎｍ程度の第１シリコン膣化膜５を順次堆積する。
【００８２】
次に、その上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターンを形成する。そして、前記パターニングによりレジストが除去された部分の第１シリコン膣化膜５と第１ポリシリコン膜３とをエッチング除去し、その後にレジストパターンを剥離する。これによって、図１２（Ｃ）、（Ｄ）に示すように、Ｙ−Ｙ’方向に沿って平行に延びる複数の補助ゲートを形成する。
【００８３】
続いて、図１２（Ｅ）、（Ｆ）に示すように、補助ゲートの間に露出した第１絶縁膜９をフッ酸によりエッチング除去する。
さらに、熱酸化を行い、基板上方の表面全体に２〜３ｎｍの厚さのトンネル酸化膜（第２絶縁膜）１３を形成した後、５〜１５ｎｍの厚さの第２シリコン膣化膜１１、４０ｎｍ程度の厚さのシリコン酸化膜（第３絶縁膜）１５をこの順に堆積する（図１２（Ｇ）、（Ｈ））。
【００８４】
次いで、ドライエッチング技術により第３絶縁膜１５をエッチング除去し、サイドウォールを形成する。そして、サイドウォールをハードマスクとして第２シリコン膣化膜１１をエッチング除去する（図１３（Ｉ）、（Ｊ））。
続いて、フッ酸により第３絶縁膜１５（サイドウォール）とサイドウォールに挟まれた領域の第２シリコン膣化膜１１とを除去した後、ＣＶＤ法によりシリコン酸化膜（第４絶縁膜２５）を堆積する（図１３（Ｋ）、（Ｌ））。
【００８５】
さらに、図１３（Ｍ）、（Ｎ）に示すように、２００ｎｍ程度の厚さの第２ポリシリコン膜７を堆積して補助ゲートを完全に埋め込む。
【００８６】
そして、その上にレジストを塗布した後リソグラフィー技術を用いてレジストをパターニングしてレジストパターンを形成する。そして、前記パターニングによりレジストが除去された部分の第２ポリシリコン膜７をエッチング除去し、その後レジストパターンを剥離する。これによって、図１３（Ｏ）、（Ｐ）に示すように、Ｘ２−Ｘ２’方向に沿って平行に延びる複数の制御ゲートを形成する。
以上の工程により、図１１のメモリユニットアレイを製造することができる。
【００８７】
（実施の形態９）
前述のメモリユニットアレイが組み込まれた携帯電子機器の一例として、携帯電話への適用例について説明する。
図１４は、この発明のメモリユニットアレイが組み込まれた携帯電話の構成を示すブロック図である。
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述したこの発明のメモリユニットアレイが組み込まれている。なお、制御回路８１１は、記憶部８１８を含み、記憶部８１８には、この発明のメモリユニットのように集積度が高く、高速書き込みが可能な構造のメモリユニットを記憶素子として用いることが好ましい。
【００８８】
このように、この発明のメモリユニットアレイ含む制御回路を携帯電子機器に用いることにより、装置の小型化が容易になり、データの書き込みが高速化できる。また、メモリ素子の集積度が高いために、半導体チップを小さくすることができる。従って、携帯電話の性能を向上させ、製造コストを削減することが可能になる。
【００８９】
前述の実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。そのような変形例が、この発明の特許請求の範囲に含まれることを意図したものであることは、この技術分野の通常の知識を有するものにとって明らかである。
【図面の簡単な説明】
【００９０】
【図１】この発明に係るメモリユニットがマトリックス状に配置された構造を示す説明図である。（実施の形態１）
【図２】図１のマトリックス状のメモリユニットの等価回路図である。（実施の形態１）
【図３】この発明に係るメモリユニットの、図１と異なる構造の例を示す説明図である。（実施の形態２）
【図４】図３のメモリユニットの読み出し動作の一例を示す説明図である。（実施の形態３）
【図５】図３のメモリユニットの書き込み動作の一例を示す説明図である。（実施の形態４）
【図６】図３のメモリユニットの消去動作の一例を示す説明図である。（実施の形態５）
【図７】図７は、この発明に係るメモリユニットアレイの構成の一例を示す説明図である。（実施の形態６）
【図８】図１に示すマトリックス状のメモリユニットの平面と、３つの断面の構造を示す説明図である。（実施の形態７）
【図９】図８に示すマトリックス状のメモリユニットを製造する各工程を示す第１の製造工程図である。（実施の形態７）
【図１０】図８に示すマトリックス状のメモリユニットを製造する各工程を示す第２の製造工程図である。（実施の形態７）
【図１１】図３のマトリックス状のメモリユニットの平面と、３つの断面の構造を示す説明図である。（実施の形態８）
【図１２】図１１に示すマトリックス状のメモリユニットを製造する各工程を示す第１の製造工程図である。（実施の形態８）
【図１３】図１１に示すマトリックス状のメモリユニットを製造する各工程を示す第２の製造工程図である。（実施の形態８）
【図１４】この発明のメモリユニットアレイが組み込まれた携帯電話の構成を示すブロック図である。（実施の形態９）
【図１５】従来のツインビットＭＯＮＯＳメモリユニットの構造を示す断面図である。
【図１６】図１５のメモリユニットの等価回路を示す回路図である。
【符号の説明】
【００９１】
１    基板
３    第１ポリシリコン膜
３ａ  第１補助ゲート
３ｂ  第２補助ゲート
５    第１シリコン膣化膜
７、７ａ、７ｂ    制御ゲート、第２ポリシリコン膜
９    第１絶縁膜、ゲート酸化膜
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ  電荷蓄積層、第２シリコン膣化膜
１３    第２絶縁膜、トンネル酸化膜
１５    第３絶縁膜、
１７    第１反転層
１９    第２反転層
２１    第１トラッピング膜、トラップ領域
２３    第２トラッピング膜、トラップ領域
２５    第４絶縁膜、シリコン酸化膜
３１    第１拡散層
３３    第２拡散層
３５    第１ビットライン・コンタクト
３７    第２ビットライン・コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図７】
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【図１６】
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