(57)【要約】【課題】  データ保持時間を長くしつつセル電流を向上した半導体装置を提供することを目的とする。【解決手段】  埋め込み絶縁膜１０１を有する半導体基板１００の埋め込み絶縁膜１０１上に、フローティングウェル領域１０２とフローティングウェル領域１０２を挟むソース／ドレイン領域１０３と、フローティングウェル領域１０２内に設けられたトレンチ１０６ａ内部にゲート絶縁膜１０５を介して形成されたゲート電極１０６とを備えることにより、ソース／ドレイン領域１０３の不純物イオン濃度を低濃度に保ちリーク電流を抑えてデータ保持時間を長くしつつセル電流を向上する。【選択図】図１
2007281199.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成されたフローティングウェル領域と、
前記フローティングウェル領域に形成されたソース／ドレイン領域と、
前記フローティングウェル領域に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記トレンチ内に形成されたゲート電極は、前記フローティングウェル領域を貫通して前記埋め込み絶縁膜に達することを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板表層に形成されたフローティングウェル領域と、
前記フローティングウェル領域に形成されたソース／ドレイン領域と、
前記フローティングウェル領域内に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極と、
を備えることを特徴とする半導体装置。
【請求項４】
前記フローティングウェル領域下に形成された、前記フローティングウェル領域と反対導電型のウェル領域を更に備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート電極は、前記フローティングウェル領域上にも前記ゲート絶縁膜を介して形成されることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特にメモリ動作が可能なＦＢＣ（Floating Body Cell；以下ＦＢＣと記載する。）に関する。
【背景技術】
【０００２】
ＦＢＣは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみから構成されるメモリ動作が可能な半導体装置であり、１つのトランジスタと１つのキャパシタから構成されるＤＲＡＭ（Dynamic Random Access Memory）セルに比較してセル面積の縮小が可能であるため、高集積メモリ装置として期待されている。現在までに、ＳＯＩ（Silicon On Insulator）基板又はバルクシリコン基板上で試作・評価されたＦＢＣに関する報告がある（例えば、非特許文献１及び２参照。）。
【０００３】
ＦＢＣは、フローティングウェル領域の正孔の蓄積状態によりデータを記憶する半導体装置である。ここで、フローティングウェル領域に正孔が蓄積されている状態を”１”データ保持、反対に正孔が消去されている状態を”０”データ保持と呼ぶが、一般的に、ＦＢＣの歩留まりを向上するためには、このデータ保持時間を長くしてデータ保持状態を一定時間以上維持させることが重要な課題の一つとして挙げられている。
【０００４】
ＦＢＣのデータ保持時間を長くするためには、ＦＢＣのソース／ドレイン領域の不純物イオン濃度を低濃度に保ち、リーク電流を抑制する必要がある。しかしながら、ソース／ドレイン領域の不純物イオン濃度を薄くした場合、ＦＢＣのセル電流が小さくなるという問題が生じる。
【非特許文献１】T. Oosawa et al., ISSCC Dig.Tech Papers, p.152, (2002).
【非特許文献２】R. Ranica et al.,“A One Transister Cell on Bulk Substrate (1T-Bulk) for Low-Cost and High Density  eDRAM”Symp. on VLSI Tech, pp128-129, (2004).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記問題点を解決するためになされたもので、データ保持時間を長くしつつセル電流を向上した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたフローティングウェル領域と、前記フローティングウェル領域に形成されたソース／ドレイン領域と、前記フローティングウェル領域に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極を備えることを特徴とする。
【０００７】
また、本発明の別の態様の半導体装置は、半導体基板と、前記半導体基板表層に形成されたフローティングウェル領域と、前記フローティングウェル領域に形成されたソース／ドレイン領域と、前記フローティングウェル領域内に設けられたトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、前記フローティングウェル領域に絶縁膜を介して隣接するように形成されたプレート電極を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、データ保持時間を長くしつつセル電流を向上した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例１】
【００１０】
まず、図１を参照して、本発明の実施例１に係る半導体装置について説明する。図１（ａ）は、本実施例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極１０６、ゲート絶縁膜１０５及びバリア絶縁膜１１０を透視して示している。図１（ｂ−１）、（ｂ−２）、（ｂ−３）、（ｂ−４）は、それぞれ図１（ａ）の一点破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図である。なおここで、図１（ａ）の一点破線Ａ−Ａ’及びＣ−Ｃ’をビット線方向、一点破線Ｂ−Ｂ’、Ｄ−Ｄ’をワード線ＷＬ方向とする。
【００１１】
本実施例に係る半導体装置は、ＳＯＩ基板を用いたＮチャネルＭＯＳトランジスタにより構成されている。すなわち、単結晶シリコン等からなる半導体基板１００上にシリコン酸化膜等の埋め込み絶縁膜１０１を有し、さらに埋め込み絶縁膜１０１上にシリコン層等の半導体層を有するＳＯＩ基板が使用されている。
【００１２】
埋め込み絶縁膜１０１上の半導体層には、例えばボロン等のＰ型不純物イオンが注入されたフローティングウェル領域１０２が形成され、さらにフローティングウェル領域１０２を挟むように、例えばリン等のＮ型不純物イオンが注入されたソース／ドレイン領域１０３が形成されている。ここで、フローティングウェル領域１０２及びソース／ドレイン領域１０３はそれぞれ埋め込み絶縁膜１０１に接して形成されており、例えば、フローティングウェル領域１０２の不純物イオン濃度を５．０×１０１７ｃｍ−３以下とし、ソース／ドレイン領域１０３のｐｎ接合近傍の不純物イオン濃度を１．０×１０１８ｃｍ−３以下とする。
【００１３】
また、埋め込み絶縁膜１０１上には、ビット線方向に隣接するセルを分離するためにシリコン酸化膜等のＳＴＩ（素子分離領域１０４）がソース／ドレイン領域１０３に隣接して形成されている。
【００１４】
ソース／ドレイン領域１０３間のフローティングウェル領域１０２上には、ゲート絶縁膜１０５を介してゲート電極１０６が形成されている。このときゲート絶縁膜１０５には、例えばシリコン酸化膜等が用いられ、ゲート電極１０６には、例えば不純物イオンを含有したポリシリコン層又はタングステン等の金属材料等が用いられる。またゲート電極１０６は、フローティングウェル領域１０２内に設けられたトレンチ１０６ａ内部にも形成されている。以下、このトレンチ１０６ａ内部に形成されたゲート電極１０６を、ゲート電極１０６のトレンチ部１０６ａと言う。
【００１５】
半導体装置のＭＯＳオン時において、ゲート電極１０６がフローティングウェル領域１０２上にのみ形成された従来の半導体装置では、ゲート電極１０６下部に位置するフローティングウェル領域１０２上面部のみにチャネル領域が形成されるが、本実施例に係る半導体装置では、フローティングウェル領域１０２上面部のみならず、ゲート電極１０６のトレンチ部１０６ａの側面部及び底面部に位置するフローティングウェル領域１０２にもチャネル領域が形成されるため、セル電流を増加することができる。
【００１６】
ゲート電極１０６のトレンチ部１０６ａのビット線方向に対向する側面には、シリコン酸化膜等を構成材料とするゲート側壁絶縁膜１０７が形成されている。ここで、本実施例に係る半導体装置では、ゲート側壁絶縁膜１０７は、ゲート電極１０６のトレンチ部１０６ａ側面から隣接するセル間に形成された素子分離領域１０４に至るまで形成されている。ただし、このようにゲート側壁絶縁膜１０７を素子分離領域１０４に至るまで形成せずに、ソース／ドレイン領域１０３をゲート側壁絶縁膜１０７と素子分離領域１０４の間に挟むように形成してもよい。
【００１７】
また本実施例では、このゲート側壁絶縁膜１０７の下方の半導体層にも不純物イオンを拡散させてソース／ドレイン領域１０３を形成しているが、ゲート電極１０６のトレンチ部１０６ａ側面のチャネル領域のビット線方向の幅（チャネル長）を一定程度確保するために不純物イオンの拡散を抑制する必要がある場合は、ゲート側壁絶縁膜１０７の下方の半導体層にまで不純物イオンを拡散させず、ゲート側壁絶縁膜１０７の下方にソース／ドレイン領域１０３を形成させなくともよい。
【００１８】
埋め込み絶縁膜１０１上には、フローティングウェル領域１０２及びソース／ドレイン領域１０３に絶縁膜１０８を介して隣接するように、ビット線方向に延びるプレート電極１０９が形成されている。このとき絶縁膜１０８には、例えばシリコン酸化膜、プレート電極１０９には、例えば不純物イオンが注入されたポリシリコン層又はタングステン等の金属材料が使用される。
【００１９】
本実施例に係る半導体装置では、プレート電極１０９をマイナス電位に設定することにより、ゲート電極１０６のトレンチ部１０６ａ側面のフローティングウェル領域１０２とプレート電極１０９との界面の絶縁膜１０８近傍は正孔が蓄積された状態となり、この絶縁膜１０８近傍において一定の容量が確保される。このとき、容量はフローティングウェル領域１０２とプレート電極１０９との界面の絶縁膜１０８の厚さにより決定される。そこで本実施例では、容量を効果的に増大するために、この絶縁膜１０８を一定程度に薄く、例えば１０ｎｍ〜１５ｎｍ程度とする。
【００２０】
従来のＳＯＩ基板を用いた半導体装置では、基板バイアスで容量を制御するため、フローティングウェル領域１０２の容量を増大するためには、ＳＯＩ基板の埋め込み絶縁膜１０１を薄くする必要があるが、近年、ウェハーの大口径化に伴いＳＯＩ基板の埋め込み絶縁膜１０１の薄膜化が難しくなっているため、十分にフローティングウェル領域１０２の容量を増大することが困難になっている。これに対し、本実施例に係る半導体装置では、ＳＯＩ基板の埋め込み絶縁膜１０１を薄膜化しなくても、フローティングウェル領域１０２とプレート電極１０９との界面の絶縁膜１０８を薄膜化することで容量を増加することができるため、従来のＳＯＩ基板を用いた半導体装置に比較して容易に容量を増大することが可能である。更に、埋め込み絶縁膜１０１を薄膜化したＳＯＩ基板を用いた場合には、埋め込み絶縁膜１０１も容量に使用することが可能になるので信号量が増加する効果もある。
【００２１】
本実施例に係る半導体装置は、マトリックス状に複数形成されることによりメモリセルアレイを構成する。ここで本実施例では、ゲート電極１０６は、一方向に連続して形成されるワード線ＷＬとなり、ワード線ＷＬ方向に配列されたメモリセルによって互いに共有される。またソース領域１０３ａは、上面にバリア絶縁膜１１０が形成され、図示を省略するが、ワード線ＷＬ方向に配列されるそれぞれのメモリセルのソース領域とともに、ワード線ＷＬ方向に連続して形成される固定電位線であるソース線に電気的に接続される。ドレイン領域１０３ｂは、上面にソース領域１０３ａと同様のバリア絶縁膜１１０が形成されており、図示を省略するが、ワード線ＷＬ及びソース線と直交する方向に連続的に形成されるビット線に、ビット線方向に配列されるそれぞれのメモリセルのドレイン領域とともに、コンタクトを介して電気的に接続される。またプレート電極１０９は、ビット線方向に連続して形成されており、ワード線ＷＬ方向に隣接するメモリセルによって共有される。
【００２２】
次に、図２乃至図８を参照して、本実施例に係る半導体装置の製造方法を説明する。図２乃至図８は本実施例に係る半導体装置の製造方法を示す工程断面図である。ここで図２（ａ）、図２（ｂ）、図２（ｃ）及び図２（ｄ）は、それぞれ図１（ａ）に示す本実施例に係る半導体装置の一点破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の断面位置における工程断面図である。また図３乃至図８についても、図（ａ）乃至図（ｄ）において、図２と同位置における工程断面図をそれぞれ示す。
【００２３】
まず、図２に示すように、シリコン基板等の半導体基板１００上にシリコン酸化膜等の埋め込み絶縁膜１０１、さらに埋め込み絶縁膜１０１上にシリコン層等の半導体層１１１が形成されたＳＯＩ基板に、ビット線方向に隣接するセルを分離するためのＳＴＩ（素子分離領域１０４）を形成する。
【００２４】
具体的には、まず素子分離形成領域を除く半導体層１１１表面をシリコン酸化膜及びシリコン窒化膜によりマスクし、ＲＩＥ（Reactive Ion Etching）により半導体層１１１をエッチング除去して、埋め込み絶縁膜１０１上の半導体層１１１に素子分離領域１０４形成用のトレンチを形成する。次に、ＣＶＤ（Chemical Vapor Deposition）により、トレンチ内部及びシリコン窒化膜等が形成された半導体層１１１上にシリコン酸化膜を堆積する。さらにＣＭＰ（Chemical Mechanical Polishing）によりトレンチ外部のシリコン酸化膜及びシリコン窒化膜を研磨除去することにより、半導体層１１１表面に素子分離領域１０４を形成する。
【００２５】
次に、図３に示すように、埋め込み絶縁膜１０１上にプレート電極１０９を形成するために直線状の第一のトレンチ１１２を形成する。ここで第一のトレンチ１１２は、ビット線方向に連続的に延びるように、素子分離領域１０４と隣接して形成される。
【００２６】
つまり、半導体層１１１上にレジスト膜を形成した後、リソグラフィーを用いてビット線方向に延びる直線状の開口部を設け、さらに開口部下方の半導体層１１１をエッチング除去することにより、素子分離領域１０４に隣接するように埋め込み絶縁膜１０１上に直線状の第一のトレンチ１１２を形成する。
【００２７】
次に、図４に示すように、熱酸化を利用して、例えば高温の酸化性雰囲気に晒してシリコンと酸素を化学反応させて、半導体層１１１表面及び第一のトレンチ１１２内壁に絶縁膜１０８であるシリコン酸化膜を形成する。このとき、プレート電極１０９とこの絶縁膜１０８を介して隣接する半導体層１１１の正孔を蓄積するための容量を高めるために、熱酸化条件を調整して絶縁膜１０８の厚みを薄くすることが好ましい。
【００２８】
その後、ＣＶＤ等により半導体層１１１上及び第一のトレンチ１１２内部にプレート電極１０９となる、例えばリン等をドプしたドプドポリシリコン層を形成する。さらに、ＣＭＰにより第一のトレンチ１１２外部のドプドポリシリコン層を研磨除去して半導体層１１１を露出させることにより、埋め込み絶縁膜１０１上に、絶縁膜１０８を介して半導体層１１１及び素子分離領域１０４に隣接するプレート電極１０９を形成する。このとき、第一のトレンチ１１２内部に形成されるプレート電極１０９は、ポリシリコン層を第一のトレンチ１１２内部に形成した後にリン等の不純物イオンを拡散させて形成してもよく、またタングステン、アルミニウム等の金属材料をＣＶＤ法又はスパッタ法等を用いて第一のトレンチ１１２内部に形成してもよい。
【００２９】
次に、図５に示すように、ゲート側壁絶縁膜１０７を形成するための第二のトレンチ１１３を、半導体層１１１に形成する。つまり、半導体層１１１上等にレジスト膜を形成した後、リソグラフィーを用いてレジスト膜に開口部を設けて、さらに開口部下方の半導体層１１１をエッチング除去することにより、半導体層１１１に第二のトレンチ１１３を形成する。このとき、本実施例では、第二のトレンチ１１３を素子分離領域１０４間に亘って形成しているが、ゲート側壁絶縁膜１０７のビット線方向の幅、さらには後に形成されるゲート電極１０６のトレンチ部１０６ａのゲート長を一定程度確保できるように、ビット線方向の幅が一定以上となるように形成すればよい。
【００３０】
次に、図６に示すように、第二のトレンチ１１３内壁に酸化膜（図示せず）を形成した後、第二のトレンチ１１３内部にシリコン酸化膜等を構成材料とするゲート側壁絶縁膜１０７を形成する。
【００３１】
つまり、熱酸化等により第二のトレンチ１１３内壁、半導体層１１１上及びプレート電極１０９上に薄い酸化膜を形成した後、第二のトレンチ１１３内部、半導体層１１１上及びプレート電極１０９上に、例えばシランガス又はＴＥＯＳを用いたプラズマＣＶＤ、あるいは高密度プラズマ源を用いたＣＶＤ等により、シリコン酸化膜を形成する。さらにその後、ＣＭＰにより第二のトレンチ１１３外部に形成されたシリコン酸化膜を研磨除去して、半導体層１１１表面を露出することにより、第二のトレンチ１１３内部にゲート側壁絶縁膜１０７を形成する。
【００３２】
その後、半導体層１１１にＰ型の不純物イオン、例えばボロン等を注入し、さらにアニールを施して不純物イオンを拡散させることによって、埋め込み絶縁膜１０１上にＰ型フローティングウェル領域１０２を形成する。
【００３３】
次に、図７に示すように、第二のトレンチ１１３内部に形成されたゲート側壁絶縁膜１０７に、ゲート電極１０６のトレンチ部１０６ａを形成するための第三のトレンチ１１４を形成する。ここで第三のトレンチ１１４は、第二のトレンチ１１３と同様の深さでビット線方向に一定の距離を有し、さらにビット線方向においてゲート側壁絶縁膜１０７と隣接し、ワード線ＷＬ方向においてフローティングウェル領域１０２と隣接するように形成する。
【００３４】
具体的には、ゲート側壁絶縁膜１０７上及び半導体層１１１上等にレジスト膜を形成した後、リソグラフィーを用いてレジスト膜にゲート側壁絶縁膜１０７上方に位置するように所定の大きさの開口部を設け、さらにこの開口部下方のゲート側壁絶縁膜１０７をエッチング除去する。
【００３５】
次に、図８に示すように、フローティングウェル領域１０２上及び第三のトレンチ１１４内壁等にゲート絶縁膜１０５を形成した後、フローティングウェル領域１０２上及び第三のトレンチ１１４内部にゲート電極１０６を形成する。
【００３６】
すなわち、まず、熱酸化等によりフローティングウェル領域１０２上、プレート電極１０９上及び第三のトレンチ１１４内壁にシリコン酸化膜等のゲート絶縁膜１０５を形成する。さらにＣＶＤ等により、フローティングウェル領域１０２上、プレート電極１０９上及び第三のトレンチ１１４内部に、ゲート絶縁膜１０５を介して、ゲート電極１０６となる、例えばリン等をドプしたドプドポリシリコン層を形成する。続いて、ドプドポリシリコン層上にレジスト膜を形成した後、リソグラフィーによりビット線と直交する方向に延びる直線状のパターンをレジスト膜に形成し、レジスト膜のパターンをマスクとしてドプドポリシリコン層及びゲート絶縁膜１０５を順次エッチング除去して、ビット線と直交する方向に延びるワード線ＷＬとなるように、トレンチ部１０６ａを有するゲート電極１０６を形成する。
【００３７】
またゲート電極１０６は、プレート電極１０９と同様、ポリシリコン層をフローティングウェル領域１０２上、プレート電極１０９上及び第三のトレンチ１１４内部に形成した後にリン等の不純物イオンを拡散させて形成してもよく、またタングステン、アルミニウム等の金属材料をＣＶＤ又はスパッタ等を用いてフローティングウェル領域１０２上、プレート電極１０９上及び第三のトレンチ１１４内部に形成してもよい。
【００３８】
引き続き、ゲート電極１０６をマスクにして、露出したフローティングウェル領域１０２に、Ｎ型不純物イオン、例えばリン等を注入し、さらにアニールを施して不純物イオンを拡散させることによって、埋め込み絶縁膜１０１上方にソース／ドレイン領域１０３を形成する。ここでソース／ドレイン領域１０３は、埋め込み絶縁膜１０１と接し、プレート電極１０９と絶縁膜１０８を介して隣接しつつ、ゲート電極１０６のトレンチ部１０６ａにゲート絶縁膜１０５を介して隣接するフローティングウェル領域１０２を挟むように形成される。なおこのとき、不純物イオンの拡散を調整してソース／ドレイン領域１０３間の間隔を一定程度確保し、チャネル領域となるフローティングウェル領域１０２のチャネル長を一定程度確保する必要がある。
【００３９】
さらにその後、熱酸化により、ソース／ドレイン領域１０３上面にシリコン酸化膜等のバリア絶縁膜１１０を形成する。また、図示は省略するが、ソース領域１０３ａを、ワード線ＷＬ方向に配列されるそれぞれのメモリセルのソース領域とともに、固定電位線であるソース線にコンタクトを介して電気的に接続する。さらにドレイン領域１０３ｂを、ビット線方向に素子分離領域１０４を介して配列されるそれぞれのメモリセルのドレイン領域とともに、ビット線にコンタクトを介して接続する。
【００４０】
以上の工程により製造される本実施例に係る半導体装置によれば、ゲート電極１０６下のフローティングウェル領域１０２上面部に加え、トレンチ部１０６ａ側面部及び底面部のフローティングウェル領域１０２にもチャネル領域が形成される。従って、ソース／ドレイン領域１０３の不純物濃度を低濃度に保ちリーク電流の発生を抑制することによりデータ保持時間を長くしつつ、セル電流を向上することが可能である。
【００４１】
また、本実施例に係る半導体装置によれば、ＳＯＩ基板の埋め込み絶縁膜１０１を薄膜化しなくても、フローティングウェル領域１０２とプレート電極１０９との界面の絶縁膜１０８を薄膜化することで容量を増加することができるため、従来のＳＯＩ基板を用いた半導体装置に比較して容易に正孔を蓄積するための容量を増大することが可能である。更に、埋め込み絶縁膜１０１も薄膜化して容量に使用すれば信号量を増加することも可能である。
【００４２】
（実施例１の変形例）
次に、図９を参照して、上述の実施例１に係る半導体装置の変形例を説明する。図９（ａ）は、本変形例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極１０６、ゲート絶縁膜１０５及びバリア絶縁膜１１０を透視して示している。図９（ｂ−１）、（ｂ−２）、（ｂ−３）、（ｂ−４）は、それぞれ図９（ａ）の一点破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図である。なおここで、図９（ａ）の一点破線Ａ−Ａ’及びＣ−Ｃ’をビット線方向、一点破線Ｂ−Ｂ’及びＤ−Ｄ’をワード線ＷＬ方向とする。
【００４３】
ここで本変形例に係る半導体装置が、実施例１に係る半導体装置と異なる主な点は、ゲート電極１０６のトレンチ部１０６ｂの構成にあり、他の構成及び製造方法については実施例１とほぼ同様である。そのため、実施例１の半導体装置と同一部分は同一符号を付して説明を省略する。
【００４４】
本変形例に係る半導体装置では、ゲート電極１０６のトレンチ部１０６ｂが、フローティングウェル領域１０２を貫通して埋め込み絶縁膜１０１に達するように形成されている。従って、チャネル領域は、ゲート電極１０６下部に位置するフローティングウェル領域１０２上部のみならず、ゲート電極１０６のトレンチ部１０６ｂの側面に対向するフローティングウェル領域１０２にも形成されるため、セル電流を増加することができる。
【００４５】
また本変形例に係る半導体装置では、フローティングウェル領域１０２に正孔を蓄積する容量は、実施例１に係る半導体装置と異なり、フローティングウェル領域１０２とプレート電極１０９との界面に形成された絶縁膜１０８の厚さにほぼ依存する。従って、ＳＯＩ基板の埋め込み絶縁膜１０１を薄膜化する必要性がない。
【００４６】
また本変形例に係る半導体装置では、ビット線方向に隣接するセル間に素子分離領域１０４が形成されていない。このような構造であっても、正孔が蓄積するフローティングウェル領域１０２は、埋め込み絶縁膜１０１及びソース／ドレイン領域１０３によって隣接するセルのフローティングウェル領域１０２と隔離されているため、隣接するセルのフローティングウェル領域１０２への正孔の移動を防ぐことができる。一方で、隣接するセル間に素子分離領域１０４を形成しないことにより、ソース／ドレイン領域１０３を隣接するセルと共有することが可能となり、実施例１に係る半導体装置よりも小型化することができる。
【００４７】
また本変形例に係る半導体装置では、実施例１に係る半導体装置に比較して、ゲート側壁絶縁膜１０７のビット線方向の幅を短縮している。このため、チャネル領域が形成されるフローティングウェル領域１０２を挟むソース／ドレイン領域１０３を拡大することができ、ソース／ドレイン領域１０３の抵抗を低減し、セル電流を効果的に増加することができる。さらに、ソース／ドレイン領域１０３の表面積が拡大することにより、ソース／ドレイン領域１０３とソース線、ビット線とを電気的に接続するためのコンタクトを、ソース／ドレイン領域１０３表面に容易に形成することができる。
【実施例２】
【００４８】
次に、図１０を参照して、実施例２に係る半導体装置について説明する。図１０（ａ）は、本実施例に係る半導体装置である単位メモリセルの平面図であり、表面部のゲート電極１０６、ゲート絶縁膜１０５及びバリア絶縁膜１１０を透視して示している。図１０（ｂ−１）、（ｂ−２）、（ｂ−３）、（ｂ−４）は、それぞれ図１０（ａ）の一点破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図である。なおここで、図１０（ａ）の一点破線Ａ−Ａ’及びＣ−Ｃ’をビット線方向、一点破線Ｂ−Ｂ’及びＤ−Ｄ’をワード線ＷＬ方向とする。
【００４９】
本実施例に係る半導体装置が、実施例１に係る半導体装置と異なる主な点は、バルクシリコン基板を使用している点にあり、他の構成及び製造方法については実施例１とほぼ同様である。そのため、実施例１の半導体装置と同一部分は同一符号を付して説明を省略する。
【００５０】
本実施例に係る半導体装置では、バルクシリコン基板を用いたＮチャネルＭＯＳトランジスタにより構成されている。半導体基板１００表層には、Ｐ型不純物イオンが注入されたフローティングウェル領域１０２と、このフローティングウェル領域１０２を挟むように、Ｎ型不純物イオンが注入されたソース／ドレイン領域１０３が形成されている。このとき、例えば、フローティングウェル領域１０２の不純物イオン濃度を５．０×１０１７ｃｍ−３以下とし、ソース／ドレイン領域１０３のｐｎ接合近傍の不純物イオン濃度を１．０×１０１８ｃｍ−３以下とする。
【００５１】
また半導体基板１００表層には、ビット線方向に隣接するセルを区分するための素子分離領域１０４がソース／ドレイン領域１０３に隣接して形成されている。この素子分離領域１０４は、隣接するセルのフローティングウェル領域１０２間での正孔の移動を防止するため、ソース／ドレイン領域１０３よりも深く形成されている。
【００５２】
ソース／ドレイン領域１０３間のフローティングウェル領域１０２上には、ゲート絶縁膜１０５を介してゲート電極１０６が形成されている。さらに、ゲート電極１０６は、フローティングウェル領域１０２内に設けられたトレンチ１０６ａ内部にも形成されており、このトレンチ部１０６ａ側面部には素子分離領域１０４に至るまでゲート側壁絶縁膜１０７が形成されている。
【００５３】
半導体装置のＭＯＳオン時には、ゲート電極１０６下部に位置するフローティングウェル領域１０２上部のみならず、ゲート電極１０６のトレンチ部１０６ａ側面、さらには底面に対向するフローティングウェル領域１０２にもチャネル領域が形成される。
【００５４】
また半導体基板１００表層には、ビット線方向に延び、フローティングウェル領域１０２及びソース／ドレイン領域１０３に絶縁膜１０８を介して隣接するプレート電極１０９が形成されている。ここで、フローティングウェル領域１０２とプレート電極１０９間の絶縁膜１０８は、ゲート電極１０６のトレンチ部１０６ａ側面に対向するフローティングウェル領域１０２の容量を効果的に増大するために、一定程度に薄く形成されている。
【００５５】
さらに本実施例では、ビット線方向に延びる素子分離領域１０４がプレート電極１０９に隣接して形成されており、この素子分離領域１０４によってワード線ＷＬ方向に隣接するセルが分離されている。
【００５６】
本実施例に係る半導体装置では、ソース／ドレイン領域１０３のワード線ＷＬ方向の幅を小さくすることにより、ソース／ドレイン領域１０３下面とフローティングウェル領域１０２との接触面積を低減することができる。このように接触面積を低減すれば、ソース／ドレイン領域１０３とその下方のフローティングウェル領域１０２との接合容量を低減することができるため、半導体装置の信号量を増大することができる。
【００５７】
なおこのように、ソース／ドレイン領域１０３のワード線ＷＬ方向の幅を小さくすればソース／ドレイン領域１０３の抵抗が増加するが、ソース／ドレイン領域１０３を一定程度に深く形成して、チャネル領域となるフローティングウェル領域１０２と接するソース／ドレイン領域１０３側面部の面積を一定程度確保すれば、ソース／ドレイン領域１０３の抵抗の増加を抑えることが可能である。
【００５８】
次に、図１１乃至図１７を参照して、本実施例に係る半導体装置の製造方法を説明する。図１１乃至図１７は本実施例に係る半導体装置の製造方法を示す工程断面図である。ここで図１１（ａ）、図１１（ｂ）、図１１（ｃ）及び図１１（ｄ）は、それぞれ図１０（ａ）に示す本実施例に係る半導体装置の一点破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における工程断面図である。また図１２乃至図１７についても、図（ａ）乃至図（ｄ）において、図２と同位置における工程断面図をそれぞれ示す。
【００５９】
まず、図１１に示すように、シリコン基板等の半導体基板１００表層に、ワード線ＷＬ及びビット線方向に隣接するセルを分離するためのシリコン酸化膜等のＳＴＩ（素子分離領域１０４）をそれぞれ形成する。ここで、ワード線ＷＬ方向に隣接するセルを分離する素子分離領域１０４は、ビット線方向に連続的に延びるように形成する。
【００６０】
次に、図１２に示すように、リソグラフィーにより、半導体基板１００表層にプレート電極１０９を形成するための第一のトレンチ１１２を形成する。この第一のトレンチ１１２は、素子分離領域１０４よりも浅く形成される。また第一のトレンチ１１２は、ビット線方向に隣接するセル間に形成された素子分離領域１０４に隣接し、さらにワード線ＷＬ方向に隣接するセル間に形成された素子分離領域１０４に平行して隣接するようにビット線方向に連続的に形成される。
【００６１】
次に、図１３に示すように、熱酸化により第一のトレンチ１１２内壁に絶縁膜１０８を形成し、さらに第一のトレンチ１１２内部にプレート電極１０９を形成する。このとき、プレート電極１０９とこの絶縁膜１０８を介して隣接する半導体基板１００表層の容量を高めるために、熱酸化条件を調整して絶縁膜１０８の厚みを薄くすることが好ましい。
【００６２】
次に、図１４に示すように、リソグラフィーにより、半導体基板１００表層にゲート側壁絶縁膜１０７を形成するための第二のトレンチ１１３を形成する。このとき、第二のトレンチ１１３をビット線方向に隣接するセルを分離するための素子分離領域１０４間に亘って形成しているが、後の工程で第二のトレンチ１１３内部に形成されるゲート電極１０６のトレンチ部１０６ａのゲート長を一定程度確保できるように、第二のトレンチ１１３はビット線方向の幅が一定以上になるように形成すればよい。
【００６３】
次に、図１５に示すように、熱酸化を用いて、第二のトレンチ１１３内壁に酸化膜（図示せず）を形成した後、第二のトレンチ１１３内部にシリコン酸化膜等のゲート側壁絶縁膜１０７を形成する。
【００６４】
その後、半導体基板１００表層にＰ型の不純物イオン、例えばボロン等を注入し、さらにアニールを施して不純物イオンを拡散させることによって、半導体基板１００の表面から素子分離領域１０４下方までＰ型フローティングウェル領域１０２を形成する。
【００６５】
次に、図１６に示すように、第二のトレンチ１１３内部に形成されたゲート側壁絶縁膜１０７に、ゲート電極１０６のトレンチ部１０６ａを形成するための第三のトレンチ１１４を形成する。ここで第三のトレンチ１１４は、第二のトレンチ１１３と同様の深さとし、ビット線方向の幅を所望のゲート長となるようにする。さらに、第三のトレンチ１１４は、ビット線方向に対向する側面がゲート側壁絶縁膜１０７と隣接し、ワード線ＷＬ方向に対向する側面がフローティングウェル領域１０２と隣接するように形成する。
【００６６】
次に、図１７に示すように、フローティングウェル領域１０２上及び第三のトレンチ１１４内壁等にゲート絶縁膜１０５を形成した後、フローティングウェル領域１０２上及び第三のトレンチ１１４内部にゲート電極１０６を形成する。
【００６７】
さらに、ビット線と直交する方向に延びるワード線ＷＬとなるように、フローティングウェル領域１０２上のゲート電極１０６の一部を、リソグラフィーを使用して、エッチング除去する。
【００６８】
引き続き、ゲート電極１０６をマスクにして、露出したフローティングウェル領域１０２に、Ｎ型不純物イオンを注入し、さらに拡散させて、半導体基板１００表層にソース／ドレイン領域１０３を形成する。ここでソース／ドレイン領域１０３は、プレート電極１０９と絶縁膜を介して隣接しつつ、ゲート電極１０６のトレンチ部１０６ａにゲート絶縁膜１０５を介して隣接するフローティングウェル領域１０２を挟むように形成される。なおこのとき、不純物イオンの拡散を調整してソース／ドレイン領域１０３間の間隔を一定程度確保し、チャネル領域となるフローティングウェル領域１０２のチャネル長を一定程度確保する必要がある。
【００６９】
さらにその後、熱酸化により、ソース／ドレイン領域１０３上面等にバリア絶縁膜１１０を形成する。また、図示は省略するが、ソース領域１０３ａを、ワード線ＷＬ方向に配列されるそれぞれのメモリセルのソース領域とともに、ワード線ＷＬ方向に連続して形成される固定電位線であるソース線に接続する。さらにドレイン領域１０３ｂを、ビット線方向に素子分離領域１０４を介して配列されるそれぞれのメモリセルのドレイン領域とともに、ビット線にコンタクトを介して接続する。
【００７０】
以上の工程により製造される本実施例に係る半導体装置によれば、ゲート電極１０６下方のフローティングウェル領域１０２上面部に加え、トレンチ部１０６ａ側部のフローティングウェル領域１０２にもチャネル領域が形成される。従って、ソース／ドレイン領域１０３の不純物濃度を低濃度に保ちリーク電流の発生を抑制することによりデータ保持時間を長くしつつ、セル電流を向上することが可能である。
【００７１】
また本実施例に係る半導体装置によれば、製造に複雑な加工を要し、かつ高コストであるＳＯＩ基板、特に埋め込み絶縁膜１０１を薄膜化させたＳＯＩ基板を使用せずに、製造が容易でかつ低コストのバルクシリコン基板を使用することができる。さらに、従来のバルクシリコン基板を使用した半導体装置に比較して、ソース／ドレイン領域１０３下面とその下方のフローティングウェル領域１０２との接触面積を適宜低減することができるため、それらの間で生じる接合容量を低減することができ、半導体装置の信号量を増大することができる。
【００７２】
さらに、図１８に、本実施例に係る半導体装置の別の形態を示す。図１８は、図１０と同様、図１８（ａ）に平面図、図１８（ｂ−１）、（ｂ−２）、（ｂ−３）、（ｂ−４）に、それぞれ図１８（ａ）の一点破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図を示している。図１８に示すように、Ｐ型フローティングウェル領域１０２下方に、その上面が素子分離領域１０４の下面よりも上方に位置するように、Ｐ型フローティングウェル領域１０２と反対導電型の不純物イオン、例えばリン等が注入されたＮ型埋め込みウェル領域１１５を形成すれば、正孔を蓄積できる容量が形成されるので信号量を増加することが可能になる。
【００７３】
なお本発明は、上述した実施例又は実施例の変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施できることができる。例えば、上述した実施例又は実施例の変形例に係る半導体装置のゲート電極１０６は、フローティングウェル領域１０２上にゲート絶縁膜１０５を介して形成されているが、必ずしもフローティングウェル領域１０２上に形成されていなくてもよい。このような構成を有する半導体装置であっても、ゲート電極のトレンチ部１０６ａ、１０６ｂの形状を適切に設計すれば、フローティングウェル領域上にのみゲート電極を有する従来の半導体装置よりも、チャネル領域を増加してセル電流を向上することが可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１に係る半導体装置の構成を示す平面図及び断面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図８】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図９】本発明の実施例１の変形例に係る半導体装置の構成を示す平面図及び断面図。
【図１０】本発明の実施例２に係る半導体装置の構成を示す平面図及び断面図。
【図１１】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１２】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１３】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１４】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１５】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１６】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１７】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。
【図１８】本発明の実施例２に係る半導体装置の構成を示す平面図及び断面図。
【符号の説明】
【００７５】
１００  半導体基板  
１０１  埋め込み絶縁膜
１０２  フローティングウェル領域
１０３  ソース／ドレイン領域
１０３ａ  ソース領域
１０３ｂ  ドレイン領域
１０４  素子分離領域  
１０５  ゲート絶縁膜
１０６  ゲート電極  
１０６ａ、１０６ｂ  ゲート電極のトレンチ部  
１０７  ゲート側壁絶縁膜
１０８  絶縁膜  
１０９  プレート電極  
１１０  バリア絶縁膜  
１１１  半導体層
１１２  第一のトレンチ
１１３  第二のトレンチ
１１４  第三のトレンチ
１１５  埋め込みウェル領域
ＷＬ  ワード線 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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