(57)【要約】【課題】全モードにおける消費電流の最適化し、かつチップ面積の肥大化を抑制したマルチモード対応周波数シンセサイザを提供する。【解決手段】ＶＣＯ６と、ＶＣＯの出力信号を分周する可変分周器と、可変分周器の出力信号と基準信号とを位相比較する位相比較器３ｃと、位相比較器の出力信号に基づき充放電出力が制御されるチャージポンプ４ｃと、チャージポンプの出力信号を平均化してＶＣＯに制御電圧として供給するローパスフィルタとを備える。可変分周器は、モジュラスプリスケーラの出力をプログラマブルカウンタでカウントし、そのカウント値に基づきモジュラスプリスケーラの分周比が制御され、分数分周制御部から分周比が設定されるように構成される。構成の異なるモジュラスプリスケーラを複数有し、ＶＣＯの同じ出力周波数に対してモジュラスプリスケーラを切替えることにより、位相比較周波数の異なる周波数シンセサイザが構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
周波数制御電圧端子に印加される制御電圧に応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する可変分周器と、
前記可変分周器より得られた信号と基準信号とを位相比較して位相差信号を出力する位相比較器と、
前記位相比較器の出力信号に基づき充放電出力が制御されるチャージポンプと、
前記チャージポンプの出力信号を平均化して前記電圧制御発振器に前記制御電圧として供給するローパスフィルタとを備え、
前記可変分周器は、複数の分周比を設定できるモジュラスプリスケーラと、前記モジュラスプリスケーラの出力をカウントするプログラマブルカウンタとを有し、前記プログラマブルカウンタのカウント値に基づき前記モジュラスプリスケーラの分周比が制御され、分数分周制御部から前記分周比が設定されるように構成された周波数シンセサイザにおいて、
構成の異なる前記モジュラスプリスケーラを複数有し、前記電圧制御発振器の同じ出力周波数に対して前記モジュラスプリスケーラを切替えて使い分けることにより、位相比較周波数の異なる周波数シンセサイザが構成されることを特徴とするマルチモード対応周波数シンセサイザ。
【請求項２】
前記複数のモジュラスプリスケーラのうち、非選択となる前記モジュラスプリスケーラへの電源供給を遮断する請求項１記載の周波数シンセサイザ。
【請求項３】
前記チャージポンプの入出力電流もしくは前記ローパスフィルタの定数を、前記モジュラスプリスケーラと同時に切替えて使用することにより、各位相比較周波数の異なる周波数シンセサイザにおいてシンセサイザの閉ループ伝達関数を任意に制御可能である請求項１または２記載の周波数シンセサイザ。
【請求項４】
前記電圧制御発振器の入力電圧を一時記憶およびチャージすることが可能な電圧記憶保持部を有し、特定周波数へのロックアップタイムを短縮することが可能である請求項１〜３のいずれか１項記載の周波数シンセサイザ。
【請求項５】
前記電圧制御発振器の製造バラツキを吸収するためのＶＣＯ制御部と、前記ＶＣＯ制御部の制御状態を一時記憶および前記ＶＣＯ制御部へ与えることが可能な制御状態保持部を有し、特定周波数へのロックアップタイムを短縮することが可能である請求項１〜３のいずれか１項記載の周波数シンセサイザ。
【請求項６】
請求項１〜５のいずれか１項記載の周波数シンセサイザを備えたことを特徴とする移動無線機。
【請求項７】
請求項１〜５のいずれか１項記載の周波数シンセサイザを備えたことを特徴とする無線基地局装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周波数シンセサイザに関し、特に無線基地局等において用いられるマルチモード対応ＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
図５は、異なる性能を要求される複数のフラクショナルＮ分数分周シンセサイザを時分割で交互に使用するために、周波数シンセサイザを２つ並列接続した従来の構成を示す。１は基準発振器、２a、２ｂは固定分周器、３ａ、３ｂは位相比較器、４ａ、４ｂはチャージポンプ、５はＬＰＦ（ローパスフィルタ）、６はＶＣＯ（電圧制御型発振器）、７ａ、７ｂはモジュラスプリスケーラ、８ａ、８ｂはプログラマブルカウンタ、９は分数分周制御部、１０はＶＣＯ制御部であり、各々ＰＬＬ（１）１２およびＰＬＬ（２）１３を構成している。１１は切替スイッチであり、２つのＰＬＬの出力を切替えて出力する。
【０００３】
この周波数シンセサイザについて、以下、その動作と共に更に詳細に説明する。モジュラスプリスケーラ７ａ、７ｂおよびプログラマブルカウンタ８ａ、８ｂは分数分周制御部９により設定される分周比によって、ＶＣＯ６の出力信号（ｆｖｃｏ）の周波数を分周した信号ｆｄｉｖを出力する。位相比較器３ａ、３ｂは、ｆｄｉｖと基準信号（ｆｒｅｆ）の位相を比較して位相差に応じたパルス信号Ｕ、Ｄをチャージポンプ４ａ、４ｂに出力する。チャージポンプ４ａ、４ｂは、位相比較器３ａ、３ｂから出力されるパルス信号Ｕ、Ｄに基づいて電荷をＬＰＦ５に充放電し、それにより、ＶＣＯ６の制御電圧端子に直流電圧が入力される。制御電圧端子に加わる電圧に応じて周波数が変化するＶＣＯ６の出力は、切替スイッチ１１に出力されるとともにモジュラスプリスケーラ７ａ、７ｂに入力される。切替スイッチ１１は、ｆｖｃｏ１とｆｖｃｏ２の一方を外部へｆｖｃｏ３として出力する。
【０００４】
以上のようにこの周波数シンセサイザでは、ＶＣＯ６、モジュラスプリスケーラ７ａ、７ｂ、プログラマブルカウンタ８ａ、８ｂ、位相比較器３ａ、３ｂ、チャージポンプ４ａ、４ｂ、およびＬＰＦ５がフィードバックループを形成しており、ｆｒｅｆとｆｄｉｖの周波数と位相が一致したところでロック状態になり、ＶＣＯ６の出力信号は安定する。なおＶＣＯ６を半導体チップ上に内蔵しようとすると、その製造バラツキによる特性変動を吸収するためにＶＣＯ制御部１０が必要となる。このＶＣＯ制御部１０の回路動作は、特許文献１に記載されているものと同様であり、ここでは説明を省略する。
【０００５】
図５において、ＰＬＬ（１）１２とＰＬＬ（２）１３とは、動作させる周波数帯域はほぼ同じ（ｆｖｃｏ１≒ｆｖｃｏ２）であるが、位相比較周波数が異なり（ｆｒｅｆ１＞ｆｒｅｆ２）、それにより各周波数シンセサイザの性能が異なる。以降、各周波数シンセサイザの性能差について言及する。
【０００６】
一般に位相比較周波数が高いと自然各周波数を高く設定できるため、ロックアップタイムを高速にすることが可能である。次に、ＰＬＬループ帯域内の位相雑音は（式１）のように表されるため、位相比較周波数が高いと位相雑音も優れている。すなわち、同一のｆｖｃｏでｆｒｅｆが２倍になると、位相雑音は３ｄＢ改善される。
【０００７】
（位相ノイズ）
＝（定数）＋２０ｌｏｇ（ｆｖｃｏ／ｆｒｅｆ）＋１０ｌｏｇ（ｆｒｅｆ）
＝（定数）＋２０ｌｏｇ（ｆｖｃｏ）−１０ｌｏｇ（ｆｒｅｆ）    ・・・（式１）
モジュラスプリスケーラ７ａ、７ｂは、図６に示すように、固定分周部１４とモジュラス動作部１５とに分割される。固定分周部１４の分周比が大きくなると、モジュラス動作部１５の動作周波数ｆｍｏｄは低くなる。一般に、固定分周部１４の分周比を大きくし、モジュラス動作部１５の動作周波数ｆｍｏｄを低く設定すると、モジュラスプリスケーラ全体として消費電流の削減が可能となる。
【０００８】
一方、フラクショナルＮを用いた分数分周シンセサイザでは、固定分周部１４の分周比を大きくすると、フラクショナルＮによって発生するノイズがＰＬＬ閉ループ上で顕著になる。同一のｆｖｃｏ、同一のｆｒｅｆで、固定分周部１４の分周比をｎ倍とした場合、フラクショナルＮによって発生するノイズは（式２）で表されるような劣化を生じる。
【０００９】
（フラクショナルＮノイズ劣化）＝２０ｌｏｇ（ｎ）    ・・・（式２）
他方、フラクショナルＮによって発生するノイズは、離調周波数をΔｆ、フラクショナルＮの次数をｍ、位相比較周波数をｆｒｅｆと表すと、（式３）のように表される。（式３）から、フラクショナルＮによって発生するノイズはｆｒｅｆ／２の周波数がノイズピークとなることがわかる。
【００１０】
（フラクショナルＮノイズ）
＝１０ｌｏｇ（（２ｓｉｎ（π・Δｆ／ｆｒｅｆ））2(m-1)／ｆｒｅｆ）＋（定数）
・・・（式３）
したがって、位相比較周波数ｆｒｅｆを高くしつつ固定分周部１４の分周比を大きくすることは、フラクショナルＮによって発生するノイズのピーク周波数を高くしてかつ、そのノイズを劣化させることになるため、ノイズがＰＬＬ閉ループ上で顕著になる方向であるので好ましくない。したがって、位相比較周波数ｆｒｅｆを高く設定したＰＬＬ（１）１２のモジュラスプリスケーラ７ａは、固定分周部１４の分周比を小さくせざるを得ないので、位相比較周波数ｆｒｅｆを低く設定したＰＬＬ（２）１３のモジュラスプリスケーラ７ｂと比較して消費電流が大きい構成となる。もちろん、ＰＬＬ（１）１２の固定分周器２ａ、位相比較器３ａ、チャージポンプ４ａ、分数分周制御部９も、位相比較周波数が高くなるのに応じて、ＰＬＬ（２）１３と比較して消費電流が多くなる。
【００１１】
以上を総括すると、ＰＬＬ（１）１２とＰＬＬ（２）１３の周波数シンセサイザの性能は、ＰＬＬ（２）１３を基準として（表１）のように表される。
【００１２】
【表１】
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【００１３】
このように異なる性能を要求される複数のフラクショナルＮ分数分周シンセサイザを、時分割で交互に使用する場合において、それぞれのモードのシンセサイザを全性能（位相ノイズ、ロックアップタイム、消費電流）において最適に設計することは可能であるが、チップ面積が肥大化するという課題がある。
【００１４】
他の従来例として、異なる性能を要求される複数の分数分周シンセサイザのうち、最も性能が高いもの１つのみを使用する方法もある。これを図７に示す。
【００１５】
図７の構成の場合、図５のＰＬＬ（１）１２のみでマルチモード対応周波数シンセサイザを実現する。この場合、各モードにおいて要求される無線性能（位相ノイズ、ロックアップタイム）は実現できるが、全モードにおいて消費電流が多くなるという課題がある。
【特許文献１】特開２００１−３３９３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
周波数シンセサイザにおいて、消費電力の低減およびチップ面積の削減は重要課題である。異なる性能を要求される複数のフラクショナルＮ分数分周シンセサイザを時分割で交互に使用する場合において、従来の構成では、チップ面積の肥大化、もしくは全モードにおいて消費電流が多くなるという課題があった。
【００１７】
本発明は、上記従来の課題を解決し、全モードにおける消費電流の最適化を行いながら、チップ面積の肥大化を抑制したマルチモード対応周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のマルチモード対応周波数シンセサイザは、周波数制御電圧端子に印加される制御電圧に応じた周波数で発振する電圧制御発振器と、前記電圧制御発振器の出力信号を分周する可変分周器と、前記可変分周器より得られた信号と基準信号とを位相比較して位相差信号を出力する位相比較器と、前記位相比較器の出力信号に基づき充放電出力が制御されるチャージポンプと、前記チャージポンプの出力信号を平均化して前記電圧制御発振器に前記制御電圧として供給するローパスフィルタとを備え、前記可変分周器は、複数の分周比を設定できるモジュラスプリスケーラと、前記モジュラスプリスケーラの出力をカウントするプログラマブルカウンタとを有し、前記プログラマブルカウンタのカウント値に基づき前記モジュラスプリスケーラの分周比が制御され、分数分周制御部から前記分周比が設定されるように構成される。
【００１９】
上記課題を解決するために、本発明のマルチモード対応周波数シンセサイザは、構成の異なる前記モジュラスプリスケーラを複数有し、前記電圧制御発振器の同じ出力周波数に対して前記モジュラスプリスケーラを切替えて使い分けることにより、位相比較周波数の異なる周波数シンセサイザが構成されることを特徴とする。
【発明の効果】
【００２０】
上記構成のマルチモード対応周波数シンセサイザによれば、異なる性能を要求される複数のフラクショナルＮ分数分周シンセサイザを時分割で交互に使用する場合において、全モードにおける消費電流の最適化を行いながらチップ面積の肥大化を抑制することが可能である。
【発明を実施するための最良の形態】
【００２１】
上記構成の周波数シンセサイザにおいて、前記複数のモジュラスプリスケーラのうち、非選択となる前記モジュラスプリスケーラへの電源供給を遮断することが好ましい。
【００２２】
また、前記チャージポンプの入出力電流もしくは前記ローパスフィルタの定数を、前記モジュラスプリスケーラと同時に切替えて使用することにより、各位相比較周波数の異なる周波数シンセサイザにおいてシンセサイザの閉ループ伝達関数を任意に制御可能であることが好ましい。
【００２３】
また、前記電圧制御発振器の入力電圧を一時記憶およびチャージすることが可能な電圧記憶保持部を有し、特定周波数へのロックアップタイムを短縮することが可能であることが好ましい。
【００２４】
また、前記電圧制御発振器の製造バラツキを吸収するためのＶＣＯ制御部と、前記ＶＣＯ制御部の制御状態を一時記憶および前記ＶＣＯ制御部へ与えることが可能な制御状態保持部を有し、特定周波数へのロックアップタイムを短縮することが可能であることが好ましい。
【００２５】
上記いずれかの構成の周波数シンセサイザを備えた移動無線機を構成することができる。
【００２６】
また、上記いずれかの構成の周波数シンセサイザを備えた無線基地局装置を構成することができる。
【００２７】
以下、本発明の実施の形態におけるマルチモード対応周波数シンセサイザについて、図面を参照しながら説明する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１におけるマルチモード対応周波数シンセサイザの構成を示すブロック図である。本実施の形態の周波数シンセサイザは、図７に示した従来例の周波数シンセサイザにおけるモジュラスプリスケーラ７ａの構成を改良したものである。その他の構成要素のうち、図７の周波数シンセサイザと同一の構成要素には同一の符号を付して説明の重複を省略する。
【００２９】
本実施の形態の周波数シンセサイザを構成するモジュラスプリスケーラ７ｃは、図５に示した従来例におけるＰＬＬ（１）１２とＰＬＬ（２）１３にそれぞれ含まれるモジュラスプリスケーラ７ａ、７ｂを兼ね備える。すなわち、モジュラスプリスケーラ７ａを構成する固定分周部１４ａとモジュラス動作部１５ａ、およびモジュラスプリスケーラ７ｂを構成する固定分周部１４ｂとモジュラス動作部１５ｂがそれぞれ設けられている。モジュラスプリスケーラ７ａ、７ｂの入出力に切替スイッチ１６、１７が挿入され、シンセサイザ切替信号１８によりいづれか一方を選択する構成となっている。
【００３０】
また、シンセサイザ切替信号１８は固定分周器２ｃにも供給され、それに応じて固定分周器２ｃがその分周比を変更することにより、位相比較周波数ｆｒｅｆの切替も可能である。さらに、このシンセサイザ切替信号１８はチャージポンプ４ｃ、もしくはＬＰＦ５ｃにも供給され、それに応じてチャージポンプ４ｃの入出力電流、もしくはＬＰＦ５ｃの定数の切替えも可能である。さらに、図示しないが、モジュラスプリスケーラ７ａ、７ｂのうち、非選択となる方への電源供給を遮断する構成を有する。
【００３１】
チャージポンプ４ｃ、ＬＰＦ５ｃの伝達関数をそれぞれＫｄ、Ｆ（ｓ）、ＶＣＯ６の制御感度をＫｏと置くと、シンセサイザの閉ループ伝達関数Ｈ（ｓ）は（式４）で表される。ＶＣＯ６の発振周波数ｆｖｃｏ、位相比較周波数ｆｒｅｆ、ＶＣＯ６の制御感度Ｋｏが既に定められている場合、チャージポンプ４ｃおよびＬＰＦ５ｃの伝達関数Ｋｄ、Ｆ（ｓ）を制御することにより、シンセサイザの閉ループ伝達関数Ｈ（ｓ）を任意に設定することができる。
【００３２】
Ｈ（ｓ）
＝Ｋｄ×Ｆ（ｓ）×Ｋｏ／（ｓ＋Ｋｄ×Ｆ（ｓ）×Ｋｏ×ｆｒｅｆ／ｆｖｃｏ）
・・・(式４)
このような切替機能を有する構成により、図５の従来例と比較して、同一性能でチップ面積を少なく設計できる。また、図７の従来例と比較して、若干チップ面積が増える一方で、各モードごとの消費電流を最適設計することが可能となる。
【００３３】
以上のように、本実施の形態によれば、異なる性能を要求される複数のフラクショナルＮ分数分周シンセサイザを、時分割で交互に使用する場合において、それぞれのモードのシンセサイザを全性能（位相ノイズ、ロックアップタイム、消費電流）およびチップ面積において最適に設計することが可能となる。
【００３４】
（実施の形態２）
図２は、本発明の実施の形態２におけるマルチモード対応周波数シンセサイザの構成を示すブロック図である。本実施の形態の周波数シンセサイザは、図１に示した周波数シンセサイザと比較すると、新たな構成として、電圧記憶保持部１９、およびＶＣＯ制御部１０の制御状態を保持する制御状態保持部２０が設けられていることが特徴である。
【００３５】
電圧記憶保持部１９は図３に示すように、Ａ／Ｄ変換器２１、デジタル値保持部２２、Ｄ／Ａ変換器２３、および切替スイッチ２４から構成される。この電圧記憶保持部１９では、電圧記憶時には入出力部の電圧を切替スイッチ２４を通してＡ／Ｄ変換器２１でデジタル値に変換し、デジタル値保持部２２で記憶保持する。電圧チャージ時には、デジタル値保持部２２で記憶保持されたデジタル値をＤ／Ａ変換器２３でアナログ値に変換し、切替スイッチ２４を通して入出力部へ出力する。なお電圧記憶保持部１９が動作していない期間は、切替スイッチ２４は入出力部がハイインピータンスとなるように動作する。
【００３６】
以下、図４を参照して、図２の構成の周波数シンセサイザの回路動作について、図１の構成の周波数シンセサイザの回路動作との相違を説明する。なお、図１または図２におけるモジュラスプリスケーラ７ａ、および７ｂが使用されるときの周波数シンセサイザの回路動作をそれぞれ、ＰＬＬ（１）、およびＰＬＬ（２）と称して説明する。
【００３７】
図４（ａ）は、（表１）に記載の性能に基づき周波数シンセサイザがＰＬＬ（２）→ＰＬＬ（１）→ＰＬＬ（２）と連続切替動作する場合における、図１の構成の周波数シンセサイザの回路動作を示す。時刻Ｔ１〜Ｔ５はＰＬＬ（２）の回路立上げ、ＶＣＯ選択調整動作、周波数引き込み、送信／受信、回路立ち下げの一連の動作を示す。この場合において、ＶＣＯ６の出力周波数はｆｖｃｏ（Ｆ１）で、ＶＣＯ６の入力制御電圧はＶ１である。時刻Ｔ６〜Ｔ１０、時刻Ｔ１１〜Ｔ１５においても同様の動作過程となる。ここで、時刻Ｔ０〜Ｔ５および時刻Ｔ１１〜Ｔ１５においては、同一周波数シンセサイザＰＬＬ（２）の構成であり、同一周波数で動作する。
【００３８】
図４（ｂ）は同様に、図２の構成の周波数シンセサイザの回路動作を示す。図１の構成の周波数シンセサイザの回路動作との相違について説明する。時刻Ｔ１１〜Ｔ１５において、ＶＣＯ６の出力周波数はｆｖｃｏ（Ｆ１）で、ＶＣＯ６の入力制御電圧はＶ１付近となることは、時刻Ｔ１３以前に予見可能である。時刻Ｔ３においてシンセサイザＰＬＬ（２）の周波数引き込みが完了した時点で、ＶＣＯ６の入力制御電圧を電圧記憶保持部１９に記憶させる。前後してＶＣＯ制御部１０の制御状態を制御状態保持部２０に記憶させる。
【００３９】
時刻Ｔ６〜Ｔ１０で別構成の周波数シンセサイザＰＬＬ（１）が動作している間は、電圧記憶保持部１９および制御状態保持部２０はその値を保持したまま、ＶＣＯ６の入力制御電圧およびＶＣＯ制御部１０の制御状態に影響を与えないように切り離す。時刻Ｔ１２において、ＶＣＯ６の出力周波数がｆｖｃｏ（Ｆ１）に設定されたことを確認して、電圧記憶保持部１９はＶＣＯ６の入力制御電圧をＶ１に設定し、制御状態保持部２０は記憶状態をＶＣＯ制御部１０に設定する。
【００４０】
以上のように動作させることにより、図４（ａ）における時刻Ｔ１２のＶＣＯ選択調整動作、および時刻Ｔ１３の周波数引き込みに要していた時間を大幅に短縮することが可能となる。
【産業上の利用可能性】
【００４１】
本発明のマルチモード対応周波数シンセサイザによれば、異なる性能を要求される複数のフラクショナルＮ分数分周シンセサイザを時分割で交互に使用する場合において、全モードにおける消費電流の最適化を行いながらチップ面積の肥大化を抑制することができ、無線基地局等において用いられる応周波数シンセサイザとして有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１におけるマルチモード対応周波数シンセサイザの構成を示すブロック図
【図２】本発明の実施の形態２におけるマルチモード対応周波数シンセサイザの構成を示すブロック図
【図３】本発明の実施の形態２における電圧記憶保持部１９の構成を示すブロック図
【図４】実施の形態１および２における各マルチモード対応周波数シンセサイザの回路動作を示す表
【図５】従来例のマルチモード対応周波数シンセサイザの構成を示すブロック図
【図６】同周波数シンセサイザを構成するモジュラスプリスケーラの内部構成を示すブロック図
【図７】他の従来例のマルチモード対応周波数シンセサイザの構成を示すブロック図
【符号の説明】
【００４３】
１  基準発振器
２ａ、２ｂ、２ｃ  固定分周器
３ａ、３ｂ、３ｃ  位相比較器
４ａ、４ｂ、４ｃ  チャージポンプ
５ａ、５ｂ、５ｃ  ＬＰＦ（ローパスフィルタ）
６  ＶＣＯ（電圧制御型発振器）
７ａ、７ｂ、７ｃ  モジュラスプリスケーラ
８ａ、８ｂ  プログラマブルカウンタ
９  分数分周制御部
１０  ＶＣＯ制御部
１１  切替スイッチ
１２  ＰＬＬ（１）
１３  ＰＬＬ（２）
１４、１４ａ、１４ｂ  固定分周部
１５、１５ａ、１５ｂ  モジュラス動作部
１６、１７  切替スイッチ
１８  シンセサイザ切替信号
１９  電圧記憶保持部
２０  制御状態保持部
２１  Ａ／Ｄ変換器
２２  デジタル値保持部
２３  Ｄ／Ａ変換器
２４  切替スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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