(57)【要約】【課題】プロセス変動及び電源電圧の変動による遅延時間の変動を補償することが出来る遅延回路を提供する。【解決手段】通常のＣＭＯＳタイプのインバータ１０，３０と、電源電圧ＶＤＤ端子側に遅延用のＰＭＯＳを追加した変形インバータ２０Ｐ，４０Ｐとを交互に縦続接続した遅延回路に対して、遅延用のＰＭＯＳ２３，４３のゲートに制御信号ＶＰを与える補正回路６０を設けている。補正回路６０は、順方向にダイオード接続されたＰＭＯＳ６１と、このＰＭＯＳ６１のドレインを接地電圧ＶＳＳの端子側に接続する抵抗６２，６３とにより構成され、この抵抗６２，６３間の内部ノードＮ６０から制御信号ＶＰを出力している。これにより、電源電圧ＶＤＤが上昇すると制御信号ＶＰの電圧も上昇し、遅延用のＰＭＯＳ２３，４３のゲート・ソース間電圧が一定に保たれ、ドレイン電流は変化せず遅延時間も一定に保たれる。【選択図】図１
2007043661.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１の電源端子と出力ノードとの間に直列に接続された第１導電型の第１及び第２のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に接続された第２導電型の第３のＭＯＳトランジスタとを有し、前記第１及び第３のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第２のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる変形インバータと、
前記第１の電源端子と前記制御信号を出力する内部ノードとの間に直列に接続された前記第１導電型の第４のＭＯＳトランジスタ及び第１の抵抗と、前記内部ノードと前記第２の電源端子との間に接続された第２の抵抗とを有し、前記第４のＭＯＳトランジスタは順方向にダイオード接続された補正回路と、
を備えたことを特徴とする遅延回路。
【請求項２】
第１の電源電圧が印加される第１の電源端子と出力ノードとの間に接続された第１導電型の第１のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に直列に接続された第２導電型の第２及び第３のＭＯＳトランジスタとを有し、前記第１及び第２のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第３のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる変形インバータと、
前記第１の電源端子と前記制御信号を出力する内部ノードとの間に接続された第１の抵抗と、前記内部ノードと前記第２の電源端子との間に直列に接続された第２の抵抗及び前記第２導電型の第４のＭＯＳトランジスタとを有し、前記第４のＭＯＳトランジスタは順方向にダイオード接続された補正回路と、
を備えたことを特徴とする遅延回路。
【請求項３】
第１の電源電圧が印加される第１の電源端子と出力ノードとの間に直列に接続された第１導電型の第１及び第２のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に接続された第２導電型の第３のＭＯＳトランジスタとを有し、前記第１及び第３のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第２のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる変形インバータと、
前記第１の電源端子と前記制御信号を出力する内部ノードとの間に接続された第１の抵抗と、前記内部ノードと前記第２の電源端子との間に直列に接続された第２及び第３の抵抗と、前記第２及び第３の抵抗に対して並列に接続され、ゲート電極が前記第２及び第３の抵抗の接続点に接続された前記第１導電型の第４のＭＯＳトランジスタとを有する補正回路と、
を備えたことを特徴とする遅延回路。
【請求項４】
第１の電源電圧が印加される第１の電源端子と出力ノードとの間に直列に接続された第１導電型の第１及び第２のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に接続された第２導電型の第３のＭＯＳトランジスタとを有し、前記第１及び第３のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第２のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる変形インバータと、
前記第１の電源端子と前記制御信号を出力する内部ノードとの間に直列に接続された前記第１導電型の第４のＭＯＳトランジスタ及び第１の抵抗と、前記内部ノードと前記第２の電源端子との間に直列に接続された第２及び第３の抵抗と、前記第２及び第３の抵抗に対して並列に接続された前記第１導電型の第５のＭＯＳトランジスタとを有し、前記第４のＭＯＳトランジスタは順方向にダイオード接続され、前記第５のＭＯＳトランジスタはゲート電極が前記第２及び第３の抵抗の接続点に接続された補正回路と、
を備えたことを特徴とする遅延回路。
【請求項５】
第１の電源電圧が印加される第１の電源端子と出力ノードとの間に接続された第１導電型の第１のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に直列に接続された第２導電型の第２及び第３のＭＯＳトランジスタとを有し、前記第１及び第２のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第３のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる変形インバータと、
前記第１の電源端子と前記制御信号を出力する内部ノードとの間に直列に接続された第１及び第２に抵抗と、前記第１及び第２の抵抗に並列に接続され、ゲート電極が前記第１及び第２の抵抗の接続点に接続された前記第２導電型の第４のＭＯＳトランジスタと、前記内部ノードと前記第２の電源端子との間に接続された第３の抵抗とを有する補正回路と、
を備えたことを特徴とする遅延回路。
【請求項６】
第１の電源電圧が印加される第１の電源端子と出力ノードとの間に接続された第１導電型の第１のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に直列に接続された第２導電型の第２及び第３のＭＯＳトランジスタとを有し、前記第１及び第２のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第３のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる変形インバータと、
前記第１の電源端子と前記制御信号を出力する内部ノードとの間に直列に接続された第１及び第２に抵抗と、前記第１及び第２の抵抗に並列に接続された前記第２導電型の第４のＭＯＳトランジスタと、前記内部ノードと前記第２の電源端子との間に直列に接続された第３の抵抗及び前記第２導電型の第５のＭＯＳトランジスタとを有し、前記第４のＭＯＳトランジスタはゲート電極が前記第１及び第２の抵抗の接続点に接続され、前記第５のＭＯＳトランジスタは順方向にダイオード接続された補正回路と、
を備えたことを特徴とする遅延回路。
【請求項７】
前記第１導電型はＰチャネル型であり、前記第２導電型はＮチャネル型であることを特徴とする請求項１〜６のいずれか１項に記載の遅延回路。
【請求項８】
前記第１の電源電圧は前記第２の電源電圧よりも高い電圧であり、前記第２の電源電圧は接地電圧であることを特徴とする請求項１〜７のいずれか１項に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路の電源電圧変動及び温度変動に対する補償に関するものである。
【背景技術】
【０００２】
従来、複数段のインバータを用いて構成される信号遅延用の遅延回路としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平７−３８３９４号公報
【特許文献２】特開平９−２１４３０６号公報
【０００４】
図２は、特許文献１に記載された従来の遅延回路の構成例を示す回路図である。
図２に示す遅延回路は、入力信号ＶＩが高レベル（以下「“Ｈ”レベル」という。）から低レベル（以下「“Ｌ”レベル」という。）に遷移した場合に、所望の遅延時間を作って出力信号ＶＯを出力する回路である。この遅延回路は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）により構成され、入力信号ＶＩを遅延して出力信号ＶＯを出力する４段のインバータ回路と、前記４段のインバータ回路を構成するＮＭＯＳに対して遅延時間補正用の制御信号ＮＯを与える補正回路１と、前記４段のインバータ回路を構成するＰＭＯＳに対して遅延時間補正用の制御信号ＮＯを与える補正回路２とにより構成されている。
【０００５】
前記４段のインバータ回路は、入力信号ＶＩを反転して遅延した信号Ｖａを出力する１段目の変形インバータＩ１と、信号Ｖａを反転して遅延した信号Ｖｂを出力する２段目の変形インバータＩ２と、信号Ｖｂを反転して遅延した信号Ｖｃを出力する３段目の変形インバータＩ３と、信号Ｖｃを反転して遅延した出力信号ＶＯを出力する４段目の変形インバータＩ４とにより構成されている。
【０００６】
１段目の変形インバータＩ１は、補正回路２から出力される制御信号ＰＯによりゲート電極（以下単に「ゲート」という。）が制御されるＰＭＯＳｐ２と、入力信号ＶＩによりゲートが制御されるＰＭＯＳｐ１と、入力信号ＶＩによりゲートが制御されるＮＭＯＳｎ１とを有し、これらのＰＭＯＳｐ２，ｐ１及びＮＭＯＳｎ１の各ソース電極（以下単に「ソース」という。）及び各ドレイン電極（以下単に「ドレイン」という。）が、電源電圧ＶＤＤが印加される電源端子（以下「ＶＤＤ端子」という。）と接地電圧ＶＳＳが印加される接地端子（以下「ＶＳＳ端子」という。）との間に、直列に接続されている。
【０００７】
２段目の変形インバータＩ２は、信号Ｖａによりゲートが制御されるＰＭＯＳｐ３と、信号Ｖａによりゲートが制御されるＮＭＯＳｎ３と、補正回路１から出力される制御信号ＮＯによりゲートが制御されるＮＭＯＳｎ２とを有し、これらのＰＭＯＳｐ３及びＮＭＯＳｎ３，ｎ２の各ソース及び各ドレインが、ＶＤＤ端子とＶＳＳ端子との間に、直列に接続されている。
【０００８】
３段目の変形インバータＩ３は、制御信号ＰＯによりゲートが制御されるＰＭＯＳｐ５と、信号Ｖｂによりゲートが制御されるＰＭＯＳｐ４と、信号Ｖｂによりゲートが制御されるＮＭＯＳｎ４とを有し、これらのＰＭＯＳｐ５，ｐ４及びＮＭＯＳｎ４の各ソース及び各ドレインが、ＶＤＤ端子とＶＳＳ端子との間に、直列に接続されている。
【０００９】
４段目の変形インバータＩ４は、信号Ｖｃによりゲートが制御されるＰＭＯＳｐ６と、信号Ｖｃによりゲートが制御されるＮＭＯＳｎ６と、制御信号ＮＯによりゲートが制御されるＮＭＯＳｎ５とを有し、これらのＰＭＯＳｐ６及びＮＭＯＳｎ６，ｎ５の各ソース及び各ドレインが、ＶＤＤ端子とＶＳＳ端子との間に、直列に接続されている。
【００１０】
補正回路１は、抵抗ｒ１、制御信号ＮＯを出力する内部ノードＮ１  、及び信号ＣＥによりゲートが制御されるＮＭＯＳｎ７を有し、これらの抵抗ｒ１、内部ノードＮ１及びＮＭＯＳｎ７が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続されている。ＮＭＯＳｎ７のゲートに与えられる信号ＣＥは、動作時に電源電圧ＶＤＤとなり、スタンバイ時に接地電圧ＶＳＳとなる。
【００１１】
補正回路２は、信号／ＣＥによりゲートが制御されるＰＭＯＳｐ７、制御信号ＰＯを出力する内部ノードＮ２、及び抵抗ｒ２を有し、これらのＰＭＯＳｐ７、内部ノードＮ２、及び抵抗ｒ２が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続されている。ＰＭＯＳｐ７のゲートに与えられる信号／ＣＥは、動作時に接地電圧ＶＳＳとなり、スタンバイ時に電源電圧ＶＤＤとなる。
【００１２】
次に、図２に示す遅延回路の動作を説明する。
入力信号Ｖ１が“Ｈ”レベルから“Ｌ”レベルに立ち下がると、変形インバータＩ２と変形インバータＩ４のそれぞれの入力信号Ｖａ，Ｖｃは、“Ｌ”レベルから“Ｈ”レベルへ遷移する。この時に、変形インバータＩ２と変形インバータＩ４がＶＳＳ端子側に流す電流値は、それぞれＮＭＯＳｎ２とＮＭＯＳｎ５が決定するように、これらのＮＭＯＳｎ２とＮＭＯＳｎ５のディメンジョンと補正回路１の制御信号ＮＯの電圧が設定されている。
【００１３】
ここで、ＮＭＯＳの閾値電圧Ｖｔｎがプロセス変動によって小さくなった場合、補正回路１の制御信号ＮＯの電圧が低くなるため、ＮＭＯＳｎ２とＮＭＯＳｎ５の閾値電圧Ｖｔｎが小さくなることによるオン抵抗値の減少効果と、ゲート電圧の低下によるオン抵抗値の増大効果とが相殺（キャンセル）されて、変形インバータＩ２と変形インバータＩ４の遅延時間は閾値電圧Ｖｔｎが標準値の場合と殆ど差異がない。又、閾値電圧Ｖｔｎが大きい場合、ＮＭＯＳｎ２とＮＭＯＳｎ５の閾値電圧Ｖｔｎが大きくなることによるオン抵抗値の増大効果と、ゲート電圧の上昇によるオン抵抗値の減少効果とがキャンセルされて、遅延時間は閾値電圧Ｖｔｎが標準値の場合と殆ど差異がない。結果的に、プロセス変動によって閾値電圧Ｖｔｎがばらついても、変形インバータＩ２と変形インバータＩ４に遅延時間の差異は殆ど生じない。
【００１４】
又、周囲温度が低い場合、ＮＭＯＳｎ２とＮＭＯＳｎ５のオン抵抗値の減少効果と、制御信号ＮＯが低くなることによるオン抵抗値の増大効果とがキャンセルされる。周囲温度が高い場合、ＮＭＯＳｎ２とＮＭＯＳｎ５のオン抵抗値の増大効果と、制御信号ＮＯが高くなることによるオン抵抗値の減少効果とがキャンセルされる。この結果、周囲温度が低い場合と高い場合とで、変形インバータＩ２と変形インバータＩ４に遅延時間の差異は殆ど生じない。
【００１５】
更に、変形インバータＩ１と変形インバータＩ３についても、補正回路２によって、変形インバータＩ２，Ｉ４と同様の効果が発生するので、プロセス変動及び周囲温度の変動による遅延時間の差異は殆ど生じない。
【００１６】
従って、図２に示す従来の遅延回路では、プロセス変動及び周囲温度の変動による遅延時間が補償され、常に一定の遅延時間が得られる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、図２に示すような従来の遅延回路では、プロセス変動及び周囲温度の変動による遅延時間の変動は補償されているが、電源電圧ＶＤＤが変動すると遅延時間も変動してしまうという課題があった。
【００１８】
本発明は、プロセス変動及び電源電圧の変動による遅延時間の変動を補償出来る遅延回路を提供することを目的としている。
【課題を解決するための手段】
【００１９】
本発明の遅延回路は、変形インバータと、補正回路とを備えたことを特徴とする。
前記変形インバータは、第１の電源電圧が印加される第１の電源端子と出力ノードとの間に直列に接続された第１導電型の第１及び第２のＭＯＳトランジスタと、前記出力ノードと第２の電源電圧が印加される第２の電源端子との間に接続された第２導電型の第３のＭＯＳトランジスタとを有し、前記第１及び第３のＭＯＳトランジスタのゲート電極が入力ノードに接続され、前記第２のＭＯＳトランジスタのゲート電極に遅延制御用の制御信号が与えられる。更に、前記補正回路は、前記第１の電源端子と前記制御信号を出力する内部ノードとの間に直列に接続された前記第１導電型の第４のＭＯＳトランジスタ及び第１の抵抗と、前記内部ノードと前記第２の電源端子との間に接続された第２の抵抗とを有し、前記第４のＭＯＳトランジスタは順方向にダイオード接続されている。
【発明の効果】
【００２０】
本発明の遅延回路によれば、順方向にダイオード接続された第４のＭＯＳトランジスタによって第１の電源電圧から閾値電圧だけ低い電圧を発生させ、これを第１及び第２の抵抗で分圧して制御信号を生成し、この制御信号によって遅延用の第２のＭＯＳトランジスタのゲートを制御するように構成している。これにより、例えば、第１の電源電圧が上昇すると制御信号の電圧も上昇し、第２のＭＯＳトランジスタのゲート・ソース間電圧はほぼ一定に保持される。従って、第２のＭＯＳトランジスタのオン抵抗値はほぼ一定に保持され、遅延時間は変化しないという効果がある。
【発明を実施するための最良の形態】
【００２１】
遅延回路は、変形インバータと、補正回路とを備えている。
前記変形インバータは、ＶＤＤ端子と出力ノードとの間に直列に接続された第１及び第２のＰＭＯＳと、前記出力ノードとＶＳＳ端子との間に接続された第３のＮＭＯＳとを有し、前記第１のＰＭＯＳ及び前記第３のＮＭＯＳのゲートが入力ノードに接続され、前記第２のＰＭＯＳのゲートに遅延制御用の制御信号が与えられる。更に、前記補正回路は、ＶＤＤ端子と前記制御信号を出力する内部ノードとの間に直列に接続された第４のＰＭＯＳ及び第１の抵抗と、前記内部ノードとＶＳＳ端子との間に接続された第２の抵抗とを有し、前記第４のＰＭＯＳは順方向にダイオード接続されている。
【実施例１】
【００２２】
（実施例１の構成）
図１は、本発明の実施例１を示す遅延回路の回路図である。
図１に示す遅延回路は、例えば、メモリの制御回路に用いられるもので、アドレス信号が切り替わった時に発生する幅の狭いパルス信号から所定のパルス幅を有するタイミング調整用の信号を生成する回路である。この遅延回路は、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、所望の遅延時間を作って出力信号ＯＵＴを出力する５段のインバータ回路と、前記５段のインバータ回路に対して遅延時間補正用の制御信号ＶＰを与える補正回路６０とにより構成されている。
【００２３】
前記５段のインバータ回路は、入力ノードから入力した入力信号ＩＮを反転して遅延した信号Ｓ１０を出力ノードから出力する１段目のインバータ１０と、入力ノードから入力した信号Ｓ１０を反転して遅延した信号Ｓ２０を出力ノードから出力する２段目の変形インバータ２０Ｐと、入力ノードから入力した信号Ｓ２０を反転して遅延した信号Ｓ３０を出力ノードから出力する３段目のインバータ３０と、入力ノードから入力した信号Ｓ３０を反転して遅延した信号Ｓ４０を出力ノードから出力する４段目の変形インバータ４０Ｐと、入力ノードから入力した信号Ｓ４０を反転して遅延した出力信号ＯＵＴを出力端子から出力する５段目のインバータ５０とにより構成されている。
【００２４】
１段目、３段目、５段目のインバータ１０，３０，５０は、通常のＣＭＯＳタイプのインバータである。そのうち、１段目のインバータ１０は、第１導電型のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１１、及び第２導電型のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１２を有し、これらのＰＭＯＳ１１及びＮＭＯＳ１２が、第１の電源電圧（例えば、電源電圧ＶＤＤ）が印加される第１の電源端子（例えば、ＶＤＤ端子）と、第２の電源電圧（例えば、接地電圧ＶＳＳ）が印加される第２の電源端子（例えば、ＶＳＳ端子）との間に、直列に接続され、そのＰＭＯＳ１１及びＮＭＯＳ１２のゲート側の入力ノードに入力信号ＩＮが入力され、そのＰＭＯＳ１１及びＮＭＯＳ１２のドレイン側の出力ノードから信号Ｓ１０が出力される。
【００２５】
同様に、３段目のインバータ３０は、ＰＭＯＳ３１及びＮＭＯＳ３２を有し、これらのＰＭＯＳ３１及びＮＭＯＳ３２が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続され、そのＰＭＯＳ３１及びＮＭＯＳ３２のゲート側の入力ノードに信号Ｓ２０が入力され、そのＰＭＯＳ３１及びＮＭＯＳ３２のドレイン側の出力ノードから信号Ｓ３０が出力される。５段目のインバータ５０は、ＰＭＯＳ５１及びＮＭＯＳ５２を有し、これらのＰＭＯＳ５１及びＮＭＯＳ５２が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続され、そのＰＭＯＳ５１及びＮＭＯＳ５２のゲート側の入力ノードに信号Ｓ４０が入力され、そのＰＭＯＳ５１及びＮＭＯＳ５２のドレイン側の出力端子から出力信号ＯＵＴが出力される。
【００２６】
２段目、４段目の変形インバータ２０Ｐ，４０Ｐは、通常のＣＭＯＳインバータに遅延用のＭＯＳトランジスタを組み合わせたインバータである。そのうち、２段目の変形インバータ２０Ｐは、第１導電型の第１及び第２のＭＯＳトランジスタ（例えば、ＰＭＯＳ）２１，２３と、第２導電型のＭＯＳトランジスタ（例えば、ＮＭＯＳ）２２とを有し、これらのＰＭＯＳ２１，２３及びＮＭＯＳ２２が、第１の電源端子（例えば、ＶＤＤ端子）と第２の電源端子（例えば、ＶＳＳ端子）との間に直列に接続され、そのＰＭＯＳ２１及びＮＭＯＳ２２のゲート側の入力ノードに信号Ｓ１０が入力され、そのＰＭＯＳ２１及びＮＭＯＳ２２のドレイン側の出力ノードから信号Ｓ２０が出力され、そのＰＭＯＳ２３のゲートに制御信号ＶＰが与えられる。
【００２７】
同様に、４段目の変形インバータ４０Ｐは、ＰＭＯＳ４１，４３及びＮＭＯＳ４２とを有し、これらのＰＭＯＳ４１，４３及びＮＭＯＳ４２が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続され、そのＰＭＯＳ４１及びＮＭＯＳ４２のゲート側の入力ノードに信号Ｓ３０が入力され、そのＰＭＯＳ４１及びＮＭＯＳ４２のドレイン側の出力ノードから信号Ｓ４０が出力され、そのＰＭＯＳ４３のゲートに制御信号ＶＰが与えられる。
【００２８】
補正回路６０は、順方向にダイオード接続された第１導電型の第４のＭＯＳトランジスタ（例えば、ＰＭＯＳ６１）と、第１の抵抗６２と、制御信号ＶＰを出力する内部ノードＮ６０と、第２の抵抗６３とを有している。ＰＭＯＳ６１のソースは第１の電源端子（例えば、ＶＤＤ端子）に接続され、このＰＭＯＳ６１のゲート及びドレインが第１の抵抗６２の一端に接続され、この第１の抵抗６２の他端が内部ノードＮ６０及び第２の抵抗６３の一端に接続され、この第２の抵抗６３の他端が第２の電源端子（例えば、ＶＳＳ端子）に接続されている。
【００２９】
（実施例１の動作）
先ず、図１に示す５段のインバータ回路の概略の動作を説明する。
【００３０】
入力信号ＩＮが“Ｌ”レベルの時、１段目のインバータ１０の出力信号Ｓ１０は“Ｈ”レベルとなり、２段目の変形インバータ２０Ｐの入力ノードであるＰＭＯＳ２１とＮＭＯＳ２２のゲートに与えられる。これにより、ＰＭＯＳ２１はオフ状態、ＮＭＯＳ２２はオン状態となって、この変形インバータ２０Ｐの出力信号Ｓ２０は“Ｌ”レベルとなる。
【００３１】
ここで、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、インバータ１０の出力信号Ｓ１０は“Ｌ”レベルとなり、変形インバータ２０ＰのＰＭＯＳ２１はオン状態、ＮＭＯＳ２２はオフ状態となる。これによって変形インバータ２０Ｐの出力ノードは、ＰＭＯＳ２１，２３を介してＶＤＤ端子に接続される。但し、変形インバータ２０Ｐの出力ノードは、遅延用のＰＭＯＳ２３を通して充電されるので、出力信号Ｓ２０は直ちに“Ｈ”レベルにはならず、一定の遅延時間の後、“Ｈ”レベルになる。
【００３２】
このような遅延は、４段目の変形インバータ４０Ｐでも同様に発生し、この変形インバータ４０Ｐの出力信号Ｓ４０が５段目のインバータ５０で反転及び波形整形され、出力信号ＯＵＴとして出力される。従って、入力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移した時は、直ちに“Ｌ”レベルから“Ｈ”レベルに遷移し、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した時には、所定の遅延時間の後に“Ｈ”レベルから“Ｌ”レベルに遷移する出力信号ＯＵＴが得られる。
【００３３】
次に、補正回路６０による遅延時間の変動補償について説明する。
ＰＭＯＳ６１の閾値電圧をＶｔｐ、抵抗６２，６３の抵抗値をそれぞれＲ６２，Ｒ６３とすると、補正回路６０から出力される制御信号ＶＰの電圧は、下記の式のようになる。従って、制御信号ＶＰの電圧は電源電圧ＶＤＤにほぼ比例して変動する。
ＶＰ＝（ＶＤＤ−Ｖｔｐ）×Ｒ６３／（Ｒ６２＋Ｒ６３）
【００３４】
電源電圧ＶＤＤが上昇した場合、変形インバータ２０Ｐ，４０Ｐ内の遅延用のＰＭＯＳ２３，４３のゲート電圧も上昇するので、これらのＰＭＯＳ２３，４３のゲート・ソース間電圧Ｖｇｓがほぼ一定に保たれ、ドレイン電流Ｉｄｓを一定にすることが出来る。又、電源電圧ＶＤＤが低下した場合は、ＰＭＯＳ２３，４３のゲート電圧も低下し、ゲート・ソース間電圧Ｖｇｓがほぼ一定に保たれ、ドレイン電流Ｉｄｓは一定に保たれる。これにより、電源電圧ＶＤＤの変動に対して遅延時間の変動を抑制することが出来る。
【００３５】
ＰＭＯＳの閾値電圧Ｖｔｐがプロセス変動によって小さくなった場合、補正回路６０から出力される制御信号ＶＰの電圧が高くなるため、ＰＭＯＳ２３，４３の閾値電圧Ｖｔｐが小さくなることによるオン抵抗値の減少効果と、ゲート電圧の上昇によるオン抵抗値の増大効果とがキャンセルされ、変形インバータ２０Ｐ，４０Ｐの遅延時間は、閾値電圧Ｖｔｐが標準値の場合と殆ど差異がない。又、閾値電圧Ｖｔｐが大きい場合、ＰＭＯＳ２３，４３の閾値電圧Ｖｔｐが大きくなることによるオン抵抗値の増大効果と、ゲート電圧の低下によるオン抵抗値の減少効果とがキャンセルされ、遅延時間は閾値電圧Ｖｔｐが標準値の場合と殆ど差異がない。これにより、プロセス変動によって閾値電圧Ｖｔｐがばらついても、遅延時間の差異は殆ど生じない。
【００３６】
（実施例１の効果）
例えば、図２に示す従来の遅延回路では、電源電圧ＶＤＤの変動に対してパルス幅を保証出来なかったが、本実施例１では、それを解決してパルス幅を保証出来る。以下、その理由等を説明する。
【００３７】
（Ｉ）  図２に示す従来の遅延回路では電源電圧ＶＤＤの変動に対するパルス幅保証が出来ない理由
図３（ａ）、（ｂ）は、従来の遅延回路では電源電圧ＶＤＤの変動に対するパルス幅保証が出来ない理由を示す図であり、同図（ａ）は図２の要部を示すＰＭＯＳタイプの場合の回路図、及び同図（ｂ）は図２の要部を示すＮＭＯＳタイプの場合の回路図である。
【００３８】
（Ｉ−１）  ＰＭＯＳタイプの場合
図３（ａ）に示すＰＭＯＳｐ７のオン抵抗をＲｐ、回路に流れる電流をＩｐ、制御信号ＰＯの電圧をＶｐとすると、以下の式が成り立つ。
Ｉｐ（Ｒｐ＋ｒ２）＝ＶＤＤ
ＶＤＤ−Ｖｐ＝Ｉｐ＊Ｒｐ
制御電圧Ｖｐについて解くと、以下の式になる。
Ｖｐ＝ｒ２＊ＶＤＤ／（ｒ２＋Ｒｐ）
遅延素子に相当する例えばＰＭＯＳｐ２のゲート・ソース間電圧Ｖｇｓを一定に保つことで、遅延幅は一定になるので、
ＶＤＤ−Ｖｐ＝一定（α）
が望ましい電圧（ＶＤＤ−Ｖｐ）となる。
ＶＤＤ−Ｖｐ＝Ｒｐ＊ＶＤＤ／（ｒ２＋Ｒｐ）
オン抵抗Ｒｐが電源電圧ＶＤＤに対して下記の（１）式を満足すれば、電圧保証が可能である。
Ｒｐ＝α＊ｒ２／（ＶＤＤ−α）・・・（１）
但し、α＝遅延素子に相当するＰＭＯＳｐ２のゲート・ソース間電圧Ｖｇｓ
＝一定値
【００３９】
図３（ａ）に示す回路において、オン抵抗となっているＰＭＯＳｐ７は、下記の式が成り立ち、非飽和領域である。
Ｖｄｓ＜Ｖｇｓ−Ｖｔ（Ｖｐ＞Ｖｔ）
この時、ＰＭＯＳｐ７に流れる電流Ｉｐは、下記の式が成り立つ。
Ｉｐ＝β＊［（Ｖｇｓ−Ｖｔ）−０．５＊Ｖｄｓ］＊Ｖｄｓ
ＰＭＯＳｐ２のオン抵抗Ｒｐは、下記の式で表せる。
Ｒｐ＝（ＶＤＤ−Ｖｐ）／Ｉｐ＝２／（ＶＤＤ−２Ｖｔ＋Ｖｐ）＊β
２／β＝α＊ｒ２で、
α＝２Ｖｔ−Ｖｐ
が成り立てば、（１）式が満足される。しかし制御電圧Ｖｐは電源電圧ＶＤＤに依存する電圧であるため、
α＝２Ｖｔ−Ｖｐ
は成り立たない。よって（１）も成り立たず、図３（ａ）に示す回路では電圧保証ができないことが証明出来る。
【００４０】
（Ｉ−２）  ＮＭＯＳタイプの場合
図３（ｂ）に示すＮＭＯＳｎ７のオン抵抗をＲｎ、回路に流れる電流をＩｎ、制御信号ＮＯの電圧をＶｎとすると、以下の式が成り立つ。
Ｉｎ（Ｒｎ＋ｒ１）＝ＶＤＤ
ＶＤＤ−Ｖｎ＝Ｉｎ＊ｒ１
制御電圧Ｖｎについて解くと、下記の式のようになる。
Ｖｎ＝Ｒｎ＊ＶＤＤ／（ｒ１＋Ｒｎ）
遅延素子に相当する例えばＮＭＯＳｎ２のゲート・ソース間電圧Ｖｇｓを一定に保つことで、遅延幅は一定になるので、
Ｖｎ＝一定（α）
が望ましい。オン抵抗Ｒｎが電源電圧ＶＤＤに対して下記の（２）式をを満足すれば、電圧保証が可能である。
Ｒｎ＝α＊ｒ１／（ＶＤＤ−α）・・・（２）
但し、α＝遅延素子に相当するＮＭＯＳｎ２のゲート・ソース間電圧Ｖｇｓ
＝一定値＝Ｖｎ
【００４１】
図３（ｂ）に示す回路において、オン抵抗となっているＮＭＯＳｎ７は、下記の式が成り立ち、非飽和領域である。
Ｖｄｓ＜Ｖｇｓ−Ｖｔ（Ｖｎ＞Ｖｔ）
この時、ＮＭＯＳｎ７に流れる電流Ｉｎは、下記の式が成り立つ。
Ｉｎ＝β＊［（Ｖｇｓ−Ｖｔ）−０．５＊Ｖｄｓ］＊Ｖｄｓ
オン抵抗Ｒｎは、
Ｒｎ＝Ｖｎ／Ｉｎ＝１／（ＶＤＤ−Ｖｔ−０．５＊Ｖｎ）／β
１／β＝α＊ｒ１
の式で、
α＝Ｖｔ＋０．５Ｖｎ
が成り立てば、（２）式が満足される。上の式でＶｎ＝αとしているので、下記の（３）式が成り立てば、電圧保証が可能となる。
α＝Ｖｎ＝２Ｖｔ
ｒ１＝１／（２Ｖｔ＊β）・・・（３）
【００４２】
しかしながら、ｒ１は抵抗素子であり、ある閾値電圧Ｖｔでの抵抗値しか同じにできない。即ち、温度依存による閾値電圧Ｖｔ変化に対応して変化させることができない。よって、温度依存まで考慮した場合、（３）式は成り立たず、電圧保証することができないことが証明出来る。
【００４３】
以上のように、従来の遅延回路において、ＰＭＯＳタイプでは電圧保証が出来ないことが証明でき、更に、ＮＭＯＳタイプでも電圧保証と温度保証の両立が出来ないことが証明出来た。このような従来の課題を本実施例１では解決でき、下記のような効果がある。
【００４４】
（ＩＩ）  本実施例１の効果
本実施例１の遅延回路によれば、ダイオード接続されたＰＭＯＳ６１によって電圧（ＶＤＤ−Ｖｔｐ）を生成し、この電圧を抵抗６２，６３で分圧して制御信号ＶＰを生成する補正回路６０と、この制御信号ＶＰでゲートが制御される遅延用のＰＭＯＳ２３，４３を有する変形インバータ２０Ｐ，４０Ｐを備えている。そのため、プロセス変動及び電源電圧ＶＤＤの変動による遅延時間の変動を抑制でき、パルス幅を保証出来る。
【００４５】
（実施例１の変形例）
本実施例１は、図１に示す回路構成に限定されず、他の利用形態や変形が可能である。この変形例としては、例えば、次の（ｉ）〜（ｉｖ）のようなものがある。
【００４６】
（ｉ）  図１に示すインバータ回路の段数は、５段に限定されない。少なくとも１つの変形インバータを備えていれば良い。
【００４７】
（ｉｉ）  １段目に通常のＣＭＯＳタイプのインバータ１０を設けているが、このインバータ１０を削除して変形インバータ２０Ｐに入力信号ＩＮを与えるようにすれば、この入力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移した時に、所望の遅延時間を作って出力信号ＯＵＴを出力することが出来る。
【００４８】
（ｉｉｉ）  遅延用のＰＭＯＳ２３，４３は、ＰＭＯＳ２１，４１と出力ノードの間ではなく、ＰＭＯＳ２１，４１とＶＤＤ端子の間に設けても良い。
【００４９】
（ｉｖ）  補正回路６０において、ＰＭＯＳ６１と抵抗６２の接続順序は、逆でも良い。
【実施例２】
【００５０】
（実施例２の構成）
図４は、本発明の実施例２を示す遅延回路の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５１】
図４に示す遅延回路は、図１と同様に、例えば、アドレス信号が切り替わった時に発生する幅の狭いパルス信号から所定のパルス幅を有するタイミング調整用の信号を生成する回路である。この遅延回路は、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、所望の遅延時間を作って出力信号ＯＵＴを出力する５段のインバータ回路と、前記５段のインバータ回路に対して遅延時間補正用の制御信号ＶＮを与える補正回路７０とにより構成されている。
【００５２】
前記５段のインバータ回路は、入力ノードから入力した入力信号ＩＮを反転して遅延した信号Ｓ１０を出力ノードから出力する１段目の変形インバータ１０Ｎと、入力ノードから入力した信号Ｓ１０を反転して遅延した信号Ｓ２０を出力ノードから出力する２段目のインバータ２０と、入力ノードから入力した信号Ｓ２０を反転して遅延した信号Ｓ３０を出力ノードから出力する３段目の変形インバータ３０Ｎと、入力ノードから入力した信号Ｓ３０を反転して遅延した信号Ｓ４０を出力ノードから出力する４段目のインバータ４０と、入力ノードから入力した信号Ｓ４０を反転して遅延した出力信号ＯＵＴを出力端子から出力する５段目のインバータ５０とにより構成されている。
【００５３】
１段目、３段目の変形インバータ１０Ｐ，３０Ｐは、通常のＣＭＯＳインバータに遅延用のＭＯＳトランジスタを組み合わせたインバータである。そのうち、１段目の変形インバータ１０Ｎは、第１導電型の第１のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１１と、第２導電型の第２、第３のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１２，１３とを有し、これらのＰＭＯＳ１１及びＮＭＯＳ１２，１３が、第１の電源端子（例えば、ＶＤＤ端子）と第２の電源端子（例えば、ＶＳＳ端子）との間に直列に接続され、そのＰＭＯＳ１１及びＮＭＯＳ１２のゲート側の入力ノードに入力信号ＩＮが入力され、そのＰＭＯＳ１１及びＮＭＯＳ１２のドレイン側の出力ノードから信号Ｓ１０が出力され、そのＮＭＯＳ１３のゲートに制御信号ＶＮが与えられる。
【００５４】
同様に、３段目の変形インバータ３０Ｎは、ＰＭＯＳ３１及びＮＭＯＳ３２，３３とを有し、これらのＰＭＯＳ３１及びＮＭＯＳ３２，３３が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続され、そのＰＭＯＳ３１及びＮＭＯＳ３２のゲート側の入力ノードに信号Ｓ２０が入力され、そのＰＭＯＳ３１及びＮＭＯＳ３２のドレイン側の出力ノードから信号Ｓ３０が出力され、そのＮＭＯＳ３３のゲートに制御信号ＶＮが与えられる。
【００５５】
２段目、４段目、５段目のインバータ２０，４０，５０は、通常のＣＭＯＳタイプのインバータである。そのうち、２段目のインバータ２０は、第１導電型のＭＯＳトランジスタ（例えば、ＰＭＯＳ）２１、及び第２導電型のＭＯＳトランジスタ（例えば、ＮＭＯＳ）２２を有し、これらのＰＭＯＳ２１及びＮＭＯＳ２２が、第１の電源電圧（例えば、電源電圧ＶＤＤ）が印加される第１の電源端子（例えば、ＶＤＤ端子）と、第２の電源電圧（例えば、接地電圧ＶＳＳ）が印加される第２の電源端子（例えば、ＶＳＳ端子）との間に、直列に接続され、そのＰＭＯＳ２１及びＮＭＯＳ２２のゲート側の入力ノードに信号Ｓ１０が入力され、そのＰＭＯＳ２１及びＮＭＯＳ２２のドレイン側の出力ノードから信号Ｓ２０が出力される。
【００５６】
同様に、４段目のインバータ４０は、ＰＭＯＳ４１及びＮＭＯＳ４２を有し、これらのＰＭＯＳ４１及びＮＭＯＳ４２が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続され、そのＰＭＯＳ４１及びＮＭＯＳ４２のゲート側の入力ノードに信号Ｓ３０が入力され、そのＰＭＯＳ４１及びＮＭＯＳ４２のドレイン側の出力ノードから信号Ｓ４０が出力される。５段目のインバータ５０は、ＰＭＯＳ５１及びＮＭＯＳ５２を有し、これらのＰＭＯＳ５１及びＮＭＯＳ５２が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続され、そのＰＭＯＳ５１及びＮＭＯＳ５２のゲート側の入力ノードに信号Ｓ４０が入力され、そのＰＭＯＳ５１及びＮＭＯＳ５２のドレイン側の出力端子から出力信号ＯＵＴが出力される。
【００５７】
補正回路７０は、第１の抵抗７３と、制御信号ＶＮを出力する内部ノードＮ７０と、第２の抵抗７２と、順方向にダイオード接続された第２導電型の第４のＭＯＳトランジスタ（例えば、ＮＭＯＳ７１）とを有している。第１の抵抗７３は、第１の電源端子（例えば、ＶＤＤ端子）と内部ノードＮ７０との間に接続され、その内部ノードＮ７０に第２の抵抗７２の一端が接続されている。第２の抵抗７２の他端は、ＮＭＯＳ７１のドレイン及びゲートに接続され、このＮＭＯＳ７１のソースが第２の電源端子（例えば、ＶＳＳ端子）に接続されている。
【００５８】
（実施例２の動作）
先ず、図４に示す５段のインバータ回路の概略の動作を説明する。
【００５９】
入力信号ＩＮが“Ｌ”レベルの時に、１段目の変形インバータ１０ＮのＰＭＯＳ１１はオン状態、ＮＭＯＳ１２はオフ状態となり、この変形インバータ１０Ｎの出力信号Ｓ１０は“Ｈ”レベルである。ここで、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＰＭＯＳ１１はオフ状態、ＮＭＯＳ１２はオン状態となる。これによって変形インバータ１０Ｎの出力ノードは、ＮＭＯＳ１２，１３を介してＶＳＳ端子に接続される。但し、変形インバータ１０Ｎの出力ノードは、遅延用のＮＭＯＳ１３を通して放電されるので、出力信号Ｓ１０は直ちに“Ｌ”レベルにはならず、一定の遅延時間の後に“Ｌ”レベルになる。
【００６０】
このような遅延は、３段目の変形インバータ３０Ｎでも同様に発生し、この変形インバータ３０Ｎの出力信号Ｓ３０が４段目、５段目のインバータ４０，５０で波形整形され、出力信号ＯＵＴとして出力される。従って、入力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移した時は、直ちに“Ｌ”レベルから“Ｈ”レベルに遷移し、入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移した時には、所定の遅延時間の後に“Ｈ”レベルから“Ｌ”レベルに遷移する出力信号ＯＵＴが得られる。
【００６１】
次に、補正回路７０による遅延時間の変動補償について説明する。
ＮＭＯＳ７１の閾値電圧をＶｔｎ、抵抗７２，７３の抵抗値をそれぞれＲ７２，Ｒ７３とすると、補正回路７０から出力される制御信号ＶＮの電圧は、下記の式のようになる。
ＶＮ＝（ＶＤＤ×Ｒ７２＋Ｖｔｎ×Ｒ７３）／（Ｒ７２＋Ｒ７３）
【００６２】
従って、制御信号ＶＮの電圧は電源電圧ＶＤＤに応じて変動する。但し、抵抗値Ｒ７２を小さく、抵抗値Ｒ７３を大きく設定することにより、制御信号ＶＮの電源電圧ＶＤＤ依存を小さくし、閾値電圧Ｖｔｎ依存を大きくすることが出来る。
【００６３】
これにより、電源電圧ＶＤＤが上昇した場合、変形インバータ１０Ｎ，３０Ｎ内の遅延用のＮＭＯＳ１３，３３のゲート電圧は、電源電圧ＶＤＤの上昇幅よりも小さい上昇となり、ゲート・ソース間電圧Ｖｇｓがある程度一定に保たれ、ドレイン電流Ｉｄｓをほぼ一定にすることが出来る。又、電源電圧ＶＤＤが低下した場合は、ＮＭＯＳ１３，３３のゲート電圧も低下し、ゲート・ソース間電圧Ｖｇｓがある程度一定に保たれ、ドレイン電流Ｉｄｓはほぼ一定に保たれる。これにより、電源電圧ＶＤＤの変動に対して遅延時間の変動を抑制することが出来る。
【００６４】
なお、ＮＭＯＳの閾値電圧Ｖｔｎのプロセス変動による影響も、実施例１で説明したように、補正回路７０内のＮＭＯＳ７１と遅延用のＮＭＯＳ１３，３３とでそれぞれ発生する逆の効果によってキャンセルされ、遅延時間の差異は殆ど生じない。
【００６５】
（実施例２の効果）
本実施例２の遅延回路によれば、ダイオード接続されたＮＭＯＳ７１と分圧用の抵抗７２，７３によって電源電圧ＶＤＤと閾値電圧Ｖｔｎに応じた制御信号ＶＮを生成する補正回路７０と、その制御信号ＶＮでゲートが制御される遅延用のＮＭＯＳ１３，３３を有する変形インバータ１０Ｎ，３０Ｎとを備えているので、実施例１とほぼ同様の効果が得られる。
【００６６】
（実施例２の変形例）
本実施例２は、図４に示す回路構成に限定されず、他の利用形態や変形が可能である。この変形例としては、例えば、次の（ｉ）〜（ｉｉｉ）のようなものがある。
【００６７】
（ｉ）  図４に示すインバータ回路の段数は、５段に限定されない。少なくとも１つの変形インバータを備えていれば良い。
【００６８】
（ｉｉ）  遅延用のＮＭＯＳ１３，３３は、ＮＭＯＳ１２，３２とＶＳＳ端子との間ではなく、出力ノードとＮＭＯＳ１２，３２との間に設けても良い。
【００６９】
（ｉｉｉ）  補正回路７０において、抵抗７２とＮＭＯＳ７１の接続順序は、逆でも良い。
【実施例３】
【００７０】
図５は、本発明の実施例３を示す遅延回路の回路図であり、実施例１を示す図１及び実施例２を示す図４中の要素と共通の要素には共通の符号が付されている。
【００７１】
図５に示す遅延回路は、図１と図４を合わせた回路であり、１段目、２段目、３段目、４段目の変形インバータ１０Ｎ，２０Ｐ，３０Ｎ，４０Ｐと通常のＣＭＯＳタイプの５段目のインバータ５０とからなる５段のインバータ回路と、その変形インバータ２０Ｐ，４０Ｐに制御信号ＶＰを与える補正回路６０と、その変形インバータ１０Ｎ，３０Ｎに制御信号ＶＮを与える補正回路７０とにより構成されている。
【００７２】
本実施例３の遅延回路の動作は、実施例１、２で説明した図１と図４の遅延回路の動作を合わせたもので、ほぼ同様の作用効果を奏する。その上、本実施例３の遅延回路では、遅延用のＰＭＯＳ２３，４３、及びＮＭＯＳ１３，３３が４個設けられているので、長い遅延時間を設定することが出来る。
【実施例４】
【００７３】
（実施例４の構成）
６（ａ）、（ｂ）は、本発明の実施例４を示す補正回路の回路図であり、同図（ａ）は図１又は図５中の補正回路６０に代えて設けられる補正回路６０Ａ、及び同図（ｂ）は図３又は図５中の補正回路７０に代えて設けられる補正回路７０Ａである。これらの図６（ａ）、（ｂ）において、実施例１を示す図１及び実施例２を示す図４中の要素と共通の要素には共通の符号が付されている。
【００７４】
図６（ａ）に示す補正回路６０Ａは、順方向にダイオード接続された第１導電型の第４のＭＯＳトランジスタ（例えば、ＰＭＯＳ）６１と、第１の抵抗６２と、制御信号ＶＰを出力する内部ノードＮ６０Ａと、第２、第３の抵抗６３ａ，６３ｂと、第１導電型の第５のＭＯＳトランジスタ（例えば、ＰＭＯＳ）６４とを有している。ＰＭＯＳ６１は、ソースが第１の電源端子（例えば、ＶＤＤ端子）に接続され、ゲート及びドレインが第１の抵抗６２の一端に接続されている。第１の抵抗６２の他端は、内部ノードＮ６０Ａに接続されている。内部ノードＮ６０Ａは、第２の抵抗６３ａ及び第３の抵抗６３ｂを介して第２の電源端子（例えば、ＶＳＳ端子）に接続されている。第２の抵抗６３ａ及び第３の抵抗６３ｂには、ＰＭＯＳ６４のソース及びドレインが並列に接続され、このＰＭＯＳ６４のゲートが、その抵抗６３ａ，６３ｂの接続点に接続されている。
【００７５】
図６（ｂ）に示す補正回路７０Ａは、第１、第２の抵抗７３ｂ，７３ａと、第２導電型の第４のＭＯＳトランジスタ（例えば、ＮＭＯＳ）７４と、制御信号ＶＮを出力する内部ノードＮ７０Ａと、第３の抵抗７２と、順方向にダイオード接続された第２導電型の第５のＭＯＳトランジスタ（例えば、ＮＭＯＳ）７１とを有している。第１、第２の抵抗７３ｂ，７３ａは、第１の電源端子（例えば、ＶＤＤ端子）と内部ノードＮ７０Ａとの間に直列に接続されている。第１、第２の抵抗７３ｂ，７３ａには、ＮＭＯＳ７４のドレイン及びソースが並列に接続され、このＮＭＯＳ７４のゲートが、抵抗７３ｂ，７３ａの接続点に接続されている。内部ノードＮ７０Ａには、第３の抵抗７２の一端が接続され、この第３の抵抗７２の他端が、ＮＭＯＳ７１のドレイン及びゲートに接続され、このＮＭＯＳ７１のソースが第２の電源端子（例えば、ＶＳＳ端子）に接続されている。
【００７６】
（実施例４の動作）
先ず、図６（ａ）に示す補正回路６０Ａの動作を説明する。
【００７７】
図６（ａ）において、抵抗６２，６３ａ，６３ｂの抵抗値をそれぞれＲ６２，Ｒ６３ａ  ，Ｒ６３ｂとし、抵抗６２に流れる電流をＩ６２、抵抗６３ａ，６３ｂに流れる電流をＩ６３、ＰＭＯＳ６４に流れる電流をＩ６４、抵抗６３ａ，６３ｂの接続点の電圧をＶ６３とすると、下記の式が成り立つ。
ＶＤＤ−Ｖｔｐ−ＶＰ＝Ｒ６２×Ｉ６２
Ｉ６２＝Ｉ６３＋Ｉ６４
ＶＰ＝（Ｒ６３ａ＋Ｒ６３ｂ）×Ｉ６３
Ｖ６３＝Ｒ６３ｂ×Ｉ６３
ＶＰ−Ｖ６３＝Ｒ６３ａ×Ｉ６３
【００７８】
これらの式を連立方程式として制御信号ＶＰの電圧について解くと、下記の式が得られる。
ＶＰ＝（Ｒ６３ａ＋Ｒ６３ｂ）／（Ｒ６２＋Ｒ６３ａ＋Ｒ６３ｂ）
×（ＶＤＤ−Ｖｔｐ−Ｒ６２×Ｉ６４）
【００７９】
従って、電源電圧ＶＤＤが上昇すると、制御信号ＶＰの電圧も上昇し、遅延用のＰＭＯＳのゲート・ソース間電圧Ｖｇｓがほぼ一定に保たれ、ドレイン電流Ｉｄｓを一定にすることが出来る。又、電源電圧ＶＤＤが低下した場合は、遅延用のＰＭＯＳのゲート電圧も低下し、ドレイン電流Ｉｄｓは一定に保たれる。これにより、電源電圧ＶＤＤの変動に対して遅延時間の変動を抑制することが出来る。又、閾値電圧Ｖｔｐの変動に対して、制御信号ＶＰの電圧はキャンセルする方向に動くので、プロセス変動の影響を抑制することが出来る。
【００８０】
更に、補正回路６０ＡのＰＭＯＳ６４では、
Ｖｄｓ（＝ＶＰ）＞Ｖｇｓ（＝ＶＰ−Ｖ６３）−Ｖｔｐ
但し、Ｖｄｓ；ＰＭＯＳ６４のドレイン・ソース間電圧
Ｖｇｓ；ＰＭＯＳ６４のゲート・ソース間電圧
となっており、このＰＭＯＳ６４は飽和特性領域で動作しているので、下記の式が成り立つ。
Ｉ６４＝β／２×（ＶＰ−Ｖ６３−Ｖｔｐ）２
＝β／２×（Ｉ６３×Ｒ６３ａ−Ｖｔｐ）２
＝β／２×｛ＶＰ×Ｒ６３ａ／（Ｒ６３ａ＋Ｒ６３ｂ）−Ｖｔｐ｝２
但し、β＝Ｗ／Ｌ×μＣｏｘ
Ｗ；ＰＭＯＳ６４のゲート幅
Ｌ；ＰＭＯＳ６４のゲート長
【００８１】
この式を制御信号ＶＰの電圧について解くと、下記の式のようになる。
ＶＰ＝（Ｒ６３ａ＋Ｒ６３ｂ）／Ｒ６３ａ×（√（２×Ｉ６４／β）＋Ｖｔｐ）
【００８２】
従って、閾値電圧Ｖｔｐの影響を強くし、電流Ｉ６４の影響を小さくするには、βの値を大きく設定すれば良い。βは、ゲート幅Ｗに比例するので、ゲート幅Ｗを大きく設定する等の方法がある。温度上昇に伴って閾値電圧Ｖｔｐが低下すると、制御信号ＶＰの電圧も下がり、遅延用のＰＭＯＳのゲート電圧も低下する。これにより、遅延用のＰＭＯＳのドレイン電流Ｉｄｓは一定に保たれる。又、温度の低下で閾値電圧Ｖｔｐが上昇すると、制御信号ＶＰの電圧も上昇し、遅延用のＰＭＯＳのゲート電圧も上昇してドレイン電流Ｉｄｓは一定に保たれる。
【００８３】
次に、図６（ｂ）に示す補正回路７０Ａの動作を説明する。
図６（ｂ）において、抵抗７２，７３ａ，７３ｂの抵抗値をそれぞれＲ７２，Ｒ７３ａ  ，Ｒ７３ｂとし、抵抗７２に流れる電流をＩ７２、抵抗７３ａ，７３ｂに流れる電流をＩ７３、ＮＭＯＳ７４に流れる電流をＩ７４、抵抗７３ａ，７３ｂの接続点の電圧をＶ７３とすると、下記の式が成り立つ。
ＶＮ−Ｖｔｎ＝Ｒ７２×Ｉ７２
Ｉ７２＝Ｉ７３＋Ｉ７４
ＶＤＤ−ＶＮ＝（Ｒ７３ａ＋Ｒ７３ｂ）×Ｉ７３
ＶＤＤ−Ｖ７３＝Ｒ７３ｂ×Ｉ７３
Ｖ７３−ＶＮ＝Ｒ７３ａ×Ｉ７３
【００８４】
これらの式を連立方程式として制御信号ＶＮの電圧について解くと、下記の式が得られる。
ＶＮ＝Ｒ７２／（Ｒ７２＋Ｒ７３ａ＋Ｒ７３ｂ）×ＶＤＤ
＋（Ｒ７３ａ＋Ｒ７３ｂ）／（Ｒ７２＋Ｒ７３ａ＋Ｒ７３ｂ）×Ｖｔｎ
＋Ｒ７２×（Ｒ７３ａ＋Ｒ７３ｂ）／（Ｒ７２＋Ｒ７３ａ＋Ｒ７３ｂ）×Ｉ７４
【００８５】
従って、抵抗Ｒ７２を小さく、抵抗（Ｒ７３ａ＋Ｒ７３ｂ）を大きく設定することで、電源電圧ＶＤＤの変動の影響を小さくすることが出来る。又、閾値電圧Ｖｔｎの変動に対して、制御信号ＶＮの電圧はキャンセルする方向に動くので、プロセス変動の影響を抑制することが出来る。
【００８６】
又、補正回路７０ＡのＮＭＯＳ７４では、
Ｖｄｓ（＝ＶＤＤ−ＶＮ）＞Ｖｇｓ（＝Ｖ７３−ＶＮ）−Ｖｔｎ
となっており、このＮＭＯＳ７４は飽和特性領域で動作しているので、下記の式が成り立つ。
Ｉ７４＝β／２×（Ｖ７３−ＶＮ−Ｖｔｎ）２
＝β／２×（Ｉ７３×Ｒ７３ａ−Ｖｔｎ）２
＝β／２×｛（ＶＤＤ−ＶＮ）×Ｒ７３ａ／（Ｒ７３ａ＋Ｒ７３ｂ）−Ｖｔｎ｝２
【００８７】
この式を制御信号ＶＮの電圧について解くと、下記の式のようになる。
ＶＮ＝ＶＤＤ−（Ｒ７３ａ＋Ｒ７３ｂ）／Ｒ７３ａ
×（√（２×Ｉ７４／β）＋Ｖｔｎ）
【００８８】
従って、閾値電圧Ｖｔｎの影響を強くし、電流Ｉ７４の影響を小さくするには、βの値を大きく設定すれば良い。温度上昇に伴って閾値電圧Ｖｔｎが低下すると、制御信号ＶＮの電圧は上昇し、遅延用のＮＭＯＳのゲート電圧も上昇してドレイン電流Ｉｄｓは一定に保たれる。又、温度の低下で閾値電圧Ｖｔｎが上昇すると、制御信号ＶＮの電圧は低下し、遅延用のＮＭＯＳのゲート電圧も低下してドレイン電流Ｉｄｓは一定に保たれる。
【００８９】
（実施例４の効果）
図７（ａ）〜（ｄ）は、本発明の実施例４のシミュレーション結果を示す波形図である。  このシミュレーション波形は、図６の補正回路６０Ａ，７０Ａを、図５の遅延回路中の補正回路として用いたものである。図７（ａ）は、入力信号ＩＮの波形、図７（ｂ）は、周囲温度が−１０℃の場合の出力信号ＯＵＴの波形を、電源電圧ＶＤＤが、３．６Ｖ、３．３Ｖ、３．０Ｖ、２．７Ｖの４種類の場合について示したものである。なお、図７（ｂ）中には、比較のために、図２に示す従来の遅延回路中の補正回路１，２を、図５の遅延回路の補正回路として用いた場合のシミュレーション結果を破線で示している。又、図７（ｃ）、（ｄ）は、周囲温度をそれぞれ２５℃、８０℃とした場合について、同様のシミュレーション結果を示している。
【００９０】
このシミュレーション結果でも明らかなように、図２に示す従来の補正回路１，２を用いた遅延回路では、温度変化に対する補償は比較的良好に行われているが、電源電圧ＶＤＤが変動すると遅延時間が大幅に変化しており、電源電圧ＶＤＤの変動に対する補償が行われていないことが分かる。一方、本実施例４の補正回路６０Ａ，７０Ａを用いた遅延回路では、周囲温度及び電源電圧にかかわらず、遅延時間がほとんど変化しないことが明らかである。
【００９１】
（実施例４の変形例）
本実施例４は、図６に示す回路構成に限定されず、他の利用形態や変形が可能である。この変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。
【００９２】
（ｉ）  補正回路６０ＡにおけるＰＭＯＳ６１と抵抗６２の接続順序は逆でも良い。即ち、抵抗６２をＶＤＤ端子側に設けても良い。同様に、補正回路７０ＡにおけるＮＭＯＳ７１と抵抗７２の接続順序は逆でも良い。このような構成にしても、実施例４とほぼ同様の作用効果が得られる。
【００９３】
（ｉｉ）  補正回路６０ＡにおけるＰＭＯＳ６１や、補正回路７０ＡにおけるＮＭＯＳ７１は、削除しても良い。このような構成にした場合は、電源電圧ＶＤＤの変動に対する効果は減少するが、周囲温度の変動やプロセス変動に対する効果は十分に得られる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１を示す遅延回路の回路図である。
【図２】従来の遅延回路の回路図である。
【図３】従来の遅延回路では電源電圧の変動に対するパルス幅保証が出来ない理由を示す図である。
【図４】本発明の実施例２を示す遅延回路の回路図である。
【図５】本発明の実施例３を示す遅延回路の回路図である。
【図６】本発明の実施例４を示す補正回路の回路図である。
【図７】本発明の実施例４のシミュレーション結果を示す波形図である。
【符号の説明】
【００９５】
１０，２０，３０，４０，５０    インバータ
１０Ｎ，２０Ｐ，３０Ｎ，４０Ｐ    変形インバータ
６０，６０Ａ，７０，７０Ａ    補正回路
６１，６４    ＰＭＯＳ
６２，６３，６３ａ，６３ｂ，７２，７３，７３ａ，７３ｂ    抵抗
７１，７４    ＮＭＯＳ
【図１】
2007043661.tif 000003
【図２】
2007043661.tif 000004
【図３】
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【図４】
2007043661.tif 000006
【図５】
2007043661.tif 000007
【図６】
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【図７】
2007043661.tif 000009