(57)【要約】【課題】高速性能の半導体記憶装置を提供する。【解決手段】ロウデコーダの電圧切り換え回路は、ＶＲＤＥＣとＴＧの間に介在する、ＰＭＯＳトランジスタＰ２と高耐圧ＮＭＯＳトランジスタＤ３の直列回路、ＶＲＤＥＣとＮＡの間に介在する、ＰＭＯＳトランジスタＰ１と高耐圧ＮＭＯＳトランジスタＤ２の直列回路、ＴＧとＶｓｓの間に介在する、デコード出力Ａｂで駆動されるＮＭＯＳトランジスタＮ２と高耐圧ＮＭＯＳトランジスタＤ６の直列回路、ＮＡとＶｓｓの間に介在する、デコード出力Ａａで駆動されるＮＭＯＳトランジスタＮ１と高耐圧ＮＭＯＳトランジスタＤ５の直列回路を有する。Ｐ１，Ｐ２のゲート，ドレインは交差接続される。Ｄ３，Ｄ２のゲートはそれぞれＴＧ，ＮＡに接続される。【選択図】図９
2007310936.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するビット線とワード線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプと、
前記第１及び第２のセルアレイのワード線を選択駆動するための、第１ノードに与えられる高電圧をアドレスに従って第２ノードに転送する電圧切り換え回路を含むロウデコーダとを有し、
前記ロウデコーダの電圧切り換え回路は、
第１ノードと第２ノードの間に介在して、ドレイン及びゲートがそれぞれ第２及び第３ノードに接続された第１のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第１のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが前記第２ノードに接続された、前記第１のＥタイプＰＭＯＳトランジスタより高耐圧の第１のＤタイプＮＭＯＳトランジスタと、
前記第１ノードと第３ノードの間に介在して、ドレイン及びゲートがそれぞれ第３及び第２ノードに接続された第２のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第２のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが第３ノードに接続された、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第２のＤタイプＮＭＯＳトランジスタと、
ソースを接地端子に接続して前記第２ノードと接地端子の間に介在し、非選択時にオン、選択時にオフ駆動される第１のＥタイプＮＭＯＳトランジスタと、
前記第２ノードと前記第１のＥタイプＮＭＯＳトランジスタのドレインとの間に介在して前記第１のＥタイプＮＭＯＳトランジスタと同時にオンオフ駆動される、前記第１のＥタイプＮＭＯＳトランジスタより高耐圧の第３のＤタイプＮＭＯＳトランジスタと、
ソースを接地端子に接続して前記第３ノードと接地端子の間に介在し、非選択時にオフ、選択時にオン駆動される第２のＥタイプＮＭＯＳトランジスタと、
前記第３ノードと前記第２のＥタイプＮＭＯＳトランジスタのドレインとの間に介在して前記第２のＥタイプＮＭＯＳトランジスタと同時にオンオフ駆動される、前記第２のＥタイプＮＭＯＳトランジスタより高耐圧の第４のＤタイプＮＭＯＳトランジスタとを備えた
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１のＤタイプＮＭＯＳトランジスタに並列接続されて選択時にオン駆動される、前記第１のＥタイプＰＭＯＳトランジスタより高耐圧の第５のＤタイプＮＭＯＳトランジスタと、
前記第２のＤタイプＮＭＯＳトランジスタに並列接続されて、非選択時にオン駆動される、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第６のＤタイプＮＭＯＳトランジスタとを更に備えた
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
互いに交差するビット線とワード線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプと、
前記第１及び第２のセルアレイのワード線を選択駆動するための、第１ノードに与えられる高電圧をアドレスに従って第２ノードに転送する電圧切り換え回路を含むロウデコーダとを有し、
前記ロウデコーダの電圧切り換え回路は、
第１ノードと第２ノードの間に介在してドレインが第２ノードに接続されて、選択時にオン駆動される第１のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第１のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが第３ノードに接続された、前記第１のＥタイプＰＭＯＳトランジスタより高耐圧の第１のＤタイプＮＭＯＳトランジスタと、
前記第１ノードと前記第３ノードの間に介在してドレインが前記第３ノードに接続されて、選択時のオン駆動される第２のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第２のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが第３ノードに接続された、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第２のＤタイプＮＭＯＳトランジスタと、
前記第３ノードと接地端子の間に直列接続されて、その接続ノードが前記第２ノードに接続され、共通のゲートが選択時にオフ駆動される第１及び第２のＥタイプＮＭＯＳトランジスタと、
前記第２のＤタイプＮＭＯＳトランジスタに並列接続されて選択時にオン駆動される、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第３のＤタイプＮＭＯＳトランジスタとを備えた
ことを特徴とする半導体記憶装置。
【請求項４】
電気的書き換え可能な不揮発性メモリセルが配列され、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプと、
前記センスアンプの差動入力ノードの間に介在して、前記センスアンプに接続される選択ビット線対をイコライズするためのイコライズ回路と、
前記第１及び第２のセルアレイの前記センスアンプと反対側の端部にそれぞれ配置されて、選択されたビット線対をプリチャージするためのプリチャージ回路とを備えた
ことを特徴とする半導体記憶装置。
【請求項５】
前記プリチャージ回路によるビット線プリチャージ時、選択ビット線と同時にその両隣の非選択ビット線がプリチャージされるようにした
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
電気的書き換え可能な不揮発性メモリセルが配列され、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプを含む読み出し／書き込み回路とを備え、
複数の偶数番ビット線または複数の奇数番ビット線に接続される情報セルに同時書き込みを行う書き込みモードを有しかつ、その書き込みモードにおいて隣接する２本ずつのビット線が偶数番ビット線または奇数番ビット線として同時に選択されるようにした
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして知られるＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画等の大容量データを扱う用途の増加と共に、需要が増している。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、単位セル面積が小さく、大容量化が容易であるという利点を有する反面、セル電流が小さいために高速ランダムアクセスには向かないという難点がある。
【０００３】
そこで通常は、データをページバッファに読み出し、これをシリアル転送することによりデータ転送レートを上げて、ＤＲＡＭ等のバッファを介して高速システムに対応させる等の方法が採られている。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて通常用いられるセンスアンプは、予めビット線をプリチャージし、その後セル電流によりビット線を一定時間放電させて、ビット線電圧を検出する電圧検出型のものである。このセンスアンプ方式では、ビット線容量が大きくなると、ビット線の充放電に時間がかかるため、高速センスが難しくなる。
【０００５】
これに対して、微小なセル電流のデータを高速検出できるセンスアンプ方式として、電流検出型の差動型センスアンプが提案されている（特許文献１参照）。このセンスアンプ方式は、ビット線対を差動入力とすることにより、ビット線容量の影響も回避することができる。
【０００６】
一方、セルアレイの大容量化に伴って、ワード線の時定数はますます大きくなっている。従って、高速センスアンプの能力を十分に活かすには、高電圧が印加されることのあるワード線を高速駆動できるロウデコーダが要求される。高速性と高耐圧性を備えた電圧切り換え回路を有する、ＮＡＮＤ型フラッシュメモリに好適のロウデコーダとしては、例えば特許文献２に記載されているものがある。
【特許文献１】特開２００５−２８５１６１号公報
【特許文献２】特開２００４−６３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、高速性能の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の第１の態様による半導体記憶装置は、
互いに交差するビット線とワード線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプと、
前記第１及び第２のセルアレイのワード線を選択駆動するための、第１ノードに与えられる高電圧をアドレスに従って第２ノードに転送する電圧切り換え回路を含むロウデコーダとを有し、
前記ロウデコーダの電圧切り換え回路は、
第１ノードと第２ノードの間に介在して、ドレイン及びゲートがそれぞれ第２及び第３ノードに接続された第１のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第１のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが前記第２ノードに接続された、前記第１のＥタイプＰＭＯＳトランジスタより高耐圧の第１のＤタイプＮＭＯＳトランジスタと、
前記第１ノードと第３ノードの間に介在して、ドレイン及びゲートがそれぞれ第３及び第２ノードに接続された第２のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第２のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが第３ノードに接続された、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第２のＤタイプＮＭＯＳトランジスタと、
ソースを接地端子に接続して前記第２ノードと接地端子の間に介在し、非選択時にオン、選択時にオフ駆動される第１のＥタイプＮＭＯＳトランジスタと、
前記第２ノードと前記第１のＥタイプＮＭＯＳトランジスタのドレインとの間に介在して前記第１のＥタイプＮＭＯＳトランジスタと同時にオンオフ駆動される、前記第１のＥタイプＮＭＯＳトランジスタより高耐圧の第３のＤタイプＮＭＯＳトランジスタと、
ソースを接地端子に接続して前記第３ノードと接地端子の間に介在し、非選択時にオフ、選択時にオン駆動される第２のＥタイプＮＭＯＳトランジスタと、
前記第３ノードと前記第２のＥタイプＮＭＯＳトランジスタのドレインとの間に介在して前記第２のＥタイプＮＭＯＳトランジスタと同時にオンオフ駆動される、前記第２のＥタイプＮＭＯＳトランジスタより高耐圧の第４のＤタイプＮＭＯＳトランジスタとを有する。
【０００９】
この発明の第２の態様による半導体記憶装置は、
互いに交差するビット線とワード線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプと、
前記第１及び第２のセルアレイのワード線を選択駆動するための、第１ノードに与えられる高電圧をアドレスに従って第２ノードに転送する電圧切り換え回路を含むロウデコーダとを有し、
前記ロウデコーダの電圧切り換え回路は、
第１ノードと第２ノードの間に介在してドレインが第２ノードに接続されて、選択時にオン駆動される第１のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第１のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが第３ノードに接続された、前記第１のＥタイプＰＭＯＳトランジスタより高耐圧の第１のＤタイプＮＭＯＳトランジスタと、
前記第１ノードと前記第３ノードの間に介在してドレインが前記第３ノードに接続されて、選択時のオン駆動される第２のＥタイプＰＭＯＳトランジスタと、
前記第１ノードと前記第２のＥタイプＰＭＯＳトランジスタのソースとの間に介在してゲートが第３ノードに接続された、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第２のＤタイプＮＭＯＳトランジスタと、
前記第３ノードと接地端子の間に直列接続されて、その接続ノードが前記第２ノードに接続され、共通のゲートが選択時にオフ駆動される第１及び第２のＥタイプＮＭＯＳトランジスタと、
前記第２のＤタイプＮＭＯＳトランジスタに並列接続されて選択時にオン駆動される、前記第２のＥタイプＰＭＯＳトランジスタより高耐圧の第３のＤタイプＮＭＯＳトランジスタとを有する。
【００１０】
この発明の第３の態様による半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列され、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプと、
前記センスアンプの差動入力ノードの間に介在して、前記センスアンプに接続される選択ビット線対をイコライズするためのイコライズ回路と、
前記第１及び第２のセルアレイの前記センスアンプと反対側の端部にそれぞれ配置されて、選択されたビット線対をプリチャージするためのプリチャージ回路とを有する。
【００１１】
この発明の第４の態様による半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列され、それぞれ主要部がデータ記憶を行うための情報セルとして、一部が情報セルのデータ読み出しのための参照電流を流す参照セルとして用いられる第１及び第２のセルアレイと、
前記第１及び第２のセルアレイから選択されるビット線対に選択的に接続可能に配置されて、選択ビット線対に接続された情報セルと参照セルのセル電流差を検出するセンスアンプを含む読み出し／書き込み回路とを備え、
複数の偶数番ビット線または複数の奇数番ビット線に接続される情報セルに同時書き込みを行う書き込みモードを有しかつ、その書き込みモードにおいて隣接する２本ずつのビット線が偶数番ビット線または奇数番ビット線として同時に選択されるようにした。
【発明の効果】
【００１２】
この発明によると、高速性能の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
（メモリチップ構成）
図１は、一実施の形態によるフラッシュメモリの機能ブロック構成を示している。メモリセルアレイ１は、読み出し／書き込み回路２を挟んで配置された、少なくとも二つのセルアレイ１ｔ，１ｃに分けられている。二つのセルアレイ１ｔ，１ｃのビット線ＢＬ，ＢＬＢは、データ読み出し時に対をなして、読み出し／書き込み回路２内のセンスアンプに接続される。
【００１５】
セルアレイ１ｔ，１ｃにはそれぞれ複数のワード線ＷＬが配置され、その一端側にはワード線ＷＬを選択駆動するワード線選択駆動回路（ロウデコーダ）３ｔ，３ｃが配置されている。
【００１６】
読み出し／書き込み回路２は、後に説明するように、少ないセンスアンプ数で１ページ分のデータ読み出しを行い、１ページ分の書き込みデータを保持できるように構成されている。読み出しデータは、データバッファ４を介して外部Ｉ／Ｏ端子に出力され、外部からの書き込みデータはデータバッファ４を介して読み出し／書き込み回路２にロードされる。
【００１７】
外部から供給されるアドレス“Ａｄｄ”は、アドレスバッファ５を介し、アドレスレジスタ６を介してロウデコーダ３ｔ，３ｃ及びカラムデコーダ（図示しない）に転送される。外部から供給されるコマンド“ＣＭＤ”は、コマンドデコーダでデコードされ、内部コントローラ８に転送されて、動作制御に供される。
【００１８】
内部コントローラ８は、書き込み、消去及び読み出し動作のシーケンス制御を行う。書き込み、消去及び読み出しに必要な、電源電圧より昇圧された種々の高電圧Ｖｐｐを発生するために高電圧発生回路９が用意されている。高電圧発生回路９のコントローラ８により制御されて、動作モードに必要な高電圧を発生する。
【００１９】
図２は、セルアレイ１ｔ，１ｃのブロック構成を示している。図示のようにセルアレイ１ｔ，１ｃにはそれぞれ、データ記憶を行うための“情報セル”Ｉ−ｃｅｌｌを配列した２ｎ−１個の情報セルブロックＩ−ｃｅｌｌＢＬＫｉ（ｉ＝０〜２ｎ−１）が配列されている。
【００２０】
セルアレイ１ｔ，１ｃにはまた、情報セルＩ−ｃｅｌｌのセルデータを読み出すための参照電流を生成する“参照セル”Ｒ−ｃｅｌｌａを配列した第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫが、少なくとも一つずつ配置されている。具体的に、データ読み出し時、セルアレイ１ｔ側の一つの情報セルブロックＩ−ｃｅｌｌＢＬＫが選択されたとき、他方のセルアレイ１ｔから参照セルブロックＲ−ｃｅｌｌａＢＬＫが選択され、同時に選択された情報セルと参照セルとがビット線対ＢＬ，ＢＬＢに接続される。
【００２１】
同様に、セルアレイ１ｃ側から一つの情報セルブロックＩ−ｃｅｌｌＢＬＫが選択されたときには、セルアレイ１ｔから参照セルブロックＲ−ｃｅｌｌａＢＬＫが選択される。
【００２２】
図２の例では、参照セルブロックＲ−ｃｅｌｌａＢＬＫはそれぞれセルアレイ１ｔ，１ｃ内の情報セルブロック配列のほぼ中央位置に配置されている。
【００２３】
セルアレイ１ｔ，１ｃには更に、第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫとは別に、この参照セルブロックＲ−ｃｅｌｌａＢＬＫの参照レベルの書き込みベリファイ時や情報セルの消去ベリファイ時に必要な参照電流を生成するための“参照セル”Ｒ−ｃｅｌｌｂを用いた第２の参照セルブロックＲ−ｃｅｌｌｂＢＬＫが少なくとも一つずつ配置されている。
【００２４】
後に説明するように、第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫの参照セルには、情報セルブロックＩ−ｃｅｌｌＢＬＫと同様に書き込み及び消去ができるメモリセル構造が用いられるのに対し、第２の参照セルブロックＲ−ｃｅｌｌｂＢＬＫでは、基本的には同様のメモリセル構造を用いるが、書き込み及び消去ができない受動的な参照電流源が構成される。
【００２５】
図３は、情報セルブロックＩ−ｃｅｌｌＢＬＫ及び第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫに共通の具体構成を示しており、複数のＮＡＮＤセルユニット（即ちＮＡＮＤストリング）Ｉ−ｃｅｌｌＮＡＮＤ，Ｒ−ｃｅｌｌａＮＡＮＤをマトリクス配列して構成される。
【００２６】
各ＮＡＮＤストリングは、複数個（図の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ３１を有する。各メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態により不揮発にデータ記憶を行う。
【００２７】
ＮＡＮＤストリングの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ（ＢＬＢ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。
【００２８】
メモリセルＭＣ０〜ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬ０〜ＷＬ３１を共有する複数のＮＡＮＤストリングの集合が、データ消去の基本単位となる“ブロック”を構成する。
【００２９】
図２で説明したように、各セルアレイ１ｔ，１ｃ内でビット線方向に並ぶ複数のブロックのうち、一つずつが第１の参照セルブロックＲ−ｃｅｌｌａＢＬＫとして設定される。複数のＮＡＮＤストリングブロックのうちどのブロックを第１の参照セルブロックとして用いるかは任意であるが、一旦第１の参照セルブロックとして設定されると、それが以後固定的に用いられる。
【００３０】
図４は、第２の参照セルブロックＲ−ｃｅｌｌｂＢＬＫの構成を示している。これも情報セルブロックＩ−ｃｅｌｌＢＬＫや第１の参照セルブロックＴ−ｃｅｌｌａＢＬＫと基本メモリセル構造は同じであるが、そのＮＡＮＤストリングＲ−ｃｅｌｌｂＮＡＮＤでは、メモリセルＭＣ０−ＭＣ３１は、制御ゲートと浮遊ゲートを全て短絡したゲート配線を有し、これに参照電圧Ｖｒｅｆが与えられる。即ち、直列接続された全てのメモリセルを浮遊ゲートに参照電圧Ｖｒｅｆを与えた一体のトランジスタとして動作させて、参照電流を得る。
【００３１】
セル電流を検出するための参照電流源回路は、原理的には、セルアレイとは別に各センスアンプの入力端に構成することも可能である。しかしこの実施の形態のように、セルアレイ内にメモリセルと基本的に同様の構成を用いて全ての参照電流源回路を構成することにより、無駄なトランジスタ面積を用いることなく、ばらつきのない参照電流源を得ることができる。
【００３２】
（メモリ動作原理）
図５は、２値記憶を行う場合のデータしきい値分布を示している。情報セルＩ−ｃｅｌｌは、浮遊ゲートの電子を放出したしきい値電負圧が負のレベルＬ０状態をデータ“１”、浮遊ゲートに電子を注入したしきい値電圧が正のレベルＬ１状態をデータ“０”として２値記憶を行う。
【００３３】
参照セルＲ−ｃｅｌｌａは、情報セルの書き込みに先立って、全て情報セルと同様の消去されたレベルＬ０状態から、しきい値電圧０Ｖ近傍の参照レベルＬｒが書かれる。この参照レベルＬｒを参照して、情報セルＩ−ｃｅｌｌの書き込み状態が制御されまた、データ読み出しが行われる。
【００３４】
情報セルＩ−ｃｅｌｌのデータ“０”，“１”読み出しは、参照セルＲ−ｃｅｌｌａとのセル電流差検出により行われる。即ち、図７に示すように、電流検出型センスアンプＳＡを用いて、情報セルＮＡＮＤストリングＩ−ｃｅｌｌＮＡＮＤのセル電流Ｉｃと、参照セルＮＡＮＤストリングＲ−ｃｅｌｌａＮＡＮＤのセル電流Ｉｒとを比較する。
【００３５】
このとき、情報セルＮＡＮＤストリングと参照セルＮＡＮＤストリングの選択ワード線には、読み出し電圧Ｒ１，Ｒｒを与え、その他の非選択ワード線には、パス電圧Ｖｒｅａｄ，Ｖｒｅａｄｒ（但し、Ｖｒｅａｄｒ＜Ｖｒｅａｄとすることができる）を与える。これにより、Ｉｃ＞Ｉｒであれば、データ“１”、Ｉｃ＜Ｉｒであれば、データ“０”と判定する。
【００３６】
データ書き込みは、基本的に通常のＮＡＮＤ型フラッシュメモリと同様に、選択ワード線に書き込み電圧を印加して、浮遊ゲートに電子を注入する動作として行われる。書き込みベリファイ読み出しには、通常読み出しと同様、情報セルＩ−ｃｅｌｌと参照セルＲ−ｃｅｌｌａのセル電流差検出を行う。図５にはそのベリファイ読み出し時、情報セルＩ−ｃｅｌｌ，参照セルＲ−ｃｅｌｌａ側の選択ワード線に与えられる電圧（ベリファイ電圧）Ｐ１，Ｐｒが示されている。
【００３７】
図６は、４値記憶を行う場合のデータしきい値分布を示している。情報セルＩ−ｃｅｌｌには、消去状態のレベルＬ０から、正のしきい値のレベルＬ１，Ｌ２，Ｌ３が書かれる。参照セルＲ−ｃｅｌｌａには、２値記憶の場合と同様の参照レベルＬｒが書かれる。
【００３８】
図７には、上位ページＨＢと下位ページＬＢの２ビットで表される４値データ（ＨＢ，ＬＢ）のビット割り付け例を示している。即ち、レベルＬ０，Ｌ１，Ｌ２，Ｌ３をそれぞれ、データ（１，０），（１，１），（０，１），（０，０）とする。
【００３９】
上位ページ読み出しには、読み出し電圧Ｒ２を用いて、情報セルレベルがＬ２以上にあるかＬ１以下にあるかを検出する。下位ページ読み出しには、読み出し電圧Ｒ１を用いてレベルＬ０とＬ１とを判別する読み出し動作と、読み出し電圧Ｒ３を用いてレベルＬ２とＬ３とを判別する読み出し動作を必要とする。いずれの読み出し動作も、参照セルＲ−ｃｅｌｌａとのセル電流差検出によることは、２値記憶の場合と同様である。
【００４０】
（ロウデコーダ構成）
図８は、ロウデコーダ３ｔ，３ｃの構成例を示している。セルアレイの各ブロック内のワード線及び選択ゲート線に必要な駆動電圧を転送するために、ブロック毎に転送トランジスタアレイ３３が設けられる。ロウアドレスＲＡ，ＲＢ，ＲＣに従ってブロック選択を行うブロックデコーダ３１と、そのデコード出力により高電圧発生回路から得られる高電圧ＶＲＤＥＣを転送トランジスタアレイ３３の共通ゲート端子ＴＧに与えるための電圧切り換え回路３２が設けられている。
【００４１】
ワード線ドライバＷＬ０ＤＲＶ−ＷＬ３１ＤＲＶ、選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶを含むドライバ群３４は、ワード線及び選択ゲート線に与える駆動電圧を動作モードとブロック内アドレスに応じて発生するもので、これはセルアレイの複数ブロックに共通に用いられる。
【００４２】
図９は、この実施の形態で特徴的な電圧切り換え回路３２の具体的構成例を示している。高電圧ＶＲＤＥＣが供給される端子（第１ノード）と転送トランジスタアレイの共通ゲート端子（第２ノード）ＴＧとの間をつなぐメインの電圧転送路３５は、デプレション（Ｄ）タイプのＮＭＯＳトランジスタＤ３と、エンハンスメント（Ｅ）タイプＰＭＯＳトランジスタＰ２の直列回路である。
【００４３】
ＰＭＯＳトランジスタＰ２のドレインが共通ゲート端子ＴＧに接続され、そのソースとＶＲＤＥＣ端子の間にＮＭＯＳトランジスタＤ３が介在する。ＮＭＯＳトランジスタＤ３は、ＰＭＯＳトランジスタＰ２より高耐圧であり、そのゲートは共通ゲート端子ＴＧに接続されている。
【００４４】
この共通ゲートＴＧ側の転送回路３５は、ブロックデコーダ３１の一つの出力Ａｂによりゲートが共通駆動されるＤタイプＮＭＯＳトランジスタＤ６とＥタイプＮＭＯＳトランジスタＮ２からなるスイッチ回路を介して、接地端子Ｖｓｓに接続される。ＥタイプＮＭＯＳトランジスタＮ２のソースがＶｓｓに接続され、そのドレインと端子ＴＧとの間に介在するＮＭＯＳトランジスタＤ６は、ＮＭＯＳトランジスタＮ２より高耐圧のトランジスタである。
【００４５】
電圧転送路３５をブロックデコーダ３１の出力でオンオフするために、高電圧ＶＲＤＥＣ端子と第３ノードＮＡの間に、ＤタイプのＮＭＯＳトランジスタＤ２と、ＥタイプのＰＭＯＳトランジスタＰ１の直列回路による電圧転送路３６が構成されている。ＰＭＯＳトランジスタＰ１はドレインがノードＮＡに接続され、そのソースとＶＲＤＥＣ端子の間にＮＭＯＳトランジスタＤ３を介在させている。ＮＭＯＳトランジスタＤ３は、ＰＭＯＳトランジスタＰ１より高耐圧であり、そのゲートはノードＮＡに接続されている。
【００４６】
この転送路３６は、ブロックデコーダ３１の出力Ａａによりゲートが共通駆動されるＤタイプＮＭＯＳトランジスタＤ５とＥタイプＮＭＯＳトランジスタＮ１からなるスイッチ回路を介して、接地端子Ｖｓｓに接続される。ＥタイプＮＭＯＳトランジスタＮ１のソースがＶｓｓに接続され、そのドレインと端子ＮＡとの間に介在するＮＭＯＳトランジスタＤ５は、ＮＭＯＳトランジスタＮ１より高耐圧のトランジスタである。
【００４７】
共通ゲートＴＧ側のＰＭＯＳトランジスタＰ２のゲートは、ノードＮＡ（即ちＰＭＯＳトランジスタＰ１のドレイン）に接続され、ノードＮＡ側のＰＭＯＳトランジスタＰ１のゲートは、共通ゲート端子ＴＧ（即ちＰＭＯＳトランジスタＰ２のドレイン）に接続されている。
【００４８】
ＮＭＯＳトランジスタＤ２，Ｄ３による電圧転送を加速するために、これらにそれぞれ、同種のＤタイプの高耐圧ＮＭＯＳトランジスタＤ１，Ｄ４を併設している。これらのＮＭＯＳトランジスタＤ１，Ｄ４は、ブロックデコーダ３１の相補的出力Ａｂ，Ａａによりゲートが制御される。
【００４９】
この電圧切り換え回路３２の動作は、次の通りである。ブロックデコーダ３１の出力が、Ａａ＝“Ｌ”，Ａｂ＝“Ｈ”の状態（非選択状態）では、トランジスタＮ２，Ｄ６がオンで共通ゲート端子ＴＧは、Ｖｓｓにリセットされている。Ａａ＝“Ｈ”，Ａｂ＝“Ｌ”の選択状態になると、ＮＭＯＳトランジスタＮ１がオン、ＮＭＯＳトランジスタＮ２がオフになり、共通ゲート端子ＴＧは、フローティングになる。
【００５０】
そして、ＰＭＯＳトランジスタＰ１のドレインが低下すると、これによりＰＭＯＳトランジスタＰ２がオンになり、電圧転送路３５を通して共通ゲートＴＧが電位上昇する。この電圧転送動作の初期、ゲートが共通ゲートＴＧに接続されているＮＭＯＳトランジスタＤ３の転送能力の不足を、これと併設されたＮＭＯＳトランジスタＤ４がカバーする。即ちＮＭＯＳトランジスタＤ４は、Ａａ＝“Ｈ”により駆動されて、ＮＭＯＳトランジスタＤ３より深くオンして、電圧ＶＲＤＥＣをＰＭＯＳトランジスタＰ２に転送する動作を加速する。
【００５１】
共通ゲートＴＧが電位上昇すると、ＮＭＯＳトランジスタＤ３がより深くオンして、共通ゲート端子ＴＧの電位上昇を促進する。また共通ゲート端子ＴＧの電位上昇を受けて転送路３６側のＰＭＯＳトランジスタＰ１がよりオフになり、そのドレインが更に低下して、これがＰＭＯＳトランジスタＰ２をより深くオンさせる方向に働く。この帰還動作によって、高電圧ＶＲＤＥＣは、共通ゲート端子ＴＧに速やかに転送される。
【００５２】
この様な電圧切り換え回路３２によって、ワード線の高速立ち上げが可能になる。例えば書き込み時、選択ワード線には２０Ｖ程度の高電圧が必要であり、そのために共通ゲート端子ＴＧにはそれより高い電圧を与える必要がある。この実施の形態の電圧切り換え回路によれば、この様な高電圧転送を高速に行うことができる。
【００５３】
共通ゲート端子ＴＧをリセットするときは、ＮＭＯＳトランジスタＤ１がその初期においてＰＭＯＳトランジスタＰ１に高電圧を転送する動作を加速する。従って、ワード線電圧の立ち下げも高速に行われる。
【００５４】
Ｄタイプの高耐圧ＮＭＯＳトランジスタＤ１−Ｄ４は、ＰＭＯＳトランジスタＰ１，Ｐ２がそれぞれオフになったときに大きな電圧を分担して、ＰＭＯＳトランジスタＰ１，Ｐ２に高電圧が印加される事態を防止している。即ちＰＭＯＳトランジスタＰ１，Ｐ２を低耐圧の素子として高速スイッチングを可能とし、かつその耐圧を保証している。
【００５５】
ＮＭＯＳトランジスタＮ１，Ｎ２に直列接続されたＤタイプの高耐圧ＮＭＯＳトランジスタＤ５，Ｄ６も同様に、ＮＭＯＳトランジスタＮ１，Ｎ２への高電圧印加を防止している。これにより、ＮＭＯＳトランジスタＮ１，Ｎ２を低耐圧の素子として高速スイッチングを可能とし、かつその耐圧を保証している。
【００５６】
以上のようにこの実施の形態によるロウデコーダの電圧切り換え回路では、転送トランジスタアレイに対する高速の高電圧転送が可能であり、結果として転送トランジスタアレイ３３により駆動されるワード線の高速立ち上げ、立ち下げが可能になる。具体的に、データ書き込み時には選択ワード線には２０Ｖ程度に昇圧された書き込み電圧を与える必要があり、データ読み出し時は、非選択ワード線に昇圧された読み出しパス電圧を与える必要がある。この実施の形態のロウデコーダによれば、ワード線駆動が高速に行われ、結果としてデータ読み出しや書き込みの高速化が可能になる。
【００５７】
図１０は、図９に比べて素子数を減らした電圧切り換え回路３２の構成例を示している。高電圧ＶＲＤＥＣの端子（第１ノード）と転送トランジスタアレイ３３の共通ゲート端子（第２ノード）ＴＧとの間の電圧転送路３５ａは、ＤタイプのＮＭＯＳトランジスタＤ３と、ＥタイプＰＭＯＳトランジスタＰ２の直列回路である。ＰＭＯＳトランジスタＰ２のドレインがゲート端子ＴＧに接続され、そのゲートは、ブロックデコーダの相補出力Ａａ，Ａｂの一方Ａｂにより制御される。
【００５８】
このＰＭＯＳトランジスタＰ２とＶＲＤＥＣ端子の間に介在するＮＭＯＳトランジスタＤ３は、ＰＭＯＳトランジスタＰ２より高耐圧であり、そのゲートは第３ノードＮＡに接続されている。この第３ノードＮＡとＶｓｓの間には、ＮＭＯＳトランジスタＮ１，Ｎ２が直列接続されており、これらの共通ゲートは出力Ａｂにより制御される。また、ＮＭＯＳトランジスタＮ１，Ｎ２の接続ノードに転送トランジスタアレイの共通ゲート端子ＴＧが接続されている。
【００５９】
ノードＮＡと高電圧ＶＲＤＥＣの端子間の電圧転送路３６は、ＤタイプのＮＭＯＳトランジスタＤ２とＥタイプのＰＭＯＳトランジスタＰ１の直列回路である。ＰＭＯＳトランジスタＰ１のドレインがノードＮＡに接続され、そのソースとＶＲＤＥＣ端子の間に介在するＮＭＯＳトランジスタＤ２は、ＰＭＯＳトランジスタＰ１より高耐圧であり、そのゲートはノードＮＡに接続されている。
【００６０】
ＮＭＯＳトランジスタＤ２には、その電圧転送を加速するために、これと同種のＤタイプの高耐圧ＮＭＯＳトランジスタＤ１が並列接続されている。
【００６１】
ＰＭＯＳトランジスタＰ１のゲートは、デコーダ出力Ａｂにより制御され、ＮＭＯＳトランジスタＤ１のゲートは、デコーダ出力Ａａにより制御される。
【００６２】
非選択状態では、Ａａ＝“Ｌ”，Ａｂ＝“Ｈ”であり、このときＰＭＯＳトランジスタＰ１，Ｐ２は共にオフであり、共通ゲートＴＧは、オンしているＮＭＯＳトランジスタＮ２を介してＶｓｓに設定されている。
【００６３】
Ａａ＝“Ｈ”，Ａｂ＝“Ｌ”の選択状態になると、ＮＭＯＳトランジスタＮ１，Ｎ２がオフになり、ＰＭＯＳトランジスタＰ１，Ｐ２がオンになる。これにより、共通ゲートＴＧはフローティングになり、ＮＭＯＳトランジスタＤ３及びＰＭＯＳトランジスタＰ２を介して、高電圧ＶＲＤＥＣが共通ゲートＴＧに転送される。この電圧転送動作の初期、転送路３６側ではＮＭＯＳトランジスタＤ１が深くオンすることにより、ＮＭＯＳトランジスタＤ３のゲート電圧の上昇が加速される。従って、ＮＭＯＳトランジスタＤ３が速やかに深くオンして、共通ゲートＴＧの電位上昇が高速に行われる。
【００６４】
スイッチング用のＰＭＯＳトランジスタＰ１，Ｐ２は、それらがオフの時には、それぞれ高耐圧ＮＭＯＳトランジスタ（Ｄ１，Ｄ２），Ｄ３が大きな電圧を分担することにより、耐圧が保証される。従って、この図１０の電圧切り換え回路によっても、回路の耐圧を確保してワード線及び選択ゲート線の高速駆動を行うことができる。
（読み出し／書き込み回路構成）
図１１は、読み出し／書き込み回路３の構成例を、１６ビット線対の範囲について示している。この例では、セルアレイ１ｔ側の１６本のビット線ＢＬ０−ＢＬ１５とセルアレイ１ｃ側の１６本のビット線ＢＬＢ０−ＢＬＢ１５の１６ビット線対に一つの電流検出型センスアンプＳＡが設けられる。
【００６５】
ビット線ＢＬ０−ＢＬ１５の偶数番目と奇数番目は、信号ＶＴＧ０，ＶＴＧ１により制御されるＮＭＯＳトランジスタＱ１１，Ｑ１２により選択され、更に信号ＰＢ０−ＰＢ７により選択駆動されるＮＭＯＳトランジスタＱ３により一つが選択されて、センスアンプＳＡの入力ノードＩＮに接続される。
【００６６】
同様に、ビット線ＢＬＢ０−ＢＬＢ１５の偶数番目と奇数番目は、信号ＶＴＧ０，ＶＴＧ１により制御されるＮＭＯＳトランジスタＱ４１，Ｑ４２により選択され、更に信号ＰＢＢ０−ＰＢＢ７により選択駆動されるＮＭＯＳトランジスタＱ６により一つが選択されて、センスアンプＳＡの入力ノードＩＮＢに接続される。
【００６７】
ビット線ＢＬ０−ＢＬ１５側の書き込み時に書き込みデータを保持するために、同時に書き込まれる８本のビット線に対応して８個のデータラッチＬＴ０−ＬＴ７が用意されている。同様に、ビット線ＢＬＢ０−ＢＬＢ１５側の書き込み時の書き込みデータを保持するために、データラッチＬＴＢ０−ＬＴＢ７が用意されている。
【００６８】
センスアンプＳＡの出力ノードＯＵＴ，ＯＵＴＢは、データ転送処理回路ＤＬを介してデータ線ＤＱに選択的に接続されると共に、データ転送ノードＢＩＳ，ＢＩＳＢにも選択的に接続可能とされている。データ転送ノードＢＩＳ，ＢＩＳＢはそれぞれ、データラッチＬＴ０−ＬＴ７，ＬＴＢ０−ＬＴＢ７に共通に配置されている。
【００６９】
データ書き込み時、データ線ＤＱを介して供給される書き込みデータは、データ転送処理回路ＤＬを介し、転送ノードＢＩＳまたはＢＩＳＢを介して、データラッチＬＴ０−ＬＴ７またはＬＴＢ０−ＬＴＢ７に順次ロードされる。より具体的に説明すれば、書き込みデータは、ビット線ＢＬ側，ＢＬＢ側いずれの書き込みの場合にも、データラッチＬＴ０−７，ＬＴＢ０−７に同時にロードされる。そして、これらのデータラッチ群の一方は、ベリファイ読み出しの結果に応じて、次の書き込みサイクルの書き込みデータを保持するように書き換えられ、他方は書き込みが終了するまでベリファイ制御のためにそのまま保持される。
【００７０】
図１２は、センスアンプＳ／Ａの構成を示している。このセンスアンプＳ／Ａは、ＰＭＯＳトランジスタＰ１１，Ｐ１２とＮＭＯＳトランジスタＭ１，Ｍ２からなるラッチを主体として構成された、電流検出型の差動アンプである。これは、１μＡ以下の微小セル電流を、数十乃至数百ｎｓという高速でセンスすることを可能とするセンスアンプである。
【００７１】
ゲートＧＡが共通接続されて直列接続されたＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＭ１のドレインは、一方の出力ノードＯＵＴとなる。同じくゲートＧＢが共通接続されて直列接続されたＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＭ２のドレインは、他方の出力ノードＯＵＴＢとなる。共通ゲートＧＡ，ＧＢは、出力ノードＯＵＴＢ，ＯＵＴに交差接続されている。
【００７２】
ＰＭＯＳトランジスタＭＰ１１，Ｐ１２はそれぞれ、ＰＭＯＳトランジスタＰ１３，Ｐ１４を介し、電流源ＰＭＯＳトランジスタＰ１７を介して、電源端子ＶＤＤに接続されている。
【００７３】
ＰＭＯＳトランジスタＰ１３，Ｐ１のゲートはそれぞれ共通ゲートＧＡ，ＧＢに接続されている。電流源ＰＭＯＳトランジスタＰ１８のゲートは、活性化信号／ＡＣＣにより制御される。
【００７４】
ＮＭＯＳトランジスタＭ１，Ｍ２のソースは共通に接地端子ＶＳＳに接続されている。共通ゲートＧＡ，ＧＢは、センス信号／ＳＥでゲートが制御されるＮＭＯＳトランジスタＭ３，Ｍ４を介して接地端子ＶＳＳに接続されている。また、共通ゲートＧＡ，ＧＢ間、即ち出力ノードＯＵＴ，ＯＵＴＢ間は、センス信号／ＳＥにより通常オンであるＮＭＯＳトランジスタＭ５により短絡されている。
【００７５】
ＰＭＯＳトランジスタＰ１２，Ｐ１４の接続ノードＮＢは、活性化信号／ＡＣＣにより制御されるＰＭＯＳトランジスタＰ１５を介して一方の入力ノードＩＮＢに接続され、同じくＰＭＯＳトランジスタＰ１１，Ｐ１３の接続ノードＮＡは、活性化信号／ＡＣＣにより制御されるＰＭＯＳトランジスタＰ１６を介して他方の入力ノードＩＮに接続される。これらは、センスアンプの待機状態とビット線のプリチャージを分離してセンスアンプの動作時間を短くして消費電流の少ないデータセンスを可能とする。
【００７６】
ノードＮＢ，ＮＡにはそれぞれ、活性化信号／ＡＣＣにより制御されるリセット用ＮＭＯＳトランジスタＭ７，Ｍ８が接続されている。これらはセンスアンプ非活性化時（／ＡＣＣ＝“Ｈ”）、ノードＮＡ，ＮＢをＶｓｓに設定するためのものである。
【００７７】
このセンスアンプＳ／Ａの動作を説明する。通常のデータ読み出し動作では、差動入力ノードＩＮ，ＩＮＢに反映される、情報セルＩ−ｃｅｌｌと参照セルＲ−ｃｅｌｌａのセル電流差を検出するのであるが、／ＡＣＣ＝“Ｈ”，／ＳＥ＝“Ｈ”の非活性状態では、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４がオンであり、ノードＧＡ，ＧＢ，ＮＡ，ＮＢ及び出力ノードＯＵＴ，ＯＵＴＢは、ＶＳＳに保持されている。また、出力ノードＯＵＴ，ＯＵＴＢはＮＭＯＳトランジスタＭ５により短絡されている。
【００７８】
二つのセルアレイから一つずつワード線が選択され、一対のビット線ＢＬ，ＢＬＢが入力ノードＩＮ，ＩＮＢに接続されるときに、／ＡＣＣ＝“Ｌ”になり、その後少し遅れて／ＳＥ＝“Ｌ”になる。ビット線対ＢＬ，ＢＬＢでそれぞれ情報セルＩ−ｃｅｌｌと参照セルＲ−ｃｅｌｌａが選択されているものとして、それらのセル電流がそれぞれノードＮＢ，ＮＡに供給される。
【００７９】
センスアンプ活性化の直後は、ＮＭＯＳトランジスタＭ１，Ｍ２が共にオフであるが、ＰＭＯＳトランジスタＰ１７がオン、ＶＳＳにリセットされていた出力ノードＯＵＴ（＝ＧＢ），ＯＵＴＢ（＝ＧＡ）は、電源ＶＤＤからの電流とこれに重なるセル電流により充電される。また、／ＳＥ＝“Ｌ”により、ＮＭＯＳトランジスタＭ３−Ｍ５はオフになる。
【００８０】
そしてセル電流差により、出力ノードＯＵＴ，ＯＵＴＢの間（従ってゲートノードＧＡ，ＧＢの間）に電位差が生じると、ラッチでは、出力ノードＯＵＴ，ＯＵＴＢの差電圧を増幅する正帰還動作が行われ、その差電圧は急速に拡大する。
【００８１】
例えば、ＯＵＴ（ＧＢ）がＯＵＴＢ（ＧＡ）より低いとすると、／ＳＥからの正帰還動作により、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＰ１１がオフ、ＰＭＯＳトランジスタＰ１２がオンとなり、出力ノードＯＵＴ，ＯＵＴＢはそれぞれ、ＶＳＳ，ＶＤＤになる。
【００８２】
この様な電流検出型センスアンプＳＡを用いて、微小なセル電流差によるデータセンスを確実に行うためには、対になるビット線の時定数が揃っていることが必要である。実際には、例えばビット線ＢＬ側で情報セルＩ−ｃｅｌｌが選択され、ビット線ＢＬＢ側で参照セルＲ−ｃｅｌｌａが選択されるものとして、図２から理解されるように、参照セル位置は一定であるが、情報セル位置はアドレスにより異なる。従って、センスアンプＳＡの二つの入力ノードＩＮ，ＩＮＢの負荷容量が揃うとは限らない。
【００８３】
この点を考慮してこの実施の形態では、ビット線対ＢＬ，ＢＬＢのイコライズとプリチャージ方式に配慮している。まず、図１１に示すように、センスアンプＳＡの入力ノードＩＮとＩＮＢとの間に、イコライズ信号ＥＱにより制御されるイコライズ用ＮＭＯＳトランジスタＱ７を接続している。即ちＮＭＯＳトランジスタＱ７により、ビット線イコライズ回路ＥＱＬを構成している。このイコライズ回路ＥＱＬにより、対をなして選択されるビット線ＢＬ，ＢＬＢを、データセンスに先立ってセンスアンプ近くで短絡してイコライズすることができる。
【００８４】
このイコライズ方式では、ビット線ＢＬ，ＢＬＢのセンスアンプＳＡと反対側の端では、電位のばらつきを十分に解消できない。そこで、ビット線プリチャージ回路ＰＣは、ビット線ＢＬ，ＢＬＢのセンスアンプＳＡと反対側の端部に配置している。このビット線端部にも、選択トランジスタＱ２１，Ｑ２２が配置されて、これにより選択されるビット線を、プリチャージ回路ＰＣによりプリチャージするようにしている。
【００８５】
データ読み出し時は、選択ビット線対ＢＬ，ＢＬＢをプリチャージし、情報セルデータ，参照セルデータをその選択ビット線対に転送して、これをセンスアンプＳＡでセンスする。しかしビット線プリチャージ時、選択ビット線に隣接する非選択ビット線を０Ｖのまま保持すると、ビット線間容量結合により、選択ビット線の高速プリチャージが妨げられる。
【００８６】
これに対しては、選択ビット線と同時に、これに隣接する２つの非選択ビット線を同時にプリチャージする方式を採用することにより、ビット線間容量結合の影響をなくして、ビット線プリチャージの高速性を実現することができる。
【００８７】
具体的に、図１３を参照してその様なビット線プリチャージ方式を説明する。ここでは、ビット線ＢＬ側のみを示しており、ビット線群は、複数ユニットＵＮＩＴ０−ＵＮＩＴｎ−１に分けられ、１ユニットに１６本のビット線ＢＬ０−ＢＬ１５が配置されている。基本的に、信号ＰＢ０−ＰＢ７により２本ずつのビット線の組が選択され、信号Ｖｔｇ０−Ｖｔｇ３によりそのうちの一つが選択されて、センスアンプＳＡに接続される。
【００８８】
例えばユニットＵＮＩＴｉについて、矢印で例示したように、ビット線ＢＬ１が選択されるものとする。このときビット線ＢＬ１にプリチャージ電流ＰＣ１を流す際には同時に、これに隣接するビット線ＢＬ０，ＢＬ２にもプリチャージ電流ＰＣ０，ＰＣ２を流すようにする。
【００８９】
言い換えれば、信号Ｖｔｇ１を“Ｈ”にするときに同時に、隣接ビット線を選択する信号Ｖｔｇ０，Ｖｔｇ２をも“Ｈ”にし、更に、信号ＰＢ０と同時にその隣の選択信号ＰＢ１をも“Ｈ”にして、プリチャージ回路ＰＣにより３本のビット線ＢＬ０−ＢＬ２を同時にプリチャージする。
【００９０】
図１４は、信号Ｃ０−Ｃ３の一つを“０”として選択信号Ｖｔｇ０−Ｖｔｇ３の３つ（３つの連続ビット線に対応する）を同時に“Ｈ”にするための選択信号発生回路１４０を示している。即ち、Ｃ０＝“０”で（Ｖｔｇ３，Ｖｔｇ０，Ｖｔｇ１）の組が、Ｃ１＝“０”で（Ｖｔｇ１，Ｖｔｇ２，Ｖｔｇ３）の組が、以下同様に３組ずつが同時に選択されるように、ワイヤドＯＲ論理が組まれている。
【００９１】
更に、８個の選択信号ＰＢ０−ＰＢ７の連続する二つを同時に“Ｈ”にする必要があり、そのためには図１５に示すように、信号ＰＢ０−ＰＢ７を発生する選択信号発生回路１５０を構成する。入力信号Ｂ０−Ｂ７のいずれか一つが“０”のとき、これにより選択出力信号ＰＢ０−ＰＢ７の一つを“Ｈ”にするＮＯＲゲート部が基本である。これに対して、選択信号ＰＢｋを“Ｈ”にするときに同時に、選択信号ＰＢｋ−１またはＰＢｋ＋１を“Ｈ”にするように、信号Ｃ０−Ｃ３と信号Ｂ０−Ｂ７の論理が組まれている。
【００９２】
ユニット端のビット線が選択されるときには、これに隣接するユニットの端のビット線が同時に選択されるようにして、３本のビット線の同時プリチャージを行うことになる。ユニット端の選択信号ＰＢ０，ＰＢ７を発生するには、図１５（ｇ），（ｈ）の回路を用いればよい。
【００９３】
更に、ユニット端のビット線をプリチャージするときには、隣接ユニットも活性化することが必要であり、このプリチャージのためのユニットの活性化信号ＡＣＣｉを生成するには、図１６の活性化信号発生回路１６０を用いればよい。これは、ユニット端のビット線が選択されるときに、これに隣接するユニットが活性化されるように論理が組まれている。
【００９４】
セルアレイの両端部のユニットＵＮＩＴ０，ＵＮＩＴｎ−１の最端部のビット線ＢＬ１５，ＢＬ０は、それらの外側にビット線がない。従って、選択ビット線を中心とする３本のビット線の同時プリチャージ方式を全ビット線に適用するためには、これらの最端部のビット線ＢＬ１５，ＢＬ０については、データ用には用いないダミービット線とすればよい。即ちこれらのダミービット線は、これらに隣接するビット線ＢＬ１４，ＢＬ１の選択時に同時にプリチャージするためのプリチャージ専用として用いる。
【００９５】
以上のように、３本のビット線の同時プリチャージを行うことにより、ビット線間容量の影響をなくして、高速のビット線プリチャージが可能になり、ビット線電位のばらつきも低減される。結果として、高速のデータ読み出しが可能になる。
【００９６】
データ書き込み時は、例えばビット線ＢＬ側の情報セルに対する書き込みの場合、通常は、データラッチＬＴ０−ＬＴ７に書き込みデータをロードして、偶数番ビット線または奇数番ビット線で一括書き込みを行う。しかしこの書き込み方式では、セルアレイの微細化により、隣接ビット線のセル間結合容量、具体的には浮遊ゲート間の容量が大きくなると、データ変動が大きくなる。
【００９７】
例えば、あるワード線を選択して、偶数番ビット線のセルでの書き込み後、同じワード線を選択して奇数番ビット線のセルで書き込みを行う場合を考える。先に書かれた偶数番ビット線のセルは、隣接セルが消去状態でデータが書かれるが、その後隣接セルにデータが書かれると、浮遊ゲート間容量結合でデータ状態が大きく変動する可能性がある。特に、狭いしきい値分布に制御することが要求される多値記憶を行う場合には、データしきい値分布が重なるおそれが大きくなり、問題である。
【００９８】
この点については、データ書き込み時の奇偶ビット線選択を、図１７のようにすることが有効である。即ち、隣接２ビット線ずつをまとめて、偶数番ビット線（Ｅｖｅｎ）、奇数番ビット線（Ｏｄｄ）として同時選択する。この様なビット線選択によりデータ書き込みを行えば、上述した通常の奇／偶ビット線書き込み方式と比べて、書き込み終了後に隣接セルの書き込みデータの影響を受けるセル数は半減する。従って、全体としてセル間容量結合に起因するデータしきい値分布の変動が抑制される。
【００９９】
更に図１１では、ビット線プリチャージ回路ＰＣを、ビット線ＢＬ，ＢＬＢのセンスアンプＳＡと反対側の端部のみに配置したが、図１８に示すように、ビット線ＢＬ，ＢＬＢの両端部にプリチャージ回路ＰＣを配置することもできる。このように構成して、ビット線プリチャージ時、両側のプリチャージ回路ＰＣを同時に活性化すれば、より一層プリチャージのばらつき低減と時間短縮を図ることができる。
【０１００】
この発明は上記実施の形態に限られない。
【０１０１】
例えば、図９或いは図１０で説明した電圧切り換え回路を持つロウデコーダは、実施の形態で説明した参照セル方式のＮＡＮＤ型フラッシュメモリに限らず、高電圧によるワード線駆動を必要とする他の半導体メモリ、例えば通常のＮＡＮＤ型フラッシュメモリに適用しても有効である。
【０１０２】
図１１の読み出し／書き込み回路で説明したビット線イコライズ及びプリチャージ方式も、参照セル方式には限られない。即ち、セルアレイのビット線が長くかつ、対をなすビット線がセンスアンプの差動入力ノードに接続される差動センスアンプ方式の他のフラッシュメモリにも同様のこのビット線イコライズとビット線プリチャージを適用することができる。
【０１０３】
図１３で説明した隣接３ビット線の同時プリチャージという方式についても同様に、ビット線を一本おきに選択する方式のフラッシュメモリに同様に適用して有効である。
【０１０４】
図１７で説明したデータ書き込み時の奇偶ビット線選択方式も同様に、一般的に偶数番ビット線と奇数番ビット線のいずれかで同時書き込みを行う方式のフラッシュメモリに適用可能である。
【図面の簡単な説明】
【０１０５】
【図１】この発明の一実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリの情報セルブロックＩ−ｃｅｌｌＢＬＫ及び参照セルブロックＲ−ｃｅｌｌａＢＬＫの構成を示す図である。
【図４】同フラッシュメモリの参照セルブロックＲ−ｃｅｌｌｂＢＬＫの構成を示す図である。
【図５】２値記憶方式の場合のデータしきい値分布を示す図である。
【図６】４値記憶方式の場合のデータしきい値分布を示す図である。
【図７】同フラッシュメモリのデータ読み出しの原理を説明するための図である。
【図８】同フラッシュメモリのロウデコーダ構成を示す図である。
【図９】同ロウデコーダ内の電圧切り換え回路構成を示す図である。
【図１０】電圧切り換え回路の他の構成例を示す図である。
【図１１】同フラッシュメモリの読み出し／書き込み回路構成を示す図である。
【図１２】同読み出し／書き込み回路のセンスアンプ構成を示す図である。
【図１３】好ましいビット線プリチャージ方式を説明するための図である。
【図１４】好ましいビット線プリチャージを実現するための選択信号発生回路である。
【図１５】好ましいビット線プリチャージを実現するための他の選択信号発生回路である。
【図１６】好ましいビット線プリチャージを実現するための活性化信号発生回路である。
【図１７】書き込み時の好ましいビット線選択状態を説明するための図である。
【図１８】他の実施の形態による読み出し／書き込み回路の構成を示す図である。
【符号の説明】
【０１０６】
１ｔ，１ｃ…セルアレイ、２…読み出し／書き込み回路、３ｔ，３ｃ…ロウデコーダ、４…データバッファ、５…アドレスバッファ、６…アドレスレジスタ、７…コマンドデコーダ、８…コントローラ、９…高電圧発生回路、Ｉ−ｃｅｌｌＢＬＫ…情報セルブロック、Ｒ−ｃｅｌｌａＢＬＫ，Ｒ−ｃｅｌｌｂＢＬＫ…参照セルブロック、３１…ブロックデコーダ、３２…電圧切り換え回路、３３…転送トランジスタアレイ、３４…ドライバ群、３５，３５ａ，３６…電圧転送路、Ｄ１−Ｄ６…ＤタイプＮＭＯＳトランジスタ、Ｐ１，Ｐ２…ＥタイプＰＭＯＳトランジスタ、Ｎ１，Ｎ２…ＥタイプＮＭＯＳトランジスタ、ＳＡ…センスアンプ、ＬＴ，ＬＴＢ…データラッチ、ＥＱＬ…イコライズ回路、ＰＣ…プリチャージ回路。
【図１】
2007310936.tif 000003
【図２】
2007310936.tif 000004
【図３】
2007310936.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007310936.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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