(57)【要約】【課題】コアの電源電圧の低下に伴いトランジスタの耐圧が低くなっても、コアの信号の電圧を高電圧に変換して出力することができ、また、高電圧が入力された場合においても、その電圧を低電圧に変換して入力する。【解決手段】この半導体装置は、異なる電圧を入出力する装置であり、コアと、コアから出力される電圧を高電圧に変換して外部に出力するために設けられ、それぞれ耐圧が高電圧以下の複数のトランジスタを有するＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２と、外部から入力される電圧を低電圧以下の電圧に変換してコアに供給する入力回路１６と、コアから出力される電圧および外部から入力される電圧の大きさに応じて、Ｐチャネルトランジスタ直列回路１１、Ｎチャネルトランジスタ直列回路１２の各ゲート電圧を変化させるゲート電圧発生回路１３，１４とを有する。【選択図】図１
2007104530.tif 000002
【特許請求の範囲】
【請求項１】
異なる電圧を入出力する半導体装置において、
低電圧で動作する低電圧動作部と、
前記低電圧動作部から出力される電圧を前記低電圧よりも高い高電圧に変換して外部に出力するために設けられ、それぞれ耐圧が前記高電圧以下の複数のトランジスタを有するトランジスタ回路と、
外部から入力される電圧を前記低電圧以下の電圧に変換して前記低電圧動作部に供給する低電圧供給回路と、
前記低電圧動作部から出力される電圧および外部から入力される電圧の大きさに応じて、前記複数のトランジスタの各ゲート電圧を変化させるゲート電圧発生回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート電圧発生回路は、前記複数のトランジスタの各ソース・ドレイン間に、前記低電圧に等しい電圧を印加させるように、前記各ゲート電圧を変化させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記低電圧供給回路は、外部から電圧が入力されるとき、入力される電圧の大きさを判断し、前記ゲート電圧発生回路は、前記低電圧供給回路の判断に基づいて前記ゲート電圧を変化させることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記トランジスタ回路は、前記高電圧を電源とする電源部に接続されソースとドレインとにおいて直列接続されたＰチャネルトランジスタ群と、一端側が前記Ｐチャネルトランジスタ群に接続され、他端側がグランドに接続されソースとドレインとにおいて直列接続されたＮチャネルトランジスタ群とを有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ゲート電圧発生回路は、外部から前記高電圧が入力されるとき、前記Ｐチャネルトランジスタ群をハイインピーダンス状態にするゲート電圧を出力し、外部からグランドレベルに等しい電圧が入力されるとき、前記Ｎチャネルトランジスタ群をハイインピーダンス状態にするゲート電圧を出力することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に異なる電圧を入出力する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は微細化し、電源電圧も低下してきた。一方、この半導体装置が適用されるシステムでは、従来の高電圧源の半導体装置と共存する場合があり、Ｉ／Ｆ（インターフェース）部には、この従来の半導体装置と信号のやり取りを行えるよう、高電圧の出力回路を具備している場合がある（例えば、特許文献１参照）。
【０００３】
図１２は、従来の半導体装置の概略図である。図に示すように半導体装置は、例えば、データ処理等を行うコア部１０１と、外部と信号のやり取りをするＩ／Ｆ部１０２ａ〜１０２ｄとから構成される。コア部１０１は、例えば、１．８Ｖや１．２Ｖ等の比較的低電圧の電源電圧で動作し、Ｉ／Ｆ部１０２ａ〜１０２ｄの出力回路は、外部の高電圧源の半導体装置と信号のやり取りが行えるよう、３．３Ｖや２．５Ｖ等の比較的高電圧の電源電圧で動作するようになっている。
【０００４】
このように、１つの半導体装置に、異なる電源電圧で動作するトランジスタを形成するには、Ｉ／Ｆ部１０２ａ〜１０２ｄの出力回路のトランジスタを二度酸化膜プロセスや三度酸化膜プロセスを用いて形成する必要がある。つまり、二度酸化膜プロセスや三度酸化膜プロセスにより、Ｉ／Ｆ部１０２ａ〜１０２ｄのトランジスタのゲート酸化膜を厚くし、コア部１０１のトランジスタより高耐圧にする必要がある。
【０００５】
また、特許文献１に示される半導体出力回路では、二度酸化膜プロセスや三度酸化膜プロセスを用いることなく、コア部と同じプロセスのトランジスタを用いて高い電圧の信号を出力可能としている。ただし、出力回路のトランジスタに供給される電圧（電源電圧）をＶＤＤＥ、このトランジスタの耐圧をＶＤＤとすると、次の式（１）を満たさなければならない。
【０００６】
ＶＤＤＥ−ＶＤＤ＜ＶＤＤ  …（１）
例えば、出力回路のトランジスタに供給される電圧を５．０Ｖ、トランジスタの耐圧を３．３Ｖとすると、５．０Ｖ−３．３Ｖ＝１．７Ｖ＜３．３Ｖとなり、式（１）を満たす。
【特許文献１】特開平９−１７２３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、最近のＬＳＩ（Large Scale Integration）技術では、コアの電源電圧がより低下してトランジスタの耐圧がより低くなってきており、上記の式（１）を満たさず、コアの信号を高電圧に変換して出力することが困難になってきているという問題点があった。
【０００８】
例えば、０．１１μｍや０．０９μｍの配線技術では、ＶＤＤＥ３．３Ｖ、ＶＤＤ１．２Ｖであり、３．３Ｖ−１．２Ｖ＝２．１Ｖ＞１．２Ｖとなって式（１）を満たさず、特許文献１の回路ではこの場合の信号の電圧を高電圧に変換して出力することができない。
【０００９】
また、図１２に示すような半導体装置を、バス（双方向回路）として用いる場合においては、外部から入力される高電圧に対してもトランジスタの破壊を防止するための対策が必要となる。
【００１０】
本発明はこのような点に鑑みてなされたものであり、コアの電源電圧の低下に伴いトランジスタの耐圧が低くなっても、コアの信号の電圧を高電圧に変換して出力することができ、また、高電圧が入力された場合においても、その電圧を低電圧に変換して入力することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記問題を解決するために、図１に示すような半導体装置が提供される。
この半導体装置は、異なる電圧を入出力する装置であり、コア（低電圧動作部）と、コアから出力される電圧を高電圧に変換して外部に出力するために設けられ、それぞれ耐圧が高電圧以下の複数のトランジスタを有するＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２と、外部から入力される電圧を低電圧以下の電圧に変換してコアに供給する入力回路１６と、コアから出力される電圧および外部から入力される電圧の大きさに応じて、Ｐチャネルトランジスタ直列回路１１、Ｎチャネルトランジスタ直列回路１２の各ゲート電圧を変化させるゲート電圧発生回路１３およびゲート電圧発生回路１４と、を有することを特徴とする。
【００１２】
このような半導体装置によれば、コアから電圧が出力されると、その電圧が、Ｐチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２により高電圧に変換され出力される。また、外部から電圧が入力されると、入力回路１６により、その電圧が低電圧以下の電圧に変換されコアに供給される。また、ゲート電圧発生回路１３，１４により、入力される電圧の大きさに応じてＰチャネルトランジスタ直列回路１１、Ｎチャネルトランジスタ直列回路１２の各ゲート電圧が変化する。
【発明の効果】
【００１３】
本発明によれば、入力される電圧よりも耐圧の低いトランジスタを用いた場合においても、トランジスタの劣化および破壊を防止することができ、例えば、二度酸化膜プロセス工程や三度酸化膜プロセス工程を用いて形成される高耐圧トランジスタ等を用いることなく、高電圧を入出力することができる半導体装置を実現することができる。これにより、製造工程を容易なものとすることができる。また、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係る半導体装置の回路図である。図に示すように半導体装置は、Ｐチャネルトランジスタ直列回路１１、Ｎチャネルトランジスタ直列回路１２、ゲート電圧発生回路１３，１４、ＮＯＲ回路１５、および入力回路１６を有している。図に示す回路は、例えば、図１２で説明したように半導体装置のＩ／Ｆ部に形成され、コアから出力される信号の電圧を高電圧の信号に変換し、外部へと出力し、かつ、外部から入力される高電圧の信号を低電圧の信号に変換し、コアへと入力する半導体入出力回路（双方向回路）を構成している。信号の入出力の切り替えは、コアからの指示により行われる。
【００１５】
コアから出力される信号の電圧およびコアへと入力される信号の電圧は、図中の０／ＶＤＤに示すように、グランドの電圧（０Ｖ）およびコアの電源の電圧ＶＤＤである。コアの電源の電圧ＶＤＤは、例えば、１．８Ｖ、１．２Ｖ等であり、外部に接続されるＬＳＩの動作電圧より低いとする。なお、グランドレベルの電圧はＬ状態の信号に対応し、コアの電源の電圧ＶＤＤはＨ状態の信号に対応する。
【００１６】
Ｐチャネルトランジスタ直列回路１１は、直列接続（カスケード接続）されたＰチャネルＭＯＳのトランジスタＭ１〜Ｍ３から構成されている。トランジスタＭ１〜Ｍ３は、コアのトランジスタと同様にして形成される。Ｉ／Ｆ部には、コアからの信号の電圧を高電圧に変換できるよう、コアの電源の電圧ＶＤＤより高い電源の電圧３ＶＤＤが供給されており、トランジスタＭ１のソースとバックゲートは、この電圧３ＶＤＤの電源に接続されている。トランジスタＭ１のゲートは、ゲート電圧発生回路１３に接続されている。トランジスタＭ２のソースとバックゲートは、トランジスタＭ１のドレインに接続されている。トランジスタＭ２のゲートには、一定の電圧２ＶＤＤが供給されるようになっている。トランジスタＭ３のソースとバックゲートは、トランジスタＭ２のドレインに接続されている。トランジスタＭ３のゲートは、ゲート電圧発生回路１４に接続されている。
【００１７】
Ｎチャネルトランジスタ直列回路１２は、直列接続されたＮチャネルＭＯＳのトランジスタＭ１１〜Ｍ１３から構成されている。トランジスタＭ１１〜Ｍ１３は、コアのトランジスタと同様にして形成される。トランジスタＭ１１のソースとバックゲートは、グランド（ＧＮＤ）に接続されている。トランジスタＭ１１のゲートは、ＮＯＲ回路１５の出力端子に接続されている。トランジスタＭ１２のソースとバックゲートは、トランジスタＭ１１のドレインに接続されている。トランジスタＭ１２のゲートには、一定の電圧ＶＤＤが供給されるようになっている。トランジスタＭ１３のソースとバックゲートは、トランジスタＭ１２のドレインに接続されている。トランジスタＭ１３のゲートは、ゲート電圧発生回路１４に接続されている。トランジスタＭ１３のドレインは、トランジスタＭ３のドレインと接続されている。トランジスタＭ３，Ｍ１３のドレインは、半導体装置の外部端子に接続されたノードＮに接続され、コアから信号を出力するときは、グランドの電圧および電源の電圧３ＶＤＤを外部に出力する。
【００１８】
ゲート電圧発生回路１３は、端子１〜４および端子Ａ，Ｃを有している。端子Ａ，Ｃは、コアに接続され、それぞれコアから０ＶのＬ状態の信号および電圧ＶＤＤのＨ状態の信号が入力される。端子１は、トランジスタＭ１のゲートに接続される。また、本実施の形態では端子２，３，４は不使用である。このゲート電圧発生回路１３は、コアから端子Ａ，Ｃに出力される信号状態に応じて、トランジスタＭ１のゲートに電圧３ＶＤＤおよび電圧２ＶＤＤを出力する。
【００１９】
ゲート電圧発生回路１４は、端子１〜４および端子Ａ１，Ｃ１，ＩＮを有している。端子Ａ１は、コアに接続され、端子Ａに入力される信号と等しい信号が入力される。端子Ｃ１は、コアに接続され、端子Ｃに入力される信号と等しい信号が入力される。端子ＩＮは、入力回路１６の出力に接続されている。端子４は、トランジスタＭ３，Ｍ１３のゲートに接続される。また、本実施の形態では端子１，２，３は不使用である。このゲート電圧発生回路１４は、端子Ａ１，Ｃ１，ＩＮに入力される信号状態に応じて、トランジスタＭ３，Ｍ１３のゲートに電圧ＶＤＤおよび電圧２ＶＤＤを出力する。
【００２０】
ＮＯＲ回路１５は、端子Ａ２，Ｃ２を有している。端子Ａ２には端子Ａ，Ａ１に入力される信号と等しい信号が入力される。端子Ｃ２には端子Ｃ，Ｃ１に入力される信号と等しい信号が入力される。このＮＯＲ回路１５は、端子Ａ２，Ｃ２に入力されるコアからの信号のＮＯＲをとり、トランジスタＭ１１のゲートに出力する。
【００２１】
入力回路１６は、外部からの信号入力時に用いられ、入力される電圧の大きさに応じて０ＶのＬ状態の信号または電圧ＶＤＤのＨ状態の信号をコアおよびゲート電圧発生回路１４に出力する。
【００２２】
図２は、入力回路を示す回路図である。
入力回路１６は、トランジスタＭ１４〜Ｍ１６で構成されている。
トランジスタＭ１４のゲートとドレインは、ノードＮに接続されている。トランジスタＭ１５のゲートとドレインは、トランジスタＭ１４のソースとバックゲートに接続されている。トランジスタＭ１６のゲートとドレインは、トランジスタＭ１５のソースとバックゲートと、ゲート電圧発生回路１４の端子ＩＮに接続されている。トランジスタＭ１６のソースとバックゲートはグランド（０Ｖ）に接続されている。
【００２３】
再び図１に戻って説明する。
これらゲート電圧発生回路１３、ゲート電圧発生回路１４およびＮＯＲ回路１５からの出力電圧により、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオン／オフし、グランドの電圧（Ｌ状態の信号）および電源の電圧３ＶＤＤ（Ｈ状態の信号）の入出力を行う。
【００２４】
次に、図１のＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２の動作について詳細に説明する。
図３は、信号出力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その１である。図には、図１のＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２が示してある。
【００２５】
外部にグランド電圧のＬ状態の信号を出力するには、Ｐチャネルトランジスタ直列回路１１をオフさせ、Ｎチャネルトランジスタ直列回路１２をオンさせるようにすればよい。つまり、トランジスタＭ１〜Ｍ３に電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤを印加してオフし、トランジスタＭ１１〜Ｍ１３のゲートに電圧ＶＤＤを印加してオンするようにする。
【００２６】
ここで、オフするトランジスタＭ１〜Ｍ３では、電圧３ＶＤＤが徐々に（段階的に）降圧され、ソース−ドレイン間には、それぞれ電圧ＶＤＤが印加される。従って、トランジスタＭ１〜Ｍ３のドレイン耐圧（ソース−ドレイン間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。また、トランジスタＭ１〜Ｍ３のゲートには、それぞれ電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤを印加してオフする。従って、トランジスタＭ１〜Ｍ３のゲート耐圧（ゲート−ソース間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。つまり、トランジスタＭ１〜Ｍ３は、コアのトランジスタと同様にして形成することが可能となる。
【００２７】
図４は、信号出力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その２である。図には、図１のＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２が示してある。
【００２８】
外部に電圧３ＶＤＤのＨ状態の信号を出力するには、図に示すようにＰチャネルトランジスタ直列回路１１をオンさせ、Ｎチャネルトランジスタ直列回路１２をオフさせるようにすればよい。つまり、トランジスタＭ１〜Ｍ３のゲートに電圧２ＶＤＤを印加してオンし、トランジスタＭ１１〜Ｍ１３に電圧０，ＶＤＤ，２ＶＤＤを印加してオフするようにする。
【００２９】
ここで、オフするトランジスタＭ１１〜Ｍ１３では、電圧３ＶＤＤが徐々に降圧され、ソース−ドレイン間には、それぞれ電圧ＶＤＤが印加される。従って、トランジスタＭ１１〜Ｍ１３のドレイン耐圧（ソース−ドレイン間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。また、トランジスタＭ１１〜Ｍ１３のゲートには、それぞれ電圧２ＶＤＤ，ＶＤＤ，０を印加してオフする。従って、トランジスタＭ１１〜Ｍ１３のゲート耐圧（ゲート−ソース間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。つまり、トランジスタＭ１１〜Ｍ１３は、コアのトランジスタと同様にしてトランジスタを形成することが可能となる。
【００３０】
図５は、信号入力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その１である。
外部から電圧３ＶＤＤのＨ状態の信号を入力するには、図に示すようにＰチャネルトランジスタ直列回路１１をハイインピーダンス状態に設定し、Ｎチャネルトランジスタ直列回路１２をオフさせた状態で、入出力端子（ノードＮ）の初段に接続されるトランジスタＭ３，Ｍ１３のゲート電圧を、３ＶＤＤ（Ｈ入力）電圧から規定電圧だけ降下させた電圧に設定する。つまり、トランジスタＭ１のゲートに電圧３ＶＤＤを印加し、トランジスタＭ２，Ｍ３のゲートに電圧２ＶＤＤを印加し、トランジスタＭ１１〜Ｍ１３に電圧０，ＶＤＤ，２ＶＤＤを印加してＮチャネルトランジスタ直列回路１２をオフするようにする。
【００３１】
ここで、オフするトランジスタＭ１１〜Ｍ１３では、電圧３ＶＤＤが徐々に降圧され、ソース−ドレイン間には、それぞれ電圧ＶＤＤが印加される。従って、トランジスタＭ１１〜Ｍ１３のドレイン耐圧（ソース−ドレイン間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。また、トランジスタＭ１１〜Ｍ１３のゲートには、それぞれ電圧２ＶＤＤ，ＶＤＤ，０を印加してオフする。従って、トランジスタＭ１１〜Ｍ１３のゲート耐圧（ゲート−ソース間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。つまり、トランジスタＭ１１〜Ｍ１３は、コアのトランジスタと同様にしてトランジスタを形成することが可能となる。
【００３２】
図６は、信号入力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その２である。
外部からグランド電圧のＬ状態の信号を入力するには、図に示すようにＰチャネルトランジスタ直列回路１１をオフさせ、Ｎチャネルトランジスタ直列回路１２をハイインピーダンス状態に設定した状態で、入出力端子の初段に接続されるトランジスタＭ３，Ｍ１３のゲート電圧を、０Ｖ（Ｌ入力）電圧から規定電圧だけ昇圧させた電圧に設定する。つまり、トランジスタＭ１〜Ｍ３に電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤを印加してオフし、トランジスタＭ１１，Ｍ１２のゲートに電圧ＶＤＤを印加し、トランジスタＭ１３のゲートに０を印加するようにする。
【００３３】
ここで、オフするトランジスタＭ１〜Ｍ３では、電圧３ＶＤＤが徐々に降圧され、ソース−ドレイン間には、それぞれ電圧ＶＤＤが印加される。従って、トランジスタＭ１〜Ｍ３のドレイン耐圧（ソース−ドレイン間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。また、トランジスタＭ１〜Ｍ３のゲートには、それぞれ電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤを印加してオフする。従って、トランジスタＭ１〜Ｍ３のゲート耐圧（ゲート−ソース間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。つまり、トランジスタＭ１〜Ｍ３は、コアのトランジスタと同様にして形成することが可能となる。
【００３４】
次に、図１のゲート電圧発生回路１３およびゲート電圧発生回路１４について詳細に説明する。
ゲート電圧発生回路１３は、コアから出力される電圧に応じて、また、外部から入力される電圧に応じてトランジスタＭ１のゲートにゲート耐圧内の電圧を出力し、オン／オフする。具体的には、コアから０ＶのＬ状態の信号が出力された場合、外部にグランド電圧のＬ状態の信号を出力するため、図３に示したような電圧をトランジスタＭ１のゲートに出力する。コアから電圧ＶＤＤのＨ状態の信号が出力された場合、外部に電圧３ＶＤＤのＨ状態の信号を出力するため、図４に示したような電圧をトランジスタＭ１のゲートに出力する。
【００３５】
また、外部から電圧３ＶＤＤのＨ状態の信号が入力された場合、図５に示したような電圧をトランジスタＭ１のゲートに出力する。外部からグランド電圧のＬ状態の信号が入力された場合、図６に示したような電圧をトランジスタＭ１のゲートに出力する。
【００３６】
ゲート電圧発生回路１４は、コアから出力される電圧に応じて、また、外部から入力される電圧に応じてトランジスタＭ３，Ｍ１３のゲートにゲート耐圧内の電圧を出力し、オン／オフする。具体的には、コアから０ＶのＬ状態の信号が出力された場合、外部にグランド電圧のＬ状態の信号を出力するため、図３に示したような電圧をトランジスタＭ３，Ｍ１３のゲートに出力する。コアから電圧ＶＤＤのＨ状態の信号が出力された場合、外部に電圧３ＶＤＤのＨ状態の信号を出力するため、図４に示したような電圧をトランジスタＭ３，Ｍ１３のゲートに出力する。
【００３７】
また、外部から電圧３ＶＤＤのＨ状態の信号が入力された場合、図５に示したような電圧をトランジスタＭ３，Ｍ１３のゲートに出力する。外部からグランド電圧のＬ状態の信号が入力された場合、図６に示したような電圧をトランジスタＭ３，Ｍ１３のゲートに出力する。
【００３８】
次に、ゲート電圧発生回路１３およびゲート電圧発生回路１４の内部構成について説明する。
まず、ゲート電圧発生回路１３の内部構成について説明する。
【００３９】
図７は、ゲート電圧発生回路の回路図である。
ゲート電圧発生回路１３は、図に示すようにＰチャネルＭＯＳのトランジスタＭ２１，Ｍ２２、ＮチャネルＭＯＳのトランジスタＭ２３〜Ｍ２８、およびバスコントロール回路１３０を有している。トランジスタＭ２１〜Ｍ２８は、コアのトランジスタと同様にして形成される。
【００４０】
トランジスタＭ２１，Ｍ２２のソースとバックゲートは、電圧３ＶＤＤの電源に接続されている。トランジスタＭ２１のゲートは、トランジスタＭ２５のゲートとドレインに接続されている。トランジスタＭ２１のドレインは、トランジスタＭ２３のゲートとドレインに接続されている。トランジスタＭ２２のゲートは、トランジスタＭ２３のゲートとドレインに接続されている。トランジスタＭ２２のドレインは、トランジスタＭ２５のゲートとドレインに接続されている。
【００４１】
トランジスタＭ２３のソースとバックゲートは、トランジスタＭ２４のゲートとドレインに接続されている。トランジスタＭ２４のバックゲートとソースは、トランジスタＭ２７のドレインに接続されている。トランジスタＭ２５のソースとバックゲートは、トランジスタＭ２６のゲートとドレインに接続されている。トランジスタＭ２６のバックゲートとソースは、トランジスタＭ２８のドレインに接続されている。トランジスタＭ２７のソースとバックゲートは、グランドに接続されている。トランジスタＭ２８のソースとバックゲートは、グランドに接続されている。
【００４２】
なお、トランジスタＭ２１のドレインとトランジスタＭ２３のドレインの接続点が端子１となる。トランジスタＭ２２のドレインとトランジスタＭ２５のドレインの接続点が端子２となる。トランジスタＭ２３のソースとトランジスタＭ２４のドレインの接続点が端子３となる。トランジスタＭ２５のソースとトランジスタＭ２６のドレインの接続点が端子４となる。
【００４３】
トランジスタＭ２１，Ｍ２２は、互いのゲートとドレインとをクロスカップルすることにより、ラッチ回路を構成している。トランジスタＭ２３〜Ｍ２６は、レベルシフト回路を構成している。トランジスタＭ２７，Ｍ２８は、コアからの信号に応じて、ラッチ回路の極性を反転する反転回路を構成している。
【００４４】
バスコントロール回路１３０は、ＮＯＲ回路１３１、ＡＮＤ回路１３２、およびインバータ回路１３３を有している。また、ＮＯＲ回路１３１の入力の一方には端子Ｃが接続され、入力の他方には端子Ａが接続されている。また、ＡＮＤ回路１３２の入力の一方には端子Ａが接続され、入力の他方にはインバータ回路１３３を介して端子Ｃが接続されている。ＮＯＲ回路１３１の出力は、トランジスタＭ２８のゲートに接続されている。ＡＮＤ回路１３２の出力は、トランジスタＭ２７のゲートに接続されている。
【００４５】
図８は、バスコントロール回路の真理値表を示す図である。
真理値表にはそれぞれ端子Ｃおよび端子Ａの状態を示す「Ｚ」、「０ｏｕｔ」、「１ｏｕｔ」の欄が設けられている。
【００４６】
コアに信号を入力する場合は、Ｚ状態に設定される。コアから０ＶのＬ状態の信号を出力する場合は、０ｏｕｔ状態に設定される。コアから電圧ＶＤＤのＨ状態の信号を出力する場合は、１ｏｕｔ状態に設定される。この状態の切り替えは、例えば、コアからの指示によって行われる。
【００４７】
次に、図７および図８に基づいて、ゲート電圧発生回路１３の動作について説明する。
コアに信号を入力するときはＺ状態に設定され、端子Ｃに１が入力される。この状態においては、端子Ａの入力内容に拘わらず、ＮＯＲ回路１３１の出力端子がＬ状態になり、ＡＮＤ回路１３２の出力端子もＬ状態になる。よって、トランジスタＭ２７，Ｍ２２はオフし、トランジスタＭ２８，Ｍ２１もオフする。これにより、トランジスタＭ２３のドレインには、電源の電圧３ＶＤＤが印加され、端子１から電圧３ＶＤＤが出力される。
【００４８】
コアから０ＶのＬ状態の信号を出力する場合は、０ｏｕｔ状態に設定され、端子Ｃおよび端子Ａにはいずれも０が入力される。この状態においては、ＮＯＲ回路１３１の出力端子がＨ状態になり、ＡＮＤ回路１３２の出力端子がＬ状態になる。よって、トランジスタＭ２７，Ｍ２２はオフし、トランジスタＭ２８，Ｍ２１はオンする。これにより、端子１から電圧３ＶＤＤが出力される。そして、電源の電圧３ＶＤＤは、トランジスタＭ２３，Ｍ２４，Ｍ２７によって分圧され、端子３から電圧２ＶＤＤが出力される。また、トランジスタＭ２２，Ｍ２５，Ｍ２６は、電源の電圧３ＶＤＤを分圧し、端子２から電圧２ＶＤＤ、端子４から電圧ＶＤＤが出力される。
【００４９】
また、コアから電圧ＶＤＤのＨ状態の信号を出力する場合は、１ｏｕｔ状態に設定され、端子Ｃには０が入力され、端子Ａには１が入力される。この状態においては、ＮＯＲ回路１３１の出力端子がＬ状態になり、ＡＮＤ回路１３２の出力端子がＨ状態になる。よって、トランジスタＭ２７，Ｍ２２はオンし、トランジスタＭ２８，Ｍ２１はオフする。これにより、電源の電圧３ＶＤＤは、トランジスタＭ２１，Ｍ２３，Ｍ２４によって分圧され、端子１から電圧２ＶＤＤ、端子３からＶＤＤが出力される。また、トランジスタＭ２５のドレインには、電源の電圧３ＶＤＤが印加され、端子２から電圧３ＶＤＤが出力される。そして、電源の電圧３ＶＤＤは、トランジスタＭ２５，Ｍ２６，Ｍ２８によって分圧され、端子４から電圧２ＶＤＤが出力される。
【００５０】
次に、ゲート電圧発生回路１４の内部構成について説明する。
図９は、ゲート電圧発生回路の回路図である。
ゲート電圧発生回路１４は、図に示すようにＰチャネルＭＯＳのトランジスタＭ３１，Ｍ３２、ＮチャネルＭＯＳのトランジスタＭ３３〜Ｍ３８、およびセレクタ回路１４０を有している。なお、トランジスタＭ３１〜Ｍ３８の構成は、トランジスタＭ２１〜Ｍ２８の構成と同様であるため、説明を省略する。
【００５１】
セレクタ回路１４０は、ＯＲ回路１４１〜１４４、ＮＡＮＤ回路１４５、ＡＮＤ回路１４６、およびインバータ回路１４７を有している。また、ＯＲ回路１４１、１４３の各入力の一方にはインバータ回路１４７を介して端子Ｃ１が接続され、各入力の他方には入力回路１６の出力信号を入力する端子ＩＮが接続されている。また、ＯＲ回路１４２、１４４の各入力の一方には端子Ｃ１が接続され、各入力の他方には端子Ａ１が接続されている。ＮＡＮＤ回路１４５の一方の入力にはＯＲ回路１４１の出力端子が接続され、他方の入力にはＯＲ回路１４２の出力端子が接続されている。また、ＡＮＤ回路１４６の一方の入力にはＯＲ回路１４３の出力端子が接続され、他方の入力にはＯＲ回路１４４の出力端子が接続されている。ＮＡＮＤ回路１４５の出力は、トランジスタＭ３８のゲートに接続されている。ＡＮＤ回路１４６の出力は、トランジスタＭ３７のゲートに接続されている。
【００５２】
図１０は、セレクタ回路の真理値表を示す図である。
真理値表にはそれぞれ端子Ｃ１および端子Ａ１の状態を示す「Ｚ」、「０ｏｕｔ」、「１ｏｕｔ」の欄が設けられている。
【００５３】
図８で説明したように、コアに信号を入力する場合は、Ｚ状態に設定される。コアから０ＶのＬ状態の信号を出力する場合は、０ｏｕｔ状態に設定される。コアから電圧ＶＤＤのＨ状態の信号を出力する場合は、１ｏｕｔ状態に設定される。
【００５４】
次に、図９および図１０に基づいて、ゲート電圧発生回路１４の動作について説明する。
前述したように、コアに信号を入力するときはＺ状態に設定され、端子Ｃ１に１が入力される。この状態において端子ＩＮが０のとき、すなわちグランド電圧のＬ状態の信号を入力するときは、端子Ａ１の入力内容に拘わらず、ＮＡＮＤ回路１４５の出力端子がＨ状態になり、ＡＮＤ回路１４６の出力端子がＬ状態になる。よって、トランジスタＭ３７，Ｍ３２はオフし、トランジスタＭ３８，Ｍ３１はオンする。これにより、トランジスタＭ３３のドレインには、電源の電圧３ＶＤＤが印加され、端子１から電圧３ＶＤＤが出力される。そして、電源の電圧３ＶＤＤは、トランジスタＭ３３，Ｍ３４，Ｍ３７によって分圧され、端子３から電圧２ＶＤＤが出力される。また、トランジスタＭ３２，Ｍ３５，Ｍ３６は、電源の電圧３ＶＤＤを分圧し、端子２から電圧２ＶＤＤ、端子４から電圧ＶＤＤが出力される。また、端子Ｃ１に１が入力された状態において端子ＩＮが１のとき、すなわち電圧３ＶＤＤのＨ状態の信号を入力するときは、端子Ａの入力内容に拘わらず、ＮＡＮＤ回路１４５の出力端子がＬ状態になり、ＡＮＤ回路１４６の出力端子がＨ状態になる。よって、トランジスタＭ３７，Ｍ３２はオンし、トランジスタＭ３８，Ｍ３１はオフする。これにより、前述したように、端子４から２ＶＤＤが出力される。
【００５５】
一方、０ｏｕｔ状態に設定された場合、端子Ｃ１および端子Ａ１にはいずれも０が入力される。この状態においては、端子ＩＮの入力内容に拘わらず、ＮＡＮＤ回路１４５の出力端子がＨ状態になり、ＡＮＤ回路１４６の出力端子がＬ状態になる。よって前述したように、端子４から電圧ＶＤＤが出力される。
【００５６】
また、コアから電圧ＶＤＤのＨ状態の信号を出力する場合は、１ｏｕｔ状態に設定され、端子Ｃ１には０が入力され、端子Ａ１には１が入力される。この状態においては、端子ＩＮの入力内容に拘わらず、ＮＡＮＤ回路１４５の出力端子がＬ状態になり、ＡＮＤ回路１４６の出力端子がＨ状態になる。よって前述したように、端子４から２ＶＤＤが出力される。
【００５７】
次に、図１に示す半導体装置の動作について説明する。
コアから０ＶのＬ状態の信号が出力されたとする。この場合、ゲート電圧発生回路１３は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１のゲートに、電圧３ＶＤＤを出力する。また、ゲート電圧発生回路１４は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１３に電圧ＶＤＤを出力する。トランジスタＭ１１のゲートには、ＮＯＲ回路１５によって、Ｈ状態の信号が入力される。これにより、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３はオフし、Ｎチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオンし、外部にＬ状態の信号が出力される。
【００５８】
次に、コアから電圧ＶＤＤのＨ状態の信号が出力されたとする。この場合、ゲート電圧発生回路１３は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１のゲートに、電圧２ＶＤＤを出力する。また、ゲート電圧発生回路１４は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１３に電圧２ＶＤＤを出力する。トランジスタＭ１１のゲートには、ＮＯＲ回路１５によって、Ｌ状態の信号が入力される。これにより、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３はオンし、Ｎチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオフし、外部に電圧３ＶＤＤのＨ状態の信号が出力される。
【００５９】
また、外部から電圧３ＶＤＤのＨ状態の信号が入力されたとする。この場合、ゲート電圧発生回路１３は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１のゲートに、電圧３ＶＤＤを出力する。また、ゲート電圧発生回路１４は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１３に電圧２ＶＤＤを出力する。トランジスタＭ１１のゲートには、ＮＯＲ回路１５によって、グランド電圧のＬ状態の信号が入力される。これにより、Ｐチャネルトランジスタ直列回路１１がＺ状態になり、Ｎチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオンする。このとき入力回路１６は、外部から入力された電圧３ＶＤＤのＨ状態の信号を入力し、電圧ＶＤＤのＨ状態の信号をコアおよびゲート電圧発生回路１４に出力する。
【００６０】
次に、外部からグランド電圧のＬ状態の信号が入力されたとする。この場合、ゲート電圧発生回路１３は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１のゲートに、電圧３ＶＤＤを出力する。また、ゲート電圧発生回路１４は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１３に電圧ＶＤＤを出力する。トランジスタＭ１１のゲートには、ＮＯＲ回路１５によって、電圧ＶＤＤのＨ状態の信号が入力される。これにより、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３はオンし、Ｎチャネルトランジスタ直列回路１２はＺ状態になり、コアに０ＶのＬ状態の信号が入力される。
【００６１】
以上説明したように、本実施の形態の半導体装置によれば、外部から電圧が入力されたときは、ゲート電圧発生回路１３が、電圧３ＶＤＤをトランジスタＭ１のゲート電圧に設定し、ＮＯＲ回路１５が、グランド電圧をトランジスタＭ１１のゲート電圧に設定する。
【００６２】
ここで、外部から電圧３ＶＤＤのＨ状態の信号が入力されたときは、電圧２ＶＤＤをトランジスタＭ３，Ｍ１３のゲート電圧に設定することで、Ｐチャネルトランジスタ直列回路１１をハイインピーダンス状態にし、トランジスタＭ１１〜１３のソース−ドレイン間に印加される電圧をそれぞれ電圧ＶＤＤとすることができるため、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３に耐圧ＶＤＤのものを用いた場合においても、電圧３ＶＤＤを確実に受けることができ、また、外部からグランド電圧のＬ状態の信号が入力されたときは、電圧ＶＤＤをトランジスタＭ３，Ｍ１３のゲート電圧に設定することで、Ｎチャネルトランジスタ直列回路１２をハイインピーダンス状態にし、トランジスタＭ１〜Ｍ３のソース−ドレイン間に印加される電圧を、それぞれ電圧ＶＤＤとすることができるため、グランド電圧を確実に受けることができる。
【００６３】
また、外部から電圧が入力されたときは、入力回路１６が、入力される電圧の大きさに応じて電圧ＶＤＤのＨ状態の信号および０ＶのＬ状態の信号をコアに入力するため、外部からの信号の電圧を低電圧に変換して入力することができる。
【００６４】
一方、外部に電圧を出力するときは、ゲート電圧発生回路１３、ゲート電圧発生回路１４およびＮＯＲ回路１５によって、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートに、ゲート耐圧内の電圧を出力し、電圧３ＶＤＤの電源およびグランドの電圧を外部に出力するようにした。これによって、コアの電源電圧の低下に伴い、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３に耐圧ＶＤＤのものを用いた場合においても、コアからの信号の電圧を高電圧に変換して出力することができる。
【００６５】
以上により、Ｐチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２に、耐圧が電圧ＶＤＤのトランジスタを用いた場合においても、トランジスタの劣化および破壊を防止することができ、例えば、二度酸化膜プロセス工程や三度酸化膜プロセス工程を用いて形成される高耐圧トランジスタ等を用いることなく、高電圧を入出力することができる半導体装置を実現することができる。これにより、製造工程を容易なものとすることができる。また、低コスト化を図ることができる。
【００６６】
また、トランジスタＭ１〜Ｍ３をオフするとき、図３に示すようにトランジスタＭ１〜Ｍ３に印加される電圧の降圧方向に対し、ゲートに入力する電圧を電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤと徐々に低くなるようにした。また、トランジスタＭ１１〜Ｍ１３をオフするとき、図４に示すようにトランジスタＭ１１〜Ｍ１３に印加される電圧の降圧方向に対し、ゲートに入力する電圧を電圧２ＶＤＤ，ＶＤＤ，０と徐々に低くなるようにした。このように、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートに、ゲート耐圧内の電圧を印加することにより、容易かつ確実にトランジスタの劣化および破壊を防止することができる。
【００６７】
なお、図１では、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３は３つ直列接続しているが、コアの電源電圧の低下に伴い、直列接続する数を増やすようにしてもよい。これにより、コアの電源電圧がより低下しても、コアからの信号の電圧を高めて出力することができる。この場合、３以上のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路のゲートには、ゲート耐圧内で、それぞれをオン／オフさせるための電圧を入力するように、図７および図９で説明したレベルシフト回路の段数を増やすようにする。
【００６８】
次に、本発明の第２の実施の形態を、図面を参照して詳細に説明する。第１の実施の形態では、コアから出力される信号の状態をそのまま維持して出力していたが、第２の実施の形態では、反転して出力する。
【００６９】
図１１は、第２の実施の形態に係る半導体装置の回路図である。図において図１と同じものには同じ符号を付し、その説明を省略する。
図１１の回路では、図１の回路に対し、インバータ１７およびインバータ１８をさらに有している。端子Ａ２は、インバータ１７を介してＮＯＲ回路１５の入力端子に接続されている。また、入力回路１６は、インバータ１８を介してゲート電圧発生回路１４に接続されている。また、ゲート電圧発生回路１３の端子２がトランジスタＭ１のゲートに接続され、ゲート電圧発生回路１４の端子３がトランジスタＭ３，Ｍ１３のゲートに接続されている。
【００７０】
これによって、コアから０ＶのＬ状態の信号が出力されると、ゲート電圧発生回路１３の端子２から電圧２ＶＤＤがトランジスタＭ１に出力され、ゲート電圧発生回路１４の端子３から電圧２ＶＤＤがトランジスタＭ３，Ｍ１３に出力され、トランジスタＭ１１に０Ｖの電圧が出力される。これによって、Ｐチャネルトランジスタ直列回路１１はオンし、Ｎチャネルトランジスタ直列回路１２はオフし、外部には、電圧３ＶＤＤのＨ状態の信号が出力される。一方、コアから電圧ＶＤＤのＨ状態の信号が出力されると、ゲート電圧発生回路１３の端子２から電圧３ＶＤＤが出力され、ゲート電圧発生回路１４の端子３から電圧ＶＤＤが出力され、トランジスタＭ１１に電圧ＶＤＤが出力される。これによって、Ｐチャネルトランジスタ直列回路１１はオフし、Ｎチャネルトランジスタ直列回路１２はオンし、外部には、０ＶのＬ状態の信号が出力される。このように、コアからの信号の状態を反転して外部に適当な大きさの信号を出力することもできる。
【００７１】
また、外部から電圧３ＶＤＤのＨ状態の信号が入力されると、ゲート電圧発生回路１３の端子２から電圧３ＶＤＤがトランジスタＭ１に出力され、ゲート電圧発生回路１４の端子３から電圧２ＶＤＤがトランジスタＭ３，Ｍ１３に出力され、トランジスタＭ１１に０Ｖの電圧が出力される。これによって、Ｐチャネルトランジスタ直列回路１１はＺ状態になり、Ｎチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオンし、コアに電圧ＶＤＤのＨ状態の信号が入力される。一方、外部からグランド電圧のＬ状態の信号が入力されると、ゲート電圧発生回路１３の端子２から電圧３ＶＤＤが出力され、ゲート電圧発生回路１４の端子３から電圧ＶＤＤが出力され、トランジスタＭ１１に０Ｖの電圧が出力される。これによって、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３はオンし、Ｎチャネルトランジスタ直列回路１２はＺ状態になり、コアに０ＶのＬ状態の信号が入力される。
【００７２】
このように、ゲート電圧発生回路１３およびゲート電圧発生回路１４は、コアから出力される信号および外部から入力される信号の論理に応じて、異なるゲート電圧を出力する端子１〜４を有するため、ゲート電圧発生回路１３およびゲート電圧発生回路１４に対して、コアから出力される信号を、インバータ１８で反転して入力した場合や、外部から入力される信号を、インバータ１８で反転して入力した場合においても、正確に、Ｐチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２の各ゲート電圧を変化させることができる。
【００７３】
以上、本発明の半導体装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【００７４】
なお、前述した各実施の形態では、説明を分かり易くするために、２つのゲート電圧発生回路１３，１４を用いたが、これに限らず、１つのゲート電圧発生回路を用いて本発明の機能を実現してもよいことは言うまでもない。
【００７５】
また、前述した各実施の形態では、トランジスタＭ２３〜Ｍ２８およびトランジスタＭ３３〜Ｍ３８をＮチャネルトランジスタで構成したが、これに限らず、Ｐチャネルトランジスタで構成してもよい。
【００７６】
（付記１）  異なる電圧を入出力する半導体装置において、
低電圧で動作する低電圧動作部と、
前記低電圧動作部から出力される電圧を前記低電圧よりも高い高電圧に変換して外部に出力するために設けられ、それぞれ耐圧が前記高電圧以下の複数のトランジスタを有するトランジスタ回路と、
外部から入力される電圧を前記低電圧以下の電圧に変換して前記低電圧動作部に供給する低電圧供給回路と、
前記低電圧動作部から出力される電圧および外部から入力される電圧の大きさに応じて、前記複数のトランジスタの各ゲート電圧を変化させるゲート電圧発生回路と、
を有することを特徴とする半導体装置。
【００７７】
（付記２）  前記ゲート電圧発生回路は、前記複数のトランジスタの各ソース・ドレイン間に、前記低電圧に等しい電圧を印加させるように、前記各ゲート電圧を変化させることを特徴とする付記１記載の半導体装置。
【００７８】
（付記３）  前記低電圧供給回路は、外部から電圧が入力されるとき、入力される電圧の大きさを判断し、前記ゲート電圧発生回路は、前記低電圧供給回路の判断に基づいて前記ゲート電圧を変化させることを特徴とする付記１記載の半導体装置。
【００７９】
（付記４）  前記トランジスタ回路は、前記高電圧を電源とする電源部に接続されソースとドレインとにおいて直列接続されたＰチャネルトランジスタ群と、一端側が前記Ｐチャネルトランジスタ群に接続され、他端側がグランドに接続されソースとドレインとにおいて直列接続されたＮチャネルトランジスタ群とを有することを特徴とする付記１記載の半導体装置。
【００８０】
（付記５）  前記ゲート電圧発生回路は、外部から前記高電圧が入力されるとき、前記Ｐチャネルトランジスタ群をハイインピーダンス状態にするゲート電圧を出力し、外部からグランドレベルに等しい電圧が入力されるとき、前記Ｎチャネルトランジスタ群をハイインピーダンス状態にするゲート電圧を出力することを特徴とする付記４記載の半導体装置。
【００８１】
（付記６）  前記ゲート電圧発生回路は、前記Ｐチャネルトランジスタ群および前記Ｎチャネルトランジスタ群をオフしたときに印加される電圧の降下方向に対し、ゲートに入力する電圧を段階的に低くすることを特徴とする付記４記載の半導体装置。
【００８２】
（付記７）  前記ゲート電圧発生回路は、ソースが前記電源部に接続され、互いのゲートが互いのドレインに接続された２つのラッチ用Ｐチャネルトランジスタと、前記ラッチ用Ｐチャネルトランジスタのドレインに接続され、２つの前記ラッチ用Ｐチャネルトランジスタによってラッチされるラッチ電圧をレベルシフトするレベルシフト回路と、前記信号に応じて、前記ラッチ電圧の極性を反転するラッチ反転回路と、を有し、
前記ラッチ電圧およびレベルシフトされる前記ラッチ電圧により、前記複数のトランジスタの各ゲート電圧を変化させることを特徴とする付記４記載の半導体装置。
【００８３】
（付記８）  前記ゲート電圧発生回路は、前記低電圧動作部から出力される電圧および外部から入力される電圧の論理に応じて、異なるゲート電圧を出力する複数の出力端子を有することを特徴とする付記１記載の半導体装置。
【図面の簡単な説明】
【００８４】
【図１】第１の実施の形態に係る半導体装置の回路図である。
【図２】入力回路を示す回路図である。
【図３】信号出力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その１である。
【図４】信号出力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その２である。
【図５】信号入力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その１である。
【図６】信号入力時の図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その２である。
【図７】ゲート電圧発生回路の回路図である。
【図８】バスコントロール回路の真理値表を示す図である。
【図９】ゲート電圧発生回路の回路図である。
【図１０】セレクタ回路の真理値表を示す図である。
【図１１】第２の実施の形態に係る半導体装置の回路図である。
【図１２】従来の半導体装置の概略図である。
【符号の説明】
【００８５】
１１  Ｐチャネルトランジスタ直列回路
１２  Ｎチャネルトランジスタ直列回路
１３，１４  ゲート電圧発生回路
１５  ＮＯＲ回路
１６  入力回路
１７，１８  インバータ
Ｍ１〜Ｍ３，Ｍ１１〜Ｍ１３  トランジスタ
【図１】
2007104530.tif 000003
【図２】
2007104530.tif 000004
【図３】
2007104530.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007104530.tif 000012
【図１１】
2007104530.tif 000013
【図１２】
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