(57)【要約】【課題】  読出し時に読出しマージンが上がり、書込み時に書込み速度を上げることができるようなメモリトランジスタと配線との接続構成を有する半導体メモリを提供する。【解決手段】  ＭＯＳトランジスタＭ１〜Ｍ１８は、共通のワード線ＷＬに接続されるメモリアレイ内のメモリセルＣｅｌｌｋ＜ｎ＞（ｋ＝０、１、２、３）に接続する複数のノードと、複数のノードのうち動作の異なる２種類以上のノードＬＢＬ、ＬＳＬに対して、メモリセルへの書込みデータの供給およびメモリセルからの読出しデータの判定を行なうセンスラッチに接続される第１の配線とを接続する。【選択図】        図１
2007004870.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタが行列状に配置されたメモリアレイと、
共通のワード線に接続される前記メモリアレイ内のメモリトランジスタに接続する複数のノードと、前記複数のノードのうち動作の異なる２種類以上のノードに対して、前記メモリトランジスタへの書込みデータの供給および前記メモリトランジスタからの読出しデータの判定を行なうセンスラッチに接続される第１の配線とを接続するための回路とを備えた、半導体メモリ。
【請求項２】
前記動作の異なる２種類のノードは、ソースとドレインである、請求項１記載の半導体メモリ。
【請求項３】
前記第１の配線は、読出し時に前記ドレインに接続され、書込み時に前記ソースに接続される、請求項２記載の半導体メモリ。
【請求項４】
前記半導体メモリは、さらに
電圧印加回路に接続される第２の配線を備え、
前記第２の配線は、前記第１の配線に接続されるノードとは動作の異なるノードに接続される、請求項１記載の半導体メモリ。
【請求項５】
第３の配線、メモリトランジスタ、制御トランジスタ、メモリトランジスタの順に繰返し直列され、前記制御トランジスタはオンされることにより第４の配線として機能し、
前記メモリトランジスタへの書込みデータの供給および前記メモリトランジスタからの読出しデータの判定を行なうセンスラッチに接続される第１の配線を前記第３の配線または前記第４の配線に接続するための回路とを備える半導体メモリ。
【請求項６】
前記第１の配線は、読出し時に前記第４の配線に接続され、書込み時に前記第３の配線に接続される、請求項５記載の半導体メモリ。
【請求項７】
前記第３の配線の抵抗は、前記第４の配線の抵抗より小さい、請求項５記載の半導体メモリ。
【請求項８】
前記半導体メモリは、さらに
電圧印加回路に接続される第２の配線を備え、
前記第２の配線を前記第３の配線または前記第４の配線に接続するための回路を備える、請求項５記載の半導体メモリ。
【請求項９】
前記メモリトランジスタからのデータの読出し時には、前記第１の配線と前記センスラッチとが接続され、前記第２の配線と前記電圧印加回路とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第３の配線と前記第２の配線とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第４の配線と前記第１の配線とが接続され、
前記メモリトランジスタへのデータの書込み時には、前記第１の配線と前記センスラッチが接続され、前記第２の配線と前記電圧印加回路とが接続され、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と前記第２の配線とが接続され、前記書込み対象のメモリトランジスタを挟んで前記書込み対象のメモリトランジスタに隣接する前記第３の配線と反対側にある前記第３の配線と、前記第１の配線とが接続される、請求項８記載の半導体メモリ。
【請求項１０】
前記第１の配線は、前記ソースまたは前記ドレインの一方に接続される第１の種類、および前記ソースまたは前記ドレインの他方に接続される第２の種類からなり、
前記第１の種類および前記第２の種類の前記第１の配線のそれぞれは、前記センスラッチと電圧印加回路のいずれか一方に接続される、請求項２記載の半導体メモリ。
【請求項１１】
前記センスラッチは、前記第１の種類および前記第２の種類の前記第１の配線に、同時にではなく、共用される、請求項１０記載の半導体メモリ。
【請求項１２】
前記第１の配線は、第１の種類および第２の種類からなり、
前記メモリトランジスタからのデータの読出し時には、前記読出し対象のメモリトランジスタに隣接する前記第３の配線と、前記第１の種類の第１の配線と前記第２の種類の第１の配線の一方の種類とが接続され、前記一方の種類第１の配線と前記電圧印加回路とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第４の配線と、前記読出し対象のメモリトランジスタに隣接する前記第３の配線と接続されない方である他方の種類の第１の配線とが接続され、前記他方の種類の第１の配線と前記センスラッチとが接続され、
前記メモリトランジスタへのデータの書込み時には、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と、前記第１の種類の第１の配線と前記第２の種類の第１の配線の一方の種類とが接続され、前記一方の種類の第１の配線と前記電圧印加回路とが接続され、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と前記書込み対象のメモリトランジスタを挟んで反対側にある前記第３の配線と、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と接続されない方である他方の種類の第１の配線とが接続され、前記他方の種類の第１の配線と前記センスラッチとが接続される、請求項１０記載の半導体メモリ。
【請求項１３】
前記第１の配線は、第１の種類および第２の種類からなり、
前記メモリトランジスタからのデータの読出し時には、前記読出し対象のメモリトランジスタに隣接する前記第３の配線と、前記第１の種類の第１の配線と前記第２の種類の第１の配線の一方の種類とが接続され、前記一方の種類第１の配線と前記電圧印加回路とが接続され、
前記読出し対象のメモリトランジスタに隣接する前記第３の配線と接続されない方である他方の種類の第１の配線と前記センスラッチとが接続され、前記他方の種類の第１の配線が、まず、前記読出し対象のメモリトランジスタに隣接する前記第４の配線および前記読出し対象のメモリトランジスタに隣接する前記第３の配線と前記読出し対象のメモリセルトランジスタを挟んで反対側にある前記第３の配線と接続し、その後、前記第３の配線と切離され、
前記メモリトランジスタへのデータの書込み時には、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と、前記第１の種類の第１の配線と前記第２の種類の第１の配線の一方の種類とが接続され、前記一方の種類の第１の配線と前記電圧印加回路とが接続され、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と前記書込み対象のメモリトランジスタを挟んで反対側にある前記第３の配線と、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と接続されない方である他方の種類の第１の配線とが接続され、前記他方の種類の第１の配線と前記センスラッチとが接続される、請求項１０記載の半導体メモリ。
【請求項１４】
前記第２の配線は、前記センスラッチと前記電圧印加回路のいずれかに接続される、請求項４記載の半導体メモリ。
【請求項１５】
前記センスラッチは、前記第１の配線および前記第２の配線に共用される、請求項１４記載の半導体メモリ。
【請求項１６】
前記メモリトランジスタからのデータの読出し時には、前記第１の配線と前記センスラッチとが接続され、前記第２の配線と前記電圧印加回路とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第４の配線と前記第１の配線とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第３の配線と前記第２の配線とが接続され、
前記メモリトランジスタへのデータの書込み時には、まず、前記第２の配線と前記センスラッチとが接続され、前記書込み対象のメモリトランジスタに隣接する前記第４の配線を挟んで、前記書込み対象のメモリトランジスタと反対側にあるメモリトランジスタに隣接する前記第３の配線と、前記第２の配線とが接続され、その後、前記第２の配線と前記センスラッチとが接続され、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と前記第２の配線とが接続される、請求項１５記載の半導体メモリ。
【請求項１７】
前記メモリトランジスタからのデータの読出し時には、前記第１の配線と前記センスラッチとが接続され、前記第２の配線と前記電圧印加回路とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第４の配線と前記第１の配線とが接続され、前記読出し対象のメモリトランジスタに隣接する前記第３の配線と前記第２の配線とが接続され、
前記メモリトランジスタへのデータの書込み時には、まず前記第２の配線と前記センスラッチとが接続され、前記書込み対象のメモリトランジスタに隣接する前記第３の配線と前記第２の配線とが接続され、その後、前記第２の配線と前記センスラッチとが接続され、前記書込み対象のメモリトランジスタに隣接する前記第４の配線を挟んで、前記書込み対象のメモリトランジスタと反対側にあるメモリトランジスタに隣接する前記第３の配線と、前記第２の配線とが接続される、請求項１５記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関する。
【背景技術】
【０００２】
近年、フラッシュメモリは急速に低価格化が進み、小さく形成できて、しかも多値記憶に適したメモリ方式が求められている。
【０００３】
たとえば、特許文献１では、互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバーラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることにより、セル間の書込み特性ばらつきが低減された半導体記憶装置が開示されている。
【特許文献１】特開２００４−１５２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、ローカルビット線ＬＢＬの抵抗値が大きく、メモリセルの抵抗値に比べて無視できないレベルであり、さらに、ローカルビット線ＬＢＬの抵抗値の温度依存性、読出すメモリセルの位置依存性が非常に大きいため、読出しマージンが損なわれていた。
【０００５】
読出しマージンを確保するために、非常に大きな温度依存性および位置依存性を補償するために非常に複雑な温度特性補償回路および位置依存性補償回路を搭載する必要があった。
【０００６】
ところで、読出し時は、ドレインに比べてソース側の抵抗が小さい方がソース電圧の浮きを抑えることができ、読出しマージンを上げる上で有効であり、書込み時には、ドレインにかかる電圧が高いほど書込み速度が上がるのでドレイン側の抵抗を小さくしドレイン側の電圧降下を抑えるのが有効であるといえる。
【０００７】
それゆえ、本発明は、上記を実現するメモリトランジスタと配線の接続構成を有する半導体メモリを提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体メモリは、メモリトランジスタが行列状に配置されたメモリアレイと、共通のワード線に接続されるメモリアレイ内のメモリトランジスタに接続する複数のノードと、複数のノードのうち動作の異なる２種類以上のノードに対して、メモリトランジスタへの書込みデータの供給およびメモリトランジスタからの読出しデータの判定を行なうセンスラッチに接続される第１の配線とを接続するための回路とを備える。
【発明の効果】
【０００９】
本発明によれば、読出し時に読出しマージンが上がり、書込み時に書込み速度を上げることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
第１の実施形態は、グローバルビット線ＧＢＬはセンスラッチに接続し、メインソース線ＭＳＬはＭＳＬスイッチ回路（電圧印加回路）に接続したフラッシュメモリに関する。
【００１１】
（フラッシュメモリの構成）
図１は、第１の実施形態のＡＮＤ型のフラッシュメモリアレイの一単位（１ストリング）の構成を示す図である。ここで、ＡＮＤ型のフラッシュメモリとは、フローティングゲート内に蓄積する電子個数を制御することで多ビット記憶を行なうものをいう。
【００１２】
図１を参照して、第１の実施形態のフラッシュメモリアレイの１ストリング１００は、拡散配線（ローカルソース線）０−メモリセルトランジスタ０−第１の制御トランジスタ−メモリセルトランジスタ１−拡散配線（ローカルソース線）１−メモリセルトランジスタ２−第２の制御トランジスタ−メモリセルトランジスタ３を１単位として、この単位の繰返しで構成される。以下、メモリトランジスタは、メモリセルと略す。第１および第２の制御トランジスタは、オンされることによりローカルビット線として機能する。また、ローカルソース線の抵抗は、ローカルビット線の抵抗よりも小さい。
【００１３】
すなわち、メモリセルＣｅｌｌ０＜０＞とメモリセルＣｅｌｌ１＜０＞の間には第１の制御トランジスタｇ０１＜０＞が配置される。メモリセルＣｅｌｌ１＜０＞とメモリセルＣｅｌｌ２＜０＞の間にはローカルソース線ＬＳＬ１＜０＞として機能する配線層が配置される。メモリセルＣｅｌｌ２＜０>とメモリセルＣｅｌｌ３＜０＞の間には第２の制御トランジスタｇ２３＜０＞が配置される。メモリセルＣｅｌｌ３＜０＞とメモリセルＣｅｌｌ０＜１＞の間にはローカルソース線ＬＳＬ３＜０＞として機能する配線層が配置される。
【００１４】
配線層（ＬＳＬ１、ＬＳＬ３）は、第１導電型の半導体領域であり、たとえばＰ基板の場合にｎ注入を行なった拡散層により形成され、ワード線ＷＬに交差する方向に形成される。
【００１５】
メモリセルＣｅｌｌｋ＜ｎ＞（ｋ＝０、１、２、３）のゲートは、ワード線ＷＬに接続される。第１の制御トランジスタｇ０１＜ｎ＞は、制御信号ＡＧ０によってスイッチ制御される。第２の制御トランジスタｇ２３＜ｎ＞は、制御信号ＡＧ２によってスイッチ制御される。
【００１６】
第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞は、図面の縦方向に長いＭＯＳ(Metal-Oxide-Semiconductor)トランジスタである。以下では、第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞がＰ基板上のＮチャネルＭＯＳトランジスタである場合について説明する。
【００１７】
制御信号ＡＧ０およびＡＧ２を高い電圧（たとえば４Ｖ）にして、第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞をオンにすると、第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞は、ワード線ＷＬに交差する方向に強反転層を形成する。強反転層は、ローカルなビット線として機能する。第１の制御トランジスタｇ０１＜ｎ＞により形成されたローカルビット線をＬＢＬ０＜ｎ＞とし、第２の制御トランジスタｇ２３＜ｎ＞により形成されたローカルビット線をＬＢＬ２＜ｎ＞とする。
【００１８】
制御信号ＡＧ０およびＡＧ２を０Ｖまたは負の電圧にして、第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞をオフにすると、第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞はオフとなり、メモリセルを分離する機能を果す。
【００１９】
制御信号ＡＧ０およびＡＧ２を前述の両電圧の中間の電圧（たとえば、０．５Ｖ〜１，５Ｖ）にすると、第１の制御トランジスタｇ０１＜ｎ＞および第２の制御トランジスタｇ２３＜ｎ＞は、ワード線に交差する方向にオン状態とオフ状態の間の抵抗値を持つ弱反転層を形成する。したがって、ワード線ＷＬに正の高電圧を印加してメモリセルＣｅｌｌｋ＜ｎ＞（ｋ＝０、１、２、３）を強反転させるとともに、第１の制御トランジスタｇ０１＜ｎ＞または第２の制御トランジスタｇ２３＜ｎ＞を弱反転させることによって、メモリセルＣｅｌｌｋ＜ｎ＞と第１の制御トランジスタｇ０１＜ｎ＞または第２の制御トランジスタｇ２３＜ｎ＞の境界において電荷を集中させ、ホットエレクトロンを効果的に発生させることができる。
【００２０】
前述の繰返しパターンＣｅｌｌ０＜ｎ＞〜Ｃｅｌｌ３＜ｎ＞につき、１本のグローバルビット線ＧＢＬおよびメインソース線ＭＳＬが割当てられる。また、メモリアレイの左右端のいずれか一方（ここでは、メモリセルＣｅｌｌ０＜０＞およびＣｅｌｌ１＜０＞）への書込みおよび読出しのため、メモリアレイ端には、ダミーのグローバルビット線ＤＧＢＬ、ダミーのメインソース線ＤＭＳＬが設けられている。
【００２１】
グローバルビット線ＧＢＬは、ローカルビット線ＬＢＬ０、ＬＢＬ２、ローカルソース線ＬＳＬ１、ＬＳＬ３に選択的に接続される。各々に選択的に接続するためのＭＯＳトランジスタを制御する制御信号が、制御信号ＳＴＬＢ０(Select To Local Bitline0)、制御信号ＳＴＬＢ２、制御信号ＳＴＰＳ１(Select To Program Sourceline1 )、制御信号ＳＴＰＳ３である。
【００２２】
メインソース線ＭＳＬは、ローカルソース線ＬＳＬ１、ＬＳＬ３に選択的に接続される。各々に選択的に接続するためのＭＯＳトランジスタを制御する制御信号が制御信号ＳＴＬＳ１、ＳＴＬＳ３である。
【００２３】
また、フラッシュメモリアレイの１ストリングにつき、２５６本のワード線ＷＬ０〜ＷＬ２５５が配置されている。
【００２４】
各メモリセルＣｅｌｌｋ＜ｎ＞（ｋ＝０、１、２、３）は、電気的に消去および書込み可能な不揮発性のメモリセルトランジスタである。各メモリセルＣｅｌｌｋ＜ｎ＞は、電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックゲート構造をとる。なお、メモリセルは、スタックゲート構造に限定するものではなく、ＮＲＯＭなどのしきい値電圧の変化で情報を記憶させる不揮発性メモリであってもよい。
【００２５】
各メモリセルＣｅｌｌｋ＜ｎ＞へのデータの書込み処理では、メモリセルのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させて、これをメモリセルのゲートの高電圧による電界で電荷蓄積領域に注入して、メモリセルのしきい値電圧を高くする。
【００２６】
各メモリセルＣｅｌｌｋ＜ｎ＞のデータの読出し処理では、メモリセルに接続されるビット線をプリチャージしておき、所定の判定レベルをメモリセルに接続されるワード線の選択レベルとして与え、ビット線に流れる電流変化または電圧レベルの変化を検出する。
【００２７】
（メモリアレイの構成）
図２は、センスラッチを共通にするメモリアレイの構成を示す図である。
【００２８】
図２を参照して、１個のＢＡＮＫは、４個のＳｕｂ−ＢＡＮＫ＜０＞〜＜３＞に分割されている。また、各Ｓｕｂ−ＢＡＮＫ＜ｉ＞（ｉ＝０〜３）は、数個、たとえば１６個のストリングで構成される。また、各Ｓｕｂ−ＢＡＮＫ＜ｉ＞は、電圧印加回路であるＭＳＬスイッチ回路＜ｉ＞を有する。
【００２９】
グローバルビット線ＧＢＬは、ＢＡＮＫ全体を通じてつながっており、読出し判定回路兼書込回路（センスラッチ）１０に接続している。
【００３０】
一方、メインソース線ＭＳＬは、Ｓｕｂ−Ｂａｎｋ単位に分割されており、分割されたそれぞれのメインソース線ＭＳＬは、ＭＳＬスイッチ回路に接続している。ＭＳＬスイッチ回路は、接続されている分割されたメインソース線ＭＳＬの電圧を制御する。
【００３１】
したがって、このメモリアレイは、１個のセンスラッチにつき、複数個のＭＳＬスイッチ回路を備えることになる。
【００３２】
（センスラッチの構成）
図３は、センスラッチおよびその周辺回路の詳細な構成を示す図である。
【００３３】
図３を参照して、ＭＯＳトランジスタＭ１９，Ｍ３６，Ｍ５３，Ｍ７０は、制御信号ＲＰＣに従って動作するスイッチであり、オンのときには、グローバルビット線ＤＧＢＬ，ＧＢＬ＜０＞，ＧＢＬ＜１＞，ＧＢＬ＜２＞の電圧が制御信号ＦＲＰＣの電圧になる。
【００３４】
ＭＯＳトランジスタＭ２０，Ｍ３７，Ｍ５４，Ｍ７１は、制御信号ＳＴＲＳにしたがって動作するスイッチであり、オンのときには、グローバルビット線ＤＧＢＬ，ＧＢＬ＜０＞，ＧＢＬ＜１＞，ＧＢＬ＜２＞は、それぞれセンスラッチ＜０＞，センスラッチ＜１＞、センスラッチ＜２＞、センスラッチ＜３＞と接続する。
【００３５】
ＭＯＳトランジスタＭ２１，Ｍ３８，Ｍ５５は、制御信号ＳＴＲＮにしたがって動作するスイッチであり、オンのときには、グローバルビット線ＧＢＬ＜０＞，ＧＢＬ＜１＞，ＧＢＬ＜２＞は、それぞれセンスラッチ＜０＞，センスラッチ＜１＞、センスラッチ＜２＞と接続する。
【００３６】
ＭＯＳトランジスタＭ２５，Ｍ４２，Ｍ５９は、制御信号ＴＲにしたがって動作するスイッチであり、オンのときには、グローバルビット線ＧＢＬがセンスラッチと直接接続される。
【００３７】
制御信号ＳＬＰは、センスラッチ＜０＞を構成するＰチャネルＭＯＳトランジスタＭ２７、Ｍ２９、センスラッチ＜１＞を構成するＰチャネルＭＯＳトランジスタＭ４４、Ｍ４６、センスラッチ＜２＞を構成するＰチャネルＭＯＳトランジスタＭ６１、Ｍ６３のソースに与えられる。制御信号ＳＬＮは、センスラッチ＜０＞を構成するＮチャネルＭＯＳトランジスタＭ２８、Ｍ３０、センスラッチ＜１＞を構成するＮチャネルＭＯＳトランジスタＭ４５、Ｍ４７、センスラッチ＜２＞を構成するＮチャネルＭＯＳトランジスタＭ６２、Ｍ６４のソースに与えられる。
【００３８】
ＭＯＳトランジスタＭ３１，Ｍ４８，Ｍ６５は、制御信号ＲＳＡＲにしたがって動作するスイッチであり、ＭＯＳトランジスタＭ３２，Ｍ４９，Ｍ６６は、制御信号ＲＳＡＳにしたがって動作するスイッチであり、これらのスイッチがオンのときには、センスラッチ＜０＞、センスラッチ＜１＞、センスラッチ＜２＞の両ノードＳＬＲ、ＳＬＳが制御信号ＦＲＳＡの電圧となる。
【００３９】
ＭＯＳトランジスタＭ２２，Ｍ３９，Ｍ５６は、制御信号ＶＳＥＮＳＥにしたがって動作するスイッチであり、センスレベルの電圧ＦＳＥＮＳＥと接続される。ＭＯＳトランジスタＭ２３，Ｍ４０，Ｍ５７は、ＧＢＬの電圧にしたがって動作するスイッチである。これらのＭＯＳとランジスタによって、グローバルビット線ＧＢＬの電圧がセンスラッチ＜０＞，センスラッチ＜１＞，センスラッチ＜２＞のノードＳＬＳに取込まれる。
【００４０】
ＭＯＳトランジスタＭ２４，Ｍ４１，Ｍ５８は、制御信号ＰＣにしたがって動作するスイッチであり、ＭＯＳトランジスタＭ２６，Ｍ４３，Ｍ６０は、制御信号ＦＰＣにしたがって動作するスイッチであり、これらによって、センスラッチのノードＳＬＲのデータがグローバルビット線ＧＢＬへ転送される。
【００４１】
ＭＯＳトランジスタＭ３３，Ｍ５０，Ｍ６７は、センスラッチ＜０＞，センスラッチ＜１＞，センスラッチ＜２＞のノードＳＬＳと制御信号ＥＣ、制御信号ＶＳＳとが接続され、すべてのセンスラッチのデータが所望の値になったかどうかを判定するためのスイッチである。
【００４２】
ＭＯＳトランジスタＭ３４，Ｍ５１，Ｍ６８は、制御信号ＹＳ＜０＞，ＹＳ＜１＞，ＹＳ＜２＞にしたがって動作するスイッチであり、オンのときには、センスラッチ＜０＞，センスラッチ＜１＞，センスラッチ＜２＞のノードＳＬＲが入出力線ＩＯＲと接続される。ＭＯＳトランジスタＭ３５，Ｍ５２，Ｍ６９は、制御信号ＹＳ＜０＞，ＹＳ＜１＞，ＹＳ＜２＞にしたがって動作するスイッチであり、オンのときには、センスラッチ＜０＞，センスラッチ＜１＞，センスラッチ＜２＞のノードＳＬＳが入出力線ＩＯＳと接続される。
【００４３】
（ＭＳＬスイッチ回路の構成）
図４は、ＭＳＬスイッチ回路の詳細な構成を示す図である。
【００４４】
図４では、ＭＳＬスイッチ回路＜０＞、ＭＳＬスイッチ回路＜１＞のみを示している。
図４を参照して、動作対象領域がＳｕｂ−Ｂａｎｋ＜０＞の場合、制御信号ＧＭＳＬＳＥＬ＜０＞がハイレベルとなり、制御信号ＧＭＳＬＳＥＬ＜ｎ＞（ｎ≠０）がロウレベルとなる。
【００４５】
これにより、Ｓｕｂ−Ｂａｎｋ＜０＞では、信号ＧＭＳＬＲＳＴおよびＧＭＳＬＶＷＤに従い、メインソース線ＭＳＬの電圧を０Ｖ、４ＶまたはＨｉ−Ｚにすることができる。他方、Ｓｕｂ−Ｂａｎｋ＜ｎ＞（ｎ≠０）では、信号ＧＭＳＬＲＳＴおよびＧＭＳＬＶＷＤの値にかかわらず、ＭＳＬの電圧は常時０Ｖである。
【００４６】
（読出し経路）
図５は、メモリセルＣｅｌｌ０＜０＞およびＣｅｌｌ０＜１＞の読出し経路を示す図である。図５において、点線が読出し経路を表わす。グローバルビット線ＧＢＬ＜０＞およびＧＢＬ＜１＞は、それぞれ別個のセンスラッチに接続される。
【００４７】
メモリセルＣｅｌｌ０＜ｎ＞を読出すときには、制御信号ＳＴＬＢ０および制御信号ＡＧ０を活性化することによって、グローバルビット線ＧＢＬ＜ｎ＞が、メモリセルＣｅｌｌ０＜ｎ＞に隣接するローカルビット線ＬＢＬ０＜ｎ＞に接続され、制御信号ＳＴＬＳ３を活性化することによって、メインソース線ＭＳＬ＜ｎ−１＞がメモリセルＣｅｌｌ０＜ｎ＞に隣接するローカルソース線ＬＳＬ３＜ｎ−１＞に接続される。ただし、ｎ＝０の場合には、ダミーのメインソース線ＤＭＳＬがダミーのローカルソース線ＤＬＳＬ３に接続される。グローバルビット線ＧＢＬ＜ｎ＞は、センスラッチに接続され、メインソース線ＭＳＬ＜ｎ＞は、ＭＳＬスイッチ回路に接続される。
【００４８】
図５において、破線は、メモリセルＣｅｌｌ１＜０＞のデータによって、メモリセルＣｅｌｌ１＜０＞を介してローカルソース線ＬＳＬ１＜０＞が充電される場合を示す。しかしながら、このような場合でも、制御信号ＳＴＰＳ１およびＳＴＬＳ１は非活性化されており、ＭＯＳトランジスタＭ１およびＭ３はオフである。そのため、ローカルソース線ＬＳＬ１＜０＞分の充電が行なわれるだけであり、読出し判定、すなわちグローバルビット線ＧＢＬの電圧の判定に影響を与えることはない。
【００４９】
メモリセルＣｅｌｌ０＜０＞、Ｃｅｌｌ０＜１＞、Ｃｅｌｌ０＜２＞・・・は、それぞれ独自の読出し経路を有する。その結果、同時に多数のメモリセルからのデータの読出しが可能となる。
【００５０】
（読出しシーケンス）
図６は、メモリセルＣｅｌｌ０＜ｎ＞のデータを読出すときの読出しシーケンスのタイミングチャートである。
【００５１】
図６を参照して、まず、シーケンスＳＥＱ−Ｒ１で、制御信号ＳＴＬＢ０が５．０Ｖに活性化される。これにより、ＭＯＳトランジスタＭ１２、Ｍ１５はオンとなる。
【００５２】
次に、シーケンスＳＥＱ−Ｒ２で、制御信号ＡＧ０が３．０Ｖに活性化される。これにより、第１の制御トランジスタｇ０１＜ｎ＞は、ローカルビット線ＬＢＬ０＜ｎ＞として機能する。したがって、グローバルビット線ＧＢＬ０＜ｎ＞とローカルビット線ＬＢＬ０＜ｎ＞とが接続されることになる。
【００５３】
次に、シーケンスＳＥＱ−Ｒ３で、ワード線ＷＬ１２８が活性化され、読出電圧となる。また、図３における制御信号ＲＰＣを５．０Ｖとし、制御信号ＦＲＰＣを１Ｖにする。これにより、グローバルビット線ＧＢＬが１．０Ｖにプリチャージされる。
【００５４】
次に、シーケンスＳＥＱ−Ｒ５で、制御信号ＳＴＬＳ３が活性化され５．０Ｖになる。これにより、ＭＯＳトランジスタＭ１１、Ｍ１４はオンとなり、ローカルソース線ＬＳＬ３＜ｎ−１＞とメインソース線ＭＳＬ３＜ｎ−１＞とが接続される。メモリセルＣｅｌｌ０＜ｎ＞のしきい値がワード線ＷＬ１２８の電圧以下の場合、グローバルビット線ＧＢＬにプリチャージされた電荷がディスチャージされる。一方、メモリセルＣｅｌｌ０＜ｎ＞のしきい値がワード線ＷＬ１２８の電圧を超える場合、グローバルビット線ＧＢＬにプリチャージされた電荷が保持される。一定期間後、グローバルビット線ＧＢＬ＜ｎ＞の電圧をセンスラッチで判定すること（センス動作）により、メモリセルＣｅｌｌ０＜ｎ＞のしきい値の判定、すなわちデータの読出しを行なう。
【００５５】
センス動作の後、シーケンスＳＥＱ−Ｒ７で、制御信号ＳＴＬＢ０、制御信号ＳＴＬＳ３および制御信号ＳＴＬＳ１を５Ｖにする。これによって、グローバルビット線ＧＢＬ＜ｎ＞、メインソース線ＭＳＬ＜ｎ＞およびメインソース線ＭＳＬ＜ｎ−１＞によってローカルビット線ＬＢＬ０＜ｎ＞、ローカルソース線ＬＳＬ１＜ｎ＞およびローカルソース線ＬＳＬ３＜ｎ−１＞が０Ｖにリセットされる。
【００５６】
（メモリセル別の読出し制御について）
図７は、メモリセル別の読出し制御を説明するための図である。
【００５７】
メモリセルＣｅｌｌ１＜ｎ＞、Ｃｅｌｌ２＜ｎ＞、Ｃｅｌｌ３＜ｎ＞についても、メモリセルＣｅｌｌ０＜ｎ＞と同様にデータを読出すことができる。
【００５８】
すなわち、読出しシーケンスでは、グローバルビット線ＧＢＬ＜ｎ＞とセンスラッチとが接続され、メインソース線ＭＳＬ＜ｎ＞とＭＳＬスイッチ回路とが接続され、読出し対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ３＜ｎ＞またはＬＳＬ１＜ｎ＞とメインソース線ＭＳＬ＜ｎ＞とが接続され、読出し対象のメモリセルに隣接するローカルビット線ＬＢＬ０＜ｎ＞またはＬＢＬ２＜ｎ＞とグローバルビット線ＧＢＬ＜ｎ＞とが接続される。
【００５９】
以上のようなメモリアレイの構造にしたことによって、両側に反転層を設けたメモリアレイの構造に比べて読出し時においてソース側抵抗を１／１０以下にすることができる。
【００６０】
（書込み経路）
図８は、メモリセルＣｅｌｌ０＜０＞およびＣｅｌｌ０＜１＞の書込み経路を示す図である。図８において、点線がセルスルー書込み方式による書込み経路を表わす。グローバルビット線ＧＢＬ＜０＞およびＧＢＬ＜１＞は、それぞれ別個のセンスラッチに接続される。
【００６１】
メモリセルＣｅｌｌ０＜ｎ＞が書込み対象のときには、制御信号ＳＴＰＳ１を５Ｖに活性化することによって、グローバルビット線ＧＢＬ＜ｎ＞がメモリセルＣｅｌｌ０＜ｎ＞に隣接するローカルソース線ＬＳＬ１＜ｎ＞に接続される。制御信号ＳＴＬＳ３を８Ｖに活性化することによって、メインソース線ＭＳＬ＜ｎ−１＞がメモリセルＣｅｌｌ１＜ｎ＞に隣接するローカルソース線ＬＳＬ３＜ｎ−１＞に接続される。ただし、ｎ＝０の場合には、ダミーのメインソース線ＤＭＳＬがダミーのローカルソース線ＤＬＳＬ３に接続される。グローバルビット線ＧＢＬ＜ｎ＞は、センスラッチに接続され、メインソース線ＭＳＬ＜ｎ＞は、ＭＳＬスイッチ回路に接続される。
【００６２】
第１の制御トランジスタｇ０１を弱反転させることによって、書込み対象のメモリセルＣｅｌｌ０＜ｎ＞と第１の制御トランジスタｇ０１の弱反転層との間に電界集中が生じる。この電界集中によって、その位置で半導体基板の表面にホットエレクトロンが生じ、そのホットエレクトロンがワード線ＷＬの高電位に引っ張れてフローティングゲートに注入される。フローティングゲートにホットエレクトロンが注入されることによって、メモリセルＣｅｌｌ０＜ｎ＞のしきい値が高くなる。
【００６３】
メモリセルＣｅｌｌ０＜ｎ＞にデータを書込むときには、グローバルビット線ＧＢＬに０Ｖの電圧が与えられ、前述のホットエレクトロンの発生に影響しない。メモリセルＣｅｌｌ０＜ｎ＞にデータを書込まないときには、グローバルビット線ＧＢＬに２Ｖ程度の阻止電圧を与えることにより、前述の電界集中によるホットエレクトロンの発生が抑えられる。これによって、フローティングゲートへのホットエレクトロンの注入が抑えられ、メモリセルＣｅｌｌ０＜ｎ＞のしきい値は変化しない。
【００６４】
メモリセルＣｅｌｌ０＜０＞、Ｃｅｌｌ０＜１＞、Ｃｅｌｌ０＜２＞・・・は、それぞれ独立した書込み経路を有する。その結果、同時に多数のメモリセルへのデータの書込みが可能となる。
【００６５】
（書込みシーケンス）
図９は、メモリセルＣｅｌｌ０＜ｎ＞にデータを書込むときの書込みシーケンスのタイミングチャートである。
【００６６】
図９を参照して、まず、シーケンスＳＥＱ−Ｐ１で、図３における制御信号ＳＴＲＮまたはＳＴＲＳを活性化させて、ＭＯＳトランジスタＭ２０，Ｍ３７，Ｍ５４，Ｍ７１をオンまたはＭＯＳトランジスタＭ２１，Ｍ３８，Ｍ５５をオンさせる。また、制御信号ＴＲを非活性化させて、ＭＯＳトランジスタＭ２５，Ｍ４２，Ｍ５９をオフさせる。また、制御信号ＰＣを活性化させてＭＯＳトランジスタＭ２４，Ｍ４１，Ｍ５８をオンさせる。制御信号ＦＰＣに２Ｖを与える。これにより、グローバルビット線ＧＢＬにセンスラッチのデータが転送される。データを書込む場合には、グローバルビット線ＧＢＬの電圧は書込み電圧０．０Ｖとなり、データを書込まない場合には、グローバルビット線ＧＢＬの電圧は阻止電圧２．０Ｖとなる。
【００６７】
次に、シーケンスＳＥＱ−Ｐ４で、ワード線ＷＬ１２８が活性化され、書込電圧となる。
【００６８】
次に、シーケンスＳＥＱ−Ｐ５で、図４におけるＭＳＬスイッチ回路において、制御信号ＭＳＬＶＷＤ＜０＞を活性化してＭＯＳトランジスタＭ８１，Ｍ８３，Ｍ８５，Ｍ８７などをオンとする。これにより、メインソース線ＭＳＬが４．０Ｖ（第１の電圧）に充電される。また、制御信号ＳＴＰＳ１を５．０ＶにしてＭＯＳトランジスタＭ１などをオンにする。これにより、書込み電圧０Ｖ（第２の電圧）または阻止電圧２．０Ｖ（第３の電圧）がセンスラッチからグローバルビット線ＧＢＬ＜ｎ＞を介してローカルソース線ＬＳＬ１＜ｎ＞に伝達される。
【００６９】
次に、シーケンスＳＥＱ−Ｐ６で、制御信号ＳＴＬＳ３を８Ｖにして、ＭＯＳトランジスタＭ１４などをオンにする。これにより、書込電圧４Ｖがメインソース線ＭＳＬからローカルソース線ＬＳＬ３＜ｎ−１＞に伝達される。また、図４の信号ＭＳＬＶＷＤ＜０＞を非活性化して、メインソース線ＭＳＬの充電を終了する。
【００７０】
次に、シーケンスＳＥＱ−Ｐ７で、制御信号ＡＧ０をしきい値程度の電圧にすることで、第１の制御トランジスタｇ０１は弱反転層を形成し、ローカルソース線ＬＳＬ１＜ｎ＞に書込み電圧（０．０Ｖ）が伝達されているときには、メモリセルＣｅｌｌ０＜ｎ＞に書込みが行なわれる。メモリセルＣｅｌｌ０＜ｎ＞への書込みパルスの印加時には、ローカルソース線ＬＳＬ３＜ｎ−１＞からローカルソース線ＬＳＬ１＜ｎ＞の間を流れる電流によって、メインソース線ＭＳＬの電圧は次第に下がっていく。これは、メインソース線ＭＳＬの充電が終了し、メインソース線ＭＳＬへの新たな電荷供給が行なわれないからである。ローカルソース線ＬＳＬ１＜ｎ＞とローカルソース線ＬＳＬ３＜ｎ−１＞との間の電圧がホットエレクトロンを発生させることができる電圧である間は、フローティングゲートへのホットエレクトロンの注入が行なわれる。ローカルソース線ＬＳＬ１＜ｎ＞とローカルソース線ＬＳＬ３＜ｎ−１＞との間の電圧がホットエレクトロンを発生させることができる電圧より低くなると、フローティングゲートへのホットエレクトロンの注入が行なわれなくなる。
【００７１】
次に、シーケンスＳＥＱ−Ｐ１０で、ローカルソース線ＬＳＬ１＜ｎ＞およびＬＳＬ３＜ｎ＞をリセットする。これで書込みシーケンスは終了する。
【００７２】
このように、充電電荷が放出されるまでの間、書込みが行なわれるという動作方式を採ることによって、書込み時のメモリセル電流がばらついたとしても書込みパルスを発生している間に流れる総電化量は一定であるため、ホットエレクトロンの発生数がメモリセル間でばらつくのを防止することができ、メモリセル間で書込み特性がばらつくのを防止することができる。
【００７３】
上述のシーケンスＳＥＱ−Ｐ６およびＳＥＱ−Ｐ７において、メインソース線ＭＳＬへの充電を終了せずに、メモリセルＣｅｌｌ０＜ｎ＞の書込みパルス印加中においても、メインソース線ＭＳＬへの充電を継続するようにすることも可能である。この場合には、メモリセル間の書込み特性のばらつきは広くなるが、メモリセルのしきい値を大きく変化させることができる。
【００７４】
（メモリセル別の書込み制御について）
図１０は、メモリセル別の書込み制御の違いを説明するための図である。
【００７５】
図１０を参照して、メモリセルＣｅｌｌ１＜ｎ＞、Ｃｅｌｌ２＜ｎ＞、Ｃｅｌｌ３＜ｎ＞についても、メモリセルＣｅｌｌ０＜ｎ＞と同様にデータを書込むことができる。
【００７６】
すなわち、書込みシーケンスでは、グローバルビット線ＧＢＬ＜ｎ＞とセンスラッチとが接続され、メインソース線ＭＳＬ＜ｎ＞とＭＳＬスイッチ回路とが接続され、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞とメインソース線ＭＳＬ＜ｎ＞とが接続され、書込み対象のメモリセルトランジスタを挟んで、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞と反対側にあるローカルソース線ＬＳＬ３＜ｎ＞またはＬＳＬ１＜ｎ＞とグローバルビット線ＧＢＬ＜ｎ＞とが接続される。
【００７７】
ただし、メモリセルＣｅｌｌ１＜ｎ＞にデータを書込む場合には、１個左の単位に属するグローバルビット線対ＧＢＬ＜ｎ−１＞に書込または阻止電圧を加えなければならない。
【００７８】
また、メモリセルＣｅｌｌ０＜ｎ＞、Ｃｅｌｌ１＜ｎ＞、Ｃｅｌｌ２＜ｎ＞、Ｃｅｌｌ３＜ｎ＞のデータの読出し時にグローバルビット線ＧＢＬの電圧をセンスラッチで判定する場合、およびメモリセルＣｅｌｌ０＜ｎ＞、Ｃｅｌｌ２＜ｎ＞、Ｃｅｌｌ３＜ｎ＞へのデータの書込み時にセンスラッチから書込または阻止電圧をグローバルビット線ＧＢＬに転送する場合には、図３における制御信号ＳＴＲＮを５Ｖにしてセンスラッチ＜ｎ＞とグローバルビット線ＧＢＬ＜ｎ＞とを接続する。しかし、メモリセルＣｅｌｌ１＜ｎ＞へのデータの書込み時には制御信号ＳＴＲＳを５Ｖにしてセンスラッチ＜ｎ＞とグローバルビット線ＧＢＬ＜ｎ−１＞とを接続することが必要となる。ただし、ｎ＝０の場合、ＧＢＬ＜ｎ−１＞はダミーのグローバルビット線ＤＧＢＬである。
【００７９】
（多値書込みについて）
図１１は、４値書込みの場合のメモリセルのしきい値分布の例を表わす図である。
【００８０】
図１１において、横軸はしきい値を表わし、縦軸はそのしきい値をもつビット数を表わす。
【００８１】
１回の書込みパルスで変化するメモリセルのしきい値量が多いと、書込みデータ“１１”、“１０”、“００”を書込むときには、対応するしきい値の範囲を超えてしまうことがある（過書込）。一方、１回の書込みパルスで変化するメモリセルのしきい値量が少ないと、書込みパルスを加えなければならない回数が多くなり、特に書込みデータ“０１”などを書込むときには、書込みパルスを加える回数が膨大となる。したがって、過書込みおよび書込みパルスの印加回数が膨大とならずに、書込みデータに対応するしきい値の範囲にメモリセルのしきい値を設定するためには、１回の書込みパルスで変化するメモリセルのしきい値量を適切に設定することが重要である。
【００８２】
ところで、メインソース線ＭＳＬへ充電された充電電荷量が多いほど、１回の書込みパルスで変化するメモリセルのしきい値量は多くなる。そして、メインソース線ＭＳＬの長さが長いほど、すなわちメインソース線ＭＳＬの分割数が少ないほど、メインソース線ＭＳＬに充電される充電電荷量が多くなる。したがって、メインソース線ＭＳＬの分割数を適切な数にすることによって、つまり、ＭＳＬスイッチ回路の配置を適切に行なうことによって、１回の書込みパルスで変化するメモリセルのしきい値量を適切に設定することができる。
【００８３】
また、書込むデータに応じて、メインソース線ＭＳＬへ充電される充電電荷量を変化させるようにしてもよい。すなわち、書込みデータ“０１”を書込む場合には、図９のシーケンスＳＥＱ−Ｐ６およびＳＥＱ−Ｐ７において、メインソース線ＭＳＬへの充電を終了せずに、メモリセルＣｅｌｌ０＜ｎ＞の書込みパルス印加中においても、メインソース線ＭＳＬへの充電、つまり４．０Ｖの印加を継続する（メインソース線ＭＳＬをフローティングにさせない）。
【００８４】
一方、書込みデータ“００”および“１１”を書込み場合、１つ上のレベルとのしきい値の差を確保するために、しきい値の変化量が少ない書込みパルスを繰返し与えた方がよい。その場合には、図９のシーケンスＳＥＱ−Ｐ６およびＳＥＱ−Ｐ７において、メインソース線ＭＳＬへの充電を終了させる（メインソース線ＭＳＬをフローティングにさせる）ことによって、メモリセル間のばらつきを小さくする。
【００８５】
図１２は、消去パルスを印加した後のしきい値分布を示す図である。消去パルスを印加するとは、ワード線ＷＬに負の高電圧を加えることによりフローティングゲートの電位を基板に対して負にすることである。これによって、トンネル酸化膜を通して、フローティングゲートから基板へＦＮ(Fowler-Nordheim)電流が流れることにより、フローティングゲートの電子が減少ししきい値が低くなる。この場合、ワード線ＷＬのすべてのメモリセルに対して同一のパルスをかけるため、各メモリセルの微妙な形状または化学組成の違いによって、図１２に示すように、しきい値の分布幅が広くなる。
【００８６】
図１３は、消去パルスの印加後、書戻し処理をした後のしきい値分布を示す図である。
図１３を参照して、図１２のように分布幅が広くなったしきい値分布は、前述のメインソース線ＭＳＬをフローティングにさせる方法で書戻し処理を行なうことによって引き締めることができる。
【００８７】
図１４は、充電容量ごとの書込みパルスの印加回数とメモリセルのしきい値との関係を表わす図である。
【００８８】
図１４を参照して、メモリセルのしきい値が大きくなるにしたがって、フローティングゲートと基板の間の電位差が小さくなるため、発生したホットエレクトロンのフローティングゲートへの注入効率が落ちる。そのため、メモリセルのしきい値が高くなるにしたがって、同一量のしきい値の変化に要する書込みパルスの印加回数は多くなる。
【００８９】
また、充電容量が大きくなるにしたがって、同一の書込みパルスの印加回数でのメモリセルのしきい値の変化量は大きくなる。したがって、消去時の書戻し動作でしきい値変化が大きくなりすぎて過書込が生ぜず、かつ“００”の書込み時にしきい値変化が小さすぎて、書込みパルスの印加回数が多くなりすぎないような充電容量になるように、ＭＳＬスイッチ回路を配置するようにすればよい。
【００９０】
以上のように、本実施の形態のフラッシュメモリによれば、読出し時は、ドレインに比べてソース側の抵抗が小さくなり、ソース電圧の浮きを抑えることができ、読出しマージンを上げることができ、書込み時には、ドレイン側の抵抗を小さくしてドレイン側の電圧降下を抑えドレインにかかる電圧が高くなり書込み速度を上げることができる。
【００９１】
［第２の実施形態］
第２の実施形態は、メインソース線ＭＳＬを分割可能とするフラッシュメモリに関する。
【００９２】
（ＭＳＬ分割制御回路）
図１５は、ＭＳＬ分割制御回路の構成を示す図である。
【００９３】
図１５を参照して、ＭＳＬ分割制御回路＜０，０＞、ＭＳＬ分割制御回路＜０，１＞、ＭＳＬ分割制御回路＜０，２＞、ＭＳＬ分割制御回路＜０，３＞によって、Ｓｕｂ−Ｂａｎｋ＜０＞内のメインソース線ＭＳＬ＜０，ｎ＞の電気的な分割を制御することができる。
【００９４】
すなわち、制御信号ＭＳＬＴＲ＜０，ｋ＞（ｋ＝０〜３）によって、ＭＳＬ分割制御回路＜０，ｋ＞（ｋ＝０〜３）内のＭＯＳトランジスタのオン／オフを制御することによって、メインソース線ＭＳＬの分割数を制御することができる。
【００９５】
したがって、図１６に示すように、書込みデータが高いしきい値のときには、メインソース線ＭＳＬの分割数を少なくしてメインソース線ＭＳＬの充電容量を大きくし、書込みデータが低いしきい値のときには、メインソース線ＭＳＬの分割数を多くしてメインソース線ＭＳＬの充電容量を小さくすことができる。
【００９６】
以上のように、本実施の形態のＭＳＬスイッチ回路を備えたフラッシュメモリによれば、書込みデータの値に応じて、メインソース線ＭＳＬを最適な容量に設定することによって、第１の実施形態よりもさらに書込み速度を向上することができる。
【００９７】
［第３の実施形態］
第３の実施形態は、グローバルビット線ＧＢＬはセンスラッチとＧＢＬスイッチ回路に接続し、センスラッチは第１の種類のグローバルビット線ＧＢＬ０と第２の種類のＧＢＬ１で共用するフラッシュメモリに関する。
【００９８】
（フラッシュメモリの構成）
図１７は、第３の実施形態のフラッシュメモリアレイの一単位（１ストリング）の構成を示す図である。
【００９９】
図１７を参照して、第３の実施形態のフラッシュメモリアレイの１ストリング２００では、書込み時において、各グローバルビット線ＧＢＬ０＜ｎ＞は、制御信号ＳＴＬＳ３によって制御される選択トランジスタを介して、ローカルソース線ＬＳＬ３＜ｎ−１＞に接続され、各グローバルビット線ＧＢＬ１＜ｎ＞は、制御信号ＳＴＬＳ１によって制御される選択トランジスタを介して、ローカルソース線ＬＳＬ１＜ｎ＞に接続される。
【０１００】
また、読出し時において、各グローバルビット線ＧＢＬ０＜ｎ＞またはＧＢＬ１＜ｎ＞は、制御信号ＳＴＧＢ０、ＳＴＧＢ０によって制御される選択トランジスタを介して、２本のローカルビット線ＬＢＬ０＜ｎ＞およびＬＢＬ２＜ｎ＞のいずれかに接続され、各グローバルビット線ＧＢＬ１＜ｎ＞またはＧＢＬ０＜ｎ＞は、制御信号ＳＴＬＳ１、ＳＴＬＳ３によって制御される選択トランジスタを介して、ローカルソース線ＬＳＬ１＜ｎ＞、ＬＳＬ３＜ｎ＞に接続される。
【０１０１】
ローカルビット線ＬＢＬ０＜ｎ＞、ＬＢＬ２＜ｎ＞の選択は、制御信号ＡＧ０，ＡＧ２によって行なわれる。選択されたローカルビット線側で反転層が形成される。
【０１０２】
（読出し）
図１８は、メモリセルのデータの読出し経路および読出し時の信号の電圧を示す図である。
【０１０３】
図１８において、○のついてメモリセルは、データを読出されるメモリセルを表わし、この例では、メモリセルＣｅｌｌ１＜ｎ＞のデータが読出されることを表わす。ＭＯＳトランジスタの上の記された×は、そのＭＯＳトランジスタがオフであることを表わし、○は、そのＭＯＳトランジスタがオンであることを表わす。
【０１０４】
読出し対象のメモリセルＣｅｌｌ１＜ｎ＞と接続されるワード線ＷＬ２５４が読出し電圧３Ｖに活性化される。
【０１０５】
メモリセルＣｅｌｌ１＜ｎ＞からデータを読出すときには、制御信号ＳＴＧＢ０を５Ｖに活性化し、制御信号ＡＧ０を３Ｖに活性化することによって、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞がローカルビット線ＬＢＬ０＜ｎ＞に接続される。また、制御信号ＳＴＬＳ１を５Ｖに活性化することによって、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞がローカルソース線ＬＳＬ１＜ｎ＞に接続される。第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞とセンスラッチとが接続され、第２の種類のグローバルビット線ＧＢＬ１＜０＞とＧＢＬスイッチ回路とが接続される。
【０１０６】
センスラッチから第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞に１Ｖの電圧が与えられる。これによって、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞の電圧がローカルビット線ＬＢＬ０＜ｎ＞に伝達される。また、ＧＢＬスイッチ回路から第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞に０Ｖの電圧が与えられる。これによって、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞の電圧がローカルソース線ＬＳＬ１＜ｎ＞に伝達される。このように、読出し時には、センスラッチは、ドレイン（電圧の高い方）に接続される。
【０１０７】
（書込み）
図１９は、メモリセルへのデータの書込み経路および書込み時の制御信号の電圧を示す図である。
【０１０８】
図１９において、○のついメモリセルは、データを書込まれるメモリセルを表わし、この例では、メモリセルＣｅｌｌ１＜ｎ＞にデータが書込まれることを表わす。ＭＯＳトランジスタの上の記された×は、そのＭＯＳトランジスタがオフであることを表わし、○は、そのＭＯＳトランジスタがオンであることを表わす。
【０１０９】
書込み対象のメモリセルＣｅｌｌ１＜ｎ＞と接続されるワード線ＷＬ２５４が書込電圧１５Ｖに活性化される。
【０１１０】
メモリセルＣｅｌｌ１＜ｎ＞にデータを書込むときには、制御信号ＳＴＬＳ３を６Ｖに活性化することによって、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞がローカルソース線ＬＳＬ３＜ｎ−１＞に接続される。ただし、ｎ＝０の場合には、第１の種類のグローバルビット線ＧＢＬ０＜０＞がダミーのローカルソース線ＤＬＳＬ３に接続される。また、制御信号ＳＴＬＳ１を６Ｖに活性化することによって、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞がローカルソース線ＬＳＬ１＜ｎ＞に接続される。また、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞とセンスラッチとが接続され、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞とＧＢＬスイッチ回路とが接続される。
【０１１１】
センスラッチから第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞に０Ｖ（書込み時）または２Ｖ（書込まない時）の電圧が与えられる。これによって、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞の電圧がローカルソース線ＬＳＬ３＜ｎ−１＞に伝達される。また、ＧＢＬスイッチ回路から、書込みに関係なく第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞に４Ｖの電圧が与えられる。これによって、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞の電圧がローカルソース線ＬＳＬ１＜ｎ＞に伝達される。このように、書込み時には、センスラッチは、ソース（電圧の低い方）に接続される。
【０１１２】
（メモリアレイの構成）
図２０は、センスラッチを共通にするメモリアレイの構成を示す図である。
【０１１３】
図２０を参照して、１個のＢＡＮＫは、４個のＳｕｂ−ＢＡＮＫ＜０＞〜＜３＞に分割されている。また、各Ｓｕｂ−ＢＡＮＫ＜ｉ＞（ｉ＝０〜３）は、数個、たとえば、１６個のストリングで構成される。また、各Ｓｕｂ−ＢＡＮＫ＜ｉ＞は、ＧＢＬスイッチ回路＜ｉ＞を有する。ＧＢＬスイッチ回路＜ｉ＞は、グローバルビット線ＧＢＬの分割およびそのＳｕｂ−Ｂａｎｋ＜ｉ＞内のグローバルビット線ＧＢＬの電圧を制御する。グローバルビット線ＧＢＬを、多値書込みに最適な電荷の蓄積容量を有するような長さに分割することによって、書込み速度を高速化できる。
【０１１４】
ここで、第１の種類のグローバルビット線ＧＢＬ０および第２の種類のグローバルビット線ＧＢＬがセンスラッチを共用し、一方（メモリセルのドレインに接続される方）だけがセンスラッチに接続される。図２０の例では、第１の種類のグローバルビット線ＧＢＬ０がセンスラッチに接続されている。
【０１１５】
図２１は、ＧＢＬスイッチ回路の構成を示す図である。
図２１では、ＧＢＬスイッチ回路＜３＞のみを示している。
【０１１６】
図２１を参照して、ＭＯＳトランジスタＭ１１８、Ｍ１２２は、制御信号ＧＢＬＴＧ０＜３＞で制御されて、第１の種類のグローバルビット線ＧＢＬ０＜０，３＞、ＧＢＬ０＜１、３＞と第１の種類のグローバルビット線ＧＢＬ０＜０，２＞、ＧＢＬ０＜１，２＞との接続または切断を行なう。
【０１１７】
ＭＯＳトランジスタＭ１１９、Ｍ１２５は、制御信号ＧＢＬＴＧ１＜３＞で制御されて、第２の種類のグローバルビット線ＧＢＬ１＜０，３＞、ＧＢＬ１＜１、３＞と第２の種類のグローバルビット線ＧＢＬ１＜０，２＞、ＧＢＬ１＜１，２＞との接続または切断を行なう。
【０１１８】
ＭＯＳトランジスタＭ１２０、Ｍ１２６は、制御信号ＧＢＬＲＳＴ０＜３＞によって制御されるスイッチであり、センスラッチと接続されなかった第１の種類のグローバルビット線ＧＢＬ０＜０，３＞、ＧＢＬ０＜１，３＞の電圧を制御信号ＦＧＢＬＲＳＴ＜３＞の電圧（＝０Ｖ）にする。ＭＯＳトランジスタＭ１２３、Ｍ１２８は、制御信号ＧＢＬＲＳＴ１＜３＞によって制御されるスイッチであり、センスラッチと接続されなかった第２の種類のグローバルビット線ＧＢＬ１＜０，３＞、ＧＢＬ１＜１，３＞の電圧を制御信号ＦＧＢＬＲＳＴ＜３＞の電圧（＝０Ｖ）にする。
【０１１９】
ＭＯＳトランジスタＭ１２１、Ｍ１２７は、制御信号ＧＢＬＶＷＤ０＜３＞によって制御されるスイッチであり、センスラッチと接続されなかった第１の種類のグローバルビット線ＧＢＬ０＜０，３＞、ＧＢＬ０＜１，３＞の電圧を制御信号ＦＧＢＬＶＷＤ＜３＞の電圧（＝４Ｖ）にする。ＭＯＳトランジスタＭ１２４、Ｍ１２９は、制御信号ＧＢＬＶＷＤ＜３＞によって制御されるスイッチであり、センスラッチと接続されなかった第２の種類のグローバルビット線ＧＢＬ１＜０，３＞、ＧＢＬ１＜１，３＞の電圧を制御信号ＦＧＢＬＶＷＤ＜３＞の電圧（＝４Ｖ）にする。
【０１２０】
メモリセルＣｅｌｌ０＜ｎ＞およびＣｅｌｌ１＜ｎ＞の読出しおよび書込み時において、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞および第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞が接続されるのが、センスラッチとＧＢＬスイッチ回路のいずれであるか、センスラッチおよびＧＢＬスイッチ回路が印加する電圧がいくらであるかについて、以下にまとめる。
【０１２１】
メモリセルＣｅｌｌ１＜ｎ＞の読出し時には、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞が１Ｖを印加するセンスラッチに接続され、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞が０Ｖを印加するＧＢＬスイッチ回路に接続される。メモリセルＣｅｌｌ１＜ｎ＞の書込み時には、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞が０Ｖ（書込み時）または２Ｖ（書込まない時）を印加するセンスラッチに接続され、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞が４Ｖを印加するＧＢＬスイッチ回路に接続される。
【０１２２】
メモリセルＣｅｌｌ０＜ｎ＞の読出し時には、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞が１Ｖを印加するセンスラッチに接続され、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞が０Ｖを印加するＧＢＬスイッチ回路に接続される。メモリセルＣｅｌｌ０＜ｎ＞の書込み時には、第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞が０Ｖ（書込み時）または２Ｖ（書込まない時）を印加するセンスラッチに接続され、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞が４Ｖを印加するＧＢＬスイッチ回路に接続される。
【０１２３】
以上のように、第３の実施形態のフラッシュメモリによれば、第１の実施形態と同様の効果がある。さらに、第３の実施形態のフラッシュメモリによれば、第１の実施形態よりも選択のためのＭＯＳトランジスタの数を少なくすることができ、メモリアレイの面積を低減することができる。
【０１２４】
なお、メモリセルＣｅｌｌ１＜ｎ＞以外のメモリセルについても同様にしてデータの読出しおよび書込みを行なうことができる。
【０１２５】
読出しシーケンスでは、読出し対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞と、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞と第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞の一方とが接続され、その一方のグローバルビット線がＧＢＬスイッチ回路に接続され、読出し対象のメモリセルトランジスタに隣接するローカルビット線ＬＢＬ０＜ｎ＞またはＬＢＬ２＜ｎ＞と、読出し対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞と接続されない方の他方のグローバルビット線とが接続され、その他方のグローバルビット線がセンスラッチに接続される。
【０１２６】
また、書込みシーケンスでは、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞と、第１の種類のグローバルビット線ＧＢＬ０＜ｎ＞と第２の種類のグローバルビット線ＧＢＬ１＜ｎ＞の一方とが接続され、その一方のグローバルビット線とＧＢＬスイッチ回路とが接続され、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞と書込み対象のメモリセルトランジスタを挟んで反対側にあるローカルソース線ＬＳＬ３＜ｎ＞またはＬＳＬ１＜ｎ＞と、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ＞と接続されない方の他方のグローバルビット線とが接続され、その他方のグローバルビット線とセンスラッチとが接続される。
【０１２７】
［第３の実施形態の変形例］
図２２は、第３の実施形態の変形例のフラッシュメモリアレイの構成を示す図である。
【０１２８】
図２２を参照して、制御信号ＳＴＧＢ０およびＳＴＧＢ１によって制御されるＭＯＳトランジスタＭ１００、Ｍ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４、Ｍ１０５は、２個のストリングで共用されている。
【０１２９】
制御信号ＡＧ０１およびＡＧ０２は、与えられたアドレスによって、そのいずれかのみが活性化される。同様に、ローカルビット線ＬＢＬ２＜０＞の制御を行なうもう一つの制御信号ＡＧ２１およびＡＧ２２（図示せず）は、与えられたアドレスによって、そのいずれかのみが活性化される。
【０１３０】
すなわち、制御信号ＳＴＧＢ０が活性化されたとき、ＭＯＳトランジスタＭ１００、Ｍ１０２、Ｍ１０４がオンとなる。
【０１３１】
制御信号ＡＧ０１が活性化されたときには、グローバルビット線ＧＢＬ０＜０＞、ＧＢＬ０＜１＞、ＧＢＬ０＜２＞と、図面の上部のストリングのローカルビット線ＬＢＬ０＜０＞、ＬＢＬ０＜１＞、ＬＢＬ０＜２＞が接続される。一方、制御信号ＡＧ０２が活性化されたときには、グローバルビット線ＧＢＬ０＜０＞、ＧＢＬ０＜１＞、ＧＢＬ０＜２＞と、図面の下部のストリングのローカルビット線ＬＢＬ０＜０＞、ＬＢＬ０＜１＞、ＬＢＬ０＜２＞が接続される。
【０１３２】
制御信号ＡＧ２１が活性化されたときには、グローバルビット線ＧＢＬ０＜０＞、ＧＢＬ０＜１＞、ＧＢＬ０＜２＞と、図面の上部のストリングのローカルビット線ＬＢＬ２＜０＞、ＬＢＬ２＜１＞、ＬＢＬ２＜２＞が接続される。一方、制御信号ＡＧ２２が活性化されたときには、グローバルビット線ＧＢＬ０＜０＞、ＧＢＬ０＜１＞、ＧＢＬ０＜２＞と、図面の下部のストリングのローカルビット線ＬＢＬ２＜０＞、ＬＢＬ２＜１＞、ＬＢＬ２＜２＞が接続される。
【０１３３】
制御信号ＳＴＧＢ１が活性化されたとき、ＭＯＳトランジスタＭ１０１、Ｍ１０３、Ｍ１０５がオンとなる。
【０１３４】
制御信号ＡＧ０１が活性化されたときには、グローバルビット線ＧＢＬ１＜０＞、ＧＢＬ１＜１＞、ＧＢＬ１＜２＞と、図面の上部のストリングのローカルビット線ＬＢＬ０＜０＞、ＬＢＬ０＜１＞、ＬＢＬ０＜２＞が接続される。一方、制御信号ＡＧ０２が活性化されたときには、グローバルビット線ＧＢＬ１＜０＞、ＧＢＬ１＜１＞、ＧＢＬ１＜２＞と、図面の下部のストリングのローカルビット線ＬＢＬ０＜０＞、ＬＢＬ０＜１＞、ＬＢＬ０＜２＞が接続される。
【０１３５】
また、制御信号ＡＧ２１が活性化されたときには、グローバルビット線ＧＢＬ１＜０＞、ＧＢＬ１＜１＞、ＧＢＬ１＜２＞と、図面の上部のストリングのローカルビット線ＬＢＬ２＜０＞、ＬＢＬ２＜１＞、ＬＢＬ２＜２＞が接続される。一方、制御信号ＡＧ２２が活性化されたときには、グローバルビット線ＧＢＬ１＜０＞、ＧＢＬ１＜１＞、ＧＢＬ１＜２＞と、図面の下部のストリングのローカルビット線ＬＢＬ２＜０＞、ＬＢＬ２＜１＞、ＬＢＬ２＜２＞が接続される。
【０１３６】
以上のように、制御信号ＳＴＧＢ０およびＳＴＧＢ１によって制御されるＭＯＳトランジスタを２個のストリングで共用することによって、メモリアレイの面積を低減することができる。
【０１３７】
［第４の実施形態］
第４の実施形態は、グローバルビット線ＧＢＬはセンスラッチに接続し、メインソース線ＭＳＬはセンスラッチと電圧印加回路のいずれかに接続するフラッシュメモリに関する。
【０１３８】
（フラッシュメモリの構成）
図２３は、第４の実施形態のフラッシュメモリアレイの一単位（１ストリング）の構成を示す図である。
【０１３９】
図２３を参照して、第４の実施形態のフラッシュメモリアレイの１ストリング３００では、グローバルビット線ＧＢＬとメインソース線ＭＳＬがメモリアレイに配列に対して交互に接続される。
【０１４０】
各グローバルビット線ＧＢＬ＜ｉ＞は、１個の選択トランジスタを介して、反転層にある２本のローカルビット線ＬＢＬ０＜ｉ＞およびＬＢＬ２＜ｉ＞に接続される。
【０１４１】
各メインソース線ＭＳＬ＜ｉ＞は、２個の選択トランジスタを介して、拡散層にある２本のローカルソース線ＬＳＬ３＜ｉ―１＞およびＬＳＬ１＜ｉ＞に接続される。
【０１４２】
ローカルビット線ＬＢＬ０＜ｉ＞、ＬＢＬ２＜ｉ＞の選択は、制御信号ＡＧ０，ＡＧ２によって行なわれる。選択されたロ−カルビット線側で反転層が形成される。
【０１４３】
（センスラッチの構成）
第４の実施形態では、グローバルソース線ＧＢＬだけでなく、メインソース線ＭＳＬもセンスラッチに接続される。図示は省略するが、図３において、制御信号ＳＴＲＳに応じてオンおよびオフが制御されるＭＯＳトランジスタ群を追加し、これらのＭＯＳトランジスタにメインソース線ＭＳＬが接続されるようにすればよい。
【０１４４】
（ＭＳＬスイッチ回路）
図２４は、ＭＳＬスイッチ回路の構成を示す図である。
【０１４５】
図２４を参照して、ＭＯＳトランジスタＭ１３０、Ｍ１３１は、制御信号ＭＳＬＴＧ１＜３＞によって制御されるスイッチであり、メインソース線ＭＳＬ＜０，３＞、ＭＳＬ＜１，３＞とメインソース線ＭＳＬ＜０，２＞、ＭＳＬ＜１，２＞とを接続または切断を行なう。読出し時には、これらのメインソース線は切断され、書込み時には、これらのメインソース線が接続され、その結果センスラッチに接続される。
【０１４６】
ＭＯＳトランジスタＭ１３２、Ｍ１３３は、制御信号ＭＳＬＲＳＴ＜３＞によって制御されるスイッチであり、メインソース線ＭＳＬ＜０，３＞、ＭＳＬ＜１，３＞の電圧を制御信号ＦＭＳＬＲＳＴ＜３＞の電圧にする。
【０１４７】
ＭＯＳトランジスタＭ１３４、Ｍ１３５は、制御信号ＭＳＬＶＷＤ＜３＞によって制御されるスイッチであり、メインソース線ＭＳＬ＜０，３＞、ＭＳＬ＜１，３＞の電圧を信号ＦＭＳＬＶＷＤ＜３＞の電圧にする。
【０１４８】
グローバルビット線ＧＢＬは、読出し時にのみ用いられるため、グローバルビット線ＧＢＬを分割するためのＭＯＳトランジスタ、グローバルビット線ＧＢＬをチャージするためのＭＯＳトランジスタ、およびグローバルビット線ＧＢＬをディスチャージするためのＭＯＳトランジスタは、設けられていない。
【０１４９】
（読出し）
図２５は、メモリセルからのデータの読出し経路および読出し時の信号の電圧を示す図である。
【０１５０】
図２５において、○のついてメモリセルは、データを読出されるメモリセルを表わし、この例では、メモリセルＣｅｌｌ１＜ｎ＞のデータが読出されることを表わす。ＭＯＳトランジスタの上の記された×は、そのＭＯＳトランジスタがオフであることを表わし、○は、そのＭＯＳトランジスタがオンであることを表わす。
【０１５１】
制御信号ＳＴＬＳ１を６Ｖに活性化することによって、メインソース線ＭＳＬ＜ｎ＞がローカルソース線ＬＳＬ１＜ｎ＞に接続される。また、制御信号ＳＴＧＢ０を６Ｖに活性化し、制御信号ＡＧ０を３Ｖに活性化することによって、グローバルビット線ＧＢＬ＜ｎ＞がローカルビット線ＬＢＬ０＜ｎ＞に接続される。
【０１５２】
センスラッチとグローバルビット線ＧＢＬ＜ｎ＞とが接続される。センスラッチからグローバルビット線ＧＢＬ＜ｎ＞に１Ｖの電圧が与えられ、グローバルビット線ＧＢＬ＜ｎ＞の電圧１Ｖがローカルビット線ＬＢＬ０＜ｎ＞に伝達される。
【０１５３】
また、ＭＳＬスイッチ回路とメインソース線ＭＳＬ＜ｎ＞とが接続される。ＭＳＬスイッチ回路からメインソース線ＭＳＬ＜ｎ＞に０Ｖの電圧が与えられ、メインソース線ＭＳＬ＜ｎ＞の電圧０Ｖがローカルソース線ＬＳＬ１＜ｎ＞に伝達される。
【０１５４】
（書込み）
図２６、図２７および図２８は、メモリセルへのデータの書込み経路および書込み時の信号の電圧を示す図である。
【０１５５】
これらの図において、○のついてメモリセルは、データの書込みが可能なメモリセルを表わす。この例では、メモリセルＣｅｌｌ１＜０＞にはデータが書込まれず、メモリセルＣｅｌｌ１＜１＞およびメモリセルＣｅｌｌ１＜２＞にデータが書込まれる。
【０１５６】
ＭＯＳトランジスタの上の記された×は、そのＭＯＳトランジスタがオフであることを表わし、○は、そのＭＯＳトランジスタがオンであることを表わす。
【０１５７】
まず、図２６を参照して、制御信号ＳＴＬＳ３を６Ｖに活性化することによって、メインソース線ＭＳＬ＜ｎ＞がローカルソース線ＬＳＬ３＜ｎ−１＞に接続される。ただし、ｎ＝０の場合には、メインソース線ＭＳＬ＜０＞がダミーのローカルソース線ＤＬＳＬ３に接続される。
【０１５８】
センスラッチとメインソース線ＭＳＬ＜ｎ＞とが接続される。センスラッチからメインソース線ＭＳＬ＜０＞に２Ｖの阻止電圧が与えられ、これがダミ−のローカルソース線ＤＬＳＬ３に伝えられる。また、センスラッチからメインソース線ＭＳＬ＜１＞およびメインソース線ＭＳＬ＜２＞に０Ｖの電圧が与えられ、これが書込み対象のメモリセルＣｅｌｌ１＜１＞およびメモリセルＣｅｌｌ１＜２＞のソース側に相当するローカルソース線ＬＳＬ３＜０＞およびローカルソース線ＬＳＬ３＜１＞に伝えられる。
【０１５９】
次に、図２７を参照して、制御信号ＳＴＬＳ１を６Ｖに活性化することによって、メインソース線ＭＳＬ＜ｎ＞がローカルソース線ＬＳＬ１＜ｎ＞に接続される。ＭＳＬスイッチ回路とメインソース線ＭＳＬ＜ｎ＞とが接続される。ＭＳＬスイッチ回路からメインソース線ＭＳＬ＜ｎ＞に４Ｖの電圧が与えられ、メモリセルＣｅｌｌ１＜ｎ＞のドレイン側に相当するローカルソース線ＬＳＬ１＜ｎ＞に伝えられる。
【０１６０】
次に、図２８を参照して、制御信号ＡＧ０を１Ｖに活性化することによって、ＭＯＳトランジスタｇ０１＜ｎ＞を弱反転層にする。これにより、メモリセルＣｅｌｌ１＜１＞およびメモリセルＣｅｌｌ１＜２＞に書込みパルスが印加される。ダミーのローカルソース線ＤＬＳＬ３には、２Ｖの阻止電圧が与えられるため、メモリセルＣｅｌｌ１＜０＞には書込みパルスが印加されない。
【０１６１】
このように、本実施の形態では、１本のメインソース線ＭＳＬから２本のローカルソース線ＬＳＬ１、ＬＳＬ３に順次電圧が印加される。
【０１６２】
なお、メモリセルＣｅｌｌ１＜ｎ＞以外のメモリセルについても同様にしてデータの読出しおよび書込みを行なうことができる。
【０１６３】
すなわち、読出しシーケンスでは、グローバルビット線ＧＢＬ＜ｎ＞とセンスラッチとが接続され、メインソース線ＭＳＬ＜ｎ＞とＭＳＬスイッチ回路とが接続され、読出し対象のメモリセルトランジスタに隣接するローカルビット線ＬＢＬ０＜ｎ＞またはＬＢＬ＜２＞とグローバルビット線ＧＢＬ＜ｎ＞とが接続され、読出し対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ−１＞とメインソース線ＭＳＬ＜ｎ＞とが接続される。
【０１６４】
また、書込みシーケンスでは、まず、メインソース線ＭＳＬ＜ｎ＞とセンスラッチとが接続され、書込み対象のメモリセルトランジスタに隣接するローカルビット線ＬＢＬ０＜ｎ＞またはＬＢＬ２＜ｎ＞を挟んで、書込み対象のメモリセルトランジスタと反対側にあるメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ−１＞とメインソース線ＭＳＬ＜ｎ＞とが接続され、その後、メインソース線ＭＳＬ＜ｎ＞とＭＳＬスイッチ回路とが接続され、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ３＜ｎ−１＞またはＬＳＬ１＜ｎ＞とメインソース線ＭＳＬ＜ｎ＞とが接続される。
【０１６５】
以上のように、第４の実施形態のフラッシュメモリによれば、第１の実施形態と同様の効果がある。
【０１６６】
［第４の実施形態の変形例１］
第４の実施形態では、図２６および図２７に示すように、ローカルソース線ＤＬＳＬ３、ＬＳＬ３＜０＞およびＬＳＬ３＜１＞に２Ｖまたは０Ｖの電圧を与え（ステップ１）、、その後、ローカルソース線ＬＳＬ１＜０＞、ＬＳＬ１＜１＞およびＬＳＬ１＜２＞に４Ｖの電圧を与えた（ステップ２）。
【０１６７】
しかしながら、ステップ１とステップ２の順序はいずれが先であってもよく、ステップ２を行なった後、ステップ１を行なうものとしてもよい。この場合、メインソース線ＭＳＬは、ＭＳＬスイッチ回路、センスラッチの順に接続される。
【０１６８】
すなわち、本変形例では、読出しシーケンスでは、グローバルビット線ＧＢＬ＜ｎ＞とセンスラッチとが接続され、メインソース線ＭＳＬ＜ｎ＞とＭＳＬスイッチ回路とが接続され、読出し対象のメモリセルトランジスタに隣接するローカルビット線ＬＢＬ０＜ｎ＞またはＬＢＬ＜２＞とグローバルビット線ＧＢＬ＜ｎ＞とが接続され、読出し対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ−１＞とメインソース線ＭＳＬ＜ｎ＞とが接続される。
【０１６９】
また、書込みシーケンスでは、まず、メインソース線ＭＳＬ＜ｎ＞とＭＳＬスイッチ回路とが接続され、書込み対象のメモリセルトランジスタに隣接するローカルソース線ＬＳＬ３＜ｎ−１＞またはＬＳＬ１＜ｎ＞とメインソース線ＭＳＬ＜ｎ＞とが接続され、その後、メインソース線ＭＳＬ＜ｎ＞とセンスラッチとが接続され、書込み対象のメモリセルトランジスタに隣接するローカルビット線ＬＢＬ０＜ｎ＞またはＬＢＬ２＜ｎ＞を挟んで、書込み対象のメモリセルトランジスタと反対側にあるメモリセルトランジスタに隣接するローカルソース線ＬＳＬ１＜ｎ＞またはＬＳＬ３＜ｎ−１＞とメインソース線ＭＳＬ＜ｎ＞とが接続される。
【０１７０】
［第４の実施形態の変形例２］
図２９は、第４の実施形態の変形例のフラッシュメモリアレイの構成を示す図である。
【０１７１】
図２９を参照して、制御信号ＳＴＧＢ０によって制御されるＭＯＳトランジスタＭ１１５、Ｍ１１６、Ｍ１１７は、２個のストリングで共用されている。
【０１７２】
制御信号ＡＧ０１およびＡＧ０２は、与えられたアドレスによって、そのいずれかのみが活性化される。同様に、制御信号ＡＧ２１およびＡＧ２２は、与えられたアドレスによって、そのいずれかのみが活性化される。
【０１７３】
制御信号ＳＴＧＢ０が活性化されたとき、ＭＯＳトランジスタＭ１１５、Ｍ１１６、Ｍ１１７がオンとなる。
【０１７４】
制御信号ＡＧ０１が活性化されたときには、グローバルビット線ＧＢＬ＜０＞、ＧＢＬ＜１＞、ＧＢＬ＜２＞と、図面の上部のストリングのローカルビット線ＬＢＬ０＜０＞、ＬＢＬ０＜１＞、ＬＢＬ０＜２＞が接続される。一方、制御信号ＡＧ０２が活性化されたときには、グローバルビット線ＧＢＬ＜０＞、ＧＢＬ＜１＞、ＧＢＬ＜２＞と、図面の下部のストリングのローカルビット線ＬＢＬ０＜０＞、ＬＢＬ０＜１＞、ＬＢＬ０＜２＞が接続される。
【０１７５】
また、制御信号ＡＧ２１が活性化されたときには、グローバルビット線ＧＢＬ＜０＞、ＧＢＬ＜１＞、ＧＢＬ＜２＞と、図面の上部のストリングのローカルビット線ＬＢＬ２＜０＞、ＬＢＬ２＜１＞、ＬＢＬ２＜２＞が接続される。一方、制御信号ＡＧ２２が活性化されたときには、グローバルビット線ＧＢＬ＜０＞、ＧＢＬ＜１＞、ＧＢＬ＜２＞と、図面の下部のストリングのローカルビット線ＬＢＬ２＜０＞、ＬＢＬ２＜１＞、ＬＢＬ２＜２＞が接続される。
【０１７６】
以上のように、本変形例によれば、制御信号ＳＴＧＢ０によって制御されるＭＯＳトランジスタを２個のストリングで共用することによって、メモリアレイの面積を低減することができる。
【０１７７】
［第５の実施形態］
第５の実施形態は、メモリセルからのデータの読出し時の問題点を改善したフラッシュメモリに関する。
【０１７８】
図３０は、メモリセルからのデータの読出し時の問題点を説明するための図である。
図３０を参照して、読出し対象として選択されたメモリセルと共通の反転層とワード線に接続される非選択メモリセルの状態の違いによって、非選択メモリセルに接続されるローカルビット線ＬＢＬ（反転層）にもグローバルビット線ＧＢＬの電圧がチャージまたはディスチャージされることによって読出しマージンが減少するという問題がある。具体的には、充電時間が増大し、およびディスチャージによる読出しデータの判定値の誤差が増大する。
【０１７９】
図３１は、第５の実施形態のフラッシュメモリのメモリセルからのデータの読出し経路および読出し時の信号の電圧を表わす図である。
【０１８０】
図３１は、図１８に示されるフラッシュメモリアレイのメモリセルからのデータの読出しの改善例を表わす図である。
【０１８１】
まず、制御信号ＳＴＧＢ０およびＳＴＬＳ３を６Ｖに活性化することにより、グローバルビット線ＧＢＬ０＜ｎ＞は、反転層のローカルビット線ＬＢＬ０＜ｎ＞と、拡散層のローカルソース線ＬＳＬ３＜ｎ−１＞に同時に接続される。これにより、グローバルビット線ＧＢＬ０＜ｎ＞の電圧は、反転層のローカルビット線ＬＢＬ０＜ｎ＞に印加されるとともに、拡散層のローカルソース線ＬＳＬ３＜ｎ−１＞にも印加される。
【０１８２】
ローカルソース線ＬＳＬ３＜ｎ−１＞の充電が終了後、制御信号ＳＴＬＳ３を０Ｖに非活性化する。これにより、グローバルビット線ＧＢＬ０＜ｎ＞とローカルソース線ＬＳＬ３＜ｎ−１＞とが切り離される。
【０１８３】
これによって、少なくとも充電時間の増大を抑えることができる。なぜなら、抵抗の比較的高い反転層と非選択メモリセルのチャネル抵抗の合算抵抗を経て、ＬＳＬを充電するよりも直接拡散層を充電する方が充電時間が短くなるからである。また、拡散層の容量自体はＧＢＬ容量に比べて小さいので安定して充電することができ、ディスチャージ時の読出しマージンの低下を抑えることができるからである。
【０１８４】
以上のように、第５の実施形態のフラッシュメモリによれば、読出しマージンが減少するという問題を解決することができる。
【０１８５】
本発明は、上記の実施形態に限定されるものではない。たとえばメモリトランジスタは、４値を記憶するものに限られず、２値を記憶するものであってもよい。また、本発明は、フラッシュメモリに限定されるものではなく、ＥＥＰＲＯＭなどの記憶形式の不揮発性メモリに適用することができる。
【０１８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８７】
【図１】第１の実施形態のフラッシュメモリアレイの一単位（１ストリング）の構成を示す図である。
【図２】センスラッチを共通にするメモリアレイの構成を示す図である。
【図３】センスラッチおよびその周辺回路の詳細な構成を示す図である。
【図４】ＭＳＬスイッチ回路の詳細な構成を示す図である。
【図５】メモリセルＣｅｌｌ０＜０＞およびＣｅｌｌ０＜１＞の読出し経路を示す図である。
【図６】メモリセルＣｅｌｌ０＜ｎ＞のデータを読出すときの読出しシーケンスのタイミングチャートである。
【図７】メモリセル別の読出し制御を説明するための図である。
【図８】メモリセルＣｅｌｌ０＜０＞およびＣｅｌｌ０＜１＞の書込み経路を示す図である。
【図９】メモリセルＣｅｌｌ０＜ｎ＞にデータを書込むときの書込みシーケンスのタイミングチャートである。
【図１０】メモリセル別の書込み制御の違いを説明するための図である。
【図１１】４値書込みの場合のメモリセルのしきい値分布の例を表わす図である。
【図１２】消去パルスを印加した後のしきい値分布を示す図である
【図１３】消去パルスの印加後、書戻し処理をした後のしきい値分布を示す図である。
【図１４】充電容量ごとの書込みパルスの印加回数とメモリセルのしきい値との関係を表わす図である。
【図１５】第２の実施形態のＭＳＬ分割制御回路の構成を示す図である。
【図１６】書込みデータとメインソース線ＭＳＬの分割数の対応の例を表す図である。
【図１７】第３の実施形態のフラッシュメモリアレイの一単位（１ストリング）の構成を示す図である。
【図１８】メモリセルのデータの読出し経路および読出し時の信号の電圧を示す図である。
【図１９】メモリセルへのデータの書込み経路および書込み時の信号の電圧を示す図である。
【図２０】センスラッチを共通にするメモリアレイの構成を示す図である。
【図２１】ＧＢＬスイッチ回路の構成を示す図である。
【図２２】第３の実施形態の変形例のフラッシュメモリアレイの構成を示す図である。
【図２３】第４の実施形態のフラッシュメモリアレイの一単位（１ストリング）の構成を示す図である。
【図２４】ＭＳＬスイッチ回路の構成を示す図である。
【図２５】メモリセルからのデータの読出し経路および読出し時の信号の電圧を示す図である。
【図２６】メモリセルへのデータの書込み経路および書込み時の信号の電圧を示す図である。
【図２７】メモリセルへのデータの書込み経路および書込み時の信号の電圧を示す図である。
【図２８】メモリセルへのデータの書込み経路および書込み時の信号の電圧を示す図である。
【図２９】第４の実施形態の変形例のフラッシュメモリアレイの構成を示す図である。
【図３０】メモリセルからのデータの読出し時の問題点を説明するための図である。
【図３１】第５の実施形態のフラッシュメモリのメモリセルからのデータの読出し経路および読出し時の信号の電圧を表わす図である。
【符号の説明】
【０１８８】
Ｍ１〜Ｍ１３５  ＭＯＳトランジスタ、ＧＢＬ  グローバルビット線、ＭＳＬ  メインソース線、ＬＢＬ  ローカルビット線、ＬＳＬ  ローカルソース線、１０  読出判定回路兼書込回路（センスラッチ）、１００，２００，２１０，３００，３１０，４００  フラッシュメモリアレイの１ストリング。
【図１】
2007004870.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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