(57)【要約】【課題】  小面積かつ高速なデータ読出が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。【解決手段】  本発明に係る半導体記憶装置は、トランジスタＱＮ１〜ＱＮ４およびトランジスタＭＮ１およびＭＮ２とで構成される。そして、トランジスタＱＮ３およびＱＮ４は非導通に設定される。これに伴い、トランジスタＱＮ１およびＱＮ４の組で対称な構造が形成される。また、トランジスタＱＮ３およびＱＮ２の組で対称な構造が形成される。サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
相補的なデータを入出力する第１および第２のビット線と、
選択信号に基づいて第１の記憶ノードと前記第１のビット線との間の接続を制御する第１のトランジスタと、
前記選択信号に基づいて第２の記憶ノードと前記第２のビット線の間の接続を制御する第２のトランジスタと、
前記第１および第２の記憶ノードの電位を保持して出力するフリップフロップとを備え、
前記フリップフロップは、
ゲートが前記第２の記憶ノードと接続され、固定電位と前記第１の記憶ノードとの間に設けられた第３のトランジスタと、
ゲートが前記第１の記憶ノードと接続され、前記固定電位と前記第２の記憶ノードとの間に設けられた第４のトランジスタとを含み、
前記第１の記憶ノードと前記第２のビット線との間の接続を制御する第５のトランジスタと、
前記第２の記憶ノードと前記第１のビット線との間の接続を制御する第６のトランジスタとをさらに備え、
前記第５および第６のトランジスタは非導通に設定される、半導体記憶装置。
【請求項２】
前記第１〜第６のトランジスタは、第１導電型トランジスタであり、
前記第１〜第６のトランジスタは、半導体基板表面に設けられた第２導電型のウェル内に形成される、請求項１記載の半導体記憶装置。
【請求項３】
前記第３および第４のトランジスタは、第１導電型トランジスタであり、
前記第１、第２、第５および第６のトランジスタは、第２導電型トランジスタであり、
前記第３および第４のトランジスタは、半導体基板表面の第２導電型のウェル内に形成され、
前記第１、第２、第５および第６のトランジスタは、前記半導体基板表面の第１導電型のウェル内に形成される、請求項１記載の半導体記憶装置。
【請求項４】
半導体基板表面に形成される、前記第１、第３および第５のトランジスタの各々のゲート領域は、一直線状に形成され、
前記第１の記憶ノードは、前記第１、第３および第５のトランジスタとそれぞれ電気的に結合するために半導体基板上層の第１の金属配線層を用いて一直線状に形成された第１の配線経路を有し、
前記半導体基板表面に形成される、前記第２、第４および第６のトランジスタの各々のゲート領域は、一直線状に形成され、
前記第２の記憶ノードは、前記第２、第４および第６のトランジスタとそれぞれ電気的に結合するために前記半導体基板上層の前記第１の金属配線層を用いて一直線状に形成された第２の配線経路を有する、請求項１記載の半導体記憶装置。
【請求項５】
前記選択信号を伝達するためのワード線をさらに備え、
前記第１および第２のビット線は、前記半導体基板上層の前記第１の金属配線層よりも上の金属配線層である第２の金属配線層を用いて形成され、
前記ワード線は、前記半導体基板上層の前記第２の金属配線層よりも上の金属配線層である第３の金属配線層を用いて形成される、請求項４記載の半導体記憶装置。
【請求項６】
前記第１および第２の記憶ノードの電位をそれぞれ保持するための容量性素子をさらに設ける、請求項１記載の半導体記憶装置。
【請求項７】
前記容量性素子は、シリコン酸化膜より誘電率の高い絶縁膜を用いて形成される、請求項６記載の半導体記憶装置。
【請求項８】
前記第１および第２のトランジスタの電流増幅率は、前記第３および第４のトランジスタの電流増幅率よりも大きい、請求項１記載の半導体記憶装置。
【請求項９】
前記第１および第２のトランジスタのサイズ比（Ｗ／Ｌ）は、前記第３および第４のトランジスタのサイズ比よりも大きい、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置、特に低電源電圧動作での動作を実現するＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＳＲＡＭは、携帯端末等に使用されるＡＳＩＣ（特定用途向け集積回路）等のキャッシュメモリとして幅広く利用されている。このような用途に用いられるＳＲＡＭは限られた容量の電池を電源とするため、小型であるとともに低消費電力であることが要求されている。この点で、消費電力は電源電圧の２乗に比例するため、近年、低消費電力化を図るために電源電圧を下げることが一般的に行なわれている。
【０００３】
一方で、電源電圧を下げるとＳＲＡＭのメモリセル（以下、ＳＲＡＭセルとも称する）を構成するＭＯＳトランジスタの動作速度が低下することになる。このため、ＭＯＳトランジスタのしきい値電圧を下げて動作速度を確保することが要求される。
【０００４】
しかしながら、ＭＯＳトランジスタのしきい値電圧を低下させるとスタンバイ時（待機時）におけるサブスレッショルドリーク電流が増加するため効果的な低消費電力が困難になるという問題がある。
【０００５】
特開２００５−５１２６４号公報においては、要求される動作速度が高速か否かに応じてＭＯＳトランジスタを２組に分けてそれぞれの組に応じてしきい値電圧の低い高速なＭＯＳトランジスタあるいはしきい値電圧の高い低消費電力なＭＯＳトランジスタを設計することにより高速化とともに低消費電力化を図る方式が開示されている。
【０００６】
また、特開２００４−２６５５４９号公報および特開平９−２４５４８０号公報においては、通常のＳＲＡＭセルに読み出し動作を加速させるためのＭＯＳトランジスタを設けて高速性および低消費電力化を図る方式が開示されている。
【特許文献１】特開２００５−５１２６４号公報
【特許文献２】特開２００４−２６５５４９号公報
【特許文献３】特開平９−２４５４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１においては、ＭＯＳトランジスタを２組に分けてそれぞれしきい値電圧の低いあるいは高いＭＯＳトランジスタを設計する必要があり、しきい値電圧の設定のためにイオン注入量をそれぞれ制御する必要があり製造工程が複雑になるという問題がある。
【０００８】
また、特許文献２および３においては、加速させるためのＭＯＳトランジスタを設けた構成が示されているが、通常のＳＲＡＭセルにさらに構成部品が追加されるため回路面積が増大するという問題が発生する。
【０００９】
また、ＳＲＡＭセルは、互いに異なる電位レベルに設定される記憶ノードを有しており、ＭＯＳトランジスタを介して２本の互いに相補のビット線とそれぞれ電気的に結合されている。
【００１０】
ここで、記憶ノードの電位レベルは互いに異なるためデータ読出開始前に２本の互いに相補のビット線がともに同じ電位レベルにプリチャージされた場合であっても記憶ノード側にサブスレッショルドリーク電流が流入あるいは記憶ノード側からサブスレッショルドリーク電流が流出する可能性がある。
【００１１】
それゆえ、当該２本のビット線と接続されている複数の非選択ＳＲＡＭセルのサブスレッショルドリーク電流の影響を受けて、２本の互いに相補のビット線がプリチャージされた電位レベルから変動してしまう可能性がある。
【００１２】
これに伴い、２本の互いに相補のビット線と電気的に結合されるいわゆるセンスアンプのデータ読出マージンが低下することになり高速なデータ読出が困難となる問題が発生する。
【００１３】
本発明は上記のような問題を解決するためになされたものであって、小面積かつ高速なデータ読出が可能なＳＲＡＭセルを有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体記憶装置は、相補的なデータを入出力する第１および第２のビット線と、選択信号に基づいて第１の記憶ノードと前記第１のビット線との間の接続を制御する第１のトランジスタと、選択信号に基づいて第２の記憶ノードと前記第２のビット線の間の接続を制御する第２のトランジスタと、第１および第２の記憶ノードの電位を保持して出力するフリップフロップとを備える。フリップフロップは、ゲートが前記第２の記憶ノードと接続され、固定電位と前記第１の記憶ノードとの間に設けられた第３のトランジスタと、ゲートが前記第１の記憶ノードと接続され、前記固定電位と前記第２の記憶ノードとの間に設けられた第４のトランジスタとを含み、第１の記憶ノードと前記第２のビット線との間の接続を制御する第５のトランジスタと、第２の記憶ノードと前記第１のビット線との間の接続を制御する第６のトランジスタとをさらに備える。第５および第６のトランジスタは非導通に設定される。
【発明の効果】
【００１５】
本発明に係る半導体記憶装置は、第１〜第６のトランジスタのみで構成され、第５および第６のトランジスタは非導通に設定される。これに伴い、第１のトランジスタと第５のトランジスタの組で対称となり、第２のトランジスタと、第６のトランジスタの組で対称なレイアウトとなる。したがって、小面積であり、サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持するためセンスアンプのデータ読出マージンを確保して高速なデータ読出が可能である。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【００１８】
図１を参照して、本発明の実施の形態１に従う半導体記憶装置１は、制御信号ＣＭＤに応答してデバイス全体の動作を制御するコントロール回路５と、各々が行列状に配置されたメモリセルＭＣを有するメモリアレイ１０とを備える。ここで、メモリアレイ１０に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１９】
また、半導体記憶装置１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。
【００２０】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に基づいて内部回路に伝達もしくは外部に出力する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２１】
なお、本例においてはメモリアレイ１０において代表的に単一のメモリセルＭＣが示されメモリセル行に対応して設けられたワード線ＷＬおよびメモリセル列に対応して設けられた互いに相補の関係にあるビット線ＢＬ，／ＢＬとが代表的に１本ずつ示されている。
【００２２】
図２は、本発明の実施の形態１に従うメモリアレイ１０に集積配置されたメモリセルＭＣの接続を説明する図である。
【００２３】
図２を参照して、本発明の実施の形態１に従うメモリアレイ１０は行列状に集積配置された複数のメモリセルＭＣを有する。本例においては、６個のメモリセルＭＣが一例として示されている。ここで、（ｐ，ｑ）の記号は、ｐ行ｑ列の位置を指し示すものとする。  
【００２４】
本例においては、メモリセルＭＣ（ｍ，ｎ−１），ＭＣ（ｍ，ｎ），ＭＣ（ｍ，ｎ＋１），ＭＣ（ｍ＋１，ｎ−１），ＭＣ（ｍ＋１，ｎ），ＭＣ（ｍ＋１，ｎ＋１）が示されている。
【００２５】
本発明の実施の形態１に従うメモリアレイ１０は、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられるワード線ＷＬとを含む。ここでは、ビット線ＢＬｎ−１〜ＢＬｎ＋２が示されている。
【００２６】
本例においては、ビット線ＢＬは、隣接するメモリセル列と共有する構成となっている。
【００２７】
具体的には、メモリセルＭＣ（ｍ，ｎ−１）と、隣接するメモリセルＭＣ（ｍ，ｎ）とは、ビット線ＢＬｎを共有している。また、メモリセルＭＣ（ｍ，ｎ）と、メモリセルＭＣ（ｍ，ｎ＋１）は、ビット線ＢＬｎ＋１を共有している。
【００２８】
そして、ｎ−１列（ｎ：２ｋ（ｋは１以上の自然数））の奇数列メモリセルＭＣは、ビット線ＢＬｎ−１，ＢＬｎを介して一方側に設けられたセンスアンプＳＡｎ−１と電気的に接続されてデータ読出が実行される。また、ｎ列（ｎ：２ｋ（ｋは１以上の自然数））の偶数列のメモリセルＭＣは、ビット線ＢＬｎ，ＢＬｎ＋１を介して他方側に設けられたセンスアンプＳＡｎと電気的に結合されてデータ読出が実行される。また、ｎ＋１列のメモリセルＭＣは、ビット線ＢＬｎ＋１，ＢＬｎ＋２を介して一方側に設けられたセンスアンプＳＡｎ＋１と電気的に結合されてデータ読出が実行される。
【００２９】
また、メモリセル行にそれぞれ対応して２本のワード線ＷＬが設けられる。具体的には、ｍ行のメモリセル行に対応してワード線ＷＬｍ＿ａ，ＷＬｍ＿ｂとが設けられる。また、ｍ＋１行のメモリセル行に対応してワード線ＷＬｍ＋１＿ａ，ＷＬｍ＋１＿ｂとが設けられる。
【００３０】
そして、ワード線ＷＬｍ＿ａ，ＷＬｍ＿ｂは、それぞれ奇数列および偶数列のメモリセルＭＣと電気的に結合される。本例においては、ワード線ＷＬｍ＿ａは、奇数列のメモリセルＭＣと電気的に結合される。また、ワード線ＷＬｍ＋１＿ｂは、偶数列のメモリセルＭＣと電気的に結合される。他のメモリセルについても上記と同様の方式に従ってワード線およびビット線と電気的に接続される。
【００３１】
本発明の実施の形態１に従うメモリアレイ１０の構成、すなわちビット線を共有した構成とすることにより全体としてメモリアレイの占有面積を縮小することが可能となる。
【００３２】
また、センスアンプＳＡは、交互に一方側および他方側に設けられた構成であるためセンスアンプＳＡのレイアウトマージンを確保する点でも有利な構成である。
【００３３】
図３は、本発明の実施の形態１に従うメモリセルＭＣの構成を説明する回路構成図である。
【００３４】
図３参照して、本発明の実施の形態１に従うメモリセルＭＣは、トランジスタＭＮ１，ＭＮ２と、トランジスタＱＮ１〜ＱＮ４とを含む。トランジスタＭＮ１は、記憶ノードＮ１と固定電圧ＶＳＳ（０Ｖ）との間に配置され、そのゲートは記憶ノードＮ２と電気的に結合される。トランジスタＭＮ２は、記憶ノードＮ２と固定電圧ＶＳＳとの間に配置され、そのゲートは記憶ノードＮ１と電気的に結合される。トランジスタＱＮ１は、ビット線ＢＬｎ−１と記憶ノードＮ１との間に配置され、そのゲートはワード線ＷＬと電気的に結合される。トランジスタＱＮ２は、記憶ノードＮ２とビット線ＢＬｎとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。トランジスタＱＮ３は、ビット線ＢＬｎ−１と記憶ノードＮ２との間に配置され、そのゲートは固定電圧ＶＳＳとの入力を受ける。トランジスタＱＮ４は、ビット線ＢＬｎと記憶ノードＮ１との間に配置され、そのゲートは固定電圧ＶＳＳの入力を受ける。すなわち、記憶ノードＮ１およびＮ２は、クロスカップリングされた構成であり、いわゆるフリップフロップ回路を形成する。ここで、トランジスタＭＮ１，ＭＮ２と、トランジスタＱＮ１〜ＱＮ４は、ＮチャネルＭＯＳトランジスタとする。
【００３５】
本願構成において、トランジスタＱＮ３およびＱＮ４は、固定電圧ＶＳＳの入力を受けるため常に非導通状態に設定されている。
【００３６】
記憶ノードＮ１および記憶ノードＮ２に対するデータ書込およびデータ読出は、ワード線ＷＬの活性化（「Ｈ」レベル）に応答するアクセストランジスタであるトランジスタＱＮ１およびＱＮ２が導通することにより、記憶ノードＮ１およびＮ２とビット線ＢＬｎ−１およびＢｌｎとがそれぞれ電気的に結合されることによって実行される。
【００３７】
たとえば、ワード線ＷＬが非活性化（Ｌレベル）されて、トランジスタＱＮ１およびＱＮ２が非導通状態である場合には、記憶ノードＮ１およびＮ２に保持されるデータレベルに応じて、トランジスタＭＮ１およびＭＮ２の一方が導通する。これにより、メモリセルに保持されるデータレベルに応じて、記憶ノードＮ１およびＮ２は、固定電圧ＶＳＳと電気的に結合されて一方の記憶ノードＮ１の電位レベルが「Ｌ」レベルに設定される。たとえば、本例においては、記憶ノードＮ１およびＮ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される場合には、データレベルを「１」とし、「Ｌ」レベルおよび「Ｈ」レベルに設定される場合には、データレベルを「０」とする。なお、記憶ノードＮ１およびＮ２とデータレベルの「１」および「０」との関係については、これに限られず逆に設定するようにしても良い。
【００３８】
なお、本願構成の場合には、記憶ノードＮ１およびＮ２の電位レベルの一方および他方は「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定されるが、記憶ノードＮ１およびＮ２の一方側の「Ｈ」レベルの電位レベルを維持可能な構成ではないため定期的にリフレッシュ（再書込み）が必要である。
【００３９】
データ書込の際には、ビット線ＢＬｎ−１およびビット線ＢＬｎがそれぞれデータレベルに応じた電位レベルに設定される。たとえば、データレベル「１」を書き込む場合には、ビット線ＢＬｎ−１およびＢＬｎは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。そして、ワード線ＷＬが活性化されることにより記憶ノードＮ１およびＮ２は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定されてデータレベル「１」のデータ書込を実行することができる。一方、データレベル「０」を書き込む場合には、ビット線ＢＬｎ−１およびＢＬｎは、それぞれ「Ｌ」レベル及び「Ｈ」レベルに設定される。そして、ワード線ＷＬが活性化されることにより記憶ノードＮ１およびＮ２は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定されてデータレベル「０」のデータ書込を実行することができる。
【００４０】
また、リフレッシュは周期的に実行する必要があるがリフレッシュを実行するコマンドの入力に応答してデータ再書込が実行される。リフレッシュの際、データ読出を実行してワード線ＷＬを活性化して記憶ノードＮ１およびＮ２とビット線ＢＬｎ−１およびビット線ＢＬｎを電気的に結合する。そして、ワード線ＷＬを非活性化した後にセンスアンプＳＡを活性化することによりビット線ＢＬｎ−１およびビット線ＢＬｎの電位レベルを増幅する。そして、再度ワード線ＷＬを活性化することにより増幅されたビット線ＢＬｎ−１およびビット線ＢＬｎの電位レベルに従って記憶ノードＮ１およびＮ２は予め記憶されていたデータレベルを保持することが可能となる。なお、後述するが記憶ノードＮ１およびＮ２に容量性素子具体的には、ＨｆＳｉＯＮ等のＨｉｇｈ−Ｋ絶縁膜を付加することによりリフレッシュ周期間隔を広くして消費電力の低減が可能である。なお、記憶ノードの容量は、５〜１０ｆＦ程度に設定されているものとする。
【００４１】
次に、本発明のメモリセルＭＣのサブスレッショルドリーク電流について考える。
たとえば、記憶ノードＮ１の電位レベルが「Ｈ」レベルであり、記憶ノードＮ２の電位レベルが「Ｌ」レベルに設定されている場合について考える。また、ビット線ＢＬｎ−１，ＢＬｎは所定の電位レベルにプリチャージされた状態であるものとする。
【００４２】
仮に、記憶ノードＮ１の電位レベルがビット線ＢＬｎ−１，ＢＬｎの電位レベルよりも高い場合、サブスレッショルドリーク電流Ｉ１はトランジスタＱＮ１を介して流れようとする。また、トランジスタＱＮ４を介して記憶ノードＮ１からビット線ＢＬｎに対してサブスレッショルドリーク電流Ｉ４が流れようとする。
【００４３】
また、記憶ノードＮ２の電位レベルがビット線ＢＬｎ，ＢＬｎ−１の電位レベルよりも低い場合、トランジスタＱＮ２を介して記憶ノードＮ２にサブスレッショルドリーク電流Ｉ２が流れようとする。また、トランジスタＱＮ３を介してサブスレッショルドリーク電流Ｉ３が記憶ノードＮ２に流れようとする。本例においては、トランジスタのサイズ等はほぼ同様であるように設計されているためサブスレッショルドリーク電流Ｉ１とＩ４とはほぼ同じ電流量となる。また、サブスレッショルドリーク電流Ｉ２とＩ３とはほぼ同じ電流量となる。
【００４４】
したがって、ビット線ＢＬｎ−１に注目すれば、トランジスタＱＮ１を介してサブスレッショルドリーク電流Ｉ１が流れ込み、トランジスタＱＮ３を介してサブスレッショルドリーク電流Ｉ３が記憶ノードＮ２に流れ出ることに伴うビット線ＢＬｎ−１の電位変動と、トランジスタＱＮ２を介してサブスレッショルドリーク電流Ｉ２が流れ込み、トランジスタＱＮ４を介してサブスレッショルドリーク電流Ｉ４が記憶ノードＮ１から流れ出ることに伴うビット線ＢＬｎ−１の電位変動とは同じに設定される。すなわち、トランジスタＱＮ３およびＱＮ４を設けることにより、アクセストランジスタであるトランジスタＱＮ２およびＱＮ１のサブスレッショルドリーク電流が対称となる。なお、記憶ノードＮ１およびＮ２のリーク電流は０．１〜１ｎＡ程度である。そして、メモリセルアレイに配列されたビット線のうち、１つのビット線に接続されるメモリセル数（行数）をｘ個、１つのメモリセル当たりのトランジスタＱＮ３，ＱＮ４に流れるリーク電流量をＩＬ、ワード線によって選択されたメモリセルのアクセストランジスタＱＮ１もしくはＱＮ２に流れるメモリセル電流をＩｃｅｌｌとすると、リーク電流量ＩＬは、少なくともＩｃｅｌｌ／ｘの１／１０以下程度に設定することが望ましい。仮に、リーク電流量ＩＬが多くなると、メモリセルのデータ読出の際のノイズ電流が増大することになるからである。
【００４５】
このため、逆に少なくとも上記条件を満たせば、トランジスタＱＮ３，ＱＮ４のゲート電圧は、固定電圧ＶＳＳ（０Ｖ）にする必要は無く、他の電圧に設定することも可能である。
【００４６】
それゆえ、ビット線ＢＬｎ−１，ＢＬｎにおいてデータ読出前のプリチャージ動作後に電位変動が生じてバランスが取れない状況を未然に防ぐことが可能となる。
【００４７】
すなわち、本願構成によりメモリセルＭＣのサブスレッショルドリーク電流に伴うビット線ＢＬの揺らぎを抑制し、データ読出マージンを確保することができるため読出のセンス感度を維持することが可能となる。
【００４８】
さらに、アクセストランジスタであるトランジスタＱＮ１およびＱＮ２の電流増幅率であるいわゆるβ値を、他のトランジスタであるたとえばトランジスタＱＮ３およびＱＮ４よりも大きくすることにより高速アクセス可能なトランジスタとすることができ、データ読出およびデータ書込をさらに高速にすることも可能である。なお、後述する他の実施の形態においても同様に適用可能である。また、アクセストランジスタであるトランジスタＱＮ１およびＱＮ２のトランジスタサイズを、他のトランジスタであるたとえばトランジスタＱＮ３およびＱＮ４よりも大きくすることにより高速アクセス可能なトランジスタとすることができ、データ読出およびデータ書込をさらに高速にすることも可能である。
【００４９】
（実施の形態２）
本実施の形態２においては、上記の実施の形態１で説明したメモリセルのレイアウト構成について説明する。
【００５０】
図４は、本発明の実施の形態２に従うメモリアレイの下層領域のメモリセルＭＣのレイアウトを説明する図である。なお、ここでは、後述するが第１層目の金属配線層までが示されている。さらに上層の金属配線層については後述する。
【００５１】
図４を参照して、ここでは、メモリアレイ１０を形成する、隣接するメモリセルが互いにＸ軸あるいはＹ軸に対して対称となるレイアウト構造が示されている。具体的には、たとえば、メモリセルＭＣ（ｍ，ｎ−１）とメモリセルＭＣ（ｍ，ｎ）は、Ｙ軸に対称なレイアウト構造となっている。また、メモリセルＭＣ（ｍ，ｎ−１）とメモリセルＭＣ（ｍ＋１，ｎ−１）とはＸ軸に対称なレイアウト構造となっている。他の隣接するメモリセルＭＣについても同様の方式に従って互いにＸ軸あるいはＹ軸に対して対称なレイアウト構造となっており、同様であるのでその詳細な説明は繰返さない。なお、上記の実施の形態１においては、ビット線ＢＬを共有する構成について説明したがここでは、隣接するメモリセルにおいて互いに独立に２本のビット線を有する場合について説明する。
【００５２】
図５は、本発明の実施の形態２に従うメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。ここでは、第１の金属配線層までが示されている。
【００５３】
図５を参照して、本発明の実施の形態２に従うメモリセルＭＣは、上述したように６個のトランジスタＱＮ１〜ＱＮ４と、トランジスタＭＮ１，ＭＮ２とを含む。
【００５４】
ここで、トランジスタのレイアウトについて説明する。
基板に対してＹ軸方向に沿って各トランジスタのソース領域およびドレイン領域となる拡散層が形成される。
【００５５】
具体的には、トランジスタＱＮ３とＱＮ１とはＹ軸方向に沿って同一直線上に拡散層２０４および２１８が形成されている。また、トランジスタＱＮ２とトランジスタＱＮ４とは、Ｙ軸方向に沿って同一直線上に拡散層２２４および２２８が形成されている。また、Ｙ軸方向に沿って、トランジスタＱＮ３とＱＮ２との間にトランジスタＭＮ１の拡散層１０４が形成されている。また、Ｙ軸方向に沿って、トランジスタＱＮ１とトランジスタＱＮ４との間にトランジスタＭＮ２の拡散層１２０が形成されている。
【００５６】
そして、トランジスタＱＮ３，ＭＮ１，ＱＮ２のゲート領域を構成するゲートポリシリゲートはＸ軸方向に沿って同一直線上に形成されている。また、トランジスタＱＮ１，ＭＮ２，ＱＮ４のゲート領域を構成するゲートポリシリゲートはＸ軸方向に沿って同一直線上となるように形成されている。
【００５７】
トランジスタＱＮ３の拡散層２０４は、ソース領域およびドレイン領域にそれぞれ設けられコンタクト２０６および２０９を介して上層のメタルと電気的に結合される。トランジスタＱＮ３のドレイン領域は、コンタクト２０９を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。また、ゲート領域において、トランジスタＱＮ３のポリシリゲート２０５の上部にゲート電極４１６が形成される。ゲート電極４１６は、コンタクト４０４を介して上層のメタルと電気的に結合される。
【００５８】
トランジスタＭＮ１の拡散層１０４は、ソースおよびドレイン領域にそれぞれ設けられたコンタクト１０６およびコンタクト１１６を介して上層のメタルと電気的に結合される。トランジスタＭＮ１のドレイン領域は、コンタクト１１６を介して第１の金属配線層に設けられたメタル１０９と電気的に結合される。また、ゲート領域において、トランジスタＭＮ１のポリシリゲート１０５の上部にゲート電極４１７が設けられる。ここで、このゲート電極４１７は、シェアードコンタクト４０８により拡散層１２０のドレイン領域と電気的に結合される。シェアードコンタクト４０８は、第１の金属配線層のメタルを介さずに、予め形成されているゲート電極４１７と拡散層１２０のドレイン領域とを接続するコンタクトである。具体的な材質は、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉｘ）等で形成される。
【００５９】
トランジスタＱＮ２の拡散層２２４は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト２２６および３０５を介して上層のメタルと電気的に結合される。トランジスタＱＮ２のドレイン領域は、コンタクト３０５を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。また、ゲート領域において、トランジスタＱＮ２のポリシリゲート４１１の上部にゲート電極４１８が設けられる。ゲート電極４１８は、コンタクト４１２を介して上層のメタルと電気的に結合される。なお、上述したようにトランジスタＱＮ３、ＭＮ１およびＱＮ２のポリシリゲート２０５，１０５，４１１は同一直線上となるように形成されている。また、トランジスタＱＮ３，ＭＮ１およびＱＮ２とそれぞれ電気的に結合される記憶ノードＮ２を構成するメタル１０８も同一直線上に形成される。
【００６０】
トランジスタＱＮ４の拡散層２２８は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト２２５および２２３を介して上層のメタルと電気的に結合される。トランジスタＱＮ４のドレイン領域は、コンタクト２２５を介して第１の金属配線層に設けられたメタル１０９と電気的に結合される。また、ゲート領域において、トランジスタＱＮ４のポリシリゲート２２７の上部にゲート電極４１９が設けられる。ゲート電極４１９は、コンタクト４２０を介して上層のメタルと電気的に結合される。
【００６１】
トランジスタＭＮ２の拡散層１２０は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト１２１および３０３を介して上層のメタルと電気的に結合される。トランジスタＭＮ２のソース領域は、コンタクト１２１を介して上層のメタルと電気的に結合される。また、トランジスタＭＮ２のドレイン領域は、トランジスタＭＮ１のゲート電極４１７とシェアードコンタクト４０８を用いて電気的に結合されるとともにコンタクト３０３を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。また、ゲート領域において、トランジスタＭＮ２のポリシリゲート１１２の上部にゲート電極４２３が設けられる。ここで、このゲート電極４２３はシェアードコンタクト１１１によりトランジスタＭＮ１の拡散層１０４のドレイン領域と電気的に結合される。
【００６２】
トランジスタＱＮ１の拡散層２１８は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト２１３および２１１を介して上層のメタルと電気的に結合される。また、トランジスタＱＮ１のソース領域は、コンタクト２１３を介して上層のメタルと電気的に結合される。また、ゲート領域において、トランジスタＱＮ１のポリシリゲート２１７の上部にゲート電極４２２が設けられる。ゲート電極４２２は、コンタクト４１１を介して上層のメタルと電気的に結合される。トランジスタＱＮ１のドレイン領域は、コンタクト２１１を介して第１の金属配線層に設けられたメタル１０９と電気的に結合される。
【００６３】
なお、上述したようにトランジスタＱＮ１、ＭＮ２およびＱＮ４のポリシリゲート２１８，１２０，２２８は同一直線上となるように形成されている。また、トランジスタＱＮ１、ＭＮ２およびＱＮ４とそれぞれ電気的に結合される記憶ノードＮ１を構成するメタル１０９も同一直線上に形成される。
【００６４】
なお、本例におけるメモリセルＭＣを構成するトランジスタはすべてＮチャネルＭＯＳトランジスタであるためすべてＰ型のウェル構造で形成することが可能である。また、メモリセルの中央領域にはシリコン酸化膜より誘電率の高いＨｉｇｈ−Ｋ絶縁膜１１０が第１の金属配線層に設けられ記憶ノードＮ２およびＮ１を構成するメタル１０８および１０９の上層に設けられる。
【００６５】
本発明の実施の形態２に示されるメモリセルＭＣのレイアウトの如くゲート領域を構成するトランジスタＱＮ３、ＭＮ１およびＱＮ２のポリシリゲート２０５，１０５，４１１は同一直線上となるように一列に配列するとともに、トランジスタＱＮ１、ＭＮ２およびＱＮ４のポリシリゲート２１７，１１２，２２７も同一直線上となるように一列に配列することにより、転写工程や微細加工工程によるＣＤ（Critical Dimension）シフトを低減することができる。また、記憶ノードＮ１およびＮ２を構成するメタル１０９および１０８についても直線状に形成されるためＣＤシフトを低減することができ、ばらつきの小さなメモリセルＭＣを形成することが可能となる。
【００６６】
また、誘電率の高いＨｉｇｈ−Ｋ絶縁膜１１０をメタル１０８および１０９の上層に設けることにより記憶ノードＮ１およびＮ２の電位レベルの保持を向上させることができる。したがって、これにより上述したリフレッシュ周期の間隔を長くすることができ消費電力も低減することが可能となる。
【００６７】
図６は、本発明の実施の形態２に従うメモリセルＭＣの上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【００６８】
図６を参照して、ここでは、Ｙ軸方向に沿って、トランジスタＱＮ３，ＱＮ１とそれぞれ電気的に結合されるビット線ＢＬｎ−１として第２の金属配線層に信号線２１５が設けられる。また、Ｙ軸方向に沿って、トランジスタＱＮ２，ＱＮ４と電気的に結合されるビット線ＢＬｎとして第２の金属配線層に信号線３１０が設けられる。
【００６９】
また、第２の金属配線層にトランジスタＭＮ１，ＭＮ２に固定電圧ＶＳＳを供給するための電源線１１４が設けられる。
【００７０】
トランジスタＱＮ３のコンタクト２０６は、第１の金属配線層に設けられたメタル２０７と電気的に結合される。そして、第１の金属配線層に設けられたメタル２０７はコンタクト５００を介してビット線ＢＬｎ−１である第２の金属配線層に設けられた信号線２１５と電気的に結合される。
【００７１】
トランジスタＭＮ１のコンタクト１０６は、第１の金属配線層に設けられたメタル１０７と電気的に結合される。そして、第１の金属配線層に設けられたメタル１０７はコンタクト５０１を介して固定電圧ＶＳＳを供給する第２の金属配線層に設けられた電源線１１４と電気的に結合される。
【００７２】
トランジスタＱＮ２のコンタクト２２６は、第１の金属配線層に設けられたメタル５０２と電気的に結合される。そして、第１の金属配線層に設けられたメタル５０２はコンタクト５０３を介してビット線ＢＬｎである第２の金属配線層に設けられた信号線３１０と電気的に結合される。
【００７３】
トランジスタＱＮ２のゲート領域に設けられたコンタクト４１２は、第１の金属配線層に設けられたメタル３０７と電気的に結合される。そして、第１の金属配線層に設けられたメタル３０７は、コンタクト３０８を介して後述する上層の第２の金属配線層のメタルと電気的に結合される。
【００７４】
トランジスタＱＮ４のコンタクト２２３は、第１の金属配線層に設けられたメタル５０４と電気的に結合される。そして、第１の金属配線層に設けられたメタル５０４は、コンタクト５０５を介してビット線ＢＬｎである第２の金属配線層に設けられた信号線３１０と電気的に結合される。
【００７５】
トランジスタＭＮ２のコンタクト１２１は、第１の金属配線層に設けられたメタル５０６と電気的に結合される。そして、第１の金属配線層に設けられたメタル５０６は、コンタクト５０７を介して固定電圧ＶＳＳを供給する第２の金属配線層に設けられた電源線１１４と電気的に結合される。
【００７６】
トランジスタＱＮ１のコンタクト２１３は、第１の金属配線層に設けられたメタル５０８と電気的に結合される。そして、第１の金属配線層に設けられたメタル５０８は、コンタクト５０９を介してビット線ＢＬｎ−１である第２の金属配線層に設けられた信号線２１５と電気的に結合される。
【００７７】
トランジスタＱＮ１のゲート領域に設けられたコンタクト４２１は、第１の金属配線層に設けられたメタル５１０と電気的に結合される。そして、第１の金属配線層に設けられたメタル５１０はコンタクト５１１を介して後述する上層の第２の金属配線層に設けられたメタルと電気的に結合される。
【００７８】
本構成は、ビット線ＢＬｎ−１およびビット線ＢＬｎを第２の金属配線層に設けた構成である。すなわち、ビット線ＢＬｎ−１およびＢＬｎと電気的に結合されるトランジスタとの接続配線（コンタクト）の長さは、第３の金属配線層にビット線ＢＬｎ−１およびビット線ＢＬｎを設けた場合と比較して短くなる。したがって、コンタクトに起因する寄生容量の負荷を軽減することができるため記憶ノードＮ１およびＮ２に格納されたデータレベルの高速なデータ読出が可能となる。
【００７９】
図７は、本発明の実施の形態２に従うメモリセルＭＣの上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【００８０】
図７を参照して、ここでは、Ｘ軸方向に沿って、トランジスタＱＮ１およびＱＮ２とそれぞれ電気的に結合されるワード線ＷＬとして第３の金属配線層に信号線５１４が設けられる。
【００８１】
トランジスタＱＮ１のゲート電極と電気的に結合されたメタル５１０は、コンタクト５１１を介して第２の金属配線層に設けられたメタル５１２と電気的に結合される。第２の金属配線層に設けられたメタル５１２は、コンタクト５１３を介してワード線ＷＬである第３の金属配線層に設けられた信号線５１４と電気的に結合される。
【００８２】
トランジスタＱＮ２のゲート電極と電気的に結合されたメタル３０７は、コンタクト３０８を介して第２の金属配線層に設けられたメタル３０９と電気的に結合される。第２の金属配線層に設けられたメタル３０９は、コンタクト５１５を介してワード線ＷＬである第３の金属配線層に設けられた信号線５１４と電気的に結合される。
【００８３】
図８は、本発明の実施の形態２に従うメモリアレイの下層領域および上層領域のメモリセルＭＣのレイアウトを説明する図である。なお、ここでは、図５〜７で説明した金属配線層が積層された場合において上部方向から見た配線レイアウトが示されている。
【００８４】
図８に示されるようにメモリセル行にそれぞれ対応してワード線ＷＬが形成される。また、メモリセル列に対してそれぞれビット線ＢＬｎ−１，ＢＬｎが形成される。また固定電圧ＶＳＳを供給する電源線はメモリセル列に対応してＹ軸方向に沿って形成されている。なお、上述したようにここでは、ビット線ＢＬは隣接するメモリセルにおいて共有する構成ではなく、それぞれ独立に２本のビット線を有するものとして説明している。
【００８５】
次に本発明の実施の形態２に従うメモリセルＭＣの断面構造について説明する。
図９は、図５および図６で説明したレイアウト図においてＡ−Ａ♯において切断した場合の断面構造図である。
【００８６】
図９を参照して、ここではＡ−Ａ＃において切断したトランジスタＭＮ１とＭＮ２の断面構造図が示されている。
【００８７】
具体的には、トランジスタＭＮ１を構成するソース／ドレイン不純物層１０４ａ＃および１０４ｂ＃がゲート領域の両側に設けられる。そして、金属シリサイド層１０４ａ，１０４ｂがソース／ドレイン不純物層１０４ａ＃および１０４ｂ＃の上に形成される。拡散層１０４は、ソース不純物層および金属シリサイド層で構成される。
【００８８】
そして、ソース領域の金属シリサイド層１０４ａは、コンタクト１０６を介して第１の金属配線層に設けられたメタル１０７と電気的に結合されている。
【００８９】
次に、トランジスタＭＮ１のゲート領域の構造について説明する。
ゲート領域には、ポリシリゲート１０５が設けられる。ポリシリゲート１０５を覆うようにバリア層１０５＃が設けられ、そのバリア層１０５＃の外側領域の両側にサイドウォール１０５ａ，１０５ｂが形成されている。そして、ポリシリゲート１０５の下側にはチャネル１０３が形成され、チャネルの両側にはエクステンション不純物層１０１ａ，１０１ｂが形成される。このエクステンション不純物層１０１ａ，１０１ｂは、ポケット注入層１０２ａ，１０２ｂを覆うように形成されている。ポケット注入層１０２ａ，１０２ｂにイオン注入が行なわれる。なお、後述するトランジスタのゲート構造は同様であるのでその詳細な説明は繰り返さない。
【００９０】
また、トランジスタＭＮ１のドレイン領域の金属シリサイド層１０４ｂは、上述したようにシェアードコンタクト１１１を介してトランジスタＭＮ２のゲート電極４２３と電気的に結合される。また、金属シリサイド層１０４ｂは、コンタクト１１６を介して第１の金属配線層に設けられたメタル１０９と電気的に結合される。
【００９１】
そして、メタル１０８とメタル１０９を覆うようにして誘電率の高いＨｉｇｈ−Ｋ絶縁膜１１０が形成される。
【００９２】
そして、その上層の第２の金属配線層には、固定電圧ＶＳＳを供給する電源線１１４が設けられている。
【００９３】
なお、第１の金属配線層および第２の金属配線層以外の領域は絶縁膜１１５で覆われている。また、トランジスタＭＮ２の下側にはＳＴＩ１１３（Shallow Trench Isolation）が設けられる。
【００９４】
図１０は、図５および図６で説明したレイアウト図においてＢ−Ｂ♯で切断した場合の断面構造図である。
【００９５】
図１０を参照して、ここではトランジスタＱＮ３，ＱＮ１が形成されている場合が示されている。
【００９６】
トランジスタＱＮ３の拡散層２０４において、ソース／ドレイン領域を形成するためのソース／ドレイン不純物層の上に金属シリサイド層２０４ａ，２０４ｂが設けられている。そして、ソース領域を形成する金属シリサイド層２０４ａは、コンタクト２０６を介して第１の金属配線層に設けられたメタル２０７と電気的に結合される。ドレイン領域を形成する金属シリサイド層２０４ｂは、コンタクト２０９を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。また、ゲート領域にはポリシリゲート２０５が形成される。ゲート構造については、図９で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００９７】
そして、トランジスタＱＮ３とＱＮ１との間にはＳＴＩ２１０が設けられている。
トランジスタＱＮ１の拡散層２１８において、ソース／ドレイン領域を形成するためのソース／ドレイン不純物層の上に金属シリサイド層２１８ａ，２１８ｂが設けられている。そして、ドレイン領域を形成する金属シリサイド層２１８ａは、コンタクト２１１を介して第１の金属配線層に設けられたメタル１０９と電気的に結合される。また、ソース領域を形成する金属シリサイド層２１８ｂは、コンタクト２１３を介して第１の金属配線層に設けられたメタル２１４と電気的に結合される。また、ゲート電極には、ポリシリゲート２１７が形成される。ゲート構造については、図９で説明したのと同様であるのでその詳細な説明は繰返さない。
【００９８】
また、ビット線ＢＬｎ−１として第２の金属配線層には信号線２１５が設けられている。その他の部分については上述したように絶縁膜２１６で覆われた構造となっている。
【００９９】
図１１は、図５および図６で説明したレイアウト図においてＣ−Ｃ♯で切断した断面構造図である。
【０１００】
図１１を参照して、ここでは、ＳＴＩ３００およびＳＴＩ３０１との間にトランジスタＱＮ３を形成する拡散層２０４が設けられる。トランジスタＱＮ３の拡散層２０４は、コンタクト２０９を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。
【０１０１】
また、ＳＴＩ３０１とＳＴＩ３０２との間にトランジスタＭＮ１を形成する拡散層１０４が設けられる。また、ＳＴＩ３０２とＳＴＩ３０４との間にトランジスタＭＮ２を形成する拡散層１２０が設けられる。トランジスタＭＮ２の拡散層１２０は、コンタクト３０３を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。また、ＳＴＩ３０４とＳＴＩ３０６との間にトランジスタＱＮ２を形成する拡散層２２４が設けられる。トランジスタＱＮ２の拡散層２２４は、コンタクト３０５を介して第１の金属配線層に設けられたメタル１０８と電気的に結合される。
【０１０２】
図５および図６で説明したようにこの第１の金属配線層に設けられたメタル１０８は、トランジスタＱＮ３，ＭＮ１およびトランジスタＱＮ２とそれぞれ電気的に結合されＸ軸方向に沿って一直線となるように形成されている。そして、この金属配線層に形成されたメタル１０８と第２の金属配線層との間には誘電率の高いＨｉｇｈ−Ｋ絶縁膜１１０が形成される。また、上述したトランジスタＱＮ２のゲート電極と電気的に結合されたメタル３０７がコンタクト３０８を介して第２の金属配線層に設けられたメタル３０９と電気的に結合され、メタル３０９は、図示しないが第３の金属配線層に設けられたワード線ＷＬと電気的に結合される。
【０１０３】
また、第２の金属配線層には、ビット線ＢＬｎ−１を形成する信号線２１５と固定電圧ＶＳＳを供給する電源線１１４と、ビット線ＢＬｎを形成する信号線３１０がそれぞれ設けられる。
【０１０４】
図１２は、図５および図６で説明したレイアウト図においてＤ−Ｄ♯で切断した場合の断面構造図である。
【０１０５】
図１２を参照して、本例においては、トランジスタＱＮ３，ＭＮ１およびＱＮ２が示されている。
【０１０６】
トランジスタのゲート構造の詳細については図９で説明したので繰返さないが、トランジスタＱＮ３のゲート領域を形成するポリシリゲート２０５の上部にゲート電極４１６が設けられる。ゲート電極４１６は、コンタクト４０４を介して第１の金属配線層に設けられたメタル４１３と電気的に結合される。トランジスタＱＮ３の拡散層２０４は、ＳＴＩ３００と３０１との間に設けられる。拡散層２０４は、上述したように金属シリサイド層およびその下側に形成されたソース／ドレイン不純物層とを含む。
【０１０７】
また、トランジスタＭＮ１の拡散層１０４は、ＳＴＩ３０１と３０４との間に設けられる。トランジスタＭＮ１のゲート領域を形成するポリシリゲート１０５の上部には、ゲート電極４１７が設けられ、そして、ゲート電極と電気的に結合されるシェアードコンタクト４０８が設けられる。また、ゲート領域の下側には拡散層１０４を形成する金属シリサイド層およびソース／ドレイン不純物層が設けられる。
【０１０８】
また、トランジスタＱＮ２の拡散層２２４は、ＳＴＩ３０１と３０４との間に設けられる。トランジスタＱＮ２のゲート領域を形成するポリシリゲート４１１の上部にゲート電極４１８が設けられる。ゲート電極４１８は、コンタクト４１２を介して第１の金属配線層に設けられたメタル４１５と電気的に結合される。拡散層２２４は、上述したように金属シリサイド層とソース／ドレイン不純物層とを含む。
【０１０９】
また、本例においては、第２の金属配線層において、ビット線ＢＬｎを形成する信号線２１５と固定電圧ＶＳＳを供給する電源線１１４とビット線ＢＬｎを形成する信号線３１０とが設けられている。
【０１１０】
（実施の形態３）
本発明の実施の形態３においては、さらに別のメモリセルについて説明する。
【０１１１】
図１３は、本発明の実施の形態３に従うメモリセルＭＣ♯を説明する図である。
図１３を参照して、本発明の実施の形態３に従うメモリセルＭＣ♯は、トランジスタＱＰ１〜ＱＰ４とトランジスタＭＮ１，ＭＮ２とを含む。
【０１１２】
本発明の実施の形態３に従うメモリセルＭＣ＃は、図３で説明したトランジスタＭＣと比較して、トランジスタＱＮ１〜ＱＮ４をトランジスタＱＰ１〜ＱＰ４に置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰返さない。本発明の実施の形態２に従うメモリセルＭＣ♯は、ビット線ＢＬｎ−１とＢＬｎと電気的に結合されるトランジスタをすべてＰチャネルＭＯＳトランジスタに置換した構成である。
【０１１３】
また、トランジスタＱＰ３，ＱＰ４のゲートには、電源電圧ＶＤＤを供給する電源線が設けられている。したがってトランジスタＱＰ３，ＱＰ４は常に非導通状態となっている。
【０１１４】
データ書込およびデータ読出については、ワード線ＷＬの選択において活性化状態が「Ｌ」レベルであるのみが異なり、その他の点は同様である。すなわち、ワード線ＷＬが「Ｌ」レベルに活性化されてビット線ＢＬｎ−１と記憶ノードＮ１とが電気的に結合される。また、ビット線ＢＬｎと記憶ノードＮ２とが電気的に結合される。その他の点については、データ書込およびデータ読出についても同様であるのでその詳細な説明は繰り返さない。
【０１１５】
ここで、本発明のメモリセルＭＣ＃のサブスレッショルドリーク電流について考える。
たとえば記憶ノードＮ１の電位レベルが「Ｌ」レベルであり記憶ノードＮ２の電位レベルが「Ｈ」レベルに設定されている場合について考える。また、ビット線ＢＬｎ−１，ＢＬｎは所定の電位レベルにプリチャージされた状態であるものとする。
【０１１６】
仮に、記憶ノードＮ２の電位レベルがビット線ＢＬｎ−１，ＢＬｎの電位レベルよりも高い場合、サブスレッショルドリーク電流ｉ２は、トランジスタＱＰ２を介して流れようとする。また、トランジスタＱＰ３を介して記憶ノードＮ２からビット線ＢＬｎ−１に対してサブスレッショルドリーク電流ｉ３が流れようとする。
【０１１７】
また、記憶ノードＮ１の電位レベルがビット線ＢＬｎ，ＢＬｎ−１の電位レベルよりも低い場合、トランジスタＱＰ１を介して記憶ノードＮ１にサブスレッショルドリーク電流ｉ１が流れようとする。また、トランジスタＱＰ４を介してビット線ＢＬｎからサブスレッショルドリーク電流ｉ４が記憶ノードＮ１に流れようとする。本例においては、トランジスタのサイズ等はほぼ同様であるように設計されているためサブスレッショルドリーク電流ｉ１とｉ４とはほぼ同じ電流量となる。また、サブスレッショルドリーク電流ｉ２とｉ３とはほぼ同じ電流量となる。
【０１１８】
したがって、ビット線ＢＬｎ−１に注目すれば、トランジスタＱＰ１を介してサブスレッショルドリーク電流ｉ１が流れ出て、トランジスタＱＰ３を介してサブスレッショルドリーク電流ｉ３が記憶ノードＮ２から流れ出ることに伴うビット線ＢＬｎ−１の電位変動と、トランジスタＱＰ２を介してサブスレッショルドリーク電流ｉ２が流れ込み、トランジスタＱＰ４を介してサブスレッショルドリーク電流ｉ４が記憶ノードＮ１に流れ出ることに伴うビット線ＢＬｎ−１の電位変動とは同じに設定される。すなわち、トランジスタＱＰ３およびＱＰ４を設けることにより、アクセストランジスタであるトランジスタＱＰ２およびＱＰ１のサブスレッショルドリーク電流が対称となる。
【０１１９】
それゆえ、ビット線ＢＬｎ−１，ＢＬｎにおいてデータ読出前のプリチャージ動作後に電位変動が生じてバランスが取れない状況を未然に防ぐことが可能となる。
【０１２０】
すなわち、本願構成によりメモリセルＭＣ＃のサブスレッショルドリーク電流に伴うビット線ＢＬの揺らぎを抑制し、データ読出マージンを確保することができるため読出のセンス感度を維持することが可能となる。
【０１２１】
また、本例のメモリセルＭＣ＃は、アクセストランジスタがＰチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタの時と比較して、印加電圧からのしきい値電圧分の降下がないため記憶ノードＮ１およびＮ２の一方に「Ｈ」レベルの電位レベルを伝達する際において高速なデータ書込を実行することが可能である。
【０１２２】
（実施の形態４）
図１４は、本発明の実施の形態４に従うメモリアレイの下層領域のメモリセルＭＣ＃のレイアウトを説明する図である。なお、ここでは、後述するが第１層目の金属配線層までが示されている。さらに上層の金属配線層については後述する。
【０１２３】
図１４においては、図４で説明したのとほぼ同様の構成が示されているが図４で説明したレイアウトと比較して、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを置換した構成であるのでウェルの領域が異なる。
【０１２４】
具体的にはＰチャネルＭＯＳトランジスタであるトランジスタＱＰ３，ＱＰ１を形成する領域にはＮ型のウェル構造ＮＷが形成されている。またＮチャネルＭＯＳトランジスタであるトランジスタＭＮ１およびＭＮ２を形成する領域はＰ型のウェル構造ＰＷとなっている。また、ＰチャネルＭＯＳトランジスタであるトランジスタＱＰ２，ＱＰ４を形成する領域はＮ型のウェル構造ＮＷとなっている。その他の点については同様である。
【０１２５】
図１５は、本発明の実施の形態４に従うメモリセルＭＣ＃の下層領域のレイアウト構造を説明する詳細な図である。ここでは、第１の金属配線層までが示されている。
【０１２６】
図１５を参照して、本発明の実施の形態４に従うメモリセルＭＣ♯は、トランジスタのＮ型あるいはＰ型のウェル構造は異なるが、レイアウトについては図５で説明したのと同様である。具体的には、基板に対してＹ軸方向に沿って各トランジスタのソース領域およびドレイン領域となる拡散層が形成される。
【０１２７】
具体的には、トランジスタＱＰ３とＱＰ１とは、Ｙ軸方向に沿って同一直線上に拡散層４０１および４２０が形成されている。また、トランジスタＱＰ２とトランジスタＱＰ４とは、Ｙ軸方向に沿って同一直線上に拡散層４０９および４２２が形成されている。また、Ｙ軸方向に沿って、トランジスタＱＰ３とＱＰ２との間にトランジスタＭＮ１の拡散層１０４が形成されている。また、Ｙ軸方向に沿って、トランジスタＱＰ１とトランジスタＱＰ４との間にトランジスタＭＮ２の拡散層１２０が形成されている。
【０１２８】
そして、トランジスタＱＰ３，ＭＮ１，ＱＰ２のゲート領域を構成するゲートポリシリゲートはＸ軸方向に沿って同一直線上に形成されている。また、トランジスタＱＰ１，ＭＮ２，ＱＰ４のゲート領域を構成するゲートポリシリゲートはＸ軸方向に沿って同一直線上となるように形成されている。
【０１２９】
なお、コンタクト等の配線関係については図５で説明したのと同様であるのでその詳細な説明は繰返さない。
【０１３０】
図１６は、本発明の実施の形態４に従うメモリセルＭＣ＃の上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【０１３１】
図１６を参照して、図６で説明したレイアウト構造と異なる点は、電源電圧ＶＤＤを供給する電源線が第２の金属配線層に設けられ、この電源電圧ＶＤＤがトランジスタＱＰ３およびＱＰ４のゲート電極に供給される点である。
【０１３２】
具体的には、トランジスタＱＰ３のゲート電極４１６は、コンタクト４０４を介して第１の金属配線層に形成されたメタル６０２と電気的に結合される。そして、第１の金属配線層に設けられたメタル６０２は、コンタクト６０４を介して電源電圧ＶＤＤを供給する第２の金属配線層に設けられた電源線６００と電気的に結合される。
【０１３３】
また、トランジスタＱＮ４のゲート電極４１９は、コンタクト４２０を介して第１の金属配線層に形成されたメタル６０５と電気的に結合される。そして、第１の金属配線層に設けられたメタル６０５は、コンタクト６０７を介して電源電圧ＶＤＤを供給する第２の金属配線層に設けられた電源線６０１と電気的に結合される。その他の部分については、図６で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１３４】
図１７は、本発明の実施の形態４に従うメモリセルＭＣ♯の上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【０１３５】
図１７を参照して、本発明の実施の形態４に従うメモリセルＭＣ＃の上層領域の第３の金属配線層については、図７のレイアウト図と同様である。
【０１３６】
図１８は、本発明の実施の形態４に従うメモリアレイの下層領域および上層領域のメモリセルＭＣ＃のレイアウトを説明する図である。なお、ここでは、図１５〜１７で説明した金属配線層が積層された場合において上部方向から見た配線レイアウトが示されている。
【０１３７】
図１９は、図１５および図１６で説明したレイアウト図においてＤ−Ｄ♯で切断した場合の断面構造図である。なお、他の断面構造図については、トランジスタの構造がＰ型である点のみが異なり、図９〜図１１で説明したのとほぼ同様であるのでその詳細な説明は繰り返さない。
【０１３８】
図１９を参照して、本例においては、トランジスタＱＰ３，ＭＮ１およびＱＰ２が示されている。
【０１３９】
トランジスタのゲート構造の詳細についてはＰ型とＮ型が異なるのみで図９で説明したのとほぼ同様であるのでその詳細な説明は繰り返さない。
【０１４０】
トランジスタＱＰ３のゲート領域を形成するポリシリゲート２０５の上部にゲート電極４１６が設けられる。ゲート電極４１６は、コンタクト６０３を介して第１の金属配線層に設けられたメタル６０２と電気的に結合される。メタル６０２は、コンタクト６０４を介して電源電圧ＶＤＤを供給する第２の金属配線層に設けられた電源線６００と電気的に結合される。
【０１４１】
トランジスタＱＰ３の拡散層４０１は、ＳＴＩ３００と３０１との間に設けられる。拡散層４０１は、上述したように金属シリサイド層およびその下側に形成されたソース／ドレイン不純物層とを含む。なお、ソース／ドレイン不純物層はＰ型で形成される。
【０１４２】
また、トランジスタＭＮ１の拡散層４０５は、ＳＴＩ３０１と３０４との間に設けられる。トランジスタＭＮ１のゲート領域を形成するポリシリゲート１０５の上部には、ゲート電極４１７が設けられ、そして、ゲート電極４１７と電気的に結合されるシェアードコンタクト４０８が設けられる。また、ゲート領域の下側には拡散層４０５を形成する金属シリサイド層およびソース／ドレイン不純物層が設けられる。
【０１４３】
また、トランジスタＱＰ２の拡散層４０９は、ＳＴＩ３０１と３０４との間に設けられる。トランジスタＱＰ２のゲート領域を形成するポリシリゲート４１１の上部にゲート電極４１８が設けられる。ゲート電極４１８は、コンタクト４１２を介して第１の金属配線層に設けられたメタル４１５と電気的に結合される。拡散層４０９は、上述したように金属シリサイド層とソース／ドレイン不純物層とを含む。なお、ソース／ドレイン不純物層はＰ型で形成される。
【０１４４】
また、第２の金属配線層において、ビット線ＢＬｎを形成する信号線２１５と固定電圧ＶＳＳを供給する電源線１１４とビット線ＢＬｎを形成する信号線３１０と、電源電圧ＶＤＤを供給する電源線６０１が設けられる。
【０１４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施の形態１に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリアレイ１０に集積配置されたメモリセルＭＣの接続を説明する図である。
【図３】本発明の実施の形態１に従うメモリセルＭＣの構成を説明する回路構成図である。
【図４】本発明の実施の形態２に従うメモリアレイの下層領域のメモリセルＭＣのレイアウトを説明する図である。
【図５】本発明の実施の形態２に従うメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。
【図６】本発明の実施の形態２に従うメモリセルＭＣの上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図７】本発明の実施の形態２に従うメモリセルＭＣの上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図８】本発明の実施の形態２に従うメモリアレイの下層領域および上層領域のメモリセルＭＣのレイアウトを説明する図である。
【図９】図５および図６で説明したレイアウト図においてＡ−Ａ♯において切断した場合の断面構造図である。
【図１０】図５および図６で説明したレイアウト図においてＢ−Ｂ♯で切断した場合の断面構造図である。
【図１１】図５および図６で説明したレイアウト図においてＣ−Ｃ♯で切断した断面構造図である。
【図１２】図５および図６で説明したレイアウト図においてＤ−Ｄ♯で切断した場合の断面構造図である。
【図１３】本発明の実施の形態３に従うメモリセルＭＣ♯を説明する図である。
【図１４】本発明の実施の形態４に従うメモリアレイの下層領域のメモリセルＭＣ＃のレイアウトを説明する図である。
【図１５】本発明の実施の形態４に従うメモリセルＭＣ＃の下層領域のレイアウト構造を説明する詳細な図である。
【図１６】本発明の実施の形態４に従うメモリセルＭＣ＃の上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図１７】本発明の実施の形態４に従うメモリセルＭＣ♯の上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図１８】本発明の実施の形態４に従うメモリアレイの下層領域および上層領域のメモリセルＭＣ＃のレイアウトを説明する図である。
【図１９】図１５および図１６で説明したレイアウト図においてＤ−Ｄ♯で切断した場合の断面構造図である。
【符号の説明】
【０１４７】
１  半導体記憶装置、５  コントロール回路、１０  メモリアレイ、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路、ＳＡ  センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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