(57)【要約】【課題】集積化シリアルデータデコーダを提供する。【解決手段】本発明は、コンデンサを含まないシリアルデータデコーダを提供し、シリアルデータデコーダを集積回路に設計し、いかなる外部装置も必要としない。本発明の集積化可能なシリアルデータデコーダは、クロック生成器と、周期検出器と、チャネルデコーダと、からなり、コンデンサは含まない。復調されたシリアルデータを入力し、シリアルデータを、周期的に、繰り返し、並列データに転換する。【選択図】図５
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【特許請求の範囲】
【請求項１】
集積化シリアルデータデコーダであって、クロック生成器と、周期検出器と、チャネルデコーダと、からなり、コンデンサは含まず、復調されたシリアルデータは、前記チャネルデコーダに入力され、シリアルデータを、周期的に、繰り返し、並列データに転換して出力し、
前記復調されたシリアルデータの構造は、データ伝送時間と周期終了時間に分けられ、前記データ伝送時間中、各シリアルデータン周期はほぼ等しく、且つ、どれも、時間Ｎより短く、周期終了時間は、時間Ｎより長く、
前記周期検出器は、前記クロック生成器の出力と前記復調されたシリアルデータを受信し、各シリアルデータの周期を観察し、もし、周期がＮより短い場合、前記シリアルデータは伝送中であると判定され、前記シリアルデータがなく、且つ、周期が時間Ｎと等しいことが観察された場合、前記周期終了時間に突入し、リセット信号が生成されて、前記チャネルデコーダをリセットし、新しい周期のシリアルデータ伝送を開始し、
前記チャネルデコーダは、複数のシフトレジスタからなり、前記復調されたシリアルデータが複数のシフトレジスタに入力された後、連続した二つのシフトレジスタの出力を取り出し、その後、インバータとＡＮＤゲートを経て、並列データを取り出し、
前記シフトレジスタ中の最後の二つシフトレジスタの出力は、前記インバータと前記ＡＮＤゲートを経て、周期終了時間中、リセット信号の前の時間Ｂ４Ｒを取り出す
ことを特徴とする集積化シリアルデータデコーダ。
【請求項２】
前記周期検出器は、計数器クリア回路、周期終了検出器、及び、計数器、
からなることを特徴とする請求項１に記載の集積化シリアルデータデコーダ。
【請求項３】
前記周期終了検出器は、ＯＲゲート、及び、ＡＮＤゲートからなり、前記チャネルデコーダの出力する並列データ、及び、時間Ｂ４Ｒは、前記ＯＲゲートに入力され、前記クロック生成器の出力は、データ伝送期間と時間Ｂ４Ｒ期間、前記計数器に入力され、前記リセット信号が出現した後、前記クロック生成器の出力は、前記計数器に入力出来ない
ことを特徴とする請求項２に記載の集積化シリアルデータデコーダ。
【請求項４】
前記計数器は、前記クロック生成器の出力を受信して、時間を形成し、前記係数器は、複数の二による除算のフリップフロップを有し、個数は、時間Ｎによって設計され、最後の二つの二による除算のフリップフロップの出力が引き出されて、ＡＮＤゲートに入力され、その後、Ｄフリップフロップ、インバータ、ＮＡＮＤゲートを経て、リセット信号Ｒを生成し、前記チャネルデコーダの複数のシフトレジスタのクリア端に入力され、前記計数器が、時間Ｎの出現を発見した時、周期終了時間のＢ４Ｒ時間に突入したことを示し、最後の二つの二による除算のフリップフロップは出力を生成し、リセット信号Ｒを生成し、リセット信号Ｒは、前記チャネルデコーダの複数のシフトレジスタをリセットし、次の周期のシリアルデータ入力を待つ
ことを特徴とする請求項２に記載の集積化シリアルデータデコーダ。
【請求項５】
前記係数器クリア回路は、二つのＤフリップフロップ、及び、インバータを有し、復調されたシリアルデータ中の各データを利用して、クリア信号を生成し、前記計数器中の複数のフリップフロップは、リセットされる
ことを特徴とする請求項４に記載の集積化シリアルデータデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータデコーダ（serial  data  decoder）に関するものであって、特に、いかなる外部装置も必要としない集積化可能なシリアルデータデコーダに関するものである。
【背景技術】
【０００２】
図１は、公知のシリアルデータデコーダを示す図である。左の受信器１は、信号を受信した後、復調し、その後、復調後のＡ信号（シリアルデータ）を、シリアルデータデコーダ２に入力する。シリアルデータデコーダ２は、バッファ回路２１、チャージ回路２２、及び、デコード回路２３、からなる。
【０００３】
Ａ信号は、図２で示されるように、一種のシリアルデータ形態で、元は並列のデータを、直列の方法で伝送し、よって、往復周期式伝送の並列データであり、各周期（Frame）内で、多くの元は並列であったデータを、直列の方式で連続伝送する。図２の最上面のＡ信号ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、、、で示されるように、直列伝送を一回した後、長い時間静止し、これは、周期終了時間（Frame−ending  Section）と称され、その後、次の周期のシリアルデータを伝送し始める。
【０００４】
Ａ信号ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、、、が、シリアルデータデコーダ２に入力され、バッファ回路２１により形が整えられ、その後、チャージ回路２２に入力される。チャージ回路２２中、レジスタ、ダイオード、及び、コンデンサＣ１等を有し、Ｂ点の信号は、図２で示されるように、波形は、コンデンサＣ１の充放電現象である。シリアルデータＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、、、伝送の間、Ｂ点の信号は高レベルを維持し、周期終了時間になると、シリアルデータがないので、コンデンサＣ１は、完全に放電される。その後、新しい周期のシリアルデータ伝送が開始される。
【０００５】
Ｂ点の信号は、デコード回路２３に伝送され、幾つかのＤフリップフロップ（D  Flip−Flop）２３１、２３２、２３３、２３４により、並列データＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４に転換されて、出力される。Ｄフリップフロップ２３１、２３２、２３３、２３４の出力波形Ｑ１、Ｑ２、Ｑ３、及び、Ｑ４と、並列データＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４の波形は、図２で示される。
【０００６】
公知のシリアルデータデコーダの欠点は、コンデンサＣ１が大きすぎ、且つ、バッファ回路２１、チャージ回路２２、及び、デコード回路２３は、どれも、受信器１から独立した素子であり、受信器１と共に集積回路化するのが困難で、よって、回路面積とコストが減少できない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする課題は、コンデンサを有さないシリアルデータデコーダを提供し、シリアルデータデコーダを、いかなる外部素子も不要な集積回路に設計することにある。
【課題を解決するための手段】
【０００８】
本発明の集積化可能なシリアルデータデコーダは、クロック生成器と、周期検出器と、チャネルデコーダと、からなり、コンデンサは含まない。復調されたシリアルデータは、チャネルデコーダに入力され、シリアルデータを、周期的に、繰り返し、並列データに転換する。
【０００９】
復調されたシリアルデータの構造は、データ伝送時間と周期終了時間に分けられ、データ伝送時間中、各シリアルデータ信号の周期は、ほぼ等しく、どれも、時間Ｎより短く、周期終了時間は、時間Ｎより長い。
【００１０】
周期検出器は、クロック生成器の出力と復調されたシリアルデータを受信し、各シリアルデータの周期を観察する。もし、周期がＮより短い場合、シリアルデータは伝送中である。シリアルデータがなく、周期が時間Ｎと等しいことが観察された場合、周期終了時間に突入し、リセット信号が生成されて、チャネルデコーダをリセットし、新しい周期のシリアルデータ伝送を開始する。
【００１１】
チャネルデコーダは、複数のシフトレジスタからなり、復調されたシリアルデータが複数のシフトレジスタに入力された後、二つの連続したシフトレジスタの出力を取り出し、その後、インバータとＡＮＤゲートを経て、一組の並列データが生成される。
【００１２】
シフトレジスタ中の最後の二つの出力は、インバータとＡＮＤゲートを経て、周期終了時間中のリセット信号Ｒの前の時間Ｂ４Ｒを取り出す。
【００１３】
周期検出器は、計数器クリア回路、周期終了検出器、及び、計数器、からなる。
【発明の効果】
【００１４】
本発明により、コンデンサを有さないシリアルデータデコーダを提供し、シリアルデータデコーダを、いかなる外部素子も不要な集積回路が得られる。
【発明を実施するための最良の形態】
【００１５】
図３は、本発明によるシリアルデータデコーダの回路図であり、クロック生成器３１と、周期検出器３２と、チャネルデコーダ３３と、からなる。復調されたシリアルデータＡは、左側からチャネルデコーダ３３に入力され、クロック生成器３１と、周期検出器３２により周期を検出し、繰り返し、並列データＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４に転換して出力する。
【００１６】
図４は、本発明によるシリアルデータデコーダの配列と制御を示した図であり、公知技術と異なるのは、コンデンサがないことであり、よって、充放電の波形がない。図４中の信号ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４は、直列形態で表現され、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４信号のそれぞれの周期Tはほぼ等しく、且つ、時間Ｎより短い。この時間Ｎは、周期終了時間になったかどうかを観察するものである。ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４シリアルデータ期間に、各周期Ｔが時間Ｎより短いことが観察された場合、シリアルデータが伝送中であると判定される。シリアルデータがなく、且つ、周期Ｔが時間Ｎと等しい場合、この時が周期終了時間で、リセット信号Ｒを生成して、次のシリアルデータ伝送を開始する。
【００１７】
図５は、本発明によるシリアルデータデコーダの回路図であり、復調されたＡ信号は、受信器１出力端から、周期検出器３２、チャネルデコーダ３３に入力される。
【００１８】
チャネルデコーダ３３は、六個のシフトレジスタ（shift  resistor）３３１、３３２、３３３、３３４、３３５、３３６からなる。復調されたA信号は、チャネルデコーダ３３に入力された後、連続した二つのシフトレジスタの出力を取り出し、インバータとＡＮＤゲート（AND  gate）を経て、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４並列データを取り出すことが出来る。シフトレジスタ３３５、３３６の出力は、インバータとＡＮＤゲートを経た後、周期終了時間中、リセット信号Rの前の時間Ｂ４Ｒを取り出す。シフトレジスタ３３１、３３２、３３３、３３４、３３５の出力Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９波形、及び、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、Ｂ４Ｒ波形は、図６で示される。
【００１９】
周期検出器３２は、計数器クリア回路３２１、周期終了検出器３２２、及び、計数器３２３、からなる。
【００２０】
周期終了検出器３２２は、図のように連接される、ＯＲゲート３２２１、及び、ＡＮＤゲート３２２２からなる。チャネルデコーダ３３の出力ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４等のデータ、及び、時間Ｂ４Ｒは、ＯＲゲート３２２１に入力される。よって、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４等のデータ、及び、時間Ｂ４Ｒで、クロック生成器３１の出力は、計数器３２３に入力される。しかし、リセット信号Ｒ出現後、クロック生成器３１の出力は、計数器３２３に入力出来ない。この時、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４等のデータ、及び、時間Ｂ４Ｒは、皆、ゼロなので（図６で示される）、ＯＲゲート３２２１はゼロ出力で、ＡＮＤゲート３２２２もゼロ出力である。
【００２１】
計数器３２３は、クロック生成器３１の出力を受信し、時間を計算する。計数器３２３は、数個の「二による除算のフリップフロップ」３２３１、３２３２、３２３３、３２３４、３２３５、及び、３２３６を有し、その個数は、図４中で示される時間Ｎにより決定し、そのつなぎ方は、図５で示される。「二による除算のフリップフロップ」３２３５、３２３６の出力は、引き出されて、ＡＮＤゲート３２３８に入力され、その後、Ｄフリップフロップ３２３７、インバータ３２３９、ＮＡＮＤゲート３２４０を経て、リセット信号Rを生成し、チャネルデコーダ３３の六個のシフトレジスタ３３１、３３２、３３３、３３４、３３５、３３６のクリア端（clear  terminal、CLR）に入力される。計数器３２３が、時間Ｎの出現を発見した時、周期終了時間のＢ４Ｒ時間に突入したことを示し、「二による除算のフリップフロップ」３２３５、３２３６は出力を生成し、ＡＮＤゲート３２３８等を経て、リセット信号Ｒを生成する。リセット信号Ｒは、チャネルデコーダ３３の六個のシフトレジスタ３３１、３３２、３３３、３３４、３３５、３３６をリセットし、次の周期のシリアルデータ入力を待つ。
【００２２】
計数器クリア回路３２１は、二つのＤフリップフロップ３２１１、３２１２、及び、インバータ３２１３を有し、データＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４等を利用して、クリア信号を生成し、フリップフロップ３２３１、３２３２、３２３３、３２３４、３２３５、３２３６、及び、３２３７は、リセットされる。Ｄフリップフロップ３２１１、３２１２の出力ＱＡとＱＢの波形、及び、インバータ３２１３の出力ＣＬＲ＿ＣＨ波形は、図６で示される。
【００２３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００２４】
【図１】公知のシリアルデータデコーダを示した図である。
【図２】公知のシリアルデータデコーダの相関波形を示した図である。
【図３】本発明によるシリアルデータデコーダの回路図である。
【図４】本発明によるシリアルデータデコーダの配列と制御を示した図である。
【図５】本発明によるシリアルデータデコーダの回路図である。
【図６】本発明によるシリアルデータデコーダの相関波形を示した図である
【符号の説明】
【００２５】
１    受信器
２    シリアルデータデコーダ
２１    バッファ回路
２２    チャージ回路
２３    デコード回路
２３１、２３２、２３３、２３４、３２１１、３２１２、３２３７    Ｄフリップフロップ
３１    クロック生成器
３２    周期検出器
３２１    計数器クリア回路
３２１３、３２３９    インバータ
３２２１    ＯＲゲート
３２２    周期終了検出器
３２２２、３２３８    ＡＮＤゲート
３２３    計数器
３２３１、３２３２、３２３３、３２３４、３２３５、３２３６    フリップフロップ
３２４０    ＮＡＮＤゲート
３３    チャネルデコーダ
３３１、３３２、３３３、３３４、３３５、３３６    シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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