(57)【要約】【課題】  ノイズ等の外的要因によるマイクロコンピュータの誤動作を試験する場合、従来はオシロスコープの観測のみにより行っていたので、誤動作の発生の有無を正確に、確実に観測することが困難である。【解決手段】  所定周期の基準信号を発生させる基準信号発生回路を有し、この基準信号と同じ周期の照合信号を試験プログラムで発生させ、基準信号とプログラムで発生させた照合信号とを比較し、比較の結果を出力し、エラー判定の場合は試験プログラムを消去するマイクロコンピュータの試験方法。【選択図】  図４
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【特許請求の範囲】
【請求項１】
所定周期の基準信号を発生させる基準信号発生回路を有し、該基準信号と同じ周期の照合信号をプログラムで発生させ、該基準信号と該プログラムで発生させた照合信号とを比較し、該比較の結果を出力することを特徴とするマイクロコンピュータの試験方法。
【請求項２】
前記試験のためのプログラムをＲＡＭ上で動作させ、前記比較の結果、エラーと判定された場合には該ＲＡＭ上の試験プログラムを消去することを特徴とする請求項１記載のマイクロコンピュータの試験方法。
【請求項３】
所定周期の基準信号を発生させる基準信号発生回路と、該基準信号と同じ周期の照合信号をプログラムで発生させる手段と、該基準信号と該プログラムで発生させた照合信号とを比較する比較判定回路と、該比較の結果を出力する回路を有することを特徴とするマイクロコンピュータ。
【請求項４】
前記比較の結果、エラーと判定された場合にＲＡＭに供給している電源を遮断するＲＡＭ電源遮断回路を設けたことを特徴とする請求項３記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータに対するノイズ等の外的要因による誤動作を検知するマイクロコンピュータの試験方法および外的要因によるマイクロコンピュータの誤動作を検知できるマイクロコンピュータに関する。
【背景技術】
【０００２】
ワンチップマイクロコンピュータに代表される半導体集積回路は静電気、電磁波、温度等の外的要因により誤動作を引き起こすことがある。どの程度の外的要因によって半導体集積回路が誤動作するのか定量的に把握するには、半導体集積回路において、各種外的要因に対する誤動作の耐量を試験する必要がある。
【０００３】
図６は従来のマイクロコンピュータのブロック図である。マイクロコンピュータ１は、ＣＰＵ２、不揮発性メモリであるＲＯＭ３、揮発性メモリであるＲＡＭ４、タイマーや割込み等、マイクロコンピュータのプログラム動作において基本的な機能をもつ各種リソース５（図６の場合、リソースＡ、リソースＢ、リソースＣの３種類）、外部装置との信号をやり取りするためのポート６およびマイクロコンピュータ内部の動作クロックを発生させるための発振回路７等から構成されている。そしてＲＯＭ３、ＲＡＭ４、各種リソース５およびポート６は、内部バス８を介してＣＰＵ２と接続されている。
【０００４】
従来は、メモリに格納されているプログラムを用いＣＰＵでの演算結果を出力させ、この出力された信号をオシロスコープ等で観測してマイクロコンピュータが正常に動作しているか、異常が発生しているかを判断している。
【０００５】
また、半導体集積回路内の特定箇所の、電圧値、電流値、抵抗値を検知する検知回路と、検知回路の出力と基準値とを比較する比較回路を設け、外的要因によりプログラムが暴走し、電圧値、電流値、抵抗値が基準値から外れた場合に異常とする検査方法が特開昭５９−１４９４２４号公報等に記載されている。
【特許文献１】特開昭５９−１４９４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来のマイクロコンピュータの出力信号をオシロスコープの観測のみで判定する場合は、目視のため微妙な変化を見逃しやすく、また一瞬生起した誤動作が、次の瞬間にプログラム動作が正常復帰する場合に誤動作の発見を困難にする。また、マイクロコンピュータの特定箇所の電圧値、電流値、抵抗値が基準値から外れてない場合に発生した誤動作の検出が困難である等の問題がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の一観点によれば、所定周期の基準信号を発生させる基準信号発生回路を有し、この基準信号と同じ周期の照合信号をプログラムで発生させ、この基準信号とプログラムで発生させた照合信号とを比較し、この比較の結果を出力することを特徴とする。また、試験のためのプログラムをＲＡＭ上で動作させ、基準信号とプログラムで発生させた照合信号とを比較の結果、エラーと判定された場合は、ＲＡＭ上の試験プログラムを消去することを特徴とする。
【発明の効果】
【０００８】
本発明は、このような構成にすることにより、従来のオシロスコープの観測による目視のみの試験方法に比べて正確に、かつ確実にマイクロコンピュータの誤動作を検知することが可能となる。
【発明を実施するための最良の形態】
【０００９】
図１は本発明の実施例によるマイクロコンピュータのブロック図、図２は本発明の実施例による基準信号発生回路図、図３は基準信号とプログラムで発生させた照合信号との関係を示すタイミング図、図４は本発明の実施例による試験プログラムのフローチャート、図５は各信号の関係を示すタイミング図である。
【００１０】
図において、９は基準信号発生回路、１０は分周回路、１１はＮＡＮＤ回路、１２はインバータ、１３はクリア信号発生回路、１４は比較回路、１５はエッジ検出回路、１６は出力切換回路、１７はゲート回路、１８はＯＲ回路、１９はＲＡＭ電源遮断回路、２０〜２２は信号線であり、図６と同一番号の説明は省略する。
【００１１】
本発明の実施例によるマイクロコンピュータのブロック図である図１において、従来のマイクロコンピュータに対して、基準信号発生回路９、比較回路１４、エッジ検出回路１５、出力切換回路１６、ゲート回路１７、ＯＲ回路１８、ＲＡＭ電源遮断回路１９、信号線２０〜２２が追加されている。
【００１２】
発振回路７からの出力は、図示されてない分周回路により２分の１に分周されマイクロコンピュータ１の内部動作クロックとして供給されている。同時に発振回路７からの出力は基準信号発生回路９に入力される。基準信号発生回路９は、図２に示す構成になっていて発振回路７からの信号は分周回路１０に入力される。分周回路１０は発振回路７からの信号を１／３２、１／６４、１／１２８、１／２５６、１／５１２、１／１０２４に分周した出力を取出す端子を有しており各分周出力はＮＡＮＤ回路１１に入力される。ＮＡＮＤ回路１１の出力は、さらにインバータ１２を通り基準信号として出力される。
【００１３】
なお、基準信号発生回路９には、分周回路１０をリセットするためのクリア信号発生回路１３が含まれている。
【００１４】
発振回路７の出力の２周期分が１マシンサイクル（１内部動作クロックサイクル）となっているので、この基準信号は、図３に示すように１０２４マシンサイクルに１回１６マシンサイクル期間分の出力が"H" となる。つまり図３においてt1＝１６マシンサイクル、t2＝１００８マシンサイクルの信号となる。基準信号は比較回路１４の一方の入力端子に入力される。比較回路１４の他方の入力端子には、後述する試験プログラムにより生成された照合信号が入力される。
【００１５】
比較回路１４の出力はエッジ検出回路１５に入力され、エッジ検出回路１５の出力はＯＲ回路１８の一方の入力端子に入力される。信号線２２は通常時は"H" に保持され、試験モード設定時に"L" に保持される。出力切換回路１６は通常時はポート２の出力を信号Ｅとして出力するが、試験モードに設定されるとエッジ検出回路１５の出力を信号Ｅとして出力するよう切り換える回路である。ＯＲ回路１８の他方の入力端子には信号線２２が接続され、試験モードの時に、エッジ検出回路１５の出力があると（誤動作によりエラーが検出されると）ＲＡＭ電源遮断回路１９を動作させ、ＲＡＭ４の電源供給を停止して試験プログラムの動作を停止するようになっている。
【００１６】
プログラムにより出力される照合信号は、図４の試験プログラムのフローチャートに示すステップで生成される。
【００１７】
試験プログラムは、ＲＯＭ３に記憶されていて、マイクロコンピュータの外部から試験モードに設定されると試験プログラムがスタートする。（ステップＳ１）
つぎに試験プログラムをＲＡＭ４に転送し（ステップＳ２）、以後プログラムポインタはＲＡＭ４に移り、ＲＡＭ４に転送されたプログラムの命令コードが実行される。
【００１８】
つぎに信号線２１に特定コード信号を送り、エッジ検出回路１５の出力（つまり試験結果の判定信号）が出力Ｅとして外部に取出せるように出力切換回路１６を切り換える。（ステップＳ３）
つぎに信号線２０に特定コード信号を送り、クリア信号発生回路１３を動作させクリア信号を発生させ分周回路１０を初期状態にリセットする。（ステップＳ４）
つぎにポート１に"H" 信号を出力し（ステップＳ５）、１６マシンサイクルの期間"H" 信号を保持し（ステップＳ６）、その後ポート１に"L" 信号を出力する。（ステップＳ７）
つぎにリソースＡのプログラムを起動し（ステップＳ８）、リソースＡのプログラムが終了すると、続けてリソースＢのプログラムを起動し（ステップＳ９）、次々とリソースを起動し、最後にリソースＮのプログラムを起動する。（ステップＳ１０）
リソースのプログラムはそれぞれ複数の命令コードから構成されていて、かつ各命令コードのマシンサイクルは予め分かっているのでリソースＡからリソースＮのプログラムを終了するまでのマシンサイクルは容易に計算できる。
【００１９】
もしリソースＡからリソースＮのプログラムを終了するまでのマシンサイクルが１０２４−１６＝１００８に達しない場合は、マシンサイクルが１００８になるようにマシンサイクル補正（ステップＳ１１）を行う。
【００２０】
なお、このマシンサイクル補正は、特定プログラムを所定回数繰返し実行させたり、ＮＯＰ（No Operation）命令コードを実行させる等の方法で行われる。
【００２１】
マシンサイクル補正（ステップＳ１１）が終了すると、つぎに試験プログラムの動作は、ステップＳ５に戻り、ステップＳ５からステップＳ１１を繰返し実行する。
【００２２】
この結果、ポート１からは図３のタイミング図に示すように１６マシンサイクルの期間"H" が出力され、周期Ｔ＝１０２４マシンサイクルの照合信号が出力される。このプログラムで生成された照合信号は基準信号と同一周期の信号となる。
【００２３】
ポート１からの照合信号はゲート回路１７を通り、比較回路１４の他方の入力端子に入力され、基準信号発生回路９からの基準信号と比較される。なお、比較回路１４は排他的論理和回路で構成され、エッジ検出回路１５は通常のＦＦ（フリップフロップ）回路で構成されている。
【００２４】
基準信号とプログラムで生成された照合信号との比較判定動作を図５のタイミング図により説明する。
【００２５】
基準信号発生回路９からの基準信号（Ｂ点）に対してポート１からの照合信号（Ａ点）が一致していると、２つ信号は完全に同期していて比較回路１４の出力（Ｃ点）は変化しない。しかし、ノイズ等の外部要因によりプログラム動作が一部重複動作したり、スキップしたり、暴走したりすると、基準信号（Ｂ点）に対して照合信号（Ａ点）が例えば図５に示す例のように一致しなくなり（エラーを検出）、比較回路１４の出力（Ｃ点）は変化し、その結果エッジ検出回路１５の出力（Ｄ点）が変化する。
【００２６】
エッジ検出回路１５の出力は切換回路１６を通って出力信号Ｅとして外部に送出されると同時に、ＯＲ回路１８の一方の入力端子に入力される。ＯＲ回路１８の他方の入力端子は信号線２２により試験モードの信号"L" に保持されているので、ＯＲ回路１８の出力が変化し、ＲＡＭ電源遮断回路１９を動作させてＲＡＭ４に供給されている電源を停止する。  この結果、ＲＡＭ４上で動作していた試験プログラムは消去され、以後試験プログラムの動作は停止する。
【００２７】
エラー検出した後、試験プログラムを再度動作させてしまうと、その後プログラム動作が正常に復帰したような場合は、オシロスコープで観測している誤動作瞬間の波形をうまく捉えることが困難となる。このためエラー検出した後は試験プログラムの動作を停止する。なお、試験モード設定以外の時に不用意にＲＡＭ４の電源が停止されることのないようにＯＲ回路１８を設けている。
【００２８】
本発明の実施例では、１０２４マシンサイクルの周期で基準信号と照合信号とを比較する構成であるが、基準信号発生回路９の構成を変えて、１０２４マシンサイクル以外の基準信号を発生させ、そのマシンサイクルに合わせて照合信号を生成する構成にしてもよい。また本発明の実施例では、マイクロコンピュータに備えている全てのリソースを動作させて照合信号を生成する例を示したが、一部のリソースを動作させたり、特定の１つのリソースを動作させ、各リソースごとの誤動作検出試験を行う構成にしてもよい。
【００２９】
本発明は以上のように、基準信号発生回路からの基準信号と、この基準信号と完全に同期した照合信号をプログラムで生成し、この２つの信号を比較して誤動作を検出するので正確に誤動作の検知ができ、またエラー検出の後、試験プログラムが停止するので、オシロスコープで確実に誤動作の発生の有無を確認できる。
【産業上の利用可能性】
【００３０】
本発明は、マイクロコンピュータ等の半導体集積装置において、各種外的要因に対する誤動作の耐量を正確、確実に試験することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例によるマイクロコンピュータのブロック図。
【図２】本発明の実施例による基準信号発生回路図。
【図３】基準信号と照合信号との関係を示すタイミング図。
【図４】本発明の実施例による試験プログラムのフローチャート。
【図５】各信号の関係を示すタイミング図。
【図６】従来のマイクロコンピュータのブロック図。
【符号の説明】
【００３２】
１      マイクロコンピュータ
２      ＣＰＵ
３      ＲＯＭ
４      ＲＡＭ
５      リソース
６      ポート
７      発振回路
８      内部バス
９      基準信号発生回路
１０    分周回路
１１    ＮＡＮＤ回路
１２    インバータ
１３    クリア信号発生回路
１４    比較回路
１５    エッジ検出回路
１６    出力切換回路
１７    ゲート回路
１８    ＯＲ回路
１９    ＲＡＭ電源遮断回路
２０〜２２    信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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