(57)【要約】【課題】全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置を提供する。【解決手段】互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒ４が、ＧＮＤ電位と所定電位との間で、順次直列接続されてなり、第１段トランジスタ素子Ｔｒ１におけるゲート端子を入力端子とし、ゲート−ソース間が短絡されたｎ個の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４が、ＧＮＤ電位と所定電位との間で、順次直列接続され、第１段トランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒ４におけるゲート端子が、直列接続された各段の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４の間に、それぞれ、順次接続されてなり、第ｎ段トランジスタ素子Ｔｒ４における所定電位側の端子から、出力が取り出されてなる半導体装置２００とする。【選択図】図１
2007281196.tif 000002
【特許請求の範囲】
【請求項１】
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ゲート−ソース間が短絡されたｎ個の短絡トランジスタ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の短絡トランジスタ素子の間に、それぞれ、順次接続されてなり、
前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴とする半導体装置。
【請求項２】
前記トランジスタ素子と前記短絡トランジスタ素子が、同じチャネル長さ方向の断面構造を有してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ個のトランジスタ素子のゲート幅が、等しく設定されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第（ｋ−１）段（２≦ｋ≦ｎ）の短絡トランジスタ素子のゲート幅が、前記第（ｋ−１）段より上にある各トランジスタ素子のゲート幅の和に、略等しく設定されてなることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第ｎ段の短絡トランジスタ素子のゲート幅が、前記第ｎ段のトランジスタ素子のゲート幅に較べて、小さく設定されてなることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ｎ個のトランジスタ素子と前記ｎ個の短絡トランジスタ素子のゲート幅が、等しく設定されてなり、
前記ｎ個の短絡トランジスタ素子のそれぞれに対して、容量素子が並列接続されてなることを特徴とする請求項２に記載の半導体装置。
【請求項７】
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ゲート−ソース間が短絡されたｎ個の短絡トランジスタ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の短絡トランジスタ素子の間に、それぞれ、順次接続され、
前記ｎ個の短絡トランジスタ素子のそれぞれに対して、容量素子が並列接続されてなり、
前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴とする半導体装置。
【請求項８】
前記トランジスタ素子および短絡トランジスタ素子が、横型ＭＯＳトランジスタ素子であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記トランジスタ素子および短絡トランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記容量素子が、前記絶縁分離トレンチを誘電体層とし、当該絶縁分離トレンチを挟んで両側に形成されたＳＯＩ層を電極接続層とすることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記容量素子が、前記ＳＯＩ層上に形成された酸化膜を誘電体層とし、当該酸化膜を挟んで、酸化膜上に形成された導電性を有するポリシリコンを一方の電極とし、酸化膜下のＳＯＩ層をもう一方の電極接続層とすることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記半導体装置が、
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、
前記所定電位を浮遊電位として、
前記レベルシフト回路に適用されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。
【０００３】
図９（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６）は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源ＶCCは、通常、直流１００〜４００Ｖと高電圧である。特に、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータ制御においては、主電源ＶCCが、直流６５０Ｖもの高電圧となる。主電源ＶCCの高電位側をＶCCH、低電位側をＶCCL と表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー（ＰＣ：Photo Coupler）や高電圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）９０が用いられる。駆動回路の入出力端子（Ｉ／Ｏ：Input / Output）は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【０００４】
図９（ｂ）は、特許文献１に開示されている、図９（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。図９（ｂ）に示す高電圧ＩＣ９０は、制御回路（ＣＵ：Control Unit）、低電位のＧＮＤ電位を基準とするゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６、高電位の浮遊電位を基準とするゲート駆動回路ＧＤＵ１〜３およびレベルシフト回路（ＬＳＵ：Level Shift Unit）から構成されている。制御回路ＣＵは、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、図９（ａ）のどのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる。ゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６は、図９（ａ）の主電源ＶCCの低電位側ＶCCL に接続するＩＧＢＴＱ４〜Ｑ６を駆動する。ゲート駆動回路ＧＤＵ１〜３は、図９（ａ）の主電源ＶCCの高電位側ＶCCHに接続するＩＧＢＴＱ１〜Ｑ３を駆動する。レベルシフト回路ＬＳＵは、ＶCCL レベルの制御回路ＣＵの信号と、ＶCCHレベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を、媒介する働きをする。従って、高電圧ＩＣ９０のレベルシフト回路ＬＳＵを構成する半導体装置は、上記したようにＶCCHレベルとＶCCL レベルの間（０〜６５０Ｖ）の信号を取り扱うため、特に高耐圧（１２００Ｖ程度）が要求される。
【０００５】
図９（ｂ）に示す高電圧ＩＣ９０のように、基準電位の異なる２以上の回路が集積化された半導体装置では、基準電位の異なる各回路の形成領域は、ｐｎ接合分離もしくはＳｉＯ２などの誘電体を用いた誘電体分離により、互いに分離される。一般的に、ｐｎ接合分離を用いた高電圧ＩＣは、寄生トランジスタが形成され易いため、回路の誤動作や素子破壊を引き起こす場合が有る。これに対して、誘電体分離を用いた高電圧ＩＣでは、寄生トランジスタ動作は発生せず、回路の誤動作や素子破壊といった問題は起きない。
【０００６】
図１０に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９１の模式的な断面図を示す。図１０に示す高電圧ＩＣ９１には、埋め込み酸化膜３を有するＳＯＩ基板１０のＳＯＩ層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１０の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより絶縁（誘電体）分離されている。高電圧ＩＣ９１のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図１０に示したレベルシフト回路形成領域のＭＯＳ型トランジスタＴｒＬは、耐圧を確保するため、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造をとっている。
【０００７】
レベルシフト回路における高電圧は、図中に示すように、ＭＯＳ型トランジスタＴｒＬのドレイン（Ｄ）に印加される。図１０のＭＯＳ型トランジスタＴｒＬでは、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレイン（Ｄ）とグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１と埋め込み酸化膜３で分圧して、ＳＯＩ層１における電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように、ＳＯＩ構造半導体基板を用いて高耐圧の半導体装置を実現するには、断面の縦方向において印加電圧をＳＯＩ層と埋め込み酸化膜に分配して所望の耐圧が得られるように、ＳＯＩ層の濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要である。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の膜厚の上限は４μｍ程度である。また、ＳＯＩ層の厚さは通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを大きくするとトレンチ加工負荷が増大する。このため、図１０のレベルシフト回路形成領域におけるＭＯＳ型トランジスタＴｒＬでは、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。
【０００９】
上記問題を解決するため、図１１に示す新規な半導体装置１００が発明されている。図１１は、半導体装置１００の基本的な回路図である。図１１に示す半導体装置１００では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＭＯＳ (Metal Oxide Semiconductor)型トランジスタ素子であってもよいし、ＩＧＢＴ (Insulated Gate Bipolar Transistor)素子であってもよい。上記構成は、各トランジスタ素子Ｔｒ１〜ＴｒｎがＭＯＳ型トランジスタ素子であるとすると、下段のＭＯＳ型トランジスタ素子のドレイン電圧が、その上段にあるＭＯＳ型トランジスタ素子のソースに印加される構成である。
【００１０】
また、ｎ個の抵抗素子Ｒ１〜Ｒｎが、同じＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。このｎ個の抵抗素子Ｒ１〜Ｒｎには微弱な電流が流れて、ＧＮＤ電位と所定電位Ｖｓ間の電圧が、各抵抗素子Ｒ１〜Ｒｎに分割される。図１１では、各抵抗素子Ｒ１〜ＲｎでＧＮＤ電位と所定電位Ｖｓ間の電圧を分割しているが、容量素子を用いて分割してもよい。この場合は、消費電流を低減する効果がある。
【００１１】
図１１の半導体装置１００では、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、抵抗素子Ｒｇ２〜Ｒｇｎを介して、直列接続された各段の抵抗素子Ｒ１〜Ｒｎ間の接続点Ｐ２〜Ｐｎに、それぞれ、順次接続されている。また、同じく第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおいて、ゲート端子とＧＮＤ電位側の端子との間に、ダイオードＤ２〜Ｄｎが挿入されている。これら抵抗素子Ｒｇ２〜ＲｇｎおよびダイオードＤ２〜Ｄｎにより、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えた際、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎの同時動作を、安定化させることができる。
【００１２】
第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１００の入力端子となっている。半導体装置１００の出力は、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【００１３】
図１１の半導体装置１００では、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号を加えることで、同じくＧＮＤ電位と所定電位Ｖｓとの間に直列接続されたｎ個の抵抗素子Ｒ１〜Ｒｎを介して、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒｎも同時に動作させることができる。すなわち、各トランジスタ素子Ｔｒ１〜ＴｒｎをＭＯＳ型トランジスタ素子とし、各トランジスタ素子Ｔｒ１〜ＴｒｎのＧＮＤ電位側をソースとするとと、第１段のトランジスタ素子Ｔｒ１のゲート端子に信号電圧が印加されると、第１段のトランジスタ素子Ｔｒ１のドレイン電位が低下する。それに伴って、第２段のトランジスタ素子Ｔｒ２のソース電位が下がるので、第２段のトランジスタ素子Ｔｒ２のゲート−ソース間のダイオードＤ２に接続点Ｐ２から電流が流れ込む。ゲート−ソース間がツェナー電圧（ここでは５Ｖ）に固定される結果、第２段のトランジスタ素子Ｔｒ２がＯＮになる。これと同様のことが第ｎ段のトランジスタ素子Ｔｒｎまで繰り返されて、極短時間で、全トランジスタ素子Ｔｒ１〜ＴｒｎがＯＮになる。
【００１４】
図１１の半導体装置１００の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、図１１の半導体装置１００においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図１１の半導体装置１００においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが同じ耐圧を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ１〜Ｔｒｎの分担する電圧（耐圧）を均等にして、最小化することができる。
【００１５】
図１２は、別の半導体装置の基本構成を示す図で、半導体装置１０１の回路図である。図１２に示す半導体装置１０１は、ＧＮＤ電位と所定電位の間を、ｎ個（ｎ≧２）のトランジスタ素子Ｔｒと、並列接続された抵抗素子Ｒと容量素子Ｃ２を並列ＲＣ素子としてｎ個の並列ＲＣ素子で分割する構成である。半導体装置１０１の構成は、別の見方をすれば、ＧＮＤ電位と所定電位の間で、直列接続された抵抗Ｒのラインに対して、直列接続された容量素子Ｃ２のラインが付け足された構成となっている。この直列接続された容量素子Ｃ２のラインは、抵抗素子Ｒの抵抗値が大きい場合には、ｄＶ／ｄｔサージが入った場合にサージ電流を逃がすラインとして機能する。半導体装置１０１では、ｎ個の並列ＲＣ素子における抵抗素子Ｒの抵抗値と第２容量素子Ｃ２の容量値を適宜設定することで、ｄＶ／ｄｔサージが入った場合におけるｎ個のトランジスタ素子Ｔｒのラインにおける各接続点の電位をほぼ均等に分配することができる。
【００１６】
尚、上記発明については、すでに特許出願がなされている（出願番号２００５−２２７０５８、出願番号２００５−３１８６７９）。
【００１７】
一方、図１１や図１２の半導体装置１００，２０２では、ＧＮＤ電位と所定電位の間で直列接続された抵抗Ｒのラインに高い電源電圧がかかるため、このラインには定常状態で（リーク）電流が流れて、消費電力が大きくなるという問題がある。このリーク電流を下げるためには、分圧抵抗Ｒの抵抗値を数ＭΩまで大きくする必要があるが、この場合には、ＣｒＳｉ等の薄膜で形成する分圧抵抗Ｒのチップに占める面積が増大して、コスト増となる。
【００１８】
また、図１２の半導体装置１０１において、ｄＶ／ｄｔサージを均等に分圧して基板（トランジスタ素子Ｔｒ）への回り込みを防止するためには、容量素子Ｃ２の容量値をｐＦオーダにする必要があるが、この場合にも、トランジスタ素子Ｔｒの全段数分をレイアウトすると、チップ面積が増大して非常に面積効率が悪くなる。
【００１９】
そこで本発明は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２０】
請求項１に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子におけるゲート端子を入力端子とし、ゲート−ソース間が短絡されたｎ個の短絡トランジスタ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続され、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の短絡トランジスタ素子の間に、それぞれ、順次接続されてなり、前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴としている。
【００２１】
上記半導体装置におけるゲート−ソース間が短絡された短絡トランジスタ素子は、ダイオードとして機能させることができる。このため、上記半導体装置では、ＧＮＤ電位と所定電位の間に順次直列接続された主ラインのトランジスタ素子のゲート分圧回路が、同じくＧＮＤ電位と所定電位の間に順次直列接続された短絡トランジスタ素子（ダイオード）で構成されていることになる。従って、上記半導体装置では、ゲート分圧回路ラインに抵抗素子を使用していないため、ゲート分圧回路ラインには定常状態で（リーク）電流が流れず、これによって消費電力が増大することもない。また、短絡トランジスタ素子のチップに占める面積は、抵抗素子や容量素子に較べて小さく、これによってコストが増大することもない。
【００２２】
上記半導体装置においても、抵抗素子や容量素子をゲート分圧回路に用いた場合と同様に、第１段のトランジスタ素子のゲート端子に入力信号を加えることで、ｎ個の短絡トランジスタ素子を介して、第２段から第ｎ段のトランジスタ素子も同時に動作させることができる。また、上記半導体装置では、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求される耐圧を低減することができる。
【００２３】
主ラインの各段のトランジスタ素子でＧＮＤ電位と所定電位の間を分割分担する半導体装置では、一般的に、主ラインを構成する各段のトランジスタ素子の耐圧と共に、ゲート分圧回路ラインを構成する各素子についても、同程度の耐圧が必要である。この点、上記半導体装置におけるゲート−ソース間を短絡した短絡トランジスタ素子（ダイオード）の耐圧は、ゲート−ソース間を短絡していない状態と同等、あるいはそれ以上の耐圧を持っている。従って、主ラインとゲート分圧回路ラインが基本的に同じトランジスタ素子からなる上記半導体装置は、例えばゲート分圧回路ラインに単純構造のダイオード素子を用いる半導体装置に較べて、耐圧設計が非常に容易なものとなる。また、主ラインのトランジスタ素子とゲート分圧回路ラインの短絡トランジスタ素子の耐圧特性におけるずれが小さいため、ＧＮＤ電位と所定電位の間の分圧比についても、より正確なものとすることができる。
【００２４】
主ラインとゲート分圧回路ラインが基本的に同じトランジスタ素子からなる上記半導体装置は、例えばゲート分圧回路ラインに単純構造のダイオード素子を用いる半導体装置に較べて、製造工程も非常に単純なものとなる。上記半導体装置の製造工程は、同時形成できるトランジスタ素子の製造工程のみで構成することができ、工程数が少なく工程管理が容易で、上記半導体装置を安価に製造することができる。
【００２５】
尚、上記半導体装置にサージが印加された場合には、抵抗素子や容量素子をゲート分圧回路に用いた場合と同様に、ゲート分圧回路ラインの第１段から第ｎ段の各短絡トランジスタ素子を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。このため、主ラインの特定のトランジスタ素子において、サージによる高電圧が印加されることもない。従って、サージが印加された場合のトランジスタ素子のブレークダウンによる回路破壊も抑制することができる。
【００２６】
以上のようにして、上記半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。
【００２７】
請求項２に記載のように、上記半導体装置においては、前記トランジスタ素子と前記短絡トランジスタ素子が、同じチャネル長さ方向の断面構造を有してなることが好ましい。
【００２８】
トランジスタ素子の耐圧は、チャネル長さ方向の断面構造により決まる。このため、主ラインのトランジスタ素子とゲート分圧回路ラインの短絡トランジスタ素子のチャネル長さ方向における断面構造を同じにすることで、耐圧設計が簡略化されると共に、両トランジスタ素子の耐圧特性を正確に一致させることができる。また、各ライン内においても、それを構成する各トランジスタ素子の耐圧が等しくなるため、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子の分担する電圧（耐圧）を均等にして、最小化することができる。
【００２９】
また、チャネル長さ方向の断面構造が同じであれば、チャネル長さ方向と直交する方向におけるトランジスタ素子のゲート幅は、耐圧特性にほとんど影を及ぼさない。このため、上記半導体装置においては、主ラインのトランジスタ素子とゲート分圧回路ラインの短絡トランジスタ素子のゲート幅を任意に設定することができる。
【００３０】
例えば請求項３に記載のように、主ラインを構成する前記ｎ個のトランジスタ素子のゲート幅を、等しく設定することができる。
【００３１】
一方、トランジスタ素子は寄生容量を持っており、この寄生容量の値は、トランジスタ素子のゲート幅に比例する。
【００３２】
これを利用して、請求項４に記載のように、上記半導体装置においては、前記第（ｋ−１）段（２≦ｋ≦ｎ）の短絡トランジスタ素子のゲート幅が、前記第（ｋ−１）段より上にある各トランジスタ素子のゲート幅の和に、略等しく設定されてなることが好ましい。
【００３３】
上記のようにゲート幅が設定された半導体装置においては、第（ｋ−１）段（２≦ｋ≦ｎ）の短絡トランジスタ素子の寄生容量は、第（ｋ−１）段より上にある各トランジスタ素子の寄生容量の和に、ほぼ等しくなっている。このため、上記半導体装置においては、所定電位の電源側から順に、主ラインにおける多段化されたトランジスタ素子の寄生容量の影響を補正するようにして、ゲート分圧回路ラインにおける短絡トランジスタ素子の寄生容量が配置されることとなる。これによって、各段のトランジスタ素子に電荷が溜まり難くなり、サージ電流の電荷を速やかにＧＮＤへ逃がすことができると共に、多段化したことによるスイッチング速度の劣化を抑制することができる。
【００３４】
上記半導体装置においては、所定電位に最も近い最高段の前記第ｎ段における短絡トランジスタ素子のゲート幅は、サージに対する特性やスイッチング速度にほとんど影響を及ぼさない。
【００３５】
このため、請求項５に記載のように、前記第ｎ段の短絡トランジスタ素子のゲート幅は、前記第ｎ段のトランジスタ素子のゲート幅に較べて、小さく設定することができる。
【００３６】
尚、上記半導体装置においては、請求項６に記載のように、ｎ個のトランジスタ素子と前記ｎ個の短絡トランジスタ素子のゲート幅を全て等しく設定して、ｎ個の短絡トランジスタ素子のそれぞれに対して、容量素子が並列接続されてなるように構成してもよい。この短絡トランジスタ素子のそれぞれに対して並列接続される容量素子によって、主ラインにおける多段化されたトランジスタ素子の寄生容量の影響を補正するようにしてもよい。
【００３７】
請求項７に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段トランジスタ素子におけるゲート端子を入力端子とし、ゲート−ソース間が短絡されたｎ個の短絡トランジスタ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続され、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の短絡トランジスタ素子の間に、それぞれ、順次接続され、前記ｎ個の短絡トランジスタ素子のそれぞれに対して、容量素子が並列接続されてなり、前記第ｎ段トランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴としている。
【００３８】
上記半導体装置は、ゲート分圧回路ラインの各段に、並列接続された短絡トランジスタ素子と容量素子が用いられる構成となっている。この場合にも、請求項１の半導体装置で説明したように、ゲート分圧回路ラインに抵抗素子を使用していないため、ゲート分圧回路ラインには定常状態で（リーク）電流が流れず、低消費電力の半導体装置とすることができる。また、上記半導体装置では、短絡トランジスタ素子のそれぞれに対して並列接続される容量素子によって、主ラインにおける多段化されたトランジスタ素子の寄生容量の影響を補正することができる。
【００３９】
以上のようにして、上記半導体装置も、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。尚、上記半導体装置においては、ｎ個のトランジスタ素子と短絡トランジスタ素子が異なる断面構造やゲート幅を持っていてもよい。
【００４０】
請求項８に記載のように、前記トランジスタ素子および短絡トランジスタ素子は、例えば、次に示すＳＯＩ構造半導体基板の使用に好適な横型ＭＯＳトランジスタ素子とすることができる。また、前記トランジスタ素子および短絡トランジスタ素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子であってもよい。
【００４１】
請求項９に記載のように、上記半導体装置は、前記トランジスタ素子および短絡トランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるように構成することができる。
【００４２】
ＳＯＩ構造半導体基板を使用する場合、請求項１０に記載のように、前記容量素子が、前記絶縁分離トレンチを誘電体層とし、当該絶縁分離トレンチを挟んで両側に形成されたＳＯＩ層を電極接続層とする構成を採用することができる。
【００４３】
この絶縁分離トレンチを用いた容量素子は、４００Ｖ以上の高い耐圧を確保することができると共に、基板の深さ方向に容量素子が形成されるためチップに対する占有面積を小さくすることができる。
【００４４】
また、請求項１１に記載のように、前記容量素子は、前記ＳＯＩ層上に形成された酸化膜を誘電体層とし、当該酸化膜を挟んで、酸化膜上に形成された導電性を有するポリシリコンを一方の電極とし、酸化膜下のＳＯＩ層をもう一方の電極接続層とする構成を採用してもよい。
【００４５】
この場合には、上記絶縁分離トレンチを用いた容量素子に較べて、面積効率は劣るものの、トレンチエッジの酸化膜のくびれといった問題がないため、より信頼性の高い容量素子とすることができる。
【００４６】
請求項１２に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、前記レベルシフト回路に好適である。この場合には、前記所定電位が、前記浮遊電位となる。
【００４７】
前記高電圧ＩＣは、例えば、請求項１３に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項１４に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【発明を実施するための最良の形態】
【００４８】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。図１は、本発明の半導体装置の一例で、半導体装置２００に関する回路図である。
【００４９】
図１に示す半導体装置２００では、互いに絶縁分離された４個のトランジスタ素子Ｔｒ１〜Ｔｒ４が、ＧＮＤ電位（０Ｖ）と所定の電源電位Ｖｓｓ（１０００Ｖ）の間で、ＧＮＤ側を第１段、電源側を第４段として、順次直列接続されている。また、ゲート−ソース間が短絡された４個の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４が、同じＧＮＤ電位と電源電位Ｖｓｓの間で、ＧＮＤ側を第１段、電源側を第４段として、順次直列接続されている。半導体装置２００では、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒ４におけるゲート端子が、直列接続された各段の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４間の接続点に、それぞれ、順次接続されている。尚、図中の抵抗Ｒｉｎ（２００ｋΩ）は、入力抵抗であり、抵抗Ｒｏｕｔ（１０ｋΩ）は、出力抵抗である。
【００５０】
尚、図１に示す半導体装置２００は、４個のトランジスタ素子Ｔｒ１〜Ｔｒ４と４個の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４で構成されている。しかしながらこれに限らず、以下に説明する半導体装置２００の効果は、任意のｎ個（ｎ≧２）のトランジスタ素子と短絡トランジスタ素子で構成される半導体装置についても同様に得ることができる。また、図１に示す半導体装置２００の４個のトランジスタ素子Ｔｒ１〜Ｔｒ４と短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４は、ＮチャネルのＭＯＳトランジスタ素子（Metal Oxide Semiconductor transistor）であるが、これに限らず、絶縁ゲートバイポーラトランジスタ素子（ＩＧＢＴ、Insulated Gate Bipolar Transistor）等であってもよい。
【００５１】
図１の半導体装置２００において、第１段のトランジスタ素子Ｔｒ１のゲート端子は、入力信号Ｖｉｎの入力端子となっている。また、半導体装置２００の出力信号ＶＯｕｔは、第４段のトランジスタ素子Ｔｒ４におけるドレイン側の端子から取り出される。言い換えれば、半導体装置２００の回路は、ＧＮＤ電位（０Ｖ）を基準とする入力信号Ｖｉｎが電源電位（１０００Ｖ）を基準とする出力信号ＶＯｕｔに変換されて取り出される、レベルシフト回路となっている。
【００５２】
図１の半導体装置２００におけるゲート−ソース間が短絡された短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４は、ダイオードとして機能させることができる。このため、半導体装置２００では、ＧＮＤ電位と所定の電源電位Ｖｓｓの間に順次直列接続された主ラインのトランジスタ素子Ｔｒ１〜Ｔｒ４のゲート分圧回路が、同じくＧＮＤ電位と電源電位Ｖｓｓの間に順次直列接続された短絡トランジスタ素子（ダイオード）ＳＴＲ１〜ＳＴＲ４で構成されていることになる。従って、図１の半導体装置２００では、図１１や図１２の半導体装置１００，１０１のようにゲート分圧回路ラインに抵抗素子を使用していないため、ゲート分圧回路ラインには定常状態で（リーク）電流が流れず、これによって消費電力が増大することもない。また、短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４のチップに占める面積は、抵抗素子や容量素子に較べて小さく、これによってコストが増大することもない。
【００５３】
図１の半導体装置２００においても、抵抗素子や容量素子をゲート分圧回路に用いた図１１や図１２の半導体装置１００，１０１と同様に、第１段のトランジスタ素子Ｔｒ１のゲート端子に入力信号Ｖｉｎを加えることで、４個の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４を介して、第２段から第ｎ段のトランジスタ素子Ｔｒ２〜Ｔｒ４も同時に動作させることができる。また、半導体装置２００では、ＧＮＤ電位と電源電位Ｖｓｓの間の電圧が４個のトランジスタ素子により分割され、第１段から第４段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、図１０の高電圧ＩＣ９１のように、ＧＮＤ電位と電源電位Ｖｓｓの間の電圧を１個のトランジスタ素子ＴｒＬで分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒ４に要求される耐圧を低減することができる。
【００５４】
主ラインの各段のトランジスタ素子でＧＮＤ電位と所定電位の間を分割分担する半導体装置では、一般的に、主ラインを構成する各段のトランジスタ素子の耐圧と共に、ゲート分圧回路ラインを構成する各素子についても、同程度の耐圧が必要である。この点、図１の半導体装置２００におけるゲート−ソース間を短絡した短絡トランジスタ素子（ダイオード）ＳＴＲ１〜ＳＴＲ４の耐圧は、ゲート−ソース間を短絡していない状態と同等、あるいはそれ以上の耐圧を持っている。従って、主ラインとゲート分圧回路ラインが基本的に同じトランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４からなる半導体装置２００は、例えばゲート分圧回路ラインに単純構造のダイオード素子を用いる半導体装置に較べて、耐圧設計が非常に容易なものとなる。
【００５５】
特に、図１の半導体装置２００においては、トランジスタ素子Ｔｒ１〜Ｔｒ４と短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４が、同じチャネル長さ方向の断面構造を有していることが好ましい。トランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４の耐圧は、チャネル長さ方向の断面構造により決まる。このため、主ラインのトランジスタ素子Ｔｒ１〜Ｔｒ４とゲート分圧回路ラインの短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４のチャネル長さ方向における断面構造を同じにすることで、耐圧設計が簡略化されると共に、両トランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４の耐圧特性を正確に一致させることができる。また、各ライン内においても、それを構成する各トランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４の耐圧が等しくなるため、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４の分担する電圧（耐圧）を均等にして、最小化することができる。また、図１の半導体装置２００においては、主ラインのトランジスタ素子Ｔｒ１〜Ｔｒ４とゲート分圧回路ラインの短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４の耐圧特性におけるずれが小さいため、ＧＮＤ電位と電源電位Ｖｓｓの間の分圧比についても、より正確なものとすることができる。
【００５６】
また、チャネル長さ方向の断面構造が同じであれば、トランジスタ素子のチャネル長さ方向と直交する方向におけるゲート幅は、耐圧特性にほとんど影を及ぼさない。このため、図１の半導体装置２００においては、主ラインのトランジスタ素子Ｔｒ１〜Ｔｒ４とゲート分圧回路ラインの短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４のゲート幅を任意に設定することができる。例えば、図１の半導体装置２００において、主ラインを構成する４個のトランジスタ素子Ｔｒ１〜Ｔｒ４のゲート幅を、等しく設定することができる。
【００５７】
一方、トランジスタ素子は寄生容量を持っており、この寄生容量の値は、トランジスタ素子のゲート幅に比例する。これを利用して、図１の半導体装置２００においては、第（ｋ−１）段（２≦ｋ≦４）の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ３のゲート幅が、第（ｋ−１）段より上にある各トランジスタ素子のゲート幅の和に、略等しく設定されていることが好ましい。例えば、主ラインを構成する４個のトランジスタ素子Ｔｒ１〜Ｔｒ４のゲート幅を等しくｗと設定した場合には、第３段の短絡トランジスタ素子ＳＴＲ３のゲート幅をｗと設定し、第２段の短絡トランジスタ素子ＳＴＲ２のゲート幅を２ｗと設定し、第１段の短絡トランジスタ素子ＳＴＲ１のゲート幅を３ｗと設定する。
【００５８】
上記のようにゲート幅が設定された図１の半導体装置２００においては、第（ｋ−１）段（２≦ｋ≦４）の短絡トランジスタ素子ＳＴＲ３〜ＳＴＲ１の寄生容量は、第（ｋ−１）段より上にある各トランジスタ素子の寄生容量の和に、ほぼ等しくなっている。このため、上記半導体装置２００においては、電源電位Ｖｓｓの電源側から順に、主ラインにおける多段化されたトランジスタ素子Ｔｒ４〜Ｔｒ２の寄生容量の影響を補正するようにして、ゲート分圧回路ラインにおける短絡トランジスタ素子ＳＴＲ３〜ＳＴＲ１の寄生容量が配置されることとなる。これによって、各段のトランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４に電荷が溜まり難くなり、サージ電流の電荷を速やかにＧＮＤへ逃がすことができると共に、多段化したことによるスイッチング速度の劣化を抑制することができる。尚、上記半導体装置２００においては、電源電位Ｖｓｓに最も近い最高段の第４段の短絡トランジスタ素子ＳＴＲ１におけるゲート幅は、サージに対する特性やスイッチング速度にほとんど影響を及ぼさない。このため、第４段の短絡トランジスタ素子ＳＴＲ１のゲート幅は、第４段のトランジスタ素子Ｔｒ４のゲート幅に較べて、小さく設定することができる。
【００５９】
主ラインとゲート分圧回路ラインが基本的に同じトランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４からなる半導体装置２００は、例えばゲート分圧回路ラインに単純構造のダイオード素子を用いる半導体装置に較べて、製造工程も非常に単純なものとなる。半導体装置２００の製造工程は、同時形成できるトランジスタ素子Ｔｒ１〜Ｔｒ４，ＳＴＲ１〜ＳＴＲ４の製造工程のみで構成することができ、工程数が少なく工程管理が容易で、半導体装置２００を安価に製造することができる。
【００６０】
尚、図１の半導体装置２００にサージが印加された場合には、抵抗素子や容量素子をゲート分圧回路に用いた図１１や図１２の半導体装置１００，１０１と同様に、ゲート分圧回路ラインの第１段から第４段の各短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４を介して、サージ電流の電荷を速やかにＧＮＤへ逃がすことができる。このため、主ラインの特定のトランジスタ素子Ｔｒ１〜Ｔｒ４において、サージによる高電圧が印加されることもない。従って、サージが印加された場合のトランジスタ素子Ｔｒ１〜Ｔｒ４のブレークダウンによる回路破壊も抑制することができる。
【００６１】
以上のようにして、図１の半導体装置２００は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。
【００６２】
次に、上述した半導体装置２００の効果について、シミュレーションによる特性確認結果を説明する。尚、以下に示す半導体装置２００のシミュレーションにおいては、主ラインのトランジスタ素子Ｔｒ１〜Ｔｒ４は、全て同じチャネル長さ方向の断面構造を有しており、チャネル幅ｗを全て等しい９０μｍとしている。また、ゲート分圧回路ラインの短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４については、全てトランジスタ素子Ｔｒ１〜Ｔｒ４と同じチャネル長さ方向の断面構造を有しており、前述したように多段化されたトランジスタ素子Ｔｒ４〜Ｔｒ２の寄生容量の影響を補正するため、各ＳＴＲ１〜ＳＴＲ４のチャネル幅ｗを３６０μｍ，１８０μｍ，９０μｍ，１０μｍとしている。
【００６３】
図２は、図１の半導体装置２００におけるパルス信号入力に対する応答特性（スイッチング波形）のシミュレーション結果で、パルス入力に対する出力抵抗Ｒｏｕｔの両端における電圧波形を示す図である。図２に示すように、半導体装置２００では、立ち上りおよび立ち下り共に良好な矩形波が出力抵抗端子で観測され、主ラインの直列接続されたトランジスタ素子Ｔｒ１〜Ｔｒ４が、正常に動作することが確認できた。
【００６４】
図３は、図１の半導体装置２００におけるｄＶ／ｄｔサージ印加時の応答特性（ｄＶ／ｄｔ応答波形）のシミュレーション結果である。図３（ａ）は、シミュレーションに用いた等価回路図であり、図３（ｂ）は、ｄＶ／ｄｔサージ印加時の各トランジスタ素子Ｔｒ１〜Ｔｒ４のソース・ドレイン間における電圧波形を示す図である。
【００６５】
図３（ａ）の等価回路図２００ａに示すように、ｄＶ／ｄｔサージ印加時の応答特性のシミュレーションにおいては、図１の半導体装置２００における第１段トランジスタ素子Ｔｒ１のゲート端子をＧＮＤに短絡し、電源側に１０００Ｖのサージ電圧を印加してシミュレーションを行っている。図３（ｂ）に示すように、半導体装置２００では、サージ電圧が主ラインの直列接続された各トランジスタ素子Ｔｒ１〜Ｔｒ４に均等に分配されることが確認できた。尚、サージ電圧の各トランジスタ素子Ｔｒ１〜Ｔｒ４への均等分配は、定常状態だけでなく立ち上り時においても確保されていることがわかる。
【００６６】
図４は、図１に示す半導体装置２００の具体的な構造例で、高電圧ＩＣ２１０のレベルシフト回路に適用された半導体装置２００において、主ラインを構成する直列接続されたトランジスタ素子Ｔｒ１〜Ｔｒｎ（ｎ≧２）のチャネル長さ方向の断面構造を示す図である。
【００６７】
図４に示す半導体装置２００のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＳＯＩ構造半導体基板の使用に好適なＮチャネルの横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）である。図４の半導体装置２００では、トランジスタ素子（ＬＤＭＯＳ）Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１１のＳＯＩ層１に形成され、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。尚、ゲート分圧回路ラインを構成する直列接続された短絡トランジスタ素子ＳＴＲ１〜ＳＴＲｎ（ｎ≧２）についても、同じチャネル長さ方向の断面構造で、同じＳＯＩ構造半導体基板１１のＳＯＩ層１に形成することができる。
【００６８】
図５は、本発明における別の半導体装置の例で、半導体装置２０１に関する回路図である。尚、図５の半導体装置２０１において、図１の半導体装置２００と同様の部分については、同じ符号を付した。
【００６９】
図５に示す半導体装置２０１は、図１に示す半導体装置２００における４個の短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４のそれぞれに対して、容量素子Ｃ１〜Ｃ４が並列接続された構成となっている。すなわち、図５の半導体装置２０１は、ゲート分圧回路ラインの各段に、並列接続された短絡トランジスタ素子と容量素子が用いられる構成となっている。この場合にも、図１の半導体装置２００で説明したように、ゲート分圧回路ラインに抵抗素子を使用していないため、ゲート分圧回路ラインには定常状態で（リーク）電流が流れず、低消費電力の半導体装置とすることができる。
【００７０】
また、図５の半導体装置２０１においては、短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４のそれぞれに対して並列接続される容量素子Ｃ１〜Ｃ４によって、主ラインにおける多段化されたトランジスタ素子Ｔｒ１〜Ｔｒ４の寄生容量の影響を補正することができる。このため、半導体装置２０１においては、ｎ個（ｎ≧２）のトランジスタ素子と短絡トランジスタ素子におけるチャネル長さ方向の断面構造とゲート幅を全て等しく設定することができる。しかしながらこれに限らず、ｎ個のトランジスタ素子と短絡トランジスタ素子が、異なる断面構造やゲート幅を持っていてもよい。
【００７１】
以上のようにして、図５の半導体装置２０１も、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。
【００７２】
図６は、図５の半導体装置２０１におけるパルス信号入力に対する応答特性（スイッチング波形）のシミュレーション結果で、パルス入力に対する出力抵抗Ｒｏｕｔの両端における電圧波形を示す図である。また、図７は、図５の半導体装置２０１におけるｄＶ／ｄｔサージ印加時の応答特性（ｄＶ／ｄｔ応答波形）のシミュレーション結果で、ｄＶ／ｄｔサージ印加時の各トランジスタ素子Ｔｒ１〜Ｔｒ４のドレイン電位波形を示す図である。尚、図６と図７のシミュレーションにおいては、図５の半導体装置２０１におけるトランジスタ素子Ｔｒ１〜Ｔｒ４と短絡トランジスタ素子ＳＴＲ１〜ＳＴＲ４について、全て同じチャネル長さ方向の断面構造を有しており、チャネル幅ｗを全て等しい１００μｍとしている。また、容量素子Ｃ１〜Ｃ４は、全て全て等しい１ｐＦの容量値としている。また、図７のｄＶ／ｄｔサージ印加時の応答特性のシミュレーションにおいては、図３（ａ）に示す半導体装置２００の等価回路図２００ａと同様に、半導体装置２０１における第１段トランジスタ素子Ｔｒ１のゲート端子をＧＮＤに短絡し、電源側に１０００Ｖのサージ電圧を印加してシミュレーションを行っている。
【００７３】
図６に示すように、半導体装置２０１においても、立ち上りおよび立ち下り共に良好な矩形波が出力抵抗端子で観測され、主ラインの直列接続されたトランジスタ素子Ｔｒ１〜Ｔｒ４が、正常に動作することが確認できた。また、図７に示すように、半導体装置２０１においても、サージ電圧が主ラインの直列接続された各トランジスタ素子Ｔｒ１〜Ｔｒ４に均等に分配されることが確認できた。
【００７４】
図５の半導体装置２０１についても、半導体装置２００と同様に図４に示すようにトランジスタ素子Ｔｒ１〜Ｔｒｎと短絡トランジスタ素子ＳＴＲ１〜ＳＴＲｎをＳＯＩ構造半導体基板１１のＳＯＩ層１に形成することができる。ＳＯＩ構造半導体基板を用いて図５の半導体装置２０１を形成する場合、容量素子Ｃ１〜Ｃ４もトランジスタ素子Ｔｒ１〜Ｔｒｎや短絡トランジスタ素子ＳＴＲ１〜ＳＴＲｎと同じＳＯＩ構造半導体基板に形成することができる。
【００７５】
図８（ａ），（ｂ）は、ＳＯＩ構造半導体基板を用いた場合の容量素子の形成例で、それぞれ、容量素子Ｃａ，Ｃｂを部分的な断面で示した斜視図である。尚、図８（ａ），（ｂ）の容量素子Ｃａ，Ｃｂが形成されているＳＯＩ構造半導体基板１１は、図４に示すＳＯＩ構造半導体基板１１と同じものであり、同じ符号を付している。
【００７６】
図８（ａ）に示す容量素子Ｃａは、絶縁分離トレンチ４を誘電体層とし、絶縁分離トレンチ４を挟んで両側に形成されたＳＯＩ層１を電極接続層としている。この絶縁分離トレンチ４を用いた容量素子Ｃａは、４００Ｖ以上の高い耐圧を確保することができると共に、基板１１の深さ方向に容量素子Ｃａが形成されるため、チップに対する占有面積を小さくすることができる。
【００７７】
図８（ｂ）に示す容量素子Ｃｂは、ＳＯＩ層１上に形成されＬＯＣＯＳ等の酸化膜２を誘電体層とし、酸化膜２を挟んで、酸化膜２上に形成された導電性を有するポリシリコン５を一方の電極とし、酸化膜２下のＳＯＩ層１をもう一方の電極接続層としている。この容量素子Ｃｂは、図８（ａ）の絶縁分離トレンチ４を用いた容量素子Ｃａに較べて、面積効率は劣るものの、トレンチエッジの酸化膜のくびれといった問題がないため、より信頼性の高い容量素子とすることができる。
【００７８】
以上に示した半導体装置２００，２０１は、図９（ｂ）に示すような、ＧＮＤ基準ゲート駆動回路、浮遊基準ゲート駆動回路、制御回路、レベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、レベルシフト回路に用いる半導体装置に好適である。図１および図５に示す半導体装置２００，２０１を用いた高電圧ＩＣは、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置であって、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとすることができる。しかしながら、本発明の不導体装置の適用対象はこれに限らず、民生・産業用モータ制御分野にも適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の半導体装置の一例で、半導体装置２００に関する回路図である。
【図２】半導体装置２００におけるパルス信号入力に対する応答特性のシミュレーション結果で、パルス入力に対する出力抵抗Ｒｏｕｔの両端における電圧波形を示す図である。
【図３】半導体装置２００におけるｄＶ／ｄｔサージ印加時の応答特性のシミュレーション結果で、（ａ）は、シミュレーションに用いた等価回路図であり、（ｂ）はｄＶ／ｄｔサージ印加時の各トランジスタ素子Ｔｒ１〜Ｔｒ４のソース・ドレイン間における電圧波形を示す図である。
【図４】半導体装置２００の具体的な構造例で、高電圧ＩＣ２１０のレベルシフト回路に適用された半導体装置２００において、主ラインを構成する直列接続されたトランジスタ素子Ｔｒ１〜Ｔｒｎ（ｎ≧２）のチャネル長さ方向の断面構造を示す図である。
【図５】本発明における別の半導体装置の例で、半導体装置２０１に関する回路図である。
【図６】半導体装置２０１におけるパルス信号入力に対する応答特性のシミュレーション結果で、パルス入力に対する出力抵抗Ｒｏｕｔの両端における電圧波形を示す図である。
【図７】半導体装置２０１におけるｄＶ／ｄｔサージ印加時の応答特性のシミュレーション結果で、ｄＶ／ｄｔサージ印加時の各トランジスタ素子Ｔｒ１〜Ｔｒ４のドレイン電位波形を示す図である。
【図８】（ａ），（ｂ）は、ＳＯＩ構造半導体基板を用いた場合の容量素子の形成例で、それぞれ、容量素子Ｃａ，Ｃｂを部分的な断面で示した斜視図である。
【図９】（ａ）は、特許文献１に開示されている、モータ制御用インバータのパワー部分を中心とした回路構成図である。（ｂ）は、（ａ）で用いられる高電圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【図１０】ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９１の模式的な断面図である。
【図１１】新規な半導体装置１００の基本的な回路図である。
【図１２】別の半導体装置の基本構成を示す模式図で、半導体装置１０１の回路図である。
【符号の説明】
【００８０】
１００，１０１，２００，２０１  半導体装置
Ｔｒ１〜Ｔｒ４，Ｔｒｎ  トランジスタ素子
ＳＴＲ１〜ＳＴＲ４  短絡トランジスタ素子
Ｒｉｎ  入力抵抗
Ｒｏｕｔ  出力抵抗
Ｃ２，Ｃ１〜Ｃ４，Ｃａ，Ｃｂ  容量素子
Ｖｓｓ  電源電位
１０，１１  ＳＯＩ基板
１  ＳＯＩ層
２  酸化膜
３  埋め込み酸化膜
４  絶縁分離トレンチ
５  ポリシリコン
９０，９１  高電圧ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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