(57)【要約】      （修正有）【課題】半導体回路素子の高密度な実装、積層を実現する、表面酸化を起こさず、微細なパターンの形成が可能なはんだ接続構造を提供する。【解決手段】フォトリソグラフィー技術による微細なマスクパターンを利用して、表面がＡｇ膜６で覆われたＳｎはんだ部５を、半導体１および基板の電極パッド３Ａ上に供給する。Ａｇ膜は、長期にわたりＳｎの表面に存在し、Ｓｎの酸化を防止する。このため、薄く研磨した半導体ウェハを積層して、電子部品を製造する際に、薄い半導体を破損しない程度の小さな荷重で、ウェハの積層、はんだ部の接続が可能となる。【選択図】図１
2007281105.tif 000002
【特許請求の範囲】
【請求項１】
回路素子と、電極パッドと、この電極パッド上に形成されたＳｎはんだ部を有する電子
部品であって、前記Ｓｎはんだ部表面にＡｇ膜が形成されていることを特徴とする電子部
品。
【請求項２】
請求項１に記載の電子部品であって、前記電子部品の回路素子形成面と反対側の面を電
気的に接続する貫通電極が形成され、前記回路素子形成面と反対側の面に貫通電極とつな
がる電極パッドが形成されており、この電極パッド上に、表面がＡｇ膜で覆われたＳｎは
んだ部が形成されていることを特徴とする電子部品。
【請求項３】
請求項１および２に記載の電子部品であって、前記Ｓｎはんだ部は、Ｓｎを主成分とす
るはんだであることを特徴とする電子部品。
【請求項４】
請求項１および２に記載の電子部品であって、前記Ａｇ膜は、Ａｇを主成分とする合金
であることを特徴とする電子部品。
【請求項５】
請求項１および２に記載の電子部品を複数用いた電子部品の積層体であって、前記Ｓｎ
はんだ部が、別の電子部品の電極パッドに接続され、積層体を構成する各電子部品が電気
的に接続されていることを特徴とする電子部品の積層体。
【請求項６】
請求項１および２に記載の電子部品であって、前記Ｓｎはんだ部およびＡｇ膜が、蒸着
、またはスパッタにより形成されていることを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極パッド上にはんだ膜を形成した電子部品、および貫通電極を有する電子
部品を積層する構造において、はんだにより電子部品の電極と基板の電極が接続される、
あるいは電子部品の電極が、別の電子部品の電極に接続され、電子部品に形成された貫通
電極を通して、各々の電子部品が電気的に接続される電子部品の構造体に関する。特に貫
通電極を形成したシリコン半導体の積層体、あるいは基板上に微細ピッチで半導体を接続
する技術に関する。
【背景技術】
【０００２】
電子部品への小形化の要求は増す一方であり、近年、メモリ、ＬＳＩなどの半導体チッ
プを積層したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）と呼ばれる電子部品が開発
されている。半導体チップを積層するメリットは、三次元的に積層することにより、基板
上に平面的に実装していた従来に比べて小形化が可能になることである。特に、携帯電話
等の電子機器では、今後益々、高機能化を実現するために、電子部品実装には高密度化が
求められる。このためには、ただ単に半導体チップを積層するだけではなく、半導体チッ
プそのものの厚さを薄くし、半導体チップ間のギャップを低減し、また半導体チップの電
極パッドの幅、および間隔を小さくしていくことが求められる。
【０００３】
このような状況から、各種の半導体の積層技術が提案されている。例えば、半導体チッ
プを基板上に電子回路面を上とするフェースアップで数段重ね、上に行くほど小さい半導
体チップが来るようにする。下の半導体チップの電極パッド上に、上の半導体チップが重
ならないようにすれば、各電極パッド上にワイヤーボンディングで金属細線を接続するこ
とができる。このような接続を行うことで、ある半導体チップから出た信号を、ワイヤー
ボンディングを通して一旦、基板側へ送り、基板上の配線を通し、これとつながる別のワ
イヤーボンディングを通して、別の半導体チップへと信号を送ることが可能である。すな
わち、積層された半導体チップは、ワイヤーボンディングと基板を介して、電気的に接続
された状態となっている。以上のように、各種の役割を有するそれぞれの半導体チップを
積層することで、一つのシステムを形成し、最後にこのような積層体を樹脂などでモール
ドしてパッケージとすることから、上述のようにＳｉＰと呼ばれる。
【０００４】
半導体の積層方法として、上述したワイヤーボンディングによる方法の他に、はんだバ
ンプによる接続を用いる場合もある。例えば、基板上に、はんだのＢＧＡ（Ｂａｌｌ  Ｇ
ｒｉｄ  Ａｒｒａｙ）により半導体チップを実装し、その上に、別の半導体チップをフェ
ースアップで積層する。この半導体チップの電極パッドにワイヤーボンディングで接続す
れば、先程と同じように、基板、ワイヤーボンディング、そしてはんだバンプによって、
各半導体チップを電気的に接続することが可能である。
【０００５】
しかし、これらのようにワイヤーボンディングを用いた技術では、小形化に限界がある
。すなわち、上に行くほど小さな半導体チップにせざるを得ず、より高機能な電子部品を
製造しようとすれば、一番下の半導体チップを大きめにせざるを得ない。そこで、この問
題を解決するために、半導体チップ自体に、貫通電極を形成して、回路形成面と反対側の
面に電極パッドを形成する構造が開発されている。この構造では、ワイヤーボンディング
で接続する構造よりも、電気信号の送受信の高速化が期待でき、また積層工程が接続工程
を兼ねる為、コスト削減にも有利である。
【０００６】
貫通電極を有する半導体チップ構造には、いわゆるＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔ
ｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）と呼ばれる、Ｓｉをエッチング技術で加工
し、各種のセンサ等を形成する分野で培われた、半導体のエッチング技術が使用されてい
る。特に、ガスによるドライエッチング技術により、半導体チップの上下面を貫通する穴
を形成することが可能となった。この貫通穴内部にメタライズを形成すれば貫通電極を形
成することができ、必要に応じて内部を導体で充填する。内部を充填する導体には、金属
のめっき、はんだ等が用いられる。
【０００７】
貫通電極が形成された半導体チップならば、上面を回路形成面とすると、下面には電極
パッドが形成されており、回路信号は貫通電極を通じて、下面の電極パッドへ送られる。
この電極パッドと、別の半導体チップの電極パッドを金属的に接続することができれば、
より小さく、高密度に半導体チップを積層することができる。
【０００８】
この半導体チップの下面の電極パッドと、別の半導体チップ上面の電極パッドを、金属
的に接続する技術が、半導体チップの積層において重要である。今後、高密度実装を追及
するために、半導体チップ自体が薄くなっていく傾向にあること、電極パッドの幅、間隔
がより小さくなっていく傾向があること、さらに半導体チップ間のギャップも小さいこと
が求められること、などから、これらの特性を満足する接続技術が必要である。
【０００９】
これまでは、電極パッド上へはんだバンプを形成する技術としては、マスクを用いては
んだペーストを電極パッド上に印刷し、はんだを溶融させることではんだバンプを形成す
るのが一般的であった。しかし、今後、半導体チップに要求される数十ミクロンオーダ、
あるいはそれ以下の微細な電極パッド幅、間隔では、これに対応するマスク形成、印刷技
術、はんだ溶融でのブリッジなどの問題が懸念される。
【００１０】
近年提案されたいくつかの手法としては、はんだペーストの最適化を図ることで、マス
クが無くとも、自然に電極パッド上にはんだが分離して溶融し、はんだバンプが形成され
る方法がある。また、電極パッド上に粘着質の材料を形成しておき、これにはんだの微粉
を付着させて、その後、はんだを溶融させることで、微細なはんだバンプを形成する技術
も提案されている。さらに、はんだを使用しない方法として、電極パッド上に、金による
バンプを形成し、これを別の半導体チップの電極上に押し当てることにより、金属の固相
状態で接続を行う手法も提案されている。
【００１１】
【特許文献１】特願２００５−１２６０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、これらの技術は、現状の電極幅、間隔には対応できている技術であるが、更な
る高密度実装、すなわち、数ミクロンレベルの電極幅、間隔への対応の可否は、現時点で
は不明である。
【００１３】
はんだペーストを溶融させることではんだバンプを形成する技術では、まず、微細なパ
ターンになるほどはんだのブリッジの頻度が高くなることが予想される。これは製品の歩
留り低下につながるので、製造コスト上昇要因となる。
【００１４】
その他にも、溶融により形成された、はんだバンプ表面の酸化が大きな問題になると考
えられる。つまり、ブリッジなどがなく、適切な大きさのはんだバンプが形成されても、
次の工程までの保管期間中に酸化して、バンプ表面に酸化皮膜が形成されるためである。
これまでは、フラックスを使用して、はんだ表面の酸化皮膜を除去してはんだの濡れ性を
確保していた。しかし、一旦形成されたはんだバンプにフラックスを塗布し、別の半導体
チップの電極へ接続を行うのは難しい。その理由は、通常、フラックスは腐食性があり、
フラックスの残渣等が残っていると、半導体チップ表面の金属配線などが腐食され、不具
合が発生する可能性があるので、接続後の洗浄が必要だからである。高密度実装を追及し
、電極幅、間隔、および半導体チップの間隔を小さくするほど、洗浄液が間に入り難くな
り、洗浄が困難になる。このため、フラックスを用いずに、半導体チップの接続を行うこ
とが望ましい。
【００１５】
フラックスを用いずに、はんだ表面の酸化皮膜を破壊して接続するには、半導体チップ
のダイボンディングなどの大面積の接続ならば、半導体チップをこすり付けることで酸化
皮膜を破壊して接続する場合もある。しかし、数ミクロンレベルの電極幅、間隔の接続を
行う際に、このようなこすり付け動作を行うのは非常に難しい。
【００１６】
すなわち、はんだペースト等の溶融による微細はんだバンプの形成においては、ブリッ
ジ、はんだバンプ表面の酸化皮膜による濡れ不良などが大きな問題である。
【００１７】
半導体チップの電極パッド上に形成された金バンプを、別の半導体チップの電極へ押し
当てて接続する方法においては、金バンプの変形による固相接続のため、ある程度の荷重
が必要である。しかし、更なる高密度実装の実現のために、半導体チップを極限まで薄く
した場合、荷重をかけることで半導体チップが割れることが懸念され、これも製造の歩留
り低下をもたらす懸念がある。
【００１８】
本発明は、薄い半導体チップを基板に接続したり、別の半導体チップに積層したりする
際に、大きな荷重をかけず、微細な幅、間隔の電極パッドを接続する技術を提供するもの
である。
【課題を解決するための手段】
【００１９】
本発明によれば、まず半導体チップの電極パッド上に、Ａｇ膜に覆われたＳｎはんだが
供給される。その手段は、ＳｎはんだおよびＡｇ膜を蒸着またはスパッタにより供給する
ものである。はんだ部の微細なパターン形成には、フォトリソグラフィー技術によるマス
クパターンを形成して、リフトオフあるいはエッチングが用いられる。
【００２０】
形成されたはんだ部は、電極パッド上にＳｎはんだ、その上にＡｇ膜が形成されている
。Ａｇは大気中では酸素により酸化しにくいので、長期間にわたって、酸化を抑制することができる。
【００２１】
半導体チップを積層し、軽く押し当てながら、Ｓｎはんだ膜を溶融させれば、表面のＡ
ｇ膜は直ちに溶融Ｓｎ中に溶解し、Ｓｎ-Ａｇはんだとなる。この時の雰囲気を、例えば
不活性な窒素雰囲気などとすることで、溶融時にも酸化皮膜の形成を防ぐことができる。
【００２２】
この状態で、元々別の半導体チップの電極パッドがはんだに軽く押し当てられているの
で、溶融Ｓｎ−Ａｇはんだは、電極パッドに濡れ広がる。冷却によりＳｎ−Ａｇはんだが
凝固し、半導体チップ、電極パッド、Ｓｎ−Ａｇはんだ、電極パッド、半導体チップ、と
いう順序で、半導体の接続部が形成される。電子部品を接続する相手が基板の場合は、半
導体チップ、電極パッド、Ｓｎ−Ａｇはんだ、電極パッド、基板、という構成になる。
【発明の効果】
【００２３】
本発明では、はんだパターンの形成に、フォトリソグラフィー技術によるマスクを使用
するので、微細なパターン形成が可能であり、接続部の微細化が可能である。また、はん
だ部表面のＡｇ膜により酸化を抑制しているので、接続時の濡れ不良が発生しにくい。さ
らに、フラックスを使用せずに半導体チップの積層と電気的接続を一括して行うので、コ
スト低減に有利である。また、ワイヤーボンディングでは接続部が長いが、貫通電極部を
本発明の接続構造で接続すると、回路素子間の接続部の長さが短くなり、電気信号の高速
伝送に有利である。更なる高密度実装の実現のために半導体チップをより薄くした場合で
も、はんだを溶融させて接続を行うので、大きな荷重を必要とせず、チップの破損を回避
することができる。
【発明を実施するための最良の形態】
【００２４】
以下本発明を図面に基づいて説明する。
【実施例１】
【００２５】
本発明の第一の実施例について図１から図３を用いて説明する。図１は、半導体チップ
の断面図、図２は、半導体チップの回路形成面を上面とした時の斜視図、図３は、半導体
チップを基板上に実装した状態の断面図である。
【００２６】
図１では、シリコン１の表面に、回路素子部２が形成され、電極パッド３Ａと配線４に
より連結している。電極パッド３Ａ上には、Ｓｎはんだ部５と、その上にＡｇ膜６が形成
されている。図２の斜視図では、電極パッド３Ａ、Ｓｎはんだ部５、Ａｇ膜６を合わせ、
はんだ接続部７として図示する。はんだ接続部７の表面には、図１のようにＡｇ膜６が形
成されており、表面の酸化を抑制している。また配線４は、回路素子部２とはんだ接続部
７をつないでいる。なお回路素子部２の内部は図示しない。
【００２７】
本発明の半導体チップの形成プロセスの概略を説明する。まず、シリコンウェハに回路
素子部２、配線４、および電極パッド３Ａを、フォトリソグラフィー技術を用いた半導体
プロセスにより形成する。ここまでは、通常の半導体チップの形成と同じである。
【００２８】
次にはんだ部の形成に移る。はんだ部の形成は、蒸着、あるいはスパッタなどを用いる
が、大きく分けて二つのプロセスが適用できる。一つ目は、マスクパターンを形成した後
に、はんだ部の形成を行い、余分なはんだ部を取り除くプロセスである。レジストパター
ンを用いたリフトオフや、メタルマスクを用いての成膜などが当てはまる。二つ目は、先
に蒸着、スパッタなどを用いてはんだ膜を成膜して、その上にマスクパターンを形成し、
余分なはんだ膜をエッチングで除去するプロセスである。ミリングなどのドライのエッチ
ングや、溶液を使ったウェットエッチングを適用することができる。
【００２９】
上記のようにして、Ｓｎはんだ部５およびＡｇ膜６を形成したら、切断して図２のよう
な半導体チップにする。これを図３のように基板９上の配線１０につながる電極３Ｂに接
続する。接続は、Ｓｎの融点以上に加熱することでＳｎはんだ部５を溶融させて行う。こ
の際、ＳｎとＡｇの膜厚比にもよるが、適切な組成、膜厚比を選択することで、Ａｇは直
ちにＳｎ中に溶解して、Ｓｎ−Ａｇはんだ９になり、半導体チップの電極パッド３Ａと基
板９の電極３Ｂを接続することができる。ＳｎとＡｇの膜厚比については、第二の実施例
で詳細に述べる。
【実施例２】
【００３０】
本発明の第二の実施例について図４および図５を用いて説明する。図４は、貫通電極１
１を有する半導体の上方に別の半導体チップが配置され、この半導体の積層体が基板９に
実装される状態を表したものである。なお、図では、半導体チップの積層は、切断後に個
別に行う状態で表されているが、半導体チップの積層工程は、後述するように、回路素子
を形成したウェハの状態でも可能である。
【００３１】
図４の上部の半導体チップの形成プロセス１Ａは、実施例１で述べた構造と同一である
。下部の半導体チップ１Ｂでは、まずシリコンウェハ上に回路素子部２が形成された後、
ガスによるドライエッチングで、貫通穴が形成される。その後、貫通穴の周辺および内部
表面がメタライズ処理され、内部に金属のめっきを施すか、比較的高融点（２７８℃）の
Ａｕ−Ｓｎはんだをインクジェット法などで充填する。その後、その上部および周辺にメ
タライズによる電極パッド３Ａを形成する。
【００３２】
電極パッド３Ａは、フォトリソグラフィー技術を用いて、メタライズのミリングなどで
形成されるので、１マイクロメートル程度の精度で形成することは十分に可能である。例
えば、電極パッド幅１０マイクロメートル、電極パッド間隔１０マイクロメートルなどの
構造は、容易に実現できる。
【００３３】
この電極パッド３Ａ上にはんだを供給する方法が重要な課題である。背景技術で詳細に
述べたように、例えば、メタルマスクを用いてはんだペーストを印刷する方法では、まず
メタルマスクの製造が大変難しくなる。これは電極パッド間のマスク部分が細く、強度が
小さくなるためである。また、このようなマスクの穴サイズでは、はんだペーストの抜け
性も低下すると予測され、電極パッドによりはんだ供給量のばらつきは大きくなる懸念が
ある。これは接続不良に直結する問題である。またはんだ供給が問題なく行われたとして
も、その後、一度リフロー工程を通して、はんだバンプを形成する時に、隣の電極パッド
とブリッジ不良を起こす懸念がある。これは電極パッド間隔を小さくする程起こりやすく
なる。仮に、上記の問題を全てクリアして、その後、洗浄工程ではんだペーストの残渣を
除去し、半導体の積層工程をまで来ても、今度は、はんだバンプ表面のＳｎ酸化膜が濡れ
不良を引き起こすことが懸念される。酸化膜除去にフラックスを使用できないのは、背景
技術で述べた通りである。なお、はんだ供給方法が改善され、特殊なペースト、バンプ形
成技術が開発されているが、いずれの方法でも、最後の半導体の積層での、Ｓｎ酸化膜に
よる濡れ不良の懸念を取り払うことができない。
【００３４】
本実施例では、はんだの供給を、フォトリソグラフィー技術を用いたマスクパターンを
利用して、蒸着、あるいはスパッタなどのドライな方法で、Ｓｎはんだ部５、およびＡｇ
膜６を供給する。フォトリソグラフィー技術を用いるので、パターンの精度は問題ない。
また、真空中でＳｎはんだ部の堆積を行い、そのままチャンバ内を真空に保ったままＡｇ
膜の堆積を行うので、Ｓｎはんだ部表面が酸化することもない。その後、大気中に取り出
してもＡｇ膜が酸化を抑制するので、はんだ部表面の酸化膜による濡れ不良の懸念がない
ので、接続時に良好な濡れ性が得られる。
【００３５】
Ｓｎはんだ部５およびＡｇ膜６の構造に関して述べる。Ｓｎはんだ膜の厚さは、特に制
限はないが、1から３、最大で５マイクロメートル程度、Ａｇ膜は０．１マイクロメート
ル程度が好適である。０．１マイクロメートルの厚さのＡｇ膜は、上記Ｓｎはんだに対し
て、十分な酸化抑制能力を有し、かつＳｎの融点２３２℃以上の加熱により、溶融Ｓｎ中
にＡｇ膜が直ちに溶融することを、筆者らは研究を重ね明らかにした。
【００３６】
次に半導体の積層工程に移る。積層工程には、ウェハの状態で積層する方法、切断して
チップ化した状態で積層する方法の二通りがある。ウェハの状態で積層する方が、位置合
わせ、接続工程数が少ないので、生産性は高い。反面、多数の接続部を同時に接続する難
しさが存在する。チップ化した後の積層では、位置合わせ、接続工程数が多いが、接続点
数が少ない分、ウェハでの積層より容易となる。
【００３７】
半導体の積層工程では、基本的にＡｇ膜６が、相手側の電極パッド３に、押し当るよう
な荷重を負荷すればよく、金属の変形を起こすレベルの荷重は必要ない。
【００３８】
次に、ウェハの状態で半導体を積層した場合は、切断して個片化し、基板９に実装する
。基板９には、予め配線１０および電極パッド３Ｂを形成しておく。そして、さらにその
上に、半導体チップの接続部と同様に、Ｓｎはんだ部５およびＡｇ膜６を形成しておく。
このはんだ部に、積層された半導体チップの電極パッド３Ａを位置合わせして押し当て、
加熱して接続を行う。
【００３９】
以上に説明したような構造、工程とすることで、これまでより１０マイクロメートル程
度の電極パッド幅、間隔で、半導体チップの積層体を形成し、基板上へ実装することがで
きる。なお、基板上に実装した半導体チップの積層体のその後の工程については、以降の
実施例で述べる。
【実施例３】
【００４０】
本発明の第三の実施例について、図６を用いて説明する。
【００４１】
本実施例では、貫通穴の周囲および内部表面にメタライズによる電極パッド３Ｃが形成
されているが、その内部は金属などで充填されていない。この貫通穴に、上部半導体のは
んだ部を押し当てることで、接続を行う。この際、Ｓｎ−Ａｇはんだ８は、貫通穴の内部
に流れ込むため、周囲へのはみ出しを抑制することができる。なお、元々の上部半導体の
はんだ部は、これまでの実施例と同様に、Ｓｎはんだ部と表面を覆うＡｇ膜で構成されて
いる。これが接続時に溶融することで、Ｓｎ−Ａｇはんだ８が形成され、下部半導体の電
パッド３Ｃと接続する。
【００４２】
このような構造は、貫通穴の内部を充填する必要がないため、その分コスト低減に有利
である。ただし、内部を充填した方が、回路素子で発生した熱の放熱、あるいは高周波信
号の伝送に有利であると考えられる。
【実施例４】
【００４３】
本発明の第四の実施例について、図７を用いて説明する。本実施例では、半導体の実装
高さを保持するための段差１８が基板１５表面に形成されており、半導体の積層体と基板
１５の間隔が保たれている。段差１８は、ＡｕあるいはＣｕなどのめっきによるスタッド
バンプでも構わないし、レジスト材料による段差でも構わない。このような段差を形成す
ることで、段差１８が、はんだのはみ出し防止に役立つ。
【００４４】
以下に、各実施例での共通事項をいくつか述べる。
【００４５】
半導体の積層体を基板上に実装し、これを樹脂でモールドした後に、プリント基板上へ
実装する構造について述べたが、本発明は、半導体の積層部の薄膜はんだ構造がポイント
であり、全体が樹脂でモールドされていなくても構わない。例えば、樹脂でモールドせず
、半導体の積層体を、セラミック等のパッケージ（箱）内に実装する構造でも構わない。
【００４６】
また樹脂でモールドする際にも、特に信頼性を重視して、半導体の積層体の切断して個
片化し、基板上に実装した後にモールドしているが、これも別の形態とできる。すなわち
、ウェハの状態で半導体を積層し、これをウェハの状態で、基板上に接続を行い、そのま
ま樹脂を流し込む構造である。ウェハのギャップの端部から樹脂が流れ込むが、ギャップ
が小さくなるので、樹脂の充填が難しいことが予想される。この場合、個片化する際の切
断部に、貫通電極を作る際に、一緒に貫通穴を形成しておく。このような構造を形成し、
雰囲気を真空にして、樹脂を流し込むことにより、樹脂の充填状態を改善することができ
る。樹脂の充填状態は、樹脂の粘性とも大きな関係があるので、半導体の積層部のギャッ
プの高さに応じて、適切な粘性のものを選択する。
【００４７】
ウェハの状態で樹脂を流し込んだ場合、切断することで、シリコン１が、切断面に現れ
る。樹脂とシリコン１の密着力が重要であるが、要求される信頼性仕様によっては、この
ような側面にシリコンが露出した構造も採用可能である。
【産業上の利用可能性】
【００４８】
本発明は、フォトリソグラフィー技術により微細パターンを形成し、表面がＡｇ膜で覆
われたＳｎはんだを蒸着、スパッタなどの方法で供給するもので、半導体実装の高密度化
、低コスト化を実現するものである。高密度に実装した半導体は、特に以下の分野に適用
できる可能性がある。
【００４９】
携帯電話、ノートパソコン、電子時計、電子辞書、携帯型ゲーム機、携帯型音楽再生機
のようなモバイル電子機器など、軽薄短小が要求される電子機器の分野では、高密度実装
した半導体のニーズは大きい。また、航空機、ロケット、衛星など、極限の軽さ、薄さが
要求される場合、電子制御された義手、義足など、特に軽さが要求される部位、などにも
利用できる可能性がある。さらに、益々高度な機能を有するロボットが研究されているが
、このようなロボットでは人工知能を作るため、大量の半導体による電子部品が必要であ
る。このような場合、本発明のような、高密度に積層、実装した半導体部品が必要になる
と考えられえる。
【図面の簡単な説明】
【００５０】
【図１】本発明の基本構造を示す図である。
【図２】本発明の基本構造を示す図である。
【図３】本発明の一実施例を示す図である。
【図４】本発明の一実施例の製造プロセスを示す図である。
【図５】本発明の一実施例を示す図である。
【図６】本発明の一実施例を示す図である。
【図７】本発明の一実施例を示す図である。
【符号の説明】
【００５１】
１…シリコン、１Ａ…上部半導体、１Ｂ…下部半導体、２…回路素子部、３Ａ…電極パ
ッド（半導体側）、３Ｂ…電極パッド（基板側）、３Ｃ…電極パッド（半導体の貫通穴の
内部表面を含む場合）、４…配線（半導体側）、５…Ｓｎはんだ部、６…Ａｇ膜、７…は
んだ接続部、８…Ｓｎ−Ａｇはんだ、９…基板、１０…配線（基板側）、１１…貫通電極
、１２…貫通電極、１３…貫通電極（基板側）、１５…基板、１６…鉛フリーはんだ、１
７…プリント基板、１８…段差。
【図１】
2007281105.tif 000003
【図２】
2007281105.tif 000004
【図３】
2007281105.tif 000005
【図４】
2007281105.tif 000006
【図５】
2007281105.tif 000007
【図６】
2007281105.tif 000008
【図７】
2007281105.tif 000009