(57)【要約】【課題】しきい値の制御を正確に行うことができる不揮発性半導体記憶装置及びその駆動方法を提供すること。【解決手段】本発明の不揮発性半導体記憶装置は、半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルと、前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの制御ゲートに印加することを特徴とする。本発明によると、浮遊ゲートに注入する電子の数を制御することにより、メモリセルのしきい値をしきい値分布の広がりを抑制しつつ的確に変化させることができる。よって、本発明の不揮発性半導体記憶装置によると、特に細かなしきい値の制御が一つのメモリセルに多値ビットを記憶させる場合に、しきい値の制御を的確に行うことができる。【選択図】  図７
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【特許請求の範囲】
【請求項１】
半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルと、
前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの制御ゲートに印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
導体層上に浮遊ゲートと制御ゲートとを積層して構成され、しきい値の変化によってｎ個の値を記憶する電気的に書き換え可能なメモリセルと、
前記しきい値の変化の上限値Ｖthuとすると、（Ｖthu／ｎ）のしきい値の変化を生じる電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスを前記メモリセルの前記制御ゲートに印加する手段と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ｎは、偶数であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、
前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの制御ゲートに印加することを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項５】
導体層上に浮遊ゲートと制御ゲートとを積層して構成され、しきい値の変化によってｎ個の値を記憶する電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、
前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの前記制御ゲートに印加することを特徴とする不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に書き換え可能な不揮発性半導体記憶装置及びその動作方法に関する。不揮発性半導体記憶装置の中でも、特に、NANDセル型、NORセル型、DINORセル型、ANDセル型EEPROM等の不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROM（NAND型フラッシュメモリ）は、他のメモリと比較して高集積化ができるものとして注目されている。従来用いられているNANDセル型EEPROMのデータ書き込み動作・消去動作は、次の通りである。
【０００３】
NAND型フラッシュメモリのデータ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行う。まず、データ書込み動作が開始されると、書込みデータに応じてビット線には0V(“０”データ書き込み)又は電源電圧Vcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線にはVccが与えられる。この場合、ビット線が0Vの時、接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。ビット線がVccである時、接続された選択NANDセルでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタのしきい値電圧)まで充電された後、フローティング状態となる。
【０００４】
続いて、選択NANDセル内の選択メモリセルの制御ゲート線を0VからVpp(=20V程度：書き込み用高電圧)とし、選択NANDセル内の非選択メモリセルの制御ゲート線を0VからVmg(=10V程度：中間電圧)とする。
【０００５】
ここで、ビット線が0V時、接続された選択NANDセルでは、NANDセル内のチャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝0V)に大きな電位差(＝20V程度)が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトする。この状態がデータ“０”である。
【０００６】
一方、ビット線がVcc時、接続された選択NANDセルでは、NANDセル内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部の間の容量カップリングの影響による制御ゲート線の電圧上昇(0V→Vpp、Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch(＝8V程度)に上昇する。この時には、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝Vmch)の間の電位差が12V程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持される。この状態がデータ“１”である。
【０００７】
NAND型のフラッシュメモリのデータ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲートを0Vとし、ビット線、ソース線、非選択NANDセルブロック中の制御ゲート及び全ての選択ゲートをフローティングとし、p型ウェル（又はp型基板）に20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルにおいて浮遊ゲートの電子がp型ウェル（又はp型基板)に放出され、しきい値電圧は負方向にシフトする。このように、NANDセル型フラッシュメモリにおいては、データ消去動作はブロック単位で一括して行われることになる。
【０００８】
データ読み出しは、選択されたメモリセルの制御ゲート0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを読み出し動作時のストレスから規定される電圧（例えば5V）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００９】
通常、“０”データ書き込み後のしきい値は約０Vから約４Vの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルのみを検出し、“０”データ書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“０”データ書き込み不足のメモリセルは、選択された制御ゲートを、例えば、０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”データ書き込み不足と検出される。
【００１０】
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され、“０”データ書き込み後のしきい値は０Ｖから約４Vの間に制御される。
【００１１】
このようなNANDセル型EEPROMでは、書き込み時の書き込み電圧Vppを一定としているため、電荷蓄積層の電子の量が比較的少ない書き込み初期では、メモリセルのしきい値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期ではメモリセルのしきい値変化は遅い。また、書き込み初期ではトンネル電流の流れる絶縁膜に印加される電界が強く、書き込み後期ではその電界は弱い。
【００１２】
このため、書き込み速度を速くするため書き込み電圧Ｖppを高めると、書き込み後の最大しきい値が高く、書き込み後のしきい値分布幅が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。逆に、書き込み後のしきい値分布幅を狭くするためＶppを低めると、書き込み速度が遅くなる。言い替えれば、書き込み電圧マージンが狭いという問題があった。また、書き込み、又は消去が進むにつれ、その効率が低下するという問題があった。
【００１３】
上述したような問題を鑑みて、下記の特許文献１及び非特許文献１においては、書き込み動作とビット毎ベリファイ動作のサイクルを繰り返しながら、書き込み電圧Ｖppを徐々に高める方式が提案されている。下記の特許文献１に記載の書き込み方式においては、書き込み電圧Ｖppはサイクル毎にΔＶppだけ高められ、１回の書き込み時間Δｔは一定とされている。また、“０”書き込み後のしきい値分布幅がΔＶppとなるように、ΔＶpp、Δｔは設定されている。
【特許文献１】特開平７−１６９２８４号公報
【非特許文献１】G. J. Hemink et al., Symposium on VLSI Technology Digest of Technical Papers, 1995, pp.129-130
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１及び非特許文献１に記載の従来の書き込み方式においては、次のような問題があった。
【００１５】
書き込み時には、書き込みパルスの形状を「理想的な台形状波形」とするのが好ましいが、書き込みパルス発生回路の都合上、メモリアレイと同一チップ上に「理想的な台形状波形」を発生する書き込みパルス発生回路を搭載するのは困難である。そこで、従来の書き込み方式においては、パルス波形を「段階状波形」としている。よって、理想的な台形状波形と比較して書き込みの効率が低下してしまうという問題があった。
【００１６】
また、階段状波形の書き込みパルスのインターバルを小さくすることによって書き込みパルスの形状を「理想的な台形状波形」に近づけることは可能であるが、その分、ベリファイ回数が増え、その結果として、書き込み及び消去時間が増加してしまうという問題があった。
【課題を解決するための手段】
【００１７】
本発明者らは、先の出願（特願２００５−２７７１９号）において、書き込みパルスの１つのシリーズにおいて、書き込みパルス（しきい値変動パルスともいう。）の電位を小刻みにステップアップ幅ΔVppずつ高くしながら書き込み動作を行うことにより、書き込み速度を向上し、書き込み時間を短縮することができる書き込み方法（以下「ステップアップ法」と言う。）技術を開示した。また、ステップアップ法を用いることにより、ベリファイ動作後の次の書き込みパルスのシリーズにおいて、メモリセルに急峻な電界が印加される（急峻なトンネル電流が流れる）ことを防止することができ、トンネル酸化膜等の劣化や絶縁破壊等を抑制することができ、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００１８】
一方、本発明者らは、上述の先願に開示したステップアップ法を用いた場合、今後、設計ルール（Generation）が小さくなって行くに従い、書き込み動作にどのような影響が現れるかについて検討した。
【００１９】
検討に用いたメモリセルの構造を図１（ａ）に示し、その構造の等価回路図を図１（ｂ）に示す。図１（ａ）に示すメモリセルは、ｐ型シリコン基板７／ｎ型ウェル６／ｐ型ウェル５の上に、浮遊ゲート（ＦＧ、電荷蓄積層）３と制御ゲート（ＣＧ）１が積層形成されている。ｐ型ウェル５と浮遊ゲート３は、トンネル酸化膜４によって絶縁され、浮遊ゲート３と制御ゲート１は、絶縁膜（酸化珪素膜／窒化珪素膜／酸化珪素膜）２によって絶縁されている。ｎ型拡散層８は、メモリセルのソース・ドレインを形成する。
【００２０】
図１（ｂ）に示すとおり、浮遊ゲート３と制御ゲート１との間の容量をConoとし、浮遊ゲート３とｐ型ウェル５との間の容量をCoxと定義する。なお、浮遊ゲート３とｎ型拡散層８との間の容量は、Cono及びCoxと比較して無視できる程度に小さいので、ここでは考慮しない。
【００２１】
メモリセルは、浮遊ゲート３に蓄えられる電荷をもってデータを記憶する。そして、浮遊ゲート３に蓄えられる電荷量によって、メモリセルのしきい値（Vth）が決まる。データ書き込み／消去時に浮遊ゲートに出入りする電荷量は、トンネル酸化膜４を通るＦＮトンネル電流（Fowler-Nordheim電流）Itunnelによって制御される。
【００２２】
ｐ型ウェル５及びｎ型拡散層８の電位に対して制御ゲート１の電位を十分高くすると、トンネル酸化膜４を通して電子が浮遊ゲート３に注入され、メモリセルのしきい値Vthは高くなる。一方、制御ゲート１の電位に対してｐ型ウェル５及びｎ型拡散層８の電位を高くすると、トンネル酸化膜４を通して電子が浮遊ゲート３から放出され、メモリセルのしきい値Vthは低くなる。
【００２３】
ここで、図１に示すメモリセルを用いて、設計ルール（ｇｅｎｅｒａｔｉｏｎ）を１３０ｎｍから１Ｘｎｍまで変化させたときのトンネル電流Itunnel、プログラム時間（Tprog）等をシミュレーションした結果を表１に示す。なお、「４ｘ」、「３Ｘ」、「２Ｘ」、「１Ｘ」は、それぞれ、４０ｎｍ台、３０ｎｍ台、２０ｎｍ台、１０ｎｍ台の設計ルールのことを示している。
【００２４】
【表１】
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【００２５】
表１には、各パラメータであるメモリセルのチャネル幅／チャネル長（Cell W/L）、メモリセルの活性層の面積（Cell Area Size）、制御ゲートと浮遊ゲートとの間の絶縁膜による容量Cono（カップリング比Ratio=０.５）が示されている。また、表１においては、プログラム時間（Tprog）は、書き込み電圧VPGMが２０Ｖのとき、しきい値の変化ΔVth（Vth shift）が１Ｖとなるのに要する時間である。また、Itunnelは、書き込み電圧ＶPGMが２０Ｖのときのトンネル電流である。また、表１において、電子数（Number of Electron）は、しきい値が１Ｖ変化するのに必要な浮遊ゲートに注入する電子の数を示している。また、しきい値の変化／電子（ΔVth／electron）は、浮遊ゲートに電子１個が注入されることによるしきい値の変化を示している。なお、表１の上部には、各設計ルール間のシュリンク率（shrink rate）が示されており、５５ｎｍ世代以降は、シュリンク率を０.７として計算した。
【００２６】
表１に示すシミュレーション結果によると、しきい値が１Ｖ変化するのに必要な浮遊ゲートに注入する電子の数は、設計ルールが小さくなるに従って、少なくなっていく。設計ルール１３０ｎｍでは、しきい値が１Ｖ変化するのに必要な浮遊ゲートに注入する電子の数は３４２個であったのが、９０ｎｍ、７０ｎｍ、・・・、と微細化が進むに従い、２３７個、１３２個、・・・と少なくなって行く。そして、設計ルール１Ｘｎｍにおいては、しきい値が１Ｖ変化するのに必要な浮遊ゲートに注入する電子の数は９個となる。
【００２７】
一方、しきい値が１Ｖ変化するのに必要な浮遊ゲートに注入する電子の数の逆数を計算すると、浮遊ゲートに電子１個が注入されることによるしきい値の変化ΔVth/electornを算出することができる。浮遊ゲートに電子１個が注入されることによるしきい値の変化は、設計ルール１３０ｎｍでは２.９個であったのが、９０ｎｍ、７０ｎｍ、・・・、と微細化が進むに従い、４.２ｍＶ、７.５ｍＶ、・・・と大きくなって行き、１Ｘｎｍでは、１００ｍＶ程度となると計算される。
【００２８】
以上のシミュレーション結果から、例えば、設計ルール７０ｎｍの場合は、ΔVth/electron＝７.５ｍＶ/electronであり、ステップアップ法によって書き込み動作を行うときのステップアップ幅ΔＶppを７.５ｍＶとすることにより、図２に示すようなΔVth＝ΔVppとなるしきい値の変動を生じさせることができる。
【００２９】
一方、設計ルール１Ｘｎｍの場合は、ΔVth/electron＝約１００ｍＶであり、設計ルールが緩い場合と比較して、電子１個あたりのしきい値の変動が大きく、ステップアップ法を用いる場合には、ステップアップ幅ΔVPGM＞１００ｍＶであることが必要となる。言い換えると、設計ルール１Ｘｎｍの場合は、浮遊ゲートに電子１個を注入することによって、大きなしきい値の変化を生じさせることができることになる。このことは、図３（ａ）に示すとおり、設計ルールが緩い場合は、浮遊ゲートに大量の電子（例えば、設計ルール７０ｎｍの場合は１３個）を注入することによって、しきい値ΔVth＝１００ｍＶを変化させるが、図４（ｂ）に示すとおり、設計ルールが１Ｘｎｍの場合は、電子１個を注入することによって、しきい値ΔVth=１００ｍＶを変化させることができるのである。
【００３０】
また、表１に示すシミュレーション結果においては、設計ルール７０ｎｍの場合は、０.１Ｖしきい値を変動させるためには、１３個の電子を浮遊ゲートに注入する必要がある。設計ルール７０ｎｍの場合において、ステップアップ法によって書き込み動作を行った場合、書き込みパルス（VPGM）のステップアップ幅（ΔVpp）が０.１Ｖのとき、図４の（ａ）、（ｂ）及び（ｃ）に示すとおり、一回の書き込みパルス（VPGM）の印加によりメモリセルのしきい値Vthは、０.１Ｖ変化して行く。ここで、１回の書き込みパルスの印加によって１３個の電子が浮遊ゲートに注入されるところ、例えば、（１３±１）個の電子が浮遊ゲートに注入されてしまった場合、メモリセルのしきい値Vthには±７.５ｍＶのばらつきが生じ、メモリセルのしきい値分布が広がってしまうことになる。そして、ステップアップ幅ΔVppを加えながら、書き込みパルスVPGMを次々印加して行くと、メモリセルのしきい値Vthが±７.５ｍＶずつのばらつきを持って、メモリセルのしきい値分布が広がっていくことになる。
【００３１】
一方、表１に示すシミュレーション結果においては、設計ルール１Ｘｎｍの場合は、０.１Ｖしきい値を変動させるためには、１個の電子を浮遊ゲートに注入すれば良いことになる。ステップアップ法によって書き込み動作を行った場合、書き込みパルス（VPGM）のステップアップ幅（ΔVpp）が０.１Ｖのとき、図５の（ａ）、（ｂ）及び（ｃ）に示すとおり、一回の書き込みパルス（VPGM）の印加によりメモリセルのしきい値Vthは、０.１Ｖ変化して行く。ここで、１回の書き込みパルスの印加によって１個の電子が浮遊ゲートに注入されるところ、例えば、（１±１）個の電子が浮遊ゲートに注入されてしまったとしても、注入される電子の数が少ないため、メモリセルのしきい値Vthにばらつきが発生することはなく、メモリセルのしきい値分布が広がってしまうことはない。そして、ステップアップ幅ΔVppを加えながら、書き込みパルスVPGMを次々印加して行っても、メモリセルのしきい値Vthがしきい値分布が広がって行くことはない。
【００３２】
以上のとおり、表１に示すシミュレーション結果を詳細に検討した結果、本発明者らは、浮遊ゲートへ注入する電子の数を制御することにより、メモリセルにおける所望のしきい値変化を生じさせることができると考え、本発明に至った。
【００３３】
本発明によると、半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルと、前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの制御ゲートに印加することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００３４】
本発明の不揮発性半導体記憶装置及びその動作方法によると、浮遊ゲートに注入する電子の数を制御することにより、メモリセルのしきい値をしきい値分布の広がりを抑制しつつ的確に変化させることができる。よって、本発明の不揮発性半導体記憶装置によると、特に、細かなしきい値の制御が一つのメモリセルに多値ビットを記憶させる場合に、しきい値の制御を的確に行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００３５】
本実施形態においては、本発明の不揮発性半導体記憶装置として、NANDセル型の不揮発性半導体記憶装置を例にとって説明する。
【００３６】
本実施形態においては、設計ルール１Ｘｎｍを用い、ステップアップ幅ΔVpp＝０.１Ｖをもってステップアップ法による書き込みを行い、１つのメモリセルに３２値の情報を記憶できる係る本発明の不揮発性半導体記憶装置について説明する。
【００３７】
図６を参照する。図６（ａ）〜（ｃ）には、本実施形態に係る本発明の不揮発性半導体記憶装置におけるメモリセルのしきい値Vthとしきい値分布を示す図である。図６（ｃ）に示すとおり、本実施形態においては、１つのメモリセルに３２値の情報を記憶させるため、０Ｖから０.１Ｖ間隔で３.１Ｖまでしきい値を変化させることが必要になる。なお、図６（ａ）及び（ｂ）には、１つのメモリセルに４値の情報を記憶させるため、０Ｖから０.１Ｖ間隔で０.３Ｖまでしきい値を変化させた例、１つのメモリセルに８値の情報を記憶させるため、０Ｖから０.１Ｖ間隔で０.７Ｖまでしきい値を変化させた例についても示している。ここで、上述した表１に示すシミュレーション結果を参酌すると、０.１Ｖだけしきい値を変動させるためには、１個の電子を浮遊ゲートに注入すれば良いことになる。つまり、本実施形態においては、１つのメモリセルに３２値の情報を記憶させるため、メモリセルのしきい値を０Ｖから０.１Ｖ間隔で３.１Ｖまで制御するために、浮遊ゲートに対する電子１個の注入を制御する。言い換えれば、メモリセルの浮遊ゲートに電子１個を注入するための書き込みパルスVPGMを印加することになる。
【００３８】
上述の表１のシミュレーション結果を参酌すると、メモリセルの浮遊ゲートに電子１個を注入するために、ステップアップ幅ΔVpp＝０.１Ｖで書き込みパルスVPGMを印加して行くことによって、０.１Ｖ幅のしきい値の制御が可能となる。
【００３９】
図７を参照する。図７には、本実施形態における不揮発性半導体記憶装置のあるメモリブロックのワード線ＷＬ０に接続されたメモリセルＭ０〜Ｍ３１にデータを書き込む方法を示した図である。図７（Ａ）には、制御ゲート（ＣＧ）がワード線ＷＬ０に接続されており、ソース又はドレインの一端がビット線ＢＬ０〜ＢＬ３１にそれぞれ接続されたメモリセルＭ０〜Ｍ３１が示されている。
【００４０】
図７（Ｂ）には、これらのメモリセルＭ０、Ｍ１〜Ｍ３１に、それぞれ、“１”、“２”、・・・“３１”の値を書き込むために、ΔVpp＝０.１Ｖでステップアップさせながら書き込み電圧VPGMを印加するタイミングチャートが示されている。ここでは、書き込み当初、書き込み電圧VPGM=２０.０Ｖとし、ΔVpp＝０.１Ｖでステップアップさせ、VPGM=３.１Ｖとなるまで次第に書き込み電圧を上昇させることになる。つまり、しきい値の変化の上限値Ｖthuが3.1Ｖであるので、ΔVthが3.1／（32-1）＝0.1Ｖずつ変化することに対応したステップアップ幅ΔVpp=0.1Ｖを印加することになる。
【００４１】
このことは、一般的に、しきい値の変化の上限をVthu、各メモリセルへｎ個のデータを記憶させるとすると、（Ｖthu／（ｎ―１））のしきい値の変化を生じる電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスを前記メモリセルの前記制御ゲートに印加することになる。
【００４２】
また、図７（Ｃ）には、これらのメモリセルＭ０、Ｍ１〜Ｍ３１に、それぞれ、“１”、“２”、・・・“３１”の値を書き込むときの、各ビット線ＢＬ０〜ＢＬ３１に印加する信号電圧のタイミングチャートが示されている。書き込みを行うビット線には０Ｖが印加され、書き込みが禁止されるビット線にはVdd（書き込み禁止電圧：ここでは４Ｖ程度）が印加される。
【００４３】
図７に示したとおり、書き込み電圧VPGMが０.１Ｖずつ上昇しながら、ワード線ＷＬ０を介して各メモリセルＭ０〜Ｍ３１の制御ゲートに印加される。そして、ビット線に書き込み電圧（０Ｖ）が印加されるメモリセルには、各書き込み電圧VPGMの印加によって電子１個が浮遊ゲートに注入され、しきい値が変動する。また、ビット線に書き込み禁止電圧（Vdd）が印加されるメモリセルには、各書き込み電圧VPGMの印加によって電子は注入されず、しきい値は変動しない。この動作を図７（Ｃ）に示すシーケンスによって繰り返すことにより、メモリセルＭ０、Ｍ１、Ｍ２、・・・Ｍ３０、Ｍ３１の浮遊ゲートには、それぞれ、電子が、１個、２個、３個、・・・、３０個、３１個注入されることになり、それぞれのメモリセルのしきい値を図６に示すように制御することができる。この書き込み動作を全てのワード線に対して行うことができる。
【００４４】
なお、図７においては、メモリセルＭ０、Ｍ１〜Ｍ３１に、それぞれ、“１”、“２”、・・・“３１”の値を書き込むときの書き込み動作に係るシーケンスを例にとって示したが、ビット線に書き込み電圧（０Ｖ）と書き込み禁止電圧（Vdd）とを印加するタイミング変更することにより、各メモリセルＭ０〜Ｍ３１に書き込むデータを容易に変更することができることは言うまでもない。
【００４５】
このように、本実施形態の不揮発性半導体記憶装置においては、メモリセルの浮遊ゲートに注入する電子を１個単位で制御することによって、０.１Ｖ幅のしきい値の制御が可能となり、各メモリセルに３２値のデータの記憶が可能となる。
【００４６】
なお、本実施形態においては、各メモリセルに３２値のデータを記憶させる例について説明したが、これに限定されるわけではなく、２値、４値、８値等多値のデータを記憶させる場合は、そのデータ量に合わせてしきい値の変動を制御すればよい。図８には、４値の多値のデータを記憶させる場合の各ビット線ＢＬ０〜ＢＬ３に印加する信号電圧のタイミングチャートを、また、図９には、８値の多値データを記憶させる場合について、各ビット線ＢＬ０〜ＢＬ７に印加する信号電圧のタイミングチャートを示しておく。
【００４７】
以上の各実施例によると、本発明の不揮発性半導体記憶装置及びその動作方法は、以下の特徴を有する。
【００４８】
本発明によると、導体層上に浮遊ゲートと制御ゲートとを積層して構成され、しきい値の変化によってｎ個の値を記憶する電気的に書き換え可能なメモリセルと、前記しきい値の変化の上限値Ｖthuとすると、（Ｖthu／ｎ）のしきい値の変化を生じる電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスを前記メモリセルの前記制御ゲートに印加する手段と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【００４９】
また、前記ｎは、偶数であるようにしてもよい。
【００５０】
また、本発明によると、半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの制御ゲートに印加することを特徴とする不揮発性半導体記憶装置の動作方法が提供される。
【００５１】
また、本発明によると、導体層上に浮遊ゲートと制御ゲートとを積層して構成され、しきい値の変化によってｎ個の値を記憶する電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの前記制御ゲートに印加することを特徴とする不揮発性半導体記憶装置の動作方法が提供される。
【産業上の利用可能性】
【００５２】
本発明の不揮発性半導体記憶装置及びその動作方法によると、浮遊ゲートに注入する電子の数を制御することにより、メモリセルのしきい値をしきい値分布の広がりを抑制しつつ的確に変化させることができる。よって、本発明の不揮発性半導体記憶装置によると、特に、細かなしきい値の制御が一つのメモリセルに多値ビットを記憶させる場合に、しきい値の制御を的確に行うことができるという効果を奏する。
【００５３】
よって、本発明によると、各メモリセルに多値データを記憶させる不揮発性半導体記憶装置が実現でき、本発明は、コンピュータを始めとし、ディジタルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
【図面の簡単な説明】
【００５４】
【図１】シミュレーションに用いたメモリセルの構造及び等価回路を示す図である。
【図２】従来のメモリセルのしきい値Vthの変動を示す図である。
【図３】メモリセルへの電子の注入を模式的に示した図である。
【図４】従来のメモリセルのしきい値Vthの変動を示す図である。
【図５】本発明の不揮発性半導体記憶装置におけるメモリセルのしきい値Vthの変動を示す図である。
【図６】本発明の不揮発性半導体記憶装置の一実施形態に係るメモリセルのしきい値としきい値分布を表した図である。
【図７】本発明の不揮発性半導体記憶装置の一実施形態に係るデータの書き込み動作を示した図である。
【図８】本発明の不揮発性半導体記憶装置の一実施形態に係るデータの書き込み動作を示した図である。
【図９】本発明の不揮発性半導体記憶装置の一実施形態に係るデータの書き込み動作を示した図である。
【符号の説明】
【００５５】
１  制御ゲート
２  絶縁膜
３  浮遊ゲート
４  トンネル酸化膜
５  ｐ型ウェル
６  ｎ型ウェル
７  ｐ型シリコン基板
８  ｎ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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