(57)【要約】【課題】遅延時間を精度よく調整することができる遅延回路を得る。【解決手段】入力信号に所望の遅延を付加して出力する遅延回路であって、直列接続した複数の単位回路と、最も出力側の単位回路の出力信号と入力信号の何れか一方を選択する第１のセレクタとを有し、各単位回路は、自身よりも一段入力側の単位回路の出力信号と入力信号の何れか一方を選択する第２のセレクタと、第２のセレクタの出力信号を遅延させる遅延部と、遅延部による遅延時間を調整する遅延調整部とを有する。【選択図】図１
2007281852.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に所望の遅延を付加して出力する遅延回路であって、
直列接続した複数の単位回路と、最も出力側の前記単位回路の出力信号と前記入力信号の何れか一方を選択する第１のセレクタとを有し、
各単位回路は、自身よりも一段入力側の単位回路の出力信号と前記入力信号の何れか一方を選択する第２のセレクタと、前記第２のセレクタの出力信号を遅延させる遅延部と、前記遅延部による遅延時間を調整する遅延調整部とを有することを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路であって、
前記入力信号に遅延を付加しない場合は、前記第１のセレクタは前記入力信号を選択し、
前記入力信号に遅延を付加する場合は、前記第１のセレクタは最も出力側の前記単位回路の出力信号を選択し、出力側から連続した任意個数の単位回路の前記第２のセレクタは前記一段入力側の単位回路の出力信号を選択し、前記任意個数の単位回路よりも一段入力側の単位回路の前記第２のセレクタは前記入力信号を選択することを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に所望の遅延を付加して出力する遅延回路に関し、特に遅延時間を精度よく調整することができる遅延回路に関するものである。
【背景技術】
【０００２】
データ転送の高速化が進む今日において、クロック信号の位相を高分解能で調整できるクロック位相遅延回路が提案されている（例えば、特許文献１参照）。
【０００３】
図７は、従来の遅延回路を示す回路図である。この遅延回路は、４個の単位回路Ｕ１１〜Ｕ１４を入力側から出力側に向けて直列接続したものである。
【０００４】
各単位回路Ｕｉ（ｉ＝１１〜１４）は、入力０と入力１の何れか一方の信号を選択するセレクタＳｉと、信号を所定時間だけ遅延させる遅延部Ｄｉと、遅延部Ｄｉによる遅延時間を調整する遅延調整部Ａｉとを有する。そして、各単位回路Ｕｉの遅延部Ｄｉ及びセレクタＳｉの入力０は前段の単位回路Ｕ（ｉ−１）の出力信号を入力し、セレクタＳｉの入力１は遅延調整部Ａｉの出力信号を入力する。また、遅延部Ｄ１１〜Ｄ１４の遅延時間は、それぞれ１００ｐｓ、２００ｐｓ、３００ｐｓ、４００ｐｓである。
【０００５】
ここで、セレクタＳ１１〜Ｓ１４が入力０を選択した場合、入力信号は遅延部Ｄ１１〜Ｄ１４を通過しないため遅延は付加されない。一方、セレクタＳ１１のみが入力１を選択した場合、入力信号はＤ１１を通過し、１００ｐｓの遅延が付加される。このように、セレクタＳ１１〜Ｓ１４で選択される信号の組み合わせによって、０ｐｓから１０００ｐｓまで、１００ｐｓの分解能で遅延時間を制御することができる。
【０００６】
ただし、遅延部Ｄ１１〜Ｄ１４の遅延時間には、遅延を発生する回路素子の製造ばらつきによる目標値からのずれが発生する。これを調整するために遅延調整部Ａ１１〜Ａ１４が設けられている。例えば、遅延部Ｄ１１については、セレクタＳ１１のみが入力１を選択した場合の遅延時間が１００ｐｓに近付くように遅延調整部Ａ１１により調整する。他の遅延部についても同様に調整する。この遅延時間を調整する作業（以下、キャリブレーションという。）は、本回路が搭載されたＬＳＩを用いた装置が完成した後に行い、調整された遅延時間は通常その後も固定して使用する。
【０００７】
【特許文献１】特開２００５−０５０２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、遅延調整部により遅延時間を調整しても、所望の遅延時間に対してΔｔ（ｐｓ）の遅延誤差が残る。例えば、各遅延部の遅延誤差がそれぞれ±２０ｐｓとすると、各遅延部では許容遅延誤差±２５ｐｓの範囲内に収まる。しかし、１０００ｐｓの遅延時間を生成する場合には全ての遅延部を用いるため、遅延回路全体では最大で±８０ｐｓの遅延誤差が発生し、許容遅延誤差±２５ｐｓの範囲外となる。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は、遅延時間を精度よく調整することができる遅延回路を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る遅延回路は、入力信号に所望の遅延を付加して出力する遅延回路であって、直列接続した複数の単位回路と、最も出力側の単位回路の出力信号と入力信号の何れか一方を選択する第１のセレクタとを有し、各単位回路は、自身よりも一段入力側の単位回路の出力信号と入力信号の何れか一方を選択する第２のセレクタと、第２のセレクタの出力信号を遅延させる遅延部と、遅延部による遅延時間を調整する遅延調整部とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１１】
本発明により、遅延時間を精度よく調整することができる遅延回路を得ることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る遅延回路を示す回路図である。この遅延回路は、出力側から入力側に向けて直列接続した１０個の単位回路Ｕ１〜Ｕ１０と、セレクタＳ０（第１のセレクタ）と、遅延部Ｄ０とを有する。
【００１３】
そして、各単位回路Ｕｉ（ｉ＝１〜１０）は、入力０から入力した信号と入力１から入力した信号の何れか一方を選択する２入力１出力のセレクタＳｉ（第２のセレクタ）と、セレクタＳｉの出力信号を１００ｐｓだけ遅延させる遅延部Ｄｉと、遅延部Ｄｉによる遅延時間を調整する遅延調整部Ａｉとを有する。各単位回路ＵｉのセレクタＳｉは、入力０から自身よりも一段入力側の単位回路Ｕ（ｉ＋１）の出力信号を入力し、入力１から入力信号を入力する。
【００１４】
また、セレクタＳ０は、入力０から入力した最も出力側の単位回路Ｕ１の出力信号と入力１から入力した入力信号の何れか一方を選択する。そして、セレクタＳ０の出力信号は遅延部Ｄ０を介して出力される。遅延部Ｄ０は、遅延時間が０ｐｓであり、信号が配線を通過する際の信号減衰を抑えるために設けられている。なお、信号減衰が問題無い場合は遅延部Ｄ０を省略して単なる配線としてもよい。
【００１５】
ここで、遅延調整部Ａｉ（ｉ＝１〜１０）の一例は、図２に示すように４個の遅延調整素子Ａｉａ〜Ａｉｄが直列接続されたものである。各遅延調整素子Ａｉｊ（ｊ＝ａ〜ｄ）は、ＣＭＯＳインバータＩｉｊと、ＣＭＯＳインバータＩｉｊの出力端に一端が接続されたスイッチＳＷｉｊと、スイッチＳＷｉｊの他端と接地点の間に接続された負荷容量Ｃｉｊとを有する。そして、スイッチＳＷｉｊを切り替えて負荷容量Ｃｉｊを接続するか切り離すかによって遅延時間の微調整を行う。具体的には、出力信号の遅延時間が所望の値よりも大きい場合はＯＮにしたスイッチをＯＦＦにし、小さい場合はＯＦＦにしたスイッチをＯＮにする。
【００１６】
また、遅延調整部Ａｉ（ｉ＝１〜１０）の他の例は、図３に示すように１個のＣＭＯＳインバータＩｉａと、ＣＭＯＳインバータＩｉａの出力端に一端が接続された４個のスイッチＳＷｉｊ（ｊ＝ａ〜ｄ）と、スイッチＳＷｉｊの他端と接地点の間にそれぞれ接続された負荷容量Ｃｉｊ（ｊ＝ａ〜ｄ）とを有する。そして、スイッチＳＷｉｊを切り替えて負荷容量Ｃｉｊを接続するか切り離すかによって遅延時間の微調整を行う。具体的には、出力信号の遅延時間が所望の値よりも大きい場合はＯＮにしたスイッチをＯＦＦにし、小さい場合はＯＦＦにしたスイッチをＯＮにする。
【００１７】
そして、入力信号に遅延を付加しない場合は、セレクタＳ０は入力信号を選択する。一方、入力信号に遅延を付加する場合は、セレクタＳ０は最も出力側の単位回路Ｕ１の出力信号を選択し、出力側から連続した任意個数の単位回路のセレクタは一段入力側の単位回路の出力信号を選択し、任意個数の単位回路よりも一段入力側の単位回路の前記セレクタは入力信号を選択する。これにより、入力信号に１００ｐｓの分解能で最大１ｎｓの所望の遅延を付加して出力することができる。
【００１８】
具体的には、１００ｐｓの遅延時間を生成するには、セレクタＳ０に単位回路Ｕ１の出力信号を選択させ、セレクタＳ１に入力信号を選択させる。これにより、入力信号は１００ｐｓの遅延部Ｄ１を通過する。ここで、出力信号の遅延時間が１００ｐｓからずれている場合は、遅延調整部Ａ１によって許容遅延誤差±２５ｐｓの範囲内になるように調整する。例えば、遅延調整部Ａ１の遅延調整素子Ａ１ａ〜Ａ１ｄの遅延時間がそれぞれ２５ｐｓ、２５ｐｓ、４０ｐｓ、４０ｐｓであり、スイッチＳＷ１ａとＳＷ１ｃがＯＮであり、出力信号の遅延時間が１５０ｐｓであったとする。この場合、スイッチＳＷ１ｃをＯＦＦにすることで、出力信号の遅延時間は１１０ｐｓになり、許容遅延誤差の範囲内になる。そして、遅延調整部Ａ１の各遅延調整素子のスイッチ状態は設定後に固定しておく。
【００１９】
次に、２００ｐｓの遅延時間を生成するには、セレクタＳ０に単位回路Ｕ１の出力信号を選択させ、セレクタＳ１に単位回路Ｕ２の出力信号を選択させ、セレクタＳ２に入力信号を選択させる。これにより、図４に示すように、入力信号は１００ｐｓの遅延部Ｄ２及び遅延部Ｄ１を通過する。ここで、出力信号の遅延時間が２００ｐｓからずれている場合は、遅延調整部Ａ２によって遅延時間を調整する。この際、遅延調整部Ａ１の遅延時間は固定してあるため、この遅延調整部Ａ１の遅延時間を加味した上で、遅延調整部Ａ２の遅延時間を調整する。そして、遅延調整部Ａ２の各遅延調整素子のスイッチ状態は設定後に固定しておく。
【００２０】
以降の遅延部Ｄ３〜Ｄ９に付加された遅延調整部Ａ３〜Ａ９についても同様に調整する。例えば、図５に示すように、６００ｐｓの遅延を生成する場合、遅延調整部Ａ１〜Ａ５の調整結果を加味した上で、遅延調整部Ａ６を調整する。
【００２１】
このように、ｎ段目のキャリブレーションを行う際に、ｎ−１段目までのキャリブレーション結果を加味することによって、遅延回路全体の遅延誤差が許容遅延誤差の範囲内に収まる。例えば、許容遅延誤差が±２５ｐｓの遅延部を複数個用いて遅延を生成した場合でも、遅延回路全体の遅延誤差が許容遅延誤差±２５ｐｓの範囲内に収まる。よって、遅延時間を精度よく調整することができる。
【００２２】
実施の形態２．
図６は、本発明の実施の形態２に係る遅延回路を示す回路図である。実施の形態１では、セレクタＳ０（第１のセレクタ）の後段に０ｐｓの遅延部を設けたが、本実施の形態では１００ｐｓの遅延部Ｄ０と遅延調整部Ａ０とを設ける。これにより、単位回路Ｕ１の後段に単位回路Ｕ０が設けられた構成となる。その他の構成は、実施の形態１と同様である。
【００２３】
この場合、セレクタＳ０が入力信号を選択しても１００ｐｓの遅延が生成されるが、この遅延を最初から盛り込み、この遅延がある状態を０ｐｓの遅延とみなす。例えば、セレクタＳ６が入力信号を選択した場合、回路全体では７００ｐｓの遅延となるが、デフォルトの遅延が１００ｐｓであるため、相対遅延は、７００ｐｓ−１００ｐｓ＝６００ｐｓとなる。
【００２４】
なお、本実施の形態において、単位回路Ｕ０で発生する遅延を基準として（０ｐｓとして）、回路全体の遅延を調整するため、遅延調整部Ａ０は調整しなくてもよい。従って、遅延調整は遅延調整部Ａ１から行えば良い。
【００２５】
単位回路Ｕ１の後段に単位回路Ｕ０を設ける本実施の形態を用いることにより、遅延回路が同一の単位構成の連続となるため、設計（特にレイアウト設計）が簡単になるというメリットがある。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る遅延回路を示す回路図である。
【図２】遅延調整部の一例を示す回路図である。
【図３】遅延調整部の他の例を示す回路図である。
【図４】２００ｐｓの遅延時間を生成する場合の信号経路を示す図である。
【図５】６００ｐｓの遅延時間を生成する場合の信号経路を示す図である。
【図６】本発明の実施の形態２に係る遅延回路を示す回路図である。
【図７】従来の遅延回路を示す回路図である。
【符号の説明】
【００２７】
Ｕ１〜Ｕ１０  単位回路
Ｓ0〜Ｓ１０  セレクタ
Ｄ0〜Ｄ１０  遅延部
Ａ0〜Ａ１０  遅延調整部
【図１】
2007281852.tif 000003
【図２】
2007281852.tif 000004
【図３】
2007281852.tif 000005
【図４】
2007281852.tif 000006
【図５】
2007281852.tif 000007
【図６】
2007281852.tif 000008
【図７】
2007281852.tif 000009