(57)【要約】【課題】クロストークノイズの低減、チップサイズの小型化等を可能にする。【解決手段】アナログ・デジタル混載半導体装置は、アナログ回路部３２とデジタル回路部３１とが混載された半導体チップ３０と、この半導体チップ３０の周辺部に配設され、デジタル回路部３１に接続された複数のデジタルパッド３５と、半導体チップ３０においてデジタルパッド３５の内側に配設され、アナログ回路部３２に接続された複数のアナログパッド３３と、半導体チップ３０の近傍に設けられ、デジタル回路部３１にデジタルワイヤ３７を介して接続される複数のデジタルポスト２１と、半導体チップ３０の近傍に設けられ、アナログ回路部３２にアナログワイヤ３８を介して接続される複数の第２のアナログポスト２２とを有している。そして、デジタルポスト２１とアナログポスト２２とを異なる配列に配置している。【選択図】図１
2007281011.tif 000002
【特許請求の範囲】
【請求項１】
アナログ処理を行うアナログ回路部とデジタル処理を行うデジタル回路部とが混載された半導体チップと、
前記半導体チップの近傍に設けられ、前記デジタル回路部に電気的に接続されるデジタル回路用の複数の第１のポストと、
前記半導体チップの近傍に設けられ、前記アナログ回路部に電気的に接続されるアナログ回路用の複数の第２のポストとを有し、
前記複数の第１のポストと前記複数の第２のポストとを異なる配列に配置したことを特徴とするアナログ・デジタル混載半導体装置。
【請求項２】
アナログ処理を行うアナログ回路部とデジタル処理を行うデジタル回路部とが混載された半導体チップと、
前記半導体チップの周辺部に配設され、前記デジタル回路部に電気的に接続されたデジタル回路用の複数の第１のパッドと、
前記半導体チップにおいて前記複数の第１のパッドの内側に配設され、前記アナログ回路部に電気的に接続されたアナログ回路用の複数の第２のパッドと、
前記半導体チップの近傍に設けられ、前記デジタル回路部に第１の導電体を介して電気的に接続されるデジタル回路用の複数の第１のポストと、
前記半導体チップの近傍に設けられ、前記アナログ回路部に第２の導電体を介して電気的に接続されるアナログ回路用の複数の第２のポストとを有し、
前記複数の第１のポストと前記複数の第２のポストとを異なる配列に配置したことを特徴とするアナログ・デジタル混載半導体装置。
【請求項３】
アナログ処理を行うアナログ回路部とデジタル処理を行うデジタル回路部とが混載された半導体チップと、
前記半導体チップの周辺部に配設され、前記アナログ回路部に電気的に接続されたアナログ回路用の複数の第１のパッドと、
前記半導体チップにおいて前記複数の第１のパッドの内側に配設され、前記デジタル回路部に電気的に接続されたデジタル回路用の複数の第２のパッドと、
前記半導体チップの近傍に設けられ、前記アナログ回路部に第１の導電体を介して電気的に接続されるアナログ回路用の複数の第１のポストと、
前記半導体チップの近傍に設けられ、前記デジタル回路部に第２の導電体を介して電気的に接続されるデジタル回路用の複数の第２のポストとを有し、
前記複数の第１のポストと前記複数の第２のポストとを異なる配列に配置したことを特徴とするアナログ・デジタル混載半導体装置。
【請求項４】
前記第１、第２の導電体は、ワイヤであることを特徴とする請求項２又は３記載のアナログ・デジタル混載半導体装置。
【請求項５】
前記第１、第２の導電体は、ワイヤであり、
前記第１のポストと前記第２のパッドとを接続する前記ワイヤの下で、且つ前記第１のパッドと前記第２のパッドとの間に、ワイヤ非接続用のパッドを配設したことを特徴とする請求項２記載のアナログ・デジタル混載半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路部とデジタル回路部とが混載された半導体チップを有するアナログ・デジタル混載半導体装置、特に、半導体チップの近傍に設けられるアナログ回路部接続用及びデジタル回路部接続用の複数のポストの配置構造や、半導体チップに設けられる電極接続用の複数のパッドの配置構造に関するものである。
【背景技術】
【０００２】
従来、アナログ・デジタル混載半導体装置に関する技術としては、例えば、次のような文献等に記載されるものがあった。
【０００３】
【特許文献１】特開２００３−３７１７３号公報
【０００４】
特許文献１には、アナログ処理を行うアナログ回路部とデジタル処理を行うデジタル回路部とが混載された半導体チップを有するアナログ・デジタル混載半導体装置に関する技術が記載されている。この特許文献１では、アナログ回路部がデジタル回路部からのデジタルノイズを受けてアナログ信号の品質が劣化してしまう不都合を解消すると共に、アナログ回路部の配線上に生じる結合ノイズや配線上での損失を抑制するために、アナログ回路部を半導体チップの周辺部に配置し、デジタル回路部を半導体チップの中央部に配置している。
【０００５】
図５（１）〜（３）は、特許文献１のようなアナログ・デジタル混載半導体装置の概略の構成図であり、同図（１）は平面から見たレイアウト構成例を示す図、同図（２）は同図（１）中の配線の交差部分Ａの拡大図、及び同図（３）は同図（１）中の配線の平行走行部分Ｂの拡大図である。
【０００６】
図５（１）に示すアナログ・デジタル混載半導体装置では、ボール・グリッド・アレイ（Ball Grid Array、以下「ＢＧＡ」という。）等の基板１上に、半導体チップ１０が固定されている。半導体チップ１０の周囲において、基板１の周辺部に、この基板１に設けられた電極部としての複数のデジタル回路用ポスト（以下「デジタルポスト」という。）２及び複数のアナログ回路用ポスト（以下「アナログポスト」という。）３が配設されている。半導体チップ１０には、デジタル処理を行うデジタル回路部１１と、アナログ処理を行うアナログ回路部１２とが混載され、この半導体チップ１０の中央部にデジタル回路部１１が配置され、周辺部にアナログ回路部１２が配置している。なお、図５では、図示の便宜上、半導体チップ１０の中央部にデジタル回路部１１及びアナログ回路部１２が配置された図が描かれている。
【０００７】
アナログ回路部１２と基板１との間において、アナログ回路部１２寄りに複数の入／出力バッファ回路（以下「Ｉ／Ｏバッファ回路」という。）１３が配設され、このＩ／Ｏバッファ回路１３と半導体チップ周縁との間に、複数のデジタル回路用パッド（以下「デジタルパッド」という。）１４及び複数のアナログ回路用パッド（以下「アナログパッド」という。）１５が配設されている。Ｉ／Ｏバッファ回路１３は、半導体チップ内に形成されたデジタル用配線（以下「デジタル配線」という。）１６により、デジタル回路部１１とデジタルパッド１４との間に電気的に接続され、デジタル回路部１１に対する入／出力信号を保持する等の機能を有している。アナログ回路部１２とアナログパッド１５との間は、半導体チップ１０内に形成されたアナログ用配線（以下「アナログ配線」という。）１７により電気的に接続されている。
【０００８】
図５（２）に示すように、デジタル配線１６とアナログ配線１７との交差部分Ａでは、例えば、半導体チップ１０内の下層（１層目）にデジタル配線１６が形成され、この上の上層（２層目）に、絶縁層を介してアナログ配線１７が形成され、両者が電気的に接触しないようになっている。又、図５（３）に示すように、デジタル配線１６とアナログ配線１７との平行走行部分Ｂでは、両者が電気的に接触しないので、デジタル配線１６とアナログ配線１７とが同一層（例えば、１層目）に形成されることもある。
【０００９】
デジタル配線１６に接続されたデジタルパッド１４は、デジタル用ワイヤ（以下「デジタルワイヤ」という。）１８により、デジタルポスト２に電気的に接続されている。アナログ配線１７に接続されたアナログパッド１５は、アナログ用ワイヤ（以下単に「アナログワイヤ」という。）１９により、アナログポスト３に電気的に接続されている。
【００１０】
このような構造のアナログ／デジタル混載半導体装置は、例えば、全表面が樹脂モールド等により被覆される。内部のデジタル回路部１１及びアナログ回路部１２は、外部との間において、ポスト２，３を介して信号等の授受が行われる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の図５のようなアナログ・デジタル混載半導体装置では、次の（ａ）、（ｂ）のような課題があった。
【００１２】
（ａ）  特許文献１に記載されているように、図５の半導体チップ１０では、アナログ回路部１２がデジタル回路部１１からのデジタルノイズを受けてアナログ信号の品質が劣化してしまう不都合を解消すると共に、アナログ回路部１２の配線上に生じる結合ノイズや配線上での損失を抑制するために、アナログ回路部１２を半導体チップ１０の周辺部に配置し、デジタル回路部１１を半導体チップ１０の中央部に配置している。一般に、半導体チップ１０は、チップサイズを小さくしようとすると、パッド数を多くできず、パッド数を多くしようとすると、チップサイズが大きくなって小型が困難になる。
【００１３】
このように、パッド数にチップサイズが依存する場合、特許文献１のように、デジタル回路部１１及びアナログ回路部１２の回路配置による制約だけであると、アナログ回路部１２からアナログパッド１５までの間を短くすると、アナログ回路部１２側に位置するパッド群のうち、アナログパッド１５に隣接するデジタルパッド１４も配置されることになる。これにより、デジタルパッド１４を使用する場合、図５（２）、（３）に示すように、アナログ配線１７との交差部分Ａ、及び、Ｉ／Ｏバッファ回路１３においてアナログ配線１７との平行走行部分Ｂにおいて、配線間クロストークノイズが発生してしまい、アナログ特性上は問題となる。
【００１４】
（ｂ）  図６は、前記（ａ）の課題を解決するために考えられる図５を改良したアナログ・デジタル混載半導体装置の概略の構成図である。
【００１５】
このアナログ・デジタル混載半導体装置では、アナログ回路部１２側に配置されたデジタルパッド１４を未使用にし、追加デジタルパッド１４ａと、追加Ｉ／Ｏバッファ回路１３ａとを設けている。しかし、このように追加デジタルパッド１４ａと追加Ｉ／Ｏバッファ回路１３ａとを設置した場合には、パッド数にチップサイズが依存するため、チップサイズが大きくなるという問題が生じてしまう。
【００１６】
このような（ａ）、（ｂ）の点から、アナログ・デジタル混載半導体装置において、従来の回路配置構造だけでは、アナログ回路部１２とアナログパッド１５間のクロストークを考慮した場合、パッド数に制約がでてきてしまうという課題があった。
【課題を解決するための手段】
【００１７】
本発明のアナログ・デジタル混載半導体装置では、アナログ処理を行うアナログ回路部とデジタル処理を行うデジタル回路部とが混載された半導体チップと、前記半導体チップの近傍に設けられ、前記デジタル回路部に電気的に接続されるデジタル回路用の複数の第１のポストと、前記半導体チップの近傍に設けられ、前記アナログ回路部に電気的に接続されるアナログ回路用の複数の第２のポストとを有し、前記複数の第１のポストと前記複数の第２のポストとを異なる配列に配置している。
【発明の効果】
【００１８】
請求項１、４に係る発明によれば、第１のポストと第２のポストとを異なる配列に配置したので、基板での電気的な干渉を抑制できる。
【００１９】
請求項２に係る発明によれば、デジタル回路用の第１のパッドと、この第１のパッドの内側にアナログ回路用の第２のパッドを設けたので、半導体チップ周辺部に配置された第１のパッドを全て有効に利用することができ、チップサイズを減少できる。
【００２０】
請求項３、４に係る発明によれば、第１の導電体（ワイヤ）を短くすることができるので、アナログ回路部に対して第１の導電体（ワイヤ）のインダクタンスの影響を低減できる。
【００２１】
請求項５に係る発明によれば、第１のポストと第２のパッドとを接続するワイヤの下で、且つ第１のパッドと第２のパッドとの間に、ワイヤ非接続用のパッドを配設したので、アナログ信号へのクロストークノイズを解消でき、更に、ボンディングの容易化が可能になる。
【発明を実施するための最良の形態】
【００２２】
アナログ・デジタル混載半導体装置は、アナログ処理を行うアナログ回路部とデジタル処理を行うデジタル回路部とが混載された半導体チップと、前記半導体チップの周辺部に配設され、前記デジタル回路部に電気的に接続されたデジタル回路用の複数の第１のパッドと、前記半導体チップにおいて前記複数の第１のパッドの内側に配設され、前記アナログ回路部に電気的に接続されたアナログ回路用の複数の第２のパッドと、前記半導体チップの近傍に設けられ、前記デジタル回路部に第１の導電体を介して電気的に接続されるデジタル回路用の複数の第１のポストと、前記半導体チップの近傍に設けられ、前記アナログ回路部に第２の導電体を介して電気的に接続されるアナログ回路用の複数の第２のポストとを有している。そして、前記複数の第１のポストと前記複数の第２のポストとを異なる配列に配置している。
【実施例１】
【００２３】
（実施例１の構成）
図１（１）、（２）は、本発明の実施例１を示すアナログ・デジタル混載半導体装置の概略の構成図であり、同図（１）は平面から見たレイアウト構成例を示す図、及び同図（２）は同図（１）の半導体チップ周辺を示す概略の拡大断面図である。
【００２４】
この図１では、例えば、音楽再生機能等を集積回路化したアナログ・デジタル混載半導体装置におけるエンベデッドアレイの千鳥パッド構造を用いた構成例が示されている。
【００２５】
このアナログ・デジタル混載半導体装置では、ＢＧＡ等の基板２０上に、ほぼ方形の半導体チップ３０が固定されている。半導体チップ３０の周囲において、基板２０の周辺部にデジタル基板部２０−１とアナログ基板部２０−２とが設けられ、そのデジタル基板部２０−１に複数の第１のポスト（例えば、デジタルポスト）２１が配設され、アナログ基板部２０−２に複数の第２のポスト（例えば、アナログポスト）２２が配設されている。
【００２６】
複数のデジタルポスト２１は、半導体チップ寄りにこの半導体チップ周縁に沿って直線Ｌ１上に所定のピッチで配列されている。複数のアナログポスト２２は、直線Ｌ１の外側の基板周辺部寄りにおいてその直線Ｌ１とほぼ平行に配置される直線Ｌ２上に、所定のピッチで配列されている。半導体チップ寄りの複数のデジタルポスト２１は、基板周辺部寄りの複数のアナログポスト２２と電気的な干渉を起こさない程の距離を置くように配置されている。
【００２７】
半導体チップ３０には、音楽再生制御等のデジタル処理を行うデジタル回路部３１と、デジタルデータから音となるアナログデータへ変換するデジタル／アナログ変換（以下「Ｄ／Ａ変換」という。）等のアナログ処理を行うアナログ回路部３２とが混載され、この半導体チップ３０の中央部にデジタル回路部３１が配置され、周辺部にアナログ回路部３２が配置している。なお、図１では、図示の便宜上、半導体チップ３０の中央部にデジタル回路部３１及びアナログ回路部３２が配置された図が描かれている。
【００２８】
アナログ回路部３２上には、複数の第２のパッド（例えば、アナログ出力パッド）３３が所定のピッチで配設され、このアナログ出力パッド３３から、アナログ回路部３２の出力信号を出力するようになっている。アナログ回路部３２と半導体チップ周縁との間において、アナログ回路部３２寄りに複数のＩ／Ｏバッファ回路３４が配設され、このＩ／Ｏバッファ回路３４と半導体チップ周縁との間に、複数の第１のパッド（例えば、デジタルパッド）３５が２列、エンベデッドアレイの千鳥状に配設されている。
【００２９】
Ｉ／Ｏバッファ回路３４は、半導体チップ３０内に形成されたデジタル配線３６により、デジタル回路部３１とデジタルパッド３５との間に電気的に接続され、デジタル回路部３１に対する入／出力信号を保持する等の機能を有している。複数のデジタルパッド３５と、この外側に位置する複数のデジタルポスト２１との間は、それぞれ第１の導電体（例えば、デジタルワイヤ）３７により電気的に接続されている。デジタルポスト２１の外側に位置する複数のアナログポスト２２と、複数のアナログ出力パッド３３との間は、デジタルワイヤ３７の上に配置される第２の導電体（例えば、アナログワイヤ）３８により、それぞれ電気的に接続されている。
【００３０】
このような構造のアナログ／デジタル混載半導体装置は、例えば、全表面が樹脂モールド等により被覆される。
【００３１】
（実施例１の動作）
例えば、外部端子からデジタル信号がデジタルポスト２１へ入力されると、入力されたデジタル信号は、デジタルワイヤ３７を通してデジタルパッド３５へ送られ、更に、このデジタルパッド３５から半導体チップ内のデジタル配線３６を通ってＩ／Ｏバッファ回路３４へ送られ、このＩ／Ｏバッファ回路３４に保持される。Ｉ／Ｏバッファ回路３４に保持されたデジタル信号は、所定のタイミングで、半導体チップ内のデジタル配線３６を通してデジタル回路部３１へ送られ、このデジタル回路部３１で所定のデジタル処理が行われる。
【００３２】
デジタル回路部３１の処理結果は、アナログ回路部３２により、アナログ信号へのＤ／Ａ変換等のアナログ処理が行われ、この処理結果のアナログ信号がアナログ出力パッド３３から出力される。このアナログ信号は、アナログワイヤ３８を通してアナログポスト２２へ送られ、外部端子を通して外部へ出力される。
【００３３】
（実施例１の効果）
本実施例１によれば、半導体チップ３０の周辺部に複数のデジタルパッド３５を配置し、この内側に複数のアナログ出力パッド３３を配置したので、半導体チップ周辺部に配置された複数のデジタルパッド３５を全て有効に利用でき、半導体チップサイズの増大を避ける効果が得られる。そして、アナログワイヤ３８とデジタルワイヤ３７との間は、レイアウト上で隣接する半導体チップ内のアナログ配線とデジタル配線３６との間に比べ、距離が大きいことから、半導体チップ周辺部にデジタルパッド３５が配置されていたとしても、クロストークノイズの影響を弱める効果が得られる。更に、基板２０の周辺部に複数のアナログポスト２２を配列し、この内側に複数のデジタルポスト２１を配置して、両ポスト２２，２１間に距離を置いたので、基板２０上での干渉を抑える効果が得られる。
【実施例２】
【００３４】
実施例１において、デジタル信号・アナログ信号間の干渉が弱いとされるデジタルワイヤ３７とアナログワイヤ３８との間でも干渉が懸念される場合がある。本実施例２では、これを解決する。
【００３５】
（実施例２の構成）
図２は、本発明の実施例２を示すアナログ・デジタル混載半導体装置の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例２のアナログ・デジタル混載半導体装置が実施例１の装置と異なる点は、複数のアナログ出力パッド３３から基板２０上の複数のアナログポスト２２の区間を電気的に接続するためのワイヤの下に位置する複数のデジタルパッド３５を、デジタル信号用に代えて、大規模集積回路（ＬＳＩ）等のテストを実行するためのテスト信号用パッド（以下「テストパッド」という。）３５ａにしたことである。チップ３０の各辺に設けられるパッド３５の中にはテスト用と通常動作用とがあり、このうちのテスト用のパッドをアナログ出力パッド３３からアナログポスト２２の区間を電気的に接続するワイヤの下の領域に集め、通常動作用のパッドをその他の領域に配置するようにしたものである。その他の構成は、実施例１と同様である。
【００３７】
（実施例２の動作）
テストパッド３５ａは、半導体製造メーカ等が半導体チップ３０の電気的特性をテストするために使用されるパッドであり、ユーザ仕様では使われないテストモード信号として扱われ、通常動作時には固定信号（例えば、“Ｈ”レベル固定又は“Ｌ”レベル固定）が入力される。
【００３８】
（実施例２の効果）
本実施例２によれば、ワイヤ間でアナログワイヤ３８に隣接するデジタルワイヤ３７は、テスト専用のテストパッド３５ａに接続されているので、ユーザが使用する際は、アナログ信号及びデジタル信号間の干渉は発生することがない。
【実施例３】
【００３９】
実施例２では、図１（２）に示すように、デジタルワイヤ３７の上を通るようにアナログワイヤ３８を結線（ボンディング）するために、ワイヤを立体的にボンディングする複雑化技術を持つワイヤボンダ（ワイヤボンディング装置）が必要となる。本実施例３では、これを解決する。
【００４０】
（実施例３の構成）
図３は、本発明の実施例３を示すアナログ・デジタル混載半導体装置の概略の構成図であり、実施例２を示す図２中の要素と共通の要素には共通の符号が付されている。
【００４１】
本実施例３のアナログ・デジタル混載半導体装置が実施例２の装置と異なる点は、複数のアナログ出力パッド３３から基板２０上の複数のアナログポスト２２の区間を電気的に接続するためのワイヤの下に位置する複数のデジタルパッド３５を、デジタル信号用に代えて、ボンディングを行わないボンディング不要テストパッド３５ｂにしたことである。ボンディング不要テストパッド３５ａは、例えば、半導体製造工程においてレギュレータ（調整器）のトリミングパッドや、ウェハプロービングテスト等でしか使用されないパッドである。つまり、テストパッドのうち、ワイヤボンディングの必要がないパッドをアナログ出力パッド３３からアナログポスト２２の区間を電気的に接続するワイヤの下の領域に集めるようにしたものである。その他の構成は、実施例１と同様である。
【００４２】
（実施例３の動作）
本実施例３のボンディング不要テストパッド３５ｂは、パッケージされる際、ボンディングされることはないので、図１（２）に示すように、デジタルワイヤ３７の上をアナログワイヤ３８が通ることなく、ワイヤボンディングがされていることである。
【００４３】
（実施例３の効果）
本実施例３によれば、デジタルワイヤ３７とアナログワイヤ３８を、ワイヤ下側と上側でループ高さを変える必要がないため、ワイヤを立体的にボンディングする複雑化技術を持たないワイヤボンダで対応できる。
【実施例４】
【００４４】
（実施例４の構成）
図４は、本発明の実施例４を示すアナログ・デジタル混載半導体装置の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４５】
実施例１では、アナログ回路部３２に対しては、基板２０上に設けたアナログポスト２２を外側に配置する例として、ダイレクト（直接）にアナログワイヤ３８でアナログポスト２２ヘ接続する構成例を説明している。
【００４６】
これに対し、本実施例４では、その逆の例、即ち、アナログ回路部３２については、半導体チップ３０上のパッド（例えば、アナログ出力パッド）３３を介して、基板２０上の２列のデジタルポスト２１及びアナログポスト２２の内、半導体チップ寄りに配置されたアナログポスト２２と接続する構成になっている。以下、詳細に説明する。
【００４７】
半導体チップ３０の周囲において、基板２０の周辺部にアナログ基板部２０−２とデジタル基板部２０−１とが設けられ、そのアナログ基板部２０−２に複数の第１のポスト（例えば、アナログポスト）２２が配設され、デジタル基板部２０−１に複数の第２のポスト（例えば、デジタルポスト）２１が配設されている。
【００４８】
複数のアナログポスト２２は、半導体チップ寄りにこの半導体チップ周縁に沿って直線Ｌ２上に所定のピッチで配列されている。複数のデジタルポスト２１は、直線Ｌ２の外側の基板周辺部寄りにおいてその直線Ｌ２とほぼ平行に配置される直線Ｌ１上に、所定のピッチで配列されている。基板周辺部寄りの複数のデジタルポスト２１は、半導体チップ寄りの複数のアナログポスト２２と電気的な干渉を起こさない程の距離を置くように配置されている。
【００４９】
半導体チップ３０には、デジタル回路部３１と、アナログ回路部３２とが混載され、この半導体チップ３０の中央部にデジタル回路部３１が配置され、周辺部にアナログ回路部３２が配置している。なお、図４では、図１と同様に、図示の便宜上、半導体チップ３０の中央部にデジタル回路部３１及びアナログ回路部３２が配置された図が描かれている。
【００５０】
デジタル回路部３１上には、複数の第２のパッド（例えば、デジタルパッド）３５が配設され、このデジタルパッド３５が、第２の導電体（例えば、デジタルワイヤ）３７によってデジタルポスト２１に電気的に接続されている。アナログ回路部３２と半導体チップ周辺部との間には、エンベデッドアレイの千鳥状に２列、複数の第１のパッド（例えば、アナログ出力パッド）３３が配設され、このアナログ出力パッド３３が、半導体チップ内のアナログ配線３９によってアナログ回路部３２に電気的に接続されると共に、第１の導電体（例えば、アナログワイヤ）３８によってアナログポスト２２に電気的に接続されている。
【００５１】
このような構造のアナログ・デジタル混載半導体装置は、実施例１と同様に、全表面が樹脂モールド等により被覆される。
【００５２】
（実施例４の動作）
例えば、外部端子からデジタル信号がデジタルポスト２１へ入力されると、入力されたデジタル信号は、デジタルワイヤ３７を通してデジタルパッド３５へ送られ、このデジタルパッド３５からデジタル回路部３１へ入力され、このデジタル回路部３１で所定のデジタル処理が行われる。デジタル回路部３１の処理結果は、アナログ回路部３２によってアナログ処理が行われ、この処理結果のアナログ信号が、半導体チップ内のアナログ配線３９、アナログ出力パッド３３、及びアナログワイヤ３８を通してアナログポスト２２へ送られ、外部端子を通して外部へ出力される。
【００５３】
（実施例４の効果）
本実施例４によれば、アナログワイヤ３８を短くすることができるので、アナログ回路部３２に対してアナログワイヤ３８のインダクタンスの影響を低減できる。
【００５４】
（変形例）
本発明は、実施例１〜４に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ａ）〜（Ｃ）のようなものがある。
【００５５】
（Ａ）  実施例では、音楽再生機能等を集積回路化したアナログ・デジタル混載半導体装置におけるレイアウトの構成例を説明したが、音楽再生用等に限らず、種々の装置に適用できる。
【００５６】
（Ｂ）  実施例では、エンベデットの千鳥パッドを用いて説明したが、セルベースや千鳥パッド使用なしの場合等でも用いることができる。又、半導体チップ３０の回路や配線等のレイアウトは、図示以外の他のレイアウトに変更してもよい。
【００５７】
（Ｃ）  実施例では、ＢＧＡパッケージ等を用いて説明したが、他のモールドパッケージ等にも用いることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１を示すアナログ・デジタル混載半導体装置の概略の構成図である。
【図２】本発明の実施例２を示すアナログ・デジタル混載半導体装置の概略の構成図である。
【図３】本発明の実施例３を示すアナログ・デジタル混載半導体装置の概略の構成図である。
【図４】本発明の実施例４を示すアナログ・デジタル混載半導体装置の概略の構成図である。
【図５】従来のアナログ・デジタル混載半導体装置の概略の構成図である。
【図６】図５を改良したアナログ・デジタル混載半導体装置の概略の構成図である。
【符号の説明】
【００５９】
２０      基板
２１      デジタルポスト
２２      アナログポスト
３０      半導体チップ
３１      デジタル回路部
３２      アナログ回路部
３３      アナログ出力パッド
３５      デジタルパッド
３７      デジタルワイヤ
３８      アナログワイヤ
【図１】
2007281011.tif 000003
【図２】
2007281011.tif 000004
【図３】
2007281011.tif 000005
【図４】
2007281011.tif 000006
【図５】
2007281011.tif 000007
【図６】
2007281011.tif 000008