(57)【要約】【課題】  電気光学装置の製造工程中における静電気によるスイッチング素子の破壊を抑制できる保護ダイオード、保護ダイオードの製造方法、及び電気光学装置を提供する。【解決手段】  ソース電極８５Ｓ／ドレイン電極８５Ｄと、チャネル領域を有する半導体層８５Ｃと、ゲート絶縁膜８５Ｉを介して半導体層８５Ｃに対向配置されたゲート電極８５Ｇと、からなる素子ＴＲ１，ＴＲ２を備えた保護ダイオード８１，８３であって、ソース電極８５Ｓ／ドレイン電極８５Ｄの一部と、ゲート電極８５Ｇとが、ゲート絶縁膜８５Ｉを介して重なり合うことにより形成された容量部Ｃｐを有する。【選択図】        図５
2007042775.tif 000002
【特許請求の範囲】
【請求項１】
ソース／ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた保護ダイオードであって、
前記ソース／ドレイン電極の一部と、前記ゲート電極とが、前記ゲート絶縁膜を介して重なり合うことにより形成された容量部を有すること、
を特徴とする保護ダイオード。
【請求項２】
前記素子における寄生容量に対する前記容量部の容量比は、１よりも大きいこと、
を特徴とする請求項１に記載の保護ダイオード。
【請求項３】
前記素子における寄生容量に対する前記容量部の容量比は、５よりも大きいこと、
を特徴とする請求項１に記載の保護ダイオード。
【請求項４】
ソース／ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた保護ダイオードの製造方法であって、
前記ゲート絶縁膜を介して、前記ソース／ドレイン電極とのうちの少なくともいずれかの一部と、前記ゲート電極と、を重なり合わせることにより、容量部を形成すること、
を特徴とする保護ダイオードの製造方法。
【請求項５】
ソース／ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた電気光学装置であって、
請求項１から請求項３のいずれか一項に記載の保護ダイオードを備えること、
を特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護ダイオード、保護ダイオードの製造方法、及び電気光学装置に関するものである。
【背景技術】
【０００２】
現在、携帯電話機、携帯情報端末機等といった電子機器に液晶表示装置等といった電気光学装置が広く使用されている。このような電気光学装置においては、表示領域の画素毎に設けられたＴＦＴ（薄膜トランジスタ）が駆動することによって、電子機器に関する各種の情報を文字、数字、図形等といった画像を表示するようになっている。
ここで、スイッチング素子としては、例えば、ＭＯＳ型トランジスタが採用されるが、これは静電気によって破壊され易いという欠点を有している。そこで、静電気によるスイッチング素子の破壊を防止する手段として、保護ダイオードをガラス基板上に形成することが知られている（例えば、特許文献１参照）。
【特許文献１】特許第３２６１６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記の特許文献においては、ＩＴＯ（Indium Tin Oxide）等の透明導電膜を最上層に形成することで保護ダイオードを形成しているが、透明導電膜を形成する工程よりも前段の工程で生じた静電気による破壊は防止できないという欠点がある。
一方、スイッチング素子は、ガラス基板等の基体上に公知の半導体製造工程を利用することによって形成するのが一般的であり、このような製造工程においては、プラズマ雰囲気を利用した各種製造工程や、搬送時における搬送アームとガラス基板との接触等により、ガラス基板上に静電気が発生してしまう。更に、ガラス基板は、静電気の帯電が生じ易いという性質を有していることから、静電気の発生を抑制することが困難である。
従って、これらが原因となって、製造工程中にスイッチング素子が破壊してしまうという問題があった。また、上記の特許文献のように、最終的に保護ダイオードを形成したとしても、当該保護ダイオードが形成される前の工程において、スイッチング素子を静電気から保護することができないという問題がある。
本発明は、上記の問題点に鑑みて成されたものであって、電気光学装置の製造工程中における静電気によるスイッチング素子の破壊を抑制できる保護ダイオード、保護ダイオードの製造方法、及び電気光学装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明者は、上記の問題点を解決すべく、以下の手段を有する本発明を想到した。
即ち、本発明の保護ダイオードは、ソース／ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた保護ダイオードであって、前記ソース／ドレイン電極の一部と、前記ゲート電極とが、前記ゲート絶縁膜を介して重なり合うことにより形成された容量部を有すること、を特徴としている。
このようにすれば、素子の構造上生じてしまう寄生容量と、容量部とによる容量結合を用いることにより、素子を動作させることができる。また、容量結合型の保護ダイオードを形成するので、透明導電膜を最上層に形成することなく、早い工程（ソース／ドレイン電極を形成した段階）から静電保護機能を有することとなる。
従って、製造工程中にスイッチング素子が破壊してしまうことを防止し、スイッチング素子を静電気から保護することができる。
【０００５】
また、本発明の保護ダイオードにおいては、前記素子における寄生容量に対する前記容量部の容量比は、１よりも大きいことが好ましく、５よりも大きいことがより好ましい。このようにすれば、急峻な電流電圧特性を有するスイッチング特性を得ることができる。
【０００６】
また、本発明の保護ダイオードの製造方法は、ソース／ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた保護ダイオードの製造方法であって、前記ゲート絶縁膜を介して、前記ソース／ドレイン電極とのうちの少なくともいずれかの一部と、前記ゲート電極と、を重なり合わせることにより、容量部を形成すること、を特徴としている。
このようにすれば、上記の保護ダイオードを製造するので、容量結合によって動作する素子を備えた保護ダイオードを実現できる。また、透明導電膜を最上層に形成することなく、早い工程（ソース／ドレイン電極を形成した段階）から静電保護機能を有することとなる。
従って、製造工程中にスイッチング素子が破壊してしまうことを防止し、スイッチング素子を静電気から保護することができる。
【０００７】
また、本発明の電気光学装置は、ソース／ドレイン電極と、チャネル領域を有する半導体層と、ゲート絶縁膜を介して前記半導体層に対向配置されたゲート電極と、からなる素子を備えた電気光学装置であって、先に記載の保護ダイオードを備えることを特徴としている。
このようにすれば、上記の保護ダイオードと同様の効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について、図面を参照して説明する。
本実施形態では、電気光学装置の一形態である液晶装置について説明する。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
また、本明細書では、液晶装置の各構成部材における液晶層側を内側と呼び、その反対側を外側と呼ぶことにする。また、「非選択電圧印加時」および「選択電圧印加時」とは、それぞれ「液晶層への印加電圧が液晶のしきい値電圧近傍である時」および「液晶層への印加電圧が液晶のしきい値電圧に比べて十分高い時」を意味しているものとする。
【０００９】
最初に、本発明の実施形態に係る液晶装置について、図１から図７を参照して説明する。本実施形態に係る液晶装置は、一対の基板により液晶層が挟持された液晶パネルと、その液晶パネルの外側に各々配置された偏光板とを有するものである。なお、本実施形態では、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴという）素子を用いたアクティブマトリクス方式の透過型液晶パネルを例にして説明する。
【００１０】
（液晶パネルの回路図）
図１は、液晶パネルの回路図である。
透過型液晶パネル６０の画像表示領域６０Ａを構成すべくマトリクス状に配置された複数のドットには、画素電極９が形成されている。また、その画素電極９の側方には、当該画素電極９への通電制御を行うためのスイッチング素子であるＴＦＴ素子３０が形成されている。このＴＦＴ素子３０のソース領域には、データ線６ａが電気的に接続されている。また、データ線６ａはデータ線駆動回路７１に接続されている。
【００１１】
また、ＴＦＴ素子３０のゲートには、走査線３ａが電気的に接続されている。また、走査線３ａは、ゲート線駆動回路７２に接続されている。当該ゲート線駆動回路７２が駆動することにより、走査線３ａには、所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給される。なお、走査信号Ｇ１、Ｇ２、…、Ｇｍは、各走査線３ａに対してこの順に線順次で印加する。
【００１２】
また、ＴＦＴ素子３０のドレイン領域には、画素電極９が電気的に接続されている。そして、走査線３ａから供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子であるＴＦＴ素子３０を一定期間だけオン状態にすると、データ線６ａから供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、各画素の液晶に所定のタイミングで書き込まれる。
【００１３】
液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極９と共通電極との間に形成される液晶容量で一定期間保持される。
また、画素電極９と容量線３ｂとの間には、液晶容量と並列に蓄積容量１７が配置されており、液晶容量で保持された画像信号Ｓ１、Ｓ２、…、Ｓｎのリークを防止するようになっている。
このように、液晶に電圧信号が印加されると、印加された電圧レベルにより液晶分子の配向状態が変化する。これにより、液晶に入射した光が変調されて階調表示が可能となる。
【００１４】
また、上記の液晶パネル６０は、マトリクス状に配置されている複数の画素電極９の外周に保護ダイオード８１，８２，８３を備えている。
保護ダイオード８１の各々は、その一方側（後述する入力側）においてデータ線６ａと接続され、その他方側（後述する出力側）において第１共通配線１０１に接続されている。
保護ダイオード８２の各々は、その一方側（後述する入力側）において走査線３ａと接続され、その他方側（後述する出力側）において第２共通配線１０２に接続されている。
保護ダイオード８３の各々は、その一方側（後述する入力側）において第１共通配線１０１或いは第２共通配線１０２と接続され、その他方側（後述する出力側）において第１外周配線１０３に接続されている。更に、第１外周配線１０３は、銀点１０４を有する第２外周配線１０５と導通している。
また、保護ダイオード８１，８３、第１及び第２共通配線１０１，１０２、第１外周配線１０３は、後述するソース配線やソース電極と同一材料によって形成されている。
このような構成により、液晶パネル６０の回路構成は、その外周が保護ダイオード８３によって囲まれたものとなり、電気的に保護ダイオード８３によって保護されている。
【００１５】
本実施形態の液晶パネルでは、ＴＦＴアレイ基板上に、インジウム錫酸化物（Indium Tin Oxide、以下ＩＴＯという）等の透明導電性材料からなる矩形状の画素電極９（破線９ａによりその輪郭を示す）が、マトリクス状に配列形成されている。また、画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態では、各画素電極９の形成された領域がドットであり、マトリクス状に配置されたドット毎に表示を行うことが可能な構造になっている。
【００１６】
ＴＦＴ素子３０は、アモルファスシリコン膜からなる半導体層を中心として形成されており、データ線６ａと走査線３ａから入力される信号によってＴＦＴ素子３０は駆動し、容量線３ｂの電位によってその駆動状態が保持される。
また、ＴＦＴ素子３０は、後述する保護ダイオード８１，８２，８３を形成する工程と同一構成において形成される。
【００１７】
また、画素電極９に対向するように共通電極（不図示）が形成されている。当該共通電極は、画像表示領域６０Ａの全面に形成された所謂ベタ膜である。そして、画素電極９と共通電極との間にはネマチック液晶からなる液晶層が挟持されている。このネマチック液晶分子は、正の誘電率異方性を示すものであり、非選択電圧印加時に水平に配向し、選択電圧印加時に垂直配向するようになっている。また、ネマチック液晶分子は、正の屈折率異方性を示すものであり、その複屈折と液晶層厚との積（リタデーション）Δｎｄは、例えば約０．４０μｍ（６０℃）となっている。
【００１８】
なお、本実施形態の透過型液晶パネル６０においては、画素電極９が形成されたＴＦＴアレイ基板の配向膜による配向規制方向と、共通電極が形成された対向基板の配向膜による配向規制方向とは、約９０°ねじれた状態で配置されている。これにより、本実施形態の液晶パネル６０は、ツイステッドネマチックモードで動作するようになっている。
【００１９】
なお、本実施形態においては、液晶層としてネマチック液晶を採用しているが、これに替えて誘電異方性が負の液晶材料、即ち、垂直配向液晶を採用してもよい。この場合、配向膜は酸化シリコン膜等の無機材料によって形成されることが好ましい。また、当該配向膜は、例えば、斜方蒸着法によって形成されることにより、垂直配向液晶にプレチルトを付与させることが好ましい。
【００２０】
また、液晶パネル６０におけるＴＦＴアレイ基板及び対向基板の外側には、不図示の偏光板が配置される。換言すれば、液晶パネル６０の光入射側及び光出射側に偏光板が配置される。
偏光板は、その吸収軸方向の直線偏光を吸収し、透過軸方向の直線偏光を透過する機能を有する。液晶パネル６０の両面に各々配置された偏光板は、各々の吸収軸及び透過軸が直交するように配置されている。
なお、液晶パネル６０と偏光板との間には、サファイヤガラスや水晶等の熱伝導率が高い光透過性材料で構成された支持基板を配置してもよい。また、偏光板と液晶パネル６０との間に位相差板等の光学補償板を配置してもよい。
【００２１】
（保護ダイオードの第１実施形態）
次に、図２及び図３を参照し、保護ダイオード８１，８２，８３について説明する。
図２（ａ）は、保護ダイオード８１，８３の等価回路図であり、図２（ｂ）は、保護ダイオード８２の等価回路図である。図３は、保護ダイオードの電流−電圧特性を示す図である。
【００２２】
まず、図２（ａ）を参照して、保護ダイオード８１，８３について説明する。
保護ダイオード８１の場合においては、「入力側」とは図１中のデータ線６ａに接続される側を意味し、「出力側」とは図１中の第１共通配線１０１に接続される側を意味する。また、保護ダイオード８３の場合においては、「入力側」とは図１中の第１共通配線１０１或いは第２共通配線１０２に接続される側を意味し、「出力側」とは図１中の第１外周配線１０３に接続される側を意味する。
ここで、保護ダイオード８１，８３は、並列的に設けられたトランジスタ（素子）ＴＲ１，ＴＲ２によって構成されている。更に、トランジスタＴＲ１のゲートＧと入力側との間、及び、トランジスタＴＲ２のゲートＧと出力側との間、には各々作り込み容量Ｃｐ（容量部、後述）が介在して接続されている。また、トランジスタＴＲ２のゲートＧと入力側との間、及び、トランジスタＴＲ１のゲートＧと出力側との間、には寄生容量Ｃｇｄ（後述）が生じてしまう。当該寄生容量Ｃｇｄは、シリコン層、ソース／ドレイン電極、及びゲート電極の積層からなるトランジスタの構成上生じてしまう容量である。
【００２３】
次に、図２（ｂ）を参照して、保護ダイオード８２について説明する。
図２（ｂ）に示すように、「入力側」とは図１中の走査線３ａに接続される側を意味し、「出力側」とは図１中の第２共通配線１０２に接続される側を意味する。
ここで、保護ダイオード８２は、並列的に設けられたトランジスタＴＲ３，ＴＲ４によって構成されている。更に、トランジスタＴＲ３のゲートＧと入力側、及び、トランジスタＴＲ４のゲートＧと出力側、は各々接続されている。また、トランジスタＴＲ４のゲートＧと入力側との間、及び、トランジスタＴＲ３のゲートＧと出力側との間、には寄生容量Ｃｇｄ（後述）が生じてしまう。
上記のように、保護ダイオード８１，８３は、作り込み容量Ｃｐを有しているのに対し、保護ダイオード８２は、それを有していない構成となっている。
【００２４】
このような保護ダイオード８１，８２，８３は、図３の電流−電圧特性に示すように入力側が出力側に対してＶｔｈ以上の電圧が印加されると、保護ダイオード８１，８２，８３は動作するようになっている。
【００２５】
次に、図４を参照して、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４において生じる寄生容量Ｃｇｄについて説明する。
図４（ａ）は、トランジスタＴＲ１において寄生容量Ｃｇｄが生じる部分を拡大した拡大平面図であり、図４（ｂ）は、図４（ａ）の断面図である。なお、以下では、トランジスタＴＲ１のみについて説明し、トランジスタＴＲ２，ＴＲ３，ＴＲ４の構成は同一であるものとする。
図４（ｂ）に示すように、トランジスタＴＲ１は、基板本体１０Ａ上にゲート電極８５Ｇ、ゲート絶縁膜８５Ｉ、チャネルシリコン膜（半導体層）８５Ｃ、Ｎ＋シリコン膜（半導体層）８５Ｎ、ソース電極８５Ｓ及びドレイン電極８５Ｄ、及び保護膜８５Ｐが積層された構成となっている。
このように、ソース電極８５Ｓ及びドレイン電極８５Ｄとゲート電極８５Ｇとの間には、ゲート絶縁膜８５Ｉとチャネルシリコン膜８５Ｃとが介在しているため、トランジスタＴＲ１に寄生容量Ｃｇｄが生じてしまう。当該寄生容量Ｃｇｄは、ゲート電極８５Ｇとソース電極８５Ｓ／ドレイン電極８５Ｄ間の容量であり、トランジスタＴＲ１がＯＮした時の全寄生容量の約半分がＣｇｄとＣｇｓとに分配される。
具体的に、図４（ａ）を参照して説明すると、チャネルシリコン膜８５Ｃも導体化するので、全寄生容量の面積は、（Ｌ＋ΔＬ×２）×（Ｗ＋ΔＷ×２）であり、その膜厚はゲート絶縁膜８５Ｉの厚さとなる。そして、この１／２の値が寄生容量Ｃｇｄとなる。
【００２６】
次に、図５を参照して、トランジスタＴＲ１，ＴＲ２に形成した作り込み容量について説明する。
図５（ａ）は、トランジスタＴＲ１，ＴＲ２の拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ−Ｂ’断面図である。
図５（ａ）に示すように、ソース線（ソース電極）８５Ｓは、分岐部８７Ｓにおいて分岐しており、一方はトランジスタＴＲ２のチャネルシリコン膜８５Ｃに重なるように延在し、他方は屈曲部８６Ｓによって屈曲してトランジスタＴＲ１のチャネルシリコン膜８５Ｃに重なるように延在している。
【００２７】
また、ドレイン線（ドレイン電極）８５Ｄは、分岐部８７Ｄにおいて分岐しており、一方はトランジスタＴＲ１のチャネルシリコン膜８５Ｃに重なるように延在し、他方は屈曲部８６Ｄによって屈曲してトランジスタＴＲ２のチャネルシリコン膜８５Ｃに重なるように延在している。
【００２８】
また、トランジスタＴＲ１のゲート線（ゲート電極）８５Ｇは、屈曲部８６Ｇを有しており、一方はトランジスタＴＲ１のチャネルシリコン膜８５Ｃに重なるように延在し、他方はトランジスタＴＲ２のドレイン線８５Ｄに重なっている。
また、トランジスタＴＲ２のゲート線８５Ｇは、屈曲部８６Ｇを有しており、一方はトランジスタＴＲ２のチャネルシリコン膜８５Ｃに重なるように延在し、他方はトランジスタＴＲ１のソース線８５Ｓに重なっている。
【００２９】
また、図５（ｂ）に示すように、トランジスタＴＲ１，ＴＲ２近傍の積層構造は、図４と同様となっている。また、保護膜８５ＰにはコンタクトホールＣＳが形成され、保護膜８５Ｐ及びゲート絶縁膜８５ＩにはコンタクトホールＣＧが形成されている。そして、コンタクトホールＣＳ，ＣＧを覆うように透明導電膜８８が形成され、透明導電膜８８を介してゲート線８５Ｇとソース線８５Ｓとが導通している。
なお、保護膜８５ＰにコンタクトホールＣＳを形成する同一工程によって、保護膜８５ＰにコンタクトホールＣＤが形成され（図５（ａ）参照）、透明導電膜８８を介してゲート線８５Ｇとドレイン線８５Ｄとが導通している。
【００３０】
そして、図５に示したように、ゲート線８５Ｇとドレイン線８５Ｄ、及び、ゲート線８５Ｇとソース線８５Ｓとを重ねることによって、図２に示した作り込み容量Ｃｐを形成している。ここで、作り込み容量Ｃｐは、図５（ａ）に斜線で示した領域（容量部）ＡＲで、ゲート線８５Ｇとソース線８５Ｓ（ドレイン線８５Ｄ）でゲート絶縁膜８５Ｉを挟むことにより構成される。
そして、本実施形態においては、領域ＡＲにおけるゲート線８５Ｇ、ドレイン線８５Ｄ、及びソース線８５Ｓの線幅を調整することで、寄生容量Ｃｇｄに対する作り込み容量Ｃｐの容量比ｋを約５に設定している。なお、以下で言う寄生容量Ｃｇｄとは、図４においてＬ／Ｗ＝１４／７にした場合を意味する。
【００３１】
次に、図６を参照し、本実施形態のトランジスタＴＲ１（ＴＲ２）の容量比ｋと、電流−電圧特性（ＩＶ特性）の関係について説明する。
図６において、横軸は電圧値を示し、縦軸は電流値を示している。
また、符号Ｅは、図５の透明導電膜８８を形成していない場合のＩＶ特性を示し、符号Ｆは、その透明導電膜８８を形成した場合のＩＶ特性を示している。
また、符号Ｅにおいて、容量比ｋを１から２１まで変化させた場合のＩＶ特性を測定している。
【００３２】
図６に示すように、容量比ｋが上昇するに連れて、急峻なＩＶ特性が得られる。そして、本実施形態では、容量比を５以上としているので、十分に急峻なＩＶ特性が得られる。  また、符号Ｅの透明導電膜８８を形成していない場合と比較して、殆どＩＶ特性が変わらないことが分かる。即ち、透明導電膜８８が形成されていなくても、寄生容量Ｃｇｄと作り込み容量Ｃｐとの容量結合によって急峻なＩＶ特性が得られる。
これは、図２（ａ）の入出力間に印加される電圧をＶとすると、Ｃｇｄ，Ｃｐに印加される電圧は、各々
Ｖ（Ｃｇｄ）  ＝  （Ｃｐ／（Ｃｐ＋Ｃｇｄ））×Ｖ
Ｖ（Ｃｐ）  ＝  （Ｃｇｄ／（Ｃｐ＋Ｃｇｄ））×Ｖ
Ｖ（Ｃｇｄ）  ＞  Ｖ（Ｃｐ）
となり、実験的に容量比ｋが５以上において符号ＦのＩＶ特性に近づくと解釈される。
【００３３】
上述したように、トランジスタＴＲ１，ＴＲ２の寄生容量Ｃｇｄと作り込み容量Ｃｐの容量結合を用いることにより、トランジスタＴＲ１，ＴＲ２が動作するようになっている。また、この時点で、ゲート電極８５Ｇとソース電極８５Ｓ及びドレイン電極８５Ｄは接続されていないので、入力から出力までの電流が流れる配線は全てソース配線と同一材料で形成される。また、効率良く保護ダイオードを動作させるために容量比ｋ＝Ｃｐ／Ｃｇｄは１よりも大きいことが好ましく、また、容量比ｋが５以上であればより好ましい。また、容量比ｋが１１以上であれば、更に好ましい。
【００３４】
次に、トランジスタＴＲ１を有する保護ダイオード８１，８３の製造方法について説明する。図７は、トランジスタＴＲ１の製造方法を説明するための工程図であって、図５（ａ）のＢ−Ｂ’断面図を示している。
【００３５】
本実施形態のおけるトランジスタＴＲ１の形成方法としては、一般的な５フォトプロセスが用いられる。
まず、図７（ａ）に示すように、基板本体１０Ａ上にＭｏ／Ａｌ積層からなるゲート電極８５Ｇを形成する。
次に、図７（ｂ）に示すように、シリコン窒化膜からなるゲート絶縁膜８５Ｉを成膜し、更にチャネルシリコン膜８５Ｃ及びＮ＋シリコン膜８５Ｎを連続成膜する。その後、チャネルシリコン膜８５Ｃ及びＮ＋シリコン膜８５Ｎを島状に形成する。
次に、図７（ｃ）に示すように、Ｍｏ／Ａｌ積層からなるソース電極８５Ｓ及びドレイン電極８５Ｄを形成する。
次に、図７（ｄ）に示すように、Ｎ＋シリコン膜８５Ｎをエッチングし、ソース／ドレイン分離を行う。この時点でトランジスタＴＲ１は基本的に動作可能となる。
次に、シリコン窒化膜からなる保護層８５Ｐを形成し、コンタクトホールＣＳ，ＣＧを形成する（図７（ｅ））。更に、ＩＴＯからなる画素電極（透明導電膜）８８を形成する（図７（ｆ））。
また、トランジスタＴＲ１の平面図は、図５（ａ）に示すものとなる。
【００３６】
上述したように、本実施形態によれば、ソース電極８５Ｓ／ドレイン電極８５Ｄを形成することで、保護ダイオード８１，８３に作り込み容量Ｃｐを形成することができる。これに対し、従来では、透明導電膜８８によってソース電極８５Ｓ／ドレイン電極８５Ｄを繋いでいたため、最後まで作って初めて保護ダイオードが動作した。
本実施形態においては、容量結合で動作するために、図７（ｄ）のソース電極／ドレイン電極の分離を行った直後から動作するため、工程の早い段階から静電保護が可能となり、工程中の静電気による不具合、静電気不良やＴＦＴのＶｔｈシフトを低減することができる。
【００３７】
（保護ダイオードの第２実施形態）
次に、本発明の第２実施形態に係る液晶装置につき、図８を参照して説明する。
本実施形態と第１実施形態とは、保護ダイオード８１，８３の構造のみが相違しているため、本実施形態では相違する部分についてのみ説明し、同一構成には同一符号を付して説明を省略する。
【００３８】
本実施形態の保護ダイオード８１，８３は、図８に示すように、保護膜８５Ｐの上にアクリル樹脂によるオーバーコート膜８９を形成している点が第１実施形態と相違している。
次に、図９を参照して製造方法を説明する。なお、図７（ｄ）までのソース電極／ドレイン電極の分離までは先の第１実施形態と同様である。
【００３９】
従って、図７（ｄ）のソース電極／ドレイン電極の分離を行った後に、図９（ａ）に示すように、保護膜８５Ｐを形成し、コンタクトホールＣＳ，ＣＧを形成する。
次に、図９（ｂ）に示すように、オーバーコート膜８９を形成した後に、当該オーバーコート膜８９によって埋設されたコンタクトホールＣＳ，ＣＧを再度形成する。
次に、図９（ｃ）に示すように、画素電極（透明導電膜）８８を形成する。
上述したように、本実施形態においても、先の第１実施形態と同様の効果が得られる。
【００４０】
（保護ダイオードの第３実施形態）
次に、本発明の第３実施形態に係る液晶装置につき、図１０を参照して説明する。
本実施形態と第１実施形態とは、保護ダイオード８１，８３の構造のみが相違しているため、本実施形態では相違する部分についてのみ説明し、同一構成には同一符号を付して説明を省略する。
【００４１】
本実施形態の液晶装置は、半透過反射型であるため、保護ダイオード８１，８３が反射領域Ｈと透過領域Ｔとを備えたものとなっている。それに伴って、図１０に示すように、反射領域Ｈに対応する位置にオーバーコート膜８９を保護膜８５Ｐ上に形成している点が第１実施形態と相違している。
また、反射領域Ｈにおいては、オーバーコート膜８９上にＡｌ等の反射金属が形成されている。
【００４２】
次に、図１１を参照して、製造方法を説明する。なお、図７（ｅ）までの保護膜８５Ｐの形成、コンタクトホールＣＳ，ＣＧの形成までは先の第１実施形態と同様である。
従って、図７（ｅ）のコンタクトホールＣＳ，ＣＧを形成した後に、図１１（ａ）に示すように、ＩＴＯからなる画素電極８８でコンタクトホールＣＳ，ＣＧ上にパターン形成する。
次に、図１１（ｂ）に示すように、アクリル樹脂からなるオーバーコート膜８９を形成する。次に、反射電極９０を反射領域Ｈのみに形成する。
上述したように、本実施形態においては、先の第１実施形態と同様の効果が得られると共に、半透過反射型液晶装置を実現できる。
【図面の簡単な説明】
【００４３】
【図１】本発明の電気光学装置に係る液晶表示装置の液晶パネルの回路図。
【図２】本発明の第１実施形態に係る保護ダイオードの回路図。
【図３】本発明の第１実施形態に係る保護ダイオードの電流−電圧特性を示す図。
【図４】本発明の第１実施形態に係る保護ダイオードの寄生容量を説明するための図。
【図５】本発明の第１実施形態に係る保護ダイオードの構成を示す図。
【図６】本発明の第１実施形態に係る保護ダイオードの電流−電圧特性を示す図。
【図７】本発明の第１実施形態に係る保護ダイオードの製造方法を説明する工程図。
【図８】本発明の第２実施形態に係る保護ダイオードの構成を示す図。
【図９】本発明の第２実施形態に係る保護ダイオードの製造方法を説明する工程図。
【図１０】本発明の第３実施形態に係る保護ダイオードの構成を示す図。
【図１１】本発明の第３実施形態に係る保護ダイオードの製造方法を説明する工程図。
【符号の説明】
【００４４】
６０  液晶パネル（電気光学装置）、  ８５Ｓ  ソース電極、  ８５Ｄ  ドレイン電極、  ８５Ｎ  Ｎ＋シリコン膜（半導体層）、  ８５Ｃ  チャネルシリコン膜（半導体層）、  ８５Ｉ  ゲート絶縁膜、  ８５Ｇ  ゲート電極、  ８１，８３  保護ダイオード、  ＴＲ１，ＴＲ２  トランジスタ（素子）、  Ｃｐ  作り込み容量（容量部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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