(57)【要約】【課題】トレンチパワーＭＯＳトランジスタと表層チャンネルＣＭＯＳトランジスタとを同一チップに形成する場合に、製造コストを低減し得るパワーＩＣデバイス及びその製造方法を提供する。【解決手段】パワーＩＣデバイスは、表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されている。トレンチパワーＭＯＳトランジスタのソース領域１４は、表層チャンネルＣＭＯＳトランジスタのゲート電極２１ａと同じレベルに設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されたパワーＩＣデバイスにおいて、
上記トレンチパワーＭＯＳトランジスタのソース領域は、上記表層チャンネルＣＭＯＳトランジスタのゲート電極と同じレベルに設けられていることを特徴とするパワーＩＣデバイス。
【請求項２】
表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されたパワーＩＣデバイスにおいて、
上記トレンチパワーＭＯＳトランジスタのソース領域と上記表層チャンネルＣＭＯＳトランジスタのゲート電極とは、同一層にて形成されていることを特徴とするパワーＩＣデバイス。
【請求項３】
表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて、
上記表層チャンネルＣＭＯＳトランジスタは、
チップの表面層におけるトレンチのない部分に、該表面層と平行となるように形成された反転チャンネル領域と、
上記反転チャンネル領域の上層に形成されたゲート電極とを有するとともに、
上記トレンチパワーＭＯＳトランジスタは、
チップの表面層の一部に形成されたトレンチの内部を埋めるように形成されたゲート領域と、
上記トレンチの横壁に形成された反転チャンネル領域と、
上記ゲート領域及び反転チャンネル領域の上層におけるチップの表面層に形成されたソース領域と、
上記チップの裏面層に形成されたドレイン電極とを有する一方、
上記トレンチパワーＭＯＳトランジスタのソース領域と表層チャンネルＣＭＯＳトランジスタのゲート電極とは同一層にて形成されていることを特徴とするパワーＩＣデバイス。
【請求項４】
前記同一層にて形成されたトレンチパワーＭＯＳトランジスタのソース領域、及び表層チャンネルＣＭＯＳトランジスタのゲート電極は、アモルファスシリコン、ポリシリコン又はポリサイドのうちのいずれか一つによって形成されていることを特徴とする請求項１、２又は３記載のパワーＩＣデバイス。
【請求項５】
前記トレンチパワーＭＯＳトランジスタは、Ｐチャンネル型トランジスタであり、
前記チップは、トップ層と、その下層のベース層と、さらにそのベース層の下層に設けられたトレンチパワーＭＯＳトランジスタのドレイン電極とを有し、
上記トップ層はＰ型のエピタキシャルな導電層からなり、かつ上記ベース層は上記トップ層に比べてキャリア濃度が高いＰ型の導電層からなっていることを特徴とする請求項１、２又は３記載のパワーＩＣデバイス。
【請求項６】
前記トレンチパワーＭＯＳトランジスタは、Ｎチャンネル型トランジスタであり、
前記チップは、トップ層と、その下層のベース層と、さらにそのベース層の下層に設けられたトレンチパワーＭＯＳトランジスタのドレイン電極とを有し、
上記トップ層はＮ型のエピタキシャルな導電層からなり、かつ上記ベース層は上記トップ層に比べてキャリア濃度が高いＮ型の導電層からなっていることを特徴とする請求項１、２又は３記載のパワーＩＣデバイス。
【請求項７】
前記表層チャンネルＣＭＯＳトランジスタは、トレンチパワーＭＯＳトランジスタの制御用として形成されていることを特徴とする請求項１、２又は３記載のパワーＩＣデバイス。
【請求項８】
表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一ウエハに形成されるパワーＩＣデバイスの製造方法において、
上記表層チャンネルＣＭＯＳトランジスタのゲート電極と上記トレンチパワーＭＯＳトランジスタのソース領域とは、同一製造工程によって形成されることを特徴とするパワーＩＣデバイスの製造方法。
【請求項９】
表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一ウエハに形成されるパワーＩＣデバイスの製造方法において、
上記表層チャンネルＣＭＯＳトランジスタの製造では、
ウエハの表面層におけるトレンチのない部分に、該表面層と平行となるように反転チャンネル領域を形成する工程を含み、
上記トレンチパワーＭＯＳトランジスタの製造では、
ウエハの表面層の一部にトレンチを形成する工程と、
上記トレンチの内部を埋めるようにゲート領域を形成する工程と、
上記トレンチの横壁に反転チャンネル領域を形成する工程とを含むとともに、
上記表層チャンネルＣＭＯＳトランジスタの製造における反転チャンネル領域の上層にゲート電極をさらに形成する工程と、上記トレンチパワーＭＯＳトランジスタの製造における上記ゲート領域及び反転チャンネル領域の上層におけるウエハの表面層にソース領域をさらに形成する工程とを同一製造工程によって行うことを特徴とするパワーＩＣデバイスの製造方法。
【請求項１０】
前記表層チャンネルＣＭＯＳトランジスタは、反転チャンネル領域の上層にゲート絶縁膜を形成する工程を含むとともに、
上記表層チャンネルＣＭＯＳトランジスタのゲート絶縁膜を形成した後、前記トレンチパワーＭＯＳトランジスタの製造を行う間、該表層チャンネルＣＭＯＳトランジスタの上層を保護層によって保護することを特徴とする請求項８又は９記載のパワーＩＣデバイスの製造方法。
【請求項１１】
前記保護層は、ポリシリコン層からなっていることを特徴とする請求項１０記載のパワーＩＣデバイスの製造方法。
【請求項１２】
前記表層チャンネルＣＭＯＳトランジスタのゲート絶縁膜を形成し、かつ該表層チャンネルＣＭＯＳトランジスタの上層を保護層にて保護した後、前記トレンチパワーＭＯＳトランジスタの製造を行う場合に、
前記ウエハの表面層の一部にトレンチを形成する工程においては、上記トレンチを形成する前に、ウエハの表面にマスキング層を形成し、その後、マスキング層の上からウエハの表面にトレンチを形成するとともに、
上記トレンチの内部を埋めるようにゲート領域を形成する工程においては、上記トレンチの内部に導電領域を形成し、該導電領域が形成されたトレンチの開口部を、上記開口したマスキング層をパターンマスクとして使用して絶縁層で覆うことを特徴とする請求項１０記載のパワーＩＣデバイスの製造方法。
【請求項１３】
前記マスキング層が、窒化珪素からなる層であることを特徴とする請求項１２記載のパワーＩＣデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源供給、電源変換を行うための、高電圧、高電流でのスイッチング、又はリレーとしての負荷スイッチングなどに主に用いられるトレンチパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタと、例えばその制御用として用いられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタとが、同一チップ内に形成されるパワーＩＣデバイスの構造及びその製造方法に関するものである。
【０００２】
ここで、トレンチパワーＭＯＳトランジスタとは、チップの表面に形成されたトレンチ、言い換えると、表面から掘り込まれた形態の溝を用いて形成されたパワーＭＯＳトランジスタを意味する。
【０００３】
また、パワーＩＣデバイスとは、パワーＭＯＳトランジスタとＣＭＯＳトランジスタとが集積されたデバイスを意味する。
【背景技術】
【０００４】
パワーＩＣ（Integrated Circuit：半導体集積回路）デバイスは、パワー管理及びパワー制御を行うために、高電流、高電圧の取扱いが可能なパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタとその制御回路との集積によって進歩してきた。特に、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor：二重分散ＭＯＳ）トランジスタは、電源供給やモータ制御で必要となるハイパワーを扱うことができるので、有効なパワーＭＯＳトランジスタとして興味を持たれている。
【０００５】
このパワーＩＣデバイスに関して、例えば、特許文献１には、図７に示すようにＤＭＯＳトランジスタとその制御用として用いられるＣＭＯＳトランジスタとが集積されたパワーＩＣについて開示されている。
【０００６】
そして、上記パワーＩＣデバイスの集積効率の向上、言い換えると、シリコンウエハ表面の有効利用をさらに進める目的で、ＤＭＯＳトランジスタなどのパワーＭＯＳトランジスタをトレンチパワーＭＯＳトランジスタとすることが有用である。
【０００７】
ここで、上記トレンチパワーＭＯＳトランジスタとは、チップの表面に形成されたトレンチ、言い換えると、表面から掘り込まれた形態の溝を用いて形成されたパワーＭＯＳトランジスタを意味する。
【０００８】
このトレンチパワーＭＯＳトランジスタは、特許文献１に開示されているものと同様のデバイス構造に対しても適用することが可能である。すなわち、トレンチパワーＭＯＳトランジスタとその制御用ＣＯＭＳトランジスタとが同じチップに集積される構造が可能である。
【０００９】
そして、パワーＭＯＳトランジスタをトレンチパワーＭＯＳトランジスタとすることによって、パワーＩＣの集積効率を高めることができる。その理由は、トレンチパワーＭＯＳトランジスタは、ＤＭＯＳトランジスタに比べ、シリコンウエハ表面の占有面積が小さいためである。
【００１０】
また、他のパワーＩＣデバイスの構成としては、パワーＭＯＳトランジスタと制御用ＣＭＯＳトランジスタとを同じチップの上に集積する上記構成とは異なり、製造コストを下げることを目的として、例えば、各々のトランジスタを別個のチップの上に形成し、その後、同じパッケージに組み込む構成がある。
【特許文献１】米国特許第４７９５７１６号明細書（１９８９年１月３日特許）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来のパワーＩＣデバイス及びその製造方法では、いずれの構成においても、パワーＩＣデバイスの製造に要するコストが高いという問題がある。
【００１２】
具体的には、制御用ＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが、各々別々の製造工程によって製造されるため、パワーＩＣデバイスの製造コストが高くなるという問題である。
【００１３】
この問題は、各々のトランジスタが別個のチップの上に形成される場合は当然として、同じチップの上に形成される場合にも同様である。
【００１４】
すなわち、各々のトランジスタが形成されるチップは同一であっても、その製造工程の中で、両トランジスタの形成に共通に関与する工程（共通工程）はなかった。なぜなら、トレンチパワーＭＯＳトランジスタと制御用ＣＭＯＳトランジスタとして一般的に用いられる表層チャンネルＣＭＯＳトランジスタとは、その積層方法が異なっているためである。ここで、表層チャンネルＣＭＯＳトランジスタとは、チャンネル電流が、チップ表面と平行な方向に流れるＣＭＯＳトランジスタを意味する。
【００１５】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、トレンチパワーＭＯＳトランジスタと表層チャンネルＣＭＯＳトランジスタとを同一チップに形成する場合に、製造コストを低減し得るパワーＩＣデバイス及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明のパワーＩＣデバイスは、上記課題を解決するために、表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されたパワーＩＣデバイスにおいて、上記トレンチパワーＭＯＳトランジスタのソース領域は、上記表層チャンネルＣＭＯＳトランジスタのゲート電極と同じレベルに設けられていることを特徴としている。
【００１７】
また、本発明のパワーＩＣデバイスの製造方法は、上記課題を解決するために、表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一ウエハに形成されるパワーＩＣデバイスの製造方法において、上記表層チャンネルＣＭＯＳトランジスタのゲート電極と上記トレンチパワーＭＯＳトランジスタのソース領域とは、同一製造工程によって形成されることを特徴としている。
【００１８】
また、本発明のパワーＩＣデバイスの製造方法は、上記課題を解決するために、表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一ウエハに形成されるパワーＩＣデバイスの製造方法において、上記表層チャンネルＣＭＯＳトランジスタの製造では、ウエハの表面層におけるトレンチのない部分に、該表面層と平行となるように反転チャンネル領域を形成する工程を含み、上記トレンチパワーＭＯＳトランジスタの製造では、ウエハの表面層の一部にトレンチを形成する工程と、上記トレンチの内部を埋めるようにゲート領域を形成する工程と、上記トレンチの横壁に反転チャンネル領域を形成する工程とを含むとともに、上記表層チャンネルＣＭＯＳトランジスタの製造における反転チャンネル領域の上層にゲート電極をさらに形成する工程と、上記トレンチパワーＭＯＳトランジスタの製造における上記ゲート領域及び反転チャンネル領域の上層におけるウエハの表面層にソース領域をさらに形成する工程とを同一製造工程によって行うことを特徴としている。
【００１９】
また、本発明のパワーＩＣデバイスは、上記課題を解決するために、表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されたパワーＩＣデバイスにおいて、上記トレンチパワーＭＯＳトランジスタのソース領域と上記表層チャンネルＣＭＯＳトランジスタのゲート電極とは、同一層にて形成されていることを特徴としている。
【００２０】
また、本発明のパワーＩＣデバイスは、上記課題を解決するために、表層チャンネルＣＭＯＳトランジスタとトレンチパワーＭＯＳトランジスタとが同一チップに形成されているパワーＩＣデバイスにおいて、上記表層チャンネルＣＭＯＳトランジスタは、チップの表面層におけるトレンチのない部分に、該表面層と平行となるように形成された反転チャンネル領域と、上記反転チャンネル領域の上層に形成されたゲート電極とを有するとともに、上記トレンチパワーＭＯＳトランジスタは、チップの表面層の一部に形成されたトレンチの内部を埋めるように形成されたゲート領域と、上記トレンチの横壁に形成された反転チャンネル領域と、
上記ゲート領域及び反転チャンネル領域の上層におけるチップの表面層に形成されたソース領域と、上記チップの裏面層に形成されたドレイン電極とを有する一方、上記トレンチパワーＭＯＳトランジスタのソース領域と表層チャンネルＣＭＯＳトランジスタのゲート電極とは同一層にて形成されていることを特徴としている。
【００２１】
上記の発明によれば、表層チャンネルＣＭＯＳトランジスタのゲート電極とトレンチパワーＭＯＳトランジスタのソース領域とが同じレベル、同一層、同一の製造工程によって形成されるので、製造工程数を少なくすることができ、パワーＩＣデバイスの製造コストを低減することができる。
【００２２】
したがって、トレンチパワーＭＯＳトランジスタと表層チャンネルＣＭＯＳトランジスタとを同一チップに形成する場合に、製造コストを低減し得るパワーＩＣデバイス及びその製造方法を提供することができる。
【００２３】
また、本発明のパワーＩＣデバイスでは、前記同一層にて形成されたトレンチパワーＭＯＳトランジスタのソース領域、及び表層チャンネルＣＭＯＳトランジスタのゲート電極は、アモルファスシリコン、ポリシリコン又はポリサイドのうちのいずれか一つによって形成されていることが好ましい。
【００２４】
上記の発明によれば、トレンチパワーＭＯＳトランジスタのソース領域と表層チャンネルＣＭＯＳトランジスタのゲート電極とに用いられる層が、アモルファスシリコン、ポリシリコン又はポリサイドのうちのいずれか一つによって形成されているので、前記層の形成のとき、従来のＩＣ製造技術を用いることが可能となり、層の形成、層へのドープ及びエッチングによるパターン形成を容易に行うことができる。さらに、上記の層は、熱安定性が高く、層形成時の制御が容易であるので、製造条件への制約を少なくすることができる。
【００２５】
また、本発明のパワーＩＣデバイスでは、前記トレンチパワーＭＯＳトランジスタは、Ｐチャンネル型トランジスタであり、前記チップは、トップ層と、その下層のベース層と、さらにそのベース層の下層に設けられたトレンチパワーＭＯＳトランジスタのドレイン電極とを有し、上記トップ層はＰ型のエピタキシャルな導電層からなり、かつ上記ベース層は上記トップ層に比べてキャリア濃度が高いＰ型の導電層からなっていることが好ましい。
【００２６】
これにより、Ｐチャンネル型トランジスタのトレンチパワーＭＯＳトランジスタを備えたパワーＩＣデバイスを提供することができる。また、ドレイン電極の上層のベース層はトップ層に比べてキャリア濃度が高いＰ型の導電層からなっているので、ドレイン電極との導電性が高まる。
【００２７】
また、本発明のパワーＩＣデバイスでは、前記トレンチパワーＭＯＳトランジスタは、Ｎチャンネル型トランジスタであり、前記チップは、トップ層と、その下層のベース層と、さらにそのベース層の下層に設けられたトレンチパワーＭＯＳトランジスタのドレイン電極とを有し、上記トップ層はＮ型のエピタキシャルな導電層からなり、かつ上記ベース層は上記トップ層に比べてキャリア濃度が高いＮ型の導電層からなっていることが好ましい。
【００２８】
これにより、Ｎチャンネル型トランジスタのトレンチパワーＭＯＳトランジスタを備えたパワーＩＣデバイスを提供することができる。また、ドレイン電極の上層のベース層はトップ層に比べてキャリア濃度が高いＮ型の導電層からなっているので、ドレイン電極との導電性が高まる。
【００２９】
また、本発明のパワーＩＣデバイスでは、前記表層チャンネルＣＭＯＳトランジスタは、トレンチパワーＭＯＳトランジスタの制御用として形成されていることが好ましい。
【００３０】
上記の発明によれば、表層チャンネルＣＭＯＳトランジスタがトレンチパワーＭＯＳトランジスタの制御用として同一チップに形成されているので、一つのチップのみで、トレンチパワーＭＯＳトランジスタの安全な作動を確保することができる。
【００３１】
また、本発明のパワーＩＣデバイスの製造方法では、前記表層チャンネルＣＭＯＳトランジスタは、反転チャンネル領域の上層にゲート絶縁膜を形成する工程を含むとともに、上記表層チャンネルＣＭＯＳトランジスタのゲート絶縁膜を形成した後、前記トレンチパワーＭＯＳトランジスタの製造を行う間、該表層チャンネルＣＭＯＳトランジスタの上層を保護層によって保護することが好ましい。
【００３２】
上記の発明によれば、トレンチパワーＭＯＳトランジスタの製造が行われる間、表層チャンネルＣＭＯＳトランジスタの表面が保護されているので、製造工程への制約が少なくなり、製造工程の簡素化を図ることができる。さらに、表層チャンネルＣＭＯＳトランジスタが、トレンチパワーＭＯＳトランジスタが製造される間に損傷を受けることが少なくなり、パワーＩＣデバイスの信頼性を向上させることができる。例えば、トレンチパワーＭＯＳトランジスタが形成される間に行われる条件の厳しいドライエッチングなどによって、表層チャンネルＣＭＯＳトランジスタの、ゲート酸化膜やその下層にあるチャンネル領域などが汚染されることを防ぐことができる。
【００３３】
また、本発明のパワーＩＣデバイスの製造方法では、前記保護層は、ポリシリコン層からなっていることが好ましい。
【００３４】
これにより、保護層の熱安定性が高く、トレンチパワーＭＯＳトランジスタが形成される間、確実に表層チャンネルＣＭＯＳトランジスタを保護することができる。
【００３５】
また、本発明のパワーＩＣデバイスの製造方法では、前記表層チャンネルＣＭＯＳトランジスタのゲート絶縁膜を形成し、かつ該表層チャンネルＣＭＯＳトランジスタの上層を保護層にて保護した後、前記トレンチパワーＭＯＳトランジスタの製造を行う場合に、前記ウエハの表面層の一部にトレンチを形成する工程においては、上記トレンチを形成する前に、ウエハの表面にマスキング層を形成し、その後、マスキング層の上からウエハの表面にトレンチを形成するとともに、上記トレンチの内部を埋めるようにゲート領域を形成する工程においては、上記トレンチの内部に導電領域を形成し、該導電領域が形成されたトレンチの開口部を、上記開口したマスキング層をパターンマスクとして使用して絶縁層で覆うことが好ましい。
【００３６】
上記の発明によれば、トレンチの開口部を絶縁層で覆うとき、トレンチの開口部と自己整合したマスキング層、つまりマスキング層の開口とトレンチの開口部とが一致するマスキング層をパターンマスクとして用いるので、トレンチの開口部のみに選択的に絶縁層を形成することができる。
【００３７】
そして、上記絶縁層を選択的に形成することができるので、例えば、複数のトレンチを伴うトレンチパワーＭＯＳトランジスタを形成する場合、トレンチパワーＭＯＳトランジスタの微細化及び高密度化が可能となる。すなわち、従来のトレンチパワーＭＯＳトランジスタでは、近接するトレンチの間隔を広くする必要があり、かつソース領域を各々のトレンチに対応して別個に形成する必要があるため高密度化が困難であった。第一の理由は、トレンチの開口部を絶縁層で覆う工程でのパターンマスクの位置ずれを考慮して、トレンチの間隔を広くする必要があるためである。そして、第二の理由は、絶縁層の位置ずれなどによって絶縁が不完全であることに起因する、ゲート領域とソース領域との短絡を防止するためである。言い換えると、ゲート領域とソース領域との短絡が発生しないように、トレンチのない部分のみに個別にソース領域を形成する必要があった。
【００３８】
これに対して、本発明では、上記マスキング層の自己整合によって、絶縁層がトレンチの開口部に確実に形成される。したがって、パターンマスクの位置ずれを考慮して、トレンチの間隔を広くする必要がない。その結果、トレンチの間隔を狭くすることが可能である。さらに、ゲート領域の絶縁不良を考慮して、トレンチ毎にソースとの接続を形成する必要がない。その結果、ソース領域をシリコンウエハ表面の全面にわたって形成し、その後、近接する複数のトレンチを覆う一連の形状としてパターニングして形成することができる。以上の結果、トレンチパワーＭＯＳトランジスタの微細化、高密度化が可能となる。
【００３９】
また、本発明のパワーＩＣデバイスの製造方法では、前記マスキング層が、窒化珪素からなる層であることが好ましい。
【００４０】
これにより、トレンチの開口部を絶縁層で覆うとき、剥離などを生じることが少なく、効果的にトレンチの開口部のみに絶縁層を形成することができる。
【発明の効果】
【００４１】
本発明のパワーＩＣデバイス及びその製造方法では、以上のように、トレンチパワーＭＯＳトランジスタのソース領域は、上記表層チャンネルＣＭＯＳトランジスタのゲート電極と同じレベル、同一層、同一工程にて設けられている。
【００４２】
それゆえ、トレンチパワーＭＯＳトランジスタと表層チャンネルＣＭＯＳトランジスタとを同一チップに形成する場合に、製造コストを低減し得るパワーＩＣデバイス及びその製造方法を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００４３】
本発明の一実施形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００４４】
本実施の形態のパワーＩＣ（Integrated Circuit：半導体集積回路）デバイス１は、図２に示すように、トレンチパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ１０と表層チャンネルＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ２０とが同一チップ２ａに形成されている。
【００４５】
上記トレンチパワーＭＯＳトランジスタ１０は、チップ２ａの表面層の一部に形成された例えば直方体形状のトレンチ３に形成されており、このトレンチ３の内部を埋めるようにゲート領域１１が形成されている。また、上記トレンチ３の横壁には反転チャンネル領域１２が形成されている。
【００４６】
さらに、上記チップ２ａの裏面層には、ドレイン電極１３ａが形成されている一方、チップ２ａの表面層における、上記ゲート領域１１及び反転チャンネル領域１２の上層の表面層にソース領域１４が形成されている。詳しくは、前記ソース領域１４は、上記反転チャンネル領域１２の上層部分に形成されたＮウエル（ＮＷ：Nwell）内ソース領域１４ｂと一体として、トレンチパワーＭＯＳトランジスタ１０のソースとして機能する。
【００４７】
また、上記反転チャンネル領域１２となるＮウエル（ＮＷ）１５の下層領域には、上記ドレイン電極１３ａに至るまでドレイン領域１３が形成されている。そして、上記構造によって、トレンチパワーＭＯＳトランジスタ１０のチャンネル電流は、上記反転チャンネル領域１２を、シリコンウエハ２の厚み方向に流れる。
【００４８】
一方、上記表層チャンネルＣＭＯＳトランジスタ２０は、上記チップ２ａの表面層のトレンチ３のない表面層に形成されている。
【００４９】
ここで、この表層チャンネルＣＭＯＳトランジスタ２０は、従来の構造を有している。具体的には、上記チップ２ａの表面層に、表面層とほぼ平行となるように反転チャンネル領域２２が形成されている。そして、上記反転チャンネル領域２２の両端部には、ドレイン領域２３とソース領域２４とが形成されている。また、上記反転チャンネル領域２２の上層には、ゲート電極２１ａが形成されている。
【００５０】
ここで、本実施の形態のパワーＩＣデバイス１では、トレンチパワーＭＯＳトランジスタ１０のソース領域１４と表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとが、同一レベル、同一層、同一製造工程で形成された層からなっている。具体的には、トレンチパワーＭＯＳトランジスタ１０のソース領域１４と表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとが、同一ポリシリコンの蒸着層である後述するポリシリコン層４０にて形成されている。
【００５１】
次に、上記構成のパワーＩＣデバイス１の製造方法について、図３（ａ）（ｂ）（ｃ）（ｄ）、図４（ａ）（ｂ）（ｃ）（ｄ）、図１（ａ）（ｂ）（ｃ）（ｄ）、図５（ａ）（ｂ）（ｃ）（ｄ）に基づいて説明する。尚、ここでは、Ｐチャンネル型トランジスタの製造方法について示すが、必ずしもこれに限らず、Ｎチャンネル型トランジスタについてもほぼ同様の製造方法を用いることができる。また、本実施の形態のトレンチパワーＭＯＳトランジスタ１０及び表層チャンネルＣＭＯＳトランジスタ２０の形成には、従来のＩＣ製造工程を適宜用いることができる。
【００５２】
まず、図３（ａ）に示すように、シリコンウエハ２にＰ型の導電性を与えるために、ホウ素をドープする。そのとき、上記シリコンウエハ２に、厚み方向でキャリア濃度の異なる２つの層、すなわち、ベース層２ｂとその上層であるトップ層２ｃとが形成されるようにドープする。
【００５３】
具体的には、上記ベース層２ｂには、抵抗率が例えば０．００１〜０．００５Ω・ｃｍとなるようにドープする。
【００５４】
一方、上記トップ層２ｃには、トレンチパワーＭＯＳトランジスタ１０に要求される電気特性によって決定される抵抗率（Ｐｅｐｉ）と厚み（Ｘｅｐｉ）とを有するようにドープする。具体的には、例えば、Ｐチャンネル型のトレンチパワーＭＯＳトランジスタ１０に要求される破壊電圧が８０Ｖの場合には、上記トップ層２ｃには抵抗率が５Ω・ｃｍになるように、かつ深さが１０〜１５μｍになるようにドープする。尚、本構成のトップ層２ｃは、エピタキシャルな導電層として形成されている。
【００５５】
次に、シリコンウエハ２のエピタキシャルなトップ層２ｃの表面の熱酸化を行い、引き続いて、表層チャンネルＣＭＯＳトランジスタ２０用の高電圧Ｎウエル（High Voltage Nwell：ＨＮＷ）２５を形成する。具体的には、この高電圧Ｎウエル（ＨＮＷ）２５は、深さがが５〜８μｍとなるようにリンをドープすることによって形成する。
【００５６】
次に、表層チャンネルＣＭＯＳトランジスタ２０用のＰウエル（ＰＷ：Pwell）２６を形成する。具体的には、このＰウエル（ＰＷ）２６は、上記高電圧Ｎウエル（ＨＮＷ）２５の領域内に、深さが１．５〜３μｍで、ドープ濃度がおよそ１〜３×１０１７ａｔ／ｃｍ３となるようにホウ素をドープすることによって形成する。
【００５７】
次に、Ｐチャンネル型のトレンチパワーＭＯＳトランジスタ１０用のＮウエル（ＮＷ）１５を形成する。具体的には、シリコンウエハ２の表面層の中で、トレンチパワーＭＯＳトランジスタ１０が形成される領域であるＴＡ（Trench Power MOS Transistor Area）領域３０のみが開口したマスキング３１を施した後、リンをドープする。詳細には、このドープは、深さが１．５〜３μｍで、ドープ濃度がおよそ０．５〜２×１０１７ａｔ／ｃｍ３となるようにドープする。
【００５８】
そして、上記高電圧Ｎウエル（ＨＮＷ）２５、Ｐウエル（ＰＷ）２６及びＮウエル（ＮＷ）１５をドープによって形成した後、１０５０℃での熱処理によるドライブインを行い、最終的なドープ領域を形成する。
【００５９】
次に、パッド酸化膜１７を、厚みがおよそ３０ｎｍ以下となるように形成し、続いて、図示しない窒化膜を、厚みがおよそ１２０ｎｍ以下となるように形成する。
【００６０】
そして、上記ＴＡ領域３０のみ開口していたマスキング３１を除去し、シリコンウエハ２の全表面を露出させる。すなわち、シリコンウエハ２表面の中で、トレンチパワーＭＯＳトランジスタ１０及び表層チャンネルＣＭＯＳトランジスタ２０が形成される領域であるアクティブエリアの全表面を開口する。
【００６１】
引き続いて、選択酸化膜（Local Oxidation of Silicon：ＬＯＣＯＳ）３２を形成する。具体的には、この選択酸化膜３２は、その厚みがおよそ３００ｎｍ〜６００ｎｍとなるように形成し、これによって、表層チャンネルＣＭＯＳトランジスタ２０の素子分離を図る。尚、この選択酸化膜３２の形成は、公知の手法で行うことが可能である。
【００６２】
この選択酸化膜３２の形成後、表層チャンネルＣＭＯＳトランジスタ２０のゲート絶縁膜２７を形成する。具体的には、シリコンウエハ２の熱酸化によって、駆動電圧によって決定される厚みである例えば１４〜２０ｎｍの厚みに形成する。
【００６３】
そして、上記ゲート絶縁膜２７を保護するために、上記ゲート絶縁膜２７の上層であって、かつシリコンウエハ２の全表面に、ポリシリコン層３３とＣＶＤ酸化層３４とを形成する。具体的には、ポリシリコン層３３を、その厚みが５０〜１００ｎｍとなるように形成し、さらに、ＣＶＤ（Chemical Vapor Deposition）酸化層３４を、その厚みがおよそ５０ｎｍとなるように形成する。続いて、全表面に形成されたポリシリコン層３３及びＣＶＤ酸化層３４のうち、シリコンウエハ２のＴＡ領域３０を覆う部分を除去する。この除去は、公知手法である、フォトエッチングによるパターニングによって行う。
【００６４】
このパターニングによって、表層チャンネルＣＭＯＳトランジスタ２０の形成される領域のみが、保護層としてのポリシリコン層３３によって覆われることになる。したがって、表層チャンネルＣＭＯＳトランジスタ２０が保護されたままの状態において、トレンチパワーＭＯＳトランジスタ１０を形成することが可能となる。
【００６５】
次に、図３（ｂ）に示すように、上記パターニング後のＣＶＤ酸化層３４の上層に、シリコンウエハ２の表面の全面にわたって、厚みがおよそ１２０ｎｍのマスキング層としてのＳｉＮ層３５を形成し、続いて厚みが３００ｎｍのＣＶＤ酸化層３６を形成する。
【００６６】
尚、このＳｉＮ層３５は、次に述べるトレンチ３を形成するときにトレンチ３とともにパターニングされる。そして、後に詳述するが、トレンチパワーＭＯＳトランジスタ１０におけるゲート領域１１の絶縁膜としてのポリシリコン選択酸化膜３８を形成するときに、自己整合マスクとして作用する。
【００６７】
次に、シリコンウエハ２の表面層のＴＡ領域３０に、公知のフォトエッチング技術によって、直方体形状のトレンチ３を形成する。ここで、トレンチ３とは、シリコンウエハ２の表面層から、シリコンウエハ２の厚み方向に対して掘り込まれた溝形状のものを指す。
【００６８】
ここで、このトレンチ３の形成は、上記ＳｉＮ層３５及びＣＶＤ酸化層３６が形成された後に行われる。したがって、ＳｉＮ層３５及びＣＶＤ酸化層３６は、トレンチ３の開口部分のみが除去される。結果として、トレンチ３の開口部分とＳｉＮ層３５及びＣＶＤ酸化層３６が除去された部分とは、自己整合によって位置ずれを生じない。すなわち、自己整合とは、次工程において、トレンチパワーＭＯＳトランジスタ１０におけるゲート領域１１上にポリシリコン選択酸化膜３８を形成するときに、ＳｉＮ層３５の開口をマスキングとして使用する場合に、前工程で、トレンチ３を開口するときにＳｉＮ層３５を含めて開口するので、トレンチ３の開口とＳｉＮ層３５の開口とが自動的に一致することをいう。
【００６９】
次に、図３（ｃ）に示すように、上記トレンチ３を形成した後、上記ＣＶＤ酸化層３６を取り除く。引き続いて、トレンチ３の横壁の表面粗さを低減することを目的として、ウエット環境下、１０５０℃で、２００ｎｍの厚みまで上記トレンチ３の内表面の熱酸化を行い、その後にこの熱酸化した層を除去する。
【００７０】
次に、Ｐチャンネル型のトレンチパワーＭＯＳトランジスタ１０のゲート絶縁膜１６を形成するために、トレンチ３の内表面を酸化する。具体的には、公知の手法であるシリコン熱酸化、又はシリコン熱酸化とＣＶＤ酸化との併用によって上記酸化を行う。
【００７１】
このゲート絶縁膜１６の厚みは、トレンチパワーＭＯＳトランジスタ１０に要求される電圧条件及び電気特性の仕様によって決定される。例えば、８０Ｖの耐電圧が要求される場合には、ゲート絶縁膜１６の厚みは４０〜８０μｍとされる。
【００７２】
次に、図３（ｄ）に示すように、上記トレンチ３の内部に、ゲート領域１１を形成する。具体的には、上記ゲート絶縁膜１６が形成されたトレンチ３に、ポリシリコン３７を充填し、続いて、Ｎ型の導電性を発現させるために、ＰＯＣｌ３によるドープを行うことによってゲート領域１１を形成する。
【００７３】
次いで、トレンチ３の上面からはみ出した上記ポリシリコン３７を除去することによって、トレンチ３の上端面を平坦化する。この平坦化は、例えば、エッチバック、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）などの公知手法によって行うことができる。
【００７４】
次に、図４（ａ）に示すように、平坦化された上記ゲート領域１１の上層部を絶縁する。具体的には、上記ゲート領域１１に充填されているポリシリコンの上層部を酸化することによってポリシリコン選択酸化膜３８を形成し、それによって上記ゲート領域１１を絶縁する。
【００７５】
ここで、この酸化は、上記ＳｉＮ層３５をマスクとして行うので、トレンチ３とマスクであるＳｉＮ層３５との自己整合によって、上記ゲート領域１１の上層部のみを選択的に酸化することができる。
【００７６】
次に、図４（ｂ）に示すように、上記ポリシリコン選択酸化膜３８の近傍のＮウエル（ＮＷ）１５にＮウエル（ＮＷ）内ソース領域１４ｂを形成する。具体的には、上記ゲート領域１１及びＮウエル（ＮＷ）１５の上層部のみが開口したマスキング３９を形成した後、上記Ｎウエル（ＮＷ）１５のみに選択的にホウ素をドープすることによって、上記Ｎウエル（ＮＷ）内ソース領域１４ｂを形成する。
【００７７】
このＮウエル（ＮＷ）内ソース領域１４ｂは、ソース領域１４の実質的な厚みを確保するために行うものである。すなわち、上記ポリシリコン選択酸化膜３８を形成するときに、ＴＡ領域３０におけるシリコンウエハ２の表面が侵食される場合があり、この侵食によってポリシリコン選択酸化膜３８及びＮウエル（ＮＷ）１５上に形成するソース領域１４の実質的な厚みが薄くなる場合がある。そこで、ソース領域１４の実質的な厚みを確保するために、Ｎウエル（ＮＷ）１５の上層部分をソース領域１４として機能させるものである。
【００７８】
したがって、このＮウエル（ＮＷ）内ソース領域１４ｂは、Ｎウエル（ＮＷ）内ソース領域１４ｂの上層に加えて形成されるソース領域１４（後に詳述する）、言い換えると、Ｎウエル（ＮＷ）内ソース領域１４ｂの上層に隆起する形で加えて形成されるソース領域１４と一体となって機能する。
【００７９】
次に、図４（ｃ）に示すように、上記ホウ素のドープの後、Ｎウエル（ＮＷ）内ソース領域１４ｂ上の表層酸化層を除去する。
【００８０】
続いて、図４（ｄ）に示すように、ＴＡ領域３０以外のシリコンウエハ２の表面層を覆っていたマスキング３９を除去する。
【００８１】
次に、図１（ａ）に示すように、シリコンウエハ２の全面にポリシリコン層４０を形成する。
【００８２】
このポリシリコン層４０は、後のパターニングを経て、トレンチパワーＭＯＳトランジスタ１０のソース領域１４及び表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとして機能する。すなわち、本実施の形態では、トレンチパワーＭＯＳトランジスタ１０のソース領域１４と表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとが、シリコンウエハ２の表層前面に設けた一の蒸着層によって形成されている。
【００８３】
次に、図１（ｂ）に示すように、上記ポリシリコン層４０を用いて、トレンチパワーＭＯＳトランジスタ１０用のソース領域１４を形成する。具体的には、ＴＡ領域３０以外の上記ポリシリコン層４０をマスキング４１で覆い、ＴＡ領域３０のポリシリコン層４０のみに選択的にホウ素をドープする。そのときのドープ濃度は、例えば、２×１０１５ｉｏｎｓ／ｃｍ２とする。
【００８４】
次に、図１（ｃ）に示すように、上記ポリシリコン層４０を用いて、表層チャンネルＣＭＯＳトランジスタ２０用のゲート電極２１ａを形成する前段階としてのドープを行う。具体的には、ＴＡ領域３０のポリシリコン層４０をマスキング４２で覆い、覆われていないポリシリコン層４０のみに選択的に３１Ｐ＋イオン（リンイオン、原子量３１を示す）をドープする。そのときのドープ濃度は、例えば、２×１０１５ｉｏｎｓ／ｃｍ２とする。
【００８５】
次に、図１（ｄ）に示すように、上記ポリシリコン層４０を、マスキング４３を用いてのフォトエッチングによってパターニングすることによって、トレンチパワーＭＯＳトランジスタ１０ソース領域１４及び表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａを形成する。
【００８６】
上記のように、ポリシリコン層４０は、一の工程で形成された層でありながら、その部位によって、トレンチパワーＭＯＳトランジスタ１０のソース領域１４及び表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとして、２つの異なる機能を有するように構成されている。
【００８７】
これ以降、パワーＩＣデバイス１完成までの工程は、公知の汎用的な手法で行うことができる。
【００８８】
まず、図５（ａ）に示すように、表層チャンネルＣＭＯＳトランジスタ２０のソース領域２４及びドレイン領域２３を形成する前段階として、必要に応じマスキング４４を施した後、ポリシリコン層４０を選択的にドープする。このドープを、Ｎ＋及びＰ＋について行うことによって、図５（ｂ）に示すように、表層チャンネルＣＭＯＳトランジスタ２０及びトレンチパワーＭＯＳトランジスタ１０が形成される。
【００８９】
次に、図５（ｃ）に示すように、公知の金属相互接続４５などの汎用技術を用いて、トレンチパワーＭＯＳトランジスタ１０のゲート電極１１ａ及びソース電極１４ａ、並びに表層チャンネルＣＭＯＳトランジスタ２０のドレイン電極２３ａ及びソース電極２４ａなどの金属電極４６を形成する。
【００９０】
そして、図５（ｄ）に示すように、表層に金属パッシベーション層４７（表面不働能化層）を形成し、表面研磨及びバックメタライゼーションなどをへてパワーＩＣデバイス１が完成する。
【００９１】
次に、上記パワーＩＣデバイス１における表層チャンネルＣＭＯＳトランジスタ２０とトレンチパワーＭＯＳトランジスタ１０との関係について説明する。
【００９２】
本実施の形態のパワーＩＣデバイス１では、同一チップ２ａに表層チャンネルＣＭＯＳトランジスタ２０とトレンチパワーＭＯＳトランジスタ１０とが形成されているが、この表層チャンネルＣＭＯＳトランジスタ２０は、トレンチパワーＭＯＳトランジスタ１０の制御用として形成されている。
【００９３】
ここで、表層チャンネルＣＭＯＳトランジスタ２０が行うトレンチパワーＭＯＳトランジスタ１０の制御の内容としては、例えば、電流制御、電圧制御及び温度制御がある。以下、電流制御と温度制御とを例にとり、その具体例を示す。
【００９４】
上記電流制御と温度制御とは、温度検出回路５１と電流制御回路５２とからなる制御回路５０によって行われる。この制御回路５０の回路図を図６に示す。この制御回路５０は、数アンペアから数十アンペアの高電流スイッチングを行うトレンチパワーＭＯＳトランジスタ（Ｍ１）１０を制御するために形成されたものである。そして、この制御回路５０は、過熱状態を検知する温度検出回路５１と、電流制御回路５２と、スイッチングを行うトランジスタ（Ｍ３）５３とを主な構成要素とする。そして、上記制御回路５０に制御のための情報を供給する目的で、小型のトランジスタ（Ｍ２）５４が、トレンチパワーＭＯＳトランジスタ（Ｍ１）１０と並列に配置されている。
【００９５】
次に、上記制御回路５０の動作について説明する。トレンチパワーＭＯＳトランジスタ（Ｍ１）１０が負荷に電力を供給する間、上記トランジスタ（Ｍ２）５４が、トレンチパワーＭＯＳトランジスタ（Ｍ１）１０に流れる電流などを監視する。そして、トランジスタ（Ｍ２）５４が異常電流や異常過熱状態を検出した場合、その情報が上記制御回路５０に伝達される。前記情報を受けた制御回路５０は、この制御回路５０の中に形成されたスイッチングのためのトランジスタ（Ｍ３）５３を作動させる。具体的には、トランジスタ（Ｍ３）５３によって、トレンチパワーＭＯＳトランジスタ（Ｍ１）１０をシャットダウンする。これによって、トレンチパワーＭＯＳトランジスタ（Ｍ１）１０の安全作動を確保することができる。
【００９６】
このように、本実施の形態のパワーＩＣデバイス１では、表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとトレンチパワーＭＯＳトランジスタ１０のソース領域１４とが同じレベル、同一層、同一の製造工程によって形成されるので、製造工程数を少なくすることができ、パワーＩＣデバイスの製造コストを低減することができる。言い換えると、トレンチパワーＭＯＳトランジスタ１０のソース領域１４と表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとが同じ蒸着層で形成されているので、両トランジスタの基材であるシリコンウエハ２とその製造工程の一部分とが共用されることによって、両トランジスタの経済的な面での統合を図ることができる。したがって、トレンチパワーＭＯＳトランジスタ１０と表層チャンネルＣＭＯＳトランジスタ２０とが同一チップ２ａ上に形成される場合に、低コストなパワーＩＣデバイス１を提供することができる。
【００９７】
したがって、トレンチパワーＭＯＳトランジスタ１０と表層チャンネルＣＭＯＳトランジスタ２０とを同一チップに形成する場合に、製造コストを低減し得るパワーＩＣデバイス１及びその製造方法を提供することができる。
【００９８】
また、本実施の形態のパワーＩＣデバイス１では、トレンチパワーＭＯＳトランジスタ１０のソース領域１４と表層チャンネルＣＭＯＳトランジスタのゲート電極２１ａとに用いられる層が、アモルファスシリコン、ポリシリコン又はポリサイドのうちのいずれか一つによって形成されているので、前記層の形成のとき、従来のＩＣ製造技術を用いることが可能となり、層の形成、層へのドープ及びエッチングによるパターン形成を容易に行うことができる。さらに、上記の層は、熱安定性が高く、層形成時の制御が容易であるので、製造条件への制約を少なくすることができる。
【００９９】
また、本実施の形態のパワーＩＣデバイス１では、トレンチパワーＭＯＳトランジスタ１０は、Ｐチャンネル型トランジスタであり、チップ２ａは、トップ層２ｃと、その下層のベース層２ｂと、さらにそのベース層２ｂの下層に設けられたトレンチパワーＭＯＳトランジスタ１０のドレイン電極１２ａとを有し、トップ層２ｃはＰ型のエピタキシャルな導電層からなり、かつベース層２ｂはトップ層２ｃに比べてキャリア濃度が高いＰ型の導電層からなっていることが好ましい。
【０１００】
これにより、Ｐチャンネル型トランジスタのトレンチパワーＭＯＳトランジスタ１０を備えたパワーＩＣデバイス１を提供することができる。また、ドレイン電極１２ａの上層のベース層２ｂはトップ層２ｃに比べてキャリア濃度が高いＰ型の導電層からなっているので、ドレイン電極１２ａとの導電性が高まる。
【０１０１】
また、本実施の形態のパワーＩＣデバイス１では、トレンチパワーＭＯＳトランジスタ１０は、Ｎチャンネル型トランジスタであり、チップ２ａは、トップ層２ｃと、その下層のベース層２ｂと、さらにそのベース層２ｂの下層に設けられたトレンチパワーＭＯＳトランジスタ１０のドレイン電極１２ａとを有し、トップ層２ｃはＮ型のエピタキシャルな導電層からなり、かつベース層２ｂはトップ層２ｃに比べてキャリア濃度が高いＮ型の導電層からなっているとすることができる。
【０１０２】
これにより、Ｎチャンネル型トランジスタのトレンチパワーＭＯＳトランジスタ１０を備えたパワーＩＣデバイス１を提供することができる。また、ドレイン電極１２ａの上層のベース層２ｂはトップ層２ｃに比べてキャリア濃度が高いＮ型の導電層からなっているので、ドレイン電極１２ａとの導電性が高まる。
【０１０３】
また、本実施の形態のパワーＩＣデバイス１では、表層チャンネルＣＭＯＳトランジスタ２０は、トレンチパワーＭＯＳトランジスタ１０の制御用として同一チップ２ａに形成されているので、一つのチップ２ａのみで、トレンチパワーＭＯＳトランジスタ１０の安全な作動を確保することができる。
【０１０４】
また、本実施の形態のパワーＩＣデバイス１の製造方法では、トレンチパワーＭＯＳトランジスタ１０の製造が行われる間、表層チャンネルＣＭＯＳトランジスタ２０の表面が保護されているので、製造工程への制約が少なくなり、製造工程の簡素化を図ることができる。さらに、表層チャンネルＣＭＯＳトランジスタ２０が、トレンチパワーＭＯＳトランジスタ１０が製造される間に損傷を受けることが少なくなり、パワーＩＣデバイス１の信頼性を向上させることができる。例えば、トレンチパワーＭＯＳトランジスタ１０が形成される間に行われる条件の厳しいドライエッチングなどによって、表層チャンネルＣＭＯＳトランジスタ２０の、ゲート絶縁膜２７やその下層にある反転チャンネル領域２２などが汚染されることを防ぐことができる。
【０１０５】
また、本実施の形態のパワーＩＣデバイス１の製造方法では、保護層は、ポリシリコン層３３からなっていることが好ましい。これにより、保護層の熱安定性が高く、トレンチパワーＭＯＳトランジスタ１０が形成される間、確実に表層チャンネルＣＭＯＳトランジスタ２０を保護することができる。
【０１０６】
また、本実施の形態のパワーＩＣデバイス１の製造方法では、トレンチの開口部３を絶縁層で覆うとき、トレンチ３の開口部と自己整合したＳｉＮ層３５、つまりＳｉＮ層３５の開口とトレンチ３の開口部とが一致するマスキング層をパターンマスクとして用いるので、トレンチ３の開口部のみに選択的に絶縁層を形成することができる。
【０１０７】
そして、上記絶縁層を選択的に形成することができるので、例えば、複数のトレンチ３を伴うトレンチパワーＭＯＳトランジスタ１０を形成する場合、トレンチパワーＭＯＳトランジスタ１０の微細化及び高密度化が可能となる。すなわち、マスキング層の自己整合によって、絶縁層がトレンチ３の開口部に確実に形成される。したがって、パターンマスクの位置ずれを考慮して、トレンチの間隔を広くする必要がない。その結果、トレンチの間隔を狭くすることが可能である。さらに、ゲート領域１１の絶縁不良を考慮して、トレンチ３毎にソースとの接続を形成する必要がない。その結果、ソース領域１４をシリコンウエハ２表面の全面にわたって形成し、その後、近接する複数のトレンチ３を覆う一連の形状としてパターニングして形成することができる。以上の結果、トレンチパワーＭＯＳトランジスタ１０の微細化、高密度化が可能となる。
【０１０８】
また、本実施の形態のパワーＩＣデバイス１の製造方法では、マスキング層が、窒化珪素からなる層であることが好ましい。これにより、トレンチ３の開口部を絶縁層で覆うとき、剥離などを生じることが少なく、効果的にトレンチ３の開口部のみに絶縁層を形成することができる。
【０１０９】
尚、本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１１０】
例えば、本発明のパワーＩＣデバイス１のトレンチ３は、上記実施の形態に記載するものに限定されない。例えば、トレンチ３の個数は限定されることなく、一つのトレンチパワーＭＯＳトランジスタ１０に対して形成されるトレンチ３の個数は、１個でも複数個でもよい。好ましくは、ドレイン領域１３を流れる電流を確保する点とパワーＩＣデバイス１を高密度化する点とを両立させるという観点から、３から５個とされる。
【０１１１】
また、トレンチパワーＭＯＳトランジスタ１０のソース領域１４と表層チャンネルＣＭＯＳトランジスタ２０のゲート電極２１ａとを形成する材料は、特に限定されるものではない。例えば、公知のＩＣ製造技術を用いることが可能であるなどの点からアモルファスシリコン、ポリシリコン又はポリサイドなどが好ましい。
【０１１２】
さらには、およそ６００℃以上に過熱することによって、エピタキシャルシリコンに成長しうるという点からは、アモルファスシリコンを用いることができる。
【０１１３】
一方、およそ５５０℃で制御性よくＣＶＤ（Chemical Vapor Deposition：化学的蒸着）によって容易に形成できるという点、並びに上記ソース領域１４及びゲート電極２１ａに対しての要求特性を満たすという点からは、ポリシリコンを用いることもできる。
【０１１４】
一方、上記ソース領域１４及びゲート電極２１ａに対しての要求特性を満たすという点からは、ポリシリサイドを用いることもできる。ここで、ポリシリサイドとは、ボトム層としてのポリシリコン層と、トップ層としてのタングステンシリサイド（ＷＳｉｘ）層とを有する積層体である。
【産業上の利用可能性】
【０１１５】
本発明は、同一製造工程によって形成された層を、トレンチパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタのソース領域及び表層チャンネルＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのゲート電極として備えるパワーＩＣ（Integrated Circuit）デバイスを提供するものであるので、低コストでのパワーＩＣデバイスの製造を可能とする。したがって、高電圧、高電流でのスイッチングが必要な回路などに適用できる。
【図面の簡単な説明】
【０１１６】
【図１】（ａ）〜（ｄ）は、本発明におけるパワーＩＣデバイスの実施の一形態を示すものであり、図４（ｄ）に続く、パワーＩＣデバイスの製造工程を示す要部断面図である。
【図２】上記パワーＩＣデバイスの構成示す要部斜視図である。
【図３】（ａ）〜（ｄ）は、上記パワーＩＣデバイスの製造工程を示す要部断面図である。
【図４】（ａ）〜（ｄ）は、上記パワーＩＣデバイスの製造工程を示すものであり、図３（ｄ）の続きの工程を示す要部断面図である。
【図５】（ａ）〜（ｄ）は、上記パワーＩＣデバイスの製造工程を示すものであり、図１（ｄ）の続きの工程を示す要部断面図である。
【図６】上記パワーＩＣデバイスの制御回路を示すブロック図である。
【図７】従来のＩＣデバイスを示す要部断面図である。
【符号の説明】
【０１１７】
１      パワーＩＣデバイス
２      シリコンウエハ（ウエハ）
２ａ    チップ
２ｂ    ベース層
２ｃ    トップ層
３      トレンチ
１０    トレンチパワーＭＯＳトランジスタ
１１    ゲート領域
１１ａ  ゲート電極
１２    反転チャンネル領域
１３    ドレイン領域
１３ａ  ドレイン電極
１４    ソース領域
１４ａ  ソース電極
１４ｂ  Ｎウエル（ＮＷ）内ソース領域
１５    Ｎウエル（ＮＷ）
１６    ゲート絶縁膜
１７    パッド酸化膜
２０    表層チャンネルＣＭＯＳトランジスタ
２１ａ  ゲート電極
２２    反転チャンネル領域
２３    ドレイン領域
２３ａ  ドレイン電極
２４    ソース領域
２４ａ  ソース電極
２５    高電圧Ｎウエル（ＮＷ）
２６    Ｐウエル（ＰＷ）
２７    ゲート絶縁膜
３０    ＴＡ領域
３１    マスキング
３２    選択酸化膜
３３    ポリシリコン層（保護層）
３４    ＣＶＤ酸化層
３５    ＳｉＮ層（マスキング層）
３６    ＣＶＤ酸化層
３７    ポリシリコン
３８    ポリシリコン選択酸化膜（絶縁層）
３９    マスキング
４０    ポリシリコン層（同一製造工程によって形成された層）
４１    マスキング
４２    マスキング
４３    マスキング
４４    マスキング
４６    金属電極
５０    制御回路
５１    温度検出回路
５２    電流制御回路
５３    トランジスタ
５４    トランジスタ
【図１】
2007281195.tif 000003
【図２】
2007281195.tif 000004
【図３】
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【図４】
2007281195.tif 000006
【図５】
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【図６】
2007281195.tif 000008
【図７】
2007281195.tif 000009