(57)【要約】【課題】所定パルス幅を有するパルスを発生し、ＴＦＴの閾値電圧の変動やばらつきを補正する。【解決手段】第１のクロックと第１の信号が供給され、この第１のクロックに同期して上記第１の信号が転送される第１のシフトレジスタと、第１のクロックの１周期に複数のパルスを有する第２のクロックが供給されるとともに第２の信号が供給され、第２のクロックに同期して第２の信号が転送される第２のシフトレジスタと、第１のシフトレジスタと第２のシフトレジスタからそれぞれの出力データが供給され、この出力データを演算処理し、所定期間に前記第１のクロック周期と異なるパルス幅の複数のパルスを発生する演算回路と、演算回路からの出力データのレベルを変換するレベルシフト回路とを有し、ＴＦＴの閾値電圧の変動やばらつきを補正して、高品位な画像を生成する。【選択図】図１
2007310071.tif 000002
【特許請求の範囲】
【請求項１】
動作の基準とする第１のクロック信号と該第１のクロック信号の１周期に複数個のパルスを含む第２のクロック信号を生成するクロック生成回路と、
上記第１のクロック信号と第１の入力パルスで第１の転送パルスが生成され、該第１の転送パルスは上記第１のクロック信号で順次転送される第１のシフトレジスタと、
上記第２のクロック信号と第２の入力パルスで第２の転送パルスが生成され、該第２の転送パルスは上記第２のクロック信号で順次転送される第２の少なくとも１個のシフトレジスタと、
上記第１のクロック信号に同期して転送される上記第１の転送パルスと上記第２のクロック信号に同期して転送される上記第２の転送パルスが供給され、上記第１の転送パルスと第２の転送パルスが演算され、上記第１のクロック信号の周期の所定倍された少なくとも１個の第１の出力パルスと、上記第１のクロック信号の周期より長い第２の出力パルスを発生する演算器と
を有するドライバ回路。
【請求項２】
上記第１の出力パルスのパルス幅は、上記第１のクロック信号の周期より短いか、または第１のクロック信号の整数倍と異なるパルス幅に設定されている
請求項１記載のドライバ回路。
【請求項３】
上記第２のクロック信号は互いに異なる２個のクロック信号を有し、上記第１の出力パルスは２個以上で構成され、互いにデューティ比が調整されて出力される
請求項１記載のドライバ回路。
【請求項４】
上記第１の出力パルスと第２のパルスは、画素回路の電界効果トランジスタに供給され、閾値電圧の変動やばらつきを補正する
請求項１から請求項３のいずれか１つに記載のドライバ回路。
【請求項５】
第１のクロックと第１の信号が供給され、該第１のクロックに同期して上記第１の信号が転送される第１のシフトレジスタと、
上記第１のクロックの１周期に複数のパルスを有する第２のクロックが供給されるとともに第２の信号が供給され、上記第２のクロックに同期して上記第２の信号が転送される第２のシフトレジスタと、
上記第１のシフトレジスタと上記第２のシフトレジスタからそれぞれの出力データが供給され、該出力データを演算処理し、所定期間に前記第１のクロック周期と異なるパルス幅の複数のパルスを発生する演算回路と、
上記演算回路からの出力データのレベルを変換するレベルシフト回路と
を有するドライバ回路。
【請求項６】
上記ドライバ回路は、さらに第３のシフトレジスタを有し、該第３のシフトレジスタは上記第１のクロックの１周期に上記第１と第２のクロックと異なる複数のパルスを有する第３クロックが供給され、該第３のクロックに同期して第３の信号が転送される
請求項５記載のドライバ回路。
【請求項７】
上記演算回路から出力される複数のパルスのうち少なくとも１個は、上記第１のクロックより狭いパルス幅のパルスまたは上記第１のクロックの１周期より広くかつ整数倍と異なるパルス幅のパルスである
請求項５記載のドライバ回路。
【請求項８】
上記所定期間は、１垂直同期期間とし、上記第２と第３のクロックは上記第１のクロックの１周期期間２個のパルスを有する
請求項５記載のドライバ回路。
【請求項９】
動作の基準とする第１のクロック信号と該第１のクロック信号の１周期に複数個のパルスを含む第２のクロック信号を生成するステップと、
上記第１のクロック信号と第１の入力パルスで第１の転送パルスを生成し、該第１の転送パルスを上記第１のクロック信号で順次転送するステップと、
上記第２のクロック信号と第２の入力パルスで第２の転送パルスを生成し、上記第２のクロック信号で順次転送するステップと、
上記第１の転送パルスと第２の転送パルスを演算するステップと、
上記第１のクロック信号の周期の所定倍された少なくとも１個の第１の出力パルスと、上記第１のクロック信号の周期より長い第２の出力パルスを発生するステップと
を有するドライバ駆動方法。
【請求項１０】
行状の走査線、列状のデータ線が交差する位置にマトリクス状に配置された画素アレイ部と、
上記画素アレイ部を駆動する走査線回路及びデータ線駆動回路と、
上記走査線駆動回路及びデータ線駆動回路を駆動するタイミング・ジェネレータとを有し、
上記タイミングジェネレータは、上記走査線駆動回路の動作基準となる第１のクロック信号と、該第１のクロック信号と周期が同じでデューティ比が異なる第２のクロック信号と、第１の入力パルス及び該第１の入力パルスよりパルス幅が大きい第２の入力パルスとが混在する第１のシフトパルスと、第２のシフトパルスを生成し、
上記走査線駆動回路は、上記第１のクロック信号に同期してシフト動作を行い該第１のシフトパルスを順次転送する第１のシフトレジスタと、上記第２のクロック信号に同期してシフト動作を行い該第２のシフトパルスを順次転送する第２のシフトレジスタと、該第２のシフトパルスに応答して上記第１のシフトパルスを抜き出して出力信号を生成するサンプリングスイッチ群とを含み、該抜き出された出力信号は１水平期間内のパルス幅の第１の出力パルスと１水平期間以上のパルス幅を持つ第２の出力パルスとが混在する
アクティブマトリクス型表示装置。
【請求項１１】
上記第１の出力パルスは、上記画素アレイ部の電界効果トランジスタに供給され、閾値電圧の変動やばらつきを補正する
請求項１０記載のアクティブマトリクス型表示装置。
【請求項１２】
上記第１の出力パルスは上記水平期間の整数倍と異なるパルス幅で構成され、上記画素アレイ部の電界効果トランジスタに供給される
請求項１０記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の表示画素を有し、画素単位で表示制御が行われるドライバ回路、駆動方法及びアクティブマトリクス型表示装置に関し、特に画素を駆動する走査線駆動回路から発生したパルスで薄膜電界効果トランジスタの閾値電圧の変動やばらつきを補正することに関する。
【背景技術】
【０００２】
近年、自発光型の高輝度ディスプレイとして、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）を用いた薄型表示装置が注目されている。この有機ＥＬの薄型表示装置は、自発光である為に液晶表示装置の様にバックライトが不要で、表示パネル全体を１〜２ｍｍ程度にまで薄型化できるので小型・軽量化が図れ、低電力で高い輝度を得ることがき、また視認性、応答速度、寿命、消費電力の点で優れており、次世代ディスプレイの有力な候補とされている。これら有機ＥＬディスプレイ（表示装置）は現在、ディジタルカメラや携帯電話などモバイル機器用（携帯用情報機器）としての小型ディスプレイへの応用が進んでいると共に、今後、ＰＣ（パーソナルコンピュータ）向けモニタやテレビ受信機など中大型ディスプレイへ適用されると考えられる。
【０００３】
従来、アクティブマトリクスＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いた有機ＥＬ表示装置は、画素回路に使用しているＴＦＴの電気的特性のばらつきが発光輝度のばらつきとして表れてしまい、表示品質が劣化してしまう。このばらつきを低減させるため、電子移動度が高い低温ポリシリコンＴＦＴによって画素回路を形成することが主流であった。
この低温ポリシリコンＴＦＴは、パネル内部の画素回路を駆動させることが可能であり、シフトレジスタ回路、サンプル／ホールド回路などを作り込むことで、小型で高精細な表示装置を実現することができた。
しかし、低温ポリシリコンＴＦＴは、加工の難しさがあり、結晶性の良いポリシリコン膜を形成するためのレーザーアニール処理による表示品質の劣化やパネルの大型化が難しいなど、製造プロセス上の問題があることと、パネル内部に複雑な回路を形成するため、パネルの歩留まりが低下し、製造コストが高くなってしまう問題がある。
一方、液晶表示装置においては、加工の簡単なアモルファスシリコンによるＴＦＴ基板を採用することで、大画面化、低コスト化が可能となる。
しかし、アモルファスシリコンは製造コストが低いというメリットがあるが、電子の移動度が極端に低く、ＴＦＴの閾値電圧の変動やばらつき、オフ時のリーク電流が大きいなどの問題があるので、有機ＥＬ表示装置としての画素回路に応用することが難しい。
【０００４】
近年、これらの問題を補正する画素回路などが提案されており、アモルファスシリコンＴＦＴを用いた有機ＥＬ表示装置の開発試作が行われている。しかし、この場合においても、電子の移動度が低く、パネル内部にシフトレジスタ回路、サンプル／ホールド回路などを作り込むことは出来ない。
従って、アモルファスシリコンなど低コストで製造可能なＴＦＴを用いた表示装置の画素回路を駆動（特に垂直走査ライン）する駆動回路はパネル外に設ける必要があった。また、ＴＦＴの閾値電圧の変動やばらつきを補正するための制御信号のタイミングが複雑となり、一般的なドライバ回路（垂直走査線駆動回路）を使用することが出来ない。
図１４に従来のドライバ回路５００のブロック構成図を示す。ドライバ回路５００において、シフトレジスタ回路５０１によって、クロックＣＬＫに同期してデータＤＡＴＡを取り込み、ＳＬ１からＳＬｎまで順次転送するとともにデータ（ＤＡＴＡ）出力される。次にＡＮＤ回路のＡＮＤ１（５１０−１）、ＡＮＤ２（５１０−２）、・・・、ＡＮＤｎ（５１０−ｎ）によってこのシフトレジスタ回路５０１から出力される信号と、ＯＥ（出力イネーブル）信号の反転信号とのＡＮＤ（論理積）をとり、その結果得られたデータをレベルシフト回路５２０、バッファ回路５３０を経由して出力信号（Ｏ１〜Ｏｎ）が得られる。
【０００５】
図１５に、図１４のドライバ回路５００に供給する従来の垂直ライン制御信号の波形を示し、その結果得られる波形のタイミングチャートを図１６に示す。
また、図１７に示す様に、信号（パルス）幅が１Ｈ以下の出力信号を得る場合、図１４に示したドライバ回路５００の動作を図１８に示す。
ドライバ回路５００は、ＯＥ（出力イネーブル）信号を利用することで、パルス幅１Ｈ以下の出力信号を得ることが可能である。但し、各ラインに供給する垂直ライン制御信号は、１Ｈのみと制限される。
【０００６】
次に、画素回路に使用されるＴＦＴの閾値電圧の変動やばらつきを補正するために必要な垂直ライン制御信号のタイミング波形の例を図１９に示す。また、このタイミングを持つ垂直ライン制御信号を図１４のドライバ回路に適用した場合の動作を図２０に示す。
入力する垂直ライン制御信号のデータ（ＤＡＴＡ）は、２種類のパルスから構成され、１つは１Ｈ（水平期間）以下で、もう１つは１Ｈ以上である。また、ＤＡＴＡのパルス幅を制御（縮める）するためのイネーブル（ＯＥ）信号を入力することにより、パルス幅１Ｈ以下のデータを得ることが可能となる。
しかし、図２０に示すように、各出力データ、Ｏ１、Ｏ２、・・・、Ｏｎは、１番目のパルスのみ１Ｈ以下にしようとして与えたＯＥ信号であるが、このドライバ回路の回路構成上、不可能なことがわかる。２番目の１Ｈ以上のパルスもＯＥ信号のタイミングで制御されてしまうので、正常な出力信号を得ることが出来ない。
【０００７】
この様に、従来のドライバ回路は、アクティブマトリクス表示装置の画素数に合わせ縦方向の１ラインを選択するだけの単純な機能なので、制御タイミング波形も図１５や図１７に示すように、ライン毎に１Ｈ分選択出来れば良い。
即ち、従来技術のドライバ回路は、ライン毎に１Ｈのみの制御信号に対応することを前提としているので、複雑な制御信号に対応することが出来ない。その為、図１９に示すように、ＴＦＴの閾値電圧の変動やばらつきを補正するための複雑（１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在しているような）なタイミング波形を発生するドライバ回路が必要である。
【特許文献１】特開２００２−１６２９２８号公報
【特許文献２】特開２００５−３４５７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この様に、従来のドライバ回路は、アクティブマトリクス表示装置の画素数に合わせ縦方向の１ラインを選択するだけの単純な機能なので、制御タイミング波形も図１５や図１７の様に、ライン毎に１Ｈ分選択出来れば良い。
即ち、従来のドライバ回路は、ライン毎に１Ｈのみの制御信号に対応することを前提としているので、複雑な制御信号に対応することが出来ない。その為、図１９の様な閾値電圧の変動やばらつきを補正するための複雑（１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在しているような）なタイミング波形に対応したドライバ回路を提供する必要がある。
引用文献１は、シフトレジスタを２つ構成し、走査方向の切り替えをスタートパルス信号の極性（正、負）を変える事によって行うことが可能なドライバ回路を開示してある。しかし、複雑なタイミング例えば、１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在しているようなパルスを扱うことは出来ない。
そこで本発明の目的は、１Ｈ（水平同期期間）以下のパルスまたは数Ｈ＋１Ｈ以下のパルスを発生し、ＴＦＴの閾値電圧の変動やばらつきを補正することである。
【課題を解決するための手段】
【０００９】
本発明のドライバ回路は、動作の基準とする第１のクロック信号と該第１のクロック信号の１周期に複数個のパルスを含む第２のクロック信号を生成するクロック生成回路と、上記第１のクロック信号と第１の入力パルスで第１の転送パルスが生成され、該第１の転送パルスは上記第１のクロック信号で順次転送される第１のシフトレジスタと、上記第２のクロック信号と第２の入力パルスで第２の転送パルスが生成され、該第２の転送パルスは上記第２のクロック信号で順次転送される第２の少なくとも１個のシフトレジスタと、上記第１のクロック信号に同期して転送される上記第１の転送パルスと上記第２のクロック信号に同期して転送される上記第２の転送パルスが供給され、上記第１の転送パルスと第２の転送パルスが演算され、上記第１のクロック信号の周期の所定倍された少なくとも１個の第１の出力パルスと、上記第１のクロック信号の周期より長い第２の出力パルスを発生する演算器とを有する。
【００１０】
本発明のドライバ回路は、第１のクロックと第１の信号が供給され、該第１のクロックに同期して上記第１の信号が転送される第１のシフトレジスタと、上記第１のクロックの１周期に複数のパルスを有する第２のクロックが供給されるとともに第２の信号が供給され、上記第２のクロックに同期して上記第２の信号が転送される第２のシフトレジスタと、上記第１のシフトレジスタと上記第２のシフトレジスタからそれぞれの出力データが供給され、該出力データを演算処理し、所定期間に前記第１のクロック周期と異なるパルス幅の複数のパルスを発生する演算回路と、上記演算回路からの出力データのレベルを変換するレベルシフト回路とを有する。
【００１１】
本発明のドライバ駆動方法は、動作の基準とする第１のクロック信号と該第１のクロック信号の１周期に複数個のパルスを含む第２のクロック信号を生成するステップと、上記第１のクロック信号と第１の入力パルスで第１の転送パルスを生成し、該第１の転送パルスを上記第１のクロック信号で順次転送するステップと、上記第２のクロック信号と第２の入力パルスで第２の転送パルスを生成し、上記第２のクロック信号で順次転送するステップと、上記第１の転送パルスと第２の転送パルスを演算するステップと、上記第１のクロック信号の周期の所定倍された少なくとも１個の第１の出力パルスと、上記第１のクロック信号の周期より長い第２の出力パルスを発生するステップとを有する。
【００１２】
本発明の表示装置は、行状の走査線、列状のデータ線が交差する位置にマトリクス状に配置された画素アレイ部と、上記画素アレイ部を駆動する走査線回路及びデータ線駆動回路と、上記走査線駆動回路及びデータ線駆動回路を駆動するタイミングジェネレータとを有し、上記タイミングジェネレータは、上記走査線駆動回路の動作基準となる第１のクロック信号と、該第１のクロック信号と周期が同じでデューティ比が異なる第２のクロック信号と、第１の入力パルス及び該第１の入力パルスよりパルス幅が大きい第２の入力パルスとが混在する第１のシフトパルスと、第２のシフトパルスを生成し、上記走査線駆動回路は、上記第１のクロック信号に同期してシフト動作を行い該第１のシフトパルスを順次転送する第１のシフトレジスタと、上記第２のクロック信号に同期してシフト動作を行い該第２のシフトパルスを順次転送する第２のシフトレジスタと、該第２のシフトパルスに応答して上記第１のシフトパルスを抜き出して出力信号を生成するサンプリングスイッチ群とを含み、該抜き出された出力信号は１水平期間内のパルス幅の第１の出力パルスと１水平期間以上のパルス幅を持つ第２の出力パルスとが混在することを特徴とする。
【発明の効果】
【００１３】
アクティブマトリクス表示装置を駆動するドライバ回路において、ＴＦＴの閾値電圧の変動やばらつきを補正するための複雑なタイミング波形に対応する垂直走査信号を出力することができる。
また、画素回路に使用されるＴＦＴの閾値電圧の変動やばらつきを補正するための複雑なタイミング波形にも対応することができるので、高品位な表示装置が得られる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の第１の実施形態に係る表示装置、例えば各画素１１の表示素子として自発光素子である有機ＥＬ素子を用いた、アクティブマトリクス型の有機ＥＬ表示装置５０を示す概略構成図である。
本実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置５０は、画素１１がマトリクス状に配置された画素アレイ部１２と、この画素アレイ部１２を駆動する走査線駆動回路１３及びデータ線駆動回路１４とを有機ＥＬパネル（基板）部１５上に形成し、当該有機ＥＬパネル部１５の外部に走査線駆動回路１３及びデータ線駆動回路１４を駆動する外部駆動回路１６を有する構成となっている。またこの外部駆動回路１６はタイミング・コントローラ（ジェネレータ）１９と電源回路２０等で構成されている。
【００１５】
図１において、画素１１は、有機ＥＬ素子１７を発光駆動する能動素子として薄膜電界効果トランジスタ、例えばポリシリコンＴＦＴあるいはアモルファスシリコンＴＦＴ１８を有し、これらＴＦＴ１８が形成された基板上に有機ＥＬ素子１７が形成された構成となっている。
有機ＥＬ素子１７は、基板上に設けられる透明導電膜からなる複数の第一電極を形成し、少なくとも１つの当該第一電極上に正孔輸送層、発光層、電子輸送層及び電子注入層を順番に堆積させて有機層を形成し、当該有機層の上に金属からなる第二電極を形成した構造を持ち、第一電極と第二電極との間に直流電圧が印加されることで、発光層において電子と正孔とが再結合する際に発光するようになっている。
【００１６】
画素アレイ部１２には、ｎ行ｍ列の画素配列に対して、走査線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎが各行に配線されている。また、データ線Ｒ２−１〜Ｒ２−ｍ、Ｇ２−１〜Ｇ２−ｍ、Ｂ２−１〜Ｂ２−ｍが各列に配線されている。
走査線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎの各一端は、走査線駆動回路１３の各行の出力端に接続されている。
【００１７】
走査線駆動回路１３は、本発明に係るドライバ回路によって構成され、外部駆動回路１６で生成される垂直ライン制御信号ＤＡＴＡ、垂直イネーブル信号ＥＮ、及び垂直ライン制御信号用電源が印加されることにより、外部駆動回路１６で生成される垂直クロックＣＬＫ−Ａ、垂直イネーブル用クロックＣＬＫ−Ｂに同期して、垂直制御順次走査パルスＤＡＴＡ−１〜ＤＡＴＡ−ｎを出力し、走査線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎを駆動する。
【００１８】
データ線Ｒ２−１〜Ｒ２−ｍ、Ｇ２−１〜Ｇ２−ｍ、Ｂ２−１〜Ｂ２−ｍの各一端は、データ線駆動回路１４の各列の出力端に接続されている。データ線駆動回路１４は、データ線Ｒ２−１〜Ｒ２−ｍ、Ｇ２−１〜Ｇ２−ｍ、Ｂ２−１〜Ｂ２−ｍを介して画素１１の各々に対して輝度情報を電流値、または電圧値の形で書き込む電流書き込み型、または電圧書き込み型の駆動回路構成となっている。
【００１９】
外部駆動回路１６は、有機ＥＬパネル部１５の外部に配置される外部駆動回路基板上に形成される。この外部駆動回路１６は、データ線駆動回路１４、走査線駆動回路１３を制御するタイミング・コントローラ（ジェネレータ）１９と、走査線駆動回路１３から出力される垂直ライン制御信号を所望の電圧に設定する電源を生成する電源回路２０とを備えている。
【００２０】
タイミング・コントローラ１９は外部から供給される画像データ信号、同期信号を受信し、走査線駆動回路１３を制御する垂直クロックＣＬＫ−Ａ、垂直ライン制御信号ＤＡＴＡ、垂直イネーブル用クロックＣＬＫ−Ｂ、垂直イネーブル信号ＥＮとデータ線駆動回路１４を制御する水平走査制御信号、映像データ信号を同期信号に基づいて発生し、それぞれ走査線駆動回路１３及びデータ線駆動回路１４に供給する。
【００２１】
図２に、本発明の第２実施形態の走査線駆動回路１３に使用されるドライバ回路１００のブロック図を示す。
本実施形態に係るドライバ回路（ゲート駆動回路）１００は、シフトレジスタ回路−Ａ（１０１）、シフトレジスタ回路−Ｂ（１０２）、ＯＥ反転回路（１０３）、ＡＮＤ回路のＡＮＤ１（１１０−１）、ＡＮＤ２（１１０−２）、・・・、ＡＮＤｎ（１１１−ｎ）、レベルシフト回路１２０、及び、バッファ回路１３０などで構成される。
【００２２】
シフトレジスタ回路−Ａ（１０１）は、シフトレジスタＳＬ−Ａ１（１０１−１）〜ＳＬ−Ａｎ（１０１−ｎ）で構成され、各シフトレジスタＳＬ−Ａ１（１０１−１）〜ＳＬ−Ａｎ（１０１−ｎ）には同期用クロック（ＣＬＫ−Ａ）が供給され、また初段のシフトレジスタＳＬ−Ａ１（１０１−１）の入力端子にはデータ（ＤＡＴＡ−Ａ）が入力される。
シフトレジスタ回路−Ｂ（１０２）は、シフトレジスタＳＬ−Ｂ１（１０２−１）〜ＳＬ−Ｂｎ（１０２−ｎ）で構成され、各シフトレジスタＳＬ−Ｂ１（１０２−１）〜ＳＬ−Ｂｎ（１０２−ｎ）は同期用クロック（ＣＬＫ−ＯＥ）が供給され、また初段のシフトレジスタＳＬ−Ｂ１（１０２−１）の入力端子は、ＯＥ（出力イネーブル信号）の反転したデータが入力される。
シフトレジスタ回路−Ａ（１０１）のシフトレジスタＳＬ−Ａ１（１０１−１）の出力とシフトレジスタ回路−Ｂ（１０２）のシフトレジスタＳＬ−Ｂ１（１０２−１）の出力がＡＮＤ１（１１０−１）に入力される。シフトレジスタＳＬ−Ａ２（１０１−２）の出力とシフトレジスタＳＬ−Ｂ２（１０２−２）の出力がＡＮＤ２（１１０−２）に入力される。以下ＡＮＤｎ（１１０−ｎ）まで同様な回路構成が繰り返される。
【００２３】
ＡＮＤ１（１１０−１）の出力は、レベルシフト回路１２０のＬＳ１（１２０−１）の入力に接続され、ＡＮＤ２（１１０−２）の出力は、レベルシフト回路１２０のＬＳ２（１２０−２）の入力に接続される。以下ＡＮＤｎ（１１０−ｎ）まで同様な回路構成が繰り返される。
レベルシフト回路１２０のＬＳ１（１２０−１）の出力はバッファ回路１３０のＢＦ１（１３０−１）の入力に接続され、ＬＳ２（１２０−２）の出力はＢＦ２（１３０−２）の入力に接続される。以下同様に、ＬＳｎ（１２０−ｎ）まで繰り返される。そして、各バッファＢＦ１（１３０−１）〜ＢＦｎ（１３０−ｎ）の出力から垂直ライン制御信号（Ｏ１〜Ｏｎ）が出力される。
【００２４】
シフトレジスタ回路−Ａ（１０１）のＳＬ−Ａ１（１０１−１）に入力されたＤＡＴＡ−ＡはＣＬＫ−Ａに同期してＳＬ−Ａ２（１０１−２）、ＳＬ−Ａ３（１０１−３）、・・・、ＳＬ−Ａｎ（１０１−ｎ）と順次転送される。またシフトレジスタ回路―Ｂ（１０２）のＳＬ−Ｂ１（１０２−１）に入力されたＯＥの反転データは、ＣＬＫ−ＯＥに同期して、ＳＬ−Ｂ２（１０２−２）、ＳＬ−Ｂ３（１０２−３）、・・・、ＳＬ−Ｂｎ（１０２−ｎ）と順次転送される。
ＳＬ―Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の各出力はアンド回路ＡＮＤ１（１１０−１）に入力され、ＡＮＤ１（１１０−１）出力はレベルシフト回路１２０のＬＳ１（１２０−１）に入力される。ＳＬ―Ａ２（１０１−２）とＳＬ−Ｂ２（１０２−２）の各出力はアンド回路ＡＮＤ２（１１０−２）に入力され、ＡＮＤ２（１１０−２）出力はレベルシフト回路１２０のＬＳ２（１２０−２）に入力される。以下ＡＮＤｎ（１１０−ｎ）まで同様な動作が繰り返される。
【００２５】
レベルシフト回路１２０を構成するＬＳ１（１２０−１）の出力はバッファ回路１３０のＢＦ１（１３０−１）に入力され、出力から出力信号Ｏ１が出力される。レベルシフト回路１２０を構成するＬＳ２（１２０−２）の出力はバッファ回路１３０のＢＦ２（１３０−２）に入力され、出力から出力信号Ｏ２が出力される。以下同様に、ＬＳｎ（１２０−ｎ）まで繰り返され、バッファ回路１３０のＢＦｎ（１３０−ｎ）の出力から出力信号Ｏｎが出力される。
【００２６】
図３に、本発明の第３の実施形態であるシフトレジスタ回路―Ａ（１５０）の回路構成を示す。このシフトレジスタ回路−Ａ（１５０）は、図２に示すシフトレジスタ回路１０１の具体回路構成である。
シフトレジスタ回路−Ａ（１５０）は、図３に示すように、出力（ＳＬ−Ａ１〜ＳＬ−Ａｎ）の数と同じ数のフリップフロップＤＦＦ１（１５１−１）〜ＤＦＦｎ（１５１−ｎ）で構成される。
シフトレジスタ回路−Ａ（１５０）は、図１に示すタイミング・コントローラ１９で設定された垂直イネーブル信号ＥＮを垂直イネーブル用クロックＣＬＫ−Ａの立上り又は立下りに同期して出力ビット数ｎに対してｎ−１個分のシフトレジスタの動作を行う。
【００２７】
図４に本発明の第４の実施形態のシフトレジスタ回路−Ｂ（２００）の回路構成を示す。このシフトレジスタ回路−Ｂ（２００）は図２のシフトレジスタ回路−Ｂ（１０２）の具体回路構成である。図４に示すように、シフトレジスタ回路−Ｂ（２００）は、出力（ＳＬ−Ｂ１〜ＳＬ−Ｂｎ）の数に対して２ｎ−１個のフリップフロップＤＦＦ１（２０１−１）、ＤＦＦ２（２０１−１Ａ）、・・・、ＤＦＦ２ｎ−１（２０１−ｎ）で構成される。
ＤＦＦ１（２０１−１）の入力にＯＥの反転信号が供給され、出力端子Ｑから出力信号ＳＬ−Ｂ１が出力され、かつこの出力端子Ｑは次段のＤＦＦ２（２０１−１Ａ）の入力端子Ｄに接続される。ＤＦＦ２（２０１−１Ａ）の出力端子ＱはＤＦＦ３（２０１−２）の入力端子Ｄに接続され、出力端子Ｑから出力信号ＳＬ−Ｂ２が出力され、またこの出力端子Ｄは次段のＤＦＦ４（２０１−２Ａ）の入力端子Ｄに接続される。以下同様に繰り返し、ＤＦＦ２ｎ―２（２０１−（ｎ−１）Ａ）の出力端子ＱはＤＦＦ２ｎ−１（２０１−ｎ）の入力端子Ｄに接続され、この出力端子Ｑから出力信号ＳＬ−Ｂｎが出力される。このように２個のＤＦＦ単位で出力信号（ＳＬ−Ｂｎ）を出力する。これらのＤＦＦ１（２０１−１）〜ＤＦＦ２ｎ−１（２０１−ｎ）はＣＬＫ−ＯＥの反転信号に同期してデータをシフトする動作をする。
【００２８】
次に、図２に示したドライバ回路１００の動作について図５のタイミングチャートを用いて説明する。図５のタイミングチャートは、ＴＦＴの閾値電圧の変動やばらつきを補正するための複雑（１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在しているような）な垂直ライン制御信号を供給した場合についての動作を示す。
図５（ａ）にシフトレジスタ回路−Ａ１０１に入力される同期信号ＣＬＫ−Ａの波形を示し、図５（ｂ）にシフトレジスタ回路−Ｂ（１０２）に入力される同期信号ＣＬＫ−ＯＥの波形を示す。このＣＬＫ−ＯＥは複雑な波形となっているのは、出力信号Ｏ１〜Ｏｎのパルスを所定期間のパルス幅より短くするため、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅にするため設けたものである。この図５では、１Ｈ（水平同期）期間より短いパルス幅を形成する例を示す。
シフトレジスタ回路−Ａ１０１のＳＬ−Ａ１（１０１−１）にデータＤＡＴＡ−Ａが供給され、この波形図を図５（ｄ）に示し、シフトレジスタ回路−Ｂ（１０２）のＳＬ−Ｂ１（１０２−１）の入力にＯＥを反転したデータが供給される。図５（ｃ）にはＯＥの波形を示す。
【００２９】
シフトレジスタ回路−Ａ１０１にデータＤＡＴＡ−Ａが入力され、シフトレジスタ回路−Ｂ（１０２）にデータＯＥの反転した信号が入力される。シフトレジスタ回路−Ａ１０１に入力されたＤＡＴＡ−ＡはクロックＣＬＫ−Ａに同期して順次シフトされ、またシフトレジスタ回路−Ｂ（１０２）に入力されたＯＥの反転データはクロックＣＬＫ−ＯＥに同期して順次シフトされる。
データＯＥは時刻ｔｏ１ａで“Ｌ”レベルから“Ｈ”レベルへ遷移し、時刻ｔｏ１ｂまで“Ｈ”レベルを維持し、時刻ｔｏ１ｂで“Ｌ”レベルへ遷移する。時刻ｔｏ２ａになると“Ｌ”レベルから“Ｈ”レベルへ遷移し、時刻ｔｏ２ｂまで“Ｈ”レベルを維持し、時刻ｔｏ２ｂで“Ｌ”レベルへ遷移し、以後所定期間（例えば次のフィールドまたはフレームのｔｏ１ａまで）“Ｌ”レベルを維持する。
ＤＡＴＡ−Ａは時刻ｔＤ１ａで“Ｌ”レベルから“Ｈ”レベルへ遷移し、この“Ｈ”レベルを時刻ｔＤ１ｂまで維持し、時刻ｔＤ１ｂで“Ｈ”レベルから“Ｌ”レベルへ遷移する。また、この“Ｌ”レベルを時刻ｔＤ２ａまで維持し、時刻ｔＤ２ａで“Ｌ”レベルから“Ｈ”レベルへ遷移する。“Ｈ”レベルを時刻ｔＤ２ｂまで維持し、時刻ｔＤ２ｂで“Ｈ”レベルから“Ｌ”レベルへ遷移する。その後、所定期間（次のフィールドまたはフレームのｔＤ１ａまで）“Ｌ”レベルを維持する。
これらのデータのタイミングに対して、クロックＣＬＫ−Ａは一定のデューティ比で繰り返す波形であり、クロックＣＬＫ−ＯＥはＣＬＫ−Ａの１周期に２個のパルスを持った波形である。
【００３０】
時刻ｔ１ａでＣＬＫ−ＯＥが“Ｌ”レベルから“Ｈ”レベルへ遷移すると、シフトレジスタ回路−Ｂ（１０２）のＳＬ−Ｂ１（１０２−１）の入力端子にはＯＥ信号を反転した“Ｌ”レベルの信号が入力されているので、出力端子からＣＬＫ−ＯＥの立ち上がり時刻ｔ１ａに同期して“Ｌ”レベルの信号（ＳＬ−Ｂ１）が出力される。
時刻ｔ１になると、ＣＬＫ−Ａが“Ｌ”レベルから“Ｈ”レベルへ遷移し、この立ち上がり波形のタイミングに同期してシフトレジスタ回路−Ａ１０１のＳＬ−Ａ１（１０１−１）に、ＤＡＴＡ−Ａの“Ｈ”レベル信号が取り込まれ、出力信号（ＳＬ−Ａ１）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
ＡＮＤ１（１１０−１）には、ＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力データが供給され、論理積の演算が行われて“Ｌ”レベルの出力Ｏ１が出力される（図５（ｑ））。
時刻ｔ１ｂになると、ＣＬＫ−ＯＥが“Ｌ”レベルから“Ｈ”レベルへ遷移するので、このタイミングに同期してＳＬ−Ｂ１（１０２−２）はＯＥの反転データの“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルへ変化する。
ＡＮＤ１（１１０−１）には、ＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力データが供給され、論理積の演算が行われて“Ｈ”レベルの出力Ｏ１が出力される（図５（ｑ））。
【００３１】
時刻ｔ２ａになると、ＯＥは“Ｈ”レベルであるので、ＳＬ−Ｂ１（１０２−１）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。また、ＳＬ−Ｂ１（１０２−１）のデータはＳＬ−Ｂ２（１０２−２）に転送され、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
このとき、ＡＮＤ１（１１０−１）は、ＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力データが供給され、論理積の演算が行われて“Ｌ”の出力Ｏ１が出力される（図５（ｑ））。
時刻ｔ２になると、ＳＬ−Ａ１（１０１−１）のデータはＳＬ−Ａ２（１０１−２）へ転送され、ＳＬ−Ａ２（１０１−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。また、ｔ２の立ち上がりに同期してＳＬ−Ａ１（３０１−１）はＤＡＴＡ−Ａの“Ｌ”レベルが取り込まれ、出力は“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ２ｂになると、ＳＬ−Ｂ１（１０２−１）のデータがＳＬ−Ｂ２（１０２−２）に転送され、ＳＬ−Ｂ２（１０２−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。また、ＳＬ−Ｂ１（１０２−２）にＯＥの反転データの“Ｈ”レベルが取り込まれ、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
ＡＮＤ２（３１０−２）の入力に、ＳＬ−Ａ２（１０１−２）とＳＬ−Ｂ２（１０２−２）のデータが入力され、出力Ｏ２は“Ｈ”レベルに遷移する（図５（ｒ））。
ただし、このとき、ＡＮＤ１（１１０−１）はＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力が供給され、出力は“Ｌ”レベルである。
【００３２】
時刻ｔ３ａになると、ＳＬ−Ｂ１（１０２−１）のデータがＳＬ−Ｂ２（１０２−２）へ転送され（図５（ｈ））、ＳＬ−Ｂ２（１０２−２）の出力はＳＬ−Ｂ３（１０２−３）へ転送される（図５（ｊ））。
ＡＮＤ１（１１０−１）はＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力が供給され、出力は“Ｌ”レベルである。
ＡＮＤ２（１１０−２）はＳＬ−Ａ２（１０１−２）とＳＬ−Ｂ２（１０２−２）の出力が供給され、出力は“Ｈ”レベルから“Ｌ”レベルへ遷移する（図５（ｒ））。
時刻ｔ３になると、ＤＡＴＡ−Ａは“Ｈ”レベルであるので、ＳＬ−Ａ１（１０１−１）は“Ｌ”レベルから“Ｈ”レベルに遷移する。
また、ＳＬ−Ａ１（１０１−１）のデータはＳＬ−Ａ２（１０１−２）へ（図５（ｇ））、ＳＬ−Ａ２（１０１−２）のデータはＳＬ−Ａ３（１０１−３）へ（図５（ｉ））、またＳＬ−Ａ３（１０１−３）のデータはＳＬ−Ａ４（１０１−４）へシフトされる。
すると、ＡＮＤ１（１１０−１）はＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力が供給され、出力は“Ｌ”レベルから“Ｈ”レベルへ遷移する（図５（ｑ））。
ＡＮＤ２（１１０−２）はＳＬ−Ａ２（１０１−２）とＳＬ−Ｂ２（１０２−２）の出力が供給され、出力は“Ｈ”レベルである（図５（ｒ））。
【００３３】
時刻ｔ３ｂになると、ＳＬ−Ｂ１（３０２−１）のデータがＳＬ−Ｂ２（３０２−２）に転送され、ＳＬ−Ｂ２（３０２−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。また、ＳＬ−Ｂ２（３０２−２）のデータがＳＬ−Ｂ３（３０２−３）に転送され、ＳＬ−Ｂ３（３０２−３）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
ＡＮＤ３（１１０−３）は、ＳＬ−Ａ３（１０１−３）とＳＬ−Ｂ３（１０２−３）の出力データが供給され、論理積の演算が行われて“Ｈ”レベルの出力Ｏ３が出力される（図５（ｓ））。
ただし、このとき、ＡＮＤ１（１１０−１）はＳＬ−Ａ１（１０１−１）とＳＬ−Ｂ１（１０２−１）の出力が供給され、出力Ｏ１は“Ｈ”レベルである。またＡＮＤ２（１１０−２）の出力Ｏ２は“Ｌ”レベルである。
以下同様な動作が所定期間（たとえば１フィールドまたは１フレーム期間）繰り返される。
【００３４】
このように、バッファ回路１３０から出力された出力データＯ１〜Ｏｎは、図５（ｑ）〜（ｖ）に示すように、１番目のパルスをＣＬＫ−Ａの周期より短いパルスとし、２番目のパルスを所定パルス幅と設定することができる。
即ち、従来のドライバ回路と異なって、イネーブル信号ＯＥ専用のシフトレジスタを用意することにより、所望のパルス幅の出力信号（Ｏ１〜Ｏｎ）を得ることが出来る。この１番目のパルスを用いてＴＦＴの閾値電圧の変動やばらつきを補正することができる。
【００３５】
以上のようなドライバ回路を用いることで、ＴＦＴの閾値電圧の変動やばらつきを補正するための複雑（１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在しているような）なタイミング波形にも対応することができるので、高品位な表示装置を提供することができる。
なお、上記実施形態では、画素１１の表示素子として有機ＥＬ素子１７を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、本発明は画素１１の表示素子として自発光型の素子を用いた表示装置全般に適用できる。
【００３６】
図６に本発明の第５の実施形態に係るアクティブマトリクス型有機ＥＬ表示装置２５０の概略構成図を示す。ここで、図１と同一の素子は同一の番号を付与する。
本実施形態に係るアクティブマトリクス型有機ＥＬ表示装置２５０は、図１と同様なブロック構成となっていて、画素１１がマトリクス状に配置されてなる画素アレイ部１２と、この画素アレイ部１２を駆動する走査線駆動回路１３Ａ及びデータ線駆動回路１４とを有機ＥＬパネル（基板）部１５上に形成してなり、当該有機ＥＬパネル部１５の外部に走査線駆動回路１３Ａ及びデータ線駆動回路１４を駆動する外部駆動回路１６Ａを有する構成となっている。
【００３７】
図６のブロック構成において、図１と異なるブロックは主に、有機ＥＬパネル部１５の走査線駆動回路１３Ａ、外部駆動回路１６Ａのタイミング・コントローラ１９Ａである。ここでは、異なるブロックについて説明し、その他のブロックの説明は省略する。
画素アレイ部１２には、ｍ行ｎ列の画素配列に対して、走査線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎが各行に配線されている。また、データ線Ｒ２−１〜Ｒ２−ｍ、Ｇ２−１〜Ｇ２−ｍ、Ｂ２−１〜Ｂ２−ｍが各列に配線されている。
走査線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎの各一端は、走査線駆動回路１３Ａの各行の出力端に接続されている。
【００３８】
走査線駆動回路１３Ａは、本発明に係るドライバ回路によって構成され、外部駆動回路１６Ａで生成される垂直ライン制御信号ＤＡＴＡ−Ａ、垂直イネーブル信号ＯＥ１、ＯＥ２、及び垂直ライン制御信号用電源ＶＥＥが与えられることにより、同じく外部駆動回路１６Ａで生成される垂直クロックＣＬＫ−Ａ、垂直イネーブル用クロックＣＬＫ−ＯＥ１，ＯＥ２に同期して、垂直制御順次走査パルスＤＡＴＡ−１〜ＤＡＴＡ−ｎを出力し、走査線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎを駆動する。
このように、走査線駆動回路１３Ａには３個のクロック（タイミング）信号、垂直クロックＣＬＫ−Ａ、垂直イネーブル用クロックＣＬＫ−ＯＥ１、垂直イネーブル用クロックＣＬＫ−ＯＥ２と、３個のデータ、垂直ライン制御用ＤＡＴＡ−Ａ，垂直イネーブル信号ＯＥ１、垂直イネーブル信号ＯＥ２が電源ＶＥＥとともに供給される。
【００３９】
データ線Ｒ２−１〜Ｒ２−ｍ、Ｇ２−１〜Ｇ２−ｍ、Ｂ２−１〜Ｂ２−ｍの各一端は、データ線駆動回路１４の各列の出力端に接続されている。データ線駆動回路１４は、データ線Ｒ２−１〜Ｒ２−ｍ、Ｇ２−１〜Ｇ２−ｍ、Ｂ２−１〜Ｂ２−ｍを通して画素１１の各々に対して輝度情報を電流値、または電圧値の形で書き込む電流書き込み型、または電圧書き込み型の駆動回路構成となっている。
【００４０】
外部駆動回路１６Ａは、有機ＥＬパネル部１５の外部に配置される外部駆動回路基板上に形成される。この外部駆動回路１６Ａは、データ線駆動回路１４、走査線駆動回路１３Ａを制御するタイミング・コントローラ１９Ａと、走査線駆動回路１３Ａから出力される垂直ライン制御信号を所望の電圧に設定する電源を生成する電源回路２０を備えている。
【００４１】
タイミング・コントローラ１９Ａは外部から供給される画像データ信号、同期信号を受信し、走査線駆動回路１３Ａを制御する垂直クロックＣＬＫ−Ａ、垂直ライン制御信号ＤＡＴＡ−Ａ、垂直イネーブル用クロックＣＬＫ−ＯＥ１、ＣＬＫ−ＯＥ２、垂直イネーブル信号ＯＥ１、ＯＥ２とデータ線駆動回路１４を制御する水平走査制御信号、映像データ信号を同期信号に基づいて発生し、それぞれ走査線駆動回路１３Ａ及びデータ線駆動回路１４に供給する。
【００４２】
図７に、本発明の第６実施形態の走査線駆動回路１３Ａで使用するドライバ回路３００の回路構成図を示す。
本実施形態に係るドライバ回路３００は、シフトレジスタ回路−Ａ（３０１）、シフトレジスタ回路−Ｂ（３０２）、シフトレジスタ回路−Ｃ（３０３）、ＯＥ１反転回路（３０４）、ＯＥ２反転回路（３０５）、ＡＮＤ回路（ＡＮＤ１（３１０−１）〜ＡＮＤｎ（３１０−ｎ））、レベルシフト回路３２０、及びバッファ回路３３０を有する構成となっている。
【００４３】
シフトレジスタ回路−Ａ（３０１）は、タイミング・コントローラ１９Ａで設定された垂直ライン制御信号ＤＡＴＡ−Ａを垂直クロックＣＬＫ−Ａの立上り又は立下りに同期して出力ビット数分のシフトレジスタを行う。
図８にシフトレジスタ回路−Ａ（３０１）の回路構成３５０を示す。シフトレジスタ回路−Ａ（３０１）は、出力ＳＬ−Ａ１〜ＳＬ−Ａｎの数と同じ数のフリップフロップＤＦＦ１（３５０−１）〜ＤＦＦｎ（３５０−ｎ）で構成される。
【００４４】
シフトレジスタ回路−Ｂ（３０２）は、タイミング・コントローラ１９Ａで設定された垂直イネーブル信号ＯＥ１を垂直イネーブル用クロックＣＬＫ−ＯＥ１の立上り又は立下りに同期して出力ビット数ｎに対して２ｎ−１個分のシフトレジスタを行う。
図９にシフトレジスタ回路−Ｂ（３０２）の具体回路構成４００を示す。シフトレジスタ回路−Ｂ（３０２）は、出力（ＳＬ−Ｂ１〜ＳＬ−Ｂｎ）の数に対して２ｎ−１個のフリップフロップＤＦＦ１（４０１−１）、ＤＦＦ２（４０１−１Ａ）、・・・、ＤＦＦ２ｎ−１（４０１−ｎ）で構成される。
シフトレジスタ回路−Ｃ（３０３）は、タイミング・コントローラ１９Ａで設定された垂直イネーブル信号ＯＥ２を垂直イネーブル用クロックＣＬＫ−ＯＥ２の立上り又は立下りに同期して出力ビット数ｎに対して２ｎ−１個分のシフトレジスタを行う。
【００４５】
図１０にシフトレジスタ回路−Ｃ（３０３）の回路構成４５０を示す。シフトレジスタ回路−Ｃ（３０３）は、出力（ＳＬ−Ｃ１〜ＳＬ−Ｃｎ）の数に対して２ｎ−１個のフリップフロップＤＦＦ１（４５１−１）、ＤＦＦ２（４５１−１Ａ）、・・・、ＤＦＦ２ｎ−１（４５１−ｎ）で構成される。
【００４６】
図７に示すドライバ回路３００において、ＡＮＤ１（３１０−１）〜ＡＮＤｎ（３１０−ｎ）は、シフトレジスタ回路−Ａ（３０１）の出力（ＳＬ−ＡＯ１〜ＳＬ−ＡＯｎ）とシフトレジスタ回路−Ｂ（３０２）の出力（ＳＬ−ＢＯ１〜ＳＬ−ＢＯｎ）とシフトレジスタ回路−Ｃ（３０３）の３出力信号がそれぞれ供給され、その論理積がＡＮＤ１（３１０−１）〜ＡＮＤｎ（３１０−ｎ）から出力される。
【００４７】
レベルシフト回路３２０は、ＡＮＤ１（３１０−１）〜ＡＮＤｎ（３１０−ｎ）から出力される信号に対して、電源回路２０で設定された電圧レベルＶＥＥを設定する。
バッファ回路３３０は、レベルシフト回路３２０によって電源ＶＥＥの電源電圧にレベルシフトされた信号の駆動能力を上げるために、出力電流を増大させる回路である。
この結果、従来技術のドライバ回路と異なって、イネーブル信号ＯＥ専用のシフトレジスタが用意されているので、所望の出力信号（Ｏ１〜Ｏｎ）を得ることが出来る。
図７に示したシフトレジスタ回路―Ａ３０１、シフトレジスタ回路―Ｂ（３０２）とシフトレジスタ回路―Ｃ３０３の具体回路構成を図８〜１０に示す。これらの回路構成は図３、４と基本的に同じであるのでその説明は省略する。
【００４８】
次に、図１１に示すタイミングチャートを用いて垂直ライン制御信号生成するドライバ回路３００の動作を説明する。図１１は、ＴＦＴの閾値電圧の変動やばらつきを補正するための複雑（１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在しているような）な垂直ライン制御信号を供給した場合の各回路の波形を示す。
まず、走査線駆動回路１３Ａに供給されるクロックの入力タイミングについて説明する。シフトレジスタ回路−Ａ（３０１）に供給されるクロックＣＬＫ−Ａは所定のデューティ比を持つ波形が時刻ｔ１〜ｔｎまで、または１フィールド、１フレーム期間繰り返される。
シフトレジスタ回路−Ｂ（３０２）に供給されるクロックＣＬＫ−ＯＥ１は、時刻ｔ１ａで“Ｌ”レベルから“Ｈ”レベルへ変化し、時刻ｔ１で“Ｈ”レベルから“Ｌ”レベルへ変化する。この“Ｌ”レベルは時刻ｔ１ｂまで維持され、時刻ｔ１ｂで“Ｌ”レベルから“Ｈ”レベルへ変化する。時刻ｔ１ｃになると“Ｈ”レベルから“Ｌ”レベルに変化し、そのレベルを時刻ｔ２ａまで維持する。以下、同様に所定期間、例えば１フィールド、または１フレーム期間繰り返される。
シフトレジスタ回路−Ｃ（３０３）に供給されるクロックＣＬＫ−ＯＥ２は時刻ｔＯＥ１ａで“Ｌ”レベルから“Ｈ”レベルへ変化し、時刻ｔ１までこの“Ｈ”レベルを維持する。時刻ｔ１になると“Ｈ”レベルから“Ｌ”レベルへ変化し、そのレベルを時刻ｔＯＥ１ｂまで維持する。時刻ｔＯＥ１ｂになると“Ｌ”レベルから“Ｈ”レベルへ変化し、そのレベルを時刻ｔＯＥ１ｃまで維持する。時刻ｔＯＥ１ｃになると、“Ｈ”レベルから“Ｌ”レベルへ変化する。以後同様に所定期間、たとえば１フィールド、または１フレーム期間繰り返す。
【００４９】
次に、走査線駆動回路１３Ａに供給されるデータの入力タイミングについて図１１を用いて説明する。
シフトレジスタ回路−Ａ（３０１）に供給されるデータＤＡＴＡ−Ａは、時刻ｔ１ａで“Ｌ”レベルから“Ｈ”レベルへ変化し、このレベルを時刻ｔＯＥ２ａまで維持する。時刻ｔＯＥ２ａになると“Ｈ”レベルから“Ｌ”レベルへ変化し、このレベルを時刻ｔ３ａまで維持する。時刻ｔ３ａになると“Ｌ”レベルから“Ｈ”レベルへ変化し、このレベルを時刻ｔＯＥ４ａまで維持する。時刻ｔＯＥ４ａになると“Ｈ”レベルから“Ｌ”レベルへ変化し、このレベルを時刻ｔＯＥ６ｃまで維持する。時刻ｔＯＥ６ｃになると“Ｌ”レベルから“Ｈ”レベルに変化し、このレベルを時刻ｔＯＥ（ｎ−４）ｃまで維持し、時刻ｔ（ｎ−４）ｃになると“Ｈ”レベルから“Ｌ”レベルへ変化し、次のフィールドまたはフレームのｔ１ａまでこのレベルを維持する。
【００５０】
シフトレジスタ回路−Ｂ（３０２）に供給されるデータを反転したデータＯＥ１信号は、時刻ｔＢ１ａで“Ｌ”レベルから“Ｈ”レベルへ変化しこのレベルを時刻ｔ１まで維持する。時刻ｔ１になると“Ｈ”レベルから“Ｌ”レベルへ変化し、このレベルを時刻ｔＢ１ｂまで維持する。時刻ｔＢ１ｂになると“Ｌ”レベルから“Ｈ”レベルに変化し、このレベルを時刻ｔ２まで維持する。時刻ｔ２になると“Ｈ”レベルから“Ｌ”レベルへ変化し、このレベルを所定期間、例えば次のフィールド、またはフレームのｔＢ１ａまで維持する。
【００５１】
シフトレジスタ回路−Ｃ（３０３）に供給されるデータを反転したデータＯＥ２信号は時刻ｔｃ３ａまで“Ｌ”レベルで、時刻ｔｃ３ａになると“Ｌ”レベルから“Ｈ”レベルへ変化し、このレベルを時刻ｔ３ｂまで維持する。時刻ｔ３ｂになると“Ｈ”レベルから“Ｌ”レベルへ変化し、このレベルを時刻ｔｃ３ｂまで維持する。時刻ｔｃ３ｂになると“Ｌ”レベルから“Ｈ”レベルへ変化し、このレベルを維持し、時刻ｔ４ｂで“Ｈ”レベルから“Ｌ”レベルに変化し、このレベルを所定期間、例えば次のフィールドまたはフレームのｔｃ３ａまで維持する。
【００５２】
次に、シフトレジスタ回路―Ａ（３０１），シフトレジスタ回路―Ｂ（３０２）、シフトレジスタ回路―Ｃ（３０３）とＡＮＤ１（３１０−１）〜ＡＮＤｎ（３１０−ｎ）の動作について図７と図１１を用いて説明する。
時刻ｔＯＥ１ａでＯＥ２の反転データを取り込み、ＳＬ−Ｃ１（３０３−１）は“Ｈ”レベルである。
時刻ｔ１ａでＳＬ−Ｂ１（３０２−１）はＯＥ１の反転データの“Ｌ”データを取り込み、“Ｈ”レベルから“Ｌ”レベルへ遷移し、この状態を時刻ｔ１ｂまで維持する。
時刻ｔ１になると、ＳＬ−Ａ１（３０１−１）はＤＡＴＡ−Ａの“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルへ遷移し、この値を時刻ｔ２まで維持する。
時刻ｔ１ｂになると、ＳＬ−Ｂ１（３０２−１）はＯＥ１の反転データの“Ｈ”レベルを取り込み、出力は“Ｌ”から“Ｈ”レベルへ遷移し、時刻ｔ２ａまで維持する。
時刻ｔＯＥ１ｂになると、ＳＬ−Ｃ１（３０３−１）はＯＥ２の反転データを取り込み“Ｈ”レベルである。
【００５３】
時刻ｔＯＥ２ａになると、ＳＬ−Ｃ１（３０３−１）のデータはＳＬ−Ｃ２（３０３−２）に転送され、ＳＬ−Ｃ２（３０３−２）は“Ｈ”レベルとなる。またＳＬ−Ｃ１（３０３−１）はＯＥ２の反転データを取り込み“Ｈ”レベルである。
時刻ｔ２ａになると、ＳＬ−Ｂ１（３０２−１）のデータがＳＬ−Ｂ２（３０２−２）に転送され“Ｈ”レベルから“Ｌ”レベルへ遷移する。またＳＬ−Ｂ１（３０２−１）はＯＥ１の反転データを取り込み、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ２になると、ＳＬ−Ａ１（３０１−１）のデータはＳＬ−Ａ２（３０１−２）に転送され“Ｌ”レベルから“Ｈ”レベルへ遷移し、またＳＬ−Ａ１（３０１−１）はＤＡＴＡ−Ａの“Ｌ”レベルを取り込み、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ２ｂになると、ＳＬ−Ｂ１（３０２−１）からＳＬ−Ｂ２（３０２−２）にデータが転送されるので、ＳＬ−Ｂ２（３０２−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。また、ＳＬ−Ｂ１（３０２−１）はＯＥ１の反転データの“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルへ遷移し、また、ＡＮＤ１（３１０−１）は、ＳＬ−Ａ１（３０１−１）、ＳＬ−Ｂ１（３０２−１）とＳＬ−Ｃ１（３０３−１）の出力信号が供給され、時刻ｔ１ｂ〜ｔ２ａの期間“Ｈ”レベルとなる（図１１（ｙ１））。
【００５４】
時刻ｔＯＥ３ａになると、ＳＬ−Ｃ１（３０３−１）はＯＥ２の反転信号を取り込み、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ３ａになると、ＳＬ−Ｂ１（３０２−１）のデータがＳＬ−Ｂ２（３０２−２）に転送され、ＳＬ−Ｂ２（３０２−２）は“Ｈ”レベルから“Ｌ”レベル遷移する。また、ＳＬ−Ｂ２（３０２−２）のデータはＳＬ−Ｂ３（３０２−３）に転送され、ＳＬ−Ｂ３（３０２−３）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ３になると、ＳＬ−Ａ１（３０１−１）は“Ｌ”レベルから“Ｈ”レベルへ遷移し、ＳＬ−Ａ２（３０１−２）はＳＬ−Ａ１（３０１−１）からデータが転送されるので、“Ｈ”レベルから“Ｌ”レベルへ遷移する。またＳＬ−Ａ３（３０１−３）はＳＬ−Ａ２（３０１−２）からデータが転送されるので、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔＯＥ３ｂになると、ＳＬ−Ｃ１（３０３−１）はＯＥ２の反転データの“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
また、ＡＮＤ２（３１０−２）は、ＳＬ−Ａ２（３０１−２）、ＳＬ−Ｂ２（３０２−２）とＳＬ−Ｃ２（３０３−２）の出力データが供給されるので、時刻ｔ２ｂ〜ｔ３ａの期間“Ｈ”レベルとなる（図１１（ｙ２））。
【００５５】
時刻ｔＯＥ４ａになると、ＳＬ−Ｃ１（３０３−１）のデータがＳＬ−Ｃ２（３０３−２）に転送され、“Ｈ”レベルから“Ｌ”レベルへ遷移し、またＳＬ−Ｃ１（３０３−１）はＯＥ２の反転データを取り込み、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ４ａになると、ＳＬ−Ｂ２（３０２−２）のデータがＳＬ−Ｂ３（３０２−３）に転送され、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ４になると、ＳＬ−Ａ１（３０１−１）のデータはＳＬ−Ａ２（３０２−２）へ転送され、“Ｌ”レベルから“Ｈ”レベルへ遷移し、ＳＬ−Ａ２（３０１−２）のデータはＳＬ−Ａ３（３０１−３）へ転送され、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ４ｂになると、ＳＬ−Ｂ２（３０２−２）のデータはＳＬＢ３（３０２−３）へ転送され、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔＯＥ４ｂになると、ＳＬ−Ｃ１（３０３−１）のデータはＳＬ−Ｃ２（３０３−２）に転送され、ＳＬ−Ｃ２（３０３−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移し、またＳＬ−Ｃ１（３０３−１）はＯＥ２の反転データを取り込み、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
また、ＡＮＤ１（３１０−１）は、ＳＬ−Ａ１（３０１−１）、ＳＬ−Ｂ１（３０２−１）とＳＬ−Ｃ１（３０１−１）の出力データが供給されるので、時刻ｔＯＥ３ｂ〜ｔＯＥ４ａの期間“Ｈ”レベルとなる（図１１（ｙ１））。
ＡＮＤ３（３１０−３）は、ＳＬ−Ａ３（３０１−３）、ＳＬ−Ｂ３（３０２−３）とＳＬ−Ｃ３（３０３−３）の出力データが供給されるので、時刻ｔ３ｂ〜ｔ４ａの期間“Ｈ”レベルとなる（図１１（ｙ３））
従って、ＡＮＤ１（３１０１−１）とＡＮＤ３（３１０−３）から出力されるパルス幅は１Ｈ以下で、且つお互いパルス幅が異なっている。
【００５６】
以下同様な動作を繰り返し、時刻ｔＯＥ６ｃになると、データＤＡＴＡ−Ａは“Ｌ”レベルから“Ｈ”レベルに遷移し時刻ｔＯＥ（ｎ−４）ｃで“Ｈ”レベルから“Ｌ”レベルへ遷移する。時刻ｔ７でＳＬ−Ａ１（３０１−１）は“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルへ遷移し、時刻ｔ（ｎ−３）で“Ｈ”レベルから“Ｌ”レベルへ遷移する。
このＳＬ−Ａ１（３０１−１）のデータはクロックＣＬＫ−Ａに同期して、ＳＬ−Ａ２（３０１−２）、・・・、ＳＬ−Ａｎ（３０１−ｎ）と順次へ転送される。
その結果、各バッファＢＦ１（３３０−１）〜ＢＦｎ（３３０−ｎ）の出力Ｏ１〜Ｏｎは図１１（ｙ１）〜（ｙｎ）に示す波形となる。
【００５７】
このように、複数のクロックとシフトレジスタと論理回路を用いて、出力信号Ｏ１の時刻ｔ１ｂからｔ２ａの期間に発生する第１の制御パルスの波形幅は１Ｈ（水平期間）または１ＣＬＫ−Ａ周期より短く形成することができる。また、時刻ｔＯＥ３ｂからｔＯＥ４ａの期間に発生する第２のパルス幅は、さらに狭く設定することができる。
【００５８】
上述したＯ１〜Ｏｎまでの第１と第２の制御パルスは、２Ｔｒ（トランジスタ）で構成された画素回路に供給して、ドライブＴＦＴの閾値電圧の変動やばらつきをキャンセル（または補正）する時に特に有効である。２Ｔｒの画素回路の場合、５Ｔｒで構成された画素回路と同様に１Ｈ以内のＶｔｈ（閾値電圧）キャンセルと書込みを行うが、ドライブドランジスタのドレインと電源間に接続されたスイッチングトランジスタのゲートに供給されるＤＳ（ドライブスキャン）信号ではなく、サンプリングトランジスタのゲートに供給されるＷＳ（ライトスキャン）信号を使ってＶｔｈキャンルを行う。
このように、２Ｔｒで構成された画素回路では書き込み時には、Ｖｔｈキャンセルパルスの幅よりも細いパルス、たとえば１Ｈ以下のパルスを用いてＴＦＴのＶｔｈをキャンセルすることができる。
【００５９】
次に、本発明の第７実施形態は図７に示したドライバ回路を用いて図１２に示す画素回路５００を駆動する。図１２に示す画素回路５００は５Ｔｒ（トランジスタ）で構成され、信号線はＤＴＬ５０１の１本と、走査線はＷＳＬ５０１、ＤＳＬ５０１、ＡＺＬ５０１ａ、ＡＺＬ５０１ｂの４本が平衡に配される。画素回路５００は電気光学素子５１７、サンプリングトランジスタ５１５、ドライブトランジスタ５１１、スイッチングトランジスタ５１２、第１検知トランジスタ５１４と第２検知トランジスタ５１３の５個のＮチャネル薄膜トランジスタと保持容量Ｃｐで構成されている。
Ｖｔｈキャンセルトランジスタは、基本的にドライブトランジスタ５１１、スイッチングトランジスタ５１２、５１３で構成される。
【００６０】
図１２の画素回路５００のスイッチングトランジスタ５１２と第２の検知トランジスタ５１３にＶｔｈキャンセル用信号が供給される。このＶｔｈキャンセル信号の発生回路の回路構成は図７と同じ構成であるが機能は異なり、生成されるパルス波形を図１３に示す。
画素回路５００に供給される信号波形と図７に示す他の機能を有するドライバ回路（３００）の動作について、図７と図１３を用いて説明する。
垂直制御信号生成回路を構成するドライバ回路（３００）は、ブロック構成は図７と同じであるが、その機能を変更することにより、図１３に示す波形、図１３（ｙ１）〜（ｙｎ）を生成する。
【００６１】
シフトレジスタ回路−Ａ（３０１）を構成するシフトレジスタＳＬ−Ａ１（３０１−１）〜ＳＬ−Ａｎ（３０１−ｎ）にクロックＣＬＫ−Ａが入力され、またこれに同期してＤＡＴＡ−Ａが入力される。ＤＡＴＡ−Ａは時刻ｔ１ｂ〜ｔ３ｂとｔ７ａ〜ｔｎａの期間“Ｈ”レベルで、それ以外の期間は“Ｌ”レベルである。
シフトレジスタ回路−Ｂ（３０２）を構成するシフトレジスタＳＬ−Ｂ１（３０２−１）〜ＳＬ−Ｂｎ（３０２−ｎ）にクロックＣＬＫ−ＯＥ１が入力され、またこれに同期してデータＯＥ１が入力される。ＯＥ１は時刻ｔ０２ａ〜ｔ２とｔＯ４ａ〜ｔ４の期間“Ｈ”レベルで、それ以外の期間は“Ｌ”レベルである。
また、シフトレジスタ回路−Ｃ（３０３）を構成するシフトレジスタＳＬ−Ｃ１（３０３−１）〜ＳＬ−Ｃｎ（３０３−ｎ）に供給されるクロックＣＬＫ−ＯＥ２は常に“Ｌ”レベルで、入力データＯＥ２の反転データは“Ｈ”レベルに設定され、シフトレジスタＳＬ−Ｃ１は“Ｈ”レベルである。
【００６２】
時刻ｔ１でシフトレジスタ回路−Ａ（３０１）を構成するＳＬ−Ａ１（３０１−１）はデータＤＡＴＡの“Ｌ”レベルを取り込み“Ｌ”レベルである。
【００６３】
時刻ｔ２ａになると、シフトレジスタ回路−Ｂ（３０２）を構成するＳＬ−Ｂ１（３０２−１）はデータＯＥ１を反転した“Ｌ”レベルを取り込み、“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ２になると、ＳＬ−Ａ１（３０１−１）のデータがＳＬ−Ａ２（３０１−２）に転送され、ＳＬ−Ａ２（３０１−２）は“Ｌ”レベルとなる。また、ＳＬ−Ａ１（３０１−１）はデータＤＡＴＡ−Ａの“Ｈ”レベルを取り込み“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔ２ｂになると、ＳＬ−Ｂ１（３０２−１）はＯＥ１を反転した“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルに遷移する。
また、時刻ｔ２ｂで、ＡＮＤ１（３１０−１）にＳＬ−Ａ１（３０１−１）、ＳＬ−Ｂ１（３０２−１）とＳＬ−Ｃ１（３０３−１）の出力が供給され、ＡＮＤ１（３１０−１）は“Ｌ”レベルから“Ｈ”レベルへ遷移する（図１３（ｙ１））。
【００６４】
時刻ｔ３ａになると、ＳＬ−Ｂ１（３０２−１）はＳＬ−Ｂ２（３０２−２）へデータを転送し、ＳＬ−Ｂ２（３０２−２）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。またＳＬ−Ｂ１（３０２−１）はＯＥ１を反転したデータを取り込み“Ｈ”レベルである。
時刻ｔ３になると、ＳＬ−Ａ１（３０１−１）のデータがＳＬ−Ａ２（３０１−２）に転送され、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔ３ｂになると、ＳＬ−Ｂ１（３０２−１）はＳＬ−Ｂ２（３０２−２）へデータを転送し、ＳＬ−Ｂ２（３０２−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
また、時刻ｔ３ｂで、ＡＮＤ２（３１０−２）にＳＬ−Ａ２（３０１−２）、ＳＬ−Ｂ２（３０２−２）とＳＬ−Ｃ２（３０３−２）の出力が供給され、ＡＮＤ２（３１０−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する（図１３（ｙ２））。
【００６５】
時刻ｔ４ａになると、ＳＬ−Ｂ１（３０２−１）はＯＥ１を反転したデータの“Ｌ”レベルを取り込み“Ｈ”レベルから“Ｌ”レベルへ遷移する。また、ＳＬ−Ｂ２（３０２−２）のデータはＳＬ−Ｂ３（３０２−３）へ転送され、ＳＬ−Ｂ３（３０２−３）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ４ａのとき、ＡＮＤ１（３１０−１）はＳＬ−Ａ１（３０１−１）、ＳＬ−Ｂ１（３０２−１）とＳＬ−Ｃ１（３０３−１）の出力が供給され、“Ｈ”レベルから“Ｌ”レベルへ遷移する（図１３（ｙ１））。
時刻ｔ４になると、ＳＬ−Ａ１（３０１−１）のデータはＳＬ−Ａ２（３０１−２）に転送され、ＳＬ−Ａ２（３０１−２）は“Ｈ”レベルとなる。一方ＳＬ−Ａ１（３０１−１）はＤＡＴＡ−Ａの“Ｌ”レベルを取り込み“Ｈ”レベルから“Ｌ”レベルへ遷移する。
また、ＳＬ−Ａ２（３０１−２）のデータはＳＬ−Ａ３（３０１−３）へ転送され、“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔ４ｂになると、ＳＬ−Ｂ１（３０２−２）は、ＯＥ１の反転データの“Ｈ”レベルを取り込み、“Ｌ”レベルから“Ｈ”レベルへ遷移する。また、ＳＬ−Ｂ２（３０２−２）のデータはＳＬ−Ｂ３（３０２−３）へ転送され、ＳＬ−Ｂ３（３０２−３）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
時刻ｔ４ｂのとき、ＡＮＤ３（３１０−３）はＳＬ−Ａ３（３０１−３）、ＳＬ−Ｂ３（３０２−３）とＳＬ−Ｃ３（３０３−３）の出力が供給され、“Ｌ”レベルから“Ｈ”レベルへ遷移する（図１３（ｙ３））。
【００６６】
時刻ｔ５ａになると、ＳＬ−Ｂ１（３０２−２）のデータがＳＬ−Ｂ２（３０２−２）に転送され、ＳＬ−Ｂ２（３０２−２）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。またＡＮＤ２（３１０−２）は“Ｈ”レベルから“Ｌ”レベルへ遷移する（図１３（ｙ２））。
時刻ｔ５になると、ＳＬ−Ａ１（３０１−１）のデータがＳＬ−Ａ２（３０１−２）に転送され、ＳＬ−Ａ２（３０１−２）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ５ｂになると、ＳＬ−Ｂ１（３０２−１）のデータがＳＬ−Ｂ２（３０２−２）へ転送され、ＳＬ−Ｂ２（３０２−２）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
【００６７】
時刻ｔ６ａになると、ＳＬ−Ｂ２（３０２−２）のデータがＳＬ−Ｂ３（３０２−３）へ転送され、ＳＬ−Ｂ３（３０２−３）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。またＡＮＤ３（３１０−３）は“Ｈ”レベルから“Ｌ”レベルへ遷移する（図１３（ｙ３））。
時刻ｔ６になると、ＳＬ−Ａ２（３０１−１）のデータがＳＬ−Ａ３（３０１−３）に転送され、ＳＬ−Ａ３（３０１−３）は“Ｈ”レベルから“Ｌ”レベルへ遷移する。
時刻ｔ６ｂになると、ＳＬ−Ｂ２（３０２−２）のデータがＳＬ−Ｂ３（３０２−３）へ転送され、ＳＬ−Ｂ３（３０２−３）は“Ｌ”レベルから“Ｈ”レベルへ遷移する。
【００６８】
時刻ｔ７になると、ＳＬ−Ａ１（３０１−１）はデータＤＡＴＡ−Ａを取り込み“Ｌ”レベルから“Ｈ”レベルへ遷移する。
また、このＤＡＴＡ−ＡはＣＬＫ−Ａのクロックに同期してシフトレジスタ回路−Ａ（３０１）のＳＬ−Ａ２（３０１−２）〜ＳＬ−Ａｎ（３０１−ｎ）まで順次転送される。
【００６９】
このように、例えばＡＮＤ１（３１０−１）において、時刻ｔ２ｂ〜ｔ４ａの期間と、時刻ｔ７〜ｔｎの期間に“Ｈ”レベルの信号が出力される。
ＡＮＤ２（３１０−２）、ＡＮＤ３（３１０−３）、・・・、ＡＮＤｎ（３１０−ｎ）からも同じデータが順次出力される。
その結果、バッファ回路３３０のＢＦ１（３３０−１）〜ＢＦｎ（３３０−ｎ）から図１３（ｙ１）〜（ｙｎ）に示すデータＯ１〜Ｏｎが出力される。
なお、上記実施形態では、画素１１の表示素子として有機ＥＬ素子１７を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、本発明は画素１１の表示素子として自発光型の素子を用いた表示装置全般に適用できる。
【００７０】
以上述べたように、ケートドライバ回路は、複数のクロックと入力データが供給され、タイミングを調整することにより、１Ｈ以下のパルス幅、または１Ｈ以上で１Ｈの整数倍と異なるパルス幅が混在するパルスを発生することができる。
その結果、フラットパネル表示装置に使用されるＴＦＴの閾値電圧の変動やばらつきを補正するための複雑なタイミング波形にも対応することができるので、高品位な表示装置を提供することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型有機ＥＬ表示装置を示す概略構成図である。
【図２】本発明の第２の実施形態に係るドライバ回路のブロック図である。
【図３】本発明の第３の実施形態に係るドライバ回路のシフトレジスタ回路についてのブロック図である。
【図４】本発明の第４の実施形態に係るドライバ回路のシフトレジスタ回路についてのブロック図である。
【図５】本発明のドライバ回路の閾値電圧の変動やばらつきを補正するための垂直ライン制御信号を供給した場合の動作を説明するためのタイミングチャートである。
【図６】本発明の第５の実施形態の実施形態に係るアクティブマトリクス型有機ＥＬ表示装置を示す概略構成図である。
【図７】本発明の第６実施形態に係るドライバ回路のブロック図である。
【図８】図７に示したるドライバ回路のシフトレジスタ回路についてのブロック図である。
【図９】図７に示したドライバ回路の他のシフトレジスタ回路についてのブロック図である。
【図１０】図７に示したドライバ回路の他のシフトレジスタ回路についてのブロック図である
【図１１】本発明に係るドライバ回路の閾値電圧の変動やばらつきを補正するための垂直ライン制御信号を供給した場合の動作を説明するためのタイミングチャートである。
【図１２】本発明の他の実施形態に係る画素回路の回路構成を示す図である
【図１３】図１２に示した画素回路を駆動するドライバ回路の動作を説明するためのタイミングチャートである。
【図１４】従来技術を使用した一般的なドライバ回路のブロック図である。
【図１５】従来技術を使用した一般的なドライバ回路に供給する垂直ライン制御信号波形である。
【図１６】従来技術を使用した一般的なドライバ回路の動作を表した図である。
【図１７】垂直ライン制御信号のパルス幅が１Ｈ以下の場合のタイミング波形図である。
【図１８】従来技術を使用した一般的なドライバ回路から垂直ライン制御信号のパルス幅を１Ｈ以下にした場合の動作を表した図である。
【図１９】ＴＦＴの閾値電圧の変動やばらつきを補正するためのタイミング波形図である。
【図２０】従来技術を使用した一般的なドライバ回路の閾値電圧の変動やばらつきを補正するためのライン制御信号を供給した場合の動作を説明するためのタイミングチャートである。
【符号の説明】
【００７２】
１１…画素、１２…画素アレイ部、１３，１３Ａ…走査線駆動回路、１４…データ線駆動回路、１５，１５Ａ…有機ＥＬパネル部、１６，１６Ａ…外部駆動回路、１７…有機ＥＬ素子、１８…ＴＦＴ、１９，１９Ａ…タイミング・コントローラ（ジェネレータ）、２０…電源回路、５０，２５０…有機ＥＬ表示装置、１００，３００，５００…ドライバ回路（垂直ライン制御信号生成回路）、１０１，１５０，３０１，３５０…シフトレジスタ回路−Ａ、１１０−１〜１１０−ｎ，３１０−１〜３１０−ｎ，５１０−１〜５１０−ｎ…ＡＮＤ（回路）、１０２，２００，３０２，４００…シフトレジスタ回路−Ｂ、１２０，３２０，５２０…レベルシフト回路、１３０，３３０，５３０…バッファ回路、１５１−１〜１５１−ｎ，２０１−１〜２０１−ｎ，３５０−１〜３５０−ｎ，４０１−１〜４０１−ｎ，４５１−１〜４５１−ｎ…ＤＦＦ（Ｄ型フリップフロップ）、３０３，４５０…シフトレジスタ回路−Ｃ、５０１…シフトレジスタ回路。
【図１】
2007310071.tif 000003
【図２】
2007310071.tif 000004
【図３】
2007310071.tif 000005
【図４】
2007310071.tif 000006
【図５】
2007310071.tif 000007
【図６】
2007310071.tif 000008
【図７】
2007310071.tif 000009
【図８】
2007310071.tif 000010
【図９】
2007310071.tif 000011
【図１０】
2007310071.tif 000012
【図１１】
2007310071.tif 000013
【図１２】
2007310071.tif 000014
【図１３】
2007310071.tif 000015
【図１４】
2007310071.tif 000016
【図１５】
2007310071.tif 000017
【図１６】
2007310071.tif 000018
【図１７】
2007310071.tif 000019
【図１８】
2007310071.tif 000020
【図１９】
2007310071.tif 000021
【図２０】
2007310071.tif 000022