(57)【要約】【課題】  半導体集積回路に好適な可変増幅回路及びそれを用いた高性能のカメラ用前処理ＬＳＩを提供する。【解決手段】  第１タイミングにおいて、第１入力キャパシタに第１信号を取り込み、増幅回路は第２入力キャパシタと可変容量素子からなる帰還キャパシタとの容量比に対応した利得により上記第２入力キャパシタに取り込まれている第２信号の増幅動作を行う。第２タイミングにおいて、上記第２入力キャパシタは第２信号を取り込み、上記増幅回路は上記第１入力キャパシタと上記帰還キャパシタとの容量比に対応した利得により上記第１信号の増幅動作を行う。上記上記第１タイミングと第２タイミングに同期した上記第１信号及び第２信号のインタリーブ増幅動作を行って可変利得増幅回路を構成する。【選択図】  図１
2007043433.tif 000002
【特許請求の範囲】
【請求項１】
第１入力キャパシタと、
第２入力キャパシタと、
可変容量素子からなる帰還キャパシタと、
増幅回路とを含み、
第１タイミングにおいて、上記第１入力キャパシタは第１信号を取り込み、上記増幅回路は上記第２入力キャパシタと帰還キャパシタとの容量比に対応した利得により上記第２入力キャパシタに取り込まれている第２信号の増幅動作を行い、
第２タイミングにおいて、上記第２入力キャパシタは第２信号を取り込み、上記増幅回路は上記第１入力キャパシタと帰還キャパシタとの容量比に対応した利得により上記第１信号の増幅動作を行い、
上記第１タイミングと第２タイミングに従った上記第１信号及び第２信号のインタリーブ増幅動作を行う可変利得増幅回路を備えてなることを特徴とする半導体集積回路装置。    
【請求項２】
請求項１において、
上記帰還キャパシタは、複数個の容量素子がスイッチ素子により選択的に並列形態に接続されることにより容量値が可変にされるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記増幅回路は、差動入力及び差動出力の増幅回路からなり、
上記第１及び第２入力キャパシタは、差動入力に対応した２対のキャパシタにより構成され、
上記帰還キャパシタは、上記差動入力及び出力に対応した２対の可変キャパシタにより構成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１タイミング及び第２タイミングは、上記増幅回路が増幅動作開始前又は増幅動作後に上記帰還キャパシタをリセットするタイミングを有することを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第１タイミング及び第２タイミングでの第１入力キャパシタ及び第２入力キャパシタへの入力信号の取り込みと増幅動作及び上記帰還キャパシタを用いた増幅動作とリセット動作は、ＭＯＳＦＥＴにより構成されるスイッチにより切り替えられるものであり、
上記帰還キャパシタをリセットさせるＭＯＳＦＥＴのサイズは、他のスイッチを構成するＭＯＳＦＥＴよりもオン抵抗値が小さくなるよう大きく形成されるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記増幅回路は、固体撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路を構成し、
上記第１タイミングは第１期間、第２タイミングは第２期間をそれぞれ含み、
上記第１信号は上記第１期間の上記フィードスルー部の黒レベル及び上記第１期間直後の上記画素信号の信号部のレベルに相当し、
上記第２信号は、上記第２期間の上記フィードスルー部の黒レベル及び上記第２期間直後の上記画素信号の信号部のレベルであることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
更に、可変増幅回路を有し、
上記可変増幅回路の上記増幅回路は上記相関二重サンプリング回路の差動信号を受け、  かかる可変増幅回路に入力される上記第１信号と第２信号は、上記相関二重サンプリング回路から時系列に出力される画素信号であることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
Ａ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の出力信号を受けて、上記相関二重サンプリング回路に対して黒レベルクランプ信号を帰還させる論理回路と、
上記黒レベルクランプ信号を保持する電圧保持回路と更に備え、
上記Ａ／Ｄ変換回路は、上記可変増幅回路の増幅出力動作に同期したインタリーブ動作を行うサンプル／ホールド回路を有することを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記相関二重サンプリング回路を構成する上記増幅回路の第１入力キャパシタ及び第２入力キャパシタの基準電圧側に上記電圧保持回路で形成された黒レベルクランプ信号が供給されるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記黒レベルクランプ信号は、上記増幅回路の正相側入力端子負相側入力端子に対応した入力キャパシタに対して、互いに逆極性として帰還されることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７において、
上記可変増幅回路を構成する上記増幅回路の第１入力キャパシタ及び第２入力キャパシタに対して、上記第１信号及び第２信号の取り込みタイミングで同期してオフセット調整電圧が取り込まれ、上記増幅動作に対応して上記第１入力キャパシタ及び第２入力キャパシタに並列接続されるオフセット調整用第１キャパシタ及び第２キャパシタを更に備えてなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば相関二重サンプリング（ＣＤＳ）回路やプログラマブル・ゲイン・アンプ（ＰＧＡ）のような可変増幅回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に利用して有効な技術に関するものである。
【背景技術】
【０００２】
イメージセンサからの信号処理において、上記ＣＤＳ、ＰＧＡ及びＡＤＣ（アナログ・デジタル・コンバータ）がそれぞれ２セットの入力部及び共通増幅回路を有し、インタリーブ動作をする例として、例えば特表２００２−５４２６７９公報がある。
【特許文献１】特表２００２−５４２６７９公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１に記載の増幅回路においは、容量比によって利得を設定することが記載されている。しかしなが、インタリーブ動作では２セットの容量比に従った利得により画素信号が交互に増幅される。このため、上記２セットの容量比が異なると、隣接する画素毎の利得が微妙に異なり画面上では固定パターンノイズが発生する可能性がある。特に、半導体集積回路装置に形成された回路素子により利得制御を細かく行う場合には、例えば微小容量をスイッチ等により並列接続して可変容量素子を構成することになるため、２つのセットで同じく変化する微小容量を得ることが実際上難しいものとなる。
【０００４】
この発明の目的は、半導体集積回路に好適な可変増幅回路及びそれを用いた高性能のカメラ用前処理ＬＳＩを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１タイミングにおいて、第１入力キャパシタに第１信号を取り込み、増幅回路は第２入力キャパシタと可変容量素子からなる帰還キャパシタとの容量比に対応した利得により上記第２入力キャパシタに取り込まれている第２信号の増幅動作を行う。第２タイミングにおいて、上記第２入力キャパシタは第２信号を取り込み、上記増幅回路は上記第１入力キャパシタと上記帰還キャパシタとの容量比に対応した利得により上記第１信号の増幅動作を行う。上記上記第１タイミングと第２タイミングに同期した上記第１信号及び第２信号のインタリーブ増幅動作を行って可変利得増幅回路を構成する。
【発明の効果】
【０００６】
可変容量素子を帰還キャパシタとして２つの入力キャパシタに共用するのでインタリーブ動作での利得の均一性を実現することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る可変利得増幅回路の一実施例の回路図が示されている。この実施例の可変利得増幅回路は、公知の半導体集積回路の製造技術により形成され、相関二重サンプリング（ＣＤＳ）回路やプログラマブル・ゲイン・アンプ（ＰＧＡ）のような可変増幅回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に搭載して有益なものである。
【０００８】
この実施例の可変利得増幅回路は、前記ＡＦＥに搭載される２入力（＋，−）２出力（＋，−）の完全差動アンプＡｍｐと、入力部１，入力部２及び帰還部１，帰還部２のように点線で囲まれた各回路ブロックとによりＰＧＡを構成する。入力部１はスイッチＴ１〜Ｔ８と入力キャパシタＣｉ１、Ｃｉ２とからなる。入力部２はスイッチＴ９〜Ｔ１６と入力キャパシタＣｉ３、Ｃｉ４とからなる。帰還部１はスイッチＴ１７〜Ｔ１９と帰還キャパシタＣｆ１からなり、帰還部２はスイッチＴ２０〜Ｔ２２と帰還キャパシタＣｆ２から構成される。ｖｉｐ、ｖｉｎは差動入力（ポジ端子ｐとネガ端子ｎ）であり、前段の相関二重サンプリング（ＣＤＳ）回路によりクロックパルスに同期して形成される。ｖｏｐ、ｖｏｎは上記差動出力から出力される出力信号であり、ＶＲ＋，ＶＲ−及びＶＲ１〜ＶＲ６は参照電圧である。
【０００９】
上記入力部１の構成は、次の通りである。入力信号ｖｉｐとｖｉｎは、スイッチＴ１とＴ２を通してそれぞれ入力キャパシタ（容量）Ｃｉ１、Ｃｉ２の一方の電極に伝えられる。これら入力キャパシタＣｉ１、Ｃｉ２の一方の電極と、上記参照電圧ＶＲ＋，ＶＴ−との間にはそれぞれスイッチＴ３，Ｔ４が設けられる。上記入力キャパシタＣｉ１、Ｃｉ２の他方の電極と参照電圧ＶＲ１とＶＲの間にはそれぞれスイッチＴ５，Ｔ６が設けられる。また、上記入力キャパシタＣｉ１、Ｃｉ２の他方の電極と完全差動アンプＡｍｐの差動入力（−，＋）との間には、スイッチＴ７，Ｔ８が設けられる。
【００１０】
上記入力部２の構成は、上記入力部１と同様な回路からなり次の通りである。入力信号ｖｉｐとｖｉｎは、スイッチＴ９とＴ１０を通してそれぞれ入力キャパシタ（容量）Ｃｉ３、Ｃｉ４の一方の電極に伝えられる。これら入力キャパシタＣｉ３、Ｃｉ４の一方の電極と、上記参照電圧ＶＲ＋，ＶＴ−との間にはそれぞれスイッチＴ１１，Ｔ１２が設けられる。上記入力キャパシタＣｉ３、Ｃｉ４の他方の電極と参照電圧ＶＲ１とＶＲの間にはそれぞれスイッチＴ１３，Ｔ１４が設けられる。また、上記入力キャパシタＣｉ３、Ｃｉ４の他方の電極と完全差動アンプＡｍｐの差動入力（−，＋）との間には、スイッチＴ１５，Ｔ１６が設けられる。
【００１１】
上記帰還部１の帰還キャパシタＣｆｉは可変容量素子からなる。このキャパシタＣｆ１の一方の電極は上記完全差動アンプＡｍｐの入力（−）に接続され、他方の電極は上記スイッチＴ１９を介して上記完全差動アンプＡｍｐの出力（＋）に接続される。上記スイッチＴ１７は完全差動アンプＡｍｐの入力（−）と参照電圧ＶＲ３との間に設けられる。上記スイッチＴ１８は、帰還キャパシタＣｆ１の他方の電極と参照電圧ＶＲ５の間に設けられる。上記帰還部２の帰還キャパシタＣｆ２も同様な可変容量素子からなる。このキャパシタＣｆ２の一方の電極は上記完全差動アンプＡｍｐの入力（＋）に接続され、他方の電極は上記スイッチＴ２２を介して上記完全差動アンプＡｍｐの出力（−）に接続される。上記スイッチＴ２０は完全差動アンプＡｍｐの入力（＋）と参照電圧ＶＲ４との間に設けられる。上記スイッチＴ２１は、帰還キャパシタＣｆ２の他方の電極と参照電圧ＶＲ６の間に設けられる。上記スイッチＴ１〜Ｔ２は、特に制限されないが、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが並列接続されてなるＣＭＯＳ回路が用いられる。
【００１２】
図２には、図１の可変利得増幅回路の動作の一例を説明するためのタイミング図が示されている。上記入力部１と入力部２はクロックパルスｃｌｋに同期した第１タイミングと第２タイミングにより交互に使用される。上記入力部１の上記スイッチＴ１、Ｔ２とＴ５、Ｔ６は制御信号ｐｓｏで制御され、Ｔ３、Ｔ４とＴ７、Ｔ８は制御信号ｐａｏで制御される。上記入力部２の上記スイッチＴ９、Ｔ１０とＴ１３、Ｔ１４は制御信号ｐｓｅで制御され、Ｔ１１、Ｔ１２とＴ１５、Ｔ１６は制御信号ｐａｅで制御される。また、帰還部１と２の上記スイッチＴ１７、Ｔ１８、Ｔ２０、Ｔ２２は制御信号ｐｓｐで制御され、Ｔ１９とＴ２１は制御信号ｐｓｐの逆位相となる制御信号ｐｓｐｂで制御される。ここで、上記制御信号の末尾の文字ｏは奇数タイミング（例えば第１タイミング）を表し、ｅは偶数タイミング（例えば第２タイミング）を表している。
【００１３】
クロックパルスｃｌｋの第１周期目に対応した第１タイミングにおいて、制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１３、Ｔ１４がオンして入力端子ｖｉｐとｖｉｎに印加される入力信号ｓｇ１が入力キャパシタＣｉ３とＣｉ４にサンプルされる。なお、この第１タイミングでは、入力部１と帰還部１と２により、１つ前のタイミングで入力キャパシタＣｉ１とＣｉ２に取り込まれた入力信号の増幅動作が行われている。
【００１４】
上記クロックパルスｃｌｋの２周期目に対応した第２タイミングで、制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１２、Ｔ１３がオフすると同時に制御信号ｐｓｐによりスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオンして帰還容量Ｃｆ１とＣｆ２が参照電圧ＶＲ３、ＶＲ５及びＶＲ４、ＶＴ６でリセットされる。同じ第２タイミングで、上記制御信号ｐｓｐによりスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオフし、制御信号ｐｓｐｂによりスイッチＴ１９とＴ２２がオンし、同時に制御信号ｐａｅによりスイッチＴ１１、Ｔ１２とＴ１５、Ｔ１６がオンすることで上記クロックパルスｃｌｋの第１周期目に対応した第１タイミングで取り込まれた入力信号ｓｇ１に参照電圧ＶＲ＋とＶＲ−の差分が加算され、上記完全差動アンプＡｍｐにより増幅動作が行われる。このことを利用して、上記参照電圧ＶＲ＋とＶＲ−に、上記完全差動アンプＡｍｐのオフセットキャンセル電圧に対応した差分を設定すれば、オフセットキャンセルも行うことができる。
【００１５】
上記クロックパルスｃｌｋの第２周期目に対応した第２タイミングにおいて、上記のような入力部２と帰還部１と２による増幅動作と並行して、上記制御信号ｐｓｅによりスイッチＴ１１、Ｔ１２とＴ１５、Ｔ１６がオフして入力信号ｓｇ１のサンプルが終了した後において、制御信号ｐｓｏによりスイッチＴ１、Ｔ２とＴ５、Ｔ６がオンし、入力端子ｖｉｐとｖｉｎに印加される入力信号ｓｇ２が入力キャパシタＣｉ１とＣｉ２にサンプルされる。
【００１６】
クロックパルスｃｌｋの３周期目に対応した第１タイミングでは、制御信号ｐｓｏによりスイッチＴ１、Ｔ２とＴ５、Ｔ６がオフすると同時に制御信号ｐｓｐにより上記同様にスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオンして帰還容量Ｃｆ１とＣｆ２が参照電圧ＶＲ３、ＶＲ５及びＶＲ４、ＶＴ６でリセットされる。上記同じ第３タイミングにおいて、制御信号ｐｓｐによりスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオフして、同時に制御信号ｐａｏによりスイッチＴ３、Ｔ４とＴ７とＴ８がオンすることで入力信号ｓｇ２に参照電圧ＶＲ＋とＶＲ−の差分が加算されて増幅動作が行われる。
【００１７】
上記クロックパルスｃｌｋの第３周期目に対応した第１タイミングにおいて、上記のような入力部１と帰還部１と２による増幅動作と並行して、上記制御信号ｐｓｏによりスイッチＴ１、Ｔ２とＴ５、Ｔ６がオフして入力信号ｓｇ２のサンプルが終了した後において、制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１３、Ｔ１４がオンし、入力端子ｖｉｐとｖｉｎに印加される入力信号ｓｇ３が入力キャパシタＣｉ３とＣｉ４にサンプルされる。
【００１８】
このように図１の可変利得増幅回路では、クロックパルスｃｌｋの奇数周期のときには、第１入力部がサンプリングを行うときには、第２入力部と帰還部１，２及び差動増幅部で増幅動作を行い、偶数周期のときには、第２入力部がサンプリングを行うときには、第１入力部と帰還部１，２及び差動増幅部で増幅動作を行うというインタリーブによりサンプリングと増幅動作を行う。
【００１９】
上記参照電圧ＶＲ＋，ＶＲ−は、出力信号のダイナミックレンジを最大にするために差動増幅回路の電源電圧の約１／２に設定されたバイアス電圧であり、上記オフセットキャッセルを行わない場合は等しく設定される。参照電圧ＶＲ３〜ＶＲ６も、特に制限されないが、上記差動増幅部の入力ノード及び出力ノードと回路の接地電位との間の寄生容量等を影響を軽減させるために上記増幅動作の動作点であるバイアス電圧とされる。
【００２０】
図３には、図１の可変利得増幅回路の動作の他の一例を説明するためのタイミング図が示されている。図３の実施例では、あるタイミングでの増幅動作の後に、次の増幅動作に備えて帰還部１、２のリセット動作が行われる。つまり、図２においては、増幅動作の前に帰還キャパシタＣｆ１，Ｃｆ２のリセットを行うものである。これに対して、図３の実施例では上記のように増幅動作の後に帰還キャパシタＣｆ１，Ｃｆ２をリセットしているので、次のタイミングでは直ちに増幅動作を行うことができる。つまり、制御信号ｐｓｐがクロックパルスｃｌｋの最後に発生され、これに対応して制御信号ｐａｏ及びｐａｅによる増幅動作がクロックパルスｃｌｋの最初から上記制御信号ｐｓｐにより帰還キャパシタＣｆ１，Ｃｆ２のリセットが開始される前に終了するようにされる。
【００２１】
図４には、図１の帰還キャパシタの一実施例の回路図が示されている。帰還キャパシタは、キャパシタＣ１〜Ｃｎと、それらを並列接続させるためのスイッチＳＷ１〜ＳＷｎから構成される。特に制限されないが、２進のデジタル信号により上記スイッチＳＷ１〜ＳＷｎを制御して可変容量を構成する場合、上記キャパシタＣ１〜Ｃｎの容量値は２進の重みを持つように形成される。スイッチＳＷ１〜ＳＷｎは、特に制限されないが、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが並列形態に接続されたＣＭＯＳスイッチが用いられる。
【００２２】
図１において、インタリーブとシェアードアンプ方式の併用により、ＰＧＡの高速化と低電力化が出来る。更に容量比精度を低下させる可変帰還容量Ｃｆ１，Ｃｆ２を一組だけとすることにより、複数の信号パスが存在するインタリーブ方式でも精度劣化を抑えられる。つまり、入力側キャパシタＣｉ１とＣｉ３及びＣｉ２とＣｉ４の容量比の精度を設定すればよく、後述するような半導体集積回路の製造技術により相対比は高く設定することができる。そして、帰還キャパシタＣｆ１，Ｃｆ２が一組だけである為、回路規模の増大を抑えられる。つまり、帰還キャパシタＣｆ１，Ｃｆ２は、可変容量素子を構成するために図４に示したように複数のキャパシタＣ１〜Ｃｎと、スイッチＳＷ１〜ＳＷｎから構成されて比較的大きな占有面積を有するので、それを２組のように減らすことにより回路規模を小さくすることができる。
【００２３】
この実施例のように、スイッチドキャパシタ形式のＰＧＡの入力キャパシタとスイッチを二組、容量値可変の帰還キャパシタを一組用意し、片方の入力キャパシタが信号のサンプルを行っている間、帰還キャパシタのリセットとアンプで増幅を行うインタリーブ動作によって入力信号のサンプル期間を延長できる。これにより、前段のアンプの増幅時間を延長できる。また、帰還キャパシタのリセット時間を狭めＰＧＡの増幅時間を延ばすことでＰＧＡを構成する差動増幅回路Ａｍｐに要求される帯域を緩和出来る。差動増幅回路Ａｍｐの帯域は入力トランジスタのｇｍに比例し、ｇｍは消費電流の平方根に比例する。例えば、差動増幅回路Ａｍｐの必要帯域が１／２となれば消費電流は１／４となる。このため、インタリーブによりアンプに要求される帯域を緩和することで電力低減が可能となる。一方、リセット時間はスイッチＴ１７，Ｔ１８及びＴ２０，Ｔ２１のオン抵抗と帰還キャパシタＣｆ１，Ｃｆ２の大きさのみに依存するので、Ｔ１７，Ｔ１８及びＴ２０，Ｔ２１を構成するＭＯＳＦＥＴのスイッチサイズの調整でオン抵抗を下げ、リセット時間を狭める事が可能となる。
【００２４】
信号のサンプルを行っている間、差動増幅回路Ａｍｐは使用されない為、各増幅動作時に差動増幅回路Ａｍｐを共有するシェアードアンプ方式の採用により、更に消費電力を低減出来る。一方、インタリーブ動作では信号パスが複数存在し、その間の素子のミスマッチにより精度劣化を生じるが、入力キャパシタの容量値を固定とし、一組とした帰還キャパシタの容量値を変化させることでゲインの切替を行うことにより、ミスマッチの要因となる素子は、固定された入力キャパシタとスイッチのみとなるため、レイアウト時の単位容量を大きく取ることで、サイズのミスマッチを低減し、精度劣化を最小限に抑えられる。また、帰還キャパシタが一組である為回路規模の増大を抑えられる。
【００２５】
前記特許文献１のような技術では、インタリーブ動作により信号パスが複数できる為、信号パス間の素子のミスマッチにより精度劣化が生じる。これに対して本発明では、シェアードアンプ方式により、差動増幅回路Ａｍｐを共有している為、差動増幅回路Ａｍｐのオフセットずれは考慮する必要はない。また、帰還キャパシタＣｆ１，Ｃｆ２も一組しかない為、インタリーブ動作時の容量ミスマッチで考慮するべきは入力キャパシタＣｉ１とＣｉ３及びＣｉ２とＣｉ４の容量比となり、これらの入力キャパシタＣｉ１とＣｉ３及びＣｉ２とＣｉ４の容量値は固定値である為、レイアウト時に単位容量を大きくすることで、入力キャパシタＣｉ１とＣｉ３及びＣｉ２とＣｉ４のミスマッチを最小限とすることが出来、インタリーブ動作時のＰＧＡの精度劣化を最小限に抑えられる。
【００２６】
図５には、この発明に係る可変利得増幅回路の他の一実施例の回路図が示されている。この実施例では、前記図１の回路に入力キャパシタＣｉ５，Ｃｉ６及びＣｉ７，Ｃｉ８が追加される。また、これらの入力キャパシタＣｉ５，Ｃｉ６及びＣｉ７，Ｃｉ８の追加に対応してスイッチＴ２３〜Ｔ２７が追加される。この実施例では、差動増幅回路Ａｍｐの持つオフセットをキャンセルする機能が付加される。そして、入力キャパシタＣｉ１〜Ｃｉ８の入力端を短絡することで増幅を行う構成とされる。
【００２７】
上記入力キャパシタＣｉ１とＣｉ２には、前記同様に奇数タイミングでの入力信号ｖｉｐとｖｉｎの取り込みが行われ、キャパシタＣｉ５とＣｉ６には差動増幅回路Ａｍｐの持つ入力オフセットのキャンセル信号の取り込みが行われる。スイッチＴ２３、Ｔ２４及びＴ２５がこれらの動作を行うために追加される。同様に、上記入力キャパシタＣｉ３とＣｉ４には、偶数タイミングでの入力信号ｖｉｐとｖｉｎの取り込みが行われ、キャパシタＣｉ７とＣｉ８には差動増幅回路Ａｍｐの持つ入力オフセットのキャンセル信号の取り込みが行われる。スイッチＴ２６、Ｔ２７及びＴ２８がこれらの動作を行うために追加される。
【００２８】
上記追加されたスイッチＴ２３とＴ２５は、制御信号ｐａｏで制御され、スイッチＴ２４は制御信号ｐｓｏで制御される。また、スイッチＴ３は図１と異なり制御信号ｐｓｏで制御される。同様に、上記追加されたスイッチＴ２６とＴ２８は、制御信号ｐａｅで制御され、スイッチＴ２７は制御信号ｐｓｅで制御される。また、スイッチＴ１２は図１と異なり制御信号ｐｓｅで制御される。他の構成は、前記図１と同様である。
【００２９】
図５の可変利得増幅回路の動作の一例を前記図２のタイミング図に従って説明する。クロックパルスｃｌｋの第１周期目に対応した第１タイミングにおいて、制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１２、Ｔ２７及びＴ１３とＴ１４がオンして入力端子ｖｉｐとｖｉｎに印加される入力信号ｓｇ１が入力キャパシタＣｉ３とＣｉ４にサンプルされる。また、キャパシタＣｉ７とＣｉ８には参照電圧ＶＲ−とＶＲ２及びＶＲ＋とＶＲ１の差分電圧がサンプルされる。これらの参照電圧ＶＲ−とＶＲ２及びＶＲ＋とＶＲ１の差分電圧は、差動増幅回路Ａｍｐの入力オフセットをキャンセルさせる補正電圧に対応している。なお、この第１タイミングでは、入力部１と帰還部１と２により、１つ前のタイミングで入力キャパシタＣｉ１とＣｉ２に取り込まれた入力信号及び入力キャパシタＣｉ５とＣｉ６に取り込まれたオフセットキャンセル電圧を加えた増幅動作が行われている。
【００３０】
上記クロックパルスｃｌｋの２周期目に対応した第２タイミングで、制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１２、Ｔ２７及びＴ１３とＴ１４がオフすると同時に制御信号ｐｓｐによりスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオンして帰還容量Ｃｆ１とＣｆ２が参照電圧ＶＲ３、ＶＲ５及びＶＲ４、ＶＴ６でリセットされる。同じ第２タイミングで、上記制御信号ｐｓｐによりスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオフし、制御信号ｐｓｐｂによりスイッチＴ１９とＴ２２がオンし、同時に制御信号ｐａｅによりスイッチＴ１１、Ｔ２６、Ｔ２８とＴ１５、Ｔ１６がオンすることで上記クロックパルスｃｌｋの第１周期目に対応した第１タイミングで取り込まれた入力信号ｓｇ１に上記キャパシタＣｉ７とＣｉ８に取り込まれたオフセットキャンセル電圧が加算され、上記完全差動アンプＡｍｐにより増幅動作が行われる。
【００３１】
この増幅動作において、上記入力キャパシタＣｉ３，Ｃｉ４及びＣｉ７，Ｃｉ８の入力端側がスイッチＴ１１、Ｔ２８及びＴ２６により短絡されて同電位となる。一方、差動増幅回路Ａｍｐは、両入力（＋）と（−）を同電位とするので、Ｃｉ３，Ｃｉ４及びＣｉ７，Ｃｉ８の加算された全電荷が帰還キャパシタＣｆ１とＣｆ２に移動し、これらの容量比に対応してオフセットキャンセル及び電圧増幅された出力電圧ｖｏｐとｖｏｎが形成される。
【００３２】
上記クロックパルスｃｌｋの第２周期目に対応した第２タイミングにおいて、上記のような入力部２と帰還部１と２による増幅動作と並行して、上記制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１２、Ｔ２７及びＴ１３とＴ１４がオフして入力信号ｓｇ１のサンプルが終了した後において、制御信号ｐｓｏによりスイッチＴ１、Ｔ２、Ｔ３、Ｔ２４及びＴ５とＴ６がオンし、入力端子ｖｉｐとｖｉｎに印加される入力信号ｓｇ２が入力キャパシタＣｉ１とＣｉ２にサンプルされる。また、上記キャパシタＣｉ５とＣｉ６には参照電圧ＶＲ＋とＶＲ１及びＶＲ−とＶＲ２の差分電圧がオフセットキャンセル電圧としてサンプルされる。
【００３３】
クロックパルスｃｌｋの３周期目に対応した第１タイミングでは、制御信号ｐｓｏによりスイッチＴ１、Ｔ２、Ｔ３、Ｔ２４及びＴ５とＴ６がオフすると同時に制御信号ｐｓｐにより上記同様にスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオンして帰還容量Ｃｆ１とＣｆ２が参照電圧ＶＲ３、ＶＲ５及びＶＲ４、ＶＴ６でリセットされる。上記同じ第３タイミングにおいて、制御信号ｐｓｐによりスイッチＴ１７、Ｔ１８及びＴ２０、Ｔ２１がオフして、制御信号ｐｓｐｂによりスイッチＴ１９とＴ２２がオンし、同時に制御信号ｐａｏによりスイッチＴ４、Ｔ２３、Ｔ２４とＴ７、Ｔ８がオンすることで上記クロックパルスｃｌｋの第２周期目に対応した第２タイミングで取り込まれた入力信号ｓｇ２に上記キャパシタＣｉ５とＣｉ６に取り込まれたオフセットキャンセル電圧が加算され、前記同様に完全差動アンプＡｍｐにより増幅動作が行われる。
【００３４】
上記クロックパルスｃｌｋの第３周期目に対応した第１タイミングにおいて、上記のような入力部１と帰還部１と２による増幅動作と並行して、上記制御信号ｐｓｏによりスイッチＴ１、Ｔ２とＴ３、Ｔ５、Ｔ６、Ｔ２４がオフして入力信号ｓｇ２のサンプルが終了した後において、制御信号ｐｓｅによりスイッチＴ９、Ｔ１０とＴ１３、Ｔ１４がオンし、入力端子ｖｉｐとｖｉｎに印加される入力信号ｓｇ３が入力キャパシタＣｉ３とＣｉ４にサンプルされる。また、キャパシタＣｉ７とＣｉ８には参照電圧ＶＲ−とＶＲ２及びＶＲ＋とＶＲ１の差分電圧がサンプルされる。
【００３５】
この実施例では、キャパシタＣｉ５〜Ｃｉ８及びスイッチＴ２３〜Ｔ２８の追加と、一部のスイッチの制御信号の変更により、オフセットキャンセル動作を行わせることができる。上記オフセットキャンセルのための補正電圧は、例えば、入力信号ｖｉｐとｖｉｎとを等しくし、そのときの出力電圧ｖｏｐとｖｏｎとが等しくなるように上記参照電圧ＶＲ＋とＶＲ−を設定するというトレーニング動作を挿入すればよい。例えば、電源投入時に上記トレーニング動作を実施して、上記参照電圧ＶＲ＋とＶＲ−を生成すればよい。このことは、前記図１の実施例において、オフセットキャンセル電圧を直接に上記参照電圧ＶＲ＋とＶＲ−に加える場合においても同様である。図５の可変利得増幅回路は、前記図３のタイミング図のように動作させることもできる。
【００３６】
図６には、この発明に係る可変利得増幅回路を相関二重サンプリング（ＣＤＳ）アンプに適用した場合の一実施例の回路図が示されている。回路構成そのものは、前記図１においてｖｉｐとｖｉｎを共通の入力端子ｖｉにしたことと、スイッチＴ１〜Ｔ２２の動作タイミングとが異なっている。つまり、スイッチＴ１とＴ５は制御信号ｐ２ｏで制御され、スイッチＴ２とＴ６は制御信号ｐ１ｏで制御される。スイッチＴ３とＴ４、Ｔ７とＴ８は制御信号ｐａｏで制御される。スイッチＴ９とＴ１３は制御信号ｐ２ｅで制御され、スイッチＴ１０とＴ１４は制御信号ｐ１ｅで制御される。そして、スイッチＴ１１とＴ１２、Ｔ１５とＴ１６は制御信号ｐａｅで制御される。また、スイッチＴ１７とＴ１８、Ｔ２０とＴ２２は制御信号ｐｓｐで制御され、スイッチＴ１９とＴ２１は制御信号ｐｓｐの逆位相の制御信号ｐｓｐｂで制御される。
【００３７】
図７には、上記図６のＣＤＳアンプの動作の一例を説明するためのタイミング図が示されている。クロックパルスｃｌｋの第１周期目に対応したハイレベル期間において、イメージセンサからの信号はフィードスルー部といわれる基準信号ｆ０が制御信号ｐ１ｅによりスイッチＴ１０とＴ１４がオンすることで入力キャパシタＣｉ４にサンプルされる。上記クロックパルスｃｌｋがロウレベル期間において、信号部ｓ０が制御信号ｐ２ｅによりスイッチＴ９とＴ１３がオンすることで入力キャパシタＣｉ３にサンプルされる。
【００３８】
クロックパルスｃｌｋの第２周期目に対応したハイレベル期間において、制御信号ｐ２ｅにより上記スイッチＴ９とＴ１３がオフすると同時に、制御信号ｐｓｐによりスイッチＴ１７、Ｔ８とＴ２０とＴ２１がオンし、帰還キャパシタＣｆ１とＣｆ２がリセットされる。上記制御信号ｐｓｐによりＴ１７、Ｔ８とＴ２０とＴ２１がオフすると同時に制御信号ｐａｅによりスイッチＴ１１とＴ１２及びＴ１５とＴ１６がオンし、上記ｓ０とｆ０の差分に参照電圧ＶＲ＋とＶＲ−の差分が加算されて差動増幅回路Ａｍｐにより増幅される。
【００３９】
上記クロックパルスｃｌｋの第２周期目に対応したハイレベル期間において、制御信号ｐ１ｏによりスイッチＴ２とＴ６がオンし、基準信号ｆ１が入力キャパシタＣｉ２にサンプルされる。上記クロックパルスｃｌｋの第２周期目に対応したロウレベル期間において、信号部ｓ１が制御信号ｐ２ｏによりスイッチＴ１とＴ５がオンすることで入力キャパシタＣｉ１にサンプルされる。
【００４０】
クロックパルスｃｌｋの第３周期目に対応したハイレベル期間において、制御信号ｐ２ｏにより上記スイッチＴ１とＴ５がオフすると同時に、制御信号ｐｓｐによりスイッチＴ１７、Ｔ８とＴ２０とＴ２１がオンし、帰還キャパシタＣｆ１とＣｆ２がリセットされる。上記制御信号ｐｓｐによりＴ１７、Ｔ８とＴ２０とＴ２１がオフすると同時に制御信号ｐａｏによりスイッチＴ３とＴ４及びＴ７とＴ８がオンし、上記ｓ１とｆ１の差分に参照電圧ＶＲ＋とＶＲ−の差分が加算されて差動増幅回路Ａｍｐにより増幅される。
【００４１】
上記クロックパルスｃｌｋの第３周期目に対応したハイレベル期間において、制御信号ｐ１ｅによりスイッチＴ１０とＴ１４がオンし、基準信号ｆ２が入力キャパシタＣｉ４にサンプルされる。上記クロックパルスｃｌｋの第３周期目に対応したロウレベル期間において、信号部ｓ１が制御信号ｐ２ｅによりスイッチＴ９とＴ１３がオンすることで入力キャパシタＣｉ３にサンプルされる。
【００４２】
なお、上記クロックパルスｃｌｋの第１周期目の前の周期では、上記同様に入力キャパシタＣｆ１とＣｆ２には、その周期に対応した基準信号ｆと信号部が取り込まれているので、上記クロックパルスｃｌｋの第１周期目のタイミングでは、帰還キャパシタＣｆ１とＣｆ２がリセットされ、その後に上記制御信号ｐｓｐによりＴ１７、Ｔ８とＴ２０とＴ２１がオフすると同時に制御信号ｐａｏによりスイッチＴ３とＴ４及びＴ７とＴ８がオンし、上記信号ｓとｆの差分に参照電圧ＶＲ＋とＶＲ−の差分が加算されて差動増幅回路Ａｍｐにより増幅されるものである。
【００４３】
図８には、上記図６のＣＤＳアンプの動作の他の一例を説明するためのタイミング図が示されている。この実施例では、前記図３のタイミング図と同様に、あるタイミングでの増幅動作の後に、次の増幅動作に備えて帰還キャパシタ帰還キャパシタＣｆ１，Ｃｆ２のリセットを行うものである。図８の実施例では上記のように増幅動作の後に帰還キャパシタＣｆ１，Ｃｆ２をリセットしているので、次のタイミングでは直ちに増幅動作を行うことができる。つまり、制御信号ｐｓｐがクロックパルスｃｌｋの最後に発生され、これに対応して制御信号ｐａｏ及びｐａｅによる増幅動作がクロックパルスｃｌｋの最初から上記制御信号ｐｓｐにより帰還キャパシタＣｆ１，Ｃｆ２のリセットが開始されま前に終了するようにされる。
【００４４】
この実施例では、前記ＰＧＡの場合と同様にインタリーブとシェアードアンプ方式の併用により、ＣＤＳの高速化と低電力化が出来る。利得設定を行う比精度を低下させる可変帰還容量を一組だけとすることにより、複数の信号パスが存在するインタリーブ方式でも精度劣化を抑えられる。また帰還容量が一組だけの為に回路規模の増大も抑えられる。
【００４５】
図９には、この発明が適用されたカメラ用前処理ＬＳＩ及びその周辺回路の一実施例のブロック図が示されている。イメージセンサＣＣＤにより形成された画像信号のフィードスルー部と信号部がそれぞれ相関二重サンプリングアンプＣＤＳによりサンプルされ、フィードスルー部と信号部との差分が取り出されて増幅されることにより雑音の除去が行われる。また、相関二重サンプリングアンプＣＤＳにおいて、クランプオフセットの加算も行われる。この相関二重サンプリングアンプＣＤＳの出力は、前記ＰＡＧにより増幅されてアナログ／デジタル変換器ＡＤＣによりデジタルコードに変換される。このデジタル化された画像信号は、信号処理の一部を構成する論理回路ＬＯＧに伝えられ、オフセット補正やチャージポンプＣＰの制御に使われる。
【００４６】
アナログ／デジタル変換器ＡＤＣの出力であるデジタル化された画像信号は、デジタル信号処理回路に伝えられる。デジタル信号処理回路ではＲＧＢの補完や、色再現性を良くする為のカラー補正、更にホワイトバランスの調整などが行われる。信号処理の一部を構成する論理回路ＬＯＧでは、アナログ／デジタル変換器ＡＤＣより伝えられたデジタルコードを元にオフセットの補正が行われる。また、制御回路はＣＤＳとＰＧＡのゲインを所望の値に設定し、クロック発生回路はカメラ用前処理ＬＳＩ（ＡＦＥ）、デジタル信号処理回路を動作させる為のクロックを発生させる。
【００４７】
論理回路ＬＯＧは、上記アナログ／デジタル変換器ＡＤＣにより形成されたデジタルコードの画像信号を受け、チャージポンプＣＰを制御して上記クランプオフセット（黒レベル補正）を行う補正電圧を形成する。この補正電圧は電圧保持キャパシタに保持される。この補正電圧は、サンプル／ホールド回路ＳＨを介して上記相関二重サンプリングアンプＣＤＳに入力されてクランプオフセットの加算が行われる。この補正電圧は、イメージセンサＣＣＤからの信号の少なくとも１ラインの期間にわたって保持される必要があり、特に制限されないが、キャパシタを用いて保持される。
【００４８】
図１０には、上記アナログ／デジタル変換器ＡＤＣに使用されるゲイン２倍のＳ／Ｈアンプの一実施例の回路図が示されている。この実施例では、アンプ本体ＡｍｐとＤＡＣの入力ｄ０〜ｄ２のスイッチ部は共有し、キャパシタを二組設けてスイッチで切り替えてインタリーブ化するものである。アンプ本体Ａｍｐは、完全差動型アンプであり、入力信号をサンプルしてホールドするキャパシタ（コンデンサ）４個を一組としてそれを二組Ｃ１〜Ｃ４，Ｃ５〜Ｃ８持つ。一端が完全差動型アンプＡｍｐの正入力端（＋）にスイッチを介して接続されたＣ１とＣ３、及びＣ５とＣ７のキャパシタと、一端が完全差動型アンプＡｍｐの負入力端（−）にスイッチを介して接続されたＣ２とＣ４、及びＣ６とＣ８のキャパシタを有する。同図では、スイッチを信号名で表している。上記スイッチによる回路の切り替えは、次のタイミング図から明らかにされる。
【００４９】
図１１には、図１０のＳ／Ｈアンプの動作タイミング図が示されている。クロック信号φsodとφhev、及びφsevとφhodはそれぞれ同相の信号で、φsodとφhod、及びφsevとφhevは逆相の信号である。ここで、φsodとφsevの文字ｓはサンプリングパルスであることを示し、φhodとφhevの文字ｈはホールドパルスであることを示す。そして、φsod とφhod の文字ｏｄはインタリーブの奇数を示し、φsevとφhevの文字ｅｖはインタリーブの偶数を示している。
【００５０】
奇数側のサンプル時（クロック信号φsod＝１（ハイレベル）、φhod＝０（ロウレベル））に、Ｃ１、Ｃ３のキャパシタの他端は正の入力信号Ｖi+が供給され、Ｃ２、Ｃ４のキャパシタの他端は負の入力信号Ｖi-が供給され、完全差動型アンプＡｍｐの入力端（＋，−）には、所期の電圧ＶＲＴにバイアスされる。
【００５１】
偶数側のサンプル時（クロック信号φsev＝１（ハイレベル）、φhev＝０（ロウレベル））に、Ｃ５、Ｃ７のキャパシタの他端は正の入力信号Ｖi+が供給され、Ｃ６、Ｃ８のキャパシタの他端は負の入力信号Ｖi-が供給され、完全差動型アンプＡｍｐの入力端（＋，−）は、所期の電圧ＶＲＴにバイアスされる。
【００５２】
奇数側のホールド時（クロック信号φsod＝０（ロウレベル）、φhod＝１（ハイレベル））には、Ｃ１、Ｃ２のキャパシタの他端は、異なる参照電圧ＶＲＴ若しくはＶＲＢに接続されるか、他端同士が短絡されるかが選択される。他方、Ｃ３、Ｃ４のキャパシタの他端は、それぞれ、完全差動型アンプＡｍｐの負出力端（−）、正出力端（＋）に接続される。
【００５３】
偶数側のホールド時（クロック信号φsev＝０（ロウレベル）、φhev＝１（ハイレベル））には、Ｃ５、Ｃ６のキャパシタの他端は、異なる参照電圧ＶＲＴ若しくはＶＲＢに接続されるか、他端同士が短絡されるかが選択される。他方、Ｃ７、Ｃ８のキャパシタの他端は、それぞれ、完全差動型アンプＡｍｐの負出力端（−）、正出力端（−）に接続される。
【００５４】
上記奇数側のホールド時（クロック信号φsod＝０、φhod＝１）に、Ｃ１、Ｃ２のキャパシタの他端のそれぞれの接続状態を、ａ）ＶＲＴ、ＶＲＢ  ｂ）短絡、  ｃ）ＶＲＢ、ＶＲＴの３つ状態を選択することでＤＡＣ機能を果たす。
【００５５】
上記偶数側のホールド時（クロック信号φsev＝０、φhev＝１）に、Ｃ５、Ｃ６のキャパシタの他端のそれぞれの接続状態を、ａ）ＶＲＴ、ＶＲＢ  ｂ）短絡、  ｃ）ＶＲＢ、ＶＲＴの３つ状態を選択することでＤＡＣ機能を果たす。
【００５６】
上記奇数側のサンプル時にＣ１、Ｃ２のキャパシタに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をＣ３、Ｃ４のキャパシタにそれぞれ電荷転送することで減算と増幅を同時に実現される。同様に、偶数側のサンプル時にＣ５、Ｃ６のキャパシタに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をＣ７、Ｃ８のキャパシタにそれぞれ電荷転送することで減算と増幅を同時に実現される。
【００５７】
この実施例のＳ／Ｈアンプでは、一方（奇数側又は偶数側）がサンプル動作を行っている時には他方（偶数側又は奇数側）はホールド動作を行うというようなインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。つまり、上方の容量Ｃ１〜Ｃ４がアンプ本体Ａｍｐに接続され増幅を行うとき、下方の容量Ｃ５〜Ｃ８がアンプ本体ＡＭＰから切り離されサンプリングを開始する。この動作を交互に繰り返すことで、アンプＡｍｐは常に増幅を行うことになり、その増幅時間はインタリーブ化していないＳ／Ｈアンプの二倍となる。これによりアンプＡｍｐの速度を半分にすることが出来るので消費電流を低減させることができる。
【００５８】
図１２には、この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例の構成図が示されている。この実施例では、信号処理部で形成された信号によりチャージポンプＣＰ１とＣＰ２を制御して上記クランプオフセット（黒レベル補正）を行う半分ずつの補正電圧を形成して、電圧保持回路ＳＨ１とＳＨ２に供給する。そして、その電圧を上記バイアス電圧端子ＶＲ＋とＶＲ−に供給して、前記のような加算動作を行わせて黒レベル補正を行うようにされる。また、信号処理部で形成された利得制御信号により前記図４に示したスイッチＳＷ１〜ＳＷｎのスイッチ制御が行われて上記ＣＤＳ及びＰＧＡの利得が、例えば図９に示したように０−２０ｄｂのように制御される。
【００５９】
この発明に係る相関二重サンプリングアンプＣＤＳでは、後段のＰＧＡ及びアナログ／デジタル変換器ＡＤＣも含めてインタリーブ化する事でそれらを同じクロックパルスｃｌｋで制御でき、速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用ＬＳＩ（ＡＦＥ）の消費電力の大半を占めるアナログ／デジタル変換器ＡＤＣを、精度を犠牲にすることなく低電力化が出来ることで、ＡＦＥの精度を上げつつ消費電力を大幅に低減することが出来る。ＣＤＳアンプ本体にキャパシタを二組設けてインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していない場合の２倍となる。これによりアンプの速度を半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスｇｍ比例し、ｇｍは電流の平方根に比例する為に速度が半分になると電流は１／４となる。
【００６０】
この構成では、電圧保持回路ＶＨＤ１とＶＨＤ２の保持電圧に同じノイズが載った場合でも、上記差動増幅を行う相関二重サンプリングアンプＣＤＳによって相殺させることができる。つまり、前記のように１ラインの期間にわたって保持され補正電圧にコモンモードのノイズが乗ってもそれを相殺させることができるものとなる。このようなクランプオフセット（黒レベル補正）の補正方法を採ることにより、耐ノイズ性を向上させたカメラ用前処理ＬＳＩを得ることができる。
【００６１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、デジタル信号を処理するＤＳＰなどのデジタル信号処理回路にてＰＧＡの一部の利得制御機能を持たせてもよい。差動増幅回路の具体的構成は種々の実施形態を採ることができる。この発明は、前記ＣＤＳ、ＰＧＡの他に可変利得増幅回路を備えた各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００６２】
【図１】この発明に係る可変利得増幅回路の一実施例を示す回路図である。
【図２】図１の可変利得増幅回路の動作の一例を説明するためのタイミング図である。
【図３】図１の可変利得増幅回路の動作の他の一例を説明するためのタイミング図である。
【図４】図１の帰還キャパシタの一実施例を示す回路図である。
【図５】この発明に係る可変利得増幅回路の他の一実施例を示す回路図である。
【図６】この発明に係る可変利得増幅回路を相関二重サンプリング（ＣＤＳ）アンプに適用した場合の一実施例を示す回路図である。
【図７】図６のＣＤＳアンプの動作の一例を説明するためのタイミング図である。
【図８】図６のＣＤＳアンプの動作の他の一例を説明するためのタイミング図である。
【図９】この発明が適用されたカメラ用前処理ＬＳＩの一実施例を示すブロック図である。
【図１０】図９のアナログ／デジタル変換器ＡＤＣに使用されるＳ／Ｈアンプの一実施例を示す回路図である。
【図１１】図１０のＳ／Ｈアンプの動作タイミング図である。
【図１２】この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例を示す構成図である。
【符号の説明】
【００６３】
Ｔ１〜Ｔ２８…スイッチ、Ｃｉ１〜Ｃｉ８…入力キャパシタ、Ｃｆ１，Ｃｆ２…帰還キャパシタ、Ｃ１〜Ｃｎ…キャパシタ、ＳＷ１〜ＳＷｎ…スイッチ、Ａｍｐ…差動増幅回路、ＣＤＳ…相関二重サンプリングアンプ、ＰＧＡ…プログラマブル・ゲイン・アンプ、ＡＤＣ…アナログ／デジタル変換回路、ＬＯＧ…論理回路、ＣＰ，ＣＰ１，２…チャージポンプ、ＣＣＤ…イメージセンサ、ＳＨ，ＳＨ１，２…電圧保持回路。
【図１】
2007043433.tif 000003
【図２】
2007043433.tif 000004
【図３】
2007043433.tif 000005
【図４】
2007043433.tif 000006
【図５】
2007043433.tif 000007
【図６】
2007043433.tif 000008
【図７】
2007043433.tif 000009
【図８】
2007043433.tif 000010
【図９】
2007043433.tif 000011
【図１０】
2007043433.tif 000012
【図１１】
2007043433.tif 000013
【図１２】
2007043433.tif 000014