(57)【要約】  【課題】メモリセルの書き込み速度判定に基づいてデータ書き込みの高速化を可能とした不揮発性半導体記憶装置を提供する。  【解決手段】電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、書き込み速度ベリファイ後、前記識別データを参照して前記第１のセル群と第２のセル群とに異なる書き込み条件で交互に書き込みが行われる。  【選択図】  図７
2007004861.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第１のセル群と第２のセル群とに異なる書き込み条件で交互に書き込みが行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１のセル群の書き込みのための第１の書き込みパルス印加と、第２のセル群の書き込みのための第１の書き込みパルスとは異なる電圧の第２の書き込みパルス印加とが続いて行われた後に、両セル群について書き込みベリファイが同一条件で同時に行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
書き込み速度ベリファイ後、第１のセル群と第２のセル群に転送される書き込みデータは、前記センスアンプ回路が保持する識別データに基づいて交互に反転される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
書き込みベリファイの後、全選択メモリセルの書き込みが終了したか否かを判定する書き込み終了検知が行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
書き込みベリファイの後、第１のセル群と第２のセル群に対してそれぞれ書き込みが終了したか否かを判定する書き込み終了検知が行われ、書き込み終了が検出された側のセル群に対して、その後書き込みパルス印加が行われない
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記書き込み終了検知は、書き込みパルス印加中に行われる
ことを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。
【請求項７】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第１及び第２の少なくとも二つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第１及び第２のデータ状態の少なくとも第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
前記書き込み速度ベリファイ後、前記識別データを参照して第１のセル群と第２のセル群に対して異なる条件で交互に書き込みが行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１及び第２のデータ状態はそれぞれ、第１のしきい値電圧分布とこれより高い第２のしきい値分布として定義されるものであり、
第１のデータ状態への書き込みサイクルでは、順次ステップアップされる第１の書き込みパルスによる第１のセル群に対する書き込みと、第１の書き込みパルスより高くかつ順次ステップアップされる第２の書き込みパルスによる第２のセル群に対する書き込みとが交互に行われ、各第１及び第２の書き込みパルス印加後に両セル群に対して第１の書き込みベリファイが同一条件で同時に行われ、
第２のデータ状態への書き込みサイクルの前半部は、第１のデータ状態への書き込みサイクル内の第２の書き込みパルスを用いて書き込みが行われ、その書き込み状態の確認は前記第１の書き込みベリファイに続く第２の書き込みベリファイにより行われ、後半部は、第２の書き込みパルスに引き続いてステップアップされる第３の書き込みパルスとその後の第３の書き込みベリファイの繰り返しにより行われる
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
第１のデータ状態の書き込み終了検知は、前記第１のデータ状態の書き込みサイクル内で前記各第１及び第２の書き込みパルス印加中にそれぞれ、第１のデータ状態に書かれるメモリセルの第１のセル群及び第２のセル群に対して行われ、
第２のデータ状態の書き込み終了検知は、前記前半部では前記各第２の書き込みパルス印加中に行われ、後半部では前記各第３の書き込みパルス印加中に行われる
ことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第１乃至第３の少なくとも３つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第１の書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度が遅い第２のセル群とに分類する第１の識別データを取得すると共に、書き込みシーケンスの中頃に第３のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第２の書き込み速度ベリファイを行って、それらのメモリセルを第３のセル群とそれより書き込み速度が遅い第４のセル群とに分類する第２の識別データを取得し、
書き込みシーケンスの前半部で前記第１のデータ状態に書かれるべきメモリセルに対して、前記第１の識別データを参照して第１のセル群と第２のセル群に対してそれぞれ第１の書き込みパルスとこれより高い第２の書き込みパルスによる書き込みが交互に行われ、
書き込みシーケンスの後半部で前記第３のデータ状態に書かれるべきメモリセルに対して、前記第２の識別データを参照して第３のセル群と第４のセル群に対してそれぞれ第３の書き込みパルスとこれより高い第４の書き込みパルスによる書き込みが交互に行われ、
第２のデータ状態に書かれるべきメモリセルに対する書き込みには、前記第１のデータ状態が書かれるべきメモリセルの第２のセル群の書き込み時に与えられる第２の書き込みパルスと、前記第３のデータ状態が書かれるべきメモリセルの第３のセル群の書き込み時に与えられる第３の書き込みパルスとが用いられる
ことを特徴とする不揮発性半導体記憶装置。  
【請求項１１】
前記メモリセルアレイは、直列接続された複数のメモリセルとその両端部に配置された選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１，７，１０のいずれかに記載の不揮発性半導体記憶装置。
【請求項１２】
前記書き込みシーケンス制御を行う内部制御回路を有する
ことを特徴とする請求項１，７，１０のいずれかに記載の不揮発性半導体記憶装置。
【請求項１３】
前記センスアンプ回路は、複数のメモリセルの同時読み出し又は書き込みを行うための複数のセンスユニットを有し、各センスユニットは、
書き込みデータがロードされる第１のデータラッチと、
第１のデータラッチに付属して、書き込みベリファイの読み出しデータに基づいて前記第１のデータラッチに次の書き込みサイクルの書き込みデータを書き戻すための書き戻し回路と、
前記第１のデータラッチと併設されて、書き込みシーケンスの初期に前記第１のデータラッチにロードされた書き込みデータが転送されると共に、前記書き込み速度ベリファイにより取得される識別データを保持する第２のデータラッチと、
第２のデータラッチに付属して、第２のデータラッチが保持する識別データに基づいて書き込み速度の異なるセル群に対する書き込みを交互に行うためにビット線制御電圧を切り換える働きをする速度切り換え回路と、
前記第１及び第２のデータラッチの保持データにより制御されて、書き込み時に前記速度切り換え回路と協動して必要なビット線制御電圧を出力するためのビット線駆動回路とを有する
ことを特徴とする請求項１，７，１０のいずれかに記載の不揮発性半導体記憶装置。
【請求項１４】
前記各センスユニットの第２のデータラッチが保持する識別データを参照しながら第１のデータラッチの書き込みデータをチェックして、書き込み速度に従って分類されたセル群毎に書き込み終了検知を行うようにした書き込み終了検知回路を有する
ことを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
前記書き込み終了検知回路は、それぞれ複数のセンスユニットの終了検出を行う複数の終了検知ユニットを備えて、全センスユニットの書き込み終了検知を行うように構成されている
ことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第１のセル群と第２のセル群とに対して異なる書き込み条件で交互に書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１７】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第１及び第２の少なくとも二つのデータ状態を同時に書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、第１及び第２のデータ状態の少なくとも第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
第１のデータ状態に書かれるべきメモリセルに対して、前記書き込み速度ベリファイ後、前記識別データを参照して第１及び第２のセル群にそれぞれステップアップされる異なる電圧の第１及び第２の書き込みパルスにより交互に書き込みを行い、
第２のデータ状態に書かれるべきメモリセルに対して、前記第２の書き込みパルスにより前記第２のセル群と同時に書き込みを行うと共に、引き続きステップアップされる第３の書き込みパルスにより書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１８】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第１乃至第３の少なくとも３つのデータ状態を同時に書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第１の書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とこれより書き込み速度が遅い第２のセル群とに分類する第１の識別データを取得し、
書き込みシーケンスの前半部で前記第１のデータ状態に書かれるべきメモリセルに対して、前記第１の識別データを参照して第１のセル群と第２のセル群に対してそれぞれ第１の書き込みパルスとこれより高い第２の書き込みパルスによる書き込みを交互に行い、
書き込みシーケンスの中頃に第３のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第２の書き込み速度ベリファイを行って、それらのメモリセルを第３のセル群とそれより書き込み速度が遅い第４のセル群とに分類する第２の識別データを取得し、
書き込みシーケンスの後半部で前記第３のデータ状態に書かれるべきメモリセルに対して、前記第２の識別データを参照して第３のセル群と第４のセル群に対してそれぞれ第３の書き込みパルスとこれより高い第４の書き込みパルスによる書き込みを交互に行い、
第２のデータ状態に書かれるべきメモリセルに対して、前記第１のデータ状態が書かれるべきメモリセルの第２のセル群の書き込み時に与えられる第２の書き込みパルスと、前記第３のデータ状態が書かれるべきメモリセルの第３のセル群の書き込み時に与えられる第３の書き込みパルスとにより書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にデータの高速書き込み技術に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つに、ＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリは、約４Ｆ２（Ｆ：最小加工寸法）いう小さい単位セル面積のメモリセル構造により、微細化および大容量化の点で他の不揮発性半導体メモリをリードしている。一つのメモリセルに２ビット以上のデータを記憶する多値記憶技術を用いれば、チップ面積を増大させることなく、記憶容量を２倍以上に増加させることもできる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、今日、さまざまな携帯機器の不揮発な記録メディアに応用されており、それらのアプリケーションにおいては、大容量化のみならずアクセススピードの向上も求められている。今日ではＮＡＮＤ型フラッシュメモリのアクセススピードが記録メディアのアクセススピードに大きく影響するようになっており、特に、書き込みのスループット向上が課題となっている。
【０００４】
ＮＡＮＤ型フラッシュメモリでの書き込みにはＦＮトンネル電流が用いられる。また、書き込み制御には、書き込みパルス印加動作とその後のベリファイ動作を、書き込み電圧をステップアップさせながら繰り返すという手法が用いられる。このとき書き込み時間は、書き込み速度の速いセルと遅いセルのしきい値電圧シフトの速度差と、書き込み電圧のステップアップの大きさでほぼ決まる。
【０００５】
具体的に所望のしきい値分布の書き込みに必要な書き込みサイクル数は、セルの書き込み速度差を表す１回の書き込みパルスで作られるしきい値分布幅を、書き込みパルスの刻み（ステップアップ電圧）で割ることにより求められ、書き込み時間はその書き込みサイクル数にほぼ比例する。２値記憶動作においては、消去状態から一つの書き込みデータ状態にしきい値電圧をシフトさせればよいため、書き込みデータ状態として許容されるしきい値レベルの範囲が広く、比較的大きなステップアップ電圧で書き込むことができる。
【０００６】
しかし多値記憶動作の場合、例えば４値記憶においては、書き込みデータに応じて、消去状態から３つの書き込みデータ状態を作る必要があるため、一つの書き込みデータ状態に割り当てられるしきい値レベルの範囲が狭い。したがって、小さいステップアップ電圧で少しずつしきい値をシフトさせながら書き込むことが必要になり、２値記憶に比べて書き込みサイクル数は増加し、書き込み時間が長くなる。
【０００７】
更に、セルアレイの微細化による隣接セル間の容量結合ノイズ（特に浮遊ゲート間容量結合ノイズ）の増大が、フラッシュメモリの書き込みの高速化を妨げる大きな原因となる。特に多値記憶方式では、２値記憶方式に比べてデータしきい値電圧分布の間隔を狭くしなければならず、上述した容量結合ノイズが書き込み速度に大きく影響する。容量結合ノイズの影響を低減するためには、ステップアップ電圧を小さくしなければならない。
【０００８】
従来より、フラッシュメモリの特に多値記憶方式での高速書き込み技術が種々提案されている。例えば、目標とする書き込みしきい値レベルの少し手前に設定したベリファイレベルまでは、大きなステップアップ電圧で書き込みを行い、それ以降は書き込みしきい値シフト量を減少させることで、実質的に高速化を図る技術が提案されている（特許文献１参照）。書き込み後半でしきい値シフト量を抑制するためには、例えば書き込み時のビット線制御電圧を変化させて、ワード線とメモリセルのチャネル間の電位差をそれ以前の書き込みパルス印加動作時よりも小さくするという手法が用いられる。
【０００９】
隣接セル間の容量結合に起因するデータしきい値変動の影響を低減する書き込み方式を採用して、データ書き込みの高速化を図る技術（例えば特許文献２参照）や、データしきい値分布を狭くし或いは書き込み時間を短縮する目的で、最初の書き込み信号の前後にメモリセルのしきい値電圧測定を行って、その後のメモリセルの書き込み条件を決定するという手法（例えば特許文献３参照）も提案されている。
【特許文献１】特開２００３−１９６９８８号公報
【特許文献２】特開２００４−１９２７８９号公報
【特許文献３】特開２０００−１１３６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、メモリセルの書き込み速度判定に基づいてデータ書き込みの高速化を可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の第１の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置であって、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第１のセル群と第２のセル群とに異なる書き込み条件で交互に書き込みが行われる。
【００１２】
この発明の第２の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第１及び第２の少なくとも二つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置であって、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第１及び第２のデータ状態の少なくとも第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
前記書き込み速度ベリファイ後、前記識別データを参照して第１のセル群と第２のセル群に対して異なる条件で交互に書き込みが行われる。
【００１３】
この発明の第３の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第１乃至第３の少なくとも３つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置であって、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第１の書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度が遅い第２のセル群とに分類する第１の識別データを取得すると共に、書き込みシーケンスの中頃に第３のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第２の書き込み速度ベリファイを行って、それらのメモリセルを第３のセル群とそれより書き込み速度が遅い第４のセル群とに分類する第２の識別データを取得し、
書き込みシーケンスの前半部で前記第１のデータ状態に書かれるべきメモリセルに対して、前記第１の識別データを参照して第１のセル群と第２のセル群に対してそれぞれ第１の書き込みパルスとこれより高い第２の書き込みパルスによる書き込みが交互に行われ、
書き込みシーケンスの後半部で前記第３のデータ状態に書かれるべきメモリセルに対して、前記第２の識別データを参照して第３のセル群と第４のセル群に対してそれぞれ第３の書き込みパルスとこれより高い第４の書き込みパルスによる書き込みが交互に行われ、
第２のデータ状態に書かれるべきメモリセルに対する書き込みには、前記第１のデータ状態が書かれるべきメモリセルの第２のセル群の書き込み時に与えられる第２の書き込みパルスと、前記第３のデータ状態が書かれるべきメモリセルの第３のセル群の書き込み時に与えられる第３の書き込みパルスとが用いられる。
【発明の効果】
【００１４】
この発明によると、メモリセルの書き込み速度判定に基づいてデータ書き込みの高速化を可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１６】
前述したような、従来提案されている高速化技術を適用しても、同時に書き込む複数のメモリセル間の書き込み速度の差が大きいと書き込みサイクル数は増加し、高速化改善効果は減殺される。特にフローティングゲート型メモリセルにおいては、制御ゲートとフローティングゲートの容量カップリング比のばらつきが書き込み速度の差をもたらす。
【００１７】
以下の実施の形態では、あるデータ状態に書かれるべきメモリセルに対して、所定の書き込みパルス印加後に書き込み速度判定を行って、書き込み速度の識別データを取得し、その後この識別データを参照して書き込み速度の異なるセル群に対して交互に適切な書き込みパルス印加を行う。
［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路の等価回路構成を示す。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵを配列して構成されている。ＮＡＮＤセルユニットＮＵは、複数個（例えば３２個）のメモリセルＭ０−Ｍ３１が直列接続されたＮＡＮＤストリングと、その両端をそれぞれソース線ＣＥＬＳＲＣ及びビット線ＢＬｅ（ＢＬｏ）に接続するための選択ゲートトランジスタＳ１及びＳ２とにより構成される。
【００１８】
メモリセルのＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧ１，ＳＧ２に接続される。
【００１９】
ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、“ブロック”と定義され、これがデータ消去の単位となる。ビット線の方向に、複数のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｊが配列される。
【００２０】
メモリセルアレイ１のブロック選択及びワード線選択を行うために、ロウデコーダ２が配置されている。ロウデコーダ２は、ブロック選択を行うブロックデコーダと、選択されたブロック内の複数本のワード線と２本の選択ゲート線に駆動電圧を供給するためのドライバを含む。
【００２１】
メモリセルアレイ１のビット線に接続されてデータ読み出し及び書き込みを行うためのセンスアンプ回路３が設けられている。センスアンプ回路３は、それぞれセンスアンプ兼ページバッファである１ページ分のセンスユニットＳＡ／ＰＢを配列して構成される。
【００２２】
この実施の形態では、各センスユニットＳＡ／ＰＢは、偶数番ビット線ＢＬｅとこれに隣接する奇数番ビット線ＢＬｏとで共有される。これは、セルアレイ１の微細化により、ビット線ピッチ毎にセンスユニットを配置することが困難であること及び、隣接ビット線間の容量結合ノイズが大きくなることを考慮した結果である。偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは、その一方が選択される時に他方をシールド線として用いることにより、ビット線間容量結合ノイズの影響を低減することができる。
【００２３】
この実施の形態のフラッシュメモリでは、一つのワード線と全偶数番ビット線により選択されるメモリセルの集合が第１ページ（偶数ページ）を構成し、同ワード線と全奇数ビット線により選択されるメモリセルの集合が第２ページ（奇数ページ）を構成する。各ページが同時にデータ読み出し及び書き込みが行われる単位である。
【００２４】
図２は、センスユニットＳＡ／ＰＢの構成例を示している。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介し、偶奇ビット線選択を行うＮＭＯＳトランジスタＱｅ，Ｑｏを介してビット線ＢＬｅ，ＢＬｏに接続される。クランプ用トランジスタＱ１は、ビット線電圧クランプの機能とビット線データのプリセンスアンプの機能を有する。センスノードＮｓｅｎにはまた、ビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２と、電荷保持用キャパシタＣが接続されている。
【００２５】
センスノードＮｓｅｎには、それぞれ転送用ＮＭＯＳトランジスタＱ３，Ｑ７，Ｑ１１を介してデータラッチ１１，１２，１３が並列接続されている。データラッチ１１，１２，１３は、クロックトインバータを用いて構成されている。
【００２６】
データラッチ１１は、データ書き込み及び読み出しに用いられるメインのデータ記憶回路である。このデータラッチ１１のデータノードＮ１とセンスノードＮｓｅｎの間には、書き込みデータを一時保持する記憶ノードＤＤＣを備えたデータ書き戻し回路１４が構成されている。
【００２７】
データ記憶ノードＤＤＣとなるＮＭＯＳトランジスタＱ５のゲートと、データノードＮ１との間にはデータ転送用ＮＭＯＳトランジスタＱ４が設けられている。トランジスタＱ５とセンスノードＮｓｅｎの間には、記憶ノードＤＤＣの保持データに応じて次サイクルの書き込みデータを決定するための、書き戻し用のＮＭＯＳトランジスタＱ６が設けられている。
【００２８】
データラッチ１３は、外部とのデータの授受を行うために設けられている。このため、そのデータノードＮ３，Ｎ４は、カラム選択ゲートトランジスタＱ１２，Ｑ１３を介してデータ線ＤＬ，ＤＬＢに接続されている。
【００２９】
もう一つのデータラッチ１２は、書き込みシーケンスの初期に書き込みデータが転送されると共に、その後１ページのメモリセルのうち所望のデータ状態に書き込むべきメモリセルを、書き込み速度に応じて分類する識別データを保持するために用意されている。このデータラッチ１１のデータノードＮ１ＳとセンスノードＮｓｅｎの間には、書き込みデータを一時保持する記憶ノードＤＤＣＳを備えた速度切り換え回路１５が構成されている。
【００３０】
速度切り換え回路１５は、具体的には後に詳述するように、メモリセルの書き込み速度判定の結果である識別データに基づいて、相対的に書き込み速度の速いメモリセルと遅いメモリセルとに対する書き込み動作を切り換える働き（即ちビット線制御電圧を切り換える働き）をする。その構成は、データラッチ１１側の書き戻し回路１４と同様である。即ちデータ記憶ノードＤＤＣＳとなるＮＭＯＳトランジスタＱ９のゲートと、データノードＮ１Ｓとの間にはデータ転送用ＮＭＯＳトランジスタＱ８が設けられている。トランジスタＱ９とセンスノードＮｓｅｎの間には、記憶ノードＤＤＣＳの保持データに応じて書き込みデータを決定するための、書き戻し用のＮＭＯＳトランジスタＱ１０が設けられている。
【００３１】
またデータ書き込み時、ターデータラッチ１１，１２のデータ状態に応じてビット線電圧を制御する電圧を出力するためのビット線駆動回路１６が設けられている。ビット線駆動回路１６は、相補的なタイミング信号ＰＲＯＧＢ及びＰＲＯＧにより同時にオンオフされる活性化用のＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱ１６を有する。これらの活性化トランジスタＱＰ１とＱ１６との間に、データラッチ１１のデータノードＮ２により共通ゲートが駆動されるＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱ１４と、データラッチ１２のデータノードＮ２Ｓによりゲートが駆動されるＮＭＯＳトランジスタＱ１５とが直列接続されている。
【００３２】
図３は、この実施の形態のＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、カラムデコーダ７により制御されて、データバス１０及びデータバッファ８を介して行われる。
【００３３】
内部制御回路であるコントローラ５には、各種の外部制御信号（チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等）が入力される。コントローラ５はこれらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”とコマンド“Ｃｏｍ”を識別し、アドレスはアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ７に転送し、コマンドはコントローラ５においてデコードされる。
【００３４】
コントローラ５は外部制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧（電源電圧より昇圧された内部電圧）を発生するために、内部電圧発生回路９が設けられている。この内部電圧発生回路９もコントローラ５により制御されて、必要な電圧を発生する昇圧動作を行う。
【００３５】
図４は、データしきい値分布とその書き込み法を示している。ここでは、多値データ記憶動作の例として、１メモリセルが２ビット記憶を行う４値データ記憶方式の場合を説明する。４値データは、上位ページデータ“ｘ”と下位ページデータ“ｙ”を用いて“ｘｙ”で表される。即ち、４値データ記憶方式では、２値データ記憶方式に比べて、2倍のページ数のデータを記憶することになる。
【００３６】
図４の下段は、消去状態“Ｅ”と、これから書かれる３つのデータ書き込み状態“Ａ”，“Ｂ”及び“Ｃ”のしきい値分布を示している。例えば消去状態“Ｅ”は、負のしきい値電圧状態であり、書き込み状態“Ａ”，“Ｂ”，“Ｃ”はこの順に高くなる正のしきい値電圧状態である。そして、消去状態“Ｅ”には、データ“１１”が、書き込み状態“Ａ”，“Ｂ”及び“Ｃ”にはそれぞれ、データ“０１”，“１０”及び“００”が割り付けられる。
【００３７】
図４の上段は、下位ページ書き込み（１）を示している。この下位ページ書き込み（１）は、所望のデータ状態“Ｂ”よりしきい値電圧が低い中間データ状態“Ｍ”を得るための粗い書き込み動作である。図４の下段には、上位ページ書き込みシーケンス内で同時書き込みとなる、消去状態“Ｅ”からデータ状態“Ａ”を書き込む上位ページ書き込み（１）と、データ状態“Ｍ”からデータ状態“Ｃ”を書き込む上位ページ書き込み（２）及び、データ状態“Ｍ”からデータ状態“Ｂ”を書き込む下位ページの追加書き込み（２）が示されている。
【００３８】
下位ページ書き込み（１）は、選択ワード線への書き込みパルス印加動作とその書き込み状態を確認するための書き込みベリファイ動作とを繰り返す。書き込みベリファイでは、書き込むべきしきい値分布の下限値に相当するベリファイ電圧Ｖｍｖｆｙを選択ワード線に与える読み出し動作となる。
【００３９】
上位ページ書き込み（１），（２）及び下位ページの追加書き込み（２）には、同時に書き込みパルス印加動作が行われ、それぞれのデータしきい分布の下限値に相当するベリファイ電圧Ｖａｖｆｙ，Ｖｂｖｆｙ，Ｖｃｖｆｙを用いた書き込みベリファイが別々に行われる。
【００４０】
ここで、下位ページ書き込み（１）に着目して、一般的な書き込み動作例を示すと、図６に示すように、書き込み電圧は、書き込みサイクル毎に所定のステップアップ電圧（ΔＶｐｇｍ）だけ上昇させられる。最初の書き込みパルスＰ１は、同時書き込みされるメモリセルの中で最も書き込み速度の速いメモリセルのしきい値が所望の書き込み分布の範囲を飛び越えてシフトしないような書き込み電圧が選択される。この書き込み電圧の初期値がメモリセルにとって高すぎると、オーバープログラムされて、それ自身が誤ったデータになったり、直列に接続されたＮＡＮＤセルユニット内の他のセルデータも壊してしまう。
【００４１】
図６において、例えば、書き込みパルスＰ１０を印加して書き込みが終了するものとする。書き込み終了の判定は、ベリファイ読み出しの後に、センスアンプ内の“０”書き込みデータが全て“１”書き込みデータに更新されていることを検出して行われる。
【００４２】
図７は、この実施の形態での書き込みパルス印加状態を、図６に対応させて示している。この実施の形態では、最初に書き込みパルスＰ１を印加した後に、データ“Ｍ”を書き込むべきメモリセル（即ち同時に“０”書き込みがなされるメモリセル）のしきい値電圧のシフト状態を検出することにより、それらの書き込み速度を判定する“書き込み速度ベリファイ”（或いは単に“速度ベリファイ”という）を行う。
【００４３】
図４の上段に破線で示したしきい値分布は、消去状態“Ｅ”の分布からデータ“Ｍ”から書かれる途中のメモリセルのしきい値分布である。書き込み速度の速いセルは、元の消去状態“Ｅ”のしきい値分布からいくらかしきい値電圧がシフトしてデータ“Ｍ”のそれに近づく。書き込み速度の遅いメモリセルはほとんどしきい値電圧がシフトせずに、消去状態“Ｅ”のしきい値分布内に残ったままとなっている。
【００４４】
図４に破線で示す、想定されるしきい値分布の中央値に相当するＶｓｖｆｙ１を判定レベルとする読み出し（即ち書き込み速度ベリファイ）を行うと、ベリファイ電圧Ｖｓｖｆｙ１より高いしきい値にシフトした第１のセル群（“０”データとして読み出される）は、ハッチングを施した範囲即ちＶｓｖｆｙ１より低いしきい値の第２のセル群（“１”データとして読み出される）に比べて、相対的に書き込み速度が速いということができる。
【００４５】
以下の説明では、上述の第１及び第２のセル群に属するメモリセルをそれぞれ、高速セル（Ｆａｓｔ  Ｃｅｌｌ）及び低速セル（Ｓｌｏｗ  Ｃｅｌｌ）と称するものとする。前述のように、ベリファイ電圧Ｖｓｖｆｙ１を用いた読み出しでは、高速セルは“０”，低速セルは“１”として読まれるが、これが書き込み速度の識別データとなる。
【００４６】
以上の書き込み速度ベリファイはセンスユニットＳＡ／ＰＢ内で行われる。センスユニットＳＡ／ＰＢはこの速度ベリファイにより、１ページ分のセルのうち所望のデータ状態に書き込むべきメモリセルについて、書き込み速度の識別データを取得する。この書き込み速度ベリファイの後は、センスユニットＳＡ／ＰＢが取得した識別データに従って、高速セルと低速セルに対する書き込みパルス印加の条件を異ならせて、高速セルと低速セルでほぼ同時的に書き込みが進行するようにする。
【００４７】
即ち、図７に示すように、書き込み速度ベリファイの結果に基づいて、最初の書き込みパルスＰ１から大きくステップアップさせた書き込みパルスＰ６により、低速セルの“０”書き込みを行う。このとき、高速セルは書き込み禁止（“１”書き込み）とする。書き込みパルスＰ１からＰ６へのステップアップ電圧ΔＶｐｇｍ（ｓ）は、書き込み速度ベリファイ読み出しが、どの程度の書き込み速度レベルの判定をしているかに依存する。たとえば、１回の書き込みパルス印加でシフトするしきい値分布幅が３Ｖとして、速度ベリファイ読み出しをする判定レベルが、書き込みの速いものから１．５Ｖくらいの位置、すなわち平均的な書き込み速度の位置である場合には、ΔＶｐｇｍ（ｓ）は１．５Ｖとなる。
【００４８】
書き込みパルスＰ６の印加後、書き込みベリファイ動作を行う。ここでは、書き込みパルスＰ１とＰ６の印加により、メモリセルのしきい値電圧がターゲットの書き込みレベルに到達しているかどうかを判定する。即ち、高速セルと低速セルついて同一条件で同時にベリファイ読み出しを行う。
【００４９】
次に、書き込み未完了の高速セルに対して、書き込みパルスＰ２を印加し、続いて、書き込み未完了の低速セルに対して書き込みパルスＰ７を印加する。書き込みパルスＰ１とＰ２との間のステップアップ電圧、書き込みパルスＰ６とＰ７との間のステップアップ電圧共に、通常のステップアップ電圧ΔＶｐｇｍである。以下、同様の動作を繰り返す。
【００５０】
速度ベリファイ読み出しの動作を、具体的に図９Ａ〜図９Ｃに示すセンスユニット内の主要ノードのデータ遷移を参照して説明する。図７で説明した最初の書き込みパルス印加直後では、未だ“０”書き込みが完了したセルはない可能性が高いが、ここでは各ノードに、上から順に次の4ケースＣａｓｅ（１）〜Ｃａｓｅ（４）の書き込み時のデータを示している。Ｃａｓｅ（１）：高速セルに対する“０”書き込み、Ｃａｓｅ（２）：低速セルに対する“０”書き込み、Ｃａｓｅ（３）：消去状態セルへの“１”書き込み、及びＣａｓｅ（４）：“０”書き込み済みのセルへの“１”書き込み。
【００５１】
書き込みデータロード時にはＣａｓｅ（１），（２）の区別はない。当初の書き込みデータは、図９Ａに示すように、データラッチ１１（ノードＮ１，Ｎ２）に保持され、ノードＮ１のデータは記憶ノードＤＤＣにも転送され保持されている。更に書き込みデータは、データラッチ１２（ノードＮ１Ｓ，Ｎ２Ｓ）に転送され、記憶ノードＤＤＣＳにも同じ書き込みデータが転送保持される。
【００５２】
書き込みパルスＰ１を印加した後の書き込み速度ベリファイ動作は、図４に示したように、負のしきい値電圧である判定レベルＶｓｖｆｙ１によるデータ読み出しとなる。具体的にはメモリセルの負のしきい値電圧を読み出すために、ソースフォロワ動作を利用し、ビット線ＢＬにメモリセルのしきい値電圧の絶対値相当の電圧を出力させて、データ判定を行う。
【００５３】
この速度ベリファイ動作のバイアス条件を図１３に示す。選択ワード線（図の例ではＷＬ１）に０Ｖ、同じＮＡＮＤセルユニット内の他の非選択ワード線には、選択セルの読み出しに影響しないように読み出しパス電圧Ｖｒｅａｄ（約５．５Ｖ）、ソース線ＣＥＬＳＲＣにはＶｄｄ（２．７Ｖ）を印加する。ビット線ＢＬを０Ｖに放電させた状態で、選択ゲート線ＳＧ１，ＳＧ２にそれぞれ４Ｖを与えて選択ゲートトランジスタをオンにすると、ソース線ＣＥＬＳＲＣからビット線ＢＬに流れる電流により、ビット線ＢＬにはメモリセルのしきい値電圧の絶対値相当の電圧│Ｖｔ│が現れる。
【００５４】
書き込みパルスＰ１印加後の前述の４ケースの書き込みしきい値電圧がそれぞれ、Ｖｔ＝０．５Ｖ，−１Ｖ，−１Ｖ，１Ｖであり、ビット線ＢＬに、Ｌ（０Ｖ）、Ｈ（〜１Ｖ）、Ｈ（〜１Ｖ）、Ｌ（０Ｖ）が出力されるものとする。このビット線データをクランプ用トランジスタＱ１のゲートにＶｓｖｆｙ１＋Ｖｔ（ＶｔはＱ１のしきい値電圧）を与えてセンスすると、図９Ａに示すように、センスノードＮｓｅｎにはそれぞれ、“０”，“１”，“１”，“０”のデータが読み出される。即ちビット線電圧がＶｓｖｆｙ１より高ければ、“１”データが読み出され、それより低ければ“０”データが読み出される。前半二つのデータ“０”と“１”が、それぞれ“０”書き込みセルの中でしきい値変化の大きい高速セルとしきい値変化の小さい低速セルとに対応する識別データとなる。
【００５５】
次に、図９Ｂに示すように、トランジスタＱ９のドレインＶＰＲＥに低レベル電圧（Ｖｓｓ）を与え、転送トランジスタＱ１０をオンにして、記憶ノードＤＤＣＳのデータに応じて選択的にセンスノードＮｓｅｎを放電させる（転送動作Ａ１）。これにより、センスノードＮｓｅｎのデータは、“０”，“１”，“０”，“０”に書き換えられる。
【００５６】
更に、書き換えられたセンスノードＮｓｅｎのデータを、転送トランジスタＱ７をオンにしてデータラッチ１２に転送し保持する（転送動作Ａ２）。更にそのデータを、図９Ｃに示すように、記憶ノードＤＤＣＳにも転送し保持する（転送動作Ａ３）。
【００５７】
ここで、ノードＮ１ＳとＤＤＣＳに格納されたデータは、１ページ内のしきい値電圧をシフトさせる“０”書き込みの対象となっているメモリセルの中で、低速セルについて“１”となっている。ここまでに印加された書き込みパルスＰ１は、高速セルに配慮した値に設定されているが、このときは全選択セルで書き込み動作が行われる。そして次に、識別データに基づいて、図７に示すように、低速セル用の書き込みパルスＰ６を与え、低速セルについてのみ書き込み動作を行う。
【００５８】
図９Ｃの状態は、低速セル対応のノードＮ１Ｓに“１”格納されているので、データラッチ１２のデータを用いて低速セルに対して“０”書き込みを行うためには、データラッチ１２のデータを反転させる（即ちノードＮ１ＳとＮ２Ｓのデータを入れ替える）必要がある。これは、識別データの反転と見ることもできるし、或いは識別データに基づく書き込みデータの反転と見なしてもよい。
【００５９】
その速度識別データの反転動作を、次に図１２Ａ〜図１２Ｃを参照して説明する。
【００６０】
図１２Ａは、図９Ｃのデータ状態の続きとなっている。まず、図１２Ａに示すように、プリチャージ用トランジスタＱ２のドレインに高レベル電圧を与えた状態でこれをオンにして、センスノードＮｓｅｎを“Ｈ”レベルに強制充電する（充電動作Ｂ１）。これにより、センスノードＮｓｅｎは、４つのケースについてデータ“１”になる。続いて、図１２Ａに示すように、ノードＮ１Ｓのデータを改めてノードＤＤＣＳに転送する（転送動作Ｂ２）。
【００６１】
次に、図１２Ｂに示すように、トランジスタＱ９のドレイン電圧ＶＰＲＥをＶｓｓ（＝０Ｖ）にし、トランジスタＱ１０をオンさせて、記憶ノードＤＤＣＳのデータに応じてセンスノードＮｓｅｎを放電させる（放電動作Ｂ３）。その結果、センスノードＮｓｅｎのデータは、 “１”，“０”，“１”，“１”（即ち、低速セルに対する“０”書き込みのケースのみ“０”）となる。そしてこのセンスノードＮｓｅｎのデータを、ノードＮ１Ｓに取り込む（転送動作Ｂ４）。
【００６２】
続いて、図１２Ｃに示すように、ノードＮ１ＳのデータをノードＤＤＣＳに転送する（転送動作Ｂ５）。こうして、ノードＮ１Ｓ及びＤＤＣＳは、“０”書き込みの低速セルのみ“０”となり、図１２Ａのデータ状態とは反転される。
【００６３】
この様にノードＮ１Ｓ及びＤＤＣＳのデータ状態を設定した後、図７で説明したように、低速セルに対して“０”書き込みを行うための書き込みパルスＰ６を印加する。
【００６４】
この書き込みパルス印加による低速セル書き込み時のセンスユニットＳＡ／ＰＢのデータ状態を図１１Ａに示す。書き込み時、書き込みパルス印加に先立って、書き込みデータ“０”，“１”に応じて、ビット線を介してＮＡＮＤセルチャネルには、Ｖｓｓ，Ｖｄｄ−Ｖｔを与える。書き込み動作中、選択ゲート線ＳＧ２には例えばＶｄｄが印加されるので、“１”書き込みセルのチャネルは、Ｖｄｄ−Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）まで充電されると、フローティング状態になる。一方、“０”書き込みセルのチャネルは、選択ゲートトランジスタがオンしたまま、０Ｖが転送される。
【００６５】
これにより、選択ワード線に書き込みパルスを印加したときに、“０”書き込みデータが与えられたセルではＦＮトンネリングにより浮遊ゲートに電子が注入され（“０”書き込み）、“１”書き込みデータが与えられたセルでは電子注入が起こらない（“１”書き込み即ち“０”書き込み禁止）、という選択書き込みが行われる。
【００６６】
いまの場合、前述の速度識別データ反転によって、ノードＮ１Ｓには、Ｃａｓｅ（１），（２），（３），（４）でそれぞれ、書き込みデータとして“１”，“０”，“１”，“１”が格納されている。トランジスタＱ９のドレイン電圧ＶＰＲＥを“Ｈ”（＝Ｖｄｄ）として、トランジスタＱ１０をオン、更にクランプ用トランジスタＱ１もオンにすると、ノードＮ１Ｓが“１”の場合、トランジスタＱ９，Ｑ１０を介して（即ち速度切り換え回路１５を介して）、ビット線に“Ｈ”レベル電圧が与えられる。即ち、本来“１”書き込みのケースＣａｓｅ（３），（４）と、“０”書き込みではあるが、書き込み速度が速いと判定されて“１”書き込み（書き込み禁止）とするケースＣａｓｅ（１）について、ＮＡＮＤセルチャネルにＶｄｄが与えられる。
【００６７】
低速セルの“０”書き込みのための“Ｌ”レベルは、ビット線駆動回路１６を介して与えられる。即ち、データラッチ１１のノードＮ２のデータは、“１”，“１”，“０”，“０”であり、“０”書き込みケースＣａｓｅ（１），（２）では、ビット線駆動回路１６のトランジスタＱＰ２がオフ、トランジスタＱ１４がオンとなる。
【００６８】
ビット線駆動回路１６には、データラッチ１２のノードＮ２Ｓによりゲートが制御されるトランジスタＱ１５が挿入されている。図１１Ａのデータ状態は、“０”書き込みを行う低速セルについて、ノードＮ２Ｓ＝“１”であり、これによりトランジスタＱ１５がオンになる。従って、“０”書き込みの低速セルについてのみ、ビット線駆動回路１６からビット線に低レベル電圧が与えられる。
【００６９】
このようにして、低速セルについてのみそのビット線に“０”書き込みデータが出力される。この後前述のように、低速セル書き込み用の書き込みパルスＰ６が与えられ、続いて書き込みベリファイが行われる。この書き込みベリファイは、書き込みパルスＰ１とＰ６の印加によって、メモリセルのしきい値電圧がターゲットの書き込みレベルに到達しているかどうかを判定するもので、ここでは、高速セルも低速セルも同時にベリファイ読み出しを行う。
【００７０】
その書き込みベリファイ動作を、センスユニットＳＡ／ＰＢ内のデータ遷移を示した図１０Ａ〜図１０Ｅを参照して説明する。図４に示すように、データ状態“Ｍ”を確認するには、そのしきい値下限値に設定されたベリファイ電圧Ｖｍｖｆｙを用いる。このベリファイ電圧Ｖｍｖｆｙ（例えば、１Ｖ）を選択ワード線に与え、非選択ワード線にはセルデータによらずメモリセルをオンさせる読み出しパス電圧Ｖｒｅａｄを与え、ビット線側選択ゲート線ＳＧ２に４Ｖを、ソース線側選択ゲート線ＳＧ１に０Ｖを与えた状態で、図１０Ａに示すようにビット線を所定のプリチャージレベルまで充電する。このビット線プリチャージは、プリチャージ用トランジスタＱ２とクランプ用トランジスタＱ１をオンにして行う。
【００７１】
次に、ソース線側の選択ゲート線ＳＧ１に４Ｖを印加して、選択メモリセルによってビット線を放電させる。たとえば、図に示す４ケースＣａｓｅ（１）〜（４）のメモリセルしきい値電圧がそれぞれ、０．５Ｖ（“０”書き込み不十分），０．５Ｖ（“０”書き込み不十分），−１Ｖ（“１”書き込み），２Ｖ（“０”書き込み済み）であるとすると、ビット線は、放電，放電，放電，非放電となる。このビット線電圧をビット線ＢＬとセンスノードＮｓｅｎとの間の電荷分配によりセンスすると、図１０Ｂに示すように、センスノードＮｓｅｎのデータは、“Ｌ”（＝“０”），“Ｌ”，“Ｌ”，“Ｈ”（＝“１”）となる。
【００７２】
次に、再度書き込みを行うために、図１０Ｃに示すように、書き戻し回路１４によるデータ操作を行う。まず、３番目と４番目のケースＣａｓｅ（３），（４）は、“１”書き込みであるため、ベリファイ読み出しの結果にかかわらず、“１”書き込みが継続されるようにする必要がある。ノードＤＤＣには書き込みデータが保持されているため、トランジスタＱ５のドレインに“Ｈ”を与え、トランジスタＱ６をオンにして、ノードＤＤＣのデータに応じてセンスノードＮｓｅｎを充電する（転送動作Ｃ１）。
【００７３】
これにより、３，４番目のケースＣａｓｅ（３），（４）で、センスノードＮｓｅｎが強制的に“１”に設定される。続いて、このセンスノードＮｓｅｎのデータをデータラッチ１１に転送する（転送動作Ｃ２）。
【００７４】
即ち図１０Ｃでは、二つの“０”書き込みセルのしきい値が両方ともにベリファイレベルＶｍｖｆｙに達していなかったため、ベリファイ前と同じデータがラッチ１１に復元されている。
【００７５】
図１０Ｄには、図１０Ｃに対して、ベリファイ電圧Ｖｍｖｆｙに到達したセルがあった場合のデータ状態を示している。図１０Ｄでは、高速セルに対する“０”書き込みのＣａｓｅ（１）について、そのしきい値が１．１Ｖ（書き込み十分）だった場合を想定している。このときビット線センス結果は、センスノードＮｓｅｎが“Ｈ”（データ“１”）となる。
【００７６】
このとき、図１０Ｃの場合と同様の転送動作Ｃ１により、センスノードＮｓｅｎにＣａｓｅ（３），（４）について“１”書き込みデータが復元され、更に転送動作Ｃ２によりセンスノードＮｓｅｎのデータがデータラッチ１１に復元される。
【００７７】
次に、このベリファイ結果によって更新されたデータを使って、次の書き込み（図７に示す書き込みパルスＰ２，Ｐ７の印加）を行う。その前に、次に書き込む対象は、高速セルであるので、速度切り換え回路１５によりデータラッチ１２の識別データを、高速セルに対する書き込みとなるようにセットする。具体的に、図１２Ａ〜１２Ｃを用いて説明した速度識別データ反転動作を行う。結果として、センスユニットは、“０”書き込みの高速セルと、最初から“１”書き込みとされているセルについて、ノードＤＤＣＳが“０”となる、図１２Ａのデータ状態に設定される。
【００７８】
高速セルに対して“０”書き込みが行われる場合のビット線への書き込みデータ転送動作は、図１１Ａに対して、図１１Ｂのようになる。即ちトランジスタＱ９のドレインに“Ｈ”レベルを与え、トランジスタＱ１０をオンにすることで、 “０”書き込みセルではあるが今回は“１”書き込み（書き込み禁止）とされる低速セルのケース（２）について、速度切り換え回路１５によってビット線に“Ｈ”レベルが与えられる。
【００７９】
高速セルに対する“０”書き込み（Ｃａｓｅ（１））のための“Ｌ”レベル及び他の“１”書き込み（Ｃａｃｅ（３），（４））のための“Ｈ”レベルは、ビット線駆動回路１６を介して与えられる。即ち、“１”書き込みのケース（３），（４）については、ノードＮ２の“０”データ（＝“Ｌ”）により、ビット線駆動回路１６のＰＭＯＳトランジスタＱＰ２がオン、ＮＭＯＳトランジスタＱ１４がオフであり、“Ｈ”レベルが出力される。“０”書き込みのケース（１），（２）では、ノードＮ２のデータによりＰＭＯＳトランジスタＱＰ２がオフ、ＮＭＯＳトランジスタＱ１４がオンであり、そのうち高速セルのケース（１）は、ノードＮ２ＳのデータによりＮＭＯＳトランジスタＱ１５がオンであって、“Ｌ”レベルが出力される。
【００８０】
書き込みパルスＰ２の印加の後、書き込みパルスＰ７を印加する場合にも、その前にデータラッチ１２の識別データを反転させて、再度低速セルに対する書き込みとなるようにする。そのデータ反転動作は、図１２Ａ〜図１２Ｃで説明したと同様である。
【００８１】
この実施の形態では、セルの書き込み速度の判定結果に基づいて最初に低速セルに対する書き込みを行う際に、大きなステップアップ電圧ΔＶｐｇｍ（ｓ）を用いるが、高速セルに印加される書き込みパルス列Ｐ１，Ｐ２，Ｐ３，…は、最初のパルスＰ１に対して順次ΔＶｐｇｍずつステップアップしたもの、同様に低速セルに対する書き込みパルス列Ｐ６，Ｐ７，Ｐ８…は、最初のパルスＰ６に対して順次ΔＶｐｇｍずつステップアップしたものとなる。
【００８２】
図６に示す通常の書き込み方式では、書き込みパルス電圧レベルが低い書き込みサイクルの前半部分が高速セルに対して有効な書き込みとなり、電圧レベルが高くなる後半部分（例えばパルスＰ６以降）が低速セルに対して有効な書き込みとなる。これに対して図７に示すこの実施の形態の方式は、図６の書き込みサイクルの後半部分即ちパルスＰ６以降の低速セルに対して有効な書き込みパルス印加を前倒しして、高速セルに対する書き込みパルス印加と並行させたものということができる。この様に、高速セルと低速セルの書き込みが同様に進行するように書き込みパルスの電圧値とタイミングを最適化することにより、書き込みの高速化を図ることができる。
【００８３】
更にこの実施の形態では、高速セルと低速セルに対する書き込みパルス印加を連続させ、その後の書き込みベリファイを共有させている。これにより、書き込みベリファイの回数を減らすことができ、高速書き込みが可能になる。
【００８４】
具体的に説明する。例えば、図６の書き込み方式で、最低速セルが書き込みパルスＰ１０で“０”書き込みできるものとすると、書き込みを完了させるのに、書き込みパルス印加１０回と書き込みベリファイ読み出し１０回が必要である。これに対してこの実施の形態においては、書き込みパルスは１０回、書き込みベリファイ読み出しが５回、書き込み速度ベリファイの読み出しが１回となり、結果としてベリファイを４回程度減らすことができる。一回のベリファイ読み出し時間を約２５μｓｅｃとすると、書き込み時間を約１００μｓｅｃ短縮することができる。
【００８５】
図８は、図７の書き込み動作をわずかに変形した例である。図７では、書き込みパルスＰ１，Ｐ６を印加した後の最初の書き込みベリファイ後、連続する書き込みパルス印加順序として、低速セルに対する書き込みを先にした。これに対して、図８では、最初の書き込みベリファイ後、高速セルと低速セルに対する書き込み順序を交互に入れ替えるようにしている。それ以外は図７と同じである。これによっても同様に、高速書き込みが可能になる。
【００８６】
［実施の形態２］
実施の形態１で説明したように、この発明の技術は、書き込みの速いセルと遅いセルに対して同時並行的に書き込みパルス印加を行うことによって、書き込みベリファイの回数を減らすものであるが、書き込み速度ベリファイのタイミングや読み出し法を、実施の形態１とは異ならせることができる。
【００８７】
図５は、理想的な書き込み速度判定条件を示している。図５に示すように、書き込み速度の速いセルと遅いセルの判定レベル（速度ベリファイ電圧）Ｖｓｖｆｙは、書き込み速度の平均値、即ち書き込みにより得られるしきい値分布上限値Ｖｆａｓｔと下限値Ｖｓｌｏｗの中央レベル付近で行うことが望ましい。しかし、この様な理想的な速度判定を行うためには、書き込み前のデータしきい値分布と、書き込み先のデータしきい値分布とが十分に離れていること、具体的には、（Ｖｆａｓｔ−Ｖｓｌｏｗ）／２以上のしきい値差が必要である。また、最初の書き込みパルス電圧が少し低めに設定されていると、最初の書き込みパルスで書き込みの速いメモリセルもあまりしきい値シフトしない場合もある。
【００８８】
図１４は、その様な場合を考慮して、書き込み速度判定タイミングを、実施の形態１より遅らせた実施の形態である。最初の書き込みパルスＰ１を印加し、書き込みベリファイを行った後、次の書き込みパルスＰ２を印加するまでは、図６の通常方式と同じように書き込みを行っている。
【００８９】
２番目の書き込みパルスＰ２の印加後に、書き込み速度ベリファイを入れる。以下、書き込み速度ベリファイで求められた識別データに従って、実施の形態１と同様に、低速セルに対する書き込みパルスＰ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１と、パルスＰ２に続く高速セルに対する書き込みパルスＰ３，Ｐ４，Ｐ５，Ｐ６とを、交互に印加している。
【００９０】
この様に、書き込み速度ベリファイのタイミングを後ろにずらすことによって、書き込みしきい値分布を速度判定に好ましいレベルまでシフトさせることができる。或いは更に遅い書き込みパルスＰ３，Ｐ４等の後に書き込み速度ベリファイを入れるようにすることもできる。
【００９１】
書き込み先のデータしきい値状態が未書き込みのしきい値状態から十分に離れていない場合においては、書き込み速度の判定タイミングを遅らせると、書き込みの速いメモリセルはターゲットの書き込レベルに到達している可能性が生じる。しかしそのような書き込み速度の速いセルは、従来どおり、書き込みベリファイでパスすると、“０”書き込みから“１”書き込み状態に変えられるので、オーバープログラムは生じない。即ち書き込みサイクルの初期の適当なタイミングで書き込み速度ベリファイを挿入しても、その時点で残されている“０”書き込みセルのみが書き込み速度判定の対象となるので、問題はない。
【００９２】
また、書き込み速度ベリファイのタイミング調整と併せて、書き込み速度ベリファイの読み出しの方法も調整できることが望ましい。例えば実施の形態１では、書き込み速度ベリファイ時、“０”書き込みセルが未だ負のしきい値状態にあることを想定して、選択ワード線を０Ｖとしたソースフォロワ読み出しとした（図１３）が、選択ワード線のレベルを０Ｖ以外の値に設定してもよい。
【００９３】
また書き込み速度ベリファイ時、“０”書き込みセルの多くが正のしきい値状態にあるとすれば、選択ワード線の電圧を０Ｖとして、ビット線からソース線に電流を流してビット線電圧変化を検出する通常の読み出し法を用いてもよい。結果として、図２の速度切り換え回路１５のデータラッチ１２に、高速セルと低速セルを識別する識別データが格納されればよい。
【００９４】
以上のことを考慮しても、書き込み速度判定が必ずしも、図５で説明したような平均的書き込み速度の位置で行えるとは限らない。たとえば、図１５に示すように、同じ書き込み速度ベリファイ電圧Ｖｓｖｆｙに対して、相対的に低速セルが多く判定されるケースＡと、高速セルが多く判定されるケースＢとがあり得る。この様な場合、ケースＡでの、書き込みパルス切り換え時の図７或いは図１４に示すステップアップ電圧ΔＶｐｇｍ（ｓ）が、ケースＢのそれより相対的に小さくなるように、書き込み電圧を調整する。
【００９５】
このように適宜、書き込み速度ベリファイと、書き込みパルス電圧とを最適化することによって、従来よりも書き込み時間を短縮することが可能になる。
【００９６】
［実施の形態３］
ここまでの実施の形態では説明を省略したが、実際の書き込みシーケンスでは、書き込みベリファイの後に、“０”書き込みすべきメモリセルの全てに“０”書き込みがなされたか否か判定する“書き込み終了判定”が行われる。この書き込み終了判定の好ましい態様を次に説明する。
【００９７】
図１６は、図１４の書き込みシーケンスを基本として、その各書き込みベリファイステップの後に書き込み終了検知動作を入れた例を示している。図１６では、書き込み終了検知において、書き込み未完了のときにフェイルフラグ“Ｆ”が出され、書き込み完了を確認してパスフラグ“Ｐ”が出されることを示している。以下の実施の形態でも同様の表示を行うものとする。
【００９８】
この書き込み終了検知は、図１０Ｅに示すように、同時に書き込みが行われている１ページ分のセンスユニットＳＡ／ＰＢのデータラッチ１１のノードＮ１がオール“Ｈ”状態（即ちオール“１”状態）になったか否かを検知することにより行う。
【００９９】
しかし、単にデータラッチ１１のデータだけで、書き込み終了を判断すると、この発明の高速化技術は、２種類の書き込みパルスとベリファイを繰り返すものであるため、不必要な書き込みパルスを印加してしまう場合がある。たとえば、図１６において、書き込み速度の速いセルに対する書き込みは、書き込みパルスＰ５ですべて完了し、書き込み速度の遅いセルに対する書き込みは、書き込みパルスＰ１２で全て完了するものとする。その場合、書き込みパルスＰ６，Ｐ７は、無用な書き込みパルスということになる。
【０１００】
そこで好ましくは、高速セル群と低速セル群とに対してそれぞれ、独立に書き込み終了検知を行う。たとえば、図１７は、図１６と同様の書き込みサイクルについて、各書き込み終了検知Ｆとして上述の２回の終了検知を行った例を示している。これにより、図１６に示した無用な書き込みパルスＰ６，Ｐ７を印加しないようにすることが可能となる。
【０１０１】
上述のように、終了検知対象を２分してそれぞれの書き込み終了検知を行うことを可能とする書き込み終了検知回路の構成例を具体的に図１８及び図１９を参照して説明する。
【０１０２】
書き込み終了検知回路２０は、図１８に示すように、複数の終了検知ユニット２１を併置して構成される。各終了検知ユニット２１は、図１９に示すように、同じカラムアドレスに属する1バイト分８個のセンスユニットＳＡ／ＰＢ（０）−（７）に共通の下位の判定信号線ＣＯＭを有し、この信号線ＣＯＭによりカラム毎の終了検知を行うものである。
【０１０３】
具体的に終了検知ユニット２１は、それぞれのセンスユニットのデータラッチ１２のノードＮ２Ｓが“Ｈ”の場合にデータラッチ１１のノードＮ２のデータが“Ｈ”であることを、信号線ＣＯＭにより検知するように構成されている。前述のように、ノードＮ１Ｓまたはその相補のノードＮ２Ｓは、高速セルと低速セルとを区別する識別データを保持する機能をもつ。よって、この終了検知ユニット２１は、高速セル又は低速セルに対する書き込みの一方の場合について、データラッチ１１のデータで第１の終了検知を行い、更に速度切り換え回路１５のデータラッチ１２の識別データを反転して、他方の場合について、データラッチ１１のデータで第２の終了検知を行うようになっている。
【０１０４】
より具体的に説明すれば、各センスユニットＳＡ／ＰＢ（０）−（７）について、そのノードＮ２Ｓ，Ｎ２のデータ及びチェック信号ＣＨＫがゲートに入るＮＭＯＳトランジスタＱ２１，Ｑ２２及びＱ２３の直列接続によるチェック回路２５が、下位の判定信号線ＣＯＭに接続されている。信号線ＣＯＭには、ＰＭＯＳトランジスタＱＰ２０によりプリチャージ回路２６と電荷保持キャパシタも接続されている。
【０１０５】
書き込み終了検知時に、信号線ＣＯＭが“Ｈ”レベルを維持するか否かを検出するのが、ローカル検知器２２であり、その出力は、上位の判定信号線ＤＥＴＥＣＴを駆動する回路となっている。図１８に示す終了検知ユニット２１は、１ページ分に相当する５１２個（或いは１ｋ個、或いは２ｋ個）に相当するセンスユニットＳＡ／ＰＢの規模で並列に配置され、上位の判定信号線ＤＥＴＥＣＴに接続される。
【０１０６】
この判定信号線ＤＥＴＥＣＴには、下位の判定信号線ＣＯＭにおけると同様に、ＰＭＯＳトランジスタＱＰ１０によるプリチャージ回路２７と電荷保持キャパシタが接続され、また最終的な終了判定信号を出すメイン検知器２３が接続されている。
【０１０７】
この様な書き込み終了検知回路２０を用いた終了検知動作について次に説明する。初期状態では、信号ＰＲＥＢが“Ｌ”で、信号線ＣＯＭ，ＤＥＴＥＣＴは共に、“Ｈ”レベルに充電される。書き込み終了検知モードに入ると、信号ＰＲＥＢが“Ｈ”になり、信号線ＣＯＭ，ＤＥＴＥＣＴはフローティングになる。
【０１０８】
その後、速度切り換え回路１５が所定データ状態に設定された状態で、チェック信号ＣＨＫが“Ｈ”になると、ノードＮ２Ｓが“Ｈ”でありかつ、ノードＮ２が“Ｈ”となっているセンスユニットのチェック回路２５が判定信号線ＣＯＭを放電する。この状態は、まだ書き込みが完了していないセンスユニットがあることを示している。８個のセンスユニットにそれぞれ接続されたチェック回路２５は、信号線ＣＯＭに並列接続されているので、その中にひとつでも書き込み未完了のセンスユニットがあると、信号線ＣＯＭは“Ｌ”となる。
【０１０９】
ローカル検知器２２は、信号線ＤＥＴＥＣＴを接地する回路であるとする。複数の終了検知ユニット２１は、信号線ＤＥＴＥＣＴに並列接続されているため、結局ひとつのメモリセルでも書き込みが完了していないものがあると、判定信号線ＤＥＴＥＣＴは放電されて“Ｌ”レベルになる。メイン検知器２３は、この信号線ＤＥＴＥＣＴが“Ｌ”であれば、書き込みが未完了のセルがあることを検知としたことになる。言い換えれば、信号線ＤＥＴＥＣＴが“Ｈ”レベルを保持すると、対象とする全ての“０”書き込みが完了したことが検知される。
【０１１０】
ノードＮ２Ｓの“Ｌ”が例えば、低速セルであることを示す識別データであるとすると、そのセンスユニットＳＡ／ＰＢは、以上の終了検知動作の対象から外されている。従って以上の書き込み終了検知動作では、高速セルに対する“０”書き込みの終了検知のみが行われる。次いで速度切り換え回路１５のデータラッチ１２の識別データを反転させて同様の書き込み終了検知動作を行えば、低速セルに対する書き込み終了検知ができる。
【０１１１】
以上のような書き込み終了検知方式を採用することによって、図１６に示すように低速セルの書き込みが終了しにくい場合であっても、図１７に示すように、無駄な書き込みパルス印加をなくすことができる。
【０１１２】
［実施の形態４］
上記実施の形態３では、書き込み終了の検知動作を書き込みベリファイの後に行うようにしたが、書き込み終了検知を書き込みパルス印加中に行うこともできる。これは特に、書き込みサイクル数が多い場合に、書き込みの効率向上に有効である。この手法では、書き込みサイクルの最後が書き込みパルス印加動作となり、その最中の書き込み終了検知動作で終了状態がわかる。
【０１１３】
図２０は、その様な実施の形態４の書き込みサイクルを示している。その基本的な書き込みサイクルは、図１７に示す実施の形態３と同様であるが、書き込みパルス印加中に書き込み終了検知を挿入している。具体的にいえば、高速セルに対する書き込みパルス列Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５の各パルス印加中に、高速セルに対する書き込み終了検知を行い、低速セルに対する書き込みパルス列Ｐ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１，Ｐ１３の各パルス印加中に、低速セルに対する書き込み終了検知を行っている。
【０１１４】
高速セルと低速セルに対する終了検知を独立に行うには、先の実施の形態３と同様に、図１８及び図１９で説明した書き込み終了検知回路２０を用いればよい。この終了検知回路２０を用い、速度切り換え回路１５による識別データ反転動作を利用して、高速セルと低速セルについて別々に終了検出を行うことができる。
【０１１５】
従ってこの実施の形態４によっても、実施の形態３と同様に、無用な書き込みパルス印加を防止することができる。また、書き込みパルス印加中に終了検知を行うことにより、更に書き込み時間短縮が可能になる。
【０１１６】
［実施の形態５］
次にこの発明を、しきい値電圧の異なる二つのデータ状態に同時に書き込みを行う場合に適用した実施の形態を説明する。
【０１１７】
４値記憶方式の中では、しきい値の異なる二つのデータ状態の上位ページ書き込みを同時に行う方法がある。例えば図２１は、そのような書き込みパルス印加動作例を示している（例えば、特許文献１参照）。
【０１１８】
書き込みパルスは、最初のパルスＰ１から順次ΔＶｐｇｍずつステップアップされるものとする。しきい値電圧の低い方のデータ状態“Ｘ”の書き込みには、書き込みパルスＰ１−Ｐ８が用いられ、従ってこれらのパルス印加後にデータ“Ｘ”に対する書き込みベリファイＶｅｒｉｆｙ１が挿入されている。しきい値電圧の高い方のデータ状態“Ｙ”の書き込みには、書き込みパルスＰ５−Ｐ１３が用いられ、これらの書き込みパルス印加後にデータ“Ｙ”に対する書き込みベリファイＶｅｒｉｆｙ２が挿入されている。
【０１１９】
この図２１の書き込み方式を基本として、これに高速セルと低速セルに対する並列書き込みというこの発明の方式を適用した実施の形態が図２２である。実際にはここでは、低しきい値側のデータ“Ｘ”の書き込みについて先の各実施の形態と同様に、高速セルと低速セルの書き込みに異なる書き込みパルスを用いる。一方高しきい値側のデータ“Ｙ”の書き込みについては、その書き込みサイクルの前半部は、データ“Ｘ”の書き込みサイクル内のデータ“Ｘ”の低速セルに対応する書き込みパルスＰ５，Ｐ６，Ｐ７，Ｐ８が用いられ、後半部では、それらの書き込みパルスに引き続きステップアップされる書き込みパルスＰ９−Ｐ１２（Ｐ１３）が用いられる。
【０１２０】
具体的に説明する。実施の形態１と同様に、最初の書き込みパルスＰ１の印加後に、書き込み速度ベリファイを行って、データ“Ｘ”を書き込むべきセルの書き込み速度分布を識別する識別データを取得する。そして次に、低速セルに対する書き込みパルスＰ５を印加する。データ“Ｘ”書き込みセルの中の高速セルと低速セルに対する書き込みベリファイＶｅｒｉｆｙ１，データ“Ｙ”書き込みのための書き込みベリファイＶｅｒｉｆｙ２を順次行い、次に識別データに従って高速セルに対する書き込みパルスＰ２を印加する。
【０１２１】
以下、実施の形態１と同様にして、データ“Ｘ”書き込みに関しては、高速セルに対する書き込みパルスＰ１−Ｐ４と、低速セルに対する相対的に高い書き込みパルスＰ５−Ｐ８を交互に与える動作と、それぞれに対する書き込みベリファイ動作Ｖｅｒｉｆｙ１が繰り返される。
【０１２２】
データ“Ｘ”の書き込み終了検知は、実施の形態４と同様である。データ“Ｘ”書き込みの高速セルに対する書き込みパルスＰ１，Ｐ２，Ｐ３，Ｐ４，（Ｐ５）の印加中に高速セルに対する終了検知を行い、低速セルに対する書き込みパルスＰ５，Ｐ６，Ｐ７，Ｐ８の印加中に低速セルに対する終了検知を行う。
【０１２３】
高しきい値側のデータ“Ｙ”書き込みについては、データ“Ｘ”書き込みの低速セルに対する書き込みパルスＰ５−Ｐ８，更にこれに続くパルスＰ９−Ｐ１２（Ｐ１３）により書き込みが行われるようにする。この場合実際には、低速セルに対する最初の書き込みパルスＰ５は、データ状態“Ｙ”を書き込む際にオーバープログラムしないような電圧として選ばなければならない。この場合、書き込み速度判定読み出しのレベルは、パルスＰ１とＰ５の電圧差ΔＶｐｇｍ（ｓ）が、どの程度の書き込み速度差に相当するかによって、適切なレベルに調整されている必要がある。
【０１２４】
図２２では、書き込みパルスＰ８でデータ“Ｘ”書き込みが終了するものとしており、従って、データ“Ｘ”についての書き込みベリファイＶｅｒｉｆｙ１は、パルスＰ５の後から始まり、パルスＰ８の後で終わっている。
【０１２５】
データ“Ｙ”についての書き込みベリファイＶｅｒｉｆｙ２は、パルスＰ５の後から始まり、パルスＰ１２（或いはＰ１３）の後まで行われている。またデータ“Ｙ”の書き込み終了検知は、書き込みパルスＰ５−Ｐ１２（Ｐ１３）の印加中に行っている。
【０１２６】
この実施の形態の場合も、図２１の書き込み方式と比べて、低しきい値側のデータ状態“Ｘ”に対する書き込みにおいて書き込みベリファイ回数が低減され、全体として書き込み時間は短縮される。
【０１２７】
この実施の形態では、低しきい値側のデータ“Ｘ”の書き込みセルを高速セルと低速セルに分けて、それぞれ異なる書き込み条件となるようにしたが、高しきい値側のデータ“Ｙ”の書き込みセルについて同様の書き込み制御を行うようにすることもできる。
【０１２８】
［実施の形態６］
次にこの発明を、しきい値電圧の異なる３つのデータ状態に同時に書き込みを行う場合に適用した実施の形態を説明する。その様な例は、図４で説明した４値データ記憶方式に見られる。この場合、データ状態“Ａ”，“Ｃ”を書き込む上位ページ書き込み（１），（２）及びデータ状態“Ｂ”を書き込む下位ページ書き込み（２）の３データ状態の書き込みが同時に行われる。
【０１２９】
図２３は、その様な３つのデータ状態“Ａ”，“Ｂ”，“Ｃ”を同時書き込みする場合の書き込み動作例を示している。もっともしきい値電圧が低いデータ状態“Ａ”への書き込みには、書き込みパルスＰ１−Ｐ８が、次のしきい値電圧のデータ状態“Ｂ”への書き込みには書き込みパルスＰ５−Ｐ１２が用いられ、もつともしきい値電圧の高いデータ状態“Ｃ”への書き込みには書き込みパルスＰ１０−Ｐ１８が用いられている。
【０１３０】
これらの書き込みパルス印加に対応して、各データ状態“Ａ”，“Ｂ”，“Ｃ”を確認するための書き込みベリファイＶｅｒｉｆｙ１，Ｖｅｒｉｆｙ２，Ｖｅｒｉｆｙ３が、それぞれ図４に示すベリファイ電圧Ｖａｖｆｙ，Ｖｂｖｆｙ，Ｖｃｖｆｙを用いて行われる。
【０１３１】
この様なデータ書き込みに対してこの発明を適用した実施の形態が図２４である。この実施の形態では、書き込みサイクルの前半でデータ“Ａ”と“Ｂ”の書き込みを並行させるために、シーケンスの初期に１回目の書き込み速度判定読み出し（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ１）が行われ、また後半でデータ“Ｂ”と“Ｃ”の書き込みを並行させるために、シーケンスの中程で２回目の書き込み速度判定読み出し（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）が行われる。
【０１３２】
図４の下段には、これらの２回の速度判定読み出し時の仮想的データ状態（破線）と、それに対するベリファイ電圧Ｖｓｖｆｙ１，Ｖｓｖｆｙ２とが示されている。
【０１３３】
また、データ“Ａ”書き込み及び“Ｃ”書き込みのサイクルとそれぞれ一部重なるように行われるデータ“Ｂ”書き込みについては、データ“Ａ”書き込みと並行する前半は、データ“Ａ”書き込みセル中の低速セル書き込みと同時に、電圧の高い方の書き込みパルスを用いて書き込みが行われ、データ“Ｃ”書き込みと並行する後半は、データ“Ｃ”書き込みセル中の高速セル書き込みと同時に、電圧の低い方の書き込みパルスを用いて書き込みが行われる。
【０１３４】
具体的に説明する。実施の形態１と同様に、最初の書き込みパルスＰ１の印加後、もっともしきい値の低いデータ状態“Ａ”への書き込みに関して速度判定読み出し（速度ベリファイ）を行う。その速度判定結果に基づいて、次に低速セルに対する書き込みパルスＰ５を前倒しして与える。その後、書き込みパルスＰ１，Ｐ５によるそれぞれデータ“Ａ”書き込みの高速セル，低速セルに対する書き込みベリファイＶｅｒｉｆｙ１及び、データ状態“Ｂ”への書き込みベリファイＶｅｒｉｆｙ２を行う。以下、データ“Ａ”書き込みは、実施の形態１と同様である。
【０１３５】
この間、データ状態“Ｂ”と“Ｃ”への書き込みは、データ“Ａ”の低速セルに対する、相対的に電圧の高い書き込みパルスＰ５，Ｐ６，Ｐ７，Ｐ８により書き込まれるように、対応するセンスユニットの速度切り換え回路１５の識別データが設定される。
【０１３６】
データ“Ａ”と“Ｂ”への書き込みはそれぞれ、書き込みパルスＰ５とＰ１２で終わるものとする。書き込みパルスＰ５からＰ９までの間、即ち、データ“Ａ”への書き込みとデータ“Ｂ”及び“Ｃ”への書き込みが同時に行われている間は、データ“Ａ”と“Ｂ”についてそれぞれ、書き込みベリファイＶｅｒｉｆｙ１とＶｅｒｉｆｙ２が行われる。
【０１３７】
データ“Ｂ”の書き込みは、書き込みパルスＰ９を印加した時には、まだ完了していない。従って、書き込みパルスＰ９の後、データ“Ｃ”の書き込みベリファイが必要になるまでの間は、データ“Ｂ”に対するベリファイＶｅｒｉｆｙ２のみが行われる。
【０１３８】
データ“Ａ”書き込みの高速セルに対する書き込みパルスＰ１−Ｐ４とその後の書き込みパルスＰ５の印加中に、それらに対する書き込み終了検知が挿入され、また低速セルに対する書き込みパルスＰ５−Ｐ８とその後の書き込みパルスＰ９の印加中に、それらに対する書き込み終了検知が挿入される。また、データ“Ａ”，“Ｂ”の書き込みが並行する前半でのデータ“Ｃ”書き込みは、低速セルに対する書き込みパルスＰ５−Ｐ１０により行われるものとし、それらの書き込みパルス印加中にデータ“Ｃ”の終了検知が挿入される。
【０１３９】
書き込みパルスＰ１０からは、データ“Ｃ”への書き込みベリファイＶｅｒｉｆｙ３が必要になる。この時点で、データ“Ｃ”書き込みをするメモリセルのしきい値は、そのしきい値分布に近づきつつあり、データ“Ｃ”に書き込むべきセルの間で書き込み速度差が見え始めている。
【０１４０】
そこで、書き込みシーケンスの中盤である書き込みパルスＰ１０の印加後、データ“Ｃ”書き込みに関しての書き込み速度判定即ち、第２の速度ベリファイ（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）が行われる。この第２の速度ベリファイ時のセンスユニット内のデータ遷移については、後に説明する。
【０１４１】
第２の速度ベリファイでは、データ“Ａ”への書き込みが終了しており、データ“Ｂ”と“Ｃ”への書き込みが残る状態において、データ“Ｃ”を書き込むべきセルの中の書き込み速度の遅いものが抽出される。データ“Ｂ”への書き込みは、書き込みパルスＰ１０までは、データ“Ａ”の低速セルへの書き込みとして扱われてきたが、２度目の書き込み速度ベリファイを行って、データ“Ｃ”への書き込みを加速するために、その書き込み電圧を引き上げるに際しては、データ“Ｂ”に対する書き込みは、同じステップアップを継続する必要がある。
【０１４２】
そこで、この第２の速度ベリファイの後、データ“Ｂ”への書き込みには、データ“Ｃ”書き込みの高速セルに対する書き込みとして扱う。即ち、書き込みパルスＰ１０の後、これに対してΔＶｐｇｍずつステップアップされる書き込みパルスＰ１１，Ｐ１２，Ｐ１３，Ｐ１４（即ちデータ“Ｃ”の高速セル用書き込みパルス）が、データ“Ｂ”書き込みに用いられる。図の例では、書き込みパルスＰ１２印加後の書き込みベリファイＶｅｒｉｆｙ２でデータ“Ｂ”書き込みが終了し、書き込みパルスＰ１３のタイミングでパスフラグ“Ｐ”が得られる。
【０１４３】
第２の速度ベリファイの後には、得られた識別データに従って、データ“Ｃ”書き込みの低速セルへの書き込みを前倒しすることになる。このため、書き込みパルスＰ１０の後に、ΔＶｐｇｍ（ｓ）だけ高い電圧の低速セル用の書き込みパルスＰ１４が挿入され、以下これに対してΔＶｐｇｍずつステップアップする書き込みパルスＰ１５，Ｐ１６，Ｐ１７，Ｐ１８がデータ“Ｃ”の低速セル書き込みに用いられる。
【０１４４】
書き込みパルスＰ１３でデータ“Ｂ”書き込みの終了が検知され、パルスＰ１７の後にベリファイは、データ“Ｃ”書き込みに対するベリファイＶｅｒｉｆｙ３のみとなって、その後はデータ“Ｃ”書き込みのみが継続される。図の例では、書き込みパルスＰ１４，Ｐ１８のタイミングでそれぞれ、データ“Ｃ”書き込みの高速セルと低速セル書き込みが終了している。
【０１４５】
このように、３つのデータ状態に書き込みを行う場合に、２回の速度ベリファイを行って、高速セルと低速セルに対する同時書き込みというモードを２回設定することが好ましい。更に一般に３以上のデータ状態に同時に書き込みを行う場合に、複数回の速度ベリファイを行って、高速セルと低速セルに対する同時書き込みというモードを複数回設定することができる。
【０１４６】
また、この実施の形態に示したように、同時書き込みされる二つのデータ状態のうち、しきい値の低い方のデータ状態への書き込みに対して２種類の書き込みパルスを使い分ける動作において、しきい値の高い方のデータ状態への書き込みに、高電圧側の書き込みパルスを用いることにより、書き込み効率が高いものとなる。
【０１４７】
更に、４つ以上のデータ状態に並列的に書き込みを行う場合にも、この実施の形態の手法を拡張適用することが可能である。
【０１４８】
次に図２５Ａ〜図２５Ｄを参照して、この実施の形態の２回目の書き込み速度ベリファイ（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）時のセンスユニットＳＡ／ＰＢ内のデータ遷移を説明する。これらの図では、センスユニット内各ノードについて、上から順に次の６ケースＣａｓｅ（１）−（６）のデータ状態が同時に示されている。
【０１４９】
Ｃａｓｅ（１）：高速セルに対するデータ“Ｂ”書き込みの場合、Ｃａｓｅ（２）：低速セルに対するデータ“Ｂ”書き込みの場合、Ｃａｓｅ（３）：高速セルに対するデータ“Ｃ”書き込みの場合、Ｃａｓｅ（４）：低速セルに対するデータ“Ｃ”書き込みの場合、Ｃａｓｅ（５）：消去状態“Ｅ”のセルに“１”書き込みする場合、Ｃａｓｅ（６）：既に書き込みが終わったセルに“１”書き込みをする場合。
【０１５０】
上述の６ケースについて、図２５Ａに示すように、データラッチ１１のノードＮ１には、書き込み速度ベリファイ（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）を行う前のデータ“１”，“０”，“０”，“０”，“１”，“１”が保持されている。この時点で、Ｃａｓｅ（１）のデータ“１”は、データ“Ｂ”書き込みが完了した状態、Ｃａｓｅ（２）のデータ“０”は、データ“Ｂ”書き込みが未完了の状態、Ｃａｓｅ（３），（４）のデータ“０”は、データ“Ｃ”書き込みが未完了の状態、Ｃａｓｅ（５）のデータ“１”は非書き込み（書き込み禁止）の状態、Ｃａｓｅ（６）のデータ“１”は、この書き込み速度ベリファイの時点までにデータ“Ａ”書き込みが完了しているための非書き込み状態を示している。
【０１５１】
ノードＤＤＣでは、Ｃａｓｅ（１）と（２）のデータ“１”と、Ｃａｓｅ（３）と（４）のデータ“１”は、“Ｂ”書き込みと“Ｃ”書き込みを区別するデータとなっており、Ｃａｓｅ（５）と（６）に関しては、最初から非書き込みとなっている場合と書き込み済みとなったものに関してデータ“１”とすることができる。
【０１５２】
書き込み速度ベリファイ（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）の前までのデータ“Ａ”，“Ｂ”，“Ｃ”同時書き込み期間中のセンスアンプデータ状態については、詳細を示さなかったが、“Ａ”書き込みであるか否かは、データラッチ１３のノードＮ３の保持データが“０”であるか否かにより識別可能である。書き込み速度ベリファイＳｐｅｅｄ  Ｖｅｒｉｆｙ２を行う時点では、“Ａ”書き込みは完了しているため、図２４に示すように、データ“Ａ”書き込みを確認する書き込みベリファイＶｅｒｉｆｙ１は実行されることがなく、書き込み速度ベリファイＳｐｅｅｄ  Ｖｅｒｉｆｙ２においても、データラッチ１３のデータを考える必要はない。よって、Ｃａｓｅ（６）のように、書き込みが完了した場合として扱えばよい。
【０１５３】
前述のように、書き込み速度ベリファイ（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）以降の書き込み動作においては、“Ｂ”書き込みと“Ｃ”書き込みが残っており、“Ｃ”書き込みの高速セル書き込みと“Ｂ”書き込みとを同じ書き込みパルス印加動作で行う。そこで、ノードＤＤＣに保持された“Ｂ”書き込みと“Ｃ”書き込みを区別するデータを用いて、書き込み速度ベリファイ（Ｓｐｅｅｄ  Ｖｅｒｉｆｙ２）を行う。そのために、ノードＤＤＣに保持されたデータをノードＮｓｅｎ及びデータラッチ１２を介してノードＤＤＣＳに転送する。
【０１５４】
図２５Ａは、ノードＤＤＣからＤＤＣＳにデータを転送した後、ビット線プリチャージを行っている時のデータ状態である。この段階で、６ケースのセルのしきい値電圧はそれぞれ、Ｖｔ＝２．０Ｖ，１．５Ｖ，２．５Ｖ，１．５Ｖ，−１Ｖ，１Ｖであると仮定している。
【０１５５】
まず選択ワード線に速度ベリファイのためのベリファイ電圧Ｖｓｖｆｙ２（例えば１．８Ｖ）を、同じＮＡＮＤセルユニット内の非選択ワード線に読み出しパス電圧Ｖｒｅａｄを、ドレイン側選択ゲート線ＳＧ２に４Ｖを与える。このバイアス条件の下で、センスユニットのプリチャージトランジスタＱ２及びクランプトランジスタＱ１を用いて、図２５Ａに示すように、ビット線ＢＬを所定の“Ｈ”レベルにプリチャージする。
【０１５６】
次に、ビット線プリチャージ動作を停止し、ソース側選択ゲート線ＳＧ１に４Ｖを与えてビット線を放電させると、図２５Ｂに示すようにメモリセルのしきい値２Ｖ，１．５Ｖ，２．５Ｖ，１．５Ｖ，−１Ｖ，１Ｖに応じてそれぞれ、非放電（Ｈ），放電（Ｌ），非放電（Ｈ），放電（Ｌ），放電（Ｌ），放電（Ｌ）となる。このビット線放電状態を、クランプ用トランジスタＱ１のゲートに所定のセンス用電圧を与えてセンスすると、図２５Ｂに示すようにセンスノードＮｓｅｎは、“１”，“０”，“１”，“０”，“０”，“０”となる。
【０１５７】
ここでの書き込み速度ベリファイの目的は、データ“Ｃ”書き込みのセルについて書き込み速度の識別データを取得することにある。図では、データ“Ｃ”書き込みセルのしきい値電圧が、２．５Ｖと１．５Ｖの場合が挙げられており、これらに対して図２５Ｂに示すセンス結果の“１”，“０”が、目的とする識別データということになる。従って、図２５Ｃ及び図２５Ｄのデータ操作で、それ以外のデータ“Ｂ”書き込み及び“１”書き込みセル対応のデータはもとのデータ状態に復帰させる。
【０１５８】
まず図２５Ｃに示すように、トランジスタＱ９のドレインに“Ｈ”レベルを与えて、ノードＤＤＣＳの保持データによって選択的にオンとなるトランジスタＱ９によりセンスノードＮｓｅｎを充電させる（充電動作Ｄ１）。これにより、データ“Ｂ”書き込みセルとデータ“１”書き込みセル対応の全センスノードＮｓｅｎが“１”になり、データ“Ｃ”書き込みを行う低速セルについてのみ“０”となる。次いで、転送トランジスタＱ７をオンにして、センスノードＮｓｅｎのデータをデータラッチ１２のノードＮ１Ｓに転送する（転送動作Ｄ２）。更に、図２５Ｄに示すように、ノードＮ１ＳのデータをノードＤＤＣＳに転送する（転送動作Ｄ３）。
【０１５９】
以上のデータ操作によって、ノードＮ１Ｓ及びＤＤＣＳは、データ“Ｃ”書き込みセルの速度識別データ（高速セルが“１”，低速セルが“０”）を保持し、それ以外のセル対応データが全て“１”のデータ状態になる。
【０１６０】
この実施の形態の書き込み手法をまとめると、次のようになる。この実施の形態では、第１のデータ状態、これよりしきい値が高い第２のデータ状態、更にそれよりしきい値が高い第３のデータ状態への“並列書き込み”を行う場合を前提としている。ここでいう並列書き込みとは、第１のデータ状態への書き込みサイクルの少なくとも後半部に第２のデータ状態への書き込みサイクルが重なり、更に第２のデータ状態への書き込みサイクルの少なくとも後半部が第３のデータ状態への書き込みサイクルの前半部に重なる、というシーケンス制御が行われることを言う。
【０１６１】
この実施の形態では、（ａ）第１のデータ状態への書き込みサイクルでは、第１の速度ベリファイ結果に基づいて、高速セルと低速セルに対して交互に異なる条件で書き込まれるように、書き込みパルス印加を最適化する、（ｂ）第１のデータ状態への書き込みサイクル内での第２のデータ状態への書き込みには、低速セル用の書き込みパルスを用いる、（ｃ）第３のデータ状態への書き込みサイクルでは、第２の速度ベリファイ結果に基づいて、高速セルと低速セルに対して交互に異なる条件で書き込まれるように、書き込みパルス印加を最適化する、（ｄ）第２の速度ベリファイ後の第２のデータ状態への書き込みには、第３のデータ状態への書き込みサイクル内の高速セル用の書き込みパルスを用いる。
【０１６２】
以上のような書き込みシーケンス制御によって、書き込みベリファイの回数を減らして、書き込み時間を短縮することができる。また、第１及び第３のデータ状態への書き込みサイクルと重なる第２のデータ状態の書き込みサイクルに着目すると、（ｂ）と（ｄ）の書き込みパルス切り換えにより、書き込みパルスステップアップ幅をほぼ均等にすることができる。
【０１６３】
［実施の形態７］
ここまでの実施の形態１−６では、高速セルに対する書き込みパルス印加動作と低速セルに対する書き込みパルス印加動作とが、それらの間に書き込みベリファイ動作を介在させることなく連続する場合がある。
【０１６４】
図２６は、その様な書き込みパルスが連続する場合の各部電圧波形例を示している。図示のように、選択ワード線に与えられる書き込みパルスＶｐｇｍは、非選択ワード線のパス電圧Ｖｐａｓｓ及び選択ゲート線ＳＧ２の駆動電圧と共に与えられる。書き込みパルス印加とともに書き込みデータとしてビット線に与えられる電圧は、“０”書き込み用の電圧Ｖｂｌ(1)（例えば０Ｖ）、“１”書き込み用（即ち“０”書き込み禁止）の電圧Ｖｂｌ(2)（例えばＶｄｄ）のいずれかになる。図２６では、高速セルに対する書き込みと低速セルに対する書き込みがこの順に連続する場合を示しており、ビット線電圧は、書き込みパルスの切り換えと同期して切り換えられる。
【０１６５】
図２６には、“０”書き込み時、Ｖｂｌ(1)より高く、Ｖｂｌ(2)よりは低いビット線電圧Ｖｂｌ(3)（例えば１Ｖ）が用いられる場合もあることを示している（破線）。これは、あるデータ書き込みサイクルの終盤において、“０”書き込みを抑制する手段として、ビット線電圧を制御する場合を示している。
【０１６６】
このビット線電圧制御の手法は、書き込みデータのしきい値分布を狭くする上で有効である。従って特に多値データ記憶方式に適用して有効であり、多値データの高速書き込みを可能とする。
【図面の簡単な説明】
【０１６７】
【図１】実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路の構成を示す図である。
【図２】同フラッシュメモリのセンスユニットＳＡ／ＰＢの構成例を示す図である。
【図３】同フラッシュメモリの機能ブロック構成を示す図である。
【図４】同フラッシュメモリの４値データ書き込み法を説明するための図である。
【図５】書き込み速度判定（速度ベリファイ）動作を説明するための図である。
【図６】図４の４値データ書き込みに通常用いられる書き込みパルス印加動作を示す図である。
【図７】この実施の形態での書き込みパルス印加動作を、図６と比較して示す図である。
【図８】図７の書き込みパルス印加動作を変形した例である。
【図９Ａ】同実施の形態の速度ベリファイ時のセンスユニット内のデータ遷移を示す図である。
【図９Ｂ】同速度ベリファイ時のセンスユニット内のデータ遷移を示す図である。
【図９Ｃ】同速度ベリファイ時のセンスユニット内のデータ遷移を示す図である。
【図１０Ａ】同実施の形態の書き込みベリファイ時のセンスユニット内のデータ遷移（ビット線プリチャージ時）を示す図である。
【図１０Ｂ】同書き込みベリファイ時のセンスユニット内のデータ遷移（ビット線データセンス時）を示す図である。
【図１０Ｃ】同書き込みベリファイ時のセンスユニット内のデータ遷移（データ転送時）を示す図である。
【図１０Ｄ】他のデータ状態での図１０Ｃ対応のデータ遷移を示す図である。
【図１０Ｅ】他のデータ状態での図１０Ｃ対応のデータ遷移を示す図である。
【図１１Ａ】同実施の形態の低速セルに対する書き込み時のセンスユニット動作を示す図である。
【図１１Ｂ】同実施の形態の高速セルに対する書き込み時のセンスユニット動作を示す図である。
【図１２Ａ】同実施の形態のセンスユニットでの速度識別データの反転動作（センスノード充電とデータ転送）を説明するための図である。
【図１２Ｂ】同実施の形態のセンスユニットでの速度識別データの反転動作（センスノード放電とデータ転送）を説明するための図である。
【図１２Ｃ】同実施の形態のセンスユニットでの速度識別データの反転動作（データ転送）を説明するための図である。
【図１３】ソースフォロア動作を用いた速度ベリファイ時のＮＡＮＤセルユニットバイアス例を示す図である。
【図１４】他の実施の形態での書き込みパルス印加動作を、図７と対応させて示す図である。
【図１５】速度ベリファイ結果に応じたステップアップ電圧の設定例を示す図である。
【図１６】終了検知動作を考慮した実施の形態での書き込みパルス印加動作を、図１４と対応させて示す図である。
【図１７】図１６における無用な書き込みパルスを除いた書き込みパルス印加動作を示す図である。
【図１８】終了検知回路の構成を示す図である。
【図１９】同終了検知回路の検知ユニット構成を示す図である。
【図２０】書き込み速度に応じた終了検知を行う実施の形態の書き込みパルス印加動作を、図１７と対応させて示す図である。
【図２１】２データ状態に同時書き込みを行う場合の書き込みパルス印加動作例を示す図である。
【図２２】２データ状態に同時書き込みを行う実施の形態の書き込みパルス印加動作を図２１と対応させて示す図である。
【図２３】３データ状態に同時書き込みを行う場合の書き込みパルス印加動作例を示す図である。
【図２４】３データ状態に同時書き込みを行う実施の形態の書き込みパルス印加動作を図２３と対応させて示す図である。
【図２５Ａ】同実施の形態の速度ベリファイ時のセンスユニット内のデータ遷移とビット線プリチャージ動作を示す図である。
【図２５Ｂ】同速度ベリファイ時のセンスユニット内のデータ遷移（ビット線データセンス）を示す図である。
【図２５Ｃ】同速度ベリファイ時のセンスユニット内のデータ遷移（データ転送）を示す図である。
【図２５Ｄ】同速度ベリファイ時のセンスユニット内のデータ遷移（データ転送）を示す図である。
【図２６】各実施の形態において書き込みパルスを連続させる場合の動作電圧波形を示す図である。
【符号の説明】
【０１６８】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、５…コントローラ、６…アドレスレジスタ、７…カラムデコーダ、８…入出力バッファ、９…内部電圧発生回路、１０…データバス、１１，１２，１３…データラッチ、１４…書き戻し回路、１５…速度切り換え回路、１６…ビット線駆動回路。
【図１】
2007004861.tif 000003
【図２】
2007004861.tif 000004
【図３】
2007004861.tif 000005
【図４】
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【図５】
2007004861.tif 000007
【図６】
2007004861.tif 000008
【図７】
2007004861.tif 000009
【図８】
2007004861.tif 000010
【図９Ａ】
2007004861.tif 000011
【図９Ｂ】
2007004861.tif 000012
【図９Ｃ】
2007004861.tif 000013
【図１０Ａ】
2007004861.tif 000014
【図１０Ｂ】
2007004861.tif 000015
【図１０Ｃ】
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【図１０Ｄ】
2007004861.tif 000017
【図１０Ｅ】
2007004861.tif 000018
【図１１Ａ】
2007004861.tif 000019
【図１１Ｂ】
2007004861.tif 000020
【図１２Ａ】
2007004861.tif 000021
【図１２Ｂ】
2007004861.tif 000022
【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007004861.tif 000027
【図１７】
2007004861.tif 000028
【図１８】
2007004861.tif 000029
【図１９】
2007004861.tif 000030
【図２０】
2007004861.tif 000031
【図２１】
2007004861.tif 000032
【図２２】
2007004861.tif 000033
【図２３】
2007004861.tif 000034
【図２４】
2007004861.tif 000035
【図２５Ａ】
2007004861.tif 000036
【図２５Ｂ】
2007004861.tif 000037
【図２５Ｃ】
2007004861.tif 000038
【図２５Ｄ】
2007004861.tif 000039
【図２６】
2007004861.tif 000040
【手続補正書】
【提出日】平成18年8月25日(2006.8.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第１のセル群と第２のセル群とに異なる書き込み条件で交互に書き込みが行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第１及び第２の少なくとも二つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第１及び第２のデータ状態の少なくとも第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
前記書き込み速度ベリファイ後、前記識別データを参照して第１のセル群と第２のセル群に対して異なる条件で交互に書き込みが行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うとともに書き込みデータを保持する働きをするセンスアンプ回路とを備えて、前記メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第１乃至第３の少なくとも３つのデータ状態を同時に書き込む書き込みシーケンス制御が行われる不揮発性半導体記憶装置において、
前記センスアンプ回路は、書き込みシーケンス初期のある書き込みパルス印加後に、第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第１の書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度が遅い第２のセル群とに分類する第１の識別データを取得すると共に、書き込みシーケンスの中頃に第３のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第２の書き込み速度ベリファイを行って、それらのメモリセルを第３のセル群とそれより書き込み速度が遅い第４のセル群とに分類する第２の識別データを取得し、
書き込みシーケンスの前半部で前記第１のデータ状態に書かれるべきメモリセルに対して、前記第１の識別データを参照して第１のセル群と第２のセル群に対してそれぞれ第１の書き込みパルスとこれより高い第２の書き込みパルスによる書き込みが交互に行われ、
書き込みシーケンスの後半部で前記第３のデータ状態に書かれるべきメモリセルに対して、前記第２の識別データを参照して第３のセル群と第４のセル群に対してそれぞれ第３の書き込みパルスとこれより高い第４の書き込みパルスによる書き込みが交互に行われ、
第２のデータ状態に書かれるべきメモリセルに対する書き込みには、前記第１のデータ状態が書かれるべきメモリセルの第２のセル群の書き込み時に与えられる第２の書き込みパルスと、前記第３のデータ状態が書かれるべきメモリセルの第３のセル群の書き込み時に与えられる第３の書き込みパルスとが用いられる
ことを特徴とする不揮発性半導体記憶装置。  
【請求項４】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返してデータ書き込みを行う不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、所定のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
書き込み速度ベリファイ後、前記識別データを参照して前記第１のセル群と第２のセル群とに対して異なる書き込み条件で交互に書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、第１及び第２の少なくとも二つのデータ状態を同時に書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、第１及び第２のデータ状態の少なくとも第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とそれより書き込み速度の遅い第２のセル群とに分類する識別データを取得し、
第１のデータ状態に書かれるべきメモリセルに対して、前記書き込み速度ベリファイ後、前記識別データを参照して第１及び第２のセル群にそれぞれステップアップされる異なる電圧の第１及び第２の書き込みパルスにより交互に書き込みを行い、
第２のデータ状態に書かれるべきメモリセルに対して、前記第２の書き込みパルスにより前記第２のセル群と同時に書き込みを行うと共に、引き続きステップアップされる第３の書き込みパルスにより書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項６】
メモリセルアレイの複数のメモリセルに対して書き込みパルス印加と書き込みベリファイとを繰り返して、しきい値電圧分布の順に並ぶ第１乃至第３の少なくとも３つのデータ状態を同時に書き込む不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込みシーケンス初期のある書き込みパルス印加後に、第１のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第１の書き込み速度ベリファイを行って、それらのメモリセルを第１のセル群とこれより書き込み速度が遅い第２のセル群とに分類する第１の識別データを取得し、
書き込みシーケンスの前半部で前記第１のデータ状態に書かれるべきメモリセルに対して、前記第１の識別データを参照して第１のセル群と第２のセル群に対してそれぞれ第１の書き込みパルスとこれより高い第２の書き込みパルスによる書き込みを交互に行い、
書き込みシーケンスの中頃に第３のデータ状態に書かれるべきメモリセルについて書き込み速度を判定するための第２の書き込み速度ベリファイを行って、それらのメモリセルを第３のセル群とそれより書き込み速度が遅い第４のセル群とに分類する第２の識別データを取得し、
書き込みシーケンスの後半部で前記第３のデータ状態に書かれるべきメモリセルに対して、前記第２の識別データを参照して第３のセル群と第４のセル群に対してそれぞれ第３の書き込みパルスとこれより高い第４の書き込みパルスによる書き込みを交互に行い、
第２のデータ状態に書かれるべきメモリセルに対して、前記第１のデータ状態が書かれるべきメモリセルの第２のセル群の書き込み時に与えられる第２の書き込みパルスと、前記第３のデータ状態が書かれるべきメモリセルの第３のセル群の書き込み時に与えられる第３の書き込みパルスとにより書き込みを行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。