(57)【要約】【課題】多品種小量生産、開発期間の短縮化に好適なドライバ回路を得る。【解決手段】デジタルの入力信号は、プログラマブルロジック部１において、デコードなどの処理を受け、ＤＡＣ２に供給されアナログ信号に変換される。このアナログ信号はバッファアンプ３において安定化され表示パネル２０のデータラインに供給される。プログラマブルロジック部１は、コンフィグレーションデータによってその機能を設定することができる。従って、各種のロジックを構成することが容易となり多種の機能を容易に達成でき、また開発期間も短縮できる。【選択図】図１
2007310245.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルに表示用映像信号を供給するドライバ回路であって、
入力されてくる入力デジタル映像信号を処理する信号処理部と、
この信号処理回路の処理後の映像信号を表示パネルに向けて出力する出力部と、
を有し、
前記信号処理部は、メモリに記憶されているコンフィグレーションデータによって機能が設定可能なプログラマブルロジック部を含むことを特徴とするドライバ回路。
【請求項２】
請求項１に記載のドライバ回路において、
前記信号処理部は処理後のデジタル映像信号を出力し、
前記出力部は、前記処理後のデジタル映像信号をアナログ映像信号に変換するデジタルアナログ変換器を含み、得られたアナログ映像信号を表示パネルに向けて出力することを特徴とするドライバ回路。
【請求項３】
請求項１に記載のドライバ回路において、
前記信号処理部は処理後のデジタル映像信号を出力し、
前記出力部は、前記処理後のデジタル映像信号をレベルシフトするレベルシフタを含み、レベルシフト後のデジタル映像信号を表示パネルに向けて出力することを特徴とするドライバ回路。
【請求項４】
請求項１〜３のいずれか１つに記載のドライバ回路において、
前記コンフィグレーションデータを記憶するメモリは、不揮発性メモリであることを特徴とするドライバ回路。
【請求項５】
請求項４に記載のドライバ回路において、
前記不揮発性メモリは、前記信号処理部内に設けられていることを特徴とするドライバ回路。
【請求項６】
請求項４に記載のドライバ回路において、
前記不揮発性メモリは、前記信号処理部の外部に設けられていることを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイデバイスに信号を供給するドライバ回路に関する。
【背景技術】
【０００２】
ＬＣＤ（液晶ディスプレイ）や有機ＥＬディスプレイなどのディスプレイデバイスは、映像信号を外部のドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）からアナログ信号として受け取るものが多い。一方、表示対象となる映像信号としては、伝送による劣化の防止や処理の容易性などからデジタル信号が採用される場合が多い。このため、ディスプレイデバイスに映像信号を供給するドライバＩＣは、デジタル信号を入力として受け、アナログ信号を出力するものが主流である。従って、このようなドライバＩＣにはデジタル信号処理部とアナログ信号処理部とが混在している。一般に、ドライバＩＣの出力するアナログ信号は５Ｖ〜１０Ｖ程度であり、デジタル処理部の動作電圧は３．３Ｖ程度であるため、ドライバＩＣは、異なる耐圧が混在するプロセスで作製される。
【０００３】
アナログ信号処理部は、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）とバッファアンプを基本要素として構成されており、こちらは機能というより出力するアナログ信号の精度やばらつきが重要視され、それらに最適な設計がなされる。しばしばアナログ処理部のチップ内に占める面積が大きくなるのはそのためであり、設計の自由度は限られている。
【０００４】
一方、デジタル信号処理部は高集積化が可能なため、チップ内に占める面積がアナログ処理部と比較して少なく、そのため、様々な機能を導入でき、設計の自由度が大きいという特徴がある。
【０００５】
中小型携帯端末用ＬＣＤのドライバＩＣは、低消費電力化や省スペース化の要求から、デジタル信号処理部にフレームメモリや画像処理機能を導入した高機能なものがよく使われている。
【０００６】
今後、携帯型デジタル放送受信端末や、携帯型音楽プレーヤーに音楽だけでなく動画を再生する機能を付加した端末など、いろいろな機能を導入した高性能な端末が開発されていくと考えられるが、低消費電力、低価格を維持しつつ機能、性能を向上させるには、従来アプリケーションプロセッサやデジタルシグナルプロセッサと呼ばれる端末のメインプロセッサが行っていた映像処理の一部をドライバＩＣに持たせることは効果的であろう。
【０００７】
【特許文献１】特開２００５−３３１８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ドライバＩＣをあまり高機能化し過ぎると、仕様の策定から実装後の検証までに時間を要する。概して、新製品の投入毎に新しい機能が要求されることが多いことから、開発期間が長期化する可能性が高い。今後ますます新製品の投入サイクルが早まり、また製品が多様化していくことが予想されるため、短納期、多品種小量生産を強いられる可能性がある。
【課題を解決するための手段】
【０００９】
本発明は、表示パネルに表示用映像信号を供給するドライバ回路であって、入力されてくる入力デジタル映像信号を処理する信号処理部と、この信号処理回路の処理後の映像信号を表示パネルに向けて出力する出力部と、を有し、前記信号処理部は、メモリに記憶されているコンフィグレーションデータによって機能が設定可能なプログラマブルロジック部を含むことを特徴とする。
【００１０】
また、前記信号処理部は処理後のデジタル映像信号を出力し、前記出力部は、前記処理後のデジタル映像信号をアナログ映像信号に変換するデジタルアナログ変換器を含み、得られたアナログ映像信号を表示パネルに向けて出力することが好適である。
【００１１】
また、前記信号処理部は処理後のデジタル映像信号を出力し、前記出力部は、前記処理後のデジタル映像信号をレベルシフトするレベルシフタを含み、レベルシフト後のデジタル映像信号を表示パネルに向けて出力することが好適である。
【００１２】
また、前記コンフィグレーションデータを記憶するメモリは、不揮発性メモリであることが好適である。
【００１３】
また、前記不揮発性メモリは、前記信号処理部内に設けられていることが好適である。
【００１４】
また、前記不揮発性メモリは、前記信号処理部の外部に設けられていることが好適である。
【発明の効果】
【００１５】
本発明によれば、コンフィグレーションデータにより機能を設定できるプログラマブルロジック部を有している。信号処理の内容をコンフィグレーションデータで設定が可能であり、各種の機能のドライバ回路を多品種小量生産することが容易となる。また、完成後のドライバ回路について、機能を変更することも可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１７】
図１は、本発明の実施形態に係るドライバ回路１４の構成図をである。ドライバ回路１４は、通常ドライバＩＣとして構成され、その出力が表示パネル２０のデータラインに接続されて使用される。なお、ドライバ回路１４を構成するドライバＩＣは、フレキシブルケーブルで表示パネル２０に接続されることが好適であるが、ＣＯＧ（チップオングラス）などによって表示パネル２０に直接搭載してもよい。
【００１８】
図１のドライバ回路１４は、信号処理部を構成するプログラマブルロジック部１を有しており、外部からのデジタル表示データをプログラマブルロジック部１で受ける。プログラマブルロジック部１では、入力データを処理するいくつかの回路が実現されており、処理したデータをＤＡＣ２へと出力する。ＤＡＣ２は、参照電圧生成部４から供給される複数の階調電圧からデータに対応する電圧を選択し、バッファアンプ３へ出力する。バッファアンプ３は、インピーダンス変換を行い、より高い駆動力でデータに対応するアナログ電圧を表示パネル２０のデータライン出力する。なお、この例ではＤＡＣ２およびバッファアンプが出力部を構成する。
【００１９】
プログラマブルロジック部１は、プログラマブルロジックの他にＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などの回路リソースを含み、ＲＡＭのサイズやＰＬＬの動作周波数は自由に設定することができる。
【００２０】
これらの回路リソースやプログラマブルロジックは、プログラマブルロジック部１内に配置されているか、もしくは外部に配置された不揮発性メモリに保持されているコンフィグレーションデータと呼ばれる、回路の動作を規定したデータを取り込むことで動作が決定される。このコンフィグレーションデータの内容を変え、不揮発性メモリにダウンロードすれば、回路リソースやロジックに異なる動作を実現させることができる。
【００２１】
すなわち、プログラマブルロジック部１は、例えばＣＭＯＳを構成要素とたゲートアレイなどを含み、コンフィグレーションデータによって各要素の接続関係などを設定できるため、ロジックなどをプログラマブルに設定できる。なお、不揮発性メモリ１ａとしては、フラッシュメモリ、ＥＥＰＲＯＭなどが好適である。
【００２２】
図７Ａは、プログラマブルロジック部１内にコンフィグレーションデータを記憶する不揮発性メモリ１ａを備えた例を示し、図７Ｂは、プログラマブルロジック部１の外部にコンフィグレーションデータを記憶する不揮発性メモリ１ａを備えた例を示している。
【００２３】
図１は、液晶や有機ＥＬなどのアクティブマトリクス型ディスプレイ向けに構成される一般的なドライバ回路１４の概略を示すが、本発明の特徴であるプログラマブルロジックの導入はパッシブマトリクス型の液晶や有機ＥＬにも適用できる。なお、有機ＥＬディスプレイの場合、ドライバ回路１４は、データラインに電流を出力する場合もある。
【００２４】
図２には、プログラマブルロジックで実現した具体的な回路例が示されている。通常、各画素についての赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色データが制御信号と共に外部から入力されるが、図２の場合は例えば現在よく用いられているＪＰＥＧやＭＰＥＧといった圧縮された形式や、あるいは暗号化などのエンコードされた形式の映像データとしている。この映像データは、通信データと呼んでもよく、プログラマブルロジック部１はどのような形式のデータをも受け取ることができる。
【００２５】
例えば、映像データであっても、ＪＰＥＧ形式のファイルデータをネットワークの通信プロトコルのひとつであるＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｃｏｎｔｒｏｌ  Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）やパーソナルコンピュータでよく用いられているインターフェースであるＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）で送ることも可能である。
【００２６】
入力データが圧縮映像データであれば、データ転送量が少なくて済むため、データ転送に消費する電力を低減する効果が期待できるし、暗号化されていればドライバ回路への転送データが盗み見されないセキュアな通信が可能となる。
【００２７】
転送手段としては、例えばＣＭＯＳレベルの８ビットパラレルデータとして受信してもよいが、低ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）で、高速伝送が可能な差動信号を用いたシリアル伝送でもよい。
【００２８】
プログラマブルロジックで実現されたデコード回路５は、圧縮もしくは暗号化された映像データを元の映像データに復元し、復元されたデータをラッチ回路６へ転送する。ラッチ回路６のデジタルデータはＤＡＣ２、バッファアンプ３を経由してアナログ信号として出力される。
【００２９】
図３には、デコード回路５の内部構成が示されている。入力されたエンコードデータはデコード処理回路７で復元（デコード）される。復元データは映像入力スイッチ８によりフレーム期間で交互に第１、第２フレームメモリのいずれかに１フレーム分格納される。図３は、第１フレームメモリ９へ格納される様子を示している。その間、映像出力スイッチ１１はデコード処理回路７で処理された前フレームの復元データが格納されている第２フレームメモリ１０の出力をデコード回路５の出力へ接続し、ラッチ回路６に出力する。
【００３０】
第１フレームメモリ９へ復元データを転送し終えると、映像入力スイッチ８が切り替わり、復元データを第２フレームメモリへ導く。そのタイミングで、映像出力スイッチ１１は第１フレームメモリ９の出力をデコード回路５の出力に接続し、第１フレームメモリ９に格納された映像データを出力する。映像入力スイッチ８と映像出力スイッチ１１が交互に切り替わることにより、デコードされた映像データが途切れることなく連続の映像として出力される。
【００３１】
なお、以上の機能は必ずしもすべてプログラマブルロジックで構成する必要はなく、一部、例えばデコード処理回路７の部分のみプログラマブルロジックで構成してもよい。
【００３２】
ここで、これらの機能をプログラマブルロジックで実現する利点は次の通りである。通常のドライバＩＣの開発では、機能の実装が仕様策定からかなり時間を経た後になり、それまで実装後の検証はできない。プログラマブルロジックを導入すれば仕様を策定する段階で機能の実装が可能になるため、検証を早く開始でき、問題解決を迅速に行うことができる。また、回路規模や消費電力を早い段階で見積もることができるため、コスト対策、低消費電力化も早い段階で取り組むことができる。この検証で十分な性能が確認されれば、新規にマスクを作製してドライバＩＣを製造すればよい。これにより機能拡張に伴うトラブルを最小限に抑えることができる。
【００３３】
また、プログラマブルロジックを導入することは多品種小量生産となる場合でも効果的である。プログラマブルロジックは様々な回路を構成可能であるため、同じドライバＩＣでも異なる機能を有するドライバＩＣに構成可能である。例えば、あるドライバＩＣではＪＰＥＧをデコードする必要があるが、違うドライバＩＣではＭＰＥＧをデコードする必要があるとすると、プログラマブルロジックを導入したアーキテクチャであれば同じドライバＩＣで異なる機能を実現できる。これは従来であれば、２種の異なるドライバＩＣを作製する必要があり、開発コストが倍になるであろうし、小量生産であればＩＣの単価がさらに高くなってしまうであろう。
【００３４】
さらに、次のようなサービスも提供可能となるであろう。例えばデコード回路５として、当初はＪＰＥＧデコードのみサポートする仕様としてドライバＩＣを低コストで提供し、インターネットなどのネットワークを利用してオンラインでＭＰＥＧデコード機能に切り替える、もしくは追加する、その他機能をアップグレードするといったドライバＩＣをも実現できるであろう。プログラマブルロジックという性質からソフトウェアをインストールすることと同様な、機能の実現手段を提供できる。
【００３５】
しかし、プログラマブルロジックには、実現できる回路の規模がある程度限られているため、あまりに多くの機能を実装することはコスト的に不利である。そこで、映像データと同時に、コンフィグレーションデータをドライバＩＣ１４に転送し、映像データを表示する直前にプログラマブルロジックにコンフィグレーションを反映させてロジックを構成すれば必要なロジックのみオンデマンドで実装すればよいので、プログラマブルロジックの回路規模を最小限に留めることができる。
【００３６】
例えば送られてくる映像データがＪＰＥＧフォーマットであればＪＰＥＧデコード用のコンフィグレーションデータも映像データと共に送り、ＪＰＥＧ映像データが表示される前にコンフィグレーションが反映されてデコード回路５はＪＰＥＧデコード機能を実現する。連続でＪＰＥＧデータが送られてくるのであれば、コンフィグレーションデータを送る必要は無く、あるいは送られてきても反映させなければよく、継続してプログラマブルロジックはＪＰＥＧデコード機能を提供し続ける。なお、コンフィグレーションデータをドライバ回路１４に送る場合には、そのデータに識別用コードを付与しておき、ドライバ回路１４において識別用コードを判定することでコンフィグレーションデータであることを認識して、コンフィグレーションデータを不揮発性メモリ１ａに記憶すればよい。
【００３７】
したがって、様々なフォーマットで映像が作成されていても、それをデコードするコンフィグレーションデータも同時に転送されていれば映像データを小規模のプログラマブルロジックでデコードすることができる。
【００３８】
例えば、携帯端末で、デジタルカメラ等で撮影した映像を表示している場合、ＪＰＥＧ、ＭＰＥＧのデコード機能がコンフィグレーションされていれば表示に十分であろう。つまり、ゲームなどで多用される３Ｄグラフィックス処理など高度な処理機能は同時には必要ない。図６のように、デコード回路５が、ＪＰＥＧデコーダ、ＭＰＥＧデコーダおよび３Ｄグラフィックス処理回路で構成され、プログラマブルロジックで実現できるデコード回路のサイズが限られている場合には、すべての機能を導入するより、必要な機能を最小限の回路で実現するほうが望ましい。撮影した映像を表示する場合にはＪＰＥＧ、ＭＰＥＧデコーダを実装し、ゲームなどの映像を表示する場合には３Ｄグラフィックス処理回路に置き換えるように制御すると、限られたプログラマブルロジック領域を有効に活用できる。それ以外の機能でも同様である。
【００３９】
以上述べてきたドライバＩＣ１４は、アナログ信号を出力するため、アナログ信号処理部を有している。このアナログ信号処理部は、大きな回路面積を占有するため、ドライバＩＣにおいてプログラマブルロジックを大規模化するには適さない。プログラムロジックを大規模化する場合には、ドライバＩＣはデジタル信号を出力するだけでよいデジタル駆動の表示パネルが好適である。デジタル駆動に関する詳細は例えば特許文献１に述べられている。
【００４０】
図４には、デジタル駆動型ディスプレイ向けのドライバ回路の構成図が示されている。プログラマブルロジック部１は、入力データを受け、以上述べてきた機能を実現してレベルシフタ１２へ出力する。レベルシフタ１２は、プログラマブルロジック部１で使用される信号レベルを出力の信号レベルに必要に応じて変換してバッファ１３へ出力する。バッファ１３はレベルシフトされたデジタル信号を高い駆動力で出力し、表示パネルのデータラインを高速に駆動する。図１と比較してアナログ信号処理部が必要ないため、大幅に回路面積を縮小できる。縮小した領域をプログラマブルロジック領域やメモリ領域に割り当てるとさらなる機能向上が図れる。
【００４１】
レベルシフタ１２及びバッファ１３は図５に示されるように表示パネル内に形成してもよい。低温ポリシリコンＴＦＴを用いれば高速に動作するレベルシフタ１２及びバッファ１３を形成できる。このようにするとドライバ回路をすべてプログラマブルロジック部１で構成できるため、回路構成の自由度がさらに大きくなる。また半導体プロセスの微細化により、集積度が高く、高速動作可能なプログラマブルロジックが可能になってきているため、高速に動作する高機能なドライバＩＣを構成することができる。
【００４２】
以上、プログラマブルロジックを用いて、ドライバＩＣ内部で実現できる一般的な機能について説明してきたが、次にデジタル駆動を用いた際の特徴的な利点について説明する。
【００４３】
デジタル駆動ではサブフレームの数によって階調の再現範囲が決定されるという特徴がある。例えば、６ビット階調表示には最低６つのサブフレームが必要であるし、８ビット階調表示では最低８つのサブフレームが必要になる。つまり、パネルの駆動周波数が許す限り一つのドライバＩＣで高階調表示が可能である。
【００４４】
一方、図２のようなアナログ出力型のドライバＩＣでは階調再現範囲があらかじめ決定されているため、例えば６ビット階調ドライバＩＣでは６４レベル、８ビット階調ドライバＩＣでは２５６レベル以上再現することは基本的にはできない。従って、コストとの関係からいずれのドライバＩＣを適用するかが概ね決まり、決められた階調範囲内で映像を表示する。
【００４５】
デジタル駆動では、一つのドライバＩＣで６ビットや８ビット、さらに１０ビット階調も実現可能であり、そもそもプログラマブルな駆動方法と言うことができる。このサブフレームを生成する部分をプログラマブルロジックで構成すれば、パネルに依存した周波数限界までサブフレームを導入できるようにロジックを構成できる。
【００４６】
サブフレーム数が多くなると消費電力も上昇するため、携帯情報端末向けには少ないサブフレームで構成する方がよいであろうが、ＴＶなどでは高画質化の要求からサブフレームを多く導入して多階調化する方がよいと考えられる。
【００４７】
デジタル駆動用ドライバＩＣにプログラマブルロジックを導入することで、これらの機能をプログラマブルに構成可能であるため、一つのドライバＩＣで多くの要求に対応可能となる。
【図面の簡単な説明】
【００４８】
【図１】実施形態に係るドライバ回路の構成図をである。
【図２】プログラマブルロジックで実現した具体的な回路例が示す図である。
【図３】デコード回路５の内部構成を示す図である。
【図４】デジタル駆動型ディスプレイ向けのドライバ回路の構成図である。
【図５】レベルシフタ及びバッファを表示パネル側に設けた構成例を示す図である。
【図６】デコード回路の構成例を示す図である。
【図７Ａ】プログラマブルロジック部内に不揮発性メモリを設けた構成を示す図である。
【図７Ｂ】プログラマブルロジック部の外部に不揮発性メモリを設けた構成を示す図である。
【符号の説明】
【００４９】
１  プログラマブルロジック部、１ａ  不揮発性メモリ、２  ＤＡＣ、３  バッファアンプ、４  参照電圧生成部、５  デコード回路、６  ラッチ回路、７  デコード処理回路、８  映像入力スイッチ、９  フレームメモリ、１０  フレームメモリ、１１  映像出力スイッチ、１２  レベルシフタ、１３  バッファ、１４  ドライバ回路、２０  表示パネル。
【図１】
2007310245.tif 000003
【図２】
2007310245.tif 000004
【図３】
2007310245.tif 000005
【図４】
2007310245.tif 000006
【図５】
2007310245.tif 000007
【図６】
2007310245.tif 000008
【図７Ａ】
2007310245.tif 000009
【図７Ｂ】
2007310245.tif 000010