(57)【要約】【課題】  表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑えることができる駆動回路、駆動方法、電気光学装置及び電子機器を提供する。【解決手段】  受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路は、前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、表示データに基づいて電気光学装置のソース線を駆動するためのソース線駆動部とを含む。ソース線駆動部が、検出回数が所与の回数連続したことがエラー処理部により検出されたことを条件に、表示データにかかわらずオフ表示となるように電気光学装置の駆動制御を行う。【選択図】      図９
2007286305.tif 000002
【特許請求の範囲】
【請求項１】
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
前記ソース線駆動部が、
前記検出回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行うことを特徴とする駆動回路。
【請求項２】
請求項１において、
前記エラー処理部が、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出し、
前記ソース線駆動部が、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動回路。
【請求項３】
請求項２において、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、１垂直走査期間の開始タイミングであることを特徴とする駆動回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記オフ表示は、
１水平走査期間の開始タイミングに同期して行われることを特徴とする駆動回路。
【請求項５】
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動回路。
【請求項６】
請求項５において、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、１垂直走査期間の開始タイミングであることを特徴とする駆動回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記受信信号が、シリアル信号であり、
前記エラー処理部が、
１ピクセル毎にエラーの有無をカウントして、前記検出回数又は前記正常受信回数を求めることを特徴とする駆動回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記ソース線駆動部が、
各出力バッファが、前記電気光学装置の複数のソース線の各ソース線を駆動するための複数の出力バッファを含み、
前記オフ表示の期間中に所与のオフ信号が供給される各ソース線に接続される各出力バッファの出力が、ハイインピーダンス状態となるように制御されることを特徴とする駆動回路。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記ソース線駆動部が、
前記オフ表示期間中に所与のオフ信号を前記電気光学装置の複数のソース線に供給することを特徴とする駆動回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記電気光学装置が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、
各画素電極に対向する対向電極の電圧を前記画素電極に印加するように制御することで、前記オフ表示を行うことを特徴とする駆動回路。
【請求項１１】
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号のエラーの検出回数をカウントし、
該検出回数が所与の回数連続したか否かを検出し、
前記検出回数が所与の回数連続したことが検出されない期間では、前記受信信号から得られる表示データに基づいて前記電気光学装置を駆動し、
前記検出回数が所与の回数連続したことが検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行うこと特徴とする駆動方法。
【請求項１２】
請求項１１において、
前記受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動方法。
【請求項１３】
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されない期間では、前記表示データにかかわらずオフ表示を継続し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動方法。
【請求項１４】
複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とにより特定される複数の画素と、
前記複数のゲート線及び前記複数のソース線のうち少なくとも前記複数のソース線を駆動する請求項１乃至１０のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項１５】
請求項１４記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１６】
ホストと、
前記ホストに接続される送信側インターフェース回路と、
前記送信側インターフェース回路からのシリアル信号を受信する受信側インターフェース回路と、
前記受信側インターフェース回路の受信信号から得られる表示データが供給される請求項１乃至１０のいずれか記載の駆動回路と、
前記表示データに基づいて前記駆動回路により駆動される電気光学装置とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、駆動方法、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
近年、液晶パネルに代表される表示パネル（広義には電気光学装置）の高精細化と大画面化とが進み、１画面分の表示データのデータサイズが急激に増大している。更に、１ピクセル当たりの表示データのビット数も増大して表示データを伝送する信号線数が増加する傾向にあるにもかかわらず、表示パネルが搭載される電子機器の小型化の要求により、信号線数の増加が、表示パネルを実装する上での大きな課題となっている。
【０００３】
そこで、表示パネルを駆動する駆動回路に対して表示データを供給する場合に、該表示データを低振幅信号に変換して高速に伝送させることで、表示データのデータサイズの拡大や信号線数の増加に対応している。
【０００４】
例えば特許文献１には、表示装置と表示装置を駆動するディスプレイコントローラとの間で、高振幅の並列信号を低振幅の直列信号に変換した信号を伝送し、表示装置側で高振幅の並列信号に変換するインターフェースが開示されている。
【特許文献１】特開平９−１２７９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１で開示されたインターフェースであっても、周波数が高くなる程、外来ノイズの影響を受けやすくなる。その結果、受信信号が本来受信すべき信号と異なる場合が生じ、表示側において画像の劣化を招く原因ともなる。その一方で、受信信号のエラーを偶然検出したからといって、画質への影響を避けるために表示をさせないように制御してしまうと、上述のようなインターフェースを用いる場合に安定した画像表示を実現できなくなる。このように、受信信号にエラーが発生したときに、どのように対応すべきかが重要になってくる。
【０００６】
一方、受信信号に一旦エラーが発生した場合であっても、その後、継続して受信信号にエラーが発生し続けるとは限らない。このような場合に、画質への影響を極力抑える対処方法が望まれる。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑えることができる駆動回路、駆動方法、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
前記ソース線駆動部が、
前記検出回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行う駆動回路に関係する。
【０００９】
本発明においては、受信信号のエラーの検出回数をカウントし、該検出回数が所与の回数連続したことが検出されたことを条件に、オフ表示を行うようにしている。これにより、受信信号のエラーを偶然検出したからといって、画質への影響を避けるために直ぐにオフ表示の制御を行うことなく、安定した画像表示を実現させることができるようになる。
【００１０】
また本発明に係る駆動回路では、
前記エラー処理部が、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出し、
前記ソース線駆動部が、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことができる。
【００１１】
本発明においては、更に、受信信号の正常受信を偶然検出したからといって、直ぐにオン表示の制御を行うことなく、安定した正常受信を確認してからオン表示を行わせるようにしている。これにより、画質の劣化を最小限に抑えることができるようになる。
【００１２】
また本発明に係る駆動回路では、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、１垂直走査期間の開始タイミングであってもよい。
【００１３】
また本発明に係る駆動回路では、
前記オフ表示は、
１水平走査期間の開始タイミングに同期して行われてもよい。
【００１４】
また本発明は、
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行う駆動回路に関係する。
【００１５】
本発明においては、受信信号の正常受信回数をカウントし、該正常受信回数が所与の連続回数連続したことが検出されたことを条件に、オン表示を行うようにしている。これにより、受信信号の正常受信を偶然検出したからといって、直ぐにオン表示の制御を行うことなく、安定した正常受信を確認してからオン表示を行わせることができ、画質の劣化を最小限に抑えることができるようになる。
【００１６】
また本発明に係る駆動回路では、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、１垂直走査期間の開始タイミングであってもよい。
【００１７】
また本発明に係る駆動回路では、
前記受信信号が、シリアル信号であり、
前記エラー処理部が、
１ピクセル毎にエラーの有無をカウントして、前記検出回数又は前記正常受信回数を求めることができる。
【００１８】
また本発明に係る駆動回路では、
前記ソース線駆動部が、
各出力バッファが、前記電気光学装置の複数のソース線の各ソース線を駆動するための複数の出力バッファを含み、
前記オフ表示の期間中に所与のオフ信号が供給される各ソース線に接続される各出力バッファの出力が、ハイインピーダンス状態となるように制御されてもよい。
【００１９】
また本発明に係る駆動回路では、
前記ソース線駆動部が、
前記オフ表示期間中に所与のオフ信号を前記電気光学装置の複数のソース線に供給することができる。
【００２０】
また本発明に係る駆動回路では、
前記電気光学装置が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、
各画素電極に対向する対向電極の電圧を前記画素電極に印加するように制御することで、前記オフ表示を行うことができる。
【００２１】
上記のいずれかの発明によれば、簡素な構成でオフ表示の駆動制御を実現することができる。
【００２２】
また本発明は、
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号のエラーの検出回数をカウントし、
該検出回数が所与の回数連続したか否かを検出し、
前記検出回数が所与の回数連続したことが検出されない期間では、前記受信信号から得られる表示データに基づいて前記電気光学装置を駆動し、
前記検出回数が所与の回数連続したことが検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行う駆動方法に関係する。
【００２３】
また本発明に係る駆動方法では、
前記受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことができる。
【００２４】
また本発明は、
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されない期間では、前記表示データにかかわらずオフ表示を継続し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行う駆動方法に関係する。
【００２５】
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とにより特定される複数の画素と、
前記複数のゲート線及び前記複数のソース線のうち少なくとも前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００２６】
本発明によれば、表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑えることができる電気光学装置を提供することができる。
【００２７】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００２８】
また本発明は、
ホストと、
前記ホストに接続される送信側インターフェース回路と、
前記送信側インターフェース回路からのシリアル信号を受信する受信側インターフェース回路と、
前記受信側インターフェース回路の受信信号から得られる表示データが供給される上記のいずれか記載の駆動回路と、
前記表示データに基づいて前記駆動回路により駆動される電気光学装置とを含む電子機器に関係する。
【００２９】
本発明によれば、表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑える電気光学装置を含む電子機器を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３１】
１．  電気光学装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図１では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、パッシブマトリクス型の液晶表示パネルが採用された液晶表示装置であってもよい。また本発明に係る電気光学装置として液晶表示パネルに限定されるものではない。
【００３２】
液晶表示装置１０は、液晶表示パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。液晶表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００３３】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧ＶＣＯＭが供給される。
【００３４】
このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。
【００３５】
液晶表示装置１０は、表示ドライバ４０（広義には、駆動回路）を含む。表示ドライバ４０は、液晶表示パネル２０を駆動する。表示ドライバ４０は、ソースドライバ（データドライバ）３０と、ゲートドライバ（走査ドライバ）３２とを含む。ソースドライバ３０は、表示データ（階調データ）に基づいて、液晶表示パネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。ゲートドライバ３２は、一垂直走査期間内に、液晶表示パネル２０のゲート線ＧＬ１〜ＧＬＭを順次駆動（走査）する。
【００３６】
また、液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００３７】
更に電源回路１００は、対向電極電圧生成回路を含み、該対向電極電圧生成回路が対向電極電圧ＶＣＯＭを生成する。即ち電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧ＶＣＯＭを、液晶表示パネル２０の対向電極に出力する。
【００３８】
液晶表示装置１０は、ホスト３８を含むことができる。ホスト３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す。）及びメモリを含み、該メモリに格納されたプログラムを読み込んで実行したＣＰＵにより、表示ドライバ４０の各部、電源回路１００を制御する処理を実現する。例えば、ホスト３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給等を行う。ホスト３８は、広義には処理部ということができる。
【００３９】
図１において、液晶表示パネル２０は、各スイッチ回路の一端が対向電極に電気的に接続され、他端がソース線ＳＬ１〜ＳＬＮの１つに電気的に接続されるスイッチ回路ＳＷ１〜ＳＷＮを含む。スイッチ回路ＳＷ１〜ＳＷＮは、表示ドライバ４０（より具体的にはソースドライバ３０）からのスイッチ制御信号ＣＰに基づいてオンオフ制御される。スイッチ回路ＳＷｎがスイッチ制御信号ＣＰにより導通状態に設定されたとき、ソース線ＳＬｎには対向電極電圧ＶＣＯＭ（広義には所与のオフ信号）が供給される。このとき、ソースドライバ３０は、ソース線ＳＬｎを駆動せず、ハイインピーダンス状態に設定されたソース線ＳＬｎに対向電極電圧ＶＣＯＭが供給されるようになっている。
【００４０】
図１ではソース線ＳＬｎに接続されるスイッチ回路のみを図示しているが、ソース線ＳＬ１〜ＳＬＮの各ソース線に接続されるＮ個のスイッチ回路は、スイッチ制御信号ＣＰにより一斉にオンオフ制御される。
【００４１】
なお図１では、液晶表示装置１０に電源回路１００又はホスト３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。
【００４２】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００４３】
更にまた、表示ドライバ４０、ホスト３８及び電源回路１００の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、表示ドライバ４０が形成されている。このように液晶表示パネル２０は、複数のゲート線と、複数のソース線と、複数のゲート線の１つと複数のソース線の１つとにより特定される画素（画素電極）と、複数のゲート線を走査するゲートドライバと、複数のソース線を駆動するソースドライバとを含むように構成することができる。液晶表示パネル２０の画素形成領域７８に、複数の画素が形成されている。
【００４４】
２．  インターフェース回路
本実施形態では、ホスト３８と表示ドライバ４０とが、シリアルバスを介して接続される。シリアルバスは、２組の差動信号線により構成され、ホスト３８及び表示ドライバ４０間の転送信号が、２組の差動信号に変換されて伝送される。より具体的には、ホスト３８からの３種類以上の複数種類の送信信号が送信インターフェース（Interface：以下、Ｉ／Ｆ）回路によって２組の差動信号に変換されて、シリアルバスを介して転送される。そして、該シリアルバスに接続された受信Ｉ／Ｆ回路によって、元の複数種類の送信信号に変換されて表示ドライバ４０に供給される。
【００４５】
図３に、本実施形態におけるホスト３８及び表示ドライバ４０間の構成例のブロック図を示す。
【００４６】
図３において、ホスト３８は５種類の送信信号を出力し、該送信信号を受けて２組の差動信号に変換する送信Ｉ／Ｆ回路５０が設けられている。送信Ｉ／Ｆ回路５０は、ホスト３８からの送信信号を、最大振幅値が該送信信号より低い２組の差動信号に変換し、変換後の差動信号をシリアルバス（差動信号線）５２に出力する制御を行う。即ち、ホスト３８からの並列の送信信号は、パラレル／シリアル変換され、直列の差動信号として送信される。図３では、送信Ｉ／Ｆ回路５０がホスト３８の外部に設けられているが、ホスト３８の内部に設けてもよい。
【００４７】
一端に送信Ｉ／Ｆ回路５０が接続されるシリアルバス５２の他端には、受信Ｉ／Ｆ回路５４が接続される。受信Ｉ／Ｆ回路５４は、シリアルバス５２を介して受信した受信信号を、最大振幅値が該受信信号より高い元の信号に変換し、該信号を表示ドライバ４０の駆動部６０に供給する。駆動部６０は、図１又は図２のソースドライバ３０及びゲートドライバ３２を含む。図３では、受信Ｉ／Ｆ回路５４がホスト３８の内部に設けられているが、ホスト３８の外部に設けてもよい。
【００４８】
そして本実施形態では、受信Ｉ／Ｆ回路５４がホスト３８（より具体的には、送信Ｉ／Ｆ回路５０）からの受信信号のエラーを検出し、その検出結果をエラー検出信号ＣＰＯとして駆動部６０（より具体的には、ソースドライバ３０）に通知する。受信Ｉ／Ｆ回路５４は、シリアルバス５２を介した伝送されてきた受信信号のパリティエラーを検出することができる。
【００４９】
これにより、液晶表示パネル２０を駆動するための１画面分の表示データのデータサイズが増加した場合であっても、ホスト３８は、表示ドライバ４０に表示データ等を供給することができる。
【００５０】
以上のように、本実施形態における表示ドライバ４０を搭載するシステム（広義には電子機器）は、ホスト３８と、ホスト３８に接続される送信Ｉ／Ｆ回路５０（送信側インターフェース回路）と、送信Ｉ／Ｆ回路５０からのシリアル信号を受信する受信Ｉ／Ｆ回路５４（受信側インターフェース回路）と、受信Ｉ／Ｆ回路５４の受信信号から得られる表示データが供給される表示ドライバ４０と、表示データに基づいて表示ドライバ４０により駆動される液晶表示パネル２０とを含むことができる。
【００５１】
図４に、ホスト３８が出力する送信信号の例を示す。
【００５２】
ホスト３８は、表示制御信号（ＶＳ、ＨＳ、ＤＥ、ＰＣＬＫ）及び表示データＤＢＵＳを出力する。例えば１ピクセルが３ドットで構成される場合、表示データＤＢＵＳは、例えば８ビットのＲ成分の階調データ、８ビットのＧ成分の階調データ及び８ビットのＢ成分の階調データを有する。即ち、表示データＤＢＵＳは、２４ビットのデータである。この表示データＤＢＵＳは、１ピクセル分の２４ビットのデータがピクセルクロック信号ＰＣＬＫに同期して順次転送される。
【００５３】
上記の表示制御信号のうち垂直同期信号（Vertical Synchronization signal）ＶＳは、１垂直走査期間を規定する信号であり、例えば１垂直走査期間が垂直同期信号ＶＳの立ち下がりエッジで規定される。また水平同期信号（Horizontal Synchronization signal）ＨＳは、１水平走査期間を規定する信号であり、例えば１水平走査期間が水平同期信号ＨＳの立ち下がりエッジで規定される。データイネーブル信号（Data Enable Signal）ＤＥは、表示データＤＢＵＳが有効か否かを示す信号である。データイネーブル信号ＤＥがＨレベルの期間の表示データＤＢＵＳは有効であることを示し、データイネーブル信号ＤＥがＬレベルの期間の表示データＤＢＵＳは無効であることを示す。ピクセルクロック信号ＰＣＬＫは、１ピクセル毎に表示データＤＢＵＳを転送するための同期信号である。
【００５４】
このようにホスト３８は、４ビットの表示制御信号と２４ビットの表示データを出力する。送信Ｉ／Ｆ回路５０は、ホスト３８から合計２８ビットの信号を受けて、２組の差動信号に変換し、シリアルバス５２を介して表示ドライバ４０に差動信号を伝送する。
【００５５】
図５に、シリアルバス５２を介して伝送される差動信号の例を示す。
【００５６】
シリアルバス５２は、データ転送用の第１の差動信号線と、クロック転送用の第２の差動信号線とを含む。第１の差動信号線を構成する２つの信号線には、互いに位相が反転したデータ信号Ｄ及び反転データ信号ＤＸが出力される。第２の差動信号線を構成する２つの信号線には、互いに位相が反転したクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸが出力される。クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸは、シリアルバス５２を介したシリアル転送の転送基準タイミングとなる。データ信号Ｄ及び反転データ信号ＤＸは、表示制御信号（ＶＳ、ＨＳ、ＤＥ、ＰＣＬＫ）をシリアルで転送するために変化する。
【００５７】
そして、クロック信号ＣＬＫがＬレベルの期間（反転クロック信号ＣＬＫＸがＨレベルの期間）に、予め決められたＲ（Ｒは２以上の整数）ビット数のデータ信号Ｄ及び反転データ信号ＤＸが伝送される。同様に、クロック信号ＣＬＫがＨレベルの期間（反転クロック信号ＣＬＫＸがＬレベルの期間）に、Ｒビット数のデータ信号Ｄ及び反転データ信号ＤＸが伝送される。
【００５８】
このように図３の送信Ｉ／Ｆ回路５０は、図４に示す表示制御信号及び表示データを図５に示す差動信号に変換する。これに対して、図３の受信Ｉ／Ｆ回路５４は、図５に示す差動信号を図４に示す表示制御信号及び表示データに変換すると共に、該表示制御信号及び表示データのパリティエラーの有無を検出し、エラー検出信号ＣＰＯを出力する。そして、受信Ｉ／Ｆ回路５４の出力信号が、駆動部６０に供給される。
【００５９】
図６に、図３の受信Ｉ／Ｆ回路５４の構成例のブロック図を示す。
【００６０】
受信Ｉ／Ｆ回路５４は、第１及び第２の差動レシーバＲｘ１、Ｒｘ２、シリアル／パラレル変換回路７０、ＰＬＬ（Phase Lock Loop）回路７２、タイミング生成回路７４、表示制御信号出力回路７６を含む。
【００６１】
送信Ｉ／Ｆ回路５０の第２の差動トランスミッタＴｘ２により駆動される第２の差動信号線に接続される第２の差動レシーバＲｘ２は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸを差動増幅することで、シリアルバス５２を介したシリアル転送の転送基準タイミングを生成する。ＰＬＬ回路７２は、第２の差動レシーバＲｘ２の出力信号に位相を同期させた基準クロックを、タイミング生成回路７４に出力する。
【００６２】
タイミング生成回路７４は、ＰＬＬ回路７２からの基準クロックに基づいて、シリアル／パラレル変換回路７０及び表示制御信号出力回路７６の基準タイミング信号を生成する。
【００６３】
送信Ｉ／Ｆ回路５０の第１の差動トランスミッタＴｘ１により駆動される第１の差動信号線に接続される第１の差動レシーバＲｘ１は、データ信号Ｄ及び反転データ信号ＤＸを差動増幅することで、シリアルバス５２を介してシリアル転送される転送データを生成する。シリアル／パラレル変換回路７０は、タイミング生成回路７４からの基準タイミング信号に同期して、第１の差動レシーバＲｘ１により差動増幅されたシリアル信号をパラレル信号に変換する。表示制御信号出力回路７６は、タイミング生成回路７４からの基準タイミング信号に同期して、シリアル／パラレル変換回路７０の出力信号から垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥ、ピクセルクロック信号ＰＣＬＫ、及び表示データＤＢＵＳ（図４参照）と、エラー検出信号ＣＰＯとを生成する。
【００６４】
本実施形態における表示ドライバ４０は、このエラー検出信号ＣＰＯに基づいて、ホスト３８からの信号にエラーが発生したか否かを判別して、画質への影響を最小限に抑える制御を行う。
【００６５】
３．  表示ドライバ
図７に、本実施形態における表示ドライバ４０の構成の概要を示す。
【００６６】
表示ドライバ４０は、上述の受信Ｉ／Ｆ回路５４、ソースドライバ３０及びゲートドライバ３２を含むことができる。受信Ｉ／Ｆ回路５４で受信された信号は、ソースドライバ３０又はゲートドライバ３２に供給される。
【００６７】
図７において受信Ｉ／Ｆ回路５４の構成は、図６と同様であるため説明を省略する。
【００６８】
３．１  ゲートドライバ
図８に、図７のゲートドライバ３２の構成例を示す。
【００６９】
ゲートドライバ３２は、シフトレジスタ８０、レベルシフタ８２、出力制御回路８４を含む。
【００７０】
シフトレジスタ８０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ８０は、クロック信号ＶＣＫに同期してスタートパルス信号ＶＳＰをフリップフロップに保持すると、順次クロック信号ＶＣＫに同期して隣接するフリップフロップにスタートパルス信号ＶＳＰをシフトする。ここで入力されるクロック信号ＶＣＫは水平同期信号であり、スタートパルス信号ＶＳＰは垂直同期信号である。
【００７１】
レベルシフタ８２は、シフトレジスタ８０からの電圧のレベルを、液晶表示パネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００７２】
出力制御回路８４は、レベルシフタ８２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。出力制御回路８４は、ゲート線毎に設けられた論理積演算回路を含み、レベルシフタ８２によってシフトされた走査電圧と、出力イネーブル信号ＶＥＮＢとの論理積演算結果が、ゲート線の選択信号として出力される。従って、出力イネーブル信号ＶＥＮＢによりゲート線の選択期間を調整することができるようになっている。
【００７３】
３．２  ソースドライバ
図９に、図７のソースドライバ３０の構成例のブロック図を示す。
【００７４】
ソースドライバ３０は、データラッチ１２０、ラインラッチ１２２、レベルシフタ１２４、基準電圧発生回路１２６、ＤＡＣ（Digital-to-Analog Converter）（広義には電圧選択回路）１２８、出力バッファ１３０を含む。
【００７５】
更にソースドライバ３０は、パリティエラー処理回路（エラー処理部）１３２、制御レジスタ部１３４、表示タイミング生成回路１３６、レベルシフタ１３８を含む。
【００７６】
データラッチ１２０には、受信Ｉ／Ｆ回路５４によって差動増幅後に生成された表示データＤＢＵＳが取り込まれる。受信Ｉ／Ｆ回路５４は、１ピクセル単位に表示データをシリアルにソースドライバ３０に供給し、該表示データがデータラッチ１２０に順次取り込まれていく。
【００７７】
ラインラッチ１２２は、データラッチ１２０に取り込まれた表示データを、水平同期信号ＨＳに基づいてラッチする。
【００７８】
レベルシフタ１２４は、ラインラッチ１２２から読み出した各ビットの信号の電圧レベルを変換する。
【００７９】
基準電圧発生回路１２６は、各基準電圧が、各表示データに対応した複数の基準電圧を発生させる。より具体的には、基準電圧発生回路１２６は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の電圧を抵抗分割した複数種類の基準電圧を発生させ、ＤＡＣ１２８に供給する。
【００８０】
ＤＡＣ１２８は、各基準電圧が表示データに対応した複数の基準電圧の中から、ソース線ごとにレベルシフタ１２４からの表示データに対応する駆動電圧（階調電圧）を出力する。より具体的には、ＤＡＣ１２８は、レベルシフタ１２４からの１ドット分の表示データをデコードし、デコード結果に基づいて複数の基準電圧のいずれかを選択する。ＤＡＣ１２８において選択された基準電圧は、駆動電圧として出力バッファ１３０に出力される。
【００８１】
出力バッファ１３０は、各データ出力部が各ソース線に対応して設けられた複数のデータ出力部を有する。出力バッファ１３０の各データ出力部は、ＤＡＣ１２８からの駆動電圧に基づいて、ソース線を駆動する。各データ出力部は、ボルテージフォロワ接続された演算増幅器を含む。
【００８２】
またソースドライバ３０は、各出力スイッチが、出力バッファ１３０の演算増幅器の出力とソース線との間に設けられた複数の出力スイッチＳＷＯ１〜ＳＷＯＮを含み、各出力スイッチを非導通状態に設定することで各ソース線をハイインピーダンス状態に設定することができる。
【００８３】
図９では、出力スイッチＳＷＯ１〜ＳＷＯＮを設けて出力バッファ１３０に接続されるソース線ＳＬ１〜ＳＬＮをハイインピーダンス状態に設定しているが、出力バッファ１３０の演算増幅器の動作電流を停止又は制限することによりソース線ＳＬ１〜ＳＬＮをハイインピーダンス状態に設定してもよい。この場合、出力スイッチＳＷＯ１〜ＳＷＯＮを省略してもよい。
【００８４】
パリティエラー処理回路１３２には、受信Ｉ／Ｆ回路５４からのエラー検出信号ＣＰＯ及びピクセルクロック信号ＰＣＬＫが入力される。そしてパリティエラー処理回路１３２は、エラー検出信号ＣＰＯに基づいて、受信Ｉ／Ｆ回路５４の受信信号のパリティエラーの検出回数をカウントし、該検出回数がＥｒ（Ｅｒは２以上の整数）回（所与の回数）連続したか否かを検出し、エラー処理結果信号ｆｌｇＣＰＥｒｒとして表示タイミング生成回路１３６に出力する。
【００８５】
またパリティエラー処理回路１３２は、受信Ｉ／Ｆ回路５４からのエラー検出信号ＣＰＯに基づいて、受信Ｉ／Ｆ回路５４からの受信信号の正常受信回数をカウントし、該正常受信回数がＲｃ（Ｒｃは２以上の整数）回（所与の回数）連続したか否かを検出し、エラー処理結果信号ｆｌｇＣＰＥｒｒに反映させて表示タイミング生成回路１３６に出力することができる。
【００８６】
制御レジスタ部１３４は、ソースドライバ３０の動作制御を行うための設定値が設定される複数の制御レジスタを含む。各制御レジスタの設定値は、ホスト３８から供給される。
【００８７】
表示タイミング生成回路１３６は、垂直同期信号ＶＳ、水平同期信号ＨＳ、ピクセルクロック信号ＰＣＬＫ及びエラー処理結果信号ｆｌｇＣＰＥｒｒに基づいて、ソース線の駆動タイミングを制御する制御信号を生成する。レベルシフタ１３８は、表示タイミング生成回路１３６によって生成された該制御信号の各ビットの電圧レベルを変換する。例えばレベルシフタ１３８は、ゲートドライバ３２の表示タイミングを制御するためのクロック信号ＶＣＫ、スタートパルス信号ＶＳＰ、出力イネーブル信号ＶＥＮＢ、スイッチ制御信号ＣＰ及び反転スイッチ制御信号ＸＣＰを出力する。
【００８８】
スイッチ制御信号ＣＰは、図１又は図２に示すスイッチ回路ＳＷ１〜ＳＷＮをオンオフ制御するための制御信号となる。反転スイッチ制御信号ＸＣＰは、ソースドライバ３０の出力スイッチＳＷＯ１〜ＳＷＯＮをオンオフ制御するための制御信号となる。反転スイッチ制御信号ＸＣＰは、スイッチ制御信号ＣＰの論理レベルを反転させた信号である。
【００８９】
これにより、ソースドライバ３０は、パリティエラー処理回路１３２により、受信Ｉ／Ｆ回路５４の受信信号のエラーの検出回数が所与の回数連続したことが検出されたとき、反転スイッチ制御信号ＸＣＰにより出力スイッチＳＷＯ１〜ＳＷＯＮを非導通状態に設定すると共に、スイッチ制御信号ＣＰにより液晶表示パネル２０のスイッチ回路ＳＷ１〜ＳＷＮを導通状態に設定することができる。
【００９０】
従って、パリティエラー処理回路１３２により、受信Ｉ／Ｆ回路５４の受信信号のエラーの検出回数がＥｒ回連続したことが検出されたとき、ソース線ＳＬ１〜ＳＬＮに対向電極電圧ＶＣＯＭを供給することができる。その結果、ＴＦＴを介してソース線ＳＬ１〜ＳＬＮと電気的に接続される画素電極と対向電極との間の電圧がほぼ等しくなって、オフ表示の状態に設定することができる。即ち、パリティエラー処理回路１３２により、受信Ｉ／Ｆ回路５４の受信信号のエラーの検出回数がＥｒ回連続したことが検出されたとき、表示データにかかわらずオフ表示となるように液晶表示パネル２０の駆動制御を行うことができる。このように、液晶表示パネル２０が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、各画素電極に対向する対向電極電圧ＶＣＯＭを画素電極に印加するように制御することで、オフ表示を実現させる。ここで、出力バッファ１３０、表示タイミング生成回路１３６及びレベルシフタ１３８により、上述のソース線駆動部としての機能を実現することができる。
【００９１】
また、ソースドライバ３０は、パリティエラー処理回路１３２により、オフ表示の期間中に、受信Ｉ／Ｆ回路５４の受信信号の正常受信回数がＲｃ回連続したことが検出されたとき、反転スイッチ制御信号ＸＣＰにより出力スイッチＳＷＯ１〜ＳＷＯＮを導通状態に設定すると共に、スイッチ制御信号ＣＰにより液晶表示パネル２０のスイッチ回路ＳＷ１〜ＳＷＮを非導通状態に設定することができる。
【００９２】
従って、パリティエラー処理回路１３２により、受信Ｉ／Ｆ回路５４の受信信号の正常受信回数がＲｃ回連続したことが検出されたとき、ソースドライバ３０は、表示データに基づいてソース線ＳＬ１〜ＳＬＮを駆動することができる。即ち、パリティエラー処理回路１３２により、受信Ｉ／Ｆ回路５４の受信信号の正常受信回数がＲｃ回連続したことが検出されたとき、オフ表示の期間から、表示データに基づいて液晶表示パネル２０を駆動する制御を行う通常表示期間に移行させることができる。
【００９３】
次に、パリティエラー処理回路１３２及び制御レジスタ部１３４について説明する。
【００９４】
図１０に、図９の制御レジスタ部１３４の構成例を示す。
【００９５】
制御レジスタ部１３４は、エラー回数設定レジスタ１４０と復帰回数設定レジスタ１４２とを含む。
【００９６】
エラー回数設定レジスタ１４０には、パリティエラー処理回路１３２により、受信信号のエラー検出回数の閾値であるＥｒに対応した設定値がホスト３８により設定される。エラー回数設定レジスタ１４０の設定値は、設定信号ＥｒｒＲＥＧとして出力される。
【００９７】
復帰回数設定レジスタ１４２には、パリティエラー処理回路１３２により、受信信号の正常受信回数の閾値であるＲｃに対応した設定値がホスト３８により設定される。復帰回数設定レジスタ１４２の設定値は、設定信号ＲｅｃＲＥＧとして出力される。
【００９８】
設定信号ＥｒｒＲＥＧ、ＲｅｃＲＥＧは、図９のパリティエラー処理回路１３２に供給される。
【００９９】
図１１に、パリティエラー処理回路１３２の構成例の回路図を示す。
【０１００】
パリティエラー処理回路１３２は、受信信号のエラー検出回数をカウントするための第１のカウンタＣＮＴ１と、受信信号の正常受信回数をカウントするための第２のカウンタＣＮＴ２と、第１及び第２のコンパレータＣＭＰ１、ＣＭＰ２と、第１及び第２の微分回路ＤＦ１、ＤＦ２と、セットリセットフリップフロップＳＲＦＦとを含む。
【０１０１】
パリティエラー処理回路１３２には、エラー検出信号ＣＰＯ、ピクセルクロック信号ＰＣＬＫ、初期化信号ＸＲＥＳＥＴ、設定信号ＥｒｒＲＥＧ、ＲｅｃＲＥＧが入力される。初期化信号ＸＲＥＳＥＴは、ソースドライバ３０のうち少なくともパリティエラー処理回路１３２を初期化するための信号であり、Ｌレベルのときアクティブとなる信号である。
【０１０２】
第１のカウンタＣＮＴ１のリセット端子Ｒには、エラー検出信号ＣＰＯ及び初期化信号ＸＲＥＳＥＴの論理積演算結果の信号が入力される。第１のカウンタＣＮＴ１のクロック端子Ｃには、エラー検出信号ＣＰＯ及びピクセルクロック信号ＰＣＬＫの論理積演算結果の信号が入力される。従って、第１のカウンタＣＮＴ１は、エラー検出信号ＣＰＯ又は初期化信号ＸＲＥＳＥＴがＬレベルのときに初期化されて、カウント値が０となる。そして第１のカウンタＣＮＴ１は、エラー検出信号ＣＰＯがＨレベルのときにピクセルクロック信号ＰＣＬＫに同期してカウント値をインクリメントしていく。
【０１０３】
第１のコンパレータＣＭＰ１は、第１のカウンタＣＮＴ１のカウント値と設定信号ＥｒｒＲＥＧとを比較し、一致したときにＨレベルとなるパルスを出力する。第１の微分回路ＤＦ１は第１のコンパレータＣＭＰ１の出力信号の立ち上がりを検出し、該立ち上がりを検出したときにパルスを出力する。第１の微分回路ＤＦ１の出力パルスは、セットリセットフリップフロップＳＲＦＦのセット端子Ｓに入力される。
【０１０４】
第２のカウンタＣＮＴ２のリセット端子Ｒには、エラー検出信号ＣＰＯの反転信号及び初期化信号ＸＲＥＳＥＴの論理積演算結果の信号が入力される。第２のカウンタＣＮＴ２のクロック端子Ｃには、エラー検出信号ＣＰＯの反転信号及びピクセルクロック信号ＰＣＬＫの論理積演算結果の信号が入力される。従って、第２のカウンタＣＮＴ２は、エラー検出信号ＣＰＯの反転信号又は初期化信号ＸＲＥＳＥＴがＬレベルのときに初期化されて、カウント値が０となる。そして第２のカウンタＣＮＴ２は、エラー検出信号ＣＰＯがＬレベルのときにピクセルクロック信号ＰＣＬＫに同期してカウント値をインクリメントしていく。
【０１０５】
第２のコンパレータＣＭＰ２は、第２のカウンタＣＮＴ２のカウント値と設定信号ＲｅｃＲＥＧとを比較し、一致したときにＨレベルとなるパルスを出力する。第２の微分回路ＤＦ２は第２のコンパレータＣＭＰ２の出力信号の立ち上がりを検出し、該立ち上がりを検出したときにパルスを出力する。第２の微分回路ＤＦ２の出力パルスは、セットリセットフリップフロップＳＲＦＦのリセット端子Ｒに入力される。
【０１０６】
セットリセットフリップフロップＳＲＦＦのクロック端子Ｃには、ピクセルクロック信号ＰＣＬＫが入力される。そして、セットリセットフリップフロップＳＲＦＦは、ピクセルクロック信号ＰＣＬＫの例えば立ち上がりに同期して、セット端子ＳがＨレベルのときに出力端子Ｑからの出力信号をＨレベルに変化させ、リセット端子ＲがＨレベルのときに該出力信号をＬレベルに変化させる。
【０１０７】
セットリセットフリップフロップＳＲＦＦの出力端子Ｑからの出力信号が、エラー処理結果信号ｆｌｇＣＰＥｒｒとなる。エラー処理結果信号ｆｌｇＣＰＥｒｒは、表示タイミング生成回路１３６に入力される。
【０１０８】
このように受信信号がシリアル信号である場合に、パリティエラー処理回路１３２は、１ピクセル毎にパリティエラーの有無をカウントして、受信信号のエラーの検出回数又は受信信号の正常受信回数を求める。
【０１０９】
図１２に、本実施形態におけるソースドライバ３０のエラー検出時の動作例のタイミング図を示す。
【０１１０】
図１２において、図１０のエラー回数設定レジスタ１４０には、１０が設定されているものとする。従って、設定信号ＥｒｒＲＥＧは、「１０」に対応した信号となる。
【０１１１】
例えば１垂直走査期間内の時刻ＴＧ１において、表示ドライバ４０の受信Ｉ／Ｆ回路５４からのエラー検出信号ＣＰＯがＬレベルからＨレベルに変化したものとする。即ち、時刻ＴＧ１において、受信Ｉ／Ｆ回路５４が受信信号のエラーを検出したものとする。従って、時刻ＴＧ１において、通常表示期間から前データ表示期間に切り替わる。前データ表示期間は、通常表示期間からオフ表示期間に切り替わる前に設けられる期間である。前データとは、エラー検出信号ＣＰＯがＨレベルに変化する前、つまり、最後の正常データを示す。
【０１１２】
時刻ＴＧ１以降では、ピクセルクロック信号ＰＣＬＫに同期して第１のカウンタＣＮＴ１のカウント値がインクリメントされる。そして、第１のカウンタＣＮＴ１のカウント値と設定信号ＥｒｒＲＥＧが示す「１０」とが一致したとき、第１のコンパレータＣＭＰ１が、Ｈレベルとなるパルスを出力する。これを受けた第１の微分回路ＤＦ１が、第１のコンパレータＣＭＰ１の出力信号の立ち上がりを検出し、セットリセットフリップフロップのセット端子Ｓに、出力パルスを出力する。この結果、時刻ＴＧ２に、エラー処理結果信号ｆｌｇＣＰＥｒｒがＨレベルに変化する。
【０１１３】
表示タイミング生成回路１３６は、水平同期信号ＨＳに同期してエラー処理結果信号ｆｌｇＣＰＥｒｒを取り込み、スイッチ制御信号ＣＰをＬレベルからＨレベルに変化させる（時刻ＴＧ３）。従って、出力スイッチＳＷＯ１〜ＳＷＯＮが非導通状態に設定されると共に、スイッチ回路ＳＷ１〜ＳＷＮが導通状態に設定される。これにより、オフ表示期間が開始される。こうして、オフ表示は、１水平走査期間の開始タイミングに同期して行われる。
【０１１４】
図１３に、本実施形態におけるエラー処理対策の説明図を示す。
【０１１５】
図１３では、１垂直走査期間分の画面を模式的に表している。１垂直走査期間が開始されると、水平走査が開始され、エラー検出信号ＣＰＯがＨレベルとなる時刻ＴＧ１まで通常表示期間が開始される（ＮＤ）。
【０１１６】
そして、エラー検出信号ＣＰＯがＨレベルとなった後、ピクセルクロック信号ＰＣＬＫの立ち上がりに同期して１０回連続、エラー検出信号ＣＰＯがＨレベルであることが検出されると、エラー処理結果信号ｆｌｇＣＰＥｒｒがＨレベルに変化する。そして、エラー処理結果信号ｆｌｇＣＰＥｒｒがＨレベルに変化した水平走査期間の次の水平走査期間の先頭に、スイッチ制御信号ＣＰがＨレベルに変化する。従って、時刻ＴＧ１から時刻ＴＧ３までの期間が、前データ表示期間となる（ＢＤ）。時刻ＴＧ３以降では、上述のようにオフ表示期間となる（ＯＤ）。
【０１１７】
以上のように、当該垂直走査期間の画面に着目すると、垂直走査期間の開始タイミングから前データ表示期間の終了タイミングまでがオン表示領域となり、オフ表示期間中がオフ表示領域となる。
【０１１８】
以上説明したように、本実施形態によれば、受信信号のエラーを偶然検出したからといって、画質への影響を避けるために直ぐにオフ表示の制御を行うことなく、安定した画像表示を実現させることができるようになる。
【０１１９】
更に本実施形態では、以下に述べるようにオフ表示期間から復帰させることで、画質への影響を極力抑えることができるようになっている。
【０１２０】
図１４に、本実施形態におけるソースドライバ３０のエラー復帰時の動作例のタイミング図を示す。
【０１２１】
図１４において、図１０の復帰回数設定レジスタ１４２には、１０が設定されているものとする。従って、設定信号ＲｅｃＲＥＧは、「１０」に対応した信号となる。
【０１２２】
例えば当該垂直走査期間の開始タイミングにおいて、既にエラー検出信号ＣＰＯがＨレベル（スイッチ制御信号ＣＰもＨレベル）であり、当該垂直走査期間内の時刻ＴＧ１０において、エラー検出信号ＣＰＯがＨレベルからＬレベルに変化したものとする。即ち、時刻ＴＧ１０において、それ以前は受信信号のエラーを検出していた受信Ｉ／Ｆ回路５０が、受信信号の正常受信を検出したものとする。
【０１２３】
時刻ＴＧ１０以降では、ピクセルクロック信号ＰＣＬＫに同期して第２のカウンタＣＮＴ２のカウント値がインクリメントされる。そして、第２のカウンタＣＮＴ２のカウント値と設定信号ＲｅｃＲＥＧが示す「１０」とが一致したとき、第２のコンパレータＣＭＰ２が、Ｈレベルとなるパルスを出力する。これを受けた第２の微分回路ＤＦ２が、第２のコンパレータＣＭＰ２の出力信号の立ち上がりを検出し、セットリセットフリップフロップのリセット端子Ｒに、出力パルスを出力する。この結果、時刻ＴＧ１１に、エラー処理結果信号ｆｌｇＣＰＥｒｒがＨレベルからＬレベルに変化する。
【０１２４】
表示タイミング生成回路１３６は、水平同期信号ＨＳではなく垂直同期信号ＶＳに同期してエラー処理結果信号ｆｌｇＣＰＥｒｒを取り込み、スイッチ制御信号ＣＰをＨレベルからＬレベルに変化させる（時刻ＴＧ１２）。これにより、出力スイッチＳＷＯ１〜ＳＷＯＮが導通状態に設定されると共に、スイッチ回路ＳＷ１〜ＳＷＮが非導通状態に設定され、オフ表示期間が終了する。こうして、オフ表示期間から、表示データに基づく液晶表示パネル２０の駆動制御を行うオン表示期間（通常表示期間）への切換タイミングは、１垂直走査期間の開始タイミングとすることができる。
【０１２５】
以上説明したように、本実施形態によれば、受信信号の正常受信を偶然検出したからといって、直ぐにオン表示の制御を行うことなく、安定した正常受信を確認してからオン表示を行わせるようにしたので、画質の劣化を最小限に抑えることができるようになる。
【０１２６】
４．  変形例
本実施形態では、液晶表示パネル２０にスイッチ回路ＳＷ１〜ＳＷＮを設けて、対向電極に供給される対向電極電圧ＶＣＯＭを、オフ表示期間中にソース線ＳＬ１〜ＳＬＮに供給することでいわゆるオフ表示を実現していたが、これに限定されるものではない。本実施形態の変形例では、ソースドライバがソース線ＳＬ１〜ＳＬＮに対向電極電圧ＶＣＯＭを供給することで、液晶表示パネル２０がスイッチ回路ＳＷ１〜ＳＷＮを省略する構成を採用できるようにしている。
【０１２７】
図１５に、本実施形態の変形例における液晶表示装置２００の構成例のブロック図を示す。図１５において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【０１２８】
図１５の液晶表示装置２００の液晶表示パネル２１０が図１の液晶表示パネル２０と異なる点は、液晶表示パネル２１０が、液晶表示パネル２０のスイッチ回路ＳＷ１〜ＳＷＮが省略された構成を有している点である。
【０１２９】
図１５の表示ドライバ２２０が図１の表示ドライバ４０と異なる点は、表示ドライバ２２０が、表示ドライバ４０のソースドライバ３０に代えてソースドライバ２３０が設けられている点である。
【０１３０】
図１６に、図１５の液晶表示装置２００の他の構成例のブロック図を示す。図１６において、図２又は図１５と同一部分には同一符号を付し、適宜説明を省略する。
【０１３１】
図１７に、図１５又は図１６のソースドライバ２３０の構成例のブロック図を示す。図１７において、図９と同一部分には同一符号を付し、適宜説明を省略する。
【０１３２】
図１７のソースドライバ２３０が図９のソースドライバ３０と異なる第１の点は、表示タイミング生成回路１３６に代えて表示タイミング生成回路２３２が設けられている点である。また第２の点は、レベルシフタ１３８に代えてレベルシフタ２３４が設けられている点である。また第３の点は、出力スイッチＳＷＯ１〜ＳＷＯＮに代えて出力スイッチＳＷＰ１〜ＳＷＰＮが設けられている点である。更に第４の点は、図１７では対向電極電圧ＶＣＯＭがソースドライバ２３０に供給されている点である。
【０１３３】
表示タイミング生成回路２３２は、垂直同期信号ＶＳ、水平同期信号ＨＳ、ピクセルクロック信号ＰＣＬＫ及びエラー処理結果信号ｆｌｇＣＰＥｒｒに基づいて、ソース線の駆動タイミングを制御する制御信号を生成する。レベルシフタ２３４は、表示タイミング生成回路２３２によって生成された該制御信号の各ビットの電圧レベルを変換する。例えばレベルシフタ２３４は、ゲートドライバ３２の表示タイミングを制御するためのクロック信号ＶＣＫ、スタートパルス信号ＶＳＰ、出力イネーブル信号ＶＥＮＢ、反転スイッチ制御信号ＸＣＰを出力する。
【０１３４】
出力スイッチＳＷＰ１〜ＳＷＰＮは、反転スイッチ制御信号ＸＣＰに基づいて、ソース線ＳＬ１〜ＳＬＮに、出力バッファ１３０の演算増幅器の出力電圧を供給する状態か、対向電極電圧ＶＣＯＭを供給する状態かを切り替える。
【０１３５】
従って、本実施形態と同様に、表示タイミング生成回路２３２は、受信信号にエラーが検出されたときにはエラー処理結果信号ｆｌｇＣＰＥｒｒを水平同期信号ＨＳに同期して取り込み、受信信号が正常受信されたときには、エラー処理結果信号ｆｌｇＣＰＥｒｒを垂直同期信号ＶＳに同期して取り込む。これにより、通常表示期間からオフ表示期間に遷移させるときには図１２と同様に遷移させることができ、オフ表示期間から通常表示期間に遷移させるときには図１４と同様に遷移させることができる。
【０１３６】
このようなソースドライバ２３０（表示ドライバ２２０）に供給される対向電極電圧ＶＣＯＭは、電源回路１００によって生成される。
【０１３７】
図１８に、図１、図２、図１５又は図１６の電源回路１００の構成例のブロック図を示す。
【０１３８】
電源回路１００は、ソース電圧生成回路３１０、ゲート電圧生成回路３２０、対向電極電圧生成回路３３０を含む。ソース電圧生成回路３１０は、図９又は図１７の基準電圧発生回路１２６に供給される高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとを生成する。ゲート電圧生成回路３２０は、ゲートドライバ３２が各ゲート線に出力する選択パルスの高電位側電圧ＶＨＨ、低電位側電圧ＶＬＬを生成する。対向電極電圧生成回路３３０は、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを生成する。
【０１３９】
ソース電圧生成回路３１０、ゲート電圧生成回路３２０及び対向電極電圧生成回路３３０のそれぞれは、システム電源電圧ＶＤＤ及びシステム接地電源電圧ＶＳＳが供給され、チャージポンプ回路等の昇圧回路と出力電位を調整するためのレギュレータとを用いて、上記の各電圧を生成することができる。
【０１４０】
図１９に、図１８のソース電圧生成回路３１０の動作説明図を示す。
【０１４１】
ソース電圧生成回路３１０は、システム接地電源電圧ＶＳＳを基準に、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧を正方向に２倍に昇圧した昇圧電圧ＶＯＵＴ１を生成する。そして、ソース電圧生成回路３１０は、レギュレータにより昇圧電圧ＶＯＵＴ１の電位を調整した高電位側電源電圧ＶＤＤＨを出力する。また、ソース電圧生成回路３１０に供給されるシステム接地電源電圧ＶＳＳは、低電位側電源電圧ＶＳＳＨとして出力される。
【０１４２】
図２０に、図１８のゲート電圧生成回路３２０及び対向電極電圧生成回路３３０の動作説明図を示す。
【０１４３】
ゲート電圧生成回路３２０又は対向電極電圧生成回路３３０では、レギュレータによりシステム電源電圧ＶＤＤの電位を調整した昇圧電圧ＶＤＣが生成される。そして、ゲート電圧生成回路３２０又は対向電極電圧生成回路３３０は、システム接地電源電圧ＶＳＳを基準に、システム接地電源電圧ＶＳＳと昇圧電圧ＶＤＣとの間の電圧を正方向に２倍に昇圧した昇圧電圧ＶＯＵＴ２を生成する。
【０１４４】
対向電極電圧生成回路３３０は、システム接地電源電圧ＶＳＳを基準に、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧を負方向に１倍に昇圧した昇圧電圧ＶＯＵＴＭを生成する。そして対向電極電圧生成回路３３０は、レギュレータにより昇圧電圧ＶＯＵＴＭの電位を調整した低電位側電圧ＶＣＯＭＬを生成する。また、対向電極電圧生成回路３３０は、レギュレータにより昇圧電圧ＶＯＵＴ２の電位を調整した高電位側電圧ＶＣＯＭＨを生成する。
【０１４５】
ゲート電圧生成回路３２０は、レギュレータにより昇圧電圧ＶＯＵＴ２の電位を調整した調整電圧ＶＧＯＮ、ＶＧＯＦを生成する。その後、ゲート電圧生成回路３２０は、システム接地電源電圧ＶＳＳを基準に、システム接地電源電圧ＶＳＳと調整電圧ＶＧＯＮとの間の電圧を正方向に２倍に昇圧した高電位側電圧ＶＨＨを生成する。更にゲート電圧生成回路３２０は、システム接地電源電圧ＶＳＳを基準に、システム接地電源電圧ＶＳＳと調整電圧ＶＧＯＦとの間の電圧を負方向に１倍に昇圧した低電位側電圧ＶＬＬを生成する。
【０１４６】
以上のように生成される電圧のうち、本実施形態の場合には対向電極電圧ＶＣＯＭが、液晶表示パネル２０の対向電極に供給され、本実施形態の変形例の場合には対向電極電圧ＶＣＯＭが液晶表示パネル２１０の対向電極と表示ドライバ２２０のソースドライバ２３０に供給される。
【０１４７】
５．  電子機器
図２１に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２１において、図１、図２、図１５又は図１６と同一部分には同一符号を付し、適宜説明を省略する。
【０１４８】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでホスト３８に供給する。
【０１４９】
携帯電話機９００は、液晶表示パネル２０又は液晶表示パネル２１０を含む。液晶表示パネル２０又は液晶表示パネル２１０は、ソースドライバ３０及びゲートドライバ３２を含む表示ドライバ４０、或いはソースドライバ２３０及びゲートドライバ３２を含む表示ドライバ２２０によって駆動される。液晶表示パネル２０又は液晶表示パネル２１０は、複数のソース線、複数のゲート線、複数の画素を含む。ソースドライバ３０又はソースドライバ２３０は、表示データに基づいてソース線の駆動制御を行う。
【０１５０】
ホスト３８は、表示ドライバ４０又は表示ドライバ２２０に接続され、ソースドライバ３０又はソースドライバ２３０に対してＲＧＢフォーマットの表示データを供給する。
【０１５１】
電源回路１００は、表示ドライバ４０又は表示ドライバ２２０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル２０又は液晶表示パネル２１０の対向電極に、対向電極電圧ＶＣＯＭを供給する。
【０１５２】
またホスト３８は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示ドライバ４０又は表示ドライバ２２０に供給できる。ホスト３８は、このように表示データに基づき、表示ドライバ４０又は表示ドライバ２２０により液晶表示パネル２０又は液晶表示パネル２１０に表示させる。
【０１５３】
ホスト３８は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１５４】
ホスト３８は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０又は液晶表示パネル２１０の表示処理を行う。
【０１５５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば本実施形態における表示ドライバを、１つの出力線に複数ドット分の表示データに対応した複数種類の駆動電圧を多重化させて電気光学装置側でドット毎に駆動電圧を振り分けて電気光学装置を駆動する駆動回路に適用することができる。
【０１５６】
また、パリティエラー処理回路１３２からのエラー処理結果信号ｆｌｇＣＰＥｒｒをホスト３８に通知するようにしてもよい。また、エラー処理結果信号ｆｌｇＣＰＥｒｒに基づいて、表示ドライバのうち少なくともソースドライバの動作を停止させたり、初期化させたりしてもよい。
【０１５７】
或いはまた、エラーの検出回数が１０回連続検出したときはオフ表示を行い、更に、閾値となる連続回数が多い例えば３０回連続検出したときは、ソースドライバ（表示ドライバ）の動作を停止させたり、電源を切るようにしてもよい。また、オフ表示を行うときは、ピクセル単位でエラーの検出回数をカウントし、電源を切るときは、１垂直走査期間を単位にエラーの検出回数をカウントするようにして、エラー処理の種類に応じて、エラーの検出回数をカウントする周期を異ならせてもよい。
【０１５８】
また例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１５９】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１６０】
【図１】本実施形態における液晶表示装置の構成の概要を示す図。
【図２】本実施形態における液晶表示装置の他の構成の概要を示す図。
【図３】本実施形態におけるホスト及び表示ドライバ間の構成例のブロック図。
【図４】本実施形態におけるホストが出力する送信信号の例を示す図。
【図５】シリアルバスを介して伝送される差動信号の例を示す図。
【図６】図３の受信Ｉ／Ｆ回路の構成例のブロック図。
【図７】本実施形態における表示ドライバの構成の概要を示す図。
【図８】図７のゲートドライバの構成例を示す図。
【図９】図７のソースドライバの構成例のブロック図。
【図１０】図９の制御レジスタ部の構成例を示す図。
【図１１】パリティエラー処理回路の構成例の回路図。
【図１２】本実施形態におけるソースドライバのエラー検出時の動作例のタイミング図。
【図１３】本実施形態におけるエラー処理対策の説明図。
【図１４】本実施形態におけるソースドライバのエラー復帰時の動作例のタイミング図。
【図１５】本実施形態の変形例における液晶表示装置の構成例のブロック図。
【図１６】図１５の液晶表示装置の他の構成例のブロック図。
【図１７】図１５又は図１６のソースドライバの構成例のブロック図。
【図１８】図１、図２、図１５又は図１６の電源回路の構成例のブロック図。
【図１９】図１８のソース電圧生成回路の動作説明図。
【図２０】図１８のゲート電圧生成回路及び対向電極電圧生成回路の動作説明図。
【図２１】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１６１】
１０、２００  液晶表示装置、  ２０、２１０  液晶表示パネル、
３０、２３０  ソースドライバ、  ３２  ゲートドライバ、  ３８  ホスト、
４０、２２０  表示ドライバ、  ７８  画素形成領域、  １００  電源回路、
１２０  データラッチ、  １２２  ラインラッチ、  １２４  レベルシフタ、
１２６  基準電圧発生回路、  １２８  ＤＡＣ、  １３０  出力バッファ、
１３２  パリティエラー処理回路、  １３４  制御レジスタ部、
１３６  表示タイミング生成回路、  １３８  レベルシフタ、
ｆｌｇＣＰＥｒｒ  エラー処理結果信号、  ＣＰ  スイッチ制御信号、
ＣＰＯ  エラー検出信号、  ＤＢＵＳ  表示データ、  ＧＬ１〜ＧＬＭ  ゲート線、
ＨＳ  水平同期信号、  ＰＣＬＫ  ピクセルクロック信号、  ＰＯＬ  極性反転信号、
ＳＬ１〜ＳＬＮ  ソース線、  ＳＷ１〜ＳＷＮ  スイッチ回路、
ＳＷＯ１〜ＳＷＯＮ、ＳＷＰ１〜ＳＷＰＮ  出力スイッチ、
ＶＣＯＭ  対向電極電圧、  ＶＳ  垂直同期信号、  ＶＳＰ  スタートパルス信号、
ＶＣＫ  クロック信号、  ＶＥＮＢ  出力イネーブル信号、
ＸＣＰ  反転スイッチ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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