(57)【要約】【課題】ＰＬＬ回路での電源投入後の発振周波数の収束過程における誤動作を確実に防止し、所望の発振周波数で出力信号を発振できるようにする。【解決手段】参照信号ＲＥＦと帰還信号ＦＢの位相差を検出する位相比較器２０、その位相差に応じて電荷が充電又は放電されるループフィルタ３０Ａ、及びループフィルタに蓄積される電荷量に基づく入力電圧に応じた発振周波数で出力信号を発振する電圧制御発振器５０Ａに加え、電圧制御発振器に入力される入力電圧が所定範囲外である場合に、ループフィルタに電荷を充電又は放電し入力電圧を所定範囲内の電圧にする制御回路４０Ａを設け、発振周波数が分周器の動作可能周波数を超えないように入力電圧を制御して、分周器の動作可能周波数以上の発振周波数で出力信号が発振されないようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
参照信号と帰還信号の位相を比較して位相差を検出する位相比較器と、
上記参照信号と帰還信号の位相差に応じて電荷が充電又は放電されるループフィルタと、
上記ループフィルタに蓄積される電荷量に基づく入力電圧に応じた発振周波数で出力信号を発振する電圧制御発振器と、
上記入力電圧が所定範囲内の電圧とは異なる場合に、上記ループフィルタに電荷を充電又は放電して上記入力電圧を所定範囲内の電圧にする制御回路とを備えることを特徴とするＰＬＬ回路。
【請求項２】
上記電圧制御発振器が発振する出力信号を分周して上記帰還信号を出力する分周器をさらに備え、
上記所定範囲内の電圧は、上記分周器にて分周可能な発振周波数で上記電圧制御発振器より出力信号が発振される電圧であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
上記ループフィルタは電源電位に接続され、
上記制御回路は、上記入力電圧が上記出力信号の発振周波数が所定周波数以上になる電圧である場合に、上記ループフィルタに電荷を充電することを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
上記ループフィルタは基準電位に接続され、
上記制御回路は、上記入力電圧が上記出力信号の発振周波数が所定周波数以上になる電圧である場合に、上記ループフィルタに蓄積された電荷を放電することを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項５】
参照信号と帰還信号の位相差に応じた電荷を充電又は放電するループフィルタと、上記ループフィルタに蓄積された電荷量に基づく入力電圧に応じた発振周波数で出力信号を出力端子から発振する電圧制御発振器とを有するＰＬＬ回路を制御する制御回路であって、
上記電圧制御発振器に入力される入力電圧が所定範囲内の電圧であるか否かを検知する電圧検知回路と、
上記電圧検知回路による検知の結果、上記入力電圧が上記所定範囲内の電圧とは異なる場合に、上記ループフィルタに電荷を充電又は放電して上記入力電圧を所定範囲内の電圧にする電圧制御回路とを備えることを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路及びそれに用いられる制御回路に関する。
【背景技術】
【０００２】
従来より、入力される信号を基準として出力する信号の位相を同期させて、入力される信号の周波数を何倍かして電圧制御発振器（ＶＣＯ）より出力するＰＬＬ回路が、様々な分野で用いられている（例えば、特許文献１〜３参照。）。
【０００３】
図１１は、従来の一般的なＰＬＬ回路の構成を示す図である。図１１においては、ループフィルタ１０４Ａが電源電位Ｖｄｄを電位の基準とするように構成したＰＬＬ回路１０１Ａを示している。
【０００４】
位相比較器１０２は、参照信号（クロック信号）ＲＥＦと分周器１０６からの帰還信号ＦＢの位相を比較して両者の位相差を検出する。具体的には、位相比較器１０２は、参照信号ＲＥＦに対する帰還信号ＦＢの位相差を検出し、検出した位相差に応じたアップ／ダウン信号をチャージポンプ１０３に出力する。
【０００５】
チャージポンプ１０３は、アップ／ダウン信号に応じてループフィルタ１０４Ａ（より詳細には、ループフィルタ１０４Ａ内の図示しない容量）に電荷を充電又は放電する。ループフィルタ１０４Ａは、電圧制御発振器（ＶＣＯ）１０５Ａと電源電位Ｖｄｄとの間に接続される。ＶＣＯ１０５Ａは、ループフィルタ１０４Ａに蓄積された電荷量に基づいて定まるノードＮＡの電圧ＶＣＴＬを入力電圧として、入力電圧に応じた発振周波数で出力信号ＦＶＣＯを発振する。
【０００６】
チャージポンプ１０３は、ダウン信号が入力されると、ループフィルタ１０４Ａに電荷を注入し、電圧ＶＣＴＬを上げる。逆に、チャージポンプ１０３は、アップ信号が入力されると、ループフィルタ１０４Ａから電荷を引き抜き、電圧ＶＣＴＬを下げる。ＶＣＯ１０５Ａは、入力電圧に応じて発振周波数が変化し、入力電圧が低くなるに従い発振周波数が高くなる。よって、ダウン信号の場合には、ＶＣＯ１０５Ａの入力電圧としての電圧ＶＣＴＬが上がり、出力信号ＦＶＣＯの発振周波数が低下する。アップ信号の場合には、電圧ＶＣＴＬが下がり、出力信号ＦＶＣＯの発振周波数が増加する。
【０００７】
分周器１０６は、ＶＣＯ１０５Ａの発振出力信号ＦＶＣＯを分周して帰還信号ＦＢを位相比較器１０２に出力する。このようにして参照信号ＲＥＦと帰還信号ＦＢとの位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【０００８】
図１２は、従来の一般的なＰＬＬ回路の他の構成を示す図であり、ループフィルタ１０４Ｂが基準電位（例えば、グランド電位）を電位の基準とするように構成したＰＬＬ回路１０１Ｂを示している。図１２において、図１１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【０００９】
ループフィルタ１０４Ｂは、電圧制御発振器（ＶＣＯ）１０５Ｂと基準電位との間に接続される。ＶＣＯ１０５Ｂは、ループフィルタ１０４Ｂに蓄積された電荷量に基づいて定まるノードＮＢの電圧ＶＣＴＬを入力電圧として、入力電圧に応じた発振周波数で出力信号ＦＶＣＯを発振する。ＶＣＯ１０５Ｂは、入力電圧が高くなるに従い出力信号ＦＶＣＯの発振周波数が高くなる。
【００１０】
ＰＬＬ回路１０１Ｂにおいて、チャージポンプ１０３は、ダウン信号が入力されると、ループフィルタ１０４Ｂから電荷を引き抜き、電圧ＶＣＴＬを下げる。逆に、チャージポンプ１０３は、アップ信号が入力されると、ループフィルタ１０４Ｂに電荷を注入し、電圧ＶＣＴＬを上げる。よって、ダウン信号の場合には、電圧ＶＣＴＬが下がり、出力信号ＦＶＣＯの発振周波数が低下する。アップ信号の場合には、電圧ＶＣＴＬが上がり、出力信号ＦＶＣＯの発振周波数が増加する。その他の動作については、図１１に示したＰＬＬ回路１０１Ａと同様である。
【００１１】
【特許文献１】特開平１１−１１２３３３号公報
【特許文献２】特開平２−２４４８２２号公報
【特許文献３】特開平１０−５６３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ここで、図１１及び図１２に示されるような従来のＰＬＬ回路において、電源投入直後から出力信号ＦＶＣＯが所望の発振周波数に到達する過程で、ＶＣＯ１０５Ａ（１０５Ｂ）が所望する発振周波数よりも高い周波数で出力信号ＦＶＣＯを出力することがある。仮に、ＶＣＯ１０５Ａ（１０５Ｂ）が分周器の動作可能周波数よりも高い周波数の出力信号ＦＶＣＯを発振した場合には、分周器１０６より出力される帰還信号ＦＢがある一定の信号レベルに固定される。その結果、位相比較器１０２が参照信号ＲＥＦに対して帰還信号ＦＢの位相が遅れていると判断し、出力信号ＦＶＣＯの発振周波数が増加するよう制御される。
【００１３】
すなわち、図１３に示すように、ＰＬＬ回路における出力周波数の収束過程において、電源投入後にＶＣＯが、分周器の動作可能周波数（分周可能な周波数）ＦＭＡＸよりも高い周波数の出力信号を発振すると、出力信号ＦＶＣＯは所望の周波数ＰＬＬ  Ｔａｒｇｅｔには収束せずに発散状態（図１３に示す領域ＤＩＶ）になってしまう。そして、最終的には、ＰＬＬ回路からの出力信号は、ＶＣＯの発振限界の周波数（ＶＣＯ１０５Ａであれば入力電圧を０Ｖとした周波数、ＶＣＯ１０５Ｂであれば入力電圧を電源電圧Ｖｄｄとした周波数）に固定されてしまう。
【００１４】
そのようなＰＬＬ回路の誤動作を防止するため、従来においては分周器の動作可能周波数をＶＣＯの発振周波数よりも広く設計することにより、ＶＣＯの出力信号ＦＶＣＯが所望の周波数に収束するようにしていた。
【００１５】
しかしながら、分周器はロジック回路で構成することが一般的であり、その動作可能周波数には限界がある。一方、ＶＣＯは、差動回路やインダクタンス等のアナログ素子を利用することにより小振幅で非常に高い周波数まで出力可能に構成できる。したがって、これらの回路を組み合わせてＰＬＬ回路を構成する場合には、分周器の動作可能周波数がＶＣＯの発振周波数よりも低くなってしまうことが考えられ、ＰＬＬ回路の誤動作を防止するためにＶＣＯの発振周波数が分周器の動作可能周波数を超えないようにループフィルタやチャージポンプの設計に注意を要する。また、ＰＬＬ回路におけるロックレンジを広くしたい場合には、ループフィルタ及びチャージポンプのゲインを可変にするような回路を追加しなければならない。そのため、設計工数や回路面積の増大を招いてしまう。
【００１６】
本発明は、ＰＬＬ回路での電源投入後の発振周波数の収束過程における誤動作を確実に防止し、所望の発振周波数で出力信号を発振できるようにする。
【課題を解決するための手段】
【００１７】
本発明に係るＰＬＬ回路は、参照信号と帰還信号の位相差を検出する位相比較器と、その位相差に応じて電荷が充電又は放電されるループフィルタと、ループフィルタに蓄積される電荷量に基づく入力電圧に応じた発振周波数で出力信号を発振する電圧制御発振器とを備える。さらに、電圧制御発振器に入力される入力電圧が所定範囲外である場合に、ループフィルタに電荷を充電又は放電して入力電圧を所定範囲内の電圧にする制御回路を備える。
【００１８】
本発明に係る制御回路は、ＰＬＬ回路が有する電圧制御発振器に入力される入力電圧が所定範囲内の電圧であるか否かを電圧検知回路により検知し、入力電圧が所定範囲外である場合には、電圧制御回路によりＰＬＬ回路が有するループフィルタに電荷を充電又は放電して入力電圧を所定範囲内の電圧にするようＰＬＬ回路を制御する。
【００１９】
本発明によれば、電圧制御発振器に入力される入力電圧が分周器の動作可能周波数を超える発振周波数に対応する電圧になった場合には、発振周波数が分周器の動作可能周波数内になるように入力電圧が制御されるので、電圧制御発振器が分周器の動作可能周波数以上の発振周波数で出力信号を発振しないように制御することができる。
【発明の効果】
【００２０】
本発明によれば、電圧制御発振器に入力される入力電圧が所定範囲外である場合には、ループフィルタに電荷を充電又は放電して蓄積される電荷量を制御し、入力電圧が所定範囲内の電圧になるよう制御する。これにより、電圧制御発振器が所定周波数以上の発振周波数で出力信号を発振しないように制御を行うことが可能になり、ＰＬＬ回路の発振周波数の収束過程における誤動作を確実に防止し、所望の発振周波数に収束させて出力信号を発振することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態によるＰＬＬ回路の構成例を示す概略図である。
本実施形態におけるＰＬＬ回路１０は、位相比較器２０、ループフィルタ３０、リミッタ回路４０、電圧制御発振器（ＶＣＯ）５０、及び分周器６０を有する。
【００２２】
位相比較器２０は、外部からの参照信号（クロック信号）ＲＥＦ及び分周器１０６からの帰還信号ＦＢが入力され、それらの位相を比較して位相差を検出する。位相比較器２０は、検出した参照信号ＲＥＦと帰還信号ＦＢの位相差をループフィルタ３０に出力する。ループフィルタ３０は、位相比較器２０の出力に応じた電圧をリミッタ回路４０に出力する。具体的には、ループフィルタ３０は、位相比較器２０で検出された参照信号ＲＥＦと帰還信号ＦＢの位相差に応じて電荷が充電又は放電され、蓄積される電荷量に基づく電圧を出力する。
【００２３】
リミッタ回路４０は、ループフィルタ３０とＶＣＯ５０の入力端子との間に接続され、ループフィルタ３０より出力された電圧が所定範囲内の電圧になるよう制御を行う。リミッタ回路４０は、ループフィルタ３０の出力電圧が所定範囲内の電圧でない場合には、ループフィルタ３０に対して電荷を充電又は放電することにより出力電圧を増減させ所定範囲内の電圧にする。
【００２４】
ＶＣＯ５０は、リミッタ回路４０を介して供給されるループフィルタ３０の出力電圧を入力電圧として、入力電圧に応じた発振周波数で出力信号ＦＶＣＯを発振する。この出力信号ＦＶＣＯは、ＰＬＬ回路１０の外部に出力されるとともに、ＰＬＬ回路１０内部の分周器６０に出力される。分周器６０は、ＶＣＯ５０の発振出力信号ＦＶＣＯを分周して帰還信号ＦＢを位相比較器２０に出力する。
【００２５】
ＰＬＬ回路１０では、参照信号ＲＥＦと帰還信号ＦＢの位相比較により位相比較器２０で得られた両者の位相差に応じてループフィルタ３０に電荷が充電又は放電される。このループフィルタ３０に蓄積された電荷量に基づく電圧が、所定範囲内の電圧、具体的にはＶＣＯ５０の発振周波数が分周器６０の動作可能周波数（分周可能な周波数）となる電圧である場合には、そのままＶＣＯ５０に入力電圧として供給される。
【００２６】
一方、ループフィルタ３０に蓄積された電荷量に基づく電圧が、所定範囲外の電圧、具体的には分周器６０の動作可能周波数を超える発振周波数に対応する電圧である場合には、リミッタ回路４０によりループフィルタ３０に電荷を充電又は放電し、ＶＣＯ５０の発振周波数が分周器６０の動作可能周波数になるように電圧制御を行う。そして、この制御された電圧が、ＶＣＯ５０に入力電圧として供給される。
【００２７】
参照信号ＲＥＦと帰還信号ＦＢの位相差を基に変化される入力電圧に応じた発振周波数でＶＣＯ５０より発振される出力信号ＦＶＣＯは、外部に出力されるとともに、分周器６０で分周され帰還信号ＦＢとして位相比較器２０に出力される。このようにして参照信号ＲＥＦと帰還信号ＦＢとの位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。この状態をロック状態と呼ぶ。
【００２８】
図２（Ａ）は、本実施形態によるＰＬＬ回路の構成例を示す図である。図２（Ａ）においては、ループフィルタ３０Ａが電源電位Ｖｄｄを電位の基準とするように構成したＰＬＬ回路１０Ａを示している。図２（Ａ）において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付している。
【００２９】
位相比較器２０は、参照信号ＲＥＦと分周器６０からの帰還信号ＦＢの位相を比較して両者の位相差を検出する。具体的には、位相比較器２０は、参照信号ＲＥＦに対する帰還信号ＦＢの位相差を検出し、検出した位相差に応じたアップ／ダウン信号をチャージポンプ１１に出力する。
【００３０】
チャージポンプ１１は、アップ／ダウン信号に応じてループフィルタ３０Ａ（より詳細には、ループフィルタ３０Ａ内の図示しない容量）に電荷を充電又は放電する。チャージポンプ１１は、電源電位Ｖｄｄと基準電位（例えば、グランド電位）との間に、電流源１２と、Ｐ型ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）１３及びＮ型ＭＯＳＦＥＴ１４からなるＣＭＯＳ構成と、電流源１５とが直列に接続され構成されている。なお、以下では、Ｐ型ＭＯＳＦＥＴを単に「ＰＭＯＳ」と称し、Ｎ型ＭＯＳＦＥＴを単に「ＮＭＯＳ」と称する。
ループフィルタ３０Ａは、ＶＣＯ５０Ａと電源電位Ｖｄｄとの間に接続される。
【００３１】
リミッタ回路４０Ａは、ループフィルタ３０Ａに電荷を充電することにより、ループフィルタ３０Ａに蓄積された電荷量に基づいて定まるノードＮＡの電圧ＶＣＴＬを制御可能である。リミッタ回路４０Ａは、１つのコンパレータ４１Ａと１つのＰＭＯＳ４２Ａを有する。
【００３２】
コンパレータ４１Ａは、ノードＮＡの電圧ＶＣＴＬが基準電圧ＶＲＥＦＡ以下の電圧であるか否かを検知するためのものであり、１組の入力端に基準電圧ＶＲＥＦＡ及び電圧ＶＣＴＬが供給され、その比較結果に応じた電圧ＶＯＡを出力端より出力する。ここで、基準電圧ＶＲＥＦＡは、後述するようにＶＣＯ５０Ａの発振周波数が分周器６０の動作可能最大周波数となる、すなわち分周器６０の動作限界に対応する電圧である。ＰＭＯＳ４２Ａは、ソースが電源電位Ｖｄｄに接続され、ドレインがノードＮＡに接続されている。また、ＰＭＯＳ４２Ａのゲートにはコンパレータ４１Ａの出力電圧ＶＯＡが供給されている。
【００３３】
ＶＣＯ５０Ａは、ノードＮＡの電圧ＶＣＴＬを入力電圧として、入力電圧に応じた発振周波数で出力信号ＦＶＣＯを発振する。分周器６０は、ＶＣＯ５０Ａの発振出力信号ＦＶＣＯを分周して帰還信号ＦＢを位相比較器２０に出力する。
【００３４】
ここで、チャージポンプ１１は、ダウン信号が入力されると、ループフィルタ３０Ａに電荷を注入し、電圧ＶＣＴＬを上げる。逆に、チャージポンプ１１は、アップ信号が入力されると、ループフィルタ３０Ａからに電荷を引き抜き、電圧ＶＣＴＬを下げる。また、リミッタ回路４０Ａは、電圧ＶＣＴＬが基準電圧ＶＲＥＦＡより低い場合には、ループフィルタ３０Ａに電荷を注入して電圧ＶＣＴＬを上げる。
【００３５】
ＶＣＯ５０Ａは、図２（Ｂ）に示すように入力電圧としての電圧ＶＣＴＬに応じて出力信号ＦＶＣＯの発振周波数が変化し、電圧ＶＣＴＬが低くなるに従い発振周波数が高くなる。よって、チャージポンプ１１にダウン信号が入力された場合には、電圧ＶＣＴＬが上がり、出力信号ＦＶＣＯの発振周波数が低下する。アップ信号が入力された場合には、電圧ＶＣＴＬが下がり、出力信号ＦＶＣＯの発振周波数が増加する。このようにして参照信号ＲＥＦと帰還信号ＦＢとの位相が一致するまで、一連のフィードバック動作が繰り返され、最終的に両者の位相が一致する。
【００３６】
ただし、チャージポンプ１１にアップ信号が入力されても、電圧ＶＣＴＬが分周器６０の動作可能最大周波数ＦＬＡに対応する基準電圧ＶＲＥＦＡよりも低くなると、リミッタ回路４０Ａにより電圧ＶＣＴＬが基準電圧ＶＲＥＦＡになるように制御される。具体的には、電圧ＶＣＴＬが基準電圧ＶＲＥＦＡよりも低くなることでコンパレータ４１Ａの出力電圧ＶＯＡに応じてＰＭＯＳ４２Ａがオンになり、ループフィルタ３０Ａに電荷を充電して電圧ＶＣＴＬを上げる。したがって、ＰＬＬ回路１０Ａでは、分周器６０の動作可能最大周波数ＦＬＡよりも高い発振周波数で、ＶＣＯ５０Ａから出力信号ＦＶＣＯが発振されることはない。
【００３７】
図３（Ａ）は、本実施形態によるＰＬＬ回路の他の構成例を示す図である。図３（Ａ）においては、ループフィルタ３０Ｂが基準電位（例えば、グランド電位）を電位の基準とするように構成したＰＬＬ回路１０Ｂを示している。図３（Ａ）において、図１及び図２に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００３８】
ループフィルタ３０Ｂは、ＶＣＯ５０Ｂと基準電位との間に接続される。
リミッタ回路４０Ｂは、ループフィルタ３０Ｂから電荷を引き抜く（放電させる）ことにより、ループフィルタ３０Ｂに蓄積された電荷量に基づいて定まるノードＮＢの電圧ＶＣＴＬを制御可能である。リミッタ回路４０Ｂは、１つのコンパレータ４１Ｂと１つのＮＭＯＳ４２Ｂを有する。
【００３９】
コンパレータ４１Ｂは、ノードＮＢの電圧ＶＣＴＬが基準電圧ＶＲＥＦＢ以上の電圧であるか否かを検知するためのものであり、１組の入力端に基準電圧ＶＲＥＦＢ及び電圧ＶＣＴＬが供給され、その比較結果に応じた電圧ＶＯＢを出力端より出力する。ここで、基準電圧ＶＲＥＦＢは、後述するようにＶＣＯ５０Ｂの発振周波数が分周器６０の動作可能最大周波数となる、すなわち分周器６０の動作限界に対応する電圧である。ＮＭＯＳ４２Ｂは、ソースが基準電位に接続され、ドレインがノードＮＢに接続されている。また、ＮＭＯＳ４２Ｂのゲートにはコンパレータ４１Ｂの出力電圧ＶＯＢが供給されている。
【００４０】
ＶＣＯ５０Ｂは、ノードＮＢの電圧ＶＣＴＬを入力電圧として、入力電圧に応じた発振周波数で出力信号ＦＶＣＯを発振する。ＶＣＯ５０Ｂは、図３（Ｂ）に示すように入力電圧としての電圧ＶＣＴＬに応じて出力信号ＦＶＣＯの発振周波数が変化し、電圧ＶＣＴＬが高くなるに従い出力信号ＦＶＣＯの発振周波数が高くなる。
【００４１】
ＰＬＬ回路１０Ｂにおいて、チャージポンプ１１は、ダウン信号が入力されると、ループフィルタ３０Ｂから電荷を引き抜き、電圧ＶＣＴＬを下げる。逆に、チャージポンプ１１は、アップ信号が入力されると、ループフィルタ３０Ｂに電荷を注入し、電圧ＶＣＴＬを上げる。よって、ダウン信号の場合には、電圧ＶＣＴＬが下がり、出力信号ＦＶＣＯの発振周波数が低下する。アップ信号の場合には、電圧ＶＣＴＬが上がり、出力信号ＦＶＣＯの発振周波数が増加する。
【００４２】
ここで、リミッタ回路４０Ｂは、電圧ＶＣＴＬが基準電圧ＶＲＥＦＢより高い場合には、ループフィルタ３０Ｂから電荷を引き抜いて電圧ＶＣＴＬを下げる。よって、チャージポンプ１１にアップ信号が入力されても、電圧ＶＣＴＬが分周器６０の動作可能最大周波数ＦＬＢに対応する基準電圧ＶＲＥＦＢよりも高くなると、リミッタ回路４０Ｂにより電圧ＶＣＴＬが基準電圧ＶＲＥＦＢになるように制御される。具体的には、電圧ＶＣＴＬが基準電圧ＶＲＥＦＢよりも高くなることでコンパレータ４１Ｂの出力電圧ＶＯＢに応じてＮＭＯＳ４２Ｂがオンになり、ループフィルタ３０Ｂから電荷を基準電位に放電させ電圧ＶＣＴＬを下げる。したがって、ＰＬＬ回路１０Ｂでは、分周器６０の動作可能最大周波数ＦＬＢよりも高い発振周波数で、ＶＣＯ５０Ｂから出力信号ＦＶＣＯが発振されることはない。
その他の動作については、図２（Ａ）に示したＰＬＬ回路１０Ａと同様である。
【００４３】
図４（Ａ）、（Ｂ）は、本実施形態によるＰＬＬ回路の発振周波数の収束特性を示す図である。上述したように本実施形態によるＰＬＬ回路は、入力電圧としてＶＣＯ５０（５０Ａ、５０Ｂ）に供給される電圧ＶＣＴＬが、分周器６０の動作可能最大周波数を超えるような発振周波数に対応する電圧である場合には、リミッタ回路４０（４０Ａ、４０Ｂ）が動作することによりＶＣＯ５０（５０Ａ、５０Ｂ）の発振周波数が分周器６０の動作可能最大周波数を超えないように電圧ＶＣＴＬが制御される。
【００４４】
例えば、図４（Ａ）に示すように電源投入直後におけるＶＣＯ５０からの出力信号ＦＶＣＯの発振周波数がすでに分周器６０の動作可能最大周波数ＦＬを超えてしまっていても、リミッタ回路４０が動作することにより電圧ＶＣＴＬが制御されてＶＣＯ５０の発振周波数は分周器６０の動作可能最大周波数ＦＬ以下になる。したがって、ＰＬＬ回路として正常に動作し、ＶＣＯ５０の発振周波数が所望の周波数ＰＬＬ  Ｔａｒｇｅｔに収束する。
【００４５】
また、例えば、ＶＣＯ５０の初期状態が異なり、図４（Ｂ）に示すように電源投入直後から時間の経過とともに出力信号ＦＶＣＯの発振周波数が高くなっていく場合でも、発振周波数が分周器６０の動作可能最大周波数ＦＬに到達する（電圧ＶＣＴＬが基準電圧ＶＲＥＦＡ、ＶＲＥＦＢになる）と、リミッタ回路４０が動作する。これにより、電圧ＶＣＴＬが制御されてＶＣＯ５０の発振周波数は分周器６０の動作可能最大周波数ＦＬ以下になる。したがって、ＰＬＬ回路として正常に動作し、ＶＣＯ５０の発振周波数が所望の周波数ＰＬＬ  Ｔａｒｇｅｔに収束する。
【００４６】
以上、説明したように本実施形態によれば、ＶＣＯ５０（５０Ａ、５０Ｂ）に入力電圧として入力される電圧ＶＣＴＬが、分周器６０の動作可能最大周波数を超えるような発振周波数に対応する電圧となる場合には、リミッタ回路４０（４０Ａ、４０Ｂ）が動作して、ＶＣＯの発振周波数が分周器の動作可能周波数内になるように電圧ＶＣＴＬを制御する。これにより、ＶＣＯの発振周波数が分周器の動作可能最大周波数を超えないように制御することが可能になり、ＰＬＬ回路の発振周波数の収束過程における誤動作を確実に防止して、出力信号ＦＶＣＯの発振周波数を所望の周波数に収束させることができる。したがって、ＰＬＬ回路にて誤動作が発生することを防止して、安定した出力信号を発振できる。
【００４７】
次に、本実施形態によるＰＬＬ回路の具体的な構成例について説明する。なお、以下では、図５〜図１０にそれぞれ示す本実施形態によるＰＬＬ回路の基本的な動作は、上述した図１〜図４を参照して説明したＰＬＬ回路と同様であるので、その説明は省略する。
（具体的な構成例１）
図５及び図６は、本実施形態によるＰＬＬ回路の具体的な構成例を示す図である。図５及び図６において、図１、図２（Ａ）、及び図３（Ａ）に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００４８】
図５は、ループフィルタ３０Ａが電源電位Ｖｄｄに接続され、電源電位Ｖｄｄを電位の基準とするように構成したＰＬＬ回路１０Ｃを示している。ループフィルタ３０Ａは、抵抗３１Ａ及び容量３２Ａからなるラグリードフィルタで構成され、ノードＮＡと電源電位Ｖｄｄとの間に抵抗３１Ａ及び容量３２Ａがこの順序で直列接続されている。具体的には、抵抗３１Ａの一端がノードＮＡに接続され、他端が容量３２Ａの一方の電極に接続されている。また、容量３２Ａの他方の電極が、電源電位Ｖｄｄに接続されている。
【００４９】
図５に示すＰＬＬ回路１０Ｃにおいては、ノードＮＡの電圧ＶＣＴＬが、分周器６０の動作限界に対応する基準電圧ＶＲＥＦＡより低くなると、コンパレータ４１Ａの出力ＶＯＡがロウレベル（“Ｌ”）になってＰＭＯＳ４２Ａがオン状態となる。これにより、ループフィルタ３０Ａの容量３２Ａに電荷が充電されて電圧ＶＣＴＬが上がり、ＶＣＯ５０Ａの発振周波数が低下する。なお、ノードＮＡの電圧ＶＣＴＬが基準電圧ＶＲＥＦＡより高い場合には、コンパレータ４１Ａの出力ＶＯＡがハイレベル（“Ｈ”）になってＰＭＯＳ４２Ａがオフ状態になる。
【００５０】
また、図６は、ループフィルタ３０Ｂが基準電位（例えば、グランド電位）に接続され、基準電位を電位の基準とするように構成したＰＬＬ回路１０Ｄを示している。ループフィルタ３０Ｂは、抵抗３１Ｂ及び容量３２Ｂからなるラグリードフィルタで構成され、ノードＮＢと基準電位との間に抵抗３１Ｂ及び容量３２Ｂがこの順序で直列接続されている。具体的には、抵抗３１Ｂの一端がノードＮＢに接続され、他端が容量３２Ｂの一方の電極に接続されている。また、容量３２Ｂの他方の電極が基準電位に接続されている。
【００５１】
図６に示すＰＬＬ回路１０Ｄにおいては、ノードＮＢの電圧ＶＣＴＬが、分周器６０の動作限界に対応する基準電圧ＶＲＥＦＢより高くなると、コンパレータ４１Ｂの出力ＶＯＢが“Ｈ”になってＮＭＯＳ４２Ｂがオン状態になる。これにより、ループフィルタ３０Ｂの容量３２Ｂから基準電位に電荷が放電されて電圧ＶＣＴＬが下がり、ＶＣＯ５０Ｂの発振周波数が低下する。なお、ノードＮＢの電圧ＶＣＴＬが基準電圧ＶＲＥＦＢより低い場合には、コンパレータ４１Ｂの出力ＶＯＢが“Ｌ”になってＮＭＯＳ４２Ｂがオフ状態になる。
【００５２】
図５及び図６に示した本実施形態によるＰＬＬ回路によれば、常にＶＣＯ５０Ａ、５０Ｂの発振周波数が分周器６０の動作可能最大周波数を超えないように、リミッタ回路４０Ａ、４０Ｂにより電圧ＶＣＴＬが制御されるので、ＰＬＬ回路の発振周波数の収束過程における誤動作を確実に防止して、発振周波数を収束させ所望の発振周波数の出力信号ＦＶＣＯを発振することができる。
【００５３】
（具体的な構成例２）
図７及び図８は、本実施形態によるＰＬＬ回路の他の具体的な構成例を示す図である。図７及び図８において、図１、図２（Ａ）、図３（Ａ）、図５及び図６に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００５４】
図７に示すＰＬＬ回路１０Ｅは、リミッタ回路４０Ａ内のＰＭＯＳ４２Ａのドレインが、ループフィルタ３０Ａ内の抵抗３１Ａ及び容量３２Ａの相互接続点に接続されている点のみが図５に示したＰＬＬ回路１０Ｃと異なる。同様に、図８に示すＰＬＬ回路１０Ｆは、リミッタ回路４０Ｂ内のＮＭＯＳ４２Ｂのドレインが、ループフィルタ３０Ｂ内の抵抗３１Ｂ及び容量３２Ｂの相互接続点に接続されている点のみが図６に示したＰＬＬ回路１０Ｄと異なる。
【００５５】
図７及び図８に示した本実施形態によるＰＬＬ回路においても、常にＶＣＯ５０Ａ、５０Ｂの発振周波数が分周器６０の動作可能最大周波数を超えないように、リミッタ回路４０Ａ、４０Ｂにより電圧ＶＣＴＬが制御されるので、ＰＬＬ回路の発振周波数の収束過程における誤動作を確実に防止して、発振周波数を収束させ所望の発振周波数の出力信号ＦＶＣＯを発振することができる。さらに、ＰＬＬ回路１０Ｅでは、ループフィルタ３０Ａを構成する抵抗３１Ａ及び容量３２Ａの相互接続点にリミッタ回路４０ＡのＰＭＯＳ４２Ａのドレインを接続し、ＰＬＬ回路１０Ｆでは、ループフィルタ３０Ｂを構成する抵抗３１Ｂ及び容量３２Ｂの相互接続点にリミッタ回路４０ＢのＮＭＯＳ４２Ｂのドレインを接続したことで、抵抗３１Ａ、３１Ｂを介して容量３２Ａ、３２Ｂに対する電荷の充電又は放電を制御するよりも電荷制御に係る時定数を小さくすることができ、電荷の制御を速やかに行うことができる。
【００５６】
（具体的な構成例３）
図９及び図１０は、本実施形態によるＰＬＬ回路のその他の具体的な構成例を示す図である。図９及び図１０において、図１、図２（Ａ）、図３（Ａ）、図５及び図６に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００５７】
図９に示すＰＬＬ回路１０Ｇにおいて、リミッタ回路４０Ｃは、ループフィルタ３０Ａに電荷を充電することにより、ノードＮＡの電圧ＶＣＴＬを制御可能である。リミッタ回路４０Ｃは、１つのコンパレータ４１Ｃ、１つのＰＭＯＳ４２Ｃ、及び１つの可変抵抗４３Ｃを有する。コンパレータ４１Ｃは、ノードＮＡの電圧ＶＣＴＬが基準電圧ＶＲＥＦＡ以下の電圧であるか否かを検知するためのものであり、１組の入力端に基準電圧ＶＲＥＦＡ及び電圧ＶＣＴＬが供給され、その比較結果に応じた電圧ＶＯＣを出力端より出力する。ＰＭＯＳ４２Ｃは、ソースが可変抵抗４３Ｃを介して電源電位Ｖｄｄに接続され、ドレインがノードＮＡに接続されている。また、ＰＭＯＳ４２Ｃのゲートにはコンパレータ４１Ｃの出力電圧ＶＯＣが供給されている。
【００５８】
図９に示すＰＬＬ回路１０Ｇにおいては、ノードＮＡの電圧ＶＣＴＬが、分周器６０の動作限界に対応する基準電圧ＶＲＥＦＡより低くなると、コンパレータ４１Ｃの出力ＶＯＣが“Ｌ”になってＰＭＯＳ４２Ｃがオン状態となる。これにより、ループフィルタ３０Ａの容量３２Ａに電荷が充電されて電圧ＶＣＴＬが上がり、ＶＣＯ５０Ａの発振周波数が低下する。なお、ノードＮＡの電圧ＶＣＴＬが基準電圧ＶＲＥＦＡより高い場合には、コンパレータ４１Ｃの出力ＶＯＣがハイレベル“Ｈ”になってＰＭＯＳ４２Ｃがオフ状態になる。
【００５９】
また、図１０に示すＰＬＬ回路１０Ｈにおいて、リミッタ回路４０Ｄは、ループフィルタ３０Ｂから基準電位に電荷を放電することにより、ノードＮＢの電圧ＶＣＴＬを制御可能である。リミッタ回路４０Ｄは、１つのコンパレータ４１Ｄ、１つのＮＭＯＳ４２Ｄ、及び１つの可変抵抗４３Ｄを有する。コンパレータ４１Ｄは、ノードＮＢの電圧ＶＣＴＬが基準電圧ＶＲＥＦＢ以下の電圧であるか否かを検知するためのものであり、１組の入力端に基準電圧ＶＲＥＦＢ及び電圧ＶＣＴＬが供給され、その比較結果に応じた電圧ＶＯＤを出力端より出力する。ＮＭＯＳ４２Ｄは、ソースが可変抵抗４３Ｄを介して基準電位に接続され、ドレインがノードＮＢに接続されている。また、ＮＭＯＳ４２Ｄのゲートにはコンパレータ４１Ｄの出力電圧ＶＯＤが供給されている。
【００６０】
図１０に示すＰＬＬ回路１０Ｈにおいては、ノードＮＢの電圧ＶＣＴＬが、分周器６０の動作限界に対応する基準電圧ＶＲＥＦＢより高くなると、コンパレータ４１Ｄの出力ＶＯＤが“Ｈ”になってＮＭＯＳ４２Ｄがオン状態になる。これにより、ループフィルタ３０Ｄの容量３２Ｄから基準電位に電荷が放電されて電圧ＶＣＴＬが下がり、ＶＣＯ５０Ｂの発振周波数が低下する。なお、ノードＮＢの電圧ＶＣＴＬが基準電圧ＶＲＥＦＢより低い場合には、コンパレータ４１Ｄの出力ＶＯＤが“Ｌ”になってＮＭＯＳ４２Ｄがオフ状態になる。
【００６１】
図９及び図１０に示した本実施形態によるＰＬＬ回路においても、常にＶＣＯ５０Ａ、５０Ｂの発振周波数が分周器６０の動作可能最大周波数を超えないように、リミッタ回路４０Ｃ、４０Ｄにより電圧ＶＣＴＬが制御されるので、ＰＬＬ回路の発振周波数の収束過程における誤動作を確実に防止して、発振周波数を収束させ所望の発振周波数の出力信号ＦＶＣＯを発振することができる。
【００６２】
さらに、ＰＬＬ回路１０Ｇでは、ループフィルタ３０Ａを構成する抵抗３１Ａ及び容量３２Ａの相互接続点にリミッタ回路４０ＣのＰＭＯＳ４２Ｃのドレインを接続するとともに、ＰＭＯＳ４２Ｃのソースを可変抵抗４３Ｃを介して電源電位Ｖｄｄに接続する。また、ＰＬＬ回路１０Ｈでは、ループフィルタ３０Ｂを構成する抵抗３１Ｂ及び容量３２Ｂの相互接続点にリミッタ回路４０ＤのＮＭＯＳ４２Ｄのドレインを接続するとともに、ＮＭＯＳ４２Ｄのソースを可変抵抗４３Ｄを介して基準電位に接続する。これにより、図７及び図８に示したＰＬＬ回路１０Ｅ、１０Ｆと同様に、ループフィルタ３０Ａ、３０Ｂの電荷制御に係る時定数を小さくし電荷の制御を速やかに行うことができるとともに、可変抵抗４３Ｃ、４３Ｄを用いることで電荷制御に係る時定数を調整することが可能になる。
【００６３】
なお、上述した本実施形態における具体的な構成例では、ループフィルタにラグリードフィルタを用いた場合を一例として示しているが、本発明はこれに限定されるものではない。
【００６４】
また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６５】
（付記１）参照信号と帰還信号の位相を比較して位相差を検出する位相比較器と、
上記参照信号と帰還信号の位相差に応じて電荷が充電又は放電されるループフィルタと、
上記ループフィルタに蓄積される電荷量に基づく入力電圧に応じた発振周波数で出力信号を発振する電圧制御発振器と、
上記入力電圧が所定範囲内の電圧とは異なる場合に、上記ループフィルタに電荷を充電又は放電して上記入力電圧を所定範囲内の電圧にする制御回路とを備えることを特徴とするＰＬＬ回路。
（付記２）上記電圧制御発振器が発振する出力信号を分周して上記帰還信号を出力する分周器をさらに備え、
上記所定範囲内の電圧は、上記分周器にて分周可能な発振周波数で上記電圧制御発振器より出力信号が発振される電圧であることを特徴とする付記１記載のＰＬＬ回路。
（付記３）上記制御回路は、上記入力電圧が所定範囲内の電圧であるか否かを検知する電圧検知回路と、
上記電圧検知回路の検知結果に応じて、上記ループフィルタに電荷を充電又は放電するか否かを切り替え可能な電圧制御回路とを有することを特徴とする付記１又は２記載のＰＬＬ回路。
（付記４）上記制御回路は、上記入力電圧と上記所定範囲を規定する参照電圧とを比較するコンパレータと、
上記コンパレータの出力が制御端子に接続されるトランジスタとを有することを特徴とする付記１又は２記載のＰＬＬ回路。
（付記５）上記ループフィルタは電源電位に接続され、
上記制御回路は、上記入力電圧が上記出力信号の発振周波数が所定周波数以上になる電圧である場合に、上記ループフィルタに電荷を充電することを特徴とする付記１〜４の何れか１項に記載のＰＬＬ回路。
（付記６）上記ループフィルタは基準電位に接続され、
上記制御回路は、上記入力電圧が上記出力信号の発振周波数が所定周波数以上になる電圧である場合に、上記ループフィルタに蓄積された電荷を放電することを特徴とする付記１〜４の何れか１項に記載のＰＬＬ回路。
（付記７）上記基準電位はグランド電位であることを特徴とする付記６記載のＰＬＬ回路。
（付記８）上記参照信号と帰還信号の位相差に応じて上記ループフィルタに電荷を充電又は放電するチャージポンプをさらに備えることを特徴とする付記１〜７の何れか１項に記載のＰＬＬ回路。
（付記９）参照信号と帰還信号の位相差に応じた電荷を充電又は放電するループフィルタと、上記ループフィルタに蓄積された電荷量に基づく入力電圧に応じた発振周波数で出力信号を出力端子から発振する電圧制御発振器とを有するＰＬＬ回路を制御する制御回路であって、
上記電圧制御発振器に入力される入力電圧が所定範囲内の電圧であるか否かを検知する電圧検知回路と、
上記電圧検知回路による検知の結果、上記入力電圧が上記所定範囲内の電圧とは異なる場合に、上記ループフィルタに電荷を充電又は放電して上記入力電圧を所定範囲内の電圧にする電圧制御回路とを備えることを特徴とする制御回路。
（付記１０）上記所定範囲内の電圧は、上記出力信号を分周して上記帰還信号を出力する分周器が分周可能な発振周波数で上記電圧制御発振器より出力信号が発振される電圧であることを特徴とする付記９記載の制御回路。
（付記１１）電源電位に接続された上記ループフィルタと、上記電圧制御発振器の入力端子との間に接続され、
上記入力電圧が上記出力信号の発振周波数が所定周波数以上になる電圧である場合に、上記ループフィルタに電荷を充電することを特徴とする付記９又は１０記載の制御回路。
（付記１２）基準電位に接続された上記ループフィルタと、上記電圧制御発振器の入力端子との間に接続され、
上記入力電圧が上記出力信号の発振周波数が所定周波数以上になる電圧である場合に、上記ループフィルタに電荷を充電することを特徴とする付記９又は１０記載の制御回路。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態によるＰＬＬ回路の構成例を示す概略図である。
【図２】本実施形態によるＰＬＬ回路の一例を示す図である。
【図３】本実施形態によるＰＬＬ回路の他の例を示す図である。
【図４】本実施形態によるＰＬＬ回路の出力周波数の収束特性を示す図である。
【図５】本実施形態によるＰＬＬ回路の具体的な構成例を示す図である。
【図６】本実施形態によるＰＬＬ回路の具体的な構成例を示す図である。
【図７】本実施形態によるＰＬＬ回路の他の具体的な構成例を示す図である。
【図８】本実施形態によるＰＬＬ回路の他の具体的な構成例を示す図である。
【図９】本実施形態によるＰＬＬ回路のその他の具体的な構成例を示す図である。
【図１０】本実施形態によるＰＬＬ回路のその他の具体的な構成例を示す図である。
【図１１】従来のＰＬＬ回路の構成を示す図である。
【図１２】従来のＰＬＬ回路の構成を示す図である。
【図１３】従来のＰＬＬ回路における問題点を説明するための図である。
【符号の説明】
【００６７】
１０  ＰＬＬ回路
１１  チャージポンプ
２０  位相比較器
３０  ループフィルタ
４０  リミッタ回路
５０  電圧制御発振器（ＶＣＯ）
６０  分周器
ＲＥＦ  参照信号
ＦＶＣＯ  出力発振信号
ＦＢ  帰還信号
【図１】
2007104585.tif 000003
【図２】
2007104585.tif 000004
【図３】
2007104585.tif 000005
【図４】
2007104585.tif 000006
【図５】
2007104585.tif 000007
【図６】
2007104585.tif 000008
【図７】
2007104585.tif 000009
【図８】
2007104585.tif 000010
【図９】
2007104585.tif 000011
【図１０】
2007104585.tif 000012
【図１１】
2007104585.tif 000013
【図１２】
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【図１３】
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