(57)【要約】【課題】本発明の課題は、出力段ＭＯＳＦＥＴのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Ｖｔやオン抵抗Ｒｏｎが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することである。【解決手段】本発明の半導体リレー１０１は、電気信号を光信号に変換するＬＥＤ１７と、光信号に応じた第一の出力電圧を発生する第１のフォトダイオードアレイ１８と、第一の出力電圧がゲート・ソース間に印加されてドレイン・ソース間が導通/非導通状態に切り替えられる出力段ＭＯＳＦＥＴ１０２，１０３とを備え、出力段ＭＯＳＦＥＴ１０２，１０３のゲート閾値電圧を導通/非導通状態で切替える切替手段１０４を備えた。【選択図】図１
2007281934.tif 000002
【特許請求の範囲】
【請求項１】
電気信号を光信号に変換する発光素子と、前記光信号に応じた第一の出力電圧を発生する第一の光起電力素子と、前記第一の出力電圧がゲート・ソース間に印加されてドレイン・ソース間が導通/非導通状態に切り替えられる二重拡散型のＭＯＳＦＥＴを備えた半導体リレーであって、前記ＭＯＳＦＥＴのゲート閾値電圧を前記導通/非導通状態で切替える切替手段を備えたことを特徴とする半導体リレー。
【請求項２】
前記切替手段は、ドレイン・ソース間が導通時には、ベース・ソース間にゲート閾値電圧を低減させる方向の電圧を印加し、ドレイン・ソース間が非導通時には、ベース・ソース間を短絡させることを特徴とする請求項１に記載の半導体リレー。
【請求項３】
前記切替手段は、ベース・ソース間に接続された第２の光起電力素子と、前記第２の光起電力素子が発生した第２の出力電圧をベース・ソース間に印加／非印加を切り換える第２のスイッチング素子とを備えたことを特徴とする請求項１または２に記載の半導体リレー。
【請求項４】
前記第１および第２の光起電力素子は、応答速度が同じ光起電力素子であることを特徴とする請求項３に記載の半導体リレー。
【請求項５】
前記第１および第２の光起電力素子は、共にフォトダイオードアレイであることを特徴とする請求項３または４に記載の半導体リレー。
【請求項６】
前記第２のスイッチング素子は、ノーマリオン型のＦＥＴであることを特徴とする請求項３から５のいずれかに記載の半導体リレー。
【請求項７】
ノーマリオフ型の半導体リレーであって、前記ＭＯＳＦＥＴがエンハンスメント型ｎチャネルＭＯＳの場合、ゲート閾値電圧を低減させる電圧印加方向は、ソース側が正、ベース側が負であることを特徴とする請求項２から６のいずれかに記載の半導体リレー。
【請求項８】
ノーマリオン型の半導体リレーであって、前記ＭＯＳＦＥＴがディプレッション型ｎチャネルＭＯＳの場合、ゲート閾値電圧を低減させる電圧印加方向は、ソース側が負、ベース側が正であることを特徴とする請求項２から６のいずれかに記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレーに関し、特に、半導体リレーをオン・オフさせるスイッチング素子として二重拡散型のＭＯＳＦＥＴを備える半導体リレーに関する。
【背景技術】
【０００２】
従来の電磁リレーに代わるリレーとして、電気信号を発光素子で光信号に変換し、発光素子と光結合された光起電力素子でその光信号を出力電圧に変換し、この出力電圧によってスイッチング素子としてのＭＯＳＦＥＴを駆動させるようにした半導体リレーが知られている。
【０００３】
従来の半導体リレーの一例を回路図として示す図６を用いて説明する。
【０００４】
図６において、１０はノーマリオフ型の半導体リレー、１７は発光素子としてのＬＥＤ、１６ａ，１６ｂはＬＥＤ１７の電源端子、１８は光起電力素子としてのフォトダイオードアレイ、２０は放電回路、２０ａ，２０ｂはダイオード、２０ｃはサイリスタ、２１ａ，２１ｂは放電回路２０の出力端子、２２，２３はスイッチング素子としての二重拡散型のエンハンスメント型ｎチャネルＭＯＳＦＥＴ（以降、出力段ＭＯＳＦＥＴと呼ぶ）、２４ａ，２４ｂは半導体リレー１０の出力端子である。
【０００５】
ＬＥＤ１７に光結合してフォトダイオードアレイ１８が配置されている。フォトダイオードアレイ１８は、ｋ個のフォトダイオードが直列接続されて構成されている。
【０００６】
このフォトダイオードアレイ１８の出力電圧は、個々のフォトダイオードの起電圧Ａ［Ｖ］のｋ倍の出力電圧（直流電圧；Ａ×ｋ［Ｖ］）を発生する。
【０００７】
また、フォトダイオードアレイ１８のアノード／カソードは、それぞれ放電回路２０に接続されている。
【０００８】
放電回路２０の一方の出力端子２１ａは、２個の出力段ＭＯＳＦＥＴ２２，２３の共通接続されたゲートに接続され、他方の出力端子２１ｂは、２個の出力段ＭＯＳＦＥＴ２２，２３の共通接続されたソースに接続されている。
【０００９】
また、２個の出力段ＭＯＳＦＥＴ２２，２３のドレインは、それぞれ半導体リレー１０の出力端子２４ａ，２４ｂに接続されている。
【００１０】
放電回路２０は、ダイオード２０ａ，２０ｂとサイリスタ２０ｃとで構成されている。
【００１１】
ダイオード２０ａのアノードはフォトダイオードアレイ１８のアノードに接続され、ダイオード２０ａのカソードは出力段ＭＯＳＦＥＴ２２，２３の共通接続されたゲートに接続されている。
【００１２】
ダイオード２０ｂのカソードはフォトダイオードアレイ１８のカソードに接続され、ダイオード２０ｂのアノードは出力段ＭＯＳＦＥＴ２２，２３の共通接続されたソースに接続されている。
【００１３】
サイリスタ２０ｃのアノードはダイオード２０ａのカソードに接続され、サイリスタ２０ｃのカソードはダイオード２０ｂのアノードに接続され、Ｎ極ゲートはダイオード２０ａのアノードに接続され、Ｐ極ゲートはダイオード２０ｂのカソードに接続されている。
【００１４】
このように構成された放電回路２０は、フォトダイオードアレイ１８が出力電圧発生時には、サイリスタ２０ｃはオフ状態であり、電荷はダイオード２０ａ，２０ｂを通って出力段ＭＯＳＦＥＴ２２，２３のゲートに印加される。
【００１５】
そして、フォトダイオードアレイ１８の出力電圧がなくなると、ダイオード２０ａ，２０ｂおよびサイリスタ２０Ｃにより出力段ＭＯＳＦＥＴ２２，２３のゲート電圧はそのまま保持されるが、フォトダイオードアレイ１８では自己放電により電圧が低下する。
【００１６】
この電圧低下により、ダイオード２０ａ，２０ｂのアノード／カソード間の電圧差が大きくなりＮ極ゲートあるいはＰ極ゲートが順方向にバイアスされ、サイリスタ２０ｃがオンする。
【００１７】
サイリスタ２０ｃの自己保持特性により、アノード／カソード間の電位が１Ｖ程度に下がるまでオン状態が保たれる。このため、ゲートに蓄積された電荷は、サイリスタ２０Ｃを通って速やかに放電される。但し、放電回路はこれに限定するものではない。
【００１８】
ここで、図７に示すように、通常、各出力段ＭＯＳＦＥＴ２２，２３のベース・ソース間は短絡させる。これは、ドレイン・ソース間に高電圧が印加されたときにドレイン（ｎ）・ベース（ｐ）・ソース（ｎ）で成る寄生トランジスタが動作してオフ時の耐圧が低下することを防止するためである。尚、図７は、出力段ＭＯＳＦＥＴ２２，２３の模式的な断面図を示す。
【００１９】
尚、二重拡散型のＭＯＳＦＥＴのベース・ドレイン間には寄生ダイオード（図示せず）が生じるため、双方向通電用は、相補的なスイッチング動作が可能なように２個のＭＯＳＦＥＴが逆接続されている。
【００２０】
上記では、半導体リレー１０として、２個の出力段ＭＯＳＦＥＴ２２，２３を逆接続（ソース・ソース接続，ゲート・ゲート接続，各ドレインが出力となる接続形態）した双方向通電用の例で説明したが、図８に示すように、1個の出力段ＭＯＳＦＥＴ２２で構成された単方向通電用の半導体リレー３０もある。
【００２１】
また、出力段ＭＯＳＦＥＴ２２，２３は横型ＭＯＳＦＥＴであってもよく、縦型ＭＯＳＦＥＴであってもよい。
【００２２】
また、上記では、半導体リレーをノーマリオフ型の例で説明したが、ノーマリオン型の半導体リレーであってもよい。但し、出力段ＭＯＳＦＥＴはディプレッション型ｎチャネルＭＯＳとし、第１のフォトダイオードアレイ１７の接続を反転させて、ゲート・ソース間の電圧印加方向をゲート側を負、ソース側を正とする。
【００２３】
次に、双方向通電用の半導体リレー１０の動作について図６を参照して説明する。尚、単方向通電用の半導体リレー３０は、出力段ＭＯＳＦＥＴが１個であること以外は双方向通電用の半導体リレー１０と同様であるため省略する。
【００２４】
先ず、電源端子１６ａ，１６ｂ間に電気信号が印加されるとＬＥＤ１７が発光する。
【００２５】
そして、この光信号はフォトダイオードアレイ１８により受光され、その両端に出力電圧（直流電圧；Ａ×ｋ［Ｖ］）を発生する。
【００２６】
この出力電圧は、出力端子２１ａ，２１ｂを介して、２個の出力段ＭＯＳＦＥＴ２２，２３のそれぞれ共通接続されたゲート・ソース間に供給される。
【００２７】
これによって、２個の出力段ＭＯＳＦＥＴ２２，２３は導通状態になる。
【００２８】
２個の出力段ＭＯＳＦＥＴ２２，２３がともに導通状態になると、半導体リレー１０の出力端子２４ａ，２４ｂ間は導通状態になり、即ち、これが半導体リレー１０のオン状態である。
【００２９】
次に、入力端子１６ａ，１６ｂ間に電気信号が印加されなくなると、ＬＥＤ１７が発光を停止する。
【００３０】
これによって、フォトダイオードアレイ１８は、受光しなくなるため、その両端に発生していた出力電圧（直流電圧；Ａ×ｋ［Ｖ］）はなくなる。
【００３１】
このため、出力端子２１ａ，２１ｂ間の電圧もなくなる。
【００３２】
そして、２個の出力段ＭＯＳＦＥＴ２２，２３のそれぞれ共通接続されたゲート・ソース間の電圧もなくなる。
【００３３】
これによって２個の出力段ＭＯＳＦＥＴ２２，２３は非導通状態になる。
【００３４】
２個の出力段ＭＯＳＦＥＴ２２，２３がともに非導通状態になると、半導体リレー１０の出力端子２４ａ，２４ｂ間は非導通状態になり、即ち、これが半導体リレー１０のオフ状態である。
【００３５】
尚、放電回路２０は、半導体リレー１０のオン状態において２個の出力段ＭＯＳＦＥＴ２２，２３のそれぞれ共通接続されたゲート・ソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレー１０はオン状態からオフ状態へ迅速に切り替えられる。（例えば、特許文献１参照）。
【特許文献１】特開２００４−６７７８号公報  図１５
【発明の開示】
【発明が解決しようとする課題】
【００３６】
従来の半導体リレー１０では、スイッチング素子としての出力段ＭＯＳＦＥＴ２２，２３のドレイン・ソース間のリーク電流が主にそのまま半導体リレー１０の出力端子２４ａ，２４ｂ間のリーク電流となるため、半導体リレー１０を数千個、並列接続して使用する半導体テスタ（図示せず）等の用途においては、リーク電流が数千倍に増大し半導体テスタ（図示せず）の測定精度に悪影響を及ぼすという問題があった。
【００３７】
通常、このようなＭＯＳＦＥＴのドレイン・ソース間のリーク電流を低減させるためには、出力段ＭＯＳＦＥＴのベースの不純物濃度を高くしたり、チャネル長を長くしたり、チャネル幅を狭くするなどの方法が周知である。
【００３８】
しかしながら、ベースの不純物濃度を高くしたり、チャネル長を長くしたり、チャネル幅を狭くすると、出力段ＭＯＳＦＥＴのゲート閾値電圧Ｖｔが増加し、それに伴って半導体リレー１０のスイッチング時間が増加したり、出力段ＭＯＳＦＥＴのオン抵抗Ｒｏｎが増加し、それに伴って半導体リレー１０のオン抵抗が増加したりした。尚、ゲート閾値電圧Ｖｔは、ドレイン・ソース間に所定の電流値が流れるときのゲートに印加する電圧である。
【００３９】
本発明の課題は、出力段ＭＯＳＦＥＴのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Ｖｔやオン抵抗Ｒｏｎが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することである。
【課題を解決するための手段】
【００４０】
本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、光信号に応じた第一の出力電圧を発生する第一の光起電力素子と、第一の出力電圧がゲート・ソース間に印加されてドレイン・ソース間が導通/非導通状態に切り替えられる二重拡散型のＭＯＳＦＥＴを備えた半導体リレーであって、ＭＯＳＦＥＴのゲート閾値電圧を導通/非導通状態で切替える切替手段を備えたことを特徴とする半導体リレーである。
【発明の効果】
【００４１】
本発明の半導体リレーによれば、出力段ＭＯＳＦＥＴのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、ゲート閾値電圧Ｖｔやオン抵抗Ｒｏｎが増加せず、その結果、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供することができる。
【発明を実施するための最良の形態】
【００４２】
本発明は、出力段ＭＯＳＦＥＴのドレイン・ソース間のリーク電流を低減するためベースの不純物濃度を高くしても、スイッチング時間が増加したりオン抵抗が増加したりすることがない半導体リレーを提供するという目的を、ＭＯＳＦＥＴのゲート閾値電圧を導通/非導通状態で切替える切替手段を備えることで実現した。
【実施例】
【００４３】
本発明の半導体リレーの一例を回路図として示す図１を用いて説明する。尚、図６と同一部分には同一符号を用いる。
【００４４】
図１において、１０１は本発明のノーマリオフ型の半導体リレー、１７は発光素子としてのＬＥＤ、１６ａ，１６ｂはＬＥＤ１７の電源端子、１８は第１の光起電力素子としての第１のフォトダイオードアレイ、２０は放電回路、２０ａ，２０ｂはダイオード、２０ｃはサイリスタ、２１ａ，２１ｂは放電回路２０の出力端子、１０２，１０３は第１のスイッチング素子としての二重拡散型のエンハンスメント型ｎチャネルＭＯＳＦＥＴ（以降、出力段ＭＯＳＦＥＴと呼ぶ）、２４ａ，２４ｂは半導体リレー１０１の出力端子、１０４は本発明の特徴である切替手段、１０５は第２の光起電力素子としての第２のフォトダイオードアレイ、１０６は第２のスイッチング素子としてのデプレッション型ＭＯＳＦＥＴ、である。
【００４５】
ＬＥＤ１７に光結合して第１のフォトダイオードアレイ１８が配置されている。第１のフォトダイオードアレイ１８は、ｋ個のフォトダイオードが直列接続されて構成されている。
【００４６】
この第１のフォトダイオードアレイ１８の出力電圧は、個々のフォトダイオードの起電圧Ａ［Ｖ］のｋ倍の第１の出力電圧（直流電圧；Ａ×ｋ［Ｖ］）を発生する。
【００４７】
また、第１のフォトダイオードアレイ１８のアノード／カソードは、それぞれ放電回路２０に接続されている。
【００４８】
放電回路２０の一方の出力端子２１ａは、２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたゲートに接続され、他方の出力端子２１ｂは、２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたソースに接続されている。
【００４９】
また、２個の出力段ＭＯＳＦＥＴ１０２，１０３のドレインは、それぞれ半導体リレー１０１の出力端子２４ａ，２４ｂに接続されている。
【００５０】
放電回路２０は、ダイオード２０ａ，２０ｂとサイリスタ２０ｃとで構成されている。
【００５１】
ダイオード２０ａのアノードは第１のフォトダイオードアレイ１８のアノードに接続され、ダイオード２０ａのカソードは出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたゲートに接続されている。
【００５２】
ダイオード２０ｂのカソードは第１のフォトダイオードアレイ１８のカソードに接続され、ダイオード２０ｂのアノードは出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたソースに接続されている。
【００５３】
サイリスタ２０ｃのアノードはダイオード２０ａのカソードに接続され、サイリスタ２０ｃのカソードはダイオード２０ｂのアノードに接続され、Ｎ極ゲートはダイオード２０ａのアノードに接続され、Ｐ極ゲートはダイオード２０ｂのカソードに接続されている。
【００５４】
このように構成された放電回路２０は、フォトダイオードアレイ１８が出力電圧発生時には、電荷を出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれのゲートに印加し、出力電圧がなくなると、ゲートに蓄積された電荷をサイリスタ２０Ｃを通して速やかに放電する。但し、放電回路はこれに限定するものではない。
【００５５】
また、本発明の特徴である切替手段１０４が放電回路２０の後段に接続されている。
【００５６】
切替手段１０４は、第２の光起電力素子としての第２のフォトダイオードアレイ１０５と第２のスイッチング素子としてのデプレッション型ＭＯＳＦＥＴ１０６とで構成されている。
【００５７】
第２のフォトダイオードアレイ１０５は、直列接続されたｍ個のフォトダイオードでなり、個々のフォトダイオードの起電圧Ａ［Ｖ］のｍ倍の第２の出力電圧（直流電圧；Ａ×ｍ［Ｖ］）を発生する。
【００５８】
尚、第１のフォトダイオードアレイ１７と第２のフォトダイオードアレイ１０５とを、応答速度が同じフォトダイオードアレイとしておくと良好な同期が得られてよい。
【００５９】
また、第２の出力電圧（Ａ×ｍ［Ｖ］）は、出力段ＭＯＳＦＥＴのドレイン・ソース間のリーク電流を低減させるために、ベースの不純物濃度を高くするなどしたために生じるゲート閾値電圧Ｖｔの増加を相殺するように設定する。
【００６０】
また、第２のフォトダイオードアレイ１０５のカソードは２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたベースに、アノードは２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたソースにそれぞれ接続されている。
【００６１】
また、デプレッション型ＭＯＳＦＥＴ１０６は、そのゲートが出力端子２１ａに接続されるとともに、２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたゲートに接続されている。
【００６２】
また、そのソース（あるいはドレイン）は第２のフォトダイオードアレイ１０５のカソードに接続されるとともに、２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたベースに接続されている。
【００６３】
また、そのドレイン（あるいはソース）は第２のフォトダイオードアレイ１０５のアノードに接続されるとともに、２個の出力段ＭＯＳＦＥＴ１０２，１０３の共通接続されたソースに接続されている。
【００６４】
このように接続されたデプレッション型ＭＯＳＦＥＴ１０６は、ゲート入力信号があるときはオフ状態となり、第２のフォトダイオードアレイ１０５が発生した出力電圧を２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたベース・ソース間に印加し、ゲート入力信号がないときはオン状態となり、２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたベース・ソース間を短絡させるようになっている。
【００６５】
上記では、半導体リレー１０１として、２個の出力段ＭＯＳＦＥＴ１０２，１０３を逆接続（ソース・ソース接続，ゲート・ゲート接続，各ドレインが出力となる接続形態）した双方向通電用の例で説明したが、図２に示すように、単方向通電用の半導体リレー２０１として、1個の出力段ＭＯＳＦＥＴ１０２で構成してもよい。
【００６６】
また、出力段ＭＯＳＦＥＴ１０２，１０３は横型ＭＯＳＦＥＴであってもよく、縦型ＭＯＳＦＥＴであってもよい。
【００６７】
また、上記では、半導体リレーをノーマリオフ型の例で説明したが、ノーマリオン型の半導体リレーであってもよい。
【００６８】
但し、出力段ＭＯＳＦＥＴはディプレッション型ｎチャネルＭＯＳとし、第１のフォトダイオードアレイ１７の接続を反転させてゲート・ソース間の電圧印加方向をゲート側を負、ソース側を正とすると共に、第２のフォトダイオードアレイ１０５の接続を反転させてベース・ソース間の電圧印加方向をソース側を負、ベース側を正とする。
【００６９】
次に、双方向通電用の半導体リレー１０１の動作について図３，４を参照して説明する。尚、単方向通電用の半導体リレー２０１は、出力段ＭＯＳＦＥＴが１個であること以外は双方向通電用の半導体リレー１０１と同様であるため省略する。
【００７０】
先ず、図３を用いて、半導体リレー１０１のオン状態を説明する。
【００７１】
電源端子１６ａ，１６ｂ間に電気信号が印加されるとＬＥＤ１７が発光する。
【００７２】
そして、この光信号は第１のフォトダイオードアレイ１８により受光され、その両端に第１の出力電圧（直流電圧；Ａ×ｋ［Ｖ］）を発生する。
【００７３】
この出力電圧は、出力端子２１ａ，２１ｂを介して、２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたゲート・ソース間に供給される。
【００７４】
これによって、２個の出力段ＭＯＳＦＥＴ１０２，１０３は導通状態になる。
【００７５】
２個の出力段ＭＯＳＦＥＴ１０２，１０３がともに導通状態になると、半導体リレー１０１の出力端子２４ａ，２４ｂ間は導通状態になり、即ち、これが半導体リレー１０１のオン状態である。
【００７６】
このとき、切替手段１０４のデプレッション型ＭＯＳＦＥＴ１０６のゲートにも第１のフォトダイオード１８に発生する入力信号（直流電圧）が印加されるためデプレッション型ＭＯＳＦＥＴ１０６は非導通状態（オフ状態）になる。
【００７７】
また、切替手段１０４の第２のフォトダイオードアレイ１０５も、第１のフォトダイオードアレイ１８と同時に受光することにより第２の出力電圧（直流電圧；Ａ×ｍ［Ｖ］）を発生する。
【００７８】
このときの出力段ＭＯＳＦＥＴ１０２，１０３の電圧印加状態を図５（ａ）に示す模式的な断面図を用いて説明する。即ち、第２の出力電圧（直流電圧；Ａ×ｍ〔Ｖ〕）は、デプレッション型ＭＯＳＦＥＴ１０６が非導通状態（オフ状態）であるため、２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたベース・ソース間に印加される。電圧印加方向はソース側が正、ベース側が負であり、ゲート閾値電圧Ｖｔを低減させる方向の電圧が印加される。
【００７９】
次に、図４を用いて、半導体リレー１０１のオフ状態を説明する。
【００８０】
入力端子１６ａ，１６ｂ間に電気信号が印加されなくなると、ＬＥＤ１７が発光を停止する。
【００８１】
これによって、第１のフォトダイオードアレイ１８は、受光しなくなるため、その両端に発生していた第１の出力電圧（直流電圧；Ａ×ｋ［Ｖ］）はなくなる。
【００８２】
このため、出力端子２１ａ，２１ｂ間の電圧もなくなる。
【００８３】
そして、２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたゲート・ソース間の電圧もなくなる。
【００８４】
これによって２個の出力段ＭＯＳＦＥＴ１０２，１０３は非導通状態になる。
【００８５】
２個の出力段ＭＯＳＦＥＴ１０２，１０３がともに非導通状態になると、半導体リレー１０１の出力端子２４ａ，２４ｂ間は非導通状態になり、即ち、これが半導体リレー１０１のオフ状態である。
【００８６】
尚、放電回路２０は、半導体リレー１０１のオン状態において２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたゲート・ソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレー１０１はオン状態からオフ状態へ迅速に切り替えられる。
【００８７】
このとき、切替手段１０４のデプレッション型ＭＯＳＦＥＴ１０６のゲートにも第１のフォトダイオード１８に発生する入力信号（直流電圧）が印加されなくなり、デプレッション型ＭＯＳＦＥＴ１０６は導通状態になる。
【００８８】
このときの出力段ＭＯＳＦＥＴ１０２，１０３の電圧印加状態を図５（ｂ）に示す模式的な断面図を用いて説明する。即ち、デプレッション型ＭＯＳＦＥＴ１０６が導通状態になると、２個の出力段ＭＯＳＦＥＴ１０２，１０３のそれぞれ共通接続されたベース・ソース間は短絡される。
【００８９】
このように、半導体リレー１０１のオフ状態においては、各出力段ＭＯＳＦＥＴ１０２，１０３のベース・ソース間は短絡させて、ドレイン・ソース間に高電圧が印加されたときにドレイン（ｎ）・ベース（ｐ）・ソース（ｎ）で成る寄生トランジスタが動作してオフ時の耐圧が低下することを防止する。
【産業上の利用可能性】
【００９０】
本発明は、スイッチング時間を増加させたり、オン抵抗を増加させたりすることなく、出力端子間のリーク電流を低減させることができる半導体リレーに適用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の半導体リレーの一例の回路図
【図２】本発明の半導体リレーの他の例の回路図
【図３】本発明の半導体リレーのオン状態を示す回路図
【図４】本発明の半導体リレーのオフ状態を示す回路図
【図５】本発明の半導体リレーの出力段ＭＯＳＦＥＴの模式的な断面図
【図６】従来の半導体リレーの一例の回路図
【図７】従来の半導体リレーの出力段ＭＯＳＦＥＴの模式的な断面図
【図８】従来の半導体リレーの他の例の回路図
【符号の説明】
【００９２】
１０    従来の半導体リレー
１６ａ，１６ｂ    発光素子の電源端子
１７    ＬＥＤ
１８    （第１の）フォトダイオードアレイ
２０    放電回路
２０ａ，２０ｂ    ダイオード
２０ｃ    サイリスタ
２１ａ，２１ｂ    放電回路の出力端子
２２，２３，１０２，１０３  出力段ＭＯＳＦＥＴ
２４ａ，２４ｂ    半導体リレーの出力端子
３０    従来の単方向通電用の半導体リレー
１０１    本発明の半導体リレー
１０４    切替手段
１０５    第２のフォトダイオードアレイ
１０６    デプレッション型ＭＯＳＦＥＴ
２０１    本発明の単方向通電用の半導体リレー
Ａ    個々のフォトダイオードの起電圧
ｋ    第２のフォトダイオードアレイの個数
ｍ    第１のフォトダイオードアレイの個数
Ｒｏｎ    オン抵抗
Ｖｔ    ゲート閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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