(57)【要約】【課題】  低消費電力でデータ線の駆動に好適な駆動回路、電気光学装置、電子機器及び駆動方法を提供すること。【解決手段】  駆動回路は、階調データに基づいて電気光学装置のデータ線を駆動するための第１の出力バッファＢＵＦ１と、第１の出力バッファＢＵＦ１の出力線をプリチャージするための第１のプリチャージ回路ＰＣ１とを含む。駆動期間内の第１のプリチャージ期間に、第１のプリチャージ回路が出力線に第１のプリチャージ電圧を供給する。該第１のプリチャージ期間後の第２のプリチャージ期間に、第１のプリチャージ回路が階調データの上位２ビットのデータに基づいて高電位側の電源電圧、低電位側の電源電圧及び第１のプリチャージ電圧のいずれかを出力線に供給する。第２のプリチャージ期間後に、第１の出力バッファが階調データに対応した階調電圧に基づいて出力線を駆動する。【選択図】      図４
2007004047.tif 000002
【特許請求の範囲】
【請求項１】
電気光学装置のデータ線を駆動するための駆動回路であって、
階調データに基づいて前記データ線を駆動するための出力バッファと、
前記データ線と電気的に接続される前記出力バッファの出力線をプリチャージするためのプリチャージ回路とを含み、
駆動期間内の第１のプリチャージ期間において、前記プリチャージ回路が前記出力線に前記出力バッファの高電位側及び低電位側の電源電圧の間の第１のプリチャージ電圧を供給し、
該第１のプリチャージ期間後の第２のプリチャージ期間において、前記プリチャージ回路が前記階調データの上位２ビットのデータに基づいて前記出力バッファの高電位側の電源電圧、低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記出力線に供給し、
前記第２のプリチャージ期間後に、前記出力バッファが前記階調データに対応した階調電圧に基づいて前記出力線を駆動することを特徴とする駆動回路。
【請求項２】
請求項１において、
前記第１のプリチャージ電圧は、
前記出力バッファの出力線がプリチャージされる電圧と前記出力バッファとは別の出力バッファの出力線がプリチャージされるプリチャージ電圧とを用いた平均値として生成されることを特徴とする駆動回路。
【請求項３】
電気光学装置のデータ線を駆動するための駆動回路であって、
階調データに基づいて前記データ線を駆動するための第１〜第Ｐ（Ｐは２以上の整数）の出力バッファと、
それぞれが前記データ線と電気的に接続される各出力バッファの出力線をプリチャージするための第１〜第Ｐのプリチャージ回路と、
前記第１〜第Ｐの出力バッファの各出力バッファの出力線を電気的に接続するための第１〜第（Ｐ−１）のスイッチ素子とを含み、
前記第１〜第（Ｐ−１）のスイッチ素子を介して前記第１〜第Ｐの出力バッファの出力線を電気的に接続することで、前記第１〜第Ｐのプリチャージ回路が第１〜第Ｐの出力バッファの出力線をプリチャージし、
その後、前記第１〜第Ｐの出力バッファが前記階調データに基づいて前記出力線を駆動することを特徴とする駆動回路。
【請求項４】
請求項３において、
駆動期間内の第１のプリチャージ期間において、第１〜第Ｐのプリチャージ回路の少なくとも１つが前記第１〜第Ｐの出力バッファの高電位側の電源電圧を出力バッファの出力線に供給すると共に、残りのプリチャージ回路が前記第１〜第Ｐの出力バッファの低電位側の電源電圧を出力バッファの出力線に供給した後、前記第１〜第（Ｐ−１）のスイッチ素子を導電状態にすることで前記第１〜第Ｐの出力バッファの出力線の電圧を第１のプリチャージ電圧に設定し、
前記第１のプリチャージ期間後の第２のプリチャージ期間において、前記第１〜第Ｐのプリチャージ回路が、階調データの上位２ビットのデータに基づいて、前記高電位側の電源電圧、前記低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記第１〜第Ｐの出力バッファの各出力バッファの出力線に供給し、
前記第２のプリチャージ期間後において、前記第１〜第Ｐの出力バッファが、階調データに基づいて前記出力線を駆動することを特徴とする駆動回路。
【請求項５】
複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のデータ線を駆動する請求項１乃至４のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項６】
請求項５記載の電気光学装置を含むことを特徴とする電子機器。
【請求項７】
電気光学装置のデータ線を駆動するための駆動方法であって、
駆動期間内の第１のプリチャージ期間において、前記データ線を駆動するための出力バッファの出力線に第１のプリチャージ電圧を供給し、
該第１のプリチャージ期間後の第２のプリチャージ期間において、階調データの上位２ビットのデータに基づいて、前記出力バッファの高電位側の電源電圧、低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記出力線に供給し、
前記第２のプリチャージ期間後に、前記出力バッファが前記階調データに対応した階調電圧に基づいて前記出力線を駆動することを特徴とする駆動方法。
【請求項８】
階調データに基づいて電気光学装置のデータ線を駆動するための第１〜第Ｐ（Ｐは２以上の整数）の出力バッファと、
前記データ線と電気的に接続される各出力バッファの出力線をプリチャージするための第１〜第Ｐのプリチャージ回路と、
前記第１〜第Ｐの出力バッファの出力線を電気的に接続するための第１〜第（Ｐ−１）のスイッチ素子とを含む駆動回路の駆動方法であって、
駆動期間内の第１のプリチャージ期間において、第１〜第Ｐのプリチャージ回路の少なくとも１つが前記第１〜第Ｐの出力バッファの高電位側の電源電圧を出力バッファの出力線に供給すると共に、残りのプリチャージ回路が前記第１〜第Ｐの出力バッファの低電位側の電源電圧を出力バッファの出力線に供給した後、前記第１〜第（Ｐ−１）のスイッチ素子を導電状態にすることで前記第１〜第Ｐの出力バッファの出力線の電圧を第１のプリチャージ電圧に設定し、
前記第１のプリチャージ期間後の第２のプリチャージ期間において、前記第１〜第Ｐのプリチャージ回路が、階調データの上位２ビットのデータに基づいて、前記高電位側の電源電圧、前記低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記第１〜第Ｐの出力バッファの各出力バッファの出力線に供給し、
前記第２のプリチャージ期間後において、前記第１〜第Ｐの出力バッファが、前記階調データに基づいて前記出力線を駆動することを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、電気光学装置、電子機器及び駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置（広義には液晶装置、表示装置）において、液晶の駆動を高速化するプリチャージ技術が知られている。このプリチャージ技術では、階調データに基づくデータ線の駆動に先立って、当該データ線を所定の電位にプリチャージしておき、階調データに基づく駆動電圧の供給に伴うデータ線の充放電量を少なくする。
【０００３】
このプリチャージ技術については、例えば特許文献１に開示されている。特許文献１には、予め異なる直流電位を用意し、各直流電位とデータ線との間にスイッチを設ける。そして、液晶の反転駆動の極性に対応させたスイッチの制御により、用意した直流電位とデータ線との間の接続を制御するプリチャージ技術が開示されている。このプリチャージ技術によれば、プリチャージの周期が短くなった場合であっても、駆動に伴うデータ線の充放電量が少なく済み、消費電力の増大を抑え、正確な電圧をデータ線に供給できる。
【特許文献１】特開平１０−１１０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、階調データに対応した階調電圧に基づいて最終的に設定されデータ線の電位が、そのプリチャージ電位に近いほど、該データ線を駆動する演算増幅器が充放電すべき電荷量が少なくなる。また、電荷の充放電時間も短くなるため、高精細化等に起因して駆動期間（例えば水平走査期間）が短くなっても、十分に対応できる。
【０００５】
しかしながら、プリチャージされる電位が、高電位側及び低電位側の所定の２種類の電位のみに限られると、階調電圧に基づいて最終的にデータ線に設定される電位とプリチャージ電位との差が大きくなり、演算増幅器が充放電すべき電荷量が多くなる。また充放電時間も長くなる。従って、より一層の低消費電力化を図ることができないばかりか、高精細化にも対応できなくなる。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力でデータ線の駆動に好適な駆動回路、電気光学装置、電子機器及び駆動方法を提供することにある。
【０００７】
また本発明の他の目的は、低消費電力で、高精細化された電気光学装置のデータ線の駆動に好適な駆動回路、電気光学装置、電子機器及び駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、
電気光学装置のデータ線を駆動するための駆動回路であって、
階調データに基づいて前記データ線を駆動するための出力バッファと、
前記データ線と電気的に接続される前記出力バッファの出力線をプリチャージするためのプリチャージ回路とを含み、
駆動期間内の第１のプリチャージ期間において、前記プリチャージ回路が前記出力線に前記出力バッファの高電位側及び低電位側の電源電圧の間の第１のプリチャージ電圧を供給し、
該第１のプリチャージ期間後の第２のプリチャージ期間において、前記プリチャージ回路が前記階調データの上位２ビットのデータに基づいて前記出力バッファの高電位側の電源電圧、低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記出力線に供給し、
前記第２のプリチャージ期間後に、前記出力バッファが前記階調データに対応した階調電圧に基づいて前記出力線を駆動する駆動回路に関係する。
【０００９】
本発明においては、出力バッファの高電位側の電源電圧、低電位側の電源電圧、及び高電位側及び低電位側の電源電圧の間の第１のプリチャージ電圧の３種類を設け、出力バッファの出力線の駆動に先立って、３種類のうちいずれかの電圧で該出力線をプリチャージするようにした。より具体的には、一旦、出力線を第１のプリチャージ電圧にプリチャージした後、階調データの上位２ビットのデータに応じて該出力線を３種類のいずれかにプリチャージする。そして、出力バッファで出力線を階調電圧に基づいて駆動する。これにより、２種類のプリチャージを行う場合に比べて、出力バッファが出力線を駆動する際、出力バッファが駆動すべき電位差を小さくできる。従って、出力バッファが充放電すべき電荷量を少なくでき、出力バッファの消費電力を低減できる。
【００１０】
また本発明に係る駆動回路では、
前記第１のプリチャージ電圧は、
前記出力バッファの出力線がプリチャージされる電圧と前記出力バッファとは別の出力バッファの出力線がプリチャージされるプリチャージ電圧とを用いた平均値として生成されてもよい。
【００１１】
本発明によれば、各種の電源電圧を生成するする電源回路の回路規模の削減に寄与する駆動回路を提供できる。
【００１２】
また本発明は、
電気光学装置のデータ線を駆動するための駆動回路であって、
階調データに基づいて前記データ線を駆動するための第１〜第Ｐ（Ｐは２以上の整数）の出力バッファと、
それぞれが前記データ線と電気的に接続される各出力バッファの出力線をプリチャージするための第１〜第Ｐのプリチャージ回路と、
前記第１〜第Ｐの出力バッファの各出力バッファの出力線を電気的に接続するための第１〜第（Ｐ−１）のスイッチ素子とを含み、
前記第１〜第（Ｐ−１）のスイッチ素子を介して前記第１〜第Ｐの出力バッファの出力線を電気的に接続することで、前記第１〜第Ｐのプリチャージ回路が第１〜第Ｐの出力バッファの出力線をプリチャージし、
その後、前記第１〜第Ｐの出力バッファが前記階調データに基づいて前記出力線を駆動する駆動回路に関係する。
【００１３】
本発明においては、出力バッファの出力線の駆動に先立って、出力バッファの高電位側の電源電圧、低電位側の電源電圧の他に、第１〜第Ｐの出力バッファの出力線を接続することで生成できる所与のプリチャージ電圧のいずれかで、該出力線をプリチャージするようにした。これにより、２種類のプリチャージを行う場合に比べて、出力バッファが出力線を駆動する際、出力バッファが駆動すべき電位差を小さくできる。従って、出力バッファが充放電すべき電荷量を少なくでき、出力バッファの消費電力を低減できる。
【００１４】
また本発明に係る駆動回路では、
駆動期間内の第１のプリチャージ期間において、第１〜第Ｐのプリチャージ回路の少なくとも１つが前記第１〜第Ｐの出力バッファの高電位側の電源電圧を出力バッファの出力線に供給すると共に、残りのプリチャージ回路が前記第１〜第Ｐの出力バッファの低電位側の電源電圧を出力バッファの出力線に供給した後、前記第１〜第（Ｐ−１）のスイッチ素子を導電状態にすることで前記第１〜第Ｐの出力バッファの出力線の電圧を第１のプリチャージ電圧に設定し、
前記第１のプリチャージ期間後の第２のプリチャージ期間において、前記第１〜第Ｐのプリチャージ回路が、階調データの上位２ビットのデータに基づいて、前記高電位側の電源電圧、前記低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記第１〜第Ｐの出力バッファの各出力バッファの出力線に供給し、
前記第２のプリチャージ期間後において、前記第１〜第Ｐの出力バッファが、階調データに基づいて前記出力線を駆動することができる。
【００１５】
本発明においては、出力バッファの高電位側及び低電位側の電源電圧を用いて、第１のプリチャージ電圧を生成している。これにより、電源回路の回路規模の削減に寄与し、且つ簡素な構成で、第１のプリチャージを生成できる。そして２種類のプリチャージを行う場合に比べて、出力バッファが出力線を駆動する際、出力バッファが駆動すべき電位差を小さくできる。従って、出力バッファが充放電すべき電荷量を少なくでき、出力バッファの消費電力を低減できる。
【００１６】
また本発明は、
複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のデータ線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００１７】
本発明によれば、低消費電力でデータ線の駆動に好適な駆動回路を含む電気光学装置を提供できる。また本発明によれば、低消費電力で、高精細化されたデータ線の駆動に好適な駆動回路を含む電気光学装置を提供できる。
【００１８】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００１９】
本発明によれば、低消費電力でデータ線の駆動に好適な駆動回路を含む電気光学装置が適用された電子機器を提供できる。また本発明によれば、低消費電力で、高精細化されたデータ線の駆動に好適な駆動回路を含む電気光学装置が適用された電子機器を提供できる。
【００２０】
また本発明は、
電気光学装置のデータ線を駆動するための駆動方法であって、
駆動期間内の第１のプリチャージ期間において、前記データ線を駆動するための出力バッファの出力線に第１のプリチャージ電圧を供給し、
該第１のプリチャージ期間後の第２のプリチャージ期間において、階調データの上位２ビットのデータに基づいて、前記出力バッファの高電位側の電源電圧、低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記出力線に供給し、
前記第２のプリチャージ期間後に、前記出力バッファが前記階調データに対応した階調電圧に基づいて前記出力線を駆動する駆動方法に関係する。
【００２１】
また本発明は、
階調データに基づいて電気光学装置のデータ線を駆動するための第１〜第Ｐ（Ｐは２以上の整数）の出力バッファと、
前記データ線と電気的に接続される各出力バッファの出力線をプリチャージするための第１〜第Ｐのプリチャージ回路と、
前記第１〜第Ｐの出力バッファの出力線を電気的に接続するための第１〜第（Ｐ−１）のスイッチ素子とを含む駆動回路の駆動方法であって、
駆動期間内の第１のプリチャージ期間において、第１〜第Ｐのプリチャージ回路の少なくとも１つが前記第１〜第Ｐの出力バッファの高電位側の電源電圧を出力バッファの出力線に供給すると共に、残りのプリチャージ回路が前記第１〜第Ｐの出力バッファの低電位側の電源電圧を出力バッファの出力線に供給した後、前記第１〜第（Ｐ−１）のスイッチ素子を導電状態にすることで前記第１〜第Ｐの出力バッファの出力線の電圧を第１のプリチャージ電圧に設定し、
前記第１のプリチャージ期間後の第２のプリチャージ期間において、前記第１〜第Ｐのプリチャージ回路が、階調データの上位２ビットのデータに基づいて、前記高電位側の電源電圧、前記低電位側の電源電圧及び前記第１のプリチャージ電圧のいずれかを前記第１〜第Ｐの出力バッファの各出力バッファの出力線に供給し、
前記第２のプリチャージ期間後において、前記第１〜第Ｐの出力バッファが、前記階調データに基づいて前記出力線を駆動する駆動方法に関係する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２３】
１．  液晶装置
図１に、本実施形態の演算増幅器を適用した液晶装置のブロック図の例を示す。
【００２４】
この液晶装置５１０（広義には表示装置）は、表示パネル５１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００２５】
ここで表示パネル５１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線と）と、走査線及びデータ線により特定される画素（画素電極）を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００２６】
より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、走査線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
【００２７】
ＴＦＴＫＬのゲート電極は走査線ＧＫに接続され、ＴＦＴＫＬのソース電極はデータ線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。
【００２８】
なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。
【００２９】
データ線駆動回路５２０は、階調データに基づいて表示パネル５１２のデータ線Ｓ１〜
ＳＮを駆動する。一方、走査線駆動回路５３０は、表示パネル５１２の走査線Ｇ１〜ＧＭを順次走査駆動する。
【００３０】
コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。
【００３１】
より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。
【００３２】
電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。
【００３３】
なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、データ線駆動回路５２０、走査線駆動回路５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。このような液晶装置５１０又は表示パネル５１２は、携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、或いはＧＰＳ（Global Positioning System）等の種々の電子機器に組み込むことができる。
【００３４】
１．１  データ線駆動回路
図２に、図１のデータ線駆動回路５２０の構成例を示す。
【００３５】
データ線駆動回路５２０（広義には、駆動回路）は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、基準電圧発生回路５２７、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力回路５２９を含む。
【００３６】
シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００３７】
データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（各色成分のデータ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００３８】
ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。
【００３９】
基準電圧発生回路５２７は、６ビットの階調データで表される６４（＝２６）階調の各階調ごとに基準電圧を発生させる。より具体的には、図２の基準電圧発生回路５２７は、電源回路５４２からの高電位側及び低電位側の電源電圧間を分圧して生成された２５６種類の電圧の中から６４種類の基準電圧を選択して階調電圧として出力する。
【００４０】
ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの階調データに基づいて、図１の電源回路５４２からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。
【００４１】
出力回路５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力回路５２９は、各データ線毎に設けられた第１〜第Ｎの出力バッファＢＵＦ１〜ＢＵＦＮと、各出力バッファ毎に設けられた第１〜第Ｎのプリチャージ回路ＰＣ１〜ＰＣＮを含む。第１〜第Ｎの出力バッファＢＵＦ１〜ＢＵＦＮの各出力バッファは、例えばボルテージフォロワ接続された演算増幅器により構成できる。この場合、各演算増幅器が、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。
【００４２】
第１〜第Ｎのプリチャージ回路ＰＣ１〜ＰＣＮの各プリチャージ回路は、第１〜第Ｎの出力バッファＢＵＦ１〜ＢＵＦＮの各出力バッファがデータ線を駆動するのに先立って各出力バッファが駆動電圧を出力する出力線をプリチャージする。プリチャージ後、第１〜第Ｎの出力バッファＢＵＦ１〜ＢＵＦＮは、プリチャージされた出力線をデータ線に対応した階調電圧に基づいて駆動する。
【００４３】
なお、図２では、デジタルの階調データをデジタル・アナログ変換して、出力回路５２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力回路５２９を介してデータ線に出力する構成にしてもよい。
【００４４】
１．２  走査線駆動回路
図３に、図１の走査線駆動回路５３０の構成例を示す。
【００４５】
走査線駆動回路５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力回路５３６を含む。
【００４６】
シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。
【００４７】
レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、表示パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００４８】
出力回路５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
【００４９】
２．  本実施形態のプリチャージ手法
次に、本実施形態のプリチャージ手法について説明する。
【００５０】
図４に、本実施形態における第１の出力バッファＢＵＦ１及び第１のプリチャージ回路ＰＣ１の原理的な構成を示す。図４では、第１の出力バッファＢＵＦ１及び第１のプリチャージ回路ＰＣ１の構成を示すが、他の出力バッファ及びプリチャージ回路の原理的な構成も同様である。
【００５１】
第１の出力バッファＢＵＦ１には、高電位側の電源電圧ＶＤＤＨＳ及び低電位側の電源電圧ＶＳＳが供給され、第１の出力バッファＢＵＦ１は高電位側及び低電位側の電源電圧の間の電圧をその出力線に出力できる。
【００５２】
第１のプリチャージ回路ＰＣ１は、プリチャージスイッチ素子ＳＷＨ１、ＳＷＬ１、ＳＷＰ１を含む。スイッチ制御信号ｃｎｔ１に基づいて、プリチャージスイッチ素子ＳＷＨ１を介し、第１の出力バッファＢＵＦ１の出力線に該第１の出力バッファＢＵＦ１の高電位側の電源電圧ＶＤＤＨＳを供給できる。スイッチ制御信号ｃｎｔ２に基づいて、プリチャージスイッチ素子ＳＷＬ１を介し、第１の出力バッファＢＵＦ１の出力線に該第１の出力バッファＢＵＦ１の低電位側の電源電圧ＶＳＳを供給できる。またスイッチ制御信号ｃｎｔ３に基づいて、プリチャージスイッチ素子ＳＷＰ１を介し、第１の出力バッファＢＵＦ１の出力線にプリチャージ電圧ＰＶ（第１のプリチャージ電圧）を供給できる。例えばデータ線駆動回路５２０内の図示しない制御部が、ホスト又はコントローラ５４０によって設定される制御レジスタを含み、該制御部（又は図示しないプリチャージ制御回路）が制御レジスタの設定値に対応したタイミングに応じて変化するようにスイッチ制御信号ｃｎｔ１、ｃｎｔ２、ｃｎｔ３を生成する。
【００５３】
図５に、本実施形態のプリチャージ電圧ＰＶの説明図を示す。
【００５４】
図５に示すように、プリチャージ電圧ＰＶの電位は、高電位側の電源電圧ＶＤＤＨＳの電位以下で、且つ低電位側の電源電圧ＶＳＳの電位以上である。このようなプリチャージ電圧ＰＶは、電源回路５４２により生成してもよいが、電源回路５４２の回路規模の削減を目的として、高電位側の電源電圧ＶＤＤＨＳ及び低電位側の電源電圧ＶＳＳを用いて生成さることが望ましい。
【００５５】
ここで、本実施形態のプリチャージ手法について説明する前に、まず本実施形態の比較例のプリチャージ手法について説明する。
【００５６】
図６に、本実施形態の比較例のプリチャージ手法によりプリチャージされるデータ線Ｓ１の電圧波形の一例を示す。
【００５７】
この比較例では、出力バッファの出力線のプリチャージのための電圧として、出力バッファの高電位側の電源電圧ＶＤＤＨＳと低電位側の電源電圧ＶＳＳとが用いられる。そして、当該水平走査期間（１Ｈ）（広義には駆動期間）において階調電圧に基づいてデータ線Ｓ１が高電位側に駆動されると判断される場合、当該水平走査期間内のプリチャージ期間ＰＴでは、高電位側の電源電圧ＶＤＤＨＳにデータ線Ｓ１をプリチャージする。そして、プリチャージ期間ＰＴ後において、データ線Ｓ１が階調電圧に基づいて駆動される。
【００５８】
逆に、当該水平走査期間において階調電圧に基づいてデータ線Ｓ１が低電位側に駆動されると判断される場合、当該水平走査期間内のプリチャージ期間ＰＴでは、低電位側の電源電圧ＶＳＳにデータ線Ｓ１をプリチャージする。そして、プリチャージ期間ＰＴ後において、データ線Ｓ１が階調電圧に基づいて駆動される。
【００５９】
これに対し、本実施形態では、第１の出力バッファＢＵＦ１の高電位側及び低電位側の電源電圧の間にプリチャージ電圧ＰＶを設け、第１の出力バッファＢＵＦ１が階調電圧に基づいて駆動した出力線の電位とプリチャージされた電位との差ができるだけ小さくなるようにしている。そのため、本実施形態では、第１の出力バッファＢＵＦ１が階調電圧に基づいて出力線を駆動する電位の範囲を３つの領域に区分し、各区分に応じてプリチャージする電位を変更する。より具体的には、第１の出力バッファＢＵＦ１の出力線を、一旦、プリチャージ電圧ＰＶに設定した後、階調データの上位２ビットのデータに対応した電位にプリチャージする。
【００６０】
図７に、本実施形態のプリチャージ手法によりプリチャージされるデータ線Ｓ１の電圧波形の一例を示す。なお、図６と図７では、出力バッファが駆動すべき各１Ｈの階調電圧は同一であるものとする。また、図７では、図４の構成により、本実施形態のプリチャージ手法を実現するものとする。
【００６１】
ここでは、説明の便宜上、階調データに対応した階調値が大きいほど階調電圧の電位が高くなり、階調値が小さいほど階調電圧の電位が低くなるものとして説明する。しかしながら、本発明は、これに限定されるものではなく、階調データに対応した階調値が大きいほど階調電圧の電位が低くなり、階調値が小さいほど階調電圧の電位が高くなる場合にも適用できる。
【００６２】
水平走査期間（駆動期間、１Ｈ）の開始時には、プリチャージスイッチ素子ＳＷＨ１、ＳＷＬ１、ＳＷＰ１が非導通状態に設定されているものとする。まず、本実施形態では、１Ｈ内の第１のプリチャージ期間ＰＴ１において、第１のプリチャージ回路ＰＣ１が、第１の出力バッファＢＵＦ１の出力線に第１のプリチャージ電圧としてプリチャージ電圧ＰＶを供給する。即ち、第１のプリチャージ期間ＰＴ１において、スイッチ制御信号ｃｎｔ３がＨレベルに変化し、プリチャージスイッチ素子ＳＷＰ１が導通状態に設定され、プリチャージスイッチ素子ＳＷＨ１、ＳＷＬ１は非導通状態のままである。
【００６３】
続く第１のプリチャージ期間ＰＴ１後の第２のプリチャージ期間ＰＴ２では、第１のプリチャージ回路ＰＣ１が、当該１Ｈ期間の階調データの上位２ビットのデータに基づいて、第１の出力バッファＢＵＦ１の高電位側の電源電圧ＶＤＤＨＳ、低電位側の電源電圧ＶＳＳ及びプリチャージ電圧ＰＶ（第１のプリチャージ電圧）のいずれかを出力線に供給する。
【００６４】
例えば階調データが６ビットの場合、階調値は０〜６３までの範囲となる。そして、階調データの上位２ビットのデータが「１１」のとき（即ち、階調値が４８〜６３までの範囲のとき）、第２のプリチャージ期間ＰＴ２において、第１の出力バッファＢＵＦ１の出力線を、低電位側の電源電圧ＶＳＳにプリチャージする。また階調データの上位２ビットのデータが「０１」又は「１０」のとき（即ち、階調値が１６〜４７までの範囲のとき）、第２のプリチャージ期間ＰＴ２において、第１の出力バッファＢＵＦ１の出力線を、プリチャージ電圧ＰＶにプリチャージする。そして階調データの上位２ビットのデータが「００」のとき（即ち、階調値が０〜１５までの範囲のとき）、第２のプリチャージ期間ＰＴ２において、第１の出力バッファＢＵＦ１の出力線を、高電位側の電源電圧ＶＤＤＨＳにプリチャージする。
【００６５】
その後、第２のプリチャージ期間ＰＴ２後に、第１の出力バッファＢＵＦ１が、階調データに対応した階調電圧に基づいて出力線を駆動する。
【００６６】
図７では、４つの１Ｈのうち、最初の１Ｈの第２のプリチャージ期間ＰＴ２では、階調データの上位２ビットのデータが「００」であるため、スイッチ制御信号ｃｎｔ１がＨレベルに変化し、第１の出力バッファＢＵＦ１の出力線を、高電位側の電源電圧ＶＤＤＨＳにプリチャージしている。また次の１Ｈの第２のプリチャージ期間ＰＴ２では、階調データの上位２ビットのデータが「０１」であるため、スイッチ制御信号ｃｎｔ３がＨレベルとなり、第１の出力バッファＢＵＦ１の出力線を、プリチャージ電圧ＰＶにプリチャージしている。更に次の１Ｈの第２のプリチャージ期間ＰＴ２では、階調データの上位２ビットのデータが「１１」であるため、スイッチ制御信号ｃｎｔ２がＨレベルとなり、第１の出力バッファＢＵＦ１の出力線を、低電位側の電源電圧ＶＳＳにプリチャージしている。そして、最後の１Ｈの第２のプリチャージ期間ＰＴ２では、階調データの上位２ビットのデータが「１０」であるため、スイッチ制御信号ｃｎｔ３がＨレベルとなり、第１の出力バッファＢＵＦ１の出力線を、プリチャージ電圧ＰＶにプリチャージしている。
【００６７】
ここで、図６の２番目の１Ｈのプリチャージ期間ＰＴ後に出力バッファが充放電すべき電荷量に対応した電位差はΔＶ１であるのに対し、図７の２番目の１Ｈの第２のプリチャージ期間ＰＴ２後に第１の出力バッファＢＵＦ１が充放電すべき電荷量に対応した電位差はΔＶＡ１である。即ち、ΔＶＡ１は、ΔＶ１より小さい。また、図６の４番目の１Ｈのプリチャージ期間ＰＴ後に出力バッファが充放電すべき電荷量に対応した電位差はΔＶ２であるのに対し、図７の４番目の１Ｈの第２のプリチャージ期間ＰＴ２後に出力バッファＢＵＦ１が充放電すべき電荷量に対応した電位差はΔＶＡ２である。即ち、ΔＶＡ２は、ΔＶ２より小さい。
【００６８】
図６のプリチャージ期間後のデータ線Ｓ１、図７の第２のプリチャージ期間後のデータ線Ｓ１は、共に出力バッファにより駆動される。出力バッファがデータ線毎に設けられるため、プリチャージ後に出力バッファが駆動すべき電位差が小さいほど充放電すべき電荷量が少なくなり、出力バッファの消費電力を低減できる。また出力バッファが演算増幅器で構成される場合、充放電時間が短いほど、演算増幅器の消費電流を削減できる。
【００６９】
２．１  プリチャージ電圧の生成
本実施形態では、プリチャージ電圧ＰＶを高電位側の電源電圧ＶＤＤＨＳ及び低電位側の電源電圧ＶＳＳを用いて生成する。例えば図４の構成において、プリチャージ電圧ＰＶは、出力バッファの出力線がプリチャージされる電圧と該出力バッファとは別の出力バッファの出力線がプリチャージされるプリチャージ電圧とを用いた平均値として生成される。
【００７０】
図８に、本実施形態のデータ線駆動回路５２０の構成要部を示す。なお、図８では、出力バッファとして、ボルテージフォロワ接続された演算増幅器が採用されている。
【００７１】
また各出力バッファの出力線にプリチャージ電圧を供給するためのプリチャージスイッチ素子が設けられる図４の構成とは異なり、Ｐ（Ｐは２以上の整数）個の出力バッファ毎に、各出力バッファの出力線を電気的に接続するための第１〜第（Ｐ−１）のスイッチ素子ＳＷＣ１〜ＳＷＣＰ−１が設けられる。
【００７２】
Ｐ個の出力バッファを１グループとした場合、各グループの構成は同様である。例えば、データ線Ｓ１〜ＳＰを駆動するグループは、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰと、それぞれがデータ線と電気的に接続される各出力バッファの出力線をプリチャージするための第１〜第Ｐのプリチャージ回路ＰＣ１〜ＰＣＰと、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの各出力バッファの出力線を電気的に接続するための第１〜第（Ｐ−１）のスイッチ素子ＳＷＣ１〜ＳＷＣＰ−１とを含む。
【００７３】
即ち、図８では、図４のプリチャージ回路において、プリチャージスイッチ素子ＳＷＰ１が省略され、第１のスイッチ素子ＳＷＣ１が第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２で共用される。そして、各出力バッファの出力線には、高電位側の電源電圧ＶＤＤＨＳを供給するための手段と低電位側の電源電圧ＶＳＳを供給するための手段が設けられているに過ぎない。
【００７４】
そして本実施形態では、表示パネル５１２のデータ線の配線容量等の寄生容量を利用して、Ｐ個の出力バッファ単位で共通のプリチャージ電圧ＰＶを生成できるようになっている。そして、このプリチャージ電圧ＰＶを用いて、図７に示すプリチャージ動作を行う。
【００７５】
図９（Ａ）、図９（Ｂ）に、図８においてプリチャージ電圧ＰＶを生成するための動作説明図を示す。
【００７６】
なお図９（Ａ）、図９（Ｂ）では、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰにおいてプリチャージ電圧ＰＶを生成する場合について説明するが、他のグループも同様に生成できる。
【００７７】
各駆動期間では、第１のプリチャージ期間ＰＴ１内に、或いは第１のプリチャージ期間ＰＴ１に先立って、図９（Ａ）、図９（Ｂ）に示す手順でプリチャージ電圧が生成される。
【００７８】
まずプリチャージスイッチ素子ＳＷＬ１〜ＳＷＬＰ、ＳＷＨ１〜ＳＷＨＰ、及び第１〜第（Ｐ−１）のスイッチ素子ＳＷＣ１〜ＳＷＣＰ−１が非導通状態に設定されている状態から、図９（Ａ）に示す状態に移行する。
【００７９】
図９（Ａ）では、１Ｈ（駆動期間）内の第１のプリチャージ期間ＰＴ１において、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線の少なくとも１つに、高電位側の電源電圧ＶＤＤＨＳが供給され、残りの出力バッファの出力線に、低電位側の電源電圧ＶＳＳが供給される。そのため、第１〜第Ｐのプリチャージ回路ＰＣ１〜ＰＣＰの少なくとも１つが第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線の少なくとも１つに高電位側の電源電圧ＶＤＤＨＳを供給すると共に、残りのプリチャージ回路が第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線の残りに低電位側の電源電圧ＶＳＳを供給する。これにより、図９（Ａ）では、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線に接続されたプリチャージスイッチ素子ＳＷＨ１〜ＳＷＨＰの少なくとも１つが導通状態に設定され、残りの出力バッファの出力線に接続されるプリチャージスイッチ素子ＳＷＬ１〜ＳＷＬＰのいずれかが導通状態に設定される。従って、各出力バッファの出力線には、高電位側又は低電位側の電源電圧ＶＤＤＨＳ、ＶＳＳが供給される。
【００８０】
この結果、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰに接続される表示パネル５１２のデータ線Ｓ１〜ＳＰには、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの高電位側の電源電圧ＶＤＤＨＳ又は低電位側の電源電圧ＶＳＳが供給される。そして、各データ線の配線容量等の寄生容量には、各データ線に供給された電圧に対応した電荷が保持される。図９（Ａ）では、データ線Ｓ１には、電圧Ｖに対応した電荷が寄生容量Ｃ１に保持され、データ線Ｓ２、ＳＰには、寄生容量Ｃ２、ＣＰには電圧０が印加されることになる。
【００８１】
次に、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰに接続されるプリチャージスイッチ素子ＳＷＨ１〜ＳＷＨＰ、ＳＷＬ１〜ＳＷＬＰをすべて非導通状態に設定すると共に、第１〜第（Ｐ−１）のスイッチ素子ＳＷＣ１〜ＳＷＣＰ−１を非導通状態から導通状態に設定する。この結果、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線（データ線Ｓ１〜ＳＰ）は、電気的に接続される。これにより、データ線Ｓ１〜ＳＰに蓄積された電荷が、各データ線に分割される。従って、各データ線は、分割されて寄生容量に蓄積された電荷量に対応した電圧に設定され、該電圧がプリチャージ電圧ＰＶとなる。
【００８２】
第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰのうち半数の出力バッファの出力線を高電位側の電源電圧ＶＤＤＨＳに設定し、残りの出力バッファの出力線を低電位側の電源電圧ＶＳＳに設定した場合、プリチャージ電圧ＰＶは高電位側の電源電圧ＶＤＤＨＳの半分の電位の電圧とすることができる。このように、第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰのうち、その出力線を高電位側の電源電圧ＶＤＤＨＳ（低電位側の電源電圧ＶＳＳ）に設定する出力バッファする数を変更することで、プリチャージ電圧ＰＶの電位を変更できる。
【００８３】
その後、プリチャージスイッチ素子ＳＷＨ１〜ＳＷＨＰ、ＳＷＬ１〜ＳＷＬＰのみならず、第１〜第（Ｐ−１）のスイッチ素子ＳＷＣ１〜ＳＷＣＰ−１を非導通状態に設定し、データ線の電圧をプリチャージ電圧ＰＶとして、上述のように階調データの上位２ビットのデータに対応したプリチャージ動作を続行させる。
【００８４】
なお、各データ線を高電位側又は低電位側の電源電圧ＶＤＤＨＳ、ＶＳＳに供給することなく、第１〜第（Ｐ−１）のスイッチ素子ＳＷＣ１〜ＳＷＣＰ−１を介して第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線を電気的に接続したときの各データ線の電圧をプリチャージ電圧とした後、第１〜第Ｐのプリチャージ回路が、上述のように階調データの上位２ビットのデータに応じて第１〜第Ｐの出力バッファＢＵＦ１〜ＢＵＦＰの出力線をプリチャージしてもよい。
【００８５】
以下、Ｐが２の場合について、詳細に説明する。
【００８６】
図１０に、図８においてＰが２の場合のデータ線駆動回路５２０の構成要部を示す。
【００８７】
図１０に示すように、２個の出力バッファ毎に、各出力バッファの出力線を電気的に接続されるスイッチ素子が設けられる。
【００８８】
そして、２個の出力バッファを１グループとし、各グループの構成は同様である。例えば、データ線Ｓ１、Ｓ２を駆動するグループは、第１〜第２の出力バッファＢＵＦ１〜ＢＵＦ２と、それぞれがデータ線と電気的に接続される各出力バッファの出力線をプリチャージするための第１〜第２のプリチャージ回路ＰＣ１〜ＰＣ２と、第１〜第２の出力バッファＢＵＦ１〜ＢＵＦ２の各出力バッファの出力線を電気的に接続するための第１のスイッチ素子ＳＷＣ１とを含む。
【００８９】
即ち、図１０では、図４のプリチャージ回路において、プリチャージスイッチ素子ＳＷＰ１が省略され、第１のスイッチ素子ＳＷＣ１が第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２で共用される。そして、各出力バッファの出力線には、高電位側の電源電圧ＶＤＤＨＳを供給するための手段と低電位側の電源電圧ＶＳＳを供給するための手段が設けられているに過ぎない。
【００９０】
そして、表示パネル５１２のデータ線の配線容量等の寄生容量を利用して、２個の出力バッファ単位で共通のプリチャージ電圧ＰＶを生成できるようになっている。そして、このプリチャージ電圧ＰＶを用いて、図７に示すプリチャージ動作を行う。
【００９１】
図１１（Ａ）、図１１（Ｂ）に、図１０においてプリチャージ電圧ＰＶを生成するための動作説明図を示す。
【００９２】
図１１（Ａ）、図１１（Ｂ）では、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２においてプリチャージ電圧ＰＶを生成する場合について説明するが、他のグループも同様に生成できる。
【００９３】
各駆動期間では、第１のプリチャージ期間ＰＴ１内に、或いは第１のプリチャージ期間ＰＴ１に先立って、図１１（Ａ）、図１１（Ｂ）に示す手順でプリチャージ電圧が生成される。
【００９４】
まずプリチャージスイッチ素子ＳＷＬ１、ＳＷＬ２、ＳＷＨ１、ＳＷＨ２、第１のスイッチ素子ＳＷＣ１が非導通状態に設定されている状態から、図１１（Ａ）に示す状態に移行する。
【００９５】
図１１（Ａ）では、１Ｈ（駆動期間）内の第１のプリチャージ期間ＰＴ１において、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線の１つに、高電位側の電源電圧ＶＤＤＨＳが供給され、残りの出力線に、低電位側の電源電圧ＶＳＳが供給される。そのため、第１及び第２のプリチャージ回路ＰＣ１、ＰＣ２の１つが第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線の１つに高電位側の電源電圧ＶＤＤＨＳを供給すると共に、残りのプリチャージ回路が第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線の残りに低電位側の電源電圧ＶＳＳを供給する。これにより、図１１（Ａ）では、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線に接続されたプリチャージスイッチ素子ＳＷＨ１、ＳＷＨ２の１つが導通状態に設定され、残りの出力バッファの出力線に接続されるプリチャージスイッチ素子ＳＷＬ１、ＳＷＬ２のいずれかが導通状態に設定される。従って、各出力バッファの出力線には、高電位側又は低電位側の電源電圧ＶＤＤＨＳ、ＶＳＳが供給される。
【００９６】
この結果、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２に接続される表示パネル５１２のデータ線Ｓ１、Ｓ２には、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の高電位側の電源電圧ＶＤＤＨＳ又は低電位側の電源電圧ＶＳＳが供給される。そして、各データ線の配線容量等の寄生容量には、各データ線に供給された電圧に対応した電荷が保持される。図１１（Ａ）では、データ線Ｓ１には、電圧Ｖに対応した電荷が寄生容量Ｃ１に保持され、データ線Ｓ２には、寄生容量Ｃ２には電圧０が印加されることになる。
【００９７】
次に、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２に接続されるプリチャージスイッチ素子ＳＷＨ１、ＳＷＨ２、ＳＷＬ１、ＳＷＬ２をすべて非導通状態に設定すると共に、第１のスイッチ素子ＳＷＣ１を非導通状態から導通状態に設定する。この結果、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線（データ線Ｓ１、Ｓ２）は、電気的に接続される。これにより、データ線Ｓ１、Ｓ２に蓄積された電荷が、各データ線に分割される。従って、各データ線は、分割されて寄生容量に蓄積された電荷量に対応した電圧に設定され、高電位側の電源電圧ＶＤＤＨＳと低電位側の電源電圧ＶＳＳとの電位差の半分がプリチャージ電圧ＰＶとなる。
【００９８】
その後、プリチャージスイッチ素子ＳＷＨ１、ＳＷＨ２、ＳＷＬ１、ＳＷＬ２のみならず、第１のスイッチ素子ＳＷＣ１を非導通状態に設定し、データ線の電圧をプリチャージ電圧ＰＶとして、上述のように階調データの上位２ビットのデータに対応したプリチャージ動作を続行させる。
【００９９】
図１２に、図１０、図１１（Ａ）及び図１１（Ｂ）のプリチャージ動作を実現する第１のプリチャージ回路ＰＣ１の構成例の回路図を示す。
【０１００】
図１２では、第２のプリチャージ回路ＰＣ２と共用される第１のスイッチ素子ＳＷＣ１の機能を実現する手段も示し、第１のプリチャージ回路ＰＣ１の電源電圧が第１の出力バッファＢＵＦ１と共通であるものとする。図１２では、第１のプリチャージ回路ＰＣ１の構成例を示すが、他のプリチャージ回路も同様に構成できる。
【０１０１】
第１の出力バッファＢＵＦ１は、パワーセーブ制御信号ＰＳにより、その動作電流が停止又は制限され、出力がハイインピーダンス状態に設定される。より具体的には、パワーセーブ制御信号ＰＳがＨレベルのとき、第１の出力バッファＢＵＦ１の出力がハイインピーダンス状態に設定され、パワーセーブ制御信号ＰＳがＬレベルのとき、第１の出力バッファＢＵＦ１は、階調電圧に基づいて出力線を駆動する。
【０１０２】
第１の出力バッファＢＵＦ１の出力線には、第２の出力バッファＢＵＦ２の出力線との間に設けられたトランスミッションゲートＴＧ１が接続されている。トランスミッションゲートＴＧ１は、図８の第１のスイッチ素子ＳＷＣ１の機能を実現する。トランスミッションゲートＴＧ１は、接続制御信号ＥＮＣＯＮＮＥがＨレベルのとき第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線を電気的に接続し、接続制御信号ＥＮＣＯＮＮＥがＬレベルのとき第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線を電気的に遮断する。
【０１０３】
また第１の出力バッファＢＵＦ１の出力線には、第１及び第２のプリチャージ期間ＰＴ１、ＰＴ２用のプリチャージ電圧を供給するためのトランスミッションゲートＴＧＰ１が接続されている。第１及び第２のプリチャージ期間ＰＴ１、ＰＴ２用のプリチャージ電圧は、プリチャージ電圧出力ノードＰＮＤ１の電圧である。トランスミッションゲートＴＧＰ１は、プリチャージ制御信号ＰＲＥＥＮがＨレベルのときプリチャージ電圧出力ノードＰＮＤ１と第１の出力バッファＢＵＦ１の出力線とを電気的に接続し、プリチャージ制御信号ＰＲＥＥＮがＬレベルのときプリチャージ電圧出力ノードＰＮＤ１と第１の出力バッファＢＵＦ１の出力線とを電気的に遮断する。
【０１０４】
ところで、第１の出力バッファＢＵＦ１には、図２のＤＡＣ５２８からの階調電圧ＧＶ１が供給される。ＤＡＣ５２８は、データ線Ｓ１に対応した６ビットの階調データＤ５〜Ｄ０（ＭＳＢはＤ５）に基づき、該階調データに対応した階調電圧ＧＶ１を出力する。また階調データの最上位ビットのデータＤ５が、第２のプリチャージ期間ＰＴ２用に第１のプリチャージ回路ＰＣ１に入力される。更に階調データの上位２ビットのデータＤ５、Ｄ４が、デコーダＤＥＣ１に入力される。デコーダＤＥＣ１は、例えばＤＡＣ５２８の出力段又は第１のプリチャージ回路ＰＣ１内に設けられる。デコーダＤＥＣ１は、階調データの上位２ビットのデータＤ５、Ｄ４が「００」又は「１１」のとき、Ｈレベルのデコード結果信号ＤＥＣＲ１を出力し、それ以外のとき、Ｌレベルのデコード結果信号ＤＥＣＲ１を出力する。
【０１０５】
図示しない制御部（プリチャージ制御回路）には、上述のように第１のプリチャージ期間ＰＴ１においてプリチャージ電圧ＰＶを生成するためにデータ線を高電位側の電源電圧ＶＤＤＨＳ又は低電位側の電源電圧ＶＳＳのいずれを設定するかを指定する制御レジスタを含み、データ線毎に高電位側の電源電圧ＶＤＤＨＳ又は低電位側の電源電圧ＶＳＳのいずれかを指定データにより指定できるようになっている。そして、第１のプリチャージ回路ＰＣ１には、指定データＰＤ１が入力される。図１２では、高電位側の電源電圧ＶＤＤＨＳに設定する場合、指定データＰＤ１がＬレベルとなり、低電位側の電源電圧ＶＳＳに設定する場合、指定データＰＤ１がＨレベルとなる。例えば図１０、図１１（Ａ）、図１１（Ｂ）に示す場合、データ線Ｓ１に対する指定データＰＤ１はＬレベルであり、データ線Ｓ２に対する指定データＰＤ２はＨレベルである。
【０１０６】
またプリチャージ電圧出力ノードＰＮＤ１には、インバータＩＮＶＰ１１、ＩＮＶＰ２１の出力が接続される。
【０１０７】
インバータＩＮＶＰ１１の入力には、指定データＰＤ１が入力される。インバータＩＮＶＰ１１は、プリチャージ制御信号ＰＲＥ１がＨレベルのとき、指定データＰＤ１の反転データを出力する。従って、インバータＩＮＶＰ１１がＨレベルを出力するとき、プリチャージ電圧出力ノードＰＮＤ１の電圧は高電位側の電源電圧ＶＤＤＨＳとなり、インバータＩＮＶＰ１１がＬレベルを出力するとき、プリチャージ電圧出力ノードＰＮＤ１の電圧は低電位側の電源電圧ＶＳＳとなる。そして、インバータＩＮＶＰ１１は、プリチャージ制御信号ＰＲＥ１がＬレベルのとき、その出力をハイインピーダンス状態にする。
【０１０８】
インバータＩＮＶＰ２１の入力には、階調データの最上位ビットのデータＤ５が入力される。インバータＩＮＶＰ２１は、デコード結果信号ＤＥＣＲ１をプリチャージ制御信号ＰＲＥ２でマスクしたマスク結果信号がＨレベルのとき、データＤ５の反転データを出力する。従って、インバータＩＮＶＰ２１がＨレベルを出力するとき、プリチャージ電圧出力ノードＰＮＤ１の電圧は高電位側の電源電圧ＶＤＤＨＳとなり、インバータＩＮＶＰ２１がＬレベルを出力するとき、プリチャージ電圧出力ノードＰＮＤ１の電圧は低電位側の電源電圧ＶＳＳとなる。そして、インバータＩＮＶＰ２１は、マスク結果信号がＬレベルのとき、その出力をハイインピーダンス状態にする。
【０１０９】
図示しない制御部（プリチャージ制御回路）は、第１〜第Ｐのプリチャージ回路ＰＣ１〜ＰＣＰのすべてに共通に、プリチャージ制御信号ＰＲＥＥＮ、ＰＲＥ１、ＰＲＥ２、接続制御信号ＥＮＣＯＮＮＥ、パワーセーブ制御信号ＰＳを供給する。
【０１１０】
図１３に、図１２の回路図の動作例のタイミング図を示す。
【０１１１】
図１３では、指定データＰＤ１がＬレベル、指定データＰＤ２がＨレベルであるものとする。
【０１１２】
１Ｈ（駆動期間）が開始されると、まずプリチャージを行うため、パワーセーブ制御信号ＰＳがＨレベルとなる。パワーセーブ制御信号ＰＳがＨレベルの期間では、第１の出力バッファＢＵＦ１の出力は、ハイインピーダンス状態に設定される。このとき、プリチャージ制御信号ＰＲＥＥＮ、ＰＲＥ１、ＰＲＥ２、接続制御信号ＥＮＣＯＮＮＥはＬレベルである。
【０１１３】
その後、第１のプリチャージ期間ＰＴ１が開始される。第１のプリチャージ期間ＰＴ１では、まず、プリチャージ制御信号ＰＲＥＥＮ、ＰＲＥ１がＬレベルからＨレベルに変化する。従って、プリチャージ電圧出力ノードＰＮＤ１は、インバータＩＮＶＰ１１の出力がＨレベルであるため、高電位側の電源電圧ＶＤＤＨＳになる。そして、トランスミッションゲートＴＧＰ１を介してプリチャージ電圧出力ノードＰＮＤ１の電圧が、データ線Ｓ１に供給される（ＰＴ１）。
【０１１４】
同様に、第１のプリチャージ期間ＰＴ１では、プリチャージ電圧出力ノードＰＮＤ２は、インバータＩＮＶＰ１２の出力がＬレベルであるため、低電位側の電源電圧ＶＳＳになる。そして、トランスミッションゲートＴＧＰ２を介してプリチャージ電圧出力ノードＰＮＤ２の電圧が、データ線Ｓ２に供給される（ＰＴ１）。
【０１１５】
そして第１のプリチャージ期間ＰＴ１内のプリチャージ電圧生成期間ＰＶＴになると、プリチャージ制御信号ＰＲＥＥＮ、ＰＲＥ１がＬレベルとなり、接続制御信号ＥＮＣＯＮＮＥがＬレベルからＨレベルに変化する。これにより、トランスミッションゲートＴＧ１を介して、データ線Ｓ１、Ｓ２（第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線）が電気的に接続され、上述のようにデータ線Ｓ１、Ｓ２（第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２の出力線）の電圧がＶＤＤＨＳ／２となる（ＰＶＴ）。ここで、低電位側の電源電圧ＶＳＳが０ボルトであるものとしている。
【０１１６】
次に、第１のプリチャージ期間ＰＴ１後の第２のプリチャージ期間ＰＴ２では、接続制御信号ＥＮＣＯＮＮＥがＬレベルとなり、プリチャージ制御信号ＰＲＥＥＮ、ＰＲＥ２がＬレベルからＨレベルに変化する。従って、プリチャージ電圧出力ノードＰＮＤ１は、インバータＩＮＶＰ２１の出力と電気的に接続され、デコード結果信号ＤＥＣＲ１に応じた電圧に設定される。
【０１１７】
即ち、階調データの上位２ビットのデータＤ５、Ｄ４が「００」のとき、デコード結果信号ＤＥＣＲ１がＨレベルとなる。階調データの最上位ビットのデータＤ５が「０」であるため、インバータＩＮＶＰ２１の出力はＨレベルとなり、プリチャージ電圧出力ノードＰＮＤ１には、高電位側の電源電圧ＶＤＤＨＳが供給される。その結果、トランスミッションゲートＴＧＰ１を介して、データ線Ｓ１は高電位側の電源電圧ＶＤＤＨＳにプリチャージされる。
【０１１８】
また階調データの上位２ビットのデータＤ５、Ｄ４が「０１」のとき、デコード結果信号ＤＥＣＲ１がＬレベルとなる。従って、インバータＩＮＶＰ２１の出力はハイインピーダンス状態になるため、プリチャージ電圧出力ノードＰＮＤ１の電圧は第１のプリチャージ期間ＰＴ１の電圧のままである。その結果、トランスミッションゲートＴＧＰ１を介して、データ線Ｓ１は電圧ＶＤＤＨＳ／２にプリチャージされる。
【０１１９】
また階調データの上位２ビットのデータＤ５、Ｄ４が「１０」のとき、デコード結果信号ＤＥＣＲ１がＬレベルとなる。従って、インバータＩＮＶＰ２１の出力はハイインピーダンス状態になるため、プリチャージ電圧出力ノードＰＮＤ１の電圧は第１のプリチャージ期間ＰＴ１の電圧のままである。その結果、トランスミッションゲートＴＧＰ１を介して、データ線Ｓ１は電圧ＶＤＤＨＳ／２にプリチャージされる。
【０１２０】
更に階調データの上位２ビットのデータＤ５、Ｄ４が「１１」のとき、デコード結果信号ＤＥＣＲ１がＨレベルとなる。階調データの最上位ビットのデータＤ５が「１」であるため、インバータＩＮＶＰ２１の出力はＬレベルとなり、プリチャージ電圧出力ノードＰＮＤ１には、低電位側の電源電圧ＶＳＳが供給される。その結果、トランスミッションゲートＴＧＰ１を介して、データ線Ｓ１は低電位側の電源電圧ＶＳＳにプリチャージされる。
【０１２１】
そして、第２のプリチャージ期間ＰＴ２後に、パワーセーブ制御信号ＰＳがＬレベルとなり、第１及び第２の出力バッファＢＵＦ１、ＢＵＦ２は、階調電圧ＧＶ１、ＧＶ２に基づいて、データ線Ｓ１、Ｓ２を駆動する。
【０１２２】
このように第２のプリチャージ期間ＰＴ２では、階調データに応じて高電位側の電源電圧ＶＤＤＨＳ、電圧ＶＤＤＨＳ／２、低電位側の電源電圧ＶＳＳのいずれかにプリチャージされるので、図７に示すように、プリチャージ後に出力バッファが駆動すべき電位差が小さくなる。そのため、充放電すべき電荷量が少なくなり、出力バッファの消費電力を低減できる。また、充放電時間も短くなり、出力バッファの消費電流も削減できる。
【０１２３】
出力バッファはデータ線毎に設けられるため、データ線毎に階調データに対応したプリチャージ電圧を３値のうちのいずれかを選択できるため、出力バッファ毎に最適な低消費電力化を図ることができる。従って、すべての出力バッファを一律に低消費電力化を図る場合に比べて、全体としての低消費電力化の効果が大きくなる。
【０１２４】
３．  電子機器
図１４に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１４において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【０１２５】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでコントローラ５４０に供給する。
【０１２６】
携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、データ線駆動回路５２０及び走査線駆動回路５３０によって駆動される。表示パネル５１２は、複数の走査線、複数のデータ線、複数の画素を含む。
【０１２７】
コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に接続され、データ線駆動回路５２０に対してＲＧＢフォーマットの階調データを供給する。
【０１２８】
電源回路５４２は、データ線駆動回路５２０及び走査線駆動回路５３０に接続され、各駆動回路に対して、駆動用の電源電圧を供給する。また表示パネル５１２の対向電極ＶＣＯＭに、対向電極電圧を供給する。
【０１２９】
ホスト９４０は、コントローラ５４０に接続される。ホスト９４０は、コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、コントローラ５４０に供給できる。コントローラ５４０は、この階調データに基づき、データ線駆動回路５２０及び走査線駆動回路５３０により表示パネル５１２に表示させる。
【０１３０】
ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１３１】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて表示データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。
【０１３２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１３３】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１３４】
【図１】本実施形態の液晶装置の構成例を示す図。
【図２】図１のデータ線駆動回路の構成例のブロック図。
【図３】図１の走査線駆動回路の構成例のブロック図。
【図４】本実施形態における第１の出力バッファ及び第１のプリチャージ回路の原理的な構成を示す図。
【図５】本実施形態のプリチャージ電圧の説明図。
【図６】本実施形態の比較例のプリチャージ手法によりプリチャージされるデータ線の電圧波形の一例を示す図。
【図７】本実施形態のプリチャージ手法によりプリチャージされるデータ線の電圧波形の一例を示す図。
【図８】本実施形態のデータ線駆動回路の構成要部を示す図。
【図９】図９（Ａ）、図９（Ｂ）は図８においてプリチャージ電圧を生成するための動作説明図。
【図１０】図８においてＰが２の場合のデータ線駆動回路の構成要部を示す図。
【図１１】図１１（Ａ）、図１１（Ｂ）は図１０においてプリチャージ電圧を生成するための動作説明図。
【図１２】図１０、図１１（Ａ）及び図１１（Ｂ）のプリチャージ動作を実現する第１のプリチャージ回路の構成例の回路図。
【図１３】図１２の回路図の動作例のタイミング図。
【図１４】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１３５】
５１０  液晶装置、  ５２０  データ線駆動回路、  ５２２、５３２  シフトレジスタ、
５２４  データラッチ、  ５２６  ラインラッチ、  ５２８  ＤＡＣ、
５２９、５３６  出力回路、  ５３０  走査線駆動回路、  ５３４  レベルシフタ、
５４０  コントローラ、  ５４２  電源回路、  ｃｎｔ１〜ｃｎｔ３  スイッチ制御信号、  ＢＵＦ１〜ＢＵＦＮ  第１〜第Ｎの出力バッファ、
ＰＣ１〜ＰＣＮ  第１〜第Ｎのプリチャージ回路、  ＰＶ  プリチャージ電圧、
Ｓ１〜ＳＮ  データ線、
ＳＷＨ１〜ＳＷＨＰ、ＳＷＬ１〜ＳＷＬＰ、ＳＷＰ１  プリチャージスイッチ素子、
ＳＷＣ１〜ＳＷＣＰ  第１〜第Ｐのスイッチ素子、  ＶＤＤＨＳ  高電位側の電源電圧、
ＶＳＳ  低電位側の電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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