(57)【要約】 【課題】  電子部品のパッケ−ジにおいて、高度なインピーダンスマッチングをとる。【解決手段】  パッケージは、電気信号を伝達するための互いに隣接する２本の伝送線路１０２ａ，１０２ｂを備える。それらの２本の伝送線路１０２ａ，１０２ｂは、電子部品の端子との間でワイヤボンディングを行うための第１の部分１０８と、第１の部分１０８に比べて幅が狭い第２の部分１１０と、をそれぞれ有する。【選択図】  図３
2007281855.tif 000002
【特許請求の範囲】
【請求項１】
電子部品を積載するためのパッケージであって、
電気信号を伝達するための互いに隣接する２本の伝送線路であり、前記電子部品の端子との間でワイヤボンディングを行うための第１の部分と、前記第１の部分に比べて幅が狭い第２の部分と、をそれぞれ有する２本の伝送線路を備えるパッケージ。
【請求項２】
請求項１記載のパッケージであって、
前記第１および第２の部分は、それぞれ前記パッケージ上において露出している、パッケージ。
【請求項３】
請求項２記載のパッケージであって、
前記伝送線路の前記第２の部分は、一定の幅および厚みで構成される、パッケージ。
【請求項４】
請求項３記載のパッケージであって、さらに、
前記２本の伝送線路の外側に少なくとも一部が配される２本のグランドラインであって、それぞれ前記伝送線路の前記第１および第２の部分と隣接する部分は、一定の幅を有するグランドラインを備える、パッケージ。
【請求項５】
請求項２記載のパッケージであって、さらに、
前記電子部品を配置するための部品配置部を有し、
前記第１の部分は、前記第２の部分よりも前記部品配置部の近くに位置する、パッケージ。
【請求項６】
請求項２記載のパッケージであって、さらに、
前記伝送線路は、所定の部材内に埋設され前記第２の部分に接続された第３の部分を有し、
前記第２の部分は、特性インピーダンスが、前記第３の部分の特性インピーダンスの９０％〜１１０％となる幅で構成される、パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子部品のパッケ−ジに関する。
【背景技術】
【０００２】
集積回路素子などの電子部品のパッケ−ジの伝送線路の設計においては、反射による損失を少なくするために、各部分のインピーダンスの整合をとる。伝送線路は、たとえば、各部分の特性インピーダンスが１００Ωに近い値となるように設計される。
【０００３】
ある従来技術においては、集積回路素子を積載するパッケージのワイヤ部によってＬ成分（誘導性リアクタンス成分）が増大することによる特性インピーダンスへの影響を、静電容量形成用誘電体部を設けることによって低減している。この静電容量形成用誘電体部の静電容量によってＣ成分（容量性リアクタンス成分）を増大させ、ワイヤ部のＬ成分による特性インピーダンスのずれを減少させている。そのような従来技術の一つに、以下の特許文献１がある。
【０００４】
【特許文献１】特開２００４−１１２１４３号公報
【０００５】
しかし、電子部品が高密度化されるにつれて、電子部品の端子間隔に合わせて設計される伝送線路やグランドラインの間隔が狭くなり、インピーダンスマッチングにおいて、伝送線路同士や伝送線路とグランドラインとの間の静電容量が無視できなくなってきている。また、電子部品および伝送線路がより高周波で使用されるようになるにつれて、伝送線路の各部分についてより高度なインピーダンスマッチングをとることが求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の課題を取り扱うためになされたものであり、電子部品のパッケ−ジにおいて、高度なインピーダンスマッチングをとることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様は、電子部品を積載するためのパッケージにおいて以下のような構成を採用する。そのパッケージは、電気信号を伝達するための互いに隣接する２本の伝送線路を備える。それらの２本の伝送線路は、電子部品の端子との間でワイヤボンディングを行うための第１の部分と、第１の部分に比べて幅が狭い第２の部分と、をそれぞれ有する。
【０００８】
このような態様においては、隣接する伝送線路の第２の部分における伝送線路の端部同士の間隔を広く設定することができる。このため、第２の部分について、伝送線路間のキャパシタンスを所望の値に低減することができ、伝送線路の第２の部分の特性インピーダンスを所望の値にすることができる。よって、電子部品のパッケ−ジにおいて、第１と第２の部分が同一の幅を有する態様にくらべて、高度なインピーダンスマッチングを実現できる。また、第１の部分についてはワイヤボンディングに適した幅で構成することができる。
【０００９】
なお、「電子部品」は、たとえば、集積回路のチップとすることができる。また、本明細書において、たとえば第１の伝送線路と第２の伝送線路とが「隣接する」とは、第１と第２の伝送線路の間に他の伝送線路が存在しないことをいう。同様に、伝送線路と他の構造物とが「隣接する」とは、伝送線路とその構造物との間に他の伝送線路が存在しないことをいう。
【００１０】
なお、第１および第２の部分は、それぞれパッケージ上において露出している態様とすることができる。
【００１１】
電子部品を積載するパッケージにおいては、パッケージの伝送線路と電子部品の端子とをワイヤボンディングによって接続するために、伝送線路の一部がパッケージ上において露出している。上記の態様においては、パッケージ上において露出している部分のうちワイヤボンディングに使用されない第２の部分は、第１の部分よりも狭い幅で構成される。このため、第１と第２の部分が同一の幅を有する態様にくらべて、第２の部分について高度なインピーダンスマッチングを実現できる。
【００１２】
また、伝送線路の第２の部分は、一定の幅および厚みで構成されることが好ましい。
【００１３】
このような態様とすれば、伝送線路の第２の部分については、特性インピーダンスを所望の一定値にすることができる。なお、幅や厚みなどが「一定」であるとは、その最小値が最大値の８５％以上であることを意味する。なお、パッケージのうち伝送線路の第２の部分が設けられている部分は、均質な素材で構成されていることが好ましい。
【００１４】
なお、パッケージは、さらに、２本の伝送線路の外側に少なくとも一部が配される２本のグランドラインであって、それぞれ伝送線路の第１および第２の部分と隣接する部分は、一定の幅を有するグランドラインを備えることが好ましい。
【００１５】
このような態様においては、第１および第２の部分と隣接し一定の幅を有するグランドラインによって、２本の伝送線路と他の伝送線路との間のクロストークを低減することができる。また、第２の部分は第１の部分よりも狭い幅で構成されている。このため、第２の部分の幅が第１の部分の幅と同じ態様に比べて、第２の部分の側端部とグランドラインの側端部との間隔を広く設定することができる。その結果、第２の部分の幅が第１の部分の幅と同じ態様に比べて、伝送線路とグランドラインとの間のキャパシタンスを所望の値に低減することができ、伝送線路の第２の部分の特性インピーダンスを所望の値にすることができる。
【００１６】
なお、パッケージは、さらに、電子部品を配置するための部品配置部を有する態様とすることができる。そのような態様において、第１の部分は、第２の部分よりも部品配置部の近くに位置することが好ましい。
【００１７】
このような態様とすれば、伝送線路のうちワイヤボンディングに使用される第１の部分を、電子部品に近い側の一部分に限定し、他の部分については、幅を適宜の値に設定することで特性インピーダンスを所望の値にできる第２の部分とすることができる。
【００１８】
また、伝送線路は、所定の部材内に埋設され第２の部分に接続された第３の部分を有する態様とすることができる。そして、第２の部分は、その特性インピーダンスが、第３の部分の特性インピーダンスの９０％〜１１０％となる幅で構成されることが好ましい。
【００１９】
このような態様においては、第２の部分の幅が、ワイヤボンディング上の要請から決定される第１の部分の幅と同じである態様に比べて、伝送線路の第２と第３の部分の間で高度なインピーダンスマッチングを達成できる。
【００２０】
なお、本発明は、種々の形態で実現することが可能であり、例えば、電子部品を積載したパッケージ、電子部品を積載するためのパッケージ等の形態で実現することができる。
【発明を実施するための最良の形態】
【００２１】
Ａ．装置の構成：
図１は、実施形態に係るセラミックパッケージ１の概略構成を示す平面図である。セラミックパッケージ１は、ＩＣチップを積載するためのボンディングパッド・タイプのセラミックパッケージである。なお、本明細書においては、ＩＣチップなどの電子部品（デバイス）が積載される前の部材を「パッケージ」と呼ぶ。
【００２２】
セラミックパッケージ１は、中央にＩＣチップを取り付けるための底部であるダイアタッチＤＡを有する。そして、セラミックパッケージ１は、ダイアタッチＤＡを囲むように構成された第１のセラミック層１００を有する。また、第１のセラミック層１００の上には、ダイアタッチＤＡを囲むように、第２のセラミック層２００が設けられている。さらに、第２のセラミック層２００の上には、ダイアタッチＤＡを囲むように、第３のセラミック層３００が設けられている。第１のセラミック層１００、第２のセラミック層２００および第３のセラミック層３００は、それぞれアルミナを主体とする均質なセラミックで構成されている。
【００２３】
図２は、図１に示すセラミックパッケージ１の一部Ｐ１のＡ−Ａ断面図である。図１においては、第１のセラミック層１００は、ダイアタッチＤＡを囲む一部１０１（以下「露出層部１０１」と呼ぶ）のみが示されている。しかし、第２のセラミック層２００の下には第１のセラミック層１００が存在する。また、図１においては、第２のセラミック層２００は、ダイアタッチＤＡを囲む一部２０１（以下「露出層部２０１」と呼ぶ）のみが示されている。しかし、第３のセラミック層３００の下には第２のセラミック層２００が存在する。
【００２４】
第１のセラミック層１００上、ならびに第１のセラミック層１００と第２のセラミック層２００の間には、電気信号を伝達するための伝送線路１０２ａ，１０２ｂ、およびグランドライン１０３ａ，１０３ｂ等の導体で構成される導体層１２０が存在する。また、第２のセラミック層２００上、ならびに第２のセラミック層２００と第３のセラミック層の間には、電気信号を伝達するための伝送線路２０２ａ，２０２ｂ、およびグランドライン２０３ａ，２０３ｂ等の導体で構成される導体層２２０が存在する。
【００２５】
なお、図１においては、内容を簡略にするため、伝送線路１０２ａ，１０２ｂ，２０２ａ，２０２ｂ、およびグランドライン１０３ａ，１０３ｂ，２０３ａ，２０３ｂの図示は省略している。しかし、伝送線路１０２ａ，１０２ｂ，２０２ａ，２０２ｂ、およびグランドライン１０３ａ，１０３ｂ，２０３ａ，２０３ｂは、ダイアタッチＤＡを囲む四方の露出層部１０１および露出層部２０１上に設けられている。
【００２６】
伝送線路１０２ａ，１０２ｂ，２０２ａ，２０２ｂ、およびグランドライン１０３ａ，１０３ｂ，２０３ａ，２０３ｂは、それぞれ均一な金属材料から構成される。金属材料としては、たとえば、タングステン、モリブデン、銅、銀、またはそれらの合金を使用することができる。
【００２７】
なお、本明細書では、伝送線路１０２ａ，１０２ｂをまとめて表す場合には、「伝送線路１０２」と表記する。伝送線路２０２ａ，２０２ｂをまとめて表す場合には、「伝送線路２０２」と表記する。また、グランドライン１０３ａ，１０３ｂをまとめて表記する場合には、「グランドライン１０３」と表記する。グランドライン２０３ａ，２０３ｂをまとめて表記する場合には、「グランドライン２０３」と表記する。図面における符号の表記も同様である。
【００２８】
第１のセラミック層１００、第２のセラミック層２００、第３のセラミック層３００の内部には、導体で構成される導体層１５０，２５０，３５０がそれぞれ存在する。これら導体層１５０，２５０，３５０は、電源電圧を供給するラインとして使用され、またはグランド層として使用される。導体層１２０，１５０，２２０，２５０，３５０は、各セラミック層を貫通するビアで適宜、接続される。なお、図２において、それらのビアは図示を省略する。
【００２９】
図３は、図１に示すセラミックパッケージ１の一部Ｐ１を拡大して示す平面図である。第１のセラミック層１００上において、グランドライン１０３ａ，１０３ｂは、伝送線路１０２ａ，１０２ｂを挟むように、伝送線路１０２ａ，１０２ｂの外側に設けられている。伝送線路１０２ａ，１０２ｂとグランドライン１０３ａ，１０３ｂとは、いわゆる「ＧＳＳＧ構造」（グランド−シグナル−シグナル−グランド）を構成する。
【００３０】
第１のセラミック層１００の露出層部１０１上には、伝送線路１０２の一部１０４が設けられている。この伝送線路１０２の一部１０４は、上面が露出している。以下では、この部分を露出部１０４と呼ぶ。伝送線路１０２の露出部１０４は、いわゆる「マイクロストリップライン」を構成する。これに対して、伝送線路１０２のうち第２のセラミック層２００に覆われた部分、すなわち、第１のセラミック層１００と第２のセラミック層２００の間に位置する部分を、埋設部１０６と呼ぶ。埋設部１０６はいわゆる「ストリップライン」を構成する。
【００３１】
なお、セラミックパッケージ１にＩＣチップＩＣＣが積載され、ＩＣチップＩＣＣの端子と伝送線路１０２との間でワイヤボンディングが行われた後には、セラミックパッケージ１の上面はセラミックや金属などで封止される。本明細書において、伝送線路やグランドラインが「露出」しているという場合、そのような封止が行われないことを意味するものではない。すなわち、本明細書において、伝送線路やグランドラインが「露出」しているという場合は、パッケージにＩＣチップ等の集積回路素子が積載される前の状態において、伝送線路やグランドラインが設けられている各層の素材によって、その伝送線路やグランドラインが覆われてはいないことを意味する。
【００３２】
第１のセラミック層１００の露出層部１０１上には、グランドライン１０３の一部１０５が設けられている。グランドライン１０３のうち、この上面が露出している部分１０５を、以下では露出部１０５と呼ぶ。これに対して、グランドライン１０３のうち、第２のセラミック層２００に覆われた部分、すなわち、第１のセラミック層１００と第２のセラミック層２００の間に位置する部分を、埋設部１０７と呼ぶ。
【００３３】
伝送線路１０２の露出部１０４と、グランドライン１０３の露出部１０５とは、第１のセラミック層１００の露出層部１０１上において、平行に設けられている。また、伝送線路１０２の埋設部１０６と、グランドライン１０３の埋設部１０７とは、第１のセラミック層１００と第２のセラミック層２００との間において、少なくとも一部が平行に設けられている。なお、ここでいうラインが「平行」とは、各ラインの中心線同士が平行であることをいう。
【００３４】
伝送線路１０２の露出部１０４は、ＩＣチップの端子との間でワイヤボンディングを行うための第１の部分１０８と、第１の部分１０８に比べて幅が狭い第２の部分１１０と、を有する。
【００３５】
図３に示すように、第１の部分１０８は、第２の部分１１０よりもダイアタッチＤＡに近い側に位置する。そして、第２の部分１１０は、第１の部分１０８よりもダイアタッチＤＡから遠く、埋設部１０６に近い側に位置する。すなわち、伝送線路１０２は、ダイアタッチＤＡに近い側から順に第１の部分１０８、第２の部分１１０、埋設部１０６を有する。
【００３６】
隣接する伝送線路１０２ａ，１０２ｂの第２の部分１１０の側端部同士の間隔ｄ１２は、第１の部分１０８の側端部同士の間隔ｄ１１に比べて広い。また、埋設部１０６は、図３に示さない部分においては、第１のセラミック層１００と第２のセラミック層２００の間において、様々に屈曲している。
【００３７】
一方、グランドライン１０３の露出部１０５は、第１のセラミック層１００の露出層部１０１上において一定の幅Ｗ３を有する。そして、グランドライン１０３の埋設部１０７は、露出部１０５よりも狭い幅Ｗ４を有する。
【００３８】
グランドライン１０３ａの露出部１０５の側端部と伝送線路１０２ａの第２の部分１１０の側端部との間隔ｄ２２は、グランドライン１０３ａの露出部１０５の側端部と伝送線路１０２ａの第１の部分１０８の側端部との間隔ｄ２１よりも広い。また、グランドライン１０３ｂの露出部１０５の側端部と伝送線路１０２ｂの第２の部分１１０の側端部との間隔ｄ３２は、グランドライン１０３ｂの露出部１０５の側端部と伝送線路１０２ｂの第１の部分１０８の側端部との間隔ｄ３１よりも広い。
【００３９】
ＧＳＳＧ構造を有する伝送線路１０２の各部分の特性インピーダンスは、伝送線路１０２ａ，１０２ｂの素材、幅、厚みおよび間隔、その外側に位置するグランドライン１０３ａ，１０３ｂの素材、幅および厚み、ならびに伝送線路１０２ａ，１０２ｂとの間隔、第１のセラミック層１００中に存在する導体層１５０との距離、第２のセラミック層２００中に存在する導体層２５０との距離、そして、第１のセラミック層１００や第２のセラミック層２００、空気および封止剤の誘電率などによって決まる。そして、伝送線路において反射による損失を少なくするためには、そのようにして決まる各部の特性インピーダンスが、所定の値、たとえば１００Ω近傍に統一されていることが好ましい。
【００４０】
伝送線路１０２の埋設部１０６については、特性インピーダンスの値がほぼ１００Ωとなるように、各部の構成が決定されている。すなわち、導体層１２０の素材および厚み、導体層１５０，２５０との距離、第１のセラミック層１００および第２のセラミック層２００の誘電率などに応じて、伝送線路１０２の埋設部１０６の幅、およびグランドライン１０３の埋設部１０７との間隔等が、適切な値に決定されている。その結果、伝送線路１０２の埋設部１０６の特性インピーダンスは、ほぼ１００Ωである。
【００４１】
一方、露出層部１０１上の伝送線路１０２ａ，１０２ｂおよびグランドライン１０３ａ，１０３ｂの位置（ピッチ）は、ダイアタッチＤＡに積載するＩＣチップＩＣＣの端子の位置に応じて決定される。そして、伝送線路１０２の第１の部分１０８の幅Ｗ１は、ＩＣチップＩＣＣの端子との間でワイヤボンディングを行うために必要な幅に決定される。すなわち、露出層部１０１上の伝送線路１０２ａ，１０２ｂおよびグランドライン１０３ａ，１０３ｂの位置（ピッチ）および伝送線路１０２の第１の部分１０８の幅Ｗ１は、主としてインピーダンスマッチング以外の必要性に基づいて決定される。なお、図２において、ＩＣチップＩＣＣと、ボンディングワイヤＢＷ１，ＢＷ２を破線で示す。
【００４２】
ただし、伝送線路１０２の第２の部分１１０の幅Ｗ２および位置については、第２の部分１１０の特性インピーダンスがほぼ１００Ωとなるように、適切な値に決定される。その結果、第２の部分１１０の幅Ｗ２は、第１の部分１０８の幅Ｗ１よりも狭くなる。
【００４３】
伝送線路１０２の第２の部分１１０の幅Ｗ２を、ボンディング上の要請から決定される第１の部分１０８の幅Ｗ１と同じ幅とすると、第２の部分１１０の側端部同士の間隔、およびグランドライン１０３の側端部との間隔が狭くなる（図３のｄ１２とｄ１１、ｄ２２とｄ２１、ｄ３２とｄ３１参照）。すると、第２の部分１１０同士の間、およびグランドライン１０３との間で生じるＣ成分が、各部の他の構成から決定される理想的な値よりも大きくなる。その結果、第２の部分１１０の特性インピーダンスを１００Ωに近い値とすることが困難となる。そして、第２の部分１１０と埋設部１０６の特性インピーダンスが十分マッチングしなくなる。なお、特性インピーダンスは（Ｌ／Ｃ）の平方根にほぼ比例する。
【００４４】
よって、第２の部分１１０の特性インピーダンスを１００Ωに近い値とするためには、第２の部分１１０におけるＣ成分を小さくすることが好ましい。このため、本実施形態においては、伝送線路の第２の部分１１０の側端部同士の間隔ｄ１２は第１の部分１０８の側端部同士の間隔ｄ１１よりも広い。そして、そのような態様を実現するために、第２の部分１１０の幅Ｗ２は、第１の部分１０８の幅Ｗ１よりも狭い。
【００４５】
同様に、伝送線路の第２の部分１１０とグランドライン１０３の露出部１０５との間のＣ成分を小さくするために、伝送線路の第２の部分１１０の側端部とグランドライン１０３の露出部１０５の側端部との間隔は広く設定されることが好ましい。このため、第２の部分１１０の幅Ｗ２は、第１の部分１０８の幅Ｗ１よりも狭い。
【００４６】
なお、伝送線路１０２の第２の部分１１０の幅Ｗ２、第２の部分１１０の側端部同士の間隔ｄ１２、およびグランドライン１０３ａの露出部１０５の側端部と伝送線路１０２の第２の部分１１０の側端部との間隔ｄ２２，ｄ３２は、伝送線路１０２の第２の部分１１０の特性インピーダンスの値がほぼ１００Ωとなるように決定される。
【００４７】
なお、グランドライン１０３の埋設部１０７と伝送線路１０２の埋設部１０６との間に位置する物質（セラミック）の誘電率と、グランドライン１０３の露出部１０５と伝送線路１０２の第２の部分１１０との間に位置する物質（セラミック、および空気または封止剤）の実質的な誘電率は異なる。そして、グランドライン１０３および伝送線路１０２の各部は、伝送線路１０２の埋設部１０６の特性インピーダンスと、伝送線路１０２の第２の部分１１０の特性インピーダンスが、それぞれ１００Ωに近い値となるように構成される。このため、グランドライン１０３の埋設部１０７は、露出部１０５の幅Ｗ３とは異なる幅Ｗ４で構成される。
【００４８】
以上で説明した構成を有する伝送線路１０２およびグランドライン１０３は、ダイアタッチＤＡを囲む四方の第１のセラミック層１００上に設けられる。
【００４９】
また、第２のセラミック層２００上に設けられる伝送線路２０２ａ，２０２ｂ、およびグランドライン２０３ａ，２０３ｂも、第１のセラミック層１００上に設けられる伝送線路１０２ａ，１０２ｂ、およびグランドライン１０３ａ，１０３ｂと同様に構成される。なお、図３においては、煩雑さを避けるために、第２のセラミック層２００上の伝送線路２０２ａ，２０２ｂ、およびグランドライン２０３ａ，２０３ｂの図示を省略している。
【００５０】
本実施形態においては、伝送線路１０２の第２の部分１１０については、第１の部分１０８よりも幅が狭い。このため、積載するＩＣチップの端子間隔が狭く、その結果、各伝送線路やグランドラインのピッチが十分にとれない場合にも、伝送線路の端部同士の間隔ｄ１２、および伝送線路の端部とグランドラインの端部の間隔ｄ２２，ｄ３２を広くすることができる。その結果、各伝送線路やグランドラインの間のキャパシタンスを小さくすることができる。このため、積載するＩＣチップの端子間隔が狭い場合にも、伝送線路の特性インピーダンスが所定の目標値よりも小さくなってしまう事態を防止できる。
【００５１】
よって、本実施形態によれば、特性インピーダンスが所定の目標値に近い値となるように構成されている部分（埋設部１０６）と、ワイヤボンディングを行う部分に接続されている部分（第２の部分１１０）との境界において生じうる反射を小さくすることができる。その結果、反射による信号の損失を低減して、効率的に電気信号を伝送することができる。
【００５２】
また、本実施態様においては、伝送線路１０２の第１の部分１０８の幅Ｗ１は、第２の部分の幅Ｗ２よりも広い。このため、伝送線路１０２とＩＣチップＩＣＣの端子との間のワイヤボンディングも良好に行うことができる。
【００５３】
Ｂ．シミュレーション：
図４は、以上で説明した実施態様の構成を備えるある実施例と、比較例との挿入損失（Insertion Loss）を示すグラフである。右が実施例のグラフであり、左が比較例のグラフである。横軸は入力する電気信号の周波数（単位はＧＨｚ）であり、縦軸がシミュレーションの結果得られた挿入損失（単位はｄＢ）である。なお、損失は負の値で表されている。すなわち、図４のグラフにおいては、値がマイナスであるほど損失が大きい。
【００５４】
このシミュレーションを行う実施例においては、伝送線路１０２の露出部１０４の長さは１．２ｍｍである（図３参照）。そのうち、第１の部分１０８の長さは０．５ｍｍであり、第２の部分１１０の長さは０．７ｍｍである。第１の部分１０８の幅Ｗ１は０．１ｍｍであり、第２の部分１１０の幅Ｗ２は０．０６ｍｍである。また、グランドライン１０３の露出部１０５の幅は、一定値０．１ｍｍである。この実施例においては、伝送線路１０２の第２の部分１１０の特性インピーダンスは９５Ωである。
【００５５】
これに対して、比較例では、伝送線路１０２の第２の部分１１０の幅も第１の部分１０８の幅と同じく０．１ｍｍである。比較例の他の点は、実施例と同じである。この比較例においては、伝送線路１０２の第２の部分１１０の特性インピーダンスは６５Ωである。なお、シミュレーションを行うに際して設定された実施例および比較例の回路上の測定区間は、同じである。
【００５６】
図４のグラフから分かるように、挿入損失は実施例の方が比較例よりも少ない。たとえば、周波数３．５ＧＨｚ近傍において比較例では挿入損失は約−０．９５ｄＢとなっているが、実施例では、３．５ＧＨｚ近傍において挿入損失は約−０．８ｂＢである。また、周波数６ＧＨｚ近傍において比較例では挿入損失は約−１．４ｄＢとなっているが、実施例では、６ＧＨｚ近傍において挿入損失は約−１．２ｄＢである。
【００５７】
図５は、上記の実施例と比較例との反射損失のグラフである。右が実施例のグラフであり、左が比較例のグラフである。横軸は入力する電気信号の周波数（単位はＧＨｚ）であり、縦軸がシミュレーションの結果得られた反射損失（単位はｄＢ）である。なお、損失は負の値で表されている。すなわち、図５のグラフにおいては、値がマイナスの方向に大きいほど反射損失が小さい。図５のグラフは、伝送線路１０２の露出部１０４の第１の部分１０８側から伝送線路１０２の埋設部１０６に向かって電気信号を送信したときのパッケージの伝送線路の反射損失を表す（図３参照）。
【００５８】
図５のグラフから分かるように、反射損失は実施例の方が比較例よりも少ない。たとえば、周波数３．５ＧＨｚ近傍において比較例では反射損失は約−１１ｄＢとなっているが、実施例では、３．５ＧＨｚ近傍において反射損失は約−１４ｄＢである。また、周波数６ＧＨｚ近傍において比較例では反射損失は約−９．５ｄＢとなっているが、実施例では、６ＧＨｚ近傍において反射損失は約−１２．５ｄＢである。
【００５９】
Ｃ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００６０】
Ｃ１．変形例１：
上記実施形態では、伝送線路１０２の埋設部１０６の特性インピーダンスは１００Ωを目標として、ほぼ１００Ωとなるように構成されている。また、伝送線路１０２の第２の部分１１０の特性インピーダンスは１００Ωを目標として、９５Ωとなるように構成されている。しかし、伝送線路の各部の特性インピーダンスは１００Ω以外にも、７５Ωや５０Ωなど、他の値を目標値とすることもできる。ただし、伝送線路の各部は、特性インピーダンスが目標値の９０％〜１１０％となるように構成することが好ましく、特性インピーダンスが目標値の９５％〜１０５％となるように構成することがより好ましい。
【００６１】
Ｃ２．変形例２：
上記実施形態では、グランドライン１０３の埋設部１０７の幅は、露出部１０５の幅よりも狭い。これは、グランドライン１０３と伝送線路１０２の間の素材の誘電率が異なることに起因している。しかし、グランドライン１０３の露出部１０５と埋設部１０７との境界と、第２のセラミック層２００の端部２０４とを高精度に一致させることは、生産技術上、容易ではない（図３参照）。このため、埋設部１０７のうち、露出部１０５と接続されている一部分は露出部１０５と同じ幅および厚みで構成し、他の一部分を露出部１０５よりも狭い幅で構成することもできる。
【００６２】
同様に、誘電率の相違に基づいて、伝送線路１０２の埋設部１０６を第２の部分１１０よりも狭い幅で構成することもできる。また、生産技術上の要請から、伝送線路１０２の埋設部１０６のうち、第２の部分１１０と接続されている一部分は第２の部分１１０と同じ幅および厚みで構成し、他の一部分を第２の部分１１０よりも狭い幅で構成することもできる。
【００６３】
Ｃ３．変形例３：
上記実施形態は、ＩＣチップを積載するパッケージとして説明された。しかし、本発明の実施形態は、ＩＣチップやＬＳＩチップなどの任意の電子部品を積載するためのパッケージとすることができる。ただし、平面に投射したときの形状が長方形である集積回路のチップであって、長方形の２辺にピンが配されているものや長方形の４辺にピンが配されているものを積載するためのパッケージとして構成することが好ましい。
【図面の簡単な説明】
【００６４】
【図１】実施形態に係るセラミックパッケージ１の概略構成を示す平面図。
【図２】図１に示すセラミックパッケージ１の一部Ｐ１のＡ−Ａ断面図。
【図３】図１に示すセラミックパッケージ１の一部Ｐ１を拡大して示す平面図。
【図４】実施例と、比較例との挿入損失のグラフ。
【図５】実施例と比較例との反射損失のグラフ。
【符号の説明】
【００６５】
１...セラミックパッケージ
１００...第１のセラミック層
１０１...第１のセラミック層の露出層部
１０２，１０２ａ，１０２ｂ...伝送線路
１０３，１０３ａ，１０３ｂ...グランドライン
１０４...伝送線路の露出部
１０５...グランドラインの露出部
１０６...伝送線路の埋設部
１０７...グランドラインの埋設部
１０８...伝送線路の第１の部分
１１０...伝送線路の第２の部分
１２０，１５０，２２０，２５０，３５０...導体層
２００...第２のセラミック層
２０１...第２のセラミック層の露出層部
２０２，２０２ａ，２０２ｂ...伝送線路
２０３，２０３ａ，２０３ｂ...グランドライン
３００...第３のセラミック層
ＢＷ...ボンディングワイヤ
ＤＡ...ダイアタッチ
Ｐ１...セラミックパッケージの一部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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