(57)【要約】【課題】チップサイズの増大を抑制しつつ、絶縁体上に配置された導電型の異なる電界効果型トランジスタ下にフィールドプレートを形成する。【解決手段】素子分離絶縁層７ａにまたがるように配置されたゲート電極１０ａをゲート絶縁膜８ａ、９ａをそれぞれ介して単結晶半導体層５ａ、６ａ上に形成し、ゲート電極１０ａを挟み込むように配置されたＰ型ソース層１１ａおよびＰ型ドレイン層１２ａを単結晶半導体層５ａに形成し、ゲート電極１０ａを挟み込むように配置されたＮ型ソース層１３ａおよびＮ型ドレイン層１４ａを単結晶半導体層６ａに形成し、ゲート電極１０ａ、素子分離絶縁層７ａおよび絶縁層４ａを貫通して半導体層３ａに接続された埋め込み電極１５ａを形成する。【選択図】図１
2007043069.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を共有するようにしてＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタが形成された半導体層と、
前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネルに共通に配置され、前記半導体層の裏面側に第１絶縁層を介して形成されたフィールドプレートと、
前記フィールドプレート下に配置された第２絶縁層とを備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記フィールドプレートとを接続する配線層をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記フィールドプレートは、前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのアクティブ領域よりも面積が大きいことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記フィールドプレートは、前記半導体層よりも膜厚が大きいことを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記半導体層および前記フィールドプレートは、単結晶半導体、多結晶半導体またはアモルファス半導体であることを特徴とする請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
前記第１絶縁層は、前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのゲート絶縁膜よりも膜厚が厚いことを特徴とする請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
前記第２絶縁層は前記第１絶縁層よりも膜厚が厚いことを特徴とする請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
第１絶縁層上で互いにメサ分離された半導体層と、
前記メサ分離された半導体層間に埋め込まれた素子分離絶縁層と、
前記素子分離絶縁層にまたがるように配置されたゲート電極を共有するようにして前記半導体層に形成されたＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタと、
前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネルに共通に配置され、前記半導体層の裏面側に第１絶縁層を介して形成されたフィールドプレートと、
前記フィールドプレート下に配置された第２絶縁層と、
前記ゲート電極、前記素子分離絶縁層および前記第１絶縁層を貫通して前記半導体層に接続された埋め込み電極とを備えることを特徴とする半導体装置。
【請求項９】
第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、
前記第２半導体層をパターニングすることにより、前記第２半導体層を第１および第２の領域にメサ分離する工程と、
前記メサ分離された前記第２絶縁層間に素子分離絶縁層を埋め込む工程と、
前記第２半導体層の第１および第２の領域の表面にゲート絶縁膜を形成する工程と、
前記素子分離絶縁層にまたがるようにして前記第２半導体層の第１および第２の領域にかかるように配置されたゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記第２半導体層の第１の領域に第１導電型ソース／ドレイン層を形成する工程と、
前記第２半導体層の第２の領域に第２導電型ソース／ドレイン層を形成する工程と、
前記ゲート電極、前記素子分離絶縁層および前記第２絶縁層を貫通して前記第１半導体層に接続された埋め込み電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、上層の第１半導体層および上層の第２半導体層を貫通して下層の第２半導体層を露出させる第２溝を形成する工程と、
前記第１溝および前記第２溝に埋め込まれ、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体を薄膜化することにより、前記第１溝に埋め込まれた素子分離絶縁層を形成する工程と、
前記第１溝にて分離された前記第２半導体層の第１および第２の領域の表面にゲート絶縁膜を形成する工程と、
前記素子分離絶縁層にまたがるようにして前記第２半導体層の第１および第２の領域にかかるように配置されたゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記第２半導体層の第１の領域に第１導電型ソース／ドレイン層を形成する工程と、
前記第２半導体層の第２の領域に第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、絶縁体上に配置された導電型の異なる電界効果型トランジスタにフィールドプレートを形成する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、例えば、特許文献１、２に開示されているように、電界効果型トランジスタの高耐圧化を図るために、電界効果型トランジスタを覆う絶縁膜上にフィールドプレートを形成し、ゲートまたはソースにフィールドプレートを接続する方法がある。
【特許文献１】特開平９−４５９０９号公報
【特許文献２】特開平９−２０５２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のフィールドプレート構造では、電界効果型トランジスタを覆う絶縁膜上にフィールドプレートが形成される。このため、ゲート電極やソース／ドレインコンタクトを避けるようにフィールドプレートを配置する必要があり、ゲート端やフィールドプレート端での電界集中による耐圧低下の問題があった。
また、ＳＯＩトランジスタでは、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられると、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかる。このため、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生し、ＳＯＩトランジスタの高耐圧化の妨げになるという問題があった。
【０００４】
また、フィールドプレートをゲートまたはソースに接続するために、電界効果型トランジスタごとにフィールドプレートを分離すると、フィールドプレートと接続するためのコンタクトを電界効果型トランジスタごとに設ける必要があり、チップサイズの増大を招くという問題があった。
さらに、半導体集積回路の微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【０００５】
そこで、本発明の目的は、チップサイズの増大を抑制しつつ、絶縁体上に配置された導電型の異なる電界効果型トランジスタ下にフィールドプレートを形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート電極を共有するようにしてＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタが形成された半導体層と、前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネルに共通に配置され、前記半導体層の裏面側に第１絶縁層を介して形成されたフィールドプレートと、前記フィールドプレート下に配置された第２絶縁層とを備えることを特徴とする。
【０００７】
これにより、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのアクティブ領域の電位を１枚のフィールドプレートにて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記フィールドプレートとを接続する配線層をさらに備えることを特徴とする。
これにより、フィールドプレート上の１箇所で接続をとることで、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレートは、前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのアクティブ領域よりも面積が大きいことを特徴とする。
これにより、アクティブ領域を避けるようにしながらフィールドプレートにコンタクトをとることが可能となり、製造プロセスの煩雑化を抑制しつつ、ゲート電極とフィールドプレートとが同電位となるように制御することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記フィールドプレートは、前記半導体層よりも膜厚が大きいことを特徴とする。
これにより、フィールドプレートの膜厚を調整することで、フィールドプレートを低抵抗化することができ、フィールドプレートが大面積化された場合においても、製造プロセスの煩雑化を抑制しつつ、フィールドプレートの電位を安定化させることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記半導体層および前記フィールドプレートは、単結晶半導体、多結晶半導体またはアモルファス半導体であることを特徴とする。
これにより、半導体層を積層させることで、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタ下にフィールドプレートを配置することができ、フィールドプレートを安定して形成することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記第１絶縁層は、前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのゲート絶縁膜よりも膜厚が厚いことを特徴とする。
これにより、フィールドプレートとの間で形成されるソース／ドレイン層の寄生容量を減らすことができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第２絶縁層は前記第１絶縁層よりも膜厚が厚いことを特徴とする。
これにより、第２絶縁層を介して形成されるフィールドプレートの寄生容量を減らすことができ、ゲート電極がフィールドプレートに接続された場合においても、ゲート電極の駆動能力の低下を抑制することが可能となるとともに、チャネル領域の深さ方向のポテンシャルの支配力を向上させることができ、電界効果型トランジスタのしきい値電圧を制御し易くすることができる。
【００１４】
また、前記第１絶縁層が薄いことから、フィールドプレートがゲート電極に接続されている、接続されていないに係らず、フィールドプレートのチャネル領域の深さ方向のポテンシャルの支配力を向上させることができ、電界効果型トランジスタの閾値制御をしやすくすることが出来る。これと同時に、電界効果型トランジスタの駆動能力を向上させることが出来る。
【００１５】
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上で互いにメサ分離された半導体層と、前記メサ分離された半導体層間に埋め込まれた素子分離絶縁層と、前記素子分離絶縁層にまたがるように配置されたゲート電極を共有するようにして前記半導体層に形成されたＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタと、前記Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネルに共通に配置され、前記半導体層の裏面側に第１絶縁層を介して形成されたフィールドプレートと、前記フィールドプレート下に配置された第２絶縁層と、前記ゲート電極、前記素子分離絶縁層および前記第１絶縁層を貫通して前記半導体層に接続された埋め込み電極とを備えることを特徴とする。
【００１６】
これにより、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを第１絶縁層上で素子分離することが可能となるとともに、素子分離絶縁層を介してフィールドプレート上の１箇所でゲート電極と接続をとることで、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極と同電位となるように制御することができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１絶縁層上に積層された第１半導体層上に第２絶縁層を介して第２半導体層を形成する工程と、前記第２半導体層をパターニングすることにより、前記第２半導体層を第１および第２の領域にメサ分離する工程と、前記メサ分離された前記第２絶縁層間に素子分離絶縁層を埋め込む工程と、前記第２半導体層の第１および第２の領域の表面にゲート絶縁膜を形成する工程と、前記素子分離絶縁層にまたがるようにして前記第２半導体層の第１および第２の領域にかかるように配置されたゲート電極を前記ゲート絶縁膜上に形成する工程と、前記第２半導体層の第１の領域に第１導電型ソース／ドレイン層を形成する工程と、前記第２半導体層の第２の領域に第２導電型ソース／ドレイン層を形成する工程と、前記ゲート電極、前記素子分離絶縁層および前記第２絶縁層を貫通して前記第１半導体層に接続された埋め込み電極を形成する工程とを備えることを特徴とする。
【００１８】
これにより、第１半導体層をフィールドプレートとして機能させることが可能となり、ＳＯＩトランジスタを第２半導体層に形成することを可能としつつ、ＳＯＩトランジスタが形成された第２半導体層の裏面にフィールドプレートを配置することが可能となるとともに、フィールドプレート上の一箇所にコンタクトを形成することで、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のゲート電極とフィールドプレートとを接続することができる。このため、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となり、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることが可能となるとともに、ＣＭＯＳ回路の高耐圧化を図ることができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、上層の第１半導体層および上層の第２半導体層を貫通して下層の第２半導体層を露出させる第２溝を形成する工程と、前記第１溝および前記第２溝に埋め込まれ、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体を薄膜化することにより、前記第１溝に埋め込まれた素子分離絶縁層を形成する工程と、前記第１溝にて分離された前記第２半導体層の第１および第２の領域の表面にゲート絶縁膜を形成する工程と、前記素子分離絶縁層にまたがるようにして前記第２半導体層の第１および第２の領域にかかるように配置されたゲート電極を前記ゲート絶縁膜上に形成する工程と、前記第２半導体層の第１の領域に第１導電型ソース／ドレイン層を形成する工程と、前記第２半導体層の第２の領域に第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００２０】
これにより、ＳＯＩ基板を用いることなく、第１半導体層をフィールドプレートとして機能させることが可能となるとともに、ＳＯＩトランジスタを第２半導体層に形成することができ、ＳＯＩトランジスタが形成された第２半導体層の裏面にフィールドプレートを配置することが可能となる。また、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝および第２溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となるとともに、ＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を形成することが可能となる。
【００２１】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート上に配置された第２半導体層を素子分離することが可能となり、コストアップを抑制しつつ、ＣＭＯＳ回路のオフ時のリーク電流を減少させることが可能となるとともに、ＣＭＯＳ回路の高耐圧化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板１上には絶縁層２が形成され、絶縁層２には、メサ分離された単結晶半導体層３ａ、３ｂが積層されている。そして、単結晶半導体層３ａ上には、メサ分離された単結晶半導体層５ａ、６ａが絶縁層４ａを介して積層され、単結晶半導体層３ｂ上には、メサ分離された単結晶半導体層５ｂ、６ｂが絶縁層４ｂを介して積層されている。なお、半導体基板１および単結晶半導体層３ａ、３ｂ、５ａ、６ａ、５ｂ、６ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、単結晶半導体層３ａ、３ｂ、５ａ、６ａ、５ｂ、６ｂの代わりに、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。
【００２３】
そして、メサ分離された単結晶半導体層５ａ、６ａ間には素子分離絶縁層７ａが埋め込まれるとともに、メサ分離された単結晶半導体層５ｂ、６ｂ間には素子分離絶縁層７ｂが埋め込まれている。また、メサ分離された単結晶半導体層３ａ、３ｂ間には素子分離絶縁層７ｂが埋め込まれている。
そして、単結晶半導体層５ａ、６ａ上には、素子分離絶縁層７ａにまたがるように配置されたゲート電極１０ａがゲート絶縁膜８ａ、９ａをそれぞれ介して形成されている。そして、単結晶半導体層５ａには、ゲート電極１０ａを挟み込むように配置されたＰ型ソース層１１ａおよびＰ型ドレイン層１２ａが形成され、単結晶半導体層６ａには、ゲート電極１０ａを挟み込むように配置されたＮ型ソース層１３ａおよびＮ型ドレイン層１４ａが形成されている。そして、ゲート電極１０ａ上には、ゲート電極１０ａ、素子分離絶縁層７ａおよび絶縁層４ａを貫通して半導体層３ａに接続された埋め込み電極１５ａが形成されている。
【００２４】
また、単結晶半導体層５ｂ、６ｂ上には、素子分離絶縁層７ｂにまたがるように配置されたゲート電極１０ｂがゲート絶縁膜８ｂ、９ｂをそれぞれ介して形成されている。そして、単結晶半導体層５ｂには、ゲート電極１０ｂを挟み込むように配置されたＰ型ソース層１１ｂおよびＰ型ドレイン層１２ｂが形成され、単結晶半導体層６ｂには、ゲート電極１０ｂを挟み込むように配置されたＮ型ソース層１３ｂおよびＮ型ドレイン層１４ｂが形成されている。そして、ゲート電極１０ｂ上には、ゲート電極１０ｂ、素子分離絶縁層７ｂおよび絶縁層４ｂを貫通して半導体層３ｂに接続された埋め込み電極１５ｂが形成されている。
【００２５】
これにより、単結晶半導体層３ａ、３ｂをフィールドプレートとして機能させることが可能となり、ＳＯＩトランジスタを単結晶半導体層５ａ、６ａ、５ｂ、６ｂに形成することを可能としつつ、ＳＯＩトランジスタが形成された単結晶半導体層５ａ、６ａ、５ｂ、６ｂの裏面にフィールドプレートを配置することが可能となるとともに、フィールドプレート上の一箇所にコンタクトを形成することで、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のゲート電極１０ａ、１０ｂとフィールドプレートとをそれぞれ接続することができる。このため、ゲート電極１０ａ、１０ｂやソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にフィールドプレートを配置することが可能となるとともに、チャネル領域の深い部分のポテンシャルの支配力を向上させることができ、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることが可能となるとともに、ＣＭＯＳ回路の高耐圧化を図ることができる。
【００２６】
なお、単結晶半導体層３ａの面積は、単結晶半導体層５ａ、６ａ全体の面積よりも大きいことが好ましく、単結晶半導体層３ｂの面積は、単結晶半導体層５ｂ、６ｂ全体の面積よりも大きいことが好ましい。これにより、アクティブ領域を避けるようにしながらフィールドプレートにコンタクトをとることが可能となり、製造プロセスの煩雑化を抑制しつつ、ゲート電極とフィールドプレートとが同電位となるように制御することができる。
【００２７】
また、単結晶半導体層３ａは、単結晶半導体層５ａ、６ａ、５ｂ、６よりも膜厚が大きいことが好ましい。これにより、単結晶半導体層３ａの膜厚を調整することで、フィールドプレートを低抵抗化することができ、フィールドプレートが大面積化された場合においても、製造プロセスの煩雑化を抑制しつつ、フィールドプレートの電位を安定化させることができる。
【００２８】
また、絶縁層４ａ、４ｂはゲート絶縁膜８ａ、９ａ、８ｂ、９ｂよりも膜厚が厚いことが好ましい。これにより、単結晶半導体層３ａとの間で形成されるＰ型ソース層１１ａ、Ｐ型ドレイン層１２ａ、Ｎ型ソース層１３ａおよびＮ型ドレイン層１４ａの寄生容量を減らすことが可能となるとともに、単結晶半導体層３ｂとの間で形成されるＰ型ソース層１１ｂ、Ｐ型ドレイン層１２ｂ、Ｎ型ソース層１３ｂおよびＮ型ドレイン層１４ｂの寄生容量を減らすことが可能となでき、電界効果型トランジスタのオン電流を増大させることができる。
【００２９】
また、絶縁層２は絶縁層４ａ、４ｂよりも膜厚が厚いことが好ましい。これにより、絶縁層２を介して形成される単結晶半導体層３ａ、３ｂの寄生容量を減らすことができ、ゲート電極１０ａ、１０ｂが単結晶半導体層３ａ、３ｂにそれぞれ接続された場合においても、ゲート電極１０ａ、１０ｂの駆動能力の低下を抑制することが可能となるとともに、単結晶半導体層５ａ、６ａ、５ｂ、６ｂの深さ方向のポテンシャルの支配力を向上させることができ、しきい値電圧を制御し易くすることができ、サブシュレッショルド領域のドレイン電流の立ち上がり特性が向上する。
【００３０】
図２は、図１の半導体装置の回路構成の一例を示す図である。
図２において、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートは共通に接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートは共通に接続されている。また、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のドレインは共通に接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートに接続され、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のドレインは共通に接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートに接続されている。そして、Ｐチャンネル電界効果型トランジスタＴ１、Ｔ３のソースは電源電位ＶＤＤに接続されるとともに、Ｎチャンネル電界効果型トランジスタＴ２、Ｔ４のソースは接地されている。
【００３１】
ここで、図１のゲート電極１０ａ、Ｐ型ソース層１１ａおよびＰ型ドレイン層１２ａにてＰチャンネル電界効果型トランジスタＴ１を構成し、図１のゲート電極１０ａ、Ｎ型ソース層１３ａおよびＮ型ドレイン層１４ａにてＮチャンネル電界効果型トランジスタＴ２を構成し、図１のゲート電極１０ｂ、Ｐ型ソース層１１ｂおよびＰ型ドレイン層１２ｂにてＰチャンネル電界効果型トランジスタＴ３を構成し、図１のゲート電極１０ｂ、Ｎ型ソース層１３ｂおよびＮ型ドレイン層１４ｂにてＮチャンネル電界効果型トランジスタＴ４を構成することができる。
【００３２】
これにより、ＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタの裏面にフィールドプレートを共通に配置することが可能となるとともに、ＣＭＯＳインバータやフリップフロップを構成することが可能となる。このため、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することが可能となるとともに、ＣＭＯＳ回路の低消費電力化、低電圧動作化および高耐圧化を図ることができる。
【００３３】
図３（ａ）〜図１２（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）〜図１２（ｂ）は、図３（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図３（ｃ）〜図１２（ｃ）は、図３（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。
【００３４】
図３において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。また、単結晶半導体層５１、３３、５２、３５の代わりに、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、単結晶半導体層５１、５２の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００３５】
そして、単結晶半導体層３５の熱酸化あるいはＣＶＤ処理により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
【００３６】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００３７】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成するとともに、単結晶半導体層３３の表面を露出させる溝６０を単結晶半導体層３５の内側に形成する。ここで、溝３７、６０の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００３８】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６、６０内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６、６０内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６、６０内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００３９】
次に、図５に示すように、ＣＶＤなどの方法により、溝３６、３７、６０内に埋め込まれ。単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。なお、支持体５の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
【００４０】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。ここで、溝３８は、単結晶半導体層３５が溝６０によって単結晶半導体層３５ａ、３５ｂに分断されるように配置することができる。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００４１】
次に、図７に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００４２】
なお、半導体基板３１、単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。また、単結晶半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００４３】
また、単結晶半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層５１、５２を多孔質化するようにしてもよいし、単結晶半導体層５１、５２にイオン注入を行うことにより、単結晶半導体層５１、５２をアモルファス化するようにしてもよい。これにより、単結晶半導体層５１、５２のエッチングレートを増大させることが可能となり、単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２のエッチング面積を拡大することができる。
【００４４】
次に、図８に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成する。なお、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
【００４５】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に埋め込み絶縁層３４を形成することが可能となる。
【００４６】
なお、空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４をそれぞれ形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３２、３４をリフローさせることが可能となり、埋め込み絶縁層３２、３４のストレスを緩和させることが可能となるとともに、単結晶半導体層３３、３５との境界における界面準位を減らすことができる。また、埋め込み絶縁層３２、３４は空洞部５７ａ、５７ｂを全て埋めるように形成しても良いし、空洞部５７ａ、５７ｂが一部残るように形成しても良い。
【００４７】
また、図８の方法では、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成する方法について説明したが、ＣＶＤ法にて半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに絶縁膜を成膜させることにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂを埋め込み絶縁層３２、３４で埋め込むようにしてもよい。これにより、単結晶半導体層３３、３５の膜減りを防止しつつ、半導体基板３１と単結晶半導体層３３、３５との間の空洞部３９を酸化膜以外の材料で埋め込むことが可能となる。このため、半導体基板３１と単結晶半導体層３３との間に配置される埋め込み絶縁層３２の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、単結晶半導体層３３の寄生容量を低減させることができる。
【００４８】
なお、埋め込み絶縁層３２、３４の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３２、３４として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４９】
次に、図９に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に絶縁層４５を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層４５および支持体５６を薄膜化するとともに、酸化防止膜５４および犠牲酸化膜５３を除去することにより、単結晶半導体層３５の表面を露出させる。なお、絶縁層４５としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
ここでIII族またはIV族原子イオンを適切な加速エネルギーにて単結晶半導体層３３に注入し、アニールにより電気的活性化処理を行う。
【００５０】
次に、図１０に示すように、単結晶半導体層３５の表面の熱酸化を行うことにより、単結晶半導体層３５の表面にゲート絶縁膜６１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６１が形成された単結晶半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、支持体５６にまたがるようにして単結晶半導体層３５ａ、３５ｂに共通に配置されたゲート電極６２を形成する。
【００５１】
次に、ゲート電極６２をマスクとして、Ｂ、ＢＦ2などの不純物を単結晶半導体層３５ａ内にイオン注入することにより、ゲート電極６２を挟み込むように配置されたＰ型ソース／ドレイン層６３ａ、６３ｂを単結晶半導体層３５ａに形成する。また、ゲート電極６２をマスクとして、Ａｓ、Ｐなどの不純物を単結晶半導体層３５ｂ内にイオン注入することにより、ゲート電極６２を挟み込むように配置されたＮ型ソース／ドレイン層６４ａ、６４ｂを単結晶半導体層３５ｂに形成する。
【００５２】
次に、図１１に示すように、ＣＶＤなどの方法により、ゲート電極６２上に絶縁層６３を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層６３、ゲート電極６２、ゲート絶縁膜６１、単結晶半導体層３５および埋め込み絶縁層３４をパターニングすることにより、絶縁層６３、ゲート電極６２、ゲート絶縁膜６１、単結晶半導体層３５および埋め込み絶縁層３４を貫通して単結晶半導体層３３を露出させる開口部６４を形成する。
【００５３】
次に、図１２に示すように、ＣＶＤなどの方法により、開口部６４が埋め込まれるように成膜された導電膜を絶縁層６３上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ゲート電極６２と単結晶半導体層３３とを接続する埋め込み電極６５を形成する。
【００５４】
これにより、ＳＯＩ基板を用いることなく、ゲート電極６２を共有するＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタを単結晶半導体層３５に形成することが可能となるとともに、単結晶半導体層３３をフィールドプレートとして機能させることが可能となり、ＳＯＩトランジスタが形成された単結晶半導体層３５の裏面にフィールドプレートを配置することが可能となる。また、溝３６、３７、６０に埋め込まれた支持体５６を形成することにより、単結晶半導体層３３、３５下に空洞部５７ａ、５７ｂが形成された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、単結晶半導体層３５を素子分離するＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を形成することが可能となる。
【００５５】
このため、ゲート電極６２やソース／ドレインコンタクトなどの配置の制約を受けることなく、チャネル領域の深い部分のポテンシャルの支配力を向上させることが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート上に配置されたＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタを素子分離することが可能となり、コストアップを抑制しつつ、ＣＭＯＳ回路の低電圧駆動とオフ時のリーク電流を減少させることが可能となるとともに、ＣＭＯＳ回路の高耐圧化を図ることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】図１の半導体装置の回路構成の一例を示す図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５７】
１、３１  半導体基板、２、４ａ、４ｂ、３２、３４、４１  絶縁層、３ａ、３ｂ、５ａ、５ｂ、６ａ、６ｂ、３３、３５、５１、５２  単結晶半導体層、１１ａ、１３ａ、１１ｂ、１３ｂ  ソース層、１２ａ、１４ａ、１２ｂ、１４ｂ  ドレイン層、１５ａ、１５ｂ、６５  埋め込み電極、６３ａ、６３ｂ、６４ａ、６４ｂ  ソース／ドレイン層、８ａ、８ｂ、９ａ、９ｂ、４３ａ〜４３、６１  ゲート絶縁膜、１０ａ、１０ｂ、４４ｂ、６２  ゲート電極、７ａ、７ｂ、１６  素子分離絶縁層、４４ｂ、４８  コンタクト層、３６、３７、３８  溝、３９  酸化膜、４０  埋め込み絶縁層、６４  開口部、４４ａ  導電膜、５３  犠牲酸化膜、５４  酸化防止膜、５６  支持体、５７ａ、５７ｂ  空洞部、Ｔ１、Ｔ３  Ｐチャンネル電界効果型トランジスタ、Ｔ２、Ｔ４  Ｎチャンネル電界効果型トランジスタ
【図１】
2007043069.tif 000003
【図２】
2007043069.tif 000004
【図３】
2007043069.tif 000005
【図４】
2007043069.tif 000006
【図５】
2007043069.tif 000007
【図６】
2007043069.tif 000008
【図７】
2007043069.tif 000009
【図８】
2007043069.tif 000010
【図９】
2007043069.tif 000011
【図１０】
2007043069.tif 000012
【図１１】
2007043069.tif 000013
【図１２】
2007043069.tif 000014