(57)【要約】【課題】等価回路モデルを要することなくパッケージ基板の検査を実行することが可能な技術を提供する。【解決手段】パッケージ基板のレイアウトデータに基づいて、擬似的パッケージ基板を計算機上に再現するステップと、前記パッケージ基板に備えられる外部接続端子を前記擬似的パッケージ基板に再現するステップと、前記擬似パッケージ基板に再現された前記外部接続端子に予め定められた電位を供給する電源部を構成し、前記電源部から出力される電位を前記外部接続端子に印加するステップと、前記電位に応答して、前記外部接続端子に対応する出力端から出力される信号波形を検出するステップと、検出された前記信号波形に基づいて、前記パッケージ基板のレイアウトを検証するステップを具備する基板設計支援プログラムをコンピュータに実行させる。【選択図】図９
2007286891.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータを、半導体チップを搭載するパッケージ基板の設計を支援する基板設計支援装置として機能させる基板設計支援プログラムであって、
前記プログラムは、
パッケージ基板のレイアウトデータに基づいて、擬似的パッケージ基板を計算機上に再現するステップと、
前記パッケージ基板に備えられる外部接続端子を前記擬似的パッケージ基板に再現するステップと、
前記擬似パッケージ基板に再現された前記外部接続端子に予め定められた電位を供給する電源部を構成し、前記電源部から出力される電位を前記外部接続端子に印加するステップと、
前記電位に応答して、前記外部接続端子に対応する出力端から出力される信号波形を検出するステップと、
検出された前記信号波形に基づいて、前記パッケージ基板のレイアウトを検証するステップ
を具備する方法を前記コンピュータに実行させる
基板設計支援プログラム。
【請求項２】
請求項１に記載の基板設計支援プログラムにおいて、
前記外部接続端子は、前記パッケージ基板に半導体チップが搭載されるときに用いられる第１外部接続端子と、前記パッケージ基板を回路基板に接続するときに用いられる第２外部接続端子とを含み、
前記検出するステップは、
前記第１外部接続端子に前記電位が供給されるときに前記第２外部接続端子を前記出力端として特定し、前記第２外部接続端子から出力される前記信号波形を検出するステップ、
または、
前記第２外部接続端子に前記電位が供給されるときに前記第１外部接続端子を前記出力端として特定し、前記第２外部接続端子から出力される前記信号波形を検出するステップ
を含む
基板設計支援プログラム。
【請求項３】
請求項２に記載の基板設計支援プログラムであって、
前記印加するステップは、
予め保持されている複数の電圧波形から選択された電圧波形に対応する信号を前記電位として印加するステップを含む
基板設計支援プログラム。
【請求項４】
半導体チップを搭載するパッケージ基板の設計を支援する基板設計支援方法であって、
前記基板設計支援方法は、
パッケージ基板のレイアウトデータに基づいて、擬似的パッケージ基板を計算機上に再現するステップと、
前記パッケージ基板に備えられる外部接続端子を前記擬似的パッケージ基板に再現するステップと、
前記擬似パッケージ基板に再現された前記外部接続端子に予め定められた電位を供給する電源部を構成し、前記電源部から出力される電位を前記外部接続端子に印加するステップと、
前記電位に応答して、前記外部接続端子に対応する出力端から出力される信号波形を検出するステップと、
検出された前記信号波形に基づいて、前記パッケージ基板のレイアウトを検証するステップ
を具備する
基板設計支援方法。
【請求項５】
請求項４に記載の基板設計支援方法において、
前記外部接続端子は、前記パッケージ基板に半導体チップが搭載されるときに用いられる第１外部接続端子と、前記パッケージ基板を回路基板に接続するときに用いられる第２外部接続端子とを含み、
前記第１外部接続端子に前記電位が供給されるときに前記第２外部接続端子を前記出力端として特定し、前記第２外部接続端子から出力される前記信号波形を検出するステップ、
または、
前記第２外部接続端子に前記電位が供給されるときに前記第１外部接続端子を前記出力端として特定し、前記第２外部接続端子から出力される前記信号波形を検出するステップ
を含む
基板設計支援方法。
【請求項６】
パッケージ基板に関するデータと、前記データに基づいて前記パッケージ基板の電気特性を検証するコンピュータプログラムとを保持する記憶部と、
前記データに基づいて、前記パッケージ基板を計算機上に再現した擬似的パッケージ基板を生成する演算処理部と
を具備し、
前記演算処理部は、
前記パッケージ基板に備えられる外部接続端子に対応する擬似端子を前記計算機上に再現し、前記擬似端子に前記パッケージ基板を動作させる電位を印加し、前記電位に応答して出力される信号波形に基づいて、前記パッケージ基板のレイアウトを検証する
パッケージ基板設計支援装置。
【請求項７】
請求項６に記載のパッケージ基板設計支援装置において、
前記外部接続端子は、前記パッケージ基板に半導体チップが搭載されるときに用いられる第１外部接続端子と、前記パッケージ基板を回路基板に接続するときに用いられる第２外部接続端子とを含み、
前記演算処理部は、
前記第１外部接続端子に前記電位が供給されるときに前記第２外部接続端子から出力される前記信号波形、
または、
前記第２外部接続端子に前記電位が供給されるときに前記第１外部接続端子から出力される前記信号波形の少なくとも一方を検出する
パッケージ基板設計支援装置。
【請求項８】
請求項７に記載のパッケージ基板設計支援装置において、
前記第１外部接続端子は、
前記電位が供給される複数の入力端子を備え、
前記第２外部接続端子は、前記複数の入力端子のそれぞれに対応する出力端子を備え、
前記演算処理部は、
前記複数の入力端子のそれぞれに前記電位を供給し、
前記電位に応答して、前記複数の出力端子のそれぞれから出力される前記出力信号によって得られる信号波形と、前記電位に基づいて得られる信号波形とに基づいて、前記パッケージ基板の導電経路が適切に構成されているか否かを検証する
パッケージ基板設計支援装置。
【請求項９】
請求項８に記載のパッケージ基板設計支援装置において、
前記記憶部は、
複数の電圧に関する情報である電圧データと、前記電圧データで示される電圧に対応した波形データとを保持し、
前記演算処理部は、
前記電圧データに基づいて、前記複数の電圧から選択される一つを前記電位として印加し、前記電圧に応答して前記擬似パッケージ基板から出力される信号波形と前記波形データから得られる電圧波形との比較に基づいて前記パッケージ基板の検証を行う
パッケージ基板設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩパッケージ基板設計支援装置に関し、特に基板設計に係る電源‐グランド特性を最適化させるための設計支援装置に関する。
【背景技術】
【０００２】
半導体デバイスが提供する機能は、シリコンチップ（ベアチップ）上に作り込まれた集積回路が実現している。現在市場に普及している半導体デバイスでは、シリコンチップ上に形成された集積回路を安定して動作させるため、シリコンチップをパッケージで保護している。
【０００３】
情報通信技術の進歩に対応して、より多機能な半導体デバイスが開発されるようになってきている。特に通信系のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：特定用途向け集積回路）等では、多機能化に伴って、シリコンチップに備えられた端子（データ入出力端子や制御信号用端子など）が増加してきている。シリコンチップの端子の増加に対応して、多数の外部接続端子（ピン）を備えたパッケージが必要となってきている。
【０００４】
また、複数の電源に対応して動作する半導体デバイスなどの、より複雑な構成の半導体デバイスが開発されてきている。このような複雑な構成の半導体デバイスに対応するために、層構造のパッケージ基板（以下、多層パッケージ基板と呼ぶ）が普及してきている。
【０００５】
多層パッケージ基板の層数や信号の入出力に用いられるピン数は、搭載されるシリコンチップの多機能化・高性能化に対応して、ますます増加する傾向にある。このような多層パッケージ基板を設計する場合には、パッケージ基板に備えられる配線を適切にレイアウトする技術が必要となる。
【０００６】
パッケージ基板は、搭載する半導体チップの構成に対応して、複数のパターンを用いてレイアウトされることがある。また、パッケージ基板の信号配線の数が増加するにしたがって、配線不良が発生する率も増加する。特に電源及びＧＮＤ系については、複数電源に起因するパターン分割や、膨大な数の信号配線を配置することに起因する欠損等により、レイアウトの複雑さが顕著になっている。電気的な特性確認については、従来技術でも幾つかの手法が存在しているものの、その殆どが煩雑な人手に頼るものであり、簡便な特性最適化技術が望まれている。以下に、パッケージ基板の設計段階において、電気特性が最適化されているか否かを検証する従来の技術に関して説明を行う。
【０００７】
図１は、従来用いられていたパッケージ基板を検査する動作を示すフローチャートである。図１に示されている動作では、半導体用ＬＳＩパッケージ基板のレイアウト情報に含まれるデザインルールを確認して問題が生じそうな箇所を洗い出すものである。図１を参照すると、ステップＳ１１では、検証を実行する装置にレイアウト情報が入力される。そのレイアウト情報に基づいて、ステップＳ１２において、レイアウトデータの確認が行行われる。具体的には、信号配線が参照するＧＮＤ用パターンが途中で切れていないか、或いは極端な迂回を生じていないかを寸法値で確認する。またビアホールの個数が少ない場合についてもアラームを立てる。ステップＳ１３において、パッケージ基板が適切に設計されていると判定された場合は、処理は終了する。適切に設計されていないと判定された場合、処理はステップＳ１４に進む。ステップＳ１４で、レイアウトなどの見直しが行われた後、再度検証が実行される。
【０００８】
また、回路シミュレータを用いて、パッケージ基板の検査を行う方法が知られている。図２は、ＳＰＩＣＥシミュレータを用いたパッケージ基板の検査方法の動作を示すフローチャートである。図２に示されている動作では、半導体用ＬＳＩパッケージ基板のレイアウト情報及び材料情報をもとに、電気的な等価回路モデルを、ＳＰＩＣＥシミュレータを用いて抽出している。
【０００９】
図２を参照すると、ステップＳ２１において、ＳＰＩＣＥシミュレータにパッケージ基板のレイアウト情報などが入力される。ステップＳ２２において、半導体用ＬＳＩパッケージ基板のレイアウト情報などをもとに、電気的な等価回路が構成される。ステップＳ２３において、ＳＰＩＣＥシミュレータ上で、半導体ＬＳＩや他の部品の等価回路モデルと、パッケージ基板モデルとが接続される。ステップＳ２４において、接続された状態で、信号伝達特性上問題があるかないかの確認が行われる。このとき、問題があれば、処理はステップＳ２５に進む。ステップＳ２５において、半導体用ＬＳＩパッケージ基板のレイアウト情報等を見直し、再度、等価回路モデルの作成を実施し、検証に回すことを繰り返す。
【００１０】
また、図３は、ＳＰＩＣＥシミュレータを用いた他の検査方法を示すフローチャートである。図３のフローチャートは、半導体用ＬＳＩパッケージを実装するボードの特性を確認する動作を示している。図３を参照すると、ステップＳ３１において、パッケージ基板のレイアウト情報が入力される。ステップＳ３２において、パッケージ基板に搭載される部品（半導体チップなど）の情報が入力される。ステップＳ３３において、等価回路モデルの作成が行われる。ステップＳ３４において、実装する部品の等価回路モデルと接続した状態で、ＳＰＩＣＥシミュレータを実行し、電源及びＧＮＤプレーン間の電位差を面分布で表示する。ステップＳ３５において、設計が適切であるか否かの判定が実行され、適切でないと判定された場合には、処理は設計の見直しが行われる（ステップＳ３６）。
【００１１】
さらに、上記の従来技術のように、ＳＰＩＣＥシミュレータを用いた検証方法以外にも、電磁界シミュレータを用いた検証方法も知られている（例えば、特許文献２参照。）。
【００１２】
【特許文献１】特開２００１−１４７９５２号公報
【特許文献２】特開平９−２７４６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１に示す従来の検査方法では、設計が適切であるか否かを判定する基準の設定が困難な場合がある。上述のように、図１に示す従来の検査方法では、単純な寸法や配置個数などに基づいて電気特性を判定している。したがって、基準の裏づけになる検証や高度な経験が要求されることになる。
【００１４】
また、ＳＰＩＣＥシミュレータを用いてパッケージ基板の検査を行う場合には、上述のように、等価回路モデルを構成してからＳＰＩＣＥシミュレータで解析している。構造が複雑な電源及びＧＮＤパターンを等価回路化する作業には、多くの工数や時間が費やされることとなる。工数や時間を低減させるために、実際の装置を簡易化させた場合、等価回路モデル作成の時間を短縮させることができる。例えば、１組の電源及びＧＮＤプレーンを扱い、対向している部分だけをモデル化する等の手法によって、工数の低減や時間の短縮を実現することが可能である。しかしながら、この場合において、汎用性や結果の信頼性が低下してしまう場合がある、また、基板の等価回路モデルと、付加する他部品の等価回路モデルとを接続する工程が煩雑であり、その工程に多くの工数や時間が費やされることがある。
【００１５】
本発明が解決しようとする課題は、等価回路モデルを要することなくパッケージ基板の検査を実行することが可能な技術を提供することにある。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
上記課題を解決するために、コンピュータ（１）を、半導体チップを搭載するパッケージ基板の設計を支援する基板設計支援装置（１０）として機能させる基板設計支援プログラムを実行する。ここにおいて、前記プログラムは、パッケージ基板（３１）のレイアウトデータに基づいて、擬似的パッケージ基板をコンピュータ上に再現するステップと、前記パッケージ基板に備えられる外部接続端子（３７、３８）を前記擬似的パッケージ基板に再現するステップと、前記擬似パッケージ基板に再現された前記外部接続端子（３７、３８）に予め定められた電位を供給する電源部（５１）を構成し、前記電源部（５１）から出力される電位を前記外部接続端子（３７、３８）に印加するステップと、前記電位に応答して、前記外部接続端子（３７、３８）に対応する出力端（３７、３８）から出力される信号波形を検出するステップと、検出された前記信号波形に基づいて、前記パッケージ基板（３１）のレイアウトを検証するステップを具備する方法を前記コンピュータに実行させる基板設計支援プログラムであることが好ましい。
【００１８】
半導体ＬＳＩ用パッケージ基板では、電源供給の経路は、最下層のＢＧＡボールランドから最上層のＬＳＩ搭載用パッドへと特定できる。そのため、レイアウトにおける異常は、複数ある端子間の特性分布として反映される。本発明によると、電磁界シミュレータを用い、ＬＳＩ搭載用パッドからパルス電圧を印加し、ＢＧＡボールランド側の複数の端子電圧をモニターする
【発明の効果】
【００１９】
上述の構成・動作によってＬＳＩ搭載用パッドからパルス電圧を印加し、ＢＧＡボールランド側の複数の端子電圧をモニターすることで、容易に特性の特異点を見つけることが可能となる。この特異点に基づいて、レイアウトを改善することで、工数をかけることなくパッケージ基板を設計することが可能になる。
また、電圧をモニターすべき端子は、最下層のＢＧＡボールランド或いは最上層のＬＳＩ搭載用パッドというように場所が特定し易い。そのため、解析に用いる解析用パルス電源は自動接続化が可能である。
さらに、複数のパルスを準備しておくことにより、容易に所望の周波数での特性改善が可能となる。
【発明を実施するための最良の形態】
【００２０】
［第１の実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図４は、本実施形態のパッケージ基板設計支援装置１０の構成を例示するブロック図である。図４を参照すると、本実施形態のパッケージ基板設計支援装置は、情報処理装置１と、入力装置２と、表示装置３とを含んで構成されている。また、図４に示されているように、情報処理装置１は、ＣＰＵ（Central  Processing  Unit：中央演算処理装置）４と、メモリ５と、入出力インターフェース６と、大容量記憶装置７とを備え、それらはバス８を介して接続されている。また、大容量記憶装置７はデータ記憶部１１とプログラム記憶部１２とを含んで構成されている。
【００２１】
情報処理装置１は、パーソナルコンピュータやワークステーションなどに代表される高速演算処理装置である。入力装置２は、情報処理装置１に対して、データを入力する機能を備えたマンマシンインターフェースであり、例えば、キーボードやマウスなどがその代表である。以下の実施形態においては、入力装置２が、キーボードである場合を例示して説明を行う。出力装置３は、情報処理装置１の処理結果を外部に出力する機能を有するマンマシンインターフェースであり、例えば、ＣＲＴや液晶ディスプレイがその代表である。以下の実施形態においては、出力装置３が、ディスプレイ装置である場合を例示し、パッケージ基板の検証結果などを視覚的に表示するものであるとして説明を行う。
【００２２】
ＣＰＵ４は、パッケージ基板設計支援装置１０に備えられた各種装置の制御や、情報処理装置１に入出力されるデータの処理を行う演算処理装置であり、入力装置２などから受け取ったデータを解釈して演算し、その演算結果を出力装置３などで出力する。メモリ５は、データの書き込みと読み出しができる記憶媒体であり、例えば、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭなどがその代表として例示される。入出力インターフェース６は、上述の入力装置２や出力装置３と情報処理装置１との間で実行されるデータ通信を制御する装置である。大容量記憶装置７は、記憶媒体に大量のデータを記録させるために使用する装置であり、例えば、ＨＤＤ（Hard  Disk  Drive）などがその代表として例示される。図４に示されているように、大容量記憶装置７はデータ記憶部１１とプログラム記憶部１２とを含んで構成されている。
【００２３】
データ記憶部１１は、大容量記憶装置７が保持する各種データの中で本実施形態に関連するデータを格納する記憶領域を示している。また同様に、プログラム記憶部１２は、大容量記憶装置７が保持する各種データの中で本実施形態の動作に関連するコンピュータプログラムを格納する記憶領域を示している。以下に、図面を参照してデータ記憶部１１とプログラム記憶部１２の詳細な構成に関して説明を行う。
【００２４】
図５は、データ記憶部１１の構成を例示するブロック図である。図５を参照すると、本実施形態のデータ記憶部１１は、ライブラリ１３と搭載ＬＳＩ情報１４とパッケージ基板情報１５とを含んで構成されている。ここで、搭載ＬＳＩ情報１４は、パッケージ基板情報１５に搭載される半導体チップに関する情報である。また、パッケージ基板情報１５は、設計段階におけるパッケージ基板の情報である。
【００２５】
また。図５に示されているように、パッケージ基板情報１５は、レイアウト情報２１と、層情報２２と、材料定数情報２３とを含んで構成されている。レイアウト情報２１は、そのような基板における各層のレイアウトパターンに関する情報である。また、層情報２２は、パッケージ基板の層構造に関する情報である。そして、材料定数情報２３は、パッケージ基板を構成する材料に関する情報である。上述のようなパッケージ基板情報１５に基づいてパッケージ基板の構成を検証することで、本実施形態のパッケージ基板設計支援装置１０は、多数のピンを備えた多層構造であるパッケージ基板の設計支援に適用可能である。
【００２６】
図６は、プログラム記憶部１２の構成を例示するブロック図である。図６を参照すると、プログラム記憶部１２は、基板シミュレーションプログラム１６と電磁界シミュレーションプログラム１７とを含んで構成されている。基板シミュレーションプログラム１６は、上述のパッケージ基板情報１５に基づいて実際のパッケージ基板に対応する計算機上のパッケージ基板を再現するためのコンピュータプログラムである。電磁界シミュレーションプログラム１７は、情報処理装置１に再現されたパッケージ基板に対応して、設計が適切であるか否かの検証を実行するためのコンピュータプログラムである。
【００２７】
以下に、本実施形態におけるパッケージ基板の概略を説明する。なお、本実施形態において、検査対象のパッケージ基板の構成に制限はない。以降に述べる実施形態では、パッケージ基板が、信号配線層を１層有し、電源供給用プレーンを１層有する５層基板のパッケージ基板３１を例示して説明を行う。また、本実施形態のパッケージ基板の表層には、半導体ＬＳＩがフリップチップ接続によって搭載されるものとする。
【００２８】
図７は、本実施形態の検査対照のパッケージ基板の層構造を例示する概略構成図である。上述したように、本実施形態における検査対照のパッケージ基板３１は、５層構造から構成されている。図７を参照すると、パッケージ基板３１の各層は、表層３２と、信号配線層３３と、ＧＮＤプレーン３４と、電源プレーン３５と、ＢＧＡ層３６とで構成されている。
【００２９】
表層３２は、半導体チップが搭載される層である。図７に示されているように、表層３２は、チップ端子３７を含んで構成されている。信号配線層３３は、パッケージ基板３１の第２層であり、信号配線層３３には信号配線が備えられている。ＧＮＤプレーン３４は、パッケージ基板３１の第３層であり、接地電位と同電位に保たれている。電源プレーン３５は、パッケージ基板３１の第４層であり、電源電位と同電位に保たれている。ＢＧＡ層３６は、他のパッケージ基板などが実装される回路基板に接続される層である。図７に示されているように、ＢＧＡ層３６は、ＢＧＡ端子３８を含んで構成されている。
【００３０】
図８Ａ〜図８Ｅは、本実施形態の検査対象のパッケージ基板の構成を例示するレイアウト図である。なお、本実施形態におけるパッケージ基板３１に半導体ＬＳＩ（図示されず）が搭載される場合には、バンプを解して電気的な接続が取られることになる。
【００３１】
図８Ａは、上述の表層３２のレイアウト構成を例示する平面図である。図８Ａを参照すると、表層３２は、半導体ＬＳＩ搭載領域４１とＧＮＤ用プレーン４２とを含んで構成されている。半導体ＬＳＩ搭載領域４１の外側に配置されているＧＮＤ用プレーン４２は、直下の層にある信号配線パターン４６をストリップ構造にさせる機能を備えている。図８Ａに示されているように、半導体ＬＳＩ搭載領域４１は、信号線用接続端子４３と、電源用接続端子４４と、ＧＮＤ用接続端子４５とを備えている。
【００３２】
図８Ｂは、信号配線層３３のレイアウト構成を例示する平面図である。図８Ｂを参照すると、信号配線層３３は、信号配線パターン４６と、信号配線用ビア４７とを備えている。図８Ｃは、ＧＮＤプレーン３４のレイアウト構成を例示する平面図である。ＧＮＤプレーン３４は、ＧＮＤ用レイアウトパターンである。図８Ｃに示されているように、ＧＮＤプレーン３４は、信号配線用ビア４７と内層ＧＮＤパターン４８との電気的なアイソレーションを図る為のクリアランスにより、複雑に欠けた形状となっている。
【００３３】
図８Ｄは、電源プレーン３５のレイアウト構成を例示する平面図である。電源プレーン３５は、電源用レイアウトパターンである。図８Ｄに示されているように、電源プレーン３５もＧＮＤプレーン３４と同様に、信号配線用ビア４７と内層ＧＮＤパターン４８のクリアランスで複雑に欠けた形状となっている。図８Ｅは、ＢＧＡ層３６のレイアウト構成を例示する平面図である。図８Ｅを参照すると、ＢＧＡ層３６は、ＢＧＡボールランド（５０ａ〜５０ｃ）を備えている。
【００３４】
図９は、パッケージ基板３１の設計において、電気特性の検証を行うときの構成を例示する回路図である。図９を参照すると、本実施形態のパッケージ基板設計支援装置１０において、情報処理装置１は、検証対象のパッケージ基板３１を計算機上で再現する。情報処理装置１は、計算機上のパッケージ基板３１に、電源電位と接地電位とを供給する電源部５１を構成し、電源部５１の電源電位供給端子とチップ端子３７の電源端子とを接続する。また電源部５１の接地電位供給端子とチップ端子３７の接地端子とを接続する。
【００３５】
図９に示されているように、情報処理装置１は、ＢＧＡ端子３８の複数の端子から、電源端子と接地端子とを抽出し、電源端子と接地端子とを対応させた組を構成する。本実施形態において、パッケージ基板の検査を行なう場合に、予め振幅や周波数が決まっている信号を所定の端子に印加することで、基板の不具合を検出している。以下に、図面を参照して本実施形態に適用可能な信号に関して説明を行う。以下では、本発明の理解を容易にするために、３種の信号に関して説明を行うが、これは、本発明における信号を限定するものでは無い。
【００３６】
図１０Ａ〜図１０Ｃは、解析に用いる仮想電源供給部品の波形及び含まれる周波数帯を示したものである。本実施形態では、幾つかの波形を予め備えてしておくことが好ましい。パッケージ基板の検査を実施する場合、検査をしたい周波数に応じて、波形を選択することで、所望の周波数に対応した検査を実施することができる。ここでは、２種類のガウス波形と１種類の周波数固定のＳｉｎ波を例として示す。
【００３７】
図１０Ａ及び図１０Ｂは、周波数分布をもったガウス波形である。電圧対時間で表示したもの、及びその周波数成分の分布を示している。周波数分布を参照すると、図１０Ａと図１０Ｂとでは、対応する帯域が異なっていることが示されている。図１０Ｃは、周波数固定のＳｉｎ波である。ここでは１００ＭＨｚの電源に対応していることが示されている。検査を実施する場合、ユーザーが指定した周波数に応じて、適切な電源が選ばれることになる。
【００３８】
上述の構成を備えたパッケージ基板設計支援装置の動作に関して、以下に、図面を参照して説明する。図１１は、本実施形態の動作を例示するフローチャートである。本実施形態の動作は、情報処理装置１のＣＰＵ４が、大容量記憶装置７のプログラム記憶部１２から基板シミュレーションプログラム１６および電磁界シミュレーションプログラム１７を読み出し、情報処理装置１が、その基板シミュレーションプログラム１６、電磁界シミュレーションプログラム１７に示される手順にしたがって動作することで実行される。
【００３９】
図１１を参照すると、ステップＳ１０１において、情報処理装置１のＣＰＵ４は、入力装置２を介して供給される命令に応答して、大容量記憶装置７のデータ記憶部１１からパッケージ基板情報１５を読み出す。ＣＰＵ４は、読み出したパッケージ基板情報１５に含まれる情報を参照し、実際のパッケージ基板３１に対応する計算機上のパッケージ基板３１を構成する。
【００４０】
ステップＳ１０２において、パッケージ基板３１の検証に用いられる各種条件の設定を行う。ここにおいて、パッケージ基板設計支援装置１０は、情報処理装置１で実行されているプログラムにしたがって、表示装置３に電気特性の検証する条件の入力を促す画面を表示する。情報処理装置１は、表示装置３に表示している画面に対応して入力装置２から供給される設定値を受け取る。条件としては、上述の電源部５１が供給する電圧の周波数や、監視対象の端子面（チップ端子３７またはＢＧＡ端子３８）の選択、端子数の仮想的な縮退有無、規格値や基準端子の入力などが設定される。
【００４１】
ステップＳ１０３において、情報処理装置１は、大容量記憶装置７のプログラム記憶部１２から電磁界シミュレーションプログラム１７を読み出す。情報処理装置１のＣＰＵ４は、読み出した電磁界シミュレーションプログラム１７を用いて、上述した電源部５１を構成する。また、このとき、電源部５１の電源電位供給端子とパッケージ基板３１の電源端子を接続し、電源部５１の接地電位供給端子とパッケージ基板３１の接地端子とを接続する。接続が完了すると、監視対象の端子面に備えられた電源端子と接地端子との組（以下、端子組と呼ぶ）を構成する。
【００４２】
ステップＳ１０４において、複数の端子組ごとに電圧の変動を測定する。測定した電圧の変動は、情報処理装置１は、電磁界シミュレーションプログラム１７に基づいて処理され表示装置３に表示される。ステップＳ１０５において、測定された電圧の変動が適切であるかどうかの判定が行われる。電圧の変動が適切であれば、処理は終了する。このとき、電圧の変動が適切でないと判定された場合、処理はステップＳ１０６に進む。
【００４３】
ステップＳ１０６において、パッケージ基板の設計の見直しを行う。ここにおいて、複数の端子組のから、適切な電圧変動の波形が得られなかった端子組の位置などに基づいて、パッケージ基板のレイアウトなどの再考を行い、新たなパッケージ基板情報１５を生成する。生成された新たなパッケージ基板情報１５は、大容量記憶装置７に保持される。
【００４４】
本実施形態のパッケージ基板設計支援装置１０は、上述の構成・動作によって、レイアウトデータを等価回路モデルに置きなおす必要なく、またＳＰＩＣＥシミュレータでの解析を実行する為の煩雑な回路部品モデルの接続及び設定を行うことなく、パッケージ基板の特性の最適化を図ることが可能となる。
【００４５】
以下に、本実施形態のパッケージ基板設計支援装置１０におけるパッケージ基板に設計支援動作で、特に初期設計時のレイアウトに不具合がある場合の動作に関して具体的に説明を行う。以下の説明では、ＢＧＡランド側の端子から出力される信号波形を監視するものとする。ここで、レイアウト情報を情報処理装置１に取り込み、各層における厚さ情報、材料定数情報を入力する。つぎに、電位差変動をモニターする端子をＢＧＡランド側に選択する。そして、ＬＳＩ搭載用電源パッド及びＧＮＤパッドに、解析用電源部品が自動で接続されることで解析が実行される。
【００４６】
図１２は、以下の具体例の解析（パッケージ基板の設計支援）動作に用いられるパルス波形およびその周波数分散を示すグラフである。図１２に示される信号は、パッケージ基板設計支援装置１０に予め準備されているものとする。図１２に示されている信号は、５ＧＨｚ以下の特性をモニターしたい場合の信号である。
【００４７】
上述のように、本実施形態のパッケージ基板設計支援装置１０では、計算機に再現されたパッケージ基板３１の端子に、所定の波形の電圧が供給される。このときに、どのような出力が得られるかによって、設計段階におけるパッケージ基板の解析が行われている。本実施形態では、周波数選択（５ＧＨｚ以下を選択）を実施すると、図１２のようなガウスパルス電源が自動で選択されることになる。
【００４８】
図１３は、以下に述べる具体例におけるパッケージ基板３１の層構造を例示するレイアウト図である。図１３の（ａ）〜図１３の（ｇ）は、パッケージ基板３１の各層をそれぞれ示している。図１３の（ｃ）および図１３の（ｅ）に示されているように、設計の初期段階において、信号配線層３３と電源プレーン３５とは欠損部分を含んで構成されている。
【００４９】
図１４は、パッケージ基板の解析に用いる端子の構成を例示する平面図である。図１４を参照すると、ＢＧＡ端子３８の複数の端子から監視対象となる端子を特定し、設計段階におけるパッケージ基板の構造解析を行っている。各電源ボールランドに対して、隣接するＧＮＤボールランドが自動で選択され（ペアと認識され）、モニター対象として登録される。ＬＳＩ搭載用パッドからガウス電圧が印加された解析が実行される。以下に述べる具体例では、第１〜第３端子組を監視した場合について説明を行なう。
【００５０】
図１４に示されているように、以下の具体例では、基板中央部に配置され、安定した特性が期待できる第１端子組を基準端子として選択した。この基準端子の電圧変動と他のモニター点（第２端子組、第３端子組）の電圧変動を比較し、これらが全て同等になる様に基板レイアウトを仕上げることとする。ここにおいて、各モニター点の最大電圧値が基準端子の最大電圧値（この事例では約０．１Ｖ）の±１０％（即ち０．０９Ｖから０．１１Ｖ）に収まれば、同等の特性を示すものと判断している。
【００５１】
図１５は、上述した（図１２を用いて説明した）パルス波形の電圧を、初期設計時のパッケージ基板３１に印加したときの、第１〜第３端子組のそれぞれから測定される電圧波形を示している。図１５の（ａ）は第１端子組の出力電圧波形を示している。同様に、図１５の（ｂ）は第２端子組の出力電圧波形を示し、図１５の（ｃ）は、第３端子組の出力電圧波形を示している。図１５を参照すると、信号配線層３３および電源プレーン３５に欠損部分が含まれるパッケージ基板３１では、第２端子組からの出力が不安定になっている様子が示されている。これは、電源プレーン（信号配線層３３、電源プレーン３５）に欠損が生じた為に、インピーダンスが高く（インダクタンスが高く）なってしまったことに起因している。
【００５２】
図１６は、信号配線層３３および電源プレーン３５に含まれていた欠損部分を修正したパッケージ基板３１の構成を例示するレイアウト図である。電磁界シミュレータを用いてパッケージ基板の検証を行った結果、正常な出力が得られていないことで、レイアウトに不具合が生じていることが推測できる。図１６に示されているように、レイアウト修正を実行することで、適切なパッケージ基板を設計することが可能となる。
【００５３】
図１７は、レイアウト修正を実行した後のパッケージ基板３１に、上述のパルス波形の電圧を印加したときに、第１〜第３端子組のそれぞれから測定される電圧波形を示している。図１７の（ａ）〜図１７の（ｃ）に示されている波形は、それぞれ第１端子組〜第３端子組から出力される電圧波形を示している。図１７を参照すると、信号配線層３３および電源プレーン３５に欠損部分が含まれていたときには不安定だった出力が、安定して出力されていることが示されている。つまり、このレイアウト変更により、第２端子組の出力不安定状態が解消され、全てのモニター点で上記の判定基準を満たし、ほぼ一様な特性に改善されたことが示されている。
【００５４】
以上述べてきたように、電磁界シミュレータを用いてパッケージ基板の電圧特性（電源電位−接地電位特性）を検証することによって、従来のように予めモデルを構築する工程を有することなくシミュレーションを実行することが可能になる。
【００５５】
［第２の実施形態］
以下に、本発明の第２の実施形態について説明を行う。図１８は、本発明のパッケージ基板設計支援装置の第２の実施形態の構成を例示する回路図である。図１８を参照すると、第２の実施形態では、電源部５１の電源電位供給端子と、ＢＧＡ端子３８の電源端子とが接続されている。また、電源部５１の接地電位供給端子とＢＧＡ端子３８の接地端子とが接続されている。図１８に示されているように、第２の実施形態におけるパッケージ基板３１は、第１の実施形態のパッケージ基板３１と同様の構成である。
【００５６】
上述したように、半導体ＬＳＩ用パッケージ基板では、電源供給の経路は、最下層のＢＧＡボールランドから最上層のＬＳＩ搭載用パッドへと特定される場合が非常に多い。ＬＳＩ搭載用パッド（４３〜４５）は、パッケージ基板中央に集中し、ＢＧＡボールランドは基板全面に配置されるのが一般的である。従って、特性の分布は、ＢＧＡボール端子に幅を持ち易い。しかしながら、レイアウト次第ではＬＳＩ搭載用端子で検証を行う必要が生じる場合がある。そこで、第２の実施形態に示す状態になるように、パッケージ基板設計支援装置１０を適用すれば、容易に監視したいＬＳＩ搭載用端子を特定することが可能となる。そのた基板のレイアウトに対応して、より特性の安定した半導体ＬＳＩ用パッケージ基板の設計が可能となる。
【００５７】
ここにおいて、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施することが可能である。
【図面の簡単な説明】
【００５８】
【図１】図１は、従来のパッケージ基板の検査動作を示すフローチャートである。
【図２】図２は、ＳＰＩＣＥシミュレータを用いたパッケージ基板の検査動作を示すフローチャートである。
【図３】図３は、ＳＰＩＣＥシミュレータを用いた他の検査方法を示すフローチャートである。
【図４】図４は、本実施形態のパッケージ基板設計支援装置１０の構成を例示するブロック図である。
【図５】図５は、データ記憶部１１の構成を例示するブロック図である。
【図６】図６は、プログラム記憶部１２の構成を例示するブロック図である。
【図７】図７は、本実施形態の検査対照のパッケージ基板の層構造を例示する概略構成図である。
【図８Ａ】図８Ａは、上述の表層３２のレイアウト構成を例示する平面図である。
【図８Ｂ】図８Ｂは、信号配線層３３のレイアウト構成を例示する平面図である。
【図８Ｃ】図８Ｃは、ＧＮＤプレーン３４のレイアウト構成を例示する平面図である。
【図８Ｄ】図８Ｄは、電源プレーン３５のレイアウト構成を例示する平面図である。
【図８Ｅ】図８Ｅは、ＢＧＡ層３６のレイアウト構成を例示する平面図である。
【図９】図９は、パッケージ基板３１の電気特性の検証を行うときの構成を例示する回路図である。
【図１０Ａ】図１０Ａは、周波数分布をもったガウス波形である。
【図１０Ｂ】図１０Ｂは、周波数分布をもったガウス波形である。
【図１０Ｃ】図１０Ｃは、周波数固定のＳｉｎ波である。
【図１１】図１１は、本実施形態の動作を例示するフローチャートである。
【図１２】図１２は、解析動作に用いられるパルス波形およびその周波数分散を示すグラフである。
【図１３】図１３は、パッケージ基板３１の層構造を例示するレイアウト図である。
【図１４】図１４は、パッケージ基板の解析に用いる端子の構成を例示する平面図である。
【図１５】図１５は、第１〜第３端子組のそれぞれから測定される電圧波形を示している。
【図１６】図１６は、欠損部分を修正したパッケージ基板３１の構成を例示するレイアウト図である。
【図１７】図１７は、レイアウト修正を実行した後の第１〜第３端子組のそれぞれから測定される電圧波形を示している。
【図１８】図１８は、本発明のパッケージ基板設計支援装置の第２の実施形態の構成を例示する回路図である。
【符号の説明】
【００５９】
１…情報処理装置
２…入力装置
３…表示装置
４…ＣＰＵ
５…メモリ
６…入出力インターフェース
７…大容量記憶装置
８…バス
１０…パッケージ基板設計支援装置
１１…データ記憶部
１２…プログラム記憶部
１３…ライブラリ
１４…搭載ＬＳＩ情報
１５…パッケージ基板情報
１６…基板シミュレーションプログラム
１７…電磁界シミュレーションプログラム
２１…レイアウト情報
２２…層情報
２３…材料定数情報
３１…パッケージ基板
３２…表層（第１層）
３３…信号配線層（第２層）
３４…ＧＮＤプレーン（第３層）
３５…電源プレーン（第４層）
３６…ＢＧＡ層（第５層）
３７…チップ端子
３８…ＢＧＡ端子
４１…半導体ＬＳＩ搭載領域
４２…ＧＮＤ用プレーン
４３…信号線用接続端子
４４…電源用接続端子
４５…ＧＮＤ用接続端子
４６…信号配線パターン
４７…信号配線用ビア
４８…内層ＧＮＤパターン
４９…ＧＮＤ用ビア
５０ａ〜５０ｃ…ＢＧＡボールランド
５１…電源部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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