(57)【要約】【課題】一部駆動モードを実現することで消費電力を減らすことができるシフトレジスタ及びこれを含む表示装置を提供する。【解決手段】画素及びこれに接続されている信号線がそれぞれ設けられている少なくとも２つの表示領域を有し、互いに接続されていて、順に出力信号を生成する複数のステージをそれぞれ含む少なくとも２つのステージ群を含み、各ステージ群は表示領域のうちの１つに属する信号線に出力信号を送出することにより、シフトレジスタを複数の群に分け、必要な部分だけを表示することによって、消費電力をさらに減らすことができる。【選択図】図５
2007004176.tif 000002
【特許請求の範囲】
【請求項１】
画素及びこれに接続されている信号線をそれぞれ備える少なくとも２つの表示領域を有する表示装置用シフトレジスタであって、
互いに接続されていて、順に出力信号を生成する複数のステージをそれぞれ含む少なくとも２つのステージ群を含み、
前記各ステージ群は前記表示領域のうちの１つに属する前記信号線に前記出力信号を送出する表示装置用シフトレジスタ。
【請求項２】
前記ステージ群のうちの少なくとも１つは、走査開始信号の印加を受ける、請求項１に記載の表示装置用シフトレジスタ。
【請求項３】
前記各ステージ群の第１ステージに前記走査開始信号が入力される、請求項２に記載の表示装置用シフトレジスタ。
【請求項４】
前記走査開始信号は、上に隣接したステージ群の最後のステージの出力と同期して入力される、請求項３に記載の表示装置用シフトレジスタ。
【請求項５】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子並びに第１及び第２クロック端子を有する、請求項１に記載の表示装置用シフトレジスタ。
【請求項６】
前記各ステージは、
前記第１クロック端子に接続されている第１端子、第１接続点に接続されている第２端子及び前記出力端子に接続されている第３端子を有する第１スイッチング素子と、
前記セット端子に共通に接続されている第１及び第２端子と、前記第１接続点に接続されている第３端子を有する第２スイッチング素子と、
前記第１接続点に接続されている第１端子、前記リセット端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第３スイッチング素子と、
前記第１接続点に接続されている第１端子、第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第４スイッチング素子と、
前記出力端子に接続されている第１端子、前記第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第５スイッチング素子と、
前記出力端子に接続されている第１端子、前記第２クロック端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第６スイッチング素子と、
前記第２接続点に接続されている第１端子、前記第１接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第７スイッチング素子と、
前記第１クロック端子と前記第２接続点との間に接続されている第１キャパシタと、
前記第１接続点と前記出力端子との間に接続されている第２キャパシタと、
を含む、請求項５に記載の表示装置用シフトレジスタ。
【請求項７】
前記第１〜第７スイッチング素子は非晶質シリコンからなる、請求項６に記載の表示装置用シフトレジスタ。
【請求項８】
スイッチング素子をそれぞれ含む複数の画素と、前記スイッチング素子にそれぞれ接続されている複数の信号線を各々含む少なくとも２つの表示領域と、
互いに接続されていて、順に出力信号を生成して前記表示領域のうちの１つに属する信号線に印加する複数のステージをそれぞれ含む少なくとも２つのステージ群を含むシフトレジスタと、
を含む表示装置。
【請求項９】
前記ステージ群のうちの少なくとも１つは走査開始信号の印加を受ける、請求項８に記載の表示装置。
【請求項１０】
前記各ステージ群の第１ステージには前記走査開始信号が入力される、請求項９に記載の表示装置。
【請求項１１】
前記走査開始信号は、上に隣接したステージ群の最後のステージの出力と同期してて入力される、請求項１０に記載の表示装置。
【請求項１２】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子、並びに第１及び第２クロック端子を有する、請求項８に記載の表示装置。
【請求項１３】
前記各ステージは、
前記第１クロック端子に接続されている第１端子、第１接続点に接続されている第２端子及び前記出力端子に接続されている第３端子を有する第１トランジスタと、
前記セット端子に共通に接続されている第１及び第２端子と、前記第１接続点に接続されている第３端子を有する第２トランジスタと、
前記第１接続点に接続されている第１端子、前記リセット端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第３トランジスタと、
前記第１接続点に接続されている第１端子、第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第４トランジスタと、
前記出力端子に接続されている第１端子、前記第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第５トランジスタと、
前記出力端子に接続されている第１端子、前記第２クロック端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第６トランジスタと、
前記第２接続点に接続されている第１端子、前記第１接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有するトランジスタと、
前記第１クロック端子と前記第２接続点との間に接続されている第１キャパシタと、
前記第１接続点と前記出力端子との間に接続されている第２キャパシタと、
を含む、請求項１２に記載の表示装置。
【請求項１４】
前記第１〜第７トランジスタは非晶質シリコンからなる、請求項１３に記載の表示装置。
【請求項１５】
互いに異なる時間に出力される複数の走査開始信号を生成する回路部をさらに含む、請求項８に記載の表示装置。
【請求項１６】
前記走査開始信号の一部は前記ステージ群の最後のステージの出力に同期されて入力される、請求項１５に記載の表示装置。
【請求項１７】
前記表示領域を有する表示板部をさらに含み、
前記シフトレジスタは前記表示板部に集積されている、請求項８に記載の表示装置。
【請求項１８】
前記表示装置は液晶表示装置である、請求項８に記載の表示装置。
【請求項１９】
前記液晶表示装置は半透過型（ｔｒａｎｓｆｌｅｃｔｉｖｅ  ｔｙｐｅ）である、請求項１８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置用シフトレジスタ及びこれを含む表示装置に関する。
【背景技術】
【０００２】
最近、重くて大きい陰極線管（ｃａｔｈｏｄｅ  ｒａｙ  ｔｕｂｅ、ＣＲＴ）に代わって有機発光表示装置（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ  ｄｉｓｐｌａｙ）、プラズマ表示装置（ｐｌａｓｍａ  ｄｉｓｐｌａｙ  ｐａｎｅｌ、ＰＤＰ）、液晶表示装置（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ、ＬＣＤ）のような平板表示装置が活発に開発されている。
【０００３】
ＰＤＰは気体放電によって発生するプラズマを利用して文字や映像を表示する装置であり、有機発光表示装置は特定有機物または高分子などの電界発光を利用して文字または映像を表示する。液晶表示装置は、２つの表示板の間に入っている液晶層に電場を印加し、この電場の強さを調節して液晶層を通過する光の透過率を調節することによって、所望の画像を得る。
【０００４】
このような表示装置の中で、特に携帯電話などに使用される中小型表示装置として、外部と内部に各々表示板部を備えたデュアル表示装置が活発に開発されている。
このようなデュアル表示装置は、内部に装着される主表示板部、外部に装着される副表示板部、外部からの入力信号を伝達する配線が具備された駆動可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ、ＦＰＣ）、主表示板部と副表示板部とを連結する補助ＦＰＣ及びこれらを制御するための統合チップ（ｉｎｔｅｇｒａｔｅｄ  ｃｈｉｐ）を含む。
【０００５】
デュアル表示装置の中で、例えば、液晶表示装置と有機発光表示装置は、スイッチング素子を含む画素と表示信号線が設けられた表示板と、表示信号線のうちのゲート線にゲートオン電圧とゲートオフ電圧を送出して画素のスイッチング素子を導通／遮断するゲート駆動部と、表示信号線のうちのデータ線にデータ電圧を送出して導通したスイッチング素子を通じて画素に印加するデータ駆動部とを含み、統合チップは、主表示板部と副表示板部のゲート駆動部とデータ駆動部を制御するための制御信号及び駆動信号を生成し、主に主表示板部にＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）形態で装着されている。
【０００６】
一方、このような中小型表示装置はもちろん、大型表示装置においても、原価節減などのために、ゲート駆動部が画素のスイッチング素子と同一の工程で形成されて表示板部に集積するように構成する場合がある。
ゲート駆動部は、実質的にシフトレジスタとして互いに接続されていて、一列に配列されている複数のステージを含み、第１ステージが走査開始信号の印加を受けてゲート出力を送出すると同時に、次のステージにキャリー出力（ｃａｒｒｙ  ｏｕｔｐｕｔ）を送出して順にゲート出力を生成する。
【０００７】
しかし、画面全体を表示せずに一部だけを表示する、いわゆる一部駆動モード（ｐａｒｔｉａｌ  ｏｐｅｒａｔｉｏｎ  ｍｏｄｅ）の場合にも、走査開始信号は第１ステージに入力されて全てのステージが動作しなければならないので、電力消費が激しい。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明が目的とする技術的課題は、一部駆動モードを実現することで消費電力を減らすことができるシフトレジスタ及びこれを含む表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
このような技術的課題を達成するための本発明の一実施形態によって、画素及びこれに接続されている信号線がそれぞれ設けられている少なくとも２つの表示領域を有する表示装置用シフトレジスタであって、互いに接続されていて順に出力信号を生成する複数のステージをそれぞれ含む少なくとも２つのステージ群を含み、前記各ステージ群は前記表示領域のうちの１つに属する前記信号線に前記出力信号を送出する。
【００１０】
前記ステージ群のうちの少なくとも１つは走査開始信号の印加を受けるように構成できる。
前記各ステージ群の第１ステージに前記走査開始信号を入力するように構成でき、前記走査開始信号は、上に隣接したステージ群の最後のステージの出力と同期して入力することができる。
【００１１】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子並びに第１及び第２クロック端子を有するように構成できる。
前記各ステージは、前記第１クロック端子に接続されている第１端子、第１接続点に接続されている第２端子及び前記出力端子に接続されている第３端子を有する第１スイッチング素子と、前記セット端子に共通に接続されている第１及び第２端子と、前記第１接続点に接続されている第３端子を有する第２スイッチング素子と、前記第１接続点に接続されている第１端子、前記リセット端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第３スイッチング素子と、前記第１接続点に接続されている第１端子、第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第４スイッチング素子と、前記出力端子に接続されている第１端子、前記第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第５スイッチング素子と、前記出力端子に接続されている第１端子、前記第２クロック端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第６スイッチング素子と、前記第２接続点に接続されている第１端子、前記第１接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第７スイッチング素子と、前記第１クロック端子と前記第２接続点との間に接続されている第１キャパシタと、前記第１接続点と前記出力端子との間に接続されている第２キャパシタとを含むように構成できる。
【００１２】
前記第１〜第７スイッチング素子は非晶質シリコンで構成することができる。
本発明の１つの特徴による表示装置は、スイッチング素子を各々含む複数の画素と、前記スイッチング素子にそれぞれ接続されている複数の信号線をそれぞれ含む少なくとも２つの表示領域、及び互いに接続されていて、順に出力信号を生成して前記表示領域のうちの１つに属する信号線に印加する複数のステージをそれぞれ含む少なくとも２つのステージ群を含むシフトレジスタを含む。
【００１３】
前記ステージ群のうちの少なくとも１つは走査開始信号の印加を受けるように構成でき、前記各ステージ群の第１ステージには前記走査開始信号が入力されるように構成できる。
前記走査開始信号は、上に隣接したステージ群の最後のステージの出力と同期して入力されるように構成できる。
【００１４】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子並びに第１及び第２クロック端子を有するように構成できる。
前記各ステージは、前記第１クロック端子に接続されている第１端子、第１接続点に接続されている第２端子及び前記出力端子に接続されている第３端子を有する第１トランジスタと、前記セット端子に共通に接続されている第１及び第２端子と、前記第１接続点に接続されている第３端子を有する第２トランジスタと、前記第１接続点に接続されている第１端子、前記リセット端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第３トランジスタと、前記第１接続点に接続されている第１端子、第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第４トランジスタと、前記出力端子に接続されている第１端子、前記第２接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第５トランジスタと、前記出力端子に接続されている第１端子、前記第２クロック端子に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有する第６トランジスタと、前記第２接続点に接続されている第１端子、前記第１接続点に接続されている第２端子及び前記ゲートオフ電圧端子に接続されている第３端子を有するトランジスタと、前記第１クロック端子と前記第２接続点との間に接続されている第１キャパシタと、前記第１接続点と前記出力端子との間に接続されている第２キャパシタとを含む構成とすることができる。
【００１５】
前記第１〜第７トランジスタは非晶質シリコンで構成することができる。
一方、前記表示装置は互いに異なる時間に出力される複数の走査開始信号を生成する回路部をさらに含むことができ、前記走査開始信号の一部は前記ステージ群の最後のステージの出力に同期して入力されるように構成できる。
また、前記表示装置は前記表示領域を有する表示板部をさらに含み、前記シフトレジスタは前記表示板部に集積することができる。
【００１６】
前記表示装置は液晶表示装置とすることができ、前記液晶表示装置は半透過型（ｔｒａｎｓｆｌｅｃｔｉｖｅ  ｔｙｐｅ）であり得る。
【発明の効果】
【００１７】
本発明によれば、シフトレジスタを複数の群に分け、必要な部分だけを表示することによって、消費電力をさらに減らすことができる。
【発明を実施するための最良の形態】
【００１８】
添付した図面を参照して、本発明の実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。
図面において、いろいろな層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似する部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。
【００１９】
以下、本発明の実施形態による表示装置について、添付した図面を参照して詳細に説明し、液晶表示装置を一例として説明する。
図１は本発明の一実施形態による液晶表示装置の概略図であり、図２は本発明の一実施形態による液晶表示装置のブロック図であり、図３は本発明の一実施形態による液晶表示装置の１つの画素に対する等価回路図である。
【００２０】
以下において、ゲート駆動部４００は、特別な言及がなければ、ゲート駆動部４００Ｍまたはゲート駆動部４００Ｓであり得る。
図１に示すように、本発明の一実施形態による表示装置は、主表示板部３００Ｍと副表示板部３００Ｓ、主表示板部３００Ｍに付着されたＦＰＣ（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ）６５０、主表示板部３００Ｍと副表示板部３００Ｓとの間に付着された補助ＦＰＣ６８０及び表示板部３００Ｍ上に装着された統合チップ７００を含む。
【００２１】
ＦＰＣ６５０は、主表示板部３００Ｍの１つの端縁付近に取り付けられている。また、組立状態でＦＰＣ６５０を折り畳んだ時、主表示板部３００Ｍの一部を露出する開口部６９０を有している。開口部６９０の下側には外部からの信号が入力される入力部６６０が設けられており、その他の入力部６６０と統合チップ７００、統合チップ７００と主表示板部３００Ｍの電気的接続のための複数の信号線（図示せず）を備えている。これら信号線は、統合チップ７００と接続される地点及び主表示板部３００Ｍに付着される地点でほぼ幅が広くなってパッド（図示せず）を形成する。
【００２２】
補助ＦＰＣ６８０は、主表示板部３００Ｍの他の端縁と、副表示板部３００Ｓの１つの端縁との間に付着されており、統合チップ７００と副表示板部３００Ｓとの電気的接続のための信号線ＳＬ２、ＤＬを備える。
各表示板部３００Ｍ、３００Ｓは、画面をなす表示領域３１０Ｍ、３１０Ｓと周辺領域３２０Ｍ、３２０Ｓとを含み、周辺領域３２０Ｍ、３２０Ｓには光を遮断するための遮光層（図示せず）（“ブラックマトリックス”）を設けることができる。ＦＰＣ６５０及び補助ＦＰＣ６８０は、この遮光領域３２０Ｍ、３２０Ｓに付着されている。
【００２３】
図２に示したように、各表示板部３００Ｍ、３００Ｓは、複数のゲート線Ｇ1〜Ｇnと複数のデータ線Ｄ1〜Ｄmとを含む複数の表示信号線、これに接続されていて、ほぼ行列状に配列された複数の画素ＰＸ及びゲート線Ｇ1〜Ｇnに信号を供給するゲート駆動部４００を含み、画素と表示信号線Ｇ1〜Ｇn、Ｄ1〜Ｄmのほとんどは表示領域３１０Ｍ、３１０Ｓ内に位置し、ゲート駆動部４００Ｍ、４００Ｓは周辺領域３２０Ｍ、３２０Ｓに各々位置する。ゲート駆動部４００Ｍ、４００Ｓが位置する側の周辺領域３２０Ｍ、３２０Ｓはもう少し大きい幅を有する。
【００２４】
また、図１に示したように、主表示板部３００Ｍのデータ線Ｄ1〜Ｄmのうちの一部は、補助ＦＰＣ６８０を通じて副表示板部３００Ｓに接続されている。つまり、２つの表示板部３００Ｍ、３００Ｓは、データ線Ｄ1〜Ｄmのうちの一部を共有する形態であり、図面にはそのうちの１つのＤＬを示した。
上部表示板２００は下部表示板１００より大きさが小さくて下部表示板１００の一部領域が露出され、この領域にデータ線Ｄ1〜Ｄmが延長されてデータ駆動部５００と接続される。ゲート線Ｇ1〜Ｇnは、また、周辺領域３２０Ｍ、３２０Ｓによって覆われた領域に延長され、ゲート駆動部４００Ｍ、４００Ｓと接続される。
【００２５】
表示信号線Ｇ1〜Ｇn、Ｄ1〜Ｄmは、ＦＰＣ６５０、６８０と接続される地点で大体幅が広くなってパッド（図示せず）をなし、表示板部３００Ｍ、３００ＳとＦＰＣ６５０、６８０は、これらパッドの電気的接続のための異方性導電膜（図示せず）によって付着されている。
各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、ｎ）ゲート線Ｇiとｊ番目（ｊ＝１、２、ｍ）データ線Ｄjに接続された画素ＰＸは、信号線Ｇi、Ｄjに接続されたスイッチング素子Ｑと、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）ＣLC及びストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）ＣSTとを含む。ストレージキャパシタＣSTは必要に応じて省略できる。
【００２６】
スイッチング素子Ｑは、下部表示板１００に設けられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇiと接続されており、入力端子はデータ線Ｄjと接続されており、出力端子は液晶キャパシタＣLC及びストレージキャパシタＣST と接続されている。
液晶キャパシタＣLCは、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を２つの端子とし、２つの電極１９１、２７０の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑと接続され、共通電極２７０は上部表示板２００の全面に形成されており、共通電圧Ｖｃｏｍの印加を受ける。図３に示す例とは異なり、共通電極２７０を下部表示板１００に設けることもでき、この時には２つの電極１９１、２７０のうちの少なくとも１つを線状または棒状に構成することができる。
【００２７】
液晶キャパシタＣLCの補助的な役割を果たすストレージキャパシタＣSTは、下部表示板１００に設けられた別個の信号線（図示せず）と画素電極１９１とが絶縁体を介在して重畳することにより構成されるもので、この別個の信号線には共通電圧Ｖｃｏｍなどの決められた電圧が印加される。これとは異なり、ストレージキャパシタＣSTは、画素電極１９１が絶縁体を媒介としてすぐ上の前段ゲート線と重畳することによって構成することもできる。
【００２８】
一方、色表示を実現するためには、各画素ＰＸが基本色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）のうちの１つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に基本色を表示するように（時間分割）して、これら基本色の空間的、時間的合計によって所望の色相を認識できるようにする。基本色の例としては、赤色、緑色、青色など三原色がある。  図３は空間分割の一例として、カラーフィルタ２３０を設けることにより、各画素ＰＸが画素電極１９１に対応する上部表示板２００の領域に基本色のうちの１つを表すように構成することを示している。図３とは異なって、カラーフィルタ２３０を、下部表示板１００の画素電極１９１上または下に形成することもできる。
【００２９】
液晶表示板組立体３００の外側面には、光を偏光させる少なくとも１つの偏光子（図示せず）が付着されている。
階調電圧生成部８００は、画素ＰＸの透過率と係わる２組の階調電圧集合（または基準階調電圧集合）を生成する。２組のうちの１組は共通電圧Ｖｃｏｍに対して正の値を有し、他の１組は負の値を有する。
【００３０】
ゲート駆動部４００Ｍ、４００Ｓは、ゲート線Ｇ1〜Ｇnに接続されてスイッチング素子Ｑを導通することができるゲートオン電圧Ｖonと、スイッチング素子Ｑを遮断することができるゲートオフ電圧Ｖoffとの組み合わせからなるゲート信号をゲート線Ｇ1〜Ｇnに印加する。ゲート駆動部４００Ｍ、４００Ｓは、画素のスイッチング素子Ｑと同一の工程によって形成され集積されており、信号線ＳＬ１、ＳＬ２を通じて統合チップ７００とそれぞれ接続されている。
【００３１】
データ駆動部５００は、液晶表示板組立体３００のデータ線Ｄ1〜Ｄmに接続されており、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線Ｄ1〜Ｄmに印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を全て提供することではなく、決められた数の基準階調電圧のみを提供する場合に、データ駆動部５００は基準階調電圧を分圧して全体階調に対する階調電圧を生成し、この中でデータ信号を選択する。
【００３２】
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。
統合チップ７００は、連結部６６０とＦＰＣ６５０に設けられた信号線を通じて外部の信号を受信し、処理した信号を主表示板部３００Ｍの周辺領域３２０Ｍと補助ＦＰＣ６８０に設けられた配線を通じて主表示板部３００Ｍ及び副表示板部３００Ｓに供給することによってこれらを制御し、図２に示した階調電圧生成部８００、データ駆動部５００及び信号制御部６００などを含む。
【００３３】
次に、このような液晶表示装置の表示動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御器（図示せず）から入力映像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどがある。
【００３４】
信号制御部６００は、入力映像信号Ｒ、Ｇ、Ｂと入力制御信号に基づいて入力映像信号Ｒ、Ｇ、Ｂを液晶表示板組立体３００の動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送出し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴをデータ駆動部５００に送出する。
【００３５】
ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶと、ゲートオン電圧Ｖonの出力周期を制御する少なくとも１つのクロック信号とを含む。ゲート制御信号ＣＯＮＴ１は、また、ゲートオン電圧Ｖonの持続時間を限定する出力イネーブル信号ＯＥをさらに含む構成とすることができる。
データ制御信号ＣＯＮＴ２は、１つの行の画素ＰＸに対する映像データの伝送開始を知らせる水平同期開始信号ＳＴＨ、データ線Ｄ1〜Ｄmにデータ信号の印加を指示するロード信号ＬＯＡＤ及びデータクロック信号ＨＣＬＫを含む。データ制御信号ＣＯＮＴ２は、また、共通電圧Ｖｃｏｍに対するデータ信号の電圧極性（以下、“共通電圧に対するデータ信号の電圧極性”を略して、“データ信号の極性"と言う）を反転させる反転信号ＲＶＳをさらに含む構成とすることができる。
【００３６】
信号制御部６００からのデータ制御信号ＣＯＮＴ２によって、データ駆動部５００は１つの行の画素ＰＸに対するデジタル映像信号ＤＡＴを受信し、各デジタル映像信号ＤＡＴに対応する階調電圧を選択することによって、デジタル映像信号ＤＡＴをアナログデータ信号に変換した上で、これを該当データ線Ｄ1〜Ｄmに印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖonをゲート線Ｇ1〜Ｇnに印加し、このゲート線Ｇ1〜Ｇnに接続されたスイッチング素子Ｑを導通させる。このことにより、データ線Ｄ1〜Ｄmに印加されたデータ信号が導通したスイッチング素子Ｑを通じて該当画素ＰＸに印加される。
【００３７】
画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍとの差は、液晶キャパシタＣLCの充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列を異にし、そのため液晶層３を通過する光の偏光が変化する。このような偏光の変化は表示板組立体３００に付着された偏光子によって光の透過率変化に現れる。
１水平周期（“１Ｈ”とも言い、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一である）を単位としてこのような過程を繰り返すことによって、全てのゲート線Ｇ1〜Ｇnに対し順にゲートオン電圧Ｖonを印加し、全ての画素ＰＸにデータ信号を印加して１フレームの映像を表示する。
【００３８】
１フレームが終了すれば、次のフレームが始まり、各画素ＰＸに印加されるデータ信号の極性が直前のフレームでの極性と反対になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（“フレーム反転”）。この時、１フレーム内でも反転信号ＲＶＳの特性によって１つのデータ線を通じて流れるデータ信号の極性を反転させることもでき（例：行反転、点反転）、１つの画素行に印加されるデータ信号の極性を互いに反転させることもできる（例:列反転、点反転）。
【００３９】
次に、本発明の一実施形態による液晶表示装置について、図４〜図７を参照して詳細に説明する。
図４は本発明の一実施形態による液晶表示装置の部分駆動の一例であり、図５は本発明の一実施形態によるゲート駆動部のブロック図である。図６は図５に示したゲート駆動部用シフトレジスタのｊ番目ステージの回路図の一例であり、図７は図５に示したゲート駆動部の信号波形図である。
【００４０】
図４を見れば、主表示板部３００Ｍまたは副表示板部３００Ｓに表示できる画面の一例として、日付及び時間などを表している。この時、画面に全部表示するものではなく、一部の領域にだけ部分的に表示を行う。
以下、画面全体を駆動する全体駆動だけでなく、部分的に駆動できる部分駆動を行う表示装置の駆動装置について説明する。
【００４１】
図５に示したゲート駆動部４００は一列に配列されていて、ゲート線Ｇ1〜Ｇnにそれぞれ接続されている複数のステージ４１０を含むシフトレジスタであって、複数の走査開始信号ＳＴＶ１〜ＳＴＶ４、複数のクロック信号ＣＬＫ１、ＣＬＫ２及びゲートオフ電圧Ｖoffが入力される。また、シフトレジスタ４００は、所定個数のゲート線Ｇ1〜Ｇnにそれぞれ接続されている４つのステージ群４１１〜４１４を含む。
【００４２】
各ステージ４１０は、セット端子Ｓ、ゲート電圧端子ＧＶ、一対のクロック端子ＣＫ１、ＣＫ２、リセット端子Ｒ及びゲート出力端子ＯＵＴを有している。
各ステージ、例えば、ｊ番目ステージＳＴｊのセット端子Ｓには前段ステージＳＴ（ｊ−１）のゲート出力、つまり、前段ゲート出力Ｇｏｕｔ（ｊ−１）が、リセット端子Ｒには後段ステージＳＴ（ｊ＋１）のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋１）が入力され、クロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＬＫ１、ＣＬＫ２が入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力される。ゲート出力端子ＯＵＴはゲート出力Ｇｏｕｔ（ｊ）を送出する。
【００４３】
但し、各ステージ群４１１〜４１４において、第１ステージには前段ゲート出力の代わりに走査開始信号ＳＴＶ１〜ＳＴＶ４が各々入力される。ｊ番目ステージＳＴ（ｊ）のクロック端子ＣＫ１にクロック信号ＣＬＫ１が、クロック端子ＣＫ２にクロック信号ＣＬＫ２が入力される場合、これに隣接した（ｊ−１）番目及び（ｊ＋１）番目ステージＳＴ（ｊ−１）、ＳＴ（ｊ＋１）のクロック端子ＣＫ１にはクロック信号ＣＬＫ２が、クロック端子ＣＫ２にはクロック信号ＣＬＫ１が入力される。
【００４４】
各クロック信号ＣＬＫ１、ＣＬＫ２は画素のスイッチング素子Ｑを駆動できるように、電圧レベルがハイである場合はゲートオン電圧Ｖonと同一であり、ローである場合はゲートオフ電圧Ｖoffと同一であることが好ましい。図７に示したように、各クロック信号ＣＬＫ１、ＣＬＫ２はデューティ比が５０％であり、２つのクロック信号ＣＬＫ１、ＣＬＫ２の位相差は１８０゜であり得る。
【００４５】
図６に示すように、本発明の一実施形態によるゲート駆動部４００の各ステージ、例えば、ｊ番目ステージは複数のＮＭＯＳトランジスタＴ１〜Ｔ７とキャパシタＣ１、Ｃ２を含む。しかし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用することもできる。また、キャパシタＣ１、Ｃ２は実際に、工程の際に形成されるゲートとドレーン／ソース間寄生容量（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）であり得る。
【００４６】
トランジスタＴ１はクロック端子ＣＫ１と出力端ＯＵＴとの間に接続されており、制御端子は接続点Ｊ１に接続されている。
トランジスタＴ２の入力端子と制御端子はセット端子Ｓに共通に接続されており、出力端子は接続点Ｊ１に接続されている。
トランジスタＴ３、Ｔ４は接続点Ｊ１とゲート電圧端子ＧＶとの間に並列に接続されており、トランジスタＴ３の制御端子はリセット端子Ｒに接続されており、トランジスタＴ４の制御端子は接続点Ｊ２に接続されている。
【００４７】
トランジスタＴ５、Ｔ６は出力端ＯＵＴとゲート電圧端子ＧＶとの間に接続されており、トランジスタＴ５の制御端子は接続点Ｊ２に、トランジスタＴ６の制御端子はクロック端子ＣＫ２に接続されている。
トランジスタＴ７は接続点Ｊ２とゲート電圧端子ＧＶとの間に接続されており、制御端子は接続点Ｊ１に接続されている。
【００４８】
キャパシタＣ１はクロック端子ＣＫ１と接続点Ｊ２との間に、キャパシタＣ２は接続点Ｊ１と出力端ＯＵＴとの間に接続されている。
以下、このようなステージの動作について、ｊ番目ステージＳＴｊを例に挙げて説明する。
説明の便宜のために、クロック信号ＣＬＫ１、ＣＬＫ２のハイレバルに相当する電圧を高電圧と言い、クロック信号ＣＬＫ１、ＣＬＫ２のローレベルに相当する電圧の大きさはゲートオフ電圧Ｖoffと同一であり、これを低電圧と言う。
【００４９】
まず、クロック信号ＣＬＫ２及び前段ゲート出力Ｇｏｕｔ（ｊ−１）がハイになれば、トランジスタＴ２、Ｔ６、Ｔ７が導通する。そうすると、トランジスタＴ２は高電圧を接続点Ｊ１に伝達し、トランジスタＴ６は低電圧を出力端ＯＵＴに伝達し、トランジスタＴ７は低電圧を接続点Ｊ２に伝達する。これによって、トランジスタＴ１が導通してクロック信号ＣＬＫ１が出力端ＯＵＴに出力されるが、この時のクロック信号ＣＬＫ１が低電圧であるので、出力電圧Ｇｏｕｔ（ｊ）は低電圧になる。これと同時に、キャパシタＣ１は両端の電圧が同一であるため充電が行われない反面、キャパシタＣ２は高電圧と低電圧との差に相当する大きさの電圧を充電する。
【００５０】
この時、クロック信号ＣＬＫ１及び後段ゲート出力Ｇｏｕｔ（ｊ＋１）はローであり、接続点Ｊ２もローであるので、これに制御端子が接続されているトランジスタＴ３、Ｔ４、Ｔ５は全てオフの状態である。
次に、クロック信号ＣＬＫ２及び前段ゲート出力Ｇｏｕｔ（ｊ−１）がローになれば、トランジスタＴ６及びトランジスタＴ２が遮断される。これによって、キャパシタＣ２が浮遊状態になってトランジスタＴ１は導通状態を維持する。
【００５１】
この時、クロック信号ＣＬＫ１がハイになるので、出力端ＯＵＴの電圧はハイに変わり、接続点Ｊ１の電位はキャパシタＣ２によって高電圧より電位がさらに上昇する。図７にはその直前の電圧と同一であるように示しているが、実際には高電圧よりさらに上昇する。
この時、後段ゲート出力Ｇｏｕｔ（ｊ＋１）及び接続点Ｊ２がローであるので、トランジスタＴ５、Ｔ６も遮断状態である。従って、出力端ＯＵＴはクロック信号ＣＬＫ１にだけ接続され、低電圧とは遮断されて高電圧を送出する。
【００５２】
一方、キャパシタＣ１は、両端の電位差に相当する電圧を充電する。
次に、後段ゲート出力Ｇｏｕｔ（ｊ＋１）及びクロック信号ＣＬＫ２がハイになり、クロック信号ＣＬＫ１がローになれば、トランジスタＴ３が導通して接続点Ｊ１に低電圧を伝達する。これによって、接続点Ｊ１に制御端子が接続されているトランジスタＴ７が遮断されてキャパシタＣ１が浮遊状態になり、接続点Ｊ２は直前の電圧である低電圧を維持する。この時、クロック信号ＣＬＫ１がローであるので、キャパシタＣ１の両端の電圧は０Ｖとなる。
【００５３】
これと同時に、出力端ＯＵＴは、トランジスタＴ１が遮断されてクロック信号ＣＬＫ１との接続が遮断される反面、トランジスタＴ６が導通して低電圧に接続されるので、低電圧を送出する。
次に、クロック信号ＣＬＫ１がハイになれば、キャパシタＣ１の一端の電圧が高電圧に変わりながらキャパシタＣ１の他端、つまり、接続点Ｊ２の電圧も高電圧に変わってキャパシタＣ１の両端電圧を０Ｖに維持する。これによって、トランジスタＴ４が導通しながら接続点Ｊ１に低電圧を伝達するので、トランジスタＴ１は遮断状態を維持し続け、トランジスタＴ５が導通して低電圧を出力端ＯＵＴに伝達するので、出力端ＯＵＴは低電圧を送出し続ける。
【００５４】
以降には、前段ゲート出力Ｇｏｕｔ（ｊ−１）がハイになるまで接続点Ｊ１の電圧は低電圧を維持し、接続点Ｊ２の電圧はキャパシタＣ１によってクロック信号ＣＬＫ１と同期して変化する。従って、出力端ＯＵＴはクロック信号ＣＬＫ１がハイであり、クロック信号ＣＬＫ２がローである時は、トランジスタＴ５が低電圧と接続され、その反対の場合にはトランジスタＴ６を通じて低電圧と接続される。
【００５５】
このような方式により、ステージ４１０は、前段ゲート信号Ｇｏｕｔ（ｊ−１）及び後段ゲート信号Ｇｏｕｔ（ｊ＋１）に基づき、クロック信号ＣＬＫ１、ＣＬＫ２に同期して、ゲート信号Ｇｏｕｔ（ｊ）を生成する。
一方、前述したように、本発明の一実施形態による表示装置のシフトレジスタ４００は複数のステージ群４１１〜４１４を含み、各ステージ４１１〜４１４は所定数のゲート線Ｇ1〜Ｇnにそれぞれ接続されている。
【００５６】
各ステージ群４１１〜４１４の第１ステージＳＴ１、ＳＴ（ｊ−１）、ＳＴ（ｋ）、ＳＴ（ｌ）は、前段ステージのゲート出力の代わりに第１〜第４走査開始信号ＳＴＶ１〜ＳＴＶ４を各々受信する。つまり、各ステージ群４１１〜４１４、特にステージ群４１２〜４１４の第１ステージＳＴ（ｊ−１）、ＳＴ（ｋ）、ＳＴ（ｌ）は、上側に隣接したステージ群４１１〜４１３の最後のステージ（図示せず）には接続されていない。
【００５７】
この時、例えば、第３走査開始信号ＳＴＶ３が入力される場合には、ステージ群４１３だけ動作して画面の一部だけ表示し、第４走査開始信号ＳＴＶ４が入力される場合には、ステージ群４１４だけ動作して画面の一部だけ表示する。また、第１及び第３走査開始信号ＳＴＶ１、ＳＴＶ３を共に入力することもでき、第２及び第４走査開始信号ＳＴＶ２、ＳＴＶ４を共に入力することもできる。
【００５８】
このような走査開始信号ＳＴＶ１〜ＳＴＶ４の選択は、図８に示したような逆多重化器７１０を用いて行なうことができる。このような逆多重化器７１０は、図１に示した統合チップ７００に内蔵することができる。前述したように、第１〜第４走査開始信号ＳＴＶ１〜ＳＴＶ４のうちの１つまたは２つを選択して画面の一部分のみを表示することができ、順に全てを選択して画面全体を表示することもできる。
【００５９】
例えば、図９に示したように、第１ステージ群４１１の最後のステージの出力を‘Ｇｏｕｔ（ｊ−２）’、第２ステージ群４１２の最後のステージの出力を‘Ｇｏｕｔ（ｋ−１）’、そして第３ステージ群４１３の最後の出力を‘Ｇｏｕｔ（ｌ−１）'とすれば、各ステージ群４１１〜４１３の最後のステージの出力Ｇｏｕｔ（ｊ−２）、Ｇｏｕｔ（ｋ−１）、Ｇｏｕｔ（ｌ−１）が生成される時、第２〜第４走査開始信号ＳＴＶ２〜ＳＴＶ４を入力すれば、前述した動作と同様に、順にゲート出力を送出して画面全体を表示することができる。つまり、各ステージ群４１１〜４１４の最後のステージの出力Ｇｏｕｔ（ｊ−２）、Ｇｏｕｔ（ｋ−１）、Ｇｏｕｔ（ｌ-１）に合せて、第２〜第４走査開始信号ＳＴＶ２〜ＳＴＶ４を入力すればよい。
【００６０】
一方、前述した前段及び後段ゲート出力Ｇｏｕｔ（ｊ−１）、Ｇｏｕｔ（ｊ＋１）の代わりに、別途のキャリー信号（ｃａｒｒｙ  ｓｉｇｎａｌ）を置いてセット端子Ｓ及びリセット端子Ｒに各々入力することができる。また、ステージ群４１１〜４１４を４個の群に分けたが、これは一例であり、２つ以上であれば充分である。
このような方式により、必要な部分のみを駆動して消費電力を減らすことができる。これはデュアル表示装置の外部表示板や、いわゆるスライドフォン（ｓｌｉｄｅ  ｐｈｏｎｅ）のような中小型液晶表示装置の場合に、反射及び透過モードで動作できる半透過型を主に使用するが、特に反射モードで図４のように時間や日付を示すために常に画面が表示されている状態では、部分駆動で消費電力をさらに減らすことができる。
【００６１】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるわけではなく、添付した請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による液晶表示装置の概略図である。
【図２】本発明の一実施形態による液晶表示装置のブロック図である。
【図３】本発明の一実施形態による液晶表示装置の１つの画素に対する等価回路図である。
【図４】本発明の一実施形態による液晶表示装置の部分駆動の一例である。
【図５】本発明の一実施形態によるゲート駆動部のブロック図である。
【図６】図５に示したゲート駆動部用シフトレジスタのｊ番目ステージの回路図の一例である。
【図７】図５に示したゲート駆動部の信号波形図である。
【図８】本発明の一実施形態による液晶表示装置の走査開始信号生成部の回路図の一例である。
【図９】図５に示したシフトレジスタの信号波形図である。
【符号の説明】
【００６３】
３  液晶層
１００  下部表示板
１９１  画素電極
２００  上部表示板
２３０  カラーフィルタ
２７０  共通電極
３００  液晶表示板組立体
４００、４００Ｍ、４００Ｓ  ゲート駆動部
５００  データ駆動部
６００  信号制御部
７００  統合チップ
８００  階調電圧生成部
Ｒ、Ｇ、Ｂ  入力映像データ
ＤＥ  データイネーブル信号
ＭＣＬＫ  メインクロック
Ｈｓｙｎｃ  水平同期信号
Ｖｓｙｎｃ  垂直同期信号
ＣＯＮＴ１  ゲート制御信号
ＣＯＮＴ２  データ制御信号
ＤＡＴ  出力映像信号
ＰＸ  画素
ＣＬＣ  液晶キャパシタ
ＣＳＴ  ストレージキャパシタ
Ｑ  スイッチング素子
ＳＴＶ  走査開始信号
ＣＬＫ１、ＣＬＫ２  第１及び第２クロック信号
【図１】
2007004176.tif 000003
【図２】
2007004176.tif 000004
【図３】
2007004176.tif 000005
【図４】
2007004176.tif 000006
【図５】
2007004176.tif 000007
【図６】
2007004176.tif 000008
【図７】
2007004176.tif 000009
【図８】
2007004176.tif 000010
【図９】
2007004176.tif 000011