(57)【要約】【課題】  取り扱いが容易で、下地層との高い選択性を有するハードマスクを用いた半導体製造方法を提供する。【解決手段】  Ｓｉ基板１上又は前記Ｓｉ基板上に形成されたＳｉを含む下地膜２、３上に、ＳｉＯＣ膜を形成する工程と、前記ＳｉＯＣ膜に、アッシング処理を施す工程と、前記アッシング処理を施したＳｉＯＣ膜４’を、Ｆを含むウエット処理により選択的に除去する工程を備える。【選択図】  図４
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上又は前記Ｓｉ基板上に形成されたＳｉを含む下地膜上に、ＳｉＯＣ膜を形成する工程と、
前記ＳｉＯＣ膜に、アッシング処理を施す工程と、
前記アッシング処理を施したＳｉＯＣ膜を、Ｆを含むウエット処理により選択的に除去する工程を備えることを特徴とする半導体製造方法。
【請求項２】
前記ＳｉＯＣ膜中のＣ含有量が１０〜５０ｗｔ％であることを特徴とする請求項1に記載の半導体製造方法。
【請求項３】
前記Ｓｉを含む下地膜は、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜の少なくともいずれかを含むことを特徴とする請求項１又は２に記載の半導体製造方法。
【請求項４】
前記ＳｉＯＣ膜を、パターニングする工程と、
前記パターニングされたＳｉＯＣ膜をマスクとして、前記Ｓｉを含む下地膜を除去する工程を備えることを特徴とする請求項1乃至３に記載の半導体製造方法。
【請求項５】
前記ＳｉＯＣ膜を、パターニングする工程と、
前記パターニングされたＳｉＯＣ膜をマスクとして、前記Ｓｉ基板にイオン注入を施す工程を備えることを特徴とする請求項1乃至３に記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばハードマスクを用いた加工工程を備える半導体製造方法に関する。
【背景技術】
【０００２】
半導体製造工程において、半導体基板や、その上層に形成された熱酸化膜、ＴＥＯＳ(Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ)膜、窒化膜などの下地層を加工する際、ハードマスクとして、下地層に対してウエット処理の選択性を有するＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜が用いられている（例えば特許文献１参照）。
【０００３】
しかしながら、通常ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜されるＢＳＧ膜は、吸湿性が高く、膜中のボロンが表面に析出するなどから、取り扱いが難しく、異物の除去などを要するために工程が増加するといった問題を生じていた。
【特許文献１】特開２００２−２４６３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、取り扱いが容易で、下地層との高い選択性を有するハードマスクを用いた半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、Ｓｉ基板上又は前記Ｓｉ基板上に形成されたＳｉを含む下地膜上に、ＳｉＯＣ膜を形成する工程と、前記ＳｉＯＣ膜に、アッシング処理を施す工程と、前記アッシング処理を施したＳｉＯＣ膜を、Ｆを含むウエット処理により選択的に除去する工程を備えることを特徴とする半導体製造方法が提供される。
【発明の効果】
【０００６】
本発明の一実施態様によれば、半導体製造方法において、取り扱いが容易で、下地層との高い選択性を有するハードマスクを用いることが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施形態について、図を参照して説明する。
【０００８】
（実施形態１）
本実施形態の半導体製造工程における素子分離領域形成工程を図１〜５に示す。
【０００９】
先ず、図１に示すように、シリコン基板１上にシリコン酸化膜２、ＣＶＤシリコン窒化膜３を順次形成した後、Ｃ含有量１２ｗｔ％のＳｉＯＣ膜４を形成する。さらにレジスト膜を塗布し、リソグラフィー技術によりパターニングしてレジストパターン５を形成する。
【００１０】
次いで、図２に示すように、レジストパターン５をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術によりＳｉＯＣ膜４、シリコン窒化膜３、シリコン酸化膜２をパターニングする。そして、図３に示すように、酸素プラズマによりレジストパターン５を剥離するとともに、ＳｉＯＣ膜４をアッシング処理する（ＳｉＯＣ膜４’）。
【００１１】
次いで、図４に示すように、アッシング処理されたＳｉＯＣ膜４’をハードマスクとして、ＲＩＥ技術によりシリコン基板１をパターニングし、素子分離領域となるトレンチ６を形成する。
【００１２】
そして、例えば希釈したＨＦやＮＨ４ＦなどＦを含むウエット処理を施す。ＳｉＯＣ膜４’は、アッシング処理によりＣが抜けて膜密度が低くなっているため、Ｆを含むウエット処理により、図５に示すように、シリコン基板１、シリコン酸化膜２、シリコン窒化膜３に対して選択的に除去される。
【００１３】
このように、アッシング処理されたＳｉＯＣ膜は、シリコン基板や、シリコン酸化膜、シリコン窒化膜といった下地に対して、Ｆを含むウエット処理において十分な選択比を有することから、基板、下地を加工後、サイドエッチングなどの不具合を生ずることなく除去することができる。したがって、従来の取り扱いが難しいＢＳＧ膜に替えて、半導体製造工程を通して低誘電率膜として用いられるＳｉＯＣ膜をハードマスクとして用いることが可能となる。
【００１４】
また、本実施形態においては、素子分離領域の形成工程に適用しているが、これに限定されるものではなく、その他ハードマスクを用いた加工に適宜用いることが可能である。
【００１５】
（実施形態２）
本実施形態の半導体製造工程におけるＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造形成工程を図６〜１１に示す。
【００１６】
先ず、図６に示すように、シリコン基板１１上にシリコン酸化膜１２を形成し、ポリシリコン膜を形成後、ＲＩＥ技術によりパターニングし、ゲート電極１３を形成する。そして、イオン・インプランテーション技術により、不純物イオンを注入し、低濃度領域１４を形成する。
【００１７】
次いで、図７に示すように、全面にＣ含有量１７ｗｔ％のＳｉＯＣ膜１５を形成する。そして、図８に示すように、ＲＩＥ技術によりエッチバックを行い、ＳｉＯＣ側壁１５’を形成する。
【００１８】
次いで、図９に示すように、イオン・インプランテーション技術により、不純物イオンを注入してソース・ドレイン領域１６を形成し、ＬＤＤゲート構造を構成する。そして、図１０に示すように、酸素プラズマによりＳｉＯＣ側壁１５’をアッシング処理する（ＳｉＯＣ膜１５”）。
【００１９】
次いで、例えば希釈したＨＦやＮＨ４ＦなどＦを含むウエット処理を施す。ＳｉＯＣ側壁１５”は、アッシング処理によりＣが抜けて膜密度が低くなっているため、Ｆを含むウエット処理により、図１１に示すように、シリコン酸化膜１２、ゲート電極１３に対して選択的に除去される。
【００２０】
このように、アッシング処理されたＳｉＯＣ側壁は、シリコン酸化膜、ポリシリコン膜といった下地に対して、Ｆを含むウエット処理において十分な選択比を有することから、イオン注入後、サイドエッチングなどの不具合を生ずることなく除去することができる。
【００２１】
また、本実施形態においては、ＬＤＤ形成工程に適用しているが、これに限定されるものではなく、その他イオン注入工程に適宜用いることが可能である。
【００２２】
これら実施形態において、ＳｉＯＣ膜のＣ含有量を、１２ｗｔ％、１７ｗｔ％としたが、Ｃ含有量は、１０〜５０ｗｔ％であることが必要である。１０ｗｔ％未満であると、アッシング後の膜密度が高く、Ｆを含むウエット処理において選択比５以上の十分な選択比を取ることができず、５０ｗｔ％を超えると、アッシングにより膜密度が低くなりすぎ、下地を加工する際にマスク耐性がなくなり、マスク材として十分に機能しなくなってしまうためである。より好ましくは１２〜１７ｗｔ％である。
【００２３】
また、下地としてシリコン酸化膜、シリコン窒化膜、ポリシリコン膜を用いているが、シリコン酸化膜としては、例えばシリコン熱酸化膜やＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）によるＴＥＯＳ膜などが挙げられる。
【００２４】
また、アッシング処理においてはＯ２を含むガスが用いられるが、Ｈ２、Ｈ２ＯなどＨ原子、Ｏ原子を含むガスを混合していても良い。
【００２５】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様における素子分離領域形成工程を示す図。
【図２】本発明の一態様における素子分離領域形成工程を示す図。
【図３】本発明の一態様における素子分離領域形成工程を示す図。
【図４】本発明の一態様における素子分離領域形成工程を示す図。
【図５】本発明の一態様における素子分離領域形成工程を示す図。
【図６】本発明の一態様におけるＬＤＤ構造形成工程を示す図。
【図７】本発明の一態様におけるＬＤＤ構造形成工程を示す図。
【図８】本発明の一態様におけるＬＤＤ構造形成工程を示す図。
【図９】本発明の一態様におけるＬＤＤ構造形成工程を示す図。
【図１０】本発明の一態様におけるＬＤＤ構造形成工程を示す図。
【図１１】本発明の一態様におけるＬＤＤ構造形成工程を示す図。
【符号の説明】
【００２７】
１、１１  シリコン基板
２、１２  シリコン酸化膜
３  シリコン窒化膜
４、１５  ＳｉＯＣ膜
５  レジストパターン
６  トレンチ
１３  ゲート電極
１４  低濃度領域  
１６  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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