(57)【要約】【課題】少数の素子からなる基準電圧変更部を回路の内部に追加することで、入力ノイズに対して安定的な電圧比較回路を設計できるとともに、ヒステリシス電圧の大きさを正確に設定でき、抵抗値の変化を通してヒステリシス電圧の大きさを簡単に変更できるヒステリシス特性を有する電圧比較回路を提供する。【解決手段】基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとを互いに比較してハイレベルまたはローレベルの信号を出力する比較部４００と、前記比較部４００からローレベルの出力信号が発生するとき、前記基準電圧Ｖｒｅｆを変更する基準電圧変更部４１１を含んでヒステリシス特性を有する電圧比較回路を構成する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
基準電圧と入力電圧とを互いに比較してハイレベルまたはローレベルの信号を出力する比較部と、
前記比較部からローレベルの出力信号が発生するとき、前記基準電圧を変更する基準電圧変更部
を含むヒステリシス特性を有する電圧比較回路。
【請求項２】
前記比較部は、
前記入力電圧及び基準電圧で駆動されるスイッチング部と、
前記スイッチング部及び接地端子に連結されて電圧降下を発生する電圧降下手段と、
前記電圧降下手段に連結され、出力端子を通してハイレベルまたはローレベルの信号を出力する信号出力部と、
前記スイッチング部及び信号出力部に連結され、一定の電流量を維持するためのバイアス電流部
を含むことを特徴とする請求項１に記載のヒステリシス特性を有する電圧比較回路。
【請求項３】
前記スイッチング部は、
前記入力電圧で駆動される第１及び第２トランジスタと、
前記基準電圧で駆動される第３及び第４トランジスタ
を含むことを特徴とする請求項２に記載のヒステリシス特性を有する電圧比較回路。
【請求項４】
前記信号出力部は、
前記第２トランジスタ及び接地端子に連結され、前記電圧降下手段によって発生した電圧で駆動される第５トランジスタと、
前記第５トランジスタ及び接地端子に連結され、電源電圧によって駆動される第６トランジスタ
を含むことを特徴とする請求項３に記載のヒステリシス特性を有する電圧比較回路。
【請求項５】
前記第１乃至第４トランジスタは、ＰＮＰトランジスタであり、前記第５及び第６トランジスタは、ＮＰＮトランジスタであることを特徴とする請求項４に記載のヒステリシス特性を有する電圧比較回路。
【請求項６】
前記電圧降下手段は、電流ミラー関係にある第７及び第８トランジスタによって構成されることを特徴とする請求項２〜５のいずれか一項に記載のヒステリシス特性を有する電圧比較回路。
【請求項７】
前記第７及び第８トランジスタは、ＮＰＮトランジスタによって構成されることを特徴とする請求項６に記載のヒステリシス特性を有する電圧比較回路。
【請求項８】
前記基準電圧変更部は、
前記第３トランジスタ及び前記第４トランジスタに連結される第９トランジスタと、
前記第９トランジスタと直列に連結される第１抵抗と、
前記第１抵抗及び接地端子に連結され、前記第５及び第６トランジスタの共通端子に連結される第１０トランジスタ
を含むことを特徴とする請求項４または５に記載のヒステリシス特性を有する電圧比較回路。
【請求項９】
前記比較部は、
前記入力電圧が基準電圧より小さい場合、前記第２及び第５トランジスタがオンになり、前記第３及び第６トランジスタがオフになることで、出力端子を通してハイレバルの信号を出力することを特徴とする請求項８に記載のヒステリシス特性を有する電圧比較回路。
【請求項１０】
前記基準電圧変更部の前記第１０トランジスタは、オフになることを特徴とする請求項９に記載のヒステリシス特性を有する電圧比較回路。
【請求項１１】
前記比較部は、
前記入力電圧が基準電圧より大きい場合、前記比較部の前記第３及び第６トランジスタがオンになり、前記第２及び第５トランジスタがオフになることで、出力端子を通してローレベルの信号を出力することを特徴とする請求項８に記載のヒステリシス特性を有する電圧比較回路。
【請求項１２】
前記基準電圧変更部の前記第９及び第１０トランジスタは、オンになることを特徴とする請求項１１に記載のヒステリシス特性を有する電圧比較回路。
【請求項１３】
前記第１抵抗は、抵抗値を変化できる可変抵抗であることを特徴とする請求項１０または１２に記載のヒステリシス特性を有する電圧比較回路。
【請求項１４】
前記第６トランジスタを保護するために、前記第５トランジスタのコレクターと前記第１０トランジスタのベースとの間に第２抵抗を連結し、前記第５トランジスタのコレクターと前記第６トランジスタのベースとの間に第３抵抗を連結することを特徴とする請求項１０または１２に記載のヒステリシス特性を有する電圧比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス特性を有する電圧比較回路に関するものである。
【背景技術】
【０００２】
一般に、電圧比較回路は、入力電圧と基準電圧とを比較し、その差を増幅してハイ（Ｈｉｇｈ）またはロー（Ｌｏｗ）の信号を出力する。従来の電圧比較回路は、出力にノイズ補償機能がないため、別途のアナログまたはデジタル補償回路を追加して用いていた。
【０００３】
このとき、前記ノイズ問題を解決するために前記電圧比較回路に追加される回路には、ヒステリシス特性を有するシュミットトリガー（Ｓｃｈｍｉｔｔ  Ｔｒｉｇｇｅｒ）回路がある。しかし、前記シュミットトリガー回路は、その特性上、正のしきい電圧（Ｖｔｈ＋）及び負のしきい電圧（Ｖｔｈ−）を決定するにおいて、工程の変化に敏感であるという短所を有する。
【０００４】
したがって、最近、電圧比較回路は、それ自体にヒステリシス特性を持たせて設計している。
【０００５】
ヒステリシス特性を有する電圧比較回路は、入力電圧と基準電圧とを比較した後、入力電圧が基準電圧より高い場合、ハイまたはローの信号を出力することで、入力信号を比較するのに用いる。
【０００６】
ここで、ヒステリシス特性とは、出力の変わるポイントが２箇所あり、上位基準電圧及び下位基準電圧を有することをいう。
【０００７】
一方、ノイズに強い電圧比較回路を実現するためには、その電圧比較回路にヒステリシス特性を持たせて設計すべきであるが、ヒステリシス特性が工程によって変わると、電圧比較回路自体でエラーが発生するようになり、半導体全体の信頼性に問題が生じる。
【０００８】
図１は、従来の電圧比較回路１００を示した回路図である。図１に示すように、従来の電圧比較回路１００は、前記入力電圧Ｖｉｎで駆動される第１及び第２トランジスタ１０１，１０２と、前記基準電圧Ｖｒｅｆで駆動される第３及び第４トランジスタ１０３，１０４と、前記第２及び第３トランジスタ１０２，１０３と接地端子に連結されて電圧降下を発生する電圧降下手段１０５と、前記第２トランジスタ１０２及び接地端子に連結され、前記電圧降下手段１０５によって発生した電圧で駆動される第５トランジスタ１０６と、前記第５トランジスタ１０６及び接地端子に連結され、電源電圧によって駆動される第６トランジスタ１０７と、前記第１、第４、第５及び第６トランジスタ１０１，１０４，１０６，１０７と前記第２及び第３トランジスタ１０２，１０３の共通端子に連結され、一定の電流量を維持するためのバイアス電流部１０８とから構成される。
【０００９】
ここで、前記第１乃至第４トランジスタ１０１〜１０４は、ＰＮＰトランジスタであり、前記第５及び第６トランジスタ１０６，１０７はＮＰＮトランジスタである。
【００１０】
また、前記電圧降下手段１０５は、電流ミラー関係にある第７及び第８トランジスタ１０５ａ，１０５ｂからなり、前記第７及び第８トランジスタ１０５ａ，１０５ｂは、ＮＰＮトランジスタからなる。
【００１１】
以下、上記のように構成された従来の電圧比較回路１００が、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較してハイまたはローレベルの信号を出力する過程を、図２に基づいて説明する。
【００１２】
図２は、従来の電圧比較回路の動作過程及びそれによる出力信号を示した図であり、（ａ）は、前記電圧比較回路の時間による入力電圧Ｖｉｎ及び基準電圧を示したもので、（ｂ）は、前記電圧比較回路の時間による出力信号Ｖｏｕｔを示したものである。
【００１３】
まず、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより小さい場合、すなわちＡ区間である場合、ＰＮＰトランジスタの特性上、第２トランジスタ１０２がオンになり、第３トランジスタ１０３がオフになることで、前記電圧比較回路１００のバイアス電流I1aはI2aに流れるようになる。その結果、前記電圧降下手段１０５で電圧降下が発生するようになり、前記第５トランジスタ１０６のエミッタに所定大きさの電圧が印加される。このとき、前記電圧の大きさは、前記第５トランジスタ１０６のしきい電圧より大きいので、前記第５トランジスタ１０６はオンになる。前記第６トランジスタ１０７のエミッタには、前記第５トランジスタ１０６のコレクター−エミッタ電圧が印加されるが、この電圧は、通常、０．１Ｖ程度で前記第６トランジスタ１０７のしきい電圧の大きさに達しないので、前記第６トランジスタ１０７はオフになる。
【００１４】
したがって、前記電圧比較回路１００の出力端子には、電源電圧ＶＤＤが印加されるようになり、（ｂ）に示すように、ハイレベルの信号が出力される。
【００１５】
一方、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより大きい場合、すなわち、Ｂ区間である場合、ＰＮＰトランジスタの特性上、第２トランジスタ１０２がオフになり、第３トランジスタ１０３がオンになることで、前記電圧比較回路１００のバイアス電流I1aはI3aに流れるようになる。その結果、前記電圧降下手段１０５で電圧降下が発生しなくなり、前記第５トランジスタ１０６をオンにするエミッタ電圧が印加されないので、前記第５トランジスタ１０６はオフになる。
【００１６】
したがって、前記第６トランジスタ１０７のエミッタには、前記電圧比較回路１００の電源電圧ＶＤＤが印加されるようになり、（ｂ）に示すように、前記第６トランジスタ１０７がオンになり、前記電圧比較回路１００の出力端子には、ローレベルの信号が出力される。
【００１７】
図３は、従来の電圧比較回路の入力ノイズによる出力信号を示した図で、（ａ）は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより大きい区間において、ノイズが発生するときの入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆを示したもので、（ｂ）は、前記ノイズが発生するときの出力信号を示したものである。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図３に示すように、従来の電圧比較回路においては、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより大きい区間で前記入力電圧ＶｉｎにノイズＣが発生した場合にも、電圧比較回路の出力がローレベルを維持してこそ安定的な電圧比較回路といえる。しかしながら、従来の電圧比較回路は、前記ノイズＣに対しても反応してハイレベルの信号を出力するという点で、入力ノイズに対して不安定であるという問題点があった。
【００１９】
本発明は、上記の問題点を解決するためになされたものであり、その目的は、少数の素子からなる基準電圧変更部を回路の内部に追加することで、入力ノイズに対して安定的な電圧比較回路を設計できるとともに、ヒステリシス電圧の大きさを正確に設定でき、抵抗値の変化を通してヒステリシス電圧の大きさを簡単に変更できるヒステリシス特性を有する電圧比較回路を提供することにある。
【課題を解決するための手段】
【００２０】
上述の目的を達成するために、本発明によるヒステリシス特性を有する電圧比較回路は、基準電圧と入力電圧とを互いに比較してハイレベルまたはローレベルの信号を出力する比較部と、前記比較部からローレベルの出力信号が発生するとき、前記基準電圧を変更する基準電圧変更部を含む。
【００２１】
ここで、一実施形態では、前記比較部は、前記入力電圧及び基準電圧で駆動されるスイッチング部と、前記スイッチング部及び接地端子に連結されて電圧降下を発生する電圧降下手段と、前記電圧降下手段に連結され、出力端子を通してハイレベルまたはローレベルの信号を出力する信号出力部と、前記スイッチング部及び信号出力部に連結されて一定の電流量を維持するためのバイアス電流部を含む。
【００２２】
このとき、一実施形態では、前記スイッチング部は、前記入力電圧で駆動される第１及び第２トランジスタと、前記基準電圧で駆動される第３及び第４トランジスタを含む。
【００２３】
また、一実施形態では、前記信号出力部は、前記第２トランジスタ及び接地端子に連結され、前記電圧降下手段によって発生した電圧で駆動される第５トランジスタと、前記第５トランジスタ及び接地端子に連結され、電源電圧によって駆動される第６トランジスタを含む。
【００２４】
また、一実施形態では、前記スイッチング部の前記第１乃至第４トランジスタは、ＰＮＰトランジスタであり、前記信号出力部の前記第５及び第６トランジスタは、ＮＰＮトランジスタである。
【００２５】
また、一実施形態では、前記電圧降下手段は、電流ミラー関係にある第７及び第８トランジスタによって構成される。
【００２６】
このとき、一実施形態では、前記第７及び第８トランジスタは、ＮＰＮトランジスタによって構成される。
【００２７】
一方、前記基準電圧変更部は、前記第３トランジスタ及び第４トランジスタに連結される第９トランジスタと、前記第９トランジスタと直列に連結される第１抵抗と、前記第１抵抗及び接地端子に連結され、前記第５及び第６トランジスタの共通端子に連結される第１０トランジスタを含むことを特徴とする。
【００２８】
一方、一実施形態では、前記比較部は、前記入力電圧が基準電圧より小さい場合、前記第２及び第５トランジスタがオンになり、前記第３及び第６トランジスタがオフになることで、出力端子を通してハイレバルの信号を出力する。
【００２９】
このとき、一実施形態では、前記基準電圧変更部の前記第１０トランジスタは、オフになる。
【００３０】
一方、一実地形態では、前記比較部は、前記入力電圧が基準電圧より大きい場合、前記第３及び第６トランジスタがオンになり、前記第２及び第５トランジスタがオフになることで、出力端子を通してローレベルの信号を出力する。
【００３１】
このとき、一実施形態では、前記基準電圧変更部の前記第９及び第１０トランジスタは、オンになる。
【００３２】
一方、一実施形態では、前記基準電圧変更部の前記第１抵抗は、抵抗値を変化できる可変抵抗である。
【００３３】
また、一実施形態では、前記信号出力部の前記第６トランジスタを保護するために、前記第５トランジスタのコレクターと前記第１０トランジスタのベースとの間に第２抵抗を連結し、前記第５トランジスタのコレクターと前記第６トランジスタのベースとの間に第３抵抗を連結する。
【発明の効果】
【００３４】
本発明によるヒステリシス特性を有する電圧比較回路によると、少数の素子からなる基準電圧変更部を回路の内部に追加することで、入力ノイズに対して安定的な電圧比較回路を設計できるという効果がある。
【００３５】
また、可変抵抗を用いて基準電圧変更部を構成することで、抵抗値の変化を通してヒステリシス電圧の大きさを正確に設定でき、ヒステリシス電圧の大きさを簡単に変更できるという効果がある。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の例示的な実施形態を図面に基づいて説明する。本発明はこの例示的実施形態に限定されない。
【００３７】
図４は、本発明による電圧比較回路を示した回路図である。図４に示すように、本発明による電圧比較回路は、基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとを互いに比較してハイレベルまたはローレベルの信号を出力する比較部４００と、前記比較部４００からローレベルの出力信号が発生するとき、前記基準電圧Ｖｒｅｆを変更する基準電圧変更部４１１と、から構成される。
【００３８】
ここで、前記比較部４００は、前記入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆで駆動されるスイッチング部４０１と、前記スイッチング部４０１及び接地端子に連結されて電圧降下を発生する電圧降下手段４０５と、前記電圧降下手段４０５に連結され、出力端子を通してハイレベルまたはローレベルの信号を出力する信号出力部４０２と、前記スイッチング部４０１及び信号出力部４０２に連結され、一定の電流量を維持するためのバイアス電流部４０８と、から構成される。
【００３９】
このとき、前記スイッチング部４０１は、前記入力電圧Ｖｉｎで駆動される第１及び第２トランジスタ４０１ａ，４０１ｂと、前記基準電圧Ｖｒｅｆで駆動される第３及び第４トランジスタ４０１ｃ，４０１ｄと、から構成される。
【００４０】
また、前記信号出力部４０２は、前記第２トランジスタ４０１ｂ及び接地端子に連結され、前記電圧降下手段４０５によって発生した電圧で駆動される第５トランジスタ４０２ａと、前記第５トランジスタ４０２ａ及び接地端子に連結され、電源電圧ＶＤＤによって駆動される第６トランジスタ４０２ｂと、から構成される。
【００４１】
このとき、前記第１乃至第４トランジスタ４０１ａ〜４０１ｄは、ＰＮＰトランジスタであり、前記第５及び第６トランジスタ４０２ａ，４０２ｂは、ＮＰＮトランジスタである。
【００４２】
また、前記電圧降下手段４０５は、電流ミラー関係にある第７及び第８トランジスタ４０５ａ，４０５ｂからなり、前記第７及び第８トランジスタ４０５ａ，４０５ｂはＮＰＮトランジスタからなる。
【００４３】
一方、前記基準電圧変更部４１１は、前記第３トランジスタ４０１ｃ及び第４トランジスタ４０１ｄに連結される第９トランジスタ４１２と、前記第９トランジスタ４１２に直列に連結される第１抵抗４１３と、前記第１抵抗４１３及び接地端子に連結され、前記第５及び第６トランジスタ４０２ａ，４０２ｂの共通端子に連結される第１０トランジスタ４１４とから構成される。
【００４４】
ここで、前記第１抵抗４１３は、抵抗値を変化できる可変抵抗であり、前記可変抵抗の抵抗値を変化することで、後述するヒステリシス電圧の大きさを正確に設定でき、かつ、ヒステリシス電圧の大きさを簡単に変更できる。
【００４５】
また、前記第６トランジスタ４０２ｂに印加される電圧が前記第６トランジスタ４０２ｂのしきい電圧（通常、０.７Ｖ）より大きい場合、前記第６トランジスタ４０２ｂはオンになる。したがって、全ての電源電圧ＶＤＤが前記第６トランジスタ４０２ｂのエミッタに印加される場合、前記第６トランジスタ４０２ｂの規格電圧より大きい電圧が印加されるので、前記第６トランジスタ４０２ｂが損傷される恐れがある。そのため、前記第５トランジスタ４０２ａのコレクターと前記第１０トランジスタ４１４のベースとの間に第２抵抗４０９を連結し、前記第５トランジスタ４０２ａのコレクターと前記第６トランジスタ４０２ｂのベースとの間に第３抵抗４１０を連結することで、前記第６トランジスタ４０２ｂのエミッタに過電圧がかかる現象を未然に防止できる。
【００４６】
以下、上記のように構成された本発明による電圧比較回路が、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較してハイまたはローレベルの信号を出力する過程を説明する。
【００４７】
まず、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより小さい場合、ＰＮＰトランジスタの特性上、第２トランジスタ４０１ｂがオンになり、第３トランジスタ４０１ｃがオフになることで、前記電圧比較回路のバイアス電流I1bはI2bに流れるようになる。その結果、前記電圧降下手段４０５で電圧降下が発生するようになり、前記第５トランジスタ４０２ａのエミッタに所定大きさの電圧が印加される。このとき、前記電圧の大きさは、前記第５トランジスタ４０２ａのしきい電圧より大きいので、前記第５トランジスタ４０２ａはオンになる。
【００４８】
前記第６トランジスタ４０２ｂのエミッタには、前記第５トランジスタ４０２ａのコレクター−エミッタ電圧が印加されるが、この電圧は、通常、０.１Ｖ程度で前記第６トランジスタ４０２ｂのしきい電圧の大きさに達しないので、前記第６トランジスタ４０２ｂはオフになる。このとき、前記第６トランジスタ４０２ｂのエミッタと前記第１０トランジスタのエミッタ４１４とが連結されるので、前記第５トランジスタ４０２ａのコレクター−エミッタ電圧は、前記第１０トランジスタ４１４のエミッタにも印加されるようになり、前記第１０トランジスタ４１４もオフになる。したがって、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより小さい場合、前記基準電圧変更部４１１は、前記電圧比較回路に何らの影響も及ぼさない。
【００４９】
一方、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより大きい場合、ＰＮＰトランジスタの特性上、第２トランジスタ４０１ｂがオフになり、第３トランジスタ４０１ｃがオンになることで、前記電圧比較回路のバイアス電流I1bはI3bに流れるようになる。その結果、前記電圧降下手段４０５で電圧降下が発生しなくなり、前記第５トランジスタ４０２ａをオンにするエミッタ電圧が印加されないので、前記第５トランジスタ４０２ａはオフになる。
したがって、前記第６トランジスタ４０２ｂのエミッタには、前記電圧比較回路の電源電圧ＶＤＤが印加されるようになり、前記第６トランジスタ４０２ｂがオンになり、前記電圧比較回路の出力端子にはローレベルの信号が出力される。
【００５０】
このとき、前記第６トランジスタ４０２ｂのエミッタと前記第１０トランジスタ４１４のエミッタとが連結されるので、前記第１０トランジスタ４１４のエミッタにも電源電圧ＶＤＤが印加されるようになり、前記第１０トランジスタ４１４もオンになる。
【００５１】
したがって、前記第９トランジスタ４１２、第１抵抗４１３及び第１０トランジスタ４１４を通して電流が流れるようになり、前記第３トランジスタ４０１ｃのエミッタ電圧は、前記第９トランジスタ４１２のエミッタ−ベース電圧（以下、ＶBE）、前記第１抵抗４１３の両端にかかる電圧（以下、ＶR1）及び前記第１０トランジスタ４１４のコレクター−ベース電圧（以下、Ｖsａt）の合計で表すことができ、このときから、基準電圧がＶBE＋ＶR1＋Ｖsａt（以下、Ｖｒｅｆ'）に変更される。すなわち、図５は、本発明による電圧比較回路のヒステリシス特性を示した図で、図６は、本発明による電圧比較回路の入力ノイズによる出力信号を示した図として、（ａ）は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより大きい区間でノイズが発生するときの入力電圧Ｖｉｎ及び基準電圧Ｖｒｅｆを示したもので、（ｂ）は、前記ノイズが発生するときの出力信号を示したものである。図５に示すように、出力信号がハイレバルからローレベルに変わるときの基準電圧は、従来の基準電圧であるＶｒｅｆになるが、出力信号がローレベルからハイレベルに変わるときの基準電圧はＶｒｅｆ'になる。
【００５２】
したがって、ハイレバルからローレベルに出力信号が変更されたときから、前記入力電圧ＶｉｎがＶｒｅｆ'より小さい場合に限って、ハイレバルの信号が出力されることで、本発明による電圧比較回路は、ヒステリシス特性を有するようになる。また、図６に示すように、ヒステリシス電圧の大きさ（ＶｒｅｆとＶｒｅｆ'との差）より小さいノイズＥが発生する場合、前記ノイズＥに反応せずに、ローレベルの出力を維持するようになる。
【産業上の利用可能性】
【００５３】
以上のように、本発明にかかるヒステリシス特性を有する電圧比較回路は、入力ノイズに対して安定的な電圧比較回路を設計するのに有用であり、特に、可変抵抗を用いて構成した場合はヒステリシス電圧の正確な設定等に適している。
【図面の簡単な説明】
【００５４】
【図１】従来の電圧比較回路を示した回路図である。
【図２】従来の電圧比較回路の動作過程及びそれによる出力信号を示した図である。
【図３】従来の電圧比較回路の入力ノイズによる出力信号を示した図である。
【図４】本発明による電圧比較回路を示した回路図である。
【図５】本発明による電圧比較回路のヒステリシス特性を示した図である。
【図６】本発明による電圧比較回路の入力ノイズによる出力信号を示した図である。
【符号の説明】
【００５５】
４００  比較部
４０１  スイッチング部
４０１ａ  第１トランジスタ
４０１ｂ  第２トランジスタ
４０１ｃ  第３トランジスタ
４０１ｄ  第４トランジスタ
４０２  信号出力部
４０２ａ  第５トランジスタ
４０２ｂ  第６トランジスタ
４０５  電圧降下手段
４０５ａ  第７トランジスタ
４０５ｂ  第８トランジスタ
４０８  バイアス電流部
４０９  第２抵抗
４１０  第３抵抗
４１１  基準電圧変更部
４１２  第９トランジスタ
４１３  第１抵抗
４１４  第１０トランジスタ
Ｅ  入力ノイズ
Ｖｒｅｆ  基準電圧
Ｖｒｅｆ'  変更された基準電圧
【図１】
2007043667.tif 000003
【図２】
2007043667.tif 000004
【図３】
2007043667.tif 000005
【図４】
2007043667.tif 000006
【図５】
2007043667.tif 000007
【図６】
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