(57)【要約】【課題】クロック発振と外部クロックの増幅との両方で増幅器を兼用する際に、両方の機能を最大に発揮すること。【解決手段】ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は、入力端子Ｉｎに外部発振器Ｅｘｔ＿ＯＳＣからの外部基準クロック信号が供給可能な外部クロックモードと、入出力端子Ｉｎ・Ｏｕｔ間に振動子Ｘｔａｌが接続可能な発振器モードとで兼用される。動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒは、前者のモードと後者のモードで、ＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３をオフ状態とオン状態にそれぞれ制御する。パワーオン時の所定期間に、Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒのカウンタは入力端子Ｉｎの外部クロックのパルス数をカウントする。両者のモードは、カウンタのカウントアップ値の大小で区別できる。【選択図】図２
2007281643.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に振動子が接続可能で前記入力端子に外部基準クロック発振器からの外部基準クロック信号が供給可能なＣＭＯＳインバータ型増幅器と、
前記ＣＭＯＳインバータ型増幅器の前記入力端子と前記出力端子との間に接続されたＣＭＯＳアナログスイッチと、
半導体集積回路の外部からの動作モード指示情報に応答して半導体集積回路の動作モードを設定する動作モード設定回路とを具備し、
前記動作モード指示情報が前記ＣＭＯＳインバータ型増幅器の前記入力端子と前記出力端子との間に前記振動子が接続される発振器モードを指定する場合には、前記動作モード設定回路は前記ＣＭＯＳアナログスイッチをオン状態に制御するものであり、
前記動作モード指示情報が前記ＣＭＯＳインバータ型増幅器の前記入力端子に前記外部基準クロック発振器からの前記外部基準クロック信号が供給される外部クロックモードを指定する場合には、前記動作モード設定回路は前記ＣＭＯＳアナログスイッチをオフ状態に制御するものである半導体集積回路。
【請求項２】
前記動作モード設定回路は、外部電源電圧の投入時に前記ＣＭＯＳインバータ型増幅器の前記入力端子に供給される前記外部基準クロック信号のパルス数を計数するカウンターを含み、
前記カウンターは計数した前記パルス数が所定値に到達することに応答して所定のレベルのカウントアップ出力信号を出力するものであり、
前記外部クロックモードを指定する前記動作モード指示情報として、前記外部電源電圧の前記投入時に半導体集積回路外部から所定期間の間に前記所定値もしくはそれよりも多いパルス数の前記外部基準クロック信号を前記ＣＭＯＳインバータ型増幅器の前記入力端子に供給され、前記所定期間の間に前記所定のレベルの前記カウントアップ出力信号が前記カウンターから出力されることに応答して、前記動作モード設定回路は前記ＣＭＯＳアナログスイッチをオフ状態に制御するものであり、
前記発振器モードを指定する前記動作モード指示情報として、前記外部電源電圧の前記投入時に半導体集積回路外部から所定期間の間に前記所定値もしくはそれよりも多いパルス数の前記外部基準クロック信号の前記ＣＭＯＳインバータ型増幅器の前記入力端子への供給を禁止して、前記所定期間の間に前記所定のレベルの前記カウントアップ出力信号が前記カウンターから出力されないことに応答して、前記動作モード設定回路は前記ＣＭＯＳアナログスイッチをオン状態に制御する請求項１に記載の半導体集積回路。
【請求項３】
少なくとも前記動作モード指示情報が前記発振器モードを指定する場合は、前記所定期間の間に前記カウンターの出力により前記ＣＭＯＳインバータ型増幅器の増幅動作が禁止され前記ＣＭＯＳアナログスイッチはオフ状態に制御されている請求項２に記載の半導体集積回路。
【請求項４】
前記動作モード指示情報が前記外部クロックモードを指定する場合に前記所定期間の経過後に設定される前記ＣＭＯＳインバータ型増幅器の増幅能力よりも前記動作モード指示情報が前記発振器モードを指定する場合に前記所定期間の経過後に設定される前記ＣＭＯＳインバータ型増幅器の増幅能力が大きく設定されている請求項３に記載の半導体集積回路。
【請求項５】
前記動作モード指示情報が前記発振器モードを指定する場合に前記所定期間の前記経過後に設定される前記ＣＭＯＳインバータ型増幅器の前記増幅能力は、前記ＣＭＯＳインバータ型増幅器の入出力端子間に並列接続された補助のＣＭＯＳインバータ型増幅器の活性化により実現されている請求項４に記載の半導体集積回路。
【請求項６】
半導体集積回路外部から供給される外部リセット信号によりリセットされる内部コアを含み、
前記所定期間の経過後に前記外部リセット信号が供給されても前記動作モード設定回路のモード判定状態は前記外部リセット信号に応答してリセットされることなく保持される請求項１から請求項５のいずれかに記載の半導体集積回路。
【請求項７】
前記内部コアの動作が休止するスタンバイモードを有し、
前記所定期間の経過後に前記内部コアが前記スタンバイモードに設定されると、前記動作モード設定回路のモード判定状態は前記スタンバイモードに応答して破壊されることなく保持され、
半導体集積回路外部から前記外部リセット信号を供給することにより、前記スタンバイモードからのウェークアップが可能である請求項６に記載の半導体集積回路。
【請求項８】
前記内部コアは必要な時期に動作する随時動作の第１内部コアと、前記外部電源電圧が供給されている間は常時動作する第２内部コアとからなり、
前記随時動作の前記ＣＭＯＳインバータ型増幅器は、前記第１内部コアに随時動作のための随時動作クロックを供給するメイン発振回路の増幅器として動作するものであり、
前記第２内部コアに常時動作クロック信号を供給するサブ発振回路を更に含み、前記サブ発振回路は前記メイン発振回路よりも低消費電力の動作が可能とされ、
前記常時動作する前記第２内部コアから、前記スタンバイモードを維持するスタンバイモード制御信号が生成される請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発振器を構成するための増幅器と外部クロック信号を増幅する増幅器とを兼用する半導体集積回路に関し、特に増幅器は兼用されるが、クロック発振と外部クロックの増幅との両方の機能を最大に発揮するのに有益な技術に関する。
【背景技術】
【０００２】
シングルチップマイクロコンピュータのような半導体集積回路では、中央処理ユニット（ＣＰＵ）やその他の内部コアを動作させるために、基準クロック信号を必要とする。この基準クロックとして、半導体集積回路に基準クロック発振器の増幅器を持ちＩＣチップ内部で基準クロック信号を形成する場合と、半導体集積回路に外部基準クロック信号を増幅する増幅器を持ちＩＣチップ外部から外部基準クロック信号を供給する場合とがある。
【０００３】
下記の非特許文献１にはシングルチップマイクロコンピュータのシステムクロック発振器を構成するため、上記両方の機能に兼用される増幅器の２個のＩＣ外部端子に水晶発振子を接続する方法と、この増幅器の２個のＩＣ外部端子の一方の外部端子である入力端子に外部クロックを供給し他方の外部端子である出力端子をオープンとする方法とが記載されている。
【０００４】
【非特許文献１】Ｈ８／３７２４シリーズ  ハードウェアマニュアル  ＰＰ．１１７〜１２１．平成４年１１年  第２版、  株式会社  日立製作所  半導体事業部  発行
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明に先立って、上記両方の機能に兼用される増幅器を内蔵する半導体集積回路の開発に従事した。
【０００６】
開発に際しては、半導体集積回路の低消費電力化のニーズに対応する必要があった。そのため、本発明者等は、ＩＣのスタンバイ時の消費電力を削減するため、スタンバイ期間中に上記増幅器を非活性状態とすることを検討した。最近のＩＣはスタンバイ時の消費電力を削減するために、電源電圧が供給されている期間には常時動作の超低消費電力のサブ発振器からの低速動作クロックをタイマー回路やウェークアップ監視回路等の供給する一方、中央処理ユニット（ＣＰＵ）への高速クロックの供給を停止する。スタンバイからウェークアップへの移行要求に応答して、ＣＰＵへの高速クロックの供給が再開される。高速クロックは、上記両方の機能に兼用される増幅器のメイン発振器によって形成される。従って、高速クロックが生成されないスタンバイ期間には、上記増幅器を非活性状態として、消費電力を削減することができる。
【０００７】
しかし、本発明者等は、上記両方の機能に兼用される増幅器に関して検討を進めた結果、次のような結論に到達した。
【０００８】
すなわち、シングルチップマイクロコンピュータのような半導体集積回路は低コストが要求されるので、ＩＣはＣＭＯＳプロセスで製造される。従って、上記の増幅器もＣＭＯＳインバータ型増幅器で構成される。水晶発振子を用いてＣＭＯＳインバータ型増幅器に基準クロック信号を発振させるためには、発振開始時にＣＭＯＳインバータ型増幅器のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのゲートにバイアス電圧を供給する必要がある。ＣＭＯＳインバータ型増幅器のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのゲートは共通接続されて、発振入力端子となる。ＣＭＯＳインバータ型増幅器のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのドレインは共通接続されて、発振出力端子となる。発振入力端子と発振出力端子との間には、水晶発振子が接続される。周知のように、水晶発振子の等価回路はインダクタンスとキャパシタンスとの並列接続となる。水晶発振子の共振周波数では、Ｑ値（性能ファクター）が高ければ並列接続のインピーダンスは極めて高くなる。共振周波数では、水晶発振子の両端の信号は互いに逆位相となり、ＣＭＯＳインバータ型増幅器のゲート入力とドレイン出力との間も逆位相となるので、共振周波数でＣＭＯＳインバータ型増幅器と水晶発振子は発振動作を開始する。発振動作の開始時には、ＣＭＯＳインバータ型増幅器のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタのゲートに電源電圧のほぼ半分に等しいバイアス電圧を供給する必要がある。このために、ＣＭＯＳインバータ型増幅器の共通接続ドレインと共通接続ゲートとの間に直流バイアス素子を接続することにより、ＣＭＯＳインバータ型増幅器を自己バイアス型増幅器の回路形式に構成する必要がある。一方、周知のように水晶発振子の両端間の抵抗値は極めて高く、水晶発振子は上記の直流バイアス素子としては機能しない。
【０００９】
互いに逆位相のＣＭＯＳインバータ型増幅器のゲート入力とドレイン出力との間に接続される上記の直流バイアス素子の抵抗値はＭΩオーダーの高抵抗とすることで、この間の電流を制限して消費電力を削減する必要がある。しかし、低コストのＣＭＯＳプロセスで製造されるＩＣでは、受動素子の抵抗器の抵抗値をＭΩオーダーの高抵抗とするためには受動素子の抵抗器のチップ占有面積が極めて大きくなる。しかし、これではチップ面積が増大してコストアップとなるので、Ｍ（メガ）Ωオーダーの高抵抗はＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとの並列接続によるＣＭＯＳアナログスイッチで実現できる。素子サイズ（Ｗ／Ｌ：チャンネル幅／チャンネル長）の小さいＭＯＳトランジスタのゲート直下のチャンネルのコンダクタンス（インピーダンスの逆数）が低いので、ＣＭＯＳアナログスイッチによってＭΩオーダーの高抵抗が得られる。
【００１０】
図１は、本発明に先立って本発明者等によって検討された上記両方の機能に兼用される増幅器を内蔵したＩＣの内部回路と外部回路を示す図である。
【００１１】
同図において、破線より上の回路はＬＳＩチップの内部に形成されたＩＣ内部回路であり、破線より下の回路はＩＣ外部回路である。ＩＣ外部回路として、水晶共振回路Ｅｘｔ＿Ｘｔａｌが接続される場合と、ＩＣチップ外部から外部基準クロック信号を供給するための外部基準クロック発振器Ｅｘｔ＿ＯＳＣが接続される場合がある。前者の場合にはＩＣの入力端子Ｉｎ、出力端子Ｏｕｔに水晶共振回路Ｅｘｔ＿Ｘｔａｌの端子ＥＸＴＡＬ、ＸＴＡＬが接続され、後者の場合にはＩＣの入力端子Ｉｎに外部基準クロック発振器Ｅｘｔ＿ＯＳＣからの外部基準クロック信号が供給され出力端子Ｏｕｔはオープンにされる。この入力端子Ｉｎと出力端子Ｏｕｔとの間には、兼用機能のＣＭＯＳインバータ型増幅器ＡｍｐとＣＭＯＳアナログスイッチＲｆｂとが接続されている。ＩＣチップは、ＣＭＯＳインバータ型増幅器ＡｍｐとＣＭＯＳアナログスイッチＲｆｂとを制御する増幅器制御ユニットＡｍｐ＿Ｃｎｔと、波形整形器Ｗｖ＿Ｓｐとが形成されている。前者の場合も後者の場合にも、波形整形器Ｗｖ＿Ｓｐの出力からの内部クロック信号Ｉｎｔ＿ＣＬＫがＣＰＵ等の内部コアに供給される。尚、入力端子Ｉｎに接続された抵抗Ｒｐ＿Ｉｎと出力端子Ｏｕｔに接続された抵抗Ｒｐ＿Ｏｕｔとは、入出力の静電破壊防止抵抗である。また、水晶共振回路Ｅｘｔ＿Ｘｔａｌは、水晶発振子Ｘｔａｌ、容量Ｃ１、Ｃ２、ダンピング抵抗ＲｄＲｄにより構成されている。
【００１２】
水晶共振回路Ｅｘｔ＿Ｘｔａｌが接続される場合（以下、発振器モードと言う）に、ＣＭＯＳインバータ型増幅器ＡｍｐとＣＭＯＳアナログスイッチＲｆｂと水晶共振回路Ｅｘｔ＿Ｘｔａｌとにより発振動作を行うために、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル信号Ｅｎａｂｌｅ＿ＳＧとスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧとはそれぞれローレベルとハイレベルとされる。ローレベルのイネーブル信号Ｅｎａｂｌｅ＿ＳＧにより、ＣＭＯＳインバータ型増幅器Ａｍｐの制御トランジスタＭＰ２、ＭＮ２はそれぞれオンとオフとなり、ＰチャンネルＭＯＳトランジスタＭＰ１とＮチャンネルＭＯＳトランジスタＭＮ１とが水晶共振回路Ｅｘｔ＿Ｘｔａｌの端子ＥＸＴＡＬの信号を増幅して、増幅出力信号を水晶共振回路Ｅｘｔ＿Ｘｔａｌの端子ＸＴＡＬに供給することにより、発振動作が可能となる。この時、ハイレベルのスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧにより、ＣＭＯＳアナログスイッチＲｆｂのＰチャンネルＭＯＳトランジスタＭＰ３とＮチャンネルＭＯＳトランジスタＭＮ３がともにオン状態となり、ＣＭＯＳアナログスイッチＲｆｂによりＭΩオーダーの抵抗がＭＯＳトランジスタＭＰ１、ＭＮ１の共通接続ドレインと共通接続ゲートとの間に接続される。
【００１３】
この発振器モードでスタンバイ状態となると、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル信号Ｅｎａｂｌｅ＿ＳＧとスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧはそれぞれハイレベルとローレベルとされる。ハイレベルのイネーブル信号Ｅｎａｂｌｅ＿ＳＧにより、ＣＭＯＳインバータ型増幅器Ａｍｐの制御トランジスタＭＰ２、ＭＮ２はそれぞれオフとオンとなり、ＭＯＳトランジスタＭＰ１、ＭＮ１の増幅動作が停止される。また、ローレベルのスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧにより、ＣＭＯＳアナログスイッチＲｆｂのＰチャンネルＭＯＳトランジスタＭＰ３とＮチャンネルＭＯＳトランジスタＭＮ３がともにオフ状態となる。
【００１４】
外部基準クロック発振器Ｅｘｔ＿ＯＳＣが接続される場合（以下、外部クロックモードと言う）に、ＣＭＯＳインバータ型増幅器Ａｍｐにより外部基準クロック信号を増幅する増幅動作を行うために、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル信号Ｅｎａｂｌｅ＿ＳＧはローレベルとされる。この時、スイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧは、ハイレベルとされる。ローレベルのイネーブル信号Ｅｎａｂｌｅ＿ＳＧにより、ＣＭＯＳインバータ型増幅器Ａｍｐの制御トランジスタＭＰ２、ＭＮ２はそれぞれオンとオフとなり、ＰチャンネルＭＯＳトランジスタＭＰ１とＮチャンネルＭＯＳトランジスタＭＮ１とは入力端子Ｉｎに供給される外部基準クロック発振器Ｅｘｔ＿ＯＳＣからの外部基準クロック信号を増幅する。この時にも、ハイレベルのスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧにより、ＣＭＯＳアナログスイッチＲｆｂのＰチャンネルＭＯＳトランジスタＭＰ３とＮチャンネルＭＯＳトランジスタＭＮ３がともにオン状態となる。
【００１５】
この外部クロックモードでスタンバイ状態となると、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル信号Ｅｎａｂｌｅ＿ＳＧとスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧはそれぞれハイレベルとローレベルとされる。ハイレベルのイネーブル信号Ｅｎａｂｌｅ＿ＳＧにより、ＣＭＯＳインバータ型増幅器Ａｍｐの制御トランジスタＭＰ２、ＭＮ２はそれぞれオフとオンとなり、ＭＯＳトランジスタＭＰ１、ＭＮ１の増幅動作が停止される。また、ローレベルのスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧにより、ＣＭＯＳアナログスイッチＲｆｂのＰチャンネルＭＯＳトランジスタＭＰ３とＮチャンネルＭＯＳトランジスタＭＮ３がともにオフ状態となる。
【００１６】
しかし、この外部クロックモードにおいては、外部基準クロック発振器Ｅｘｔ＿ＯＳＣの出力インピーダンスが高くなると、出力端子Ｏｕｔから得られる増幅クロック信号の振幅が低下したり、増幅クロック信号の波形がなまることが判明した。これは、外部クロックモードにおいても、ＣＭＯＳアナログスイッチＲｆｂのＰチャンネルＭＯＳトランジスタＭＰ３とＮチャンネルＭＯＳトランジスタＭＮ３がともにオン状態に制御されていることに起因する。外部クロックモードにおいては、ＣＭＯＳインバータ型増幅器Ａｍｐの入出力端子間のＣＭＯＳアナログスイッチＲｆｂのオン状態の抵抗Ｒｏｎ＿ＲｆｂとＣＭＯＳインバータ型増幅器Ａｍｐの入力端子の外部基準クロック発振器Ｅｘｔ＿ＯＳＣの出力インピーダンスＺｏｕｔとにより、ＣＭＯＳインバータ型増幅器Ａｍｐは反転型負帰還増幅器として構成されている。この反転型負帰還増幅器の電圧ゲインＧｖは、Ｇｖ＝Ｒｏｎ＿Ｒｆｂ／Ｚｏｕｔとなる。従って、外部基準クロック発振器Ｅｘｔ＿ＯＳＣの出力インピーダンスＺｏｕｔが大きくなると、反転型負帰還増幅器の電圧ゲインＧｖが低下する。その結果、出力端子Ｏｕｔから得られる増幅クロック信号の振幅が低下したり、増幅クロック信号の波形がなまることになる。
【００１７】
外部クロックモードにおいて、ＣＭＯＳインバータ型増幅器Ａｍｐは外部基準クロック発振器Ｅｘｔ＿ＯＳＣから供給される外部基準クロック信号のハイレベルとローレベルとを直流増幅して、ハイレベルとローレベルの増幅クロック信号を生成する。ＣＭＯＳインバータ型増幅器Ａｍｐによる外部基準クロック信号の直流増幅に際しては、発振器モードのような自己バイアス型増幅器を構成するためのバイアス電圧は不必要である。従って、外部クロックモードにおいては、ＣＭＯＳアナログスイッチＲｆｂのＭＯＳトランジスタＭＰ３、ＭＮ３をオン状態に制御する必要はない。むしろ、外部クロックモードにおいては、ＣＭＯＳアナログスイッチＲｆｂのＭＯＳトランジスタＭＰ３、ＭＮ３をオン状態に制御することは上記の点において有害であることが、本発明者等の検討により明らかとされた。
【００１８】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、クロック発振と外部クロックの増幅との両方で増幅器を兼用する際に、両方の機能を最大に発揮することにある。
【００１９】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００２１】
すなわち、本発明のひとつの形態による半導体集積回路は、入力端子（Ｉｎ）と出力端子（Ｏｕｔ）との間に振動子（Ｘｔａｌ）が接続可能で前記入力端子（Ｉｎ）に外部基準クロック発振器（Ｅｘｔ＿ＯＳＣ）からの外部基準クロック信号が供給可能なＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）と、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記入力端子（Ｉｎ）と前記出力端子（Ｏｕｔ）との間に接続されたＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）と、半導体集積回路の外部からの動作モード指示情報に応答して半導体集積回路の動作モードを設定する動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）とを具備する。
【００２２】
前記動作モード指示情報が前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記入力端子（Ｉｎ）と前記出力端子（Ｏｕｔ）との間に前記振動子（Ｘｔａｌ）が接続される発振器モードを指定する場合には、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）は前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）をオン状態に制御する。
【００２３】
前記動作モード指示情報が前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記入力端子（Ｉｎ）に前記外部基準クロック発振器（Ｅｘｔ＿ＯＳＣ）からの前記外部基準クロック信号が供給される外部クロックモードを指定する場合には、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）は前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）をオフ状態に制御する（図２参照）。
【００２４】
本発明の前記ひとつの形態の手段によれば、クロック発振と外部クロックの増幅との両方で前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）は兼用されるが、両方の機能を最大に発揮することができる。
【００２５】
すなわち、発振器モードにおいては、前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）はオン状態に制御される。従って、オン状態の前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）の抵抗は、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）を自己バイアス型増幅器として動作させるための直流バイアス素子として機能する。その結果、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）と前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）と前記振動子（Ｘｔａｌ）とは、安定な発振動作を開始することができる。また、外部クロックモードにおいては、前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）はオフ状態に制御される。従って、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）は、反転型負帰還増幅器ではなく、反転型負帰還増幅器の負帰還電圧ゲインＧｖよりも大きなオープン電圧ゲインを持つ反転型オープンループ増幅器として構成される。その結果、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記出力端子（Ｏｕｔ）より、大きな振幅と正確なパルス波形の増幅クロック信号を得ることができる。
【００２６】
本発明の具体的な形態による半導体集積回路では、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）は、外部電源電圧（Ｖｄｄ＿Ｅｘｔ）の投入時に前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記入力端子（Ｉｎ）に供給される前記外部基準クロック信号のパルス数を計数するカウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）を含む（図４参照）。前記カウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）は計数した前記パルス数が所定値に到達することに応答して所定のレベル（ハイレベル）のカウントアップ出力信号（ＣＯＵＴ）を出力する。
【００２７】
前記外部クロックモードを指定する前記動作モード指示情報として、前記外部電源電圧（Ｖｄｄ＿Ｅｘｔ）の前記投入時に半導体集積回路外部から所定期間（Ｔｄ）の間に前記所定値もしくはそれよりも多いパルス数の前記外部基準クロック信号を前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記入力端子（Ｉｎ）に供給される。前記所定期間（Ｔｄ）の間に前記所定のレベル（ハイレベル）の前記カウントアップ出力信号（ＣＯＵＴ）が前記カウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）から出力されることに応答して、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）は前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）をオフ状態に制御する（図５参照）。
【００２８】
前記発振器モードを指定する前記動作モード指示情報として、前記外部電源電圧（Ｖｄｄ＿Ｅｘｔ）の前記投入時に半導体集積回路外部から所定期間（Ｔｄ）の間に前記所定値もしくはそれよりも多いパルス数の前記外部基準クロック信号の前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記入力端子（Ｉｎ）への供給を禁止する。前記所定期間（Ｔｄ）の間に前記所定のレベル（ハイレベル）の前記カウントアップ出力信号（ＣＯＵＴ）が前記カウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）から出力されないことに応答して、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）は前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）をオン状態に制御する（図６参照）。
【００２９】
本発明の前記具体的な形態の手段によれば、前記所定期間（Ｔｄ）の間に前記カウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）により計数される前記外部基準クロック信号のパルス数の大小により前記外部クロックモードと前記発振器モードとを簡単に指定することができる。
【００３０】
本発明の具体的な形態による半導体集積回路では、少なくとも前記動作モード指示情報が前記発振器モードを指定する場合は、前記所定期間（Ｔｄ）の間に前記カウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）の出力により前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の増幅動作が禁止され前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）はオフ状態に制御されている（図６参照）。
【００３１】
本発明の前記具体的な形態の手段によれば、前記発振器モードにおいて、前記所定期間（Ｔｄ）の間に前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）と前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）と前記振動子（Ｘｔａｌ）とが発振動作を開始して、前記カウンター（ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５）が発振パルスをカウントして、外部クロックモードとして誤って判定されることを回避することができる。外部クロックモードとして誤って判定されると、期間（Ｔ３）以降に前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）はオフ状態に制御され、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）と前記ＣＭＯＳアナログスイッチ（Ｒｆｂ、ＭＰ３、ＭＮ３）と前記振動子（Ｘｔａｌ）とが発振動作を停止する危険がある。すると、外部クロックも供給されていないので、半導体集積回路の内部コアは動作を開始することができない。
【００３２】
本発明の具体的な形態による半導体集積回路では、前記動作モード指示情報が前記外部クロックモードを指定する場合に前記所定期間（Ｔｄ）の経過後に設定される前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の増幅能力よりも前記動作モード指示情報が前記発振器モードを指定する場合に前記所定期間（Ｔｄ）の経過後に設定される前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の増幅能力が大きく設定されている。
【００３３】
前記外部クロックモードでは、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）は反転型負帰還増幅器の負帰還電圧ゲインＧｖよりも大きなオープン電圧ゲインを持つ反転型オープンループ増幅器として構成される。本発明の前記具体的な形態の手段によれば、前記外部クロックモードでの前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の増幅能力を小さくでき、消費電力を削減することができる。
【００３４】
本発明の具体的な形態による半導体集積回路では、前記動作モード指示情報が前記発振器モードを指定する場合に前記所定期間（Ｔｄ）の前記経過後に設定される前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の前記増幅能力は、前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）の入出力端子間に並列接続された補助のＣＭＯＳインバータ型増幅器（Ａｍｐ＿２）の活性化により実現されている（図６参照）。
【００３５】
本発明の具体的な形態による半導体集積回路は、半導体集積回路外部から供給される外部リセット信号（Ｅｘｔ＿Ｒｅｓｅｔ）によりリセットされる内部コア（Ｉｎｔ＿Ｃｏｒｅ）を含む。前記所定期間（Ｔｄ）の経過後に前記外部リセット信号（Ｅｘｔ＿Ｒｅｓｅｔ）が供給されても前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）のモード判定状態は前記外部リセット信号（Ｅｘｔ＿Ｒｅｓｅｔ）に応答してリセットされることなく保持される（図７、図８参照）。
【００３６】
本発明の前記具体的な形態の手段によれば、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）のモード判定状態は前記外部リセット信号（Ｅｘｔ＿Ｒｅｓｅｔ）で破壊されることが防止され、外部リセットの前に判定され設定された発振器モードもしくは外部クロックモードで動作を再開することができる。
【００３７】
本発明の具体的な形態による半導体集積回路は、前記内部コア（Ｉｎｔ＿Ｃｏｒｅ）の動作が休止するスタンバイモードを有する。前記所定期間（Ｔｄ）の経過後に前記内部コア（Ｉｎｔ＿Ｃｏｒｅ）が前記スタンバイモードに設定されると、前記動作モード設定回路（Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ）のモード判定状態は前記スタンバイモードに応答して破壊されることなく保持される（図７、図８参照）。半導体集積回路外部から前記外部リセット信号（Ｅｘｔ＿Ｒｅｓｅｔ）を供給することにより、前記スタンバイモードからのウェークアップが可能である（図９、図１０参照）。
【００３８】
本発明の更に具体的な形態による半導体集積回路では、前記内部コア（Ｉｎｔ＿Ｃｏｒｅ）は必要な時期に動作する随時動作の第１内部コア（ＣＰＵ、ＲＡＭ…）と、前記外部電源電圧（Ｖｄｄ＿Ｅｘｔ）が供給されている間は常時動作する第２内部コア（Ｔｉｍｅｒ、Ｓｔｂｙ＿Ｃｎｔ）とからなる。
【００３９】
前記随時動作の前記ＣＭＯＳインバータ型増幅器（Ａｍｐ＿１）は、前記第１内部コア（ＣＰＵ、ＲＡＭ…）に随時動作のための随時動作クロック（ＣＬＫ＿ｍａｉｎ）を供給するメイン発振回路の増幅器として動作する。
【００４０】
半導体集積回路は、前記第２内部コア（Ｔｉｍｅｒ、Ｓｔｂｙ＿Ｃｎｔ）に常時動作クロック信号（ＣＬＫ＿Ｓｕｂ＿ａｌｗｓ）を供給するサブ発振回路（Ｓｕｂ＿ＯＳＣ）を更に含み、前記サブ発振回路（Ｓｕｂ＿ＯＳＣ）は前記メイン発振回路よりも低消費電力の動作が可能とされる。前記常時動作する前記第２内部コア（Ｔｉｍｅｒ、Ｓｔｂｙ＿Ｃｎｔ）から、前記スタンバイモードを維持するスタンバイモード制御信号（Ｓｔｂｙ＿Ｃｎｔ＿ＳＧ）が生成される（図３参照）。
【発明の効果】
【００４１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００４２】
すなわち、本発明によれば、クロック発振と外部クロックの増幅との両方で増幅器を兼用する際に、両方の機能を最大に発揮することができる。
【発明を実施するための最良の形態】
【００４３】
≪半導体集積回路の構成≫
図２は、本発明のひとつの実施形態に従った半導体集積回路の構成を示す図である。
【００４４】
同図が図１と相違する点を、下記に説明する。
【００４５】
ＩＣの外部端子の外部電源電圧Ｖｄｄ＿Ｅｘｔと外部リセット信号Ｅｘｔ＿Ｒｅｓｅｔとが、増幅器に発振器モードもしくは外部クロックモードを指示するため使用されている。
【００４６】
ＩＣの内部回路として、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒとパワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒと内部コアＩｎｔ＿Ｃｏｒｅと補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２との４つの内部回路が追加されている。
【００４７】
動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒには、ＩＣの外部から外部電源電圧Ｖｄｄ＿Ｅｘｔと外部リセット信号Ｅｘｔ＿Ｒｅｓｅｔと外部基準クロック発振器Ｅｘｔ＿ＯＳＣもしくは発振器からの外部基準クロック入力信号Ｅｘｔ＿ＣＬＫとが供給され、増幅器制御ユニットＡｍｐ＿Ｃｎｔからイネーブル制御信号Ｅｎａｂｌｅ＿ＳＧとＣＭＯＳアナログスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧとが供給され、パワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒからパワーオンリセット信号ＰＯＮＲＳＴ＿ＳＧが供給される。ＣＭＯＳインバータ型増幅器Ａｍｐ＿１と補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の入出力端子が並列接続され、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１と補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の出力は波形形成回路Ｗｖ＿Ｓｐの入力に供給される。波形形成回路Ｗｖ＿Ｓｐより生成された内部クロック信号Ｉｎｔ＿ＣＬＫは、内部コアＩｎｔ＿Ｃｏｒｅに供給される。内部コアＩｎｔ＿Ｃｏｒｅより生成されたスタンバイ制御信号Ｓｔｂｙ＿Ｃｎｔ＿ＳＧは増幅器制御ユニットＡｍｐ＿Ｃｎｔに供給される。動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒから、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１と補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２とを制御する第１イネーブル制御信号ＥＮ１と第２イネーブル制御信号ＥＮ２とＣＭＯＳアナログスイッチＲｆｂを制御するＣＭＯＳアナログスイッチング制御信号ＲＦ＿ＣＮＴ＿ＳＧＲＦ＿ＣＮＴ＿ＳＧとが生成される。
【００４８】
図３は、図２の内部コアＩｎｔ＿Ｃｏｒｅの内部回路構成を示す図である。
【００４９】
同図に示すように、内部コアＩｎｔ＿Ｃｏｒｅは、波形形成回路Ｗｖ＿Ｓｐの出力からの随時動作クロック信号ＣＬＫ＿Ｍａｉｎとサブクロック発振回路Ｓｕｂ＿ＯＳＣからの低速随時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ｓｌｃｔとが供給される第１内部コアとしての中央処理ユニットＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリとしてのリードオンリーメモリ・フラッシュメモリＲＯＭ／Ｆｌａｓｈ、周辺モジュールＰｅｒ＿Ｍｏｄ、入出力ポートＩ／Ｏ  Ｐｏｒｔと、サブクロック発振回路Ｓｕｂ＿ＯＳＣからの常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓが供給される第２内部コアとしてのタイマーＴｉｍｅｒ、スタンバイ制御回路Ｓｔｂｙ＿Ｃｎｔとから構成されている。また、内部コアＩｎｔ＿Ｃｏｒｅの第１内部コアとしての中央処理ユニットＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリとしてのリードオンリーメモリ・フラッシュメモリＲＯＭ／Ｆｌａｓｈ、周辺モジュールＰｅｒ＿Ｍｏｄ、入出力ポートＩ／Ｏ  Ｐｏｒｔと第２内部コアとしてのタイマーＴｉｍｅｒ、スタンバイ制御回路Ｓｔｂｙ＿Ｃｎｔとは外部リセット信号Ｅｘｔ＿Ｒｅｓｅｔによりリセットされることができる。尚、サブクロック発振回路Ｓｕｂ＿ＯＳＣの消費電力は、図２のＣＭＯＳインバータ型増幅器Ａｍｐ＿１、Ａｍｐ＿２で構成されるメイン発振回路の消費電力よりも小さく設定されている。
【００５０】
図４は、図２の動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒの内部回路構成を示す図である。
【００５１】
同図に示すように、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒは、パワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒからのパワーオンリセット信号ＰＯＮＲＳＴ＿ＳＧが供給される遅延回路Ｄｌｙ＿Ｃｉｒを含み、遅延回路Ｄｌｙ＿ＣｉｒはＮチャンネルＭＯＳトランジスタＭＮ４、ＰチャンネルＭＯＳトランジスタＭＰ４、容量Ｃ４、インバータＩｎｖ１、Ｉｎｖ２、ＯＲ回路ＯＲ１、遅延器Ｄｅｌａｙとから構成されている。また、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒは、７段の１／２分周器で構成されたカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５を含み、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の１段目の１／２分周器には外部基準クロック発振器Ｅｘｔ＿ＯＳＣもしくは発振器からの外部基準クロック入力信号Ｅｘｔ＿ＣＬＫが供給される。動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒは、複数のゲート回路ＡＮＤ１、Ｉｎｖ３〜Ｉｎｖ７、ＮＡＮＤ１、ＡＮＤ２を含む。これらの複数のゲート回路には、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル制御信号Ｅｎａｂｌｅ＿ＳＧとＣＭＯＳアナログスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧと遅延回路Ｄｌｙ＿Ｃｉｒからの複数の信号とカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の７段目の１／２分周器からカウントアップ出力信号ＣＯＵＴとが供給されることにより、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１と補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２とを制御する第１イネーブル制御信号ＥＮ１と第２イネーブル制御信号ＥＮ２とＣＭＯＳアナログスイッチＲｆｂを制御するＣＭＯＳアナログスイッチング制御信号ＲＦ＿ＣＮＴ＿ＳＧとがインバータＩｎｖ８、ＮＡＮＤ回路ＮＡＮＤ１、ＡＮＤ回路ＡＮＤ２からそれぞれ生成される。特に、複数のゲート回路のインバータＩｎｖ３、Ｉｎｖ４、Ｉｎｖ５は、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の７段目の１／２分周器として動作する。
【００５２】
≪外部クロックモードの設定動作≫
図５は、外部クロックモードの図２に示したＩＣの外部クロックモードの判定動作とＣＭＯＳインバータ型増幅器Ａｍｐ＿１と補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２とＣＭＯＳアナログスイッチＲｆｂとを制御する制御設定動作とを説明する図である。
【００５３】
外部クロックモードを指定する動作モード指示情報として、半導体集積回路外部から所定期間Ｔｄの間に所定値である１２８個もしくはそれよりも多いパルス数の外部基準クロック入力信号Ｅｘｔ＿ＣＬＫがＩＣに供給される。時刻Ｔ０で電源電圧が投入されて、外部電源電圧Ｖｄｄ＿Ｅｘｔの供給が開始される。従って、時刻Ｔ０と時刻Ｔ１との間に、パワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒからのハイレベルのパワーオンリセット信号ＰＯＮＲＳＴ＿ＳＧが形成され、またハイレベルのカウンタリセット信号ＣＮＴＲ＿ＲｅｓｅｔによってカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の７段の１／２分周器は全て初期状態にリセットされる。また、時刻Ｔ０以降では、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル制御信号Ｅｎａｂｌｅ＿ＳＧとＣＭＯＳアナログスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧとはハイレベルに制御されている。時刻Ｔ１でカウンタリセット信号ＣＮＴＲ＿Ｒｅｓｅｔはハイレベルからローレベルに変化するので、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の７段の１／２分周器は外部基準クロック入力信号Ｅｘｔ＿ＣＬＫの分周動作による外部基準クロック入力信号Ｅｘｔ＿ＣＬＫのパルス数の計数動作を開始する。カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の１段目の１／２分周器の出力Ｃ１の周波数は、外部基準クロック入力信号Ｅｘｔ＿ＣＬＫの周波数の半分となる。カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の２段目の１／２分周器の出力Ｃ２の周波数は、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の１段目の１／２分周器の出力Ｃ１の周波数の半分となり、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の３段目の１／２分周器の出力Ｃ３の周波数は、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の２段目の１／２分周器の出力Ｃ２の周波数の半分となる。カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の３段目からインバータＩｎｖ３、Ｉｎｖ４、Ｉｎｖ５により構成された７段目の１／２分周器の動作は示されていないが、時刻Ｔ２で外部基準クロック入力信号Ｅｘｔ＿ＣＬＫのパルス数が所定値である１２８（＝２７）となると、７段目の１／２分周器のインバータＩｎｖ４の出力はローレベルからハイレベルに変化する。すると、時刻Ｔ２でインバータＩｎｖ６からのカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５のカウントアップ出力信号ＣＯＵＴも、ローレベルからハイレベルに変化する。時刻Ｔ１でパワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒからのパワーオンリセット信号ＰＯＮＲＳＴ＿ＳＧがハイレベルからローレベルに変化して所定期間Ｔｄが経過すると時刻Ｔ３で遅延回路Ｄｌｙ＿Ｃｉｒからの遅延出力信号Ｄｌｙ＿Ｏｕｔはローレベルからハイレベルに変化する。増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル制御信号Ｅｎａｂｌ＿ＳＧはハイレベルとなっているので、インバータＩｎｖ８の出力の第１イネーブル制御信号ＥＮ１は、時刻Ｔ３でＡＮＤ回路ＡＮＤ１の出力はローレベルからハイレベルに変化する。従って、時刻Ｔ３でインバータＩｎｖ８の第１イネーブル制御信号ＥＮ１はハイレベルからローレベルに変化するので、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は非活性状態から活性状態に変化する。また、既に時刻Ｔ２でインバータＩｎｖ６からのカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５のカウントアップ出力信号ＣＯＵＴはローレベルからハイレベルに変化しているので、Ｔ３以降でもＮＡＮＤ回路ＮＡＮＤ１の第２イネーブル制御信号ＥＮ２はハイレベルに維持され、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２は非活性状態に維持される。また、時刻Ｔ３以降でもＡＮＤ回路ＡＮＤ２のＣＭＯＳアナログスイッチング制御信号ＲＦ＿ＣＮＴ＿ＳＧもローレベルに維持され、ＣＭＯＳアナログスイッチＲｆｂのＭＯＳトランジスタＭＰ３、ＭＮ３はオフ状態に維持される。従って、時刻Ｔ３以降に活性状態のＣＭＯＳインバータ型増幅器Ａｍｐ＿１は外部基準クロック発振器Ｅｘｔ＿ＯＳＣから供給される外部基準クロック入力信号Ｅｘｔ＿ＣＬＫを増幅して、クロック出力端子ＸＴＡＬ（Ｏｕｔ）にクロック増幅信号を生成する。尚、時刻Ｔ４で、外部リセット信号Ｅｘｔ＿Ｒｅｓがローレベルからハイレベルに変化して、パワーオンリセット期間ＴＰｏｎＲｅｓｅｔの期間が終了して、設定された外部クロックモードの動作が継続される。
【００５４】
≪発振器モードの設定動作≫
図６は、発振器モードの図２に示したＩＣの外部クロックモードの判定動作とＣＭＯＳインバータ型増幅器Ａｍｐ＿１と補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２とＣＭＯＳアナログスイッチＲｆｂとを制御する制御設定動作とを説明する図である。
【００５５】
外部クロックモードを指定する動作モード指示情報として、半導体集積回路外部から所定期間Ｔｄの間に所定値である１２８個もしくはそれよりも多いパルス数の外部基準クロック入力信号Ｅｘｔ＿ＣＬＫがＩＣに供給されることが禁止されている。時刻Ｔ０で電源電圧が投入されて、外部電源電圧Ｖｄｄ＿Ｅｘｔの供給が開始される。従って、時刻Ｔ０と時刻Ｔ１との間に、パワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒからのハイレベルのパワーオンリセット信号ＰＯＮＲＳＴ＿ＳＧが形成され、またハイレベルのカウンタリセット信号ＣＮＴＲ＿ＲｅｓｅｔによってカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の６段の１／２分周器は全て初期状態にリセットされる。また、時刻Ｔ０以降では、増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル制御信号Ｅｎａｂｌｅ＿ＳＧとＣＭＯＳアナログスイッチ制御信号Ｒｆｂ＿Ｃｎｔ＿ＳＧとはハイレベルに制御されている。時刻Ｔ１でカウンタリセット信号ＣＮＴＲ＿Ｒｅｓｅｔはハイレベルからローレベルに変化するが、外部基準クロック入力信号Ｅｘｔ＿ＣＬＫのパルスがＩＣに供給されていないので、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の１段目の１／２分周器から７段目の１／２分周器は外部基準クロック入力信号Ｅｘｔ＿ＣＬＫのパルス数の計数動作を実行できない。従って、時刻Ｔ２でもインバータＩｎｖ６からのカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５のカウントアップ出力信号ＣＯＵＴは、ローレベルを維持する。時刻Ｔ１でパワーオンリセット回路ＰＯＮＲＳＴ＿Ｃｉｒからのパワーオンリセット信号ＰＯＮＲＳＴ＿ＳＧがハイレベルからローレベルに変化して所定期間Ｔｄが経過すると時刻Ｔ３で遅延回路Ｄｌｙ＿Ｃｉｒからの遅延出力信号Ｄｌｙ＿Ｏｕｔはローレベルからハイレベルに変化する。増幅器制御ユニットＡｍｐ＿Ｃｎｔからのイネーブル制御信号Ｅｎａｂｌ＿ＳＧはハイレベルとなっているので、インバータＩｎｖ８の出力の第１イネーブル制御信号ＥＮ１は、時刻Ｔ３でＡＮＤ回路ＡＮＤ１の出力はローレベルからハイレベルに変化する。従って、時刻Ｔ３でインバータＩｎｖ８の第１イネーブル制御信号ＥＮ１はハイレベルからローレベルに変化するので、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は非活性状態から活性状態に変化する。また、時刻Ｔ２でもインバータＩｎｖ６からのカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５のカウントアップ出力信号ＣＯＵＴはローレベルに維持されているので、時刻Ｔ３以降はＮＡＮＤ回路ＮＡＮＤ１の第２イネーブル制御信号ＥＮ２はハイレベルからにローレベルに変化して、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２は非活性状態から活性状態に変化する。また、時刻Ｔ３以降ではＡＮＤ回路ＡＮＤ２のＣＭＯＳアナログスイッチング制御信号ＲＦ＿ＣＮＴ＿ＳＧもローレベルからハイレベルに変化して、ＣＭＯＳアナログスイッチＲｆｂのＭＯＳトランジスタＭＰ３、ＭＮ３はオフ状態からオン状態に変化する。従って、時刻Ｔ３以降に活性状態のＣＭＯＳインバータ型増幅器Ａｍｐ＿１、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２、オン状態のＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３、外部振動子Ｅｘｔ＿Ｘｔａｌは発振動作を開始するものとなる。尚、時刻Ｔ４で、外部リセット信号Ｅｘｔ＿Ｒｅｓがローレベルからハイレベルに変化して、パワーオンリセット期間ＴＰｏｎＲｅｓｅｔの期間が終了して、設定された発振器モードの動作が継続される。また、図６のように、動作モード指示情報が発振器モードを指定する場合は、所定期間Ｔｄの間にカウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５の出力によりＣＭＯＳインバータ型増幅器Ａｍｐ＿１の増幅動作が禁止されＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３はオフ状態に制御されている。発振器モードにおいて、もしも所定期間Ｔｄの間にＣＭＯＳインバータ型増幅器Ａｍｐ＿１とＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３と振動子Ｘｔａｌとが発振動作を開始して、カウンターＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５が発振パルスをカウントして、外部クロックモードとして誤って判定されることを回避することができる。外部クロックモードとして誤って判定されると、時刻Ｔ３以降にＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３はオフ状態に制御され、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１とＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３と振動子Ｘｔａｌとが発振動作を停止する危険がある。すると、外部クロックも供給されていないので、半導体集積回路の内部コアは動作を開始することができない。
【００５６】
また、図５に示すように動作モード指示情報が外部クロックモードを指定する場合に所定期間Ｔｄの経過後に設定されるＣＭＯＳインバータ型増幅器Ａｍｐ＿１、Ａｍｐ＿２の増幅能力よりも図６に示すように動作モード指示情報が発振器モードを指定する場合に所定期間Ｔｄの経過後に設定されるＣＭＯＳインバータ型増幅器Ａｍｐ＿１の増幅能力が大きく設定されている。図５の外部クロックモードでは、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は反転型負帰還増幅器の負帰還電圧ゲインＧｖよりも大きなオープン電圧ゲインを持つ反転型オープンループ増幅器として構成される。外部クロックモードでのＣＭＯＳインバータ型増幅器Ａｍｐ＿１の増幅能力を小さくでき、消費電力を削減することができる。
【００５７】
動作モード指示情報が発振器モードを指定する場合に所定期間Ｔｄの経過後に設定されるＣＭＯＳインバータ型増幅器Ａｍｐ＿１、Ａｍｐ＿２の増幅能力は、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１の入出力端子間に並列接続された補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の活性化により実現されている。
【００５８】
≪外部クロックモードまたは発振器モードでのリセット動作≫
図３の内部コアＩｎｔ＿Ｃｏｒｅ、特に中央処理ユニットＣＰＵが暴走した場合には、外部リセット信号Ｅｘｔ＿Ｒｅｓによるリセットが必要になる。
【００５９】
図７は、図５に示すように図２のＩＣが外部クロックモードに設定された後、外部リセット信号Ｅｘｔ＿Ｒｅｓによりリセットされた場合に動作を説明する図である。外部リセット信号Ｅｘｔ＿Ｒｅｓがハイレベルからローレベルに変化することで、リセット期間ＴＲｅｓｅｔが開始されて、内部コアＩｎｔ＿Ｃｏｒｅがリセットされる。しかし、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒの動作設定情報はリセットされることなく、維持されている。従って、リセット期間ＴＲｅｓｅｔの間と外部リセット信号Ｅｘｔ＿Ｒｅｓのローレベルからハイレベルへの変化によるリセット期間ＴＲｅｓｅｔの終了の後も、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１の活性状態、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の非活性状態、ＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３のオフ状態が維持される。
【００６０】
図８は、図６に示すように図２のＩＣが発振器モードに設定された後、外部リセット信号Ｅｘｔ＿Ｒｅｓによりリセットされた場合に動作を説明する図である。外部リセット信号Ｅｘｔ＿Ｒｅｓがハイレベルからローレベルに変化することで、リセット期間ＴＲｅｓｅｔが開始されて、内部コアＩｎｔ＿Ｃｏｒｅがリセットされる。しかし、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒの動作設定情報はリセットされることなく、維持されている。従って、リセット期間ＴＲｅｓｅｔの間と外部リセット信号Ｅｘｔ＿Ｒｅｓのローレベルからハイレベルへの変化によるリセット期間ＴＲｅｓｅｔの終了の後も、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の活性状態、ＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３のオン状態が維持される。
【００６１】
このように、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒのモード判定状態は外部リセット信号Ｅｘｔ＿Ｒｅｓｅｔで破壊されることが防止され、外部リセットの前に判定され設定された発振器モードもしくは外部クロックモードで動作を再開することができる。
【００６２】
≪外部クロックモードまたは発振器モードでのスタンバイ動作≫
図３の内部コアＩｎｔ＿Ｃｏｒｅ、特に中央処理ユニットＣＰＵをスタンバイ制御信号Ｓｔｂｙ＿ＳＧにより低消費電力のスタンバイモードに制御することが必要になる。
【００６３】
図９は、図５に示すように図２のＩＣが外部クロックモードに設定された後、スタンバイ制御信号Ｓｔｂｙ＿ＳＧによりスタンバイモードにされた場合に動作を説明する図である。スタンバイ制御信号Ｓｔｂｙ＿ＳＧがハイレベルからローレベルに変化することで、スタンバイ期間ＴＳｔｂｙが開始されて、内部コアＩｎｔ＿Ｃｏｒｅがスタンバイモードにされる。しかし、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒの動作設定情報は消失することなく、維持されている。スタンバイ期間ＴＳｔｂｙの終了は、リセット動作により可能となる。外部リセット信号Ｅｘｔ＿Ｒｅｓをハイレベルからローレベルに変化することで、スタンバイ期間ＴＳｔｂｙは終了して、リセット期間ＴＲｅｓｅｔの期間が開始する。従って、スタンバイ期間ＴＳｔｂｙ、リセット期間ＴＲｅｓｅｔの間とリセット期間ＴＲｅｓｅｔの終了の後も、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１の活性状態、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の非活性状態、ＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３のオフ状態が維持される。
【００６４】
図１０は、図６に示すように図２のＩＣが発振器モードに設定された後、スタンバイ制御信号Ｓｔｂｙ＿ＳＧによりスタンバイモードにされた場合に動作を説明する図である。スタンバイ制御信号Ｓｔｂｙ＿ＳＧがハイレベルからローレベルに変化することで、スタンバイ期間ＴＳｔｂｙが開始されて、内部コアＩｎｔ＿Ｃｏｒｅがスタンバイモードにされる。しかし、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒの動作設定情報は消失することなく、維持されている。スタンバイ期間ＴＳｔｂｙの終了は、リセット動作により可能となる。外部リセット信号Ｅｘｔ＿Ｒｅｓをハイレベルからローレベルに変化することで、スタンバイ期間ＴＳｔｂｙは終了して、リセット期間ＴＲｅｓｅｔの期間が開始する。従って、スタンバイ期間ＴＳｔｂｙ、リセット期間ＴＲｅｓｅｔの間とリセット期間ＴＲｅｓｅｔの終了の後も、ＣＭＯＳインバータ型増幅器Ａｍｐ＿１、補助のＣＭＯＳインバータ型増幅器Ａｍｐ＿２の活性状態、ＣＭＯＳアナログスイッチＲｆｂ、ＭＰ３、ＭＮ３のオン状態が維持される。
【００６５】
このように、所定期間Ｔｄの経過後に内部コアＩｎｔ＿Ｃｏｒｅがスタンバイモードされると、動作モード設定回路Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒのモード判定状態はスタンバイモードに応答して破壊されることなく保持される。外部リセット信号Ｅｘｔ＿Ｒｅｓｅｔを供給することにより、スタンバイモードからのウェークアップが可能である。
【００６６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明に先立って本発明者等によって検討された上記両方の機能に兼用される増幅器を内蔵したＩＣの内部回路と外部回路を示す図である。
【図２】図２は、本発明のひとつの実施形態に従った半導体集積回路の構成を示す図である。
【図３】図３は、図２の内部コアの内部回路構成を示す図である。
【図４】図４は、図２の動作モード設定回路の内部回路構成を示す図である。
【図５】図５は、外部クロックモードの図２に示したＩＣの外部クロックモードの判定動作とＣＭＯＳインバータ型増幅器と補助のＣＭＯＳインバータ型増幅器とＣＭＯＳアナログスイッチとを制御する制御設定動作とを説明する図である。
【図６】図６は、発振器モードの図２に示したＩＣの外部クロックモードの判定動作とＣＭＯＳインバータ型増幅器と補助のＣＭＯＳインバータ型増幅器とＣＭＯＳアナログスイッチとを制御する制御設定動作とを説明する図である。
【図７】図７は、図５に示すように図２のＩＣが外部クロックモードに設定された後、外部リセット信号によりリセットされた場合に動作を説明する図である。
【図８】図８は、図６に示すように図２のＩＣが発振器モードに設定された後、外部リセット信号によりリセットされた場合に動作を説明する図である。
【図９】図９は、図５に示すように図２のＩＣが外部クロックモードに設定された後、スタンバイ制御信号によりスタンバイモードにされた場合に動作を説明する図である。
【図１０】図１０は、図６に示すように図２のＩＣが発振器モードに設定された後、スタンバイ制御信号によりスタンバイモードにされた場合に動作を説明する図である。
【符号の説明】
【００６８】
Ａｍｐ＿１  ＣＭＯＳインバータ型増幅器
Ｉｎ  入力端子
Ｏｕｔ  出力端子
Ｘｔａｌ  振動子
Ｅｘｔ＿ＯＳＣ  外部基準クロック発振器
Ｒｆｂ、ＭＰ３、ＭＮ３  ＣＭＯＳアナログスイッチ
Ｅｘｔ＿ＣＬＫ＿Ｄｅｔ＿Ｃｉｒ  動作モード設定回路
Ｔｄ  パワーオン時の所定期間
ＣＮＴＲ、ＩＮＶ３〜ＩＮＶ５  カウンタ
ＣＯＵＴ  カウントアップ出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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