(57)【要約】【課題】  セルアレイ状に複数配置形成され、所定の出力電流を生成するトランジスタの数を抑制しながら出力の高諧調精度化を達成する。【解決手段】  有機ＥＬ表示装置１の電流出力型ソースドライバの出力部７には、基準電流源１１、出力コントロール回路１２、トランジスタセルアレイ部１３、スイッチＳＷ１乃至ＳＷ３１、分配用ミラートランジスタＮＴＫ、及び出力端子ＯＵＴが設けられている。トランジスタセルアレイ部１３には、諧調５ｂｉｔ（３２階調）対応用として設けられ、Ｎｃｈ  ＭＯＳトランジスタから構成され、所定の出力電流を生成する出力トランジスタＮＴ１乃至ＮＴ３１が並列して３１個アレイ状に設けられている。【選択図】  図２
2007071944.tif 000002
【特許請求の範囲】
【請求項１】
ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、ゲート間が接続されるトランジスタセルアレイ部と、
ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタと、
を具備することを特徴とする電流出力型集積回路。
【請求項２】
ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、総数２ｎ−１個又は２ｎ個で、ゲート間が接続され、並列或いは直列に配置されるトランジスタセルアレイ部と、
ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタと、
を具備することを特徴とする電流出力型集積回路。
【請求項３】
ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、総数２ｎ個で、ゲート間が接続され、複数段×複数列構成に配置されるトランジスタセルアレイ部と、
ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタと、
を具備することを特徴とする電流出力型集積回路。
【請求項４】
ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタと、最上位ｂｉｔの諧調データ信号にもとづいて出力電流を生成する第４の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、総数２ｎ個で、ｂｉｔ情報がｋ分割（ｋは１以上の正の整数）され、ゲート間が接続され、並列或いは直列に配置され、前記第４のトランジスタは前記ｋ分割された前記トランジスタセルアレイ部のいずれかの中心に配置されるトランジスタセルアレイ部と、
ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタと、
を具備することを特徴とする電流出力型集積回路。
【請求項５】
ｎｂｉｔ（ｎは２以上の正の整数）諧調表示に用いられ、ゲート間が接続される２ｎ−１個又は２ｎ個の出力トランジスタが並列或いは直列に配置され、ｂｉｔ情報がｋ分割（ｋは１以上の正の整数）されたトランジスタセルアレイ部の両端の第１及び第２の出力トランジスタに最下位ｂｉｔの諧調データ信号を与えるステップと、
前記トランジスタセルアレイ部の前記両端以外に設けられた第３及び第４の出力トランジスタにｂｉｔｍ（ｍはｎ以下で、且つｍは正の整数）の諧調データ信号を与えるステップと、
前記第３及び第４の出力トランジスタの間に設けられた第５の出力トランジスタにｂｉｔｍよりも上位の諧調データ信号を与えるステップと、
前記ｋ分割された前記トランジスタセルアレイ部の中心に設けられた第６の出力トランジスタに最上位ｂｉｔの諧調データ信号を与えるステップと、
を具備することを特徴とする諧調データ信号供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＤ（Flat  Panel  Display）などのソースドライバに適用される電流出力型集積回路に関する。
【背景技術】
【０００２】
ＦＰＤには、液晶（ＬＣＤ  Liquid  Crystal  Display）、ＦＥＤ（Field  Emission  Display）、ＥＬＤ（Electroluminescent  Display）、或いはＰＤＰ（Plasma  Display  Panel）などがあり種々の分野に適用されている。その中で有機ＥＬディスプレイ（ＯＬＥＤ(Organic  Electroluminescence  Display)とも呼称される）は、低電圧領域であっても高い輝度が得られ、見やすく省電力であり、しかも発光材料が有機物であることから基板をプラスチックのように曲げられることが可能なディスプレイとして近年注目されている。
【０００３】
表示装置であるアクティブマトリックス型有機ＥＬ表示装置は、電源回路、信号制御回路、有機ＥＬ駆動回路、表示画面などから構成されている。有機ＥＬ駆動回路は走査側の垂直ドライバ（以降ゲートドライバと呼称する）とデータ側の水平ドライバ（以降ソースドライバと呼称する）からなる。有機ＥＬ駆動回路としての電流出力型ソースドライバは、データ線に主として表示のためのデータ信号を出力する機能を有している。一方、有機ＥＬ駆動回路としてのゲートドライバは、走査線に走査信号を出力する機能を有している。電流出力型ソースドライバの出力部には、一定の出力電流を生成する出力ＭＯＳトランジスタが水平方向或いは垂直方向に沿って、セルアレイ状に複数配置形成されている（例えば、特許文献１参照。）。
【０００４】
上記セルアレイ状に複数配置形成された出力ＭＯＳトランジスタでは、製造工程等によるプロセス変動により、一端の出力ＭＯＳトランジスタの出力電流と比較して他端の出力ＭＯＳトランジスタの出力電流の方が増大又は減少する、所謂一次関数変動が発生したり、或いは中央部分の出力ＭＯＳトランジスタの出力電流と比較して両端の出力ＭＯＳトランジスタの出力電流の方が増大又は減少する、所謂二次関数変動が発生したりすることにより出力の諧調性能の直線性が劣化するという可能性がある。
【０００５】
また、製造工程等によるプロセス変動対策としてセルアレイ状の出力ＭＯＳトランジスタの数を増大したり、ダミートランジスタをセルアレイ状の出力ＭＯＳトランジスタの周辺に設けたり、或いはダミーパターンをセルアレイ状の出力ＭＯＳトランジスタの周辺に設けたりすると電流出力型ソースドライバの面積が大きくなり、ＯＥＬＤ表示装置のコストが上昇するという問題点がある。
【特許文献１】特開２００５−１５６９６６号公報（頁４８、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、セルアレイ状に複数配置形成され、所定の出力電流を生成するトランジスタの数を抑制し、且つ出力を高諧調精度化できる電流出力型集積回路及び諧調データ信号供給方法を提供する。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の電流出力型集積回路及は、ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、ゲート間が接続されるトランジスタセルアレイ部と、ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタと、を具備することを特徴とする。
【０００８】
更に、上記目的を達成するために、本発明の一態様の諧調データ信号供給方法は、ｎｂｉｔ（ｎは２以上の正の整数）諧調表示に用いられ、ゲート間が接続される２ｎ−１個又は２ｎ個の出力トランジスタが並列或いは直列に配置され、ｂｉｔ情報がｋ分割（ｋは１以上の正の整数）されたトランジスタセルアレイ部の両端の第１及び第２の出力トランジスタに最下位ｂｉｔの諧調データ信号を与えるステップと、前記トランジスタセルアレイ部の前記両端以外に設けられた第３及び第４の出力トランジスタにｂｉｔｍ（ｍはｎ以下で、且つｍは正の整数）の諧調データ信号を与えるステップと、前記第３及び第４の出力トランジスタの間に設けられた第５の出力トランジスタにｂｉｔｍよりも上位の諧調データ信号を与えるステップと、前記ｋ分割された前記トランジスタセルアレイ部の中心に設けられた第６の出力トランジスタに最上位ｂｉｔの諧調データ信号を与えるステップとを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、セルアレイ状に複数配置形成され、所定の出力電流を生成するトランジスタの数を抑制し、且つ出力を高諧調精度化できる電流出力型集積回路及び諧調データ信号供給方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る電流出力型集積回路及び諧調データ信号供給方法について、図面を参照して説明する。図１は有機ＥＬ表示装置の構成を示す概略ブロック図、図２は電流出力型ソースドライバの出力部を示す回路図、図３はトランジスタセルアレイ部の出力トランジスタの配置を示す図である。本実施例では、分配電流としての基準電流を生成するためにカレントミラー回路を用いている。
【００１２】
図１に示すように、有機ＥＬ表示装置１には、ディスプレイコントローラ２、ＤＣ−ＤＣコンバータ３、表示パネル４、ゲートドライバ５、及びソースドライバ６が設けられている。そして、有機ＥＬ表示装置１は小型携帯情報端末などの表示用として用いられる。なお、ソースドライバはデータドライバ、データ線ドライバ、或いは水平ドライバとも呼称され、ゲートドライバは走査ドライバ、スキャンドライバ、或いは水平ドライバとも呼称される。
【００１３】
ディスプレイコントローラ２は、クロック信号などの同期信号、及び赤（Ｒ）、緑（Ｇ）、青（Ｂ）の表示データ情報を入力し、有機ＥＬ表示装置１の実行演算を行うため、画像データ処理制御用データなどの信号をパラレルデータとしてゲートドライバ５及びソースドライバ６に出力する。ＤＣ−ＤＣコンバータ３は、バッテリーなどの外部電源から、表示パネル４に映像を表示するために必要な種々の電圧を発生し、これらの電圧をゲートドライバ５及びソースドライバ６に供給する電源として機能する。
【００１４】
ゲートドライバ５は、ディスプレイコントローラ２から出力された信号とＤＣ−ＤＣコンバータ３から出力された電源電圧を入力し、表示パネル４のＭＣＨ本数を有する走査線に映像を表示するための電圧を供給する。
【００１５】
ソースドライバ６は、電流出力型ドライバであり、ディスプレイコントローラ２から出力された信号とＤＣ−ＤＣコンバータ３から出力された電源電圧を入力し、表示パネル４のＮＣＨ×３（Ｒ、Ｇ、Ｂ）本数を有するデータ線に映像を表示するための出力電流Ｉｏｕｔを供給する。そして、出力電流Ｉｏｕｔは諧調能力表示に対応して電流レベルが変化する。
【００１６】
表示パネル４は、有機ＥＬディスプレイ（Organic  Electroluminescence  Display）からなり、図示しないＭＣＨ本数の走査線とＮＣＨ×３本数のデータ線を有し、走査線及びデータ線に囲まれた領域には画素部がそれぞれ設けられている。そして、表示パネル４は、電流を供給すると発光する性質を有する、例えば、ジアミン類などからなる有機物を用いたディスプレイからなり、素子に流れる電流値に応じて輝度が決定される。
【００１７】
図２に示すように、電流出力型ソースドライバの出力部７には、基準電流源１１、出力コントロール回路１２、トランジスタセルアレイ部１３、スイッチＳＷ１乃至ＳＷ３１、分配用ミラートランジスタＮＴＫ、及び出力端子ＯＵＴが設けられている。
【００１８】
基準電流源１１は、一端がアナログ高電位側電源ＡＶｄｄに接続され、他端が分配用ミラートランジスタＮＴＫのドレインに接続され、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の表示データ情報用として用いられる出力電流を出力する時に必要な基準電流Ｉｓｔｄを生成する。なお、基準電流Ｉｓｔｄは、図示しない、例えば、ラダー抵抗及びラダースイッチ、コンパレータ、トランジスタ等を用いて、その値を任意に多段階に設定できるようになっている。
【００１９】
出力コントロール回路１２は、映像信号データ及びプリチャージ情報信号データを入力し、トランジスタセルアレイ部１３の出力トランジスタＮＴ１乃至ＮＴ３１のオン・オフ制御を行なうための諧調データ信号Ｄ１乃至Ｄ３１を、それぞれスイッチＳＷ１乃至ＳＷ３１に出力する。ここで、プリチャージ情報である電圧プリチャージ情報、電流プリチャージ情報、及びプリチャージパルス幅情報の図示及び説明を省略し、電圧プリチャージ、電流プリチャージ、及びプリチャージパルス幅制御に関する図示及び説明を省略する。なお、プリチャージ電圧PVは、その値を任意に多段階に設定できるようになっている。
【００２０】
スイッチＳＷ１は、ＳＰＳＴ（Single  Pole  Single  Throw）からなり、一端がプリチャージ電圧側及び出力端子ＯＵＴ側に接続され、他端がトランジスタセルアレイ部１３の出力トランジスタＮＴ１のドレインに接続され、出力コントロール回路１２から出力される諧調データ信号Ｄ１が、例えば“Ｈｉｇｈ”レベルのときにオンして両端の間を接続する。
【００２１】
スイッチＳＷ２は、ＳＰＳＴ（Single  Pole  Single  Throw）からなり、一端がプリチャージ電圧側及び出力端子ＯＵＴ側に接続され、他端がトランジスタセルアレイ部１３の出力トランジスタＮＴ２のドレインに接続され、出力コントロール回路１２から出力される諧調データ信号Ｄ２が、例えば“Ｈｉｇｈ”レベルのときにオンして両端の間を接続する。
【００２２】
スイッチＳＷ３は、ＳＰＳＴ（Single  Pole  Single  Throw）からなり、一端がプリチャージ電圧側及び出力端子ＯＵＴ側に接続され、他端がトランジスタセルアレイ部１３の出力トランジスタＮＴ３のドレインに接続され、出力コントロール回路１２から出力される諧調データ信号Ｄ３が、例えば“Ｈｉｇｈ”レベルのときにオンして両端の間を接続する。なお、スイッチＳＷ４乃至ＳＷ３１は、スイッチＳＷ１乃至ＳＷ３と同様な配置及び構成であり、その説明を省略する。
【００２３】
ここで、カレントミラー定電流回路の代わりにウィルソン定電流回路を用いてもよい。また、スイッチの代わりにトランスファーゲートとインバータを用いて、出力トランジスタのオン・オフ制御を行なってもよい。
【００２４】
分配用ミラートランジスタＮＴＫは、Ｎｃｈ  ＭＯＳトランジスタから構成され、ゲートがドレインに接続され、ソースが低電位側電源Ｖｓｓに接続されている。そして、分配用ミラートランジスタＮＴＫは、トランジスタセルアレイ部１３の出力トランジスタとカレントミラー回路を構成し、トランジスタセルアレイ部１３の出力トランジスタがオン時に、トランジスタセルアレイ部１３の出力トランジスタにミラー比×基準電流Ｉｓｔｄの電流を流す制御を行なう。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（ Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００２５】
トランジスタセルアレイ部１３には、諧調５ｂｉｔ（３２階調）対応用として設けられ、Ｎｃｈ  ＭＯＳトランジスタから構成される出力トランジスタＮＴ１乃至ＮＴ３１が並列して３１個アレイ状に設けられている。
【００２６】
ここで、出力トランジスタＮＴ１乃至ＮＴ３１は所定の出力電流を生成するために、それぞれ同一形状及び同一閾値電圧にするのが好ましく、更に、ゲートを等間隔に並列配置するのが好ましい。
【００２７】
出力トランジスタＮＴ１は、ゲートが分配用ミラートランジスタＮＴＫのゲート及びドレインに接続され、ソースが低電位側電源Ｖｓｓに接続されている。そして、出力トランジスタＮＴ１は、スイッチＳＷ１がオン時にミラー比×基準電流Ｉｓｔｄの電流を低電位側電源Ｖｓｓ側に流す。
【００２８】
出力トランジスタＮＴ２は、ゲートが分配用ミラートランジスタＮＴＫのゲート及びドレインに接続され、ソースが低電位側電源Ｖｓｓに接続されている。そして、出力トランジスタＮＴ２は、スイッチＳＷ２がオン時にミラー比×基準電流Ｉｓｔｄの電流を低電位側電源Ｖｓｓ側に流す。
【００２９】
出力トランジスタＮＴ３は、ゲートが分配用ミラートランジスタＮＴＫのゲート及びドレインに接続され、ソースが低電位側電源Ｖｓｓに接続されている。そして、出力トランジスタＮＴ３は、スイッチＳＷ３がオン時にミラー比×基準電流Ｉｓｔｄの電流を低電位側電源Ｖｓｓ側に流す。なお、出力トランジスタＮＴ４乃至ＮＴ３１は、出力トランジスタＮＴ１乃至ＮＴ３と同様な配置及び構成であり、その説明を省略する。
【００３０】
出力端子ＯＵＴは、表示パネル４が発光表示するのに必要な出力電流Ｉｏｕｔを出力する端子である。そして、出力電流Ｉｏｕｔはトランジスタセルアレイ部１３の出力トランジスタがオンする数により変化し、例えば、全ての出力トランジスタがオンするとミラー比×基準電流Ｉｓｔｄ×３１の値となる。なお、出力電流Ｉｏｕｔの諧調数は、基準電流Ｉｓｔｄの段階数及びプリチャージ電圧PVの段階数を変化させすることにより諧調５ｂｉｔ（３２階調）よりも諧調数を増大させることができる。
【００３１】
図３に示すように、トランジスタアレイ部１３には縦方向に出力トランジスタＮＴ１を最上段として、出力トランジスタＮＴ１乃至ＮＴ３１が３１行×１列配置形成されている。諧調５ｂｉｔの場合、ｂｉｔ１（最上位ｂｉｔ）が出力トランジスタ１個（２０）、ｂｉｔ２が出力トランジスタ２個（２１）、ｂｉｔ３が出力トランジスタ４個（２２）、ｂｉｔ４（最下位ｂｉｔ）が出力トランジスタ８個（２３）、ｂｉｔ５が出力トランジスタ１６個（２４）となる。
【００３２】
ここで、セルアドレス情報とは出力トランジスタをオン・オフさせるための諧調データ信号の情報であり、セルアドレス表示（１又は０表示）は１桁目が“１”の情報を有するものをｂｉｔ５とし、１桁目が“０”、２桁目が“１”の情報を有するものをｂｉｔ４とし、１桁目及び２桁目が“０”、３桁目が“１”の情報を有するものをｂｉｔ３とし、１桁目乃至３桁目が“０”、４桁目が“１”の情報を有するものをｂｉｔ４とし、１桁目乃至４桁目が“０”の情報を有するものをｂｉｔ５としている。
【００３３】
出力トランジスタへの諧調データ信号供給方法は、まず、最上部の出力トランジスタＮＴ１乃至ＮＴ８、及び最下部の出力トランジスタＮＴ２４乃至ＮＴ３１にｂｉｔ５の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ８に隣接する出力トランジスタＮＴ９乃至ＮＴ１２、及び出力トランジスタＮＴ２４に隣接する出力トランジスタＮＴ２０乃至ＮＴ２３にｂｉｔ４の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ１２に隣接する出力トランジスタＮＴ１３と出力トランジスタＮＴ１４、及び出力トランジスタＮＴ２０に隣接する出力トランジスタＮＴ１８と出力トランジスタＮＴ１９にｂｉｔ３の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ１４に隣接する出力トランジスタＮＴ１５、及び出力トランジスタＮＴ１８に隣接する出力トランジスタＮＴ１７にｂｉｔ２の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ１５とＮＴ１７との間の出力トランジスタＮＴ１６にｂｉｔ１の諧調データ信号の情報を与える。ここで、ｂｉｔ情報は出力トランジスタＮＴ１６を中心として上下対称に配置されている。
【００３４】
ここでは、１桁目をｂｉｔ５、２桁目をｂｉｔ４、３桁目をｂｉｔ３、４桁目をｂｉｔ２、ｂｉｔ１を（００００）として表示しているが、セルアドレス表示を５桁にして１桁目をｂｉｔ１、２桁目をｂｉｔ２、３桁目をｂｉｔ３、４桁目をｂｉｔ４、５桁目をｂｉｔ５として表示しているもよい。
【００３５】
次に、出力トランジスタのドライブ能力変動発生時での有機ＥＬ表示装置の諧調特性について図４及び図５を参照して説明する、図４は出力トランジスタのドライブ能力の一次関数変動を示す図、図５は出力トランジスタのドライブ能力の一次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図である。ここで、出力トランジスタのドライブ能力の一次関数変動とは、半導体集積回路から構成される電流出力型ソースドライバの製造工程で発生する製造バラツキ（プロセス変動）によって直線的に変化するものを言う。
【００３６】
図４に示すように、トランジスタセルアレイ部の出力トランジスタＮＴ１乃至ＮＴ３１のオン時に流れる電流であるドライブ能力は、出力トランジスタＮＴ１で最小値を示し、１％づつ直線的に増加し出力トランジスタＮＴ３１で最大値となる。ここで、トランジスタセルアレイ部１３の中央部に配置される出力トランジスタＮＴ１６の値が設定された目標値であり、この値（１μＡ）はトランジスタの形状、閾値電圧、ゲート印加条件等を変化させ任意に変更させてもよい。
【００３７】
図５に示すように、出力トランジスタのドライブ能力が一次関数変動（図４表示）しても諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致している。このため、変動誤差（微分変動誤差及び積分変動誤差）を小さく（±０．１ＬＳＢ以下）でき、高諧調精度化を達成できる。なお、出力トランジスタＮＴ１のドライブ能力が最大値で、出力トランジスタＮＴ３１が最小値の場合でも同様に高諧調精度化を達成することができる。
【００３８】
上述したように、本実施例の電流出力型集積回路及び諧調データ信号供給方法では、出力部にＮｃｈ  ＭＯＳトランジスタから構成される出力トランジスタＮＴ１乃至ＮＴ３１が並列して３１個アレイ状に設けられている。出力トランジスタへの諧調データ信号供給方法は、まず、出力トランジスタＮＴ１乃至ＮＴ８及び出力トランジスタＮＴ２４乃至ＮＴ３１にｂｉｔ５の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ９乃至ＮＴ１２、及び出力トランジスタＮＴ２０乃至ＮＴ２３にｂｉｔ４の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ１３と出力トランジスタＮＴ１４、及び出力トランジスタＮＴ１８と出力トランジスタＮＴ１９にｂｉｔ３の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ１５及び出力トランジスタＮＴ１７にｂｉｔ２の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ１６にｂｉｔ１の諧調データ信号の情報を与える。
【００３９】
このため、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって一次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致する。したがって、微分変動誤差及び積分変動誤差を小さくでき、高諧調精度化を達成できる。
【００４０】
なお、本実施例では、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor））を用いてもよい。
【実施例２】
【００４１】
次に、本発明の実施例２に係る電流出力型集積回路及び諧調データ信号供給方法について、図面を参照して説明する。図６はトランジスタセルアレイ部の出力トランジスタの配置を示す図である。本実施例では、トランジスタセルアレイ部の出力トランジスタのオン・オフを制御する諧調データ信号情報の供給方法を変更している。
【００４２】
図６に示すように、トランジスタアレイ部１３には縦方向に出力トランジスタＮＴ１を最上段として、出力トランジスタＮＴ１乃至ＮＴ３１が３１行×１列配置形成され、ｂｉｔ情報が出力トランジスタＮＴ１６を中心として上下に２分割（分割段数２）されている。
【００４３】
出力トランジスタへの諧調データ信号供給方法は、まず、出力トランジスタＮＴ１、ＮＴ３、ＮＴ５、ＮＴ７、ＮＴ９、ＮＴ１１、ＮＴ１３、ＮＴ１５、ＮＴ１７、ＮＴ１９、ＮＴ２１、ＮＴ２３、ＮＴ２５、ＮＴ２７、ＮＴ２９、及びＮＴ３１にｂｉｔ５の諧調データ信号の情報を与える。ここで、ｂｉｔ５の情報を有する出力トランジスタＮＴ１、ＮＴ３、ＮＴ５、ＮＴ７、ＮＴ９、ＮＴ１１、ＮＴ１３、及びＮＴ１５は出力トランジスタＮＴ８を中心として上下対称に配置され、ｂｉｔ５の情報を有する出力トランジスタＮＴ１７、ＮＴ１９、ＮＴ２１、ＮＴ２３、ＮＴ２５、ＮＴ２７、ＮＴ２９、及びＮＴ３１は出力トランジスタＮＴ２４を中心として上下対称に配置されている。
【００４４】
次に、出力トランジスタＮＴ２、ＮＴ６、ＮＴ１０、ＮＴ１４、ＮＴ１８、ＮＴ２２、ＮＴ２６、及びＮＴ３０にｂｉｔ４の諧調データ信号の情報を与える。ここで、ｂｉｔ４の情報を有する出力トランジスタＮＴ２、ＮＴ６、ＮＴ１０、及びＮＴ１４は、出力トランジスタＮＴ８を中心として上下対称に配置され、ｂｉｔ４の情報を有する出力トランジスタＮＴ１８、ＮＴ２２、ＮＴ２６、及びＮＴ３０は、出力トランジスタＮＴ２４を中心として上下対称に配置されている。
【００４５】
続いて、出力トランジスタＮＴ４、ＮＴ１２、ＮＴ２０、及びＮＴ２８にｂｉｔ３の諧調データ信号の情報を与える。ここで、ｂｉｔ３の情報を有する出力トランジスタＮＴ４及びＮＴ１２は、出力トランジスタＮＴ８を中心として上下対称に配置され、ｂｉｔ３の情報を有する出力トランジスタＮＴ２０及びＮＴ２８は、出力トランジスタＮＴ２４を中心として上下対称に配置されている。
【００４６】
次に、出力トランジスタＮＴ８及びＮＴ２４にｂｉｔ２の情報を与える。ここで、出力トランジスタＮＴ８及びＮＴ２４は、出力トランジスタＮＴ１６を中心として上下対称に配置されている。続いて、出力トランジスタＮＴ１６にｂｉｔ１の情報を与える。
【００４７】
次に、出力トランジスタのドライブ能力変動発生時での有機ＥＬ表示装置の諧調特性について図７乃至図９を参照して説明する、図７は二次関数変動発生時での出力トランジスタのドライブ能力変動を示す図、図８は有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図、図８（ａ）は一次関数変動発生時での特性図、図８（ｂ）は二次関数変動発生時での特性図、図９は二次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す実施例１の特性図である。ここで、出力トランジスタのドライブ能力の二次関数変動とは、半導体集積回路から構成される電流出力型ソースドライバの製造工程で発生する製造バラツキ（プロセス変動）によって二次関数的に変化するものを言う。
【００４８】
図７に示すように、トランジスタセルアレイ部の出力トランジスタＮＴ１乃至ＮＴ３１のオン時に流れる電流であるドライブ能力は、中央部の出力トランジスタＮＴ１６で最小値を示し、両端部に向かって二次関数的に増加して両端部の出力トランジスタＮＴ１及びＮＴ３１で最大値となる。
【００４９】
二次関数変動の発生原因としては、例えば、ゲートをＲＩＥ（Reactive  Ion  Etching）法を用いて加工した場合にローディング効果によって発生する、トランジスタセルアレイ部１３の周辺部の出力トランジスタのゲート寸法（ゲート長）狭小化等がある。ゲート寸法（ゲート長）が所定の幅以下になると出力トランジスタの閾値電圧が低下してドライブ能力が大きくなる。
【００５０】
図８（ａ）に示すように、出力トランジスタのドライブ能力が一次関数変動（図４表示）しても諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致している。このため、変動誤差（微分変動誤差及び積分変動誤差）を小さく（±０．１ＬＳＢ以下）でき、高諧調精度化を達成することができる。
【００５１】
図８（ｂ）に示すように、出力トランジスタのドライブ能力が二次関数変動（図７表示）しても諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とほぼ一致している。このため、微分変動誤差を小さく（−０．１９〜＋０．３１ＬＳＢの範囲内）、積分変動誤差も小さく（−０．２８〜＋０．１２ＬＳＢの範囲内）でき、高諧調精度化を達成することができる。
【００５２】
一方、図９に示すように、実施例１では出力トランジスタのドライブ能力が二次関数変動（図７表示）すると、諧調変化に対して出力トランジスタの出力電流は不連続な変化をし、理想値曲線から大きくはずれ一致しない。このため、微分変動誤差が大きく（−０．０２〜＋３．７２ＬＳＢ）、積分変動誤差も大きく（−１．８８〜＋１．８４ＬＳＢ）なり、諧調精度を維持することができない。
【００５３】
上述したように、本実施例の電流出力型集積回路及び諧調データ信号供給方法では、出力部にＮｃｈ  ＭＯＳトランジスタから構成される出力トランジスタＮＴ１乃至ＮＴ３１が並列して３１個アレイ状に設けられている。出力トランジスタへの諧調データ信号供給方法は、まず、出力トランジスタＮＴ１、ＮＴ３、ＮＴ５、ＮＴ７、ＮＴ９、ＮＴ１１、ＮＴ１３、ＮＴ１５、ＮＴ１７、ＮＴ１９、ＮＴ２３、ＮＴ２５、ＮＴ２７、ＮＴ２９、及びＮＴ３１にｂｉｔ５の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ２、ＮＴ６、ＮＴ１０、ＮＴ１４、ＮＴ１８、ＮＴ２２、ＮＴ２６、及びＮＴ３０にｂｉｔ４の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ４、ＮＴ１２、ＮＴ２０、及びＮＴ２８にｂｉｔ３の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ８及びＮＴ２４にｂｉｔ２の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ１６にｂｉｔ１の諧調データ信号の情報を与える。ここで、ｂｉｔ情報は出力トランジスタを中心として上下に２分割されている。
【００５４】
このため、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって一次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致し、また、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって二次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とほぼ一致する。したがって、微分変動誤差及び積分変動誤差を小さくでき、高諧調精度化を達成できる。
【実施例３】
【００５５】
次に、本発明の実施例３に係る電流出力型集積回路及び諧調データ信号供給方法について、図面を参照して説明する。図１０はトランジスタセルアレイ部の出力トランジスタの配置を示す図である。本実施例では、トランジスタセルアレイ部にダミートランジスタを追加して出力トランジスタの数を３２個にしている。なお、ダミートランジスタとは、出力トランジスタと同一形状を有し、諧調データ信号が供給されず出力電流を生成しないものである。
【００５６】
図１０に示すように、トランジスタアレイ部１３ａには縦方向に出力トランジスタＮＴ１を最上段として、出力トランジスタＮＴ１乃至ＮＴ３２が３２行×１列配置形成され、ｂｉｔ情報が４分割（分割段数４）され、ダミートランジスタがＮＴ２４に配置されている。ここでは、セルアドレス表示は１桁目、２桁目、及び３桁目のみ表示している。
【００５７】
出力トランジスタへの諧調データ信号供給方法は、まず、出力トランジスタＮＴ１、ＮＴ３、ＮＴ５、ＮＴ７、ＮＴ１０、ＮＴ１２、ＮＴ１４、ＮＴ１６、ＮＴ１７、ＮＴ１９、ＮＴ２１、ＮＴ２３、ＮＴ２６、ＮＴ２８、ＮＴ３０、及びＮＴ３２にｂｉｔ５の諧調データ信号の情報を与える。ここで、ｂｉｔ５の情報を有する出力トランジスタＮＴ１、ＮＴ３、ＮＴ５、及びＮＴ７は出力トランジスタＮＴ４を中心として上下対称に配置され、ｂｉｔ５の情報を有する出力トランジスタＮＴ１０、ＮＴ１２、ＮＴ１４、及びＮＴ１６は出力トランジスタＮＴ１３を中心として上下対称に配置され、ｂｉｔ５の情報を有する出力トランジスタＮＴ１７、ＮＴ１９、ＮＴ２１、及びＮＴ２３は出力トランジスタＮＴ２０を中心として上下対称に配置され、ｂｉｔ５の情報を有する出力トランジスタＮＴ２６、ＮＴ２８、ＮＴ３０、及びＮＴ３２は出力トランジスタＮＴ２９を中心として上下対称に配置されている。
【００５８】
次に、出力トランジスタＮＴ２、ＮＴ６、ＮＴ１１、ＮＴ１５、ＮＴ１８、ＮＴ２２、ＮＴ２７、及びＮＴ３１にｂｉｔ４の諧調データ信号の情報を与える。ここで、ｂｉｔ４の情報を有する出力トランジスタＮＴ２及びＮＴ６は、出力トランジスタＮＴ４を中心として上下対称に配置され、ｂｉｔ４の情報を有する出力トランジスタＮＴ１１及びＮＴ１５は、出力トランジスタＮＴ１３を中心として上下対称に配置され、ｂｉｔ４の情報を有する出力トランジスタＮＴ１８及びＮＴ２２は、出力トランジスタＮＴ２０を中心として上下対称に配置され、ｂｉｔ４の情報を有する出力トランジスタＮＴ２７及びＮＴ３１は、出力トランジスタＮＴ２９を中心として上下対称に配置されている。
【００５９】
続いて、出力トランジスタＮＴ４、ＮＴ１３、ＮＴ２０、及びＮＴ２９にｂｉｔ３の諧調データ信号の情報を与える。ここで、ｂｉｔ３の情報を有する出力トランジスタＮＴ４及びＮＴ１３は、出力トランジスタＮＴ８とＮＴ９の間を中心として上下対称に配置され、ｂｉｔ３の情報を有する出力トランジスタＮＴ２０及びＮＴ２９は、ダミートランジスタである出力トランジスタＮＴ２４と出力トランジスタＮＴ２５の間を中心として上下対称に配置されている。
【００６０】
次に、出力トランジスタＮＴ９及びＮＴ２５にｂｉｔ２の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ８にｂｉｔ１の諧調データ信号の情報を与える。
【００６１】
次に、出力トランジスタのドライブ能力変動発生時での有機ＥＬ表示装置の諧調特性について図１１を参照して説明する、図１１は二次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図である。
【００６２】
図１１に示すように、出力トランジスタのドライブ能力が図７表示と同様な二次関数変動しても諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致している。このため、微分変動誤差が小さく（−０．１２〜＋０．１０ＬＳＢの範囲内）、積分変動誤差も小さく（−０．１２〜＋０．１２ＬＳＢの範囲内）でき、実施例２よりも更に高諧調精度化を達成することができる。なお、出力トランジスタのドライブ能力が図４表示と同様な一次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、図８（ａ）と同様に理想曲線とよく一致する。
【００６３】
上述したように、本実施例の電流出力型集積回路及び諧調データ信号供給方法では、出力部にＮｃｈ  ＭＯＳトランジスタから構成され、ダミートランジスタ１個を含む出力トランジスタＮＴ１乃至ＮＴ３２が並列して３２個アレイ状に設けられている。出力トランジスタへの諧調データ信号供給方法は、まず、出力トランジスタＮＴ１、ＮＴ３、ＮＴ５、ＮＴ７、ＮＴ１０、ＮＴ１２、ＮＴ１４、ＮＴ１６、ＮＴ１７、ＮＴ１９、ＮＴ２１、ＮＴ２３、ＮＴ２６、ＮＴ２８、ＮＴ３０、及びＮＴ３２にｂｉｔ５の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ２、ＮＴ６、ＮＴ１１、ＮＴ１５、ＮＴ１８、ＮＴ２２、ＮＴ２７、及びＮＴ３１にｂｉｔ４の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ４、ＮＴ１３、ＮＴ２０、及びＮＴ２９にｂｉｔ３の諧調データ信号の情報を与える。次に、出力トランジスタＮＴ９及びＮＴ２５にｂｉｔ２の諧調データ信号の情報を与える。続いて、出力トランジスタＮＴ８にｂｉｔ１の諧調データ信号の情報を与える。ここで、ｂｉｔ情報は４分割されている。
【００６４】
このため、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって一次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致し、また、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって二次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、実施例２よりも理想値曲線とよく一致する。したがって、実施例２よりも微分変動誤差及び積分変動誤差を小さくでき、高諧調精度化を達成できる。
【００６５】
なお、本実施例では、トランジスタセルアレイ部１３ａにダミートランジスタを１個設けているが、２個以上設けてもよい。
【実施例４】
【００６６】
次に、本発明の実施例４に係る電流出力型集積回路及び諧調データ信号供給方法について、図面を参照して説明する。図１２はトランジスタセルアレイ部の出力トランジスタの配置を示す図である。本実施例では、トランジスタセルアレイ部の出力トランジスタの数及び配置を変更し対応している。
【００６７】
図１２に示すように、トランジスタセルアレイ部１３ｂには縦方向に出力トランジスタが３２個、横方向に８個の３２行×６列で総数２５６個配置形成され、ｂｉｔ情報が４分割（分割段数４）されている。なお、ダミートランジスタが２４行Ｅ列に配置形成され、セルアドレス表示はＢｉｔ１乃至Ｂｉｔ５までは１桁目、２桁目、及び３桁目を表示し、ｂｉｔ６乃至ｂｉｔ８までは１桁目及び２桁目のみ表示している。なお、諧調８ｂｉｔ（２５６階調）の場合、ｂｉｔ１が出力トランジスタ１個（２０）、ｂｉｔ２が出力トランジスタ２個（２１）、ｂｉｔ３が出力トランジスタ４個（２２）、ｂｉｔ４が出力トランジスタ８個（２３）、ｂｉｔ５が出力トランジスタ１６個（２４）、ｂｉｔ６が出力トランジスタ３２個（２５）、ｂｉｔ７が出力トランジスタ６４個（２５）、ｂｉｔ８が出力トランジスタ１２８個（２７）となる。
【００６８】
出力トランジスタへの諧調データ信号供給方法は、まず、Ａ列、Ｃ列、Ｆ列、及びＨ列の出力トランジスタにｂｉｔ８の諧調データ信号の情報を与える。ここで、ｂｉｔ８の情報を有するＡ列及びＣ列の出力トランジスタとＦ列及びＨ列の出力トランジスタとは、Ｄ列とＥ列の間を中心として左右対称に配置されている。
【００６９】
次に、Ｂ列及びＧ列の出力トランジスタにｂｉｔ７の諧調データ信号の情報を与える。ここで、ｂｉｔ７の情報を有するＢ列及びＧ列の出力トランジスタは、Ｄ列とＥ列の間を中心として左右対称に配置されている。
【００７０】
続いて、Ｄ列の１７行乃至３２行の出力トランジスタ、Ｅ列１行乃至１６行の出力トランジスタにｂｉｔ６の諧調データ信号の情報を与える。ここで、ｂｉｔ６の情報を有するＤ列の１７行乃至３２行の出力トランジスタとＥ列１行乃至１６行の出力トランジスタとは、１６行と１７行の間及びＤ列とＥ列の間を中心としての点対称に配置されている。
【００７１】
次に、Ｄ列の１行、３行、５行、７行、１０行、１２行、１４行、及び１６行の出力トランジスタ、Ｅ列の１７行、１９行、２１行、２３行、２６行、２８行、３０行、及び３２行にｂｉｔ５の諧調データ信号の情報を与える。ここで、ｂｉｔ５の情報を有するＤ列の１行、３行、５行、及び７行の出力トランジスタはＤ列４行の出力トランジスタを中心として上下対称に配置され、ｂｉｔ５の情報を有するＤ列の１０行、１２行、１４行、及び１６行の出力トランジスタはＤ列１３行の出力トランジスタを中心として上下対称に配置され、ｂｉｔ５の情報を有するＥ列の１７行、１９行、２１行、及び２３行の出力トランジスタはＥ列２０行のトランジスタを中心として上下対称に配置され、ｂｉｔ５の情報を有するＥ列の２６行、２８行、３０行、及び３２行の出力トランジスタはＥ列２９行の出力トランジスタを中心として上下対称に配置されている。
【００７２】
続いて、Ｄ列の２行、６行、１１行、及び１５行、Ｅ列の１８行、２２行、２７行、及び３１行の出力トランジスタにｂｉｔ４の諧調データ信号の情報を与える。ここで、ｂｉｔ４の情報を有するＤ列の２行及び６行の出力トランジスタはＤ列４行の出力トランジスタを中心として上下対称に配置され、ｂｉｔ４の情報を有するＤ列の１１行及び１５行の出力トランジスタはＤ列１３行の出力トランジスタを中心として上下対称に配置され、ｂｉｔ４の情報を有するＥ列の１８行及び２２行の出力トランジスタはＥ列２０行のトランジスタを中心として上下対称に配置され、ｂｉｔ４の情報を有するＥ列の２７行及び３１行の出力トランジスタはＥ列２９行の出力トランジスタを中心として上下対称に配置されている。
【００７３】
次に、Ｄ列の４行及び１３行、Ｅ列の２０行及び２９行の出力トランジスタにｂｉｔ３の諧調データ信号の情報を与える。続いて、Ｄ列９行及びＥ列２５行の出力トランジスタにｂｉｔ２の諧調データ信号の情報を与える。次に、Ｄ列８行の出力トランジスタにｂｉｔ１の諧調データ信号の情報を与える。
【００７４】
次に、出力トランジスタのドライブ能力変動発生時での有機ＥＬ表示装置の諧調特性について図１３及び図１４を参照して説明する、図１３は一次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図、図１４は二次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図である。ここで、出力トランジスタのドライブ能力の一次関数変動とは、トランジスタセルアレイ部１３ｂの出力トランジスタが行方向及び列方向に製造バラツキ（プロセス変動）によって、図４表示のように変化するものを言う。出力トランジスタのドライブ能力の二次関数変動とは、トランジスタセルアレイ部１３ｂの出力トランジスタが行方向及び列方向に製造バラツキ（プロセス変動）によって、図７表示のように二次関数的に変化するものを言う。
【００７５】
図１３に示すように、出力トランジスタのドライブ能力が一次関数変動しても諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致している。このため、微分変動誤差及び積分変動誤差を小さく（±０．２ＬＳＢ以下）でき、高諧調精度化を達成することができる。
【００７６】
図１４に示すように、出力トランジスタのドライブ能力が二次関数変動しても諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とほぼ一致している。このため、微分変動誤差を小さく（−０．１お〜＋０．１９ＬＳＢの範囲内）、積分変動誤差も小さく（−０．１９〜＋０．１５ＬＳＢの範囲内）でき、高諧調精度化を達成することができる。
【００７７】
上述したように、本実施例の電流出力型集積回路及び諧調データ信号供給方法では、出力部にＮｃｈ  ＭＯＳトランジスタから構成され、ダミートランジスタ１個を含む出力トランジスタが縦方向に３２個、横方向に８個の３２行×８列で総数２５６個アレイ状に設けられている。出力トランジスタへの諧調データ信号供給方法は、まず、Ａ列、Ｃ列、Ｆ列、及びＨ列の出力トランジスタにｂｉｔ８の諧調データ信号の情報を与える。次に、Ｂ列及びＧ列の出力トランジスタにｂｉｔ７の諧調データ信号の情報を与える。続いて、Ｄ列の１７行乃至３２行の出力トランジスタ、Ｅ列１行乃至１６行の出力トランジスタにｂｉｔ６の諧調データ信号の情報を与える。次に、Ｄ列の１行、３行、５行、７行、１０行、１２行、１４行、及び１６行の出力トランジスタ、Ｅ列の１７行、１９行、２１行、２３行、２６行、２８行、３０行、及び３２行にｂｉｔ５の諧調データ信号の情報を与える。続いて、Ｄ列の２行、６行、１１行、及び１５行、Ｅ列の１８行、２２行、２７行、及び３１行の出力トランジスタにｂｉｔ４の諧調データ信号の情報を与える。次に、Ｄ列の４行及び１３行、Ｅ列の２０行及び２９行の出力トランジスタにｂｉｔ３の諧調データ信号の情報を与える。続いて、Ｄ列９行及びＥ列２５行の出力トランジスタにｂｉｔ２の諧調データ信号の情報を与える。次に、Ｄ列８行の出力トランジスタにｂｉｔ１の諧調データ信号の情報を与える。ここで、ｂｉｔ情報は４分割されている。
【００７８】
このため、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって一次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致し、また、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって二次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とほぼ一致する。したがって、微分変動誤差及び積分変動誤差を小さくでき、高諧調精度化を達成できる。
【実施例５】
【００７９】
次に、本発明の実施例５に係る電流出力型集積回路及び諧調データ信号供給方法について、図面を参照して説明する。図１５はトランジスタセルアレイ部の出力トランジスタの配置を示す図である。本実施例では、実施例４のトランジスタセルアレイ部の出力トランジスタの数及び配置と同一であるが、出力トランジスタのオン・オフを制御する諧調データ信号の情報の供給方法を変更している。
【００８０】
図１５に示すように、トランジスタセルアレイ部１３ｃには、縦方向に出力トランジスタが３２個、横方向に８個の３２行×６列で総数２５６個配置形成され、ｂｉｔ情報が４分割されている。なお、ダミートランジスタが２４行Ｅ列に配置形成され、セルアレイ表示は１行目、２行目、及び３行目を表示している。
【００８１】
出力トランジスタへの諧調データ信号供給方法は、まず、Ａ列の奇数行、Ｂ列の偶数行、Ｃ列の１行乃至１５行までの奇数行、Ｃ列の１７行乃至３２行、D列の１７行乃至３１行までの奇数行、Ｅ列の２行乃至１６行までの偶数行、Ｆ列の１行乃至１６行、Ｆ列の１８行乃至３２行までの偶数行、Ｇ列の１７行乃至３２行、Ｈ列の１行乃至１６行の出力トランジスタに８ｂｉｔの諧調データ信号の情報を与える。
【００８２】
次に、Ａ列の偶数行、Ｂ列の奇数行、Ｇ列の１行乃至１６行、Ｈ列の１７行乃至３２行の出力トランジスタにｂｉｔ７の諧調データ信号の情報を与える。続いて、Ｃ列の２行乃至１６行の偶数行、Ｄ列の１７行乃至３１行の奇数行、Ｅ列の１行乃至１５行の奇数行、Ｆ列の１７行乃至３１行の出力トランジスタにｂｉｔ６の諧調データ信号の情報を与える。なお、ｂｉｔ５以下については実施霊４と同一なので説明を省略する。
【００８３】
上述したように、本実施例の電流出力型集積回路及び諧調データ信号供給方法では、出力部にＮｃｈ  ＭＯＳトランジスタから構成され、ダミートランジスタ１個を含む出力トランジスタが縦方向に３２個、横方向に８個の３２行×８列で総数２５６個アレイ状に設けられている。出力トランジスタへの諧調データ信号供給方法は、まず、Ａ列の奇数行、Ｂ列の偶数行、Ｃ列の１行乃至１５行までの奇数行、Ｃ列の１７行乃至３２行、D列の１７行乃至３１行までの奇数行、Ｅ列の２行乃至１６行までの偶数行、Ｆ列の１行乃至１６行、Ｆ列の１８行乃至３２行までの偶数行、Ｇ列の１７行乃至３２行、Ｈ列の１行乃至１６行の出力トランジスタに８ｂｉｔの諧調データ信号の情報を与える。次に、Ａ列の偶数行、Ｂ列の奇数行、Ｇ列の１行乃至１６行、Ｈ列の１７行乃至３２行の出力トランジスタにｂｉｔ７の諧調データ信号の情報を与える。続いて、Ｃ列の２行乃至１６行の偶数行、Ｄ列の１７行乃至３１行の奇数行、Ｅ列の１行乃至１５行の奇数行、Ｆ列の１７行乃至３１行の出力トランジスタにｂｉｔ６の諧調データ信号の情報を与える。次に、Ｄ列の１行、３行、５行、７行、１０行、１２行、１４行、及び１６行の出力トランジスタ、Ｅ列の１７行、１９行、２１行、２３行、２６行、２８行、３０行、及び３２行にｂｉｔ５の諧調データ信号の情報を与える。続いて、Ｄ列の２行、６行、１１行、及び１５行、Ｅ列の１８行、２２行、２７行、及び３１行の出力トランジスタにｂｉｔ４の諧調データ信号の情報を与える。次に、Ｄ列の４行及び１３行、Ｅ列の２０行及び２９行の出力トランジスタにｂｉｔ３の諧調データ信号の情報を与える。続いて、Ｄ列９行及びＥ列２５行の出力トランジスタにｂｉｔ２の諧調データ信号の情報を与える。次に、Ｄ列８行の出力トランジスタにｂｉｔ１の諧調データ信号の情報を与える。ここで、ｂｉｔ情報は４分割されている。
【００８４】
このため、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって一次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とよく一致し、また、出力トランジスタのドライブ能力が製造工程で発生する製造バラツキ（プロセス変動）によって二次関数変動しても、諧調変化に対して出力トランジスタの出力電流は直線的に増加し、理想値曲線とほぼ一致する。したがって、実施例４と同様に微分変動誤差及び積分変動誤差を小さくでき、高諧調精度化を達成できる。
【００８５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８６】
例えば、実施例では、有機ＥＬ表示装置の電流出力型ソースドライバに適用したが、電流出力型ＬＥＤドライバなどにも適用できる。また、実施例１乃至３で５ｂｉｔ諧調（３２階調）、実施例４、５で８ｂｉｔ諧調（２５６階調）の場合を説明したが、他のｂｉｔ諧調にも適用することができる。
【００８７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、総数２ｎ個で、ゲート間が接続され、並列或いは直列に配置され、前記出力トランジスタの代わりにダミートランジスタが１個設けられるトランジスタセルアレイ部と、ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタとを具備する電流出力型集積回路。
【００８８】
（付記２）  ｂｉｔｍ（ｍは正の整数）の諧調データ信号にもとづいて出力電流を生成する第１の出力トランジスタと、前記第１の出力トランジスタの両側に配置され、前記ｂｉｔｍよりも下位の諧調データ信号にもとづいて出力電流を生成する第２及び第３の出力トランジスタとを有し、前記出力トランジスタはｎｂｉｔ（ｎはｍ以上で、且つｎは２以上の整数）諧調表示に用いられ、総数２ｎ個で、ゲート間が接続され、複数段×複数列構成に配置され、前記出力トランジスタの代わりにダミートランジスタが１個設けられるトランジスタセルアレイ部と、ゲートが前記トランジスタセルアレイ部の前記出力トランジスタのゲートに接続され、基準電流を生成する分配用ミラートランジスタとを具備することを特徴とする電流出力型集積回路。
【００８９】
（付記３）  ｎｂｉｔ（ｎは２以上の正の整数）諧調表示に用いられ、ゲート間が接続され、２ｎ個の出力トランジスタが複数段×複数列構成に配置され、ｂｉｔ情報がｋ分割（ｋは１以上の正の整数）されたトランジスタセルアレイ部の両端の第１及び第２の出力トランジスタに最下位ｂｉｔの諧調データ信号を与えるステップと、前記トランジスタセルアレイ部の前記両端以外に設けられた第３及び第４の出力トランジスタにｂｉｔｍ（ｍはｎ以下で、且つｍは正の整数）の諧調データ信号を与えるステップと、前記第３及び第４の出力トランジスタの間に設けられた第５の出力トランジスタにｂｉｔｍよりも上位の諧調データ信号を与えるステップと、前記ｋ分割された前記トランジスタセルアレイ部の中心に設けられた第６の出力トランジスタに最上位ｂｉｔの諧調データ信号を与えるステップとを具備する諧調データ信号供給方法。
【００９０】
（付記４）  ｎｂｉｔ（ｎは２以上の正の整数）諧調表示に用いられ、ゲート間が接続される２ｎ個の出力トランジスタが並列或いは直列に配置され、ｂｉｔ情報がｋ分割（ｋは１以上の正の整数）され、前記出力トランジスタの１個がダミートランジスタに置き換えられたトランジスタセルアレイ部の両端の第１及び第２の出力トランジスタに最下位ｂｉｔの諧調データ信号を与えるステップと、前記トランジスタセルアレイ部の前記両端以外に設けられた第３及び第４の出力トランジスタにｂｉｔｍ（ｍはｎ以下で、且つｍは正の整数）の諧調データ信号を与えるステップと、前記第３及び第４の出力トランジスタの間に設けられた第５の出力トランジスタにｂｉｔｍよりも上位の諧調データ信号を与えるステップと、前記ｋ分割された前記トランジスタセルアレイ部の中心に設けられた第６の出力トランジスタに最上位ｂｉｔの諧調データ信号を与えるステップと、前記第６の出力トランジスタに隣接して前記ダミートランジスタを設けるステップとを具備する諧調データ信号供給方法。
【００９１】
（付記５）  ｎｂｉｔ（ｎは２以上の正の整数）諧調表示に用いられ、ゲート間が接続される２ｎ個の出力トランジスタが複数段×複数列構成に配置され、ｂｉｔ情報がｋ分割（ｋは１以上の正の整数）され、前記出力トランジスタの１個がダミートランジスタに置き換えられたトランジスタセルアレイ部の両端の第１及び第２の出力トランジスタに最下位ｂｉｔの諧調データ信号を与えるステップと、前記トランジスタセルアレイ部の前記両端以外に設けられた第３及び第４の出力トランジスタにｂｉｔｍ（ｍはｎ以下で、且つｍは正の整数）の諧調データ信号を与えるステップと、前記第３及び第４の出力トランジスタの間に設けられた第５の出力トランジスタにｂｉｔｍよりも上位の諧調データ信号を与えるステップと、前記ｋ分割された前記トランジスタセルアレイ部の中心に設けられた第６の出力トランジスタに最上位ｂｉｔの諧調データ信号を与えるステップと、前記第６の出力トランジスタに隣接して前記ダミートランジスタを設けるステップとを具備する諧調データ信号供給方法。
【００９２】
（付記６）  前記出力トランジスタはＮｃｈ  ＭＯＳトランジスタである付記１及び２のいずれか記載の電流出力型集積回路。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係る有機ＥＬ表示装置の構成を示す概略ブロック図。
【図２】本発明の実施例１に係る電流出力型ソースドライバの出力部を示す回路図。
【図３】本発明の実施例１に係るトランジスタセルアレイ部の出力トランジスタの配置を示す図。
【図４】本発明の実施例１に係る出力トランジスタのドライブ能力の一次関数変動を示す図。
【図５】本発明の実施例１に係る出力トランジスタのドライブ能力の一次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図。
【図６】本発明の実施例２に係るトランジスタセルアレイ部の出力トランジスタの配置を示す図。
【図７】本発明の実施例２に係る出力トランジスタのドライブ能力の二次関数変動を示す図。
【図８】本発明の実施例２に係る有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図、図８（ａ）は一次関数変動発生時での特性図、図８（ｂ）は二次関数変動発生時での特性図。
【図９】本発明の実施例２に係る二次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す実施例１の特性図。
【図１０】本発明の実施例３に係るトランジスタセルアレイ部の出力トランジスタの配置を示す図。
【図１１】本発明の実施例３に係る有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図。
【図１２】本発明の実施例４に係るトランジスタセルアレイ部の出力トランジスタの配置を示す図。
【図１３】本発明の実施例４に係る一次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図。
【図１４】本発明の実施例４に係る二次関数変動発生時での有機ＥＬ表示装置の諧調と出力電流との関係を示す特性図。
【図１５】本発明の実施例５に係るトランジスタセルアレイ部の出力トランジスタの配置を示す図。
【符号の説明】
【００９４】
１  有機ＥＬ表示装置
２  ディスプレイコントローラ
３  ＤＣ−ＤＣコンバータ
４  表示パネル（ＯＥＬＤ）
５  ゲートドライバ
６  ソースドライバ
７  出力部
１１  基準電流源
１２  出力コントロール回路
１３、１３ａ、１３ｂ、１３ｃ  トランジスタセルアレイ部
ＡＶｄｄ  アナログ高電位側電源
Ｄ１〜Ｄ３１  諧調データ信号
Ｉｓｔｄ  基準電流
Ｉｏｕｔ  出力電流
ＮＴ１〜ＮＴ３１  出力トランジスタ
ＮＴＫ  分配用ミラートランジスタ
ＯＵＴ  出力端子
ＰＶ  プリチャージ電圧
ＳＷ１〜ＳＷ３１  スイッチ
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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