(57)【要約】【課題】  メモリサイズを小さくすることが可能なメモリを提供する。【解決手段】  このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、各ｎ型不純物領域１２間を分離する素子分離絶縁膜上に形成され、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。【選択図】      図３
2007281329.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、
前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域と、
前記第１不純物領域間に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成され、前記第１不純物領域に対して所定の間隔ごとに接続される配線と、
前記半導体基板上に形成され、前記第２不純物領域に接続されるビット線と、を備えたことを特徴とするメモリ。
【請求項２】
前記ビット線は、前記第１不純物領域の延びる方向と交差する方向に延びるように形成されていることを特徴とする請求項１に記載のメモリ。
【請求項３】
前記ビット線よりも下方で、前記ビット線と前記第２不純物領域とを電気的に接続するための接続孔を備え、
前記メモリセルのデータは、前記メモリセルが形成される領域に対して、前記接続孔が設けられているか否かによって切り替えられることを特徴とする請求項１又は請求項２のいずれかに記載のメモリ。
【請求項４】
前記配線と前記第１不純物領域とは、前記配線上及び前記第１不純物領域上に形成されたコンタクト孔を覆うパッド層により接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載のメモリ。
【請求項５】
第２半導体層からなるゲート電極を含むトランジスタをさらに備え、
前記配線と前記トランジスタのゲート電極とは、同一の半導体層からなることを特徴とする請求項４に記載のメモリ。
【請求項６】
前記半導体層は、ポリシリコン又はタングステンポリサイドであることを特徴とする請求項５に記載のメモリ。
【請求項７】
前記第１不純物領域は、前記配線が形成されていない前記素子分離絶縁膜の下部にも分布していることを特徴とする請求項１乃至請求項６のいずれかに記載のメモリ。
【請求項８】
前記配線と前記第１不純物領域とは、第１導電型コンタクト領域を介して接続されており、
前記第１導電型コンタクト領域の不純物濃度は、前記第１不純物領域の不純物濃度と同一であることを特徴とする請求項１乃至請求項７のいずれかに記載のメモリ。
【請求項９】
前記配線が形成された前記素子分離絶縁膜の下部には反転防止層が形成されていることを特徴とする請求項１乃至請求項８のいずれかに記載のメモリ。
【請求項１０】
半導体基板上に、所定の方向に延びた素子分離絶縁膜を、前記所定の方向と交差する方向に沿って複数形成する工程と、
前記素子分離絶縁膜上に配線を形成する工程と、
前記素子分離絶縁膜及び前記配線をマスクにして第１導電型の不純物をイオン注入し、第１導電型の第１不純物領域を複数形成する工程と、
全面を覆うように、１層目の層間絶縁膜を形成する工程と、
フォトリソグラフィ技術及びエッチング技術により、前記１層目の層間絶縁膜の前記第１不純物領域及び前記配線に対応する所定の領域に第１のコンタクトホールを形成する工程と、
フォトリソグラフィ技術及び第２導電型の不純物のイオン注入により、前記第１のコンタクトホールの一部のみを介して、前記第１不純物領域の表面に第２導電型の第２不純物領域を形成する工程と、
前記第１のコンタクトホールに１層目のプラグを埋め込む工程と、
フォトリソグラフィ技術及びエッチング技術により、１層目の層間絶縁膜上に１層目のプラグと接続する１層目のパッド層を形成する工程と、
全面を覆うように、２層目の層間絶縁膜を形成する工程と、
フォトリソグラフィ技術及びエッチング技術により、前記第２不純物領域上の第１のコンタクトホールに対応する所定の領域に、第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールに２層目のプラグを埋め込む工程と、
フォトリソグラフィ技術及びエッチング技術により、前記２層目のプラグ上に、前記第１不純物領域と直交する方向に伸びたビット線を形成する工程と、を含むことを特徴とするメモリの製造方法。
【請求項１１】
前記１層目のパッド層は、前記第２不純物領域上に形成された第１の１層目パッド層と、前記配線上に形成された第２の１層目のパッド層と、が異なる形状であることを特徴とする請求項１０に記載のメモリの製造方法。
【請求項１２】
前記配線は、周辺回路のトランジスタのゲート電極と同一工程にて形成されていることを特徴とする請求１０又は請求項１１に記載のメモリの製造方法。
【請求項１３】
前記配線は、ポリシリコンから形成されていることを特徴とする請求項１２に記載のメモリの製造方法。
【請求項１４】
前記層間分離絶縁膜の形成位置に反転防止層を形成した後に、層間分離絶縁膜を形成することを特徴とする請求項１０乃至請求項１３に記載のメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、マスクＲＯＭなどのメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、マスクＲＯＭが知られている。
【０００３】
図９は、従来のコンタクト方式によるマスクＲＯＭの構成を示した平面レイアウト図である。図１０は、図９に示した従来のコンタクト方式によるマスクＲＯＭの５００−５００線に沿った断面図である。図９及び図１０を参照して、従来のコンタクト方式によるマスクＲＯＭでは、基板２０１の上面に不純物が拡散された不純物領域２０２が所定の間隔を隔てて複数形成されている。また、隣接する２つの不純物領域２０２間に対応する基板２０１の上面上には、絶縁膜２０３を介してゲート電極として機能するワード線２０４が形成されている。このワード線２０４と、ゲート絶縁膜２０３と、対応する２つの不純物領域２０２とによって１つのトランジスタ２０５が形成されている。また、基板２０１の上面およびワード線２０４を覆うように１層目の層間絶縁膜２０６が形成されている。この１層目の層間絶縁膜２０６には、各不純物領域２０２に対応するようにコンタクトホール２０７が形成されるとともに、そのコンタクトホール２０７内には、各不純物領域２０２に接続するように、１層目のプラグ２０８が埋め込まれている。
【０００４】
また、１層目の層間絶縁膜２０６上には、プラグ２０８に接続するように、ソース線（ＧＮＤ線）２０９と接続層２１０とが設けられている。なお、各メモリセル２１１に、１つのトランジスタ２０５が設けられている。また、１層目の層間絶縁膜２０６上には、ソース線（ＧＮＤ線）２０９および接続層２１０を覆うように２層目の層間絶縁膜２１２が形成されている。この２層目の層間絶縁膜２１２の所定の接続層２１０上に位置する領域には、コンタクトホール２１３が形成されるとともに、そのコンタクトホール２１３内には、２層目のプラグ２１４が埋め込まれている。
【０００５】
また、２層目の層間絶縁膜２１２上には、プラグ２１４に接続するように、接続層２１９が設けられている。また、２層目の層間絶縁膜２１２上には、接続層２１９を覆うように３層目の層間絶縁膜２１６が形成されている。この３層目の層間絶縁膜２１６の所定の接続層２１９上に位置する領域には、コンタクトホール２１７が形成されるとともに、そのコンタクトホール２１７内には、３層目のプラグ２１８が埋め込まれている。また、３層目の層間絶縁膜２１６上には、プラグ２１８に接続されるように、ビット線２１５が形成されている。これにより、ビット線２１５と、トランジスタ２０５の不純物領域２０２とが接続される。
【０００６】
なお、従来のコンタクト方式によるマスクＲＯＭでは、３層目のコンタクトホール２１７を設けるか否かによって、トランジスタ２０５がビット線２１５に接続（コンタクト）されるか否かが決められている。そして、トランジスタ２０５がビット線２１５に接続されているか否かによって、そのトランジスタ２０５を含むメモリセル２１１の有するデータが「０」または「１」に区別される。
【０００７】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平５−２７５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９及び図１０に示した従来のマスクＲＯＭでは、メモリセル２１１毎に１つのトランジスタ２０５が設けられているので、メモリセルサイズが大きくなるという問題点があった。
【課題を解決するための手段】
【０００９】
上記に鑑み、本発明に係るメモリは、半導体基板と、前記半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域と、前記第１不純物領域間に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成され、前記第１不純物領域に対して所定の間隔ごとに接続される配線と、前記半導体基板上に形成され、前記第２不純物領域に接続されるビット線と、を備えたことを特徴とする。
【００１０】
また、前記ビット線は、前記第１不純物領域の延びる方向と交差する方向に延びるように形成されていることを特徴とする。
【００１１】
また、前記ビット線よりも下方で、前記ビット線と前記第２不純物領域とを電気的に接続するための接続孔を備え、前記メモリセルのデータは、前記メモリセルが形成される領域に対して、前記接続孔が設けられているか否かによって切り替えられることを特徴とする。
【００１２】
また、前記配線と前記第１不純物領域とは、前記配線上及び前記第１不純物領域上に形成されたコンタクト孔を覆うパッド層により接続されていることを特徴とする。
【００１３】
また、第２半導体層からなるゲート電極を含むトランジスタをさらに備え、
前記配線と前記トランジスタのゲート電極とは、同一の半導体層からなることを特徴とする。
【００１４】
また、前記半導体層は、ポリシリコン又はタングステンポリサイドであることを特徴とする。
【００１５】
また、前記第１不純物領域は、前記配線が形成されていない前記素子分離絶縁膜の下部にも分布していることを特徴とする。
【００１６】
また、前記配線と前記第１不純物領域とは、第１導電型コンタクト領域を介して接続されており、前記第１導電型コンタクト領域の不純物濃度は、前記第１不純物領域の不純物濃度と同一であることを特徴とする。
【００１７】
また、前記配線が形成された前記素子分離絶縁膜の下部には反転防止層が形成されていることを特徴とする。
【００１８】
また、本発明に係るメモリの製造方法は、半導体基板上に、所定の方向に延びた素子分離絶縁膜を、前記所定の方向と交差する方向に沿って複数形成する工程と、前記素子分離絶縁膜上に配線を形成する工程と、前記素子分離絶縁膜及び前記配線をマスクにして第１導電型の不純物をイオン注入し、第１導電型の第１不純物領域を複数形成する工程と、全面を覆うように、１層目の層間絶縁膜を形成する工程と、フォトリソグラフィ技術及びエッチング技術により、前記１層目の層間絶縁膜の前記第１不純物領域及び前記配線に対応する所定の領域に第１のコンタクトホールを形成する工程と、フォトリソグラフィ技術及び第２導電型の不純物のイオン注入により、前記第１のコンタクトホールの一部のみを介して、前記第１不純物領域の表面に第２導電型の第２不純物領域を形成する工程と、
前記第１のコンタクトホールに１層目のプラグを埋め込む工程と、フォトリソグラフィ技術及びエッチング技術により、１層目の層間絶縁膜上に１層目のプラグと接続する１層目のパッド層を形成する工程と、全面を覆うように、２層目の層間絶縁膜を形成する工程と、フォトリソグラフィ技術及びエッチング技術により、前記第２不純物領域上の第１のコンタクトホールに対応する所定の領域に、第２のコンタクトホールを形成する工程と、前記第２のコンタクトホールに２層目のプラグを埋め込む工程と、フォトリソグラフィ技術及びエッチング技術により、前記２層目のプラグ上に、前記第１不純物領域と直交する方向に伸びたビット線を形成する工程と、を含むことを特徴とする。
【００１９】
また、前記１層目のパッド層は、前記第２不純物領域上に形成された第１の１層目パッド層と、前記配線上に形成された第２の１層目のパッド層と、が異なる形状であることを特徴とする。
【００２０】
また、前記配線は、周辺回路のトランジスタのゲート電極と同一工程にて形成されていることを特徴とする。
【００２１】
また、前記配線は、ポリシリコンから形成されていることを特徴とする。
【００２２】
また、前記層間分離絶縁膜の形成位置に反転防止層を形成した後に、層間分離絶縁膜を形成することを特徴とする。
【発明の効果】
【００２３】
本発明に係るメモリでは、第１および第２不純物領域からなるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリを形成することができる。この場合、１つのメモリセルは、１つのダイオードを含むので、１つのメモリセルが１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。
【００２４】
また、配線を第１不純物領域に対して所定の間隔ごとに接続することによって、第１不純物領域の長さの増大に起因して抵抗が増大するのを抑制することができるので、ワード線の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。
【００２５】
また、ビット線とワード線として機能する第１不純物領域とを互いに交差するように配置することができるので、ビット線とワード線として機能する第１不純物領域との交点にそれぞれ第２不純物領域を配置すれば、容易に、第１および第２不純物領域からなるダイオードをマトリクス状に配列することができる。
【００２６】
また、素子分離絶縁膜上に配線を形成することにより、ビット線を第１不純物領域及び配線と交差する方向に形成するのが阻害されるのを抑制することができる。
【００２７】
また、接続孔の形成工程を少なくとも配線の形成工程よりも後にすることができる。したがって、メモリセルのデータによらず、少なくとも配線の形成工程までは、受注前に形成してストックすることができる。そのため、受注に応じたメモリセルのデータを書き込む工程から出荷までの時間を大幅に縮減することができる。
【００２８】
また、前記配線上及び前記コンタクト孔をパッド層で覆うことにより、容易に配線を第１不純物領域に対して所定の間隔ごとに接続することができる。
【００２９】
また、周辺回路のトランジスタのゲート電極と、前記配線とを同一工程にて形成することができるので、製造プロセスを簡素化することができる。
【００３０】
また、配線により、素子分離領域の半導体基板に不純物が到達するのを抑制することができる。これにより、素子分離領域の半導体基板への不純物の到達に起因して隣接する２つの第１不純物領域が導通するという不都合が生じるのを抑制することができる。
【００３１】
また、配線は高濃度の第１導電型コンタクト領域を介さずに前記第１不純物領域と接続されているため、前記配線に流れる電流を抑制して、前記配線の電位が上昇することを抑制できる。このため、末端のビット線からも電流が容易に流れる。
【００３２】
また、前記配線が形成された前記素子分離絶縁膜下部に反射防止層を形成することにより、たとえば、素子分離領域の半導体基板をｐ型に構成するとともに、素子分離領域を介して隣接する２つの第１不純物領域をｎ型に構成する場合には、第１半導体層、素子分離領域のｐ型の半導体基板および素子分離領域を介して隣接する２つのｎ型の第１不純物領域からなるｎチャネルＭＯＳトランジスタにおいて、素子分離領域を介して隣接する２つの第１不純物領域間で電流が流れるのを確実に抑制することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、本発明のメモリの一例としてのマスクＲＯＭについて説明する。
【００３４】
図１は、本実施形態に係るマスクＲＯＭの構成を示した回路図である。図２は、図１に示した本実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。図３は、図２に示した本実施形態によるマスクＲＯＭのメモリセルアレイ領域の１００−１００線に沿った断面図である。図４は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の１５０−１５０線に沿った断面図である。図５は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の２００−２００線に沿った断面図である。
【００３５】
先ず、図１〜図５を参照して、第１実施形態によるマスクＲＯＭの構成について説明する。
【００３６】
本発明に係るマスクＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ領域６とを備えている。なお、アドレス入力回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４および出力回路５により、周辺回路が構成されている。これらの周辺回路内には、ポリシリコン層からなるゲート電極を有するトランジスタ（図示せず）が設けられている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、複数のワード線（ＷＬ）７が接続されている。ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択して、そのワード線７の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げるとともに、選択したワード線７以外のワード線７の電位は、Ｈレベル（Ｖｃｃ）になる。
【００３７】
また、カラムデコーダ３には、ワード線（ＷＬ）７と直交するように配置された複数のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、電流センス型であり、カラムデコーダ３により選択されたビット線８に流れる電流を検知し、選択されたビット線８に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線８に所定の電流未満の電流が流れる場合にＬレベルの信号を出力する。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００３８】
また、メモリセルアレイ領域６には、複数のメモリセル９がマトリクス状に配置されている。これらの複数のメモリセル９は、互いに直交するように配置された複数のワード線７およびビット線８の交点にそれぞれ配置されている。これにより、第１実施形態では、クロスポイント型のマスクＲＯＭが構成されている。また、メモリセルアレイ領域６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。
【００３９】
また、図２及び図３に示すように、メモリセルアレイ領域６では、ｐ型シリコン基板１１の上面に、ｎ型不純物領域１２が所定の方向に延びるように形成されている。なお、このｐ型シリコン基板１１は、本発明の「半導体基板」の一例であり、ｎ型不純物領域１２は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域１２は、その延びる方向に対して直交する方向に沿って、所定の間隔を隔てて複数形成されている。
【００４０】
また、図３に示すように、１つのｎ型不純物領域１２内には、複数のｐ型不純物領域１４がｎ型不純物領域１２の延びる方向に沿って所定の間隔を隔てて形成されている。なお、このｐ型不純物領域１４は、本発明の「第２不純物領域」の一例である。そして、１つのｐ型不純物領域１４とｎ型不純物領域１２とによって、メモリセル９のダイオード１０が形成されている。これにより、ｎ型不純物領域１２は、複数のダイオード１０の共通のカソードとして機能するとともに、ｐ型不純物領域１４は、ダイオード１０のアノードとして機能する。また、第１実施形態では、ｎ型不純物領域１２は、ワード線（ＷＬ）７（図１参照）としても機能する。尚、ｎ型不純物領域１２内には、８つのｐ型不純物領域１４ごとにｐ型不純物領域１４が形成されず、ｎ型コンタクト領域１５が設けられている。尚、当該ｎ型コンタクト領域１５は、ｎ型不純物領域１２の不純物濃度よりも濃度を高くすることにより、１層目のプラグ１８とｎ型不純物領域１２との接触抵抗を低減することができる。しかしながら、本実施形態では、後に説明する理由から、当該ｎ型コンタクト領域１５は、ｎ型不純物領域１２と同じ不純物濃度で配置される。
【００４１】
また、図４及び図５に示すように、隣接する２つのｎ型不純物領域１２間には、それらのｎ型不純物領域１２を分離する素子分離絶縁膜１３が形成されている。当該素子分離絶縁膜１３は、例えば、０．７μｍの幅に形成される。そして、素子分離絶縁膜１３上には、ポリシリコンからなる配線層２７が、ｎ型不純物領域１２の延びる方向に沿って延びるように形成されている。当該配線層は、例えば、０．４μｍの幅、４００ｎｍの膜厚となるように形成される。尚、この配線層２７は、周辺回路に設けられたトランジスタ（図示せず）のゲート電極を構成するポリシリコン層と同一の層をパターニングすることにより形成されている。尚、配線層２７上には、ＳｉＯ2等のハードマスクが形成されてもよいが、本実施形態では、配線層２７の抵抗を小さくするために、ハードマスクが形成されず、配線層２７が厚く形成される。
【００４２】
また、ｐ型シリコン基板１１の上面を覆うように、１層目の層間絶縁膜１６が設けられている。この１層目の層間絶縁膜１６のｐ型不純物領域１４及びｎ型コンタクト領域１５に対応する領域には、コンタクトホール１７が設けられている。また、コンタクトホール１７には、Ｗ（タングステン）からなる１層目のプラグ１８が埋め込まれている。これにより、ｐ型不純物領域１４及びｎ型コンタクト領域１５にそれぞれ１層目のプラグ１８が接続されている。ここで、当該１層目のプラグ１８は、例えば、０．４μｍの幅に形成される。さらに、１層目の層間絶縁膜１６の１層目のプラグ１８に対応する領域上に、Ａｌからなる１層目のパッド層１９Ａ、１９Ｂが形成されている。そして、１層目のプラグ１８と１層目のパッド層１９Ａ、１９Ｂとが接続されている。ここで、ｐ型不純物領域１４上に形成される１層目のパッド層１９Ａは、平面的に見てほぼ正方形となるように形成されており、例えば、０．８μｍの幅に形成される。この場合、１層目のパッド層１９Ａ間の間隔は、０．５μｍ程度となる。一方、ｎ型コンタクト領域１５上に形成される１層目のパッド層１９Ｂは、図２及び図５に示すように、前記配線層２７上及び前記ｎ型コンタクト領域１５上の１層目のプラグ１８を覆うように、平面的に見て長方形となるように形成されている。これにより、配線層２７とｎ型不純物領域１２とは、８つのメモリセル（所定の間隔）ごとに接続されている。そして、ロウデコーダ２（図１参照）に入力されたアドレスデータに対応するワード線７を選択する際、配線層２７を介して、選択されたワード線７（ｎ型不純物領域１２）の電位をＬレベル（ＧＮＤ）に立ち下げるとともに、選択されていないワード線７（ｎ型不純物領域１２）の電位は、Ｈレベル（Ｖｃｃ）になるように構成されている。
【００４３】
また、１層目の層間絶縁膜１６上には、１層目のパッド層１９Ａ，１９Ｂを覆うように２層目の層間絶縁膜２０が設けられている。この２層目の層間絶縁膜２０の１層目のパッド層１９Ａに対応する領域には、コンタクトホール２１が形成されている。また、コンタクトホール２１には、Ｗ（タングステン）からなる２層目のプラグ２２が埋め込まれている。ここで、当該２層目のプラグ２２は、例えば、０．４μｍの幅に形成される。なお、このコンタクトホール２１は、本発明の「接続孔」の一例である。また、２層目の層間絶縁膜２０上には、Ａｌからなる複数のビット線（ＢＬ）８が所定の間隔を隔てて形成されている。ビット線（ＢＬ）８は、図２に示すように、ｎ型不純物領域１２の延びる方向と直交する方向へ延びるように形成されているとともに、各メモリセル９（図３参照）のダイオード１０に対応する領域でｎ型不純物領域１２と交差するように配置されている。
【００４４】
ここで、メモリセル９のダイオード１０に対応して１層目のパッド層１９Ａとビット線（ＢＬ）８との間にコンタクトホール２１が形成されているか否かによって、そのメモリセル９のデータが切り替えられるように構成されている。すなわち、メモリセル９のダイオード１０に対応してコンタクトホール２１が形成されることにより、コンタクトホール２１に埋め込まれた２層目のプラグ２２、１層目のパッド層１９Ａ、及び１層目のプラグ１８を介して、ビット線（ＢＬ）８とメモリセル９のダイオード１０を構成するｐ型不純物領域１４とが接続されている場合には、そのメモリセル９のデータは「１」に設定される。一方、メモリセル９のダイオード１０に対応してコンタクトホール２１が形成されていないことにより、そのメモリセル９のダイオード１０と対応するビット線（ＢＬ）８とが接続されていない場合には、そのメモリセル９のデータは「０」に設定される。
【００４５】
このように、本実施形態に係るメモリでは、１層目の層間絶縁膜１６より下部の構造は、メモリセルのデータに依存しない。したがって、少なくとも１層目の層間絶縁膜１６より下部は、受注前に形成してストックすることができる。そのため、受注後は、メモリセルのデータを書き込むためのコンタクトホール２１形成工程から始めることができ、出荷までの時間を大幅に縮減することができる。また、本実施形態に係るメモリでは、２層構造で形成されるため、メモリの微細化、製造工程、製造費用の低減に寄与できる。
【００４６】
尚、本実施形態に係るメモリでは、前記ｎ型コンタクト領域１５の不純物濃度を、周辺のｎ型不純物領域１２の不純物濃度と同一にした。この場合、前記ｎ型コンタクト領域１５の不純物濃度を高くする場合と比較して、ビット線８から前記配線層２７に流れる電流量が減少する。しかしながら、配線層２７はポリシリコンから形成されているため、Ａｌ等の金属から形成される場合と比較して抵抗値が高い。そのため、配線層２７に流れる電流量が多いと、配線層２７の電位が上昇して、末端のビット線８からの電流が流れにくくなる。一方、本実施形態に係るメモリでは、配線層２７に流れる電流が少なくなるため、配線層２７の電位上昇を最小限に防止しているため、上記の問題は発生しない。尚、本実施形態では、全てのｎ型コンタクト領域１５の濃度を一定としたが、電流が流れにくい末端のビット線８に対応するｎ型コンタクト領域１５の濃度のみ高く設定してもよい。
【００４７】
次に、図１及び図２を参照して、本実施形態によるマスクＲＯＭの動作について説明する。まず、所定のアドレスがアドレス入力回路１（図１参照）に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７（ｎ型不純物領域１２）の電位が配線層２７（図２参照）を介してＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位が配線層２７（図２参照）を介してＨレベル（Ｖｃｃ）になる。
【００４８】
一方、アドレス入力回路１（図１参照）からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、センスアンプ４からＶｃｃに近い電位が選択されたビット線８に供給される。そして、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっている場合には、センスアンプ４からビット線８およびダイオード１０を介してワード線７へ電流が流れる。この際、センスアンプ４では、ビット線８に所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。
【００４９】
その一方、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードがビット線８に繋がっていない場合には、ビット線８からワード線７へ電流が流れない。この場合には、センスアンプ４に電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００５０】
次に、図２乃至図８を参照して、本実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスについて説明する。尚、図６は、図２の１５０−１５０又は２００−２００における共通の断面図、図７（ａ）及び図８（ａ）は、１５０−１５０における断面図、図７（ｂ）及び図８（ｂ）は、２００−２００における断面図を示す。
【００５１】
まず、図６に示すように、ｐ型シリコン基板１１の上面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜からなる素子分離絶縁膜１３を形成する。尚、素子分離絶縁膜１３の膜厚を薄く形成する場合は、素子分離絶縁膜１３を形成する前に、フォトリソグラフィ技術により、素子分離絶縁膜１３を形成する領域に、反転防止層を形成してもよい。この場合、反転防止層は、例えば、Ｂ（ボロン）を、注入エネルギー約１２０ｋｅＶ、ドーズ量約１．３×１０１３ｃｍ−２の条件下でイオン注入して形成される。この反転防止層は、２つの第１不純物領域１２間に電流が流れるのを防ぐ効果がある。すなわち、素子分離領域の半導体基板をｐ型に構成するとともに、素子分離領域を介して隣接する２つの第１不純物領域１２をｎ型に構成する場合には、配線層２７、素子分離領域のｐ型の半導体基板および素子分離領域を介して隣接する２つのｎ型の第１不純物領域１２からなるｎチャネルＭＯＳトランジスタにおいて、素子分離領域を介して隣接する２つの第１不純物領域１２間で電流が流れる可能性を抑制できる。
【００５２】
次に、フォトリソグラフィ技術及びエッチング技術を用いてメモリセルアレイ領域内の素子分離絶縁膜１３上に約４００ｎｍの厚みを有する配線層２７を形成する。このとき、メモリセルアレイ領域内の素子分離絶縁膜１３上の配線層２７と周辺回路に含まれるトランジスタのゲート電極を構成するポリシリコン層とを同一のポリシリコン層をパターニングすることにより１つの工程で同時に形成することによって、製造プロセスを簡素化することができる。
【００５３】
次に、ｐ型シリコン基板１１にＰ（リン）を、注入エネルギー：約１００ｋｅＶ、ドーズ量（注入量）：約３．５×１０１３ｃｍ−２の条件下でイオン注入する。これにより、ｐ型シリコン基板１１に複数のｎ型不純物領域１２が素子分離絶縁膜１３によって分離された状態で形成される。このとき、配線層２７により、ｎ型の不純物が素子分離絶縁膜１３を突き抜けてｐ型シリコン基板１１の表面にまで達するのを抑制することができる。これにより、素子分離絶縁膜１３下のｐ型シリコン基板１１にｎ型の不純物が到達することに起因して隣接する２つのｎ型不純物領域１２が導通するという不都合が生じるのを抑制することができる。
【００５４】
次に、図７（ａ）及び図７（ｂ）に示すように、全面を覆うように、１層目の層間絶縁膜１６を形成する。その後、フォトリソグラフィ技術およびエッチング技術を用いて、１層目の層間絶縁膜１６のｎ型不純物領域１２及び配線層２７に対応する所定の領域上にコンタクトホール１７を形成する。
【００５５】
その後、図７（ａ）に示すように、１層目の層間絶縁膜１６のｐ型不純物領域１４（図７参照）の形成領域以外の領域上を覆うようにレジスト膜（図示せず）を形成する。その後、コンタクトホール１７を介してｎ型不純物領域１２にＢＦ２を、注入エネルギー：約４０ｋｅＶ、ドーズ量：約３．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、ｎ型不純物領域１２に複数のｐ型不純物領域１４が形成される。この複数のｐ型不純物領域１４とｎ型不純物領域１２とによって、複数のダイオード１０が形成される。この後、上記のレジスト膜（図示せず）を除去する。
【００５６】
このとき、図７（ｂ）に示すように、レジスト膜で覆われたコンタクトホール１７の下部に対応したｎ型不純物領域１２には、周辺と濃度が同一のｎ型コンタクト領域１５が配置される。尚、前述したように、配線層２７に流れる電流量を増やしたい場合には、ｎ型コンタクト領域１５に高濃度のｎ型不純物をイオン注入してもよい。
【００５７】
次に、図８（ａ）及び図８（ｂ）に示すように、Ｗからなる１層目のプラグ１８をコンタクトホール１７内に埋め込むように形成する。これにより、１層目のプラグ１８がｐ型不純物領域１４（図８（ａ）参照）とｎ型コンタクト領域１５（図８（ｂ）参照）とにそれぞれ接続される。また、フォトリソグラフィ技術およびエッチング技術を用いて、１層目の層間絶縁膜１６上にＡｌからなる１層目のパッド層１９Ａ（図８（ａ）参照）、１９Ｂ（図８（ｂ）参照）を１層目のプラグ１８に接続するように形成する。この際、１層目のパッド層１９Ａは、平面的に見てほぼ正方形となるように形成される。一方、１層目のパッド１９Ｂは、ｎ型コンタクト領域１５上及び配線層２７上に形成された１層目のプラグ１８を覆うように、平面的に見て長方形となるように形成される。尚、ここまでの構造は、メモリセルのデータに依存しない。したがって、ここまでの構造は、受注前に形成してストックすることができる。そのため、受注から出荷までの時間を大幅に縮減することができる。
【００５８】
次に、図４に示すように、１層目の層間絶縁膜１６上に、１層目のパッド層１９Ａ、１９Ｂを覆うように２層目の層間絶縁膜２０を形成する。この後、ｐ型不純物領域１４上の１層目のプラグ１９Ａに対応する領域にコンタクトホール２１を形成する。そして、コンタクトホール２５にＷからなる２層目のプラグ２２を埋め込む。この際、受注したメモリセルのデータに応じて、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続する場合には、コンタクトホール２１および２層目のプラグ２２を設ける。一方、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続しない場合には、コンタクトホール２１および２層目のプラグ２２を設けない。
【００５９】
そして、フォトリソグラフィ技術およびエッチング技術を用いて、２層目の層間絶縁膜２０上に、Ａｌからなる複数のビット線８をｎ型不純物領域１２の延びる方向と直交する方向に延びるように形成する。また、複数のビット線８は、ｐ型不純物領域１４に対応する領域上を通るように所定の間隔を隔てて形成する。これにより、２層目のプラグ２２が設けられた領域では、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とが、２層目のプラグ２２、1層目のパッド１９、および１層目のプラグ１８Ａを介して接続される。その一方、２層目のプラグ２２が設けられていない領域では、ビット線８と１層目のパッド層１９Ａとが接続されないので、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とは接続されない。これにより、ビット線８にアノードが接続されたデータ「１」に対応するダイオード１０と、ビット線８にアノードが接続されないデータ「０」に対応するダイオード１０とが形成される。
【００６０】
以上、本実施形態では、ｐ型シリコン基板１１の上面にｎ型不純物領域１２及びｐ型不純物領域１４からなるダイオード１０を形成するとともに、そのダイオード１０をマトリクス状に配列することにより、クロスポイント型のマスクＲＯＭを形成することができる。これにより、クロスポイント型のマスクＲＯＭの各メモリセル９がそれぞれ１つのダイオード１０を含むように構成することができるので、各メモリセルが１つのトランジスタを含む従来のマスクＲＯＭに比べて、メモリセルサイズを小さくすることができる。
【００６１】
また、配線層２７を素子分離絶縁膜１３上に形成するため、ビット線８と配線層２７とが互いに交差して延びるように形成するのが阻害されるのを抑制することができる。
【００６２】
また、配線層２７を、ワード線７として機能するｎ型不純物領域１２に対して所定の間隔ごとに杭打ちすることによって、ｎ型不純物領域１２の長さの増大に起因して抵抗が増大するのを抑制することができるので、ワード線７の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。
【００６３】
また、メモリセル９の形成領域に対応して、ビット線８よりも下方の２層目にビット線８とｐ型不純物領域１４とを接続するためのコンタクトホール２１およびプラグ２２が設けられているか否かによりメモリセル９のデータ「１」または「０」を切り替えることによって、少なくとも１層目の層間絶縁膜１６より下部は、受注前に形成してストックすることができる。そのため、受注後は、メモリセルのデータを書き込むためのコンタクトホール２１形成工程から始めることができ、出荷までの時間を大幅に縮減することができる。また、最終工程が２層目であるため、製造費用、製造費用を低減することができる。
【００６４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６５】
たとえば、本実施形態では、マスクＲＯＭに本発明を適用した例について説明したが、本発明はこれに限らず、マスクＲＯＭ以外のメモリにも適用可能である。
【００６６】
また、本実施形態では、素子分離領域としてのＬＯＣＯＳ膜によって複数のｎ型不純物領域を分離するように構成したが、本発明はこれに限らず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）や他の素子分離方法によって複数のｎ型不純物領域を分離するように構成してもよい。
【００６７】
また、本実施形態では、配線層がポリシリコン層である場合について説明したが、タングステンポリサイド層であってもよい。
【００６８】
また、本実施形態では、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＬレベルの信号を出力するように構成したが、本発明はこれに限らず、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＬレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＨレベルの信号を出力するように構成してもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係る回路図を示す。
【図２】本発明の実施形態に係る半導体装置の平面図を示す。
【図３】本発明の実施形態に係る半導体装置の断面図を示す。
【図４】本発明の実施形態に係る半導体装置の断面図を示す。
【図５】本発明の実施形態に係る半導体装置の断面図を示す。
【図６】本発明の実施形態に係る半導体装置の製造工程の断面図を示す。
【図７】本発明の実施形態に係る半導体装置の製造工程の断面図を示す。
【図８】本発明の実施形態に係る半導体装置の製造工程の断面図を示す。
【図９】従来技術に係る半導体装置の平面図を示す。
【図１０】従来技術に係る半導体装置の断面図を示す。
【符号の説明】
【００７０】
１      アドレス入力回路
２      ロウデコーダ
３      カラムデコーダ
４      センスアンプ
５      出力回路
６      メモリセルアレイ領域
７      ワード線
８      ビット線
９      メモリセル
１０    ダイオード
１１    ｐ型シリコン基板
１２    ｎ型不純物領域
１３    素子分離絶縁膜
１４    ｐ型不純物領域
１５    ｎ型コンタクト領域
１６    １層目の層間絶縁膜
１７    コンタクトホール
１８    １層目のプラグ
１９Ａ  １層目のパッド層
１９Ｂ  １層目のパッド層
２０    ２層目の層間絶縁膜
２１    コンタクトホール
２２    ２層目のプラグ
２３    ２層目のパッド
２７    配線層
２０１  基板
２０２  不純物領域
２０３  絶縁膜
２０４  ワード線
２０５  トランジスタ
２０６  １層目の層間絶縁膜
２０７  コンタクトホール
２０８  １層目のプラグ
２０９  ソース線（ＧＮＤ線）
２１０  接続層
２１１  メモリセル
２１２  ２層目の層間絶縁膜
２１３  コンタクトホール
２１４  ２層目のプラグ
２１５  ビット線
２１６  ３層目の層間絶縁膜
２１７  コンタクトホール
２１８  ３層目のプラグ
２１９  接続層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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