(57)【要約】【課題】本発明は、信号処理装置におけるワークメモリの共用に際して、アーキテクチャの大幅な見直しや回路規模或いはメモリセル面積の増大等を招くことなく、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能な信号処理装置を提供することを目的とする。【解決手段】本発明に係る信号処理装置は、主装置１と；副装置２ａ〜２ｂと；主装置１に接続され、そのデータ伝送経路となるバス３と；バス３に接続され、主装置１によって専用される第１メモリ４ａと；主装置１と副装置２ａ〜２ｂによって共用される第２メモリ４ｂと；バス３及び副装置２ａ〜２ｂと第２メモリ４ｂとの間に接続され、第２メモリ４ｂへのアクセスを調停する調停器５と；を有して成る構成とされている。【選択図】図１
2007286934.tif 000002
【特許請求の範囲】
【請求項１】
主装置と；少なくとも一の副装置と；前記主装置に接続され、そのデータ伝送経路となるバスと；前記バスに接続され、前記主装置によって専用される第１メモリと；前記主装置と前記副装置によって共用される第２メモリと；前記バス及び前記副装置と第２メモリとの間に接続され、第２メモリへのアクセスを調停する調停器と；を有して成ることを特徴とする信号処理装置。
【請求項２】
第１〜第２メモリは、いずれもシングルポートであることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
第１〜第２メモリは、前記主装置から見て同一のメモリ空間を形成することを特徴とする請求項１または請求項２に記載の信号処理装置。
【請求項４】
前記調停器は、前記副装置からのアクセスよりも、前記主装置からのアクセスを優先とすることを特徴とする請求項１〜請求項３のいずれかに記載の信号処理装置。
【請求項５】
前記主装置のデータ伝送レートは、前記副装置のデータ伝送レートよりも高速であることを特徴とする請求項１〜請求項４のいずれかに記載の信号処理装置。
【請求項６】
前記主装置は、第２メモリに書き込まれた圧縮信号を読み出し、第１メモリを作業領域として前記圧縮信号に伸長処理を施し、得られた伸長信号を第１メモリから第２メモリに書き戻すディジタル信号処理装置或いは中央演算処理装置であり、前記副装置は、前記圧縮信号を第２メモリに書き込む第１の周辺回路、並びに、第２メモリに書き戻された前記伸長信号を読み出す第２の周辺回路であることを特徴とする請求項１〜請求項５のいずれかに記載の信号処理装置。
【請求項７】
主装置と；少なくとも一の副装置と；前記主装置と前記副装置によって共用されるメモリと；前記主装置及び前記副装置と前記メモリとの間に接続され、前記メモリへのアクセスを調停する調停器と；を有して成ることを特徴とする信号処理装置。
【請求項８】
主装置と；少なくとも一の副装置と；前記主装置に接続され、そのデータ伝送経路となるバスと；前記バスに接続され、前記主装置によって専用されるデバイスと；前記主装置と前記副装置によって共用されるメモリと；前記バス及び前記副装置と前記メモリとの間に接続され、前記メモリへのアクセスを調停する調停器と；を有して成ることを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理装置（ＤＳＰ［Digital Signal Processor］）や中央演算処理装置（ＣＰＵ［Central Processing Unit］）を搭載した信号処理装置に関するものであり、特に、ワークメモリの共用技術に関するものである。
【背景技術】
【０００２】
図３は、ＤＳＰやＣＰＵを搭載した信号処理装置における従来のワークメモリ共用技術を説明するための図である。
【０００３】
なお、図３（ａ）〜（ｃ）に示す信号処理装置において、ワークメモリ４０ａは、ＤＳＰ１０によって専用されるものとし、ワークメモリ４０ｂは、ＤＳＰ１０と周辺回路２０ａ〜２０ｂによって共用されるものとする。
【０００４】
まず、図３（ａ）には、ＤＳＰ１０と周辺回路２０ａ〜２０ｂによって単一のメモリバス３０を共用し、ワークメモリ４０ａ〜４０ｂへのアクセスに際して、バス専有権の受け渡しを行う構成が示されている。
【０００５】
また、図３（ｂ）には、ワークメモリ４０ａに接続されるメモリバス３０ａと、ワークメモリ４０ｂに接続されるメモリバス３０ｂと、を互いに分割した構成が示されている。
【０００６】
また、図３（ｃ）には、ＤＳＰ１０と周辺回路２０ａによって共用されるワークメモリ４０ｂのポートを多数化した構成（本図はデュアルポートとした構成）が示されている。
【０００７】
なお、上記に関連するその他の従来技術（メモリ共用技術）としては、例えば、特許文献１〜３を挙げることができる。
【０００８】
【特許文献１】特開２００３−１４１０５６号公報
【特許文献２】特開平１１−１７５３９２号公報
【特許文献３】特開平１１−１７５３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
確かに、図３（ａ）〜（ｃ）に示す信号処理装置であれば、ワークメモリ４０ａをＤＳＰ１０によって専用する一方、ワークメモリ４０ｂをＤＳＰ１０と周辺回路２０ａ〜２０ｂによって共用することが可能である。
【００１０】
しかしながら、図３（ａ）に示す信号処理装置では、周辺回路２０ａ〜２０ｂがワークメモリ４０ｂにアクセスしている間、ＤＳＰ１０は、メモリバス３０を使用することができなくなるため、ワークメモリ４０ｂへのアクセスはもちろん、専用のワークメモリ４０ａに対するアクセスすら不可能となっていた。逆に、ＤＳＰ１０がワークメモリ４０ａにアクセスしている間、周辺回路２０ａ〜２０ｂは、メモリバス３０を使用することができなくなるため、ワークメモリ４０ｂへのアクセスが不可能となっていた。
【００１１】
このように、図３（ａ）に示す信号処理装置では、ワークメモリ４０ｂの共用に際して不要なアクセス待機時間が生じやすく、特に、周辺回路２０ａ〜２０ｂのデータ伝送レートよりも、ＤＳＰ１０のデータ伝送レートが高速である場合には、ＤＳＰ１０の性能を最大限に発揮させることができず、信号処理のパフォーマンス低下が生じていた。
【００１２】
一方、図３（ｂ）〜（ｃ）に示す信号処理装置であれば、周辺回路２０ａ〜２０ｂがワークメモリ４０ｂにアクセスしている間でも、ＤＳＰ１０はワークメモリ４０ａにアクセスすることができ、逆に、ＤＳＰ１０がワークメモリ４０ａにアクセスしている間でも、周辺回路２０ａ〜２０ｂはワークメモリ４０ｂにアクセスすることができるので、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能である。
【００１３】
しかしながら、図３（ｂ）に示す信号処理装置では、メモリバスを分割するに際して、ＤＳＰ１０や周辺回路２０ａ〜２０ｂのアーキテクチャを大幅に見直す必要があるほか、回路規模の増大も招かれるため、必ずしも最善の構成とは言えなかった。
【００１４】
また、図３（ｃ）に示す信号処理装置では、共用ワークメモリ４０ｂのポートを多数化するに際して、メモリセル面積の増大が招かれるため、上記と同様、必ずしも最善の構成とは言えなかった。
【００１５】
本発明は、上記の課題に鑑み、信号処理装置におけるワークメモリの共用に際して、アーキテクチャの大幅な見直しや回路規模或いはメモリセル面積の増大等を招くことなく、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能な信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る信号処理装置は、主装置と；少なくとも一の副装置と；前記主装置に接続され、そのデータ伝送経路となるバスと；前記バスに接続され、前記主装置によって専用される第１メモリと；前記主装置と前記副装置によって共用される第２メモリと；前記バス及び前記副装置と第２メモリとの間に接続され、第２メモリへのアクセスを調停する調停器と；を有して成る構成（第１の構成）とされている。
【００１７】
なお、上記第１の構成から成る信号処理装置において、第１〜第２メモリは、いずれもシングルポートである構成（第２の構成）にするとよい。
【００１８】
また、上記第１または第２の構成から成る信号処理装置において、第１〜第２メモリは前記主装置から見て同一のメモリ空間を形成する構成（第３の構成）にするとよい。
【００１９】
また、上記第１〜第３いずれかの構成から成る信号処理装置において、前記調停器は、前記副装置からのアクセスよりも前記主装置からのアクセスを優先とする構成（第４の構成）にするとよい。
【００２０】
また、上記第１〜第４いずれかの構成から成る信号処理装置にて、前記主装置のデータ伝送レートは、前記副装置のデータ伝送レートより高速である構成（第５の構成）にするとよい。
【００２１】
また、上記第１〜第５いずれかの構成から成る信号処理装置において、前記主装置は、第２メモリに書き込まれた圧縮信号を読み出し、第１メモリを作業領域として前記圧縮信号に伸長処理を施し、得られた伸長信号を第１メモリから第２メモリに書き戻すディジタル信号処理装置或いは中央演算処理装置であり、前記副装置は、前記圧縮信号を第２メモリに書き込む第１の周辺回路、並びに、第２メモリに書き戻された前記伸長信号を読み出す第２の周辺回路であること構成（第６の構成）にするとよい。
【００２２】
また、本発明に係る信号処理装置は、主装置と；少なくとも一の副装置と；前記主装置と前記副装置によって共用されるメモリと；前記主装置及び前記副装置と前記メモリとの間に接続され、前記メモリへのアクセスを調停する調停器と；を有して成る構成（第７の構成）としてもよい。
【００２３】
また、本発明に係る信号処理装置は、主装置と；少なくとも一の副装置と；前記主装置に接続され、そのデータ伝送経路となるバスと；前記バスに接続され、前記主装置によって専用されるデバイスと；前記主装置と前記副装置によって共用されるメモリと；前記バス及び前記副装置と前記メモリとの間に接続され、前記メモリへのアクセスを調停する調停器と；を有して成る構成（第８の構成）としてもよい。
【発明の効果】
【００２４】
本発明によれば、信号処理装置におけるワークメモリの共用に際して、アーキテクチャの大幅な見直しや回路規模或いはメモリセル面積の増大等を招くことなく、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明をＭＰ３［MPEG Audio Layer-3］デコーダに適用した場合を例に挙げて、詳細な説明を行うことにする。
【００２６】
図１は、本発明に係るＭＰ３デコーダの一実施形態を示すブロック図である。
【００２７】
本図に示すように、本実施形態のＭＰ３デコーダは、ＤＳＰ１（主装置）と、周辺回路２ａ〜２ｂ（副装置）と、メモリバス３と、ワークメモリ４ａ〜４ｂと、調停器５と、を有して成る。
【００２８】
ＤＳＰ１は、ワークメモリ４ｂに書き込まれたＭＰ３ストリームデータ（圧縮信号）を読み出し、ワークメモリ４ａを作業領域として、上記のＭＰ３ストリームデータにデコード処理（伸長処理）を施し、得られたＰＣＭ［Pulse Code Modulation］データ（伸長信号）をワークメモリ４ａからワークメモリ４ｂに書き戻すデコード手段である。なお、ＤＳＰ１のデータ転送レート（すなわち、ワークメモリ４ａ〜４ｂ及びメモリバス３の専有レート）は、数百［Ｍｂｐｓ］とされている。
【００２９】
周辺回路２ａは、不図示のソース機器（ＣＤ−ＲＯＭやハードディスクドライブ、フラッシュメモリなど）から、ＭＰ３ストリームデータをワークメモリ４ｂに書き込む手段である。一方、周辺回路２ｂは、ＤＳＰ１によってワークメモリ４ｂに書き戻されたＰＣＭデータを読み出し、これにサンプルレート変換処理等を施した後、不図示のローカルメモリやディジタル／アナログコンバータへ出力する手段である。なお、周辺回路２ａ〜２ｂのデータ転送レートは、数［Ｍｂｐｓ］とされている。
【００３０】
メモリバス３は、ＤＳＰ１に接続され、ＭＰ３ストリームデータの読出し、及び、ＰＣＭデータの書出しに際して、そのデータ伝送経路となる。なお、本実施形態のＭＰ３デコーダは、ワークメモリの共用に際して、メモリバスを分割する構成（図３（ｂ）を参照）ではないため、ＤＳＰ１や周辺回路２ａ〜２ｂのアーキテクチャを大幅に見直す必要がなく、また、回路規模の増大が招かれることもない。
【００３１】
ワークメモリ４ａは、メモリバス３に接続されており、ＤＳＰ１によって専用されるＲＡＭ［Random Access Memory］である。一方、ワークメモリ４ｂは、調停器５に接続されており、ＤＳＰ１と周辺回路２ａ〜２ｂによって共用されるＲＡＭである。
【００３２】
なお、ワークメモリ４ａ〜４ｂは、いずれもシングルポートＲＡＭとされている。このような構成とすることにより、ワークメモリの共用に際して、そのポートを多数化した構成（図３（ｃ）を参照）と異なり、メモリセル面積の増大が招かれることはない。
【００３３】
また、ワークメモリ４ａ〜４ｂは、図２に示すように、ＤＳＰ１から見て同一のメモリ空間を形成する。このような構成とすることにより、ＤＳＰ１では、ワークメモリ４ａ〜４ｂを単一の作業領域として利用することが可能となる。
【００３４】
調停器５は、メモリバス３及び周辺回路２ａ〜２ｂと、ワークメモリ４ｂとの間に接続され、ワークメモリ４ｂへのアクセスを調停する手段である。
【００３５】
上記のような構成とすることにより、本実施形態のＭＰ３デコーダでは、周辺回路２ａ〜２ｂがワークメモリ４ｂにアクセスしている間でも、ＤＳＰ１はワークメモリ４ａにアクセスすることができ、逆に、ＤＳＰ１がワークメモリ４ａにアクセスしている間でも、周辺回路２ａ〜２ｂはワークメモリ４ｂにアクセスすることができる。従って、ワークメモリ４ａをＤＳＰ１によって専用する一方、ワークメモリ４ｂをＤＳＰ１と周辺回路２ａ〜２ｂによって共用するに際して、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能である。
【００３６】
また、本実施形態のＭＰ３デコーダにおいて、調停器５は、ワークメモリ４ｂへのアクセス要求があったとき、ＤＳＰ１、周辺回路２ａ、周辺回路２ｂの優先順位をもって、各々にアクセス権を付与する構成とされている。特に、本実施形態のＭＰ３デコーダにおいて、調停器５は、周辺回路２ａ〜２ｂからワークメモリ４ｂへのアクセスが行われている間も、その１サイクル毎にＤＳＰ１からのアクセス要求の有無を確認し、ＤＳＰ１からのアクセス要求があれば、周辺回路２ａ〜２ｂによるワークメモリ４ｂへのアクセスを即座に中断して、ＤＳＰ１にアクセス権を付与する構成とされている。
【００３７】
このように、本実施形態のＭＰ３デコーダでは、ＤＳＰ１からのアクセスを最優先とした調停が行われるので、ワークメモリ４ａへのアクセスだけでなく、ワークメモリ４ｂへのアクセスに際しても、ＤＳＰ１を一切待たせることなく、その性能を最大限に発揮させることができ、信号処理のパフォーマンスを向上することが可能となる。
【００３８】
なお、上記の実施形態では、本発明をＭＰ３デコーダに適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の信号処理装置全般に広く適用することが可能である。
【００３９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、主装置としてＤＳＰを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、主装置としてＣＰＵを用いても構わない。また、主装置に専用されるデバイスは、必ずしもメモリである必要はなく、その他のデバイスを用いても構わない。
【００４０】
また、本発明の骨子は、主装置と副装置によってメモリを共用するに際して、調停器を用いたことにある。従って、本発明に係る信号処理装置は、図４に示すように、主装置１と；少なくとも一の副装置２と；主装置１と副装置２によって共用されるメモリ４と；主装置１及び副装置２とメモリ４との間に接続され、メモリ４へのアクセスを調停する調停器５と；を有して成る構成としてもよい。このような構成とすることにより、シングルポートのメモリ４をあたかもデュアルポートとして用いることが可能となる。
【産業上の利用可能性】
【００４１】
本発明は、ＤＳＰやＣＰＵを搭載した信号処理装置（例えば、ＭＰ３デコーダ）のパフォーマンスを高める上で有用な技術である。
【図面の簡単な説明】
【００４２】
【図１】は、本発明に係るＭＰ３デコーダの一実施形態を示すブロック図である。
【図２】は、ＤＳＰ１から見たメモリ空間のイメージマップである。
【図３】は、従来のワークメモリ共用技術を説明するための図である。
【図４】は、本発明に係る信号処理装置の別の実施形態を示すブロック図である。
【符号の説明】
【００４３】
１    主装置（ＤＳＰ或いはＣＰＵ）
２、２ａ、２ｂ    副装置（周辺回路）
３    メモリバス
４、４ａ、４ｂ    ワークメモリ
５    調停器
【図１】
2007286934.tif 000003
【図２】
2007286934.tif 000004
【図３】
2007286934.tif 000005
【図４】
2007286934.tif 000006