(57)【要約】【課題】不揮発性メモリ装置及びその製造方法を提供する。【解決手段】半導体基板１００の第１及び第２領域に形成されて、第１及び第２活性領域を各々画定する第１及び第２素子分離膜パターン１２５，１２２と、第１及び第２活性領域の上部に各々配置される第１及び第２下部導電パターン２００，２０５と、第１及び第２下部導電パターン２００，２０５の上部で第１及び第２活性領域を各々横切る第１及び第２上部導電パターン２１０，２１５と、第１下部導電パターン２００と第１上部導電パターン２１０との間に介在されるゲート層間絶縁膜パターン１８５と、を含み、第１下部導電パターン２００は、底部１５２及び当該底部１５２から延長されて当該底部１５２よりも狭い幅を有する少なくとも一つの延長部１５３を具備し、第２下部導電パターン２０５は、第１下部導電パターン２００の底部１５２よりも厚い。【選択図】図３Ｊ
2007043181.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域を含む半導体基板上にトレンチマスクパターンを形成する段階と、
前記トレンチマスクパターンをマスクとして用いて、前記第１及び第２領域の前記半導体基板内に活性領域を画定する基板トレンチを形成する段階と、
前記トレンチマスクパターンを囲むとともに、前記基板トレンチを満たす素子分離膜パターンを形成する段階と、
前記トレンチマスクパターンを除去して前記第１及び第２領域で前記活性領域の上部面を各々露出させる第１開口部及び当該第１開口部よりも広い幅を有する第２開口部を形成する段階と、
前記第１開口部内に配置される第１下部導電パターン及び前記第２開口部を満たす第２下部導電パターンを形成する段階と、を含み、
前記第１下部導電パターンは、前記第１開口部の下部領域に配置される底部及び当該第１開口部の上部領域に配置される少なくとも一つの延長部を含み、前記延長部は、前記底部から延長され、前記底部よりも狭い幅を有することを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
前記基板トレンチを形成する段階は、前記トレンチマスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングする段階を含み、
前記第１領域はメモリ装置のメモリアレイ領域を含み、前記第２領域はメモリ装置の周辺領域を含み、
前記第１下部導電パターンはメモリ装置のワードラインを含み、前記第２下部導電パターンはメモリ装置の周辺素子のゲート電極を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項３】
前記第１及び第２下部導電パターンを形成する段階は、
前記第１及び第２領域の半導体基板上に前記第１開口部の幅の半分よりも薄い厚さを有する第１導電膜を形成する段階と、
前記第１導電膜が形成された結果物上に、前記第２開口部を満たす第２導電膜を形成する段階と、
前記第１及び第２導電膜をパターニングする段階と、を含み、
前記第１下部導電パターンは前記パターニングされた第１導電膜からなり、前記第２下部導電パターンは前記パターニングされた第１及び第２導電膜からなることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項４】
前記第１及び第２下部導電パターンを形成する段階は、
前記第１及び第２開口部が形成された結果物上に、前記第１導電膜を前記第１開口部の幅の半分よりも薄い厚さでコンフォーマルに形成する段階と、
前記第１導電膜上に犠牲膜を形成する段階と、
前記犠牲膜をエッチングして前記第２開口部で前記犠牲膜を除去するとともに、前記第１導電膜が形成された前記第１開口部を満たす犠牲膜パターンを形成する段階と、
前記犠牲膜パターンが形成された結果物に前記犠牲膜が除去された第２開口部を満たす第２導電膜を形成する段階と、
前記第１開口部で第１導電膜を残し、前記第２開口部で当該第２開口部を満たす第２導電膜及び第１導電膜を残しつつ、前記素子分離膜パターンの上部面が露出するまで、第２導電膜及び第１導電膜を除去することによって前記第１及び第２下部導電パターンを形成する段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記第２導電膜及び第１導電膜を除去する段階は、前記素子分離膜の上部面が露出するまで、前記第２導電膜及び前記第１導電膜をエッチングする段階を含むことを特徴とする請求項４に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記第１及び第２下部導電パターンを形成する段階の後に、
前記犠牲膜パターンを除去して、前記第１開口部で前記第１下部導電パターンの上部面を露出させる段階と、
前記第１領域の前記第１下部導電パターンの露出した上部面上に誘電膜を形成する段階と、
前記第１領域の前記誘電膜及び前記第２領域の上部に、第３導電膜を形成する段階と、
前記第３導電膜、前記誘電膜、及び前記第１下部導電パターンを順次にパターニングして、前記第１領域で、前記活性領域の上部を横切る第１ゲートパターンを形成する段階と、
前記第３導電膜、前記第２下部導電パターン、及び第１下部導電パターンを順次にパターニングして、前記第２領域で、前記活性領域の上部を横切る第２ゲートパターンを形成する段階と、をさらに含むことを特徴とする請求項５に記載の不揮発性メモリ装置の製造方法。
【請求項７】
前記犠牲膜を形成する段階は、前記第１導電膜が形成された第１開口部の幅の半分乃至前記第１導電膜が形成された第２開口部の幅の半分の厚さで前記犠牲膜をコンフォーマルに形成する段階を含み、
前記犠牲膜パターンを形成する段階は、前記第１導電膜に対してエッチング選択性を有するエッチングレシピを用いて当該第１導電膜が露出するまで前記犠牲膜を等方的にエッチングすることによって、前記第２開口部で前記犠牲膜を除去するとともに、前記第１開口部を満たす前記犠牲膜パターンを形成する段階を含むことを特徴とする請求項５に記載の不揮発性メモリ装置の製造方法。
【請求項８】
前記犠牲膜を形成する段階は、前記犠牲膜が前記第１及び第２開口部を満たすように、前記第１導電膜が形成された第２開口部の幅の少なくとも半分の厚さに前記犠牲膜を形成する段階を含み、
前記犠牲膜パターンを形成する段階は、
前記第１導電膜が露出するまで前記犠牲膜をエッチングして、前記第１導電膜が形成された第１及び第２開口部を満たす犠牲膜パターンを形成する段階と、
前記犠牲膜パターンが形成された結果物上に、前記第１領域を覆う一方で前記第２領域を露出させるマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして用いて、前記第２開口部で前記犠牲膜パターンを除去する段階と、
前記マスクパターンを除去して前記第１開口部を満たす前記犠牲膜パターンを露出させる段階と、を含むことを特徴とする請求項５に記載の不揮発性メモリ装置の製造方法。
【請求項９】
前記第１及び第２下部導電パターンを形成する段階は、
前記第１及び第２開口部が形成された結果物上に、前記第１及び第２開口部を満たす第１導電膜を形成する段階と、
前記素子分離膜パターンの上部面が露出するまで前記第１導電膜をエッチングして、前記第１開口部を満たす第１導電膜パターン及び前記第２開口部を満たす前記第２下部導電パターンを形成する段階と、
前記第１導電膜パターン及び前記第２下部導電パターンが形成された結果物上に、前記第１導電膜パターンを露出させるマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして用いて、前記第１導電膜パターンをリセスさせることによって、前記素子分離膜パターンの上部面よりも低い上部面を有する底パターンを形成する段階と、
前記マスクパターンを除去する段階と、
前記マスクパターンが除去された結果物上に、第２導電膜を前記第１開口部の幅の半分よりも薄い厚さで形成する段階と、
前記素子分離膜パターンの上部面が露出するまで前記第２導電膜を異方性エッチングすることによって、前記第１開口部の側壁に前記底パターンに接触する延長パターンを形成する段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１０】
前記第１及び第２下部導電パターンを形成する段階は、
前記第１及び第２開口部が形成された結果物上に、前記第１及び第２開口部を満たす第１導電膜を形成する段階と、
前記素子分離膜パターンの上部面が露出するまで前記第１導電膜をエッチングして、前記第１開口部を満たす第１導電膜パターン及び前記第２開口部を満たす前記第２下部導電パターンを形成する段階と、
前記第２下部導電パターン全体と前記第１導電膜パターンの上部面の中央部とを覆い、前記第１導電膜パターンの上部面の縁部を露出させるマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして用いて、前記露出した第１導電膜パターンを異方性エッチングすることによって、前記第１開口部内に配置される前記第１下部導電パターンを形成する段階と、
前記マスクパターンを除去して前記第２下部導電パターンを露出させる段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
前記第１及び第２下部導電パターンを形成する段階は、
前記第１及び第２開口部が形成された結果物上に、前記第１及び第２開口部を満たす第１導電膜を形成する段階と、
前記素子分離膜パターンの上部面が露出するまで前記第１導電膜をエッチングして、前記第１開口部を満たす第１導電膜パターン及び前記第２開口部を満たす前記第２下部導電パターンを形成する段階と、
前記第２下部導電パターン全体と前記第１導電膜パターンの上部面の縁部とを覆い、前記第１導電膜パターンの上部面の中央部を露出させるマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして用いて、前記露出した第１導電膜パターンを異方性エッチングすることによって、前記第１開口部内に配置される前記第１下部導電パターンを形成する段階と、
前記マスクパターンを除去して前記第２下部導電パターンを露出させる段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記第１及び第２下部導電パターンを形成する段階の後に、
前記第１領域で前記素子分離膜パターンの上部面をリセスする段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
半導体基板の第１及び第２領域に形成されて、第１及び第２活性領域を各々画定する第１及び第２素子分離膜パターンと、
前記第１及び第２活性領域の上部に各々配置される第１及び第２下部導電パターンと、
前記第１及び第２下部導電パターンの上部で、前記第１及び第２活性領域を各々横切る第１及び第２上部導電パターンと、
前記第１下部導電パターンと前記第１上部導電パターンとの間に介在されるゲート層間絶縁膜パターンと、を含み、
前記第１下部導電パターンは、底部及び当該底部から前記基板の上部に延長されて当該底部よりも狭い幅を有する少なくとも一つの延長部を具備し、
前記第２下部導電パターンは、前記第１下部導電パターンの底部よりも厚いことを特徴とする不揮発性メモリ装置。
【請求項１４】
前記第１及び第２下部導電パターンと前記半導体基板との間に形成されるゲート絶縁膜をさらに含み、
前記第１領域はメモリ装置のメモリアレイ領域を含み、前記第２領域はメモリ装置の周辺領域を含み、
前記第１下部導電パターンは前記メモリ装置のワードラインの浮遊ゲートを含み、前記第１上部導電パターンは前記ワードラインの制御ゲートを含み、前記第２下部導電パターン及び前記第２上部導電パターンは前記メモリ装置の周辺素子のゲート電極を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記延長部は、前記底部と同一の導電性物質からなることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１６】
前記延長部は前記底部の両端から前記基板の上部に延長されており、前記第１下部導電パターンはＵ字状の断面を有することを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１７】
前記延長部の幅は、前記底部の厚さと同一であることを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
前記延長部は前記底部の中央部から上方へ延長されており、前記第１下部導電パターンは逆Ｔ字状の断面を有することを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１９】
前記底部の幅は、前記第１活性領域の幅よりも広いことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項２０】
前記第１素子分離膜パターンの上部面は、前記第１下部導電パターンの上部面よりも低いことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項２１】
前記第１素子分離膜パターンの上部面は、前記第２素子分離膜パターンの上部面よりも低いことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項２２】
前記第２素子分離膜パターンの上部面は、前記第１下部導電パターンの前記底部の上部面よりも高いことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項２３】
前記第２下部導電パターンは、順次に積層された第１導電膜パターン及び第２導電膜パターンからなり、
前記第１導電膜パターンは、前記第１下部導電パターンの底部と同一の厚さであることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項２４】
前記第２下部導電パターンを構成する前記第１導電膜パターンは、前記第２素子分離膜パターンと当該第２下部導電パターンを構成する前記第２導電膜パターンとの間に延長されており、Ｕ字状の断面を有することを特徴とする請求項２３に記載の不揮発性メモリ装置。
【請求項２５】
前記第２導電膜パターンの厚さは、前記第１下部導電パターンの延長部の厚さと実質的に同一であることを特徴とする請求項２３に記載の不揮発性メモリ装置。
【請求項２６】
前記第２下部導電パターンの対向する２つの側壁は、前記第２素子分離膜パターンに接触し、
前記第２上部導電パターンは、前記第２下部導電パターン及び前記第２素子分離膜パターンの上部に配置されることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項２７】
前記ゲート層間絶縁膜パターンは、前記第２下部導電パターンと前記第２上部導電パターンとの間に介在されており、
前記ゲート層間絶縁膜パターンは、前記当該第２下部導電パターンと当該第２上部導電パターンとが直接的に接触することができるように、当該第２下部導電パターン上に形成される開口部を具備することを特徴とする請求項１３に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリ半導体装置は格納された情報を維持するために電源供給が必要か否かによって揮発性メモリ装置と不揮発性メモリ装置とに区分される。ＤＲＡＭ及びＳＲＡＭなどのような揮発性メモリ装置は速い動作速度を有するが、情報を維持するために電源供給が必要であるという制限を有する。これに比べて、フラッシュメモリのような不揮発性メモリ装置はそのような制限がないため、近年、需要が急激に増加している携帯用電子装置に広く使われている。
【０００３】
一方、半導体装置の価格を減らすためにはその集積度を向上させることが必要であるが、集積度の向上は半導体装置の製造過程で多様な技術的困難を誘発する。特に、集積度の向上は隣接するワードラインの間隔の減少を伴い、このようなワードラインの間隔の減少は不揮発性メモリの構造及び特性を改善しにくくする。例えば、制御及び浮遊ゲート電極を有する不揮発性メモリ装置は速くて有効な動作のために充分に大きいカップリングの比率（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を有するべきであるが、ワードラインの間隔減少はこのようなカップリングの比率の確保を難しくする。
【０００４】
より具体的に説明すれば、カップリングの比率は制御ゲート電極に印加される電圧が浮遊ゲート電極に伝達される効率を示すものであり、浮遊ゲート電極と制御ゲート電極との間隔、この間に介在される絶縁膜の誘電常数、及び電極間の対向面積によって決定される。カップリングの比率の増大のためには電極の間隔を減らすまたは絶縁膜の誘電常数を増加させることが必要であるが、このような方向の接近は上述のように高集積化による技術的の限界に直面している。これによって、現在の技術水準でカップリングの比率を増大させる一番有力な方法は電極間の対向面積を増加させることである。しかし、従来技術によれば、対向面積の増加は通常的に隣接するワードライン間の電気的な干渉を増大させて、他の問題を誘発するおそれがある。
【０００５】
図１は従来技術によるフラッシュメモリのセルアレイの一部を示す工程断面図である。図１を参照すれば、半導体基板１０の所定領域に活性領域１２を画定する素子分離膜パターン２０が配置される。活性領域１２上には浮遊ゲート電極３０が配置され、浮遊ゲート電極３０と活性領域１２との間にはゲート絶縁膜２５が介在される。浮遊ゲート電極３０上には活性領域１２及び素子分離膜パターン２０を横切る制御ゲート電極５０が配置される。制御ゲート電極５０は複数のメモリセルで構成されるセルアレイ内で特定セルを選択するためのワードラインに用いられる。制御ゲート電極５０と浮遊ゲート電極３０との間にはゲート層間絶縁膜４０が介在される。
【０００６】
通常的な従来技術によれば、浮遊ゲート電極３０は図示したように上部面及び両方の側面でゲート層間絶縁膜４０と接触し、上記カップリングの比率はこの接触面の面積に比例する。この時、高集積化のためには浮遊ゲート電極３０の幅（ｌ）及び隣接する浮遊ゲート電極３０の間隔（ｄ）を減少させるべきであるから、対向面積の増加（即ち、カップリングの比率の増大）は浮遊ゲート電極３０の高さ（ｈ）を増加させる方法のみを通じて可能である。このような浮遊ゲート電極３０の高さの増加は隣接するワードラインに対する対向面積の増加を伴うから、上述のように電気的の干渉を増大させる問題を誘発する。このような電気的干渉が繰り返される場合、所定のセルに格納された情報が変更されることがある。
【０００７】
このような電気的干渉を低減するために、近年、浮遊ゲート電極の断面模様を変化させる技術が提案されている。例えば、‘Ｕ’字形態の断面を有するように、浮遊ゲート電極を形成する方法が提案されている。しかし、浮遊ゲート電極を‘Ｕ’字形態で形成する技術は広い幅の活性領域が形成される周辺回路領域でいくつかの技術的問題を誘発する。
【０００８】
より具体的に説明すれば、セルアレイ領域のように活性領域の幅が狭い場合、活性領域を囲む素子分離膜パターンの側壁は半導体基板に対して垂直に形成されるが、周辺回路領域のように活性領域の幅が広い場合、素子分離膜パターンの側壁は、図２に図示されたように、負傾斜（ｎｅｇａｔｉｖｅ  ｓｌｏｐｅ）を有することができる（即ち、θ＜９０゜）。素子分離膜パターンの側壁がこのように負傾斜を有する場合、素子分離膜パターンは浮遊ゲート電極をパターニングする工程でエッチングマスクとして作用する問題を有する。
【０００９】
特に、浮遊ゲート電極を‘Ｕ’字形態で形成する技術によれば、図２に図示されたように、素子分離膜パターン２０の露出した表面及びゲート絶縁膜２５の上部面をコンフォーマルに覆う浮遊ゲート導電膜３０’が形成され、浮遊ゲート導電膜３０’の上部にはゲート層間絶縁膜４０がコンフォーマルに形成される。しかし、負傾斜を有する素子分離膜パターン２０は上述のようにエッチングマスクとして作用するから、周辺回路領域でゲート層間絶縁膜４０を除去する後続工程で、素子分離膜パターン２０の側壁まわりにはゲート層間絶縁膜４０の残存物（ｒｅｓｉｄｕｅ）が形成される。ゲート層間絶縁膜４０のこのような残存物は、後続ゲートパターニング工程で、浮遊ゲート導電膜３０の残存物を作るエッチングマスクになり、浮遊ゲート導電膜のこのような残存物はブリッジ（ｂｒｉｄｇｅ）のような電気的不良を招く原因になる。従来の技術によれば、このような問題を防止するために、ゲート層間絶縁膜４０はオーバーエッチング（ｏｖｅｒ  ｅｔｃｈ）の方法により周辺回路領域で完全に除去される。
【００１０】
しかし、ゲート層間絶縁膜に対するオーバーエッチングは周辺回路領域で素子分離膜パターン２０の上部面をリセスさせるから、後続工程で形成されるゲート電極は半導体基板１０の上部面に近くなる。この場合、ハンプ（ｈｕｍｐ）現像を誘発する寄生トランジスタが形成される問題が発生することができる。周辺回路領域にはセンシング回路などのように優れた電気的特性が要求されるトランジスタが配置されるという点を考慮する時、このような寄生トランジスタの問題はフラッシュメモリ装置の収率に致命的である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は隣接するワードラインとの電気的干渉を減らしながらカップリングの比率を増加させることができるゲート構造体を有する不揮発性メモリ装置を提供することである。
【００１２】
本発明が解決しようとする他の技術的課題はメモリセルとの間の電気的干渉を減らしながら周辺回路トランジスタの電気的特性を安定化させることができる不揮発性メモリ装置を提供することである。
【００１３】
本発明が解決しようとするまた他の技術的課題は隣接するワードラインとの電気的干渉を減らしながらカップリングの比率を増加させることができる不揮発性メモリ装置の製造方法を提供することである。
【００１４】
本発明が解決しようとするまた他の技術的課題はメモリセルとの間の電気的干渉を減らしながら周辺回路トランジスタの電気的特性を安定化させることができる不揮発性メモリ装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記技術的課題を解決するために、本発明は広い活性領域と狭い活性領域に各々配置されるゲート電極の構造を異なるように形成することを特徴とする不揮発性メモリ装置の製造方法を提供する。この方法は、第１領域及び第２領域を含む半導体基板上にトレンチマスクパターンを形成した後、前記トレンチマスクパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることによって活性領域を画定する基板トレンチを形成する段階及び前記トレンチマスクパターンを囲むとともに前記基板トレンチを満たす素子分離膜パターンを形成した後、前記トレンチマスクパターンを除去して前記第１及び第２領域で前記活性領域の上部面を各々露出させる第１及び第２開口部を形成する段階を含む。この時、前記第２開口部は前記第１開口部よりも広い幅を有するように形成される。続いて、前記第１開口部内に配置される第１下部導電パターン及び前記第２開口部を満たす第２下部導電パターンを形成する。この時、前記第１下部導電パターンは、前記第１開口部の下部領域に配置される底部及び前記第１開口部の上部領域に配置される少なくとも一つの延長部を含む。また、前記延長部は前記底部から延長され、当該底部よりも狭い幅を有する。
【００１６】
前記他の技術的課題を解決するために、本発明は広い活性領域と狭い活性領域に各々配置されるゲート電極の構造が異なることを特徴とする不揮発性メモリ装置を提供する。この装置は、半導体基板の第１及び第２領域に形成されて、各々第１及び第２活性領域を画定する第１及び第２素子分離膜パターン、前記第１及び第２活性領域の上部に各々配置される第１下部導電パターン及び第２下部導電パターン、前記第１及び第２下部導電パターンと前記半導体基板との間に形成されるゲート絶縁膜、前記第１及び第２下部導電パターンの上部で前記第１及び第２活性領域を各々横切る第１及び第２上部導電パターン、ならびに前記第１下部導電パターンと前記第１上部導電パターンとの間に介在されるゲート層間絶縁膜パターンを含む。この時、前記第１下部導電パターンは底部及び当該底部から延長されて当該底部よりも狭い幅を有する少なくとも一つの延長部を具備し、前記第２下部導電パターンは前記第１下部導電パターンの底部よりも厚い。
【発明の効果】
【００１７】
本発明によれば、メモリセルトランジスタの浮遊ゲート電極はＵ字状または逆Ｔ字状の断面を有する。これによって、浮遊ゲート電極の断面面積を減少させることができるから、隣接するワードラインによる干渉効果を最小化することができる。このような干渉効果の減少は浮遊ゲート電極の表面積を増加させることができる工程上の余裕を作るから、本発明による浮遊ゲート電極は干渉効果の増加なく、カップリングの比率を増加させることができる。その結果、本発明による不揮発性メモリ装置は高集積化による電気的干渉及びカップリングの比率の減少問題を克服することができる。
【００１８】
また、本発明によれば、ゲート層間絶縁膜を形成する前に、広い幅を有する活性領域の上部空間（即ち、第２開口部）を導電膜パターンで完全に満たす段階を含む。これによって、ゲート層間絶縁膜は周辺回路領域の上部面が平坦化された結果物上に形成される。その結果、従来技術のようなオーバーエッチングの段階なしにゲート層間絶縁膜をエッチングすることができるから、素子分離膜パターンのリセス及びそれによる寄生トランジスタ形成の問題は予防される。また、負傾斜を有する素子分離膜パターンの側壁に、ゲート層間絶縁膜の残存物または導電性残存物が形成される問題も源泉的に防止される。結果的に、本発明によれば、周辺回路領域と関連された技術的問題なしに、Ｕ字状または逆Ｔ字状の断面を有する浮遊ゲート電極を形成することができる。
【発明を実施するための最良の形態】
【００１９】
以上の本発明の目的、他の目的、特徴、及び利点は添付する図面と関連される以下の望ましい実施形態を通じて容易に理解される。しかし、本発明はここで説明される実施形態に限定されずに他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底で完全になることができるように、そして当業者に本発明の思想が充分に伝達されるようにするために提供されることである。
【００２０】
本明細書で、膜が他の膜または基板上にあると言及される場合にそれは他の膜または基板上に直接形成されることができるまたはそれらとの間に第３の膜が介在されることもできるということを意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態で第１、第２、及び第３などの用語が多様な領域及び膜などを記述するために使われるが、この領域及び膜などはこのような用語によって限定されない。この用語は一の領域または膜を他の領域または膜と区別させるために使われただけである。従って、ある実施形態への第１膜質で言及された膜質が他の実施形態では第２膜質で言及されることもできる。ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。
【００２１】
図３Ａ乃至図３Ｊは本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【００２２】
図３Ａを参照すると、第１領域及び第２領域を具備する半導体基板１００上にトレンチマスクパターン１１０を形成する。本実施形態によれば、第１領域は複数個のメモリトランジスタが配置されるセルアレイ領域（メモリアレイ領域）であり、第２領域はメモリトランジスタに電気的に連結される機能回路が配置される周辺回路領域である。トレンチマスクパターン１１０はシリコン窒化膜、シリコン酸化膜、及び多結晶シリコン膜の中から選択された少なくとも一つからなることができる。本発明の実施形態によれば、トレンチマスクパターン１１０は順次に積層されたパッド絶縁膜１１２、マスク絶縁膜１１４、及び反射防止膜（図示しない）からなることができる。この時、パッド絶縁膜１１２はシリコン酸化膜であり、マスク絶縁膜１１４はシリコン窒化膜であることが望ましい。
【００２３】
トレンチマスクパターン１１０をエッチングマスクとして使って半導体基板１００を異方性エッチングすることによって、活性領域を画定する素子分離トレンチ（基板トレンチ）１０５を形成する。結果的に、活性領域はトレンチマスクパターン１１０の下に位置する半導体基板１００の一部領域に該当し、以後、ここにはトランジスタのソース／ドレイン領域及びチャネル領域が形成される。この時、第１領域に形成される活性領域（以下、第１活性領域）は第２領域に形成される活性領域（以下、第２活性領域）に比べて狭い幅を有する。
【００２４】
図３Ｂを参照すると、第１及び第２活性領域が形成された結果物上に素子分離トレンチ１０５を満たす素子分離膜を形成する。素子分離膜は化学気相蒸着技術を使って形成されたシリコン酸化膜であることが望ましい。以後、トレンチマスクパターン１１０が露出するまで素子分離膜をエッチングすることによって、トレンチマスクパターン１１０を囲むとともに、素子分離トレンチ１０５を満たす素子分離膜パターン１２１，１２２（以下、第１及び第２領域に形成される素子分離膜パターンは各々、便宜上、第１素子分離膜パターン１２１及び第２素子分離膜パターン１２２と称する）を形成する。素子分離膜をエッチングする段階はトレンチマスクパターン１１０に対してエッチング選択性を有するエッチングレシピを用いる化学的機械的研磨工程を用いるのが望ましい。この時、‘Ａに対してエッチング選択性を有するエッチングレシピを用いてＢをエッチングする’ことは、Ａに対するエッチングを最小化することができるエッチングレシピを用いてＢをエッチングすることを意味する。
【００２５】
一方、本発明の一実施形態によれば、素子分離膜を形成する前に、素子分離トレンチ１０５の内壁にシリコン酸化膜（図示しない）を形成するための熱酸化工程をさらに実施することができる。熱酸化工程によって、素子分離トレンチ１０５形成工程で発生するエッチング損傷は治ることができる。これに加えて、熱酸化工程を実施した後、不純物の浸透によるトランジスタの特性変化を防止するために、素子分離トレンチ１０５が形成された結果物全面にライナ膜（図示しない）をさらに形成することができる。ライナ膜は化学気相蒸着工程を通じて形成されるシリコン窒化膜であることが望ましい。
【００２６】
図３Ｃを参照すると、露出したトレンチマスクパターン１１０を除去して、第１活性領域の上部面を露出させる第１開口部１４１及び第２活性領域の上部面を露出させる第２開口部１４２を素子分離膜パターン１２１，１２２の間に形成する。
【００２７】
上述の本発明の実施形態によれば、トレンチマスクパターン１１０を除去する段階はマスク絶縁膜１１４及びパッド絶縁膜１１２をエッチングする段階を含む。マスク絶縁膜１１４をエッチングする段階は素子分離膜パターン１２１，１２２に対してエッチング選択性を有するエッチングレシピを使い、パッド絶縁膜１１２をエッチングする段階は半導体基板１００に対してエッチング選択性を有するエッチングレシピを用いる。第１及び第２活性領域に対するエッチング損傷を防止するために、マスク絶縁膜１１４及びパッド絶縁膜１１２は全部湿式エッチングの方法で除去されることが望ましい。
【００２８】
一方、上述のように、パッド絶縁膜１１２及び素子分離膜パターン１２１，１２２は全部シリコン酸化膜で形成されるから、パッド絶縁膜１１２を除去する間、素子分離膜パターン１２１，１２２の側壁も共にエッチングされる。その結果、図示されたように、第１及び第２開口部１４１，１４２の幅ｗ１及びｗ２はトレンチマスクパターン１１０の幅ｗ３及びｗ４、即ち、第１及び第２活性領域の最上部の幅より広くなる。なお、第２開口部１４２ｗ２の幅は、第１開口部の幅ｗ１よりも広い。
【００２９】
以後、露出した第１及び第２活性領域の上部面にゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０の厚さは第１及び第２領域で異なることができ、ひいては第２領域内でも位置によって異なることもできる。よく知られたように、不揮発性メモリ装置は閾値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）及び降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）などのような電気的特性で差異を有する多様な種類のトランジスタを具備する。ゲート絶縁膜１３０の厚さの上述した多様性はこのようなトランジスタの多様な電気的特性を充足させるために必要である。ゲート絶縁膜１３０の厚さを領域または位置によって異なるように形成する方法は所定のマスクを用いる複数回の熱酸化段階を含むことができる。
【００３０】
図３Ｄを参照すると、ゲート絶縁膜１３０が形成された結果物上に第１導電膜１５０を形成する。この実施形態によれば、第１導電膜１５０の厚さｄ１及びｄ２は第１開口部１４１の幅ｗ１の半分より薄く、望ましくは第１開口部１４１の幅ｗ１の１０乃至３０％である。
【００３１】
これに加えて、第１導電膜１５０はゲート絶縁膜１３０の上部面及び素子分離膜パターン１２１，１２２の上部面と露出した側面をコンフォーマルの厚さで覆う。即ち、素子分離膜パターン１２１，１２２の側壁に蒸着される第１導電膜１５０の厚さｄ１はゲート絶縁膜１３０の上部または素子分離膜パターン１２１，１２２の上部に蒸着される第１導電膜１５０の厚さｄ２と大体（例えば、２０％の誤差範囲内で）同じである。このようなコンフォーマルの蒸着のために、第１導電膜１５０は優秀な段差被覆性（ｓｔｅｐ  ｃｏｖｅｒａｇｅ  ｐｒｏｐｅｒｔｙ）を有する蒸着技術を用いて形成されることが望ましい。この実施形態によれば、第１導電膜１５０は化学気相蒸着技術を用いて形成される。その結果、第１導電膜１５０は、第１及び第２開口部１４１，１４２の形状に倣うように形成される。
【００３２】
図３Ｅを参照すると、第１導電膜１５０が形成された結果物上に犠牲膜１６０を形成する。この実施形態によれば、犠牲膜１６０は第１導電膜１５０が形成された第１開口部１４１を完全に満たすことができる厚さで形成される。このために、犠牲膜１６０は第１導電膜１５０が形成された第１開口部の幅の半分ｗ５／２より厚い厚さで形成されることが必要である。これに加えて、犠牲膜１６０は第１導電膜１５０が形成された第２開口部１４２を完全に満たさない厚さで形成される。このために、犠牲膜１６０は第１導電膜１５０が形成された第２開口部の幅の半分ｗ６／２より薄い厚さで形成されることが必要である。結果的に、犠牲膜１６０の厚さｄ３はｗ５／２乃至ｗ６／２の範囲である。
【００３３】
第１開口部１４１内に空隙（ｖｏｉｄ）が形成されることを防止するために、犠牲膜１６０は第１導電膜１５０と同様に優秀な段差被覆性を有する蒸着技術を用いて形成することが望ましい。この実施形態によれば、犠牲膜１６０は化学気相蒸着技術を用いて形成される。これによって、犠牲膜１６０は第２開口部１４２の内壁をコンフォーマルの厚さで覆う。
【００３４】
犠牲膜１６０は第１導電膜１５０に対してエッチング選択性を有する物質（例えば、シリコン酸化膜、シリコン窒化膜、及びＳＯＧ膜（ｓｐｉｎ‐ｏｎ‐ｇｌａｓｓ  ｌａｙｅｒ）中から選択された一つ）で形成する。この時、犠牲膜１６０は素子分離膜パターン１２１，１２２と同一の物質で形成されることが後続ゲート絶縁膜リセス工程の単純化のために望ましい。これに対しては後述する。この実施形態によれば、犠牲膜１６０は低圧化学気相蒸着（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＬＰ‐ＣＶＤ）技術を用いて形成されるシリコン酸化膜である。
【００３５】
図３Ｆを参照すると、第１導電膜１５０が露出するまで犠牲膜１６０をエッチングして第１開口部１４１を満たす犠牲膜パターン１６５を形成する。犠牲膜１６０は、上述のように、第２開口部１４２の内壁をコンフォーマルの厚さで覆うから、第１領域で第１導電膜１５０が露出する時、第２領域の犠牲膜１６０は除去される。
【００３６】
犠牲膜１６０をエッチングする段階は第１導電膜１５０に対してエッチング選択性を有するエッチングレシピを用いる。これに加えて、第２開口部１４２の側壁に犠牲膜１６０が残存することを防止するために、犠牲膜パターン１６５を形成する段階はオーバーエッチング（ｏｖｅｒ‐ｅｔｃｈ）の方法で犠牲膜１６０を等方性エッチングする段階を含む。この実施形態によれば、犠牲膜パターン１６５を形成する段階は犠牲膜１６０の蒸着厚さを考慮して決定されるエッチング時間の間、ＨＦを含むエッチング液を使って犠牲膜１６０をエッチングする段階を含む。この時、犠牲膜パターン１６５は第１及び第２開口部１４１，１４２の幅及び犠牲膜１６０の蒸着の厚さなどを調節する方法を通じて形成されるから、この実施形態はコストのかかる写真工程を省略することができる長所を有する。
【００３７】
図３Ｇを参照すると、犠牲膜パターン１６５が形成された結果物上に第２導電膜１７０を形成する。第２導電膜１７０は第１導電膜１５０と物理的特性が同一の物質で形成することができる。例えば、第１及び第２導電膜１５０，１７０は同一の不純物濃度及び同一の導電型を有する多結晶シリコン膜であることができる。しかし、第２導電膜１７０は第１導電膜１５０と物理的特性が異なる物質で形成されることもできる。例えば、第１及び第２導電膜１５０，１７０は全部多結晶シリコン膜であることができるが、これらの不純物濃度は互いに異なることができる。または第１及び第２導電膜１５０，１７０は互いに異なる種類の導電性物質からなることもできる。
【００３８】
この実施形態によれば、第２導電膜１７０は第１導電膜１５０を露出させる第２開口部１４２（以下、第２トレンチ）を満たすように形成される。このために、第２導電膜１７０の厚さｄ４は第２トレンチの深さｄ５以上であることが望ましい。この時、第１導電膜１５０のコンフォーマルの蒸着厚さを考慮すれば、第２トレンチの深さｄ５はおおよそゲート絶縁膜１３０と第２素子分離膜パターン１２２の上部面との間の高さの差に該当する。一方、第２トレンチの深さｄ５が第２トレンチ幅ｗ７の半分より大きい場合、第２導電膜１７０の厚さｄ４は第２トレンチ幅ｗ７の半分以上の厚さで形成すれば、十分である。
【００３９】
図３Ｈを参照すると、第１素子分離膜パターン１２１の上部面が露出するまで、化学的機械的研磨技術を用いて第２導電膜１７０及び第１導電膜１５０を順にエッチングする。これによって、第１開口部１４１には第１下部導電パターンが形成され、第２開口部１４２には第２下部導電パターンが形成される。即ち、エッチングの結果として、第１導電膜１５０は第１及び第２開口部１４１，１４２の内壁（即ち、側壁及び底面）を覆う第１導電膜パターン１５５になり、第２導電膜１７０は第２開口部１４２で第１導電膜パターン１５５の内部を満たす第２導電膜パターン１７５になる。この時、第１開口部１４１に形成される第１導電膜パターン１５５は第１下部導電パターンを構成し、第２開口部１４２に形成される第１及び第２導電膜パターン１５５，１７５は第２下部導電パターンを構成する。なお、エッチングの手法としては化学的機械的研磨技術のみならず、エッチバックなどを用いることもできる。
【００４０】
第１導電膜パターン１５５は底部１５２と延長部１５３を具備し、その断面の模様は‘Ｕ’字形である。この実施の形態では、底部１５２と２つの延長部１５３とが一体的に形成されている。底部１５２は第１及び第２開口部１４１，１４２の下部領域を満たし、延長部１５３は底部１５２の両端から上方へ延長される。即ち、延長部１５３は犠牲膜パターン１６５と第１素子分離膜パターン１２１との間及び第２導電膜パターン１７５と第２素子分離膜パターン１２２との間に配置される。この時、第１導電膜１５０のコンフォーマルの蒸着の厚さを考慮すれば、底部１５２の厚さｄ２と延長部１５３の幅ｄ１は同一である（図３Ｄ参照）。なお、延長部１５３の幅ｄ１は底部１５２の幅（図３Ｃのｗ１に対応）よりも狭く、底部１５２の幅は第１活性領域の幅よりも広い。また、第２導電膜１７０は第１領域で除去される。これによって、第１領域では犠牲膜パターン１６５の上部面が露出する。さらに、第２領域の第１導電膜パターン１５５も‘Ｕ’字形の断面形状を有し、第２導電膜パターン１７５の厚さは延長部１５３の厚さ（高さ）と実質的に同一である。
【００４１】
化学的機械的研磨によって、第１及び第２導電膜パターン１５５，１７５が形成された結果物の上部面は平坦化される。これによって、従来技術で説明した段差による技術的な難しさは取り除かれる。その結果、後続するゲートパターニングのための写真工程は容易に進行されることができる。
【００４２】
図３Ｉを参照すると、第１領域で第１素子分離膜パターン１２１の上部面をリセスさせる（凹ませる）ことによって、第１領域で第１導電膜パターン１５５の外側壁を露出させるリセスされた素子分離膜パターン１２５を形成する。従来技術で説明した寄生トランジスタの問題を予防するために、このようなリセス工程は第１領域で選択的に実行されることが望ましい。即ち、第２素子分離膜パターン１２２の上部面はこの過程でリセスされない。このために、リセス工程は第２領域を覆う所定のエッチングマスク（例えば、フォトレジストパターン）を使って実施される。第１素子分離膜パターン１２１に対するこのような選択的エッチング工程によって、リセスされた素子分離膜パターン（第１素子分離膜パターン）１２５の上部面は、図示されたように第２素子分離膜パターン１２２の上部面に比べて低くなる。同様に、第２素子分離膜パターン１２２の上部面は第１導電膜パターン１５５の底部１５２の上部面よりも高く、素子分離膜パターン１２５の上部面は第１導電パターン１５５の上部面よりも低い。
【００４３】
以後、犠牲膜パターン１６５を除去して第１導電膜パターン１５５の内壁（上部面）を露出させる。一方、本発明の一実施形態によれば、犠牲膜パターン１６５の除去工程は第１素子分離膜パターン１２１のリセス工程と共に実行されることができる。この過程の便宜のために、犠牲膜１６０は素子分離膜パターン１２１，１２２のような種類の物質で形成されることができる。これに加えて、本発明の他の実施形態によれば、犠牲膜パターン１６５の除去工程は第１素子分離膜パターン１２１のリセス工程の前に実行されることができる。
【００４４】
続いて、露出した第１導電膜パターン１５５の内壁及び外側壁を覆うゲート層間絶縁膜（誘電膜）１８０及び第３導電膜１９０を形成する。ゲート層間絶縁膜１８０はシリコン酸化膜及びシリコン窒化膜の中から選択された少なくとも一つで形成されることができ、望ましくは順次に積層されたシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜で形成される。第３導電膜１９０が第１導電膜パターン１５５または第２導電膜パターン１７５と電気的に連結されるように、ゲート層間絶縁膜１８０は第１導電膜パターン１５５または第２導電膜パターン１７５の上部面を露出させるコンタクト領域を有する。フラッシュメモリ装置に関する実施形態によれば、コンタクト領域は選択トランジスタが形成される領域及び周辺回路領域に形成される。この実施形態によれば、図示されたように、ゲート層間絶縁膜１８０は第２領域に残存しないこともある。
【００４５】
第３導電膜１９０は順次に積層された第３下部導電膜１９２及び第３上部導電膜１９４で構成されることができる。この実施形態によれば、第３下部導電膜１９２は多結晶シリコン膜であり、第３上部導電膜１９４はシリサイド膜または金属性導電膜であることができる。
【００４６】
図３Ｊを参照すると、ゲート絶縁膜１３０が露出するまで第３導電膜１９０、ゲート層間絶縁膜１８０、第２導電膜パターン１７５、及び第１導電膜パターン１５５をパターニングする。これによって、第１領域にはワードライン構造体が形成され、第２領域には周辺回路ゲート構造体が形成される。
【００４７】
図１１Ａはワードライン構造体が形成された第１領域の一部分を示す図である。図３及び図１１Ａを参照すれば、ワードライン構造体は順次に積層された浮遊ゲート電極２００、ゲート層間絶縁膜パターン１８５、及び制御ゲート電極（第１ゲートパターン）２１０からなる。この時、浮遊ゲート電極２００、ゲート層間絶縁膜パターン１８５、及び制御ゲート電極２１０は各々第１導電膜パターン１５５、ゲート層間絶縁膜１８０、及び第３導電膜１９０のエッチングの結果物に該当する。これによって、第１活性領域の上部を横切る制御ゲート電極２１０は、第３下部導電膜１９２及び第３上部導電膜１９４が各々エッチングされた結果物である第３下部導電膜パターン２１２及び第３上部導電膜パターン２１４で構成されることができる。
【００４８】
図１２は周辺回路ゲート構造体が形成された第２領域の一部分を示す図である。図３及び図１２を参照すれば、周辺回路ゲート構造体は第２領域に形成されるトランジスタのゲート電極として用いられ、電気的に接続されつつ順次に積層された下部ゲート電極２０５及び上部ゲート電極２１５（第２ゲートパターン）からなる。下部ゲート電極２０５は順次に積層された第１下部ゲート電極２０７と第２下部ゲート電極２０９からなり、第２活性領域の上部を横切る上部ゲート電極２１５は順次に積層された第１上部ゲート電極２１７と第２上部ゲート電極２１９からなる。この時、第１及び第２下部ゲート電極２０７，２０９は各々第１導電膜パターン１５５及び第２導電膜パターン１７５で構成される第２下部導電パターンがエッチングされた結果物であり、第１及び第２上部ゲート電極２１７，２１９は各々第３下部導電膜１９２及び第３上部導電膜１９４がエッチングされた結果物である。
【００４９】
図４は本発明の第１実施形態の変形された方法を説明するための工程断面図として、図３Ｊに図示された断面に垂直な方向で見られる周辺回路ゲート構造体の断面を図示する。
【００５０】
図４を参照すれば、上部ゲート電極２１５は下部ゲート電極２０５の上部面を覆いながら第２素子分離膜パターン１２２上に配置される。上述のように、第２導電膜パターン１７５は第１導電膜パターン１５５が形成された第２開口部１４２を満たす（図３Ｈ参照）。言い換えれば、第２導電パターン１５２の対向する２つの側壁は、第２素子分離膜パターン１２２に接触する。これによって、第２導電膜パターン１７５のエッチング結果物である第２下部ゲート電極２０９は第２開口部１４２の段差をなくす。その結果、上部ゲート電極２１５の上部面または下部面は図示されたように平坦であることができる。
【００５１】
一方、第２領域でゲート層間絶縁膜１８０が除去される間、第２素子分離膜パターン１２２の上部面は所定の深さにリセスされることができる。この場合、上部ゲート電極２１５の下部面は第２素子分離膜パターン１２２のリセス深さに該当する段差を有することもできる。このような実施形態によれば、リセス深さ（即ち、上部ゲート電極２１５の下部面の段差）はおおよそ１０乃至２００Åであることができる。
【００５２】
これに加えて、周辺回路ゲート構造体を形成するためのパターニング工程はゲート絶縁膜１３０に対してエッチング選択性を有するエッチングレシピを用いて実施される。この時、第１及び第２素子分離膜パターン１２１，１２２の上部面は図示されたようにリセスされることができる。しかし、第２素子分離膜パターン１２２の上部面は周辺回路ゲート構造体の下ではリセスされない。結果的に、周辺回路ゲート構造体の下で、ゲート絶縁膜１３０の上部面から下部ゲート電極２０５の上部面までの高さはゲート絶縁膜１３０の上部面から第２素子分離膜パターン１２２の上部面までの高さとほとんど同一である。
【００５３】
図５Ａ乃至図５Ｃは本発明の第１実施形態のまた他の変形された方法を説明するための工程断面図である。第１素子分離膜パターン１２１をリセスする段階は、図５Ａに図示されたように、第１導電膜パターン１５５の間の領域で第１素子分離膜パターン１２１の上部面が活性領域の上部面より低くなるまで実施することができる。また、ゲート層間絶縁膜１８０は第２領域で完全に除去しないこともできる。例えば、図５Ｂ及び図５Ｃに図示されたように、ゲート層間絶縁膜１８０は周辺回路ゲート構造体が形成される位置で第２導電膜パターン１７５の上部面の一部を露出させるコンタクト領域１８２を有することもできる。
【００５４】
図６Ａ乃至図６Ｃは本発明の第２実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。この実施形態は犠牲膜１６０を第１及び第２開口部１４１，１４２を満たすように形成するという点で上述の第１実施形態と差異を有する。重複された説明を避けるために、第１実施形態で説明された内容は省略する。
【００５５】
図６Ａを参照すると、第１導電膜１５０を形成した後、その結果物上に第１及び第２開口部１４１，１４２を完全に満たす犠牲膜１６０を形成する。このために、犠牲膜１６０は第１及び第２開口部１４１，１４２の深さより厚い厚さで形成される（即ち、ｄ３’≧ｄ５）。あるいは、犠牲層１６０は、第１導電膜１５０が形成された第２開口部１４２の幅の少なくとも半分の厚さに形成される。
【００５６】
図６Ｂを参照すると、素子分離膜パターン１２１，１２２の上部で第１導電膜１５０の上部面が露出するまで、犠牲膜１６０を平坦化エッチングする。その結果、第１及び第２開口部１４１，１４２を満たす犠牲膜パターン１６５が形成される。犠牲膜１６０をエッチングする段階は化学的機械的研磨技術を用いて実施することが望ましい。この実施形態によれば、犠牲膜パターン１６５が第２開口部１４２にも残存するという点で上述の第１実施形態と差異を有する。
【００５７】
図６Ｃを参照すると、第１領域上にフォトレジストパターン（図示しない）を形成した後、第１領域を覆う一方で第２領域を露出させるエッチングマスクとしてこれを用いて第２領域で犠牲膜パターン１６５を除去する。これによって、第２開口部１４２内で第１導電膜１５０の表面は図示されたように完全に露出する。第２領域で犠牲膜パターン１６５を除去する段階は第１導電膜１５０及びフォトレジストパターンに対してエッチング選択性を有するエッチングレシピを用いて、湿式エッチングの方法で実施することが望ましい。
【００５８】
以後、フォトレジストパターンを除去して犠牲膜パターン１６５が残存する第１領域の上部面を露出させる。この時、第１実施形態と同様に、犠牲膜パターン１６５は第１開口部１４１の内部に残存し、第２開口部１４２では除去される。従って、第２導電膜１７０の形成段階を含む後続工程は上述の第１実施形態と同一に進行することができる。
【００５９】
一方、上述の第１実施形態によれば、第２開口部１４２で犠牲膜１６０を完全に除去するためには犠牲膜１６０をオーバーエッチングすることが望ましく、このようなオーバーエッチングによって犠牲膜パターン１６５の厚さは第１開口部１４１の深さより小くなることもある。これに反して、本発明の第２実施形態によれば、犠牲膜パターン１６５の高さは大略第１開口部１４１の深さで形成することができる。この時、犠牲膜パターン１６５の高さは浮遊ゲート電極２００の高さを決定する工程パラメータという点で、第２実施形態は浮遊ゲート電極２００の高さの減少を防止することができる。
【００６０】
図７は本発明の第２実施形態の変形された方法を説明するための工程断面図である。図６Ａ及び図７を参照すると、第１及び第２開口部１４１，１４２を完全に満たす犠牲膜１６０を形成した後、犠牲膜１６０を全面エッチングして第１導電膜１５０を露出させないリセスされた犠牲膜１６０’を形成する。以後、所定の写真及びエッチング工程を実施して第２領域でリセスされた犠牲膜１６０’を除去して第２開口部１４２を露出させる。同様に、第２導電膜１７０の形成段階を含む後続工程は上述の第１実施形態と同一に進行することができる。この変形された実施形態によれば、浮遊ゲート電極２００の高さの減少はさらに効果的に防止される。
【００６１】
図８Ａ乃至図８Ｅは本発明の第３実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。この実施形態は第１導電膜１５０を第１及び第２開口部１４１，１４２を満たすように形成するという点で上述の実施形態と差異を有する。以下では、上述の実施形態と重複される内容に対する説明は省略する。
【００６２】
図８Ａを参照すると、ゲート絶縁膜１３０を形成した後、その結果物上に第１及び第２開口部１４１，１４２を完全に満たす第１導電膜１５０を形成する。このために、第１導電膜１５０は第１及び第２開口部１４１，１４２の深さより厚い厚さで形成される（即ち、ｄ２’≧ｄ５）。
【００６３】
図８Ｂを参照すると、素子分離膜パターン１２１，１２２の上部面が露出するまで、第１導電膜１５０を平坦化エッチングする。これによって、第１及び第２開口部１４１，１４２を満たす第１導電膜パターン２６０が形成される。第１導電膜１５０を平坦化エッチングする段階は化学的機械的研磨技術を用いて実施することが望ましい。この実施形態によれば、第１導電膜パターン２６０が第１及び第２開口部１４１，１４２を完全に満たすという点で、前述の実施形態と差異を有する。
【００６４】
図８Ｃを参照すると、第１導電膜パターン２６０が形成された結果物上に、第２領域を覆う一方で第１領域を露出させるマスクパターン（例えば、フォトレジストパターン）（図示しない）を形成する。続いて、マスクパターンをエッチングマスクとして用いて第１領域で第１導電膜パターン２６０をリセスさせることによって、第１素子分離膜パターン１２１より低い上部面を有する底パターン２６５を形成する。底パターン２６５の厚さは第１開口部１４１の深さの半分より小さく、望ましくは第１開口部１４１の深さの５乃至３０％である。
【００６５】
図８Ｄを参照すると、マスクパターンを除去した後、その結果物上に底パターン２６５の上部面に接触する第２導電膜１７０を形成する。この実施形態によれば、第２導電膜１７０の厚さｄ４’は第１開口部１４１の幅ｗ１の半分より薄く、望ましくは記第１開口部１４１の幅ｗ１の１０乃至３０％である。このような蒸着の厚さによって、第２導電膜１７０は底パターン２６５が形成された第１開口部１４１を完全に満たさない。
【００６６】
これに加えて、第２導電膜１７０は底パターン２６５の上部面及び第１素子分離膜パターン１２１の露出した側面をコンフォーマルの厚さで覆う。このようなコンフォーマルの蒸着のために、第２導電膜１７０は優秀な段差被覆性（ｓｔｅｐ  ｃｏｖｅｒａｇｅ  ｐｒｏｐｅｒｔｙ）を有する蒸着技術を用いて形成されることが望ましい。この実施形態によれば、第２導電膜１７０は化学気相蒸着技術を用いて形成される。
【００６７】
図８Ｅを参照すると、第１素子分離膜パターン１２１の上部面が露出するまで、第２導電膜１７０を異方性エッチングする。これによって、第１素子分離膜パターン１２１の側壁には底パターン２６５に接触する延長パターン２７０が形成される。延長パターン２７０を形成する段階は全面エッチングの方法で実施される。この場合、第２導電膜１７０は第２領域で除去され、その結果として、第２領域で第１導電膜パターン２６０の上部面は露出する。
【００６８】
この実施形態で、第１開口部１４１に形成される底パターン２６５及び延長パターン２７０は上述の実施形態の第１下部導電パターンに該当し、第２開口部１４２に形成される第１導電膜パターン２６０は上述の実施形態の第２下部導電パターンに該当する。以後、ゲート層間絶縁膜１８０の形成段階を含む後続工程は上述の第１実施形態と同一に進行することができる。
【００６９】
図９Ａ及び図９Ｂは本発明の第４実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。この実施形態は第１下部導電パターンを写真及びエッチング工程を用いて形成するという点で、上述の実施形態と差異を有する。以下では、上述の実施形態と重複される内容に対する説明は省略する。
【００７０】
図９Ａを参照すると、第１及び第２開口部１４１，１４２を満たす第１導電膜パターン２６０を形成する。第１導電膜パターン２６０を形成する段階は上述の第３実施形態と同一である（図８Ａ及び図８Ｂ参照）。以後、第１導電膜パターン２６０が形成された結果物上に、第２領域を覆うマスクパターン２３０を形成する。マスクパターン２３０は写真工程を通じて形成されたフォトレジストパターンであることができる。この時、マスクパターン２３０は第１領域で第１導電膜パターン２６０の上部面の縁部を覆うように形成される。即ち、第１導電膜パターン２６０の中央部はマスクパターン２３０によって覆われない。第１領域で、第１素子分離膜パターン１２１の上部面全体はマスクパターン２３０によって覆われることが望ましい。
【００７１】
図９Ｂを参照すると、マスクパターン２３０をエッチングマスクとして用いて、露出した第１導電膜パターン２６０の上部面の中央部を異方性エッチングによりリセスさせる。この時、第１導電膜パターン２６０のリセスの深さは第１開口部１４１の深さより小さい。これによって、第１開口部１４１の中央部にはギャップ領域２６１が形成され、ギャップ領域２６１の底には第１導電膜パターン２６０が残存する。このように残存する部分は第１下部導電パターン２６５の底部２６２になる。
【００７２】
また、エッチング工程でエッチングされない部分、即ちマスクパターン２３０の下の第１導電膜パターン２６０は第１下部導電パターン２６５の延長部２６３になる。ギャップ領域２６１の縁は延長部２６３によって画定される。結果的に、底部２６２と延長部２６３を具備する第１下部導電パターン２６５は第１実施形態と同一である。
【００７３】
第２領域でエッチングされない第１導電膜パターン２６０は第１実施形態で説明された第２下部導電パターンに該当する。しかし、この実施形態によれば、第２下部導電パターン（即ち、第２領域の第２導電膜パターン２６０）は単一層からなるという点で、二つの層からなる第１実施形態と差異を有する（図３Ｈを参照）。
【００７４】
図１０Ａ及び図１０Ｂは本発明の第４実施形態の変形された方法を説明するための工程断面図である。この実施形態はマスクパターンが形成される位置及びそれによる第１下部導電パターンの模様で、上述の第４実施形態と差異を有する。また、図１１Ｂはこの実施形態によるワードライン構造体を図示する斜視図である。図１０Ａ及び図１１Ｂを参照すると、マスクパターン２３０は第１導電膜パターン２６０の上部面の中央部及び第２領域全体を覆う。その結果、ギャップ領域２６１は第１素子分離膜パターン１２１に隣接して形成される。延長部２６３はギャップ領域２６１によって囲まれながら底部２６２から上方へ延長される（図１０Ｂ及び図１１Ｂ参照）。より具体的には、本実施形態において、延長部２６３は底部２６１の中央部から上方へ延長されており、第１下部導電パターン２６５は逆Ｔ字状の断面を有する。
【図面の簡単な説明】
【００７５】
【図１】従来技術によるフラッシュメモリのセルアレイの一部を示す工程断面図である。
【図２】従来技術によって形成されたフラッシュメモリの互いに異なる部分を示す走査顕微鏡写真である。
【図３Ａ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｂ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｃ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｄ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｅ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｆ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｇ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｈ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｉ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図３Ｊ】本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図４】本発明の第１実施形態の変形された方法を説明するための工程断面図である。
【図５Ａ】本発明の第１実施形態のまた他の変形された方法を説明するための工程断面図である。
【図５Ｂ】本発明の第１実施形態のまた他の変形された方法を説明するための工程断面図である。
【図５Ｃ】本発明の第１実施形態のまた他の変形された方法を説明するための工程断面図である。
【図６Ａ】本発明の第２実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図６Ｂ】本発明の第２実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図６Ｃ】本発明の第２実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図７】本発明の第２実施形態の変形された方法を説明するための工程断面図である。
【図８Ａ】本発明の第３実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図８Ｂ】本発明の第３実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図８Ｃ】本発明の第３実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図８Ｄ】本発明の第３実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図８Ｅ】本発明の第３実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図９Ａ】本発明の第４実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図９Ｂ】本発明の第４実施形態による不揮発性メモリ装置の製造方法を説明するための工程断面図である。
【図１０Ａ】本発明の第４実施形態の変形された方法を説明するための工程断面図である。
【図１０Ｂ】本発明の第４実施形態の変形された方法を説明するための工程断面図である。
【図１１Ａ】本発明による不揮発性メモリ装置の一領域を説明するための斜視図である。
【図１１Ｂ】本発明による不揮発性メモリ装置の一領域を説明するための斜視図である。
【図１２】本発明による不揮発性メモリ装置の他の領域を説明するための斜視図である。
【符号の説明】
【００７６】
１００    半導体基板、
１２２，１２５    素子分離膜パターン、
１３０    ゲート絶縁膜、
１５２    底部、
１５３    延長部、
１５５    第１導電膜パターン、
１７５    第２導電膜パターン、
１８０    ゲート層間絶縁膜、
１９０    第３導電膜、
１９２    第３下部導電膜、
１９４    第３上部導電膜。
【図１】
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【図２】
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【図３Ａ】
2007043181.tif 000005
【図３Ｂ】
2007043181.tif 000006
【図３Ｃ】
2007043181.tif 000007
【図３Ｄ】
2007043181.tif 000008
【図３Ｅ】
2007043181.tif 000009
【図３Ｆ】
2007043181.tif 000010
【図３Ｇ】
2007043181.tif 000011
【図３Ｈ】
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【図３Ｉ】
2007043181.tif 000013
【図３Ｊ】
2007043181.tif 000014
【図４】
2007043181.tif 000015
【図５Ａ】
2007043181.tif 000016
【図５Ｂ】
2007043181.tif 000017
【図５Ｃ】
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【図６Ａ】
2007043181.tif 000019
【図６Ｂ】
2007043181.tif 000020
【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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