(57)【要約】      （修正有）【課題】動作の並行性によって、変換速度が１ステージ内で要する時間によって決定されることが可能になる。【解決手段】パイプライン型アナログ・デジタル変換器は、入力電圧と第１の残差電圧のうちの一方及び第１の基準電圧を受け取り、第１のデジタル信号及び第２の残差電圧を発生する第１のＡＤＣステージを備える。第２のＡＤＣステージは、第１のＡＤＣステージからの第２の残差電圧及び第２の基準電圧を受け取り、第２のデジタル信号を発生する。ここで、第２の基準電圧は、第１の基準電圧より低い。【選択図】  図２
2007195159.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧と第１の残差電圧のうちの一方及び第１の基準電圧を受け取り、第１のデジタル信号及び第２の残差電圧を発生する第１のＡＤＣステージと、
前記第１のＡＤＣステージからの前記第２の残差電圧と、前記第１の基準電圧より低い第２の基準電圧とを受け取り、第２のデジタル信号を発生する第２のＡＤＣステージと、
を備えるパイプライン型アナログ・デジタル変換器。
【請求項２】
請求項１に記載のパイプライン型アナログ・デジタル変換器を備え、
前記第１の基準電圧を供給する第１の電圧源と、
前記第２の基準電圧を供給する第２の電圧源と、
を更に備えるシステム。
【請求項３】
前記第１の基準電圧を受け取るアナログ回路と、
前記第２の基準電圧を受け取るデジタル回路と、
を更に備える、請求項２に記載のシステム。
【請求項４】
請求項１に記載のパイプライン型アナログ・デジタル変換器を備え、
前記第１の基準電圧を供給する第１の電圧源と、
前記第２の基準電圧を供給する第２の電圧源と、
を更に備える集積回路。
【請求項５】
前記第１の基準電圧を受け取るアナログ回路と、
前記第２の基準電圧を受け取るデジタル回路と、
を更に備える、請求項４に記載の集積回路。
【請求項６】
前記第１のＡＤＣステージが、
前記入力電圧と前記第１の残差電圧のうちの前記一方をサンプルしホールドするサンプルホールドモジュールと、
前記サンプルホールドモジュールの出力をデジタル信号に変換するアナログ・デジタル変換器と、
前記デジタル信号をアナログ信号に変換するデジタル・アナログ変換器と、
を更に備える、請求項１に記載のパイプライン型アナログ・デジタル変換器。
【請求項７】
前記第１のＡＤＣステージが、
前記サンプルホールドモジュールの前記出力と前記アナログ信号との間の差を発生する差分モジュールと、
前記差を増幅する増幅モジュールと、
を更に備える、請求項６に記載のパイプライン型アナログ・デジタル変換器。
【請求項８】
請求項１に記載のパイプライン型アナログ・デジタル変換器を備え、
アナログ基準電圧である前記第１の基準電圧を発生するアナログ電圧源と、
デジタル基準電圧である前記第２の基準電圧を発生するデジタル電圧源と、
を更に備える集積回路。
【請求項９】
請求項１に記載のパイプライン型アナログ・デジタル変換器を備え、
アナログ基準電圧である前記第１の基準電圧を発生するアナログ電圧源を更に備えるシステム。
【請求項１０】
請求項１に記載のパイプライン型アナログ・デジタル変換器を備え、
デジタル基準電圧である前記第２の基準電圧を発生するデジタル電圧電源を更に備えるシステム。
【発明の詳細な説明】
【分野】
【０００１】
[0001]本開示は、パイプライン型アナログ・デジタル変換器（ＡＤＣ）に関するものである。
【背景】
【０００２】
[0002]電子デバイスの消費電力の削減は、特に、ラップトップコンピュータ、携帯情報端末、携帯電話機、ＭＰ３プレーヤー、及び、その他の装置のようなバッテリー電源式装置にとってますます重要になっている。アナログ・デジタル変換器（ＡＤＣ）は、アナログ信号をデジタル信号に変換するために、一般にこれらの電子デバイスにおいて使用されている。ＡＤＣは、複数のステージを利用するパイプライン型ＡＤＣを含むことがある。各ステージは、パイプライン型ＡＤＣへのアナログ入力電圧Ｖｉｎ又は前のステージからの残差電圧Ｖｒｅｓをサンプリングするサンプルホールド回路を使用する。さらに、各ステージは基準電圧Ｖｒｅｆを受け取る。
【０００３】
[0003]ここで図１を参照する。この図は、典型的なパイプライン型ＡＤＣを示している。ＡＤＣ１０は、直列にカスケード接続された複数のステージ１２−１、１２−２及び１２−３（総称してステージ１２）を含んでいる。３段のステージ１２−１、１２−２及び１２−３が示されているが、パイプライン型ＡＤＣに含まれるステージは増減してもよい。幾つかのＡ／Ｄ変換器ステージ１２は、アナログ入力信号Ｖｉｎ又は前のステージからの残差信号Ｖｒｅｓをサンプルしホールドするサンプルホールドモジュール１４を含んでいる。低分解能Ａ／Ｄサブ変換器モジュール１６は、ホールドされたアナログ信号をＢｉビットの分解能に量子化する。ここで、ｉは、パイプライン型Ａ／Ｄ変換器１０の現在ステージに対応する。１ステージ当たりのビット数Ｂｉ及び／又はステージ数は、ある程度においては、所望のサンプリングレート及び分解能によって決定される。Ａ／Ｄサブ変換器モジュール１６の出力は、得られたデジタル出力信号を元のアナログ表現に変換する低分解能Ｄ／Ａサブ変換器モジュール１８に供給される。
【０００４】
[0004]Ｄ／Ａサブ変換器モジュール１８は、同ステージの対応のＡ／Ｄサブ変換器モジュール１６の分解能と等しい分解能を有し得る。差分モジュール２０は、Ｄ／Ａサブ変換器モジュール１８からのアナログ出力を電圧入力Ｖｉｎから減算し、残差信号Ｖｒｅｓを発生する。残差信号Ｖｒｅｓは、ホールドされたアナログ信号（Ｖｉｎ又は前のステージからのＶｒｅｓ）と再構成されたアナログ信号との間の差に等しい。
【０００５】
[0005]アナログステージ間差分モジュール２２は、残差信号を増幅するため使用される。増幅された残差信号は、パイプライン型ＡＤＣ１０の次のステージ１２−２へ出力される。パイプライン型ＡＤＣ１０の第１のＡＤＣステージ１２−１は最新のアナログ入力サンプルに基づいて動作し、第２のＡＤＣステージ１２−２は前の入力サンプルの増幅された残差に基づいて動作する。第３のステージ１２−３は第２のＡＤＣステージ１２−２によって出力された増幅された残差に基づいて動作する。
【０００６】
[0006]動作の並行性によって、変換速度が１ステージ内で要する時間によって決定されることが可能になる。現在のステージが前のステージから受け取ったアナログ入力サンプルに基づく動作を終了すると、現在のステージは次のサンプルに基づく動作のために利用可能となる。
【概要】
【０００７】
[0007]パイプライン型アナログ・デジタル変換器が、入力電圧と第１の残差電圧とのうちの一方及び第１の基準電圧を受け取り、第１のデジタル信号及び第２の残差電圧を発生する第１のＡＤＣステージを備える。第２のＡＤＣステージは、第１のＡＤＣステージからの第２の残差電圧と、第２の基準電圧とを受け取り、第２のデジタル信号を発生する。第２の基準電圧は第１の基準電圧より低い。
【０００８】
[0008]また、システムが、上記のパイプライン型アナログ・デジタル変換器を備え、第１の基準電圧を供給する第１の電圧源を更に備える。第２の電圧源は第２の基準電圧を供給する。アナログ回路が、第１の基準電圧を受け取る。デジタル回路が、第２の基準電圧を受け取る。
【０００９】
[0009]また、集積回路が、上記のパイプライン型アナログ・デジタル変換器を備え、第１の基準電圧を供給する第１の電圧源を更に備える。第２の電圧源が、第２の基準電圧を供給する。アナログ回路が、第１の基準電圧を受け取る。デジタル回路が、第２の基準電圧を受け取る。
【００１０】
[0010]他の特徴では、第１のＡＤＣステージは、入力電圧と第１の残差電圧のうちの一方をサンプルしホールドするサンプルホールドモジュールを更に備える。アナログ・デジタル変換器は、サンプルホールドモジュールの出力をデジタル信号に変換する。デジタル・アナログ変換器が、デジタル信号をアナログ信号に変換する。第１のＡＤＣステージは、サンプルホールドモジュールの出力とアナログ信号との間の差を生成する差分モジュールを更に備える。増幅モジュールが、この差を増幅する。
【００１１】
[0011]また、集積回路が、上記のパイプライン型アナログ・デジタル変換器を備え、第１の基準電圧を発生するアナログ電圧源を更に備える。第１の基準電圧は、アナログ基準電圧である。デジタル電圧源が、第２の基準電圧を発生する。第２の基準電圧は、デジタル基準電圧である。
【００１２】
[0012]また、システムが、上記のパイプライン型アナログ・デジタル変換器を備え、第１の基準電圧を発生するアナログ電圧源を更に備える。第１の基準電圧は、アナログ基準電圧である。デジタル電圧源が、第２の基準電圧を発生する。第２の基準電圧は、デジタル基準電圧である。
【００１３】
[0013]本開示内容の更なる適用分野が、後述する詳細な説明から明白になる。詳細な説明と特定の実施例は、開示内容の好ましい実施形態を示しているが、例示の目的だけを意図するものであり、開示内容の範囲を制限することを意図しないものであることを、理解すべきである。
【００１４】
[0014]本開示内容は、詳細な説明と添付図面から更に十分に理解されるようになる。
【詳細な説明】
【００１５】
[0027]以下の説明は本質的に単なる例示であり、開示内容、その適用、又は、使用を制限することを全く意図していない。明瞭にするために、同じ参照番号を類似の要素を特定するために図面中で使用する。本明細書で使用するように、モジュール、回路、及び／又は、デバイスという用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、一つ以上のソフトウェア又はファームウェアプログラムを実行するプロセッサ（共有、専用又はグループ）及びメモリ、組み合わせ論理回路、並びに／若しくは、上記の機能を提供するその他の適当なコンポーネントを指す。本明細書で使用するように、ＡとＢとＣのうちの少なくとも一つという句は、非排他的論理和を使用する論理的な（Ａ又はＢ又はＣ）を意味することを理解すべきである。また、方法中のステップは、本開示内容の原理を変更することなく、異なる順序で実行してもよいことを理解すべきである。
【００１６】
[0028]次に図２を参照する。この図は、本発明によるパイプライン型ＡＤＣ１００を、複数の基準電圧Ｖｒｅｆ−ｉを含めて示している。ここで、ｉは、パイプライン型ＡＤＣ１００の現在のステージに対応している。パイプライン型ＡＤＣ１００は、ステージ１１２−１、１１２−２及び１１２−３（総称してステージ１１２）と、サンプルホールド回路１１４と、ＡＤＣモジュール１１６と、デジタル・アナログ変換器（ＤＡＣ）１１８と、差分モジュール１２０と、増幅モジュール１２２と、を備えている。３段のステージを示しているが、使用するステージは増減してもよい。図２において、Ｖｒｅｆ−１≧Ｖｒｅｆ−２かつＶｒｅｆ−１＞Ｖｒｅｆ−３である。パイプライン型ＡＤＣ１００の後続のステージによるビットの量子化は、現在のステージと同じ信号対雑音レベル（ＳＮＲ）を必要とせず、従って、より低い基準電圧が第２のステージと第３のステージのうちの少なくとも一方のために使用される。
【００１７】
[0029]パイプライン型ＡＤＣ１００のステージ１１２−１、１１２−２及び１１２−３によって消費される電力は各ステージの基準電圧に関連している。その結果、パイプライン型ＡＤＣ１００は、図１に示したものと同じ基準電圧が供給されるステージを有するパイプライン型ＡＤＣより少ない電力を消費する傾向がある。
【００１８】
[0030]次に図３を参照する。この図は、パイプライン型ＡＤＣ１２０を、異なる基準電圧Ｖｒｅｆ−ｉを含めて示している。ここで、ｉは、パイプライン型ＡＤＣ１２０の現在のステージに対応する。基準電圧Ｖｒｅｆ−１のうちの少なくとも一つは、ＡＤＣ１２０を収容するシステム内のアナログ回路用のアナログ電源電圧Ｖａｎａｌｏｇ−ｒｅｆから得られ、基準電圧のうちの少なくとも一つは、ＡＤＣ１２０を収容するシステム内のデジタル回路用のデジタル電源電圧Vｄｉｇｉｔａｌ−ｒｅｆから得られる。
【００１９】
[0031]次に図４を参照する。この図は、集積回路（ＩＣ）２００を示している。一以上の電源２０２が、未調整の電圧を電圧レギュレータ２０４及び２０６に供給する。第１の電圧レギュレータ２０４は、アナログ電源電圧Ｖａｎａｌｏｇ−ｒｅｆ−１、Ｖａｎａｌｏｇ−ｒｅｆ−２、．．．、及びＶａｎａｌｏｇ−ｒｅｆ−Ｘを供給する。ここで、Ｘは、零より大きい整数である。第２の電圧レギュレータ２０６は、デジタル電源電圧Ｖｄｉｇｉｔａｌ−ｒｅｆ−１、Ｖｄｉｇｉｔａｌ−ｒｅｆ−２、．．．、及びＶｄｉｇｉｔａｌ−ｒｅｆ−Ｙを供給する。ここで、Ｙは、零より大きい整数である。ＩＣ２００は、付加的な回路機能を実行するためＩＣコンポーネント２１０を含んでいてもよい。第１の電圧レギュレータ２０４はまた、ＩＣ２００内の一以上のアナログ回路２１６に給電する。第２の電圧レギュレータ２０６はまた、一以上のデジタル回路２１４に給電する。
【００２０】
[0032]次に図５を参照する。この図は、集積回路２２０を示している。アナログ電圧源２２４は、アナログ電源電圧Ｖａｎａｌｏｇ−ｒｅｆ−１、Ｖａｎａｌｏｇ−ｒｅｆ−２、．．．、及びＶａｎａｌｏｇ−ｒｅｆ−Ｘを発生する。ここで、Ｘは、零より大きい整数である。デジタル電圧源２２６は、デジタル電源電圧Ｖｄｉｇｉｔａｌ−ｒｅｆ−１、Ｖｄｉｇｉｔａｌ−ｒｅｆ−２、．．．、及びＶｄｉｇｉｔａｌ−ｒｅｆ−Ｙを供給する。ここで、Ｙは、零より大きい整数である。ＩＣ２２０はまた、付加的な回路機能を実行するためのＩＣコンポーネント２１０を含んでいてもよい。アナログ電圧源２２４はまた、ＩＣ２００内の一以上のアナログ回路２１６に給電する。デジタル電圧源２２６はまた、一以上のデジタル回路２１４に給電する。
【００２１】
[0033]次に図６Ａ〜６Ｇを参照する。これらの図は、本デバイスの種々の例示的な実装形態を示している。まず、図６Ａを参照する。本デバイスを、ハードディスクドライブ４００内の一以上のＡＤＣにいて実装することが可能である。本デバイスは、図６Ａでは全体的に参照符号４０２で特定されている信号処理回路及び／又は制御回路の何れか又は両者、並びに／若しくは、電源４０３において実施してもよいし、及び／又は、実施されてもよい。幾つかの実装形態では、ＨＤＤ４００内の信号処理回路及び／又は制御回路４０２、並びに／若しくは、その他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、磁気記憶媒体４０６へ出力され、及び／又は、磁気記憶媒体４０６から受け取られるデータをフォーマット化してもよい。
【００２２】
[0034]ＨＤＤ４００は、コンピュータ、携帯情報端末、携帯電話機、メディア又はＭＰ３プレーヤー等のような携帯計算デバイス、及び／又は、他のデバイスといったホスト装置（図示せず）と、一以上の有線又は無線通信リンク４０８を介して通信する。ＨＤＤ４００は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリのような低レイテンシー不揮発性メモリ、リードオンリーメモリ（ＲＯＭ）、及び／又は、その他の適当な電子データ記憶装置といったメモリ４０９に接続されていてもよい。
【００２３】
[0035]次に図６Ｂを参照する。本デバイスを、デジタル多用途ディスク（ＤＶＤ）ドライブ４１０内の１台以上のＡＤＣにおいて実装することが可能である。本デバイスは、図６Ｂでは全体的に参照符号４１２で特定されている信号処理回路及び／又は制御回路の何れか又は両方、ＤＶＤドライブ４１０の大量データ記憶装置、並びに／若しくは、電源４１３において実装してもよいし、及び／又は、実装されてもよい。ＤＶＤ４１０内の信号処理及び／又は制御回路４１２、並びに／若しくは、その他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、光記憶媒体４１６から読み出されるか、及び／又は、光記憶媒体４１６に書き込まれるデータをフォーマット化してもよい。幾つかの実装形態では、ＤＶＤ４１０内の信号処理及び／又は制御回路４１２、並びに／若しくは、他の回路（図示せず）が、符号化及び／又は復号、並びに／若しくは、ＤＶＤドライブと関連する他の信号処理機能のような別の機能を実行することも可能である。
【００２４】
[0036]ＤＶＤドライブ４１０は、一以上の有線又は無線通信リンク４１７を介して、コンピュータ、テレビ装置、又は、その他の装置のような出力装置（図示せず）と通信してもよい。ＤＶＤ４１０は、不揮発方式でデータを格納する大量データ記憶装置４１８に接続していてもよい。大量データ記憶装置４１８は、ハードディスクドライブ（ＨＤＤ）を含んでいてもよい。ＨＤＤは、図６Ａに示す構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを含むミニＨＤＤであってもよい。ＤＶＤ４１０は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低レイテンシー不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置といったメモリ４１９に接続されていてもよい。
【００２５】
[0037]次に図６Ｃを参照する。本デバイスを、高精細テレビ装置（ＨＤＴＶ）４２０内の一以上のＡＤＣにおいて実装してもよい。本デバイスは、図６Ｅでは全体的に参照符号４２２で特定されている信号処理回路及び／又は制御回路の何れか又は両方、ＷＬＡＮインターフェイス、ＨＤＴＶ４２０の大容量データ記憶装置、並びに／若しくは、電源４２３において実装してもよいし、及び／又は、実装されてもよい。ＨＤＴＶ４２０は、有線又は無線フォーマットのいずれかでＨＤＴＶ入力信号を受信し、ディスプレイ４２６用のＨＤＴＶ出力信号を発生する。幾つかの実装形態では、ＨＤＴＶ４２０の信号処理回路及び／又は制御回路４２２、及び／又は、他の回路（図示せず）が、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、必要に応じて他のタイプのＨＤＴＶ処理を実行する。
【００２６】
[0038]ＨＤＴＶ４２０は、光及び／又は磁気記憶装置のような不揮発方式でデータを格納する大量データ記憶装置４２７に接続していてもよい。少なくとも一つのＨＤＤは、図６Ａに示した構造を有していてもよく、及び／又は、少なくとも一つのＤＶＤは、図６Ｂに示した構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを含むミニＨＤＤであってもよい。ＨＤＴＶ４２０は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低レイテンシー不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置といったメモリ４２８に接続されていてもよい。ＨＤＴＶ４２０はまた、ＷＬＡＮネットワークインターフェイス４２９を介してＷＬＡＮとの接続をサポートしてもよい。
【００２７】
[0039]次に図６Ｄを参照する。本デバイスを、車両４３０の制御システム、ＷＬＡＮインターフェイス、車両制御システムの大容量データ記憶装置、及び／又は、電源４３３における一以上のＡＤＣにおいて、実施してもよい、及び／又は、実施されてもよい。幾つかの実装形態では、本デバイスは、パワートレイン制御システム４３２を実現する。パワートレイン制御システム４３２は、温度センサ、圧力センサ、回転センサ、流量センサ、及び／又は、その他の適当なセンサといった一以上のセンサからの入力を受け、並びに／若しくは、エンジン動作パラメータ、トランスミッション動作パラメータ、及び／又は、他の制御信号といった一以上の出力制御信号を発生する。
【００２８】
[0040]本デバイスは、車両４３０のその他の制御システムにおいて実施されることもある。制御システム４４０は、同様に、入力センサ４４２から信号を受信し、及び／又は、一以上の出力デバイス４４４へ制御信号を出力する。幾つかの実装形態では、制御システム４４０が、アンチロックブレーキシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車線離脱システム、適応走行制御システム、又は、ステレオ、ＤＶＤ、コンパクトディスクのような車両娯楽システムなどの一部であってもよい。
【００２９】
[0041]パワートレイン制御システム４３２は、不揮発方式でデータを格納する大量データ記憶装置４４６に接続していてもよい。大容量データ記憶装置４４６は、光記憶装置及び／又は磁気記憶装置、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤを含んでいてもよい。少なくとも一つのＨＤＤは、図６Ａに示した構造を有していてもよく、及び／又は、少なくとも一つのＤＶＤは、図６Ｂに示した構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１個以上のプラッタを含むミニＨＤＤであってもよい。パワートレイン制御システム４３２は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低レイテンシー不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置といったメモリ４４７に接続されていてもよい。パワートレイン制御システム４３２はまた、ＷＬＡＮネットワークインターフェイス４４８を介してＷＬＡＮとの接続をサポートしてもよい。制御システム４４０も同様に、大容量データ記憶装置、メモリ、及び／又は、ＷＬＡＮインターフェイス（図示せず）を含んでいてもよい。
【００３０】
[0042]次に図６Ｅを参照する。本デバイスを、セルラーアンテナ４５１を含み得る携帯電話機４５０内の一以上のＡＤＣにおいて実装してもよい。本デバイスは、図６Ｅでは全体的に参照符号４５２で特定されている信号処理回路及び／又は制御回路の何れか又は両方、ＷＬＡＮインターフェイス、携帯電話機４５０の大容量データ記憶装置、並びに／若しくは、電源４５３において実装してもよいし、そして／又は、実装されてもよい。幾つかの実装形態では、携帯電話機４５０は、マイクロホン４５６、スピーカー及び／又はオーディオ出力ジャックのようなオーディオ出力４５８、ディスプレイ４６０、並びに／若しくは、キーパッド、ポインティングデバイス、音声作動装置、及び／又は、その他の入力装置のような入力デバイス４６２を備えている。携帯電話機４５０内の信号処理及び／又は制御回路４５２、並びに／若しくは、その他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、その他の携帯電話機機能を実行してもよい。
【００３１】
[0043]携帯電話機４５０は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光及び／又は磁気記憶装置のように不揮発方式でデータを格納する大量データ記憶装置４６４に接続していてもよい。少なくとも一つのＨＤＤは、図６Ａに示した構造を有していてもよく、及び／又は、少なくとも一つのＤＶＤは図６Ｂに示した構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを含むミニＨＤＤであってもよい。携帯電話機４５０は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低レイテンシー不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置といったメモリ４６６に接続されていてもよい。携帯電話機４５０はまた、ＷＬＡＮネットワークインターフェイス４６８を介してＷＬＡＮとの接続をサポートしてもよい。
【００３２】
[0044]次に図６Ｆを参照する。本デバイスを、セットトップボックス４８０内の一以上のＡＤＣにおいて実装してもよい。本デバイスは、図６Ｆでは全体的に参照符号４８４で特定されている信号処理回路及び／又は制御回路の何れか又は両方、ＷＬＡＮインターフェイス、セットトップボックス４８０の大容量データ記憶装置、並びに／若しくは、電源４８３において実装してもよいし、そして／又は、実装されてもよい。セットトップボックス４８０は、ブロードバンドソースのようなソースから信号を受信し、テレビ装置、モニター、並びに／若しくは、その他のビデオ及び／又はオーディオ出力装置といったディスプレイ４８８に適した標準及び／又は高精細のオーディオ／ビデオ信号を出力する。セットトップボックス４８０の信号処理及び／又は制御回路４８４、並びに／若しくは、その他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、その他のセットトップボックス機能を実行してもよい。
【００３３】
[0045]セットトップボックス４８０は、不揮発方式でデータを格納する大量データ記憶装置４９０に接続していてもよい。大量データ記憶装置４９０は、光及び／又は磁気記憶装置、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤを含んでいてもよい。少なくとも一つのＨＤＤは図６Ａに示した構造を有していてもよく、及び／又は、少なくとも一つのＤＶＤは図６Ｂに示した構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを含むミニＨＤＤでもよい。セットトップボックス４８０は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低レイテンシー不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置といったメモリ４９４に接続されていてもよい。セットトップボックス４８０はまた、ＷＬＡＮネットワークインターフェイス４９６を介してＷＬＡＮとの接続をサポートしてもよい。
【００３４】
[0046]次に図６Ｇを参照する。本デバイスを、メディアプレーヤー５００内の一以上のＡＤＣにおいて実装することが可能である。本デバイスは、図６Ｇでは全体的に参照符号５０４で特定されている信号処理回路及び／又は制御回路の何れか又は両方、ＷＬＡＮインターフェイス、メディアプレーヤー５００の大容量データ記憶装置、並びに／若しくは、電源５０３において実施してもよいし、そして／又は、実施されてもよい。幾つかの実装形態では、メディアプレーヤー５００は、ディスプレイ５０７、及び／又は、キーパッド、タッチパッドなどのようなユーザ入力５０８を備えている。幾つかの実装の形態では、メディアプレーヤー５００は、グラフィカルユーザインターフェイス（ＧＵＩ）を採用する。ＧＵＩは、通常、ディスプレイ５０７及び／又はユーザ入力５０８を介するメニュー、ドロップダウンメニュー、アイコン、及び／又は、ポイントアンドクリックインターフェイスを採用する。メディアプレーヤー５００は、スピーカージャック及び／又はオーディオ出力ジャックのようなオーディオ出力５０９を更に備えている。メディアプレーヤー５００の信号処理及び／又は制御回路５０４、並びに／若しくは、その他の回路（図示せず）が、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、その他のメディアプレーヤー機能を実行してもよい。
【００３５】
[0047]メディアプレーヤー５００は、不揮発方式で圧縮オーディオ及び／又はビデオコンテンツといったデータを格納する大量データ記憶装置５１０に接続していてもよい。幾つかの実装形態では、圧縮オーディオファイルは、ＭＰ３フォーマット、若しくは、その他の適当な圧縮オーディオ及び／又はビデオフォーマットに準拠したファイルを含む。大量データ記憶装置は、光及び／又は磁気記憶装置、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤを含んでいてもよい。少なくとも一つのＨＤＤは図６Ａに示した構造を有していてもよく、及び／又は、少なくとも一つのＤＶＤは図６Ｂに示した構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する一以上のプラッタを含むミニＨＤＤであってもよい。メディアプレーヤー５００は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低レイテンシー不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置といったメモリ５１４に接続されていてもよい。メディアプレーヤー５００はまた、ＷＬＡＮネットワークインターフェイス５１６を介してＷＬＡＮとの接続をサポートしてもよい。更なる実装形態が、上述したものに加えて、想定される。
【００３６】
[0048]当業者は、上記の説明から本開示内容の幅広い教示を種々の形式で実施可能であることを理解することができる。したがって、本開示内容は特定の実施例を含むが、図面、明細書及び特許請求の範囲を検討すれば、その他の変形が当業者には明白であるので、本開示内容の真の範囲は特定の実施例のように限定されるべきではない。
【図面の簡単な説明】
【００３７】
【図１】従来技術によるパイプライン型アナログ・デジタル変換器（ＡＤＣ）の機能ブロック図である。
【図２】本発明による例示的なパイプライン型ＡＤＣの機能ブロック図である。
【図３】本発明による別の例示的なパイプライン型ＡＤＣの機能ブロック図である。
【図４】本発明によるパイプライン型ＡＤＣを含む集積回路の機能ブロック図である。
【図５】アナログ電圧源とデジタル電圧源と本発明によるパイプライン型ＡＤＣとを含む集積回路の機能ブロック図である。
【図６Ａ】ハードディスクドライバの機能ブロック図である。
【図６Ｂ】デジタル多用途ディスク（ＤＶＤ）の機能ブロック図である。
【図６Ｃ】高精細テレビ装置の機能ブロック図である。
【図６Ｄ】車両制御システムの機能ブロック図である。
【図６Ｅ】携帯電話機の機能ブロック図である。
【図６Ｆ】セットトップボックスの機能ブロック図である。
【図６Ｇ】メディアプレーヤーの機能ブロック図である。
【符号の説明】
【００３８】
１００…パイプライン型アナログ・デジタル変換器、１１２…ステージ、１１２−１…第１のＡ／Ｄ変換器ステージ、１１２−２…第２のＡ／Ｄ変換器ステージ、１１２−３…第３のＡ／Ｄ変換器ステージ、１１４…サンプルホールドモジュール、１１６…ＡＤＣモジュール、１１８…デジタル・アナログ変換器、１２０…差分モジュール、１２２…増幅モジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【外国語明細書】
2007195159000001.pdf