(57)【要約】【課題】低電圧時の電圧レベルシフト動作に伴う遅延時間の増大を改善し、かつ回路の占有面積の増大も抑制し得る、シングルエンド出力形式のレベルシフト回路を提供する。【解決手段】CMOS構成で、各MOSトランジスタのゲートが個別に駆動されるタイプの第１および第２のインバータ（300，200）を設け、第１のインバータ（300）をレベル変換手段として使用する。第１のインバータ300の出力点（no1）から出力される第１の制御信号（CS1）の電圧レベルを、電圧低下回路（CONT1）にて強制的に低下させて、第２のインバータ200の動作を速め、結果的に第１のインバータ300における出力信号のレベル反転を加速する。また、各トランジスタの電流能力のバランスを最適化し、特に、第２のインバータ（200）を構成するトランジスタのサイズを縮小して回路面積の増大を抑制する。【選択図】図１
2007195162.tif 000002
【特許請求の範囲】
【請求項１】
入力信号（VSIN）の電圧レベルを変換するレベル変換手段として機能する第１のインバータ（３００）と、前記第１のインバータ（３００）の入力信号の電圧レベルを反転した信号が入力される第２のインバータ（２００）と、を有し、前記第１のインバータの出力点（no1）からは前記第２のインバータの動作を制御する第１の制御信号（CS1）が出力され、また、前記第２のインバータ（２００）の出力点（no2）からは前記第１のインバータ（３００）の動作を制御する第２の制御信号（CS2）が出力されるレベルシフト回路であって、
前記第１の制御信号（CS1）の電圧レベルを、前記第２のインバータ（２００）の出力信号のレベルを反転させることが可能なレベルまで低下させる電圧低下回路（CONT1）を、さらに有し、前記第１の制御信号（CS1）は、前記電圧低下回路（CONT1）を介して、前記第２のインバータ（２００）に与えられるようにしたレベルシフト回路。
【請求項２】
請求項１記載のレベルシフト回路であって、
前記第１のインバータ（３００）は、電源電圧間に直列に接続された、導電型が異なる第１および第２のＭＯＳトランジスタ（Mn1，Mp1）により構成され、この第１および第２のトランジスタの一方は前記入力信号（VSIN）によって直接的に駆動され、他方は前記第２のインバータ（２００）から出力される前記第２の制御信号によって駆動され、これによって、前記第１および第２のＭＯＳトランジスタ（Mn1，Mp1）が相補的に駆動されて、それらのＭＯＳトランジスタの共通接続点（ｎｏ１）から、前記第１のインバータ（３００）の出力信号（VSO）ならびに前記第１の制御信号（CS1）が出力され、
前記第２のインバータ（２００）は、電源電圧間に直列に接続された、導電型が異なる第３および第４のＭＯＳトランジスタ（Mn2，Mp2）により構成され、この第３および第４のトランジスタの一方は、前記入力信号（VSIN）の電圧レベルを反転させた信号によって駆動され、他方は、前記電圧低下回路（CONT1）によって電圧レベルが降下された前記第１の制御信号（CS1）によって駆動され、これによって、前記第３および第４のＭＯＳトランジスタ（Mn2，Mp2）が相補的に駆動されて、それらのＭＯＳトランジスタの共通接続点（no2）から前記第２の制御信号（CS2）が出力されるようにしたレベルシフト回路。
【請求項３】
請求項１記載のレベルシフト回路であって、
前記入力信号は、第１の電源電位（V1）および共通電位（V3）間で動作する回路から出力される信号（VSIN）であり、
前記第１のインバータ（３００）は、第２の電源電位（V2）および前記共通電源電位（Ｖ３）間に直列に接続された、第１のＮＭＯＳトランジスタ（Mn1）ならびに第１のＰＭＯＳトランジスタ（Mp1）により構成され、前記第１のＮＭＯＳトランジスタ（Mn1）および前記第１のＰＭＯＳトランジスタ（Mp1）の一方は前記入力信号（VSIN）によって直接的に駆動され、他方は前記第２のインバータ（２００）から出力される前記第２の制御信号（CS2）によって駆動され、
前記第２のインバータ（２００）は、前記第２の電源電位（V2）および前記共通電源電位（V3）間に直列に接続された、第２のＮＭＯＳトランジスタ（Mn2）ならびに第２のＰＭＯＳトランジスタ（Mp2）により構成され、前記第２のＮＭＯＳトランジスタ（Mn2）および前記第２のＰＭＯＳトランジスタ（Mp2）の一方は、前記入力信号（VSIN）の電圧レベルを反転させた信号により駆動され、他方は前記電圧低下回路（CONT1）を経由した前記第１の制御信号（CS1）によって駆動されるようにしたレベルシフト回路。
【請求項４】
請求項３記載のレベルシフト回路であって、
前記電圧低下回路（CONT1）は、前記入力信号（VSIN）がＬ（ローレベル）からＨ（ハイレベル）に変化したときに、前記第１のインバータ（３００）から出力される前記第１の制御信号（CS1）の電圧レベルを降下させ、このときの電圧降下量は、前記第２のインバータ（２００）を構成する前記第２のＰＭＯＳトランジスタ（Mp2）のしきい値電圧の絶対値以上であり、その電圧が降下された前記第１の制御信号（CS1）が前記第２のＰＭＯＳトランジスタ（Mp2）に与えられ、これによって、その第２のＰＭＯＳトランジスタ（Ｍｐ２）が即時にオンし、これに伴って、前記第２の制御信号（CS2）が前記第１のインバータ（３００）に出力され、前記第２の制御信号（CS2）によって前記第１のインバータ（３００）の前記第１のＰＭＯＳトランジスタ（Mp1）の電流能力が即時に減少するようにしたレベルシフト回路。
【請求項５】
請求項１乃至請求項４のいずれか記載のレベルシフト回路であって、
前記電圧低下回路（CONT1）は、前記第１の制御信号（CS1）の電圧レベルを、ダイオード接続のＭＯＳトランジスタ（ＭＯＳダイオード）を用いて降下させるようにしたレベルシフト回路。
【請求項６】
請求項３または請求項４記載のレベルシフト回路であって、
前記第１のインバータ（３００）を構成する前記第１のＰＭＯＳトランジスタ（Mp2）の電流能力よりも、前記第１のＮＭＯＳトランジスタ（Mn1）の電流能力の方が大きいレベルシフト回路。
【請求項７】
請求項３または請求項４記載のレベルシフト回路であって、
前記第２のインバータ（２００）を構成する前記第１のＰＭＯＳトランジスタ（Mp2）のサイズを、前記第１のインバータ（３００）を構成する前記第２のＰＭＯＳトランジスタ（Mp1）のサイズよりも小さくしたレベルシフト回路。
【請求項８】
請求項７記載のレベルシフト回路であって、
前記第１の前記第２のインバータ（２００）を構成する前記第２のＰＭＯＳトランジスタ（Mp２）のサイズは、前記第１のインバータ（３００）を構成する前記第１のＰＭＯＳトランジスタ（Mp１）をオンさせる電流能力のみを担保し得る程度に最小化されているレベルシフト回路。
【請求項９】
請求項１に記載のレベルシフト回路であって、
前記電圧低下回路（CONT１）は、前記第２のインバータ（２００）の出力点（no2）から出力される第２の制御信号（CS2）が入力されているレベルシフト回路。
【請求項１０】
入力信号（VSIN）の電圧レベルを変換するレベル変換手段として機能する第５のインバータ（５００）と、前記第５のインバータ（５００）の入力信号の電圧レベルを反転した信号が入力される第６のインバータ（６００）と、を有し、前記第５のインバータの出力点（no11）からは前記第６のインバータの動作を制御する第１の制御信号（CS11）が出力され、また、前記第２のインバータ（６００）の出力点（no12）からは前記第１のインバータ（５００）の動作を制御する第２の制御信号（CS12）が出力されるレベルシフト回路であって、
前記第２の制御信号（CS12）を入力とし、出力信号である第３の制御信号（CS10）を前記インバータ（500）に与える論理回路（４００）をさらに有するレベルシフト回路
【請求項１１】
請求項１０に記載のレベルシフト回路であって、
前記論理回路は、電源電圧間に直列に接続された、導電型が異なる第１１および第１２のＭＯＳトランジスタ（Mn10，Mp10）により構成され、この第１１および第１２のトランジスタは、前記第６のインバータ６００から出力される前記第２の制御信号（CS12）によって駆動されるようにしたレベルシフト回路。
【請求項１２】
請求項１１に記載のレベルシフト回路であって、
前記第５のインバータを構成する第１３のＭＯＳトランジスタ（Ｍｐ13）のゲートが、前記入力信号（VSIN）によって直接的に駆動されるようにしたレベルシフト回路。
【請求項１３】
請求項１１に記載のレベルシフト回路であって、
前記第５のインバータを構成する第１３のＭＯＳトランジスタ（Mp14）のゲートが、前記第６のインバータ６００から出力される前記第２の制御信号（CS12）によって駆動されるようにしたレベルシフト回路。
【請求項１４】
請求項９乃至１３のいずれかに記載のレベルシフト回路であって、
前記電圧低下回路を構成するＭＯＳトランジスタ（Mp7，Mp11）の基板バイアスを前記ＭＯＳトランジスタ（Mp7，Mp11、）の制御信号を出力するインバータ（２００、６００）を構成するＭＯＳトランジスタ（Mp2，Mp12）と同電位としたレベルシフト回路。
【請求項１５】
請求項１０乃至１４のいずれかに記載のレベルシフト回路であって、
前記第５のインバータを構成するＭＯＳトランジスタ（Mp11，Mp13，Mp14）の基板バイアスを前記ＭＯＳトランジスタ（Mp7，Mp11）の制御信号を出力する第６のインバータ（６００）を構成するＭＯＳトランジスタ（Mp12）と同電位としたレベルシフト回路。
【請求項１６】
請求項１乃至請求項１５のいずれか記載のレベルシフト回路を使用して、原クロック信号の電圧レベルを変換し、電圧レベルが変換されたクロック信号を出力するクロック生成回路と、
生成されたクロックによって内部動作が制御される複数の昇圧セルと、
を有する昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関し、特に入力電圧が低電圧の場合にも面積増大を抑制して高速の論理反転を可能とするレベルシフト回路に関するものである。
【背景技術】
【０００２】
チップに搭載されている回路の小面積化、あるいは動作マージン確保のために同一チップ内の回路、あるいは複数のチップ間で電源電圧の電圧レベルが異なることがある。このような場合、レベルシフト回路を用いて制御信号の電圧レベルを変換するが、電源電圧の電圧レベルの差が大きい、あるいは変動した場合にも回路動作安定のためにタイミングマージンが保たれることが必要となる。
【０００３】
図１８は従来のレベルシフト回路の一例の構成を示す回路図である。
【０００４】
図１８において、参照符号100は、レベルシフト回路の前段に設けられている入力バッファ（入力と出力は同相）である。この入力バッファ100は、電源電圧V1にて動作する回路であり、Vinが入力されると、同相の信号VSINを出力する。この信号VSINがレベルシフト回路の入力信号となる。
【０００５】
また、レベルシフトされた出力信号（VSO）を出力するインバータINV2は、レベルシフト回路の出力信号（VSO）を、入力信号VSINと同相にするために設けられており、レベルシフト回路としては必須の回路要素ではない。このインバータINV2は、電源電圧V2で動作する。
【０００６】
レベルシフト回路は、高レベルの電源電位（V2）と共通電位（V3：グランド）との間に直列に接続された、N型MOSトランジスタMn1と、P型MOSトランジスタMp1とで構成される第１のインバータ300と、高レベルの電源電位（V2）と共通電位（V3：グランド）との間に直列に接続された、N型MOSトランジスタMn2と、P型MOSトランジスタMp2とで構成される第２のインバータ200と、入力信号VSINの電圧レベルを反転させた信号VSINBをN型MOSトランジスタMn2に与える、電源電圧V1で動作するインバータINV1と、を具備したダブルエンド出力の回路形式（出力信号が２つある回路形式）をとるものである。
【０００７】
また、図中、no1は、第１のインバータ300を構成するN型MOSトランジスタMn1と、P型MOSトランジスタMp1との共通接続点である。同様に、no2は、第２のインバータ200を構成するN型MOSトランジスタMn2と、P型MOSトランジスタMp2との共通接続点である。
【０００８】
また、図中、CS1は、第１のインバータ300から出力され、第２のインバータ200の高電位側のPMOSトランジスタMp2に与えられる第１の制御信号である。同様に、CS2は、第２のインバータ200から出力され、第１のインバータ300の高電位側のPMOSトランジスタMp1に与えられる第２の制御信号である。
【０００９】
図２０は、図１８のレベルシフト回路の基本的な構成と動作の理解を容易とするための、図１８のレベルシフト回路の等価回路図である。図２０の回路と図１８の回路は、まったく同じ回路であるが、図２０では、入力信号を受けて一つの出力信号を生成するシングルエンド出力タイプのレベルシフト回路を意識して記載形式を改めており、また、レベルシフト回路が、複数のインバータの組み合わせで構成されている点を理解しやすいように記載したものである。
【００１０】
図２０に示すように、要するに、図１８のレベルシフト回路は、高レベルの電源電位（V1）と低レベルの共通電位（V3：接地電位，VSSと記載してもよい）との間に直列に接続されたPMOSトランジスタ（Mp1）とNMOSトランジスタ（Mn1）とによって第１のインバータ300を構成し、PMOSトランジスタ（Mp1）およびNMOSトランジスタ（Mn1）を、入力信号（VSIN）に応じて相補的にオンさせ（オンしたときのPMOSトランジスタ（Mp1）およびNMOSトランジスタ（Mn1）は飽和する）、それらのトランジスタの共通接続点（no1）から、電源電位（V2，V3）に（実質的に）等しい電圧レベルの、H（ハイレベル）/L（ローレベル）の信号を出力する、出力信号の電圧レベルが電源電圧間でフルスイングするタイプのレベルシフト回路である。
【００１１】
第１のインバータ300は、CMOS構成のインバータであるが、NMOSトランジスタMn1，PMOSトランジスタMp1のゲートは共通化されておらず、各トランジスタは個別に駆動される。つまり、NMOSトランジスタMn1は、入力信号VSINによって直接的に駆動される。PMOSトランジスタMp1は、入力信号VSINの電圧レベルをインバータINV1と第２のインバータ200とによってレベル反転して得られる信号によって駆動される。第２のインバータ200の出力信号は、第２のインバータ200は、第１のインバータ300と同様の構成であり、NMOSトランジスタMn2とPMOSトランジスタMp2とで構成され、それらのトランジスタの共通接続点（no2）から第２の制御信号（CS2）が出力される。
【００１２】
第２のインバータ200は、レベルシフト回路をシングルエンド出力の回路として使用する場合には、入力信号のレベル変換に直接に関与せず、第１のインバータ300の動作を高速化する（つまり、PMOSトランジスタMp1のターンオンを速める）という補助的な働きをする。
【００１３】
第２のインバータ200を構成するNMOSトランジスタMn2は、入力信号VSINの電圧レベルをインバータINV1にて反転した信号によって駆動される。PMOSトランジスタMp2は、第１のインバータ300からの第１の制御信号（CS1:第１のインバータ300の変換出力信号である）によって駆動される。
【００１４】
図２０中、第１および第２の制御信号CS1，CS2の経路は太線で示す。また、図２０中には、レベルシフト回路の前段に設けられているバッファ100の入力信号の電圧レベルがHまたはLのときに、レベルシフト回路の各部の電圧レベルがどのように変化するかを記載した。
【００１５】
次に、図１８（図１９）のレベルシフト回路の回路動作を具体的に説明する。
【００１６】
以下の説明では、図１９のタイミングチャートを適宜、参照する。図１９は、図１８のレベルシフト回路のVSIN，VSINB，VSOの各信号の電圧の変化、ならびに、no1，no2における電圧の変化を示すタイミングチャートである。
【００１７】
まず、V2-V1の差分が小さい時について説明する。この場合の各部の電圧変化は実線で示されている。時刻T1において、入力信号VSINがLからHへ遷移すると、VSINBがHからLへ遷移する。これによりMn1は導通状態、Mn2は非導通状態となる。この時、Mp1は導通状態、Mp2は非導通状態であることから、Mn1のドレイン電流能力：Idsn1とMp1のドレイン電流能力：Idsp1の大小関係により、no1はHからLへと遷移する。
【００１８】
no1の論理反転に伴い、時刻T2においてMp2が導通状態となり、no2がLからHへ遷移すると共に、INV2がLからHへと遷移する。また、時刻T4において、VSINがHからLへと遷移すると、VSINBがLからHへと遷移する。これによりMn1は非導通状態、Mn2は導通状態となる。この時、Mp1は非導通状態、Mp2は導通状態であることから、Mn2のドレイン電流能力：Idsn2とMp2のドレイン電流能力：Idsp2の大小関係により、no2はHからLへと遷移する。No2の論理反転に伴い、時刻T5においてMp1が導通状態となり、no1がLからHへ遷移する。これにより時間T6にINV2がHからLへ遷移する。
【００１９】
上記記載したように、従来技術では論理反転する際、導通状態となるMn1とMp1のドレイン電流の差分、あるいはMn2とMp2のドレイン電流の差分によりno1,no2の電位をHからLにすることで動作を開始している。
【００２０】
そのため、V1の低下、あるいはV2の上昇などによりV2-V1の差分が大きくなると、no1,no2の電位をHからLへ遷移するための時間が増大し、論理反転の時間が増大すると共に、立ち上がり時間Tr2と立ち下がり時間Tf2の遅延量も変動していた。図１９において、V1が低下した場合の電圧の変化は、点線で示されている。電源電位V1が低下して、電源電位V2との差が大きくなると、各信号の電位変化に大きな遅延が生じるのがわかる。
【００２１】
なお、図１８に示される構成のレベルシフト回路は、本発明者の発明である特許文献１の図１４(a）に記載されている。
【特許文献１】特開2004-153524号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
図１８のレベルシフト回路の場合、V2-V1の差分が大きい時、上述したとおり、レベルシフト回路の入力から出力までの遅延が大きくなり、かつ入力信号がLからHに遷移する際の出力信号の遅延時間に対し、入力信号がHからLへ遷移する際の出力信号の遅延時間は大きくなる。
【００２３】
ここで、複数段の昇圧セルによって電源電圧を超える電圧を生成する昇圧回路の制御クロックを、図１８のレベルシフト回路により生成する場合を考える。このとき、低電源（V1）系の回路から出力される原クロックの電圧レベルを、チャージポンプ回路の動作を制御するに足る、高電源（V2）系の回路に対応した電圧レベルにまでレベルアップする必要がある。
【００２４】
低電源系の回路では、近年、電源電圧の低下が著しく進展しているため、V1-V2間の電位差は拡大する傾向にある。また、複数の昇圧セルの各々の動作を制御する制御クロックは、タイミングが高精度に制御された多相クロックである。したがって、原クロック信号のレベル変換の際、タイミング遅延が生じると、適正なタイミングマージンが確保できず電圧の適正なポンピングがなされず、所望の昇圧特性を得られなくなる。したがって、V1-V2の電圧差が拡大した場合でも、論理反転の遅延が拡大しないレベルシフト回路が求められる。
【００２５】
また、上記の構成をもつレベルシフト回路は、電源電圧間に直列に接続されたPMOSとNMOSの電流能力の差分によって、出力電圧の電圧レベルを変化させるため、その電圧変化を高速化するためには、特に、第１のインバータ（図１８の参照符号300）におけるNMOSトランジスタの電流能力を充分に確保する必要がある。また、第１のインバータにおけるNMOSトランジスタのゲートは、低電源系の回路の出力で駆動されることから、その低電源系回路の電源電圧（V1）が低下すればするほど、NMOSトランジスタの駆動能力は低下する。したがって、この状況を改善するためには、NMOSトランジスタのサイズを拡大することが必須となるが、この場合、回路の占有面積の増大を招き、集積度の向上の妨げとなる。したがって、回路の占有面積の増大は、最小限に抑える必要がある。
【００２６】
本発明は、前記実情に基づいてなされたものであり、その目的は、入力対出力が１対１の関係の場合に、電源電圧の電圧レベルの差（V2-V1）が大きい場合にも論理反転が高速であり、昇圧回路等に用いた場合にもタイミングマージンが確保できるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００２７】
本発明のレベルシフト回路は、入力信号（ＶＳＩＮ）の電圧レベルを変換するレベル変換手段として機能する第１のインバータ（３００）と、この第１のインバータの入力信号の電圧レベルを反転した信号が入力される第２のインバータ（２００）と、を有し、前記第１のインバータの出力点（no1）からは前記第２のインバータの動作を制御する第１の制御信号（ＣＳ１）が出力され、また、前記第２のインバータ（２００）の出力点（no2）からは前記第１のインバータ（３００）の動作を制御する第２の制御信号（ＣＳ２）が出力されるレベルシフト回路であって、前記第１の制御信号（ＣＳ１）の電圧レベルを、前記第２のインバータ（２００）の出力信号のレベルを反転させることが可能なレベルまで低下させる電圧低下回路（CONT1）を、さらに有し、この電圧低下回路（CONT1）によって電圧レベルが降下された前記第１の制御信号（ＣＳ１）が、前記第２のインバータ（２００）に与えられる。
【００２８】
入力信号（VSIN）がLからHに変化すると、第１のインバータ（300）の出力信号（同時に第１の制御信号でもある）の電圧レベルはHからLに変化するが、このレベル変化は瞬時には生じない。つまり、先に説明したとおり、オン状態にあるＰＭＯＳトランジスタのドレイン電流を、オンしたNMOSトランジスタが吸い込むことよって、出力信号の電圧レベルが徐々に低下し、やがてHからLに切り替わる。このとき、ＮＭＯＳトランジスタの電流能力が駆動電圧の低下等に起因して減少すると、第１の制御信号（CS1）のHからLへの移行が遅く、第２のインバータ（200）の動作の制御が遅れる。そこで、第１の制御信号（CS1）のレベルを、電圧低下回路（CONT1）によって強制的に低下させる。このことは、第１の制御信号（CS1）のHからLへの電圧の変化が加速されることを意味し、これによって、その第１の制御信号を受ける第２のインバータ（200）は即時に反応して動作し、第２の制御信号（CS2）が即時に生成され、その第２の制御信号（CS2）が第１のインバータ（300）に戻され、第１のインバータ（300）の動作が迅速に制御され、その結果、第１のインバータのHからLに変化する速度が速められる。電気的な制御によって第１のインバータの出力信号の立ち下がりを速めるため、低電源（V1）と高電源V2）との差が拡大した場合でも、必要な電流能力の確保を目的としてトランジスタのサイズを極端に大型化する必要がなくなることになり、回路の占有面積の削減をはかることができる。
【００２９】
また、本発明のレベルシフト回路は、上記構成において、前記第１のインバータ（３００）は、電源電圧間に直列に接続された、導電型が異なる第１および第２のＭＯＳトランジスタ（Ｍｎ１,Ｍｐ１）により構成され、この第１および第２のトランジスタの一方は前記入力信号（ＶＳＩＮ）によって直接的に駆動され、他方は前記第２のインバータ（２００）から出力される前記第２の制御信号によって駆動され、これによって、前記第１および第２のＭＯＳトランジスタ（Ｍｎ１，Ｍｐ１）が相補的に駆動されて、それらのＭＯＳトランジスタの共通接続点（ｎｏ１）から前記第１のインバータ（３００）の出力信号（ＶＳＯ）ならびに前記第１の制御信号（ＣＳ１）が出力され、前記第２のインバータ（２００）は、電源電圧間に直列に接続された、導電型が異なる第３および第４のＭＯＳトランジスタ（Ｍｎ２,Ｍｐ２）により構成され、この第３および第４のトランジスタの一方は、前記入力信号（ＶＳＩＮ）の電圧レベルを反転させた信号によって駆動され、他方は、前記電圧低下回路（CONT1）によって電圧レベルが降下された前記第１の制御信号（ＣＳ１）によって駆動され、これによって、前記第３および第４のＭＯＳトランジスタ（Ｍｎ２，Ｍｐ２）が相補的に駆動されて、それらのＭＯＳトランジスタの共通接続点（ｎｏ２）から前記第２の制御信号（ＣＳ２）が出力される。
【００３０】
このレベルシフト回路は、ＣＭＯＳ（相補型MOS）を用いて構成され、かつ、各ＭＯＳトランジスタのゲートが個別に駆動されるタイプのインバータを２個使用して構築された、シングルエンド出力のレベルシフト回路である。そして、ＣＭＯＳを構成する各トランジスタの共通接続点（no1，no2）から、第１および第２の制御信号（CS1，CS2）が得られる。
【００３１】
また、本発明のレベルシフト回路は、上記構成において、前記入力信号は、高レベルの第１の電源電位（V1）および低レベルの共通電位（V3）間で動作する回路から出力される信号（VSIN）であり、前記第１のインバータ（３００）は、高レベルの第２の電源電位（V2）および前記共通電源電位（V3）間に直列に接続された、第１のＮＭＯＳトランジスタ（Mn1）ならびに高電位側の第１のＰＭＯＳトランジスタ（Mp1）により構成され、低電位側の前記第１のＮＭＯＳトランジスタ（Mn1）は前記入力信号（VSIN）によって直接的に駆動され、また、高電位側の前記第１のＰＭＯＳトランジスタ（Mp1）は、前記第２のインバータ（２００）から出力される前記第２の制御信号（CS2）によって駆動され、前記第２のインバータ（２００）は、前記第２の電源電位（V2）および前記共通電源電位（V3）間に直列に接続された、低電位側の第２のＮＭＯＳトランジスタ（Mn2）ならびに高電位側の第２のＰＭＯＳトランジスタ（Mp2）により構成され、低電位側の前記第２のＮＭＯＳトランジスタ（Mn2）は、前記入力信号（VSIN）の電圧レベルを反転させた信号により駆動され、高電位側の前記第２のＰＭＯＳトランジスタ（Mp2）は、前記電圧低下回路（CONT1）を経由した前記第１の制御信号（CS1）によって駆動される。
【００３２】
このレベルシフト回路は、ＣＭＯＳ（相補型MOS）を用いて構成され、かつ、各MOSトランジスタのゲートが個別に駆動されるタイプのインバータを２個使用して構築された、シングルエンド出力のレベルシフト回路である。また、レベルシフト回路は高電源電圧（V2）にて動作し、レベルシフト回路に信号を与える前段回路は低電源電圧（V1）で動作する。また、第１および第２の制御信号（CS1，CS2）は、第２および第１のインバータのPMOSトランジスタ（Mp2，Mp1）のオン／オフを制御する。
【００３３】
また、本発明のレベルシフト回路は、上記構成において、前記電圧低下回路（CONT1）は、前記入力信号（VSIN）がＬ（ローレベル）からＨ（ハイレベル）に変化したときに、前記第１のインバータ（３００）から出力される前記第１の制御信号（CS1）の電圧レベルを降下させ、このときの電圧降下量は、前記第２のインバータ（２００）を構成する高電位側の前記第２のＰＭＯＳトランジスタ（Mp2）のしきい値電圧の絶対値以上であり、その電圧が降下された前記第１の制御信号（CS1）が前記第２のＰＭＯＳトランジスタ（Mp2）に与えられ、これによって、その第２のＰＭＯＳトランジスタ（Mp2）が即時にオンし、これに伴って、前記第２の制御信号（ＣＳ２）が前記第１のインバータ（３００）に出力され、その第２の制御信号（CS2）によって前記第１のインバータ（３００）の高電位側の第１のＰＭＯＳトランジスタ（Mp1）の電流能力が即時に低下し、これによって、前記第１の電源電位（V1）と第２の電源電位（V2）とのレベル差が大きくなった場合でも、前記第１のＮＭＯＳトランジスタ（Mn1）のサイズの大型化を抑制しつつ、前記第１のインバータ（３００）の出力信号（VSO）のＨ（ハイレベル）からＬ（ローレベル）への変化を高速化する。
【００３４】
電圧低下回路による電圧の降下量を、第２のインバータを構成する高電位側のPMOSトランジスタのしきい値電圧の絶対値以上とするものである。これにより、入力信号がLからHに変化し、第１のインバータ（300）の低電位側のNMOSトランジスタ（Mn1）がオンして電流を引き始めると、第１の制御信号（CS1）の電圧レベルは、第２のインバータ（200）の高電位側のPMOSトランジスタ（Mp2）をオンさせるに足る電圧レベルまで瞬時に低下し、これにより、第２のインバータのPMOSトランジスタ（Mp2）は瞬時にオンして、第２の制御信号（CS2）を生成し、その第２の制御信号にて、第１のインバータ（300）のPMOSトランジスタ（Mp1）を駆動するため、そのＰＭＯＳトランジスタ（Mp1）の電流能力は迅速に低下する。つまり、入力信号がLからHに変化して、第１のインバータの下側のNMOSトランジスタ（Mn1）が電流を引き始めると、すぐに上側のＰＭＯＳトランジスタ（Mp1）の電流能力が低下して高電源電位（V2）からの電流供給が減少するため、ＰＭＯＳトランジスタとNMOSトランジスタの共通接続点（no1）の電位は急速にＬに変化する。言い換えれば、入力信号がHからLに変化したときに、上側のＰＭＯＳトランジスタ（Mp1）の電流能力を瞬時に低下させることによって、下側のＮＭＯＳトランジスタ（Mn1）の電流の引き抜きの負担が軽減されるのであり、このことは、見かけ上、ＮＭＯＳトランジスタ（Mn1）のサイズが大きくて充分な電流能力が確保されているのと同じである。つまり、上側のＰＭＯＳトランジスタ（Mp1）を瞬時にオフさせる電気的な仕組を設けることによって、V1とV2の電位差が拡大したときでも、下側のNMOSトランジスタ（Mn1）のサイズをそれほど大きくしなくても、出力電圧の立下り遅延を充分に短縮することが可能となる。したがって、レベルシフト回路におけるタイミング遅延の減少と、回路の占有面積の抑制とを両立させることができる。
【００３５】
また、本発明のレベルシフト回路は、上記構成において、前記電圧低下回路（CONT1）は、前記第１の制御信号（CS1）の電圧レベルを、ダイオード接続のＭＯＳトランジスタ（ＭＯＳダイオード）を用いて降下させるものである。
【００３６】
ダイオード接続のＭＯＳトランジスタ（MOSダイオード）の順方向電圧によって、所定量の電圧低下を生じさせるものである。MOSダイオードは、ＭＯＳトランジスタを使用して簡単に形成することができ、回路の構築が容易である。ただし、電圧低下回路は、他の手段（PN接合ダイオードや抵抗等）によっても形成することも可能である。
【００３７】
また、本発明のレベルシフト回路は、上記構成において、前記第１のインバータ（３００）を構成する高電位側の第１のＰＭＯＳトランジスタ（Mp2）の電流能力よりも、低電位側の第１のＮＭＯＳトランジスタ（Mn1）の電流能力の方が大きいものを含む。
【００３８】
低電源電位（V1）によって駆動される下側のNMOSトランジスタ（Mn1）は、電源電位の低下の影響を直接に受けることから、電流能力の低下が懸念される。そこで、この構成では、充分な電流能力を確保し易くするため、NMOSトランジスタ（Mn1）のサイズを、PMOSトランジスタ（Mp1）のサイズを大きくするものである。
【００３９】
また、本発明のレベルシフト回路では、上記構成において、前記第２のインバータ（２００）を構成する前記高電位側の第１のＰＭＯＳトランジスタ（Mp2）のサイズを、前記第１のインバータ（３００）を構成する前記高電位側の第２のＰＭＯＳトランジスタ（Mp1）のサイズよりも小さくする。
【００４０】
シングルエンド出力の回路形式をとる場合には、レベル変換手段として機能するのは第１のインバータだけであり、第２のインバータは補助的に動作するにすぎず、したがって、第２のインバータを構成するトランジスタには、第１のインバータを構成するトランジスタほどの電流能力は必要ない。このような考察に基づいて、上記構成では、電流能力のバランスを変更し、第２のインバータを構成するPMOSトランジスタ（Mp2）のサイズを、第１のインバータを構成するPMOSトランジスタ（Mp1）のサイズよりも小さくして、回路の占有面積の削減を図るものである。
【００４１】
また、本発明のレベルシフト回路は、上記構成において、前記第１の前記第２のインバータ（２００）を構成する前記高電位側の第２のＰＭＯＳトランジスタ（Mp2）のサイズは、前記第１のインバータ（３００）を構成する前記高電位側の第１のＰＭＯＳトランジスタ（Mp1）をオンさせる電流能力のみを担保して最小化される。
【００４２】
第２のインバータにおけるPMOSトランジスタ（Mp2）がオンするときは、下側のＮＭＯＳトランジスタ（Mn2）はすでにオフし、そのドレインはハイインピーダンス状態（Ｚ状態）となっているから、ＰＭＯＳトランジスタ（Mp2）は、第２の制御信号（CS2）を出力して第１のインバータのＰＭＯＳトランジスタ（Mp1）をドライブできるだけの電流能力があれば良いことになる。この考察に基づいて、第２のインバータのＰＭＯＳトランジスタ（Mp2）のサイズを、第１のインバータのＰＭＯＳトランジスタ（Mp1）をドライブする電流能力だけを担保しつつ最小化し、回路の占有面積のさらなる減少を図るものである。
【００４３】
また、本発明のレベルシフト回路は、上記構成において、前記電圧低下回路（CONT1）が、前記第２のインバータのPMOSトランジスタ（Mp２）と、各トランジスタのゲート電極とソース電極とをすきがけに接続されたPMOSトランジスタ（Mp７）を具備したものを含む。
この構成によれば、入力信号VSINがLからHに変化したとき、NMOSトランジスタMn1がオンして電流I1を引くが、この電流量が少ない場合、出力信号のHからLへの変化が遅れるが、この回路では、その遅れが最小限に抑制される。つまり、入力信号VSINがLからHに変化したとき出力点No1の電圧はV2となっており、この電圧V2は、ＭＯＳダイオードD1によって、順方向電圧Vdrop分だけ降下する。このとき第２のインバータのＰＭＯＳトランジスタMp２とPMOSトランジスタMp７とのゲート電極およびソース電極がたすきがけに接続されているため、第１のインバータの入力端子に相当するno2がV1からV2となることで、ＰＭＯＳトランジスタMp７のゲート・ソース間電圧VGSを小さくすることができる。これによりこの論理反転時にPMOSトランジスタMp１、Mp７、Mn5を介して流れる貫通電流を抑制することができる。したがって、貫通電流の抑制による消費電流の低減をはかることができる。
【００４４】
また、本発明のレベルシフト回路は、入力信号（VSIN）の電圧レベルを変換するレベル変換手段として機能する第５のインバータ（５００）と、前記第５のインバータ（５００）の入力信号の電圧レベルを反転した信号が入力される第６のインバータ（６００）と、を有し、前記第５のインバータの出力点（no11）からは前記第６のインバータの動作を制御する第１の制御信号（CS11）が出力され、また、前記第２のインバータ（６００）の出力点（no12）からは前記第１のインバータ（５００）の動作を制御する第２の制御信号（CS12）が出力されるレベルシフト回路であって、前記第１の制御信号（CS11）の電圧レベルを、前記第６のインバータ（６００）の出力信号のレベルを反転させることが可能なレベルまで低下させる論理回路（４００）を、さらに有し、この論理回路（４００）が、前記第２の制御信号（CS12）によって制御され、前記電圧レベルが降下された前記第１の制御信号（CS11）が、前記第６のインバータ（６００）に与えられるようにしたことを特徴とする。
【００４５】
また、本発明のレベルシフト回路は、上記構成において前記論理回路は、電源電圧間に直列に接続された、導電型が異なる第１１および第１２のＭＯＳトランジスタ（Mn10，Mp10）により構成され、この第１１および第１２のトランジスタは、前記第６のインバータ６００から出力される前記第２の制御信号（CS12）によって駆動されるようにしたものを含む。
この構成によれば、第１１のＭＯＳトランジスタ（Mp10）と、ＭＯＳトランジスタ（Mp1２）とのオン抵抗を利用することで、またV2-V1が大きいときは、V2-V1の差分に伴ってMp2の電流能力が増え、ハイインピーダンス状態であるno12を容易に論理反転させ、no11を高速に論理反転させることが可能である。また、V2-V1の電位差による立ち上がり速度および立ち下がり速度の変動を抑制することができ、面積の増大を抑制して反転速度の向上をはかることができる。
【００４６】
また、本発明のレベルシフト回路は、上記構成において、前記第５のインバータを構成する第１３のＭＯＳトランジスタ（Mp13）のゲートが、前記入力信号（VSIN）によって直接的に駆動されるようにしたものを含む。
この構成によれば、第5のインバータのゲートを入力信号（VSIN）で制御しているため、V2-V1が小さくなりかつ入力信号（VSIN）LからHとなったときは、第５のインバータの第１３のＭＯＳトランジスタ（Mp13）のオン抵抗を高くすることができるため、no11を高速に論理反転させることが可能である。また、V2-V1の電位差による立ち上がり速度および立ち下がり速度の変動を抑制することができ、面積の増大を抑制して反転速度の向上をはかることができる。
【００４７】
また、本発明のレベルシフト回路は、上記構成において、前記第５のインバータを構成する第１３のＭＯＳトランジスタ（Mp14）のゲートが、前記第６のインバータ６００から出力される前記第２の制御信号（CS12）によって駆動されるようにしたものを含む。
この構成によれば、V2-V1の電位差が小さくかつVSINがLからHに変化したとき、no12の電位がV1からV2となることで、トランジスタMp1４のゲート・ソース間電圧VGSが小さくなり、ソースドレイン電流を低減することができる。また、Mp10，Mp14，Mn11を介して流れる貫通電流を抑制することができ、消費電力の低減をはかることができる。
【００４８】
また、本発明のレベルシフト回路は、上記構成において、前記電圧低下回路を構成するＭＯＳトランジスタ（Mp7，Mp11）の基板バイアスを前記ＭＯＳトランジスタ（Mp7，Mp11）の制御信号を出力するインバータ（２００、６００）を構成するＭＯＳトランジスタ（Mp2，Mp12）と同電位としたものを含む。
この構成によれば、ゲート電圧低下回路（CONT1）のPMOSトランジスタMp７のウェルをV2とすることで、基板バイアス効果によってPMOSトランジスタMp７のON抵抗を高くすることができ、論理反転速度の向上をはかることができる。
【００４９】
また、本発明のレベルシフト回路は、上記構成において、前記第５のインバータを構成するＭＯＳトランジスタ（Mp11，Mp13，Mp14）の基板バイアスを前記ＭＯＳトランジスタ（Mp7，Mp11）の制御信号を出力する第６のインバータ（６００）を構成するＭＯＳトランジスタ（Mp12）と同電位としたものを含む。
【００５０】
また、本発明の昇圧回路は、上記レベルシフト回路を使用して、原クロック信号の電圧レベルを変換し、電圧レベルが変換されたクロック信号を出力するクロック生成回路と、生成されたクロックによって内部動作が制御される複数の昇圧セルと、を有する。
【００５１】
本発明のレベルシフト回路をクロック生成回路として使用することによって、レベル変換されたクロック信号の遅延を短縮することができる。したがって、低レベルの電源電圧（V1）と高レベルの電源電圧（V2）との電圧差が拡大した場合でも、各昇圧セルにおいて所定の動作マージンが確保できないような事態が生じないようにすることができる。したがって、常に安定した昇圧動作を実現することができる。
【発明の効果】
【００５２】
本発明のレベルシフト回路では、２つの主要なインバータの片側のみに電圧低下回路を設けることによって、シングルエンド出力形式に適合したレベルシフト回路を実現することができる。
【００５３】
本発明のレベルシフト回路は、入力信号のレベルが変化したとき、第１のインバータの出力点（no1）から得られる第１の制御信号のレベルを瞬時に低下させて、第２のインバータを即時に駆動し、その第２のインバータから出力される第２の制御信号によって第１のインバータの動作を即時に制御して出力点(no1)の電位変化を加速するため、低レベルの電源電圧（V1）と高レベルの電源電圧（V2）との電圧差が拡大した場合でも、出力信号の電圧レベルの速やかな反転を実現することができ、トランジスタのサイズの増大も効果的に抑制することができる。
【００５４】
また、シングルエンド出力形式のレベルシフト回路では、第２のインバータは、出力信号の生成に直接に寄与しないことに着目し、第１および第２のインバータ間の電流能力のバランスを最適化し、第１のインバータに関しては、出力信号の高速な出力を確保するために充分な電流能力を確保し、その一方、第２のインバータに関しては、必要最小限の電流能力を確保しつつトランジスタサイズを縮小（最小化）し、これによって、高速な回路動作を確保しつつ、回路の占有面積の削減を図ることができる。
【００５５】
また、本発明のレベルシフト回路をクロック生成回路として使用することによって、レベル変換されたクロック信号の遅延を短縮することができる。したがって、低レベルの電源電圧（V1）と高レベルの電源電圧（V2）との電圧差が拡大した場合でも、各昇圧セルにおいて所定の動作マージンが確保できないような事態が生じない。したがって、常に安定した昇圧動作を実現することができる。本発明のレベルシフト回路は、例えば、昇圧回路用の２相クロックあるいは４相クロックの生成回路として使用可能である。
【発明を実施するための最良の形態】
【００５６】
以下、本発明のレベルシフト回路について、図面を参照して説明する。
（第１の実施の形態）
【００５７】
図１は、本発明のレベルシフト回路の構成を示す回路図である。また、図２（ａ），（ｂ）は各々、図１のレベルシフト回路における、電圧低下回路として機能するゲート電圧制御回路の具体的な回路構成の例を示す回路図である。
【００５８】
図１において、図１８のレベルシフト回路と同じ部分には、同じ参照符号を付してある。基本的な回路構成は、図１８のレベルシフト回路と同様である。
【００５９】
図１において、CONT1は、第１のインバータ３００の出力点no1の電位を電源電位として使用し、入力信号VSINに応じてno1より低い電位をno3に出力するゲート電圧制御回路である（このゲート電圧制御回路は、第１の制御信号CS1の電圧レベルを低下させる電圧低下回路として機能する）。
【００６０】
図２（ａ）に示されるゲート電圧制御回路（CONT1）は、ダイオード接続のＰＭＯＳトランジスタMp5（MOSダイオードD1）と、入力信号VSINによって駆動されるＮＭＯＳトランジスタMn5と、により構成されている。
【００６１】
このゲート電圧制御回路（CONT1）では、入力信号VSINがLからHに変化すると、ＮＭＯＳトランジスタMn5がオンして電流を引き、これによって、ダイオード接続のＰＭＯＳダイオードMp5（MOSダイオードD1）に順方向電圧が発生する。したがって、第１のインバータ300の出力点（no1）から得られる制御信号CS1の電圧レベルが、その分だけ強制的に低下する。このときの電圧低下量は、第２のインバータ２００を構成するPMOSトランジスタMp2のしきい値電圧の絶対値以上である。この点については、後に詳しく説明する。
【００６２】
図２(ｂ）のゲート電圧制御回路（CONT1）は、図２（ａ）の回路に、ＰＭＯＳトランジスタMp6を追加し、ダイオード接続のMOSトランジスタMp5とは別の電流経路を確保した構成となっている。
【００６３】
次に、本実施の形態のレベルシフト回路の動作について図３を用いて説明する。図３は、図１のレベルシフト回路の動作を示すタイミングチャートである。
【００６４】
V2-V1の差分が小さい時、時間T1において、VSINがLからHへ遷移すると、VSINBがHからLへ遷移する。これによりMn1は導通状態、Mn2は非導通状態、かつMn5は導通状態となる。この時、Mp1は導通状態、Mp2は非導通状態である。Mn1のドレイン電流能力：Idsn1とMp1のドレイン電流能力：Idsp1の差分（Idsn1-Idsp１）が十分大きいため、no2の電位にかかわらず、no1はHからLへと遷移する。no1の論理反転に伴い、時間T2においてINV2がLからHへと遷移する。また、時間T6において、VSINがHからLへと遷移すると、VSINBがLからHへと遷移する。これによりMn1は非導通状態、Mn2は導通状態、かつMn5は非導通状態となる。この時、Mp1は非導通状態、Mp2は導通状態である。Mn2のドレイン電流能力：Idsn2とMp2のドレイン電流能力：Idsp2の差分（Idsn2-Idsp2）が十分大きいため、no2はHからLへと遷移する。No2の論理反転に伴い、時間T７においてMp1が導通状態となり、no1がLからHへ遷移する。これにより時間T８にINV2がHからLへ遷移する。
【００６５】
次にV2-V1の差分が大きい時、時間T1において、VSINがLからHへ遷移すると、VSINBがHからLへ遷移する。これによりMn1は導通状態、Mn2は非導通状態、かつMn5は導通状態となる。この時、Mp1は導通状態、Mp2は非導通状態である。Mn1のドレイン電流能力：Idsn1とMp1のドレイン電流能力：Idsp1の差分（Idsn1-Idsp1）は小さいが、Mn5のドレイン電流によりno3にはno1の電位をMp2の閾値電圧以上に電圧降下させた電位が印加されてMp2が導通状態となり、ハイインピーダンス状態であるno2を容易に充電することで、Mp1のドレイン電流能力：Idsp1を小さくし、ドレイン電流の差分（Idsn1-Idsp1）を拡大し、no1を高速にHからLへ遷移させることができる。no1の論理反転に伴い、INV2がLからHへと遷移する。また、時間T6において、VSINがHからLへと遷移すると、VSINBがLからHへと遷移する。これによりMn1は非導通状態、Mn2は導通状態、かつMn5は非導通状態となる。この時、Mp1は非導通状態、Mp2は導通状態である。Mn2のドレイン電流能力：Idsn2とMp2のドレイン電流能力：Idsp2の差分を十分とっておくことで、no2はHからLへと遷移する。No2の論理反転に伴い、時間T７においてMp1が導通状態となり、no1がLからHへ遷移する。これにより時間T８にINV2がHからLへ遷移する。
【００６６】
上記記載したように、V2-V1が小さいときは、導通状態となるMn1とMp1のドレイン電流の差分、およびMn2とMp2のドレイン電流の差分により論理反転時間が決定され、V2-V1が大きいときは、Mn5によるMp2を介したハイインピーダンス状態であるno2の論理反転時間、およびMn2とMp2のドレイン電流の差分により論理反転時間が決定される。
【００６７】
Mp2、Mn2のトランジスタサイズは、Mp2の電流能力が以下の理由によりMp1に比べて小さくでき、レイアウト面積増大を抑制できる。理由として、V2-V1の差分が小さい時にもno1を高速に論理反転するために電流能力が必要とされるMp1に対して、Mp2は、V2-V1が小さいときはMp2の電流能力にかかわらず、no1を高速に論理反転させることが可能であり、またV2-V1が大きいときは、V2-V1の差分に伴ってMp2の電流能力が増え、ハイインピーダンス状態であるno2を容易に論理反転させ、no1を高速に論理反転させることが可能である。このことから、Mp2はMp1に比べてトランジスタサイズを小さくすることが可能である。
なお、ゲート電圧制御回路の構成は一例であり、図２（ａ），（ｂ）に示すように、同じ機能を有する回路であれば本構成に限らない。また負のレベルシフト回路においても、従来の負のレベルシフト回路にMOSトランジスタのタイプを逆にしたゲート電圧制御回路を使用することで容易に適用できる。
【００６８】
以下、図４，図５を用いて、図１のレベルシフト回路の特徴的な回路動作について、より具体的に説明する。
【００６９】
図４は、図１のレベルシフト回路の、出力信号をHからLに変化させるときの動作の理解を容易とするための、図１のレベルシフト回路の等価回路図である。
【００７０】
図４の回路と図１の回路は、まったく同じである。但し、図４では、入力信号を受けて一つの出力信号を生成するシングルエンド出力タイプのレベルシフト回路を意識して記載形式を改めており、また、レベルシフト回路が、複数のインバータの組み合わせで構成されている点を容易に理解できるように工夫し、また、出力信号をHからLに変化させるときの主要な動作の特徴点が（1）乃至（4）の番号と共に記載されている。
【００７１】
また、図４では、各トランジスタのサイズを強調して描き、これによって、図４のNMOSトランジスタMn1のサイズは、図２０のNMOSトランジスタMn1よりも大きくなく、また、図４のPMOSトランジスタMp2のサイズが縮小されていることを明らかとしている。
【００７２】
図４で説明する主要な動作は以下のとおりである。
【００７３】
つまり、入力信号VSINがLからHに変化したとき、NMOSトランジスタMn1がオンして電流I1を引くが、この電流量が少ない場合、出力信号のHからLへの変化が遅れるが、図４の回路では、その遅れが最小限に抑制される。つまり、入力信号VSINがLからHに変化したとき出力点No1の電圧の電圧はV2（図中の（１）の状態）となっており、この電圧V2は、MOSダイオードD1によって、順方向電圧Vdrop分だけ降下する（図中の（２）の状態））。このVdropの電圧降下量を、PMOSトランジスタMp2のしきい値電圧Vthの絶対値以上としておけば、PMOSトランジスタMp2のゲート電位は、ソース電位（V2）からみてVth以上低くなる（図中の（３）の状態）。これによって、PMOSトランジスタMp2はオンし、NMOSトランジスタMP1を駆動する。このとき、NMOSトランジスタMn2はオフしているため、PMOSトランジスタMp2は、要するに、PMOSトランジスタMp1のゲートを駆動できるだけの電流I3を流せればよいだけであり、トランジスタサイズを縮小することができる。PMOSトランジスタMp1のゲート電位が上昇すると、電流I4が減少する（図中の（４）の状態）。つまり、NMOSトランジスタMn1の電流能力が減少しても、上から押し込まれる電流I4が減少するから、問題は生じない。このようにして、回路的な制御によって、上から押し込まれる電流を瞬時に減少させることができるので、NMOSトランジスタMn1のサイズを、それほど大きくする必要はない（図２０のトランジスタのサイズよりは小さくできる）。また、PMOSトランジスタMp2のサイズを最小化でき、回路の占有面積の増大を抑制することができる。
【００７４】
図５は、図１のレベルシフト回路の、出力信号をLからHに変化させるときの動作の理解を容易とするための、図１のレベルシフト回路の等価回路図である。
【００７５】
図５で説明する主要な動作は以下のとおりである。すなわち、入力信号がHからLに変化したとき、インバータINV1によって駆動されたNMOSトランジスタMn2がオンするが、このNMOSトランジスタMn2の電流能力は、PMOSトランジスタMp2の電流能力に比べて充分に大きいため、PMOSトランジスタMp2から電流I3が押し込まれても、これとは関係なく、充分な電流量の電流I5を引くことができる。したがって、NMOSトランジスタMp1は速やかにオンし、電流I6によって、出力点no1の電位を速やかに上昇させることができる。したがって、何ら問題は生じない。
（第２の実施の形態）
【００７６】
次に本発明の第２の実施の形態について説明する。
本実施の形態では、図１及び図２に示した実施の形態２のレベルシフト回路の変形例であり、図６に等価回路を示す。
【００７７】
図６において、図１のレベルシフト回路と同じ部分には、同じ参照符号を付している。基本的な回路構成は、図１および図１８のレベルシフト回路と同様である。
【００７８】
本実施の形態のレベルシフト回路は、実施の形態１において図２に示した、ゲート電圧低下回路（CONT1）の、Ｐチャネルトランジスタとして用いられているダイオード接続のＰＭＯＳトランジスタMp5に代えて、図６に示すように、インバータ２００のPMOSトランジスタMp２とたすきがけに接続されたＰＭＯＳトランジスタMp７を用いたことを特徴とする。このほかは前記実施の形態１と同様に構成されている。
【００７９】
すなわち図６に示すようにゲート電圧低下回路（CONT1）は、ＰＭＯＳトランジスタMp７と、入力信号VSINによって駆動されるＮＭＯＳトランジスタMn5とにより構成されている。
【００８０】
このゲート電圧低下回路（CONT1）では、入力信号VSINがLからHに変化すると、ＮＭＯＳトランジスタMn5がオンして電流を引き、これによって、ＰＭＯＳトランジスタMp７に順方向電圧が発生する。したがって、第１のインバータ300の出力点（no1）から得られる制御信号CS1の電圧レベルが、その分だけ強制的に低下する。
【００８１】
つまり、入力信号VSINがLからHに変化したとき、ＮＭＯＳトランジスタMn1がオンして電流I1を引くが、この電流量が少ない場合、出力信号のHからLへの変化が遅れるが、この回路では、その遅れが最小限に抑制される。つまり、入力信号VSINがLからHに変化したとき出力点No1の電圧はV2となっており、この電圧V2は、ＭＯＳダイオードD1によって、順方向電圧Vdrop分だけ降下する。このとき本実施の形態ではインバータ２００のPMOSトランジスタMp２とＰＭＯＳトランジスタMp７とのゲート電極およびソース電極がたすきがけに接続されているため、第１のインバータ３００の入力端子に相当するno2がV1からV2となることで、PMOSトランジスタMp７のゲート・ソース間電圧VGSを小さくすることができる。これによりこの論理反転時にPMOSトランジスタMp１、Mp７、Mn5を介して流れる貫通電流を抑制することができる。
【００８２】
したがってこの構成によれば、貫通電流の抑制による消費電流の低減をはかることができる。
【００８３】
また、本実施の形態において、ゲート電圧低下回路（CONT1）のＰＭＯＳトランジスタMp７のウェルをV2とすることで、基板バイアス効果によってＰＭＯＳトランジスタMp７のON抵抗を高くすることができ、論理反転速度の向上をはかることができる。
【００８４】
Mp2、Mn2のトランジスタサイズは、Mp2の電流能力が以下の理由によりMp1に比べて小さくすることができ、レイアウト面積増大を抑制できる。理由として、V2-V1の差分が小さい時にもno1を高速に論理反転するために電流能力が必要とされるMp1に対して、Mp2は、V2-V1が小さいときはMp2の電流能力にかかわらず、no1を高速に論理反転させることが可能であり、またV2-V1が大きいときは、V2-V1の差分に伴ってMp2の電流能力が増え、ハイインピーダンス状態であるno2を容易に論理反転させ、no1を高速に論理反転させることが可能である。このことから、Mp2はMp1に比べてトランジスタサイズを小さくすることが可能である。
【００８５】
なお、ゲート電圧低下回路の構成は一例であり、図２（ａ），（ｂ）に示すように、同じ機能を有する回路であれば本構成に限定されるものではない。また負のレベルシフト回路においても、従来の負のレベルシフト回路にMOSトランジスタのタイプを逆にしたゲート電圧低下回路を使用することで容易に適用できる。
（第３の実施の形態）
【００８６】
次に本発明の第３の実施の形態について説明する。
本実施の形態では、図１及び図２に示した実施の形態１のレベルシフト回路の変形例であり、図７に等価回路、図８に動作フローを示す。
【００８７】
図６において、図１のレベルシフト回路と同じ部分には、同じ参照符号を付している。基本的な回路構成は、図１のレベルシフト回路と同様である。
【００８８】
本実施の形態のレベルシフト回路は第５のインバータ５００と第６のインバータ６００とを備えたレベルシフト回路において、インバータ５００の電源供給源を出力のインバータ４００を構成する論理素子の中間電位となるようにしたことを特徴とするものである。
【００８９】
本実施の形態では、図１において、出力のインバータ４００を構成する論理素子は、第１のインバータ３００を構成したのと同様のＰＭＯＳトランジスタMp10、ＮＭＯＳトランジスタMn10とを備え、このＮＭＯＳトランジスタMn10のゲートはＮＭＯＳトランジスタMn10のゲートと同様にno１2に接続され、出力電位を第１のインバータ５００のソース電極に接続したものである。
ここでは、インバータ４００は、レベルシフト回路の出力回路として用いられると共に、インバータ５００の電源として使用されることでレベルシフト回路の論理反転を高速化する要素としても用いられる。
【００９０】
図７に示される論理回路（インバータ）は、ＰＭＯＳトランジスタMp10と、NMOSトランジスタMn10と、により構成されている。
【００９１】
また第５のインバータ５００は、ＰＭＯＳトランジスタMp11と、ＮＭＯＳトランジスタMn11と、により構成されている。
また第６のインバータ６００は、ＰＭＯＳトランジスタMp12と、ＮＭＯＳトランジスタMn12とにより構成されている。
【００９２】
この論理回路４００では、入力信号VSINがLからHに変化すると、ＮＭＯＳトランジスタMn11がオンして電流を引き、これによって、ＰＭＯＳトランジスタMp10とダイオード接続のＰＭＯＳダイオードMp11（MOSダイオードD1）に順方向電圧が発生する。したがって、論理回路４００の出力点（no10）から得られる制御信号（CS10）と第５のインバータ５００との出力点（no11）から得られる制御信号（CS11）の電圧レベルが、その分だけ強制的に低下する。このときの電圧低下量は、第６のインバータ（600）を構成するPMOSトランジスタMp12のしきい値電圧の絶対値以上である。
【００９３】
次に、本実施の形態のレベルシフト回路の動作について図８を用いて説明する。図８は、図７のレベルシフト回路の動作を示すタイミングチャートである。このタイミングチャートはV１が低いとき高いときともに、図３に示した実施の形態１のタイミングチャートのV１が低いときの動作フローとなっている。
【００９４】
V2-V1の差分が小さい時、時間T1において、VSINがLからHへ遷移すると、VSINBがHからLへ遷移する。これによりMn11は導通状態となる。そしてこの時、Mp10は導通状態、Mp11は導通状態である。Mn11が導通状態になることで、論理回路４００の出力点（no10）の電位が低下し、更にno11の電位が低下する。これにより、ＰＭＯＳトランジスタMp12が導通状態となりno12はLからHへと遷移する。no12の論理反転に伴い、時間T2においてINV2がLからHへと遷移する。また、時間T6において、VSINがHからLへと遷移すると、VSINBがLからHへと遷移する。これによりMn11は非導通状態となる。この時、Mp10は非導通状態、Mp11は導通状態である。Mn2のドレイン電流能力：Idsn12とMp12のドレイン電流能力：Idsp2の差分（Idsn12-Idsp12）が十分大きいため、no12はHからLへと遷移する。No12の論理反転に伴い、時間T７においてMp11が導通状態となり、no1１がLからHへ遷移する。これにより時間T８にINV2がHからLへ遷移する。
【００９５】
次にV2-V1の差分が大きい時も、これらＰＭＯＳトランジスタMp10、Mp11のオン抵抗が十分大きいため、no11の初期電位にかかわらず、no12はLからHへと遷移する。したがってV2-V1の差分が小さいときと同様の動作をすることになる。
【００９６】
上記記載したように、V2-V1が小さいときは、導通状態となるMn11とMp11のドレイン電流の差分、およびMn12とMp12のドレイン電流の差分により論理反転時間が決定され、V2-V1が大きいときは、ＰＭＯＳトランジスタMp10、Mp11のオン抵抗が十分大きいため、no11の初期電位にかかわらず、no12はLからHへと遷移する。
【００９７】
Mp11、Mn11のトランジスタサイズは、Mp11の電流能力が以下の理由によりMp12に比べて小さくでき、レイアウト面積の増大を抑制できる。理由として、V2-V1の差分が小さい時にもno11を高速に論理反転するために電流能力が必要とされるMp12に対して、Mp11は、V2-V1が小さいときはMp11の電流能力にかかわらず、no11を高速に論理反転させることが可能であり、またV2-V1が大きいときは、Mp10とMp11のオン抵抗を用いて、no11の電位を低下させて、Mp12の電流能力を増加させ、ハイインピーダンス状態であるno12を容易に論理反転させ、no12を高速に論理反転させることが可能である。このことから、Mp11はMp12に比べてトランジスタサイズを小さくすることが可能である。
【００９８】
また、トランジスタMp11、Mp12のウェルをV2とすることで、両ウェルの共通化を図ることが可能となり、占有面積の低減をはかることができる。また基板バイアス効果により、Mp12のオン抵抗を高くすることができ、論理反転速度の向上をはかることができる。
（第４の実施の形態）
【００９９】
次に本発明の第４の実施の形態について説明する。
本実施の形態は、図７及び図８に示した実施の形態３のレベルシフト回路の変形例である。
【０１００】
図９は本実施の形態のレベルシフト回路を示す図である。
図９において、図７のレベルシフト回路と同じ部分には、同じ参照符号を付している。基本的な回路構成は、図７のレベルシフト回路と同様である。
【０１０１】
本実施の形態のレベルシフト回路では、第５のインバータ５００のトランジスタMp11のゲートをVSINで接続し、このトランジスタを（第１３の）トランジスタMp13とした点が異なるのみであり、他は実施の形態３のレベルシフト回路と同様に形成されている。
【０１０２】
この構成によれば、V2-V1の電位差が小さくかつVSINがLからHに変化したとき、トランジスタMp13のオン抵抗を高くすることができるため、no１１の反転速度の向上をはかることができる。
【０１０３】
したがって、この構成によれば、上記実施の形態3の効果に加え、V2-V1の電位差が小さいときに、立ち上がり速度および立下り速度の向上をはかることができる。
（第５の実施の形態）
【０１０４】
次に本発明の第５の実施の形態について説明する。
本実施の形態は、図７及び図８に示した実施の形態３のレベルシフト回路の変形例である。
【０１０５】
図１０は本実施の形態のレベルシフト回路を示す図である。
図１０において、図７のレベルシフト回路と同じ部分には、同じ参照符号を付している。基本的な回路構成は、図７のレベルシフト回路と同様である。
【０１０６】
本実施の形態のレベルシフト回路では、第５のインバータ５００のトランジスタMp11のゲートをno12の端子電位で制御するように端子電位に接続し、このトランジスタを（第１４の）トランジスタMp14とした点が異なるのみであり、他は実施の形態３のレベルシフト回路と同様に形成されている。
【０１０７】
この構成によれば、V2-V1の電位差が小さくかつVSINがLからHに変化したとき、no12の電位がV1からV2となることで、トランジスタMp1４のゲート・ソース間電圧VGSが小さくなり、ソースドレイン電流を低減することができる。
この構成によれば、上記実施の形態3の効果に加え、Mp10，Mp14，Mn11を介して流れる貫通電流を抑制することができ、消費電力の低減をはかることができる。
（第６の実施の形態）
【０１０８】
次に本発明の第６の実施の形態について説明する。
本実施の形態は、図11に示すように、本発明の実施の形態２のレベルシフト回路の出力を論理回路としてNOR回路７００に用いたものである。レベルシフト回路については前記実施の形態２で説明したとおりであり、ここでは説明を省略する。
この構成によれば、消費電力の上昇を抑制するとともに、チップ面積の増大をはかることなく、高速駆動が可能なNOR回路を提供することが可能となる。
（第７の実施の形態）
【０１０９】
次に本発明の第７の実施の形態について説明する。
本実施の形態は、図１２に示すように、本発明の実施の形態２のレベルシフト回路を、論理回路としてNAND回路８００に用いたものである。レベルシフト回路については前記実施の形態２で説明したとおりであり、ここでは説明を省略する。
この構成によれば、消費電力の上昇を抑制するとともに、チップ面積の増大をはかることなく、高速駆動が可能なNAND回路を提供することが可能となる。
（第８の実施の形態）
【０１１０】
先に説明したように、本発明のレベルシフト回路は、V2-V1の差分にかかわらず遅延時間の増大を抑制することができる。したがって、図１３に示す昇圧回路のクロック生成回路901として使用した場合、昇圧セル902のタイミングマージンが確保され、昇圧能力の低下を回避することができる。
【０１１１】
以下、具体的に説明する。
【０１１２】
図１３は、本発明のレベルシフト回路を４相クロック生成回路として用いた昇圧回路の一例の構成を示す回路図である。
【０１１３】
図中、CLK1〜CLK4は、原クロック信号（低電圧系回路で生成される）であり、901は、本発明のレベルシフト回路を用いた４相クロック生成回路である。902は昇圧セルである。SWは、整流素子である。
【０１１４】
４相クロック生成回路901は、４相クロックを電圧レベルV1からV2へと変換し、昇圧セル902に供給する。昇圧セル902は、４相クロック901の出力に応じて、前段から後段へ電圧レベルをポンプアップさせる。
【０１１５】
図１４は、図１３の４相クロック生成回路の内部構成を示す回路図である。図示されるように、４相クロック生成回路901は、電圧レベルV1で駆動するバッファ回路BUFFと、電圧レベルをV1からV2へと変換するレベルシフト回路LS1と、インバータ回路INV3と、によって構成される。
【０１１６】
図１５は、図１３の昇圧セルの内部構成を示す回路図である。図示されるように、昇圧セル902は、電荷転送トランジスタMn4、電荷転送トランジスタのドレインとゲートを４相クロックに応じて短絡させるスイッチングトランジスタMn3、電荷転送トランジスタのゲートをポンピングし、電荷転送トランジスタをオン状態にするサブポンピング容量C1、電荷転送トランジスタのドレインからソースに電荷が転送された後、４相クロックに応じてソース電位をポンプアップするポンピング容量C2から構成される。
【０１１７】
以上のように構成された昇圧回路について、図１６を用いて回路動作を説明する。図１６は、本発明の昇圧回路の動作を示すタイミングチャートである。
【０１１８】
４相クロックCLK1からCLK4は、一定の遅延時間Twを設定して論理反転する。電源電圧の電圧レベルV2-V1の差分が小さい時はもちろん、電圧レベルV2-V1の差分が大きい時であっても、４相クロックのCLK1からCLK4に設定された遅延時間Twは、ほぼレベルシフト回路LS1の出力信号としても保持される。これにより、昇圧セルのVg、Vd、Vsは制御され、タイミングマージンを確保しつつ昇圧動作が実施される。
【０１１９】
図１７は、図１８の従来のレベルシフト回路を４相クロック生成回路と使用した昇圧回路（比較例）の、電圧レベルV2-V1の差分が大きいときの動作を示すタイミングチャートである。
【０１２０】
図１７と図１６を比較により明らかなように、図１７の場合、4相クロックCLK1からCLK4に設定された遅延時間は、遅延時間Twに対してTw1、あるいはTw2のように短くなっている。これにより、昇圧回路のタイミングマージンの確保が不十分となり、電荷転送トランジスタにおけるドレインからソースへの電荷転送時間の不足、スイッチングトランジスタによる電荷転送トランジスタのソースとゲートのイコライズ時間の不足が発生し、昇圧回路の昇圧効率を著しく低下させる。
【０１２１】
本発明のレベルシフト回路は、V2-V1の差分にかかわらず遅延時間の増大を抑制することができる。したがって、図１３に示す昇圧回路のクロック生成回路901として使用した場合、電圧レベルV2-V1の差分が大きい時であっても、図１６のような正確な動作が実現され、昇圧セル902のタイミングマージンが確保される。したがって、図１７に示すような昇圧能力の低下の問題は発生しない。
【０１２２】
以上説明したように、本発明のレベルシフト回路では、２つの主要なインバータの片側のみに電圧低下回路を設けることによって、シングルエンド出力形式に適合したレベルシフト回路を実現することができる。
【０１２３】
本発明のレベルシフト回路は、入力信号のレベルが変化したとき、第１のインバータの出力点（no1）から得られる第１の制御信号のレベルを瞬時に低下させて、第２のインバータを即時に駆動し、その第２のインバータから出力される第２の制御信号によって第１のインバータの動作を即時に制御して出力点(no1)の電位変化を加速するため、低レベルの電源電圧（V1）と高レベルの電源電圧（V2）との電圧差が拡大した場合でも、出力信号の電圧レベルの速やかな反転を実現することができ、トランジスタのサイズの増大も効果的に抑制することができる。
【０１２４】
また、シングルエンド出力形式のレベルシフト回路では、第２のインバータは、出力信号の生成に直接に寄与しないことに着目し、第１および第２のインバータ間の電流能力のバランスを最適化し、第１のインバータに関しては、出力信号の高速な出力を確保するために充分な電流能力を確保し、その一方、第２のインバータに関しては、必要最小限の電流能力を確保しつつトランジスタサイズを縮小（最小化）し、これによって、高速な回路動作を確保しつつ、回路の占有面積の削減を図ることができる。
【０１２５】
また、本発明のレベルシフト回路をクロック生成回路として使用することによって、レベル変換されたクロック信号の遅延を短縮することができる。したがって、低レベルの電源電圧（V1）と高レベルの電源電圧（V2）との電圧差が拡大した場合でも、各昇圧セルにおいて所定の動作マージンが確保できないような事態が生じない。したがって、常に安定した昇圧動作を実現することができる。本発明のレベルシフト回路は、例えば、昇圧回路用の２相クロックあるいは４相クロックの生成回路として使用可能である。
【産業上の利用可能性】
【０１２６】
本発明のレベルシフト回路は、電源電圧の電圧レベルの差分（V2-V1）にかかわらず、論理反転を高速に行うことができる特徴を有し、昇圧回路のクロック発生回路、不揮発性半導体記憶装置等として有用である。またDRAM等の揮発性半導体装置や液晶装置、携帯機器の電源回路、チップ間インターフェースにおける電源電圧のレベルシフト等の用途にも適用可能である。
【図面の簡単な説明】
【０１２７】
【図１】本発明の実施の形態１のレベルシフト回路の構成を示す回路図
【図２】（ａ），（ｂ）は各々、図１のレベルシフト回路における、電圧低下回路として機能するゲート電圧低下回路の具体的な回路構成の例を示す回路図
【図３】図１のレベルシフト回路の動作を示すタイミングチャート
【図４】図１のレベルシフト回路の、出力信号をHからLに変化させるときの動作の理解を容易とするための、図１のレベルシフト回路の等価回路図
【図５】図１のレベルシフト回路の、出力信号をLからHに変化させるときの動作の理解を容易とするための、図１のレベルシフト回路の等価回路図
【図６】本発明の実施の形態２のレベルシフト回路を示す図
【図７】本発明の実施の形態３のレベルシフト回路を示す図
【図８】図７のレベルシフト回路の動作を示すタイミングチャート
【図９】本発明の実施の形態４のレベルシフト回路を示す図
【図１０】本発明の実施の形態５のレベルシフト回路の出力をNOR回路とした例を示す図
【図１１】本発明の実施の形態６のレベルシフト回路の出力をNAND回路とした例を示す図
【図１２】本発明の実施の形態７のレベルシフト回路を示す図
【図１３】本発明のレベルシフト回路を４相クロック生成回路として用いた昇圧回路の一例の構成を示す回路図
【図１４】図１３の４相クロック生成回路の内部構成を示す回路図
【図１５】図１３の昇圧セルの内部構成を示す回路図
【図１６】本発明の昇圧回路の動作を示すタイミングチャート
【図１７】図１８の従来のレベルシフト回路を４相クロック生成回路と使用した昇圧回路（比較例）の、電圧レベルV2-V1の差分が大きいときの動作を示すタイミングチャート
【図１８】従来のレベルシフト回路の一例の構成を示す回路図
【図１９】図１９は、図１８のレベルシフト回路のVSIN，VSINB，VSOの各信号の電圧の変化、ならびに、no1，no2における電圧の変化を示すタイミングチャート
【図２０】図１８のレベルシフト回路の基本的な構成と動作の理解を容易とするための、図１８のレベルシフト回路の等価回路図
【符号の説明】
【０１２８】
100  同相バッファ（レベルシフト回路に信号を入力する電源V1にて動作する回路）
200  電源V2にて動作する第２のインバータ
300  電源V2にて動作する第１のインバータ
400  論理回路（インバータ）
500  電源V2にて動作する第５のインバータ
600  電源V2にて動作する第６のインバータ
INV1  電源V1にて動作するインバータ
Mn1  第１のNMOSトランジスタ
Mp1  第１のPMOSトランジスタ
Mn2  第２のNMOSトランジスタ
Mp2  第２のPMOSトランジスタ
CS1  第１の制御信号
CS2  第２の制御信号
no1  第１のインバータの出力点
no2  第２のインバータの出力点
no3  第２のPMOSトランジスタMp2のゲート電圧
VSIN  入力デジタル信号
VSO  レベルシフト回路の変換出力信号
CONT1  ゲート電圧低下回路（電圧制御回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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