(57)【要約】【課題】  電源装置の異常状態を、ＤＣ／ＤＣコンバータの起動状態にかかわらず検出可能とする。【解決手段】  ＤＣ／ＤＣコンバータ１０の起動状態を制御する起動信号の反転信号によって起動され、該ＤＣ／ＤＣコンバータの出力端子に接続されたコンデンサＣ１０１の電荷をスイッチ素子によって放電する放電回路１１と、ＤＣ／ＤＣコンバータの出力端子の電位が所定電位を越えたときに、検出信号の状態を維持する過電圧検出回路１２と、放電回路１１のスイッチ素子Ｑ３０５に印加される電位を変換した信号を出力するレベル変換回路１３と、を設ける。【選択図】  図１
2007104883.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータを有する電源回路を制御する電源制御回路であって、
前記ＤＣ／ＤＣコンバータの起動状態を制御する起動信号の反転信号によって起動され、該ＤＣ／ＤＣコンバータの出力端子に接続されたコンデンサの電荷をスイッチ素子によって放電する放電回路と、
前記ＤＣ／ＤＣコンバータの出力端子の電位が所定電位を越えたときに、検出信号の状態を維持する過電圧検出回路と、
前記放電回路のスイッチ素子に印加される電位を変換した信号を出力するレベル変換回路と、を備えることを特徴とする電源制御回路。
【請求項２】
前記起動信号の反転信号、前記検出信号、及び前記電位を変換した信号の論理演算を行って、前記電源回路の異常状態を表す異常検出信号を出力する論理エラー検出回路を更に備えることを特徴とする請求項１に記載の電源制御回路。
【請求項３】
前記ＤＣ／ＤＣコンバータは入力電圧を降圧する降圧型のＤＣ／ＤＣコンバータであることを特徴とする請求項１又は２に記載の電源制御回路。
【請求項４】
請求項２に記載の電源制御回路を備えた電子機器であって、該電子機器の起動後と、前記ＤＣ／ＤＣコンバータの起動後と、前記ＤＣ／ＤＣコンバータの停止後とのそれぞれのタイミングで前記異常検出信号の状態をチェックする制御部を備えることを特徴とする電子機器。
【請求項５】
記録ヘッドによって記録を行う記録装置であって、請求項３に記載の電源制御回路を備え、前記ＤＣ／ＤＣコンバータによってモータの駆動電圧を降圧して記録ヘッドへ供給する電圧を出力することを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御回路、電子機器及び記録装置に関し、より詳細には、ＤＣ／ＤＣコンバータを有する電源回路の異常状態の検出に関する。
【背景技術】
【０００２】
一般に、複写機、プリンタ等の機構部分を有するＯＡ機器は、この機器の制御を行うための論理回路系の電源（例えば＋５Ｖや＋３．３Ｖ）と機構の駆動系の電源（例えば＋２４Ｖや＋２０Ｖ）との少なくとも２種類の電圧の異なる電源が必要である。
【０００３】
また２種類の電源のうち駆動系の電源は、駆動系部品のメンテナンス時におけるサービスマンやユーザに対する安全性の確保、及び機器の待機状態時における省電力化が要求される。このため、駆動系の電源電圧には、接続状態を切り換えるためのスイッチを設けると共に、電源電圧の立ち上げ及び立ち下げは、規定されたシーケンスに沿って行う必要がある。
【０００４】
また、電源に過電圧等の異常が発生した状態で機器の駆動を行うと、駆動される部分に劣化や破壊が生じる可能性があるため、電源に過電圧が発生した場合には、機器の駆動を回避しなければならない。
【０００５】
上記で例示した、電源のシーケンスに起因する異常と過電圧とは電源出力の代表的な異常である。これを回避する技術として、従来の電源制御システムでは、電源ユニットの出力電圧の異常（低電圧・過電圧）発生時に電源シーケンスが逆転する状態を最低限の時間に抑える、又は発生頻度を少なくすることを目的としている。これにより、負荷を駆動する論理回路の誤動作の回避、または負荷の劣化や破壊を防止する。
【０００６】
例えば、特開平５−２０４４９６号公報（特許文献１）には、複数の電源ユニットを有する構成において、電源ユニットから送信される電源異常信号に応じた電源切断手法が記載されている。該文献に記載された手法では、電源異常を発生した電源ユニット、及び出力電圧が該ユニット以上の電源ユニットに対しては、電源異常信号の検出と同時に電源切断信号を送信する。一端、電源異常を発生した電源ユニットよりも出力電圧が低い電源ユニットに対しては、予め定められた切断シーケンスに従って電源切断信号を送信する。
【０００７】
また、特開２０００−１８８８２９号公報（特許文献２）には、電源ユニットの電源シーケンスに異常があった場合に、疑わしい電源ユニットを特定し、電源シーケンスの異常に起因した動作不良の原因を究明する手法が記載されている。該文献に記載された手法では、電源出力の立ち上げ駆動時のタイミングにおいて各電源ユニットのそれぞれの出力電源電圧を予め定めた規定値と比較し、比較結果を表すロジック信号に基づいて疑わしい電源ユニットを特定する。
【特許文献１】特開平５−２０４４９６号公報
【特許文献２】特開２０００−１８８８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献１及び２に記載された手法はいずれも、立ち上げ時の電源シーケンスについては異常検出を行うが、立下り時の電源シーケンスについては異常検出を行っていない。
【０００９】
しかしながら、ＯＡ機器などのように消耗品の交換やメンテナンスを定期的に行う機器に関しては、負荷の劣化や破壊の防止だけでなく、メンテナンス時の安全性の確保も重要である。すなわち、メンテナンスを行う場合や消耗品の交換を行う場合など、サービスマンやユーザに対する安全性を確保する必要がある。このためには、立ち下げ（電源遮断）時のシーケンスで電源電圧を確実にＧＮＤレベルまで低下させると共に、異常が発生したことを検出可能とする必要がある。
【００１０】
本発明は以上のような状況に鑑みてなされたものであり、ＤＣ／ＤＣコンバータを有する電源装置の異常状態を、該ＤＣ／ＤＣコンバータの起動状態にかかわらず検出可能とすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明の一態様としての電源制御装置は、ＤＣ／ＤＣコンバータを有する電源回路を制御する電源制御回路であって、
前記ＤＣ／ＤＣコンバータの起動状態を制御する起動信号の反転信号によって起動され、該ＤＣ／ＤＣコンバータの出力端子に接続されたコンデンサの電荷をスイッチ素子によって放電する放電回路と、
前記ＤＣ／ＤＣコンバータの出力端子の電位が所定電位を越えたときに、検出信号の状態を維持する過電圧検出回路と、
前記放電回路のスイッチ素子に印加される電位を変換した信号を出力するレベル変換回路と、を備えている。
【００１２】
すなわち、本発明では、ＤＣ／ＤＣコンバータを有する電源回路を制御する電源制御回路において、ＤＣ／ＤＣコンバータの起動状態を制御する起動信号の反転信号によって起動され、該ＤＣ／ＤＣコンバータの出力端子に接続されたコンデンサの電荷をスイッチ素子によって放電する放電回路と、ＤＣ／ＤＣコンバータの出力端子の電位が所定電位を越えたときに、検出信号の状態を維持する過電圧検出回路と、放電回路のスイッチ素子に印加される電位を変換した信号を出力するレベル変換回路と、を設ける。
【００１３】
このようにすると、ＤＣ／ＤＣコンバータが起動されたときには放電回路が停止し、ＤＣ／ＤＣコンバータが停止されたときには放電回路が動作するようにできる。また、ＤＣ／ＤＣコンバータの出力の過電圧状態や、ＤＣ／ＤＣコンバータが停止された後に出力端子の電位が低下しないことも検出できる。
【００１４】
従って、ＤＣ／ＤＣコンバータを有する電源装置の異常状態を、該ＤＣ／ＤＣコンバータの起動状態にかかわらず検出することができ、メンテナンス時の安全性を向上させることができる。
【００１５】
なお、起動信号の反転信号、検出信号、及び電位を変換した信号の論理演算を行って、電源回路の異常状態を表す異常検出信号を出力する論理エラー検出回路を更に備えていてもよい。電子機器がこのような電源制御回路を備えている場合、該電子機器の起動後と、ＤＣ／ＤＣコンバータの起動後と、ＤＣ／ＤＣコンバータの停止後とのそれぞれのタイミングで前記異常検出信号の状態をチェックするのがよい。
【００１６】
ＤＣ／ＤＣコンバータが、入力電圧を降圧する降圧型のＤＣ／ＤＣコンバータであってもよい。記録ヘッドによって記録を行う記録装置がこのような電源制御回路を備えている場合、ＤＣ／ＤＣコンバータによってモータの駆動電圧を降圧して記録ヘッドへ供給する電圧を出力するようにしてもよい。
【００１７】
また、上記の目的は、上記電源制御回路の各構成要素に対応した工程を有する電源制御方法、該電源制御方法をコンピュータ装置によって実現するコンピュータプログラム、該コンピュータプログラムを格納した記憶媒体によっても達成される。
【発明の効果】
【００１８】
本発明によれば、ＤＣ／ＤＣコンバータを有する電源装置の異常状態を、該ＤＣ／ＤＣコンバータの起動状態にかかわらず検出することができ、メンテナンス時の安全性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下に、添付図面を参照して、本発明の好適な実施の形態を例示的に詳しく説明する。ただし、以下の実施形態に記載されている構成要素はあくまで例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。
【００２０】
図１は、本発明に係る電源制御回路の実施形態を表す回路図である。本実施形態の電源制御回路は、電源回路として入力された直流電圧を所望の直流電圧に変換するＤＣ／ＤＣコンバータ１０を含んでいる。また、ＤＣ／ＤＣコンバータの出力電圧が所定電圧以上となったことを検出する過電圧検出回路１２と、ＤＣ／ＤＣコンバータの出力コンデンサに蓄積された電荷を放電する放電回路１１と、ＶＨ出力論理エラー検出回路１４とを含んでいる。
【００２１】
ＤＣ／ＤＣコンバータ１０は、降圧型のＤＣ／ＤＣコンバータであり、図示しない電源ユニットのＡＣ／ＤＣコンバータから供給される直流の入力電圧ＶＭを、直流の出力電圧ＶＨに降圧して出力する。Ｃ１００は平滑用のコンデンサであり、Ｑ１０１は入力スイッチング素子であり、このスイッチング素子Ｑ１０１及びダイオードＤ１によって出力電圧を変換する。また、インダクタＬ１０２及び、コンデンサＣ１０１は出力平滑用のフィルタとして動作する。
【００２２】
本実施形態のＤＣ／ＤＣコンバータ１０は、定電圧制御部１５により、図示しない基準電圧Ｖｒｅｆと、Ｃ１０１の両端に現れる出力電圧ＶＨの値との差を誤差増幅器で比較し、誤差を無くすようにフィードバック制御される。制御方式としては、一般的に知られたＰＷＭ定電圧制御が用いられている。
【００２３】
定電圧制御部１５には、ハイアクティブとなるＶＨ＿ＥＮＢ信号が入力され、ＶＨ＿ＥＮＢ信号がハイレベル（例えば、３．３Ｖ）でＤＣ／ＤＣコンバータがオンし、ＶＨ＿ＥＮＢ信号がローレベル（例えば、０Ｖ）でＤＣ／ＤＣコンバータがオフする。
【００２４】
放電回路１１は、ＤＣ／ＤＣコンバータ１０が動作を停止する際に出力コンデンサに蓄積された電荷を放電するための回路であり、ＤＣ／ＤＣコンバータ１０の出力とＧＮＤ間に挿入される。放電回路１１は、スイッチ素子Ｑ３０５と抵抗Ｒ１１７とで構成され、スイッチ素子Ｑ３０５と抵抗Ｒ１１７の接続点の電位を検出するレベル変換回路１３が挿入されている。
【００２５】
スイッチ素子Ｑ３０５はＭＯＳＦＥＴであり、そのソースはＧＮＤに接続され、ドレイン端子に抵抗Ｒ１１７が接続され、抵抗Ｒ１１７の他端はＤＣ／ＤＣコンバータ１０の出力端子ＶＨに接続されている。ＭＯＳ＿ＦＥＴ  Ｑ３０５のゲート端子には、抵抗を介してＶＨ＿ＥＮＢ信号を反転した信号であるＤＣＨＧＸ信号が入力されている。
【００２６】
レベル変換回路１３は、Ｑ３０５のドレイン端子電位に接続され、抵抗Ｒ１１７を介したＶＨ電圧を検出している。レベル変換回路１３は、ツェナーダイオードＺＤ８とトランジスタＱ３１１、抵抗Ｒ３２８、抵抗Ｒ３３７で構成され、図示しない電源ユニットからＶｃｃ（例えば、３．３Ｖ）が信号電位として供給されている。ツェナーダイオードＺＤ８のカソードは、放電回路１１の抵抗Ｒ１１７とスイッチ素子Ｑ３０５のドレイン接続点に接続され、ＺＤ８のアノードはＲ３２８の一端とトランジスタＱ３１１のベースに接続されている。Ｒ３２８の他端とトランジスタＱ３１１のエミッタはＧＮＤに接続され、トランジスタＱ３１１のコレクタはプルアップ抵抗Ｒ３３７を介してＶｃｃに接続されている。トランジスタＱ３１１のコレクタ端子電位が、ＶＨ１ｓ信号としてＶＨ出力エラー検出回路１４に出力される。
【００２７】
過電圧検出回路１２は、ＤＣ／ＤＣコンバータ１０の出力電圧が所望の電圧以上の電位になったことを検出するラッチ構造の過電圧検知回路である。過電圧検出回路１２は、ツェナーダイオードＺＤ６、抵抗Ｒ１２３、Ｒ３２０、Ｒ３２１、Ｒ３２５、トランジスタＱ３０９、Ｑ３１０、コンデンサＣ１０３から構成される。図示しない電源ユニットからＶｃｃ（例えば、３．３Ｖ）が信号電位として供給されている。
【００２８】
抵抗Ｒ１２３の一端は、ＤＣ／ＤＣコンバータ１０の出力端子ＶＨに接続され、他端はツェナーダイオードＺＤ６のカソードに接続されている。ツェナーダイオードＺＤ６のアノードは、抵抗Ｒ３２０一端とコンデンサＣ１０３の一端とラッチ構造に接続されているトランジスタＱ３０９のベース、Ｑ３１０のコレクタに接続されている。抵抗Ｒ３２０、コンデンサＣ１０３の他端、及びトランジスタＱ３０９のエミッタはＧＮＤに接続されている。
【００２９】
トランジスタＱ３１０のベースとトランジスタＱ３０９のコレクタはプルアップ抵抗Ｒ３２５を介してＶｃｃに接続され、トランジスタＱ３１０のエミッタはプルアップ抵抗Ｒ３２１を介してＶｃｃに接続されている。そして、トランジスタＱ３１０のエミッタ端子からの信号が、過電圧検出回路の検出信号ＶＨｏｖｅｒとしてＶＨ出力論理エラー検出回路１４に出力されている。
【００３０】
ＶＨ出力論理エラー検出回路１４は、放電回路１１に入力されるＤＣＨＧＸ信号、レベル変換回路１３が出力するＶＨ１ｓ信号、過電圧検出回路１２が出力するＶＨｏｖｅｒ信号が入力される。ＤＣ／ＤＣコンバータ１０の出力異常となる電源シーケンス異常、及びＶＨ出力が所望の電圧以上となる出力過電圧を異常として検出し、ＰＳ＿ＥＲＲ信号によって機器の制御部へ異常を知らせる論理回路である。
【００３１】
ＶＨ出力論理エラー検出回路１４は、ＮＯＴ回路２１、ＸＯＲ回路２２、ＡＮＤ回路２３で構成される。ＮＯＴ回路２１の入力端子にはＶＨ１ｓ信号が入力され、ＮＯＴ回路２１の出力は、ＸＯＲ回路２２の２つの入力端子の一方に入力される。ＸＯＲ回路２２の他方の入力端子にはＤＣＨＧＸ信号が入力される。ＸＯＲ回路２２の出力は、ＡＮＤ回路２３の２つの入力端子の一方に入力され、ＡＮＤ回路２３の他方の入力端子にはＶＨｏｖｅｒ信号が入力される。そして、ＡＮＤ回路２３の出力は、ＰＳ＿ＥＲＲ信号として不図示の機器の制御部に出力される。
【００３２】
次に、本実施形態の電源制御回路の各ブロックの動作について説明する。
【００３３】
上述のように放電回路１１は、ＤＣ／ＤＣコンバータ１０をオン・オフさせるＶＨ＿ＥＮＢ信号の反転信号であるＤＣＨＧＸ信号により動作する。すなわち、ＶＨ＿ＥＮＢ信号がローレベルの時は、ＤＣ／ＤＣコンバータ１０は動作停止しており、ＤＣＨＧＸ信号はハイレベルであり、放電回路１１のスイッチ素子Ｑ３０５は導通している。そして、ＤＣ／ＤＣコンバータ１０の出力コンデンサＣ１０１に蓄積された電荷は、抵抗Ｒ１１７を介してＧＮＤへ放電される。逆に、ＶＨ＿ＥＮＢ信号がハイレベルの時には、ＤＣ／ＤＣコンバーター１０は負荷に一定電圧を供給するように動作し、ＤＣＨＧＸ信号はローレベルであり、放電回路１１のスイッチ素子Ｑ３０５は遮断しており放電動作は行われない。
【００３４】
レベル変換回路１３は、ＺＤ８とトランジスタＱ３１１のベースエミッタ間に挿入された抵抗Ｒ３２８で検出電位を決定しており、検出レベルＶＨｄは、ＤＣ／ＤＣコンバータ１０の出力電位であるＶＨに対して、ＶＨｄ＜ＶＨとなっている。
【００３５】
よって、ＶＨ＿ＥＮＢ信号がハイレベルの時には、ＤＣ／ＤＣコンバータ１０が動作しており且つ放電回路１１が動作していないため、ＺＤ８は導通状態となる。このため、トランジスタＱ３１１を導通させるべくトランジスタＱ３１１のコレクタ電位であるＶＨ１ｓ信号はローレベルとなる。
【００３６】
また、ＶＨ＿ＥＮＢ信号がローレベルの時には、ＤＣ／ＤＣコンバータ１０は動作停止しており放電回路１１のスイッチ素子Ｑ３０５が導通するため、Ｑ３０５のドレイン端子はＧＮＤレベルとなる。このため、レベル変換回路１３のＺＤ８とトランジスタＱ３１１は導通状態とならず、ＶＨ１ｓ信号はプルアップ抵抗Ｒ３７７を介してハイレベル（Ｖｃｃ）の電位となる。
【００３７】
図５はレベル変換回路１３の出力信号ＶＨ１ｓの論理状態を、ＤＣＨＧＸ信号及び、ＤＣ／ＤＣコンバータ１０の出力レベルを表すＶＨ１信号に関して表した図である。ＶＨ１ｓ信号は、ＤＣ／ＤＣコンバータ１０が動作し（ＶＨ１がハイレベル）、且つ放電回路１１が動作停止している時（ＤＣＨＧＸがローレベル）には、ローレベルレベルとなる。ＤＣ／ＤＣコンバータ１０が動作停止し（ＶＨ１がローレベル）、且つ放電回路１３が動作している時（ＤＣＨＧＸがハイレベル）にはハイレベルとなる。
【００３８】
すなわち、ＤＣＨＧＸ信号とＶＨ１ｓ信号が同相の関係となるときは、放電回路１１が正常に動いている場合である。
【００３９】
次に、過電圧検出回路１２の動作を説明する。過電圧検出回路１２は、ＤＣ／ＤＣコンバータ１０の出力電位が、所望の電位ＶＨよりも高くなるのを検出しており、抵抗Ｒ３２０、Ｒ１２３、ＺＤ６で検出レベルＶＨｏｄが決定される。検出レベルＶＨｏｄは、ＤＣ／ＤＣコンバータ１０の設定出力電位ＶＨに対して、ＶＨｏｄ＞ＶＨとなるように設定されている。
【００４０】
ＤＣ／ＤＣコンバータの出力が設定電圧以上となる代表的な故障としては、ＤＣ／ＤＣコンバータ１０のＭＯＳＦＥＴ  Ｑ１０１のドレイン−ソース間ショートや、定電圧制御回路１５へフィードバックされるフィードバックループのオープン故障等がある。このような場合、Ｑ１０１のＤｕｔｙ制御が１００％となりＤＣ／ＤＣコンバータの出力電位ＶＨは最大で入力電圧ＶＭまで上昇する。よって過電圧検出回路１２の検出レベルＶＨｏｄは、ＶＭ＞ＶＨｏｄ＞ＶＨとなるように設定するのが一般的である。
【００４１】
すなわち、ＤＣ／ＤＣコンバータ１０の出力電位が検出電圧であるＶＨｏｄを超えると、ツェナーダイオードＺＤ６が導通状態となり、Ｒ３２０の両端電位がＱ３０９のＶＢＥ電位を超える。するとラッチ構造に接続されたトランジスタＱ３０９、及びＱ３１０はラッチ動作で導通し、Ｑ３１０のエミッタ端子に接続されたＶＨｏｖｅｒ信号は、ほぼＱ３０９のＶＢＥ電位となり、ＶＨｏｖｅｒ信号はローレベルとなる。
【００４２】
よって、過電圧検出回路１２は、ＶＨ＿ＥＮＢがＨレベルでＤＣ／ＤＣコンバータ１０の出力がＶＨｏｄ以下である通常動作時、及びＶＨ＿ＥＮＢがローレベルでＤＣ／ＤＣコンバータ１０から出力されていない時には動作しない。すなわちＶＨｏｖｅｒ信号は、ハイレベルとなる。
【００４３】
次に、ＶＨ出力論理エラー検出回路１４の動作を説明する。ＮＯＴ回路２１により、レベル変換回路１３から出力されるＶＨ１ｓ信号が反転され、ＸＯＲ回路２２の一方の入力端子に入力され、ＸＯＲ回路２２の他方の入力端子に入力されるＤＣＨＧＸ信号との論理演算を行う。ＸＯＲ回路２２の出力信号（ＰＳ＿ＥＲＲ０）と、過電圧検出回路１２の出力であるＶＨｏｖｅｒ信号とがそれぞれＡＮＤ回路２３の入力端子に入力され、ＡＮＤ演算の結果としてＰＳ＿ＥＲＲ信号が機器の制御部に出力される。
【００４４】
すなわち、ＶＨ出力論理エラー検出回路１４は、ＤＣＨＧＸ信号とＶＨ１ｓ信号との論理演算により放電回路１１の出力状態を判定する。そして、放電回路１１の出力状態の判定結果と過電圧検出回路１２のＶＨｏｖｅｒ信号のＡＮＤ演算をすることで、ＤＣ／ＤＣコンバータ１０の出力状態が異常であるか否かを示すＰＳ＿ＥＲＲ信号を機器の制御部へ出力している。
【００４５】
ここで、過電圧検出回路１２の出力信号ＶＨｏｖｅｒはラッチ構造の出力としているので、ＤＣ／ＤＣコンバータ１０の出力がＶＨｏｄよりも高い過電圧状態となった場合には、ＶＨｏｖｅｒ信号はローレベルの状態を維持し続ける。さらにＶＨ１ｓとＤＣＨＧＸ信号との論理演算で得られる放電回路１１の出力状態とのＡＮＤを取っている。このため、放電回路１１の異常時と、ＤＣ／ＤＣコンバータ１０の出力過電圧状態との異常をＰＳ＿ＥＲＲ信号だけで伝える事が可能となり、異常時にはローレベルの信号が機器の制御部へ出力される。
【００４６】
本実施形態のＶＨ出力論理エラー検出回路１４の真理値表を図６に示す。（ａ）はＶＨｏｖｅｒ信号がハイレベルである場合のＶＨ出力論理エラー検出回路１４の真理値表であり、（ｂ）はＶＨｏｖｅｒ信号がローレベルである場合のＶＨ出力論理エラー検出回路１４の真理値表である。
【００４７】
次に図２及び図２のシーケンス図を参照して、本実施形態の電源制御回路の通常時と異常時の動作について説明する。
【００４８】
図２は、正常動作時の電源シーケンス及び各部の信号の状態を示すシーケンス図である。不図示である機器全体の電源が投入されると（ｔ０）、ＤＣ／ＤＣコンバータの入力となるＶＭ出力と、機器の制御ロジック用のＶｃｃ電圧が立ち上がり、機器の制御をＲＥＳＥＴするＲＥＳＥＴ信号及びＤＣＨＧＸ信号が立ち上がる。
【００４９】
このａで示す期間において、ＤＣ／ＤＣコンバータ１０は、ＶＨ＿ＥＮＢ信号がローレベルでの正常動作として、ＤＣＨＧＸ信号はハイレベルとなり放電用ＭＯＳ  Ｑ３０５が導通される。レベル変換回路１３の検出点をＧＮＤレベルにしているため、レベル変換回路１３の出力信号であるＶＨｓ信号はハイレベルとなり、ＶＨｏｖｅｒ信号がローレベルであるため、ＰＳ＿ＥＲＲ信号はハイレベルである。
【００５０】
次に図２のｔ１のタイミングで、ＶＨ＿ＥＮＢがハイレベル、ＤＣＨＧＸ信号がローレベルとなると、ＤＣ／ＤＣコンバータ１０は動作を開始し、ＶＨ出力及び放電用ＭＯＳ  Ｑ３０５のドレイン電位は起動と共に立ち上がっていく。
【００５１】
ここで、通常はＤＣ／ＤＣコンバータ１０の起動時には、スイッチ素子Ｑ１０１の起動時の突入電流により素子に加わるストレスを低減する目的で、徐々に起動するためのソフトスタート回路が組み込まれている。よって、レベル変換回路の検出点であるＲ１１７とＱ３０５のドレイン接続点の電位は、検出レベルＶＨｄに立ち上がるまではＰＳ＿ＥＲＲ信号はローレベルとなり、異常として検出してしまう。しかしながら、このような状態となることは予め分かっているので、機器の制御部でＶＨ電位がＶＨｄレベルを超えるまでのｔ１からｔ２までのｂで示す期間については、ＰＳ＿ＥＲＲ信号をマスク処理する等して無視して問題ない。
【００５２】
ＶＨ出力がＶＨｄを超えるｔ２のタイミングで、レベル変換回路の出力ＶＨｓがローレベルとなるため、ｔ２のタイミングでＰＳ＿ＥＲＲ信号は正常を表すハイレベルとなる。
【００５３】
またｔ３で示すタイミングは、ＤＣ／ＤＣコンバータ１０の動作を停止するタイミングを示している。ｔ３でＶＨ＿ＥＮＢ信号がローレベル、ＤＣＨＧＸ信号がハイレベルとなると、放電回路のＭＯＳ  Ｑ３０５は導通状態となる。このため、ドレイン端子はＧＮＤレベルとなり、レベル変換回路のツェナーダイオードＺＤ８は遮断されるため、レベル変換回路１３の出力であるＶＨｓ信号もハイレベルとなる。その結果、ＰＳ_ＥＲＲ信号は正常を表すハイレベルを維持する。
【００５４】
このように、正常動作時にはＤＣ／ＤＣコンバータ１０の起動時に働くソフトスタート期間（ｂ）のＰＳ＿ＥＲＲ信号を、例えば２０ｍｓｅｃのマスク処理を入れるなどして無視すれば、異常は検知されない。
【００５５】
図３は、異常動作時の電源シーケンス及び各部の信号の状態を示すシーケンス図である。なお、図３の上部には、参考のため正常時の信号波形と同じ９つの波形を示している。ここでは異常の例として、図３の下部に示す５つの各故障時の状態について説明する。
【００５６】
Ａ：Ｑ１０１のドレイン−ソース間ショート
この場合には、ＤＣ／ＤＣコンバータ１０の入力−出力間に存在する唯一のスイッチ素子Ｑ１０１のドレイン−ソース間がショートしているので、入力電圧ＶＭがＬ１０２を介してそのまま出力されてしまう。
【００５７】
ｔ０で機器全体の電源が投入されると、ＤＣ／ＤＣコンバータの入力となるＶＭ出力と、機器の制御ロジック用のＶｃｃ電圧が立ち上がり、機器の制御をＲＥＳＥＴするＲＥＳＥＴ信号及びＤＣＨＧＸ信号が立ち上がる。
【００５８】
しかしながら、Ｑ１０１のドレイン−ソース間がショートされているため、ＤＣ／ＤＣコンバータ１０の制御とは無関係にＤＣ／ＤＣコンバータ１０の出力にＶＭ電位が出力されてしまう。このため、過電圧検出回路１１の出力信号ＶＨｏｖｅｒは、ローレベルでラッチされ、ＶＨ出力論理エラー検出回路１４の出力ＰＳ＿ＥＲＲはローレベルとなり異常が検出される。
【００５９】
このエラーは、ＶＭが立ち上がった後（ｔＶＭ以降）は全ての期間で検知されるため、ＶＭ及びメンテナンスに必要な部位の電圧を低下させると共に、サービスマンやユーザに注意を喚起するメッセージを表示する等の措置が取れる。
【００６０】
例えば、インクジェットプリンタ等では、消耗品であるインクタンクの交換を行う場合、キャリッジをホームポジションからインク交換ポジションまで移動するように作られている。ＶＭがモータ駆動電圧を兼ねている場合には、ＶＭ電位を低下させるとキャリッジを移動する事が不可能となり、実質的にプリンタが動作不能となる。この状態でＶＭ電位が出力され続ける部位をユーザやサービスマンが容易に触れないようにすると共に、「メーカに修理を依頼してください」等のエラーメッセージを表示することが考えられる。
【００６１】
また、本実施形態では過電圧検知信号ＶＨｏｖｅｒはラッチ構造としているため、機器の大元となる電源を遮断するまで、エラーメッセージを出力するようにも出来るため、安全性を確保しやすい。
【００６２】
本例では、Ｑ１０１のドレイン−ソース間が起動前からのショートしている場合を想定して説明したが、動作中にショート故障が発生しても、過電圧検出は、ＡＮＤ回路２３にラッチ信号として入力されるため、どのタイミングでもすぐに異常が検出される。
【００６３】
Ｂ：放電用ＭＯＳ  Ｑ３０５のドレイン−ソース間ショート
この場合は、シーケンス上でＶＨ＿ＥＮＢ信号がハイレベル、ＤＣＨＧＸ信号がローレベルとなるｔ１のタイミングでも、Ｑ３０５のドレインが常時ＧＮＤレベルとなる。このため、ＤＣＨＧＸ信号がローレベル、ＶＨｓ信号がハイレベルとなって、ＰＳ＿ＥＲＲ信号がローレベルとなる。よってｔ１からｔ２のｂで示す期間以降、実際にはＤＣ／ＤＣコンバータ１０のソフトスタート起動時間後のｔ２以降のタイミングで、異常を検出することが出来る。
【００６４】
なお、この故障は、図６の（ｂ）の（６）のＥＮＢ＿ＯＮ時の異常として検出される。
【００６５】
Ｃ：Ｒ１１７のオープン故障
この場合は、シーケンス上でＶＨ＿ＥＮＢ信号がハイレベル、ＤＣＨＧＸ信号がローレベルとなるｔ１のタイミングで、ＤＣ／ＤＣコンバータ１０は正常に起動するが、放電回路１１にＶＨの電位が印加されない。このためレベル検知回路１４及び放電用ＭＯＳＦＥＴのドレイン端子には電位が掛からない。よってｔ１からｔ２のｂで示す期間以降、実質的にはＤＣ／ＤＣコンバータ１０のソフトスタート起動後のｔ２以降のタイミングで、ＤＣＨＧＸ信号はローレベル、ＶＨｓ信号がハイレベルとなり、ＰＳ＿ＥＲＲ信号がローレベルとなる。
【００６６】
なお、この故障は、図６の（ａ）の（２）のＥＮＢ＿ＯＮ時の異常として検出される。あるいは、過電圧も併発している場合には、図６の（ｂ）の（６）のＥＮＢ＿ＯＮ時の異常として検出される。
【００６７】
Ｄ：定電圧フィードバックループのオープン故障（ＦＢ異常）
この場合は、シーケンス上でＶＨ＿ＥＮＢ信号がハイレベル、ＤＣＨＧＸ信号がローレベルとなるｔ１のタイミングで、ＤＣ／ＤＣコンバータ１０は正常に起動する。しかしながら、定電圧ＦＢループがオープンであるので、ＤＣ／ＤＣコンバータ１０の定電圧制御部１５が機能しないため、出力電圧ＶＨは所望のＶＨ電圧より高い電圧となる。
【００６８】
このため、過電圧検出回路１１の出力信号ＶＨｏｖｅｒは、ローレベルでラッチされ、ＶＨ出力論理エラー検出回路１４の出力ＰＳ＿ＥＲＲはローレベルとなり異常が検出される。
【００６９】
本例では、ＦＢ異常の故障として起動前からのオープン故障の場合を説明したが、動作中に生じたオープン故障でも、過電圧検出は、ＡＮＤ回路２３にラッチ信号として入力されるため、どのタイミングでもすぐに異常が検出される。
【００７０】
Ｅ：放電用ＭＯＳ  Ｑ３０５のドレイン−ソース間オープン故障
この場合は、シーケンス上でＶＨ＿ＥＮＢ信号がハイレベルからローレベルに切り替わり、ＤＣＨＧＸ信号がローレベルからハイレベルに切り替わるタイミングで、ＤＣ／ＤＣコンバータ１０は動作を停止し、且つ放電回路１１が放電動作を開始する。しかしながら放電用ＭＯＳであるＱ３０５のドレイン−ソース間がオープンであるので、ＤＣ／ＤＣコンバータ１０に蓄積された電荷は放電されない。従って、Ｑ３０５のドレイン端子には、ＤＣ／ＤＣコンバータ１０の内部インピーダンスによって非常に長い時間放電電位が印加されることとなる。このため、レベル検知回路１５の出力ＶＨｓは、Ｑ３０５のドレインの電位がレベル検知回路の検知レベルであるＶＨｄ電位未満となるまでローレベルを維持し続ける。
【００７１】
図３のシーケンスでｔ３で示すタイミング以降、ＰＲ＿ＥＲＲによって異常が検出される。また、この故障は、図６の（ｂ）の（７）のＥＮＢ＿ＯＦＦ時の異常として検出される。
【００７２】
以下、本実施形態に関する異常検出処理について、図４のフローチャートを参照して説明する。なお、ここで示す処理は、電源制御回路で行われる処理だけでなく、異常検出に伴う危機の制御部での処理も含んでいる。
【００７３】
まず装置全体の電源を投入する。これに伴い電源制御回路の入力電圧であるＶＭも起動される（ステップＳ１０１）。所定時間の後、図２及び図３に示されたようにＲＥＳＥＴが立ち上がる（ステップＳ１０２）。ＶＭが所定の電圧となるまでの時間（αｍｓｅｃ）ウエイト処理を行う（ステップＳ１０３）。
【００７４】
次に、この時点でＶＨ出力論理エラー検出回路の出力信号ＰＳ＿ＥＲＲの状態をチェックする（ステップＳ１０４）。ＰＳ＿ＥＲＲ信号がローレベルであれば、ＶＭの電位を低下させるべくスリープ状態として（ステップＳ１１１）、装置の表示部にエラーメッセージを出力して（ステップＳ１１４）、処理を終了する。なお、ここで検出される異常は、上記のＱ１０１のドレイン−ソース間ショート（Ａ）などの異常である。
【００７５】
一方、ステップＳ１０４でＰＳ＿ＥＲＲ信号がハイレベルであれば、ＤＣ／ＤＣコンバータを起動させるべく、ＶＨ＿ＥＮＢ信号をハイレベルに、ＤＣＨＧＸ信号をローレベルに切り替える（ステップＳ１０５）。そして、ソフトスタート処理の待ち時間（βｍｓｅｃ）だけウエイト処理を行う（ステップＳ１０６）。
【００７６】
そして、再度ＶＨ出力論理エラー検出回路の出力信号ＰＳ＿ＥＲＲの状態をチェックする（ステップＳ１０７）。ＰＳ＿ＥＲＲ信号がローレベルであれば、ＤＣ／ＤＣコンバータを停止させると共に放電回路による放電を行わせるべく、ＶＨ＿ＥＮＢ信号をローレベルに、ＤＣＨＧＸ信号をハイレベルに切り替える（ステップＳ１１２）。そして、装置の表示部にエラーメッセージを出力して（ステップＳ１１４）、処理を終了する。なお、ここで検出される異常は、上記の放電用ＭＯＳ  Ｑ３０５のドレイン−ソース間ショート（Ｂ）、Ｒ１１７のオープン故障（Ｃ）、ＦＢ異常（Ｄ）などの異常である。
【００７７】
ステップＳ１０７でＰＳ＿ＥＲＲ信号がハイレベルであれば、機器の制御部によってＤＣ／ＤＣコンバータの停止が指示されるまで運転を継続する。機器の制御部によってＤＣ／ＤＣコンバータの停止が指示されると、ＤＣ／ＤＣコンバータを停止させると共に放電回路による放電を行わせるべく、ＶＨ＿ＥＮＢ信号をローレベルに、ＤＣＨＧＸ信号をハイレベルに切り替える（ステップＳ１０８）。この場合には、ウエイト処理を行わずに（ウエイト時間０）（ステップＳ１０９）、再度ＶＨ出力論理エラー検出回路の出力信号ＰＳ＿ＥＲＲの状態をチェックする（ステップＳ１１０）。
【００７８】
ＰＳ＿ＥＲＲ信号がローレベルであれば、ＤＣ／ＤＣコンバータを停止させると共に放電回路による放電を行わせるべく、ＶＨ＿ＥＮＢ信号をローレベルに、ＤＣＨＧＸ信号をハイレベルに切り替える（ステップＳ１１３）。そして、装置の表示部にエラーメッセージを出力して（ステップＳ１１４）、処理を終了する。なお、ここで検出される異常は、上記の放電用ＭＯＳ  Ｑ３０５のドレイン−ソース間オープン故障（Ｅ）などの異常である。
【００７９】
ステップＳ１１０でＰＳ＿ＥＲＲ信号がハイレベルであれば、ＤＣ／ＤＣコンバータの状態は正常であるとして通常の終了処理を行う（ステップＳ１１５）。
【００８０】
ここでは、ステップＳ１０４で異常検出されたときの処理と、ステップＳ１０７及びＳ１１０で異常が検出されたときの処理とを異なるものとしたが、異常が検出されたときの処理は装置の構成に応じて適宜設定される。例えば、異常が検出されたときに、いずれもＶＭをスリープさせるようにしてもよい。あるいは、放電用ＭＯＳ  Ｑ３０５のドレイン−ソース間オープン故障（Ｅ）などの異常に対しては、ＤＣ／ＤＣコンバータ１０の出力コンデンサＣ１０１に印加される電圧が低下するまでの間ウエイト処理を入れても良い。
【００８１】
＜電子機器の具体例＞
図７は本発明に係る電源制御装置を有する電子機器の代表例としてのインクジェット記録装置の構成の概要を示す外観斜視図である。
【００８２】
図７に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド５０３を搭載したキャリッジ５０２にキャリッジモータＭ１によって発生する駆動力を伝達機構５０４より伝える。この駆動力により、キャリッジ５０２を矢印Ａ方向に往復移動させると共に、例えば、記録紙等の記録媒体Ｐを給紙機構５０５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド５０３から記録媒体Ｐにインクを吐出することで記録を行なう。
【００８３】
また、記録ヘッド５０３の状態を良好に維持するためにキャリッジ５０２を回復装置５１０の位置まで移動させ、間欠的に記録ヘッド５０３の吐出回復処理を行う。
【００８４】
記録装置のキャリッジ５０２には記録ヘッド５０３を搭載するのみならず、記録ヘッド１０３に供給するインクを貯留するインクカートリッジ５０６を装着する。インクカートリッジ５０６はキャリッジ５０２に対して着脱自在になっている。
【００８５】
図７に示した記録装置はカラー記録が可能であり、そのためにキャリッジ５０２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロー（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。
【００８６】
さて、キャリッジ５０２と記録ヘッド５０３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、この実施形態の記録ヘッド５０３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用し、熱エネルギーを発生するために電気熱変換体を備えている。その電気熱変換体に印加される電気エネルギーが熱エネルギーへと変換され、その熱エネルギーをインクに与えることにより生じる膜沸騰による気泡の成長、収縮によって生じる圧力変化を利用して、吐出口よりインクを吐出させる。この電気熱変換体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。
【００８７】
図７に示されているように、キャリッジ５０２はキャリッジモータＭ１の駆動力を伝達する伝達機構５０４の駆動ベルト５０７の一部に連結されており、ガイドシャフト５１３に沿って矢印Ａ方向に摺動自在に案内支持されるようになっている。従って、キャリッジ５０２は、キャリッジモータＭ１の正転及び逆転によってガイドシャフト５１３に沿って往復移動する。また、キャリッジ５０２の移動方向（矢印Ａ方向）に沿ってキャリッジ５０２の絶対位置を示すためのスケール５０８が備えられている。この実施形態では、スケール５０８は透明なＰＥＴフィルムに必要なピッチで黒色のバーを印刷したものを用いており、その一方はシャーシ５０９に固着され、他方は板バネ（不図示）で支持されている。
【００８８】
また、記録装置には、記録ヘッド５０３の吐出口（不図示）が形成された吐出口面に対向してプラテン（不図示）が設けられている。キャリッジモータＭ１の駆動力によって記録ヘッド５０３を搭載したキャリッジ５０２が往復移動されると同時に、記録ヘッド５０３に記録信号を与えてインクを吐出することによって、プラテン上に搬送された記録媒体Ｐの全幅にわたって記録が行われる。
【００８９】
さらに、図７において、５１４は記録媒体Ｐを搬送するために搬送モータＭ２によって駆動される搬送ローラ、５１５はバネ（不図示）により記録媒体Ｐを搬送ローラ５１４に当接するピンチローラである。また、５１６はピンチローラ５１５を回転自在に支持するピンチローラホルダ、５１７は搬送ローラ５１４の一端に固着された搬送ローラギアである。そして、搬送ローラギア５１７に中間ギア（不図示）を介して伝達された搬送モータＭ２の回転により、搬送ローラ５１４が駆動される。
【００９０】
またさらに、５２０は記録ヘッド５０３によって画像が形成された記録媒体Ｐを記録装置外ヘ排出するための排出ローラであり、搬送モータＭ２の回転が伝達されることで駆動されるようになっている。なお、排出ローラ５２０は記録媒体Ｐをバネ（不図示）により圧接する拍車ローラ（不図示）により当接する。５２２は拍車ローラを回転自在に支持する拍車ホルダである。
【００９１】
またさらに、記録装置には、図７に示されているように、記録ヘッド５０３を搭載するキャリッジ５０２の記録動作のための往復運動の範囲外（記録領域外）の所望位置に、記録ヘッド５０３の吐出不良を回復するための回復装置５１０が配設されている。本例では、ホームポジションに対応する位置に回復装置５１０が設けられている。
【００９２】
回復装置５１０は、記録ヘッド５０３の吐出口面をキャッピングするキャッピング機構５１１と記録ヘッド５０３の吐出口面をクリーニングするワイピング機構５１２を備えている。そして、キャッピング機構５１１による吐出口面のキャッピングに連動して回復装置内の吸引手段（吸引ポンプ等）により吐出口からインクを強制的に排出させる。この強制的な排出によって、記録ヘッド５０３のインク流路内の粘度の増したインクや気泡等を除去するなどの吐出回復処理を行う。
【００９３】
また、非記録動作時等には、記録ヘッド５０３の吐出口面をキャッピング機構５１１によるキャッピングすることによって、記録ヘッド５０３を保護するとともにインクの蒸発や乾燥を防止することができる。一方、ワイピング機構５１２はキャッピング機構５１１の近傍に配され、記録ヘッド５０３の吐出口面に付着したインク液滴を拭き取るようになっている。
【００９４】
これらキャッピング機構５１１及びワイピング機構５１２により、記録ヘッド５０３のインク吐出状態を正常に保つことが可能となっている。
【００９５】
図８は図７に示した記録装置の制御構成を示すブロック図である。
【００９６】
図８に示すように、コントローラ６００は、ＣＰＵ６０１、後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納したＲＯＭ６０２を備えている。また、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）６０３、画像データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ６０４を有している。加えて、ＣＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行うシステムバス６０５、以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＣＰＵ６０１に供給するＡ／Ｄ変換器６０６等で構成される。
【００９７】
また、図１６において、６１０は画像データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置６１０と記録装置１との間ではインタフェース（Ｉ／Ｆ）６１１を介して画像データ、コマンド、ステータス信号等を送受信する。
【００９８】
さらに、６２０はスイッチ群であり、電源スイッチ６２１、プリント開始を指令するためのプリントスイッチ６２２を有している。更に、記録ヘッド５０３のインク吐出性能を良好な状態に維持するための処理（回復処理）の起動を指示するための回復スイッチ６２３など、操作者による指令入力を受けるためのスイッチから構成される。６３０はホームポジションｈを検出するためのフォトカプラなどの位置センサ６３１、環境温度を検出するために記録装置の適宜の箇所に設けられた温度センサ６３２等から構成される装置状態を検出するためのセンサ群である。
【００９９】
さらに、６４０はキャリッジ５０２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。
【０１００】
ＡＳＩＣ６０３は、記録ヘッド５０３による記録走査の際に、ＲＡＭ６０２の記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（吐出ヒータ）の駆動データ（ＤＡＴＡ）を転送する。
【０１０１】
また、本インクジェット記録装置は、電源ユニット６５０として、駆動電源６５１とロジック電源６５２とを有している。ロジック電源６５２は、ＣＰＵ６０１を含むコントローラ６００、スイッチ群６２０及びセンサ群６３０等へ電源を供給する。一方、駆動電源６５１は、モータドライバ６４０及び６４２へ電圧ＶＭの電源を供給すると共に、上記電源制御回路を介して記録ヘッド５０３へ電圧ＶＨの電源を供給する。
【０１０２】
図８の制御構成におけるＣＰＵ６０１、ＲＯＭ及びＲＡＭ（又はそれらを含むコントローラ６００）が、電子機器（装置）本体の制御装置に対応する。
【０１０３】
もちろん、本発明に係る電源制御回路を搭載する電子装置としては、ここで例示したインクジェット記録装置以外の様々な電子機器が考えられる。
【０１０４】
＜他の実施形態＞
以上、本発明の実施形態について詳述したが、本発明は、複数の機器から構成されるシステム（電子機器）に適用しても良いし、また、一つの機器からなる電源制御装置に適用しても良い。
【０１０５】
なお、本発明は、前述した実施形態の機能を実現するソフトウェアのプログラムを、システム或いは装置に直接或いは遠隔から供給し、そのシステム或いは装置のコンピュータが該供給されたプログラムを読み出して実行することによっても達成され得る。上記実施形態では、図４のフローチャートに対応したプログラムである。その場合、プログラムの機能を有していれば、形態は、プログラムである必要はない。
【０１０６】
従って、本発明の機能処理をコンピュータで実現するために、該コンピュータにインストールされるプログラムコード自体も本発明を実現するものである。つまり、本発明のクレームでは、本発明の機能処理を実現するためのコンピュータプログラム自体も含まれる。
【０１０７】
その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給するスクリプトデータ等、プログラムの形態を問わない。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施形態による電源制御回路の回路図である。
【図２】本発明の実施形態による正常動作時の各信号の状態を示すシーケンス図である。
【図３】本発明の実施形態による異常時の各信号の状態を示すシーケンス図である。
【図４】本発明の実施形態による異常検知処理のフローチャートである。
【図５】本発明の実施形態によるレベル変換回路の真理値表を示す図である。
【図６】本発明の実施形態によるＶＨ出力論理エラー検出回路の真理値表を示す図である。
【図７】本発明の実施形態を適用するインクジェット記録装置の構成の概要を示す外観斜視図である。
【図８】図７の記録装置の制御回路の構成を示すブロック図である。
【図１】
2007104883.tif 000003
【図２】
2007104883.tif 000004
【図３】
2007104883.tif 000005
【図４】
2007104883.tif 000006
【図５】
2007104883.tif 000007
【図６】
2007104883.tif 000008
【図７】
2007104883.tif 000009
【図８】
2007104883.tif 000010