(57)【要約】【課題】  貫通電極が設けられたシリコン基板（インターポーザ）に信頼性よく封止キャップを設けることができる電子部品実装構造体を提供する。【解決手段】  両面側の配線層３２，２６が貫通電極１６を介して相互接続された構造を有するシリコン回路基板１の上に、電子部品４０が実装又は形成され、ガラスよりなるリング状の突起状接合部５０ｂとそれによってキャビティ５０ａが構成された構造の封止キャップ５０ｘの突起状接合部５０ｂがシリコン回路基板１の接合部１０ｂに陽極接合されている。これによって、電子部品４０が封止キャップ５０ｘのキャビティ５０ａ内に気密封止されている。【選択図】  図５
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【特許請求の範囲】
【請求項１】
両面側の配線層が貫通電極を介して相互接続された構造を有するシリコン回路基板と、
前記シリコン回路基板の上に実装又は形成された電子部品と、
少なくとも接合部分がガラスよりなるリング状の突起状接合部を備え、前記突起状接合部によってキャビティが構成された構造の封止キャップであって、前記封止キャップの前記突起状接合部が前記シリコン回路基板の接合部に接合された前記封止キャップとを有し、
前記電子部品が前記封止キャップのキャビティ内に気密封止されていることを特徴とする電子部品実装構造体。
【請求項２】
前記封止キャップは、全体がガラスからなることを特徴とする請求項１に記載の電子部品実装構造体。
【請求項３】
前記封止キャップは、前記キャビティが設けられたシリコン部と、該シリコン部のキャビティが設けられた面側に設けられたガラス部とによって構成されることを特徴とする請求項１に記載の電子部品実装構造体。
【請求項４】
前記電子部品は、前記配線層に電気的に接続されて実装された半導体素子又は撮像素子であることを特徴とする請求項１に記載の電子部品実装構造体。
【請求項５】
前記電子部品は、前記シリコン回路基板に作り込まれたＭＥＭＳ素子であることを特徴とする請求項１に記載の電子部品実装構造体。
【請求項６】
前記電子部品は、前記配線層にフリップチップ接続された前記半導体素子であり、前記半導体素子と前記シリコン回路基板との間は、樹脂が充填されておらず空洞になっていることを特徴とする請求項４に記載の電子部品実装構造体。
【請求項７】
両面側の配線層が貫通電極を介して相互接続された構造を有し、電子部品が実装又は形成されたシリコン回路基板と、少なくとも接合部分がガラスよりなるリング状の突起状接合部を備え、前記突起状接合部によってキャビティが構成された構造の封止キャップとを用意する工程と、
前記封止キャップの前記突起状接合部を、前記シリコン回路基板の前記電子部品の外側に設けられた接続部に陽極接合することにより、前記電子部品を前記封止キャップの前記キャビティ内に気密封止する工程とを有することを特徴とする電子部品実装構造体の製造方法。
【請求項８】
前記両面側の配線層が貫通電極を介して相互接続された構造を有するシリコン回路基板の製造方法は、
シリコン基板にスルーホールを形成する工程と、
前記シリコン基板の両面及び前記スルーホールの内面に絶縁層を形成する工程と、
前記シリコン基板をめっき給電層の上に配置し、電解めっきによって前記スルーホール内に前記貫通電極を形成する工程と、
前記めっき給電層を除去する工程と、
前記シリコン基板の両面側に、前記貫通電極を介して相互接続される前記配線層をそれぞれ形成する工程とを含むことを特徴とする請求項７に記載の電子部品実装構造体の製造方法。
【請求項９】
前記封止キャップは、全体がガラスからなることを特徴とする請求項７又は８に記載の電子部品実装構造体の製造方法。
【請求項１０】
前記封止キャップは、キャビティが設けられたシリコン部と、該シリコン部のキャビティが設けられた面側に設けられたガラス部とによって構成されることを特徴とする請求項７又は８に記載の電子部品実装構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品実装構造体及びその製造方法に係り、さらに詳しくは、電子部品が封止キャップで気密封止されて実装された電子部品実装構造体及びその製造方法に関する。
【背景技術】
【０００２】
従来、回路基板の上に電子部品が封止キャップで気密封止されて実装された電子部品実装構造体がある。例えば、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子デバイスでは、基板上に形成されたＭＥＭＳ素子が封止キャップによって気密封止されて実装される。
【０００３】
特許文献１には、センサチップの上にガラスキャップが接合された構成の加速度センサが記載されており、重り部の揺動空間を確保するためにガラスキャップに凹部が形成されている。
【０００４】
また、特許文献２には、外力感知センサの製造方法が記載されており（図１）、下側中央部に凹部が設けられた素子基板を支持基板に陽極接合し、素子基板に貫通孔を形成してセンサ素子を作成した後に、さらに、凹部を備えたガラス製の蓋部を陽極接合によって素子基板上に設けてもよいことが記載されている。
【特許文献１】特開２０００−２３５０４４号公報
【特許文献２】特開２００１−７３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、各種電子部品を実装又は形成するインターポーザは、高密度化の要求からセラミック基板やガラスエポキシ樹脂に代えてシリコン基板が使用されつつある。さらに、シリコン基板に貫通電極を設けて、その両面側を導通可能にした構造のインターポーザが提案されている。
【０００６】
近年では、そのような貫通電極が設けられたシリコン基板（インターポーザ）に各種電子部品を実装又は形成し、さらに電子部品を封止キャップで気密封止する要求がある。しかしながら、貫通電極が設けられたシリコン基板に封止キャップを設ける技術は確立されているとはいえず、そのような技術が切望されている状況下にある。
【０００７】
本発明は以上の課題を鑑みて創作されたものであり、貫通電極が設けられたシリコン基板（インターポーザ）に信頼性よく封止キャップを設けることができる電子部品実装構造体及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は電子部品実装構造体に係り、両面側の配線層が貫通電極を介して相互接続された構造を有するシリコン回路基板と、前記シリコン回路基板の上に実装又は形成された電子部品と、少なくとも接合部分がガラスよりなるリング状の突起状接合部を備え、前記突起状接合部によってキャビティが構成された構造の封止キャップであって、前記封止キャップの前記突起状接合部が前記シリコン回路基板の接合部に接合された前記封止キャップとを有し、
前記電子部品が前記封止キャップのキャビティ内に気密封止されていることを特徴とする。
【０００９】
本発明の電子部品実装構造体では、インターポーザとしてシリコン回路基板が使用され、該シリコン回路基板には貫通電極が設けられており、その両面側の配線層が貫通電極を介して相互接続されている。シリコン回路基板上には電子部品（半導体素子、撮像素子又はＭＥＭＳ素子）が実装又は形成されており、電子部品の外側のシリコン基板の部分には基板が露出する接合部が設けられている。そして、リング状の突起状接合部とキャビティが設けられた封止キャップの突起状接合部（ガラス）がシリコン回路基板の接合部に陽極接合されている。このようにして、貫通電極が設けられたシリコン回路基板上に実装又は形成された電子部品が封止キャップのキャビティ内に気密封止されている。
【００１０】
本発明では、シリコン回路基板を使用することで高密度の配線形成が可能になると共に、貫通電極を設けることで配線長が短くなり電子部品の高速化に容易に対応できるようになる。しかも、シリコン回路基板に封止キャップを容易に接合して設けることができるので、外気からの水分などによって信頼性が損なわれる電子部品を実装する場合であっても、電子部品を容易に気密封止してその信頼性を向上させることができる。さらには、インターポーザとしてシリコン回路基板を使用することから、電子部品（シリコンチップ）とインターポーザとの熱膨張係数を同一に設定することができるので、熱応力の発生が抑制される。これにより、応力に弱い電子部品（シリコンチップ）を実装する場合であっても半導体素子の信頼性を向上させることができる。
【発明の効果】
【００１１】
以上説明したように、本発明では、貫通電極が設けられたシリコン回路基板上に実装又は形成される電子部品を封止キャップで容易に気密封止できるので、電子部品の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１３】
（第１の実施の形態）
図１〜図４は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図、図５は同じく電子部品実装構造体を示す断面図である。まず、図１（ａ）に示すように、シリコン基板として厚みが６２５μｍ程度のシリコンウェハ１０を用意し、続いて図１（ｂ）に示すように、ＢＧ（バックグラインダー）によってシリコンウェハ１０の一方の面を研削することにより、５０〜３００μｍ（好適には２００μｍ程度）の厚みに薄型化されたシリコンウェハ１０を得る。シリコンウェハ１０には複数の素子搭載領域（又は素子形成領域）が画定されており、後工程で分割されて個々の電子部品実装構造体が得られる。
【００１４】
続いて、図１（ｃ）に示すように、シリコンウェハ１０上に開口部が設けられたマスク（不図示）を形成し、その開口部を通してシリコン基板１０をＲＩＥでエッチングすることにより、シリコンウェハ１０の厚み方向に貫通するスルーホール１０ａを形成する。スルーホール１０ａの径は、例えば３０〜６０μｍに設定される。その後に、マスクが除去される。
【００１５】
さらに、図１（ｄ）に示すように、シリコンウェハ１０を熱酸化することにより、シリコンウェハ１０の両面及びスルーホール１０ａの内面に膜厚が５００ｎｍ程度のシリコン酸化層からなる絶縁層１２を形成する。あるいは、ＣＶＤによりシリコンウェハ１０の全面にシリコン酸化層やシリコン窒化層を形成して絶縁層１２としてもよい。
【００１６】
続いて、図１（ｅ）に示すように、シリコンウェハ１０の各素子搭載領域の周縁部にリング状の開口部が設けられたレジスト膜（不図示）を形成し、その開口部を通してバッファードフッ酸などで絶縁層１２をエッチングすることにより、絶縁層１２に開口部１２ａを形成する。これにより、シリコンウェハ１０の各素子搭載領域の周縁部にシリコンウェハ１０がリング状に露出して接合部１０ｂとなる。その後に、レジスト膜が除去される。シリコンウェハ１０の接合部１０ｂは、後に説明するように、シリコンウェハ１０の各素子搭載領域の周縁部に封止キャップ（ガラス）を陽極接合するために形成される。
【００１７】
次いで、図２（ａ）に示すように、シリコンウェハ１０の下面にドライフィルムレジスト１３を介して銅箔１４を貼着した後に、シリコンウェハ１０のスルーホール１０ａの下のドライフィルムレジスト１３を現像によって除去してスルーホール１０ａの下側に銅箔１４を露出させる。このようにして、銅箔１４の上にスルーホール１０ａを備えたシリコンウェハ１０が配置される。
【００１８】
さらに、図２（ｂ）に示すように、銅箔１４をめっき給電層に利用する電解めっきによりシリコンウェハ１０のスルーホール１０ａの下部から上部にかけて金属（Ｃｕ）めっきを施すことにより、貫通電極１６を形成する。その後に、図２（ｃ）に示すように、銅箔１４及びドライフィルムレジスト１３がシリコンウェハ１０から除去される。銅箔１４はＨ２ＳＯ４／Ｈ２Ｏ２溶液によってエッチングされて除去され、ドライフィルムレジスト１３はアルカリ（ＮａＯＨ）溶液によって剥離されて除去される。
【００１９】
続いて、図２（ｄ）に示すように、シリコンウェハ１０の上面及び下面から突出する貫通電極１６の上部及び下部を研磨によってそれぞれ除去して、シリコンウェハ１０の上面側及び下面側を平坦化する。
【００２０】
次いで、図２（ｅ）に示すように、シリコンウェハ１０の両面側にスパッタ法によって膜厚が５０ｎｍのクロム（Ｃｒ）層と膜厚が７５０ｎｍの銅（Ｃｕ）層とを順次成膜することにより、シリコンウェハ１０の両面側にシード層１８をそれぞれ得る。さらに、シリコンウェハ１０の上面側のシード層１８の上に保護シート２０を貼着する。
【００２１】
その後に、図３（ａ）に示すように、シリコンウェハ１０の下面側のシード層１８上に開口部２２ａが設けられたレジスト膜２２を形成する。レジスト膜２２の開口部２２ａは、シリコンウェハ１０の下面側に形成される下側配線層が形成される部分に形成される。
【００２２】
次いで、同じく図３（ａ）に示すように、シリコンウェハ１０の下面側のシード層１８をめっき給電層として利用する電解めっきにより、レジスト膜２２の開口部２２ａ内に膜厚が例えば５μｍ程度のＣｕなどからなる金属層２４を形成する。さらに、図３（ｂ）に示すように、レジスト膜２２を除去した後に、金属層２４をマスクにしてシード層１８をエッチングする。これにより、金属層２４とシード層１８とにより構成され、貫通電極１６の下部に電気的に接続される下側配線層２６が得られる。
【００２３】
次いで、図３（ｃ）に示すように、シリコンウェハ１０の下面側に、下側配線層２６上に開口部２８ａが設けられたパッシベーション膜２８を形成する。パッシベーション膜２８の形成方法としては、スピンコート法によって膜厚が１０μｍ程度の感光性ポリイミド樹脂を塗布し、露光・現像を行った後に、３５０℃の雰囲気でキュアを行って硬化させる。さらに、シリコンウェハ１０の上面側のシード層１８、貫通電極１６及び下側配線層２６をめっき給電経路として使用する電解めっきにより、パッシベーション膜２８の開口部２８ａ内の下側配線層２６の部分にＮｉ／Ａｕめっき（膜厚が例えば２μｍ／０．５μｍ）を施すことにより外部接続用パッド３０とする。
【００２４】
続いて、図３（ｄ）に示すように、保護シート２０をシリコンウェハ１０から除去した後に、上述した下側配線層２６の金属層２４の形成方法と同様に、シリコンウェハ１０の上面側のシード層１８上に開口部２３ａが設けられたレジスト膜２３を形成し、シリコンウェハ１０の上面側のシード層１８をめっき給電層に利用する電解めっきにより、レジスト膜２３の開口部２３ａにＣｕなどからなる金属層２５及びＮｉ／Ａｕめっき層３１を順次形成する。金属層２５の膜厚は例えば５μｍであり、Ｎｉ／Ａｕめっき層３１の膜厚は例えば２μｍ／０．５μｍである。
【００２５】
その後に、図４（ａ）に示すように、レジスト膜２３を除去した後に、Ｎｉ／Ａｕめっき層３１及び金属層２５をマスクにしてシード層１８をエッチングすることにより、シリコンウェハ１０の上面側にＮｉ／Ａｕめっき層３１、金属層２５及びシード層１８から構成され、貫通電極１６の上部に電気接続される上側配線層３２を得る。
【００２６】
これにより、シリコンウェハ１０の両面側に形成された上側配線層３２と下側配線層２６とが貫通電極１６を介して相互接続された構造体が得られる。以上により、本実施形態の電子部品実装構造体を構成するためのインターポーザとなるシリコン回路基板１が得られる。
【００２７】
次いで、図４（ｂ）に示すように、金（Ａｕ）からなるスタッドバンプ４０ａを備えた半導体素子４０を用意し、半導体素子４０のスタッドバンプ４０ａを上側配線層３２のＮｉ／Ａｕめっき層３１に超音波接合によって接合する。半導体素子４０としては、その厚みが５０〜１００μｍ程度のシリコンチップなどが使用される。さらに、同じく図４（ｂ）に示すように、シリコンウェハ１０の下面側にフラックスを塗布し、下側配線層２６上の外部接続用パッド３０にはんだボールを搭載した後に、フラックスを洗浄することにより、下側配線層２６に電気接続される外部接続端子３４を形成する。
【００２８】
続いて、図４（ｃ）に示すように、複数のキャビティ５０ａが設けられた構造のガラス一体型の封止キャップ基板５０を用意する。封止キャップ基板５０には、ガラスウェハ上に格子状に繋がって配置された突起状接合部５０ｂが形成され、それによって複数のキャビティ５０ａが構成されている。そして、封止キャップ基板５０の突起状接合部５０ｂは、上述したシリコンウェハ１０の接合部１０ｂ（各素子搭載領域の周縁部）に対応する部分に設けられ、またキャビティ５０ａは半導体素子４０が収容される部分に対応して設けられている。
【００２９】
封止キャップ基板５０の突起状接合部５０ｂ及びキャビティ５０ａは、ガラスウェハの上に所要の開口部を備えたマスクが形成され、その開口部に露出するガラスウェハの部分がサンドブラスト法によって加工されて形成される。あるいは、所要の型に溶融したガラスを流し込むことによって、同様な構造の封止キャップ基板５０を作成してもよい。
【００３０】
次いで、同じく図４（ｃ）に示すように、封止キャップ基板５０の各突起状接合部５０ｂをシリコンウェハ１０の各素子搭載領域の接合部１０ｂに陽極接合によって接合する。陽極接合の条件としては、例えば、シリコンウェハ１０及び封止キャップ基板５０を３００〜４００℃に加熱した状態で、両者の間に５００Ｖ〜１ＫＶの電圧を印加する。これによって、シリコンウェハ１０と封止キャップ基板５０（ガラス）との間に大きな静電引力が発生し、それらの界面で化学結合することによって封止キャップ基板５０の突起状接合部５０ｂがシリコンウェハ１０の接合部１０ｂに接合される。また、陽極接合は、真空雰囲気で行われ、封止キャップ基板５０のキャビティ５０ａ内が真空状態となった状態で、半導体素子５０が封止キャップ基板５０のキャビティ５０ａに収容されて気密封止される。なお、真空雰囲気で動作させる必要がない電子部品を使用する場合は、キャビティ５０ａが大気雰囲気になるようにしてもよい。
【００３１】
その後に、図５に示すように、シリコンウェハ１０及び封止キャップ基板５０を各素子搭載領域が得られるように切断して分割することにより、個々の電子部品実装構造体２を得る。
【００３２】
図５に示すように、本実施形態の電子部品実装構造体２では、インターポーザとしてシリコン回路基板１が使用されている。シリコン回路基板１では、シリコン基板１０ｘにスルーホール１０ａが設けられており、シリコン基板１０ｘの両面及びスルーホール１０ａの内面が絶縁層１２で被覆されている。また、シリコン基板１０ｘのスルーホール１０ａ内には貫通電極１６が形成されている。さらに、シリコン基板１０ｘの上面側の絶縁層１２上には貫通電極１６に電気接続された上側配線層３２が形成され、同じく下面側の絶縁層１２上には貫通電極１６に電気接続された下側配線層２６が形成されている。このようにして、シリコン回路基板１では、上側配線層３２と下側配線層２６とが貫通電極１６を介して相互接続されている。
【００３３】
さらに、シリコン基板１０ｘの下面側には下側配線層２６上に開口部２８ａが設けられたパッシベーション膜２８が形成されており、その開口部２８ａの下側配線層２６の部分には外部接続用パッド３０が形成されている。そして、下側配線層２６上の外部接続用パッド３０に外部接続端子３４が設けられている。
【００３４】
また、シリコン基板１０ｘの周縁部の絶縁層１２の部分にはリング状の開口部１２ａが設けられており、これによって開口部１２ａ内にシリコン基板１０ｘ接合部１０ｂが画定されている。
【００３５】
さらに、シリコン回路基板１の上側配線層３２のＮｉ／Ａｕめっき層３１には半導体素子４０のスタッドバンプ４０ａがフリップチップ接合されている。そして、シリコン基板１０ｘの周縁部の接合部１０ｂに中央主要部にキャビティ５０ａが設けられたガラスからなる封止キャップ５０ｘの突起状接合部５０ｂが陽極接合によって接合されている。このようにして、シリコン回路基板１上に実装された半導体素子４０は、封止キャップ５０ｘのキャビティ５０ａ内に収容されて気密封止されている。
【００３６】
本実施形態では、インターポーザとしてシリコン回路基板１を使用するので、高密度の配線を容易に形成でき、高性能の半導体素子４０の実装が可能になる。さらには、貫通電極１６によってシリコン回路基板１の両面側を導通可能にしているので、配線長が短くなり、高周波用途の電子部品では信号速度の高速化に対応できるようになる。
【００３７】
本実施形態で使用される半導体素子４０は、例えば、多層配線などの絶縁層として低誘電率（low-k）の絶縁材料が使用された高性能なものであり、外部応力や外気からの水分によって絶縁層の信頼性の低下が懸念されるものである。本実施形態では、そのような高性能な半導体素子４０をシリコン回路基板１上に実装し、封止キャップ５０ｘ内に半導体素子４０を収容して気密封止することができる。従って、封止キャップ５０ｘによって外気からの水分などの侵入をブロックすることができるので、そのような特性を有する半導体素子４０であっても十分な信頼性を確保した状態で実装することが可能になる。
【００３８】
また、シリコン回路基板１とその上に実装される半導体素子４０（シリコンチップ）とは熱膨張係数を同一に設定できることから、熱膨張係数の違いに基づく熱応力の発生が抑えられるので、半導体素子４０の信頼性を向上させることができる。しかも、半導体素子４０とシリコン回路基板１との隙間には半導体素子４０（シリコンチップ）と熱膨張係数の異なるアンダーフィル樹脂を充填せずに空洞が残った状態とすることにより、熱応力が極力発生しない構成とすることができる。
【００３９】
また、キャビティ５０ａが設けられたガラス製の封止キャップ５０ｘをシリコン回路基板１に陽極接合によって固着するようにしたので、シリコン回路基板１に実装される半導体素子４０を低コストで容易に気密封止することができる。
【００４０】
図６には第１実施形態の変形例の電子部品実装構造体２ａが示されている。図６に示すように、変形例の電子部品実装構造体２ａで使用される封止キャップ５０ｙは、中央主要部にキャビティ５０ａが設けられたシリコン部５１と、シリコン部５１のキャビティ５０ａが設けられた面（キャビティ５０ａの内面及び突起状接合部５０ｂの先端部）に形成されたガラス部５２とによって構成されている。そして、封止キャップ５０ｙの突起状接合部５０ｂの先端のガラス部５２がシリコン基板１０ｘの接合部１０ｂに陽極接合されている。そのような封止キャップ５０ｙを得るには、まず、キャップ用シリコン基板の上に開口部を備えたマスクを形成し、その開口部を通してキャップ用シリコン基板をＲＩＥでエッチングしてキャビティ５０ａ及び突起状接合部５０ｂを形成する。その後に、キャビティ５０ａが設けられた面側からキャップ用シリコン基板にＳｉＯ２をスパッタ法によって形成してガラス部５２を得る。そして、上述した図４（ｃ）の工程で、キャップ用シリコン基板の突起状接合部５０ｂの先端のガラス部５２をシリコンウェハ１０の接合部１０ｂに陽極接合すればよい。
【００４１】
なお、本実施形態で使用できる封止キャップは、シリコン基板１０ｘの接合部１０ｂに陽極接合できるものであればよいので、図６の封止キャップ５０ｙにおいて少なくとも突起状接合部の先端部（接合部）にガラスが設けられていればよい。また、図６の封止キャップ５０ｙにおいてシリコン部５１の代わりに金属などの他の材料を使用してもよい。
【００４２】
（第２の実施の形態）
図７は本発明の第２実施形態の電子部品実装構造体を示す断面図である。第２実施形態では、電子部品としてＣＭＯＳセンサなどの撮像素子がシリコン回路基板に実装され、封止キャップによって同様に気密封止される。第２実施形態では、第１実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
【００４３】
図７に示すように、第２実施形態の電子部品実装構造体２ｂでは、第１実施形態と同様な構成のシリコン回路基板１の絶縁層１２の上に、撮像素子４１がその撮像部４１ａが上側になった状態で接着層（不図示）によって固着されている。撮像素子１４としては、ＣＣＤ型やＣＭＯＳ型などの半導体イメージセンサが使用される。
【００４４】
また、撮像素子４１の上面側の接続部がワイヤ４２によってシリコン回路基板１の上側配線層３２に電気的に接続されている。さらに、シリコン基板１０ｘの接合部１０ｂに、中央主要部にキャビティ５０ａが設けられたガラスからなる封止キャップ５０ｘの突起状接合部５０ｂが陽極接合されている。これによって、撮像素子４１が封止キャップ５０ｘのキャビティ５０ａ内に収容されて気密封止されている。そして、外部の光が透明の封止キャップ５０ｘを介して撮像素子４１の撮像部４１ａに入射され、これに基づいて撮像素子４１が撮像信号を出力して画像が得られる。
【００４５】
あるいは、撮像素子１４の他に、半導体レーザ素子や受光素子などの光半導体素子がそれらの発光面又は受光面が上側になった状態で実装され、同様に封止キャップ５０ｘで気密封止された子構成としてもよい。
【００４６】
第２実施形態は第１実施形態と同様な効果を奏する。
【００４７】
（第３の実施の形態）
図８は本発明の第３実施形態の電子部品実装構造体を示す断面図である。
【００４８】
第３実施形態では、電子部品としてＭＥＭＳ素子がシリコン回路基板に形成され、封止キャップによって同様に気密封止される。第２実施形態では、第１実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
【００４９】
図８に示すように、第２実施形態の電子部品実装構造体２ｃでは、第１実施形態と同様な構成のシリコン回路基板１の上側配線層３２上にビアホール３６ａが設けられた保護層３６が形成されている。そして、そのビアホール３６ａを介して上側配線層３２に電気接続された２層目配線層３８が保護層３６上に形成されている。保護層１４上には、ＭＥＭＳ素子として、支点付きの可動部（カンチレバー）４２ａを備えたスイッチ素子４２が形成されている。さらに、スイッチ素子４２の可動部４２ａの両端部に対応する保護層１６上の部分に電極３９がそれぞれ設けられている。
【００５０】
スイッチ素子４２では、保護層３８の内部に設けられた平面状のコイル（不図示）の作用によって、磁性合金で作成した可動部４２ａに駆動エネルギーが供給され、可動部４２ａが傾いて電極３９に接触するとスイッチ回路がＯＮになる仕組みになっている。
【００５１】
第３実施形態では、そのような構成のスイッチ素子４２がシリコン回路基板１に形成されており、第１実施形態と同様に、ガラスからなる封止キャップ５０ｘの突起状接合部５０ｂがシリコン基板１０ｘの接合部１０ｂに陽極接合されている。これによって、スイッチ素子４２が封止キャップ５０ｘのキャビティ５０ａ内に収容されて気密封止されている。
【００５２】
ＭＥＭＳ素子としてスイッチ素子４２を例示したが、加速度センサやＤＭＤ（デジタルミラーデバイス）などがシリコン回路基板１に形成され、同様に封止キャップ５０ｘによって気密封止された形態としてもよい。
【００５３】
第３実施形態においても、ＭＥＭＳ素子として透明な封止キャップ５０ｘを必ずしも必要としないものを使用する場合は、第１実施形態の変形例のようにシリコン部５１のキャビティ５０ａ側の面にガラス部５２が設けられた封止キャップ５０ｙを使用してもよい。
【００５４】
第３実施形態は、第１実施形態と同様な効果を奏する。
【図面の簡単な説明】
【００５５】
【図１】図１（ａ）〜（ｅ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。
【図２】図２（ａ）〜（ｅ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。
【図３】図３（ａ）〜（ｄ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その３）である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造体の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第１実施形態の電子部品実装構造体を示す断面図である。
【図６】図６は本発明の第１実施形態の変形例の電子部品実装構造体を示す断面図である。
【図７】図７は本発明の第２実施形態の電子部品実装構造体を示す断面図である。
【図８】図８は本発明の第３実施形態の電子部品実装構造体を示す断面図である。
【符号の説明】
【００５６】
１…シリコン回路基板、２，２ａ，２ｂ，２ｃ…電子部品実装構造体、１０…シリコンウェハ、１０ｘ…シリコン基板、１０ａ…スルーホール、１０ｂ…接合部、１２…絶縁層、１２ａ，２２ａ，２３ａ，２８ａ…開口部、１３…ドライフィルムレジスト、１４…銅箔、１６…貫通電極、１８…シード層、２０…保護シート、２２，２３…レジスト膜、２４，２５…金属層、２６…下側配線層、２８…パッシベーション膜、３０…外部接続用パッド、３１…Ｎｉ／Ａｕ層、３２…上側配線層、３４…外部接続端子、３６…保護層、３６ａ…ビアホール、３８…２層目配線層、４０…半導体素子、４０ａ…スタッドバンプ、４１…撮像素子、４１ａ…撮像部、４２…スイッチ素子、４２ａ…可動部、５０…封止キャップ基板、５０ａ…キャビティ、５０ｂ…突起状接合部、５０ｘ，５０ｙ…封止キャップ、５１…シリコン部、５２…ガラス部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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