(57)【要約】【課題】  放射ノイズ低減とアナログ制御信号精度とのトレードオフ対策。【解決手段】  システムコントローラーチップに供給する電源電圧にリップルを重畳することにより、動作クロックの周波数拡散を発生させて放射ノイズの低減を図る。システムチップから出力する信号の電圧安定化のために、チップ外部にゲートを設けて安定した電源で駆動する。【選択図  】図１【特許請求の範囲】
【請求項１】
ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子に供給する電源電圧にリップルを重畳することにより、ＡＳＩＣ内部の電源ライン及びロジック回路信号の動作周波数の安定性を低下させ、ＡＳＩＣ内部回路動作周波数のジッタ-成分を増加させる事により、ＡＳＩＣ及び電子回路基板からのＥＭＩ（放射ノイズ）を低減させることを特徴としたＥＭＩ対策方法。
【請求項２】
複数の電源端子を有するＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの各電源端子毎に異なる電圧変動量の電源を供給することにより、ＡＳＩＣ内部の各回路ブロック毎に異なる動作周波数の拡散量を発生させる事を特徴とした請求項１に記載のＥＭＩ対策方法。
【請求項３】
ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子に供給する電源電圧にリップルを重畳するために、供給する電源をＤＣ／ＤＣコンバーターにより生成し、また電源ラインとＧＮＤ間に挿入するコンデンサの容量を電源電圧安定化に必要な値より小さく設定する事を特徴とした請求項１に記載のＥＭＩ対策方法。
【請求項４】
ＡＳＩＣ（集積回路）から出力される信号の電圧精度を高めるために、ＡＳＩＣの外部にロジックゲート素子を設け、ＡＳＩＣから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、該ロジックゲートの駆動電源の電圧変動値は、該ＡＳＩＣを駆動する電源の電圧変動値よりも小さくすることを特徴とした請求項１に記載のＥＭＩ対策方法。
【請求項５】
請求項１において、ＡＳＩＣ内部の電源ライン及びロジック回路信号に生じさせる電圧変動値は１０ｍＶから２００ｍＶ程度である事を特徴としたＥＭＩ対策方法。
【請求項６】
請求項１において、ＡＳＩＣ内部の電源ライン及びロジック回路信号に生じさせる回路動作周波数の偏差は数ｐｐｍから数百ｐｐｍ程度である事を特徴としたＥＭＩ対策方法。
【請求項７】
ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子に供給する電源電圧にリップルを重畳することにより、ＡＳＩＣ内部の電源ライン及びロジック回路信号の動作周波数の安定性を低下させ、ＡＳＩＣ内部回路動作周波数のジッタ-成分を増加させる事により、ＡＳＩＣ及び電子回路基板からのＥＭＩ（放射ノイズ）を低減させることを特徴としたＥＭＩ対策回路。
【請求項８】
複数の電源端子を有するＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの各電源端子毎に異なる電圧変動量の電源を供給することにより、ＡＳＩＣ内部の各回路ブロック毎に異なる動作周波数の拡散量を発生させる事を特徴とした請求項１に記載のＥＭＩ対策回路。
【請求項９】
ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子に供給する電源電圧にリップルを重畳するために、供給する電源をＤＣ／ＤＣコンバーターにより生成し、また電源ラインとＧＮＤ間に挿入するコンデンサの容量を電源電圧安定化に必要な値より小さく設定する事を特徴とした請求項１に記載のＥＭＩ対策回路。
【請求項１０】
ＡＳＩＣ（集積回路）から出力される信号の電圧精度を高めるために、ＡＳＩＣの外部にロジックゲート素子を設け、ＡＳＩＣから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、該ロジックゲートの駆動電源の電圧変動値は、該ＡＳＩＣを駆動する電源の電圧変動値よりも小さくすることを特徴とした請求項１に記載のＥＭＩ対策回路。
【請求項１１】
請求項１において、ＡＳＩＣ内部の電源ライン及びロジック回路信号に生じさせる電圧変動値は１０ｍＶから２００ｍＶ程度である事を特徴としたＥＭＩ対策回路。
【請求項１２】
請求項１において、ＡＳＩＣ内部の電源ライン及びロジック回路信号に生じさせる回路動作周波数の偏差は数ｐｐｍから数百ｐｐｍ程度である事を特徴としたＥＭＩ対策回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路基板からのＥＭＩ（放射ノイズ）を低減させる方法及びその回路に関するものである。
【背景技術】
【０００２】
従来、電子回路基板からのＥＭＩ（放射ノイズ）を低減させる手段として、
電子ロジック回路の周波数を変調して分散低減させるためにＳＳＣＧ（スペクトラム拡散クロックジェネレータ）をシステムクロックに使用する方法があった。また１つのＡＳＩＣ（集積回路）内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはＳＳＣＧオフのクロックを使用する必要がある場合があり、そのためＡＳＩＣ内部でＳＳＣＧオンのクロックとＳＳＣＧオフのクロックをブロックごとに使い分けているのが一般的である。
【０００３】
また、リップルノイズや電圧変動に弱いブロックや、逆にリップルノイズや電圧変動の発生源となるブロックが存在しているために、該機能ブロックごとにそれぞれ別の電源端子を設け、それぞれ別の電源を供給する構成が一般的である。
【０００４】
又、従来例としては、例えば特許文献１をあげることが出来る。
【特許文献１】特開２００２−３５９５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記従来技術では、ＳＳＣＧ（スペクトラム拡散クロックジェネレータ）をシステムクロックに使用するためにコストアップの要因となっていた。また１つのＡＳＩＣ（集積回路）内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはＳＳＣＧオフのクロックを使用する必要があり、そのためＡＳＩＣ内部でＳＳＣＧオンのクロックとＳＳＣＧオフのクロックをブロックごとに使い分ける必要があるため回路構成が複雑になっていた。
【０００６】
また、リップルノイズや電圧変動に弱いブロックや、逆にリップルノイズや電圧変動の発生源となるブロックが存在しているために、該機能ブロックごとにそれぞれ別の電源端子を設け、それぞれ別の電源を供給する必要が生じていた。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために本発明は、ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子に供給する電源電圧にリップルを重畳することにより、ＡＳＩＣ内部回路動作周波数のジッタ-成分を増加させ、それによってＡＳＩＣ及び電子回路基板からのＥＭＩ（放射ノイズ）を低減させることを特徴の１つとしている。
【０００８】
また、ＡＳＩＣ（集積回路）内部の電圧変動が大きくてもＡＳＩＣ（集積回路）から出力される信号の電圧精度を高めるために、ＡＳＩＣの外部にロジックゲート素子を設け、ＡＳＩＣから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、また該ロジックゲートの駆動電源の電圧変動値は、該ＡＳＩＣを駆動する電源の電圧変動値よりも小さくすることをもう１つの特徴としている。
【発明の効果】
【０００９】
本発明によって、ＳＳＣＧ（スペクトラム拡散クロックジェネレータ）を用いる事無く簡易的な方法で電子回路の駆動周波数のスペクトラム拡散を図ることができ、その結果ＥＭＩ（放射ノイズ）の低減が可能となる。またＡＳＩＣ内部で機能ブロックごとの駆動電源端子が分離できていなかった場合でも、外部にロジックゲート素子を追加することにより、必要な信号のみを選択的に電源電圧の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
（実施例１）
以下、図面を参照して本発明の実施の形態について説明する。
【００１１】
図１は本発明の実施例１の形態を示す画像形成装置の電子回路のブロック図である。図１において１１０はシステムチップであり、１０１．ＣＰＵコア部、１０２．ＵＳＢ−Ｉ／Ｆ部、１０３．メモリコントロール部、１０４．Ｉ／Ｏ部、１０５．ＰＬＬ回路、等、各機能ブロックからなる。該各機能ブロックごとにそれぞれ電源供給端子Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３，Ｖｄｄ４，Ｖｄｄ５を備える。
【００１２】
Ｖｄｄ１はＣＰＵコア部の電源供給端子であり、通常低電圧である場合が多く本実施例では１．５Ｖで駆動するものとする。またＣＰＵコア部の動作は高速であり、消費電流も大きいのでＶｄｄ１にはある程度の低インピーダンスと供給能力が必要とされる。Ｖｄｄ１は１１２のＤＣ／ＤＣコンバーターで生成する。
【００１３】
Ｖｄｄ２はＵＳＢ−Ｉ／Ｆ部の電源供給端子であり、リップルの許容量は少ないので、接続されるパスコンの容量やインピーダンス、また基板のパターンには細心の注意を払う必要がる。Ｖｄｄ２は１１３のＤＣ／ＤＣコンバーターで生成する。
【００１４】
Ｖｄｄ３はメモリ制御部の電源供給端子であり、本実施例ではＳＤＲＡＭが接続され３．３Ｖで駆動するものとする。メモリ制御部も高速動作であり消費電流も大きくリップルノイズの発生源となるため、接続されるパスコンの容量は０．１ｕＦかそれ以上が使用される。またリップルを許容しないＵＳＢ−Ｉ／Ｆ用Ｖｄｄ２等とは分離する必要がある。Ｖｄｄ３は１１４のＤＣ／ＤＣコンバーターで生成する。
【００１５】
Ｖｄｄ４はＩ／Ｏ部の電源供給端子であり、本実施例では電源電圧は３．３Ｖとする。通常ＣＰＵコア部やメモリコントロール部と比べると低速動作であり、そのため消費電流も少ない。しかし稀に高い電圧精度を要求するＩ／Ｏ信号がある場合がある。Ｖｄｄ４は１１５のＤＣ／ＤＣコンバーターで生成する。
【００１６】
Ｖｄｄ５は１１０のシステムチップを動作させるメインクロックを生成するための１０５の周波数逓倍回路に供給する電源供給端子である。１０５の周波数逓倍回路は１０６の発振器からのベースクロック入力信号を逓倍してシステムクロックを生成する。その際にＶｄｄ５の電圧が安定していないと出力されるシステムクロックの周波数にジッターが生じてしまう。Ｖｄｄ５は１１６のＤＣ／ＤＣコンバーターで生成する。
【００１７】
本発明の特徴の１つは、特にこの１０５の周波数逓倍回路に供給する電源のＶｄｄ５をＤＣ／ＤＣコンバーターで生成する際に、許容される範囲内のなるべく大きい電圧リップルを重畳させることによりシステムクロックの周波数にジッターを生じさせて、システムの動作周波数のスペクトラム拡散をさせて放射ノイズの発生を抑えるものである。
【００１８】
しかしながらここで、内部のロジック動作電圧が変動するということはＡＣ特性のマージン減少につながり、また外部静電やＡＣラインノイズや雷サージなどの外来ノイズにも弱くなるという欠点もあるので、電圧変動量は慎重に決定する必要がある。電子デバイスの性質は温度依存性があるので温度変化も考慮し、デバイスの個体差も考慮する必要がある。また電源端子部での電圧変動測定値よりもデバイス内部の電圧変動の方が大きくなるので注意が必要である。
【００１９】
１０７はシステムチップの外部に設け、Ｉ／Ｏ部から出力される制御信号に対して挿入するロジックゲート素子である。実施例１では単なるＯＲゲートで片側をＬに固定したものである。本発明においては該ロジックゲート素子の挿入は駆動能力アップを目的としたバッファー挿入ではなく、あくまで出力信号の電圧精度アップを目的としたものであるので、ＡＳＩＣの出力バッファーの駆動能力よりも高い駆動能力のあるロジックゲート素子を使用するとは限らない。
【００２０】
実施例１ではＣＣＤ制御信号に対してロジックゲート素子を挿入した。Ｖｄｄ６が該ロジックゲート素子の電源供給端子であり、出力信号の電圧安定化のためにＶｄｄ６とＧＮＤ間に接続されるパスコンＣ６の容量は１ｕＦから１０ｕＦと大きくする。またＶｄｄ６は１１７の３端子レギュレーターで生成する。
【００２１】
図２はＶｄｄ１〜Ｖｄｄ６の電源電圧波形を示すものである。ＤＣ／ＤＣコンバーターで生成したＶｄｄ１〜Ｖｄｄ５はスイッチング周期の電圧リップルが見られるが、３端子レギュレーターで生成したＶｄｄ６は電圧リップルは無く安定している。
【００２２】
１０７のロジックゲート素子で信号電圧の変動を抑えたＣＣＤ制御信号は、デジタル信号であるが位相の変動や電圧の変動に大変大きく影響を受ける信号である。ＣＣＤ制御信号は実施例１の装置構成においては５００ｍｍ程度と長く引き回され、ケーブルの容量成分が大きいために信号がかなり鈍ってしまう。
【００２３】
１３０がＣＣＤユニットである。図３はＣＣＤ制御信号の電圧安定化の効果を示す図である。図３の３０１はＣＣＤ制御信号の１つであるｃｌｍｐ信号のＡＳＩＣ（１１０）の出力端子の内部の出力バッファー前の波形である。ＡＳＩＣの出力は方形波であるが２０ｍＶから１００ｍＶ程度の電圧変動がある。
【００２４】
３０２はロジックゲート素子（１０７）を設けなかった場合のＣＣＤ基板の入力端子の波形である。ＡＳＩＣの出力は方形波であるがＣＣＤ基板との間の接続ケーブルは約５００ｍｍと長く容量成分が大きいために立ち上がり立下りがかなり鈍ってしまう。３０１のＡＳＩＣの出力信号の電圧降下がそのまま３０２のＣＣＤ基板の入力端子位置の電圧降下となる。３０３はＣＣＤ基板上のバッファー通過後の波形であり、３０２のＣＣＤ基板の入力端子の電圧降下がそのまま３０３のＣＣＤ基板上のバッファー通過後の信号の遅延となる事がわかる。
【００２５】
図３の３０４はＣＣＤ制御信号の１つであるｃｌｍｐ信号のＡＳＩＣ（１１０）の出力端子の後段にロジックゲート素子（１０７）を設けた場合の波形イメージである。ＡＳＩＣの出力は方形波でロジックゲート素子（１０７）によって２０ｍＶから１００ｍＶ程度の電圧変動がなくなる。ＣＣＤ基板との間の接続ケーブルは約５００ｍｍと長く容量成分が大きいために立ち上がり立下りがかなり鈍ってしまう。３０５はＣＣＤ基板の入力端子の波形であり、３０４のロジックゲート素子（１０７）の出力信号の電圧降下が無いので３０５のＣＣＤ基板の入力端子位置の電圧降下は発生しない。３０６はＣＣＤ基板上のバッファー通過後の波形であり、３０５のＣＣＤ基板の入力端子位置の電圧降下が無いので３０６のＣＣＤ基板上のバッファー通過後の信号の遅延は発生しない。
【図面の簡単な説明】
【００２６】
【図１】本発明実施例の画像形成装置の電子回路のブロック図である。
【図２】本発明実施例の画像形成装置の電子回路基板上で各機能ブロックごとに供給している電源電圧を示す図である。
【図３】本発明実施例のロジックゲート素子を設けなかった場合のＩ／Ｏ制御信号波形と、ロジックゲート素子を設けた場合のＩ／Ｏ制御信号波形を示す図である。
【符号の説明】
【００２７】
１１０  ＡＳＩＣ（集積回路）
１０７  ロジックゲート素子
１３０  ＣＣＤユニット
１０１  ＣＰＵｃｏｒｅ
１０２  ＵＳＢ−Ｉ／Ｆ
１０３  メモリＩ／Ｆ
１０４  Ｉ／Ｏ−Ｉ／Ｆ
１０５  ＰＬＬ回路
１０６  クロック発振回路
１０８  メモリ
１０９  周辺回路（プリンター、表示部、等）
【図１】
2007043554.tif 000002
【図２】
2007043554.tif 000003
【図３】
2007043554.tif 000004