(57)【要約】    【課題】  外部信号を増加させることなく電源電圧低下時の誤動作を防止すること。    【解決手段】  第１及び第２の信号線(51,52)と、一方電極側が第２の信号線と接続される強誘電体キャパシタ(53)と、第１の信号線に参照電位を与える参照電位発生部(54)と、第１及び第２の信号線の間に接続されるセンスアンプ(55)と、ＣＳｂ信号を所定時間だけ遅延させる遅延回路(56)と、ＣＳｂ信号が第１電位から第２電位に変化したときに、強誘電体キャパシタの一方電極側に高レベル、他方電極側に低レベルの電位をそれぞれ与えて電荷の書き込みを行い、次いで、強誘電体キャパシタの他方電極側に高レベル、一方電極側に低レベルの電位をそれぞれ与えて電荷の読み出しを行い、その後センスアンプを作動させる読み出し／書き込み回路(59)と、遅延回路の出力端子及び第１の信号線がそれぞれ接続されるオア回路(57)と、を備える半導体記憶装置の動作制御回路である。【選択図】    図１
2007004931.tif 000002
【特許請求の範囲】
【請求項１】
対をなす第１の信号線及び第２の信号線と、
一方電極側が前記第２の信号線と接続される強誘電体キャパシタと、
前記第１の信号線に参照電位を与える参照電位発生部と、
前記第１の信号線と前記第２の信号線の相互間に接続されるセンスアンプと、
外部から与えられるチップセレクト信号を所定時間だけ遅延させて出力する遅延回路と、
前記チップセレクト信号が第１の電位から第２の電位に変化したときに、前記強誘電体キャパシタの一方電極側に高レベル、他方電極側に低レベルの電位をそれぞれ与えて電荷の書き込みを行い、次いで、前記強誘電体キャパシタの他方電極側に高レベル、一方電極側に低レベルの電位を与え、その後前記一方電極側をハイインピーダンスとし、電荷の読み出しを行い、その後、前記センスアンプを作動させる制御を担う読み出し／書き込み回路と、
二の入力端子に前記遅延回路の出力端子及び前記第１の信号線がそれぞれ接続されるオア回路と、
を備える、半導体記憶装置の動作制御回路。
【請求項２】
前記オア回路は、二の入力端子に前記遅延回路の出力端子及び前記第１の信号線がそれぞれ接続されるノア回路と、当該ノア回路の出力信号を反転するインバータと、からなる、請求項１に記載の半導体記憶装置の動作制御回路。
【請求項３】
前記参照電位発生部は、前記強誘電体キャパシタよりも静電容量が小さいキャパシタからなる、請求項１に記載の半導体記憶装置の動作制御回路。
【請求項４】
請求項１乃至３のいずれかに記載の動作制御回路を備える半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に強誘電体記憶装置の電源オフ時の電源電圧の低下を検出し、誤動作を防止するための技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置などの不揮発性半導体記憶装置においては、データの不揮発性が特徴の１つとなっており、電源遮断時やノイズ等の影響による不意な電圧低下時など状況においてもデータが不揮発的に保持されることが期待されている。このため、上記のような状況においてデータが誤って書き換えられてしまうことを防止する必要がある。このような誤書き込みを防止する技術として、例えば、特開平１１−１２０７８１号公報（特許文献１）には、図１３等に関する説明として、ライトプロテクト機能が設けられた半導体記憶装置が記載されている。このライトプロテクト機能は、データの書き込みがなされることを望まない記憶領域（メモリブロック）を書き込み禁止状態にし、当該メモリブロックに対する誤書き込みを防止するものである。
【０００３】
【特許文献１】特開平１１−１２０７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したライトプロテクト機能を実現するためには、強誘電体記憶装置を制御するＣＰＵ等の上位装置がライトプロテクト信号を発生する必要があり、上位装置に負担をかけるという不都合がある。
【０００５】
そこで、本発明は、ライトプロテクト信号等の外部信号を増加させることなく、電源電圧低下時の半導体記憶装置の誤動作を防止することを可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の態様の本発明は、対をなす第１の信号線及び第２の信号線と、一方電極側が上記第２の信号線と接続される強誘電体キャパシタと、上記第１の信号線に参照電位を与える参照電位発生部と、上記第１の信号線と上記第２の信号線の相互間に接続されるセンスアンプと、外部から与えられるチップセレクト信号を所定時間だけ遅延させて出力する遅延回路と、上記チップセレクト信号が第１の電位から第２の電位に変化したときに、上記強誘電体キャパシタの一方電極側に高レベル、他方電極側に低レベルの電位をそれぞれ与えて電荷の書き込みを行い、次いで、上記強誘電体キャパシタの他方電極側に高レベル、一方電極側に低レベルの電位を与え、その後上記一方電極側をハイインピーダンスとし、電荷の読み出しを行い、その後、上記センスアンプを作動させる制御を担う読み出し／書き込み回路と、二の入力端子に上記遅延回路の出力端子及び上記第１の信号線がそれぞれ接続されるオア回路と、を備える、半導体記憶装置の動作制御回路である。
【０００７】
かかる構成によれば、定常状態においては外部から与えられるチップセレクト信号が所定の遅延時間を経た後にそのまま後段の半導体記憶装置へ供給される。また、電源電圧低下時には、電源電圧の低下に伴って読み出し／書き込み回路から強誘電体キャパシタに与えられる読み出し電圧が低下し、センスアンプにより増幅されて第１の信号線及び第２の信号線のそれぞれに現れる信号線電位が定常状態とは逆の状態となる現象を利用し、オア回路からの出力信号が高レベルに保たれる。これにより、電源電圧の低下に伴ってチップセレクト信号の電位が低下した際にも、オア回路から半導体記憶装置に供給される信号の電位が高レベルのままであり、半導体記憶装置が誤動作するのを回避できる。したがって、ライトプロテクト信号等の外部信号を増加させることなく、電源電圧低下時の半導体記憶装置の誤動作を防止することが可能となる。
【０００８】
上述したオア回路は、二の入力端子に上記遅延回路の出力端子及び上記第１の信号線がそれぞれ接続されるノア回路と、当該ノア回路の出力信号を反転するインバータと、からなることが好ましい。
【０００９】
これにより、ＭＯＳトランジスタを利用してオア回路を容易に実現できるので、製造プロセスの観点から好ましい。
【００１０】
上述した参照電位発生部は、上記強誘電体キャパシタよりも静電容量が小さいキャパシタからなることが好ましい。この場合、参照電位発生部としてのキャパシタは、強誘電体を用いるものに限らず、常誘電体を用いるものであってもよい。
【００１１】
これにより、参照電位発生部を簡素な構成によって実現できる。
【００１２】
第２の態様の本発明は、上述した第１の態様の本発明にかかる動作制御回路を備える半導体記憶装置（特に強誘電体記憶装置）である。また、第３の態様の本発明は、上述した半導体記憶装置を備える電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００１４】
図１は、本発明を適用した一実施形態の強誘電体記憶装置の動作制御回路の構成を説明する回路図である。図１に示す動作制御回路１は、強誘電体記憶装置に対して書き込み／読み出し制御を行うためにＣＰＵ等の上位装置（図示せず）から供給されるチップセレクト信号ＣＳｂを用いて、電源電圧の低下時における強誘電体記憶装置へのデータ誤書き込みを防止するものである。
【００１５】
具体的には、動作制御回路１は、電源電圧が低下しない通常動作時には、上位装置から供給されるチップセレクト信号ＣＳｂに代替して、当該チップセレクト信号ＣＳｂを所定時間だけ遅延させてなる内部チップセレクト信号ＣＳｂ’を強誘電体記憶装置に対して供給する。なお、本実施形態では、チップセレクト信号ＣＳｂ又はＣＳｂ’の電位が低レベル（例えば、接地電位）となったときにメモリ動作が許容されるものとする。また、動作制御回路１は、電源電圧の低下に伴って上位装置から供給されるチップセレクト信号ＣＳｂが本来の電位を保てずに電位低下を生じた際にも、ある程度の期間、強誘電体記憶装置へ供給する内部チップセレクト信号ＣＳｂ’には電位低下が生じない状態を保持する。これにより、電源電圧が低下している最中においてはメモリ動作が禁止されるので、誤書き込みが防止される。以下、動作制御回路１の構成及び動作について更に詳細に説明する。
【００１６】
図１に示すように、動作制御回路１は、対をなす第１の信号線５１及び第２の信号線５２、強誘電体キャパシタ５３、参照電位発生部５４、センスアンプ５５、遅延回路５６、オア回路５７、イコライザ回路５８、読み出し／書き込み回路５９を含んで構成されている。
【００１７】
強誘電体キャパシタ５３は、一方電極側が第２の信号線５２と接続され、他方電極側が読み出し／書き込み回路５８に含まれるノア回路３３の出力端子と接続される。
【００１８】
参照電位発生部（ＲＥＦ）５４は、第１の信号線５１に所定の参照電位を与える。この参照電位発生部５４は、例えば公知の定電圧発生回路を用いて構成することも可能であるが、強誘電体キャパシタ５３よりも静電容量が小さいキャパシタを用いて構成することも好ましい。この場合におけるキャパシタは強誘電体を用いたものでもよく、常誘電体を用いたものでもよい。
【００１９】
センスアンプ（ＳＡ）５５は、第１の信号線５１と第２の信号線５２の相互間に接続され、これら各信号線の電位を差動増幅する。
【００２０】
遅延回路５６は、外部から与えられるチップセレクト信号ＣＳｂを所定時間ｔ３だけ遅延させて出力する。ここで、チップセレクト信号ＣＳｂは、例えばＣＰＵなど、強誘電体記憶装置の動作制御を行う上位装置から供給されるものである。一般には、当該チップセレクト信号ＣＳｂは直接的に強誘電体記憶装置へ供給されるものであるが、本実施形態では、当該チップセレクト信号ＣＳｂに替えて、動作制御回路１によって生成される内部チップセレクト信号ＣＳｂ’が強誘電体記憶装置へ供給される。
【００２１】
オア回路５７は、一方の入力端子が遅延回路５６の出力端子と接続され、他方の入力端子が第１の信号線５１と接続される。本実施形態では、オア回路５７は、図示のように２つの入力端子に遅延回路５６の出力端子及び第１の信号線５１がそれぞれ接続されるノア回路７０と、当該ノア回路７０の出力信号を反転するインバータ７１と、からなる。
【００２２】
イコライザ回路５８は、第１の信号線５１と第２の信号線５２の相互間に接続されており、チップセレクト信号ＣＳｂに応じて各信号線５１、５２をディスチャージする。本実施形態では、イコライザ回路５８は、図示のように２つのＮＭＯＳトランジスタ８１、８２を組み合わせて構成されている。
【００２３】
読み出し／書き込み回路５９は、チップセレクト信号ＣＳｂが第１の電位から第２の電位に変化したときに、強誘電体キャパシタ５３の一方電極側に高レベル、他方電極側に低レベルの電位をそれぞれ与えて電荷の書き込みを行う。ここで、本実施形態では、ＶＣＣ／２より大きい電位を上記「第１の電位」とし、ＶＣＣ／２以下の電位を上記「第２の電位」としている。また、読み出し／書き込み回路５９は、上記の電荷書き込みに次いで、強誘電体キャパシタ５３の他方電極側に高レベル、一方電極側に低レベルの電位を与え、その後一方電極側をハイインピーダンスとし、当該強誘電体キャパシタ５３に蓄えられた電荷の読み出しを行う。読み出された電荷は第２の信号線５２に配分され、当該信号線の電位ＢＬＴが上昇する。また、読み出し／書き込み回路５９は、上記の電荷読み出しの後、制御信号を供給してセンスアンプ５５を作動させる。
【００２４】
本実施形態の読み出し／書き込み回路５９として必要な上記の動作内容を実現する具体的な回路構成は種々考えられる。図１に示す構成例では、読み出し／書き込み回路５９は、３つの遅延回路１１、１２、１３と、２つのＮＭＯＳトランジスタ２１、２２と、３つのノア回路３１、３２、３３と、２つのインバータ４１、４２と、を組み合わせて構成されている。
【００２５】
より具体的には、ノア回路３１は、一方の入力端子にチップセレクト信号ＣＳｂが入力され、他方の入力端子には、チップセレクト信号ＣＳｂをインバータ４１によって反転させ、遅延回路１１によって所定時間ｔ４だけ遅延させた信号が入力される。このノア回路３１の出力端子は、各ＮＭＯＳトランジスタ２１、２２のソース／ドレインを介して強誘電体キャパシタ５３の一方電極側と接続されているとともに、遅延回路１２と接続される。ノア回路３２は、チップセレクト信号ＣＳｂが一方の入力端子に入力され、ノア回路３１の出力信号が遅延回路１２によって所定時間ｔ１だけ遅延されてなる信号Ｗ１が他方の入力端子に入力される。ノア回路３３は、チップセレクト信号ＣＳｂが一方の入力端子に入力され、ノア回路３２の出力信号ＷＲＩＴＥが他方の入力端子に入力される。このノア回路３３の出力信号Ｃ１は、強誘電体キャパシタ５３の他方電極側に入力されるとともに、参照電位発生部５４に入力される。ＮＭＯＳトランジスタ２１は、ノア回路３２の出力信号ＷＲＩＴＥがゲートに入力される。このＮＭＯＳトランジスタ２１は、ソース／ドレインの一方が強誘電体キャパシタ５３の一方電極側と接続され、ソース／ドレインの他方がＮＭＯＳトランジスタ２２のソース／ドレインと接続される。ＮＭＯＳトランジスタ２２は、ノア回路３３の出力信号Ｃ１を遅延回路１３によって所定時間ｔ２だけ遅延させ、インバータ４２によって反転させてなる信号がゲートに入力される。このＮＭＯＳトランジスタ２２は、ソース／ドレインの一方が上記のＮＭＯＳトランジスタ２１のソース／ドレインの一方と接続され、ソース／ドレインの他方がノア回路３１の出力端子と接続される。また、ノア回路３３の出力信号Ｃ１を遅延回路１３によって遅延させてなる信号はセンスアンプ５５に対しても、当該センスアンプ５５の動作／非動作を制御する信号として入力される。
【００２６】
本実施形態の強誘電体記憶装置の動作制御回路１はこのような構成を備えており、次に各信号の波形図を用いて、動作制御回路１の動作内容を詳細に説明する。
【００２７】
図２及び図３は、動作制御回路１の動作内容を説明するための信号波形図である。
【００２８】
まず、図２を用いて、電源電圧の低下が生じていない定常状態における動作制御回路１の動作内容を説明する。ここで、図２（Ａ）は電源電圧ＶＣＣ、図２（Ｂ）は外部から供給されるチップセレクトＣＳｂ、図２（Ｃ）はノア回路３３の出力信号Ｃ１、図２（Ｄ）は第２の信号線５２の信号線電位ＢＬＴ、図２（Ｅ）は第１の信号線５１の信号線電位ＢＬＣ、図２（Ｆ）は動作制御回路１から後段の強誘電体記憶装置（図示せず）へ供給される内部チップセレクト信号ＣＳｂ’、をそれぞれ示す信号波形図である。
【００２９】
チップセレクト信号ＣＳｂの電位が高レベル（例えば、電源電圧ＶＣＣと略等しい電位）である間、イコライザ回路５８を構成する各ＮＭＯＳトランジスタ８１、８２がオン状態となり、各信号線電位ＢＬＴ、ＢＬＣは低レベル（例えば、接地電位と略等しい電位）となっている。
【００３０】
チップセレクト信号ＣＳｂが第１の電位（本例では高レベル）から第２の電位（本例では低レベル）に変化したときに、各ＮＭＯＳトランジスタ８１、８２がオフ状態となり、各ＮＭＯＳトランジスタ２１、２２がオン状態となる。このとき、強誘電体キャパシタ５３の一方電極側の電位、すなわち信号線電位ＢＬＴが高レベルとなり（図２（Ｄ）参照）、強誘電体キャパシタ５３の他方電極側の電位が低レベルとなり（図２（Ｃ）参照）、強誘電体キャパシタ５３に電荷が書き込まれる。
【００３１】
また、チップセレクト信号が高レベルから低レベルに変化した時点から遅延回路１１に設定された遅延時間ｔ４が経過すると、各ＮＭＯＳトランジスタ２１、２２のソース／ドレインを介して、第２の信号線５２の信号線電位ＢＬＴが低レベルになる。
【００３２】
また、チップセレクト信号が高レベルから低レベルに変化した時点から遅延回路１２に設定された遅延時間ｔ１が経過すると、ＮＭＯＳトランジスタ２１がオフ状態となり、ノア回路３３の出力信号Ｃ１が高レベルとなり、強誘電体キャパシタ５３からの電荷読み出しが開始される。第２の信号線５２には強誘電体キャパシタ５３から読み出される電荷量に応じた信号線電位ＢＬＴが発生し、第１の信号線５２には参照電位発生部５４から与えられる参照電位に応じた信号線電位ＢＬＣが発生する。ここで、定常状態においては、第２の信号線５２の信号線電位ＢＬＴの方が第１の信号線５１の信号線電位ＢＬＣよりも高くなるように参照電位が設定されている。
【００３３】
強誘電体キャパシタ５３からの電荷読み出しが開始された時点から遅延回路１３に設定された遅延時間ｔ２が経過すると、センスアンプ５５がオン状態となり、各信号線電位ＢＬＴ、ＢＬＣがそれぞれ高レベル、低レベルに増幅される。また、強誘電体キャパシタ５３からの電荷読み出しが開始された時点から遅延回路１１に設定された遅延時間ｔ４が経過すると、ノア回路３３の出力信号Ｃ１の電位が低レベルになる。
【００３４】
また、上述した動作と並行して、チップセレクト信号が高レベルから低レベルに変化した時点から遅延回路５６に設定された遅延時間ｔ３が経過すると、内部チップセレクト信号ＣＳｂ’が高レベルから低レベルに変化し、当該内部チップセレクト信号ＣＳｂ’が供給される強誘電体記憶装置が通常のメモリ動作を開始する。
【００３５】
ノア回路３３の出力信号Ｃ１が低レベルになった時点から遅延回路１３に設定された遅延時間ｔ２が経過すると、センスアンプ５５の動作が停止し、ＮＭＯＳトランジスタ２２がオン状態となる。これにより、第２の信号線５２の信号線電位ＢＬＴが低レベルとなる。その後、チップセレクト信号ＣＳｂの電位が高レベルになると初期状態に戻り、以下、同様な動作が行われる。
【００３６】
次に、図３を用いて、電源電圧の低下が生じた際における動作制御回路１の動作内容を説明する。ここで、図３（Ａ）は電源電圧ＶＣＣ、図３（Ｂ）は外部から供給されるチップセレクトＣＳｂ、図３（Ｃ）はノア回路３３の出力信号Ｃ１、図３（Ｄ）は第２の信号線５２の信号線電位ＢＬＴ、図３（Ｅ）は第１の信号線５１の信号線電位ＢＬＣ、図３（Ｆ）は動作制御回路１から後段の強誘電体記憶装置へ供給される内部チップセレクト信号ＣＳｂ’、をそれぞれ示す信号波形図である。
【００３７】
電源電圧ＶＣＣが低下し（図３（Ａ））、これに伴ってチップセレクト信号ＣＳｂも低下し、第１の電位から第２の電位になると、この時点から上述した定常状態における動作が開始される。ただし、電源電圧ＶＣＣが本来の電位（例えば、＋３Ｖ）よりも低下しているため、強誘電体キャパシタ５３からの読み出される電荷量が低下する。このため、センスアンプ５５がオン状態となった際に、第１の信号線５１の信号線電位ＢＬＣと第２の信号線５２の信号線電位ＢＬＴとを差動増幅すると、図３（Ｄ）及び図３（Ｅ）に示すように、第１の信号線５１の信号線電位ＢＬＣが高レベルとなり、第２の信号線５２の信号線電位ＢＴＬが低レベルとなる。すなわち、上述した定常状態における読み出し結果とは逆の読み出し結果が得られることになる。このとき、チップセレクト信号ＣＳｂが低レベルに低下したとしても、第１の信号線５１の信号線電位ＢＬＣが高レベルとなるので、オア回路５７から出力される内部チップセレクト信号ＣＳｂ’は高レベルの電位で維持される。したがって、この内部チップセレクト信号ＣＳｂ’に応じて動作している強誘電体記憶装置においてはメモリ動作が開始されることがなく、データ破壊が生じない。
【００３８】
なお、本実施形態の動作制御回路１では定常状態において第１の信号線５１の信号線電位ＢＬＣが高レベルとなることがないので、当該信号線電位ＢＬＣが高レベルとなったことを検出し、或いはそのままアラート信号として用いることにより、動作エラーが生じたことを上位装置等に対して通知することも可能である。
【００３９】
次に、動作制御回路の他の構成例とその動作内容について説明する。
【００４０】
図４は、強誘電体記憶装置の動作制御回路の他の構成例を説明する回路図である。図４に示す動作制御回路１ａは、対をなす第１の信号線５１及び第２の信号線５２、強誘電体キャパシタ５３、参照電位発生部５４、センスアンプ５５、遅延回路５６、オア回路５７、イコライザ回路５８、読み出し／書き込み回路５９ａを含んで構成されている。これらの構成要素のうち、上述した図１に示した動作制御回路１に含まれるものと共通するものについては同符号が付されており、これらについては詳細な説明を省略する。
【００４１】
図４に示す読み出し／書き込み回路５９ａは、４つの遅延回路１１１、１１２、１１３、１１４と、２つのＰＭＯＳトランジスタ１２１、１２２と、５つのノア回路１３１、１３２、１３３、１３４、１３５と、５つのインバータ１４１、１４２、１４３、１４４、１４５と、パワーオンリセット回路１５１を組み合わせて構成されている。この読み出し／書き込み回路５９ａは、パワーオンリセット回路１５１を組み合わせることにより、チップセレクト信号が変化した際に強誘電体キャパシタ５３からの読み出し動作を行い、その後再書き込み動作を行うようにし、メモリ動作の時間短縮を図っている。この場合、電源遮断時に電圧低下中に再書き込み動作を行うことになるため、十分な書き込みを行えない場合も生じ得る。このため、パワーオンリセット回路１５１を使用し、電源投入時に再書き込み動作が行われる。
【００４２】
より具体的には、ノア回路１３１は、一方の入力端子にパワーオンリセット回路１５１の出力信号が入力され、他方の入力端子には、パワーオンリセット回路１５１の出力信号をインバータ１４１によって反転させ、遅延回路１１１によって所定時間ｔ５だけ遅延させた信号が入力される。このノア回路１３１の出力信号はインバータ１４４を介してＮＭＯＳトランジスタ１２１のゲートに入力される。ノア回路１３２は、チップセレクト信号ＣＳｂをインバータ１４２によって反転させてなる信号が一方の入力端子に入力され、ノア回路１３１の出力信号が他方の入力端子に入力される。このノア回路１３２の出力信号はイコライザ回路５２に供給される。ノア回路１３３は、チップセレクト信号ＣＳｂが一方の入力端子に入力され、当該チップセレクト信号ＣＳｂをインバータ１４３によって反転させ、遅延回路１１２によって所定時間ｔ１だけ遅延させてなる信号が他方の入力端子に入力される。ノア回路１３４は、チップセレクト信号ＣＳｂが一方の入力端子に入力され、ノア回路１３３の出力信号が他方の入力端子に入力される。このノア回路１３４の出力信号Ｃ１は、強誘電体キャパシタ５３の他方電極側に入力されるとともに、参照電位発生部５４に入力される。また、ノア回路１３４の出力信号Ｃ１を遅延回路１１３によって所定時間ｔ２だけ遅延させてなる信号はセンスアンプ５５に入力される。ノア回路１３５は、遅延回路１１３による遅延後の出力信号Ｃ１が一方の入力端子に入力され、当該遅延後の出力信号Ｃ１をインバータ１４４によって反転し、更に遅延回路１１４によって所定時間ｔ４だけ遅延させてなる信号が他方の入力端子に入力される。ＰＭＯＳトランジスタ１２１は、ノア回路１３１の出力信号を反転させてなる信号がゲートに入力される。このＰＭＯＳトランジスタ１２１は、ソース／ドレインの一方が強誘電体キャパシタ５３の一方電極側と接続され、ソース／ドレインの他方に電源電圧ＶＣＣが与えられている。ＰＭＯＳトランジスタ１２２は、ノア回路１３５の出力信号をインバータ１４５によって反転させてなる信号がゲートに入力される。このＰＭＯＳトランジスタ１２２は、ソース／ドレインの一方が強誘電体キャパシタ５３の一方電極側と接続され、ソース／ドレインの他方に電源電圧ＶＣＣが与えられている。
【００４３】
次に、図４に示した構成例の動作制御回路１ａの動作内容について、各信号の波形図を用いて詳細に説明する。
【００４４】
図５及び図６は、動作制御回路１ａの動作内容を説明するための信号波形図である。具体的には、図５は電源電圧の低下が生じていない定常状態における動作制御回路１ａの動作内容を示し、図６は電源電圧の低下が生じた際における動作制御回路１ａの動作内容を示している。なお、図５（Ａ）及び図６（Ａ）は電源電圧ＶＣＣ、図５（Ｂ）及び図６（Ｂ）は外部から供給されるチップセレクトＣＳｂ、図５（Ｃ）及び図６（Ｃ）はノア回路３３の出力信号Ｃ１、図５（Ｄ）及び図６（Ｄ）は第２の信号線５２の信号線電位ＢＬＴ、図５（Ｅ）及び図６（Ｅ）は第１の信号線５１の信号線電位ＢＬＣ、図５（Ｆ）及び図６（Ｆ）は動作制御回路１から後段の強誘電体記憶装置（図示せず）へ供給される内部チップセレクト信号ＣＳｂ’、図５（Ｇ）及び図６（Ｇ）はパワーオンリセット回路１５１の出力信号、をそれぞれ示す信号波形図である。
【００４５】
チップセレクト信号ＣＳｂの電位が高レベル（例えば、電源電圧ＶＣＣと略等しい電位）である間、イコライザ回路５８を構成する各ＮＭＯＳトランジスタ８１、８２がオン状態となり、各信号線電位ＢＬＴ、ＢＬＣは低レベル（例えば、接地電位と略等しい電位）となっている。
【００４６】
チップセレクト信号ＣＳｂが第１の電位（本例では高レベル）から第２の電位（本例では低レベル）に変化したときに、各ＮＭＯＳトランジスタ８１、８２がオフ状態となる。このとき、ノア回路１３４の出力信号が高レベルに変化し、強誘電体キャパシタ５３の他方電極側の電位が高レベルとなり（図２（Ｄ）参照）、強誘電体キャパシタ５３からの電荷読み出しが開始される。第２の信号線５２には強誘電体キャパシタ５３から読み出される電荷量に応じた信号線電位ＢＬＴが発生し、第１の信号線５２には参照電位発生部５４から与えられる参照電位に応じた信号線電位ＢＬＣが発生する。ここで、定常状態においては、第２の信号線５２の信号線電位ＢＬＴの方が第１の信号線５１の信号線電位ＢＬＣよりも高くなるように参照電位が設定されている。
【００４７】
強誘電体キャパシタ５３からの電荷読み出しが開始された時点から遅延回路１１３に設定された遅延時間ｔ２が経過すると、センスアンプ５５がオン状態となり、各信号線電位ＢＬＴ、ＢＬＣがそれぞれ高レベル、低レベルに増幅される。また、強誘電体キャパシタ５３からの電荷読み出しが開始された時点から遅延回路１１２に設定された遅延時間ｔ１が経過すると、ノア回路３３の出力信号Ｃ１の電位が低レベルになる。
【００４８】
また、チップセレクト信号が高レベルから低レベルに変化した時点から遅延時間（ｔ１＋ｔ２）が経過すると、ＰＭＯＳトランジスタ１２２がオン状態となり、強誘電体キャパシタ５３の一方電極側の電位、すなわち信号線電位ＢＬＴの電位が高レベルとなり（図５（Ｄ）参照）、強誘電体キャパシタ５３の他方電極側の電位が低レベルとなり（図５（Ｃ）参照）、強誘電体キャパシタ５３に電荷が書き込まれる。その後、遅延時間ｔ４が経過すると、ＰＭＯＳトランジスタ１２２がオフ状態となり、第２の信号線５２の信号線電位ＢＬＴが低レベルになる。
【００４９】
また、上述した動作と並行して、チップセレクト信号が高レベルから低レベルに変化した時点から遅延回路５６に設定された遅延時間ｔ３が経過すると、内部チップセレクト信号ＣＳｂ’が高レベルから低レベルに変化し、当該内部チップセレクト信号ＣＳｂ’が供給される強誘電体記憶装置が通常のメモリ動作を開始する。その後、チップセレクト信号ＣＳｂの電位が高レベルになると初期状態に戻り、以下、同様な動作が行われる。
【００５０】
次に、電源電圧の低下が生じた際における動作制御回路１ａの動作内容について説明する。上述した図１に示した動作制御回路１の場合と同様に（図３参照）、本例の動作制御回路１ａにおいても、電源電圧低下時には定常状態における読み出し結果とは逆の読み出し結果が得られることになる（図６参照）。このとき、チップセレクト信号ＣＳｂが低レベルに低下したとしても、第１の信号線５１の信号線電位ＢＬＣが高レベルとなるので、オア回路５７から出力される内部チップセレクト信号ＣＳｂ’は高レベルの電位で維持される。したがって、この内部チップセレクト信号ＣＳｂ’に応じて動作している強誘電体記憶装置においてはメモリ動作が開始されることがなく、データ破壊が生じない。
【００５１】
このように、各実施形態の動作制御回路によれば、定常状態においては外部から与えられるチップセレクト信号が所定の遅延時間を経た後にそのまま後段の半導体記憶装置へ供給される。また、電源電圧低下時には、電源電圧の低下に伴って読み出し／書き込み回路から強誘電体キャパシタに与えられる読み出し電圧が低下し、センスアンプにより増幅されて第１の信号線及び第２の信号線のそれぞれに現れる信号線電位が定常状態とは逆の状態となる現象を利用し、オア回路からの出力信号が高レベルに保たれる。これにより、電源電圧の低下に伴ってチップセレクト信号の電位が低下した際にも、オア回路から半導体記憶装置に供給される信号の電位が高レベルのままであり、半導体記憶装置が誤動作するのを回避できる。したがって、ライトプロテクト信号等の外部信号を増加させることなく、電源電圧低下時の半導体記憶装置の誤動作を防止することが可能となる。
【００５２】
次に、本実施形態の動作制御回路１（又は１ａ）を含んで構成される強誘電体記憶装置を備えた電子機器の具体例について説明する。
【００５３】
図７は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ２００の構成を示す斜視図である。図７において、パーソナルコンピュータ２００は、キーボード２０１を有する本体部２０２と、表示パネル２０３とを備えて構成されている。当該パーソナルコンピュータ２００の本体部２０２の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられる。
【００５４】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では強誘電体記憶装置と組み合わせて用いられる動作制御装置について説明していたが、本発明にかかる動作制御回路は強誘電体記憶装置以外の半導体記憶装置と組み合わせて用いることも可能である。
【図面の簡単な説明】
【００５５】
【図１】強誘電体記憶装置の動作制御回路の構成を説明する回路図である。
【図２】動作制御回路の動作内容を説明するための信号波形図である。
【図３】動作制御回路の動作内容を説明するための信号波形図である。
【図４】強誘電体記憶装置の動作制御回路の他の構成例を説明する回路図である。
【図５】他の構成例の動作制御回路の動作内容を説明するための信号波形図である。
【図６】他の構成例の動作制御回路の動作内容を説明するための信号波形図である。
【図７】電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
【００５６】
１…動作制御回路、５１…第１の信号線、５２…第２の信号線、５３…強誘電体キャパシタ、５４…参照電位発生部、５５…センスアンプ、５６…遅延回路、５７…オア回路、５８…イコライザ回路、５９…読み出し／書き込み回路５９
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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