(57)【要約】【課題】静耐圧を向上することのできる半導体装置を提供する。【解決手段】絶縁分離されたｎ個のトランジスタ素子Ｔｒが、第１の所定電位と第２の所定電位との間で順次直列接続され、第１段トランジスタ素子Ｔｒ１のゲート端子Ｇ１を入力端子とし、第１段トランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎのゲート端子Ｇ２〜Ｇｎが、第１の所定電位と第２の所定電位との間で直列接続された各段の並列ＲＣ素子の間にそれぞれ順次接続され、第ｎ段トランジスタ素子Ｔｒｎの第２の所定電位側端子から出力が取り出される半導体装置１０であって、フィールド分離トレンチＺｆにより囲まれた各フィールド領域Ｆに、トランジスタ素子Ｔｒが高段または低段のトランジスタ素子Ｔｒを内包するように１個ずつ順次配置され、各フィールド領域Ｆの電位を、当該フィールド領域Ｆに配置されたトランジスタ素子Ｔｒの３端子のいずれかと同電位とした。【選択図】図７
2007281035.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の半導体層に形成され、前記埋め込み酸化膜に達する素子分離トレンチにより互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として、順次直列接続され、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子及び／又は容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として、順次直列接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子及び／又は容量素子の間に、それぞれ、順次接続され、
前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子から、出力が取り出される構成の半導体装置であって、
前記半導体層には、前記埋め込み酸化膜に達するフィールド分離トレンチが多重に形成され、
前記フィールド分離トレンチにより囲まれた各フィールド領域に、前記ｎ個のトランジスタ素子が、高段または低段のトランジスタ素子を内包するようにして、前記素子分離トレンチとともに１個ずつ順次配置され、
前記各フィールド領域の電位が、当該フィールド領域に配置された前記トランジスタ素子の３端子のいずれか１つと同一の電位に固定されていることを特徴とする半導体装置。
【請求項２】
前記各フィールド領域の電位が、当該フィールド領域に配置された前記トランジスタ素子の３端子のうち、前記ゲート端子を除く、残りの２端子のいずれか一方と同一の電位に固定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスタ素子は、Ｎチャネル形トランジスタ素子であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記各フィールド領域の電位が、当該フィールド領域に配置された前記トランジスタ素子の３端子のうち、前記ゲート端子と同一の電位に固定されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ｎ個のトランジスタ素子は、それぞれ同じ耐圧であることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項６】
前記トランジスタ素子は、ＭＯＳ型トランジスタ素子又はＩＧＢＴ素子であることを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
【請求項７】
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、及び前記ＧＮＤ電位と前記浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を含むインバータ駆動用の高電圧ＩＣにおいて、
前記第１の所定電位を前記ＧＮＤ電位及び前記浮遊電位のいずれか一方とし、前記第２の所定電位を前記ＧＮＤ電位及び前記浮遊電位の残りの他方として、前記レベルシフト回路に適用されることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
【請求項８】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。
【背景技術】
【０００２】
従来、インバータ駆動用等の高電圧ＩＣが、例えば特許文献１や非特許文献１に開示されている。このような高電圧ＩＣの構造として、ＳＯＩ構造半導体基板と絶縁分離トレンチを用いた一例を図１１に示す。図１１は、従来の高電圧ＩＣ１００の模式的な断面図である。
【０００３】
図１１に示すように、高電圧ＩＣ１００を構成するＳＯＩ構造半導体基板１１０の半導体層１１１には、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路、及びレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路、及びレベルシフト回路の各形成領域は、埋め込み酸化膜１１３と絶縁分離トレンチ１１４の側壁酸化膜１１４ｓにより、それぞれ絶縁（誘電体）分離されている。尚、ＳＯＩ構造半導体基板１１０は、基板の貼り合わせによって形成されたものであり、埋め込み酸化膜１１３の下は、シリコン（Ｓｉ）からなる厚い支持基板１１２となっている。
【０００４】
高電圧ＩＣ１００のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため、高耐圧の回路素子が必要である。図１１に示すレベルシフト回路形成領域のＮチャネル形ＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）１２０では、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜１１３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保するようにしている。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度の半導体層１１１と埋め込み酸化膜１１３で分圧して、半導体層１１１における電界を緩和させるようにしている。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ISPSD' 04, p385, H. Akiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＳＯＩ構造半導体基板を用いて高耐圧の半導体装置を実現するには、断面の縦方向における耐圧を確保するために、半導体層の不純物濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。
【０００６】
しかしながら、図１１に示す構成にて１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜１１３と、５０μｍより厚い半導体層１１１が必要となる。一方、ＳＯＩ構造半導体基板１１０の反り等の関係で、達成できる埋め込み酸化膜１１３の上限膜厚は、４μｍ程度である。また、半導体層１１１の厚さは、通常数μｍ〜２０μｍ程度であり、半導体層１１１の厚さを厚くすると、トレンチ加工負荷が増大する。このため、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。
【０００７】
これに対し、本出願人は、上記問題を解決するために、例えば特願２００５−２２７０５８号を先に出願している。図１２は、特願２００５−２２７０５８号に示される半導体装置１０の基本的な等価回路図である。図１３は、高電圧ＩＣ１００のレベルシフト回路部に適用された半導体装置１０の各構成要素の配置を示す模式的な平面図である。図１４は、図１３のＡ−Ａ線に沿う断面図である。なお、図１３、図１４においては、高電圧ＩＣ１００を構成する浮遊基準ゲート駆動回路部も図示している。
【０００８】
図１２に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。また、第１段のトランジスタ素子Ｔｒ１のゲート端子が、半導体装置１０の入力端子となっており、ｎ個の抵抗素子Ｒ１〜Ｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。そして、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ１〜Ｒｎの間の接続点にそれぞれ順次接続され、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して、出力が取り出される。
【０００９】
なお、半導体装置１０におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、図１４に示すように、埋め込み酸化膜１１３を有するＳＯＩ構造半導体基板１１０のｎ導電型半導体層１１１ａに形成されている。図１４においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎとして、Ｎチャネル形のＬＤＭＯＳを例示しており、埋め込み酸化膜１１３に達する素子分離トレンチＺｓにより、互いに絶縁分離されている。また、図１３及び図１４に示すように、埋め込み酸化膜１１３に達する多重のフィールド分離トレンチＺｆ１〜Ｚｆｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、フィールド分離トレンチＺｆ１〜Ｚｆｎにより囲まれた各フィールド領域に、高段のトランジスタ素子を内包するようにして、一個ずつ順次配置されている。
【００１０】
これにより、ＧＮＤ電位から所定電位Ｖｓまでの電圧増加に応じて、フィールド分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位Ｖｓに向かって順番に移行させることができる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するトランジスタ素子であっても、トランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【００１１】
ところが、上述の構成においては、埋め込み酸化膜１１３、素子分離トレンチＺｓ、及びフィールド分離トレンチＺｆによってそれぞれ区画された各段のフィールド領域に、各段のトランジスタ素子Ｔｒが配置されている。したがって、フィールド領域の電位が、トランジスタ素子の静耐圧に影響を及ぼすことが考えられる。このことは、各段のフィールド領域の電位を所定電位に固定しない構成（フローティング状態）において、本発明者によって確認されている（図１５、図１６参照）。なお、図１５は、電界集中を示すシミュレーション結果であり、図１６は、電界集中による静耐圧の低下を示す図である。図１６において、設計耐圧を破線で図示している。
【００１２】
本発明は上記問題点に鑑み、静耐圧を向上することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成する為に請求項１に記載の発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の半導体層に形成され、埋め込み酸化膜に達する素子分離トレンチにより互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として、順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及び／又は容量素子が、第１の所定電位と第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として、順次直列接続され、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、直列接続された各段の抵抗素子及び／又は容量素子の間に、それぞれ、順次接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子から、出力が取り出される構成の半導体装置であって、半導体層には、埋め込み酸化膜に達するフィールド分離トレンチが多重に形成され、フィールド分離トレンチにより囲まれた各フィールド領域に、ｎ個のトランジスタ素子が、高段または低段のトランジスタ素子を内包するようにして、素子分離トレンチとともに１個ずつ順次配置され、各フィールド領域の電位が、当該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定されていることを特徴とする。
【００１４】
本発明によれば、ｎ個のトランジスタ素子が、第１の所定電位と第２の所定電位の間で順次直列接続されている。すなわち、第１の所定電位と第２の所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段のトランジスタ素子が、それぞれの電圧範囲を分担している。従って、第１の所定電位と第２の所定電位の間の電圧を１個のトランジスタ素子で分担する場合に比べて、各トランジスタ素子に要求される静耐圧（ＤＣ耐圧）を低減することができる構成となっている。
【００１５】
そして、このような構成において、それぞれのフィールド領域の電位が、当該フィールド領域に配置されたトランジスタ素子の３端子のいずれか１つと同一の電位に固定されている。すなわち、フィールド領域の電位が、当該フィールド領域に配置されている素子分離トレンチ内のトランジスタ素子の電位とほぼ同じ電位に固定されている。したがって、フィールド領域とトランジスタ素子との電位差により生じる電界集中を抑制することができるので、フィールド領域の電位が固定されていない状態（フローティング状態）に比べて、各トランジスタ素子の静耐圧（ＤＣ耐圧）を向上し、全体として高い静耐圧を確保することができる。
【００１６】
具体的には、請求項２に記載のように、各フィールド領域の電位が、当該フィールド領域に配置されたトランジスタ素子の３端子のうち、ゲート端子を除く、残りの２端子のいずれか一方と同一の電位に固定された構成を採用することができる。
【００１７】
ところで、本発明の半導体装置は、第１段トランジスタ素子のゲート端子に入力され、第ｎ段トランジスタ素子の、ゲート端子を除く第２の所定電位側の端子から出力が取り出される。すなわち、ゲート端子を除く、残りの２端子のいずれかの電位変動（例えばＭＯＳトランジスタ素子においては、ソース端子の電位変動）によって、高段のトランジスタ素子のオンが制御され、ｎ個のトランジスタ素子が順次動作される。
【００１８】
しかしながら、請求項２に記載の構成の場合、フィールド領域と電気的に接続された端子の電位が、埋め込み酸化膜、素子分離トレンチなどの寄生容量の影響を受ける（容量結合する）。すなわち、寄生容量分の充放電ロスにより、入力信号と出力信号に遅延時間が生じる。特に、キャリアの移動度が小さいＰチャネル形トランジスタ素子では、上記効果と相俟って遅延時間が大きくなり、さらに出力波形にスパイクが生じることが、本発明者によって確認されている。したがって、請求項２に記載の構成においては、請求項３に記載のように、トランジスタ素子として、Ｎチャネル形トランジスタ素子を採用すると良い。なお、ＭＯＳトランジスタ素子においては、各フィールド領域の電位をドレイン端子の電位に固定した方が、ソース端子の電位に固定するよりも、寄生容量の影響を小さくすることができる。
【００１９】
より好ましくは、請求項４に記載のように、各フィールド領域の電位が、当該フィールド領域に配置されたトランジスタ素子の３端子のうち、ゲート端子と同一の電位に固定された構成を採用することができる。
【００２０】
この場合、ゲート端子とフィールド領域を電気的に接続しているので、残りの２端子の電位が上述した寄生容量の影響を受けない。したがって、Ｐチャネル形トランジスタ素子であっても、上述した遅延時間とスパイクの発生を無くすことができる。
【００２１】
また、各フィールド領域の電位を、抵抗素子及び／又は容量素子で均等に分圧した電位で固定するので、ｄＶ／ｄｔサージ印加時の、各段のトランジスタ素子の電圧の偏りを改善することができる。すなわち、ｄＶ／ｄｔサージ耐量の向上を図ることができる。
【００２２】
請求項５に記載のように、ｎ個のトランジスタ素子を、それぞれ同じ耐圧を有した構成とすることが好ましい。これにより、第１の所定電位と第２の所定電位の間に挿入される各トランジスタ素子の分担する電圧（耐圧）を均等にして、最小化することができる。
【００２３】
なお、トランジスタ素子としては、請求項６に記載のように、ＭＯＳ型トランジスタ素子又はＩＧＢＴ素子を採用することができる。
【００２４】
請求項１〜６いずれか１項に記載の半導体装置は、請求項７に記載のように、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、及びＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を含むインバータ駆動用の高電圧ＩＣにおいて、第１の所定電位をＧＮＤ電位及び浮遊電位のいずれか一方とし、第２の所定電位をＧＮＤ電位及び浮遊電位の残りの他方とすることで、レベルシフト回路に好適である。
【００２５】
なお、高電圧ＩＣとしては、請求項８に記載のように、車載モータのインバータ駆動用の高電圧ＩＣや、請求項９に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣを採用することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図に基づいて説明する。なお、以下の実施形態においては、従来例で示した半導体装置を構成する各要素と同一のものにおいては、同一の符号を付与する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す図である。図２は、図１の等価回路図である。
【００２７】
図１及び図２に示すように、本実施形態に係る半導体装置１０は、上述した図１３及び図１４に示す半導体装置１０同様、埋め込み酸化膜１１３を有するＳＯＩ構造半導体基板１１０の半導体層１１１（１１１ａ）に形成され、埋め込み酸化膜１１３に達する素子分離トレンチＺｓ（Ｚｓ１〜Ｚｓｎ）により互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として、順次直列接続され、第１段トランジスタ素子Ｔｒ１におけるゲート端子Ｇ１を入力端子とし、ｎ個の抵抗素子Ｒ（Ｒ１〜Ｒｎ）及び／又は容量素子Ｃ（Ｃ１〜Ｃｎ）が、第１の所定電位と第２の所定電位との間で、第１の所定電位側を第１段、第２の所定電位側を第ｎ段として、順次直列接続され、第１段トランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子Ｇ２〜Ｇｎが、直列接続された各段の抵抗素子Ｒ（Ｒ１〜Ｒｎ）及び／又は容量素子Ｃ（Ｃ１〜Ｃｎ）の間に、それぞれ、順次接続され、第ｎ段トランジスタ素子Ｔｒｎにおける第２の所定電位側の端子から、出力が取り出される構成の半導体装置である。したがって、基本構造が図１３及び図１４に示す半導体装置１０と同様であるので、以下に示す図１の半導体装置１０の説明においては、その特徴部分を中心に、図１４に示した断面の各部の符号と同じ符号を用いて説明する。基本構造の詳細については、本出願人による特願２００５−２２７０５８号、特願２００５−３１８６７９号等を参照されたい。
【００２８】
本実施形態においては、ｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎとして、Ｐチャネル形のＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）が採用されている。各トランジスタ素子Ｔｒ１〜Ｔｒｎは、埋め込み酸化膜１１３上の半導体層１１１（１１１ａ）に形成されており、３つの端子、ドレインＤ、ゲートＧ、およびソースＳが図１に示すように同心円状に配置されたパターンとなっている。また、各トランジスタ素子Ｔｒ１〜Ｔｒｎは、図１中に太い実線の円で示した、埋め込み酸化膜１１３に達する素子分離トレンチＺｓ（Ｚｓ１〜Ｚｓｎ）によりそれぞれ取り囲まれて、周りから絶縁分離されている。なお、トランジスタ素子Ｔｒ１には素子分離トレンチＺｓ１が、トランジスタ素子Ｔｒｎには素子分離トレンチＺｓｎが対応して形成されている。
【００２９】
また、半導体層１１１には、埋め込み酸化膜１１３に達する図１中に太い実線の四角で示したフィールド分離トレンチＺｆ（Ｚｆ１〜Ｚｆｎ）が多重に形成され、フィールド分離トレンチＺｆ（Ｚｆ１〜Ｚｆｎ）により囲まれた各フィールド領域Ｆ１〜Ｆｎに、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、低段のトランジスタ素子を内包するようにして、対応する素子分離トレンチＺｓとともに１個ずつ順次配置されている。なお、上述したように、本実施形態においては、Ｐチャネル形のＬＤＭＯＳを採用しているので、フィールド領域Ｆ１には、素子分離トレンチＺｓ１により取り囲まれたトランジスタ素子Ｔｒ１が配置され、フィールド領域Ｆｎには、低段であるフィールド領域Ｆ１〜Ｆ（ｎ−１）とともに、素子分離トレンチＺｓｎにより取り囲まれたトランジスタ素子Ｔｒｎが配置されている。
【００３０】
ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、第１の所定電位としての電源電位と第２の所定電位としてのグランド（ＧＮＤ）電位との間で、電源電位側を第１段、ＧＮＤ電位側を第ｎ段として、順次直列接続されている。また、並列に接続された抵抗素子Ｒ（Ｒ１〜Ｒｎ）と容量素子Ｃ（Ｃ１〜Ｃｎ）の組み合わせが多段に直列接続されて、電源電位とＧＮＤ電位が分割され、２段目以降のトランジスタ素子Ｔｒ２〜ＴｒｎのゲートＧ２〜Ｇｎが、上記直列接続の各分岐点に接続されている。なお、本実施形態においては、抵抗素子Ｒと容量素子Ｃの組み合わせが多段に直列接続されているが、抵抗素子Ｒもしくは容量素子Ｃのみが多段に直列接続されていてもよい。
【００３１】
そして、図２に示すように、第１段トランジスタ素子Ｔｒ１におけるゲート端子Ｇ１を入力端子としている。また、第ｎ段トランジスタ素子ＴｒｎとＧＮＤとの間に出力抵抗Ｒｏｕｔが接続され、第ｎ段トランジスタ素子Ｔｒｎのドレイン端子Ｄｎ（ＧＮＤ側端子）と出力抵抗Ｒｏｕｔの間から、出力が取り出される（図示略）。本実施形態に示すようにＰチャネル形のＬＤＭＯＳの場合、トランジスタ素子Ｔｒのソース端子Ｓの電位がゲート端子Ｇの電位よりも高くなると、トランジスタ素子Ｔｒがオン状態となる。したがって、例えば電源電圧が１２００Ｖにおいて、第１段トランジスタ素子Ｔｒ１におけるゲート端子Ｇ１にソース端子Ｓ１よりも低い電圧（例えば１１９５Ｖ）の信号を入力する。これにより第１段トランジスタ素子Ｔｒ１がオン状態となる。また、第２段トランジスタ素子Ｔｒ２のゲート端子Ｇ２に入力される電圧は、第１段の抵抗素子Ｒ１と容量素子Ｃ１の分、ゲート端子Ｇ１よりも低くなっており、第１段トランジスタ素子Ｔｒ１がオン状態となるとともに、第２段トランジスタ素子Ｔｒ２のソース端子Ｓ２の電位がゲート端子Ｇ２の電位よりも高くなる。すなわち、第２段トランジスタ素子Ｔｒ２がオン状態となる。この動作が第ｎ段トランジスタ素子Ｔｒｎまで同様に繰り返され、ごく短時間で全てのトランジスタ素子Ｔｒ１〜Ｔｒｎがオン状態となる。
【００３２】
このように本実施形態に係る半導体装置１０によれば、電源電位からＧＮＤ電位までの電圧低下に応じて、多重のフィールド分離トレンチＺｆにより囲まれた各フィールド領域Ｆ１〜Ｆｎに加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲を、電源電位からＧＮＤ電位に向けて順番に移行させることができる。換言すれば、電源電位からＧＮＤ電位の間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、電源電位とＧＮＤ電位の間の電圧を１個のトランジスタ素子Ｔｒで分担する場合に比べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求される静耐圧（ＤＣ耐圧）を低減することができる。
【００３３】
また、本実施形態においては、各フィールド領域Ｆ１〜Ｆｎを絶縁分離し、隣り合うトランジスタ素子Ｔｒ同士の間に配置される各フィールド分離トレンチＺｆ１〜Ｚｆｎを、一重の絶遠分離トレンチとしている。したがって、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの接続配線が容易になると共に、占有面積を低減して、半導体装置１０を小型化することができる。しかしながら、各フィールド分離トレンチＺｆ１〜Ｚｆｎのうち、少なくとも１つを多重の絶遠分離トレンチとしても良い。
【００３４】
また、本実施形態においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、同じ耐圧を有している。これにより、ＧＮＤ電位と電源電位の間に挿入されるトランジスタ素子Ｔｒの分担する電圧（耐圧）を均等にして、最小化することができる。なお、各トランジスタ素子Ｔｒ１〜Ｔｒｎの耐圧は、２００Ｖ以下であることが好ましい。これによって、半導体装置１０（トランジスタ素子Ｔｒ１〜Ｔｒｎ）を、一般的な製造方法を用いて、安価に製造することができる。
【００３５】
また、本実施形態においては、図１及び図２に示すように、各フィールド領域Ｆ１〜Ｆｎの電位を、当該フィールド領域Ｆ１〜Ｆｎに配置されたトランジスタ素子Ｔｒ１〜Ｔｒｎの各３端子のうち、ソース端子Ｓと同一の電位に固定している。したがって、フィールド領域Ｆとトランジスタ素子Ｔｒとの電位差により生じる電界集中を抑制することができるので、フィールド領域Ｆの電位が固定されていない状態（フローティング状態）に比べて、各トランジスタ素子Ｔｒの静耐圧（ＤＣ耐圧）を向上し、全体として高い静耐圧を確保することができる。
【００３６】
なお、静耐圧（ＤＣ耐圧）を向上については、図３に示すように、本発明者によって実際に確認されている。図３は、静耐圧向上の効果を示す図であり、実線が本実施形態に係る半導体装置１０の静耐圧、破線が、同一の構成で、フィールド領域の電位が固定されていない状態（フローティング状態）の半導体装置の静耐圧を示している。
【００３７】
従って、本実施形態に係る半導体装置１０は、例えば、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、およびＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、所定の電源電位を浮遊電位とする、レベルシフト回路に好適である。高電圧ＩＣは、例えば、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。
【００３８】
ところで、本実施形態に係る半導体装置１０は、第１段トランジスタ素子Ｔｒ１のゲート端子Ｇ１に入力電圧が印加され、第ｎ段トランジスタ素子Ｔｒｎのドレイン端子Ｄｎ側から出力が取り出される。すなわち、ソース端子Ｓの電位変動によって、高段のトランジスタ素子Ｔｒのオンが制御され、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが順次動作される。
【００３９】
しかしながら、ソース端子Ｓがフィールド領域Ｆと電気的に接続されているため、高段のトランジスタ素子Ｔｒのオンを制御するソース端子Ｓの電位が、埋め込み酸化膜１１３（ＢＯｘ容量）、素子分離トレンチＺｓ（Ｚｓ容量）、フィールド分離トレンチＺｆ（Ｚｆ容量）などの寄生容量の影響を受ける（容量結合する）。すなわち、寄生容量分の充放電ロスにより、入力信号と出力信号に遅延時間が生じる。特に本実施形態に例示したＰチャネル形トランジスタ素子Ｔｒにおいては、Ｎチャネル形トランジスタ素子に比べてキャリアの移動度が小さいため、図４に示すように、上記寄生容量の効果と相俟って遅延時間が大きくなり、さらに出力波形にスパイクが生じることが、本発明者によって確認された。図４は、スイッチング波形を示す図である。
【００４０】
したがって、本実施形態に示すように、ソース端子Ｓとフィールド領域Ｆとを電気的に接続する構成の半導体装置１０においては、図５に示すように、ｎ個のＮチャネル形トランジスタ素子Ｔｒ１〜Ｔｒｎを、第１の所定電位としてのＧＮＤ電位と第２の所定電位としての電源電位との間で、ＧＮＤ電位側を第１段、電源電位側を第ｎ段として、順次直列接続された構成を採用することが好ましい。図５は、半導体装置１０の変形例を示す図である。
【００４１】
また、上述したソース電位固定構造の場合、ソース端子Ｓは、図２に示すように、近傍の埋め込み酸化膜１１３、素子分離トレンチＺｓ、フィールド分離トレンチＺｆの影響を受ける。これに対して、図６に示すように、各フィールド領域Ｆ１〜Ｆｎの電位を、当該フィールド領域Ｆ１〜Ｆｎに配置されたトランジスタ素子Ｔｒ１〜Ｔｒｎの各３端子のうち、ドレイン端子Ｄと同一の電位に固定しても良い。このように、ドレイン電位固定構造の場合、高段のトランジスタ素子Ｔｒのオンを制御するソース端子Ｓの電位、すなわち隣接する低段のドレイン端子Ｄの電位は、図６に示すように、近傍の埋め込み酸化膜１１３、素子分離トレンチＺｓの影響を受ける。したがって、各フィールド領域Ｆ１〜Ｆｎの電位をドレイン端子Ｄ１〜Ｄｎの電位に固定した方が、ソース端子Ｓ１〜Ｓｎの電位に固定するよりも、寄生容量の影響を小さくすることができる。図６は、半導体装置１０の変形例を示す図である。しかしながら、埋め込み酸化膜１１３、素子分離トレンチＺｓの寄生容量の影響は受けるので、ドレイン電位固定構造においても、好ましくは、Ｎチャネル形トランジスタ素子Ｔｒ１〜Ｔｒｎを採用すると良い。
【００４２】
（第２実施形態）
次に、本発明の第２実施形態を、図７〜図１０に基づいて説明する。図７は、本発明の第２実施形態に係る半導体装置１０の概略構成を示す図である。図８は、図７の等価回路図である。図９は、スイッチング波形を示す図である。図１０は、ｄＶ／ｄｔサージに対する分圧波形を示すシミュレーション結果であり、（ａ）は本実施形態に係る半導体装置１０のもの、（ｂ）は比較対象としての第１実施形態に係る半導体装置１０のものである。
【００４３】
第２実施形態に係る半導体装置１０は、第１実施形態に示した半導体装置１０と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。
【００４４】
図７及び図８に示すように、本実施形態に係る半導体装置１０においては、各フィールド領域Ｆ１〜Ｆｎの電位を、当該フィールド領域Ｆ１〜Ｆｎに配置されたトランジスタ素子Ｔｒ１〜Ｔｒｎの３端子のうち、ゲート端子Ｇ１〜Ｇｎと同一の電位に固定した点を特徴とする。それ以外の構成は、第１実施形態と同様である。
【００４５】
したがって、本実施形態に係る半導体装置１０においても、フィールド領域Ｆとトランジスタ素子Ｔｒとの電位差により生じる電界集中を抑制することができるので、フィールド領域Ｆの電位が固定されていない状態（フローティング状態）に比べて、各トランジスタ素子Ｔｒの静耐圧（ＤＣ耐圧）を向上し、全体として高い静耐圧を確保することができる。
【００４６】
また、本実施形態においては、ゲート端子Ｇとフィールド領域Ｆを電気的に接続しているので、高段のトランジスタ素子Ｔｒのオンを制御するソース端子Ｓの電位が、埋め込み酸化膜１１３（ＢＯｘ容量）、素子分離トレンチＺｓ（Ｚｓ容量）、フィールド分離トレンチＺｆ（Ｚｆ容量）などの寄生容量の影響を受けない。したがって、トランジスタ素子ＴｒがＰチャネル形の素子であっても、図９に示すように、遅延時間とスパイクの発生を無くすことができる。なお、トランジスタ素子ＴｒとしてＮチャネル形の素子も採用可能であることは言うまでもない。
【００４７】
また、本実施形態に係る半導体装置１０においては、ゲート端子Ｇとフィールド領域Ｆを電気的に接続するので、各フィールド領域Ｆ１〜Ｆｎの電位が、抵抗素子Ｒ（Ｒ１〜Ｒｎ）及び／又は容量素子Ｃ１（Ｃ１〜Ｃｎ）で均等に分圧した電位で固定されることとなる。したがって、図１０（ａ）に示すように、ｄＶ／ｄｔサージ印加時の各段のトランジスタ素子Ｔｒ１〜Ｔｒｎの電圧の偏りを、図１０（ｂ）に示す第１実施形態の半導体装置１０よりも、改善することができる。すなわち、ｄＶ／ｄｔサージ耐量の向上を図ることができる。なお、図１０（ａ），（ｂ）は、１２個のＰチャネル形ＬＤＭＯＳを直列接続してなる半導体装置１０において、２０ｋＶ／μｓｅｃのｄＶ／ｄｔサージを印加した際のシミュレーション結果である。図１０（ａ）と図１０（ｂ）を比較すると、第１段トランジスタ素子Ｔｒ１での電圧の偏りが解消されることが明らかである。
【００４８】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００４９】
本実施形態においては、トランジスタ素子Ｔｒ（Ｔｒ１〜Ｔｒｎ）として、ＬＤＭＯＳを採用する例を示した。しかしながら、ＬＤＭＯＳ以外のＭＯＳトランジスタ素子を採用することもできる。また、ＭＯＳトランジスタ素子以外にも、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を採用することもできる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図である。
【図２】図１の等価回路図である。
【図３】静耐圧向上の効果を示す図である。
【図４】スイッチング波形を示す図である。
【図５】半導体装置の変形例を示す図である。
【図６】半導体装置の変形例を示す図である。
【図７】本発明の第２実施形態に係る半導体装置の概略構成を示す図である。
【図８】図７の等価回路図である。
【図９】スイッチング波形を示す図である。
【図１０】ｄＶ／ｄｔサージに対する分圧波形を示すシミュレーション結果であり、（ａ）は本実施形態に係る半導体装置のもの、（ｂ）は比較対象としての第１実施形態に係る半導体装置のものである。
【図１１】従来の高電圧ＩＣの模式的な断面図である。
【図１２】従来の半導体装置の基本的な等価回路図である。
【図１３】高電圧ＩＣのレベルシフト回路部に適用された図１２に示す半導体装置の各構成要素の配置を示す模式的な平面図である。
【図１４】図１３のＡ−Ａ線に沿う断面図である。
【図１５】電界集中を示すシミュレーション結果である。
【図１６】電界集中による静耐圧の低下を示す図である。
【符号の説明】
【００５１】
１０・・・半導体装置
１００・・・高耐圧ＩＣ
Ｔｒ、Ｔｒ１〜Ｔｒｎ・・・トランジスタ素子（ＬＤＭＯＳ）
Ｓ、Ｓ１〜Ｓｎ・・・ソース端子
Ｇ、Ｇ１〜Ｇｎ・・・ゲート端子
Ｄ、Ｄ１〜Ｄｎ・・・ドレイン端子
Ｚｓ、Ｚｓ１〜Ｚｓｎ・・・素子分離トレンチ
Ｚｆ、Ｚｆ１〜Ｚｆｎ・・・フィールド分離トレンチ
Ｆ、Ｆ１〜Ｆｎ・・・フィールド領域
Ｒ、Ｒ１〜Ｒｎ・・・抵抗素子
Ｃ、Ｃ１〜Ｃｎ・・・容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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