(57)【要約】【課題】スイッチング素子からなるスルーレート増加部を追加することによって、従来の出力バッファ回路において求められていたバイアス電流より少ない量のバイアス電流のみでも高スルーレートの出力電圧を得ることができ、これにより多い量の電力が消費されるのを防止できる出力バッファ回路を提供する。【解決手段】出力バッファ回路は、補償容量性負荷Ｃｃを含み、２つの入力端子に差動入力電圧信号が印加される入力端５０１ａ〜５０１ｅと、前記差動入力電圧のゲインを増加させる出力端５０２と、前記出力端をバイアスする電流ソース５０３と、前記出力端及び補償容量性負荷に接続し、スイッチング素子を含んで前記出力バッファ回路のスルーレートを増加させるスルーレート増加部５０４とを備える。【選択図】        図５
2007104647.tif 000002
【特許請求の範囲】
【請求項１】
補償容量性負荷を含む出力バッファ回路において、
２つの入力端子に差動入力電圧信号が印加される入力端と、
前記差動入力電圧のゲインを増加させる出力端と、
前記出力端をバイアスする電流ソースと、
前記出力端及び補償容量性負荷に接続し、スイッチング素子を含んで前記出力バッファ回路のスルーレートを増加させるスルーレート増加部と、
を備える出力バッファ回路。
【請求項２】
前記差動入力電圧は、スルーアップする差動入力電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記入力端は、
前記スルーアップする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、
前記スルーアップする差動入力電圧の差に応じて発生する電流を電圧に変換して出力する第１及び第２ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記スルーレート増加部は、
前記スルーアップする差動入力電圧が印加される場合、前記スイッチング素子をターンオフすることを特徴とする請求項２に記載の出力バッファ回路。
【請求項５】
前記第１ＰＭＯＳトランジスタはターンオフし、前記第２ＰＭＯＳトランジスタはターンオンすることを特徴とする請求項３に記載の出力バッファ回路。
【請求項６】
前記差動入力電圧は、スルーダウンする差動入力電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項７】
前記入力端は、
前記スルーダウンする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項６に記載の出力バッファ回路。
【請求項８】
前記スルーレート増加部は、
前記スルーダウンする差動入力電圧が印加される場合、前記スイッチング素子をターンオフすることを特徴とする請求項６に記載の出力バッファ回路。
【請求項９】
前記第１ＰＭＯＳトランジスタはターンオンし、前記第２ＰＭＯＳトランジスタはターンオフすることを特徴とする請求項７に記載の出力バッファ回路。
【請求項１０】
前記差動入力電圧は、セトリングする差動入力電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項１１】
前記スルーレート増加部は、
前記セトリングする差動入力電圧が印加される場合、前記スイッチング素子をターンオンさせることを特徴とする請求項１０に記載の出力バッファ回路。
【請求項１２】
補償容量性負荷を含む出力バッファ回路において、
２つの入力端子に差動入力電圧信号が印加される入力端と、
前記差動入力電圧のゲインを増加させる出力端と、
前記出力端をバイアスするフローティング電流ソースと、
前記入力端、フローティング電流ソース及び出力端と接続し、前記入力端から供給される電流と、前記フローティング電流ソースから供給される内部電流とを加算する加算回路と、
前記入力端及び加算回路に接続し、複数のスイッチング素子からなって前記出力バッファ回路のスルーレートを増加させるスルーレート増加部と、
を備える出力バッファ回路。
【請求項１３】
前記差動入力電圧は、スルーアップする差動入力電圧であることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１４】
前記入力端は、
前記スルーアップする差動入力電圧がゲートに印加される第１及び第２ＮＭＯＳトランジスタと、
前記スルーアップする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタをバイアスする第３ＮＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１３に記載の出力バッファ回路。
【請求項１５】
前記スルーレート増加部は、
前記スルーアップする差動入力電圧が印加される場合、前記スイッチング素子をターンオフすることを特徴とする請求項１３に記載の出力バッファ回路。
【請求項１６】
前記第１ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタはターンオンし、前記第１ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタはターンオフすることを特徴とする請求項１４に記載の出力バッファ回路。
【請求項１７】
前記差動入力電圧は、スルーダウンする差動入力電圧であることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項１８】
前記入力端は、
前記スルーダウンする差動入力電圧がゲートに印加される第１及び第２ＮＭＯＳトランジスタと、
前記スルーダウンする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタをバイアスする第３ＮＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１７に記載の出力バッファ回路。
【請求項１９】
前記スルーレート増加部は、
前記スルーダウンする差動入力電圧が印加される場合、前記スイッチング素子をターンオフすることを特徴とする請求項１７に記載の出力バッファ回路。
【請求項２０】
前記第１ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタはターンオンし、前記第１ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタはターンオフすることを特徴とする請求項１８に記載の出力バッファ回路。
【請求項２１】
前記差動入力電圧は、セトリングする差動入力電圧であることを特徴とする請求項１２に記載の出力バッファ回路。
【請求項２２】
前記スルーレート増加部は、
前記セトリングする差動入力電圧が印加される場合、前記スイッチング素子をターンオンさせることを特徴とする請求項２１に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関し、スイッチング素子からなるスルーレート増加部を追加することによって、従来の出力バッファ回路で求められていたバイアス電流より少ない量のバイアス電流のみでも高スルーレートの出力電圧を得ることができ、これにより多い量の電力が消費されるのを防止できる出力バッファ回路に関する。
【背景技術】
【０００２】
一般に、ディスプレイ分野は、電子産業において未来を先導する先端技術分野として評価され、これにより、数多くのＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）製品が市場に発売されている。
【０００３】
現在、次世代技術として、多様なディスプレイ素子の開発が盛んに行われており、その中でもＳＯＭ（Ｓｐａｔｉａｌ  Ｏｐｔｉｃａｌ  Ｍｏｄｕｌａｔｏｒ）素子の開発が最も盛んである。ＳＯＭドライバＩＣの出力解像度は、現在、８ビットの水準であるが、今後数年内に１０ビット以上が実用化される予定であるので、この駆動のためには、高速、高精度のドライバ回路が求められる。
【０００４】
高速、高精度の特性を維持するためには、高いスルーレート（ｓｌｅｗｉｎｇ  ｒａｔｅ）が求められる。ここで、スルーレートとは、制御入力信号のステップ変化に対して出力の単位時間当りの上昇変化量を意味するものであり、決められたデータ伝送時間内により正確な映像信号を伝達するためには、高いスルーレートのドライバ回路が必要となる。
【０００５】
図１は、従来の技術によってモデリングした出力バッファ１００を示し、図２は、従来の技術による入力電圧信号及び出力電圧信号を示す図である。
【０００６】
図１及び図２に示すように、従来の技術による出力バッファ１００は、５０ｐＦ以上の大容量性キャパシタＣｏｆｆによりモデリングすることができる。
【０００７】
しかしながら、このような出力バッファ１００のスルーレートが低い場合、決められたデータ伝送時間ｔ内に、前記キャパシタＣｏｆｆを完全に充電させることができなくなり、これによって映像信号の遅延が発生し、与えられたデータ伝送時間ｔ内に正確な映像信号の伝達が不可能となる。
【０００８】
すなわち、図２に示すように、スルーレートが低い出力バッファの場合、決められたデータ伝送時間ｔの間にスルーアップ（ｕｐ  ｓｌｅｗｉｎｇ）する入力信号が印加される場合には、一定大きさの出力映像信号ａが伝達されていないことが分かり、これと同様に、スルーダウン（ｄｏｗｎ  ｓｌｅｗｉｎｇ）する入力信号が印加される場合にも、一定大きさの出力映像信号ｂが伝達されないことが分かる。
【０００９】
このような問題を解決するためには、出力バッファのスルーレートを向上させなければならず、これにより、回路内のスルーレートを増加させる場合、スルーアップする入力信号が印加されるときには、出力電圧をさらに上昇させることができ、スルーダウンする入力信号が印加されるときには、出力電圧をさらに下降させることができることから、与えられたデータ伝送時間ｔ内に正確な映像信号を伝達できるようになる。
【００１０】
図３は、従来の技術による出力バッファ回路の回路図であり、同図に示すように、従来の技術による出力バッファ回路は、補償容量性負荷Ｃｃ、入力端３０１ａ〜３０１ｅ、出力端３０２、電流ソース３０３を備える。
【００１１】
ここで、前記入力端３０１ａ〜３０１ｆは、２つの入力端子に差動入力電圧信号が印加される。
【００１２】
このとき、差動入力電圧とは、２つの入力端子に印加される電圧の差を意味し、従来の技術による出力バッファ回路は、前記２つの入力端子に印加される電圧の差に対してのみ応答して動作する差動入力回路方式を導入している。
【００１３】
また、前記出力端３０２は、前記差動入力電圧のゲインを増加させ、前記電流ソース３０３は、前記出力端３０２をバイアスする。
【００１４】
同図に示す出力バッファ回路を参考に、従来のスルー動作を説明すれば、次の通りである。
【００１５】
入力端３０１ａ〜３０１ｅのバイアス電流をＩｓｓ、電流ソース３０３を介して出力端３０２にバイアスされる電流をＩｐ、ＭＯＳトランジスタの相互コンダクタンスをｇｍとするとき、入力端３０１ａ〜３０１ｅに印加される差動入力電圧がＩｓｓ／ｇｍ以上になる場合、すなわち、スルーする差動入力電圧が印加されるときには、入力端３０１ａ〜３０１ｅのトランジスタのうちの一部はターンオン（オン状態に変化）し、一部はターンオフ（オフ状態に変化）して、Ｉｓｓは一部のトランジスタを介してのみ流れる。
【００１６】
すなわち、上記の動作過程をスルーアップする入力電圧が印加される場合と、スルーダウンする入力電圧が印加される場合とに分けて説明すれば、次の通りである。
【００１７】
まず、スルーアップする入力電圧が印加される場合、すなわち、第１ＰＭＯＳトランジスタ３０１ａのゲート電圧が、第２ＰＭＯＳトランジスタ３０１ｂのゲート電圧よりＩｓｓ／ｇｍ以上高くなると、第２ＰＭＯＳトランジスタ３０１ｂのみがターンオンして、Ｉｓｓは前記第２ＰＭＯＳトランジスタ３０１ｂを介してのみ流れる。
【００１８】
これにより、Ｉｓｓは、前記第２ＰＭＯＳトランジスタ３０１ｂに接続した第２ＮＭＯＳトランジスタ３０１ｅを介して流れ、ミラー関係にある第１ＮＭＯＳトランジスタ３０１ｄにもＩｓｓが流れなければならないが、電流ソース３０３を介して出力端３０２にバイアスされる電流の大きさは、Ｉｐと固定されていることから、前記Ｉｓｓは補償容量性負荷Ｃｃの放電を介して供給され、これによって前記Ｉｓｓは、第１ＮＭＯＳトランジスタ３０１ｄにも流れる。
【００１９】
これにより、前記第１ＮＭＯＳトランジスタ３０１ｄの接地によりＩｓｓが流れてしまい、前記第１ＮＭＯＳトランジスタ３０１ｄのドレイン電圧は下降し、これによって出力端３０２のドレイン電圧が上昇して、結局、出力端子ｏｕｔの電圧は上昇する。
【００２０】
一方、スルーダウンする入力電圧が印加される場合、すなわち、第１ＰＭＯＳトランジスタ３０１ａのゲート電圧が、第２ＰＭＯＳトランジスタ３０１ｂのゲート電圧よりＩｓｓ／ｇｍ以上低くなれば、前記第１ＰＭＯＳトランジスタ３０１ａのみがターンオンして、Ｉｓｓは、前記第１ＰＭＯＳトランジスタ３０１ａを介してのみ流れる。
【００２１】
これにより、Ｉｓｓは、前記第２ＮＭＯＳトランジスタ３０１ｅを介して流れないことから、ミラー関係にある第１ＮＭＯＳトランジスタ３０１ｄにもＩｓｓが流れなくなる。
【００２２】
このとき、電流ソース３０３を介して出力端３０２にバイアスされる電流の大きさは、Ｉｐと固定されていることから、前記第１ＰＭＯＳトランジスタ３０１ａを介してのみ伝達されたＩｓｓは、補償容量性負荷Ｃｃに充電される。
【００２３】
これにより、前記第１ＮＭＯＳトランジスタ３０１ｄのドレイン電圧は上昇し、これによって出力端３０２のドレイン電圧が下降して、結局、出力端子ｏｕｔの電圧は下降する。
【００２４】
しかしながら、上記の従来の技術による出力バッファ回路は、高速、高精度の特性のためにスルーレートを増加させる場合、多量の電力が消費されるという問題が生じる。その理由は、下記の式（１）に示されている通り、スルーレートがＩｓｓを補償容量性負荷Ｃｃのキャパシタンスで割った値に相当し、回路内のＩｓｓに比例するためである。
【００２５】
スルーレート＝Ｉｓｓ／Ｃｃ        （１）
【００２６】
すなわち、スルーレートを増加させるためには、補償容量性負荷Ｃｃを充放電しなければならないため、多量のＩｓｓを使用せざるをえず、これにより、スルーのみならず、入力電圧が印加される全ての時間内に、相当な大きさのＩｓｓが回路内に流れなければならないことから、多量の電力が消費されるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、スイッチング素子からなるスルーレート増加部を追加することによって、従来の出力バッファ回路において求められていたバイアス電流より少ない量のバイアス電流のみでも高スルーレートの出力電圧を得ることができ、これにより多量の電力が消費されるのを防止できる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成すべく、本発明に係る出力バッファ回路によれば、補償容量性負荷を含み、２つの入力端子に差動入力電圧信号が印加される入力端と、前記差動入力電圧のゲインを増加させる出力端と、前記出力端をバイアスする電流ソースと、前記出力端及び補償容量性負荷に接続し、スイッチング素子を含んで前記出力バッファ回路のスルーレートを増加させるスルーレート増加部と、を備える。
【００２９】
このとき、一態様において、本発明は、前記差動入力電圧が、スルーアップする差動入力電圧である場合、前記入力端が、前記スルーアップする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、前記スルーアップする差動入力電圧の差に応じて発生する電流を電圧に変換して出力する第１及び第２ＮＭＯＳトランジスタと、を備えることを特徴とする。
【００３０】
このとき、一態様において、本発明は、前記第１ＰＭＯＳトランジスタがターンオフし、前記第２ＰＭＯＳトランジスタがターンオンすることを特徴とする。
【００３１】
また、一態様において、本発明は、前記スルーレート増加部が、前記スイッチング素子をターンオフすることを特徴とする。
【００３２】
一方、一態様において、本発明は、前記差動入力電圧が、スルーダウンする差動入力電圧である場合、前記入力端が、前記スルーダウンする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、を備えることを特徴とする。
【００３３】
このとき、一態様において、本発明は、前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＰＭＯＳトランジスタがターンオフすることを特徴とする。
【００３４】
また、一態様において、本発明は、前記スルーレート増加部が、前記スイッチング素子をターンオフすることを特徴とする。
【００３５】
一方、一態様において、本発明は、前記差動入力電圧が、セトリングする差動入力電圧である場合、前記スルーレート増加部が、前記スイッチング素子をターンオンさせることを特徴とする。
【００３６】
一方、本発明に係る他の出力バッファ回路によれば、補償容量性負荷を含み、２つの入力端子に差動入力電圧信号が印加される入力端と、前記差動入力電圧のゲインを増加させる出力端と、前記出力端をバイアスするフローティング電流ソースと、前記入力端、フローティング電流ソース及び出力端と接続し、前記入力端から供給される電流と、前記フローティング電流ソースから供給される内部電流とを加算する加算回路と、前記入力端及び加算回路に接続し、複数のスイッチング素子からなって前記出力バッファ回路のスルーレートを増加させるスルーレート増加部と、を備える。
【００３７】
このとき、一態様において、本発明は、前記差動入力電圧が、スルーアップする差動入力電圧である場合、前記入力端が、前記スルーアップする差動入力電圧がゲートに印加される第１及び第２ＮＭＯＳトランジスタと、前記スルーアップする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタをバイアスする第３ＮＭＯＳトランジスタと、前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、を備える。
【００３８】
このとき、一態様において、本発明は、前記第１ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタがターンオンし、前記第１ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタがターンオフすることを特徴とする。
【００３９】
また、一態様において、本発明は、前記スルーレート増加部が、前記スイッチング素子をターンオフすることを特徴とする。
【００４０】
一方、前記差動入力電圧が、スルーダウンする差動入力電圧である場合、前記入力端が、前記スルーダウンする差動入力電圧がゲートに印加される第１及び第２ＮＭＯＳトランジスタと、前記スルーダウンする差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタをバイアスする第３ＮＭＯＳトランジスタと、前記第１及び第２ＰＭＯＳトランジスタをバイアスする第３ＰＭＯＳトランジスタと、を備える。
【００４１】
このとき、一態様において、本発明は、前記第１ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタがターンオフすることを特徴とする。
【００４２】
また、一態様において、本発明は、前記スルーレート増加部が、前記スイッチング素子をターンオフすることを特徴とする。
【００４３】
一態様において、本発明は、前記差動入力電圧が、セトリングする差動入力電圧である場合、前記スルーレート増加部が、前記スイッチング素子をターンオンさせることを特徴とする。
【発明の効果】
【００４４】
本発明によれば、スイッチング素子からなるスルーレート増加部を追加することによって、高スルーレートの出力電圧が得られ、これにより、高速のデータ処理が可能となるという効果を奏する。
【００４５】
また、スルーの際のスイッチング動作により、補償容量性負荷を遮断することによって、従来の出力バッファ回路において求められたバイアス電流より少ない量のバイアス電流のみでも高スルーレートの出力電圧が得られるため、多い量の電力消費を防止することができるという効果を奏する。
【００４６】
また、従来のドライバに用いられた出力バッファに、少ない数のスイッチング素子からなるスルーレート増加部のみを追加すれば良いので、実現自体が簡単であるという利点がある。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００４８】
図４は、本発明による出力バッファ回路の動作タイミングを示す図であり、図５は、本発明の第１の実施の形態による出力バッファ回路の回路図を示すものであり、図６は、本発明の第２の実施の形態による出力バッファ回路の回路図を示すものである。
【００４９】
以下、少量のバイアス電流のみでも高スルーレートの出力電圧を得ることができる好ましい実施の形態について、さらに詳細に説明する。
【００５０】
＜第１の実施の形態＞
図５に示すように、第１の実施の形態による出力バッファ回路は、補償容量性負荷Ｃｃ、入力端５０１ａ〜５０１ｅ、出力端５０２、電流ソース５０３、スルーレート増加部５０４を備える。
【００５１】
ここで、前記入力端５０１ａ〜５０１ｅは、２つの入力端子に差動入力電圧信号が印加され、前記差動入力電圧がゲートに印加される第１及び第２ＰＭＯＳトランジスタ５０１ａ，５０１ｂと、前記第１及び第２ＰＭＯＳトランジスタ５０１ａ，５０１ｂをバイアスする第３ＰＭＯＳトランジスタ５０１ｃ、及び前記差動入力電圧の差によって発生する電流を電圧に変換して出力する第１及び第２ＮＭＯＳトランジスタ５０１ｄ，５０１ｅと、を備える。
【００５２】
このとき、差動入力電圧とは、２つの入力端子に印加される電圧の差のことを意味し、第１の実施の形態による出力バッファ回路は、前記２つの入力端子に印加される電圧の差に対してのみ応答して動作する差動入力回路方式を導入している。
【００５３】
また、前記出力端５０２は、前記差動入力電圧のゲインを増加させる機能を行い、クラスＡタイプ、クラスＢタイプ、クラスＡＢタイプなどの複数の出力端を使用することができ、その中で、電力消費の比較的少なく、線形性のある程度確保されるクラスＡＢタイプの出力端を使用することが好ましい。
【００５４】
また、前記電流ソース５０３は、前記出力端５０２をバイアスし、前記スルーレート増加部５０４は、前記出力端５０２及び補償容量性負荷Ｃｃに接続し、スイッチング素子５０４からなって、前記出力バッファ回路のスルーレートを増加させる機能を行う。
【００５５】
このとき、前記スイッチング素子５０４は、複数の素子が用いられるが、トランジスタが最も多く用いられる。
【００５６】
以下、図４及び図５を参考に、第１の実施の形態による出力バッファ回路のスルー動作を説明すれば、次の通りである。
【００５７】
入力端５０１ａ〜５０１ｅのバイアス電流をＩｓｓ、電流ソース５０３を介して出力端５０２にバイアスされる電流をＩｐ、ＭＯＳトランジスタの相互コンダクタンスをｇｍとするとき、入力端５０１ａ〜５０１ｅに印加される差動入力電圧がＩｓｓ／ｇｍ以上になる場合、すなわち、スルーする差動入力電圧が印加されるときには、入力端５０１ａ〜５０１ｅのトランジスタのうちの一部はターンオンし、一部はターンオフして、Ｉｓｓは一部トランジスタを介してのみ流れる。
【００５８】
すなわち、上記の動作過程を、スルーアップする入力電圧が印加される場合と、スルーダウンする入力電圧が印加される場合とに分けて説明すれば、次の通りである。
【００５９】
まず、図４の区間１のように、スルーアップする入力電圧が印加される場合、すなわち、第１ＰＭＯＳトランジスタ５０１ａのゲート電圧が、第２ＰＭＯＳトランジスタ５０１ｂのゲート電圧よりＩｓｓ／ｇｍ以上高くなると、第２ＰＭＯＳトランジスタ５０１ｂのみがターンオンし、Ｉｓｓは前記第２ＰＭＯＳトランジスタ５０１ｂを介してのみ流れる。
【００６０】
これにより、Ｉｓｓは前記第２ＰＭＯＳトランジスタ５０１ｂに接続した第２ＮＭＯＳトランジスタ５０１ｅを介して流れるようになり、ミラー関係にある第１ＮＭＯＳトランジスタ５０１ｄにもＩｓｓが流れなければならないが、このときのＩｓｓは、次のような過程により前記第１ＮＭＯＳトランジスタ５０１ｄに供給される。
【００６１】
スルーアップする入力電圧が印加される場合、前記スルーレート増加部５０４のスイッチング素子５０４はターンオフし、これによって前記補償容量性負荷Ｃｃは遮断される。
【００６２】
このとき、前記電流ソース５０３を介して前記出力端５０２にバイアスされる電流の大きさはＩｐと固定されているため、前記Ｉｓｓは、前記第２ＰＭＯＳトランジスタ５０１ｂのドレインノードから発生する寄生キャパシタ（図示せず）の放電により、前記第１ＮＭＯＳトランジスタ５０１ｄに供給される。
【００６３】
これにより、前記第１ＮＭＯＳトランジスタ５０１ｄの接地によりＩｓｓが流れるようになって、前記第１ＮＭＯＳトランジスタ３０１ｄのドレイン電圧は下降し、これによって出力端３０２のドレイン電圧が上昇し、結局、出力端子ｏｕｔの電圧は上昇する。
【００６４】
出力電圧が次第に上昇し、第１ＰＭＯＳトランジスタ５０１ａのゲート電圧と第２ＰＭＯＳトランジスタ５０１ｂのゲート電圧との差がＩｓｓ／ｇｍより低くなると、スルー動作は終了し、同図の区間２のように、セトリング（ｓｅｔｔｌｉｎｇ）動作を行う。
【００６５】
このとき、前記スイッチング素子５０４はターンオンし、これにより、前記補償容量性負荷Ｃｃが入力端に再び接続することから、安定したセトリング特性の維持が可能となる。
【００６６】
一方、同図の区間３のように、スルーダウンする入力電圧が印加される場合、すなわち、第１ＰＭＯＳトランジスタ５０１ａのゲート電圧が、第２ＰＭＯＳトランジスタ５０１ｂのゲート電圧よりＩｓｓ／ｇｍ以上低くなると、前記第１ＰＭＯＳトランジスタ５０１ａのみがターンオンし、Ｉｓｓは、前記第１ＰＭＯＳトランジスタ５０１ａを介してのみ流れるようになる。
【００６７】
これにより、Ｉｓｓは、前記第２ＮＭＯＳトランジスタ５０１ｅを介して流れなくなるので、ミラー関係にある第１ＮＭＯＳトランジスタ５０１ｄにもＩｓｓが流れなくなる。
【００６８】
また、スルーダウンする電圧が印加される場合、スルーアップの際と同様に、前記スルーレート増加部のスイッチング素子５０４はターンオフし、これにより、補償容量性負荷Ｃｃは遮断される。
【００６９】
また、前記電流ソース５０３を介して前記出力端５０２にバイアスされる電流の大きさはＩｐと固定されているため、前記第１ＰＭＯＳトランジスタ５０１ａを介して伝達されるＩｓｓは、前記第２ＰＭＯＳトランジスタ５０１ｂのドレインノードから発生する寄生キャパシタ（図示せず）に供給される。
【００７０】
これにより、前記第１ＮＭＯＳトランジスタ５０１ｄのドレイン電圧は上昇し、これによって出力端５０２のドレイン電圧は下降し、結局、出力端子ｏｕｔの電圧は下降する。
【００７１】
出力電圧は次第に下降し、第１ＰＭＯＳトランジスタ５０１ａのゲート電圧と第２ＰＭＯＳトランジスタ５０１ｂのゲート電圧との差がＩｓｓ／ｇｍより小さくなると、スルー動作は終了し、同図の区間４のように、セトリング動作を行う。
【００７２】
このとき、前記スイッチング素子５０４はターンオンし、これにより、前記補償容量性負荷Ｃｃが入力端５０１ａ〜５０１ｅに再び接続することから、安定したセトリング特性を維持できる。
【００７３】
一方、上記のように、第１の実施の形態における寄生キャパシタの容量は、通常、数ｆＦ〜数十ｆＦの範囲であり、補償容量性負荷Ｃｃの容量は数ｐＦであることから、第１の実施の形態の場合、補償容量性負荷Ｃｃのみを用いる従来に比べて、約１０００倍のスルーレートを向上させることができ、仮に、スルーレートが同じである場合、従来よりも約１０００倍の電流消費を減少させ得るという利点を有する。これは、上記の式（１）により確認できる。
【００７４】
＜第２の実施の形態＞
図６に示すように、本発明の第２の実施の形態による出力バッファ回路は、入力端６０１ａ〜６０１ｆ、出力端６０４ａ，６０４ｂ、フローティング電流ソース６０２ａ〜６０２ｄ、加算回路６０３ａ〜６０３ｈ、スルーレート増加部６０６からなる。
【００７５】
ここで、前記入力端６０１ａ〜６０１ｆは、２つの入力端子に差動入力電圧信号Ｖｉｎ＋、Ｖｉｎ−が印加され、前記差動入力電圧Ｖｉｎ＋が印加される一方の端子と同じノードを有する第１ＮＭＯＳトランジスタ６０１ａ及び第１ＰＭＯＳトランジスタ６０１ｃ、前記差動入力電圧Ｖｉｎ−が印加される他方の端子と同じノードを有する第２ＮＭＯＳトランジスタ６０１ｂ及び第２ＰＭＯＳトランジスタ６０１ｄ、前記第１及び第２ＮＭＯＳトランジスタ６０１ａ，６０１ｂをバイアスする第３ＮＭＯＳトランジスタ６０１ｅ、前記第１及び第２ＰＭＯＳトランジスタ６０１ｃ，６０１ｄをバイアスする第３ＰＭＯＳトランジスタ６０１ｆからなる。
【００７６】
このとき、差動入力電圧とは、２つの入力端子に印加される電圧の差のことを意味し、これにより、前記２つの入力端子に印加される電圧の差に対してのみ応答して動作する差動入力回路方式を導入している。
【００７７】
同図に示すように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを利用して入力端６０１ａ〜６０１ｆを構成するため、接地電圧から電源電圧（ＶＤＤ）までの全ての範囲の電圧を入出力電圧として確保することが可能となる。このように、接地電圧から電源電圧（ＶＤＤ）までの全ての範囲の電圧を入出力電圧として確保し得る入力端をレール・ツー・レール（ｒａｉｌ  ｔｏ  ｒａｉｌ）入力端と言い、本発明による出力バッファとして前記レール・ツー・レール入力端を備えたフォールデッドカスコード演算増幅器を使用することが好ましい。
【００７８】
また、前記出力端６０４ａ，６０４ｂは、前記差動入力電圧Ｖｉｎ＋，Ｖｉｎ−のゲインを増加させる機能を行い、クラスＡタイプ、クラスＢタイプ、クラスＡＢタイプなどの複数の出力端を用いることができ、この中で電力消費の比較的に少なく、線形性のある程度確保されるクラスＡＢタイプの出力端を用いることが好ましい。
【００７９】
また、前記フローティング電流ソース６０２ａ〜６０２ｄは、前記出力端６０４ａ，６０４ｂをバイアスし、前記加算回路６０３ａ〜６０３ｈは、前記入力端６０１ａ〜６０１ｆ、フローティング電流ソース５０２ａ〜５０２ｄ及び出力端６０４ａ，６０４ｂと接続して、前記入力端６０１ａ〜６０１ｆから供給される電流と前記フローティング電流ソース６０２ａ〜６０２ｄから供給される内部電流とを加算する。
【００８０】
また、前記スルーレート増加部６０６は、前記入力端６０１ａ〜６０１ｆ及び加算回路６０３ａ〜６０３ｈに接続し、複数のスイッチング素子６０６からなって、前記出力バッファ回路のスルーレートを増加させる機能を行う。
【００８１】
このとき、前記スイッチング素子６０６は、様々な素子が用いられ得るが、トランジスタとして最も多く用いられる。
【００８２】
また、正常状態の電流量を最小化するために、前記出力端６０４ａ，６０４ｂのバイアス電圧はそれぞれＶＤＤ−｜ＶＴＨＰ｜，ＶＴＨＮになるように、Ｖｂ１，Ｖｂ２を設定する（ＶＴＨＮ：ＮＭＯＳトランジスタの熱電圧、ＶＴＨＰ：ＰＭＯＳトランジスタの熱電圧）。
【００８３】
以下、図４及び図６を参考に、第２の実施の形態による出力バッファ回路のスルー動作を説明すれば、次の通りである。
【００８４】
まず、スルーアップの際の第２の実施の形態による出力バッファ回路が動作する過程を説明すれば、次の通りである。このとき、前記入力端６０１ａ〜６０１ｆのバイアス電流をＩｓｓ、前記フローティング電流ソース６０２ａ〜６０２ｄを介して前記出力端６０４ａ，６０４ｂにバイアスされる電流をＩｐ、ＭＯＳトランジスタの相互コンダクタンスをｇｍとする。
【００８５】
図４の区間１であるスルーアップ動作の際に、すなわち、第１ＮＭＯＳトランジスタ６０１ａ及び第１ＰＭＯＳトランジスタ６０１ｃのゲート電圧が、第２ＮＭＯＳトランジスタ６０１ｂ及び第２ＰＭＯＳトランジスタ６０１ｄのゲート電圧よりＩｓｓ／ｇｍ以上高くなると、前記第１ＮＭＯＳトランジスタ６０１ａ及び第２ＰＭＯＳトランジスタ６０１ｄのみがターンオンし、前記Ｉｓｓは、前記第１ＮＭＯＳトランジスタ６０１ａ及び第２ＰＭＯＳトランジスタ６０１ｄを介してのみ流れる。
【００８６】
また、スルーアップ動作の際、前記スルーレート増加部のスイッチング素子５０４は、ターンオフし、これにより、補償容量性負荷Ｃｃは遮断されることにより、前記第２ＰＭＯＳトランジスタ６０３ｄのソースノードにおいて見えるキャパシタは、寄生キャパシタ（図示せず）のみが見えるようになる。
【００８７】
なお、前記フローティング電流ソース６０２ａ〜６０２ｄを介して前記クラスＡＢ出力端６０４ａ，６０４ｂにバイアスされる電流の大きさは、Ｉｐと決められているため、前記寄生キャパシタを介してのみ前記Ｉｓｓが供給される。
【００８８】
前記寄生キャパシタから前記Ｉｓｓが完全に供給されるまで、第６ＰＭＯＳトランジスタ６０３ｄのソース電圧は下降し、第７ＰＭＯＳトランジスタ６０４ａのゲート電圧も下降するため、第４ＰＭＯＳトランジスタ６０２ｃはターンオフし、電流Ｉｐは、第４ＮＭＯＳトランジスタ６０２ｄを介してのみ流れる。このとき、第７ＰＭＯＳトランジスタ６０４ａのゲート電圧は、Ｖｂ２−ＶＴＨＮまで下降し、これにより、出力電圧Ｖｏｕｔは上昇する。
【００８９】
上記のように、スルーアップの際には、前記スイッチング素子６０６のターンオフ動作により、前記第６ＰＭＯＳトランジスタ６０３ｄのソースノードでは寄生キャパシタのみが見え、これにより、補償容量性負荷Ｃｃに比べて顕著に小さな（約１０００倍）キャパシタンスを有する寄生キャパシタを介して、前記Ｉｓｓが放電する。
【００９０】
一方、スルーダウンの際の第２の実施の形態による出力バッファ回路が動作する過程を説明すれば、次の通りである。
【００９１】
スルーアップの際と同様に、このときにも前記入力端６０１ａ〜６０１ｆのバイアス電流をＩｓｓ、前記フローティング電流ソース６０２ａ〜６０２ｄを介して前記出力端６０４ａ，６０４ｂにバイアスされる電流をＩｐ、ＭＯＳトランジスタの相互コンダクタンスをｇｍとする。
【００９２】
図４の区間３のスルーダウン動作の際、すなわち、第１ＮＭＯＳトランジスタ６０１ａ及び第１ＰＭＯＳトランジスタ６０１ｃのゲート電圧が、第２ＮＭＯＳトランジスタ６０１ｂ及び第２ＰＭＯＳトランジスタ６０１ｄのゲート電圧よりＩｓｓ／ｇｍ以上低くなると、前記第１ＰＭＯＳトランジスタ６０１ｃ及び第２ＮＭＯＳトランジスタ６０１ｂのみがターンオンし、前記Ｉｓｓは、前記第１ＰＭＯＳトランジスタ６０１ｃ及び第２ＮＭＯＳトランジスタ６０１ｂを介してのみ流れる。
【００９３】
また、スルーダウン動作の際、スルーアップの際と同様に、前記スルーレート増加部のスイッチング素子６０６はターンオフし、これにより、補償容量性負荷Ｃｃは、前記第６ＮＭＯＳトランジスタ６０３ｈのソースノードから遮断されて、前記第６ＮＭＯＳトランジスタ６０３ｈのソースノードにおいて見えるキャパシタは、寄生キャパシタ（図示せず）のみが見えるようになる。
【００９４】
なお、前記フローティング電流ソース６０２ａ〜６０２ｄを介して前記出力端６０４ａ，６０４ｂにバイアスされる電流の大きさは、Ｉｐと決められているため、前記寄生キャパシタを介してのみ、前記Ｉｓｓが充電される。
【００９５】
前記寄生キャパシタに前記Ｉｓｓが完全に充電されるまで、第６ＮＭＯＳトランジスタ６０３ｈのソース電圧は上昇し、第７ＮＭＯＳトランジスタ６０４ｂのゲート電圧も上昇するため、第４ＮＭＯＳトランジスタ６０２ｄはターンオフして、電流Ｉｐは、第４ＰＭＯＳトランジスタ６０２ｃを介してのみ流れる。このとき、第７ＮＭＯＳトランジスタ６０４ｂのゲート電圧は、Ｖｂ１−｜ＶＴＨＰ｜まで上昇し、これにより、出力電圧Ｖｏｕｔは下降する。
【００９６】
一方、図４の区間４のセトリング動作の際、スルーアップの際と同様に、前記スイッチング素子６０６はターンオンし、これにより、前記補償容量性負荷Ｃｃは、前記第６ＮＭＯＳトランジスタ６０３ｈのソースノードに再び接続するため、安定したセトリング特性の維持が可能となる。
【００９７】
上記のように、スルーダウンの際にも、前記スイッチング素子６０６のターンオフ動作により、前記第６ＮＭＯＳトランジスタ６０３ｈのソースノードでは寄生キャパシタのみが見え、これにより、補償容量性負荷Ｃｃに比べて顕著に小さなキャパシタンスを有する寄生キャパシタを介して前記Ｉｓｓが充電される。
【００９８】
以上説明した通り、第２の実施の形態における寄生キャパシタの容量は、通常、数ｆＦ〜数十ｆＦの範囲であり、補償容量性負荷Ｃｃの容量は数ｐＦであることから、第２の実施の形態の場合、補償容量性負荷Ｃｃのみを使用する従来に比べて、約１０００倍のスルーレートを向上させることができ、仮に、スルーレートが同じである場合、従来より約１０００倍の電流消費を減少させ得るという利点を有する。これは、上記の式１により確認できる。
【００９９】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【０１００】
【図１】従来の技術によってモデリングした出力バッファを示す図である。
【図２】従来の技術による入力電圧信号及び出力電圧信号を示す図である。
【図３】従来の技術による出力バッファ回路の回路図である。
【図４】本発明による出力バッファ回路の動作タイミングを示す図である。
【図５】本発明の第１の実施の形態に係る出力バッファ回路の回路図である。
【図６】本発明の第２の実施の形態に係る出力バッファ回路の回路図である。
【符号の説明】
【０１０１】
５０１ａ〜５０１ｅ，６０１ａ〜６０１ｆ  入力端
５０１ａ，６０１ｃ  第１ＰＭＯＳトランジスタ
５０１ｂ，６０１ｄ  第２ＰＭＯＳトランジスタ
５０１ｃ，６０１ｆ  第３ＰＭＯＳトランジスタ
５０１ｄ，６０１ａ  第１ＮＭＯＳトランジスタ
５０１ｅ，６０１ｂ  第２ＮＭＯＳトランジスタ
５０２，６０４ａ，６０４ｂ  出力端
５０３  電流ソース
５０４，６０６  スルーレート増加部
６０１ｅ  第３ＮＭＯＳトランジスタ
６０２ａ〜６０２ｄ  フローティング電流ソース
６０２ｃ  第４ＰＭＯＳトランジスタ
６０２ｄ  第４ＮＭＯＳトランジスタ
６０３ａ〜６０３ｈ  加算回路
６０３ｃ  第５ＰＭＯＳトランジスタ
６０３ｄ  第６ＰＭＯＳトランジスタ
６０３ｇ  第５ＮＭＯＳトランジスタ
６０３ｈ  第６ＮＭＯＳトランジスタ
６０４ａ  第７ＰＭＯＳトランジスタ
６０４ｂ  第７ＮＭＯＳトランジスタ
Ｃｃ  補償容量性負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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