(57)【要約】【課題】    良好な書き換え抵抗値を持つ低抵抗なＰＣＭＯ薄膜を備え、双極性電気パルススイッチング特性を実現可能な可変抵抗素子を提供する。【解決手段】    可変抵抗素子の形成方法であって、シリコン基板を準備する準備工程と、前記シリコン基板上に下部電極を堆積させる第１工程と、ＰＣＭＯと白金の混在したＰＣＭＯ・白金含有薄膜を堆積させる第２工程と、前記ＰＣＭＯ・白金含有薄膜上に上部電極を堆積させる第３工程を備え、好ましくは、第２工程において、ＰＣＭＯ膜と白金膜を交互に堆積させ多層構造膜として前記ＰＣＭＯ・白金含有薄膜を形成するか、或いは、ＰＣＭＯと白金を共堆積させて前記ＰＣＭＯ・白金含有薄膜を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
可変抵抗素子の形成方法であって、
シリコン基板を準備する準備工程と、
前記シリコン基板上に下部電極を堆積させる第１工程と、
ＰＣＭＯと白金の混在したＰＣＭＯ・白金含有薄膜を堆積させる第２工程と、
前記ＰＣＭＯ・白金含有薄膜上に上部電極を堆積させる第３工程と、を備えることを特徴とする可変抵抗素子の形成方法。
【請求項２】
前記第２工程において、ＰＣＭＯ膜と白金膜を交互に堆積させ多層構造膜として前記ＰＣＭＯ・白金含有薄膜を形成することを特徴とする請求項１に記載の可変抵抗素子の形成方法。
【請求項３】
前記第２工程において、１ｎｍ〜５０ｎｍの膜厚、３００℃の温度で、スピンコーティングによって前記ＰＣＭＯ膜を堆積させることを特徴とする請求項２に記載の可変抵抗素子の形成方法。
【請求項４】
前記第２工程において、前記白金膜を１ｎｍ〜５０ｎｍの膜厚で堆積させることを特徴とする請求項３に記載の可変抵抗素子の形成方法。
【請求項５】
前記第２工程において、前記多層構造膜の各層における前記白金膜の膜厚は、前記ＰＣＭＯ膜の膜厚よりも薄いことを特徴とする請求項４に記載の可変抵抗素子の形成方法。
【請求項６】
前記第２工程において、前記ＰＣＭＯ膜と前記白金膜を交互に堆積させ、３０ｎｍ〜１００００ｎｍの膜厚を有する前記多層構造膜を堆積させることを特徴とする請求項２〜５の何れか１項に記載の可変抵抗素子の形成方法。
【請求項７】
前記第２工程において、ＰＣＭＯと白金を共堆積させて前記ＰＣＭＯ・白金含有薄膜を形成することを特徴とする請求項１に記載の可変抵抗素子の形成方法。
【請求項８】
前記第２工程において、スピンオン、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤから成る成膜方法のグループから選択される成膜方法によって前記ＰＣＭＯ・白金含有薄膜を共堆積させることを特徴とする請求項７に記載の可変抵抗素子の形成方法。
【請求項９】
前記第２工程において、白金対ＰＣＭＯの組成比（白金／ＰＣＭＯ）は、０．１〜１０の範囲内であることを特徴とする請求項８に記載の可変抵抗素子の形成方法。
【請求項１０】
前記第２工程において、白金対ＰＣＭＯの組成比（白金／ＰＣＭＯ）は、１未満であることを特徴とする請求項８に記載の可変抵抗素子の形成方法。
【請求項１１】
前記第１工程と前記第３工程において、白金、イリジウム、ルテニウム、ルビジウム、これら金属の導電性酸化物、及び、超電導体から成る材料のグループから選択される材料より形成される電極を堆積させることを特徴とする請求項１〜１０の何れか１項に記載の可変抵抗素子の形成方法。
【請求項１２】
前記超電導体は、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ（ＹＢＣＯ）であることを特徴とする請求項１１に記載の可変抵抗素子の形成方法。
【請求項１３】
２つの電極間に可変抵抗体が挟持されて形成される可変抵抗素子であって、
前記可変抵抗体が、ＰＣＭＯと白金の混在したＰＣＭＯ・白金含有薄膜で構成されていることを特徴とする可変抵抗素子。
【請求項１４】
前記ＰＣＭＯ・白金含有薄膜が、ＰＣＭＯ膜と白金膜が交互に堆積した多層構造膜であることを特徴とする請求項１３に記載の可変抵抗素子。
【請求項１５】
前記ＰＣＭＯ膜が１ｎｍ〜５０ｎｍの膜厚を有し、前記白金膜が１ｎｍ〜５０ｎｍの膜厚を有し、
前記白金膜の膜厚が、前記ＰＣＭＯ膜の膜厚よりも薄いことを特徴とする請求項１４に記載の請求項１に記載の可変抵抗素子。
【請求項１６】
多層構造膜の膜厚が、３０ｎｍ〜１００００ｎｍの範囲内であることを特徴とする請求項１３または１４に記載の可変抵抗素子。
【請求項１７】
前記ＰＣＭＯ・白金含有薄膜が、ＰＣＭＯと白金の共堆積膜であることを特徴とする請求項１３に記載の可変抵抗素子。
【請求項１８】
前記ＰＣＭＯ・白金含有薄膜の白金対ＰＣＭＯの組成比（白金／ＰＣＭＯ）が、０．１〜１０の範囲内であることを特徴とする請求項１７に記載の可変抵抗素子。
【請求項１９】
前記ＰＣＭＯ・白金含有薄膜の白金対ＰＣＭＯの組成比（白金／ＰＣＭＯ）が、１未満であることを特徴とする請求項１７に記載の可変抵抗素子。
【請求項２０】
前記２つの電極の夫々が、白金、イリジウム、ルテニウム、ルビジウム、これら金属の導電性酸化物、及び、超電導体から成る材料のグループから選択される材料より形成される電極であることを特徴とする請求項１３〜１９の何れか１項に記載の可変抵抗素子。
【請求項２１】
前記超電導体は、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ（ＹＢＣＯ）であることを特徴とする請求項２０に記載の可変抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子及びその形成方法に関し、更に具体的には、可変抵抗体として、多層Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）／白金膜、或いは、共堆積させたＰＣＭＯ−Ｐｔ組成膜を用いた半導体装置及びその製造方法に関する。また、本発明に係る可変抵抗素子及びその形成方法は、ＤＲＡＭ、コンデンサ、検出器、光ディスプレイ、光スイッチ、変換器、撮像装置、その他の磁気装置への応用と共に、特にＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）への応用に適している。
【背景技術】
【０００２】
白金基板上にＰＣＭＯ薄膜をスピンオンすることによって形成され、常温で動作可能で、抵抗値が電気的に書き換え可能な不揮発性記憶装置が下記の特許文献１で開示されている。ＰＣＭＯ薄膜は、低温で熱処理されて白金上に成長し、非晶質、或いは、多結晶構造を示す。そのようにして形成されたＰＣＭＯ薄膜の抵抗は、異なるパルス幅を持つ単極性電気パルスによって、高抵抗状態または低抵抗状態へ可逆的に書き換えが可能である。しかし、例えば、３００〜３５０℃程度の低温で堆積したＰＣＭＯ薄膜の抵抗は非常に高く（例えば、低抵抗状態で５００ＫΩ、高抵抗状態で１ＭΩの高抵抗値を示す）、そのため当該ＰＣＭＯ薄膜を備えた可変抵抗素子が非常に高い抵抗値を示し、スイッチング（抵抗状態の可逆的変化）が困難になるということが分かっている。例えば、６００〜６５０℃程度の高温で堆積したＰＣＭＯ薄膜、或いは、例えば、３００〜３５０℃程度の温度で堆積後に６００〜６５０℃程度の温度でアニーリングされたＰＣＭＯ薄膜はより低い抵抗値（例えば、低抵抗状態で２００Ω、高抵抗状態で５００Ω）を示すが、低温で堆積したＰＣＭＯ薄膜と抵抗値のスイッチング特性が異なっており、通常抵抗値の変化率もかなり小さい。ＰＣＭＯ薄膜をＲＲＡＭに適用するには、双極性電気パルススイッチング特性（可変抵抗素子の一方端を基準に他方端に正極性パルスと負極性パルスを各別に印加することで、高抵抗状態と低抵抗状態間の抵抗変化が生じる特性）が望ましく、そのため、良好な書き換え抵抗値を持つ低抵抗なＰＣＭＯ薄膜と、双極性電気パルススイッチング特性が必要である。
【０００３】
【特許文献１】米国特許第６，６６４，１１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、低温堆積ＰＣＭＯ薄膜、高温堆積ＰＣＭＯ薄膜、或いは、堆積後にアニーリングされたＰＣＭＯ薄膜の有する上記問題点に鑑みてなされたもので、その主たる目的は、良好な書き換え抵抗値を持つ低抵抗なＰＣＭＯ薄膜を備え、双極性電気パルススイッチング特性を実現可能な可変抵抗素子及びその形成方法を提供することにある。更に、本発明の他の目的は、可変抵抗素子のＲＲＡＭの応用のために、特に、可変抵抗素子を構成する可変抵抗体として、ＰＣＭＯと白金の混在したＰＣＭＯ・白金含有薄膜を堆積するための方法を提供することにあり、具体的には、ＰＣＭＯまたはドープしたＰＣＭＯ薄膜を用いたＲＲＡＭに適したＰＣＭＯ膜と白金膜の多層構造膜を提供することにあり、更に、共堆積したＰＣＭＯ−Ｐｔ組成膜を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明に係る可変抵抗素子の形成方法は、シリコン基板を準備する準備工程と、前記シリコン基板上に下部電極を堆積させる第１工程と、ＰＣＭＯと白金の混在したＰＣＭＯ・白金含有薄膜を堆積させる第２工程と、前記ＰＣＭＯ・白金含有薄膜上に上部電極を堆積させる第３工程と、を備えることを特徴とし、特に、前記第２工程において、ＰＣＭＯ膜と白金膜を交互に堆積させ多層構造膜として前記ＰＣＭＯ・白金含有薄膜を形成すること、或いは、ＰＣＭＯと白金を共堆積させて前記ＰＣＭＯ・白金含有薄膜を形成することを特徴とする。
【０００６】
更に、上記目的を達成するための本発明に係る可変抵抗素子は、２つの電極間に可変抵抗体が挟持されて形成される可変抵抗素子であって、前記可変抵抗体が、ＰＣＭＯと白金の混在したＰＣＭＯ・白金含有薄膜で構成されていることを特徴とし、特に、前記ＰＣＭＯ・白金含有薄膜が、ＰＣＭＯ膜と白金膜が交互に堆積した多層構造膜、或いは、ＰＣＭＯと白金の共堆積膜であること特徴とする。
【０００７】
課題を解決するための手段の欄で示した記載によって、本発明の特徴の可及的速やかな理解が提供される。更に、本発明の十分な理解は、下記に詳述された図面と発明を実施するための最良の形態を参照することによって得られる。
【発明を実施するための最良の形態】
【０００８】
本発明に係る可変抵抗素子とその形成方法（以下、適宜「本発明素子」及び「本発明方法」と略称する。）の好適な実施形態について図面を参照して説明する。
【０００９】
本発明素子は、ＲＲＡＭへの応用を目的とする可変抵抗素子であって、２つの電極（下部電極と上部電極）間に可変抵抗体としてのＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎ３Ｏ３）と白金の混在したＰＣＭＯ・白金（Ｐｔ）含有薄膜が挟持されて形成される。本発明方法では、ＰＣＭＯ・白金含有薄膜が、ＰＣＭＯ薄膜またはドープしたＰＣＭＯ薄膜を用いたＲＲＡＭに適したＰＣＭＯ膜と白金膜の多層構造膜、或いは、ＰＣＭＯと白金（Ｐｔ）の共堆積膜（ＰＣＭＯ−Ｐｔ組成膜）として提供される。
【００１０】
図１に、本発明方法による本発明素子の形成工程を示す。図１では、本発明方法は全体として矢符１０で表される。尚、図１では、後述するように、２つの実施形態が表示されている。
【００１１】
ステップ１２（準備工程に相当）において、ＲＲＡＭ製造における公知の最新技術によってシリコン基板を準備し、個々のデバイス領域の分離を行う。当然のことながら、本発明方法では様々なマスキング、パターニング、エッチング、フォトレジスト手順が用いられる。従って、本実施形態では、シリコン基板上に、本発明素子以外の周辺回路等が既に形成されている場合が含まれることを想定している。
【００１２】
次に、ステップ１４（第１工程に相当）では、下部電極を堆積させる。下部電極は、白金、イリジウム、ルテニウム、ルビジウム、それら金属の導電性酸化物、及び、ＹＢＣＯ（ＹｘＢａ２Ｃｕ３Ｏ７−ｘ）といった超電導体から選択される材料で形成される。下部電極の膜厚は１００ｎｍである。
【００１３】
ステップ１６（第２工程に相当）では、ＰＣＭＯ及びＰｔを含むＰＣＭＯ・白金含有薄膜を下部電極上に堆積させる。この第２工程でのＰＣＭＯ・白金含有薄膜の堆積は、ステップ１８で、ＰＣＭＯ膜／Ｐｔ膜の多層構造膜として形成するか、或いは、ステップ２０で、ＰＣＭＯとＰｔを共堆積してＰＣＭＯ・Ｐｔ共堆積膜として形成するかの何れか一方の工程が行われる。
【００１４】
ステップ１８（第２工程の第１の実施形態）の多層構造膜を形成する工程において、ＰＣＭＯ薄膜は１ｎｍ〜５０ｎｍの膜厚で、３００℃の温度で通常スピンコーティングまたはスパッタリングによって堆積する。Ｐｔ膜は、ＰＣＭＯ薄膜上に１ｎｍ〜５０ｎｍの膜厚で堆積させる。ＰＣＭＯ／Ｐｔ多層構造膜の各Ｐｔ膜の膜厚は、各ＰＣＭＯ膜の膜厚よりも薄いことが望ましい。多層構造膜の最終的な膜厚の合計は、３０ｎｍ〜１０００ｎｍとなる。
【００１５】
ステップ２０（第２工程の第２の実施形態）のＰＣＭＯとＰｔの共堆積膜を形成する工程において、スピンオン、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤの何れかの成膜方法を用いてＰＣＭＯとＰｔを共堆積してＰＣＭＯ・Ｐｔ共堆積膜を形成する。Ｐｔ／ＰＣＭＯの組成比は１未満であることが望ましいが、０．１〜１０の間の組成比であれば構わない。尚、Ｐｔ／ＰＣＭＯの組成比は１未満であることは、ステップ１８の多層構造膜において、Ｐｔ膜の膜厚がＰＣＭＯ膜の膜厚よりも薄いことに対応する。
【００１６】
ステップ２２（第３工程に相当）で、白金、イリジウム、ルテニウム、ルビジウム、それら金属の導電性酸化物から選択される材料で成る上部電極をＰＣＭＯ・白金含有薄膜（ＰＣＭＯ／Ｐｔ多層構造膜またはＰＣＭＯ・Ｐｔ共堆積膜）上に１００ｎｍの膜厚で堆積させる。
【００１７】
ＰＣＭＯ／Ｐｔ多層構造膜またはＰＣＭＯ・Ｐｔ共堆積膜を形成した後、任意で行うステップ２４で、３５０℃〜６００℃の温度で、酸素、窒素または空気雰囲気中で１分〜１時間の間ポストアニール処理を行う。
【００１８】
図２は、膜厚１００ｎｍの白金下部電極、膜厚２５ｎｍのＰＣＭＯ膜（３００℃の温度で堆積）と膜厚１０ｎｍのＰｔ膜が４層に重なったＰＣＭＯ／Ｐｔ多層構造膜（全体の膜厚は、３５ｎｍ×４＝１４０ｎｍ）、及び、膜厚１００ｎｍの白金上部電極で構成された本発明素子の双極性スイッチング特性を、スイッチング回数と抵抗値の関係によって表した図である。尚、双極性スイッチングは平面寸法が５０μｍ×１００μｍのＰＣＭＯ／Ｐｔ多層構造膜で測定した。低温で堆積したＰＣＭＯ膜であるが、ＰＣＭＯ／Ｐｔ多層構造膜とすることで、ＰＣＭＯ／Ｐｔ多層構造膜の低抵抗化が図れ、且つ、良好な双極性スイッチング特性を示していることが分かる。
【００１９】
図２に双極性スイッチング特性を示した本発明素子のインピーダンスを、本発明素子が高抵抗状態と低抵抗状態の間でスイッチングした後に再度測定した。その挙動は、単極性電気パルススイッチングによる低温で堆積したＰＣＭＯ膜のインピーダンスの変化と同様である。低抵抗状態におけるインピーダンスの周波数特性を図３に、高抵抗状態のインピーダンスの周波数特性を図４に示す。図３及び図４において、縦軸はインピーダンスの実部Ｒと虚部Ｘを示し、各図の特性曲線の上側が実部Ｒで下側が虚部Ｘを示している。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る可変抵抗素子の形成方法の各工程を示すフローチャート
【図２】本発明に係る可変抵抗素子のスイッチングパルスの電圧振幅が±２Ｖ、パルス幅が１００ｎｓの場合のＰＣＭＯ／Ｐｔ多層構造膜の双極性スイッチング特性を示す特性図
【図３】本発明に係る可変抵抗素子の高抵抗状態でのＰＣＭＯ／Ｐｔ多層構造膜のインピーダンスの周波数特性を示す特性図
【図４】本発明に係る可変抵抗素子の低抵抗状態でのＰＣＭＯ／Ｐｔ多層構造膜のインピーダンスの周波数特性を示す特性図
【符号の説明】
【００２１】
１０：  本発明に係る可変抵抗素子の形成方法の全工程
【図１】
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【図２】
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【図３】
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【図４】
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