(57)【要約】【課題】ゲート構造としてゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子を備えた半導体装置において、ＭＯＳ型半導体素子が実使用時に閾値電圧の経時変化を起こすか否かの良否判定を容易に行うことができる半導体装置の検査方法を提供する。【解決手段】ＭＯＳ型パワー素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、ＭＯＳ型パワー素子のゲート絶縁膜への電界印加状態として実使用時の電界印加状態よりも高い状態を２秒間継続し、その前後に測定したＭＯＳ型パワー素子の閾値電圧の差が所定値より大きいと不良と判定する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゲート構造として、ゲート絶縁膜（６）の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子を備えた半導体装置の検査方法であって、
前記ＭＯＳ型半導体素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、前記ＭＯＳ型半導体素子のゲート絶縁膜への電界印加状態として実使用時の電界印加状態よりも高い状態を０．０１〜１０秒間継続し、その前後に測定したＭＯＳ型半導体素子の閾値電圧（Ｖｔｈ１，Ｖｔｈ２）により当該ＭＯＳ型半導体素子が実使用時に閾値電圧の経時変化を起こすか否かの良否を判定するようにしたことを特徴とする半導体装置の検査方法。
【請求項２】
前記実使用時の電界印加状態よりも高い状態は、５．０〜６．６ＭＶ／ｃｍの電界を印加して作ることを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項３】
前記実使用時の電界印加状態よりも高い状態は、加熱環境下で作ることを特徴とする請求項１または２に記載の半導体装置の検査方法。
【請求項４】
ダイシング前のウエハ内の全チップに対し前記良否の判定を行うようにしたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の検査方法。
【請求項５】
前記閾値電圧から良否を判定する際、前記実使用時の電界印加状態よりも高い状態にする前と、した後に測定したＭＯＳ型半導体素子の閾値電圧（Ｖｔｈ１，Ｖｔｈ２）の差（ΔＶｔｈ）が所定値（α）より大きいと不良であると判定するようにしたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関するものである。
【背景技術】
【０００２】
特許文献１には、ゲート構造としてゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型パワー素子に関する技術が開示されている。つまり、ゲート絶縁膜の一部または全域に第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜の３層構造を有するＭＯＳ型パワー素子において、ゲート絶縁膜の構成材料の膜厚を規定することにより実使用時における閾値電圧Ｖｔｈの経時的変化を抑制することができる旨が記載されている。具体的には、シリコン窒化膜を８ｎｍ以上かつ１５ｎｍ以下、第２のシリコン酸化膜を５ｎｍ以上にする。
【特許文献１】特開２００３−２２４２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、このようなＭＯＳ型パワー素子において、ウエハ処理工程内の酸化、成膜あるいはエッチング工程等の異常により所望の膜厚を確保できないことがあり、その結果、ＭＯＳ型パワー素子が実使用時に閾値電圧の経時変化を起こすことがある。そのため、これを検査して良否判定する必要がある。また、上記ＭＯＳパワー素子に限らず、ゲート構造としてゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子全般においても当然、同様に検査して良否判定する必要がある。
【０００４】
本発明はこのような背景の下になされたものであり、その目的は、ゲート構造としてゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子を備えた半導体装置において、ＭＯＳ型半導体素子が実使用時に閾値電圧の経時変化を起こすか否かの良否判定を容易に行うことができる半導体装置の検査方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明者らは、ゲート構造としてゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子の一種である、ゲート構造としてゲート絶縁膜の一部または全域に第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜の３層構造を有するＭＯＳ型パワー素子に関する新たな知見を得た。つまり、ゲート構造としてゲート絶縁膜の一部または全域に第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜の３層構造を有するＭＯＳ型パワー素子において、３層構造のゲート絶縁膜での膜厚が所望の膜厚を確保できている場合と、薄く所望の膜厚を確保できていない場合とを比較すると、たとえ短時間の高ゲート電圧（電界）の印加だったとしても、その印加に伴う閾値電圧Ｖｔｈの変化に差異があることを見出した。ここでは、上記ＭＯＳ型パワー素子における内容であるが、ゲート構造としてゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子全般においても同様である。
【０００６】
そこで、請求項１に記載の発明においては、ＭＯＳ型半導体素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、ＭＯＳ型半導体素子のゲート絶縁膜への電界印加状態として実使用時の電界印加状態よりも高い状態を０．０１〜１０秒間継続し、その前後に測定したＭＯＳ型半導体素子の閾値電圧により当該ＭＯＳ型半導体素子が実使用時に閾値電圧の経時変化を起こすか否かの良否を判定することとした。これにより、通常行われるウエハ検査工程においてＭＯＳ型半導体素子が実使用時に閾値電圧の経時変化を起こすか否かの良否判定を容易に行うことができる。
【０００７】
請求項２に記載のように、請求項１に記載の半導体装置の検査方法において、前記実使用時の電界印加状態よりも高い状態は、５．０〜６．６ＭＶ／ｃｍの電界を印加して作るようにするとよい。
【０００８】
請求項３に記載のように、請求項１または２に記載の半導体装置の検査方法において、前記実使用時の電界印加状態よりも高い状態は、加熱環境下で作るようにすると、実使用時の電界印加状態よりも高い状態にする前と、した後に測定するＭＯＳ型半導体素子の閾値電圧の差が出やすくなる。
【０００９】
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体装置の検査方法において、ダイシング前のウエハ内の全チップに対し前記良否の判定を行うようにすると、容易に全数検査することができる。
【００１０】
請求項５に記載のように、請求項１〜４のいずれか１項に記載の半導体装置の検査方法において、前記閾値電圧から良否を判定する際、前記実使用時の電界印加状態よりも高い状態にする前と、した後に測定したＭＯＳ型半導体素子の閾値電圧の差が所定値より大きいと不良であると判定するとよい。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１には本実施形態における半導体装置の縦断面図を示す。本半導体装置はＭＯＳ型パワー素子を備えている。
【００１２】
図１において、Ｎ＋シリコン基板１の上にＮ−ドリフト領域２が形成され、このＮ−ドリフト領域２の上にはＰ型ベース領域３が形成されている。Ｐ型ベース領域３の表層部にはＮ＋ソース領域４が形成されている。このように構成された半導体基板にはトレンチ５が形成され、トレンチ５はＮ＋ソース領域４およびＰ型ベース領域３を貫通してＮ−ドリフト領域２に達している。トレンチ５の内壁にはゲート絶縁膜６が形成されている。
【００１３】
ゲート絶縁膜６に関して、トレンチ５の側壁においてはシリコン酸化膜１０とシリコン窒化膜１１とシリコン酸化膜１２の積層構造をなし、トレンチ５の底面およびトレンチ５の開口部の周辺においては厚いシリコン酸化膜１３，１４による単層構造をなしている。
【００１４】
トレンチ５内におけるゲート絶縁膜６の内方には、Ｎ＋ポリシリコンよりなるゲート電極７が形成されている。ゲート電極７の上には絶縁膜８が形成されている。Ｐ型ベース領域３の上にはソース電極９が形成され、ソース電極９はＰ型ベース領域３およびＮ＋ソース領域４と接続されている。Ｎ＋シリコン基板１の裏面にはドレイン電極（図示略）が全面に形成されている。
【００１５】
そして、Ｐ型ベース領域３におけるゲート絶縁膜６（シリコン酸化膜１０／シリコン窒化膜１１／シリコン酸化膜１２）に隣接する部分にチャネル領域が形成される。
このように本実施形態におけるＭＯＳ型パワー素子は、ゲート構造として、ゲート絶縁膜６の一部に第１のシリコン酸化膜１０、シリコン窒化膜１１、第２のシリコン酸化膜１２の３層構造を有している。ここで、シリコン窒化膜１１の膜厚は８ｎｍ以上かつ１５ｎｍ以下に設定されるともに、第２のシリコン酸化膜１２の膜厚は５ｎｍ以上に設定されている。
【００１６】
なお、ゲート構造として、ゲート絶縁膜６の全域に第１のシリコン酸化膜１０、シリコン窒化膜１１、第２のシリコン酸化膜１２の３層構造を有していてもよい。
次に、この半導体装置を製造するための工程（検査工程を含む）について説明する。
【００１７】
図２には製造プロセスを示す。
図２において、ベアウエハを用意し、ウエハを製造（処理）する工程としてベアウエハに対し酸化、ホトリソ、エッチング等を実施して、図１に示したＭＯＳ型パワー素子を作り込む。
【００１８】
そして、図２のウエハ検査工程として、電気特性検査を行うとともに必要に応じてトリミングを実施する。
その後、ダイシングした後にチップを出荷する。
【００１９】
ここで、本実施形態においては、図２のウエハ検査工程において、ＭＯＳ型パワー素子が実使用時に閾値電圧の経時変化を起こすか否かの良否を判定すべく、高ゲート電界印加に伴う閾値電圧の変化を調べる。この検査内容を、図３を用いて説明する。
【００２０】
図３において、ＭＯＳ型パワー素子の閾値電圧Ｖｔｈを測定する。これが高ゲート電界印加前の閾値電圧Ｖｔｈ１となる。そして、ゲート（ゲート絶縁膜６）に対し高電界で短時間のバイアスを印加する。具体的には、５．０〜６．６ＭＶ／ｃｍのゲート電界を２秒間だけ印加する。このとき温度環境として１５０℃とする。その後、再度、ＭＯＳ型パワー素子の閾値電圧Ｖｔｈを測定する。これが高ゲート電界印加後の閾値電圧Ｖｔｈ２となる。そして、高ゲート電界印加前の閾値電圧Ｖｔｈ１と高ゲート電界印加後の閾値電圧Ｖｔｈ２との差ΔＶｔｈ（＝Ｖｔｈ１−Ｖｔｈ２）を算出し、この閾値電圧の差ΔＶｔｈと所定値αとを比較する。閾値電圧の差ΔＶｔｈが所定値αよりも小さいと良品と判定され、また、閾値電圧の差ΔＶｔｈが所定値αよりも大きいと不良品と判定される（不良品と判定されたチップにはマーキングする）。
【００２１】
つまり、ゲート構造として３層構造を有するＭＯＳ型パワー素子において３層構造のゲート絶縁膜での膜厚が所望の膜厚を確保できている良品と、所望の膜厚を確保できていない不良品とでは高ゲート電界印加の前後において閾値電圧Ｖｔｈの変化に差があることを利用して、通常行われるウエハ検査工程において全てのチップについて検査して短時間で良否判定を行う。
【００２２】
このように、ゲート絶縁膜の一部に第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜（ＯＮＯ膜）の３層構造を有するＭＯＳ型パワー素子において、例えば、ウエハ処理工程内の酸化、成膜あるいはエッチング工程等の異常などにより所望の膜厚を確保できない場合があり、これを検査して良否判定する。詳しくは、通常のベアウエハからチップ出荷までの工程は通常、図２に示されるフローで行われるが、ウエハ検査工程はウエハ内の全チップを検査する。そのため、図３に示されるように、上記の高ゲート電界印加に伴うその前後の閾値電圧Ｖｔｈの変化により良否判定を行う検査を、ウエハ検査工程内で実施して、全チップに対して短時間で当該検査を行うことができる。
【００２３】
以下、本発明者らが行った実験について説明する。
第２のシリコン酸化膜１２の膜厚ｔ２に関して、特許文献１で述べられているように、第２のシリコン酸化膜の膜厚を約５ｎｍ以上にすることでゲート電極側からのキャリアの注入を抑制でき、実使用環境における閾値電圧Ｖｔｈの経時変化を抑制できる。そこで、第２のシリコン酸化膜１２の膜厚ｔ２が約７．０ｎｍのサンプル（良品）と、第２のシリコン酸化膜１２の膜厚ｔ２を約２．５ｎｍとしたサンプル（不良品）を作成し、この２つのサンプルを用いてゲートバイアス通電試験を行った。具体的には、温度条件１５０℃で、バイアス条件（ゲート印加電界）を変えて１００時間ゲートバイアス通電を継続し、ゲートバイアス通電の前後の閾値電圧Ｖｔｈを評価した。
【００２４】
その結果を図４に示す。図４において横軸にゲート印加電界をとり、縦軸に閾値電圧の差ΔＶｔｈをとっている。この閾値電圧の差ΔＶｔｈは、テスト用のゲート電界の印加前での閾値電圧Ｖｔｈ１からゲート電界の印加後での閾値電圧Ｖｔｈ２を引いた値（＝Ｖｔｈ１−Ｖｔｈ２）である。実使用時のゲート印加電界は２．０〜２．５ＭＶ／ｃｍ程度である。
【００２５】
図４において、第２のシリコン酸化膜１２の膜厚ｔ２が約２．５ｎｍのサンプル（ｔ２が５ｎｍ未満の不良品）においては実線に示す結果を得た。この場合、ゲート印加電界が−４．０〜０．０ＭＶ／ｃｍのＡ領域と、０．０〜２．５ＭＶ／ｃｍのＢ領域と、２．５〜５．５ＭＶ／ｃｍのＣ領域と、５．５ＭＶ／ｃｍ以上のＤ領域に区分して説明する。
【００２６】
Ａ領域（−４．０〜０．０ＭＶ／ｃｍ）およびＢ領域（０．０〜２．５ＭＶ／ｃｍ）では、閾値電圧Ｖｔｈの変化はほとんど起きない。また、Ｃ領域（２．５〜５．５ＭＶ／ｃｍ）では、閾値電圧Ｖｔｈが下がっている。さらに、Ｄ領域（５．５ＭＶ／ｃｍ以上）では、閾値電圧ＶｔｈがＣ領域での極小値よりもプラス側に変化する。
【００２７】
上記Ａ〜Ｄの各領域における閾値電圧Ｖｔｈの変化のメカニズムは、以下のように考えられる。
まず、Ａ領域においては、図５に示すように、ゲート電界の印加（−４．０〜０．０ＭＶ／ｃｍ）によりゲート電極７側から電子の注入が起きようとするが、第２のシリコン酸化膜１２に阻止されるため閾値電圧Ｖｔｈの変化は起こらないと考えられる。
【００２８】
続いて、Ｂ領域においては、図６に示すように、ゲート電界の印加（０．０〜２．５ＭＶ／ｃｍ）によりゲート電極７側からホールの注入が起きようとするが、Ａ領域と同様に、第２のシリコン酸化膜１２に阻止されるため閾値電圧Ｖｔｈの変化は起こらないと考えられる。
【００２９】
Ｃ領域においては、図７に示すように、ゲート電界の印加（２．５〜５．５ＭＶ／ｃｍ）に伴って電界によってゲート電極７側からホールが注入され、第２のシリコン酸化膜１２を通過してシリコン窒化膜１１中に蓄積されるため閾値電圧Ｖｔｈが低下する側に変化すると考えられる。
【００３０】
さらに、Ｄ領域においては、図８に示すように、ゲート電界の印加（５．５ＭＶ／ｃｍ以上）によりゲート電極７側からのホール注入に加えてＰ型ベース領域（シリコン層）３側から電子の注入が起こり（ＦＮ電流）、高電界になるにつれて電子の注入が支配的になり、第１のシリコン酸化膜１０とシリコン窒化膜１１の界面近傍に蓄積されるため閾値電圧ＶｔｈがＣ領域での極小値よりもプラス側に変化すると考えられる。
【００３１】
一方、図４において破線で示すように、第２のシリコン酸化膜１２の膜厚ｔ２が約７．０ｎｍのサンプル（ｔ２が５ｎｍ以上の良品）においては、ゲート印加電界が変化しても閾値電圧Ｖｔｈの変化は起こらない。
【００３２】
特に、第２のシリコン酸化膜１２の膜厚ｔ２が約２．５ｎｍのサンプルにおいて閾値電圧Ｖｔｈが低下する側に変化したゲート電界２．５〜４．０ＭＶ／ｃｍ付近においても閾値電圧Ｖｔｈの変化は起こらない。つまり、実使用環境において閾値電圧Ｖｔｈの経時変化が起こるサンプル（ｔ２≒２．５ｎｍ）と経時変化が起こらないサンプル（ｔ２≒７．０ｎｍ）を高温・高電界で試験した場合、あるゲート電界領域においては上記試験環境における閾値電圧Ｖｔｈの変化度合いに違いがあることが分かった。この違いを利用して閾値電圧Ｖｔｈの変化から良否判定することが可能となる。
【００３３】
図４の場合はゲート電界の印加時間は１００時間であったが、ゲート電界の印加時間を２秒間とした場合についても同様の実験を行った。つまり、ｔ２≒２．５ｎｍのサンプルとｔ２≒７．０ｎｍのサンプルを用いて、温度条件１５０℃、バイアス条件（ゲート印加電界）を変えて２秒間、電界バイアス印加を行い、印加の前後の閾値電圧Ｖｔｈを評価した。
【００３４】
その結果を図９に示す。図９も図４と同様に、横軸にゲート印加電界をとり、縦軸に閾値電圧の差ΔＶｔｈ（＝Ｖｔｈ１−Ｖｔｈ２）をとっている。
図９において、第２のシリコン酸化膜１２の膜厚ｔ２が約２．５ｎｍのサンプル（ｔ２が５ｎｍ未満の不良品）においては実線に示す結果を得た。この場合、ゲート電界が４．０ＭＶ／ｃｍ以下のＥ領域においては閾値電圧Ｖｔｈの変化は起こらず、ゲート電界４．０〜６．６ＭＶ／ｃｍのＦ領域においては閾値電圧Ｖｔｈが下がり、ゲート電界が６．６ＭＶ／ｃｍ以上のＧ領域においては閾値電圧ＶｔｈがＦ領域での極小値よりもプラス側に変化した。このように、図９のゲート電界印加時間が２秒であっても、図４のゲート電界印加時間が１００時間の場合と同様の挙動を示すことが分かる。
【００３５】
この２秒間の電界バイアス印加のＥ〜Ｇの各領域における閾値電圧Ｖｔｈの変化のメカニズムは、図５〜図８で説明した場合と同様であることは容易に推測できる。
一方、図９において破線で示すように、第２のシリコン酸化膜１２の膜厚ｔ２が約７．０ｎｍのサンプル（ｔ２が５ｎｍ以上の良品）においては、上記ｔ２が約２．５ｎｍのサンプルにおいて閾値電圧Ｖｔｈが低下する側に変化したゲート電界が６．０ＭＶ／ｃｍ以上のゲートバイアス条件においても閾値電圧Ｖｔｈの変化は起きなかった。この結果も図４での試験結果と同様である。
【００３６】
この図９のＨ領域で示すバイアス条件５．０〜６．６ＭＶ／ｃｍにおいて、バイアス時間が２秒間と、その前後の閾値電圧Ｖｔｈ測定を含めて２〜３秒という短時間で、閾値電圧Ｖｔｈの変化により良否判定することができる。
【００３７】
以上のごとく、本実施形態は下記の特徴を有している。
（１）図３に示すように、ＭＯＳ型パワー素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、ＭＯＳ型パワー素子のゲート絶縁膜６への電界印加状態として実使用時の電界印加状態よりも高い状態を２秒間継続し、その前後に測定したＭＯＳ型パワー素子の閾値電圧Ｖｔｈ１，Ｖｔｈ２により当該ＭＯＳ型パワー素子が実使用時に閾値電圧の経時変化を起こすか否かの良否を判定するようにした。これにより、通常行われるウエハ検査工程においてＭＯＳ型パワー素子が実使用時に閾値電圧の経時変化を起こすか否かの良否判定を容易に行うことができる。つまり、３層構造のゲート絶縁膜についてウエハ処理工程での膜厚ばらつきを含めてウエハ処理工程内の酸化、成膜あるいはエッチング工程等の異常などにより所望の膜厚を確保できないことがあり、３層構造のゲート絶縁膜で所望の膜厚を確保できているかの検査を簡単かつ短時間に行うことができる。より詳しく説明すると、ダイシング後に一定数のチップを抜き取って異物等の付着による特性変動を防止すべくゲルあるいは樹脂による封止を行って検査する場合に比べ、本実施形態においてはウエハ検査工程において専用の設備（特別な設備）を用いることなく一般的なウエハ検査装置（プローバやテスタ等）を用いて簡単かつ短時間に検査することができる。実用上、上記ＭＯＳ型パワー素子のゲート絶縁膜６への電界印加状態として実使用時の電界印加状態よりも高い状態を、０．０１〜１０秒間継続するとよい。実用上より好ましくは、０．１〜１０秒間、ＭＯＳ型パワー素子のゲート絶縁膜６への電界印加状態として実使用時の電界印加状態よりも高い状態を、継続するとよい。さらに実用上好ましくは、１〜５秒間、ＭＯＳ型パワー素子のゲート絶縁膜６への電界印加状態として実使用時の電界印加状態よりも高い状態を、継続するとよい。
【００３８】
（２）実使用時の電界印加状態よりも高い状態は、５．０〜６．６ＭＶ／ｃｍの電界を印加して作るようにしたので、図９に示すようにΔＶｔｈが極小値をとる６．６ＭＶ／ｃｍより小さい範囲であって好ましい。
【００３９】
（３）実使用時の電界印加状態よりも高い状態は、１５０℃の環境下で作るようにしたので、実使用時の電界印加状態よりも高い状態にする前と、した後に測定するＭＯＳ型パワー素子の閾値電圧の差が出やすくなる。温度環境については実用上、１００℃以上とするとよい。広義には、実使用時の電界印加状態よりも高い状態は加熱環境下で作るとよく（室温（２５℃）より高くした環境下で作るとよく）、温度加速を利用した高温環境下とすることによりＭＯＳ型パワー素子の閾値電圧の差が出やすい。
【００４０】
（４）ダイシング前のウエハ内の全チップに対し良否の判定を行うようにしたので、容易に全数検査することができる。より詳しくは、ウエハ検査工程において専用の設備（特別な設備）を用いることなくウエハプローバ等を用いて簡単に全チップにわたり検査することができる（全数検査を短時間に行うことができる）。
【００４１】
（５）閾値電圧から良否を判定する際、実使用時の電界印加状態よりも高い状態にする前と、した後に測定したＭＯＳ型パワー素子の閾値電圧の差ΔＶｔｈが所定値αより大きいと不良であると判定したので、実用上好ましい。
【００４２】
なお、良否の判定はＭＯＳ型パワー素子の閾値電圧の差ΔＶｔｈ（＝Ｖｔｈ１−Ｖｔｈ２）により行ったが、閾値電圧の比（例えば、Ｖｔｈ２／Ｖｔｈ１）により行ってもよい。
【００４３】
また、上記の高ゲート電界印加に伴う閾値電圧変化を調べる検査における高ゲート電界印加は、他の検査でのゲート電界印加を兼ねていてもよい。具体的には、ウエハ検査工程内の別検査項目として、例えばゲートスクリーニング試験（ゲートバイアス電圧を印加した後の電流リークの有無を調べる検査）等において上記高ゲート電界印加の５．０〜６．６ＭＶ／ｃｍ、バイアス時間が２秒間に相当或いはそれに近い内容の検査がある場合、そのゲート電界印加の前後に閾値電圧Ｖｔｈの測定を追加し、ゲート電界印加の前後の閾値電圧Ｖｔｈの変化量を評価してもよい。
【００４４】
また、ウエハ内の全チップを検査（評価）するのではなく所定の数だけ検査してもよい（全数検査ではなく抜き取り検査でもよい）。
また、本実施形態においてはＮチャネル型パワーＭＯＳを用いて説明したが、Ｎチャネル型に限らずＰチャネル型において適用してもよい。
【００４５】
また、図１においてはトレンチゲート型ＭＯＳトランジスタに適用したが、プレーナゲート型ＭＯＳトランジスタに適用してもよい。
また、図１においてはＭＯＳＦＥＴに適用したが、ＩＧＢＴに適用してもよい。具体的には、例えば、図１において符号１のＮ＋基板をＰ＋基板にする。
【００４６】
また、これまでの説明ではゲート絶縁膜がＯＮＯ構造（第１のシリコン酸化膜／シリコン窒化膜／第２のシリコン酸化膜）を有するＭＯＳ型パワー素子について述べてきたが、これに限定されるものではなく、ゲート絶縁膜がＯＮＯ構造に限らずバンドギャップ・誘電率が異なる２層以上の多層膜構造であれば閾値電圧の経時変化は起き、これを検査することができる。また、ＭＯＳパワー素子に限らずＬＳＩやメモリに用いられるＭＯＳ型半導体素子のゲート絶縁膜でも閾値電圧の経時変化は起き、これを検査することができる。このようにして、ゲート構造として、ゲート絶縁膜の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するＭＯＳ型半導体素子を備えた半導体装置の検査方法として用いることができる。
【図面の簡単な説明】
【００４７】
【図１】実施形態における半導体装置の縦断面図。
【図２】半導体装置の製造プロセスを示す工程図。
【図３】実施形態における検査の内容を示す工程図。
【図４】ゲート印加電界に対する閾値電圧の変化についての実験結果を示す図。
【図５】図４のＡ領域でのメカニズムを説明するためのエネルギーバンド図。
【図６】図４のＢ領域でのメカニズムを説明するためのエネルギーバンド図。
【図７】図４のＣ領域でのメカニズムを説明するためのエネルギーバンド図。
【図８】図４のＤ領域でのメカニズムを説明するためのエネルギーバンド図。
【図９】ゲート印加電界に対する閾値電圧の変化についての実験結果を示す図。
【符号の説明】
【００４８】
１…Ｎ＋シリコン基板、２…Ｎ−ドリフト領域、３…Ｐ型ベース領域、４…Ｎ＋ソース領域、５…トレンチ、６…ゲート絶縁膜、７…ゲート電極、８…絶縁膜、９…ソース電極、１０…シリコン酸化膜、１１…シリコン窒化膜、１２…シリコン酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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