(57)【要約】【課題】簡単な回路でデューティ５０％のクロックをより安定的に発生することが可能で、雑音特性に優れたデューティ補正機能付きの電圧制御発振機を提供する【解決手段】デューティ補正機能を有する電圧制御発振機は、制御電圧ＶＣによる発振周波数を有し、相互１８０度の位相差を有する第１及び第２信号ＳＶ＋、ＳＶ−を生成して第１、第２発振出力端ＶＯ＋、ＶＯ−を通じ出力するＶＣＯ部１００、及び上記ＶＣＯ部１００の第１、第２発振出力端ＶＯ＋、ＶＯ−を通った第１及び第２信号ＳＶ＋、ＳＶ−によって５０％のデューティを有するクロック信号ＳＣＬＫを生成するデューティ補正部２００を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
制御電圧による発振周波数を有し、相互１８０度の位相差を有する第１及び第２信号を生成して第１、第２発振出力端を通じ出力するＶＣＯ部、及び
上記ＶＣＯ部の第１、第２発振出力端を通じた第１及び第２信号に伴い５０％のデューティを有するクロック信号を生成するデューティ補正部
を含むことを特徴とするデューティ補正機能を有する電圧制御発振機。
【請求項２】
上記ＶＣＯ部は、
相互半周期の位相差を有する２つの入力信号の入力を受ける第１、２入力端と第１、２出力端を有し、上記制御電圧に伴い動作し、上記第１、２入力端を通った入力信号を事前に設定された遅延時間だけ遅延させ上記第１、２出力端を通じ出力し、リングタイプの発振構造からなる３つ以上の奇数個の遅延セル
を含むことを特徴とする請求項１に記載のデューティ補正機能を有する電圧制御発振機。
【請求項３】
上記ＶＣＯ部は、
上記奇数個の遅延セルのうちいずれか一つの遅延セルの第１、第２出力端各々を上記第１、第２発振出力端各々に反転連結する第１、第２インバータ
をさらに含むことを特徴とする請求項２に記載のデューティ補正機能を有する電圧制御発振機。
【請求項４】
上記奇数個の遅延セルは、
相互直列に連結された奇数個の遅延セル間のうち、直列連結された前後関係にある両遅延セル間において、相互逆位相の関係となるように後段の遅延セルの第１入力端と前段の遅延セルの第２出力端を連結し、相互逆位相の関係となるように上記後段の遅延セルの第２入力端と上記前段の遅延セルの第１出力端を連結し、
上記奇数の遅延セルのうち終端遅延セルの出力を始端遅延セルの入力に正帰還で連結して成ることを特徴とする請求項２に記載のデューティ補正機能を有する電圧制御発振機。
【請求項５】
上記各遅延セルの第１、第２出力端を通じ出力される信号は、
１８０度の位相差を示し、上記第１、第２出力端を通じ出力される信号は同時に零の区間が存在しないことを特徴とする請求項２に記載のデューティ補正機能を有する電圧制御発振機。
【請求項６】
上記複数の遅延セル各々は、
上記第１、２入力端に各々連結されたゲートと、上記第１、２出力端に各々連結されたドレインと、接地に各々連結されたソースを含む第１、２トランジスタ、
上記第１、２トランジスタのドレインに各々連結されたドレインと、上記第１、２トランジスタのドレインに交差接続されたゲートを有する第３、４トランジスタ、及び
上記第３、４トランジスタの共通ソース端及び電源の間に連結され上記制御電圧によってドレイン−ソース電流が制御され、上記入力信号の遅延時間を調節する第５トランジスタ
を含むことを特徴とする請求項４に記載のデューティ補正機能を有する電圧制御発振機。
【請求項７】
上記デューティ補正部は、
電源端と出力端の間に連結され、上記ＶＣＯ部の第１発振出力端を通った第１信号によってスイッチングされる第６トランジスタ、及び
上記出力端と接地の間に連結され、上記ＶＣＯ部の第２発振出力端を通った第２信号によってスイッチングされる第７トランジスタを
含むことを特徴とする請求項１に記載のデューティ補正機能を有する電圧制御発振機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信端末機や放送受信機などのＰＬＬに適用される電圧制御発振機に関するものとして、特に簡単な回路でデューティ５０％のクロックをより安定的に発生することが可能で、雑音特性が優秀なデューティ補正機能を有する電圧制御発振機に関する。
【背景技術】
【０００２】
一般的に、電圧制御発振機（ＶＣＯ）は通信システムや放送システム等のチューナまたは変復調器などに適用される重要な構成として、システムが次第に複雑かつ精巧になるに連れ電圧制御発振機に要求される特性も多様になりつつ厳格となり、特に正確なデータ処理のため、各種システムではデューティ（Ｄｕｔｙ）が５０％のクロックを要求している。
【０００３】
図１は従来技術の電圧制御発振機の構成図である。図１に図示された従来技術の電圧制御発振機は、制御電圧ＶＣに伴う周波数を有する信号Ｓ１を生成するＶＣＯ部１０と、上記ＶＣＯ部１０の出力信号Ｓ１を２分周して５０％デューティを有する信号（Ｓｏｕｔ）を生成するフリップフロップ２０からなる。
【０００４】
図２は図１の電圧制御発振機の主要信号のタイムチャートである。図２を参照すると、上記ＶＣＯ部１０から出力される信号Ｓ１は５０％より低いデューティを有するが、この信号Ｓ１を５０％のデューティを有する信号にするためフリップ−フロップ２０が必要で、上記フリップ−フロップ２０では５０％のデューティを有する信号が出力される。ここで、上記フリップフロップ２０から出力される信号（Ｓｏｕｔ）は上記ＶＣＯ部１０の周波数（Ｆｖｃｏ）の１／２周波数（Ｆｖｃｏ／２）になってしまう。
【０００５】
しかし、このような従来技術の電圧制御発振機では、ＶＣＯ部から出力される周波数を最終出力の周波数より２倍高い周波数を生成しなければならない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記の問題点を解決するため提案されたものとして、その目的は通信端末機や放送受信機などのＰＬＬに適用される電圧制御発振機において、簡単な回路でデューティ５０％のクロックをより安定的に発生することが可能で、雑音特性が優秀なデューティ補正機能を有する電圧制御発振機を提供することにある。
【課題を解決するための手段】
【０００７】
上記の本発明の目的を達成するため、本発明のデューティ補正機能を有する電圧制御発振機は、制御電圧に伴う発振周波数を有し、相互１８０度の位相差を有する第１及び第２信号を生成して第１、第２発振出力端を通じ出力するＶＣＯ部、及び上記ＶＣＯ部の第１、第２発振出力端を通った第１及び第２信号に伴い５０％のデューティを有するクロック信号を生成するデューティ補正部を含むことを特徴とする。
【０００８】
上記ＶＣＯ部は、相互半周期の位相差を有する２つの入力信号の入力を受ける第１、２入力端及び第１、２出力端を有し、上記制御電圧に伴い動作し、上記第１、２入力端を通った入力信号を事前に設定された遅延時間だけ遅延させ上記第１、２出力端を通じ出力し、リングタイプの発振構造からなる３つ以上の奇数個の遅延セルを含むことを特徴とする。
【０００９】
上記ＶＣＯ部は、上記複数個の遅延セルのうちいずれか一つの遅延セルの第１、第２出力端各々を上記第１、第２発振出力端各々に反転連結する第１、第２インバータをさらに含むことを特徴とする。
【００１０】
上記奇数個の遅延セルは、相互直列に連結された奇数個の遅延セル間のうち、直列連結された前後関係にある両遅延セル間において、相互逆位相の関係となるように後段の遅延セルの第１入力端と前段の遅延セルの第２出力端を連結し、相互逆位相の関係となるように上記後段の遅延セルの第２入力端と上記前段の遅延セルの第１出力端を連結し、上記奇数の遅延セルのうち終端遅延セルの出力を始端遅延セルの入力に正帰還で連結して成ることを特徴とする。
【００１１】
上記各遅延セルの第１、第２出力端を通じ出力される信号は１８０度の位相差を示し、上記第１、第２出力端を通じ出力される信号は同時に零の区間が存在しないことを特徴とする。
【００１２】
上記複数の遅延セル各々は、上記第１、２入力端に各々連結されたゲートと、上記第１、２出力端に各々連結されたドレインと、接地に各々連結されたソースを含む第１、２トランジスタと、上記第１、２トランジスタのドレインに各々連結されたドレインと、上記第１、２トランジスタのドレインに交差接続されたゲートを有する第３、４トランジスタ、及び上記第３、４トランジスタの共通ソース端及び電源の間に連結され上記制御電圧に伴いドレイン−ソース電流が制御され、上記入力信号の遅延時間を調節する第５トランジスタを含むことを特徴とする。
【００１３】
上記デューティ補正部は、電源端と出力端の間に連結され、上記ＶＣＯ部の第１発振出力端を通った第１信号によってスイッチングされる第６トランジスタ、及び上記出力端と接地の間に連結され、上記ＶＣＯ部の第２発振出力端を通った第２信号によってスイッチングされる第７トランジスタを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によると、通信端末機や放送受信機などのＰＬＬに適用される電圧制御発振機において、簡単な回路でデューティ５０％のクロックをより安定的に発生することが可能で、雑音特性が優秀な効果がある。
【００１５】
即ち、本発明の電圧制御発振機では、工程、電圧、温度に関係なくデューティが５０％のクロックを生成させることが可能で、従来のデューティ補正回路（ＤＣＣ）は複雑な回路であるが本発明のデューティ補正部は非常に簡単な構造で実現され、小型化及び安価化に有利で、また、素子数が少なくラッチ（ｌａｔｃｈ）機能を有するため状態が変化する領域以外は電流を消費しない長所があり、出力の状態は接地（Ｇｒｏｕｎｄ）または電源Ｖｄｄ状態を保障することが可能である。
【００１６】
それだけではなく、ＶＣＯ部は電流源として一つのＰＭＯＳトランジスタを使用するため、複雑で雑音特性が悪いラッチを使用する従来のＶＣＯに比べて雑音特性が改善される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好ましい実施例を添付の図面を参照に詳細に説明する。本発明に参照された図面において実質的に同一な構成と機能を有する各構成要素については同一符号を使用する。
【００１８】
図３は本発明による電圧制御発振機の構成図である。図３を参照すると、本発明による電圧制御発振機は、制御電圧ＶＣに伴う発振周波数を有し、相互１８０度の位相差を有する第１及び第２信号ＳＶ＋、ＳＶ−を生成して第１、第２発振出力端ＶＯ＋、ＶＯ−を通じ出力するＶＣＯ部１００と、上記ＶＣＯ部１００の第１、第２発振出力端ＶＯ＋、ＶＯ−を通った第１及び第２信号ＳＶ＋、ＳＶ−に伴い５０％のデューティを有するクロック信号ＳＣＬＫを生成するデューティ補正部２００を含む。ここで、制御電圧ＶＣ、第１及び第２信号ＳＶ＋、ＳＶ−及びクロック信号ＳＣＬＫは相互同一の周波数となっている。
【００１９】
ここで、上記第１、第２信号ＳＶ＋、ＳＶ−は正確に半周期に該当される１８０度の位相差を有する。また、上記第１、第２出力信号ＳＶ＋、ＳＶ−のポジティブデューティ（ＰＤ）が５０％より大きく設定され、そのネガティブデューティ（ＮＤ）は５０％より小さくなり、これによって、上記第１、第２出力信号ＳＶ＋、ＳＶ−は同時に零（Ｚｅｒｏ）の区間が存在しない。
【００２０】
図４は図３のＶＣＯ部の内部構成図である。図４を参照すると、上記ＶＣＯ部１００は、相互１８０度の位相差を有する２つの入力信号の入力を受ける第１、２入力端ｉｎ＋、ｉｎ−及び第１、２出力端ｏｕｔ＋、ｏｕｔ−を有し、上記制御電圧ＶＣに伴い動作し、上記第１、２入力端ｉｎ＋、ｉｎ−を通った入力信号を事前に設定された遅延時間Ｔｄだけ遅延させ上記第１、２出力端ｏｕｔ＋、ｏｕｔ−を通じ出力するリングタイプの発振構造からなる３つ以上の奇数個の遅延セル（Ｄｅｌａｙ  Ｃｅｌｌ）と、上記複数個の遅延セルのうちいずれか一つの遅延セルの第１、第２出力端ｏｕｔ＋、ｏｕｔ−各々を上記第１、第２発振出力端ＶＯ＋、ＶＯ−各々に反転連結する第１、第２インバータＩＮＴ１、ＩＮＴ２を含む。
【００２１】
上記奇数の遅延セルは３段以上の奇数段（ｏｄｄ  ｓｔａｇｅ）で構成されることが可能で、例えば３段の第１、第２及び第３遅延セル１１０、１２０、１３０からなる場合に対して説明する。
【００２２】
また、上記第１、第２及び第３遅延セル１１０、１２０、１３０は、相互直列に連結された奇数個の遅延セル間のうち、直列連結された前後関係に隣り合う両遅延セル間の関係において、相互逆位相の関係となるように後段の遅延セルの第１入力端ｉｎ＋と前段の遅延セルの第２出力端ｏｕｔ−を連結し、相互逆位相の関係となるように上記後段の遅延セルの第２入力端ｉｎ−と上記前段の遅延セルの第１出力端ｏｕｔ＋を連結し、上記奇数の遅延セルのうち終端遅延セルである第３遅延セル１３０の出力を始端遅延セルである第１遅延セル１１０の入力に正帰還（ｐｏｓｉｔｉｖｅ  ｆｅｅｄｂａｃｋ）、即ち相互同じ位相同士で連結して成る。
【００２３】
さらに、上記第１遅延セル１１０の第１、２出力端ｏｕｔ＋、ｏｕｔ−に上記第１、第２インバータＩＮＴ１、ＩＮＴ２が連結されている。上記第１、第２インバータＩＮＴ１、ＩＮＴ２は、上記デューティ補正部２００において５０％デューティを有する出力信号ＳＣＬＫを生成するためポジティブデューティが５０％の信号が必要なため、ポジティブデューティが５０％以下である該当遅延セルの出力信号を反転させて出力する。
【００２４】
図５は図４のＶＣＯ部の各遅延セルの出力信号のタイムチャートである。図５において、ＴＣ１は上記第１遅延セル１１０の出力信号Ｓ１＋、Ｓ１−の反転信号のタイムチャートで、ＴＣ２は上記第２遅延セル１２０の出力信号Ｓ２＋、Ｓ２−の反転信号のタイムチャートである。そして、ＴＣ３は上記第３遅延セル１３０の出力信号Ｓ３＋、Ｓ３−の反転信号のタイムチャートである。そして、Ｔｄは各遅延セルでの遅延時間である。ここで、上記各遅延セルの第１、第２出力端ｏｕｔ＋、ｏｕｔ−を通じ出力される信号は正確に半周期に相当した１８０度の位相差を有する。
【００２５】
図６は図４の各遅延セルの回路図である。図６を参照すると、上記第１、第２及び第３遅延セル１１０、１２０、１３０の各々は、上記第１、２入力端ｉｎ＋、ｉｎ−に各々連結されたゲートと、上記第１、２出力端ｏｕｔ＋、ｏｕｔ−に各々連結されたドレインと、接地に各々連結されたソースを含むＮチャンネルＭＯＳ型の第１、２トランジスタＭ１、Ｍ２と、上記第１、２トランジスタＭ１、Ｍ２のドレインに各々連結されたドレインと、上記第１、２トランジスタＭ１、Ｍ２のドレインに交差接続されたゲートを有するＰチャンネルＭＯＳ型の第３、４トランジスタＭ３、Ｍ４と、上記第３、４トランジスタＭ３、Ｍ４の共通ソース端ＣＳ及び電源Ｖｄｄの間に連結され上記制御電圧ＶＣに伴いドレイン−ソース電流が制御され、上記入力信号の遅延時間Ｔｄを調節するＰチャンネルＭＯＳ型の第５トランジスタＭ５を含む。
【００２６】
このように、上記第１、第２、第３遅延セル１１０、１２０、１３０の各々は図６のように同一構造からなることが可能で、この場合、各遅延セルは同一動作を遂行するため、図７では第１、第２、第３遅延セル１１０、１２０、１３０のうち第２遅延セル１２０の動作を説明するためのタイムチャートが図示されている。ここでは１セル単位の遅延に対する表示となっている。
【００２７】
図７は図６のセル構成を有する図４に示された第２遅延セル１２０の入力及び出力信号のタイムチャートである。図７において、Ｓ１−は上記第２遅延セル１２０の第１入力端ｉｎ＋を通じ入力される信号で、Ｓ１＋は第２遅延セル１２０の第２入力端ｉｎ−を通じ入力される信号で、Ｓ２＋は第２遅延セル１２０の第１出力端ｏｕｔ＋を通じ出力される信号で、Ｓ２−は第２遅延セル１２０の第２出力端ｏｕｔ−を通じ出力される信号である。
【００２８】
図８は図３のデューティ補正部の回路図である。図８を参照すると、上記デューティ補正部２００は、電源端Ｖｄｄと出力端ＯＵＴの間に連結され、上記ＶＣＯ部１００の第１発振出力端ＶＯ＋を通った第１信号ＳＶ＋に伴いスイッチングされるＰチャンネルＭＯＳ型の第６トランジスタＭ６と、上記出力端ＯＵＴと接地の間に連結され、上記ＶＣＯ部１００の第２発振出力端ＶＯ−を通った第１信号ＳＶ−に伴いスイッチングされるＮチャンネルＭＯＳ型の第７トランジスタＭ７を含む。上記第２発振出力端ＶＯ−からの第２信号ＳＶ−を反転して第７トランジスタのゲートに伝達する第３インバータＩＮＴ３が接続されている。そのために、第７トランジスタＭ７のゲートには、上記第６トランジスタのゲートに入力される第１信号ＳＶ＋に相当する信号（ＳＶ−の反転）が実質的に同時に入力される。
【００２９】
図９は図８のデューティ補正部の入力及び出力信号のタイムチャートである。図９において、ＳＶ＋は上記ＶＣＯ部１００の第１出力信号で、ＳＶ−は上記ＶＣＯ部１００の第２出力信号で、ＳＣＬＫは上記デューティ補正部２００の出力信号である。
【００３０】
ここで、上記第１、第２信号ＳＶ＋、ＳＶ−のポジティブデューティが５０％より大きく、そのネガティブデューティが５０％より小さいため、上記第６及び第７トランジスタＭ６、Ｍ７が同時にターンオンされない。
【００３１】
以下、本発明の作用及び効果を添付の図面を基に詳細に説明する。本発明の電圧制御発振機は発振周波数と同一な周波数を有しながら、５０％デューティを有するさらに安定されたクロック信号を出力するが、これに対して図３ないし図８を参照して説明する。
【００３２】
図３を参照すると、本発明のＶＣＯ部１００は、制御電圧ＶＣによる発振周波数を有し、相互１８０度の位相差を有する第１及び第２信号ＳＶ＋、ＳＶ−を生成して第１、第２発振出力端ＶＯ＋、ＶＯ−を通じデューティ補正部２００へ出力する。
【００３３】
次に、上記デューティ補正部２００は、上記ＶＣＯ部１００の第１、第２発振出力端ＶＯ＋、ＶＯ−を通った第１及び第２信号ＳＶ＋、ＳＶ−によって５０％のデューティを有するクロック信号ＳＣＬＫを生成して出力する。
【００３４】
ここで、上記ＶＣＯ部１００の第１、第２発振出力端ＶＯ＋、ＶＯ−を通じ出力される第１、第２出力信号ＳＶ＋、ＳＶ−は図９に図示した通り、正確に１８０度の位相差を有し、上記第１、第２出力信号ＳＶ＋、ＳＶ−のポジティブデューティが５０％より大きく設定され、そのネガティブデューティが５０％より小さくなり、これによって上記第１、第２出力信号ＳＶ＋、ＳＶ−は同時に零（Ｚｅｒｏ）の区間が存在しない。
【００３５】
図４を参照して上記ＶＣＯ部１００に対して説明する。図４において、上記ＶＣＯ部１００は、第１、第２及び第３遅延セル（Ｄｅｌａｙ  Ｃｅｌｌ）１１０、１２０、１３０が相互リングタイプの発振構造からなっているが、上記第１、第２、第３遅延セル１１０、１２０、１３０の各々は、相互半周期に相当する１８０度の位相差を有する２つの入力信号を第１、２入力端ｉｎ＋、ｉｎ−を通じ入力を受け、上記制御電圧ＶＣによって設定された遅延時間Ｔｄだけ遅延させた後第１、２出力端ｏｕｔ＋、ｏｕｔ−を通じ出力する。
【００３６】
このような上記第１、第２、第３遅延セル１１０、１２０、１３０がリングタイプの発振構造からなるＶＣＯ部１００の主要信号に対して図４及び図５を参照して説明する。
【００３７】
図４及び図５を参照すると、一つの遅延セルにより入力信号がＴｄだけ遅延されるため、上記第１、第２及び第３遅延セル１１０、１２０、１３０を通りながら信号は３Ｔｄだけ遅延され、上記第３遅延セル１３０の出力信号は上記第１遅延セル１１０に正帰還され、再び上記第１、第２及び第３遅延セル１１０、１２０、１３０を通りながら３Ｔｄだけ遅延されるため、結局上記第１、第２、第３遅延セル１１０、１２０、１３０によるリングタイプの発振構造によって、全体６Ｔｄだけ遅延される。即ち、３個の遅延セルによって順方向３回遅延とフィードバックされた後順方向３回遅延の計６回遅延されたことになっている。
【００３８】
この際、上記ＶＣＯ部１００の出力信号の周期は６×Ｔｄになり、その周波数は上記周期の逆数であるため１／（６×Ｔｄ）となる。そして、上記第１、第２、第３遅延セル１１０、１２０、１３０の各々の第１、第２出力端ｏｕｔ＋、ｏｕｔ−を通じ出力される信号は正確に１８０度の位相差を有し、上記第１、第２出力端ｏｕｔ＋、ｏｕｔ−を通じ出力される各信号のポジティブデューティが５０％より大きく設定され、そのネガティブデューティは５０％より小さくなり、これによって上記第１、第２、第３遅延セル１１０、１２０、１３０各々の出力信号は同時に零（Ｚｅｒｏ）の区間が存在しない。
【００３９】
このような上記第１、第２、第３遅延セル１１０、１２０、１３０各々は図６に図示されたような回路で実現されることが可能である。
【００４０】
図６を参照すると、上記第１、第２及び第３遅延セル１１０、１２０、１３０各々は図６に図示されたような回路で構成されるが、各遅延セルの回路動作を説明すると、各遅延セルの第１、２トランジスタＭ１、Ｍ２のゲートに連結された第１、第２入力端ｉｎ＋、ｉｎ−を通じ入力される信号によって、図７に図示されたように、上記第１、２トランジスタＭ１、Ｍ２は上記入力信号の一周期間に伴いオン／オフ、オフ／オフ、オフ／オン、オフ／オフの順で動作を繰り返すこととなる。
【００４１】
このような動作により各遅延セルは図７に図示されたような信号を出力する。図７を参照すると、上記第１、２トランジスタＭ１、Ｍ２は上記入力信号の一周期間に伴いオン／オフ、オフ／オフ、オフ／オン、オフ／オフ等に動作を繰り返すこととなり、これによって、上記第１入力端ｉｎ＋の信号がハイ（ｈｉｇｈ）であると第１トランジスタＭ１がターンオンされ、第１出力端ｏｕｔ＋の信号はローになるＴ１。これによって第４トランジスタＭ４がターンオンされても、第５トランジスタＭ５を通じた電流が充分充電されるには時間が必要なため、上記第４トランジスタＭ４がターンオン後、充電時間だけ遅延（Ｔｄ）された後ハイレベルになるため、この際に第２出力端ｏｕｔ−の信号がハイレベルとなるＴ２。
【００４２】
そして、上記第２入力端ｉｎ−の信号がハイ（ｈｉｇｈ）であると第２トランジスタＭ２がターンオンされ、この際上記第２出力端ｏｕｔ−の信号はローレベルになるＴ３。これによって、第３トランジスタＭ３がターンオンされても、第５トランジスタＭ５を通じた電流が充分充電されるには時間が必要なため、上記第３トランジスタＭ３がターンオン後、充電時間だけ遅延された後ハイレベルになるため、この際に第１出力端ｏｕｔ＋の信号がハイレベルとなるＴ４。このように動作する各遅延セルによって入力信号はＴｄだけ遅延される。
【００４３】
図８及び図９を参照に、上記デューティ補正部２００の動作に対して説明する。
【００４４】
図８において、上記デューティ補正部２００で、上記ＶＣＯ部１００の第１発振出力端ＶＯ＋を通じ出力される信号ＳＶ＋が図９に図示された通りネガティブエッジ（Ｎｅｇａｔｉｖｅ  ｅｄｇｅ）の時、第６トランジスタＭ６がターンオンされ出力ＳＣＬＫはライジング（Ｒｉｓｉｎｇ）することとなるＴ１、Ｔ３。また、上記ＶＣＯ部１００の第２発振出力端ＶＯ−を通じ出力される信号ＳＶ−が図９に図示された通りネガティブエッジ（Ｎｅｇａｔｉｖｅ  ｅｄｇｅ）の時、第７トランジスタＭ７がターンオンされ出力ＯＵＴはフォーリング（Ｆａｌｌｉｎｇ）することとなるＴ２、Ｔ４。
【００４５】
また、第６、第７トランジスタＭ６、Ｍ７が同時にターンオンされることを防止するため、上記ＶＣＯ部１００の出力信号ＳＶ＋、ＳＶ−のネガティブデューティは前記した通り５０％を超えないよう設計される。
【００４６】
この際、上記ＶＣＯ部１００の第１、第２発振出力端ＶＯ＋、ＶＯ−は相互１８０度の位相差を有するため、上記出力信号ＳＣＬＫはデューティ５０％が保障される。
【００４７】
以上説明した本発明は前記の実施例及び添付の図面により限定されず特許請求範囲によって限定され、本発明の装置は本発明の技術的思想を外れない範囲内で様々な置換、変形及び変更が可能であることは本発明が属する技術分野において通常の知識を有している者において自明である。
【図面の簡単な説明】
【００４８】
【図１】従来技術の電圧制御発振機の構成図である。
【図２】図１の電圧制御発振機の主要信号のタイムチャートである。
【図３】本発明による電圧制御発振機の構成図である。
【図４】図３のＶＣＯ部の内部構成図である。
【図５】図４のＶＣＯ部の各遅延セルの出力信号のタイムチャートである。
【図６】図４の各遅延セルの回路図である。
【図７】図６の第２遅延セルの入力及び出力信号のタイムチャートである。
【図８】図３のデューティ補正部の回路図である。
【図９】図８のデューティ補正部の入力及び出力信号のタイムチャートである。
【符号の説明】
【００４９】
１００    ＶＣＯ部
１１０、１２０、１３０    遅延セル
２００    デューティ補正部
ＶＣ    制御電圧
ＳＶ＋、ＳＶ−    第１及び第２信号
ＶＯ＋、ＶＯ−    第１、第２発振出力端
ＳＣＬＫ    クロック信号
ｉｎ＋、ｉｎ−    第１、２入力端
ｏｕｔ＋、ｏｕｔ−    第１、２出力端
Ｔｄ    遅延時間
ＩＮＴ１、ＩＮＴ２    第１、第２インバータ
Ｍ１〜Ｍ８    第１ないし第８トランジスタ
【図１】
2007043691.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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