(57)【要約】【課題】保護素子による過電流保護機能を向上させることが可能な半導体装置を提供する。【解決手段】Ｉ／Ｏセル１４は、パッド２と、それに接続する出力バッファおよび入力バッファ、およびパッド２と同じ配線層を用いて形成された電源配線３と、パッド２と電源配線３との間に接続する保護素子であるクランプダイオード（アノード領域２９およびカソード領域３１）とを備える。クランプダイオードは、電源配線３により短い距離で接続可能なように、電源配線３の真下あるいはその近傍の領域にレイアウトされる。【選択図】図２２
2007042718.tif 000002
【特許請求の範囲】
【請求項１】
パッドを有する複数のセルと、
前記パッドと同じ配線層を用いて形成され前記複数のセルに跨って延在する電源配線とを備える半導体装置であって、
前記複数のセルは、
前記パッドへ信号を出力する出力バッファおよび前記パッドと前記電源配線との間に接続した保護素子を有する第１のセルを含み、
前記第１のセルにおいて、
前記電源配線と前記保護素子との平面視での距離は、前記電源配線と前記出力バッファとの平面視での距離よりも小さい
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１のセルにおいて、
前記保護素子は、前記電源配線の真下の領域に配設されている
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記第１のセルにおいて、
前記電源配線と前記保護素子との間の抵抗値が、前記電源配線と前記出力バッファとの間の抵抗値よりも小さい
ことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２記載の半導体装置であって、
前記複数のセルは、
前記パッドが前記電源配線に接続した第２のセルを含み、
前記第１のセルは、
前記パッドと前記出力バッファとの間に接続する保護抵抗をさらに備え、
前記第１のセルにおいて、
前記保護素子と前記第２のセルのパッドとの間の抵抗値が、前記保護抵抗の抵抗値よりも小さい
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか記載の半導体装置であって、
前記複数のセルは、
前記パッドが前記電源配線よりも外側に配置されたものと、
前記パッドが前記電源配線よりも内側に配置されたものとを含む
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記複数のセルのパッドは、電源配線を挟んで千鳥状に配設されている
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記電源配線は、
半導体チップの外周部を周回するように配設されている
ことを特徴とする半導体装置。
【請求項８】
パッドを有する複数のセルと、
前記パッドと同じ配線層を用いて形成され前記複数のセルに跨って延在する電源配線とを備える半導体装置であって、
前記複数のセルは、
前記パッドへ信号を出力する出力バッファおよび前記パッドと前記電源配線との間に接続した保護素子を有する第１のセルを含み、
前記第１のセルにおいて、
前記電源配線と前記保護素子との平面視での距離は、前記電源配線と前記出力バッファとの平面視での距離以下である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボンディングパッドを有する半導体装置の構造に関し、特に、半導体装置の過電流保護機能を向上させるための技術に関するものである。
【背景技術】
【０００２】
半導体チップの電気的試験におけるプロービングや、半導体装置の組立時におけるワイヤボンディングの際には、半導体チップ上面に形成されたボンディングパッド（以下、単に「パッド」と称す）に機械的な応力が加わる。パッドに加わる応力は、当該パッド下の層間絶縁膜にクラックを発生させる要因となるため、従来は配線や能動素子の上方にパッドを配設することは敬遠される傾向にあった。しかし近年では、半導体装置の高集積化を図るために、パッドの下方の領域も有効利用することが望まれており、パッドの下方にも配線や能動素子を配設する試みが成されている（例えば特許文献１〜３）。
【０００３】
【特許文献１】特開２００３−１６３２６７号公報
【特許文献２】特開２００２−４３４２８号公報
【特許文献３】特開２００４−２９６９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パッドの下に電源配線をレイアウトすると、電源配線上方の最上配線層は、パッドとして使用されるので電源配線としては利用できない。つまり、電源配線に使用できる配線層が制限されてしまうので電源配線の高抵抗化を招いてしまう。特に最上配線層を、他の配線層に比較して厚く形成する場合には、その影響は大きい。また、入出力回路に設けられる保護素子は、パッドに加わった静電放電（ＥＳＤ：Electrostatic Discharge）に起因するサージ電流（「ＥＳＤ電流」とも言う）を電源配線に逃すように動作する場合がある。サージ電流を基板に逃がす経路となる電源配線が高抵抗化するとＥＳＤ保護機能が低下し、半導体装置の信頼性低下を招いてしまう。
【０００５】
上記特許文献１には、パッドの下方に能動素子を配置しつつ、電源配線をパッドと同一の配線層を用いて形成した半導体装置が開示されている。しかし、上記特許文献１には、パッド層の配線層の膜厚と、下層の配線層の膜厚との関係について特別な記載はない。特許文献１の図１１においては、パッド層の配線層の膜厚と、下層の配線層の膜厚との関係は、同じに記載されている。また、上記特許文献１には、パッド層と同層の電源配線が、ＥＳＤ電流の経路であるとする開示がない。特許文献１〜３の各半導体装置では、パッドを千鳥状に配設することにより、パッドの狭ピッチ化を図っている。パッドを千鳥状に配設すると、当該パッドをワイヤボンディングする際にワイヤ間の間隔が広くなるため、パッド間隔を狭くしてもワイヤ間でのショートを防止できる。
【０００６】
上記のように、ＥＳＤ電流の経路となる電源配線が高抵抗化すると保護素子の機能が低下するため、電源配線の低抵抗化が望まれている。特許文献１には、パッド層と同層の電源配線が、ＥＳＤ電流の経路であることの開示がない。また、特許文献１には、パッド層と同層の配線層を、ＥＳＤ電流の経路とすることが、ＥＳＤ保護機能の低下を防ぐ上で有効であるとする開示や示唆がない。
【０００７】
本発明は以上のような課題を解決するためになされたものであり、保護素子による過電流保護機能を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の局面としての半導体装置は、パッドを有する複数のセルと、前記パッドと同じ配線層を用いて形成され前記複数のセルに跨って延在する電源配線とを備える半導体装置であって、前記複数のセルは、前記パッドへ信号を出力する出力バッファおよび前記パッドと前記電源配線との間に接続した保護素子を有する第１のセルを含み、前記第１のセルにおいて、前記電源配線と前記保護素子との平面視での距離が、前記電源配線と前記出力バッファとの平面視での距離よりも小さいものである。
【０００９】
本発明の第２の局面としての半導体装置は、パッドを有する複数のセルと、前記パッドと同じ配線層を用いて形成され前記複数のセルに跨って延在する電源配線とを備える半導体装置であって、前記複数のセルは、前記パッドへ信号を出力する出力バッファおよび前記パッドと前記電源配線との間に接続した保護素子を有する第１のセルを含み、前記第１のセルにおいて、前記電源配線と前記保護素子との平面視での距離が、前記電源配線と前記出力バッファとの平面視での距離以下のものである。
【発明の効果】
【００１０】
本発明によれば、保護素子を電源配線に、より短い距離で接続することが可能になる。つまり、保護素子と電源配線との間の抵抗値をより小さくできる。さらに電源配線が、パッドと同一の配線層を用いて形成されているため、電源配線自体の低抵抗化も達成されている。保護素子は、パッドに生じたサージ電流を、電源配線に逃すように動作するので、保護素子と電源配線との間の抵抗、並びに電源配線の抵抗が共に小さくなることによって、サージ電流を効果的に電源配線に逃すことができるようになる。その結果、半導体装置の保護機能が向上し信頼性が向上するという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す図である。当該半導体装置は、内部回路１とパッド２との間に、出力バッファ１１、保護回路１２および入力バッファ１３から成る入出力回路１０を備えている。内部回路１は、出力バッファ１１に信号を出力すると共に入力バッファ１３からの信号が入力される論理回路や、電源電圧を当該論理回路用のレベルに変換するレベルシフタなどを含んでいる。
【００１２】
出力バッファ１１は、内部回路１からの信号をパッド２に出力するものであり、例えば、ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２で構成されるインバータ回路である。入力バッファ１３は、パッド２に入力された信号を内部回路１へ入力するものであり、例えば、ＰＭＯＳトランジスタ１３１およびＮＭＯＳトランジスタ１３２で構成されるインバータ回路である。
【００１３】
保護回路１２は、パッド２に加わる静電放電（ＥＳＤ）から半導体装置を保護するためのものである。保護回路１２は、信号の入出力用のパッド２と出力バッファ１１および入力バッファ１３との間に介在する突入抵抗１２３（保護抵抗）、パッド２と入出力用電源Ｖｃｃｑとの間に接続したクランプダイオード１２１（保護素子）、およびパッド２と入出力用グラウンドＶｓｓｑとの間に接続するクランプダイオード１２２（保護素子）により構成されている。
【００１４】
ＥＳＤによって電源Ｖｃｃｑよりも高い電圧やグラウンドＶｓｓｑよりも低い電圧のノイズがパッド２に加わった場合、突入抵抗１２３がそのノイズ波形を鈍らせ、またクランプダイオード１２１，１２２がそのノイズにより生じるサージ電流を電源ＶｃｃｑあるいはグラウンドＶｓｓｑに逃がす。最終的には、電源ＶｃｃｑおよびグラウンドＶｓｓｑに逃がされたサージ電流は、電源供給用のパッド（電源用パッド）からボンディングワイヤを介して、半導体装置が搭載される基板へと抜けていく。それにより出力バッファ１１や入力バッファ１３がサージによって破壊される事が防止される。
【００１５】
また更に、入力バッファ１３の手前（出力バッファ１１と入力バッファ１３との間）には、突入抵抗１２３よりも大きな抵抗値の突入抵抗１２４が形成されており、入力バッファ１３のゲート絶縁膜をサージ電流から保護している。本実施の形態においては、パッド２と出力バッファ１１との間の突入抵抗１２３は例えば５Ω以上、３０Ω以下の抵抗値を有しており、具体的には１０Ωの抵抗値を有する。また、入力バッファ１３の手前の突入抵抗１２４は、ＥＳＤサージからゲート絶縁膜を保護するために２００Ω以上の抵抗値を有しており、例えば３００Ωの抵抗値を有する。出力バッファ１１のドライブ能力を損なわないためには、出力バッファ１１とパッド２の間の突入抵抗１２３を、入力バッファ１３手前の突入抵抗１２４に比較して小さくすることが好ましい。
【００１６】
なお、図１においては説明の簡単のため、入出力用のパッド２を一個のみ示しているが、実際の半導体装置は入出力用のパッド２を複数個備えており、出力バッファ１１、保護回路１２および入力バッファ１３のそれぞれは、一個の入出力用のパッド２ごとに一個ずつ設けられる。
【００１７】
またこの半導体装置は、入出力用電源Ｖｃｃｑと入出力用グラウンドＶｓｓｑとの間に、保護回路として保護ダイオード１４２およびＧＣＮＭＯＳ（Gate-Coupled nMOS）１４１が設けられている。保護ダイオード１４２は、電源Ｖｃｃｑのパッドにグラウンド電位よりも低い電位のＥＳＤサージが入力されたときに、当該電源Ｖｃｃｑのパッドから、グラウンドＶｓｓｑのパッドを介して基板にＥＳＤ電流を逃がすために機能する。ＧＣＮＭＯＳ１４１は、電源Ｖｃｃｑのパッドに電源Ｖｃｃｑ電位よりも高い電位のＥＳＤサージが入力されたときに一時的に導通し、電源ＶｃｃｑのパッドからグラウンドＶｓｓｑのパッドを介して基板にＥＳＤ電流を逃がすために機能する。さらに、入出力用グラウンドＶｓｓｑと内部回路用グラウンドＶｓｓとの間にも保護回路として双方向ダイオード１４３が設けられている。双方向ダイオード１４３は、グラウンドＶｓｓｑのパッドもしくはグラウンドＶｓｓのパッドに高電位もしくは低電位のＥＳＤサージが入力された際に、互いのパッドを介して基板にＥＳＤ電流を逃がすために機能する。
【００１８】
ここで、ＧＣＮＭＯＳ１４１について簡単に説明する。図２に一般的なＧＣＮＭＯＳ１４１の回路図を示す。同図において、トランジスタＴ３はサージ電流を流すのに充分なサイズを有するものである。通常の状態では、トランジスタＴ１，Ｔ２から成るインバータの入力は電源Ｖｃｃｑの電位に固定されているため、当該インバータの出力はグラウンドＶｓｓｑの電位であり、トランジスタＴ３はオフ状態である。電源Ｖｃｃｑにサージ電流が発生して高電位になった場合には、抵抗Ｒ２とコンデンサＣとから成る時定数回路の作用により一定の期間だけ抵抗Ｒ１に電圧降下が生じ、インバータの出力レベルが上昇するため、トランジスタＴ３がオンしてサージ電流をグラウンドＶｓｓｑ側に逃がす。上記一定の期間が経過すると、抵抗Ｒ１の電圧降下は収束して通常の状態（即ち、トランジスタＴ３がオフの状態）に戻るため、リーク電流も防止できる。
【００１９】
図３および図４は、本実施の形態に係る半導体装置におけるパッド２（入出力用パッドおよび電源用パッドを含む）のレイアウトを示す図である。チップ１００は、パッド２と同一の配線層を用いて形成された電源配線３（本明細書では、電源電位線およびグラウンド電位線を「電源配線」と総称している）を有しており、電源配線３は図３の如く内部回路１を囲むように、チップ１００の外周部を周回している。そしてパッド２は電源配線３を挟んで千鳥状に配設される。
【００２０】
図４はパッド２が配設された部分の拡大図である。同図の如く、この半導体装置は図１で示した入出力回路１０およびそれに接続するパッド２（入出力用パッド）を有しているＩ／Ｏセル（入出力セル）１４と、電源配線３に接続するパッド２（電源用パッド）を有している電源セル１５とを備えている。Ｉ／Ｏセル１４においては、パッド２の下方に入出力回路１０を配設することによって、半導体装置の高集積化が図られている。また、上記のＧＣＮＭＯＳ１４１、保護ダイオード１４２、双方向ダイオード１４３は、電源セル１５内に形成される。
【００２１】
図４の如く、電源配線３は複数のセル（Ｉ／Ｏセル１４および電源セル１５を含む）に跨って延在し、パッド２は電源配線３を挟んで千鳥状に配設されるので、この半導体装置が有するセルには、パッド２が電源配線３よりもチップ１００の外側に配設されたものと、パッド２が電源配線３よりもチップ１００の内側に配設されたものとが含まれる。
【００２２】
以下、本発明に係る半導体装置の構造を、具体例を用いて詳細に説明する。図５〜図２３は、本実施の形態に係る半導体装置のＩ／Ｏセルの構成を示す図である。そのうち図５〜図１７は当該Ｉ／Ｏセルの配線およびビアのレイアウト図であり、図１８〜図２３は当該Ｉ／Ｏセルの断面図である。
【００２３】
まず、図５〜図１７のレイアウト図と図１８〜図２３の断面図との対応を説明する。図１８は、図５〜図１７のレイアウト図に示すＡ−Ａ線に沿った断面に対応し、同様に図１９はＢ−Ｂ線、図２０はＣ−Ｃ線、図２１はＤ−Ｄ線、図２２はＥ−Ｅ線、図２３はＦ−Ｆ線に沿った断面にそれぞれ対応している。
【００２４】
逆に言うと、図５は図１８〜図２３に示す半導体基板１５０に形成される活性領域、並びに半導体基板１５０上に形成されるポリシリコン電極層のレイアウトを示している。また図６は最下層の層間絶縁膜１５１内に形成される第１ビア層のレイアウトを示し、図７は層間絶縁膜１５１の上の層間絶縁膜１５２内に形成される第１メタル配線層のレイアウトを示している。図８および図９はそれぞれ層間絶縁膜１５２の上の層間絶縁膜１５３内に形成される第２ビア層および第２メタル配線層のレイアウトを示している。図１０および図１１はそれぞれ層間絶縁膜１５３上の層間絶縁膜１５４内に形成される第３ビア層および第３メタル配線層のレイアウトを示している。図１２および図１３は層間絶縁膜１５４上の層間絶縁膜１５５内に形成される第４ビア層および第４メタル配線層のレイアウトを示している。図１４および図１５は層間絶縁膜１５５上の層間絶縁膜１５６内に形成される第５ビア層および第５メタル配線層のレイアウトしている。また図１６は層間絶縁膜１５６上の層間絶縁膜１５７内に形成される第４ビア層のレイアウト、図１７は層間絶縁膜１５７上の第６メタル配線層およびそれを覆うパッシベーション膜１５８の開口部９９のレイアウトをそれぞれ示している。なお、各レイアウト図の右端の部分に相当する領域は、内部回路１の形成領域であるが、簡単のためその部分の具体的なレイアウトおよび断面構造の図示は省略している。
【００２５】
本実施の形態においては、層間絶縁膜１５１内の第１ビア層および層間絶縁膜１５７内の第６ビア層はタングステンにより形成され、最上配線層である第６メタル配線層はアルミで形成される。また層間絶縁膜１５２〜１５６内の第１〜第５メタル配線層および第２〜第５ビア層は銅で形成される。銅の配線層およびビア層のうち、第１メタル配線層は層間絶縁膜１５２内にシングルダマシン法で形成されており、それ以外の第２〜第５メタル配線層および第２〜第５ビア層は、層間絶縁膜１５３〜１５６内にデュアルダマシン法で形成されている。また層間絶縁膜１５１〜１５７としては、例えばシリコン酸化膜が一般的である。この層間絶縁膜１５１〜１５７については、シリコン酸化膜よりも誘電率の低い絶縁膜、例えば低密度化されたＳｉＯＣ膜などの低誘電率（Ｌｏｗ−Ｋ）絶縁膜を使用してもよい。それにより、配線パターンが微細化されて、配線同士の間隔が狭められた場合でも、配線間の容量を小さくすることができ、高速動作する半導体装置においては特に有効である。但し、本発明における各配線層、各ビア層、各層間絶縁膜の材料並びに形成手法は一般的なものでよく、本発明の適用はここに例示した組み合わせに限定されるものではない。
【００２６】
以下、図５〜図２３を用いて、本実施の形態に係る半導体装置の構造を説明する。説明の便宜を図るため、各図に示す配線およびビアのそれぞれには、その機能に基づいて区別したハッチングを施している。具体的には、電源ノードおよびグラウンド（基準電位）ノード、内部回路１の論理回路の出力ノード、出力バッファ１１の出力ノード、入力バッファ１３の出力ノードおよびフローティングのノードの６つに区別している。また図５〜図２３を通して、同一の要素には同一符号を付してある。
【００２７】
まず図１７を参照し、最上配線層である第６メタル配線層には、パッド２として機能する第６メタル配線層の配線９８と、図３に示した電源配線３である配線９６，９７が形成されている。本実施の形態では、配線９６は入出力用グラウンドＶｓｓｑの配線であり、配線９７は入出力用電源Ｖｃｃｑの配線である。即ち、配線９６は不図示の電源セルにおいてグラウンドＶｓｓｑを印加するための電源用パッドに接続しており、配線９７もまた不図示の電源セルにおいて電源Ｖｃｃｑを印加するための電源用パッドに接続している。
【００２８】
配線９６は、第６ビア層（図１６）のビア９２ｃ、第５メタル配線層（図１５）の配線９２、第５ビア層（図１４）のビア８０ｃ、第４メタル配線層（図１３）の配線８０および第４ビア層（図１２）のビア７１ｃを介して、第３メタル配線層（図１１）の配線７１に接続している。この配線７１は、第３ビア層（図１０）のビア６６ｃおよび第２メタル配線層（図９）の配線６６を介して、第３メタル配線層の配線７３に接続している。また配線７１，配線７３は、それぞれ第４ビア層のビア７１ｃ，７３ｃを介して、第４メタル配線層の配線７９，８２に接続している。即ち、上記の配線７１，７３，７９，８０，８２，９２，９６は全て、グラウンドＶｓｓｑの配線である（以下、これらを「グラウンド線」と称す）。グラウンド線７１，７３，７９，８０，８２，９２もまたグラウンド線９６（電源配線３）と同様に，チップ１００の外周を周回している。
【００２９】
一方、配線９７は、第６ビア層のビア９３ｃ、第５メタル配線層の配線９３、第５ビア層のビア８１ｃ、第４メタル配線層の配線８１および第４ビア層のビア７２ｃを介して、第３メタル配線層の配線７２に接続している。この配線７２は、第３ビア層のビア６５ｃおよび第２メタル配線層の配線６５を介して、第３メタル配線層の配線７０，７４に接続している。また配線７０，７４は、それぞれ第４ビア層のビア７０ｃ，７４ｃを介して、第４メタル配線層の配線７８，８３に接続している。即ち、上記の配線７０，７２，７４，７８，８１，８３，９３，９７は全て、電源Ｖｃｃｑの配線である。以下、これらを「電源線」と称す）。電源線７０，７２，７４，７８，８１，８３，９３もまた、電源線９７（電源配線３）と同様に，チップ１００の外周を周回している。
【００３０】
なお、図１１〜図１３に示されている第３メタル配線層の配線７５および第４メタル配線層の配線８４（両者は第４ビア層のビア７５ｃを介して互いに接続している）は、内部回路１用のグラウンドＶｓｓの配線である。また、第３メタル配線層の配線７６および第４メタル配線層の配線８５（両者は第４ビア層のビア７６ｃ介して互いに接続している）は、内部回路１用の電源Ｖｃｃの配線である。これら内部回路１用の電源配線もまた、内部回路１の外周部を周回するように配設さている。
【００３１】
さて、図１に示した出力バッファ１１のＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２、保護回路１２のクランプダイオード１２１，１２２、入力バッファ１３のＰＭＯＳトランジスタ１３１およびＮＭＯＳトランジスタ１３２といった能動素子は、それぞれ半導体基板１５０に形成される。それらは半導体基板１５０の上部に形成された分離絶縁膜２０によって図５の如く規定された活性領域のそれぞれに形成される。
【００３２】
図５および図１８に示すように、出力バッファ１１のＰＭＯＳトランジスタ１１１はＮウェル１６内の活性領域に形成される。ＰＭＯＳトランジスタ１１１の各々は、ポリシリコン配線層を用いて形成されたゲート電極３６およびＰ型のソース領域２５並びにドレイン領域２６を備えている。また図１９のように、ＮＭＯＳトランジスタ１１２はＰウェル１７内の活性領域に形成されており、当該ＮＭＯＳトランジスタ１１２の各々は、ゲート電極３７およびＮ型のソース領域２７並びにドレイン領域２８を備えている。
【００３３】
ＰＭＯＳトランジスタ１１１のゲート電極３６は、第１ビア層（図６）のビア３６ｃを介して第１メタル配線層（図７）の配線４０に接続する。またＮＭＯＳトランジスタ１１２のゲート電極３７は、第１ビア層のビア３７ｃを介して第１メタル配線層の配線４４に接続する。つまり配線４０，４４は、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とで構成される出力バッファ１１の信号入力線であり、内部回路１内の論理回路に接続している。
【００３４】
ＰＭＯＳトランジスタ１１１のソース領域２５は、第１ビア層のビア２５ｃ、第１メタル配線層の配線４５、第２ビア層（図８）のビア４５ｃ、第２メタル配線層の配線５７および第３ビア層のビア５７ｃを介して、第３メタル配線層の電源線７０に接続する。またＮＭＯＳトランジスタ１１２のソース領域２７は、第１ビア層のビア２７ｃ、第１メタル配線層の配線４７、第２ビア層のビア４７ｃ、第２メタル配線層の配線５９および第３ビア層のビア５９ｃを介して、第３メタル配線層のグラウンド線７１に接続する。
【００３５】
再び図５を参照し、入力バッファ１３のＰＭＯＳトランジスタ１３１はＮウェル１８内の活性領域に形成され、またＮＭＯＳトランジスタ１３２はＰウェル１９内の活性領域に形成されている。ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２とは、ゲート電極３５を共有している。ＰＭＯＳトランジスタ１３１は、Ｐ型のソース領域２１並びにドレイン領域２２を備え、またＮＭＯＳトランジスタ１３２は、Ｎ型のソース領域２３およびドレイン領域２４をそれぞれ備えている。
【００３６】
ＰＭＯＳトランジスタ１３１のソース領域２１は、第１ビア層のビア２１ｃ、第１メタル配線層の配線４１、第２ビア層のビア４１ｃ、第２メタル配線層の配線５５および第３ビア層のビア５５ｃを介して第３メタル配線層の電源線７４に接続する。ＮＭＯＳトランジスタ１３２のソース領域２３は、第１ビア層のビア２３ｃ、第１メタル配線層の配線４２、第２ビア層のビア４２ｃ、第２メタル配線層の配線５６および第３ビア層のビア５６ｃを介して第３メタル配線層のグラウンド線７３に接続する。
【００３７】
ここで、ＰＭＯＳトランジスタ１１１のドレイン領域２６およびＮＭＯＳトランジスタ１１２のドレイン領域２８は、第１ビア層のビア２６ｃ，２８ｃ、第１メタル配線層の配線４６、第２ビア層のビア４６ｃを介して第２メタル配線層の配線５８に接続する。また入力バッファ１３のゲート電極３５も、第１ビア層のビア３５ｃ、第１メタル配線層の配線３９、第１ビア層のビア３９ｃを介して第２メタル配線層の配線５８に接続する。それにより図１の回路図のように、出力バッファ１１の出力が入力バッファ１３の入力に接続される。
【００３８】
図１の回路図に示したように、出力バッファ１１および入力バッファ１３は、保護回路１２を介してパッド２に接続する。本実施の形態においては、保護回路１２の突入抵抗１２３は、半導体基板１５０上のポリシリコン配線層（図５）を用いて形成したポリシリコン抵抗３８（以下「突入抵抗３８」と称す）である。また、入力バッファ１３の手前の突入抵抗１２４も、半導体基板１５０上のポリシリコン配線層を用いて形成したポリシリコン抵抗３４によって形成される。また、パッド２と電源Ｖｃｃｑ間に接続するクランプダイオード１２２は、Ｐウェル１７内に形成され、図２０のようにＰウェル１７の上部に形成されたアノード領域２９およびカソード領域３０を備えている。パッド２とグラウンドＶｓｓｑ間に接続するクランプダイオード１２１は、Ｎウェル１８内に形成され、図２１のようにＮウェル１８の上部に形成されたアノード領域３２およびカソード領域３１を備えている。
【００３９】
出力バッファ１１の出力線および入力バッファ１３の入力線である第１メタル配線層の配線４６は、図２３のように、第１ビア層のビア３８ｃおよび突入抵抗３８を介して、第１メタル配線層の配線４９に接続する。
【００４０】
この配線４９は、図２０のように、第１ビア層のビア３０ｃを介してクランプダイオード１２２のカソード領域３０に接続する。そしてクランプダイオード１２２のアノード領域２９は、第１ビア層のビア２９ｃ、第１メタル配線層の配線４８、第２ビア層のビア４８ｃ、第２メタル配線層の配線６０および第３ビア層のビア６０ｃを介して、第３メタル配線層のグラウンド線７１に接続する。
【００４１】
また配線４９は、図２１のように、第１ビア層のビア３２ｃを介してクランプダイオード１２１のアノード領域３２にも接続する。そしてクランプダイオード１２１のカソード領域３１は、第１ビア層のビア３１ｃ、第１メタル配線層の配線５０、第２ビア層のビア５０ｃ、第２メタル配線層の配線６２および第３ビア層のビア６２ｃを介して、第３メタル配線層の電源線７２に接続する。
【００４２】
配線４９はさらに、図２２並びに図２３のように、第２ビア層のビア４９ｃ、第２メタル配線層の配線６１、第３ビア層のビア６１ｃ、第３メタル配線層の配線７７、第４ビア層のビア７７ｃ、第４メタル配線層の配線８６、第５ビア層のビア８６ｃ、第５メタル配線層の配線９５および第６ビア層のビア９５ｃを介して、パッド２である第６メタル配線層の配線９８に接続する。第６メタル配線層の上にはパッシベーション膜１５８が形成されるが、配線９８の上部には開口部９９が設けられており、当該開口部９９に露出した部分がパッド２として機能するのである。
【００４３】
以上の構成により、図１の回路に対応したＩ／Ｏセルが得られる。なお図１３に示す第４メタル配線層の配線８８〜９１、並びに図１５に示す第５メタル配線層の配線９４は、電源、グラウンドおよび各信号線から分離されたフローティング配線であり、内部回路１および入出力回路１０の一部として機能するものではないため、上では説明しなかった。これら配線８８〜９１，９４の役割については、以降の説明にて言及される。
【００４４】
ここで、図５〜図２３に示したＩ／Ｏセルにおいては、第６メタル配線層に形成されるパッド２が（配線９８）が、グラウンド線９６および電源線９７よりも外側に形成した例を示している。しかし先に述べたように、パッド２は電源配線３を挟んで千鳥状に配設されるので、この半導体装置は、パッド２が電源配線３よりも内側に配設されたセルも備える必要がある。
【００４５】
パッド２が電源配線３よりも内側に配設される場合のレイアウトを説明する。その場合においても、Ｉ／Ｏセルの第１〜第４メタル配線層および第１〜第４ビア層は、図５〜図１３と同じでよい。そして、第５，第６メタル配線層および第５，第６ビア層ビアについては、図２４〜図２７のように変更すればよい。
【００４６】
即ち、第５，第６メタル配線層および第５，第６ビア層ビアにおいて、パッド２並びにそれに接続するビア８６ｃ，９５ｃ、配線９５およびパッド２の下方に配設する配線９４のそれぞれを、グラウンド線９６、電源線９７並びにそれらに接続するビア８０ｃ，８１ｃ，９２ｃ，９３ｃ、グラウンド線９２および電源線９３よりも内側に形成すればよい。そのようにレイアウトした場合、上で示した図２２に対応する断面図は図２８のようになる。
【００４７】
なお、図示の便宜のため図１７および図２７では、パッド２の幅がＩ／Ｏセルの幅よりも狭く描かれているが、パッド２を千鳥状に配設する場合には、パッド２同士の間隔が広くなるため図４のようにパッド２が隣接するセル上にはみ出るように大きくレイアウトすることができる。パッド２のサイズが大きくなると、パッド２へのプロービングやボンディングを容易に行えるという利点がある。
【００４８】
本実施の形態に係るＩ／Ｏセルの構造的な特徴について説明する。図２０〜図２３のように、このＩ／Ｏセルにおいては、保護素子であるクランプダイオード１２１，１２２が、第６メタル配線層の電源配線３（グラウンド線９６、電源線９７）の真下の領域に配設されている。結果として、出力バッファ１１を構成するＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２は、電源配線３の真下からずれた位置に配設される。即ち、図５および図１７におけるＣ−Ｃ線の位置を参照して分かるように、電源配線３とクランプダイオード１２１，１２２との平面視での距離は、電源配線３と出力バッファ１１との平面視での距離よりも小さい。
【００４９】
このようにクランプダイオード１２１，１２２を平面視で電源配線３の真下に形成することによって、図２０〜図２２のように、クランプダイオード１２１，１２２を電源配線３に（即ち、クランプダイオード１２１を電源線９７に、クランプダイオード１２２をグラウンド線９６に）、より短い距離で接続することが可能になる。つまり、クランプダイオード１２１，１２２と電源配線３との間の抵抗値（クランプダイオード１２１と電源線９７との間の抵抗値およびクランプダイオード１２２とグラウンド線９６との間の抵抗値）をより小さくできる。特に本実施の形態では、出力バッファ１１が電源配線３の真下からずれた位置に配設されており、クランプダイオード１２１，１２２のような短い距離で電源配線３に接続されないので、クランプダイオード１２１，１２２と電源配線３との間の抵抗値（ＰＭＯＳトランジスタ１１１と電源線９７との間の抵抗値およびＮＭＯＳトランジスタ１１２とグラウンド線９６との間の抵抗値）は、出力バッファ１１と電源配線３との間の抵抗値よりも小さくなる。
【００５０】
また本実施の形態では、電源配線３は、パッド２と同一の厚い配線層を用いて形成されているため他の下層の配線よりも抵抗値が低い。例えば、本実施の形態においては、第１〜第５メタル配線層が０．２μｍの厚さで形成されており、第６メタル配線層が２μｍの厚さで形成されている。従って、電源配線３自体の低抵抗化も達成されている。上記のように、クランプダイオード１２１，１２２は、パッド２に生じたサージ電流を、電源配線３に逃すように動作するので、クランプダイオード１２１，１２２と電源配線３との間の抵抗、並びに電源配線３の抵抗が共に小さくなることによって、サージ電流を効果的に電源配線に逃すことができるようになる。その結果、半導体装置の保護機能が向上し信頼性が向上するという効果が得られる。
【００５１】
半導体装置の集積度をなるべく低下させずに、ＥＳＤ電流経路となる周回電源配線を低抵抗化するためには、周回電源配線を構成する配線層の膜厚を大きくすることが有効である。本発明においては、最上配線層（第６メタル配線層）を特に膜厚の大きな配線層とし、この層に周回電源配線（電源配線３）を形成した。以下に、この構成特有の効果を説明する。
【００５２】
配線層の膜厚を大きくすることは、配線抵抗を下げる上では有利である。しかし、より微細な配線を形成しようとする場合、配線層の膜厚が大きなことは不利となる。膜厚の大きな膜は、膜が薄い場合に比較して微細なパターンに加工するのが難しいからである。また、半導体基板上に多層の配線層を形成する場合、より下層の配線層ほど、配線パターンの微細化が要求される。特に、半導体チップの論理回路を構成する部分では、半導体基板に近い下層の配線ほど複雑な接続関係を構成する必要があり、従って、下層の配線には微細な配線パターンの形成が要求される。
【００５３】
従って、本実施の形態においては、低抵抗化のために膜厚を大きくし、これに伴って、最小加工寸法が大型化した配線層を、より上層、本実施の形態においては、パッド２と同一の最上層配線に形成している。そして、この最上層配線層を利用して低抵抗の周回電源配線を形成している。また、より微細加工が要求される下層の配線層は、前述の最上層配線層に比較して、膜厚が小さく、最小加工寸法のより小さな配線層として形成している。また、膜厚の小さな下層の配線層としては、低抵抗化のために、抵抗の低い銅を配線材料として使用した、銅ダマシン構造を採用している。
【００５４】
また、最上層の配線層としては、ダマシン構造は採用せずに、ウエハ上のほぼ全面にメタル膜を成膜した後で、メタル膜上に形成したフォトレジスト膜をマスクとして、エッチングによってパターニングするパターニング法によって形成した配線層を使用している。これは、最上層配線は前述の通り、膜厚が厚く、形成されるパターン幅も大きくなるが、パターンの大きな配線をダマシン法で形成しようとすると、ディッシングによるメタル膜厚の制御性の低下が問題となるからである。
【００５５】
ディッシングとは、ダマシン法によって配線層を形成するときに起こる問題であり、絶縁膜の溝の内部にメタル膜を形成した後に行うＣＭＰ（Chemical Mechanimcal Polishing）工程など、絶縁膜上のメタル膜を除去する工程において、パターンの大きな溝内部のメタル膜の膜厚が、絶縁膜の膜厚に比較して大きく削れてしまう現象である。ディッシングに伴って、配線膜厚の減少が起きるため、配線抵抗は上昇する。そこで、ＥＳＤ電流経路となる配線層としては、パターニング法によって配線層を形成するのがより好ましい。パターニング法によって配線層を形成する場合、メタル膜の材料としては、銅よりもエッチングがより容易な、アルミなどを使用するのが好ましい。
【００５６】
本実施の形態のように、Ｉ／Ｏセルがパッド２と出力バッファ１１との間に突入抵抗１２３（突入抵抗３９）を有している場合には、クランプダイオード１２１，１２２と電源セルのパッドとの間の抵抗値（クランプダイオード１２１と入出力用電源Ｖｃｃｑの電源用パッドとの間の抵抗値およびクランプダイオード１２２と入出力用グラウンドＶｓｓｑの電源用パッドとの間の抵抗値）が、突入抵抗１２３の抵抗値よりも低いことが望ましい。その条件を満たせば、保護回路１２の機能は向上する。図４に示したように、本実施の形態では電源セル１５の電源用パッドは、低抵抗の電源配線３に接続しており、且つ、クランプダイオード１２１，１２２と電源配線３との間の抵抗値も低いため、その条件は容易に満たされる。例えば、クランプダイオード１２１，１２２と電源セルのパッドとの間の抵抗値は、５Ω未満であり、本実施の形態においては３Ω以下である。
【００５７】
なお、電源配線３はチップ１００の外周を周回する構造として説明したが、当該電源配線３は必ずしも閉じたループ形状である必要はなく、機能的な問題が生じなければ、部分的に途切れたものであっても良い。
【００５８】
ここで、本実施の形態の半導体装置におけるパッド２の下の構造について説明する。まず、第５メタル配線層におけるパッド２の下方の領域には、複数のライン状の配線が並ぶ“ライン＆スペース構造”の配線９４が配設される。このような構造をとることによって、プロービングやボンディングの際にパッド２に生じる応力は、適度に配線９４で吸収されると共に、配線９４の隙間を通して下層へと逃がされる。その結果、パッド２の下の層間絶縁膜１５７におけるクラックの発生が防止される。なお、本実施の形態においては、配線９４の電位はフローティングである場合を記載したが、これに限るものではなく、例えば、パッド２と電気的に接続されるなど、他の回路と電気的に接続されていても良い。
【００５９】
また本実施の形態においては、第４メタル配線層の電源線７８，８３，８５およびグラウンド線７９，８２，８４も複数のライン状に分割されている。これらの配線７８，７９，８２〜８５，８８〜９１によるライン＆スペース構造においても、パッド２からの応力は適度に吸収されると共に、その隙間を通して下層へと逃がされる。従って、層間絶縁膜１５６におけるクラック発生が防止される。
【００６０】
ここで、フローティングの配線８８〜９１（以下「フローティング線」）は、次の２つの目的をもって配設されている。まず第１の目的は、パッド２の下方における配線のライン＆スペース構造の周期を均一にすることである。このライン＆スペース構造の周期が不均一であると、応力が一様に分散せずに特定の部分に集中し、クラックが発生しやすくなるからである。第２の目的は、第４メタル配線層の電源線７８，８３，８５およびグラウンド線７９，８２，８４間のショートを防止することである。図１３のようにフローティングの配線８８〜９１は電源線とグラウンド線との間にそれぞれ設けられる。従って、例えば電源線７８−グラウンド線７９間では、フローティング線８８と電源線７８とがショートし、且つ、フローティング線８８とグラウンド線７９とがショートしない限り、電源−グラウンド間のショートは生じない。
【００６１】
言い換えれば、フローティング線８８〜９１は、内部回路１および入出力回路１０を含む集積回路の一部としてではなく、第４メタル配線層の配線のライン＆スペース構造の均一性を保つことに重点が置かれたものであり、且つ、それが電源あるいはグラウンドと短絡しても半導体装置の破壊に至る貫通電流が流れないように、電源、グラウンド、信号線、パッドのそれぞれから分離されたものである。
【００６２】
理想的には、フローティング線８８〜９１は、半導体装置が有する電源線、グラウンド線、信号線およびパッドの全てから完全に絶縁されていることが望ましいが、少なくとも、フローティング線８８〜９１が、電源線あるいはグラウンド線の何れか一方と短絡した場合に、大電流が流れる事による半導体装置の破壊、さらには焼損といった不具合を防止できるように、フローティング線８８〜９１は、電流源となる固定電位配線とは、大きな抵抗を介して接続する構成とする事が望ましい。例えば、フローティング線８８〜９１と、他の固定電位配線との間は、１ｋΩ以上の抵抗値が確保されていれば、半導体装置の破壊を防止できると考えられる。即ち、フローティング線８８〜９１における「フローティング」の概念としては、電源線、グラウンド線、信号線およびパッドなど、電流源となる固定電位配線から１ｋΩ以上の抵抗値で分離されているものを含んでいる。なお当然のことであるが、半導体装置が他にもフローティングのダミー配線やダミーパッドを有している場合、フローティング線８８〜９１がそれらと電気的に接続することは構わない。
【００６３】
なお、フローティング線８８〜９１は、それぞれ１本ずつ設けられているが、配線のライン＆スペース構造の均一性を保つことができれば、複数本ずつ設けてもよい。そうすることにより、電源−グラウンド間のショートを防止する効果はさらに向上する。
【００６４】
また、本実施の形態では第４メタル配線層の電源線７８，８３，８５およびグラウンド線７９，８２，８４をライン状にして細くする分、第３メタル配線層の電源線７０，７２，７４，７６およびグラウンド線７１，７３，７５の幅を広くして、電源配線の高抵抗化を防止している。
【００６５】
ところで、半導体素子の微細化に伴い、トランジスタのソース／ドレイン領域は浅く形成される傾向にあり、ソース／ドレイン領域の抵抗は大きくなっている。そのためソース／ドレイン領域の表面をシリサイド化して低抵抗化することが一般に行われている。しかし、Ｉ／Ｏセルのトランジスタのソース・ドレイン領域の表面をシリサイド化するとＥＳＤ耐性が低下する問題が生じる。それを防止する技術として、ゲート電極とシリサイド化されたソース／ドレイン領域との間に、シリサイド化されていないソース／ドレイン領域が介在するようソース／ドレイン領域表面を部分的にシリサイド化する「シリサイドブロック」と呼ばれる技術がある。
【００６６】
図５４（ａ）は、シリサイドブロック構造を有するトランジスタを示す断面図であり、図５４（ｂ）はその上面図である（図５４（ａ）は図５４（ｂ）のＫ−Ｋ線に沿った断面に相当する）。ゲート電極３０１の両脇のソース領域３０２およびドレイン領域３０３の表面には、それぞれコンタクト３０５，３０６が接続する部分のみにシリサイド３０２ａ，３０３ａが形成されている（ゲート電極３０１の上面にもシリサイド３０１ａが形成されている）。つまり、ゲート電極３０１とシリサイド３０２ａ，３０３ａとの間に、それぞれソース領域３０２およびドレイン領域３０３のシリサイド化されていない部分が拡散抵抗３０２ｂ，３０３ｂとして介在することになる。この構成によれば、トランジスタにＥＳＤに起因するサージ電流が加わった場合、拡散抵抗３０２ｂ，３０３ｂによってそのエネルギーを吸収できるため、トランジスタのＥＳＤ耐性が向上する。
【００６７】
本実施の形態の出力バッファ１１を構成するＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２には、このシリサイドブロック構造を採用していてもよい。それにより、本発明に係る半導体装置の信頼性はさらに向上する。
【００６８】
また、図２９は、実施の形態１に係る半導体装置のパッケージ内における結線例を示す断面図であり、図３０は当該結線例を示すチップのコーナ部の拡大平面図である。リードフレーム１６８に搭載されたチップ１００の上面にはパッド２が千鳥状に配置されている。またインナーリード１６５，１６６には、チップ１００からの遠近に対応した外側および内側ボンディング部１６５ａ，１６６ａがテーピング材１６４を挟んで千鳥状に配置されている。
【００６９】
図３０の如く、チップ１００上の内側に配置されたパッド２は、ワイヤ１６３を介して外側ボンディング部１６５ａに接続され、外側に配置されたパッド２は、ワイヤ１６２を介して内側ボンディング部１６６ａに接続される。図２９のように、外側のパッド２に接続するワイヤ１６２は、内側のパッド２に接続するワイヤ１６３よりも低い接続ループ高さで設けられる。その結果、インナーリード１６５，１６６の接続ループ高さは交互に変わる。従って、ワイヤ１６２，１６３間の間隔が広くなり、隣接ワイヤ間でのショートが防止される。
【００７０】
＜実施の形態２＞
図３１は、本発明の実施の形態２に係る半導体装置の構成を示す図である。本実施の形態の半導体装置も、内部回路１とパッド２との間に、出力バッファ２００、保護回路２０３および入力バッファ２０６から成る入出力回路１０を備えている。
【００７１】
実施の形態２において、出力バッファ２００は、ＰＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２で構成されるインバータ回路である。入力バッファ２０６は、ＰＭＯＳトランジスタ２０７およびＮＭＯＳトランジスタ２０８で構成されるインバータ回路である。
【００７２】
以上の構成は実施の形態１と同様であるが、本実施の形態の保護回路２０３は、各々ダイオード接続されたＰＭＯＳトランジスタ２０４およびＮＭＯＳトランジスタ２０５により構成される。即ち、パッド２と入出力用電源Ｖｃｃｑとの間に接続する保護素子として、ＰＭＯＳトランジスタ２０４（以下「保護トランジスタ２０４」と称す）が設けられ、パッド２と入出力用グラウンドＶｓｓｑとの間に接続する保護素子として、ＮＭＯＳトランジスタ２０５（以下「保護トランジスタ２０５」と称す）が設けられる。
【００７３】
即ち、ＥＳＤによって電源Ｖｃｃｑよりも高い電圧やグラウンドＶｓｓｑよりも低い電圧のノイズがパッド２に加わりサージ電流が生じた場合には、保護トランジスタ２０４，２０５がそのサージ電流を電源ＶｃｃｑあるいはグラウンドＶｓｓｑに逃がす。それにより出力バッファ２００や入力バッファ２０６がサージによって破壊される事が防止される。
【００７４】
また、この際に、保護トランジスタ２０４，２０５と同様のＮＰＮ接合もしくはＰＮＰ接合を持つ出力バッファ２００のＰＭＯＳトランジスタ２０１、およびＮＭＯＳトランジスタ２０２もサージ電流をＶｃｃｑあるいはＶｓｓｑに逃がす経路として機能する。このように、十分なチャネル幅を持つトランジスタ（ＰＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２および保護トランジスタ２０４，２０５）によってサージ電流を逃がすことによって、当該トランジスタの破壊を防ぐことができる。
【００７５】
また、ＰＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２が、保護トランジスタ２０４，２０５と同様の接合構造を持つことによって、サージ電流は効果的に分散されるため、パッド２から出力バッファ２０１までの保護抵抗の大きさを、パッド２から保護回路２０３までの保護抵抗と同様にすることができる。本実施の形態においては、ＰＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２、および保護トランジスタ２０４，２０５のドレイン領域、すなわち図３２におけるＰ型半導体領域２２６およびＮ型半導体領域２２８には、前述のシリサイドブロック構造が採用されており、拡散抵抗（図５４に示した拡散抵抗３０３ｂに相当）によって各トランジスタのＥＳＤ耐性の向上が図られている。
【００７６】
また、ＰＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２、および保護トランジスタ２０４，２０５においてチャネル幅を拡大し、ＥＳＤ耐性を確保することによって、各トランジスタに設けるべき保護抵抗を小さくすることができる。本実施の形態においては、例えば、パッド２から、出力バッファ２００のドレイン領域のゲート電極側端部までの抵抗を５Ω以下、より好ましくは３Ω以下にすることができる。このように、出力バッファ２００とパッド２の間の抵抗を小さくすることで、出力バッファ２００のドライブ能力を高めることができる。
【００７７】
また、前述の実施の形態１と同様に、入力バッファ２０６の手前には突入抵抗２０９が、半導体基板上のポリシリコン配線層を用いて形成したポリシリコン抵抗２３５によって形成されている（図３２参照）。入力バッファ２０６の手前の突入抵抗２０９は、ＥＳＤサージからゲート絶縁膜を保護するために２００Ω以上の抵抗を有しており、例えば３００Ωの抵抗を有する。
【００７８】
なお、図３１においても説明の簡単のため、入出力用のパッド２を一個のみ示しているが、実際の半導体装置は入出力用のパッド２を複数個備えており、出力バッファ２００、保護回路２０３および入力バッファ２０６のそれぞれは、一個の入出力用のパッド２ごとに一個ずつ設けられる。また実施の形態１と同様に、入出力用電源Ｖｃｃｑと入出力用グラウンドＶｓｓｑとの間に、保護ダイオード１４２およびＧＣＮＭＯＳ１４１が設けられ、入出力用グラウンドＶｓｓｑと内部回路用グラウンドＶｓｓとの間に双方向ダイオード１４３が設けられている。
【００７９】
また本実施の形態に係る半導体装置においても、チップ１００上でのパッド２（入出力用パッドおよび電源用パッドを含む）およびそれを備えるセルのレイアウトは、図３および図４と同様である。即ち、チップ１００は、パッド２と同一の配線層を用いて形成された電源配線３を有しており、パッド２がその電源配線３を挟んで千鳥状に配設される。従って、本実施の形態においても、各セル（Ｉ／Ｏセル１４および電源セル１５を含む）には、パッド２が電源配線３よりもチップ１００の外側に配設されたものと、パッド２が電源配線３よりもチップ１００の内側に配設されたものとが含まれる。
【００８０】
以下、本発明に係る半導体装置の構造を、具体例を用いて詳細に説明する。図３２〜図４８は、本実施の形態に係る半導体装置のＩ／Ｏセルの構成を示す図である。そのうち図３２〜図４４は当該Ｉ／Ｏセルの配線およびビアのレイアウト図であり、図１８〜図４８は当該Ｉ／Ｏセルの断面図である。
【００８１】
まず、図３２〜図４４のレイアウト図と図４５〜図４８の断面図との対応を説明する。図４５は、図３２〜図４４のレイアウト図に示すＧ−Ｇ線に沿った断面に対応し、同様に図４６はＨ−Ｈ線、図４７はＩ−Ｉ線、図４８はＪ−Ｊ線に沿った断面にそれぞれ対応している。
【００８２】
逆に言うと、図３２は図４５〜図４８に示す半導体基板３５０に形成される活性領域、並びに半導体基板３５０上に形成されるポリシリコン電極層のレイアウトを示している。また図３３は最下層の層間絶縁膜３５１内に形成される第１ビア層のレイアウトを示し、図３４は層間絶縁膜３５１の上の層間絶縁膜３５２内に形成される第１メタル配線層のレイアウトを示している。図３５および図３６はそれぞれ層間絶縁膜３５２の上の層間絶縁膜３５３内に形成される第２ビア層および第２メタル配線層のレイアウトを示している。図３７および図３８はそれぞれ層間絶縁膜３５３上の層間絶縁膜３５４内に形成される第３ビア層および第３メタル配線層のレイアウトを示している。図３９および図４０は層間絶縁膜３５４上の層間絶縁膜３５５内に形成される第４ビア層および第４メタル配線層のレイアウトを示している。図４１および図４２は層間絶縁膜３５５上の層間絶縁膜３５６内に形成される第５ビア層および第５メタル配線層のレイアウトしている。また図４３は層間絶縁膜３５６上の層間絶縁膜３５７内に形成される第４ビア層のレイアウト、図４４は層間絶縁膜３５７上の第６メタル配線層およびそれを覆うパッシベーション膜３５８の開口部２９９のレイアウトをそれぞれ示している。なお、各レイアウト図の右端の部分に相当する領域は、内部回路１の形成領域であるが、簡単のためその部分の具体的なレイアウトおよび断面構造の図示は省略している。
【００８３】
本実施の形態においても、第１ビア層および第６ビア層はタングステン、第６メタル配線層はアルミ、第１〜第５メタル配線層および第２〜第５ビア層は銅で形成される。また銅の配線層およびビア層のうち、第１メタル配線層は層間絶縁膜３５２内にシングルダマシン法で形成されており、それ以外の第２〜第５メタル配線層および第２〜第５ビア層は、層間絶縁膜３５３〜３５６内にデュアルダマシン法で形成されている。また層間絶縁膜３５１〜３５７としては、例えばシリコン酸化膜が一般的である。この層間絶縁膜３５１〜３５７については、シリコン酸化膜よりも誘電率の低い絶縁膜、例えば低密度化されたＳｉＯＣ膜や、有機絶縁膜などの低誘電率（Ｌｏｗ−Ｋ）絶縁膜を使用してもよい。それにより、パターンが微細化されて、配線同士の間隔が狭められた場合でも、配線間の容量を小さくすることができ、高速動作する半導体装置においては特に有効である。
【００８４】
以下、図３２〜図４８を用いて、本実施の形態に係る半導体装置の構造を説明する。なお、図３２〜図４８を通して、同一の要素には同一符号を付してある。
【００８５】
まず図４４を参照し、最上配線層である第６メタル配線層には、パッド２として機能する第６メタル配線層の配線２９８と、図３に示した電源配線３である配線２９６，２９７が形成されている。本実施の形態では、配線２９６は入出力用電源Ｖｃｃｑの電源線であり、配線２９７は入出力用グラウンドＶｓｓｑのグラウンド線である。
【００８６】
電源線２９６は、第６ビア層（図４３）のビア２９２ｃ、第５メタル配線層（図４２）の電源線２９２、第５ビア層（図４１）のビア２８０ｃ、第４メタル配線層（図４０）の電源線２８０および第４ビア層（図３９）のビア２７１ｃを介して、第３メタル配線層（図３８）の配線２７１に接続している。この配線２７１は、第３ビア層（図３７）のビア２６５ｃおよび第２メタル配線層（図３６）の配線２６５を介して、第３メタル配線層の配線２７４に接続している。また配線２７１，２７４は、それぞれ第４ビア層のビア２７１ｃ，２７４ｃを介して、第４メタル配線層の配線２７８，２８３に接続している。即ち、上記の配線２７１，２７４，２７８，２８３，２９２は全て、入出力用電源Ｖｃｃｑの電源線である。これらもまた電源線２９６（電源配線３）と同様に，チップ１００の外周を周回している。
【００８７】
一方、グラウンド線２９７は、第６ビア層のビア２９３ｃ、第５メタル配線層の配線２９３、第５ビア層のビア２８１ｃ、第４メタル配線層の配線２８１および第４ビア層のビア２７２ｃを介して、第３メタル配線層の配線２７２に接続している。この配線２７２は、第３ビア層のビア２６６ｃおよび第２メタル配線層の配線２６６を介して、第３メタル配線層の配線２７３に接続している。また配線２７３は、第４ビア層のビア２７３ｃを介して、第４メタル配線層の配線２８２に接続している。即ち、上記の配線２７２，２７３，２８１，２８２，２９３は全て、入出力用グラウンドＶｓｓｑのグラウンド線である。これらもまた、グラウンド線２９７（電源配線３）と同様に，チップ１００の外周を周回している。
【００８８】
なお、図３８〜図４０に示されている第３メタル配線層の配線２７５および第４メタル配線層の配線２８４（両者は第４ビア層のビア２７５ｃを介して互いに接続している）は、内部回路１用のグラウンドＶｓｓの配線である。また、第３メタル配線層の配線２７６および第４メタル配線層の配線２８５（両者は第４ビア層のビア２７６ｃ介して互いに接続している）は、内部回路１用の電源Ｖｃｃの配線である。これら内部回路１用の電源配線もまた、内部回路１の外周部を周回するように配設さている。
【００８９】
さて、図３１に示した出力バッファ２００のＰＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２、保護回路２０３の保護トランジスタ２０４，２０５、入力バッファ２０６のＰＭＯＳトランジスタ２０７およびＮＭＯＳトランジスタ２０８といった能動素子は、半導体基板３５０の上部に形成された分離絶縁膜２０によって図３２の如く規定された活性領域に形成される。
【００９０】
図３２および図４５に示すように、出力バッファ２００のＰＭＯＳトランジスタ２０１と保護トランジスタ２０４は、Ｎウェル２１６内の同一の活性領域に形成される。ＰＭＯＳトランジスタ２０１および保護トランジスタ２０４の各々は、Ｐ型のソース領域２２５並びにドレイン領域２２６を備えている。またＰＭＯＳトランジスタ２０１および保護トランジスタ２０４は、それぞれポリシリコン配線層を用いて形成されたゲート電極２３１，２３２を備えている。
【００９１】
また図４６のように、ＮＭＯＳトランジスタ２０２と保護トランジスタ２０５は、Ｐウェル２１７内の同一の活性領域に形成される。ＮＭＯＳトランジスタ２０２および保護トランジスタ２０５の各々は、Ｎ型のソース領域２２７並びにドレイン領域２２８を備えている。またＮＭＯＳトランジスタ２０２および保護トランジスタ２０５は、それぞれポリシリコン配線層を用いて形成されたゲート電極２３３，２３４を備えている。
【００９２】
ＰＭＯＳトランジスタ２０１のゲート電極２３１は、第１ビア層（図３３）のビア２３１ｃを介して第１メタル配線層（図３４）の配線２４０に接続する。またＮＭＯＳトランジスタ２０２のゲート電極２３３は、第１ビア層のビア２３３ｃを介して第１メタル配線層の配線２４４に接続する。つまり配線２４０，２４４は、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２とで構成される出力バッファ２００の信号入力線であり、内部回路１内の論理回路に接続している。
【００９３】
ＰＭＯＳトランジスタ２０１並びに保護トランジスタ２０４のソース領域２２５は、第１ビア層のビア２２５ｃ、第１メタル配線層の配線２４５、第２ビア層（図３５）のビア２４５ｃ、第２メタル配線層の配線２５７および第３ビア層のビア２５７ｃを介して、第３メタル配線層の電源線２７１に接続する。なお、保護トランジスタ２０４のゲート電極２３２はビア２３２ｃを介して配線２４５に接続しており、それにより保護トランジスタ２０４のダイオード接続が成される。
【００９４】
またＮＭＯＳトランジスタ２０２並びに保護トランジスタ２０５のソース領域２２７は、第１ビア層のビア２２７ｃ、第１メタル配線層の配線２４７、第２ビア層のビア２４７ｃ、第２メタル配線層の配線２５９および第３ビア層のビア２５９ｃを介して、第３メタル配線層のグラウンド線２７３グラウンド線２７２に接続する。なお、保護トランジスタ２０５のゲート電極２３４はビア２３４ｃを介して配線２４７に接続しており、それにより保護トランジスタ２０５のダイオード接続が成される。
【００９５】
再び図３２を参照し、入力バッファ２０６のＰＭＯＳトランジスタ２０７はＮウェル２１８内の活性領域に形成され、またＮＭＯＳトランジスタ２０８はＰウェル２１７内の活性領域に形成されている。ＰＭＯＳトランジスタ２０７とＮＭＯＳトランジスタ２０８とは、ゲート電極２３０を共有している。ＰＭＯＳトランジスタ２０７は、Ｐ型のソース領域２２１並びにドレイン領域２２２を備え、またＮＭＯＳトランジスタ２０８は、Ｎ型のソース領域２２３およびドレイン領域２２４をそれぞれ備えている。
【００９６】
ＰＭＯＳトランジスタ２０７のソース領域２２１は、第１ビア層のビア２２１ｃ、第１メタル配線層の配線２４１、第２ビア層のビア２４１ｃ、第２メタル配線層の配線２５５および第３ビア層のビア２５５ｃを介して第３メタル配線層の電源線２７４に接続する。ＮＭＯＳトランジスタ２０８のソース領域２２３は、第１ビア層のビア２２３ｃ、第１メタル配線層の配線２４２、第２ビア層のビア２４２ｃ、第２メタル配線層の配線２５６および第３ビア層のビア２５６ｃを介して第３メタル配線層のグラウンド線２７３に接続する。
【００９７】
ここで、ＰＭＯＳトランジスタ２０１のドレイン領域２２６およびＮＭＯＳトランジスタ２０２のドレイン領域２２８は、第１ビア層のビア２２６ｃ，２２８ｃを介して第１メタル配線層の配線２４６に接続する。また入力バッファ２０６のゲート電極２３０も、ビア２３０ｃを介して配線２４６に接続する。それにより図３１の回路図のように、出力バッファ２００の出力が入力バッファ２０６の入力に接続される。
【００９８】
配線２４６は、図４７並びに図４８のように、第２ビア層のビア２４６ｃ、第２メタル配線層の配線２５８、第３ビア層のビア２５８ｃ、第３メタル配線層の配線２７７、第４ビア層のビア２７７ｃ、第４メタル配線層の配線２８６、第５ビア層のビア２８６ｃ、第５メタル配線層の配線２９５および第６ビア層のビア２９５ｃを介して、パッド２である第６メタル配線層の配線２９８に接続する。第６メタル配線層の上にはパッシベーション膜３５８が形成されるが、配線２９８の上部には開口部２９９が設けられており、当該開口部２９９に露出した部分がパッド２として機能するのである。
【００９９】
以上の構成により、図３１の回路に対応したＩ／Ｏセルが得られる。なお図４０に示す第４メタル配線層の配線２８９〜２９１、並びに図４２に示す第５メタル配線層の配線２９４は、電源、グラウンドおよび各信号線から分離されたフローティング配線であり、内部回路１および入出力回路１０の一部として機能するものではないため、上では説明しなかった。これら配線２８９〜２９１，２９４の役割は、実施の形態１で説明した配線８８〜９１，９４の役割にと同じであるので、ここでの説明は省略する。
【０１００】
また、本実施の形態においても、パッド２の下方の第４メタル配線層における電源線２７８，２８３，２８５およびグラウンド線２８２，２８４が複数のライン状に分割されており、“ライン＆スペース構造”を成している。この構造による効果も、実施の形態１で説明したとおりであるので、ここでの説明は省略する。
【０１０１】
ここで、図３２〜図４８に示したＩ／Ｏセルにおいては、第６メタル配線層に形成されるパッド２が（配線２９８）が、電源線２９６およびグラウンド線２９７よりも外側に形成した例を示している。しかし先に述べたように、パッド２は電源配線３を挟んで千鳥状に配設されるので、この半導体装置は、パッド２が電源配線３よりも内側に配設されたセルも備える必要がある。
【０１０２】
パッド２が電源配線３よりも内側に配設される場合のレイアウトを説明する。その場合においても、Ｉ／Ｏセルの第１〜第４メタル配線層および第１〜第４ビア層は、図３２〜図４０と同じでよい。そして、第５，第６メタル配線層および第５，第６ビア層ビア２については、図４９〜図５２のように変更すればよい。
【０１０３】
即ち、第５，第６メタル配線層および第５，第６ビア層ビア２において、パッド２並びにそれに接続するビア２８６ｃ，２９５ｃ、配線２９５およびパッド２の下方に配設する配線２９４のそれぞれを、電源線２９６、グラウンド線２９７並びにそれらに接続するビア２８０ｃ，２８１ｃ，２９２ｃ，２９３ｃ、電源線２９２およびグラウンド線２９３よりも内側に形成すればよい。そのようにレイアウトした場合、上で示した図４７に対応する断面図は図５３のようになる。
【０１０４】
なお、図示の便宜のため図４４および図５２では、パッド２の幅がＩ／Ｏセルの幅よりも狭く描かれているが、パッド２を千鳥状に配設する場合には、パッド２同士の間隔が広くなるため図４のようにパッド２が隣接するセル上にはみ出るように大きくレイアウトすることができる。
【０１０５】
本実施の形態に係るＩ／Ｏセルの構造的な特徴について説明する。図４６〜図４８のように、このＩ／Ｏセルにおいては、出力バッファ１１のＮＭＯＳトランジスタ１１２および保護素子である保護トランジスタ２０５が、第６メタル配線層の電源配線３（電源線２９６、グラウンド線２９７）の真下の領域に配設されている。
【０１０６】
一方、保護トランジスタ２０４およびＰＭＯＳトランジスタ１１１は、電源配線３の真下からはずれているが、それに近い領域に配設されている。即ち、図３２および図４４におけるＣ−Ｃ線の位置を参照して分かるように、電源配線３と保護トランジスタ２０４，２０５との平面視での距離は、電源配線３と出力バッファ２００との平面視での距離と同じである。
【０１０７】
このように保護トランジスタ２０４，２０５を平面視で電源配線３の近くに形成することによって、図２０〜図４７のように、保護トランジスタ２０４，２０５を電源配線３に（即ち、保護トランジスタ２０５をグラウンド線２９７に、保護トランジスタ２０４を電源線２９６に）、より短い距離で接続することが可能になる。つまり、保護トランジスタ２０４，２０５と電源配線３との間の抵抗値（保護トランジスタ２０５とグラウンド線２９７との間の抵抗値および保護トランジスタ２０４と電源線２９６との間の抵抗値）を、入力バッファ２０６の手前の突入抵抗２０９に比較して、十分に小さくできる。また本実施の形態においても、電源配線３は、パッド２と同一の厚い配線層を用いて形成されているため他の下層の配線よりも抵抗値が低く、電源配線３自体の低抵抗化も達成されている。従って、実施の形態１と同様に、保護回路２０３がサージ電流を効果的に電源配線に逃すことができるようになるので、半導体装置の保護機能が向上するという効果が得られる。本実施の形態においては、保護トランジスタ２０４，２０５と、電源セルのパッドとの間の抵抗は５Ω未満であり、本実施の形態においては３Ω以下である。
【０１０８】
前述の通り、本実施の形態の出力バッファ２００を構成するＰＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２にも、図５４で説明したシリサイドブロック構造を採用している。それにより、本発明に係る半導体装置のＥＳＤ耐性はさらに向上する。また、実施の形態２においても、半導体装置のパッケージ内における結線は、図２９並びに図３０にて説明した構成であってよい。
【図面の簡単な説明】
【０１０９】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】一般的なＧＣＮＭＯＳの回路図である。
【図３】実施の形態１に係る半導体装置におけるパッドのレイアウトを示す図である。
【図４】実施の形態１に係る半導体装置におけるパッドのレイアウトを示す図である。
【図５】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図６】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図７】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図８】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図９】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１０】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１１】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１２】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１３】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１４】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１５】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１６】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１７】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図１８】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図１９】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図２０】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図２１】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図２２】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図２３】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図２４】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図２５】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図２６】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図２７】実施の形態１に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図２８】実施の形態１に係る半導体装置のＩ／Ｏセルの断面図である。
【図２９】実施の形態１に係る半導体装置のパッケージ内における結線例を示す断面図である。
【図３０】実施の形態１に係る半導体装置のパッケージ内における結線例を示すためのチップのコーナ部の拡大平面図である。
【図３１】実施の形態２に係る半導体装置の構成を示す図である。
【図３２】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３３】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３４】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３５】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３６】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３７】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３８】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図３９】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図４０】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図４１】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図４２】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図４３】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図４４】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図４５】実施の形態２に係る半導体装置のＩ／Ｏセルの断面図である。
【図４６】実施の形態２に係る半導体装置のＩ／Ｏセルの断面図である。
【図４７】実施の形態２に係る半導体装置のＩ／Ｏセルの断面図である。
【図４８】実施の形態２に係る半導体装置のＩ／Ｏセルの断面図である。
【図４９】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図５０】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図５１】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図５２】実施の形態２に係る半導体装置のＩ／Ｏセルのレイアウト図である。
【図５３】実施の形態２に係る半導体装置のＩ／Ｏセルの断面図である。
【図５４】シリサイドブロック構造を有するトランジスタを示す図である。
【符号の説明】
【０１１０】
２  パッド、３  電源配線、１０  入出力回路、１１  出力バッファ、１２  保護回路、１３  入力バッファ。
【図１】
2007042718.tif 000003
【図２】
2007042718.tif 000004
【図３】
2007042718.tif 000005
【図４】
2007042718.tif 000006
【図５】
2007042718.tif 000007
【図６】
2007042718.tif 000008
【図７】
2007042718.tif 000009
【図８】
2007042718.tif 000010
【図９】
2007042718.tif 000011
【図１０】
2007042718.tif 000012
【図１１】
2007042718.tif 000013
【図１２】
2007042718.tif 000014
【図１３】
2007042718.tif 000015
【図１４】
2007042718.tif 000016
【図１５】
2007042718.tif 000017
【図１６】
2007042718.tif 000018
【図１７】
2007042718.tif 000019
【図１８】
2007042718.tif 000020
【図１９】
2007042718.tif 000021
【図２０】
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【図２１】
2007042718.tif 000023
【図２２】
2007042718.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2007042718.tif 000030
【図２９】
2007042718.tif 000031
【図３０】
2007042718.tif 000032
【図３１】
2007042718.tif 000033
【図３２】
2007042718.tif 000034
【図３３】
2007042718.tif 000035
【図３４】
2007042718.tif 000036
【図３５】
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【図３６】
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【図３７】
2007042718.tif 000039
【図３８】
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【図３９】
2007042718.tif 000041
【図４０】
2007042718.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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