(57)【要約】【課題】スイッチング素子の電流移動度を低下させることなく、且つスイッチング素子の設計効率性を改善することができるアレイ基板とその製造方法及びシリコン結晶化方法、並びにこれらに用いるポリシリコン層を提供する。【解決手段】アレイ基板とその製造方法及びシリコン結晶化方法において、アレイ基板はベース基板、スイッチング素子及び画素電極を有する。スイッチング素子は、ベース基板上に具備され、多結晶シリコンパターンを含む。多結晶シリコンパターンは、互いに異なる方向に延長されたグレインが形成された一つ以上のブロックからなる。画素電極は、スイッチング素子に電気的に連結される。【選択図】図１
2007043157.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板上に具備され、それぞれ異なる方向に延長されたグレインが形成された一つ以上のブロックからなる多結晶シリコンを含むスイッチング素子と、
前記スイッチング素子に電気的に連結された画素電極と、を有することを特徴とするアレイ基板。
【請求項２】
前記ブロックは、正方形の形状を有することを特徴とする請求項１記載のアレイ基板。
【請求項３】
前記ブロックは第１乃至第４グレイン領域に区分され、該第１乃至第４グレイン領域は三角形形状を有することを特徴とする請求項２記載のアレイ基板。
【請求項４】
前記第１グレイン領域、及び前記第１グレイン領域と向き合う第３グレイン領域には水平方向に延長された水平グレインが具備され、
前記第１グレイン領域と隣接する前記第２及び第４グレイン領域には垂直方向に延長された垂直グレインが具備されることを特徴とする請求項３記載のアレイ基板。
【請求項５】
前記水平方向と垂直方向は、互いに垂直であることを特徴とする請求項４記載のアレイ基板。
【請求項６】
前記少なくとも一つ以上のブロックは、それぞれ第１方向に延長された第１グレインセットと、前記第１方向とは異なる第２方向に延長された第２グレインセットと、を含むことを特徴とする請求項１記載のアレイ基板。
【請求項７】
前記スイッチング素子は、
多結晶シリコンパターンとオーバーラップされるゲート電極と、
前記多結晶シリコンパターンの第１端部とコンタクトされるソース電極と、
前記多結晶シリコンパターンの第２端部とコンタクトされるドレイン電極と、を更に含むことを特徴とする請求項１記載のアレイ基板。
【請求項８】
前記ブロックの幅は、前記ソース電極とドレイン電極との離隔距離より小さいことを特徴とする請求項７記載のアレイ基板。
【請求項９】
前記ブロックは、３〜４μｍの幅を有することを特徴とする請求項８記載のアレイ基板。
【請求項１０】
前記ベース基板上に形成され、前記多結晶シリコンパターンをカバーし、前記多結晶シリコンパターンと前記ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート絶縁膜及び前記ゲート電極をカバーする層間絶縁膜と、を更に含むことを特徴とする請求項７記載のアレイ基板。
【請求項１１】
前記ゲート絶縁膜及び前記層間絶縁膜には前記多結晶シリコンパターンの第１端部を露出させるための第１コンタクトホールが形成され、前記多結晶シリコンパターンの第２端部を露出させるための第２コンタクトホールが形成され、
前記ソース電極及びドレイン電極は、前記第１及び第２コンタクトホールを通じて前記第１及び第２端部にそれぞれコンタクトされることを特徴とする請求項１０記載のアレイ基板。
【請求項１２】
前記ベース基板上に具備され、前記スイッチング素子をカバーし、前記スイッチング素子のドレイン電極を露出させる第３コンタクトホールを有する保護膜と、
前記保護膜上に形成され、前記第３コンタクトホールを通じて前記ドレイン電極と電気的に連結された画素電極と、を更に含むことを特徴とする請求項１記載のアレイ基板。
【請求項１３】
前記ベース基板上に形成され、多結晶シリコン層を含む複数のスイッチング素子を更に含むことを特徴とする請求項１記載のアレイ基板。
【請求項１４】
ベース基板上にそれぞれ異なる方向に延長されたグレインが形成された一つ以上のブロックからなる多結晶シリコンパターンを形成する段階と、
前記ベース基板上に前記多結晶シリコンパターンをカバーするゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に前記多結晶シリコンパターンとオーバーラップするゲート電極を形成する段階と、
前記ゲート絶縁膜及び前記ゲート電極をカバーする層間絶縁膜を形成する段階と、
前記層間絶縁膜及び前記ゲート絶縁膜に前記多結晶シリコンパターンの第１及び第２端部をそれぞれ露出させる第１及び第２コンタクトホールを形成する段階と、
前記第１コンタクトホールを通じて前記第１端部とコンタクトされるソース電極、及び前記第２コンタクトホールを通じて前記第２端部とコンタクトされるドレイン電極を形成する段階と、
前記ドレイン電極と電気的に連結される画素電極を形成する段階と、
を有することを特徴とするアレイ基板の製造方法。
【請求項１５】
前記多結晶シリコンパターンを形成する段階は、
前記ベース基板上に非晶質シリコン層を形成する段階と、
前記非晶質シリコン上に、光透過領域及び光遮断領域を含むマスクを配置する段階と、
前記光透過領域に対応する非晶質シリコンの第１溶融領域に光を照射して溶融させる段階と、
前記透過領域の幅分だけ前記マスクを移動させる段階と、
前記光透過領域に対応する非晶質シリコンの第２溶融領域に光を照射して溶融させ多結晶シリコン層を形成する段階と、を含むことを特徴とする請求項１４記載のアレイ基板の製造方法。
【請求項１６】
前記多結晶シリコンパターンを形成する段階は、フォトリソグラフィ工程を通じて前記多結晶シリコン層をパターニングする段階を更に含むことを特徴とする請求項１５記載のアレイ基板の製造方法。
【請求項１７】
前記ブロックは、正方形形状を有することを特徴とする請求項１４記載のアレイ基板の製造方法。
【請求項１８】
前記ブロックは、第１乃至第４グレイン領域に区分され、前記第１乃至第４グレイン領域は、三角形形状を有することを特徴とする請求項１７記載のアレイ基板の製造方法。
【請求項１９】
前記第１グレイン領域及び前記第１グレイン領域と向き合う第３グレイン領域には水平方向に延長された水平グレインが具備され、
前記第１グレイン領域と隣接する前記第２及び第４グレイン領域には垂直方向に延長された垂直グレインが具備されることを特徴とする請求項１８記載のアレイ基板の製造方法。
【請求項２０】
前記ブロックの幅は、前記ソース電極とドレイン電極との離隔距離より小さいことを特徴とする請求項１４記載のアレイ基板の製造方法。
【請求項２１】
前記画素電極を形成する段階以前に、
前記層間絶縁膜上に保護膜を形成する段階と、
前記保護膜に前記ドレイン電極を露出させる第３コンタクトホールを形成する段階と、を更に含み、
前記画素電極は、前記ドレイン電極と前記第３コンタクトホールを通じて電気的に連結されることを特徴とする請求項１４記載のアレイ基板の製造方法。
【請求項２２】
ベース基板上に非晶質シリコン層を形成する段階と、
正方形形状を有する透過部と遮断部を含むマスクを前記非晶質シリコン層の上部に配置させる段階と、
レーザービームを照射して前記透過部に対応する前記非晶質シリコン層を溶融させ、溶融された第１溶融領域と前記遮光部に対応する非溶融領域の境界から前記第１溶融領域の内側にグレインを成長させる段階と、
前記マスクを前記透過部の幅分だけ移動させる段階と、
前記レーザービームを照射して前記透過部に対応する前記非晶質シリコン層を溶融させ、溶融された第２溶融領域と前記第１溶融領域との境界から前記第２溶融領域の内側にグレインを成長させ、多結晶シリコン層を形成する段階と、
を有することを特徴とするシリコン結晶化方法。
【請求項２３】
前記第１及び第２溶融領域それぞれは、第１乃至第４グレイン領域に区分され、
前記第１乃至第４グレイン領域は、三角形形状を有することを特徴とする請求項２２記載のシリコン結晶化方法。
【請求項２４】
前記第１グレイン領域には第１方向に成長した第１グレインが具備され、
前記第１グレイン領域と隣接する前記第２グレイン領域には前記第１方向と直交する第２方向に成長した第２グレインが具備され
前記第２グレイン領域と隣接する第３グレイン領域には前記第１方向と反対の第３方向に成長した第３グレインが具備され、
前記第１グレイン領域と第３グレイン領域との間に具備される第４グレイン領域には前記第２方向と反対の第４方向に成長した第４グレインが具備されることを特徴とする請求項２３記載のシリコン結晶化方法。
【請求項２５】
前記透過部と前記遮断部は、同一の形状及び同一のサイズを有することを特徴とする請求項２２記載のシリコン結晶化方法。
【請求項２６】
ポリシリコン層として、
四角形形状を有する複数のブロックと、
各ブロックにある三角形形状の四つのグレイン領域と、を有し、
第１グレイン領域及び第３グレイン領域は、前記ポリシリコン層の横方向に延長されたグレインを含み、第２グレイン領域及び第４グレイン領域は、前記横方向と垂直な縦方向に延長されたグレインを含むことを特徴とするポリシリコン層。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイ基板とその製造方法及びシリコン結晶化方法、並びにこれらに用いるポリシリコン層に関し、更に詳細にはスイッチング素子の電流移動度を低下させることなく且つスイッチング素子の設計効率性を改善することができるアレイ基板とその製造方法及びシリコン結晶化方法、並びにこれらに用いるポリシリコン層に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は薄膜トランジスタ及び画素電極が形成されたアレイ基板、アレイ基板と向き合うカラーフィルター基板、及びアレイ基板とカラーフィルター基板との間に介在された液晶層で構成される。
【０００３】
液晶表示装置は、非晶質シリコン薄膜トランジスタからなる非晶質シリコン液晶表示装置と、多結晶シリコン型トランジスタからなる多結晶シリコン液晶表示装置とに区分される。
【０００４】
多結晶シリコン液晶表示装置において、多結晶シリコン型薄膜トランジスタを形成するためには、非晶質シリコンを結晶化する過程が必要である。
【０００５】
最近、シリコン結晶化方法には、順次側面固形化ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）技術が用いられている。具体的に、ＳＬＳ技術は、透過部と遮断部とで構成されるマスクを用いてレーザービームの照射範囲を調節する。従って、シリコングレインが所定の長さ分だけ側面成長することで非晶質シリコンを結晶化させる。
【０００６】
しかし、従来のＳＬＳ技術に利用されるマスクの透過部と遮断部は、水平方向より垂直方向に長く形成されるか、垂直方向より水平方向に長く形成される。従って、ＳＬＳ技術によって結晶化された多結晶シリコンは、水平方向に成長したグレインを具備するか又は垂直方向に成長したグレインを具備する。
【０００７】
グレインの成長方向は、以後の薄膜トランジスタの電流移動に影響を及ばす。即ち、薄膜トランジスタの電流移動度を増加させるために、薄膜トランジスタのチャンネル方向は、グレイン成長方向と同一方向に形成される。
【０００８】
従って、グレイン成長方向が垂直又は水平方向に限定されると、以後のアレイ基板を製造する過程で薄膜トランジスタが形成される位置が制限され、その結果、薄膜トランジスタの設計効率性が低下するという問題を生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は上記従来のアレイ基板とその製造における問題点に鑑みてなされたものであって、本発明の目的は、スイッチング素子の電流移動度を低下させることなくスイッチング素子の設計効率性を改善することができるアレイ基板を提供することにある。
【００１０】
また、本発明の他の目的は、アレイ基板の製造方法を提供することにある。
【００１１】
また、本発明の更に他の目的は、シリコンを結晶化する方法とこれらに用いるポリシリコン層を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するためになされた本発明の一特徴によるアレイ基板は、ベース基板、スイッチング素子、及び画素電極を有する。前記スイッチング素子は、前記ベース基板上に具備された多結晶シリコンパターンを含む。前記多結晶シリコンパターンは、それぞれ異なる方向に延長されたグレインが形成された一つ以上のブロックからなる。前記画素電極は、前記スイッチング素子に電気的に連結される。
【００１３】
上記目的を達成するためになされた本発明の他の特徴によるアレイ基板の製造方法は、それぞれ異なる方向に成長したグレインが形成された一つ以上のブロックからなる多結晶シリコンパターンがベース基板上に形成される。以後、前記ゲート絶縁膜が前記多結晶シリコンパターンをカバーするように前記ベース基板上に形成される。次に、ゲート電極が前記多結晶シリコンパターンとオーバーラップする前記ゲート絶縁膜上に形成され、層間絶縁膜が前記ゲート絶縁膜及び前記ゲート電極上に形成される。前記層間絶縁膜及び前記ゲート絶縁膜には前記多結晶シリコンパターンの第１及び第２端部をそれぞれ露出させる第１及び第２コンタクトホールを形成する。以後、ソース電極が前記第１コンタクトホールを通じて前記第１端部とコンタクトされ、ドレイン電極が前記第２コンタクトホールを通じて前記第２端部とコンタクトされる。次に、画素電極がドレイン電極と電気的に連結される。
【００１４】
上記目的を達成するためになされた本発明の更に他の特徴によるシリコン結晶化方法は、非晶質シリコン層がベース基板上に形成され、前記非晶質シリコン層上部には正方形形状を有する透過部と遮断部を含むマスクが配置される。以後、レーザービームを照射して前記透過部に対応する前記非晶質シリコン層を溶融させると、溶融された第１溶融領域と前記遮光部に対応する非溶融領域の境界から前記第１溶融領域の内側にグレインが成長する。次に、前記マスクが前記透過部の幅分だけ移動する。以後、前記レーザービームを照射して前記透過部に対応する前記非晶質シリコン層を溶融させると、溶融された第２溶融領域と前記第１溶融領域との境界から前記第２溶融領域の内側にグレインが成長する。それにより、多結晶シリコン層が完成する。
【００１５】
また、上記目的を達成するためになされた本発明の更に他の特徴によるポリシリコン層は、四角形形状を有する複数のブロック、及び各ブロックにある三角形形状の四つのグレイン領域を含む。第１グレイン領域及び第３グレイン領域は、前記ポリシリコン層の横方向に延長されたグレインを含み、第２グレイン領域及び第４グレイン領域は、前記横方向と垂直な縦方向に延長されたグレインを含む。
【発明の効果】
【００１６】
このような本発明のアレイ基板とその製造方法及びシリコン結晶化方法、並びにこれらに用いるポリシリコン層によれば、多結晶シリコン層には垂直方向に成長したグレインと水平方向に成長したグレインが形成される。従って、スイッチング素子のチャンネル方向が垂直方向又は垂直方向に形成され、スイッチング素子の設計効率性を改善することができる。
また、チャンネル方向を垂直方向又は水平方向に形成しても、スイッチング素子のチャンネル長さが多結晶シリコン層の一つのブロックの幅より大きいので、スイッチング素子の電流移動度が低下することを防止でき、スイッチング素子の設計効率性を改善することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明のアレイ基板とその製造方法及びシリコン結晶化方法、並びにこれらに用いるポリシリコン層を実施するための最良の形態の具体例を、図面を参照しながら説明する。
【００１８】
図１は、本発明の実施形態の一実施例によるアレイ基板に具備されたスイッチング素子の平面図である。
【００１９】
図１に示すように、本発明の実施形態の一実施例によるアレイ基板１００は、ベース基板１１０、及び前記ベース基板１１０上に具備された多結晶シリコン型トランジスタ１２０を含む。多結晶シリコン型トランジスタ１２０は１個が示されているが、これは便宜上のことであって、実際にはベース基板１１０上に複数の多結晶シリコン型トランジスタ１２０が形成される。
【００２０】
多結晶シリコン型トランジスタ１２０は、多結晶シリコンパターン１２１、ゲート電極１２２、ソース電極１２３、及びドレイン電極１２４を含む。多結晶シリコンパターン１２１は、第１乃至第４グレイン領域（ＧＡ１、ＧＡ２、ＧＡ３、ＧＡ４）に区分される一つ上のブロックからなる。各ブロックは正方形形状を有し、第１乃至第４グレイン領域（ＧＡ１〜ＧＡ４）は三角形状を有する。例えば、各ブロックの正方形は交差する二つの対角線によって四つの三角形を有するグレイン領域で分割される。
【００２１】
第１グレイン領域（ＧＡ１）には第１方向（Ｄ１）に成長した複数の第１グレインが形成され、第２グレイン領域（ＧＡ２）には第１方向Ｄ１と直交する第２方向（Ｄ２）に成長した複数の第２グレインが形成される。また、第３グレイン領域（ＧＡ３）には第１方向Ｄ１と反対する第３方向（Ｄ３）に成長した複数の第３グレインが形成され、第４グレイン領域（ＧＡ４）には第２方向（Ｄ２）と反対の第４方向（Ｄ４）に成長した複数の第４グレインが形成される。隣接するグレイン領域の間にはグレインバウンダリー（ＧＢ）が形成される。
【００２２】
即ち、多結晶シリコンパターン１２１で、複数の第１及び第３グレインは水平方向に成長し、複数の第２及び第４グレインは垂直方向に成長する。また、本発明の実施形態の一実施例で、多結晶シリコンパターン１２１は垂直方向より水平方向に長く形成される。
【００２３】
平面で見るとき、ゲート電極１２２は、多結晶シリコンパターン１２１とオーバーラップする。図示していないが、ゲート電極１２２と多結晶シリコンパターン１２１との間には、ゲート絶縁膜が介在する。
【００２４】
ソース電極１２３とドレイン電極２１４は多結晶シリコンパターン１２１上に具備され、互いに所定の間隔に離隔される。ここで、ソース電極１２３とドレイン電極１２４は水平方向に離隔される。ソース電極１２３とドレイン電極１２４は多結晶シリコンパターン１２１の両端部にそれぞれコンタクトされる。ここで、ソース電極１２３とドレイン電極１２３の離隔距離はスイッチング素子１２０のチャンネルの長さ（Ｌ１）で定義される。
【００２５】
ここで、チャンネルの長さ（Ｌ１）は、多結晶シリコンパターン１２１の各ブロックの幅より大きい。本発明の実施形態の一実施例で、各ブロックは３〜４μｍの幅を有する。
【００２６】
図１では、多結晶シリコンパターン１２１が水平方向に延長された構造を示した。しかし、多結晶シリコンパターン１２１は垂直方向に延長されてもよく、この場合、ソース電極１２３とドレイン電極１２４は垂直方向に離隔されることが望ましい。
【００２７】
このように、多結晶シリコンパターン１２１には、水平方向に成長した第１及び第３グレインと垂直方向に成長した第２及び第４グレインが具備されるので、スイッチング素子１２０のチャンネルは垂直方向又は水平方向に形成される。その結果、スイッチング素子１２０の設計効率性を改善することができる。
【００２８】
また、スイッチング素子１２０は、チャンネルの長さ（Ｌ１）が一つのブロックの幅（Ｗ１）より大きく設計されるので、スイッチング素子１２０の電流移動度が低下することを防止することができる。
【００２９】
図２乃至図６は、図１に示した多結晶シリコン層の結晶化過程を示す断面図である。図７は、図４に示した第１多結晶シリコン層を示す平面図である。図８は、図６に示した第２多結晶シリコン層を示す平面図である。
【００３０】
図２に示すように、ベース基板１１０上に非晶質シリコン層１１１が形成される。ベース基板１１０は、透明なガラス、石英等の透明な絶縁物質を含む。
【００３１】
以後、図３に示したように、非晶質シリコン層１１１の上部にはマスク１１２が具備される。ここで、マスク１１２は、光を透過させる複数の透過部（ＴＡ）と複数の遮断部（ＢＡ）を含む。図３で、複数の透過部（ＴＡ）と複数の遮断部（ＢＡ）は、第１方向（Ｄ１）に交互に具備される。図示していないが、複数の透過部（ＴＡ）と複数の遮断部（ＢＡ）は、平面から見るとき第１方向（Ｄ１）と直交する第２方向（Ｄ２、図１に示す）にも交互に具備される。
【００３２】
図４に示すように、マスク１１２に提供されたレーザービームは複数の透過部（ＴＡ）は通過し、複数の透過部（ＴＡ）に対応する非晶質シリコン層１１１を溶融させる。一方、レーザービームは複数の遮断部（ＢＡ）によって遮断され、複数の遮断部（ＢＡ）に対応する非晶質シリコン層１１１に提供されない。
【００３３】
従って、図７に示したように、非晶質シリコン層１１１は、複数の透過部（ＴＡ）に対応する第１溶融領域（ＦＡ１）と複数の遮断部（ＢＡ）に対応する非溶融領域（ＮＦＡ）からなる。このとき、第１溶融領域（ＦＡ１）と非溶融領域（ＮＦＡ）の境界で第１溶融領域（ＦＡ１）の内側にグレインが側面成長する。即ち、多結晶シリコングレインは、第１溶融領域（ＦＡ１）と非溶融領域（ＮＦＡ）の境界面で垂直に各第１溶融領域（ＦＡ１）に形成される。
【００３４】
図７に示したように、第１溶融領域（ＦＡ１）と非溶融領域（ＮＦＡ）それぞれは正方形形状を有する。第１溶融領域（ＦＡ１）は、三角形形状を有する第１、第２、第３、及び第４グレイン領域（ＧＡ１、ＧＡ２、ＧＡ３、ＧＡ４）に区分され、第１乃至第４グレイン領域（ＧＡ１、ＧＡ２、ＧＡ３、ＧＡ４）は互いに同一のサイズ及び三角形形状を有する。
【００３５】
第１グレイン領域（ＧＡ１）は第１境界（Ｂ１）から第１方向（Ｄ１）に成長した複数の第１グレインを含み、第２グレイン領域（ＧＡ２）は第１境界（Ｂ１）に隣接した第２境界（Ｂ２）から第２方向（Ｄ２）に成長した複数の第２グレインを含む。また、第３グレイン領域（ＧＡ３）は第１境界（Ｂ１）と向き合う第３境界（Ｂ３）から第３方向（Ｄ３）に成長した複数の第３グレインを含み、第４グレイン領域（ＧＡ４）は第２境界（Ｂ２）と向き合う第４境界（Ｂ４）から第４方向（Ｄ４）に成長した複数の第４グレインを含む。
【００３６】
第１グレイン領域（ＧＡ１）と第２グレイン領域（ＧＡ２）との間には第１グレインバウンダリー（ＧＢ１）が形成され、第２グレイン領域（ＧＡ２）と第３グレイン領域（ＧＡ３）との間に第２グレインバウンダリー（ＧＢ２）が形成される。また、第３グレイン領域（ＧＡ３）と第４グレイン領域（ＧＡ４）との間に第３グレインバウンダリー（ＧＢ３）が形成され、第４グレイン領域（ＧＡ４）と第１グレイン領域（ＧＡ１）との間に第４グレインバウンダリー（ＧＢ４）が形成される。第１乃至第４グレインバウンダリーは、互いに隣接する各領域のグレインの境界を定義する。
【００３７】
これにより、部分的に結晶化された第１多結晶シリコン層１１３がベース基板１１０上に形成される。
【００３８】
以後、図５に示すように、マスク１１２は第１方向（Ｄ１）に透過部（ＴＡ）の幅（Ｗ１）分だけ移動する。従って、マスク１１２の複数の透過部（ＴＡ）は第１多結晶シリコン層１１３の非溶融領域（ＮＦＡ）に対応し、複数の遮断部（ＢＡ）は第１溶融領域（ＦＡ１）に対応する。
【００３９】
次に、図６及び図８に示すように、マスク１１２に提供されたレーザービームは、複数の透過部（ＴＡ）を通過して複数の透過部（ＴＡ）に対応する第１多結晶シリコン層１１３の非溶融領域（ＮＦＡ）を溶融させる。このとき、溶融された領域を第２溶融領域（ＦＡ２）という。第１溶融領域（ＦＡ１）と第２溶融領域（ＦＡ２）の境界で第２溶融領域（ＦＡ２）の内側に複数のグレインが側面成長する。従って、第２溶融領域（ＦＡ２）には第１溶融領域（ＦＡ１）と同一の形状で成長した複数のグレインが形成される。
【００４０】
これにより、完全に結晶化された第２多結晶シリコン層１１４がベース基板１１０上に形成される。
【００４１】
図８に示したように、第２多結晶シリコン層１１４には水平方向に成長した第１及び第３グレインと垂直方向に成長した第２及び第４グレインが具備される。従って、以後ベース基板上に形成されるスイッチング素子（１２０、図１に示す）のチャンネルは、垂直方向と水平方向に形成される。その結果、スイッチング素子１２０の設計効率性を改善することができる。
【００４２】
以後、図９乃至図１５を参照してアレイ基板１００の製造過程を詳細に説明する。
【００４３】
図９乃至図１５は、図１に示したアレイ基板の製造過程を示す断面図である。
【００４４】
図９に示すように、上述した結晶化過程を経てベース基板１１０上に第２多結晶シリコン層１１４が形成されると、フォトリソグラフィ工程を通じて第２多結晶シリコン層１１４をパターニングする。フォトリソグラフィ工程は、光学マスクのパターンをフォトレジスト層に伝達する工程である。光学マスクは紫外線を選択的に遮断する。例えば、紫外線を通過させる透明の基板にクロム層を形成し、一部領域を不透明にして選択的に紫外線を遮断する。従って、パターニング工程の後、ベース基板１１０上には多結晶シリコンパターン１２１が形成される。
【００４５】
次に、図１０に示すように、多結晶シリコンパターン１２１が形成されたベース基板１１０上にはゲート絶縁膜１３１が蒸着される。ゲート絶縁膜１３１は、ベース基板１１０及び多結晶シリコンパターン１２１をカバーすることができる。
【００４６】
図１１に示したように、ゲート絶縁膜１３１上には第１金属膜が蒸着され、第１金属膜をパターニングしてゲート電極１２２を形成する。ゲート電極１２２は、平面から見たとき多結晶シリコンパターン１２１とオーバーラップする。
【００４７】
図１２に示したように、ゲート電極１２２とゲート絶縁膜１３１上には層間絶縁膜１３２が更に形成される。以後、層間絶縁膜１３２とゲート絶縁膜１３１をパターニングして多結晶シリコンパターン１２１の第１端部と第２端部をそれぞれ露出させる第１及び第２コンタクトホール１３２ａ、１３２ｂを形成する。
【００４８】
以後、図１３に示すように、第１コンタクトホール１３２ａを通じて多結晶シリコン１２１の第１端部とコンタクトされるソース電極１２３が形成され、第２コンタクト１３２ｂを通じて多結晶シリコンパターン１２１の第２端部とコンタクトされるドレイン電極１２４が形成される。上述の過程を経て、ベース基板１１０上に多結晶シリコン型トランジスタ１２０が形成される。
【００４９】
図１４に示すように、ソース電極１２３、ドレイン電極１２４及び層間絶縁膜１３２上には保護膜１３３が形成される。以後、保護膜１３３をパターニングしてドレイン電極１２４を露出させるための第３コンタクトホール１３３ａを形成する。
【００５０】
図１５に示すように、保護膜１３３上には画素電極１４０が形成される。画素電極１４０は、第３コンタクトホール１３３ａを通じてドレイン電極１２４と電気的に連結される。画素電極１４０は、インジウム錫酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）のような透明性導電物質からなる。それにより、アレイ基板１００が完成する。説明していないが、アレイ基板１００は機能によって異なる層を更に含むことができる。例えば、外部光の透過軸を調節するために偏光層を含むことができる。
【００５１】
図１６は、本発明の他の実施形態の一実施例による表示装置の断面図である。ただし、図５に示した構成要素のうち、図１５に示した構成要素と同一の構成要素については同一の参照符号を併記し、それについての詳細な説明は省略する。
【００５２】
図１６に示すように、本発明の他の実施形態の一実施例による表示装置４００は画像を表示する表示パネルを含む。表示パネルは、アレイ基板１００、アレイ基板１００と向き合う対向基板２００、及びアレイ基板１００と対向基板２００との間に介在された液晶層３００を含む。
【００５３】
対向基板２００は、基板２１０、カラーフィルター層２２０、及び共通電極２３０を含む。カラーフィルター層２２０は基板２１０上に形成され、共通電極２３０はカラーフィルター層２２０上に形成される。カラーフィルター層２２０はアレイ基板１００の画素電極１４０の上部又は下部に形成される。
【００５４】
図面に示していないが、カラーフィルター層２２０は、赤、緑、及び青色画素を含む。共通電極２３０は、ＩＴＯ、又はＩＺＯのような透明性導電物質からなる。
【００５５】
図１６に示したように、対向基板２００とアレイ基板１００は所定の間隔に離隔され互いに向き合う。対向基板２００とアレイ基板１００との間に形成された離隔空間には液晶層３００が介在する。表示パネルは、対向基板２００とアレイ基板１００との間の間隔を保持するためのスペーサ（図示せず）を含む。また、アレイ基板１００と対向基板２００の外側にシーラント（図示せず）を形成して液晶層３００を密閉する。
【００５６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正又は変更できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態の一実施例によるアレイ基板に具備されたスイッチング素子の平面図である。
【図２】非晶質シリコンを結晶化する工程を示す断面図である。
【図３】非晶質シリコンを結晶化する工程を示す断面図である。
【図４】非晶質シリコンを結晶化する工程を示す断面図である。
【図５】非晶質シリコンを結晶化する工程を示す断面図である。
【図６】非晶質シリコンを結晶化する工程を示す断面図である。
【図７】図４に示した第１多結晶シリコン層を示す平面図である。
【図８】図６に示した第２多結晶シリコン層を示す平面図である。
【図９】図１に示したアレイ基板の製造工程を示す断面図である。
【図１０】図１に示したアレイ基板の製造工程を示す断面図である。
【図１１】図１に示したアレイ基板の製造工程を示す断面図である。
【図１２】図１に示したアレイ基板の製造工程を示す断面図である。
【図１３】図１に示したアレイ基板の製造工程を示す断面図である。
【図１４】図１に示したアレイ基板の製造工程を示す断面図である。
【図１５】図１に示したアレイ基板の製造工程を示す断面図である。
【図１６】本発明の他の実施形態の一実施例による表示装置の断面図である。
【符号の説明】
【００５８】
１００    アレイ基板
１１０    ベース基板
１２０    多結晶シリコン型トランジスタ（スイッチング素子）
１２１    多結晶シリコンパターン
１２２    ゲート電極
１２３    ソース電極
１２４    ドレイン電極
１３１    ゲート絶縁膜
１３２    層間絶縁膜
１３３    保護膜
１４０    画素電極
２００    対向基板
３００    液晶層
４００    表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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