(57)【要約】【課題】電源投入後、発振動作中にリングオシレータの発振を停止させて再発振させる場合に、その再発振の開始を確実に行うことができる、リングオシレータのイニシャル信号生成回路の提供。【解決手段】イニシャル信号生成回路７は、バイアス電圧Ｖ１を発生するバイアス発生回路４の起動に係るイネーブル信号ＸＥＮＯに基づいて起動し、バイアス発生回路４が発生するバイアス電圧Ｖ１が所定値になったときに、リングオシレータの初期化のためのイニシャル信号ＰＧ、ＮＧを生成する。【選択図】  図１
2007104489.tif 000002
【特許請求の範囲】
【請求項１】
リングオシレータに供給するイニシャル信号を生成するイニシャル信号生成回路であって、
前記リングオシレータは１個以上の差動インバータで構成され、前記差動インバータにはバイアス発生回路で発生するバイアス電圧が供給されるようになっており、
前記イニシャル信号生成回路は、前記バイアス電圧の発生に係るイネーブル信号に基づいて起動し、前記バイアス電圧が所定値になったときに前記イニシャル信号を生成するようになっていることを特徴とするリングオシレータのイニシャル信号生成回路。
【請求項２】
前記イニシャル信号生成回路は、
前記バイアス電圧と前記イネーブル信号とが入力される、相補関係にある一対のトランジスタと、
その一対のトランジスタの出力を遅延する遅延回路と、
前記一対のトランジスタの出力と前記遅延回路の出力とに基づいて前記イニシャル信号を生成する論理回路と、
を含んでいることを特徴とする請求項１に記載のリングオシレータのイニシャル信号生成回路。
【請求項３】
前記１個以上の差動インバータは、前記バイアス電圧を印加するためのバイアス印加用のトランジスタを有し、
前記相補関係にある一対のトランジスタのうち前記バイアス電圧が印加されるトランジスタは、前記バイアス印加用のトランジスタと同一のタイミングでオンし、またはそれよりも遅いタイミングでオンするようにしたことを特徴とする請求項２に記載のリングオシレータのイニシャル信号生成回路。
【請求項４】
前記１個以上の差動インバータは、前記バイアス電圧を印加するためのバイアス印加用のトランジスタを有し、
前記相補関係にある一対のトランジスタのうち前記バイアス電圧が印加されるトランジスタのサイズは、前記バイアス印加用のトランジスタのサイズと同一に構成し、またはそのサイズよりもチャネル長を細く構成するなどしてオンとなるタイミングが遅くなるようにしたことを特徴とする請求項２に記載のリングオシレータのイニシャル信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレータの発振開始を制御するイニシャル信号を生成する、リングオシレータのイニシャル信号生成回路に関するものである。
【背景技術】
【０００２】
従来、リングオシレータを備えた半導体記憶装置が知られている（例えば、特許文献１参照）。
この半導体記憶装置は、電源投入信号を受けて内部回路にリセット信号を送るパワーオンリセット回路と、そのリセット信号を制御信号として動作するリングオシレータとを備えたものである。そして、そのリングオシレータの出力信号を用いて、電源投入後しばらくの間、内部的にダミーサイクル相当の動作を起こすための信号を内部回路に与えるようにしたものである。
【０００３】
ところで、ＰＬＬ(Phase Locked Loop) 内の回路等にリングオシレータが使用され、このようなリングオシレータの一例を図８に示す
図８に示すリングオシレータは、差動型のインバータ（以下、差動インバータという）１〜３を奇数段直列に接続し、終段の差動インバータ３の出力を初段の差動インバータ１の入力側に帰還させて自己発振するようになっている。
【０００４】
差動インバータ１〜３のそれぞれの具体的な構成の一例は、図９に示す通りである。
すなわち、差動インバータ１〜３は、差動対からなるＰ型のＭＯＳトランジスタＱ１、Ｑ２と、その各負荷抵抗Ｒ１、Ｒ２と、定電流源用のＰ型のＭＯＳトランジスタＱ３とから構成される。ＭＯＳトランジスタ３のソースには電源電圧ＶＤＤが供給されるようになっている。抵抗Ｒ１と抵抗Ｒ２の共通接続部は接地されるようになっている。
【０００５】
また、差動インバータ１〜３の定電流源用のＭＯＳトランジスタＱ３の各ゲートには、図８に示すように、バイアス発生回路４が発生するバイアス電圧Ｖ１が供給されるようになっている。
バイアス発生回路４は、イネーブル信号ＸＥＮＯにより動作し、そのイネーブル信号ＸＥＮＯがＬレベルになると所望のバイアス電圧Ｖ１を発生するようになっている。また、イネーブル信号ＸＥＮＯは、インバータ６を介してＭＯＳトランジスタＱ６のゲートに供給されている。イネーブル信号ＸＥＮＯがＨレベルになると、ＭＯＳトランジスタＱ６は、ＯＮ状態となり、定電流源用トランジスタＱ３はＯＦＦ状態となるようになっている。
【０００６】
さらに、差動インバータ１の一方の入力端子にはＰ型のＭＯＳトランジスタＱ４を介して電源電圧ＶＤＤが供給されるようになっており、その他方の入力端子はＮ型のＭＯＳトランジスタＱ５を介して接地されるようになっている。
ＭＯＳトランジスタＱ４のゲートには、イニシャル信号生成回路５が生成するイニシャル信号ＰＧが供給されて、ＭＯＳトランジスタＱ４がオンオフ制御されるようになっている。また、ＭＯＳトランジスタＱ５のゲートには、イニシャル信号生成回路５が生成するイニシャル信号ＮＧが供給されて、ＭＯＳトランジスタＱ５がオンオフ制御されるようになっている。
【０００７】
このような制御を行うのは、リングオシレータの発振の開始時に、差動インバータ１〜３の各出力あるいは各入力の全てのレベルが、例えば、出力周波数の電位の中央付近のレベルである場合には、発振が開始することができない場合があるので、そのレベルの初期化を図って確実に発振を開始させるためである。
イニシャル信号生成回路５としては、例えば図１０に示すような回路が考えられ、インバータ５１と、インバータ５２と、遅延回路５３と、２入力のＮＡＮＤゲート５４と、２入力のＮＡＮＤゲート５５と、インバータ５６と、から構成される。
【０００８】
次に、このような構成からなるリングオシレータなどの動作例について説明する。
まず、電源の投入時における動作について説明する。
電源が投入され、電源電圧ＶＤＤが立ち上がる時は、バイアス発生回路４およびイニシャル信号生成回路５に供給されている電源電圧ＶＤＤが立ち上がっていく。この電源電圧ＶＤＤの立ち上がり時には、バイアス発生回路４の発生するバイアス電圧Ｖ１の値に定まっておらず、イニシャル信号生成回路５のＮＡＮＤゲート５５に供給される電源電圧ＶＤＤ（図示せず）の値も定まっていない。
【０００９】
ところが、電源電圧ＶＤＤが立ち上がると、バイアス発生回路４の発生するバイアス電圧Ｖ１が定まるとともに、イニシャル信号生成回路５のＮＡＮＤゲート５５の供給電圧ＶＤＤのレベルも定まり、ＮＡＮＤゲート５５のもう一方の入力となるパワーオンリセット回路（図示せず）からの信号にリセット信号（例えば、Ｌレベル）が発生する。
この結果、イニシャル信号生成回路５は、バイアス電圧Ｖ１のレベルが定まった後に所望のイニシャル信号ＰＧ、ＮＧを生成し、これらがリングオシレータのＭＯＳトランジスタＱ４、Ｑ５の各ゲートに供給される。このため、リングオシレータは、電源投入時には確実な発振を開始することができる。
【００１０】
ところで、電源投入後、リングオシレータの発振動作中にその発振をいったん停止させたのち、再びその発振の開始が必要な場合がある。しかし、この場合には、図１０に示すイニシャル信号生成回路５では以下のような不具合がある。
そこで、電源投入後、発振動作中にリングオシレータの発振を停止させ、再発振させる場合の不具合について、図１１を参照して説明する。
【００１１】
この場合には、電源が投入されたままであり、この状態でバイアス発生回路４とイニシャル信号生成回路５に供給されるイネーブル信号ＸＥＮＯがＨレベルからＬレベルに変化する（図１１（Ａ）参照）。
これにより、図１０に示すイニシャル信号生成回路５は、以下のように動作する。すなわち、図１１（Ａ）に示すように、イネーブル信号ＸＥＯＮがＬレベルに立ち下がると、この立ち下がりでインバータ５１の出力Ｓ１はＨレベルに立ち上がる。
【００１２】
そのインバータ５１の出力Ｓ１の立ち上がりで、インバータ５２の出力Ｓ２はＬレベルに立ち下がる。インバータ５２の出力Ｓ２は遅延回路５３で遅延されるので、遅延回路５３の出力Ｓ３は遅延時間の経過後にＬベルに立ち下がる。
ＮＡＮＤゲート５４の出力Ｓ４は、インバータ５１の出力Ｓ１の立ち上がりで立ち下がり、遅延回路５３の出力３が立ち下がると立ち上がる。このとき、ＮＡＮＤゲート５５の一方の入力端子にはパワーオンリセット回路からの信号が供給され、電源投入時ではないため、Ｈレベルの定まった状態にある。
【００１３】
このため、ナンゲート５５の出力であるイニシャル信号ＮＧは、図１１（Ｄ）に示すようになる。また、インバータ５６の出力であるイニシャル信号ＰＧは、図１１（Ｃ）に示すようになる。このようにイニシャル信号生成回路５で生成されるイニシャル信号ＰＧ、ＮＧは、リングオシレータのＭＯＳトランジスタＱ４、Ｑ５に各ゲートに供給される。
しかし、このときには、イネーブル信号ＸＥＮＯのＬレベルに基づいて起動されるバイアス発生回路４が発生するバイアス電圧Ｖ１のレベルは、図１１（Ｂ）に示すように定まってはいないので、リングオシレータは再発振を確実に行うことができないという不具合がある。
【特許文献１】特開平６−２９０５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように、図１０に示すような回路では、電源の投入時にはリングオシレータの発振開始を確実に行うことができる。しかし、電源投入後、発振動作中にリングオシレータの発振を停止させ、再発振させる場合には、その再発振の開始を確実に行うことができないという不具合があった。
そこで、本発明の目的は、上記の点に鑑み、電源投入後、発振動作中にリングオシレータの発振を停止させて再発振させる場合に、その再発振の開始を確実に行うことができる、リングオシレータのイニシャル信号生成回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、リングオシレータに供給するイニシャル信号を生成するイニシャル信号生成回路であって、前記リングオシレータは１個以上の差動インバータで構成され、前記差動インバータにはバイアス発生回路で発生するバイアス電圧が供給されるようになっており、前記イニシャル信号生成回路は、前記バイアス電圧の発生に係るイネーブル信号に基づいて起動し、前記バイアス電圧が所定値になったときに前記イニシャル信号を生成するようになっている。
【００１６】
第２の発明は、第１の発明において、前記イニシャル信号生成回路は、前記バイアス電圧と前記イネーブル信号とが入力される、相補関係にある一対のトランジスタと、その一対のトランジスタの出力を遅延する遅延回路と、前記一対のトランジスタの出力と前記遅延回路の出力とに基づいて前記イニシャル信号を生成する論理回路と、を含んでいる。
第３の発明は、第２の発明において、前記１個以上の差動インバータは、前記バイアス電圧を印加するためのバイアス印加用のトランジスタを有し、前記相補関係にある一対のトランジスタのうち前記バイアス電圧が印加されるトランジスタは、前記バイアス印加用のトランジスタと同一のタイミングでオンし、またはそれよりも遅いタイミングでオンするようにした。
【００１７】
第４の発明は、第２の発明において、前記１個以上の差動インバータは、前記バイアス電圧を印加するためのバイアス印加用のトランジスタを有し、前記相補関係にある一対のトランジスタのうち前記バイアス電圧が印加されるトランジスタのサイズは、前記バイアス印加用のトランジスタのサイズと同一に構成し、またはそのサイズよりもチャネル長を細く構成するなどしてオンとなるタイミングが遅くなるようにした。
【００１８】
このような構成からなる本発明によれば、電源投入後、発振動作中にリングオシレータの発振を停止させて再発振させる場合に、そのリングオシレータの再発振の開始を確実に行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態に係るイニシャル信号生成回路が適用されるリングオシレータの構成について、図１を参照して説明する。
このリングオシレータは、図１に示すように、差動インバータ１〜３を３段のように奇数段直列に接続し、終段の差動インバータ３の出力を初段の差動インバータ１の入力側に帰還させて自己発振するようになっている。なお、図１は、差動インバータを３段とした場合であるが、１個以上であれば良い。
【００２０】
ここで、図１に示すリングオシレータの全体の構成は、図８に示すリングオシレータの構成と同様である。また、図１に示す差動インバータ１〜３の具体的な構成の一例は、図９に示す差動インバータ１〜３の具体的な構成と同様である。従って、その詳細な説明はここでは省略する。
差動インバータ１〜３のＭＯＳトランジスタＱ３の各ゲートには、図１に示すように、バイアス発生回路４が発生する所望のバイアス電圧Ｖ１が供給されるようになっている。また、ＭＯＳトランジスタＱ４のゲートには、本発明に係るイニシャル信号生成回路７が生成するイニシャル信号ＰＧが供給されて、ＭＯＳトランジスタＱ４がオンオフ制御されるようになっている。また、ＭＯＳトランジスタＱ５のゲートには、イニシャル信号生成回路７が生成するイニシャル信号ＮＧが供給されて、ＭＯＳトランジスタＱ５がオンオフ制御されるようになっている。
【００２１】
イニシャル信号生成回路７は、バイアス電圧回路４に供給されバイアス電圧Ｖ１の発生に係るイネーブル信号ＸＥＮＯに基づいて起動し、バイアス発生回路４で発生するバイアス電圧Ｖ１が所定値になったときに、イニシャル信号ＰＧ、ＮＧを生成出力するようになっている（図３参照）。
次に、本発明の第１実施形態に係るイニシャル信号生成回路の具体的な構成について、図２を参照して説明する。
【００２２】
このイニシャル信号生成回路７は、図２に示すように、相補関係にある一対のＭＯＳトランジスタＱ７、Ｑ８と、インバータ７２と、遅延回路７３と、２入力のＮＡＮＤゲート７４と、２入力のＮＡＮＤゲート７５と、インバータ７６と、を備えている。
さらに詳述すると、相補関係にあるＰ型のＭＯＳトランジスタＱ７とＮ型のＭＯＳトランジスタＱ８とは、図示のようにカスケード接続されている。そして、ＭＯＳトランジスタＱ７のゲートにはバイアス発生回路４の発生するバイアス電圧Ｖ１が供給され、そのソースには電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ８のゲートにはイネーブル信号ＸＥＮＯが供給され、そのソースは接地されている。
【００２３】
ＭＯＳトランジスタＱ７、Ｑ８の共通接続部は、インバータ７２の入力端子に接続されるとともに、ＮＡＮＤゲート７４の一方の入力端子に接続されている。インバータ７２の出力端子は遅延回路７３の入力端子に接続され、遅延回路７３の出力端子はＮＡＮＤゲート７４の他方の入力端子に接続されている。
ＮＡＮＤゲート７５の一方の入力端子には、図示しないパワーオンリセット回路からの信号（電源投入時ではないため、Ｈレベルと定まっている）が供給され、ＮＡＮＤゲート７５の他方の入力端子はＮＡＮＤゲート７４の出力端子と接続されている。ＮＡＮＤゲート７５の出力端子はインバータ７６の入力端子に接続されている。そして、ＮＡＮＤゲート７５の出力端子からイニシャル信号ＮＧを取り出し、インバータ７６の出力端子からはイニシャル信号ＰＧを取り出すようになっている。
【００２４】
ここで、イニシャル信号生成回路７では、相補関係にある一対のＭＯＳトランジスタＱ７、Ｑ８のうち、バイアス電圧Ｖ１が印加されるＭＯＳトランジスタＱ７のサイズを、差動インバータ１〜３のバイアス電圧Ｖ１が印加される各ＭＯＳトランジスタＱ３の各サイズと同一、またはその各サイズよりもチャネル長を細く構成するなどしてオンとなる状態が遅くなるようにしている。
【００２５】
すなわち、ＭＯＳトランジスタＱ７のオンするタイミングを、ＭＯＳトランジスタＱ３のオンするタイミングと同じ、またはそれよりも遅くするようにしている。
次に、このような構成からなるこの第１実施形態の動作例について説明する。
まず、電源の投入時におけるリングオシレータの発振開始の動作について、図１および図２を参照して説明する。
【００２６】
電源が投入され、電源電圧ＶＤＤが立ち上がる時は、リングオシレータ、バイアス発生回路４、およびイニシャル信号生成回路７に供給されている電源電圧ＶＤＤがそれぞれ立ち上がっていく。
この電源電圧ＶＤＤの立ち上がり時には、バイアス発生回路４の発生するバイアス電圧Ｖ１の値に定まっておらず、イニシャル信号生成回路７のＮＡＮＤゲート７５に供給される電源電圧ＶＤＤの値も定まっていない。
【００２７】
ところが、電源電圧ＶＤＤが立ち上がると、バイアス発生回路４の発生するバイアス電圧Ｖ１が定まるとともに、イニシャル信号生成回路７のＮＡＮＤゲート７５の供給電圧ＶＤＤのレベルも定まり、ＮＡＮＤゲート７５のもう一方の入力となるパワーオンリセット回路からの信号にリセット信号（例えば、Ｌレベル）が発生する。
この結果、イニシャル信号生成回路７は、バイアス電圧Ｖ１のレベルが定まった後に所望のイニシャル信号ＰＧ、ＮＧを生成し、これらがリングオシレータのＭＯＳトランジスタＱ４、Ｑ５の各ゲートに供給される。このため、リングオシレータは、電源投入時には確実な発振を開始することができる。
【００２８】
次に、電源投入後、発振動作中にリングオシレータの発振を停止させ、再発振させる場合の各部の動作を、図１〜図３を参照して説明する。
この場合には、電源が投入されたままであり、この状態でバイアス発生回路４とイニシャル信号生成回路７に供給されるイネーブル信号ＸＥＮＯがＨレベルからＬレベルに変化する（図３（Ａ）参照）。
【００２９】
これにより、図１と図２に示すイニシャル信号生成回路７は、以下のように動作する。すなわち、ＭＯＳトランジスタＱ８のゲートに供給されるイネーブル信号ＸＥＯＮがＬレベルに立ち下がると（図３（Ａ）参照）、これによってＭＯＳトランジスタＱ８はオフの状態になる。
このとき、バイアス発生回路４で発生するバイアス電圧Ｖ１は、図３（Ｂ）に示すように、その値が定まらず比較的高レベルにある。このため、そのバイアス電圧Ｖ１がゲートに供給されているＭＯＳトランジスタＱ７はオフの状態にあり、ＭＯＳトランジスタＱ７のドレイン電圧ＶｄはＨレベルになることができない。
【００３０】
しかし、バイアス発生回路４で発生するバイアス電圧Ｖ１のレベルは、図３（Ｂ）に示すように低下していき、そのレベルが定まる。そのレベルがほぼ定まる時刻ｔ１になると、ＭＯＳトランジスタＱ７がオンとなりはじめ、ＭＯＳトランジスタＱ７のドレイン電圧ＶｄはＨレベルになる。
ドレイン電圧ＶｄがＨレベルになると、インバータ７２の出力Ｓ１２はＬレベルに立ち下がる。インバータ７２の出力Ｓ１２は遅延回路７３で遅延されるので、遅延回路７３の出力Ｓ１３は遅延時間の経過後にＬベルに立ち下がる。
【００３１】
ＮＡＮＤゲート７４の出力Ｓ１４は、バイアス電圧ＶｄがＨレベルになるタイミングでＬレベルに立ち下がり、遅延回路７３の出力１３が立ち下がるタイミングでＬレベルからＨレベルに立ち上がる。このとき、ＮＡＮＤゲート７５の一方の入力端子にはパワーオンリセット回路からの信号は、電源投入時ではないため、Ｈレベルの状態にある。
このため、ＮＡＮＤゲート７５の出力であるイニシャル信号ＮＧは、図２（Ｄ）に示すようになる。また、インバータ７６の出力であるイニシャル信号ＰＧは、図２（Ｃ）に示すようになる。このようにイニシャル信号生成回路７で生成されるイニシャル信号ＰＧ、ＮＧはリングオシレータのＭＯＳトランジスタＱ４、Ｑ５に各ゲートに供給される。
【００３２】
このときには、イネーブル信号ＸＥＮＯのＬレベルに基づいて起動されるバイアス発生回路４が発生するバイアス電圧Ｖ１のレベルは、図２（Ｂ）に示すように定まっているので、リングオシレータは再発振を確実に行うことができる。
以上説明したように、この第１実施形態によれば、電源の投入時にリングオシレータの発振開始の動作を確実に行うことができる上に、電源投入後、発振動作中にリングオシレータの発振を停止させ、再発振させる場合にも確実に行うことができる。
【００３３】
また、この第１実施形態によれば、バイアス電圧Ｖ１が印加されるＭＯＳトランジスタＱ７のサイズを、差動インバータ１〜３のバイアス電圧Ｖ１が印加される各ＭＯＳトランジスタＱ３の各サイズと同一、またはその各サイズよりもチャネル長を細くするなどしてオンとなる状態を遅くなるように構成した。
このため、差動インバータ１〜３の各ＭＯＳトランジスタＱ３を動作させてリングオシレータが発振可能な状態になった後に、イニシャル信号ＰＧ、ＮＧを生成することができ、これによりリングオシレータの再発振の一層の確実化を図ることができる。
【００３４】
（第２実施形態）
本発明の第２実施形態に係るイニシャル信号生成回路が適用されるリングオシレータの構成について、図４を参照して説明する。
このリングオシレータは、図４に示すように、差動インバータ１１〜１３を３段のように奇数段直列に接続し、終段のインバータ１３の出力を初段のインバータ１の入力側に帰還させて自己発振するようになっている。なお、図４は、差動インバータを３段とした場合であるが、１個以上であれば良い。
ここで、図１に示すリングオシレータと図４に示すリングオシレータの構成上の差異は、差動インバータを構成するＭＯＳトランジスタをＰ型からＮ型に置き換えるようにした点である。
【００３５】
差動インバータ１１〜１３のそれぞれの具体的な構成の一例は、図５に示す通りである。
すなわち、差動インバータ１１〜１３は、差動対からなるＮ型のＭＯＳトランジスタＱ１１、Ｑ１２と、その各負荷抵抗Ｒ１１、Ｒ１２と、定電流源用のＮ型のＭＯＳトランジスタＱ１３とから構成される。ＭＯＳトランジスタ１３のソースは接地され、抵抗Ｒ１１と抵抗Ｒ１２の共通接続部には電源電圧ＶＤＤが供給されるようになっている。
【００３６】
また、差動インバータ１１〜１３の定電流源用のＭＯＳトランジスタＱ１３の各ゲートには、図４に示すように、バイアス発生回路１４が発生するバイアス電圧Ｖ２が供給されるようになっている。
バイアス発生回路１４は、イネーブル信号ＸＥＮＯにより動作し、そのイネーブル信号ＸＥＮＯがＬレベルになると所望のバイアス電圧Ｖ２を発生するようになっている。また、イネーブル信号ＸＥＮＯは、ＭＯＳトランジスタＱ１６のゲートに供給されている。イネーブル信号ＸＥＮＯがＨレベルになると、ＭＯＳトランジスタＱ１６は、オン状態となり、定電流源用トランジスタＱ１３はオフ状態となるようになっている。
【００３７】
さらに、差動インバータ１１の一方の入力端子にはＰ型のＭＯＳトランジスタＱ１４を介して電源電圧ＶＤＤが供給されるようになっており、その他方の入力端子はＮ型のＭＯＳトランジスタＱ１５を介して接地されるようになっている。
ＭＯＳトランジスタＱ１４のゲートには、本発明に係るイニシャル信号生成回路１７が生成するイニシャル信号ＰＧが供給されて、ＭＯＳトランジスタＱ１４がオンオフ制御されるようになっている。また、ＭＯＳトランジスタＱ１５のゲートには、イニシャル信号生成回路１７が生成するイニシャル信号ＮＧが供給されて、ＭＯＳトランジスタＱ１５がオンオフ制御されるようになっている。
【００３８】
イニシャル信号生成回路１７は、バイアス電圧回路１４に供給されバイアス電圧Ｖ２の発生に係るイネーブル信号ＸＥＮＯに基づいて起動し、バイアス発生回路１４で発生するバイアス電圧Ｖ２が所定値になったときに、イニシャル信号ＰＧ、ＮＧを生成出力するようになっている（図７参照）。
次に、本発明の第２実施形態に係るイニシャル信号生成回路の具体的な構成について、図６を参照して説明する。
【００３９】
このイニシャル信号生成回路１７は、図６に示すように、インバータ１７０と、相補関係にある一対のＭＯＳトランジスタＱ１７、Ｑ１８と、インバータ１７１と、インバータ１７２と、遅延回路１７３と、２入力のＮＡＮＤゲート１７４と、２入力のＮＡＮＤゲート１７５と、インバータ１７６と、を備えている。
さらに詳述すると、相補関係にあるＰ型のＭＯＳトランジスタＱ１７とＮ型のＭＯＳトランジスタＱ１８とは、図示のようにカスケード接続されている。ＭＯＳトランジスタＱ１７のゲートには、イネーブル信号ＸＥＮＯをインバータ１７０で反転した信号が供給されるようになっている。また、ＭＯＳトランジスタＱ１７のソースには、電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＱ１８は、そのゲートにバイアス発生回路１４の発生するバイアス電圧Ｖ２が供給され、そのソースは接地されている。
【００４０】
ＭＯＳトランジスタＱ１７、Ｑ１８の共通接続部は、インバータ１７１の入力端子に接続されている。インバータ１７１の出力端子は、インバータ１７２の入力端子に接続されるとともに、ＮＡＮＤゲート１７４の一方の入力端子に接続されている。インバータ１７２の出力端子は遅延回路１７３の入力端子に接続され、遅延回路１７３の出力端子はＮＡＮＤゲート１７４の他方の入力端子に接続されている。
【００４１】
ＮＡＮＤゲート１７５の一方の入力端子にはパワーオンリセット回路からの信号（電源投入時ではないため、Ｈレベルとなっている）が供給され、ＮＡＮＤゲート１７５の他方の入力端子はＮＡＮＤゲート１７４の出力端子と接続されている。ＮＡＮＤゲート１７５の出力端子はインバータ１７６の入力端子に接続されている。そして、ＮＡＮＤゲート１７５の出力端子からイニシャル信号ＮＧを取り出し、インバータ１７６の出力端子からはイニシャル信号ＰＧを取り出すようになっている。
【００４２】
ここで、イニシャル信号生成回路１７では、相補関係にある一対のＭＯＳトランジスタＱ１７、Ｑ１８のうち、バイアス電圧Ｖ２が印加されるＭＯＳトランジスタＱ１８のサイズを、差動インバータ１１〜１３のバイアス電圧Ｖ１が印加される各ＭＯＳトランジスタＱ１３の各サイズと同一、またはその各サイズよりもチャネル長を細くするなどしてオン状態が遅くなるようにした。
【００４３】
すなわち、ＭＯＳトランジスタＱ１８のオンするタイミングを、ＭＯＳトランジスタＱ１３のオンするタイミングと同じ、またはそれよりも遅くするようにしている。
次に、このような構成からなるこの第２実施形態の動作例について説明する。
まず、電源の投入時におけるリングオシレータの発振開始の動作について、図４および図６を参照して説明する。
【００４４】
電源が投入され、電源電圧ＶＤＤが立ち上がる時は、リングオシレータ、バイアス発生回路１４、およびイニシャル信号生成回路１７に供給されている電源電圧ＶＤＤがそれぞれ立ち上がっていく。
この電源電圧ＶＤＤの立ち上がり時には、バイアス発生回路１４の発生するバイアス電圧Ｖ２の値に定まっておらず、イニシャル信号生成回路１７のＮＡＮＤゲート１７５に供給される電源電圧ＶＤＤの値も定まっていない。
【００４５】
ところが、電源電圧ＶＤＤが立ち上がると、バイアス発生回路１４の発生するバイアス電圧Ｖ２が定まるとともに、イニシャル信号生成回路１７のＮＡＮＤゲート１７５の供給電圧ＶＤＤのレベルも定まり、ＮＡＮＤゲート１７５のもう一方の入力となるパワーオンリセット回路からの信号にリセット信号（例えば、Ｌレベル）が発生する。
この結果、イニシャル信号生成回路１７は、バイアス電圧Ｖ２のレベルが定まった後に所望のイニシャル信号ＰＧ、ＮＧを生成し、これらがリングオシレータのＭＯＳトランジスタＱ１４、Ｑ１５の各ゲートに供給される。このため、リングオシレータは、電源投入時には確実な発振を開始することができる。
【００４６】
次に、電源投入後、発振動作中にリングオシレータの発振を停止させ、再発振させる場合の各部の動作を、図４、図６、および図７を参照して説明する。
この場合には、電源が投入されたままであり、この状態でバイアス発生回路１４とイニシャル信号生成回路１７に供給されるイネーブル信号ＸＥＮＯがＨレベルからＬレベルに変化する（図７（Ａ）参照）。
【００４７】
これにより、図４と図６に示すイニシャル信号生成回路１７は、以下のように動作する。すなわち、図６において、イネーブル信号ＸＥＯＮがＬレベルに立ち下がると（図７（Ａ）参照）、これによってＭＯＳトランジスタＱ１７のゲート電圧がＨレベルになるので、ＭＯＳトランジスタＱ１７はオフの状態になる。
このとき、バイアス発生回路１４で発生するバイアス電圧Ｖ２は、図７（Ｂ）に示すように、その値が定まらず比較的低レベルにある。このため、そのバイアス電圧Ｖ２がゲートに供給されているＭＯＳトランジスタＱ１８はオフの状態にあり、ＭＯＳトランジスタＱ１８のドレイン電圧ＶｄはＬレベルになることができない。
【００４８】
しかし、バイアス発生回路１４で発生するバイアス電圧Ｖ２のレベルは、図７（Ｂ）に示すように、その後にそのレベルが定まる。そのレベルがほぼ定まる時刻ｔ１になると、ＭＯＳトランジスタＱ１８がオンとなりはじめ、そのドレイン電圧ＶｄはＬレベルになる。
このようにドレイン電圧ＶｄがＬレベルになると、インバータ１７１の出力Ｓ２１は、Ｈレベルに立ち上がる。この立ち上がりにより、インバータ１７２の出力Ｓ２２はＬレベルに立ち下がる。インバータ１７２の出力Ｓ２２は遅延回路１７３で遅延されるので、遅延回路１７３の出力Ｓ２３は遅延時間の経過後にＬベルに立ち下がる。
【００４９】
ＮＡＮＤゲート１７４の出力Ｓ２４は、インバータ１７１の出力Ｓ２１がＨレベルに立ち上がるタイミングでＬレベルに立ち下がり、遅延回路１７３の出力Ｓ２３が立ち下がるタイミングでＬレベルからＨレベルに立ち上がる。このとき、ＮＡＮＤゲート１７５の一方の入力端子にはパワーオンリセットからの信号は、電源投入時ではないため、Ｈレベルの状態にある。
【００５０】
このため、ＮＡＮＤゲート１７５の出力であるイニシャル信号ＮＧは、図７（Ｄ）に示すようになる。また、インバータ１７６の出力であるイニシャル信号ＰＧは、図７（Ｃ）に示すようになる。このようにイニシャル信号生成回路１７で生成されるイニシャル信号ＰＧ、ＮＧはリングオシレータのＭＯＳトランジスタＱ１４、Ｑ１５に各ゲートに供給される。
【００５１】
このときには、バイアス発生回路１４が発生するバイアス電圧Ｖ２のレベルは、図７（Ｂ）に示すように定まっているので、リングオシレータは再発振を確実に行うことができる。
以上説明したように、この第２実施形態によれば、電源の投入時にリングオシレータの発振開始の動作を確実に行うことができる上に、電源投入後、発振動作中にリングオシレータの発振を停止させ、再発振させる場合にも確実に行うことができる。
【００５２】
また、この第２実施形態によれば、バイアス電圧Ｖ２が印加されるＭＯＳトランジスタＱ１８のサイズを、差動インバータ１１〜１３のバイアス電圧Ｖ２が印加される各ＭＯＳトランジスタＱ１３の各サイズと同一、またはその各サイズよりもチャネル長を細くするなどしてオンとなる状態を遅くなるように構成するようにした。
このため、差動インバータ１１〜１３の各ＭＯＳトランジスタＱ１３を動作させてリングオシレータが発振可能な状態になった後に、イニシャル信号ＰＧ、ＮＧを生成することができ、これによりリングオシレータの再発振の一層の確実化を図ることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の１実施形態が適用されるリングオシレータのブロック図である。
【図２】第１実施形態に係るイニシャル信号生成回路の具体的な回路構成を示す図である。
【図３】その第１実施形態の動作時における各部の波形図である。
【図４】本発明の２実施形態が適用されるリングオシレータのブロック図である。
【図５】そのリングオシレータを構成する差動インバータの具体的な構成を示す回路図である。
【図６】第２実施形態に係るイニシャル信号生成回路の具体的な回路構成を示す図である。
【図７】その第２実施形態の動作時における各部の波形図である。
【図８】従来のリングオシレータの構成を周辺回路とともに示す図である。
【図９】そのリングオシレータを構成する差動インバータの具体的な構成を示す回路図である。
【図１０】従来のイニシャル信号生成回路の具体的な回路構成を示す図である。
【図１１】その回路の動作時における各部の波形図である。
【符号の説明】
【００５４】
１〜３、１１〜１３・・・差動型のインバータ、４、１４・・・バイアス発生回路、７、１７・・・イニシャル信号生成回路
【図１】
2007104489.tif 000003
【図２】
2007104489.tif 000004
【図３】
2007104489.tif 000005
【図４】
2007104489.tif 000006
【図５】
2007104489.tif 000007
【図６】
2007104489.tif 000008
【図７】
2007104489.tif 000009
【図８】
2007104489.tif 000010
【図９】
2007104489.tif 000011
【図１０】
2007104489.tif 000012
【図１１】
2007104489.tif 000013