(57)【要約】      （修正有） 【課題】編機の負荷あるいは制御素子が故障した際に、故障が２次的に拡大するのを防止すると共に、故障原因を特定できるようにする。【解決手段】編機のアクチュエータのコイル８にＦＥＴ１２を接続してパルス駆動するものにおいて、電流検出用の抵抗Ｒ2を設けて、その電流波形のピーク値と、平均値をコンパレータ３２，３４で監視し、他に電流波形が断線の監視レベル以下かどうかをコンパレータ３６で監視する。さらに制御用のＦＰＧＡ４のクロック信号、データ信号、ロードパルスの波形を、ＦＰＧＡ４の出力ピンで監視する。いずれかの異常を検出すると、その原因を記録かつ表示すると共に、編機の編成動作を停止する。【選択図】 図１
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【特許請求の範囲】
【請求項１】
制御素子に接続されてパルス的に動作する負荷の異常を検出するようにした編機において、
前記負荷を流れる電流のピーク値を監視し、ピーク値が第１の所定値を越える場合に負荷の短絡を検出するための短絡検出手段と、
前記負荷を流れる電流の平均値を監視し、平均値が第２の所定値を越える場合に、制御素子の異常を検出するための平均値検出手段と、
負荷の短絡もしくは制御素子の異常を検出した際に、負荷の動作を停止させるための停止手段、とを設けたことを特徴とする編機。
【請求項２】
前記制御素子を制御するための制御ＩＣの出力ピン側の電位波形を監視するための手段をさらに設けて、制御ＩＣの異常を検出するようにしたことを特徴とする、請求項１の編機。
【請求項３】
前記停止手段を異常検出時に負荷の電源を遮断するように構成し、さらに異常検出時に異常原因を出力するための手段とを設けたことを特徴とする、請求項１または２の編機。
【請求項４】
前記負荷がアクチュエータで、前記制御素子が該負荷をチョッパ制御することを特徴とする、請求項１〜３のいずれかの編機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は横編機や丸編機、経編機、靴下や手袋の編機などの編機に関し、特にそのパルス動作負荷と制御素子との異常検出に関する。
【背景技術】
【０００２】
横編機や丸編機、経編機、靴下や手袋の編機、などの編機では、選針アクチュエータやトランスファージャック、ループプレッサなどの選択アクチュエータを使用する。これらのアクチュエータには電磁石が設けられ、そのコイルを制御素子を介してパルス制御する。なお選針アクチュエータや選択アクチュエータを総称して、選択アクチュエータという。さらに故障と異常は同義語である。また編機では、選択アクチュエータ以外に、ヤーンキャリアの連行を制御するためのキープソレノイド等が使用され、同様に制御素子を介してパルス制御される。
【０００３】
選択アクチュエータなどの負荷が故障により短絡すると、制御素子側に過電流が流れ、制御素子も２次的に故障する。また制御素子が故障により短絡すると、負荷側も過電流により２次的に故障する。そのため異常が２次的に拡大し、かつ負荷も制御素子も異常になった後では、何れが原因で故障したのかの特定が困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明の課題は、編機の負荷あるいは制御素子が故障した際に、故障が２次的に拡大するのを防止すると共に、故障原因を特定できるようにすることにある。
この発明の副次的な課題は、制御素子を制御する制御ＩＣの異常やピンの短絡等も検出することにある。
この発明の副次的な課題はまた、負荷や制御素子が故障した際に、故障が２次的に拡大するのを確実に防止すると共に、故障原因をオペレータ等が容易に確認できるようにすることにある。
【課題を解決するための手段】
【０００５】
この発明は、制御素子に接続されてパルス的に動作する負荷の異常を検出するようにした編機において、前記負荷を流れる電流のピーク値を監視し、ピーク値が第１の所定値を越える場合に負荷の短絡を検出するための短絡検出手段と、前記負荷を流れる電流の平均値を監視し、平均値が第２の所定値を越える場合に、制御素子の異常を検出するための平均値検出手段と、負荷の短絡もしくは制御素子の異常を検出した際に、負荷の動作を停止させるための停止手段、とを設けたことを特徴とする。
【０００６】
好ましくは、前記制御素子を制御するための制御ＩＣの出力ピン側の電位波形を監視するための手段をさらに設けて、制御ＩＣの異常を検出する。
【０００７】
また好ましくは、前記停止手段を異常検出時に負荷の電源を遮断するように構成し、さらに異常検出時に異常原因を出力するための手段とを設ける。
【０００８】
好ましくは、前記負荷がアクチュエータで、前記制御素子が該負荷をチョッパ制御する。
【発明の効果】
【０００９】
この発明では、異常が負荷側から始まったのか制御素子側から始まったのかを識別できると共に、異常の発生時に停止手段で負荷を停止させて異常が２次的に拡大するのを防止する。異常の２次的拡大を防止するので、異常の原因が負荷側か制御素子側かメンテナンス時等に特定できる。
【００１０】
制御素子を制御するための制御ＩＣの出力ピン側の電位波形を監視すると、出力信号のパルス幅等の波形が正常かどうかからＩＣ内部の異常や出力ピンの短絡も検出できる。
【００１１】
異常検出時に負荷の電源を遮断するとより確実に異常が拡大するのを防止できる。また異常検出時に、異常原因をモニタやログファイルあるいは編機に接続したＬＡＮ等に出力すると、オペレータ等はそれから異常原因を容易に知ることができる。
【００１２】
負荷には電磁石やソレノイドのコイルを用いる場合が重要で、コイル負荷が短絡すると制御素子は簡単に故障する。また制御素子が短絡しても、パルス動作用に設計されたコイルは簡単に短絡する。特にパルスにより負荷をチョッパ制御する場合、負荷をオンさせるパルスが複数なので、単パルスで駆動するキープソレノイドよりも制御素子は故障しやすく、また負荷電流のピーク値と平均値とを別々に検出することが容易である。
【発明を実施するための最良の形態】
【００１３】
以下に本発明を実施するための最適実施例を示す。
【実施例】
【００１４】
図１〜図６に、実施例とその変形とを示す。各図において、２はＣＰＵで、横編機や丸編機、経編機などの編機のコントローラ内に設けられ、編機全体を制御する。４はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）で、６はＰＬＤ（プログラマブル・ロジック・デバイス）である。８は選択アクチュエータのコイルで、ここでは編機の針やトランスファージャック，ループプレッサーなどの可動部材を選択するためのアクチュエータのコイルで、具体的にはこれらの選択用電磁石のコイルである。１０，１２はＦＥＴで、他のＭＯＳトランジスタスイッチ、バイポーラトランジスタスイッチ，あるいはリレーなどでもよい。Ｄ１はダイオード、Ｒ1は抵抗で、ＦＥＴ１０をオフしている際に、コイル８の電力を消費するために用いる。
【００１５】
ＣＰＵ２には故障処理部１４と、液晶タッチパネルなどの表示部１６並びにログファイル１８を設け、故障が発生すると表示部１６に故障の発生とその原因とを表示し、ログファイル１８には故障が発生したコイルを特定するデータ、故障の原因（エラーコードで、コイルの短絡、ＦＥＴの短絡故障、断線、ＦＰＧＡ等の異常で、異常の生じた信号の種類）並びに故障の発生日時などを記録する。ＣＰＵ２とＦＰＧＡ４はＰＣＩなどのバス２０で接続され、２２は入力インターフェース、２４はＦＰＧＡ内の制御信号生成部で、クロック信号やデータ信号、ロードパルス信号などの制御用信号を発生し、これらの出力ピンにロードパルスチェック部２６とデータ信号チェック部２８並びにクロック信号チェック部３０を接続して、ロードパルス信号やデータ信号並びにクロック信号をチェックする。ＦＰＧＡ４で発生した異常検出信号をｅ4と呼び、クロック信号異常、データ信号異常、ロードパルス異常などの種別が異常検出信号ｅ4に記載されている。
【００１６】
Ｒ2は電流検出用の抵抗で、コイル８が短絡した際や、ＦＥＴ１２が故障により短絡した際に過電流を制限し、故障が拡大するのを遅らせる意味も持ち、抵抗Ｒ2を流れる電流をｉとする。Ｒ3〜Ｒ5は抵抗で、Ｃ1〜Ｃ3はコンデンサである。抵抗Ｒ3とコンデンサＣ1，抵抗Ｒ4とコンデンサＣ2，抵抗Ｒ5とコンデンサＣ3とでそれぞれ積分回路を構成し、３２〜３６はコンパレータである。ここで積分回路(Ｒ3,Ｃ1),(Ｒ5,Ｃ３)を用いるのは、ＦＥＴ１２のオン時に突入電流があり、これがノイズとなるのを避けるためである。また抵抗Ｒ3とコンデンサＣ1で構成するピーク電流監視用の積分回路の時定数は、抵抗Ｒ4とコンデンサＣ2で構成する平均電流監視用の積分回路の時定数よりも短くする。コンデンサＣ1の出力電圧はピーク電流監視信号ｖ1で、電流ｉのピーク値に対応する電圧であり、コンデンサＣ2の出力電圧は平均電流監視信号ｖ2で、ＦＥＴ１２のオンのデューテイ比を表す信号となる。コンデンサＣ3の出力電圧が断線監視信号ｖ3で、断線監視信号ｖ3はピーク電流監視信号ｖ1あるいは平均電流監視信号ｖ2で代用しても良い。
【００１７】
ＩＣ３８はコンパレータ３２〜３６の出力を監視し、ref1〜ref3はコンパレータ３２〜３６への比較電位である。ＩＣ３８は、コンパレータ３２がオンからオフに変化することにより、コイル８の短絡を意味する異常検出信号ｅ1を出力する。ＩＣ３８はまた、コンパレータ３４がオンからオフに変化することにより、ＦＥＴ１２の短絡故障を内容とする異常検出信号ｅ2を出力する。さらにコンパレータ３６がオンからオフへ変化すると、コイル８などの断線を内容とする異常検出信号ｅ3を出力する。なお電源Ｖcc、コイル８，抵抗Ｒ1，ダイオードＤ1，ＦＥＴ１０，１２からグラウンドラインまでは、図示しない編機のキャリッジ内に設けられ、ＣＰＵ２からＰＬＤ６までの部分や抵抗Ｒ3〜Ｒ5からＩＣ３８までの部分は編機のコントローラ側に設けられている。異常検出信号ｅ1〜ｅ3はＣＰＵ２へフィードバックする。
【００１８】
図１のＣＰＵ２はＦＰＧＡ４以外に種々の部材を制御しており、ＦＰＧＡ４はＰＬＤ６以外に他の制御用ＩＣなどを介して、ヤーンキャリアの連行制御用のキープソレノイド（単パルスにより動作するソレノイド）などを制御する。またＰＬＤ６は編機の選針装置やトランスファージャックあるいはループプレッサーなどの選択アクチュエータ毎に設けられ、１つの選択アクチュエータには通常複数の電磁石が設けられ、例えば信号Ｐ’，Ｐ''により同じ選択アクチュエータの他のコイルを制御する。また電源Ｖccは直流電源とし、選択アクチュエータ毎に独立してオン／オフできるようにしてある。
【００１９】
図２は変形例の電流監視用ＩＣ４０を示し、信号ｖ1，ｖ2をＡＤコンバータ４２でＡＤ変換し、比較電圧記憶部４４に記憶した３つの比較電圧ref1〜ref3を用い、ピーク電流監視信号ｖ1を比較電圧ref1と比較し、平均電流監視信号ｖ2を比較電圧ref2と比較する。信号ｖ2を断線監視信号に兼用して、これを比較電圧ref3と比較する。断線の有無をより正確に検出する場合、ＦＥＴ１２のオン／オフと同期した変化が電流ｉに生じていることを利用できる。そこでこの場合、例えば信号ｖ2がＦＥＴ１２のオン／オフに同期して比較電圧ref3以上の振幅で変化しているかどうかを検出すると良い。選択アクチュエータのコイル８の短絡、制御用のＦＥＴ１２の故障（短絡）並びに選択アクチュエータのコイル８等の断線などを比較部４６で検出すると、その結果を出力インターフェース４８から、前記の異常検出信号ｅ1〜ｅ3として出力する。
【００２０】
図２のＩＣ４０では、所定のタイミングで信号を読み込むことができる。そこで読み込みタイミングを変えて抵抗Ｒ2の電圧を読み込むことにより、積分回路を不要にできる。例えばＦＰＧＡ４やＰＬＤ６から信号ＰをＩＣ４０へ入力し、信号Ｐがオンからオフへ変化する付近のタイミングの電圧をピーク値の監視信号と断線の監視信号に用い、この電圧が所定値を越えるとコイル８の短絡、他の所定値未満で断線を検出できる。またオフ後所定時間経過後の信号を平均値の監視信号に用い、この信号が更に他の所定値を越えるとＦＥＴ１２の短絡故障とする。
【００２１】
図３〜図５に実施例の動作波形を示す。図３の1)はＦＥＴ１０の制御信号Ｅnを示し、コイル８を動作させる際には、制御信号Ｅnをハイレベルにし、ＦＥＴ１０をオン（導通）させる。ＦＥＴ１２は制御信号Ｐによりパルス的にオンし、コイル８を１回動作させて針などを選択する場合、複数のパルスによりチョッパ制御で選択を行う。パルス信号Ｐのデューテイ比はコイル８の温度や周囲温度などにより変化させる。また針を２段の選択アクチュエータで選択する場合、２段目の選択アクチュエータでは周囲に有る選択済の針の本数が変化する。ここで選択済みの針は選択アクチュエータ内の永久磁石で吸引され、選択アクチュエータ内のコイルは永久磁石による吸引を打ち消すための磁束を発生させる。永久磁石からの磁束は選択済みの針に流れ込んでいるため、２段目の選択に必要なコイル電流の値は１段目で選択済みの針の本数で変化することがある。このような場合にも信号Ｐのデューテイ比を変化させる。図３の2)での実線の波形は、信号Ｐの標準的な波形を、鎖線の波形は起動時などのデューテイ比を高くする際の波形を示す。図３の3)は抵抗Ｒ2を流れる電流ｉの標準的な波形で、ＦＥＴ１２をオンした際に突入電流が生じている。
【００２２】
図４の2)はピーク電流監視信号ｖ1の波形を示し、実線は正常時の波形を、１点鎖線は異常時の波形を示し、２点鎖線は比較電圧ref1を示す。コイル８が短絡すると、例えばコイル８内の巻線の溶着や導電性の異物の付着のために短絡が生じると、電流ｉのピーク値が増し、これに伴って図４の2)の１点鎖線のようなピーク値の高い信号ｖ1が生じる。そこでこの信号を比較電圧ref1と比較することにより、コイル８の短絡を検出できる。
【００２３】
ＦＥＴ１２が故障して短絡すると、平均電流監視信号ｖ2は図４の3)の１点鎖線のように、ほぼ一定の高い値となる。そこでこれを比較電圧ref2と比較することにより、ＦＥＴ１２の故障を検出できる。なおＦＥＴ１２が故障する場合、ソースとドレイン間が短絡する場合がほとんどである。さらにＦＥＴ１２をオンさせるデューテイ比を増した場合、3)の破線のように信号ｖ2が変化するが、比較電圧ref2を適当な値に選ぶと、ＦＥＴ１２の短絡（デューテイ比１００％）と、起動時などにデューテイ比を増した際とを区別して検出できる。図４の4)は断線監視信号ｖ3の波形を示し、コイル８やＦＥＴ１２などに断線が生じていない際の信号ｖ3の最小値よりも低くなるように、比較電圧ref3を選ぶ。そこでコイル８あるいはＦＥＴ１２の周囲などに断線が生じると、信号ｖ3が比較電圧ref3を下回って断線を検出できる。
【００２４】
図５は、ＦＰＧＡ４の出力ピンでの異常の検出を示し、○印は監視対象となる信号の立ち上がりや立ち下がりである。クロック信号の出力ピンの電位波形を監視し、所定の時間間隔τ1内にクロック信号の立ち上がりもしくは立ち下がりがあるかどうかを検出する。例えばこの時間τ1をクロック信号の１／２周期よりも長い時間とすれば、この間に立ち上がりもしくは立ち下がりが存在するはずである。立ち上がりも立ち下がりも存在しない場合、クロック信号の発生部あるいは出力ピンが異常である。2)はデータ信号の出力ピンの電位波形の監視を示し、データ信号の立ち上がりから所定の時間τ2以内に立ち下がりがあるかどうかを検出する。2)では３パルス分について監視対象を○印で示すが、実際はそれ以降のパルスに対しても監視を続行する。さらに2)ではアクティブハイとして示すので、データ信号の立ち下がりを監視するが、アクティブロウの場合立ち上がりを検出する。
【００２５】
図５の3)はロードパルス信号の出力ピンの電位波形の監視を示し、ＰＬＤ６はロードパルス信号を受け取ることにより、データ信号の読み取りをエネーブルにする。そして編機のキャリッジが編成を実行している間は、所定の時間τ3内にロードパルス信号の立ち上がりもしくは立ち下がりが存在するはずである。そこで立ち上がりもしくは立ち下がりの有無からロードパルス信号の異常をチェックする。
【００２６】
さらにＦＰＧＡ４の出力ピンの短絡が生じると、ピンの電位は特定の値に固定される。そこで出力ピンの電位波形を監視すると、出力ピンの短絡時にも異常を検出できる。出力ピンの電位波形の監視は、ピン自体の電位波形で行っても、ピンに接続された配線の電位波形で監視しても良い。またＰＬＤ６はＦＰＧＡ４に比べて簡単なＩＣで、異常の発生は大部分ＦＰＧＡ４側にあるので、ＦＰＧＡ４側の出力ピンの電位波形を監視する。なおＰＬＤ６側の入力ピンに短絡等の異常が生じると、ＦＰＧＡ４側の出力ピンの電位波形の異常で検出できる。
【００２７】
図６に編機のアクチュエータの診断アルゴリズムを示し、ＦＥＴ１２のオン時のピーク電流が所定値以上の場合、アクチュエータのコイル８の短絡を検出する。電流監視用の抵抗Ｒ2に流れる電流の平均値が所定値以上の場合、ＦＥＴ１２の短絡故障を検出する。さらに電圧ｖ3の最低値が所定値以下の場合、コイル８の断線を検出する。またこれ以外にＦＰＧＡ４の異常を、異常検出信号ｅ4により検出する。
【００２８】
各異常原因に対して、故障が生じたアクチュエータ及びそのコイルを特定するデータ、あるいはＦＰＧＡを特定するデータと、異常の原因（コイルの短絡、ＦＥＴの故障、断線、制御素子の異常の種別からなるエラーコード）、及び異常の発生日時をログファイル１８に記録する。またＣＰＵ２あるいはＦＰＧＡ４などにより、電源Ｖccをコイル８から遮断し、異常を起こしたコイル８を備えたキャリッジでの編成動作を停止する。編機が複数のキャリッジを備えている場合、異常の生じたコイル８やＦＥＴ１２のあるキャリッジのみ編成動作を停止して、他のキャリッジで編成を続行する。さらにモニタ１６に故障が発生したこととその原因とを表示し、メンテナンスを待つ。また編機がＬＡＮに接続されている場合、ＬＡＮに異常の発生とその原因とを出力する。異常の発生により編成を停止するのは、例えばコイル８が短絡すると過電流のため次にＦＥＴ１２が故障し、ＦＥＴ１２が故障すると同様に過電流のため次にコイル８が短絡するからである。
【００２９】
実施例では以下の効果が得られる。
(1)  アクチュエータのコイル８の短絡、制御用のスイッチ（ＦＥＴ１２）の故障（短絡）、断線、並びに制御用ＩＣ４の故障の原因を特定しながら異常を検出できる。
(2)  ピーク電流監視信号ｖ1を用いることにより、アクチュエータのコイル８の短絡を確実に検出できる。
(3)  平均電流監視信号ｖ2を用いることにより、ＦＥＴ１２などのスイッチの故障を確実に検出できる。なおピーク電流監視信号ｖ1ではＦＥＴ１２などのスイッチの故障は検出できず、また平均電流監視信号ｖ2でコイル８の短絡を検出すると、コイル８をオンさせるデューテイ比を高くした場合との区別が難しい。
(4)  コイル８の断線やＦＥＴ１２の周囲の断線などを検出できる。
(5)  制御ＩＣ４の内部異常や出力ピンの短絡等の異常を監視できる。
(6)  抵抗Ｒ2により短絡電流を制限し、異常がコイル８とＦＥＴ１２の間で２次的に拡大するのを遅らせることができる。
【図面の簡単な説明】
【００３０】
【図１】実施例の編機のアクチュエータの診断装置のブロック図
【図２】変形例の電流監視用ＩＣのブロック図
【図３】図１の診断装置の波形図で、1)は回生用ＦＥＴの制御信号Ｅｎの波形を、2)は選択アクチュエータの制御信号Ｐの波形を、3)は電流検出抵抗Ｒ2への電流ｉの波形を示す。
【図４】図１の診断装置の波形図で、1)は電流検出抵抗Ｒ2への電流ｉの波形を示し、2)はピーク電流監視信号ｖ1を、3)は平均電流監視信号ｖ2を、4)は断線監視信号ｖ3の波形を、それぞれ示す。
【図５】制御ＩＣの自己診断信号の波形図で、1)はクロック信号の監視を、2)はデータ信号の監視を、3)ロードパルス信号の監視を示す。
【図６】実施例の制御フローチャートで、アクチュエータの異常を検出し、編機を停止させて異常原因を表示するまでの処理を示す。
【符号の説明】
【００３１】
２          ＣＰＵ
４          ＦＰＧＡ
６          ＰＬＤ
８          選択アクチュエータのコイル
１０，１２  ＦＥＴ
１４        故障処理部
１６        表示部
１８        ログファイル
２０        バス
２２        入力インターフェース
２４        制御信号生成部
２６        ロードパルスチェック部
２８        データ信号チェック部
３０        クロック信号チェック部
３２〜３６  コンパレータ
３８，４０  ＩＣ
４２        ＡＤコンバータ
４４        比較電圧記憶部
４６        比較部
４８        出力インターフェース
Ｄ1         ダイオード
Ｒ1〜Ｒ5    抵抗
Ｃ1〜Ｃ3    コンデンサ
Ｖcc        電源
Ｐ          制御信号
ｖ1         ピーク電流監視信号  
ｖ2         平均電流監視信号
ｖ3         断線監視信号 
e1〜ｅ4     異常検出信号
【図１】
2007146336.tif 000003
【図２】
2007146336.tif 000004
【図３】
2007146336.tif 000005
【図４】
2007146336.tif 000006
【図５】
2007146336.tif 000007
【図６】
2007146336.tif 000008