(57)【要約】【課題】  必要な遅延量を複雑な設計プロセスを経ることなく生成可能な半導体集積回路を提供する。【解決手段】  半導体集積回路１００において、複数の遅延素子を、半導体基板１０上の所定個所に集中して配置する。所定の遅延時間を必要とする経路に、複数の遅延素子から所定の遅延時間を生成可能な遅延素子を選択して接続する。遅延素子による遅延を必要とする回路は、ゲートアレー方式で設計される半導体基板１０の中央に配置されたゲートアレー領域２０内に配置する一方、複数の遅延素子は、ゲートアレー領域２０の外側の遅延素子配置領域４０に、スタンダードセルとして構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の遅延素子を、半導体基板上の所定個所に集中して配置し、所定の遅延時間を必要とする経路に、前記複数の遅延素子から前記所定の遅延時間を生成可能な遅延素子を選択して接続したことを特徴とする半導体集積回路。
【請求項２】
前記遅延素子による遅延を必要とする回路は、ゲートアレー方式で設計されるゲートアレー領域内に配置される一方、前記複数の遅延素子は、スタンダードセルで構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記複数の遅延素子を、前記ゲートアレー領域を囲むようにして配置したことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記複数の遅延素子を、前記ゲートアレー領域の外側であって、少なくともその一辺に沿う個所に配置したことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記ゲートアレー領域は、前記半導体基板の中央に配置されることを特徴とする請求項３または４に記載の半導体集積回路。
【請求項６】
前記複数の遅延素子は、遅延量の異なる少なくとも２つの遅延素子を含む遅延素子群を複数個含み、前記遅延素子群を隣接して繰り返し配置したことを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項７】
遅延を必要とするひとつの経路に対して、ひとつの遅延素子群を対応させて接続したことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記所定の遅延時間を必要とする経路は、クロック信号のゲーティング回路に設けられることを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項９】
予備的な複数の遅延素子を半導体基板上の所定個所に集中して配置するステップと、
それら複数の遅延素子のうち所期の遅延時間を生成するものを選択的に接続し、信号経路を形成するステップと、
を備えることを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に遅延素子の配置に関する。
【背景技術】
【０００２】
半導体基板上にトランジスタ素子などを集積化した半導体集積回路は、あらゆる電子機器に搭載される。こうした半導体集積回路の多くは、ゲートアレー方式とスタンダードセル方式のいずれか、あるいは２つの組み合わせによって設計される。ゲートアレー方式では、あらかじめＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成されるゲート素子を半導体基板上に配置しておき、各ゲート素子を接続する配線を変更することにより、さまざまな回路機能を実現する方式をいう。ゲートアレー方式によれば、比較的高集積度、かつ高性能のＬＳＩを短納期、低コストで開発できる。
【０００３】
一方、スタンダードセル方式では、遅延回路、加算器、デコーダ、比較器、カウンタなどの基本セルをライブラリに用意しておき、これらの基本セルを組み合わせることにより所望の回路機能を実現する手法である。スタンダードセル方式によれば、ゲートアレー方式に比べて開発期間が長く、コスト高となる場合があるが、設計の自由度が高く、高密度集積化が実現できるというメリットがある。こうした半導体集積回路の設計技術に関しては、たとえば特許文献１、２に記載されている。
【特許文献１】特開２００５−１９６５２号公報
【特許文献２】特開２００４−１７９２６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ゲートアレー方式によるＬＳＩの設計においては、回路素子および配線の配置を、自動レイアウトツールなどの設計支援ツールを用いて行う。ＬＳＩでは、信号の遅延時間が問題となる場合が多いが、遅延素子により得られる遅延時間が、所望の設計値よりも大きい、あるいは小さい場合には、別の位置に配置された遅延素子まで再配線を行い、所望の遅延時間が得られるかどうかを繰り返し判定することにより、最終的は素子配置および配線配置を決定するプロセスを行う。
【０００５】
しかしながら、こうした自動レイアウトツールによる素子配置の決定や配線の決定は、カットアンドトライを繰り返すものであるため、なかなか所望の遅延量が得られない場合がある。また、設計変更にともない、遅延量を変更したい場合には、再びカットアンドトライを繰り返すことになるため、開発期間が長期化してしまうという問題もある。
【０００６】
本発明は係る課題に鑑みてなされたものであり、その目的は、必要な遅延量を複雑な設計プロセスを経ることなく生成可能な半導体集積回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様の半導体集積回路は、複数の遅延素子を、半導体基板上の所定個所に集中して配置し、所定の遅延時間を必要とする経路に、複数の遅延素子から所定の遅延時間を生成可能な遅延素子を選択して接続したことを特徴とする。
【０００８】
この態様によると、複数の遅延素子を、実際に回路で必要とされる遅延量に対して冗長に設けておき、必要な遅延素子を選択して使用する。その結果得られる遅延量が、所望の値とずれていた場合には、隣接する遅延素子を利用して遅延量の調節ができ、容易に再設計を行うことができる。
【０００９】
遅延素子による遅延を必要とする回路はゲートアレー方式で設計されるゲートアレー領域内に配置される一方、複数の遅延素子は、スタンダードセルで構成されてもよい。
遅延素子としてスタンダードセルを用いることにより、数ナノ秒以上の比較的大きな遅延量を好適に生成することができ、かつその遅延量の調節を容易に行うことができる。
【００１０】
複数の遅延素子を、ゲートアレー領域の外側であって、少なくともその一辺に沿う個所に、配置してもよい。また、複数の遅延素子を、ゲートアレー領域を囲むようにして配置してもよい。ゲートアレー領域は、半導体基板の中央に配置してもよい。
遅延を必要とする回路ブロックをゲートアレー領域内の外周部に配置するとともに、その外側に複数の遅延素子を配置することにより、配線のレイアウトを簡易に行うことができる。
【００１１】
複数の遅延素子は、遅延量の異なる少なくとも２つの遅延素子を含む遅延素子群を複数個含み、遅延素子群を隣接して繰り返し配置されてもよい。さらに、遅延を必要とするひとつの経路に対して、ひとつの遅延素子群を対応させて接続してもよいし、ひとつの経路に対して複数の遅延素子群を対応させて接続してもよい。
【００１２】
所定の遅延時間を必要とする経路は、クロック信号のゲーティング処理を行うクロックゲーティング回路に設けられてもよい。クロックゲーティング回路における遅延時間の調節は、厳密に行う必要があるため、上述のように複数の遅延素子を配置することにより、簡易かつ好適に遅延時間を調節することができる。
【００１３】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、遅延時間を必要とする経路に対して、必要な遅延量を複雑な設計プロセスを経ることなく供給することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本実施の形態に係る半導体集積回路１００のレイアウト図を示す。半導体集積回路１００は、トランジスタや抵抗、キャパシタなどが半導体基板１０上に集積化されて構成される。半導体基板１０はたとえばシリコンＳｉやシリコンゲルマニウムＳｉＧｅの基板である。この半導体集積回路１００は、ゲートアレー方式とスタンダードセル方式を組み合わせて構成される。ゲートアレー方式により設計されるゲートアレー領域２０は、たとえば半導体基板１０の中央付近に配置される。半導体基板１０の外周部には、入出力パッド５０が複数設けられており、入出力パッド５０を介して、外部回路との間で信号の入出力や電源の供給が行われる。
【００１６】
入出力パッド５０の周囲、すなわち半導体基板１０の最外周付近には、Ｉ／Ｏ領域３０が設けられる。Ｉ／Ｏ領域３０には、入出力パッド５０と接続される入力バッファ、出力バッファ、あるいはツェナーダイオードなどの保護素子等が配置される。Ｉ／Ｏ領域３０内の回路素子は、スタンダードセル方式により設計される。
【００１７】
本実施の形態に係る半導体集積回路１００は、複数の遅延素子１２を、半導体基板１０上の所定個所に集中して配置した遅延素子配置領域４０を有する。遅延素子配置領域４０は、ゲートアレー領域２０の外側に、それを囲むようにして形成される。遅延素子配置領域４０は、Ｉ／Ｏ領域３０と同様にスタンダードセル方式によって設計される領域である。
【００１８】
図２（ａ）、（ｂ）は、遅延素子配置領域４０の内部構成を示す図である。図２（ｂ）に示すように、遅延素子配置領域４０は、複数の遅延素子群４２を含んで構成される。図２（ａ）に示すように、各遅延素子群４２は、遅延量の異なる遅延素子Ｄ１〜Ｄ５を含む。本実施の形態において、第１遅延素子Ｄ１〜第５遅延素子Ｄ５により得られる遅延量はそれぞれ、０．５ｎｓ、１ｎｓ、１ｎｓ、３ｎｓ、５ｎｓであるとする。第１遅延素子Ｄ１〜第５遅延素子Ｄ５の組み合わせにより、０．５ｎｓから１０．５ｎｓまで０．５ｎｓ刻みで所望の遅延時間を生成することができる。
【００１９】
遅延素子配置領域４０は、遅延素子群４２を１単位として、遅延素子群４２を複数個、長手方向に隣接して繰り返し配置することにより形成されている。遅延素子群４２は、ゲートアレー領域２０内の所定の遅延時間を必要とする経路４４に接続される。一例として、経路４４にひとつの遅延素子群４２を対応付けて接続する場合について説明する。この場合、経路４４が要求する遅延時間が１ｎｓの場合、第２遅延素子Ｄ２または第３遅延素子Ｄ３のいずれかを選択して接続すればよい。もし、設計変更の結果、経路４４に必要な遅延時間が１．５ｎｓに変更となった場合、遅延パスに第１遅延素子Ｄ１を加えればよい。
【００２０】
一般にＬＳＩの素子レイアウトおよび配線レイアウトの設計は、自動レイアウトツールなどの設計支援ツールを用いて行われるが、この際に、ある経路４４に対して、どの遅延素子群４２を対応付けるかを条件として設定しておくことにより、遅延時間の調節は、経路４４と遅延素子群４２間を接続する配線の再配線を行うのみで実現することができる。
【００２１】
このように、本実施の形態に係る半導体集積回路１００は、複数の遅延素子Ｄを、半導体基板１０上の所定個所に集中して配置し、遅延時間を必要とする経路４４に、複数の遅延素子Ｄ１〜Ｄ５から所定の遅延時間を生成可能な遅延素子を選択して接続する。
【００２２】
その結果、設計変更により経路４４に必要な遅延時間が変更となった場合に、遅延素子Ｄと経路４４を接続する配線のみを変更することにより遅延時間を調節することができる。この場合、遅延素子Ｄ１〜Ｄ５の配置を変更する必要がなく、遅延素子Ｄ１〜Ｄ５と経路４４を接続する配線の長さもほとんど変化しないため、きわめて簡易に所望の遅延時間を得ることができる。
【００２３】
次に、上述の半導体集積回路１００が適用される具体的な回路の例について説明する。
多くのＬＳＩにおいて、動作させない回路ブロックに対しては、クロック信号ＣＬＫの入力を停止するクロックゲーティング処理を行うことにより、消費電力化を図っている。上述の遅延時間を必要とする経路４４は、こうしたクロックゲーティングを行う回路に用いることができる。
【００２４】
図３は、遅延時間を必要とする経路４４を含むクロックゲーティング回路６０の構成を示す回路図である。クロックゲーティング回路６０にはクロック信号ＣＬＫと、クロックイネーブル信号ＥＮが入力される。クロックゲーティング回路６０は、ラッチ回路６２、遅延経路４４、ＯＲゲート６４を含む。
【００２５】
ラッチ回路６２のデータ端子には、イネーブル信号ＥＮが入力され、クロック端子には、クロック信号ＣＬＫが入力される。ラッチ回路６２は、クロック信号ＣＬＫのポジエッジのタイミングでハイレベルまたはローレベルのゲーティング信号ＧＡＴＥを出力する。ゲーティング信号ＧＡＴＥは、遅延を有する経路４４を介してＯＲゲート６４に入力される。経路４４には遅延素子が設けられ、ゲーティング信号ＧＡＴＥに対して所定の遅延が与えられる。
【００２６】
ＯＲゲート６４は、遅延されたゲーティング信号ＧＡＴＥと、クロック信号ＣＬＫの論理和を、出力クロック信号ＣＬＫ’として出力する。その結果、出力クロック信号ＣＬＫ’は、イネーブル信号ＥＮがハイレベルの期間、ハイレベルの一定値となり、後段の回路へと出力されなくなる。
【００２７】
このようなクロックゲーティング回路６０においては、ゲーティング信号ＧＡＴＥに対して経路４４により与えるべき遅延時間は、ラッチ回路６２による遅延時間や、その他の経路の配線長などに応じて調節する必要がある。このような場合に、経路４４を図２の遅延素子群４２と接続して、複数の遅延素子から必要なものを選択して接続することにより、ヒゲやスパイクなどの発生を抑えたクロックゲーティングを行うことができる。
【００２８】
低消費電力化を追求する場合、クロックゲーティング回路６０は、クロック信号が供給される回路ブロックごとに設けるのが有効であり、各回路ブロックは、図１のゲートアレー領域２０のさまざまな位置に配置される。したがって、図１に示したように、遅延素子配置領域４０をゲートアレー領域２０を囲むように形成することにより、いずれの回路ブロックに設けられたクロックゲーティング回路６０に対しても所望の遅延時間を好適に与えることができる。
【００２９】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３０】
実施の形態では、遅延素子配置領域４０を、ゲートアレー領域２０を囲むようにして形成したが、これに限定されるものではない。図４（ａ）、（ｂ）は、遅延素子配置領域４０の形成パターンを示す図である。図４（ａ）、（ｂ）に示すように、遅延素子配置領域４０は、ゲートアレー領域２０の外側であって、ゲートアレー領域２０の少なくとも一辺に沿う個所に配置してもよい。すなわち、遅延時間を必要とする経路を、ゲートアレー領域２０内のいずれかの辺に集中して配置した場合には、その辺に隣接した個所に遅延素子配置領域４０を配置することにより、遅延時間を必要とする経路に適切な遅延時間を与えることができる。
【００３１】
さらに、遅延素子配置領域４０は、図４（ａ）や図４（ｂ）に示すように、必ずしもゲートアレー領域２０の一辺の端から端まで設けられる必要はなく、その一部、たとえば１辺の１／２、１／３、１／４などの長さに対応する領域に配置されてもよい。
【００３２】
また、半導体集積回路１００は、ゲートアレー領域２０とＩ／Ｏ領域３０に加えて、メモリセルが集積化されるメモリセル領域７０を備えてもよい。この場合、たとえば図４（ｂ）に示すように、メモリセル領域７０が配置される位置とは反対側に遅延素子配置領域４０を配置することにより、レイアウト効率を向上することができる。
【００３３】
なお、実施の形態では、ひとつの遅延素子群４２に対してひとつの経路４４を接続する場合について説明したが、ひとつの経路４４に対して複数の遅延素子群４２を対応付けて接続してもよいし、逆にひとつの遅延素子群４２に対して複数の経路４４を対応付けて接続してもよい。
【図面の簡単な説明】
【００３４】
【図１】実施の形態に係る半導体集積回路のレイアウト図を示す図である。
【図２】図２（ａ）、（ｂ）は、遅延素子配置領域の内部構成を示す図である。
【図３】遅延時間を必要とする経路を含むクロックゲーティング回路の構成を示す回路図である。
【図４】図４（ａ）、（ｂ）は、遅延素子配置領域の形成パターンを示す図である。
【符号の説明】
【００３５】
１００  半導体集積回路、  １０  半導体基板、  ２０  ゲートアレー領域、  ３０  Ｉ／Ｏ領域、  ４０  遅延素子配置領域、  ４２  遅延素子群、  ５０  入出力パッド、  ６０  クロックゲーティング回路、  ７０  メモリセル領域、  Ｄ  遅延素子。
【図１】
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【図２】
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【図３】
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【図４】
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