(57)【要約】【課題】ＳＯＩデバイスにおいて、ＳＯＩ層が薄膜化されてもＰＮ接合ダイオードやバイポーラトランジスタにおけるＰＮ接合面積を大きくすることができる半導体装置を得ること。【解決手段】Ｐ型半導体基板１上に埋込み酸化膜層２と半導体膜３Ｐが順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタ１０ＮとＰＮ接合ダイオード３０が形成される半導体装置であって、ＰＮ接合ダイオード３０は、埋込み酸化膜層２と半導体膜３Ｐを除去して得られる半導体基板１上の領域に成長したエピタキシャル層中に、Ｐ型高濃度拡散層３２ＰとＮ型高濃度拡散層３３Ｎを形成してなる。【選択図】        図１
2007042760.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタとＰＮ接合ダイオードが形成される半導体装置であって、
前記ＰＮ接合ダイオードは、前記埋込み酸化膜層と前記半導体膜を除去して得られる前記半導体基板上の領域に、所定の導電型の高濃度拡散層を形成してなることを特徴とする半導体装置。
【請求項２】
前記ＰＮ接合ダイオードは、
前記埋込み酸化膜層と前記半導体膜を除去した領域に形成した前記半導体基板と同一の導電型で同一の材料からなるエピタキシャル層と、
前記エピタキシャル層中に形成された前記エピタキシャル層とは異なる導電型の高濃度拡散層と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＰＮ接合ダイオードは、前記半導体基板の導電型と異なるウェル層中に形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＰＮ接合ダイオードは、所定の形状に前記半導体基板が露出するように前記埋込み酸化膜層を除去した２つの領域が所定の幅の埋込み酸化膜層を挟んで形成され、それぞれの領域に異なる導電型の高濃度拡散層を形成して構成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタとバイポーラトランジスタが形成される半導体装置であって、
前記バイポーラトランジスタは、前記埋込み酸化膜層と前記半導体膜を除去して露出した前記半導体基板に所定の導電型の高濃度拡散層を形成することによって構成されることを特徴とする半導体装置。
【請求項６】
前記バイポーラトランジスタは、前記半導体基板が露出するように前記埋込み酸化膜層を除去した３つの所定の形状の領域が所定の幅の前記埋込み酸化膜層を挟んで並列に形成され、それぞれの領域に、前記バイポーラトランジスタのエミッタ、ベース、コレクタの層またはそのコンタクト層となる所定の導電型の高濃度拡散層を、前記エミッタ層またはそのコンタクト層と、ベースのコンタクト層またはベース層が隣接するように形成してなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記バイポーラトランジスタは、前記エミッタ層またはそのコンタクト層となる高濃度拡散層を、前記半導体基板とＰＮ接合を用いて分離可能なウェル層内に形成されることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板と、
前記ＳＯＩ基板上に形成される第１のＭＯＳトランジスタと、
前記埋込み酸化膜層と前記半導体膜を除去して得られる前記半導体基板上の領域に形成される前記第１のＭＯＳトランジスタよりも耐圧の高い第２のＭＯＳトランジスタと、
前記半導体基板の電位を固定する、前記半導体基板と同一の導電型の高濃度拡散層を有する電位固定部と、
を備えることを特徴とする半導体装置。
【請求項９】
前記第２のＭＯＳトランジスタと前記電位固定部は、前記埋込み酸化膜層と前記半導体膜を除去した領域に形成した前記半導体基板と同一の導電型で同一の材料からなるエピタキシャル層に形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２のＭＯＳトランジスタと前記電位固定部は、前記埋込み酸化膜層と前記半導体膜を除去して露出した前記半導体基板上に形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第１のＭＯＳトランジスタは、前記半導体膜の周縁部の膜厚が厚くなるように体積膨張させた前記埋込み酸化膜に積層された前記半導体膜上に形成されることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイオードやバイポーラ素子を有するＳＯＩ（Silicon On Insulator）を用いたアナログＬＳＩ（Large Scale Integrated circuit）デバイスで使用される半導体装置に関するものである。
【背景技術】
【０００２】
ＳＯＩデバイスでは、低電圧のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ素子以外に、ＥＳＤ（Electrostatic Discharge）保護用のＰＮ接合ダイオード（以下、単にダイオードという）やバンドキャップレファレンス回路用のバイポーラトランジスタなどのアナログ素子が同一チップに集積して用いられることが多い。図１３は、ＭＯＳトランジスタとダイオードが集積された従来のＳＯＩデバイスの断面構造を模式的に示す図である。この図１３に示されるＳＯＩデバイスは、埋込み酸化膜層３０２が形成されたＰ型シリコン基板３０１上の所定の領域に、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）３１０とダイオード３３０が形成され、これらの素子間は素子分離絶縁膜３０４によってそれぞれ電気的に分離されている。
【０００３】
ＮＭＯＳトランジスタ３１０は、埋込み酸化膜層３０２上のＰ型シリコン層（以下、Ｐ型ＳＯＩ層という）３０３Ｐ−Ａ上にゲート構造３１１が形成され、このＰ型ＳＯＩ層３０３Ｐ−Ａを挟んだ両側の領域にはソース／ドレイン領域となる高濃度Ｎ型拡散層３１６Ｎ−Ａ，３１６Ｎ−Ｂが形成される構造を有する。また、Ｐ型ＳＯＩ層３０３Ｐ−Ａの高濃度Ｎ型拡散層３１６Ｎ−Ａ，３１６Ｎ−Ｂと隣接する領域には、Ｎ型エクステンション層３１５Ｎ−Ａ，３１５Ｎ−Ｂが形成されている。ゲート構造３１１は、ゲート絶縁膜３１２とポリシリコンからなるゲート電極３１３の積層体の側面部に絶縁膜サイドウォール３１４が形成される構造を有する。そして、ゲート電極３１３、高濃度Ｎ型拡散層３１６Ｎ−Ａ，３１６Ｎ−Ｂには、電極のコンタクトと配線３０５Ａ〜３０５Ｃが接合される。
【０００４】
一方のダイオード３３０は、埋込み酸化膜層３０２上にＰ型ＳＯＩ層３３１Ｐが形成され、このＰ型ＳＯＩ層３３１Ｐの中心部を挟んだ両側の領域には高濃度Ｐ型拡散層３３２Ｐと高濃度Ｎ型拡散層３３３Ｎが形成される。Ｐ型ＳＯＩ層３３１Ｐ上とこのＰ型ＳＯＩ層３３１Ｐに隣接する高濃度Ｐ型拡散層３３２Ｐと高濃度Ｎ型拡散層３３３Ｎの一部上には、絶縁膜３３４が形成される。そして、高濃度Ｐ型拡散層３３２Ｐと高濃度Ｎ型拡散層３３３Ｎには、電極のコンタクトと配線３０５Ｄ，３０５Ｅが接合される。
【０００５】
このようなＳＯＩデバイスにおいて、ダイオード３３０は、Ｐ型拡散層３３１Ｐと高濃度Ｎ型拡散層３３３Ｎとの接合界面に形成される。図に示されるように、このダイオード３３０の実効的な接合は、Ｐ型ＳＯＩ層３３１Ｐと高濃度Ｎ型拡散層３３３Ｎとが接する側面のみとなっている（たとえば、非特許文献１参照）。
【０００６】
【非特許文献１】C.Putnam, et al., "An Investigation of ESD Protection Diode Options in SOI", 2004 IEEE International SOI Conference Proceedings, pp24-26.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のＳＯＩデバイスでは、スケールの微細化に伴って、ＳＯＩ膜厚が薄くなり、その厚さは１００ｎｍ以下になってきている。ところが、図１３に示されるように、ダイオード３３０の接合面積は、Ｐ型ＳＯＩ層３３１Ｐと高濃度Ｎ型拡散層３３３Ｎとが接合している側面のみで決まるため、ＳＯＩの薄膜化とともに接合面積が減少することとなる。そこで、所望の接合面積を確保するためには、紙面垂直方向に接合面を延ばした構造にすることが必要になり、ダイオード３３０のサイズが大きくなってしまうという問題点があった。
【０００８】
また、図示していないが、バルクＭＯＳトランジスタで用いていた寄生バイポーラトランジスタについても、ＳＯＩ基板では、同様に、縦方向の接合が形成できなくなり、側面での接合を用いて形成するため、そのサイズが肥大化してしまうという問題点もあった。
【０００９】
この発明は、上記に鑑みてなされたもので、ＳＯＩデバイスにおいて、ＳＯＩ層が薄膜化されてもＰＮ接合ダイオードやバイポーラトランジスタにおけるＰＮ接合面積を大きくすることができる半導体装置を得ることを目的とする。また、ＳＯＩ−ＭＯＳトランジスタとともに耐圧の高いＭＯＳトランジスタを同一のＳＯＩ基板に形成することができる半導体装置を得ることも目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、この発明にかかる半導体装置は、半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタとＰＮ接合ダイオードが形成される半導体装置であって、前記ＰＮ接合ダイオードは、前記埋込み酸化膜層と前記半導体膜を除去して得られる前記半導体基板上の領域に、所定の導電型の高濃度拡散層を形成してなることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、ＳＯＩ層を除去した半導体基板上に高濃度拡散層の底面が接するように半導体装置のＰＮ接合ダイオードを形成したので、高濃度拡散層と半導体基板との接合面が、高濃度拡散層の底面と側面の広範囲に渡り、ＳＯＩ層の膜厚の薄膜化と無関係にダイオードの面積を決定することができる。その結果、バルクＭＯＳデバイスと同等の面積にＰＮ接合ダイオードを収めることができるという効果を有する。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１３】
実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の構造の一例を模式的に示す一部断面図である。この半導体装置は、Ｐ型シリコン基板１上の埋込み酸化膜層２が形成された側の面上に、ＭＯＳトランジスタ１０ＮとＰＮ接合ダイオード３０が形成され、これらの素子間は素子分離絶縁膜４によってそれぞれ電気的に分離されている。
【００１４】
ＮチャネルＭＯＳトランジスタ１０Ｎは、埋込み酸化膜層２上のＰ型シリコン膜（以下、Ｐ型ＳＯＩ層という）３Ｐ−Ａ上にゲート構造１１が形成され、このゲート構造１１を挟んだＰ型ＳＯＩ層３Ｐ−Ａの両側の領域にはソース／ドレイン領域となる高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂが形成される。また、Ｐ型ＳＯＩ層３Ｐ−Ａの高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂと隣接する領域には、Ｎ型エクステンション層１５Ｎ−Ａ，１５Ｎ−Ｂが形成される。ゲート構造１１は、Ｐ型ＳＯＩ層３Ｐ−Ａ上に積層されたゲート絶縁膜１２とポリシリコンからなるゲート電極１３とが所定の形状にされ、その側面部を絶縁膜サイドウォール１４で覆った構造を有する。そして、ゲート電極１３、高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂには、それぞれ電極のコンタクトと配線５Ａ〜５Ｃが接合される。
【００１５】
一方のダイオード３０は、素子分離絶縁膜４によって囲まれる領域中の埋込み酸化膜層２が除去され、Ｐ型シリコン基板１が露出した領域に形成された低濃度のＰ型シリコンのエピタキシャル成長層（以下、Ｐ型シリコンエピ層という）３１Ｐに形成される。このＰ型シリコンエピ層３１Ｐの中心部を挟んだ両側の領域には、高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎが形成される。
【００１６】
Ｐ型シリコンエピ層３１Ｐ上とこのＰ型シリコンエピ層３１Ｐに形成される高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎの一部上には、絶縁膜３４が形成される。そして、Ｐ型シリコンエピ層３１Ｐと高濃度Ｎ型拡散層３３Ｎとの間にＰＮ接合が形成され、ダイオード３０のアノード側コンタクトを高濃度Ｐ型拡散層３２Ｐでとることによって、半導体装置表面で配線することが可能な構成となる。すなわち、高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎには、電極のコンタクトと配線５Ｄ，５Ｅが形成される。
【００１７】
このようなダイオード３０において、高濃度Ｎ型拡散層３３Ｎは、Ｐ型シリコンエピ層３１Ｐ上に形成されるため、側面部分のみならず底面部分までもＰ型シリコンエピ層３１Ｐと接することになり、両者の接合面を広く取ることができる。また、この実施の形態１では、ダイオード３０のＰ型シリコンエピ層３１Ｐの表面がＭＯＳトランジスタ１０ＮのＰ型ＳＯＩ層３Ｐ−Ａの表面とほぼ同一の高さとなるようにしているので、後工程でのコンタクト形成や配線をスムーズに行うことが可能である。
【００１８】
ここで、このような構造を有する半導体装置の製造方法について説明する。図２−１〜図２−１１は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、低濃度Ｐ型シリコン基板１上に埋込み酸化膜層２、Ｐ型ＳＯＩ層３Ｐを順に積層させたＳＯＩ基板を用意する（図２−１）。ついで、ＭＯＳトランジスタ１０Ｎとダイオード３０を形成する領域（以下、それぞれＭＯＳトランジスタ形成領域、ダイオード形成領域という）にＰ型ＳＯＩ層３Ｐ−Ａ，３Ｐ−Ｂを残し、それ以外の領域に、素子分離絶縁膜４を形成し（図２−２）、表面に新たな酸化膜１０１を堆積させる（図２−３）。
【００１９】
ついで、フォトリソグラフィ技術により、酸化膜１０１上にフォトレジスト１０２を形成し、ダイオード形成領域のみをエッチングするようにフォトレジストパターンを形成する。その後、エッチング技術により、フォトレジストパターンにしたがって、ダイオード形成領域の酸化膜１０１、Ｐ型ＳＯＩ層３Ｐ−Ｂをエッチングし、さらにエッチングされた領域の側面と底面部の埋込み酸化膜層２と素子分離絶縁膜４を異方性エッチングで除去することで、Ｐ型シリコン基板１を露出させる（図２−４）。
【００２０】
フォトレジスト１０２を除去した後、選択エピタキシャル成長技術により、露出したＰ型シリコン基板１の表面のみにＰ型シリコンエピ層３１Ｐをエピタキシャル成長させる。なお、このＰ型シリコンエピ層３１Ｐの表面は、Ｐ型ＳＯＩ層３Ｐ−Ａ表面とほぼ同じ高さとする（図２−５）。
【００２１】
その後、標準的なＭＯＳトランジスタの製造工程にしたがって、ＭＯＳトランジスタ１０ＮをＭＯＳトランジスタ形成領域に形成する。つまり、酸化膜１０１を除去し、酸化膜などからなるＭＯＳトランジスタ１０Ｎのゲート絶縁膜１２をＳＯＩ基板表面に形成し、さらに、ポリシリコンを堆積させた後、ポリシリコンを所望の形状に加工してゲート電極１３を形成する（図２−６）。ついで、イオン注入によって、Ｐ型ＳＯＩ層３Ｐ−Ａのゲート電極１３を挟んだ両側のソース／ドレイン領域にＮ型エクステンション層１５Ｎ−Ａ，１５Ｎ−Ｂを形成する。その後、ＳＯＩ基板上にサイドウォールを形成するための酸化膜を堆積させ、リソグラフィ技術とエッチング技術により、ゲート電極１３の側面を覆うように絶縁膜サイドウォール１４を形成する（図２−７）。
【００２２】
ついで、ダイオード形成領域の高濃度Ｐ型拡散層３２Ｐを形成する領域に高濃度のＰ型不純物を注入するために、フォトレジストマスク１０３を形成し、硼素などのＰ型不純物をイオン注入する（図２−８）。同様にダイオード形成領域の高濃度Ｎ型拡散層３３Ｎを形成する領域と、ＭＯＳトランジスタ形成領域のソース／ドレイン領域にＮ型不純物を注入するように、フォトレジストマスク１０４を形成し、砒素などのＮ型不純物をイオン注入する（図２−９）。フォトレジストマスク１０４を除去した後、熱処理によってイオン注入された不純物を活性化して、ソース／ドレイン領域とカソード拡散層に高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂ，３３Ｎを形成し、アノード拡散層に高濃度Ｐ型拡散層３２Ｐを形成する（図２−１０）。
【００２３】
その後、表面に絶縁膜３４を堆積後、ダイオード３０のＰＮ接合部表面を覆うようにフォトレジスト１０５を形成し、エッチング技術により、その領域にのみ絶縁膜３４を残し、ダイオード３０のコンタクト領域を露出させる（図２−１１）。そして、各素子のシリコン表面にコンタクト抵抗の小さな図示しないシリサイド層を形成し、その表面に図示しない絶縁保護膜を形成した後、各高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂ，３３Ｎと高濃度Ｐ型拡散層３２Ｐやゲート電極１３へのコンタクト開口と金属配線５Ａ〜５Ｅ（いずれも、図では模式的に描いている）が施され、図１に示される半導体装置が完成する。
【００２４】
なお、上述した例では、Ｐ型シリコン基板１に素子としてＮチャネルＭＯＳトランジスタ１０Ｎとダイオード３０を形成する場合を示したが、半導体基板に任意の素子を形成する広く一般的な場合にこの発明を適用することができる。これは、以下に示す実施の形態でも同様である。
【００２５】
この実施の形態１によれば、Ｐ型シリコンエピ層３１Ｐ上に高濃度Ｎ型拡散層３３Ｎを形成して、半導体装置のダイオード３０を構成したので、高濃度Ｎ型拡散層３３ＮとＰ型シリコンエピ層３１Ｐ（場合によっては基板１も含む）との接合面が、高濃度Ｎ型拡散層３３Ｎの底面と側面の広範囲に渡り、Ｐ型ＳＯＩ層３Ｐ−Ａの膜厚の薄膜化と無関係にダイオード３０の面積を決定することができる。その結果、バルクＭＯＳデバイスと同等の面積にダイオード３０を収めることができるという効果を有する。また、プロセス的にも高濃度Ｐ型拡散層３２ＰはＰＭＯＳトランジスタのソース／ドレイン領域の形成と同一工程で形成でき、高濃度Ｎ型拡散層３３ＮはＮＭＯＳトランジスタのソース／ドレイン領域の形成と同一工程で形成することができ、できる限り少ない工程の追加で、ＰＮ接合面の大きなダイオード３０を有する半導体装置を得ることができるという効果を有する。
【００２６】
さらに、Ｐ型ＳＯＩ層３Ｐ−Ａ表面とダイオード３０を形成するＰ型シリコンエピ層３１Ｐの表面がほぼ同一の高さにあるので、リソグラフィを容易に実施することができ、パターンの精度を向上させることができるとともに、コンタクトの深さが一様になり、加工が容易になるというプロセス上の効果も有する。
【００２７】
実施の形態２．
実施の形態１では、ダイオード３０のアノード（高濃度Ｐ型拡散層３２Ｐ）はＰ型シリコン基板１と繋がっており、その電位はグランドに固定されていた。しかし、ダイオード３０の使い方として基板と異なる電位にしたい場合もある。そこで、この実施の形態２では、ダイオードのカソードとアノードの電位を任意に設定できる構造を有する半導体装置について説明する。
【００２８】
図３は、この発明にかかる半導体装置の実施の形態２の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態１において、ダイオード３０のアノードと接続される高濃度Ｐ型拡散層３２Ｐと、カソードと接続される高濃度Ｎ型拡散層３３Ｎが、Ｎ型シリコンのエピタキシャル成長層（以下、Ｎ型シリコンエピ層という）３１Ｎ上に形成される。つまり、Ｎ型シリコンエピ層３１ＮがＮウェル層の役目を果たし、ダイオード３０がＮウェル層の中に形成される構成となっている。このように、ダイオード３０をＮウェル層の中に形成することによって、カソードとアノードともに任意の電位で使用することが可能となる。なお、その他の構造は、実施の形態１と同様の構造を有しているので、実施の形態１と同一の構成には同一の符号を付してその説明を省略している。
【００２９】
ここで、このような構造を有する半導体装置の製造方法について説明する。ただし、製造工程のほとんどの部分は、実施の形態１と同様であるので、実施の形態１と異なる部分のみを説明する。図４−１〜図４−２は、この発明による半導体装置の製造方法の手順の一部を模式的に示す断面図である。
【００３０】
実施の形態１の図２−１〜図２−５に示されるように、ＳＯＩ基板上の酸化膜１０１、Ｐ型ＳＯＩ層３Ｐ−Ｂ、埋込み酸化膜層２を除去したダイオード形成領域に、選択エピタキシャル成長技術によってシリコン膜（以下、シリコンエピ層という）３１を成長させた後に、Ｎ型不純物を導入するためのマスクをフォトレジスト１０６で形成する。そして、イオン注入により、シリコンエピ層３１にリンなどのＮ型不純物を注入し（図４−１）、熱処理を行ってＮ型拡散層３１Ｎを形成することによって、Ｎウェル層が形成される（図４−２）。その後は、実施の形態１の図２−６以降に示される手順と同様の手順を実行することによって、図３に示される半導体装置を得ることができる。
【００３１】
なお、図４−１〜図４−２は一例であり、たとえば、選択エピタキシャル成長時に、Ｎ型の不純物をドーパントとして用いることで、イオン注入工程を行うことなくＮウェル層を形成することができる。
【００３２】
また、図示していないが、Ｐ型シリコン基板１にイオン注入によってＮウェル層を形成することによって、実施の形態１と同様にＰ型シリコン基板１に基板と電気的に分離されたダイオード３０を形成することもできる。
【００３３】
この実施の形態２によれば、実施の形態１の効果に加えて、第１の導電型の半導体基板上に形成されるダイオードが、第２の導電型のウェルの中に形成されるようにしたので、半導体基板とは電気的に分離されており、カソードとアノードとも任意の電位で使用することができるという効果を有する。
【００３４】
実施の形態３．
実施の形態１，２では、ダイオード３０の表面の絶縁膜３４を高濃度拡散層３２Ｐ，３３Ｎの形成後に形成していた。このため、高濃度拡散層３２Ｐ，３３Ｎに対して絶縁膜３４のマスクずれを考慮して広いマージンを取る必要があり、その分、素子面積が大きくなっていた。そこで、この実施の形態３では、高濃度拡散層３２Ｐ，３３Ｎに対して絶縁膜３４のマスクずれを考慮した上記マージンをとる必要のない構造を有する半導体装置について説明する。
【００３５】
図５は、この発明にかかる半導体装置の実施の形態３の構造の一例を模式的に示す一部断面図である。この半導体装置は、ＳＯＩシリコン基板上にＭＯＳトランジスタ１０Ｎが形成され、ＳＯＩ基板を構成するＰ型シリコン基板１の表面上にダイオード３０が形成され、これらの素子間は素子分離絶縁膜４によってそれぞれ電気的に分離される構造を有する。なお、ＭＯＳトランジスタ１０Ｎは、実施の形態１の構造と同一であるので、その詳細な説明を省略する。
【００３６】
ダイオード３０は、素子分離絶縁膜４によって囲まれ、埋込み酸化膜層２が除去されてＰ型シリコン基板１が露出した領域上に形成される。Ｐ型シリコン基板１中のダイオード形成領域は、Ｎウェル層３５Ｎとなっており、このＮウェル層３５Ｎの中心部付近に埋込み酸化膜層２と素子分離絶縁膜４が積層された側面に酸化膜によって囲まれた絶縁膜サイドウォール３６が形成された積層膜が残されている。この積層膜を挟んだ両側の領域に高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎが形成される。また、ダイオード形成領域を囲む埋込み酸化膜層２と素子分離絶縁膜４の側面にも酸化膜によって囲まれる絶縁膜サイドウォール３６が形成される。高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎには、それぞれアノードとカソードの電極のコンタクトと配線５Ｄ，５Ｅが形成される。
【００３７】
このようなダイオード３０において、その形成領域に、埋込み酸化膜層２、素子分離絶縁膜４および絶縁膜サイドウォール３６からなる積層膜を残すようにしたので、このパターンがマスクとなって、高濃度拡散層３２Ｐ，３３Ｎの位置を決めることが可能になる。
【００３８】
ここで、このような構造を有する半導体装置の製造方法について説明する。図６−１〜図６−７は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、実施の形態１の図２−１と同様に、ＳＯＩ基板上にＭＯＳトランジスタ形成領域とダイオード形成領域を区分するように素子分離絶縁膜４を形成する。この実施の形態３では、ダイオード形成領域のカソードに接続される高濃度Ｎ型拡散層３３Ｎの形成領域とアノードに接続される高濃度Ｐ型拡散層３２Ｐの形成領域との間を分離するように素子分離絶縁膜４を形成する。なお、図５におけるカソードに接続される高濃度Ｎ型拡散層３３Ｎの形成領域とアノードに接続される高濃度Ｐ型拡散層３２Ｐの形成領域との間隔よりも広い間隔となるようにダイオード形成領域中の素子分離絶縁膜４を残す。以上の工程により、３つのＰ型ＳＯＩ層３Ｐ−Ａ〜３Ｐ−Ｃが形成される（図６−１）。
【００３９】
ついで、ＳＯＩ基板表面上に、厚いフォトレジスト１０６を形成し、ダイオード形成領域にのみＮ型の不純物イオンがイオン注入されるように、フォトレジスト１０６をパターニングする。その後、このフォトレジスト１０６をマスクにして、その飛程がＰ型シリコン基板１中になるような高いエネルギでリンなどのＮ型不純物をイオン注入する（図６−２）。
【００４０】
その後、フォトレジスト１０６を除去し、新たなフォトレジスト１０７をＳＯＩ基板表面上に形成し、ダイオード形成領域中の高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎの形成領域のみがマスクされないようにフォトレジスト１０７をパターニングする。ついで、このフォトレジスト１０７をマスクにして、Ｐ型シリコン基板１が露出するように、Ｐ型ＳＯＩ層３Ｐ−Ｂ，３Ｐ−Ｃとフォトレジスト１０７から露出している素子分離絶縁膜４と埋込み酸化膜層２をエッチングして除去する（図６−３）。フォトレジスト１０７を除去した後、Ｐ型シリコン基板１中に注入されたＮ型不純物を熱処理によって拡散、活性化してＮウェル層３５Ｎを形成する（図６−４）。
【００４１】
その後、標準的なＭＯＳトランジスタのプロセスフローにしたがって、ゲート絶縁膜１２、ゲート電極１３、Ｎ型エクステンション層１５Ｎ−Ａ，１５Ｎ−Ｂ、絶縁膜サイドウォール１４をＭＯＳトランジスタ形成領域に形成する。なお、このときダイオード形成領域の開口部に残された埋込み酸化膜層２と素子分離絶縁膜４の側面にも同時に絶縁膜サイドウォール３６を形成する（図６−５）。
【００４２】
ついで、ＳＯＩ基板上にフォトレジスト１０８を形成し、ダイオード形成領域の高濃度Ｐ型拡散層３２Ｐを形成する領域にＰ型不純物をイオン注入するためのパターニングを行う。このとき、フォトレジスト１０８のエッジは、ダイオード形成領域の素子分離絶縁膜４の中央付近にしているが、その素子分離絶縁膜４もマスクとして働くため、注入領域はＰ型シリコン基板１表面が露出している部分（アノード部分）のみとなる。そして、このダイオード形成領域のアノード部分に、Ｐ型不純物である硼素などをイオン注入する（図６−６）。
【００４３】
その後、フォトレジスト１０８を除去し、ダイオード形成領域の高濃度Ｎ型拡散層３３Ｎの形成領域（カソード部分）とＭＯＳトランジスタ形成領域のソース／ドレイン領域に、Ｎ型不純物をイオン注入するために同様の処理を行う。つまり、Ｐ型シリコン基板１上のダイオード形成領域のカソード部分とＭＯＳトランジスタ形成領域のソース／ドレイン領域にＮ型不純物をイオン注入するようにパターニングされたフォトレジスト１０９をマスクとして、砒素などのＮ型不純物イオンをイオン注入する（図６−７）。フォトレジスト１０９を除去した後に、熱処理によって注入した不純物を拡散、活性化して高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎ，１６Ｎ−Ａ，１６Ｎ−Ｂを形成する。そして、ＭＯＳトランジスタ１０Ｎとダイオード３０のシリコン表面にコンタクト抵抗の小さな図示しないシリサイド層を形成し、その表面に図示しない絶縁保護膜を形成した後、各拡散層３２Ｐ，３３Ｎ，１６Ｎ−Ａ，１６Ｎ−Ｂやゲート電極１３へのコンタクト開口と金属配線（いずれも、図では模式的に描いている）が施され、図５に示される半導体装置が完成する。
【００４４】
なお、図６−１〜図６−７で示した半導体装置の製造方法は一例であり、他の方法によっても製造することができる。図７−１〜図７−２は、この実施の形態３の半導体装置の他の製造方法の手順の一部の一例を模式的に示す断面図である。たとえば、上記の方法では、図６−２におけるＰ型シリコン基板１へのＮ型不純物注入と、図６−３におけるダイオード形成領域における素子分離絶縁膜４と埋込み酸化膜層２の開口に２種類のマスク（フォトレジスト１０６，１０７）を必要としていた。そこで、図６−１の状態から、素子分離絶縁膜４を形成したＰ型シリコン基板１上にフォトレジスト１０７を厚く形成し、ダイオード形成領域中の高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎの形成領域のみがマスクされないようにフォトレジスト１０７をパターニングする。そして、このフォトレジスト１０７をマスクにして斜め注入法により、高エネルギのリンなどのＮ型不純物のイオン注入を行う（図７−１）。ついで、同じフォトレジスト１０７をマスクにして、Ｐ型シリコン基板１の表面が露出するように、Ｐ型ＳＯＩ層３Ｐ−Ｂ，３Ｐ−Ｃとフォトレジスト１０７から露出している素子分離絶縁膜４と埋込み酸化膜層２をエッチングして除去する（図７−２）。その後は、上述した図６−４以降の手順と同様の手順によって、この実施の形態３による半導体装置が製造される。
【００４５】
この実施の形態３によれば、実施の形態１の効果に加えて、ダイオード３０のアノードに接続される高濃度Ｐ型拡散層（コンタクト拡散層）とカソードに接続される高濃度Ｎ型拡散層（コンタクト拡散層）との間の距離が、製造工程の初期に形成した素子分離絶縁膜４の幅で決定されるため、高濃度拡散層３２Ｐ，３３Ｎの形成マスクの重ねずれマージンを考える必要がない。その結果、その重ねずれマージンの分だけ、素子面積を縮小することができるという効果を有する。
【００４６】
実施の形態４．
図８は、この発明にかかる半導体装置の実施の形態４の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態３の半導体装置のダイオード３０のさらに左側に、埋込み酸化膜層２と素子分離絶縁膜４の周囲を絶縁膜サイドウォール５６で囲んだ積層膜を挟んで、Ｐ型シリコン基板１上に高濃度Ｐ型拡散層５５Ｐが形成される構造を有している。つまり、実施の形態３でダイオード３０としていた部分が、そのダイオードとその左側に形成された高濃度Ｐ型拡散層５５Ｐとで、ＰＮＰ型バイポーラトランジスタ５０を構成している。ここでは、高濃度Ｐ型拡散層５３Ｐがエミッタ、Ｎウェル層５２Ｎがベース、Ｐ型シリコン基板１がコレクタとして働く。このときのベースコンタクトは高濃度Ｎ型拡散層５４Ｎとなり、コレクタコンタクトは高濃度Ｐ型拡散層５５Ｐとなり、それぞれＳＯＩ基板表面から接続できる構造となっている。なお、このＰＮＰ型バイポーラトランジスタ５０の構造以外は、実施の形態３と同一であるので、同一の符号を付してその説明を省略している。このような構造によって、ＳＯＩ基板上に形成される寄生バイポーラトランジスタについても、エミッタ／ベース接合をエミッタ底面部に形成することができる。
【００４７】
このＭＯＳトランジスタ１０Ｎとバイポーラトランジスタ５０を備える半導体装置の製造方法は、実施の形態３で説明した製造手順において、高濃度Ｐ型拡散層５５Ｐの形成領域の素子分離絶縁膜４と埋込み酸化膜層２を開口しておき、この開口部について、ＰチャネルＭＯＳトランジスタにおけるソース／ドレイン領域への高濃度Ｐ型不純物注入プロセスを行うようにすればよい。
【００４８】
この実施の形態４によれば、バイポーラトランジスタ５０のエミッタ／ベース接合がエミッタ底面部にできるため、ＰＮ接合ダイオードの場合と同様に、バルクと同じサイズで所望のコレクタ電流を流すことができる。また、ＳＯＩ膜内に形成されるバイポーラトランジスタでは、エミッタとベースとの間の側面部の接合しか利用できないのに比べ、底面部の接合も利用できるため、小さい領域にバイポーラトランジスタを形成することにより、素子を微細化することがきるという効果を有する。
【００４９】
実施の形態５．
図９は、この発明にかかる半導体装置の実施の形態５の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態４の半導体装置のバイポーラトランジスタ形成領域におけるＰ型シリコン基板１に低濃度Ｎ型深ウェル層５１Ｎが形成され、この低濃度Ｎ型深ウェル層５１Ｎ中に高濃度Ｎ型拡散層５５ＮとＰウェル層５２Ｐが形成され、Ｐウェル層５２Ｐにさらに高濃度Ｐ型拡散層５３Ｐと高濃度Ｎ型拡散層５４Ｎが形成される構成を有する。つまり、実施の形態４では、ＰＮＰ型バイポーラトランジスタとなっていた領域がＮＰＮ型バイポーラトランジスタ５０となっている。この場合、高濃度Ｎ型拡散層５４Ｎがエミッタ、Ｐウェル層５２Ｐがベース、低濃度Ｎ型深ウェル層５１Ｎがコレクタとして働く。このとき、ベースコンタクトは高濃度Ｐ型拡散層５３Ｐとなり、コレクタコンタクトは高濃度Ｎ型拡散層５５Ｎとなり、それぞれＳＯＩ基板表面から接続できる構成となっている。なお、この構造以外は、実施の形態３，４と同一であるので、同一の符号を付してその説明を省略している。
【００５０】
このＭＯＳトランジスタ１０Ｎとバイポーラトランジスタ５０を備える半導体装置の製造方法は、実施の形態３で説明した製造手順において、Ｎウェル層３５Ｎを形成する代わりに、高エネルギのイオン注入と熱処理による拡散で低濃度Ｎ型深ウェル層５１Ｎを形成した後に、同様な高エネルギのイオン注入と熱処理による拡散でＰウェル層５２Ｐを形成すればよい。また、高濃度Ｎ型拡散層５５Ｎの形成領域の素子分離絶縁膜４と埋込み酸化膜層２をＰ型シリコン基板１が露出するまで開口しておき、この開口部について、ＮチャネルＭＯＳトランジスタにおけるソース／ドレイン領域への高濃度Ｎ型不純物注入プロセスを行うようにすればよい。
【００５１】
この実施の形態５によれば、実施の形態４の効果に加えて、バイポーラトランジスタのコレクタと基板とがＰＮ接合で分離されているため、基板と異なるコレクタ電位をとることができるという効果を有する。
【００５２】
実施の形態６．
図１０は、この発明にかかる半導体装置の実施の形態６の構造の一例を模式的に示す一部断面図である。この半導体装置は、Ｐ型シリコン基板１のＰ型ＳＯＩ層３Ｐ−Ａ上にＮチャネルＭＯＳトランジスタ１０Ｎと、Ｐ型シリコン基板１上にＩ／Ｏ用の耐圧の高いＮＭＯＳトランジスタ（以下、Ｉ／Ｏ用ＮＭＯＳトランジスタという）７０Ｎとを有し、それぞれが素子分離絶縁膜４によって分離される構造を有している。なお、ＮチャネルＭＯＳトランジスタ（以下、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎと区別するために、ＮチャネルＳＯＩ−ＭＯＳトランジスタという）１０Ｎの構造は、上述した実施の形態１の構造と同一であるので、同一の符号を付してその詳細な説明を省略する。また、ＮチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｎは、特許請求の範囲における第１のＭＯＳトランジスタに相当し、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎは、同じく第２のＭＯＳトランジスタに相当する。
【００５３】
Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎは、埋込み酸化膜層２と素子分離絶縁膜４を除去して露出したＰ型シリコン基板１上に形成されたＰ型シリコンエピ層７５Ｐ上に、ＮＭＯＳトランジスタ１０Ｎのゲート絶縁膜１２よりも厚いゲート絶縁膜７２を有するゲート構造７１が形成され、その両側にソース／ドレイン領域が形成される構造を有する。ゲート構造７１は、Ｐ型シリコンエピ層７５Ｐ上にゲート絶縁膜７２とポリシリコンからなるゲート電極７３が所定の形状に形成され、その側面の周囲を覆うように絶縁膜サイドウォール７４が形成される構造を有する。また、ソース／ドレイン領域には、高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂが形成され、そのゲート構造７１付近にはＮ型エクステンション層７６Ｎ−Ａ，７６Ｎ−Ｂが形成されている。そして、ゲート電極７３、高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂには、電極のコンタクトと配線５Ｊ〜５Ｋが接合される。
【００５４】
また，このＩ／Ｏ用ＮＭＯＳトランジスタ７０Ｎに素子分離絶縁膜４を挟んで、Ｐ型シリコン基板１の電位を固定するための電位固定部９０が形成される。この電位固定部９０は、埋込み酸化膜層２と素子分離絶縁膜４が除去され、Ｐ型シリコン基板１が露出した領域に形成されたＰ型シリコンエピ層にＰ型不純物を高濃度に注入した高濃度Ｐ型拡散層９１Ｐによって形成される。そして、高濃度Ｐ型拡散層９１Ｐには、電極のコンタクトと配線５Ｌが接合される。
【００５５】
このＮＭＯＳトランジスタ１０ＮとＩ／Ｏ用ＮＭＯＳトランジスタ７０Ｎを備える半導体装置の製造方法は、実施の形態１の製造方法における図２−５において、Ｐ型シリコンエピ層３１Ｐの素子分離絶縁膜４を挟んださらに左側にもＰ型シリコンエピ層を形成し、その後、標準的なデュアルゲートプロセスを用いて、図の右側部には薄いゲート絶縁膜１２を形成し、左側には厚いゲート絶縁膜７２を形成したＮチャネルＭＯＳトランジスタ１０Ｎ，７０Ｎをそれぞれ形成すればよい。また、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎの左側に電位固定部９０用の高濃度Ｐ型拡散層９１Ｐを形成すればよい。
【００５６】
この実施の形態６によれば、ＬＳＩ内部のＭＯＳトランジスタはＳＯＩで構成され、低寄生容量のメリットを生かして低電圧で高速動作を実現することができ、一方、基板の電位を高濃度拡散層で構成される電位固定部９０でしっかりと固定できる構造になっているため、Ｉ／Ｏ用のＭＯＳトランジスタは、ソース／ドレイン間の耐圧を高くすることができるという効果を有する。これにより、外部とのインタフェースとなるＩ／Ｏ部のＭＯＳトランジスタでは、ＳＯＩデバイスのボディの電位がフローティングになり易いという影響を排除することができる。
【００５７】
実施の形態７．
図１１は、この発明にかかる半導体装置の実施の形態７の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態６において、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０ＮがＰ型シリコン基板１上に形成されるとともに、ＮチャネルＳＯＩ−ＭＯＳトランジスタがＰチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｐとなっており、体積膨張した埋込み酸化膜層２ＡによってＰチャネルＳＯＩ−ＭＯＳトランジスタ１０ＰのＮ型ＳＯＩ層３Ｎ−Ａの端部が盛り上がった構造を有している。
【００５８】
ＰチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｐは、埋込み酸化膜層２ＡのＮ型ＳＯＩ層３Ｎ−Ａ上にゲート構造１１が形成され、このゲート構造１１を挟んだＮ型ＳＯＩ層３Ｎ−Ａの両側の領域にはソース／ドレイン領域となる高濃度Ｐ型拡散層１５Ｐ−Ａ，１５Ｐ−Ｂが形成される構造を有する。また、Ｎ型ＳＯＩ層３Ｎ−Ａの高濃度Ｐ型拡散層１５Ｐ−Ａ，１５Ｐ−Ｂと隣接する領域には、Ｐ型エクステンション層１５Ｐ−Ａ，１５Ｐ−Ｂが形成されている。ゲート構造１１は、Ｎ型ＳＯＩ層３Ｎ−Ａ上に積層されたゲート絶縁膜１２とポリシリコンからなるゲート電極１３とが所定の形状にされ、その側面部を絶縁膜サイドウォール１４で覆った構造を有する。そして、ゲート電極１３、高濃度Ｐ型拡散層１６Ｐ−Ａ，１６Ｐ−Ｂには、電極のコンタクトと配線５Ａ〜５Ｃが接合される。なお、ＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域の周縁部付近で、埋込み酸化膜層２Ａが体積膨張をしており、これによりＮ型ＳＯＩ層３Ｎ−Ａは、ゲート構造１１が形成される中心部付近で表面が低く、素子分離絶縁膜４との境界付近で表面が高くなるように歪んだ構造となっている。
【００５９】
一方のＩ／Ｏ用ＮチャネルＭＯＳトランジスタ７０Ｎは、素子分離絶縁膜４によって囲まれる領域中の埋込み酸化膜層２Ａと素子分離絶縁膜４が除去されたＰ型シリコン基板１上に形成される。素子分離絶縁膜４で囲まれる領域の中央付近にゲート構造７１が形成され、その両側にソース／ドレイン領域が形成される。ゲート構造７１は、Ｐ型シリコン基板１上に、ＰチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｐのゲート絶縁膜１２よりも厚いゲート絶縁膜７２とポリシリコンからなるゲート電極７３が所定の形状に形成され、その側面を絶縁膜サイドウォール７４によって覆われた構造を有する。また、ソース／ドレイン領域は、ゲート構造７１を挟んだ両側のＰ型シリコン基板１上の領域に高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂを形成し、この高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂとゲート構造７１との境界付近にＮ型エクステンション層７６Ｎ−Ａ，７６Ｎ−Ｂが形成される構造となっている。また、高濃度Ｎ型拡散層７７Ｎ−Ａに隣接して、Ｐ型シリコン基板１の電位を固定するための電位固定部９０が形成される。この電位固定部９０は、埋込み酸化膜層２Ａと素子分離絶縁膜４が除去され、Ｐ型シリコン基板１が露出した領域にＰ型不純物を高濃度に注入した高濃度Ｐ型拡散層９２Ｐによって形成される。そして、ゲート電極７３、高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂおよび高濃度Ｐ型拡散層９２Ｐには、電極のコンタクトと配線５Ｊ〜５Ｌが接合される。
【００６０】
ここで、このような構造を有する半導体装置の製造方法について説明する。図１２−１〜図１２−４は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、実施の形態１の図２−１〜図２−２で説明したように、Ｐ型ＳＯＩ基板に、ＰチャネルＳＯＩ−ＭＯＳトランジスタ１０ＰとＩ／Ｏ用ＮＭＯＳトランジスタ７０Ｎを形成する領域以外に、素子分離絶縁膜４を形成する。このとき、たとえば、トレンチ分離法によって素子分離膜４を形成するときに使用した窒化膜１１０をそのまま残した状態とする（図１２−１）。
【００６１】
ついで、Ｐ型ＳＯＩ基板表面にフォトレジストを形成し、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎと電位固定部９０の形成領域をエッチングするようにフォトレジストをパターニングする。このフォトレジストパターンを用いて、上記それぞれの領域の窒化膜１１０、Ｐ型ＳＯＩ層３Ｐ−Ａ，３Ｐ−Ｂ、および埋込み酸化膜層２をそれぞれ除去してＰ型シリコン基板１を露出させる（図１２−２）。その後、熱酸化によりＰ型ＳＯＩ層３Ｐ−Ａの底端部を酸化する（図１２−３）。これにより、埋込み酸化膜層２はＰ型ＳＯＩ層３Ｐ−Ａの素子分離絶縁膜４と接する領域で体積膨張した埋込み酸化膜層２Ａとなる。そして、埋込み酸化膜層２Ａの体積膨張した部分の上位に形成されたＰ型ＳＯＩ層３Ｐ−Ａと窒化膜１１０は上方へと持ち上げられる構造となる。また、熱酸化により、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎと電位固定部９０が形成される領域に露出させたＰ型シリコン基板１の表面には酸化膜１１１が形成される。このＰ型シリコン基板１の表面に形成された酸化膜１１１と、ＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域上に残された窒化膜１１０とをウエットエッチングなどにより除去する（図１２−４）。
【００６２】
その後、ＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域にＮウェル層を形成するためのイオン注入とアニール処理を行う。そして、標準的なデュアルゲートプロセスにしたがって、図の右側のＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域には薄いゲート絶縁膜１２を形成し、左側のＩ／Ｏ用ＮＭＯＳトランジスタ形成領域には厚いゲート絶縁膜７２を形成し、それぞれＰチャネルＭＯＳトランジスタ１０ＰとＮチャネルトランジスタ７０Ｎを形成することで、図１１に示される半導体装置が得られる。
【００６３】
この実施の形態７によれば、ＳＯＩ層表面が歪むことによって、ＳＯＩ層上に形成されるＭＯＳトランジスタのチャネル部に圧縮応力がかかり、モビリティが向上する。その結果、ＳＯＩ−ＭＯＳトランジスタの動作速度が向上するという効果を有する。一方、シリコン基板上に形成されたＩ／Ｏ用やアナログ用途のＭＯＳトランジスタは、歪を有するＳＯＩ層上には形成されないので、ばらつき増加の原因となる歪は発生しない。このように、速度性能を重視したトランジスタとばらつき低減を考慮したトランジスタを同一基板上で形成することができるという効果を有する。
【産業上の利用可能性】
【００６４】
以上のように、この発明にかかる半導体装置は、ＰＮ接合ダイオード、バイポーラトランジスタ、Ｉ／Ｏ用やアナログ用途のＭＯＳトランジスタと、ＳＯＩ−ＭＯＳトランジスタを含むアナログＬＳＩデバイスに有用である。
【図面の簡単な説明】
【００６５】
【図１】この発明による半導体装置の実施の形態１の構造の一例を模式的に示す一部断面図である。
【図２−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図２−５】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。
【図２−６】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。
【図２−７】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。
【図２−８】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その８）。
【図２−９】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その９）。
【図２−１０】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１０）。
【図２−１１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１１）。
【図３】この発明による半導体装置の実施の形態２の構造の一例を模式的に示す一部断面図である。
【図４−１】この発明による半導体装置の製造方法の手順の一部を模式的に示す断面図である（その１）。
【図４−２】この発明による半導体装置の製造方法の手順の一部を模式的に示す断面図である（その２）。
【図５】この発明による半導体装置の実施の形態３の構造の一例を模式的に示す一部断面図である。
【図６−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図６−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図６−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図６−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図６−５】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。
【図６−６】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。
【図６−７】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。
【図７−１】この実施の形態２の半導体装置の他の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図７−２】この実施の形態２の半導体装置の他の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図８】この発明による半導体装置の実施の形態４の構造の一例を模式的に示す一部断面図である。
【図９】この発明による半導体装置の実施の形態５の構造の一例を模式的に示す一部断面図である。
【図１０】この発明による半導体装置の実施の形態６の構造の一例を模式的に示す一部断面図である。
【図１１】この発明による半導体装置の実施の形態７の構造の一例を模式的に示す一部断面図である。
【図１２−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図１２−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図１２−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図１２−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図１３】ＭＯＳトランジスタとダイオードが集積された従来のＳＯＩデバイスの断面構造を模式的に示す図である。
【符号の説明】
【００６６】
１  Ｐ型シリコン基板
２，２Ａ  埋込み酸化膜層
３Ｎ−Ａ  Ｎ型ＳＯＩ層
３Ｐ−Ａ，３Ｐ−Ｂ，Ｃ  Ｐ型ＳＯＩ層
４  素子分離絶縁膜
５Ａ〜５Ｌ  配線
１０Ｎ  ＮチャネルＭＯＳトランジスタ
１０Ｐ  ＰチャネルＭＯＳトランジスタ
１１，７１  ゲート構造
１２，７２  ゲート絶縁膜
１３，７３  ゲート電極
１４，３６，５６，７４  絶縁膜サイドウォール
１５Ｎ−Ａ，１５Ｎ−Ｂ，７６Ｎ−Ａ，７６Ｎ−Ｂ  Ｎ型エクステンション層（Ｎ型拡散層）
１５Ｐ−Ａ，１５Ｐ−Ｂ  Ｐ型エクステンション層（Ｐ型拡散層）
１６Ｎ−Ａ，１６Ｎ−Ｂ，３３Ｎ，５４Ｎ，５５Ｎ，７７Ｎ−Ａ，７７Ｎ−Ｂ  高濃度Ｎ型拡散層
３０  ダイオード
３１  シリコンエピ層
３１Ｎ  Ｎ型シリコンエピ層
３１Ｐ  Ｐ型シリコンエピ層
３２Ｐ，５３Ｐ，５５Ｐ，９１Ｐ，９２Ｐ  高濃度Ｐ型拡散層
３４  絶縁膜
３５Ｎ，３７Ｎ  Ｎウェル層
５０  バイポーラトランジスタ
５１Ｎ  Ｎ型深ウェル層
５２Ｎ  Ｎウェル層
５２Ｐ  Ｐウェル層
７０  Ｉ／Ｏ用ＭＯＳトランジスタ
９０  電位固定部
【図１】
2007042760.tif 000003
【図２−１】
2007042760.tif 000004
【図２−２】
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【図２−３】
2007042760.tif 000006
【図２−４】
2007042760.tif 000007
【図２−５】
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【図２−６】
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【図２−７】
2007042760.tif 000010
【図２−８】
2007042760.tif 000011
【図２−９】
2007042760.tif 000012
【図２−１０】
2007042760.tif 000013
【図２−１１】
2007042760.tif 000014
【図３】
2007042760.tif 000015
【図４−１】
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【図４−２】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２−１】
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【図１２−２】
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【図１２−３】
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【図１２−４】
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【図１３】
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