(57)【要約】【課題】静電気防止のためのアレイ基板及びこれを具備した表示装置を提供する。【解決手段】ゲート配線にゲート信号を出力するゲート回路部、ゲート回路部と隣接するように形成され、ゲート回路部の駆動を開始させる開始信号を伝達する第１信号配線、第１信号配線の一側に形成され、ゲート回路部の出力を制御する制御信号を伝達する第２信号配線、ゲート回路部と第２信号配線を電気的に接続し、第１信号配線と交差する第１連結配線を含む第１連結配線を備える表示装置を構成する。【選択図】図１
2007004160.tif 000002
【特許請求の範囲】
【請求項１】
ゲート配線とソース配線によって定義される複数の画素部と、
前記ゲート配線にゲート信号を出力するゲート回路部と、
前記ゲート回路部と隣接するように配置され、前記ゲート回路部の駆動を開始させる開始信号を伝達する第１信号配線と、
前記第１信号配線の一側に配置され、前記ゲート回路部の出力を制御する制御信号を伝達する第２信号配線と、
前記ゲート回路部と第２信号配線とを電気的に接続し、前記第１信号配線と交差する第１連結配線と、
を含むことを特徴とするアレイ基板。
【請求項２】
前記第１信号配線の前記一側に配置され、前記ゲート回路部の駆動電圧を伝達する第３信号配線と、
前記ゲート回路部と第３信号配線とを電気的に接続し、前記第１信号配線と交差する第２連結配線と、
を更に含むことを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記第２信号配線は、前記第１信号配線と前記第３信号配線との間に形成されることを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記ゲート回路部は、互いに従属的に接続された複数のステージを含むことを特徴とする請求項１に記載のアレイ基板。
【請求項５】
前記第２信号配線は、前記ステージのうち、奇数番目のステージに印加される第１クロック信号を伝達することを特徴とする請求項４に記載のアレイ基板。
【請求項６】
前記第１連結配線は、それぞれの奇数番目のステージと電気的に接続され、前記第１クロック信号を前記それぞれの奇数番目のステージに伝達することを特徴とする請求項５に記載のアレイ基板。
【請求項７】
前記第２信号配線は、前記ステージのうち、偶数番目のステージに印加される前記第２クロック信号を伝達することを特徴とする請求項４に記載のアレイ基板。
【請求項８】
前記第１連結配線は、それぞれの偶数番目のステージと電気的に接続され、前記第２クロック信号を前記それぞれの偶数番目のステージに伝達することを特徴とする請求項７に記載のアレイ基板。
【請求項９】
前記第３信号配線は、前記ステージに前記ゲート信号のローレベルを決定するゲートオフ電圧を伝達することを特徴とする請求項４に記載のアレイ基板。
【請求項１０】
前記第２連結配線は、それぞれのステージと電気的に接続され、前記ゲートオフ電圧を前記それぞれのステージに伝達することを特徴とする請求項９に記載のアレイ基板。
【請求項１１】
前記第１信号配線〜第３信号配線は、前記ソース配線と同一の金属層で形成されることを特徴とする請求項１に記載のアレイ基板。
【請求項１２】
前記第１連結配線及び第２連結配線は、前記ゲート配線と同一の金属層で形成することを特徴とする請求項１に記載のアレイ基板。
【請求項１３】
それぞれの画素部は、ゲート配線とソース配線に接続されたスイッチング素子を含み、
前記スイッチング素子とゲート回路部は、アモルファスシリコン薄膜トランジスタを含むことを特徴とする請求項１に記載のアレイ基板。
【請求項１４】
ゲート配線とソース配線によって定義される複数の画素部と、
前記ゲート配線にゲート信号を出力する複数のステージを含むゲート回路部と、
前記ゲート回路部と隣接するように形成され、前記ゲート回路部の駆動を開始させる開始信号を伝達する開始信号配線と、
前記開始信号配線の一側に形成され、前記ステージの出力を制御するクロック信号を伝達するクロック配線と、
前記クロック信号配線の一側に形成され、前記ゲート回路部の駆動電圧を伝達する電圧配線と、
前記ゲート回路部とクロック信号配線とを電気的に接続し、前記開始信号配線と交差するように形成された第１連結配線と、
前記ゲート回路部と電圧配線を電気的に接続し、前記開始信号配線と交差するように形成された第２連結配線と、
を含むことを特徴とするアレイ基板。
【請求項１５】
第１基板と、
前記第１基板と結合して液晶層を収容し、表示領域に複数の画素部が形成され、周辺領域に前記画素部にゲート信号を出力するゲート回路部と、ゲート回路部に駆動信号を伝達する信号配線と、前記ゲート回路部と信号配線とを接続する連結配線が形成された第２基板を含み、
前記信号配線のうち、前記開始信号を伝達する第１信号配線は、前記ゲート回路部に隣接し、前記連結配線と交差するように形成されることを特徴とする表示装置。
【請求項１６】
前記信号配線は、
前記第１信号配線の一側に形成され、前記ゲート回路部の出力を制御する制御信号を伝達する第２信号配線と、
前記第２信号配線の一側に形成され、前記ゲート回路部の駆動電圧を伝達する第３信号配線と、
を更に含むことを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記信号配線は、
前記ゲート回路部と第２信号配線とを電気的に接続する第１連結配線と、
前記ゲート回路部と第３信号配線とを電気的に接続する第２連結配線と、
を更に含むことを特徴とする請求項１５に記載の表示装置。
【請求項１８】
前記ゲート回路部は、互いに従属的に接続された複数のステージを含み、
前記第２信号配線は、前記ステージのうち、奇数番目のステージに印加される第１クロック信号を伝達し、
前記第１連結配線は、それぞれの奇数番目のステージと電気的に接続されることを特徴とする請求項１７に記載の表示装置。
【請求項１９】
前記第２信号配線は、前記ステージのうち、偶数番目のステージに印加される前記第２クロック信号を伝達し、
前記第１連結配線は、それぞれの偶数番目のステージと電気的に接続されることを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記第３信号配線は、前記ステージに前記ゲート信号のローレベルを決定するゲートオフ電圧を伝達し、
前記第２連結配線は、それぞれのステージと電気的に接続されることを特徴とする請求項１８に記載の表示装置。
【請求項２１】
前記ゲート回路部は、
前記ゲート配線のうち、奇数番目のゲート配線にゲート信号を出力する第１ゲート回路部と、
前記ゲート配線のうち、偶数番目のゲート配線にゲート信号を出力する第２ゲート回路部と、
を含むことを特徴とする請求項１７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板及びこれを具備した表示装置に関わり、より詳細には静電気防止のためのアレイ基板及びこれを具備した表示装置に関する。
【背景技術】
【０００２】
一般的に液晶表示装置は、互いに向い合うアレイ基板及び対向基板と、これら基板の間に介在する液晶層を含む液晶表示パネルと、液晶表示パネルを駆動する駆動装置を含む。
アレイ基板は、複数のゲート配線と複数のデータ配線と、ゲート配線とデータ配線がそれぞれ接続されたスイッチング素子（ＴＦＴ）を含む。
液晶表示パネルの製造工程時、工程上で発生する静電気が液晶表示パネルに形成された金属配線に流入する。このような静電気は、配線の断線及び短絡のような配線不良を招き、また、スイッチング素子（ＴＦＴ）を損傷するなどの不良を招く。
【０００３】
最近、液晶表示装置のサイズを減少する方案として、ゲート配線に印加されるゲート信号を出力するゲート駆動回路を液晶表示パネルに集積する技術が用いられている。ゲート駆動回路は、複数のステージが従属的に接続された１つのシフトレジスタに形成される。
この場合、液晶表示パネルには、ゲート駆動回路は勿論、ゲート駆動回路を駆動するための駆動信号が印加される信号配線が付加的に形成されることによって、既存の液晶表示パネルより更に静電気に弱いという短所を有する。
【０００４】
特に、ゲート駆動回路の駆動の始まる垂直開始信号（ＳＴＶ）が印加される配線と接続されたステージが静電気による不良が多く発生するという問題点を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的な課題は、このような従来の問題点を解決するためのものであって、本発明の目的は、製造工程時に流入される静電気による不良を防止するためのアレイ基板を提供することにある。
本発明の他の目的は、アレイ基板を含む表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記本発明の目的を実現するための一実施例によるアレイ基板は、複数の画素部、ゲート回路部、第１信号配線、第２信号配線及び第１連結配線を含む。前記画素部は、ゲート配線とソース配線によって定義される。前記ゲート回路部は、前記ゲート配線にゲート信号を出力する。前記第１信号配線は、前記ゲート回路部と隣接するように配置され、前記ゲート回路部の駆動を開始させる開始信号を伝達する。前記第２信号配線は、前記第１信号配線の一側に配置され、前記ゲート回路部の出力を制御する制御信号を伝達する。前記第１連結配線は、前記ゲート回路部と第２信号配線とを電気的に接続し、前記第１信号配線と交差する第１連結配線を含む。
【０００７】
本発明の目的を実現するための他の実施例によるアレイ基板は複数の画素部、ゲート回路部、開始信号配線、クロック信号配線、電圧配線、第１連結配線及び第２連結配線を含む。前記画素部は、ゲート配線とソース配線によって定義される。前記ゲート回路部は、  前記ゲート配線にゲート信号を出力する複数のステージを含む。前記開始信号配線は、前記ゲート回路部と隣接するように形成され、前記ゲート回路部の駆動を開始させる開始信号を伝達する。前記クロック信号配線は、前記開始信号配線の一側に形成され、前記ステージの出力をクロック信号に伝達する。前記電圧配線は、前記クロック信号配線の一側に形成され、前記ゲート回路部の駆動電圧を伝達する。前記第１連結配線は、前記ゲート回路部とクロック信号配線を電気的に接続し、前記開始信号配線と交差する。前記第２連結配線は、前記ゲート回路部と前記電圧配線とを電気的に接続し、前記開始信号配線と交差する。
【０００８】
前記本発明の他の目的を実現するための表示装置は、第１基板及び第２基板を含む。前記第２基板は、前記第１基板と結合して液晶層を収容し、表示領域に複数の画素部が形成され、周辺領域に前記画素部にゲート信号を出力するゲート回路部と、前記ゲート回路部に駆動信号を伝達する信号配線と、前記ゲート回路部と信号配線とを接続する連結配線が形成される。前記信号配線のうち、前記開始信号を伝達する第１信号配線は、前記ゲート回路部に隣接し、前記連結配線と交差するように形成される。
【０００９】
このようなアレイ基板及びこれを具備した表示装置によると、開始信号配線を他の金属層に形成された連結配線と重ねることで配線抵抗を大きくして静電気から前記開始信号配線と接続されたゲート回路部を保護することができる。
【発明の効果】
【００１０】
これによって、開始信号配線を他の金属層で形成された連結配線と重なることで配線抵抗を大きくして静電気から開始信号配線と連結されたゲート回路部を保護することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して、本発明をより詳細に説明する。
図１は、本発明の実施例によるアレイ基板に対する概略的な平面図である。
図１に示すように、アレイ基板１００は、表示領域（ＤＡ）と表示領域（ＤＡ）を囲む周辺領域で構成される。
表示領域（ＤＡ）には、複数のゲート配線（ＧＬ）と、複数のソース配線（ＤＬ）と、ゲート配線とソース配線によって定義される複数の画素部（Ｐ）が形成される。
【００１２】
それぞれの画素部（Ｐ）には、ゲート配線（ＧＬ）とソース配線（ＤＬ）に接続されたスイッチング素子（ＴＦＴ）と、スイッチング素子（ＴＦＴ）に接続された画素電極（ＰＥ）が形成される。図示していないが、画素部（Ｐ）には、ストレージキャパシタの共通電極であるストレージ共通配線が形成される。
周辺領域は、第１周辺領域（ＰＡ１）と第２周辺領域（ＰＡ２）を含む。
【００１３】
第１周辺領域（ＰＡ１）には、第１パッド部１１０と第２パッド部１２０が形成される。第１パッド部１１０には、ソース配線（ＤＬ）の一端部から延長されて形成された複数のパッド１１１を含む。第１パッド部１１０には、画素部（Ｐ）に駆動信号を出力する駆動チップが実装され、駆動信号は、画素部（Ｐ）に印加されるデータ信号を含む。
第２パッド部１２０は、第１パッド部１１０に実装された駆動チップに外部装置から提供される外部信号を伝達するための可撓性印刷回路基板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ；ＦＰＣＢ）の出力端子が接続される。
【００１４】
第２周辺領域（ＰＡ２）には、ゲート配線（ＧＬ）にゲート信号を出力するゲート回路部１３０と、ゲート回路部１３０に印加されるゲート制御信号を伝達する信号配線部１４０と、ゲート回路部１３０と信号配線部１４０とを接続する連結配線部１６０が形成される。
ゲート回路部１３０は、ゲート配線（ＧＬ）に対応する複数のステージが従属的に接続されたシフトレジスタである。
【００１５】
信号配線部１４０は、ソース金属物質であって、ソース配線と平行な方向に形成された第１〜第５信号配線（１４１、１４２、１４３、１４４、１４５）を含む。
第１信号配線１４１は、ゲート信号のハイレベルを決定する第１ゲート電圧（ＶＤＤ）を伝達し、第２信号配線１４２は、ゲート回路部１３０の駆動を始める制御信号である垂直開始信号（ＳＴＶ）を伝達する。第２信号配線１４２は、ゲート回路部１３０の一番目のステージ及び最後のステージと接続される。
【００１６】
第３信号配線１４３は、奇数番目のゲート信号の出力を制御する第１クロック信号（ＣＫ）を伝達し、第４信号配線１４４は、偶数番目のゲート信号の出力を制御する第２クロック信号（ＣＫＢ）を伝達する。第５信号配線１４５は、ゲート信号のローレベルを決定する第２ゲート電圧（ＶＳＳ）を伝達する。
第１信号配線１４１はゲート回路部１３０に隣接し、第２信号配線１４２は第１信号配線１４１に隣接し、第３信号配線１４３は第２信号配線１４２に隣接し、第４信号配線１４４は第３信号配線１４３に隣接し、第５信号配線１４５は第４信号配線１４４に隣接する。
【００１７】
第１〜第５信号配線（１４１、１４２、１４３、１４４、１４５）の一端部には、第１〜第５パッド（１２１、１２２、１２３、１２４、１２５）が形成されており、この第１〜第５パッド（１２１、１２２、１２３、１２４、１２５）は第１周辺領域（ＰＡ１）に形成された第２パッド部１２０に含まれる。
連結配線部１６０は、望ましくはソース金属物質と異なる層に形成されたゲート金属物質で形成され、ゲート配線と平行方向に形成される。即ち、連結配線部１６０は、信号配線部１４０と交差する方向に延長される。
【００１８】
連結配線部１６０は、第１〜第５信号配線（１４１、１４２、１４３、１４４、１４５）とゲート回路部１３０を電気的に接続する複数の連結配線部を含む。例えば、第１連結配線部は、１番目のステージの入力端子と第１〜第５信号配線とを接続する。
これによって、連結配線部１６０は、垂直開始信号（ＳＴＶ）が伝達される第２信号配線１４２と交差する方向に形成される。即ち、ソース金属物質で形成された第２信号配線１４２は、ゲート金属物質で形成された連結配線部１６０の一部と重なる構造を有する。
【００１９】
したがって、第２信号配線１４２は、連結配線部１６０と重なる部分でキャパシタンスが増加することによって第２信号配線１４２に流入した静電気を分散させる。結果的に、第２信号配線１４２と接続される部分の電子素子を静電気から保護する。
図２は、図１に示したアレイ基板の拡大平面図である。
図１〜図２に示すように、アレイ基板１００は、第１周辺領域（ＰＡ１）及び第２周辺領域（ＰＡ２）と表示領域（ＤＡ）で構成される。
【００２０】
第２周辺領域（ＰＡ２）には、ゲート回路部１３０の複数のステージ（ＳＲＣ２ｋ−１、ＳＲＣ２ｋ）と、信号配線部１４０及び複数のステージ（ＳＲＣ２ｋ−１、ＳＲＣ２ｋ）と信号配線部１４０を電気的に接続する複数の連結配線部（１６１、１６２）を含む。
複数のステージ（ＳＲＣ２ｋ−１、ＳＲＣ２ｋ）は、ゲート金属パターンで形成されたゲート電極とソースパターンで形成されたソースドレイン電極及びアモルファスシリコン（ａ−Ｓｉ）で形成されたチャンネル層を含む複数の薄膜トランジスタで形成される。
【００２１】
信号配線部、即ち、第１〜第５信号配線（１４１、１４２、１４３、１４４、１４５）は、ソース金属パターンで表示領域（ＤＡ）のソース配線（ＤＬ）と同一の方向に延長して形成される。
信号配線のうち、垂直開始信号（ＳＴＶ）を伝達する第２信号配線１４２は、第１信号配線１４１に隣接するように形成される。第１及び第２クロック信号（ＣＫ、ＣＫＢ）を伝達する第３〜第５信号配線（１４３、１４４、１４５）は、第２信号配線１４２の一側に順に形成される。図示したように、第２信号配線１４２は、ゲート回路部１３０と第３信号配線１４３との間に形成される。
【００２２】
また、第２信号配線１４２の配線幅（Ｗ）は約６０μｍである。
連結配線部（１６１、１６２）は、望ましくはゲート金属パターンで表示領域（ＤＡ）のゲート配線（ＧＬ）と同一の方向に延長して形成される。連結配線部１６１、１６２は、信号配線部１４０と複数のステージ（ＳＲＣ２ｋ−１、ＳＲＣ２ｋ）それぞれを電気的に接続する。
【００２３】
具体的に、奇数番目のステージ（ＳＲＣ２ｋ−１）には、第１信号配線１４１に伝達される第１ゲート電圧（ＶＤＤ）と第５信号配線１４５に伝達される第２ゲート電圧（ＶＳＳ）及び第３信号配線１４３に伝達される第１クロック信号（ＣＫ）が印加される。
これによって、奇数番目のステージ（ＳＲＣ２ｋ−１）と信号配線部１４０を電気的に接続する第１連結配線部１６１は、第１〜第３連結配線（１６１ａ、１６１ｂ、１６１ｃ）を含む。
【００２４】
第１連結配線１６１ａは、第１信号配線１４１から延長され、奇数番目のステージ（ＳＲＣ２ｋ−１）の入力端子に接続される。第２連結配線１６１ｂは、コンタクト部Ｃ１１を通じて第５信号配線１４５と電気的に接続され、奇数番目のステージ（ＳＲＣ２ｋ−１）の入力端子に接続される。第３連結配線１６１ｃは、コンタクト部Ｃ１２を通じて第３信号配線１４３と電気的に接続され、奇数番目のステージ（ＳＲＣ２ｋ−１）の入力端子に接続される。
【００２５】
ここで、第１連結配線１６１ａは、第１信号配線１４１から延長されたソース金属パターンで形成することを例にしたが、勿論、ゲート金属パターンで形成することもできる。
一方、偶数番目のステージ（ＳＲＣ２ｋ）には、第１信号配線１４１に伝達される第１ゲート電圧（ＶＤＤ）と第５信号配線１４５に伝達される第２ゲート電圧（ＶＳＳ）及び第４信号配線１４４に伝達される第２クロック信号（ＣＫＢ）が印加される。
【００２６】
これによって、偶数番目のステージ（ＳＲＣ２ｋ）と信号配線部１４０とを電気的に接続する第２連結配線部１６２は、第１〜第３連結配線（１６２ａ、１６２ｂ、１６２ｃ）を含む。
第１連結配線１６２ａは、第１信号配線１４１から延長されて偶数番目のステージ（ＳＲＣ２ｋ）の入力端子と接続される。第２連結配線１６２ｂは、コンタクト部（Ｃ２１）を通じて第５信号配線１４５と電気的に接続され、偶数番目のステージ（ＳＲＣｋ２）の入力端子に接続される。第３連結配線１６２ｃは、コンタクト部（Ｃ２２）を通じて第４信号配線１４４と電気的に接続され、偶数番目のステージ（ＳＲＣ２ｋ）の入力端子に入力される。
【００２７】
ここで、第１連結配線１６２ａは、第１信号配線１４１から延長されたソース金属パターンで形成することを例にしたが、勿論、ゲート金属パターンで形成することもできる。
結果的に、垂直開始信号（ＳＴＶ）を伝達する第２信号配線１４２は、奇数番目のステージ（ＳＲＣ２ｋ）の連結配線のうち、第２連結配線１６１ｂ及び第３連結配線１６１ｃと重なる。また、第２信号配線１４２は、偶数番目のステージ（ＳＲＣｋ２）の連結配線のうち、第２連結配線１６２ｂ及び第３連結配線１６２ｃと重なる。
【００２８】
これによって、第２信号配線１４２は、複数のステージにそれぞれ接続される第２連結配線及び第３連結配線によって配線抵抗が増加する。配線抵抗が増加することによって、第２信号配線に流入する静電気を分散させることで、第２信号配線と接続される一番目のステージ及び最後のステージを静電気から保護する。
表示領域（ＤＡ）には、複数の画素部（Ｐ２ｋ−１、Ｐ２ｋ）が形成される。
【００２９】
２ｋ−１番目の画素部（Ｐ２ｋ）には、奇数番目のステージ（ＳＲＣ２ｋ−１）の出力端子と接続された２ｋ−１番目のゲート配線（ＧＬ２ｋ−１）と電気的に接続された第１スイッチング素子（ＴＦＴ１）が形成される。
具体的に、第１スイッチング素子１７０は、２ｋ−１番目のゲート配線（ＧＬ２ｋ−１）と接続された第１ゲート電極１７１とソース配線（ＤＬ）と接続された第１ソース電極１７３及び第１画素電極１７６と第１コンタクトホール１７５を通じて電気的に接続された第１ドレイン電極１７４を含む。第１スイッチング素子１７０は、第１ゲート電極１７１と、第１ソース電極１７３と第１ドレイン電極１７４との間に形成された第１チャンネル部１７２を含む。
【００３０】
一方、２ｋ番目の画素部（Ｐ２ｋ）には、偶数番目のステージ（ＳＲ２ｋ）の出力端子と接続された２ｋ番目のゲート配線（ＧＬ２ｋ）と電気的に接続された第２スイッチング素子１８０が形成される。
第２スイッチング素子１８０は、２ｋ番目のゲート配線（ＧＬ２ｋ）に接続された第２ゲート電極１８１と、ソース配線（ＤＬ）に接続された第２ソース電極１８３及び第１画素電極１８６と第２コンタクトホール１８５を通じて電気的に接続された第２ドレイン電極１８４を含む。第２スイッチング素子１８０は、第２ゲート電極１８１と、第２ソース電極１８３と第２ドレイン電極１８４との間に形成された第２チャンネル部１８２を含む。
【００３１】
図３は、図２のI-I'線に沿って見たアレイ基板の断面図である。
図１〜図３に示すように、アレイ基板１００は、表示領域（ＤＡ）と周辺領域（ＰＡ１、ＰＡ２）に定義されるベース基板１０１を含む。
ベース基板１０１上にゲート金属層を形成した後、パターニングしてゲート金属パターンを形成する。ゲートパターンは、ゲート配線（ＧＬ２ｋ−１、ＧＬ２ｋ）と、ゲート回路部１３０のゲート金属パターンと、連結配線部１６０の第２連結配線及び第３連結配線（１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃ）を含む。
【００３２】
第２連結配線及び第３連結配線（１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃ）のそれぞれの一端部には、複数のコンタクトホールを含むコンタクト部（Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２）が形成される。コンタクト部（Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２）を通じて後述する第３信号配線〜第５信号配線（１４３、１４４、１４５）と第２連結配線及び第３連結配線（１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃ）が電気的に接続される。
【００３３】
ゲート金属パターンが形成されたベース基板１０１上にゲート絶縁層１０２を形成する。
ゲート絶縁層１０２が形成されたベース基板１０１上にチャンネル層を形成しパターニングして第１チャンネル部１７２及び第２チャンネル部１８２を形成する。チャンネル層は、アモルファスシリコン層で形成された活性層（１７２ａ、１８２ａ）とインシツドープされたｎ＋アモルファスシリコン層で形成された接触層（１７２ａ、１８２ａ）を含む。
【００３４】
第１チャンネル部１７２及び第２チャンネル部１８２が形成されたベース基板１０１上にソース金属層を形成し、パターニングしてソース金属パターンを形成する。
ソース金属パターンは、ソース配線（ＤＬ）と、第１ソース電極１７３と第２ソース電極１８３と、第１ドレイン電極１７４及び第２ドレイン電極１８４と、ゲート回路部１３０のソース金属パターン及び第１信号配線〜第５信号配線（１４１、１４２、１４３、１４４、１４５）を含む。また、第１信号配線１４１から延長され、それぞれのステージ（ＳＲＣ２ｋ−１、ＳＲＣ２ｋ）の入力端子に接続された第１連結配線（１６１ａ、１６２ａ）を含む。
【００３５】
したがって、垂直開始信号（ＳＴＶ）が伝達される第２信号配線１４２の下に、第２連結配線及び第３連結配線（１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃ）を形成することによって、第２信号配線１４２の配線抵抗が大きくなる。このように第２信号配線１４２の配線抵抗が大きくなることによって、静電気から第２信号配線１４２と接続されたステージを保護することができる。
【００３６】
第１ソース電極１７３及びドレイン電極１７４をマスクを用いて第１チャンネル部１７２の抵抗性接触層１７２ｂを除去して、第１スイッチング素子１７０のチャンネル領域を定義する。また、第１ソース電極１８３及びドレイン電極１８４をマスクを用いて第２チャンネル部１８２の抵抗性接触層１８２ｂを除去して、第２スイッチング素子１８０のチャンネル領域を定義する。
【００３７】
ソース金属パターンが形成されたベース基板１０１上にパッシベーション層１０３を形成する。第１ドレイン電極１７４及び第２ドレイン電極１８４上に形成されたパッシベーション層１０３の一部分を除去して第１コンタクトホール１７５及び第２コンタクトホール１８５を形成する。図示していないが、ゲート回路部１３０に形成された複数のスイッチング素子間の接続のための複数のコンタクトホールが形成される。
【００３８】
第１コンタクトホール１７５及び第２コンタクトホール１８５が形成されたベース基板１０１上に画素電極層を形成しパターニングして、第１画素電極１７６及び第２画素電極１８６を形成する。画素電極層は、透明な導電性物質であって、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）またはインジウムスズ亜鉛酸化物を含む。
図４は、図１に示したゲート回路部に対する詳細なブロック図である。
【００３９】
図４に示すように、ゲート回路部１３０は、互いに従属的に接続された複数のステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ＋１）で構成された１つのシフトレジスタである。ゲート回路部１３０の一側部には、ゲート回路部１３０を駆動する駆動信号が伝達される信号配線部１４０が形成される。
信号配線部１４０は、ゲート回路部１３０の駆動信号に対応して第１ゲート電圧（ＶＤＤ）が伝達される第１信号配線１４１と、垂直開始信号（ＳＴＶ）が伝達される第２信号配線１４２と、第１クロック信号（ＣＫ）が伝達される第３信号配線１４３と、第２クロック信号（ＣＫＢ）が伝達される第４信号配線１４４及び第２ゲート電圧（ＶＳＳ）が伝達される第５信号配線１４５を含む。
【００４０】
複数のステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ＋１）は、ｎ個の駆動ステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ）と１つのダミーステージ（ＳＲＣ＿ｎ＋１）で構成される。
各ステージ（ＳＲＣ＿１）は、入力端子（ＩＮ）、クロック端子（ＣＫ）、制御端子（ＣＴ）、第１出力端子（ＧＯＵＴ）及び第２出力端子（ＳＯＵＴ）を含む。クロック端子（ＣＫ）には、第１クロック（ＣＫ）または第２クロック信号（ＣＫＢ）が提供される。
【００４１】
即ち、第１クロック信号（ＣＫ）は、複数のステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ＋１）のうち、奇数番目のステージ（ＳＲＣ＿１、ＳＲＣ＿３…、ＳＲＣ＿ｎ＋１）に提供され、第２クロック信号（ＣＫＢ）は、偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、…、ＳＲＣ＿ｎ）に提供される。
奇数番目のステージ（ＳＲＣ＿１、ＳＲＣ＿３、…、ＳＲＣ＿ｎ−１）それぞれの第１出力端子（ＧＯＵＴ）は、第１クロック信号（ＣＫ）に応答して奇数番目のゲート信号（Ｇ１、Ｇ３、…、Ｇｎ−１）を出力し、偶数番目のステージ（ＳＲＣ＿２、ＳＲＣ４、…ＳＲＣ＿ｎ）それぞれの第１出力端子（ＧＯＵＴ）は、第２クロック信号（ＣＫＢ）に応答して偶数番目のゲート信号（Ｇ２、Ｇ４、…Ｇｎ）を出力する。
【００４２】
即ち、ｎ個のステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ）それぞれの第１出力端子（ＧＯＵＴ）は、表示領域（ＤＡ）に設けられたｎ個の奇数番目のゲートライン（ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１）に一対一に対応するように接続される。したがって、ｎ個のステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ）の第１出力端子（ＧＯＵＴ）から出力されたゲート信号は、奇数番目のゲートライン（ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１）に順に印加される。ここで、ダミーステージ（ＳＲＣ＿ｎ＋１）の第１出力端子（ＧＯＵＴ）は、対応するゲートラインが存在しないため、フローティング状態に維持される。
【００４３】
奇数番目のステージ（ＳＲＣ＿１、ＳＲＣ＿３、…、ＳＲＣ＿ｎ＋１）それぞれの第２出力端子（ＳＯＵＴ）は、第１クロック信号（ＣＫ）をステージ制御信号に出力し、偶数番目のステージ（ＳＲＣ２、ＳＲＣ４、…、ＳＲＣ＿ｎ）それぞれの第２出力端子（ＳＯＵＴ）は、前記第２クロック信号（ＣＫＢ）をステージ制御信号に出力する。
具体的に、現在ステージ（ＳＲＣ＿１）の入力端子（ＩＮ）は、前ステージの第２出力端子（ＳＯＵＴ）から出力された制御信号を受信し、制御端子（ＣＴ）は、後ステージの第２出力端子（ＳＯＵＴ）から出力された制御信号を受信する。
【００４４】
ここで、１番目のステージ（ＳＲＣ＿１）の前ステージが存在しないので、１番目のステージ（ＳＲＣ＿１）の入力端子（ＩＮ）には、垂直開始信号（ＳＴＶ）が印加される。
また、ダミーステージ（ＳＲＣ＿ｎ＋１）の後ステージが存在しないので、ダミーステージ（ＳＲＣ＿ｎ＋１）の制御端子（ＣＴ）には、垂直開始信号（ＳＴＶ）が印加される。したがって、１番目のステージ（ＳＲＣ＿１）と最後のステージ（ＳＲＣ＿ｎ＋１）には垂直開始信号（ＳＴＶ）が印加される。
【００４５】
一方、各ステージ（ＳＲＣ＿１〜ＳＲＣ＿ｎ＋１）は、ゲート信号のハイレベルを決定する第１ゲート電圧（ＶＤＤ）が印加される第１電圧端子（ＶＤＤ）と、ゲート信号のローレベルを決定する第２ゲート電圧（ＶＳＳ）が印加される第２電圧端子（ＶＳＳ）を更に含む。
図５は、図４に示した各ステージの内部回路図である。
【００４６】
図５を参照すると、各ステージは、第１プルアップ部１３１、第２プルアップ部１３２、第１プルダウン部１３３、第２プルダウン部１３４、プルアップ駆動部１３５及びプルダウン駆動部１３６を含む。
第１プルアップ部１３１は、クロック端子（ＣＫ）に提供されるクロック信号（ＣＫまたはＣＫＢ）に応答して第１出力端子（ＧＯＵＴ）にゲート信号を出力する。第２プルアップ部１３２は、クロック端子（ＣＫ）に入力されるクロック信号（ＣＫまたはＣＫＢ）に応答して制御信号を第２出力端子（ＳＯＵＴ）に出力する。
【００４７】
第１プルアップ部１３１は、ゲート電極が第１ノード（Ｎ１）に接続され、ソース電極がクロック端子（ＣＫ）に接続され、ドレイン電極が第１出力端子（ＧＯＵＴ）に接続された第１トランジスタ（ＮＴ１）で構成される。第２プルアップ部１３２は、ゲート電極が第１ノード（Ｎ１）に接続され、ソース電極がクロック端子（ＣＫ）に接続され、ドレイン電極が第２出力端子（ＳＯＵＴ）に接続された第２トランジスタ（ＮＴ２）で構成される。
【００４８】
第１プルダウン部１３３は、第１プルアップ部１３１がターンオフすた後にターンオンし、第１出力端子（ＧＯＵＴ）から出力されるゲート信号を放電し、第２プルダウン部１３４は、第２プルアップ部（１３２）がターンオフした後にターンオンし、第２出力端子（ＳＯＵＴ）から出力される制御信号を放電する。
第１プルダウン部１３３は、ゲート電極が第２ノード（Ｎ２）に接続され、ドレイン電極が第１出力端子（ＧＯＵＴ）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に接続された第３トランジスタ（ＮＴ３）で構成される。第２プルダウン部１３４は、ゲート電極が第２ノード（Ｎ２）に接続され、ドレイン電極が第２出力端子（ＳＯＵＴ）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に連結された第４トランジスタ（ＮＴ４）で構成される。
【００４９】
プルアップ駆動部１３５は、第５〜第７トランジスタ（ＮＴ５、ＮＴ６、ＮＴ７）で構成され、第１プルアップ部１３１及び第２プルアップ部１３２をターンオンさせる。
第５トランジスタ（Ｎ５）は、ゲート電極が入力端子（ＩＮ）に接続され、ドレイン電極が第１電圧端子（ＶＤＤ）に接続され、ソース電極が第１ノード（Ｎ１）に接続される。第６トランジスタ（ＮＴ６）は、ゲート電極とドレイン電極が第１電圧端子（ＶＤＤ）に接続され、ソース電極が第３ノード（Ｎ３）に接続される。第７トランジスタ（ＮＴ７）は、ゲート電極が第１ノード（Ｎ１）に接続され、ドレイン電極が第３ノード（Ｎ３）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に接続される。
【００５０】
プルダウン駆動部１３６は、第８及び第１２トランジスタ（ＮＴ８、ＮＴ９、ＮＴ１０、ＮＴ１１、ＮＴ１２）で構成され、第１プルアップ部１３１及び第２プルアップ部１３２をターンオフさせかつ第１プルダウン部１３３及び第２プルダウン部１３４をターンオンさせる。
第８トランジスタ（ＮＴ８）は、ゲート電極が第３ノード（Ｎ３）に接続され、ドレイン電極が第１電圧端子（ＶＤＤ）に接続され、ソース電極が第２ノード（Ｎ２）に接続される。第９トランジスタ（ＮＴ９）は、ゲート電極が第１ノード（Ｎ１）に接続され、ドレイン電極が第２ノード（Ｎ２）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に接続される。第１０トランジスタ（ＮＴ１０）は、ゲート電極が入力端子（ＩＮ）に接続され、ドレイン電極が第２ノード（Ｎ２）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に接続される。
【００５１】
第１１トランジスタ（ＮＴ１１）は、ゲート電極が第２ノード（Ｎ２）に接続され、ドレイン電極が第１ノード（Ｎ１）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に接続される。第１２トランジスタ（ＮＴ１２）は、ゲート電極が制御端子（ＣＴ）に接続され、ドレイン電極が第１ノード（Ｎ１）に接続され、ソース電極が第２電圧端子（ＶＳＳ）に接続されている。
【００５２】
入力端子（ＩＮ）に前ステージの第２出力端子（ＳＯＵＴ）から出力された制御信号が提供されると、第５トランジスタ（ＮＴ５）がターンオンし、第１ノード（Ｎ１）の電位が次第に上昇する。第１ノード（Ｎ１）の電位が上昇することによって、第１トランジスタ（ＮＴ１）及び第２トランジスタ（ＮＴ２）がターンオンし、第１出力端子（ＧＯＵＴ）及び第２出力端子（ＳＯＵＴ）に、ゲート信号及び制御信号をそれぞれ出力する。
【００５３】
一方、第６トランジスタ（ＮＴ６）は、いつもターンオン状態を維持している状態で、第１ノード（Ｎ１）の電位が上昇することによって第７トランジスタ（ＮＴ７）がターンオンすると、第３ノード（Ｎ３）の電位が下がる。
第３ノード（Ｎ３）の電位が下がることによって、第８トランジスタ（ＮＴ８）は、ターンオフ状態を維持する。したがって、第２ノード（Ｎ２）には、駆動電圧（ＶＤＤ）が提供されない。また、第９トランジスタ（ＮＴ９）は、第１ノード（Ｎ１）の電位が上昇するときにターンオンし、第２ノード（Ｎ２）の電位を第２ゲート電圧（ＶＳＳ）に維持することで、第３トランジスタ（ＮＴ３）及び第４トランジスタ（ＮＴ４）をターンオフする。
【００５４】
その後、制御端子（ＣＴ）を通じて後ステージの第２出力端子（ＳＯＵＴ）から出力された制御信号が提供されると、第１２トランジスタ（ＮＴ１２）がターンオンしかつ第１ノード（Ｎ１）の電位を第２ゲート電圧（ＶＳＳ）に放電させる。第１ノード（Ｎ１）の電位が下がることによって第７トランジスタ（ＮＴ７）及び第９トランジスタ（ＮＴ９）がターンオフする。
【００５５】
したがって、第２ノード（Ｎ２）の電位が次第に上昇し、それによって第３トランジスタ（ＮＴ３）及び第４トランジスタ（ＮＴ４）がターンオンし、第１出力端子（ＧＯＵＴ）及び第２出力端子（ＳＯＵＴ）から出力されたゲート信号及び制御信号を第２ゲート電圧（ＶＳＳ）に放電させる。
ここで、第１０トランジスタ（ＮＴ１０）及び第１１トランジスタ（ＮＴ１１）は、第２ノード（Ｎ２）の電位が上昇することによってターンオンし、第１ノード（Ｎ１）の電位を速く放電させる。このような過程を反復して、各ステージは、所定の区間のうち、ハイ状態を維持するゲート信号及び制御信号を出力する。
【００５６】
図６は、本発明の他の実施例による液晶表示装置に対する概略的な平面図である。
図１〜図６に示すように、液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動装置とを含む。
液晶表示パネルは、図１に示したアレイ基板１００と、アレイ基板１００に対向する対向基板２００と、シーラント２５０によって結合された前記基板（１００、２００）の間に介在された液晶層（図示せず）を含む。
【００５７】
駆動装置には、アレイ基板１００の第１周辺領域（ＰＡ１）に実装された駆動チップ３１０が実装され、駆動チップ２１０と外部装置を電気的に接続する可撓性印刷回路基板２２０が実装される。
第２周辺領域（ＰＡ２）には、奇数番目のゲート配線にゲート信号を出力する第１ゲート回路部（１３０ａ）が集積され、第１ゲート回路部（１３０ａ）に第１駆動信号を伝達する第１信号配線部１４０が形成される。また、第１駆動信号部（１３０ａ）と第１信号配線部１４０とを電気的に連結させる第１連結配線部１６０ａが形成される。
【００５８】
第３周辺領域（ＰＡ３）には、偶数番目のゲート配線にゲート信号を出力する第２ゲート回路部（１３０ｂ）が集積され、第２ゲート回路部（１３０ｂ）に第２駆動信号を伝達する第２信号配線部１５０が形成される。また、第２ゲート回路部（１３０ｂ）と第２信号配線部１５０とを電気的に接続する第２連結配線部（１６０ｂ）が形成される。
第１信号配線部１４０は、第１ゲート電圧（ＶＤＤ）を伝達する第１信号配線１４１と、垂直開始信号（ＳＴＶ）を伝達する第２信号配線１４２と、第１クロック信号（ＣＫ）を伝達する第３信号配線１４３と、第２クロック信号（ＣＫＢ）を伝達する第４信号配線１４４及び第２ゲート電圧（ＶＳＳ）を伝達する第５信号配線１４５を含む。
【００５９】
図示したように、垂直開始信号（ＳＴＶ）を伝達する第２信号配線１４２を第１信号配線１５１に隣接するように形成し、第３〜第５信号配線（１４３〜１４５）を第２信号配線１４２の一側に順序に形成する。
これによって、第１信号配線部１４０と第１ゲート回路部（１３０−１）とを接続する第１連結配線部（１６０ａ）が第２信号配線１４２と重なって第２信号配線１４２の配線抵抗を増加させる。第２信号配線１４２の配線抵抗が大きくなることによって第２信号配線１４２と電気的に接続される部分の第１ゲート回路部（１３０ａ）が静電気により損傷することを防止する。
【００６０】
第２信号配線部１５０は、第１ゲート電圧（ＶＤＤ）を伝達する第１信号配線１５１と、垂直開始信号（ＳＴＶ）を伝達する第２信号配線１５２と、第１クロック信号（ＣＫ）を伝達する第３信号配線１５３と、第２クロック信号（ＣＫＢ）を伝達する第４信号配線１５４及び第２ゲート電圧（ＶＳＳ）を伝達する第５信号配線１５５を含む。
図示したように、垂直開始信号（ＳＴＶ）を伝達する第２信号配線１５２を第１信号配線１５１に隣接するように形成され、第３〜第５信号配線（１５３〜１５５）を一側に順に形成する。
【００６１】
これによって、第２信号配線部１５０と第２ゲート回路部（１３０ｂ）とを接続する第２連結配線部（１６０ｂ）が第２信号配線１５２と重なって、第２信号配線１５２の配線抵抗を増加させる。第２信号配線１５２の配線抵抗が大きくなることによって、第２信号配線１５２と電気的に接続される部分の第２ゲート回路部１３０ｂが静電気により損傷することを防止する。
【００６２】
第１ゲート回路部（１３０ａ）及び第２ゲート回路部（１３０ｂ）は、互いに従属的に接続された複数のステージで構成され、その駆動回路及び駆動方式は、図４及び図５で説明したものと同一である。ただし、第１ゲート回路部（１３０ａ）の出力端子（ＧＯＵＴ）は、奇数番目のゲート配線に接続され、第２ゲート回路部（１３０ｂ）の出力端子（ＧＯＵＴ）は偶数番目のゲート配線に接続される。
【００６３】
図７は、図６に示したII-II'に沿って見た液晶表示パネルの断面図である。液晶表示パネルは、図２に示したアレイ基板を含む。
図２及び図７に示すように、液晶表示パネルは、アレイ基板１００とアレイ基板１００に対向する基板２００及び基板（１００、２００）の間に介在する液晶層４００を含む。
アレイ基板１００は、表示領域（ＤＡ）と周辺領域（ＰＡ１、ＰＡ２）で構成された第１ベース基板（１０１）を含む。
【００６４】
表示領域（ＤＡ）には、複数の画素部（Ｐ２ｋ−１、Ｐ２ｋ）が形成される。第１画素部（Ｐ２ｋ）は、奇数番目のステージ（ＳＲＣ２ｋ−１）の出力端子と接続された２ｋ−１番目のゲート配線（ＧＬ２ｋ−１）と電気的に接続された第１スイッチング素子１７０と、第１スイッチング素子１７０に接続された第１画素電極１７６が形成される。第１スイッチング素子１７０は、第１ゲート電極１７１、第２チャンネル部１７２、第１ソース電極１７３及びドレイン電極１７４を含む。
【００６５】
第２画素部（Ｐ２ｋ）には、偶数番目のステージ（ＳＲＣ２ｋ）の出力端子に接続された２ｋ番目のゲート配線（ＧＬ２ｋ）と電気的に接続されている第２スイッチング素子１８０と、第２スイッチング素子１８０に接続された第２画素電極１８６が形成される。第２スイッチング素子１８０は、第２ゲート電極１８１、第２チャンネル部１８２、第２ソース電極１８２及び第２ドレイン電極１８４を含む。
【００６６】
第２周辺領域（ＰＡ２）には、ゲート回路部１３０と信号配線部１４０及び複数の連結配線部（１６１、１６２）が形成される。
信号配線部１４０は、第１〜第５信号配線（１４１、１４２、１４３、１４４、１４５）を含む。連結配線部（１６１、１６２）は、信号配線部１４０とゲート回路部１３０の各ステージ（ＳＲＣ２ｋ）とを電気的に接続する。
【００６７】
本発明の実施例によって、第２信号配線１４２を奇数番目のステージ（ＳＲＣ２ｋ）の連結配線のうち、第２連結配線１６１ｂ及び第３連結配線１６１ｃとを重ね、偶数番目のステージ（ＳＲＣ２ｋ）の連結配線のうち、第２連結配線１６２ｂ及び第３連結配線１６２ｃとを重ねて形成する。
これによって、第２信号配線１４２は、複数のステージにそれぞれ接続される第２及び第３連結配線によって配線抵抗が増加するようになる。配線が増加することによって、第２信号配線に流入する静電気を分散させることができ、第２信号配線と接続される１番目のステージ及び最後のステージを静電気から保護する。
【００６８】
対向基板３００は、第２ベース基板３０１を含み、第２ベース基板３０１の上に遮光層３１０、カラーフィルタ層３２０及び共通電極層３３０が形成される。
遮光層３１０は、アレイ基板１００に形成された画素部に対応する複数の内部空間を定義し、液晶層４００を経由した漏洩光が透過することを遮断する。
カラーフィルタ層３２０は、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）カラーフィルタパターンを含み、遮光層３１０によって定義された内部空間に形成される。
【００６９】
共通電極層３３０は、アレイ基板１００に形成された画素電極（１７６、１８６）に対向する電極であり、液晶キャパシタの第２電極である。
液晶層４００は、アレイ基板１００と対向基板３００との間に介在し、液晶層４００は、画素電極（１７６、１８６）と共通電極層３３０との電位差によって分子配列角が変化する。
【００７０】
下記の表１は、本発明の実施例による第２信号配線、即ち、垂直開始信号（ＣＴＶ）を伝達する信号配線のキャパシタンスを測定したデータである。
【００７１】
【表１】
2007004160.tif 000003
実験１は、従来のモデル２．３４インチの液晶表示パネル（以下、モデル２．３４”液晶表示パネルと称す）において、各信号配線に対してキャパシタンス（ｐＦ）を測定したデータである。従来のモデル２．３４”液晶表示パネルに形成された垂直開始信号の配線は、図１に示した信号配線部１４０のうち、最外郭に形成された第５信号配線１４５の位置に形成されている。
【００７２】
一般的に、モデル２．３４”液晶表示パネルには、垂直開始信号配線（ＳＴＶ）と接続された部分のゲート回路部で静電気による欠陥が発生する反面、クロック信号配線（ＣＫ）と接続された部分のゲート回路部では、静電気による欠陥が発生しない。
これによって、従来のモデル２．３４”液晶表示パネルにおいて、それぞれの信号配線に対してキャパシタンス（ｐＦ）を測定した結果、第２ゲート電圧（ＶＳＳ）を伝達する配線（ＶＧＬ）と垂直開始信号を伝達する配線（ＳＴＶ）をショートさせた後に測定したキャパシタンスは１３０ｐＦであり、垂直開始信号配線（ＳＴＶ）のキャパシタンスは８ｐＦであり、クロック信号配線（ＣＫ）のキャパシタンスは３０ｐＦである。
【００７３】
即ち、垂直開始信号配線（ＳＴＶ）がクロック信号配線（ＣＫ）よりキャパシタンスが顕著に小さいことがわかる。
結果的に、垂直開始信号配線（ＳＴＶ）のキャパシタンスをクロック信号配線（ＣＫ）のキャパシタンス以上増加させる場合には、静電気による欠陥が発生しないという実験結果を得ることができる。
【００７４】
実験２は、モデル２．３２”液晶表示パネルに対して本発明の実施例を適用する前（ＲＥＶ  ００）と適用した後（ＲＥＶ  ０１）の垂直開始信号配線のキャパシタンス（ｐＦ）を測定したデータである。
まず、適用する前（ＲＥＶ  ００）のモデル２．３２”液晶表示パネルに形成された垂直開始信号配線のキャパシタンスは７ｐＦであり、クロック信号配線のキャパシタンスは２２ｐＦである。垂直開始信号配線（ＳＴＶ）のキャパシタンスは、クロック信号配線（ＣＫ）のキャパシタンスより著しく小さい。
【００７５】
反面、適用した後（ＲＥＶ  ０１）のモデル２．３２”液晶表示パネルに形成された垂直開始信号配線のキャパシタンスは、クロック信号配線のキャパシタンス２２ｐＦより大きい３４ｐＦになった。
結果的に、本発明の実施例のように、垂直開始信号配線をクロック信号（ＣＫまたはＣＫＢ）配線及び第２ゲート電圧（ＶＳＳ）配線と重なるように形成することで、垂直開始信号配線（ＳＴＶ）のキャパシタンスを増加させることができる。これによって垂直開始信号配線のキャパシタンスがクロック配線のキャパシタンス以上になることによってクロック信号配線が静電気の影響を受けないように垂直開始信号配線もまた静電気に影響を受けないことがわかる。
以上、説明したように本発明によると、ゲート回路部に駆動信号、即ち、第１ゲート電圧（ＶＤＤ）、第２ゲート電圧（ＶＳＳ）、第１クロック信号（ＣＫ）、第２クロック信号（ＣＫＢ）及び垂直開始信号（ＳＴＶ）を伝達する信号配線のうち、垂直開始信号を伝達する配線と異なる信号配線の連結配線を重ねて垂直開始信号配線のキャパシタンスを増加させる。
【００７６】
垂直開始信号配線を第１ゲート電圧（ＶＤＤ）配線と第１クロック信号（ＣＫ）または第２クロック信号（ＣＫＢ）配線とゲート回路部とを接続する連結配線と重なるように形成することで、垂直開始信号配線の配線抵抗を増加させる。望ましくは、垂直開始信号の配線のキャパシタンスは、第１ゲート電圧（ＶＤＤ）配線と重なる連結配線によって形成されるキャパシタンス程度に増加する。
【００７７】
これによって外部から流入される静電気から垂直開始信号配線と接続されたゲート回路部の電子素子を保護することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例によるアレイ基板の概略的な平面図である。
【図２】図１に示したアレイ基板の拡大平面図である。
【図３】図２のI-I'ラインに沿って見たアレイ基板の断面図である。
【図４】図１に示したゲート回路部の詳細なブロック図である。
【図５】図４に示した各ステージの内部回路図である。
【図６】本発明の他の実施例による液晶表示装置の概略的な平面図である。
【図７】図６に示したII-II'を沿って見た液晶表示パネルの断面図である。
【符号の説明】
【００７９】
１００    アレイ基板
１１０    第１パッド部
１２０    第２パッド部
１３０    ゲート回路部
１４０    信号配線部
１６０    連結配線部
１７０    第１スイッチング素子
１８０    第２スイッチング素子
２００    対向基板
３１０    駆動チップ
３２０    可撓性印刷回路基板
【図１】
2007004160.tif 000004
【図２】
2007004160.tif 000005
【図３】
2007004160.tif 000006
【図４】
2007004160.tif 000007
【図５】
2007004160.tif 000008
【図６】
2007004160.tif 000009
【図７】
2007004160.tif 000010