(57)【要約】【課題】  溝の微細化に伴うオン抵抗の増加を抑制する。【解決手段】  半導体基板の主面の第１半導体領域と、前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、前記第２半導体領域内に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、前記第１、第２及び第３半導体領域内に形成され、前記半導体基板の主面の第１方向に延在する溝と、前記溝内及び溝外に形成された絶縁膜と、前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、  前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第２方向の幅よりも大きい。【選択図】        図４
2007281512.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第２半導体領域内に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、
前記第１、第２及び第３半導体領域内に形成され、前記半導体基板の主面の第１方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、
前記第３半導体領域は、前記溝外に形成された導電体の垂直下方及び垂直下方外に形成され、かつ前記溝と接していることを特徴とする半導体装置。
【請求項２】
半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第２半導体領域内に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、
前記第１、第２及び第３半導体領域内に渡って形成され、前記半導体基板の主面の第１方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第１方向に垂直な第２方向を含む前記半導体基板の主面の平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、
前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第２方向の幅よりも大きく、
前記導電体は、前記溝内を埋め込みおよび前記溝内から前記溝外に渡って第１導電膜で構成されており、前記溝外の前記第１導電膜上の前記第1方向および前記第２方向の一面に渡って、前記第１導電膜上に積み重ねられるように形成された前記第１導電膜よりも導電性が高い第２導電膜を含むことを特徴とする半導体装置。
【請求項３】
半導体基板の表面から一定の深さに形成された第１半導体領域と、
前記第１半導体領域より前記半導体基板の表面からの深さが浅い領域に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第２半導体領域より前記半導体基板の表面からの深さが浅い領域から前記半導体基板の表面に渡って形成された、前記第１半導体領域と同一導電型の第３半導体領域と、
前記第１、第２及び第３半導体領域に接するように形成され、前記半導体基板の表面の第１方向に延在し、この第１の方向と直交する第２の方向に第１の幅を持った第１の溝と、
前記溝の内壁および前記半導体基板の表面渡って形成された絶縁膜と、
前記溝内を埋め込みおよび前記半導体基板の表面の絶縁膜に沿って形成され、前記溝外の前記半導体基板の表面においては、前記第２の方向に前記第１の幅より大きい幅で、前記第２の方向の両端がそれぞれ溝壁から一定の幅を持って前記溝を覆うように形成された導電体を有するゲート電極と、
前記第１の溝および前記ゲート電極から前記第２の方向に離れた位置に設けられ、前記第１の溝より深さが浅い第２の溝と、
前記第２の溝を介して前記第２の半導体領域に接続される金属膜と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、トレンチゲート構造のパワーＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆeild Ｅffect Ｔransistor ）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電力増幅回路や電源回路等のスイッチング素子に使用される半導体装置として、例えばパワーＭＩＳＦＥＴと呼ばれるパワートランジスタ（高電圧素子）を有する半導体装置が知られている。パワーＭＩＳＦＥＴは、大電力を得るため、微細パターンのＭＩＳＦＥＴを複数並列に接続したマルチセル構造になっている。
【０００３】
パワーＭＩＳＦＥＴにおいては縦型や横型と呼ばれるものが知られており、更に縦型においてはトレンチゲート構造と呼ばれるものも知られている。ここで、ＭＩＳＦＥＴとは、チャネル形成領域（半導体）とゲート電極との間に絶縁膜が介在された絶縁ゲート型電界効果トランジスタのことであり、ゲート絶縁膜が酸化シリコン膜からなるものは、一般的にＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor ）と呼ばれている。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の表面方向に流れるものを横型と呼んでいる。また、ソース領域と、ドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるものをｎ型（又はｎチャネル導電型）、正孔のチャネルができるものをｐ型（ｐチャネル導電型）と呼んでいる。また、トレンチゲート構造とは、半導体基板の主面に設けられた溝の内部に、絶縁膜を介在してゲート電極が設けられたゲート構造のことである。トレンチゲート構造のパワーＭＩＳＦＥＴについては、例えば、特開平７−２４９７７０号公報に記載されている。
【特許文献１】特開平７−２４９７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トレンチゲート構造のパワーＭＩＳＦＥＴにおいては、世代毎にセルの微細化が進んでいる。セルの微細化に伴い、ゲート電極が形成される溝の幅（トレンチ幅）も縮小されている。溝の幅を縮小すると、次のような２つのメリットがある。図２３（ａ）は従来のトレンチゲート構造のパワーＭＩＳＦＥＴの模式的断面図であり、図２３（ｂ）は図２３（ａ）の溝の幅を縮小した時の模式的断面図である。図２３において、３０は半導体基板、３０ａはn+型半導体層、３０ｂはn-型半導体層、３２はｐ型半導体領域、３３は溝、３３Ｗは溝の幅、３４は酸化シリコン膜、３５はゲート電極、３６はn+型半導体領域、３７はp+型半導体領域、３８は絶縁膜、３９はソース電極層、４０はドレイン電極層、Ｃｅはセル、ＣｅＰはセルピッチである。微細パターンのＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜、ゲート電極３５、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域はｐ型半導体領域３２で形成され、ゲート絶縁膜は酸化シリコン膜３４で形成され、ゲート電極３５はポリシリコン（単結晶シリコン）膜で形成され、ソース領域はn+型半導体領域３６で形成され、ドレイン領域はn+型半導体層３０ａ及びn-型半導体層３０ｂで形成されている。
【０００５】
一つ目のメリットは、導通損失を減らせることである。図２３に示すように、溝３３の幅３３Ｗを縮小すると、セルピッチＣｅＰを縮小することができ、セルＣｅの数を増やすことができるため、単位面積当たりのゲート幅を増加することができる。単位面積当たりのゲート幅を増加することにより、オン抵抗（Ｒon）を低減することができるため、パワーＭＩＳＦＥＴの導通損失を減らすことができる。
【０００６】
二つ目のメリットは、スイッチング損失を減らせることである。溝３３の幅３３Ｗを縮小すると、ゲート電極３５の底面とドレイン領域であるn-型半導体層３０ｂとが向かい合う対向面積を減らすことができ、ゲート／ドレイン間寄生容量（Ｃgd）をダイレクトに低減することができるため、パワーＭＩＳＦＥＴのスイッチング損失を減らすことができる。
【０００７】
しかしながら、副作用としてゲート抵抗（Ｒg ）が増大してしまう。図２３に示すように、ゲート電極３５は溝３３の内部に形成されているため、溝３３の幅３３Ｗを縮小すると、ゲート電極３５の断面積が減ってしまい、ゲート抵抗が増大してしまう。特に、ゲート／ドレイン間寄生容量を減らそうとしてセルレイアウトをストライプ状にすると、著しくゲート抵抗が増大してしまう。このゲート抵抗の増大はスイッチング損失を増大させる要因となる。そこで、本発明者は、ゲート電極３５の構造に着目し、本発明を成した。
【０００８】
本発明の目的は、トレンチゲート構造を有する半導体装置において、溝の幅の縮小に伴うゲート抵抗の増大を抑制することが可能な技術を提供することにある。
【０００９】
本発明の他の目的は、トレンチゲート構造を有する半導体装置において、導通損失及びスイッチング損失を低減することが可能な技術を提供することにある。
【００１０】
本発明の他の目的は、トレンチゲート構造を有する半導体装置において、安定で再現性の良いトランジスタ特性を得ることが可能な技術を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第２半導体領域内に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、
前記第１、第２及び第３半導体領域内に形成され、前記半導体基板の主面の第１方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、
前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第２方向の幅よりも大きい。
【００１３】
（２）前記手段（１）に記載の半導体装置において、
前記半導体基板には、前記導電体をゲート電極とし、前記第１半導体領域をドレインとし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とするＭＩＳＦＥＴが形成されている。ことを特徴とする半導体装置。
【００１４】
（３）半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第２半導体領域内に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、
前記第１、第２及び第３半導体領域内に形成され、前記半導体基板の主面の第１方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、
前記第３半導体領域は、前記溝外に形成された導電体の垂直下方及び垂直下方外に形成され、かつ前記溝と接している。
【００１５】
（４）前記手段（３）に記載の半導体装置において、
前記第３半導体領域は、前記溝外に形成された導電体の垂直下方に位置する第１部分と、前記溝外に形成された導電体の垂直下方外に位置する第２部分とを有し、
前記第３半導体領域の第１部分は、ピーク濃度が前記第３半導体領域の第２部分のピーク濃度よりも低く、かつ前記第２半導体領域のピーク濃度よりも高い不純物濃度に設定されている。
【００１６】
（５）前記手段（３）に記載の半導体装置において、
前記半導体基板には、前記導電体をゲート電極とし、前記第１半導体領域をドレインとし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とするＭＩＳＦＥＴが形成されている。
【００１７】
（６）前記手段（３）に記載の半導体装置において、
前記半導体基板には、前記溝の第２方向における２つの側面のうちの一方の側面側において、前記第１半導体領域をドレイン領域とし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とし、前記導電体をゲート電極とする第１ＭＩＳＦＥＴが形成され、かつ前記溝の第２方向における２つの側面のうちの他方の側面側において、前記第１半導体領域をドレイン領域とし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とし、前記導電体をゲート電極とする第２ＭＩＳＦＥＴが形成されている。
【００１８】
（７）前記手段（６）に記載の半導体装置において、
前記溝の２つの側面側において、前記第３半導体領域は、前記溝外に形成された導電体の垂直下方に位置する第１部分と、前記溝外に形成された導電体の垂直下方外に位置する第２部分とを有し、
前記第３半導体領域の第１部分は、ピーク濃度が前記第３半導体領域の第２部分のピーク濃度よりも低く、かつ前記第２半導体領域のピーク濃度よりも高い不純物濃度に設定されている。
【００１９】
（８）半導体基板の主面の第１半導体領域と、
前記第１半導体領域内に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第１及び第２半導体領域内に形成され、前記半導体基板の主面の第１方向に延在する溝と、
前記第２半導体領域内にあって前記溝と接する位置に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有し、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、
前記第３半導体領域は、前記溝に近い第１部分と遠い第２部分からなり、
前記第３半導体領域の第１部分は、前記第３半導体領域の第２部分よりも不純物濃度のピーク値が低く、前記第２半導体領域よりも不純物濃度のピーク値が高い半導体装置の製造方法であって、
前記溝を形成する前に、前記第３半導体領域の第１部分を形成する。
【００２０】
（９）前記手段（８）に記載の半導体装置の製造方法において、
前記導電体を形成した後に、前記第３半導体領域の第２部分を形成する。
【００２１】
（１０）前記手段（８）に記載の半導体装置の製造方法において、
前記導電体はゲート電極であり、前記第１半導体領域はドレイン領域であり、前記第２半導体領域はチャネル形成領域であり、前記第３半導体領域はソース領域である。
【００２２】
（１１）半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
前記第１及び第２半導体領域内に形成され、前記半導体基板の主面の第１方向に延在する溝と、
前記第１及び第２半導体領域内にあって前記溝に接する位置に形成され、前記第１半導体領域と同一導電型の第３半導体領域と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きく、
前記第３半導体領域は、更に、前記溝に近い第１部分と遠い第２部分からなり、前記第３半導体領域の第１部分の不純物濃度ピークは、前記第３半導体領域の第２部分の不純物濃度ピークより低い。
【００２３】
（１２）前記手段（１１）に記載の半導体装置において、
前記第３半導体領域の第１部分は、前記溝外に形成された導電体の垂直下方に形成されている。
【００２４】
（１３）前記手段（１１）に記載の半導体装置において、
前記第３半導体領域の第２部分は、前記溝外に形成された導電体の垂直下方外に形成されている。
【００２５】
（１４）前記手段（１１）に記載の半導体装置において、
前記半導体基板には、前記導電体をゲート電極とし、前記第１半導体領域をドレイン領域とし、前記第２半導体領域をチャネル形成領域とし、前記第３半導体領域をソース領域とするＭＩＳＦＥＴが形成されている。
【００２６】
（１５）以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域内に前記第１半導体領域と逆の導電型を持つ第２半導体領域を形成する工程と、
（ｃ）前記第１及び第２半導体領域内に、前記半導体基板の主面の第１方向に延在する溝を形成する工程と、
（ｄ）前記溝内及び溝外に導電体を形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記第２半導体領域に接する領域に、前記第２半導体領域と同じ導電型を持ち、前記第２半導体領域の不純物濃度よりも高い不純物濃度を持つ第３半導体領域を形成する工程。
【００２７】
（１６）前記手段（１５）に記載の半導体装置の製造方法において、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きい。
【００２８】
（１７）以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域内に前記第１半導体領域と逆の導電型を持つ第１不純物を打ち込む工程と、
（ｃ）前記第１半導体領域内に、前記半導体基板の主面の第１方向に延在する溝を形成する工程と、
（ｄ）前記溝内及び溝外に導電体を形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記半導体基板に、前記第１不純物と同じ導電型を持ち、前記第１不純物の打ち込みよりもドーズ量の大きい第２不純物の打ち込みを行う工程。
【００２９】
（１８）前記手段（１７）に記載の半導体装置の製造方法において、
前記第１方向に垂直な第２方向を含む平面内において、前記溝外に形成された導電体の第２方向の幅は、前記溝内に形成された導電体の第２方向の幅より大きい。
【００３０】
（１９）前記手段（１７）に記載の半導体装置の製造方法において、
前記工程（ｂ）の後に、更に、（ｆ）前記半導体基板に熱処理を行う工程を含む。
【００３１】
（２０）前記手段（１９）に記載の半導体装置の製造方法において、
前記工程（ｆ）の熱処理温度は、９００℃以上である。
【００３２】
（２１）前記手段（１７）に記載の半導体装置の製造方法において、
前記工程（ｃ）と（ｄ）との間に、更に、前記溝内に絶縁膜を形成する工程を含む。
【発明の効果】
【００３３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、トレンチゲート構造を有する半導体装置において、溝の幅の縮小に伴うゲート抵抗の増大を抑制することができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、導通損失及びスイッチング損失を低減することができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、安定で再現性の良いトランジスタ特性を得ることができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３５】
（実施形態１）
本実施形態では、パワーＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
図１は、本発明の実施形態１である半導体装置の概略構成を示す平面レイアウト図であり、
図２は、図１の半導体装置のゲート電極パターンを示す模式的平面図であり、
図３は、図２に示す領域Ａの部分を拡大した模式的平面図であり、
図４は、図３のＡ−Ａ線に沿う模式的断面図であり、
図５は、図４の一部を拡大した模式的断面図であり、
図６は、図４の一部を拡大した模式的断面図であり、
図７において、（ａ）は図６のＢ−Ｂ’線に沿う不純物濃度分布図、（ｂ）は図６のＣ−Ｃ’線に沿う不純物濃度分布図である。
【００３６】
本実施形態の半導体装置は、図１に示すように、平面が方形状の半導体チップ２０を主体に構成されている。半導体チップ２０の主面（回路形成面）には、ソース電極層１７及びゲート電極層１８が配置されている。ソース電極層１７及びゲート電極層１８は、外部端子（ボンディングパッド）として使用され、外部との電気的な導通の仲介を行うボンディングワイヤ等の接続手段が接続される。半導体チップ２０の主面と反対側の裏面には、ドレイン電極層が配置されている。
【００３７】
半導体装置にはパワーＭＩＳＦＥＴが搭載されている。パワーＭＩＳＦＥＴは、大電力を得るため、微細パターンのＭＩＳＦＥＴを複数並列に接続したマルチセル構造になっている。本実施形態のパワーＭＩＳＦＥＴは、図２及び図３に示すように、半導体チップ２０の主面の第１方向及びこの第１方向に垂直な第２方を含む平面内において、第１方向に沿って延在するセルＣｅを第２方向に沿って複数配置したストライプ状のセルレイアウトになっている。
【００３８】
半導体チップ２０は、図４に示すように、半導体基板（半導体基体）１を主体に構成されている。半導体基板１としては、例えば、単結晶シリコンからなるn+型半導体層１ａの主面上に単結晶シリコンからなるn-型半導体層１ｂが設けられた半導体基板を用いている。n-型半導体層１ｂはn+型半導体層１ａよりも低不純物濃度に設定されている。n-型半導体層１ａは例えば１．０Ｅ１６cm−３程度の不純物濃度に設定され、n+型半導体層１ａは例えば２．０Ｅ１９cm−３程度の不純物濃度に設定されている。
【００３９】
半導体基板１には、複数の微細なＭＩＳＦＥＴが形成されている。各ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜、ゲート電極９、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域は、例えばn-型半導体層１ｂ内に設けられたp-型半導体領域（ウエル領域）３で形成されている。ゲート絶縁膜は、例えば絶縁膜である酸化シリコン膜７で形成されている。ソース領域は、ｐ型半導体領域３内に設けられたｎ型半導体領域４と、ｐ型半導体領域３内にｎ型半導体領域４と接して設けられたn+型半導体領域１１とで形成されている。ドレイン領域は、n-型半導体層１ｂ及びn+型半導体層１ａで形成されている。
【００４０】
半導体基板１の主面には、深さ方向に向かって窪む溝６が形成されている。この溝６は、半導体基板１の主面の第１方向に沿って延在し、セルＣｅ毎に設けられている。半導体基板１の主面と反対側の裏面（他の主面）には、n+型半導体層１ａと接してドレイン電極層１９が設けられている。このドレイン電極層１９は、例えば金（Ａｕ）を主材料とする金属膜で形成されている。
【００４１】
酸化シリコン膜７は溝６の内外に亘って形成され、ゲート電極９は酸化シリコン膜７上に形成された導電体で構成されている。本実施形態において、ゲート電極９は、溝６の内部に酸化シリコン膜７を介在して埋め込まれた第１部分（埋め込み部分）９ａと、この第１部分９ａに連なり、溝６から突出する第２部分（突出部分）９ｂとを有する構成になっている。第１部分９ａ及び第２部分９ｂは溝６の延在方向に沿って形成されている。即ち、パワーＭＩＳＦＥＴはトレンチゲート構造になっている。
【００４２】
ゲート電極９は、例えば、主に、抵抗値を低減する不純物が導入されたポリシリコン（多結晶シリコン）膜８ａと、このポリシリコン膜８ａよりも導電性が高いタングステンシリサイド（ＷＳｉ）膜８ｂとを有する構成になっている。本実施形態において、ゲート電極９の第１部分９ａはポリシリコン膜８ａで形成され、第２部分９ｂはポリシリコン膜８ａ及びこのポリシリコン膜８ａ上に設けられたＷＳｉ膜８ｂで構成されている。
【００４３】
各ＭＩＳＦＥＴは、半導体基板１の主面から深さ方向に向かって、ｎ型半導体領域４及びn+型半導体領域１１からなるソース領域、ｐ型半導体領域３からなるチャネル形成領域、n-型半導体層１ｂ及びn+型半導体層１ａからなるドレイン領域を順次配置した構成になっている。即ち、各ＭＩＳＦＥＴは、半導体基板１の厚さ方向に電流が流れる縦型で構成され、更に、ソース領域とドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるｎチャネル導電型で構成されている。
【００４４】
ゲート電極９の第２部分９ｂの主面（上面）は、この第２部分９ｂと同一のパターンで形成された絶縁膜１０で覆われ、第２部分９ｂの第２方向における２つの側面は、この第２部分９ｂに対して自己整合で形成されたサイドウォールスペーサ１３で覆われている。絶縁膜１０及びサイドウォールスペーサ１３は、例えば酸化シリコン膜等の絶縁膜で形成されている。
【００４５】
半導体基板１の主面には、深さ方向に向かって窪む溝１４が形成されている。この溝１４は、第１方向に沿って延在し、各々のゲート電極９間に設けられている。溝１４の下にはp+型半導体領域１５が設けられ、このp+型半導体領域１５はｐ型半導体領域３内に形成されている。
【００４６】
半導体基板１の主面上にはゲート電極９の第２部分９ｂを覆うようにしてバリアメタル膜１６が形成され、このバリアメタル膜１６上にはソース電極層１７が形成されている。ソース電極層１７は、バリアメタル膜１６を介在して、n+型半導体領域１１及びp+型半導体領域１５と電気的に接続されている。ゲート電極９の第２部分９ｂは、絶縁膜１０及びサイドウォールスペーサ１３によって、バリアメタル膜１６及びソース電極層１７と電気的に分離されている。
【００４７】
各ＭＩＳＦＥＴのゲート電極９は、複数のセルＣｅが配置されたセルアレイ部を囲むようにして延在するゲート引き出し用配線と一体に形成され、このゲート引き出し用配線はゲート電極層１８と電気的に接続されている。ゲート電極層１８はソース電極層１７と同一の層に形成され、例えばアルミニウム若しくはアルミニウムを主体とする合金からなる金属膜で形成されている。
【００４８】
図４及び図５に示すように、ゲート電極９は、半導体基板１に形成された溝６の内部に酸化シリコン膜７を介在して埋め込まれた第１部分９ａと、この第１部分９ａに連なり、溝６から突出する第２部分（突出部分）９ｂとを有する構成になっている。このような構成にすることにより、第１部分９ａの第２方向の幅Ｗ１は溝６の第２方向の幅６Ｗを縮小すると縮小されるが、第２部分９ｂの第２方向の幅Ｗ２は溝６の第２方向の幅６Ｗを縮小しても縮小されないため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を抑制することができる。
【００４９】
半導体基板１の主面の第１方向に垂直な第２方向を含む平面内において、ゲート電極９の第２部分９ｂの第２方向における幅Ｗ２は、第１部分９ａの第２方向における幅Ｗ１よりも大きくなっている。このような構成にすることにより、第２部分９ｂにおける抵抗を下げることができるため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。なお、ゲート電極９の第２部分９ｂにおいて庇上に張り出た張り出し部と半導体基板１の主面との間には酸化シリコン膜７が介在され、この酸化シリコン膜７によって両者は絶縁分離されている。
【００５０】
ゲート電極９の第２部分９ｂの厚さｔは、第１部分９ａの幅Ｗ１よりも厚くなっている。このように構成することにより、第２部分９ｂにおける抵抗を下げることができるため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。
【００５１】
ゲート電極９の第１部分９ａはポリシリコン膜８ａで形成され、第２部分９ｂはポリシリコン膜８ａ及びこのポリシリコン膜８ａ上に設けられたＷＳｉ膜８ｂで構成されている。このような構成にすることにより、第２部分９ｂにおける抵抗を下げることができるため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。
【００５２】
１つのセルＣｅには２つのＭＩＳＦＥＴが形成されている。この２つのＭＩＳＦＥＴはゲート電極９を共用している。一方のＭＩＳＦＥＴは、ゲート電極９の第１部分９ａの第１方向において互いに反対側の２つの側面のうちの一方の側面側にチャネルが形成され、他方のＭＩＳＦＥＴは、ゲート電極９の第１部分９ａの第１方向において互いに反対側の２つの側面のうちの他方の側面側にチャネルが形成される。
【００５３】
ソース領域は、溝６に近いｎ型半導体領域４と溝６から遠いn+型半導体領域１１とで構成されている。ｎ型半導体領域４は、ゲート電極９の第２部分９ｂの垂直下方に溝６と接して形成され、n+型半導体領域１１は、ゲート電極９の第２部分９ｂの垂直下方外にｎ型半導体領域４と接して形成されている。即ち、ソース領域は、ゲート電極９の第２部分９ｂの垂直下方に溝６と接して形成されたｎ型半導体領域４と、ゲート電極９の第２部分９ｂの垂直下方外にｎ型半導体領域４と接して形成されたn+型半導体領域１１とを有する構成になっている。
【００５４】
ここで、ｎ型半導体領域４がない場合、即ち、溝６からソース領域が離間して配置された場合、溝６を基準にしてゲート電極９を形成する時のマスクの合わせずれによって、ゲート電極９の第１部分９ａの一方の側面側にチャネル形成領域を有するＭＩＳＦＥＴのチャネル長と、ゲート電極９の第２部分９ａの他方の側面側にチャネル形成領域を有するＭＩＳＦＥＴのチャネル長とが異なった構造になってしまうため、パワーＭＩＳＦＥＴのオン抵抗（Ｒon）や閾値電圧（Ｖth）等の特性がばらついてしまう。これを対策するには、ソース領域を深く形成する必要があるが、この場合、チャネル形成領域及び溝６も深く形成しなければならない。幅が狭く深い溝６を形成することは加工プロセス上極めて困難なため、微細化を進め難い。また、ソース領域、チャネル形成領域及び溝６が深いと、寄生容量が増大するため、スイッチング損失が増大してしまう。
【００５５】
これに対し、本実施形態では、ゲート電極９の第２部分９ｂの垂直下方に溝６と接してｎ型半導体領域４が設けられた構造、即ち、溝６にソース領域が接する構造となっているため、溝６を基準にしてゲート電極９を形成する時のマスクの合わせずれが生じても、ゲート電極９の第１部分９ａの一方の側面側におけるチャネル長と、ゲート電極９の第１部分９ａの他方の側面側におけるチャネル長とが一定になるため、オン抵抗や閾値電圧等のバラツキを抑制することができる。これにより、安定で再現性の良いトランジスタ特性を得ることができる。
【００５６】
また、深いソース領域を形成する必要がないため、チャネル形成領域及び溝６を浅くすることができ、微細化し易くなる。また、深いソース領域を形成する必要がないため、寄生容量の増大を抑制できる。これにより、スイッチング損失の増大を抑制することができる。
【００５７】
図７に示すように、n+型半導体領域１１は、例えばピーク濃度が１Ｅ２０〜５Ｅ２０ｃｍ−３程度の不純物濃度に設定され、ｎ型半導体領域４は、例えばピーク濃度が１Ｅ１８〜１Ｅ２０ｃｍ−３程度の不純物濃度に設定され、ｐ型半導体領域３は、例えばピーク濃度が１Ｅ１６〜１Ｅ１８ｃｍ−３程度の不純物濃度に設定されている。即ち、ｎ型半導体領域４は、n+型半導体領域１１よりも低く、ｐ型半導体領域３よりも高い不純物濃度に設定されている。このような濃度関係にする理由を以下に示す。
【００５８】
n+型半導体領域１１は、ソース電極層１７とオーミックコンタクトするために１Ｅ２０〜５Ｅ２０ｃｍ−３程度に高濃度にする必要がある。ｎ型半導体領域４をn+型半導体領域１１と同程度まで高濃度化してしまうと、ｎ型半導体領域４が深くなり過ぎてチャネル長が著しく短く成ってしまう。そうすると、パンチスルーし易くなってしまうため、十分な耐圧がえられなくなってしまう。
【００５９】
ｎ型半導体領域４をn+型半導体領域１１と同程度まで高濃度化した場合、ｎ型半導体領域４が深くなってしまう理由は、形成後に受ける熱処理が異なるからである。n+型半導体領域１１はゲート電極加工後に形成するため、活性化するのに必要な熱処理例えば９００℃、２０分程度さえ行えばよいが、ｎ型半導体領域４は、溝６やゲート電極を形成する前の工程で既に形成しておく必要があるため、ゲート酸化工程等の熱処理工程が増えてしまい、ｎ型半導体領域４が深くなってしまう。
【００６０】
このように、ｎ型半導体領域４を、n+型半導体領域１１よりも低く、ｐ型半導体領域３よりも高い不純物濃度に設定することにより、ｎ型半導体領域４を浅く形成することができるため、十分な耐圧を得ることができる。
【００６１】
次に、半導体装置の製造について、図８から図１８を用いて説明する。図８乃至図１８は半導体装置の製造工程中における模式的断面図である。
【００６２】
まず、図８に示す半導体基板１を準備し、その後、半導体基板１の主面に絶縁膜２を形成する。
【００６３】
次に、図９に示すように、半導体基板１の主面にｐ型半導体領域３を形成する。ｐ型半導体領域３は、半導体基板１の主面に不純物（例えばボロン）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。
【００６４】
次に、図１０に示すように、ｐ型半導体領域３の主面にｎ型半導体領域４を形成する。ｎ型半導体領域４は、ｐ型半導体領域３の主面に不純物（例えば砒素）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。不純物の導入は、例えば、ドーズ量が１Ｅ１４〜５Ｅ１４ｃｍ−２程度、エネルギー量が８０Ｋｅｖ程度の条件下で行われる。不純物を活性化する熱処理は、９００℃以上の条件下で行われる。
【００６５】
次に、絶縁膜２を除去し、その後、図１１に示すように、半導体基板１の主面上に例えば酸化シリコン膜からなるマスク５を形成する。マスク５は、半導体基板１の主面の溝形成領域に開口を有するパターンで形成される。
【００６６】
次に、マスク５をエッチングマスクとして使用し、半導体基板１をエッチングして溝６を形成する。
【００６７】
次に、マスク５を除去した後、熱酸化処理を施して、図１２に示すように、溝６の内壁及び半導体基板１の主面（溝６の内外）に酸化シリコン膜７を形成する。この酸化シリコン膜７は、ゲート絶縁膜として使用される。熱酸化処理は、例えば、８５０℃程度のウエット酸化法で行われる。この工程において、ｎ型半導体領域４は酸化シリコン膜７を形成する時の高温の熱処理が施されるが、ｎ型半導体領域４はピーク濃度が１Ｅ１８〜１Ｅ２０ｃｍ−３程度に設定されているため、ｎ型半導体領域４が深さ方向に伸びる拡散を抑制することができる。
【００６８】
なお、溝６の内壁及び半導体基板１の主面に熱酸化処理によって酸化シリコン膜を形成する場合、溝６の上縁部（溝の側面と基板の主面とで挟まれた角部）において酸化シリコン膜の膜厚が他の部分よりも薄くなるため、ゲート耐圧の低下を招く要因となる。この膜厚低下は、１１００℃以上のドライ酸化法で酸化シリコン膜を形成することによって抑制することができる。このドライ酸化法で酸化シリコン膜７を形成する場合、ｎ型半導体領域４には更に高温の熱処理が施されることになる。従って、ｎ型半導体領域４は、酸化シリコン膜７を形成する時の温度条件に応じて、できるだけ拡散が少ない不純物濃度に設定する必要がある。
【００６９】
次に、図１３に示すように、溝６を埋め込むように半導体基板１の主面上にポリシリコン膜８ａを例えばＣＶＤ法で形成し、その後、ポリシリコン膜８ａ上にＷＳｉ膜８ｂを例えばＣＶＤ法で形成し、その後、ＷＳｉ膜８ｂ上に例えば酸化シリコン膜からなる絶縁膜１０をＣＶＤ法で形成する。
【００７０】
次に、絶縁膜１０、ＷＳｉ膜８ｂ、ポリシリコン膜８ａに順次パターンニングを施して、図１４に示すように、ゲート電極９を形成する。この工程において、半導体基板１の溝６の内部に埋め込まれた第１部分９ａと、第１部分９ａに連なり、かつ溝６から突出する第２部分９ｂを有するゲート電極９が形成される。また、この工程において、ゲート電極９は、第１部分９ａの第２方向における幅よりも第２部分９ｂの第２方向における幅が広くなるように形成する。また、この工程において、ゲート電極９は、第２部分９ｂの厚さが第１部分９ａの第２方向における幅よりも厚くなるように形成する。
【００７１】
次に、図１５に示すように、ｐ型半導体領域３の主面にn+型半導体領域１１を形成する。n+型半導体領域１１は、ゲート電極９及び絶縁膜１０を不純物導入用マスクとして使用し、半導体基板１の主面に不純物（例えば砒素）をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。不純物の導入は、例えば、ドーズ量が５Ｅ１５〜１Ｅ１６ｃｍ−２程度、エネルギー量が８０Ｋｅｖ程度の条件下で行われる。不純物を活性化する熱処理は、９００℃以上の条件下で行われる。この工程において、ゲート電極９の第２部分９ｂの垂直下方に溝６と接して形成されたｎ型半導体領域４と、ゲート電極９の第２部分９ｂの垂直下方外にｎ型半導体領域４と接して形成されたn+型半導体領域１１とを有するソース領域が形成される。
【００７２】
次に、図１６に示すように、ゲート電極９上を含む半導体基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜１２を形成し、その後、絶縁膜１２にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、図１７に示すように、ゲート電極９の第２部分９ｂの第２方向における２つの側面の夫々にサイドウォールスペーサ１３を形成する。このサイドウォールスペーサ１３はゲート電極９の第２部分９ｂに対して自己整合で形成される。この工程により、ゲート電極９の第２部分９ｂはサイドウォールスペーサ１３及び絶縁膜１０によって覆われる。
【００７３】
次に、絶縁膜１０及びサイドウォールスペーサ１３をエッチングマスクとして使用し、半導体基板１の主面をエッチングして、図１８に示すように、半導体基板１の主面から深さ方向に窪む溝１４を形成する。溝１４は絶縁膜１０及びサイドウォールスペーサ１３に対して自己整合で形成される。
【００７４】
次に、絶縁膜１０及びサイドウォールスペーサ１３を不純物導入用マスクとして使用し、溝１４の底部に不純物（例えばボロン）をイオン打ち込み法で選択的に導入して、図１８に示すように、溝１４の底面と向かい合うｐ型半導体領域３の部分にp+型半導体領域１５を形成する。
【００７５】
次に、溝１４の内部を含む半導体基板１上の全面にバリアメタル膜１６を例えばスパッタリング法で形成し、その後、バリアメタル膜１６上の全面に例えばアルミニウム若しくはアルミニウムを主成分とする合金からなる金属膜を例えばスパッタリング法で形成し、その後、この金属膜及びバリアメタル膜１６を順次パターンニングして、ソース電極層１７及びゲート電極層１８を形成する。ソース電極層１７は、バリアメタル膜１６を介在して、p+型半導体領域１５及びn+型半導体領域１１と電気的に接続される。この工程により、ソース電極層１７とゲート電極９とを自己整合で分離することができる。
【００７６】
次に、半導体基板１上の全面に例えば酸化シリコン膜からなる保護膜を形成し、その後、保護膜にパターンニングを施して、ソース電極層１７の表面の一部を露出する開口及びゲート電極層１８の表面の一部を露出する開口を形成し、その後、半導体基板１の主面と反対側の裏面にドレイン電極層１９を形成することにより、図１乃至図４に示す半導体装置がほぼ完成する。
【００７７】
このように、本実施形態によれば以下の効果が得られる。
（１）ゲート電極９は、半導体基板１に形成された溝６の内部に酸化シリコン膜７を介在して埋め込まれた第１部分９ａと、この第１部分９ａに連なり、溝６から突出する第２部分（突出部分）９ｂとを有する構成になっている。このように構成することにより、第１部分９ａの幅Ｗ１は溝６の幅６Ｗを縮小すると縮小されるが、第２部分９ｂの幅Ｗ２は溝６の幅６Ｗを縮小しても縮小されないため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を抑制することができる。
【００７８】
また、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を抑制することができるため、パワーＭＩＳＦＥＴの導通損失及びスイッチング損失を低減することができる。
【００７９】
（２）ゲート電極９の第２部分９ｂの幅Ｗ２は、第１部分９ａの幅Ｗ１よりも大きくなっている。このように構成することにより、第２部分９ｂにおける抵抗を下げることができるため、溝の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。
【００８０】
（３）ゲート電極９の第２部分９ｂの厚さｔは、第１部分９ａの幅Ｗ１よりも厚くなっている。このように構成することにより、第２部分９ｂにおける抵抗を下げることができるため、溝の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。
【００８１】
（４）ゲート電極９の第１部分９ａはポリシリコン膜８ａで形成され、第２部分９ｂはポリシリコン膜８ａ及びこのポリシリコン膜８ａ上に設けられたＷＳｉ膜８ｂで構成されている。このような構成にすることにより、第２部分９ｂにおける抵抗を下げることができるため、溝の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。
【００８２】
（５）ソース領域は、ゲート電極９の第２部分９ｂの垂直下方に溝６と接して形成されたｎ型半導体領域４と、ゲート電極９の第２部分９ｂの垂直下方外にｎ型半導体領域４と接して形成されたn+型半導体領域１１とを有する構成になっている。このような構成にすることにより、溝６を基準にしてゲート電極９を形成する時にマスクの合わせずれが生じても、ゲート電極９の第１部分９ａの一方の側面側におけるチャネル長と、ゲート電極９の第１部分９ａの他方の側面側におけるチャネル長とが一定になるため、オン抵抗や閾値電圧等のバラツキを抑制することができる。これにより、安定で再現性の良いトランジスタ特性を得ることができる。
【００８３】
また、深いソース領域を形成する必要がないため、チャネル形成領域及び溝６を浅くすることができ、微細化し易くなる。また、深いソース領域を形成する必要がないため、寄生容量の増大を抑制できる。これにより、スイッチング損失の増大を抑制することができる。
【００８４】
（６）ｎ型半導体領域４は、n+型半導体領域１１よりも低く、ｐ型半導体領域３よりも高い不純物濃度に設定されている。このような構成にすることにより、ｎ型半導体領域４を浅く形成することができるため、十分な耐圧を得ることができる。
【００８５】
（実施形態２）
図１９は本発明の実施形態２である半導体装置の概略構成を示す模式的断面図である。
【００８６】
図１９に示すように、本実施形態の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、ゲート電極９の構成が異なっている。
【００８７】
即ち、ゲート電極において、第１部分９ａ及び第２部分９ｂは、ポリシリコン膜８ａ及びＷＳｉ膜８ｂで構成されている。このような構成にすることにより、第１部分９ａ及び第２部分９ｂにおける抵抗を下げることができるため、溝の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増大を更に抑制することができる。
【００８８】
（実施形態３）
図２０は本発明の実施形態３である半導体装置の概略構成を示す模式的断面図である。
【００８９】
図２０に示すように、本実施形態の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
【００９０】
即ち、前述の実施形態１では、溝１４の直下にコンタトク領域であるp+型半導体領域１５を形成した構成になっているが、本実施形態では溝１４を省略し、半導体基板１の主面にサイドウォールスペーサ１３に対して自己整合でp+型半導体領域１５を形成した構成になっている。このような半導体装置においても、本発明を適用することにより、前述の実施形態１と同様の効果が得られる。
【００９１】
（実施形態４）
図２１は本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。
【００９２】
図２１に示すように、本実施形態の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
【００９３】
即ち、前述の実施形態１では、サイドウォールスペーサ１３で規定された接続孔を通して、n+型半導体領域１１及びp+型半導体領域１５にソース電極層１７を自己整合で接続した構成になっているが、本実施形態では、ゲート電極９の第２部分９ｂを覆うようにして半導体基板１の主面上に例えば酸化シリコン膜からなる層間絶縁膜２１を形成し、この層間絶縁膜２１に周知のフォトリソグラフィ技術で接続孔を形成し、この接続孔を通してn+型半導体領域１１及びp+型半導体領域１５にソース電極層１７を接続した構成になっている。このような半導体装置においても、本発明を適用することにより、前述の実施形態１と同様の効果が得られる。
【００９４】
（実施形態５）
図２２は本発明の実施形態３である半導体装置の概略構成を示す模式的平面図である。
【００９５】
図２２に示すように、本実施形態の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
【００９６】
即ち、半導体装置に搭載されたパワーＭＩＳＦＥＴは、ゲート電極６が編み目状に形成されたメッシュ構造になっている。このような半導体装置においても、本発明を適用することにより、前述の実施形態１と同様の効果が得られる。
【００９７】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９８】
例えば、本発明は、トレンチゲート構造のＩＧＢＴ（Ｉnsulated Ｇate ＢipolarＴransistor）を有する半導体装置に適用できる。
【００９９】
また、本発明は、トレンチゲート構造のトランジスタ素子からなる複数のトランジスタセルで構成されたセルアレイ部と制御回路部とを同一の半導体基板に混載したパワーＩＣ（Ｉntegrated Ｃircuit）に適用できる。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施形態１である半導体装置の概略構成を示す平面レイアウト図である。
【図２】図１の半導体装置のゲート電極パターンを示す模式的平面図である。
【図３】図２の一部（領域Ａ）を拡大した模式的平面図である。
【図４】図３のＡ−Ａ線に沿う模式的断面図である。
【図５】図４の一部を拡大した模式的断面図である。
【図６】図４の一部を拡大した模式的断面図である。
【図７】（ａ）は図６のＢ−Ｂ’線に沿う不純物濃度分布図、（ｂ）は図６のＣ−Ｃ’線に沿う不純物濃度分布図である。
【図８】本発明の実施形態１である半導体装置の製造工程中における模式的断面図である。
【図９】図８に続く半導体装置の製造工程中における模式的断面図である。
【図１０】図９に続く半導体装置の製造工程中における模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程中における模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程中における模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程中における模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程中における模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程中における模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程中における模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程中における模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程中における模式的断面図である。
【図１９】本発明の実施形態２である半導体装置の概略構成を示す模式的断面図である。
【図２０】本発明の実施形態３である半導体装置の概略構成を示す模式的断面図である。
【図２１】本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。
【図２２】本発明の実施形態５である半導体装置のゲート電極パターンを示す要部模式的平面図である。
【図２３】（ａ）は従来のパワーＭＩＳＦＥＴを有する半導体装置の模式的断面図であり、（ｂ）は（ａ）に示す溝の幅を縮小した時の模式的断面図である。
【符号の説明】
【０１０１】
１…半導体基板
１ａ…n+型半導体層
１ｂ…n-型半導体層
２…絶縁膜
３…ｐ型半導体領域
４…ｎ型半導体領域
５…マスク
６…溝
７…酸化シリコン膜
８ａ…ポリシリコン膜
８ｂ…タングステンシリサイド（ＷＳｉ）膜
９…ゲート電極
９ａ…埋め込み部分（第１の部分）
９ｂ…突出部分（第２の部分）
１０…絶縁膜
１１…n+型半導体領域
１２…絶縁膜
１３…サイドウォールスペーサ
１４…溝
１５…p+型半導体領域
１６…バリアメタル膜
１７…ソース電極層
１８…ゲート電極層
１９…ドレイン電極層
【図１】
2007281512.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2007281512.tif 000019
【図１８】
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【図１９】
2007281512.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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