(57)【要約】【課題】  信号レベルの変換機能を有し、かつ少ないトランジスタ数で構成することのできるデコーダ回路およびこのデコーダ回路を用いる液晶駆動装置を提供する。【解決手段】  デコーダ回路１は、低電圧レベルの６ビットの入力信号Ｄ０〜Ｄ５を３個のビットグループに分割し、各ビットグループの２ビットの入力信号をそれぞれデコードして高電圧レベルで出力する３個のレベルシフト型デコーダ２１Ａ〜２３Ａにより、３階層の階層構造を有して高電圧で動作するＭＯＳトランジスタスイッチ群３Ａのスイッチングを制御し、２６個のアナログ入力から１つを選択して出力する。液晶駆動装置１０００は、基準電圧発生回路１００が発生する2６階調表示用の基準電圧Ｖ１〜Ｖ６４の中から、デコーダ回路１で選択した基準電圧を階調表示電圧として液晶装置へ供給する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
低電圧レベルのｎビットの入力信号をｋ個のビットグループに分割し、前記分割したビットグループの入力信号をそれぞれデコードして高電圧レベルで出力するｋ個のレベルシフト型デコーダと、
２ｎ個のアナログ入力から１つを選択して出力する、ｋ階層の階層構造を有する、高電圧で動作するＭＯＳトランジスタスイッチ群と
を備え、
前記ｋ階層の各階層に対して前記ｋ個のレベルシフト型デコーダを１個ずつ割り当て、前記ＭＯＳトランジスタスイッチ群を、階層ごとにそれぞれ異なるレベルシフト型デコーダの出力で制御することを特徴とするデコーダ回路。
【請求項２】
前記レベルシフト型デコーダは、デコード出力端子ごとに、高電圧レベル電源とデコード出力端子との間に接続されてプリチャージ信号で制御されるＰＭＯＳトランジスタと、前記デコード出力端子に接続されて前記プリチャージ信号で制御されるＮＭＯＳトランジスタと接地レベル電源との間に接続されて前記分割したビットグループの入力信号で制御される複数のＮＭＯＳトランジスタとを有し、それぞれのデコード出力端子が、前記プリチャージ信号によるプリチャージ期間中は前記ＰＭＯＳトランジスタを介して前記高電圧レベルを出力し、前記プリチャージ期間終了後は、前記複数のＮＭＯＳトランジスタが決定するレベルを出力することを特徴とする請求項１に記載のデコーダ回路。
【請求項３】
前記ＭＯＳトランジスタスイッチ群をＰＭＯＳトランジスタで形成するときは、前記レベルシフト型デコーダの前記複数のＮＭＯＳトランジスタを前記接地レベル電源に対して直列に接続し、前記複数のＮＭＯＳトランジスタが総て導通したデコード出力端子のみが前記プリチャージ期間終了後に接地レベルを出力し、そのデコード出力端子がゲート電極に接続される前記ＭＯＳトランジスタスイッチ群のＰＭＯＳトランジスタを導通させることを特徴とする請求項２に記載のデコーダ回路。
【請求項４】
前記ＭＯＳトランジスタスイッチ群をＮＭＯＳトランジスタで形成するときは、前記レベルシフト型デコーダの前記複数のＮＭＯＳトランジスタを前記接地レベル電源に対して並列に接続し、前記複数のＮＭＯＳトランジスタが総て非導通であるデコード出力端子のみが前記プリチャージ期間終了後に前記高電圧レベルの出力を保持し、そのデコード出力端子がゲート電極に接続される前記ＭＯＳトランジスタスイッチ群のＮＭＯＳトランジスタを導通させることを特徴とする請求項２に記載のデコーダ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のデコーダ回路を有し、前記ＭＯＳトランジスタスイッチ群へ入力される２ｎ個のアナログ入力が２ｎ階調の階調表示用基準電圧であり、前記ＭＯＳトランジスタスイッチ群の出力が液晶表示装置を駆動する階調表示電圧であることを特徴とする液晶駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デコーダ回路およびこのデコーダ回路を用いる液晶駆動装置に関する。
【背景技術】
【０００２】
ＴＦＴ（薄膜トランジスタ）方式などのアクティブマトリックス方式の液晶表示装置を駆動する液晶駆動装置であるソースドライバＬＳＩでは、液晶表示装置における階調表示のために、ｎビットのデジタル入力データを２ｎ階調の階調表示用電圧へ変換するＤＡ（デジタル−アナログ）変換が行なわれる。
【０００３】
このＤＡ変換を行う回路には、ＭＯＳトランジスタをアナログスイッチとして用いるスイッチ群が用いられる。通常、このスイッチ群のＭＯＳトランジスタには、高電圧動作型のＭＯＳトランジスタが用いられる。一方、デジタル入力データは低電圧であるため、従来のソースドライバＬＳＩでは、ＤＡ変換を行う回路の前段に、デジタル入力データのレベルを低電圧から高電圧へ変換するレベルシフタが設けられている（例えば、特許文献１参照。）。
【０００４】
また、従来、ＤＡ変換を行う回路を、ＭＯＳトランジスタのスイッチ群をマトリックス状に配置し、このＭＯＳトランジスタのオン／オフをデジタル入力データで制御するデコーダ回路で実現することが、提案されている（例えば、特許文献２参照。）。これにより、デジタル入力データのデータ値に応じてＭＯＳトランジスタのスイッチのオン／オフの組み合わせが切り換えられ、所望の階調表示用電圧が選択される。
【０００５】
すなわち、従来のソースドライバＬＳＩでは、ｎビットのデジタル入力データをレベルシフタでレベル変換した後、マトリックス状に配置されたＭＯＳトランジスタのスイッチ群で形成されるデコーダ回路へ入力し、このデコーダ回路で選択した出力を液晶表示装置に与える２ｎ階調表示用電圧としていた。
【０００６】
しかし、最近の液晶表示装置の多ビット化、多出力化に対応しようとすると、上述のレベルシフタやデコーダ回路を用いたソースドライバＬＳＩでは、膨大な数のトランジスタを必要とする。例えば、入力データがｎビットの場合、上述のデコーダ回路を構成するＭＯＳトランジスタのスイッチ群だけでも、１出力あたり（ｎ×２ｎ）個のＭＯＳトランジスタを必要とする。そのため、ソースドライバＬＳＩのチップサイズの増大や、それに伴う製造歩留まりの低下などの問題が懸念される。
【特許文献１】特開２００２−１９６７２６号公報  （第８ページ、図１）
【特許文献２】特開平６−３０３１４１号公報  （第３ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、信号レベルの変換機能を有し、かつ少ないトランジスタ数で構成することのできるデコーダ回路およびこのデコーダ回路を用いる液晶駆動装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、低電圧レベルのｎビットの入力信号をｋ個のビットグループに分割し、前記分割したビットグループの入力信号をそれぞれデコードして高電圧レベルで出力するｋ個のレベルシフト型デコーダと、２ｎ個のアナログ入力から１つを選択して出力する、ｋ階層の階層構造を有する、高電圧で動作するＭＯＳトランジスタスイッチ群とを備え、前記ｋ階層の各階層に対して前記ｋ個のレベルシフト型デコーダを1個ずつ割り当て、前記ＭＯＳトランジスタスイッチ群を、階層ごとにそれぞれ異なるレベルシフト型デコーダの出力で制御することを特徴とするデコーダ回路が提供される。
【発明の効果】
【０００９】
本発明によれば、信号レベルの変換機能を有するデコーダ回路を少ないトランジスタ数で構成することができるので、このデコーダ回路を用いた液晶駆動装置であるソースドライバＬＳＩのチップサイズの増大を防止することができ、製造歩留まりの低下を防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係るデコーダ回路およびこのデコーダ回路を用いる液晶駆動装置の構成の例を示すブロック図である。
【００１２】
本実施例の液晶駆動装置１０００は、基準電圧発生回路１００が発生する2６（＝６４）階調表示用の６４段階の基準電圧Ｖ１〜Ｖ６４の中から、６ビットの入力信号Ｄ０〜Ｄ５をデコードするデコーダ回路１で選択した基準電圧を階調表示電圧としてアクティブマトリックス型液晶装置へ供給するソースドライバＬＳＩである。
【００１３】
本実施例のデコーダ回路１は、信号レベルが例えば３．３Ｖの低電圧レベルである６（ｎ＝６）ビットの入力信号Ｄ０〜Ｄ５を３（ｋ＝３）個のビットグループ（各ビットグループへのビット数の振り分けは任意であるが、ここでは、２ビットずつの３グループ）に分け、それぞれのビットグループの２ビットの入力信号（Ｉ０、Ｉ１）をデコードし、信号レベルが例えば１０Ｖの高電圧レベルの４つのデコード出力信号（Ｓ１〜Ｓ４）を出力する３個のレベルシフト型デコーダ（ＬＳＤＡ）２１Ａ〜２３Ａと、ＬＳＤＡ２１Ａ〜２３Ａの出力信号によりスイッチング動作が制御されるＭＯＳトランジスタスイッチ群３Ａとを備える。
【００１４】
ＭＯＳトランジスタスイッチ群３Ａは、高電圧で動作するＭＯＳトランジスタで形成され、３（ｋ＝３）階層の階層構造を有する。
【００１５】
１階層目のＭＯＳトランジスタスイッチ群は、基準電圧発生回路１００から入力される６４個の基準電圧Ｖ１〜Ｖ６４から１６個を選択する６４個のＭＯＳトランジスタからなり、２階層目のＭＯＳトランジスタスイッチ群は、１階層目のＭＯＳトランジスタスイッチ群の１６個の出力電圧から４個を選択する１６個のＭＯＳトランジスタからなり、３階層目のＭＯＳトランジスタスイッチ群は、２階層目のＭＯＳトランジスタスイッチ群の４個の出力電圧から１個を選択する４個のＭＯＳトランジスタからなる。この３階層目のＭＯＳトランジスタスイッチ群の出力が、液晶装置へ供給する階調表示電圧となる。
【００１６】
各階層のＭＯＳトランジスタスイッチ群は、さらに、４つのＭＯＳトランジスタで形成される４トランジスタスイッチ群ＳＷＡに分けられる。これにより、１階層目の６４個のＭＯＳトランジスタスイッチ群はＳＷＡＡ１０１〜ＳＷＡＡ１１６で構成され、２階層目の１６個のＭＯＳトランジスタスイッチ群はＳＷＡＡ２０１〜ＳＷＡＡ２０４で構成され、３階層目の４個のＭＯＳトランジスタスイッチ群はＳＷＡＡ３０１で構成される。
【００１７】
この各階層のＭＯＳトランジスタスイッチ群のスイッチング動作は、それぞれＬＳＤＡ２１Ａ、ＬＳＤＡ２１Ａ、ＬＳＤＡ２３Ａのデコード出力信号により制御される。すなわち、１階層目のＳＷＡＡ１０１〜ＳＷＡＡ１１６はＬＳＤＡ２１Ａのデコード出力信号で共通に制御され、２階層目のＳＷＡＡ２０１〜ＳＷＡＡ２０４はＬＳＤＡ２２Ａのデコード出力信号で共通に制御され、３階層目のＳＷＡＡ３０１はＬＳＤＡ２３Ａのデコード出力信号で制御される。
【００１８】
上述のように、入力信号Ｄ０〜Ｄ５を３つのビットグループに分けて、それぞれのビットグループの入力信号をデコードするレベルシフト型デコーダＬＳＤＡ２１Ａ〜２３Ａの出力信号によりスイッチング動作が制御されるＭＯＳトランジスタスイッチ群３Ａの働きにより、基準電圧発生回路１００から入力される６４個の基準電圧Ｖ１〜Ｖ６４から１つが選択され、階調表示電圧として出力される。
【００１９】
図２は、４トランジスタスイッチ群ＳＷＡを高電圧で動作するＰＭＯＳトランジスタで構成したときの例を示す回路図である。
【００２０】
ＰＭＯＳトランジスタＰＴ０１、ＰＴ０２、ＰＴ０３、ＰＴ０４の各ソース電極は、それぞれ入力端子Ａ１、Ａ２、Ａ３、Ａ４に接続され、ドレイン電極は、共通に出力端子ＯＴに接続される。また、ＰＭＯＳトランジスタＰＴ０１、ＰＴ０２、ＰＴ０３、ＰＴ０４の各ゲート電極へは、それぞれ入力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が入力される。
【００２１】
入力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は、いずれか１つのみが‘Ｌ（Ｌｏｗ）’レベルになるように制御される。これにより、ＰＭＯＳトランジスタＰＴ０１、ＰＴ０２、ＰＴ０３、ＰＴ０４のいずれか１つのみがオンし、そのオンしたＰＭＯＳトランジスタのソース電極に接続されている、Ａ１、Ａ２、Ａ３、Ａ４のいずれかの入力端子の入力電圧が出力端子ＯＴへ出力される。
【００２２】
すなわち、入力端子Ａ１、Ａ２、Ａ３、Ａ４に入力された入力電圧のうちの１つが、入力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４により選択され、出力端子ＯＴに出力される。
【００２３】
図３は、図２に示したＰＭＯＳトランジスタで構成した４トランジスタスイッチ群ＳＷＡを制御する信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を出力するレベルシフト型デコーダＬＳＤＡの構成の例を示す回路図である。
【００２４】
高電圧で動作するＰＭＯＳトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４の各ソース電極は高電圧電源端子ＶＤＤＨに接続され、それぞれのドレイン電極から信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が出力される。このＰＭＯＳトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４の各ゲート電極へは、プリチャージ信号ｐｒｅが共通に入力される。
【００２５】
ＰＭＯＳトランジスタＰＴ１１のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ１１１、ＮＴ１１２およびＮＭＯＳトランジスタＮＴ１１が直列に接続される。ＰＭＯＳトランジスタＰＴ１２のドレインと接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ１２１、ＮＴ１２２およびＮＭＯＳトランジスタＮＴ１２が直列に接続される。ＰＭＯＳトランジスタＰＴ１３のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ１３１、ＮＴ１３２およびＮＭＯＳトランジスタＮＴ１３が直列に接続される。ＰＭＯＳトランジスタＰＴ１４のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ１４１、ＮＴ１４２およびＮＭＯＳトランジスタＮＴ１４が直列に接続される。
【００２６】
ここで、ＮＭＯＳトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４の各ゲート電極へは、プリチャージ信号ｐｒｅが共通に入力される。
【００２７】
また、ＮＭＯＳトランジスタＮＴ１２２、ＮＴ１４２の各ゲート電極へは、入力信号Ｉ０が入力され、ＮＭＯＳトランジスタＮＴ１３１、ＮＴ１４１の各ゲート電極へは、入力信号Ｉ１が入力される。また、ＮＭＯＳトランジスタＮＴ１１２、ＮＴ１３２の各ゲート電極へは、入力信号Ｉ０をインバータＩＶ１１で反転した信号が入力され、ＮＭＯＳトランジスタＮＴ１１１、ＮＴ１２１の各ゲート電極へは、入力信号Ｉ１をインバータＩＶ１２で反転した信号が入力される。
【００２８】
ここで、入力信号Ｉ０、Ｉ１の信号レベルは、低電圧レベルであり、インバータＩＶ１１、ＩＶ１２は動作するインバータである。そのため、インバータＩＶ１１、ＩＶ１２の出力の信号レベルも低電圧レベルである。そこで、高電圧で動作するＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１４２のしきい値電圧を低くし、低電圧レベルで入力される入力信号の‘１’を識別できるようにする。
【００２９】
図４は、図３に示したレベルシフト型デコーダＬＳＤＡの動作の例を示す波形図である。
【００３０】
プリチャージ信号ｐｒｅが‘０’のときはプリチャージ期間であり、ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４が総てオンし、ＮＭＯＳトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４が総てオフして、総ての出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の信号レベルが高電圧レベルの‘Ｈ（Ｈｉｇｈ）’となる。
【００３１】
プリチャージ信号ｐｒｅが‘１’になると、ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４が総てオフし、ＮＭＯＳトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４が総てオンして、入力信号Ｉ０、Ｉ１のデコード結果を出力するデコード出力期間となる。この期間では、ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４が総てオフしているため、オンしているＮＭＯＳトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４のそれぞれのソース端子に直列に接続されるＮＭＯＳトランジスタがともにオンした端子の出力信号のみが‘Ｌ’に変化する。一方、その他の出力は、ＰＭＯＳトランジスタおよび直列に接続されたＮＭＯＳトランジスタの少なくとも１つがオフするので、ハイインピーダンス状態となり、プリチャージ期間の出力‘Ｈ’を保持する。ただし、リーク電流があると若干レベルが下がるが、プリチャージの間隔を短くすれば、その出力は十分に‘Ｈ’レベルを保持する。
【００３２】
図４では、デコード出力期間において入力信号Ｉ０、Ｉ１がともに‘０’である例を示す。
【００３３】
デコード出力期間では、入力信号Ｉ０、Ｉ１がともに‘０’であるので、ＮＭＯＳトランジスタＮＴ１１のソース端子に直列に接続されるＮＭＯＳトランジスタＮＴ１１１、ＮＴ１１２がともにオンする出力信号Ｓ１のみが‘Ｌ’レベルに変化する。その他の出力信号Ｓ２、Ｓ３、Ｓ４は、出力端子に直列に接続されたＮＭＯＳトランジスタの少なくとも１つがオフするので、‘Ｈ’レベルを保持する。
【００３４】
図５は、図３に示したレベルシフト型デコーダＬＳＤＡのデコード出力期間中の入力信号と出力信号の関係を示す真理値表である。
【００３５】
図５に示すように、入力信号Ｉ０、Ｉ１の信号レベルの組み合わせに対して、出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４のいずれか１つが‘Ｌ’レベルを出力する。このデコード出力期間中の出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４で図２に示したＰＭＯＳトランジスタで構成した４トランジスタスイッチ群ＳＷＡを制御することにより、４トランジスタスイッチ群ＳＷＡの中のいずれか１つのＰＭＯＳトランジスタをオンさせることができる。
【００３６】
ここまでは、４トランジスタスイッチ群ＳＷＡをＰＭＯＳトランジスタで構成したときの例を説明してきたが、４トランジスタスイッチ群ＳＷＡを高電圧で動作するＮＭＯＳトランジスタで構成することもできる。
【００３７】
図６は、４トランジスタスイッチ群ＳＷＡを高電圧で動作するＮＭＯＳトランジスタで構成したときの例を示す回路図である。回路の構成自体は、図２に示したＰＭＯＳトランジスタで構成した４トランジスタスイッチ群ＳＷＡのＰＭＯＳトランジスタＰＴ０１、ＰＴ０２、ＰＴ０３、ＰＴ０４をＮＭＯＳトランジスタＮＴ０１、ＮＴ０２、ＮＴ０３、ＮＴ０４に置き換えたものである。
【００３８】
ただし、ＮＭＯＳトランジスタは、ゲート電極へ与える信号のレベルが‘Ｈ’のときにオンするので、入力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の極性は、４トランジスタスイッチ群ＳＷＡをＰＭＯＳトランジスタで構成したときとは逆にしなければならない。すなわち、ＮＭＯＳトランジスタＮＴ０１、ＮＴ０２、ＮＴ０３、ＮＴ０４のうち、オンさせたいＮＭＯＳトランジスタのゲート電極へのみ‘Ｈ’レベルの信号を入力するようにする。
【００３９】
図７は、図６に示したＮＭＯＳトランジスタで構成した４トランジスタスイッチ群ＳＷＡを制御する信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を出力するレベルシフト型デコーダＬＳＤＡの構成の例を示す回路図である。
【００４０】
図７に示すレベルシフト型デコーダＬＳＤＡが図３に示したレベルシフト型デコーダＬＳＤＡと異なる点は、ＮＭＯＳトランジスタNＴ２１１とＮT２１２がＰＭＯＳトランジスタＰＴ２１とＮＭＯＳトランジスタＮＴ２１との間に並列に接続され、ＮＭＯＳトランジスタNＴ２２１とＮT２２２がＰＭＯＳトランジスタＰＴ２２とＮＭＯＳトランジスタＮＴ２２との間に並列に接続され、ＮＭＯＳトランジスタNＴ２３１とＮT２３２がＰＭＯＳトランジスタＰＴ２３とＮＭＯＳトランジスタＮＴ２３との間に並列に接続され、ＮＭＯＳトランジスタNＴ２４１とＮT２４２がＰＭＯＳトランジスタＰＴ２４とＮＭＯＳトランジスタＮＴ２４との間に並列に接続されることである。
【００４１】
インバータＩＶ２１、ＩＶ２２は、図２に示したインバータＩＶ２１、ＩＶ２２と同様、低電圧で動作し、入力信号Ｉ０、Ｉ１の反転信号を出力する。
【００４２】
図８は、図７に示したレベルシフト型デコーダＬＳＤＡの動作の例を示す波形図である。
【００４３】
この場合も、プリチャージ信号ｐｒｅが‘０’のときはプリチャージ期間であり、ＰＭＯＳトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３、ＰＴ２４が総てオンし、ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２、ＮＴ２３、ＮＴ２４が総てオフして、総ての出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の信号レベルが高電圧レベルの‘Ｈ’となる。
【００４４】
また、プリチャージ信号ｐｒｅが‘１’になると、ＰＭＯＳトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３、ＰＴ２４が総てオフし、ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２、ＮＴ２３、ＮＴ２４が総てオンして、この場合も、入力信号Ｉ０、Ｉ１のデコード結果を出力するデコード出力期間となる。
【００４５】
ただし、この場合、図４とは逆に、入力信号Ｉ０、Ｉ１がともに‘０’のときは、ＮＭＯＳトランジスタＮＴ２１のソース電極に並列に接続されるＮＭＯＳトランジスタNＴ２１１とＮT２１２がともにオフするので、出力信号Ｓ１のみが‘Ｈ’レベルを保持し、他の出力信号Ｓ２〜Ｓ４は‘Ｌ’レベルへ変化する。
【００４６】
図９は、図８に示したレベルシフト型デコーダＬＳＤＡのデコード出力期間中の入力信号と出力信号の関係を示す真理値表である。
【００４７】
図９に示すように、入力信号Ｉ０、Ｉ１の信号レベルの組み合わせに対して、出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４のいずれか１つが‘Ｈ’レベルを出力する。このデコード出力期間中の出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４で図６に示したＮＭＯＳトランジスタで構成した４トランジスタスイッチ群ＳＷＡを制御することにより、４トランジスタスイッチ群ＳＷＡの中のいずれか１つのＮＭＯＳトランジスタをオンさせることができる。
【００４８】
このような本実施例によれば、レベルシフト型デコーダが低電圧レベルの入力信号のデコード出力を高電圧レベルで出力するのでレベルシフタを挿入する必要がなく、その分、回路の構成を簡略化できる。
【００４９】
また、入力信号を３つのビットグループに分けてデコードするので、ＭＯＳトランジスタスイッチ群を３階層の階層構造とすることができ、従来のマトリックス状の配置に比べて、ＭＯＳトランジスタスイッチの数を大幅に少なくすることができる。例えば、６ビットの入力信号の場合、従来のマトリックス状の配置では、１出力当たり、ＭＯＳトランジスタスイッチ群のＭＯＳトランジスタ数が３８４（＝６×２６）であったのに対し、本実施例では８４（＝６４＋１６＋４）で済む。
【００５０】
また、ＭＯＳトランジスタスイッチ群が３階層となるため、デコーダ回路内のＭＯＳトランジスタの直列接続段数を従来の６段から３段へ減らすことができ、基準電圧発生回路からの入力に対する出力遅延を改善することができる。
【実施例２】
【００５１】
図１０は、本発明の実施例２に係るデコーダ回路およびこのデコーダ回路を用いる液晶駆動装置の構成の例を示すブロック図である。
【００５２】
本実施例のデコーダ回路１０は、信号レベルが例えば３．３Ｖの低電圧レベルである６ビットの入力信号Ｄ０〜Ｄ５を２（ｋ＝２）個のビットグループ（各ビットグループへのビット数の振り分けは任意であるが、ここでは、３ビットずつの２グループ）に分け、それぞれのビットグループの３２ビットの入力信号（Ｉ０、Ｉ１、Ｉ２）をデコードし、信号レベルが例えば１０Ｖの高電圧レベルの８つのデコード出力信号（Ｓ１〜Ｓ８）を出力する２個のレベルシフト型デコーダ（ＬＳＤＢ）２１Ｂ、２２Ｂと、ＬＳＤＢ２１Ｂ、２２Ｂの出力信号によりスイッチング動作が制御されるＭＯＳトランジスタスイッチ群３Ｂとを備える。
【００５３】
ＭＯＳトランジスタスイッチ群３Ｂは、高電圧で動作するＭＯＳトランジスタで形成され、２（ｋ＝２）階層の階層構造を有する。１階層目のＭＯＳトランジスタスイッチ群は、基準電圧発生回路１００から入力される６４個の基準電圧Ｖ１〜Ｖ６４から８個を選択する６４個のＭＯＳトランジスタからなり、２階層目のＭＯＳトランジスタスイッチ群は、１階層目のＭＯＳトランジスタスイッチ群の８個の出力電圧から１個を選択する８個のＭＯＳトランジスタからなる。
【００５４】
各階層のＭＯＳトランジスタスイッチ群は、さらに、８つのＭＯＳトランジスタで形成される８トランジスタスイッチ群ＳＷＡに分けられる。これにより、１階層目の６４個のＭＯＳトランジスタスイッチ群はＳＷＢＢ１０１〜ＳＷＡＡ１０８で構成され、２階層目の８個のＭＯＳトランジスタスイッチ群はＳＷＢＢ２０１で構成される。
【００５５】
本実施例の液晶駆動装置２０００も、実施例１の液晶駆動装置１０００と同様、基準電圧発生回路１００が発生する２６（＝６４）階調表示用の６４段階の基準電圧Ｖ１〜Ｖ６４の中から、デコーダ回路１０で選択した基準電圧を階調表示電圧としてアクティブマトリックス型液晶装置へ供給するソースドライバＬＳＩである。
【００５６】
図１１は、８トランジスタスイッチ群ＳＷＢを高電圧で動作するＰＭＯＳトランジスタで構成したときの例を示す回路図である。
【００５７】
ＰＭＯＳトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４、ＰＴ３５、ＰＴ３６、ＰＴ３７、ＰＴ３８の各ソース電極は、それぞれ入力端子Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８に接続され、ドレイン電極は、共通に出力端子ＯＴに接続される。また、ＰＭＯＳトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４、ＰＴ３５、ＰＴ３６、ＰＴ３７、ＰＴ３８の各ゲート電極へは、それぞれ入力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８が入力される。
【００５８】
入力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８は、いずれか１つのみが‘Ｌ’レベルになるように制御される。これにより、ＰＭＯＳトランジスタＰＴ３１〜ＰＴ３８のいずれか１つのみがオンし、そのオンしたＰＭＯＳトランジスタのソース電極に接続されている、Ａ１〜Ａ８のいずれかの入力端子の入力電圧が出力端子ＯＴへ出力される。
【００５９】
すなわち、入力端子Ａ１〜Ａ８に入力された入力電圧のうちの１つが、入力信号Ｓ１〜Ｓ８により選択され、出力端子ＯＴに出力される。
【００６０】
図１２は、図１１に示したＰＭＯＳトランジスタで構成した８トランジスタスイッチ群ＳＷＢを制御する信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８を出力するレベルシフト型デコーダＬＳＤＢの構成の例を示す回路図である。
【００６１】
高電圧で動作するＰＭＯＳトランジスタＰＴ４１〜ＰＴ４８の各ソース電極は高電圧電源端子ＶＤＤＨに接続され、それぞれのドレイン電極から信号Ｓ１〜Ｓ８が出力される。このＰＭＯＳトランジスタＰＴ４１〜ＰＴ４８の各ゲート電極へは、プリチャージ信号ｐｒｅが共通に入力される。
【００６２】
ＰＭＯＳトランジスタＰＴ４１のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４１１、ＮＴ４１２、ＮＴ４１３およびＮＭＯＳトランジスタＮＴ４１が直列に接続される。ＰＭＯＳトランジスタＰＴ４２のドレインと接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４２１、ＮＴ４２２、ＮＴ４２３およびＮＭＯＳトランジスタＮＴ４２が直列に接続される。ＰＭＯＳトランジスタＰＴ４３のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４３１、ＮＴ４３２、ＮＴ４３３およびＮＭＯＳトランジスタＮＴ４３が直列に接続される。ＰＭＯＳトランジスタＰＴ４４のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４４１、ＮＴ４４２、ＮＴ４４３およびＮＭＯＳトランジスタＮＴ４４が直列に接続される。
【００６３】
同様に、ＰＭＯＳトランジスタＰＴ４５のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４５１、ＮＴ４５２、ＮＴ４５３およびＮＭＯＳトランジスタＮＴ４５が直列に接続される。ＰＭＯＳトランジスタＰＴ４６のドレインと接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４６１、ＮＴ４６２、ＮＴ４６３およびＮＭＯＳトランジスタＮＴ４６が直列に接続される。ＰＭＯＳトランジスタＰＴ４７のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４７１、ＮＴ４７２、ＮＴ４７３およびＮＭＯＳトランジスタＮＴ４７が直列に接続される。ＰＭＯＳトランジスタＰＴ４８のドレイン電極と接地端子との間には、高電圧で動作するＮＭＯＳトランジスタＮＴ４８１、ＮＴ４８２、ＮＴ４８３およびＮＭＯＳトランジスタＮＴ４８が直列に接続される。
【００６４】
ここで、ＮＭＯＳトランジスタＮＴ４１〜ＮＴ４８の各ゲート電極へは、プリチャージ信号ｐｒｅが共通に入力される。
【００６５】
また、ＮＭＯＳトランジスタＮＴ４２３、ＮＴ４４３、ＮＴ４６３、ＮＴ４８３の各ゲート電極へは、入力信号Ｉ０が入力され、ＮＭＯＳトランジスタＮＴ４３２、ＮＴ４４２、ＮＴ４７２、ＮＴ４８２の各ゲート電極へは、入力信号Ｉ１が入力され、ＮＭＯＳトランジスタＮＴ４５１、ＮＴ４６１、ＮＴ４７１、ＮＴ４８１の各ゲート電極へは、入力信号Ｉ２が入力される。また、ＮＭＯＳトランジスタＮＴ４１３、ＮＴ４３３、ＮＴ４５３、ＮＴ４７３の各ゲート電極へは、入力信号Ｉ０をインバータＩＶ４１で反転した信号が入力され、ＮＭＯＳトランジスタＮＴ４１２、ＮＴ４２２、ＮＴ４５２、ＮＴ４６２の各ゲート電極へは、入力信号Ｉ１をインバータＩＶ４２で反転した信号が入力され、ＮＭＯＳトランジスタＮＴ４１１、ＮＴ４２１、ＮＴ４３１、ＮＴ４４１の各ゲート電極へは、入力信号Ｉ２をインバータＩＶ４３で反転した信号が入力される。
【００６６】
ここで、入力信号Ｉ０、Ｉ１、Ｉ２の信号レベルは、低電圧レベルであり、インバータＩＶ４１、ＩＶ４２、ＩＶ４３は低電圧で動作するインバータである。そのため、インバータＩＶ４１、ＩＶ４２、ＩＶ４３の出力の信号レベルも低電圧レベルである。そこで、高電圧で動作するＮＭＯＳトランジスタＮＴ４１１〜ＮＴ４８３のしきい値電圧を低くし、低電圧レベルで入力される入力信号の‘１’を識別できるようにする。
【００６７】
このレベルシフト型デコーダＬＳＤＢも、図３に示したレベルシフト型デコーダＬＳＤＡと同様、プリチャージ信号ｐｒｅが‘０’のときはプリチャージ期間であり、プリチャージ信号ｐｒｅが‘１’のときがデコード出力期間である。
【００６８】
図１３は、図１２に示したレベルシフト型デコーダＬＳＤＢのデコード出力期間中の入力信号と出力信号の関係を示す真理値表である。
【００６９】
図１３に示すように、入力信号Ｉ０、Ｉ１、Ｉ２の信号レベルの組み合わせに対して、出力信号Ｓ１〜Ｓ８のいずれか１つが‘Ｌ’レベルを出力する。このデコード出力期間中の出力信号Ｓ１１〜Ｓ８で図１１に示したＰＭＯＳトランジスタで構成した８トランジスタスイッチ群ＳＷＢを制御することにより、８トランジスタスイッチ群ＳＷＢの中のいずれか１つのＰＭＯＳトランジスタをオンさせることができる。
【００７０】
なお、実施例１と同様、８トランジスタスイッチ群ＳＷＢをＮＭＯＳトランジスタで構成することも、もちろん可能である。
【００７１】
このような本実施例によれば、入力信号のビットグループ分けを２つにすることによりＭＯＳトランジスタスイッチ群の階層を２つにすることができる。これにより、ＭＯＳトランジスタ群のトランジスタの数が７２（＝６４＋８）となり、ＭＯＳトランジスタ群のトランジスタの数を実施例１よりもさらに少なくすることができる。
【００７２】
また、ＭＯＳトランジスタスイッチ群の階層を２つにすることにより、デコーダ回路内のＭＯＳトランジスタの直列接続段数を実施例１の３段から２段へさらに減らすことができ、基準電圧発生回路からの入力に対する出力遅延をさらに改善することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例1に係るデコーダ回路およびこのデコーダ回路を用いる液晶駆動装置の構成の例を示すブロック図。
【図２】本発明の実施例1に係るＭＯＳトランジスタスイッチ群をＰＭＯＳトランジスタで構成した例を示す回路図。
【図３】図２に示したＭＯＳトランジスタスイッチ群を制御するレベルシフト型デコーダの構成の例を示す回路図。
【図４】図３に示したレベルシフト型デコーダの動作の例を示す波形図。
【図５】図３に示したレベルシフト型デコーダの真理値表。
【図６】本発明の実施例1に係るＭＯＳトランジスタスイッチ群をＮＭＯＳトランジスタで構成した例を示す回路図。
【図７】図６に示したＭＯＳトランジスタスイッチ群を制御するレベルシフト型デコーダの構成の例を示す回路図。
【図８】図７に示したレベルシフト型デコーダの動作の例を示す波形図。
【図９】図７に示したレベルシフト型デコーダの真理値表。
【図１０】本発明の実施例２に係るデコーダ回路およびこのデコーダ回路を用いる液晶駆動装置の構成の例を示すブロック図。
【図１１】本発明の実施例２に係るＭＯＳトランジスタスイッチ群をＰＭＯＳトランジスタで構成した例を示す回路図。
【図１２】図１１に示したＭＯＳトランジスタスイッチ群を制御するレベルシフト型デコーダの構成の例を示す回路図。
【図１３】図１２に示したレベルシフト型デコーダの真理値表。
【符号の説明】
【００７４】
１、１０  デコーダ回路
２１Ａ〜２３Ａ、２１Ｂ〜２２Ｂ  レベルシフト型デコーダ
３Ａ、３Ｂ  ＭＯＳトランジスタスイッチ群
Ａ１０１〜Ａ１１６、Ａ２０１〜Ａ２０４、Ａ３０１  ４トランジスタスイッチ群
Ｂ１０１〜Ｂ１０８、Ｂ２０１  ４トランジスタスイッチ群
ＰＴ０１〜ＰＴ０４、ＰＴ１１〜ＰＴ１４、ＰＴ２１〜ＰＴ２４、ＰＴ３１〜ＰＴ３８、ＰＴ４１〜ＰＴ４８  ＰＭＯＳトランジスタ
ＮＴ０１〜ＮＴ０４、ＮＴ１１〜ＮＴ１４、ＮＴ２１〜ＮＴ２４、ＰＴ４１〜ＰＴ４８、ＮＴ１１１〜ＮＴ１１２、ＮＴ１２１〜ＮＴ１２２、ＮＴ１３１〜ＮＴ１３２、ＮＴ１４１〜ＮＴ１４２、ＮＴ２１１〜ＮＴ２１２、ＮＴ２２１〜ＮＴ２２２、ＮＴ２３１〜ＮＴ２３２、ＮＴ２４１〜ＮＴ２４２、ＮＴ４１１〜ＮＴ４１３、ＮＴ４２１〜ＮＴ４２３、ＮＴ４３１〜ＮＴ４３３、ＮＴ４４１〜ＮＴ４４３、ＮＴ４５１〜ＮＴ４５３、ＮＴ４６１〜ＮＴ４６３、ＮＴ４７１〜ＮＴ４７３、ＮＴ４８１〜ＮＴ４８３  ＮＭＯＳトランジスタ
ＩＶ１１〜ＩＶ１２、ＩＶ２１〜ＩＶ２２、ＩＶ４１〜ＩＶ４３  インバータ
１００  基準電圧発生回路
１０００、２０００  液晶駆動装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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