(57)【要約】【課題】正確な動作消費電流測定のため、内部回路と出力用パッドとを分離または接続するためのテストモードが必要であった。【解決手段】切断したい出力用パッド自身を分離または接続制御端子として併用する。出力用パッドに負の電源線の電位より低い負のパルス電位を与えることで、この出力パッドを分離または接続制御する。この制御に用いる制御回路は、出力用パッドの電位が正の電源線と負の電源線との間にある電位であるときは、分離または接続状態が変わらない制御を行う。【選択図】図１
2007071702.tif 000002
【特許請求の範囲】
【請求項１】
内部回路とパッドとの間に切り離し手段と該切り離し手段を制御する制御手段とを有し、前記制御手段は前記パッドに外部から入力する負の電源電圧より大きい負のパルス信号の有無に応じて前記切り離し手段を制御することを特徴とする半導体集積回路。
【請求項２】
前記制御手段は、ダイオードとＭＩＳ型トランジスタと抵抗とラッチ回路とを有し、
前記ダイオードのカソード端子を前記パッドに接続し、前記ダイオードのアノード端子を負の電源電位を供給する電源線に接続し、
前記ＭＩＳ型トランジスタは、ソース端子とバルク端子とを前記パッドに接続し、ゲート端子を前記負の電源電位を供給する電源線に接続し、ドレイン端子は、前記抵抗の一方の端子と接続するとともに前記ラッチ回路の入力に接続し、前記抵抗の他方の端子は正の電源電位を供給する電源線に接続し、
前記ラッチ回路の出力は、前記切り離し手段に接続することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記制御手段は、前記負のパルス信号の有無に応じて正の電源電位と負の電源電位とを切り換えて出力することを特徴とする請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係わるものであり、特には半導体集積回路をテストする際に半導体集積回路を所望のモードにするための設定機能を搭載した半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の動作周波数の高速化にともない、半導体集積回路の設計要件として低消費電流化が常用になってきている。このような状況下において、半導体集積回路の消費電流を正確に把握する構成や方法は特に注目を集めている。
【０００３】
半導体集積回路の正確な動作消費電流テストを行う場合、テスト装置により外部から半導体集積回路の特定の入力端子に対して信号を入力し、半導体集積回路の動作時と同様の状態を擬似的に再現するとともに半導体集積回路の動作を擬似的に継続させながら、半導体集積回路の電源間に流れる電流を一定期間測定を行う方法が知られている。
【０００４】
しかしながら、半導体集積回路の出力端子にテスト装置が接続された状態でテストを行うと、テスト装置自体が有する負荷容量等により、見かけ上半導体集積回路に容量などが負荷している状態となってしまい、半導体集積回路自体の正しい動作消費電流が測定できないという問題があった。
【０００５】
このような問題を解決するために、多くの提案を見るものであるが、テスト装置によるテスト時に、半導体集積回路の出力端子とテスト装置とを切り離す技術が知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に示した従来技術は、半導体集積回路に搭載している出力バッファ回路と出力端子であるパッドとの間を分離して、接続しているテスト装置の負荷容量の影響を無くすものである。
すわなち、出力バッファ回路と出力端子であるパッドとの間にスイッチング手段を設け、このスイッチング手段の制御によって、半導体集積回路のテスト時に出力バッファ回路とパッド間とを分離するというものである。
【０００７】
図を用いて詳しく説明する。図３は特許文献１に示した従来技術の半導体集積回路を説明する図であって、その主旨を逸脱しない程度に書き直したものである。図３において、１００は出力バッファ、２０はテスト用パッド、３０はＰチャネルＭＩＳ型トランジスタ、５は出力用パッド、６０はＮチャネルＭＩＳ型トランジスタ、７０は制御信号線、８０はラッチ回路、９０はテスト信号線である。
【０００８】
出力バッファ１００と出力用パッド５との間には、この間の接続と分離とを行う為のスイッチとして機能するＰチャネルＭＩＳ型トランジスタ３０を有している。出力用パッド５とラッチ回路８０との間には、この間の接続と分離とを行うためのスイッチとして機能するＮチャネルＭＩＳ型トランジスタ６０を有している。
ＮチャネルＭＩＳ型トランジスタ６０のゲートは、テスト信号線９０に接続している。ラッチ回路８０は、ＰチャネルＭＩＳ型トランジスタ３０をオン・オフ制御するための制御情報記憶用のラッチであって、ラッチ回路８０とＰチャネルＭＩＳ型トランジスタ３０とは制御信号線７０により接続している。
【０００９】
次に、特許文献１に示した従来技術の動作について説明する。まず、テスト装置から所
定の信号を入力し半導体集積回路をテストする場合を説明する、この状態は、テストモードと称する。
まず、テスト用パッド２０にハイレベルの信号を入力し、ＮチャネルＭＩＳ型トランジスタ６０は、テスト信号線９０を介してハイレベルの信号が伝達し、オン状態となる。これにより出力用パッド５とラッチ回路８０の入力とが接続される。
次に、出力用パッド５にハイレベルの信号を入力する。このとき、出力用パッド５から入力された信号と出力バッファ１００の出力信号との衝突を防ぐため、出力バッファ１００は、ハイインピーダンス状態またはハイレベルの信号を出力する常態にしておく。これにより、ラッチ回路８０にはハイレベルが記憶されて、ＰチャネルＭＩＳ型トランジスタ３０はオフ状態となる。このときＰチャネルＭＩＳ型トランジスタ３０はロウアクティブ回路とする。
【００１０】
次に、テスト用パッド２０をロウレベルに遷移させる。ＮチャネルＭＩＳ型トランジスタ６０は、テスト信号線９０を介してロウレベルの信号が伝達し、オフ状態となる。これにより、ラッチ回路８０は、ハイレベルを維持した状態で出力用パッド５から分離され、ＰチャネルＭＩＳ型トランジスタ３０は、オフ状態を維持して出力バッファ１００と出力用パッド５とは分離される。
【００１１】
このように、出力バッファ１００と出力用パッド５とを分離した後、半導体集積回路をテストするには、図示しない入力用パッドにテスト装置から所望の信号を入力し、出力バッファ１００を動作させながら消費電流測定を行うのである。このようにすることによって、出力用パッド５には不必要な容量等が接続しないため、正確な動作消費電流が可能となるものである。
【００１２】
次に、特許文献１に示した半導体集積回路を通常動作させる場合を説明する。この状態は、便宜上、通常モードと称する。
まず、出力バッファ１００と出力用パッド５との間を接続させる。テスト用パッド２０にハイレベルの信号を入力する。ＮチャネルＭＩＳ型トランジスタ６０は、テスト信号線９０を介してハイレベルの信号が伝達し、オン状態となる。これにより、出力用パッド５とラッチ回路８０の入力とが接続される。
次に、出力用パッド５にロウレベルの信号を入力する。このとき、出力用パッド５からの入力されたロウレベルの信号と出力バッファ１００の出力信号との衝突を防ぐため、出力バッファ１００は、ハイインピーダンス状態またはロウレベルの信号を出力する状態にしておく。これにより、ラッチ回路８０にはロウレベルが記憶されて、ＰチャネルＭＩＳ型トランジスタ３０はオン状態となる。
【００１３】
次に、テスト用パッド２０をロウレベルに遷移させることにより、テスト信号線９０には、ロウレベルとなり、ＮチャネルＭＩＳ型トランジスタ６０はオフ状態となり、ラッチ回路８０は、ロウレベルを維持した状態で出力用パッド５から分離され、ＰチャネルＭＩＳ型トランジスタ３０は、オン状態を維持して出力バッファ１００と出力用パッド５とは接続される。
【００１４】
このようにして、出力バッファ１００と出力用パッド５とを接続した後、通常モードにおける通常の出力信号が出力用パッド５への伝達される。
【００１５】
【特許文献１】特開平１０−７３６３９号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１に示した従来技術は、出力バッファ１００と出力用パッド５
との分離や接続の移行時に、必ず出力バッファ１００が出力する状態を特定の状態に固定する必要があり、つまりは、通常モードにおける半導体集積回路の動作を中断または停止させ、テストモードにする必要があった。
半導体集積回路の動作時の消費電流テストを行うに当たって、半導体集積回路の動作を中断または停止させた後、テストをしたい目的の動作タイミングまで待機し、その後、動作時の消費電流テストを開始することは、測定時間の短縮を阻害させる要因となっていた。
【００１７】
また、特許文献１に示した従来技術は、出力バッファ１００と出力用パッド５との分離や接続の移行時に、必ず出力バッファ１００が出力する状態をハイレベル、ロウレベルまたはハイインピーダンスの状態に固定する必要があり、出力バッファ１００が出力する状態を固定するための制御回路が必要であった。半導体集積回路のテストのみに必要な制御回路を半導体集積回路上に更に設けることは、微細化を阻害させる要因となっていた。
【００１８】
そこで、本発明の目的は、分離や接続したい出力バッファと接続する出力用パッドのみにテスト装置から信号を入力することで、通常モードを維持しつつ任意の動作タイミングにおいて出力バッファと出力用パッドを分離や接続することを可能にする半導体集積回路を提供することである。
【課題を解決するための手段】
【００１９】
前述した課題を解決するために、本発明の半導体集積回路は下記の構成を採用するものである。
【００２０】
内部回路とパッドとの間に切り離し手段と切り離し手段を制御する制御手段とを有し、制御手段はパッドに外部から入力する負の電源電圧より大きい負のパルス信号の有無に応じて切り離し手段を制御することを特徴とする。
【００２１】
制御手段は、ダイオードとＭＩＳ型トランジスタと抵抗とラッチ回路とを有し、
ダイオードのカソード端子をパッドに接続し、ダイオードのアノード端子を負の電源電位を供給する電源線に接続し、
ＭＩＳ型トランジスタは、ソース端子とバルク端子とをパッドに接続し、ゲート端子を負の電源電位を供給する電源線に接続し、ドレイン端子は、抵抗の一方の端子と接続するとともにラッチ回路の入力に接続し、抵抗の他方の端子は正の電源電位を供給する電源線に接続し、ラッチ回路の出力は、切り離し手段に接続することを特徴とする。
【００２２】
制御手段は、負のパルス信号の有無に応じて正の電源電位と負の電源電位とを切り換えて出力することを特徴とする。
【発明の効果】
【００２３】
本発明の半導体集積回路の構成を適用すれば、出力バッファと出力用パッドとの接続と分離とを、テストモードを介することなく通常モードから連続的に行うことができるため、通常モードの任意のタイミングから直接短時間に正確な動作消費電流を測定することが可能となる。
また、本発明の半導体集積回路は、その制御に特別複雑な制御回路は必要としない。このため、半導体集積回路自体の微細化を阻害することもない。
【発明を実施するための最良の形態】
【００２４】
［全体構成の説明：図1］
以下、図を用いて本発明の実施の形態を説明する。図１は本発明の半導体集積回路の一実施の形態における構成を示す図である。図１において、１は出力バッファ、３はトラン
スミッションゲート（以下、ＴＧと表す）、５は出力用パッド、６はＮチャネルＭＩＳ型トランジスタ、７は制御信号線、８はラッチ回路、９はクロック信号線、１０はダイオード、１２は抵抗体、１３は正の電源線（以下ＶＤＤと表す）、１４は負の電源線（以下ＶＳＳと表す）である。
ＶＤＤ１３の電位は、ＧＮＤレベルである。ＶＳＳ１４の電位は、例えば、−１．５Ｖや−３．０Ｖなどの負の電位レベルである。本発明の半導体集積回路は、このＶＤＤ１３の電位とＶＳＳ１４の電位との間の電位差で動作する。
【００２５】
本発明の半導体集積回路は、テスト装置からＶＳＳ１４の電位レベルより低い負の電位ＶＩＮを出力用パッド５に印加することで、特別なテストモードにすることなく、出力バッファ１と出力用パッド５とを分離または接続することができる。テスト装置は、測定者が設定することで、任意の幅や任意の振幅をもつパルスを任意のタイミングに発生するドライバと呼ばれる機能を持つものが一般的であり、このドライバ機能を活用してＶＩＮの電位レベルを発生する。
【００２６】
ＴＧ３は、出力用パッド５と内部回路である出力バッファ１とを接続または分離する切り離し手段である。
ＮチャネルＭＩＳ型トランジスタ６とラッチ回路８とダイオード１０と抵抗体１２とで制御手段を構成する。
【００２７】
出力バッファ１と出力用パッド５との間には、この間の接続と分離とを行う為のスイッチとして機能するＴＧ３を有している。出力用パッド５とＶＳＳ１４との間には、ＴＧ３の切り離し制御手段としてダイオード１０を有している。ダイオード１０は、カソード端子を出力用端子５に接続し、アノード端子をＶＳＳ１４に接続している。同じくＴＧ３の切り離し制御手段として、出力用パッド５とＶＤＤ１３との間には、ＮチャネルＭＩＳ型トランジスタ６と抵抗体１２とが直列に接続している。
【００２８】
ＮチャネルＭＩＳ型トランジスタ６のソース端子とバルク端子とは、出力用パッド５と接続し、ドレイン端子は、抵抗体１２の一方の端子と接続し、ゲート端子は、ＶＳＳ１４と接続している。抵抗体１２の他方の端子は、ＶＤＤ１３と接続している。
【００２９】
同じくＴＧ３の切り離し制御手段として、ラッチ回路８を有している。ラッチ回路８の入力は、ＮチャネルＭＩＳ型トランジスタ６と抵抗体１２との交点とクロック信号線９により接続し、出力は、制御信号線７によりＴＧ３の制御信号入力に接続している。
【００３０】
ＴＧ３は、制御信号７の制御信号がハイレベル（ＶＤＤ１３の電位）のときオンし、ロウレベル（ＶＳＳ１４の電位）のときオフするハイアクティブ回路とする。ラッチ回路８は、トグル型フリッププロップを用いている。このとき、ラッチ回路８は立ち下がりの制御信号により出力状態を反転するものとする。
【００３１】
また、ダイオード１０は、半導体基板上に選択的に設ける複数の導電領域からなり、導電型の異なる導電領域同士の接合により構成する。
ダイオード１０は、一方の端子であるカソード端子に対する他方の端子であるアノード端子の電位差が所定の電位差（以下、ＶＦと表す）より大きい場合、カソード端子とアノード端子との間が導通する。これを一般的に順方向接続という。
また、順方向接続とは反対に、アノード端子がカソード端子に対してＶＦより低い電位の場合、カソード端子とアノード端子との間が絶縁する。これを逆方向接続という。このような電気特性は、一般的なものである。
【００３２】
抵抗体１２は、半導体基板上に形成される抵抗素子により構成する。特に限定しないが
、例えば、半導体基板に選択的に導電領域を形成してなる拡散抵抗や半導体基板上に設けるポリシリコン抵抗などである。
【００３３】
次に、本発明の半導体集積回路の出力用パッド５のそれぞれの電位状態における動作を説明する。
【００３４】
まず、出力用パッド５の電位がＶＤＤ１３のときの動作に付いて説明する。
出力用パッド５の電位がＶＤＤ１３の場合、ダイオード１０のカソード端子は、出力用パッド５に接続しているのでＶＤＤ１３の電位となる。ダイオード１０のアノード端子は、ＶＳＳ１４に接続しているのでアノード端子はカソード端子に対してＶＦより低い電位となる。つまり、ダイオード１０は逆方向接続となりダイオード１０の両端は絶縁する。
また、ＮチャネルＭＩＳ型トランジスタ６は、ゲート端子がダイオード１０のアノード端子とＶＳＳ１４とに接続しているから、このゲート端子には、ダイオード１０の絶縁によりＶＳＳ１４の電位が印加される。一方、ソース端子およびバルク端子は、出力用パッド５に接続しているためＶＤＤ１３の電位が印加される。このため、ソース端子およびバルク端子に対するゲート端子の電位が逆バイアスとなりオフする。
【００３５】
ラッチ回路８のクロック信号線９は、出力用パッド５とＶＤＤ１３との間に直列に接続するＮチャネルＭＩＳ型トランジスタ６と抵抗体１２との交点に接続しており、ＮチャネルＭＩＳ型トランジスタ６がオフすることから、抵抗体１２を介してＶＤＤ１３の電位が伝達する。
これにより、ラッチ回路８の入力がＶＤＤ１３の電位となることから、ラッチ回路８の出力信号でもあるＴＧ３の制御信号線７は、直前の状態を維持する。
ＴＧ３は、制御信号線７の状態が変わらないことからオンまたはオフの状態も変わらず、出力バッファ１と出力用パッド５との分離または接続の状態は変わらない。
つまり、半導体集積回路が内部で成形し出力バッファ１から出力される２つの電位の１つであるＶＤＤ１３の電位（ハイレベル）において、ＴＧ３の状態が変わることはない。
【００３６】
次に、出力用パッド５の電位がＶＳＳ１４のときの動作に付いて説明する。
出力用パッド５の電位がＶＳＳ１４の場合、ダイオード１０のカソード端子は、出力用パッド５に接続しているのでＶＳＳ１４の電位となる。ダイオード１０のアノード端子は、ＶＳＳ１４に接続しているのでダイオード１０は逆方向接続となりダイオード１０の両端は絶縁する。
また、ＮチャネルＭＩＳ型トランジスタ６は、ゲート端子がダイオード１０のアノード端子とＶＳＳ１４とに接続しているから、このゲート端子には、ダイオード１０の絶縁によりＶＳＳ１４の電位のみが印加され、ソース端子およびバルク端子は、出力用パッド５に接続しているためＶＳＳ１４の電位が印加される。このため、ソース端子およびバルク端子に対するゲート端子の電位がなく、オフする。
【００３７】
このように、ＮチャネルＭＩＳ型トランジスタ６は、出力用パッド５の電位がＶＤＤ１３のときのと同様な状態となるため、半導体集積回路が内部で成形し出力バッファ１から出力される２つの電位の１つであるＶＳＳ１４の電位（ロウレベル）において、ＴＧ３の状態が変わることはない。
【００３８】
以上の説明で明らかなように、半導体集積回路が内部で形成し出力バッファ１から出力するいかなる電位においても、ＴＧ３の状態が変わることはなく、つまりは、出力バッファ１と出力用パッド５の接続状態が変わることないのである。
【００３９】
次に、出力用パッド５の電位がＶＤＤ１３またはＶＳＳ１４からＶＳＳ１４の電位より低い負の電位ＶＩＮに遷移した時の動作に付いて説明する。
出力用パッド５に、図示しないテスト装置によってＶＳＳ１４の電位より負の電位ＶＩＮを印加し、ＶＳＳ１４の電位とＶＩＮとの電位差がＶＦより大きい場合、ダイオード１０のカソード端子は、出力用パッド５に接続しているからＶＩＮの電位となる。このとき、アノード端子は、ＶＳＳ１４に接続していることからカソード端子に対してＶＦの電位差が発生する。
【００４０】
ＮチャネルＭＩＳ型トランジスタ６は、ゲート端子がダイオード１０のアノード端子とＶＳＳ１４とに接続しているから、このゲート端子には、ＶＳＳが印加され、ソース端子およびバルク端子は出力用パッド５に接続しているため、ＶＳＳ１４の電位より負の電位ＶＩＮとなる。これにより、ＮチャネルＭＩＳ型トランジスタ６は、ソース端子およびバルク端子とゲート端子との間にＶＦの電位が発生してオンする。
【００４１】
ＮチャネルＭＩＳ型トランジスタ６がオンすると、出力用パッド５とＶＤＤ１３とは抵抗体１２を介して導通し、ＮチャネルＭＩＳ型トランジスタ６のソース端子と抵抗体１２の一方の端子との接続点であるクロック信号線９の電位は、ＶＤＤ１３と出力用パッド５に印加しているＶＩＮの電位とを、ＮチャネルＭＩＳ型トランジスタ６がオンしたときのソース端子とドレイン端子との間の導通抵抗（以下、オン抵抗と表す）と抵抗体１２の抵抗とで分割した値となる。
【００４２】
ＮチャネルＭＩＳ型トランジスタ６のオン抵抗が抵抗体１２の抵抗より十分小さい場合、クロック信号線９の電位は、ＶＤＤ１３の電位より十分低い電位となる。
ラッチ回路８の入力がＶＤＤ１３の電位より十分低い電位の場合、ラッチ回路８には立ち下がり信号が入力し、ラッチ回路８の出力でもあるＴＧ３の制御信号を伝達する制御信号線７は、直前の状態から反転する。
ＴＧ３の制御信号が反転すると、ＴＧ３の状態も反転することから、出力バッファ１と出力用パッド５との分離または接続の状態は入れ替わる。
【００４３】
［動作の説明：図２］
次に、図２を用いて、本願発明の半導体集積回路の動作を説明する。図２は、本発明の半導体集積回路の動作を説明するためのタイムチャートである。
図２において、信号ａは半導体集積回路内部で成形される出力バッファ１の出力信号である。信号ｂは、図示しないテスト装置から出力用パッド５に入力するパルス信号である。信号ｃはラッチ回路８の入力信号であるクロック信号線９の信号である。信号ｄは、出力用パッド５の信号である。信号ｅは、ＴＧ３の制御信号でありラッチ回路８の出力信号でもある制御信号線７の信号である。
【００４４】
図２に示す各信号の横方向に引いた３本の破線は、それぞれ電位レベルを示している。破線のうち１番上位はＶＤＤ１３の電位レベルでありＶＤＤと表記している。中位はＶＳＳ１４の電位レベルでありＶＳＳと表記している。下位は図示しないテスト装置から出力用パッド５に入力するＶＳＳ１４の電位レベルより低い負のパルスのＶＩＮの電位レベルであり、ＶＩＮと表記している。
【００４５】
図２に示す各信号の実線は、それぞれ固定の電圧レベルである。信号ｂと信号ｄとに示すＶＤＤ１３の電位レベルとＶＳＳ１４の電位レベルとの間の実線は、特定の電圧レベルがないフローティングレベルを示すものである。
また、信号ｃのＶＳＳ１４の電位レベルとＶＳＳ１４より負の電位レベルであるＶＩＮとの間の実線は、出力用パッド５の電位レベルとＶＤＤ１３の電位レベルをＮチャネルＭＩＳ型トランジスタ６と抵抗体１２とで分割した電位レベルである。
【００４６】
図２に示すタイムチャートの最下位は、ＴＧ３のオンの制御状態とオフの制御状態の区
間を示す。信号ｂに示すように、出力用パッド５にＶＳＳ１４の電位より低い負のパルス信号を入れるたびにＴＧ３の制御信号である制御信号線７が反転し、ＴＧ３はオフまたはオンする。
【００４７】
次に、図２を用いて、出力バッファ１と出力用パッド５の分離または接続の変遷を説明する。ＴＧ３の制御信号である制御信号線７の信号ｅが当初ハイレベル（ＶＤＤ１３の電位）であるとする。
このとき、ＴＧ３の状態はオンであり、出力バッファ１と出力用パッド５とは接続している。
図示しないテスト装置から出力用パッド５に入力する信号ｂは、フローティングである。このとき、ラッチ回路８の制御信号であるクロック信号線９の信号ｃは、ＶＤＤ１３の電位である。
信号ｃがＶＤＤ１３の電位であることから、ＴＧ３の制御信号である信号ｅは当初のハイレベルを維持している。
出力バッファ１と出力用パッド５は接続し、信号ｂがフローティングであるため、半導体集積回路の内部で成形される出力バッファ１の出力信号である信号ａは出力用パッド５の信号ｄに伝達する。
【００４８】
次に、図中のタイミング１において、図示しないテスト装置から出力用パッド５に電位ＶＩＮのパルス信号である信号ｂを印加した場合について説明する。
【００４９】
図示しないテスト装置から出力用パッド５への入力は、電位ＶＩＮのパルス信号である信号ｂを印加した後、フローティングにするものとする。
タイミング１のとき、出力用パッド５の信号ｄは、図示しないテスト装置からの入力信号である電位ＶＩＮに引かれる。
ラッチ回路８の制御信号であるクロック信号線９の信号ｃは、ＶＳＳ１４の電位より負の電位となる。
信号ｃがＶＳＳ１４の電位より負となることから、ＴＧ３の制御信号である信号ｅは当初のハイレベルから反転し、ロウレベル（ＶＳＳ１４の電位）となる。これによりＴＧ３の状態もオンからオフへ反転する。
【００５０】
このとき、出力用パッド５は、出力バッファ１から切り離され、出力用パッド５の信号ｂは伝達する電位がなくなり、フローティングとなる。同様にラッチ回路８の制御信号であるクロック信号線９の信号ｃは、信号ｂがフローティングとなることから、抵抗体１２によりハイレベルへ引かれ固定される。これにより、ＴＧ３の制御信号である信号ｅもロウレベルを維持し、ＴＧ３の状態もオフを維持する。
【００５１】
さらに、図中のタイミング２において、図示しないテスト装置から出力用パッド５にＶＳＳ１４の電位より負の電位ＶＩＮのパルス信号である信号ｂを印加した場合について説明する。
【００５２】
図示しないテスト装置から出力用パッド５への入力は、電位ＶＩＮのパルス信号である信号ｂを印加した後、フローティングにするものとする。
タイミング１のとき、出力用パッド５の信号ｄは、図示しないテスト装置からの入力信号である電位ＶＩＮに引かれる。
ラッチ回路８の制御信号であるクロック信号線９の信号ｃは、ＶＳＳ１４の電位より負の電位となる。
信号ｃがＶＳＳ１４の電位より負となることから、ＴＧ３の制御信号である信号ｅはロウレベルから反転し、ハイレベルとなる。これにより、ＴＧ３の状態もオフからオンへ反転する。このとき、出力用パッド５は、出力バッファ１に接続する。
【００５３】
ラッチ回路８の制御信号であるクロック信号線９の信号ｃは、タイミング２以降、信号ｂがフローティングとなることから、抵抗体１２によりハイレベルへ引かれ固定される。これにより、ＴＧ３の制御信号である信号ｅもハイレベルを維持し、ＴＧ３の状態もオンを維持する。よって、  出力バッファ１と出力用パッド５とは接続し、信号ｂがフローティングであるため、半導体集積回路の内部で成形される出力バッファ１の出力信号である信号ａは、出力用パッドの信号ｄに伝達する。
【００５４】
以上の説明で明らかなように、本発明の半導体集積回路は、半導体集積回路をテストモードなどの特別なモードに設定することなく、負の電源電位より低い負の電位を出力パッドに与えるだけで、通常モードの任意のタイミングにおいて、出力バッファと出力用パッドとを分離または接続することができる。
このような構成によって、テスト装置を用いることで出力用パッドに接続する測定装置の負荷容量の影響を解消した正確な消費電流測定ができる。また、通常モードからモードを変更することなく連続的に測定することができるので、消費電流の測定に有する時間を大幅に短縮することができる。これにより、テスト装置を用いる半導体集積回路のテスト時のリードタイムを短縮することができるため、半導体集積回路のコストを短縮する効果もある。
【産業上の利用可能性】
【００５５】
本発明の半導体集積回路は、消費電流測定に大幅な追加回路が必要ないから、不必要にチップサイズが大きくなることもない。したがって、高集積な半導体集積回路に用いることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体集積回路の構成を示す回路図である。
【図２】本発明の半導体集積回路の動作を説明するためのタイムチャートである。
【図３】従来技術における半導体集積回路の構成を示す回路図である。
【符号の説明】
【００５７】
１  出力バッファ
３  トランスミッションゲート
５  出力用パッド
６  ＮチャネルＭＩＳ型トランジスタ
７  制御信号
８  ラッチ回路
９  クロック信号線
１０  ダイオード
１２  抵抗
１３  ＶＤＤ
１４  ＶＳＳ
【図１】
2007071702.tif 000003
【図２】
2007071702.tif 000004
【図３】
2007071702.tif 000005