(57)【要約】【課題】半導体記憶装置における読み出し速度の向上。【解決手段】本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。第１デコーダ２０は、定常的にアドレス信号ＡＤＤをデコードし第１デコード信号ＸＰＡ〜ＸＰＣを生成する。第１ドライバ３０は、通常領域６２中の第１デコード信号ＸＰＡ〜ＸＰＣに応じたメモリセルを選択する。第２ドライバ４０は、アドレス信号ＡＤＤで指定されるメモリセルが通常領域６２中の救済対象セクタに含まれる場合、リダンダンシー領域６１中のメモリセルを選択する。第１ドライバ３０において、救済対象セクタに対応する第１デコード信号ＸＰＡ〜ＸＰＣは、定常的にマスクされる。【選択図】      図６
2007004855.tif 000002
【特許請求の範囲】
【請求項１】
通常領域とリダンダンシー領域を有するメモリセルアレイと、
アドレス信号をデコードして第１デコード信号を生成する第１デコーダと、
前記通常領域中の前記第１デコード信号に応じたメモリセルを選択する第１ドライバと、
前記アドレス信号で指定されるメモリセルが前記通常領域中の救済対象セクタに含まれる場合、前記リダンダンシー領域中のメモリセルを選択する第２ドライバと
を備え、
前記第１ドライバにおいて、前記救済対象セクタに対応する前記第１デコード信号は、定常的にマスクされる
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記第１デコーダは、前記アドレス信号のデコードを定常的に実行し、前記第１デコード信号を前記第１ドライバに定常的に供給する
半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置であって、
前記救済対象セクタに対応する第１デコード信号は、前記アドレス信号と前記救済対象セクタを示す冗長アドレス信号との比較結果に基づかないで、定常的にマスクされる
半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記救済対象セクタを示す冗長アドレス信号をデコードして第２デコード信号を生成する第２デコーダを更に備え、
前記第２デコーダは、前記第２デコード信号を前記第１ドライバに定常的に供給し、
前記第１ドライバは、前記第２デコード信号により、前記救済対象セクタに対応する前記第１デコード信号を定常的にマスクする
半導体記憶装置。
【請求項５】
請求項３又は４に記載の半導体記憶装置であって、
前記アドレス信号と前記冗長アドレス信号とを比較する比較器を更に備え、
前記アドレス信号で指定されるメモリセルが前記救済対象セクタに含まれる場合、前記比較器は、前記第２ドライバを活性化させるヒット信号を前記第２ドライバに出力する
半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置であって、
前記第２ドライバは、前記ヒット信号により活性化された場合、前記第１デコード信号に基づいて前記リダンダンシー領域中のメモリセルを選択する
半導体記憶装置。
【請求項７】
請求項５又は６に記載の半導体記憶装置であって、
前記第１デコーダは、前記ヒット信号から独立して動作する
半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体記憶装置であって、
前記第１ドライバは、前記通常領域に設けられた複数のワード線のいずれかを駆動し、
前記第２ドライバは、前記リダンダンシー領域に設けられた複数の冗長ワード線のいずれかを駆動する
半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置であって、
前記通常領域と前記リダンダンシー領域に共通に設けられた複数のビット線に接続されるセンスアンプを更に備える
半導体記憶装置。
【請求項１０】
請求項８又は９に記載の半導体記憶装置であって、
前記第１ドライバは、
前記複数のワード線のそれぞれに接続された複数のワード線ドライバと、
前記複数のワード線ドライバに接続されたセレクタと
を含み、
前記セレクタは、前記第１信号及び前記第２信号を受け取り、
また、
前記セレクタは、前記複数のワード線のうち前記第１デコード信号に応じた一のワード線に接続される一のワード線ドライバを選択し、且つ、前記複数のワード線のうち前記第２デコード信号により示される前記救済対象セクタ中のワード線群に接続されるワード線ドライバ群を定常的に選択しないように構成され、
前記選択された一のワード線ドライバは、前記一のワード線を駆動する
半導体記憶装置。
【請求項１１】
請求項１乃至７のいずれかに記載の半導体記憶装置であって、
前記第１ドライバは、前記通常領域に設けられた複数のビット線のいずれかを駆動し、
前記第２ドライバは、前記リダンダンシー領域に設けられた複数の冗長ビット線のいずれかを駆動する
半導体記憶装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体記憶装置であって、
前記メモリセルアレイは、マトリックス状に配置された複数の不揮発性メモリセルを備える
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、本発明は、半導体記憶装置における不良部分を救済するためのリダンダンシー技術に関する。
【背景技術】
【０００２】
半導体記憶装置における不良部分を救済するためのリダンダンシー回路が知られている。例えば特許文献１には、そのようなリダンダンシー回路を備える不揮発性半導体記憶装置が記載されている。図１は、その特許文献１に開示された回路構成の特徴を含む半導体記憶装置を示している。この半導体記憶装置は、アドレス比較器１１０、Ｘプリデコーダ１２０、ノーマルＸメインドライバ１３０、リダンダンシーＸメインドライバ１４０、インバータ１５０、メモリセルアレイ１６０、及びセンスアンプ１７０を備えている。
【０００３】
説明例として、１０２４本のワード線が設けられ、ワード線８本単位で冗長ワード線（リダンダンシーワード線）との置き換えが行われる場合を考える。つまり、メモリセルアレイ１６０のノーマル領域には、１０２４本のワード線ＷＬ［１０２３：０］が形成され、リダンダンシー領域には、８本の冗長ワード線ＲＷＬ［７：０］が形成されている。１０２４本のワード線は、各々が８本のワード線を含む１２８個のセクタに分けられる。１２８個のセクタのうち不良ワード線あるいは不良メモリセルを含むセクタは、以下「救済対象セクタ」と参照される。救済対象セクタに含まれる８本のワード線を、リダンダンシー領域に含まれる８本の冗長ワード線で置き換えることにより、救済が行われる。
【０００４】
また、メモリセルのアドレスを指定するアドレス信号ＡＤＤ［１５：０］のうち、ＡＤＤ［８：３］の６ビットは、６４本のビット線ＢＩＴの選択に用いられるとする。残りの１０ビットのアドレス信号ＡＤＤ［１５：９、２：０］が、１０２４本のワード線［１０２３：０］の選択に用いられる。より詳細には、７ビットのＡＤＤ［１５：９］により１２８個のセクタのいずれかが指定され、その指定されたセクタに含まれる８本のワード線のいずれかが、３ビットのＡＤＤ［２：０］により指定される。
【０００５】
また、１２８個のセクタのうち救済対象セクタは、７ビットの冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］により指定される。リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺは、ワード線の置換（救済）を行うか否かを指定するフラグである。例えば、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｈ”に設定される場合、置換は行われず、それが“Ｌ”に設定される場合、置換が行われる。
【０００６】
図１におけるアドレス比較器１１０は、図２に示されるような回路構成を有する。このアドレス比較器１１０は、セクタを指定するアドレス信号ＡＤＤ［１５：９］と、救済対象セクタを指定する冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］との比較を行う。具体的には、アドレス信号ＡＤＤ［１５：９］のそれぞれのビットと、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］のそれぞれのビットが、複数のＥＸＮＯＲ回路１１１のそれぞれに入力される。ＥＸＮＯＲ回路１１１のそれぞれの出力と、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺの反転信号がＮＡＮＤ回路１１２に入力される。そのＮＡＮＤ回路１１２の出力がインバータ１１３に入力され、そのインバータ１１３がヒット信号ＨＩＴを出力する。
【０００７】
リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”であり、且つ、アドレス信号ＡＤＤ［１５：９］と冗長アドレス信号ＲｅｄｕｎＡｄｄ［６：０］が全ビットにおいて一致した場合、ヒット信号ＨＩＴが“Ｈ”となる。一方、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｈ”である、または、アドレス信号ＡＤＤ［１５：９］と冗長アドレス信号ＲｅｄｕｎＡｄｄ［６：０］が少なくとも１ビットにおいて一致しない場合、ヒット信号ＨＩＴが“Ｌ”となる。
【０００８】
ヒット信号ＨＩＴは、図１におけるリダンダンシーＸメインドライバ１４０とインバータ１５０に入力される。インバータ１５０は、ヒット信号ＨＩＴの反転信号である反転ヒット信号ＨＩＴＢを、Ｘプリデコーダ１２０に出力する。
【０００９】
図１におけるＸプリデコーダ１２０は、図３に示されるような回路構成を有する。このＸプリデコーダ１２０は、アドレス信号ＡＤＤ［１５：９、２：０］をデコードする。具体的には、アドレス信号ＡＤＤ［１５：９、２：０］のそれぞれのビットが、複数のインバータ１２１のそれぞれに入力され、その複数のインバータ１２１のそれぞれから、信号Ａ０Ｂ〜Ａ１５Ｂが出力される。また、信号Ａ０Ｂ〜Ａ１５Ｂが、別の複数のインバータ１２１のそれぞれに入力され、信号Ａ０〜Ａ１５が生成される。
【００１０】
８個のＡＮＤ回路１２２の各々には、信号Ａ２Ｂ、Ａ２のいずれかと、信号Ａ１Ｂ、Ａ１のいずれかと、信号Ａ０Ｂ、Ａ０のいずれかが入力される。これにより、ＡＮＤ回路１２２のそれぞれは、プリデコード信号ＸＰＡ［７：０］のそれぞれのビットを生成する。また、１６個のＡＮＤ回路１２３の各々には、信号Ａ１２Ｂ、Ａ１２のいずれかと、信号Ａ１１Ｂ、Ａ１１のいずれかと、信号Ａ１０Ｂ、Ａ１０のいずれかと、信号Ａ９Ｂ、Ａ９のいずれかと、反転ヒット信号ＨＩＴＢが入力される。これにより、ＡＮＤ回路１２３のそれぞれは、プリデコード信号ＸＰＢ［１５：０］のそれぞれのビットを生成する。また、８個のＡＮＤ回路１２４の各々には、信号Ａ１５Ｂ、Ａ１５のいずれかと、信号Ａ１４Ｂ、Ａ１４のいずれかと、信号Ａ１３Ｂ、Ａ１３のいずれかと、反転ヒット信号ＨＩＴＢが入力される。これにより、ＡＮＤ回路１２４のそれぞれは、プリデコード信号ＸＰＣ［７：０］のそれぞれのビットを生成する。
【００１１】
反転ヒット信号ＨＩＴＢが“Ｈ”の場合、プリデコード信号ＸＰＡ［７：０］のいずれかのビットと、プリデコード信号ＸＰＢ［１５：０］のいずれかのビットと、プリデコード信号ＸＰＣ［７：０］のいずれかのビットが“Ｈ”となる。ここで、アドレス信号ＡＤＤ［１５：９］に対応するプリデコード信号ＸＰＢ［１５：０］及びプリデコード信号ＸＰＣ［７：０］は、１２８個のセクタの選択に用いられる。より詳細には、プリデコード信号ＸＰＣ［７：０］により、各々が１２８本のワード線を含む８個のブロックのいずれかが選択される。そして、プリデコード信号ＸＰＢ［１５：０］により、１個のブロックに含まれる１６個のセクタのいずれかが選択される。また、アドレス信号［２：０］に対応するプリデコード信号ＸＰＡ［７：０］により、１個のセクタに含まれる８本のワード線のいずれかが選択される。
【００１２】
一方、反転ヒット信号ＨＩＴＢが“Ｌ”の場合、プリデコード信号ＸＰＢ［１５：０］及びプリデコード信号ＸＰＣ［７：０］の全ビットが“Ｌ”となり、ノーマル領域中のいずれのセクタも選択されない。つまり、アドレス信号ＡＤＤ［１５：９］と冗長アドレス信号ＲｅｄｕｎＡｄｄ［６：０］が全ビットにおいて一致した場合、ノーマル領域中のいずれのセクタも選択されない。このように、Ｘプリデコーダ１２０は、反転ヒット信号ＨＩＴＢに依存して動作し、救済対象セクタが指定された場合には、プリデコード信号ＸＰＢ及びＸＰＣを非活性化する。
【００１３】
図１におけるノーマルＸメインドライバ１３０及びリダンダンシーＸメインドライバ１４０は、図４に示されるような回路構成を有する。ノーマルＸメインドライバ１３０は、ノーマル領域のワード線ＷＬ［１０２３：０］に接続された１０２４個のワード線ドライバ１３１と、それらワード線ドライバ１３１のそれぞれに接続されたＡＮＤ回路１３２を備えている。１０２４個のＡＮＤ回路１３２の各々には、プリデコード信号ＸＰＡ［７：０］のいずれかのビットと、プリデコード信号ＸＰＢ［１５：０］のいずれかのビットと、プリデコード信号ＸＰＣ［７：０］のいずれかのビットが入力される。各々のＡＮＤ回路１３２の出力は、対応するワード線ドライバ１３１に入力される。
【００１４】
また、リダンダンシーＸメインドライバ１４０は、リダンダンシー領域の冗長ワード線ＲＷＬ［７：０］に接続された８個のワード線ドライバ１３１と、それらワード線ドライバ１３１のそれぞれに接続されたＡＮＤ回路１４２を備えている。８個のＡＮＤ回路１４２の各々には、プリデコード信号ＸＰＡ［７：０］のいずれかのビットに加えて、ヒット信号ＨＩＴが入力される。各々のＡＮＤ回路１４２の出力は、対応するワード線ドライバ１３１に入力される。
【００１５】
ＨＩＴ信号が“Ｌ”の場合、リダンダンシーＸメインドライバ１４０は非活性化される。この場合、ノーマルＸメインドライバ１３０において、アドレス信号ＡＤＤ［１５：９、２：０］で指定されるメモリセルに対応した１つのワード線ドライバ１３１が選択される。一方、ＨＩＴ信号が“Ｈ”の場合、すなわち、救済対象セクタが指定された場合、プリデコード信号ＸＰＢ、ＸＰＣは全て“Ｌ”になり、ノーマルＸメインドライバ１３０においてワード線ドライバ１３１は選択されない。その代わり、リダンダンシーＸメインドライバ１４０が活性化される。そして、リダンダンシーＸメインドライバ１４０において、プリデコード信号ＸＰＡ［７：０］で指定される１つのワード線ドライバ１３１が選択される。選択された１つのワード線ドライバ１３１が、対応する１本のワード線ＷＬあるいは１本の冗長ワード線ＲＷＬを駆動する。このようにして、救済対象セクタにおけるワード線ＷＬと冗長ワード線ＲＷＬとの置換が実現される。
【００１６】
次に、図５に示されるタイミングチャートを用いて、アドレス確定からワード線駆動までの動作が説明される。前提として、アドレス信号ＡＤＤ［１５：０］が“００００Ｈ”または“ＦＦＦＦＨ”の場合、救済対象セクタ以外のセクタに含まれるメモリセルが指定されるとする。また、アドレス信号ＡＤＤ［１５：０］が“０２００Ｈ”の場合、救済対象セクタに含まれるメモリセルが指定されるとする。そして、アドレス信号ＡＤＤ［１５：０］が“００００Ｈ”の場合はワード線ＷＬ０が駆動され、それが“０２００Ｈ”の場合は冗長ワード線ＲＷＬ０が駆動され、それが“ＦＦＦＦＨ”の場合はワード線ＷＬ１０２３が駆動されるとする。また、Ｘプリデコーダ１２０において、アドレス信号ＡＤＤ［１５：０］と反転ヒット信号ＨＩＴＢの入力から、プリデコード信号ＸＰＡ〜ＸＰＣの出力までにかかる時間（プリデコード時間）は、４ｎｓであるとする。更に、アドレス比較器１１０において、アドレス信号ＡＤＤ［１５：９］の入力から、ヒット信号ＨＩＴの出力までにかかる時間（アドレス比較時間）は、４ｎｓであるとする。
【００１７】
時刻ｔ０において、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”に変わり、ワード線の置換が有効になる。また、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］として、“０２００Ｈ”の上位７ビットと同じ値“００００００１”が比較器１１０に入力される。
【００１８】
次に、時刻ｔ１において、読み出しアドレスが確定し、アドレス信号ＡＤＤ［１５：０］の値が“００００Ｈ”になる。この場合、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］とアドレス信号［１５：９］は一致しないので、ヒット信号ＨＩＴは“Ｌ”のままである。時刻ｔ１からプリデコード時間４ｎｓが経過した時刻ｔ２において、Ｘプリデコーダ１２０は、プリデコード信号ＸＰＡ〜ＸＰＣをノーマルＸメインドライバ１３０に出力する（図５では、ＸＰＣ０とＸＰＣ７だけが示されている）。その結果として、ノーマル領域のワード線ＷＬ０が駆動される。
【００１９】
次に、時刻ｔ３において、読み出しアドレスが確定し、アドレス信号ＡＤＤ［１５：０］の値が“０２００Ｈ”になる。この場合、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］とアドレス信号［１５：９］は一致する。従って、時刻ｔ３からアドレス比較時間４ｎｓが経過した時刻ｔ４において、ヒット信号ＨＩＴが“Ｈ”となり、リダンダンシーＸメインドライバ１４０が活性化される。その結果、リダンダンシー領域の冗長ワード線ＲＷＬ０が駆動される。また、反転ヒット信号ＨＩＴＢが“Ｌ”となり、プリデコード信号ＸＰＣ０が“Ｌ”となる。その結果、ノーマル領域のワード線ＷＬ０の駆動は停止する。
【００２０】
次に、時刻ｔ５において、読み出しアドレスが確定し、アドレス信号ＡＤＤ［１５：０］の値が“ＦＦＦＦＨ”になる。この場合、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］とアドレス信号［１５：９］は一致しない。従って、時刻ｔ５からアドレス比較時間４ｎｓが経過した時刻ｔ６において、ヒット信号ＨＩＴが“Ｌ”となり、リダンダンシーＸメインドライバ１４０が非活性化される。その結果、リダンダンシー領域の冗長ワード線ＲＷＬ０の駆動は停止する。また、時刻ｔ６において、反転ヒット信号ＨＩＴＢが“Ｈ”となり、Ｘプリデコーダ１２０はプリデコードを開始する。そして、時刻ｔ６からプリデコード時間４ｎｓが経過した時刻ｔ７において、プリデコード信号ＸＰＣ７が“Ｈ”になる。その結果、ノーマル領域のワード線ＷＬ１０２３が駆動される。
【００２１】
尚、ビット線は、図１に示されないＹデコーダ、Ｙセレクタによって、アドレス信号ＡＤＤ［８：３］に応じて選択される。これにより、アドレス信号ＡＤＤ［１５：０］で指定されるメモリセルが選択される。選択メモリセルから読み出されるデータＢＩＴは、センスアンプ１７０を通して、出力データＤＯＵＴとして出力される。
【００２２】
【特許文献１】特開平７−３２０４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本願発明者は、上記従来技術に関して次のような問題点を見出した。すなわち、アクセスされるメモリセルがリダンダンシー領域からノーマル領域へ遷移する際、ワード線駆動のタイミングが遅れる。例えば図５に示されたように、時刻ｔ５でアドレス信号“ＦＦＦＦＨ”が入力された後、時刻ｔ７でワード線ＷＬ１０２３が駆動されるまで、アドレス比較時間とプリデコード時間の両方が必要である。これは、Ｘプリデコーダ１２０の動作が、アドレス比較器１１０における比較結果（ヒット信号ＨＩＴ）に依存しているからである。上述のリダンダンシー領域からノーマル領域への遷移の場合、まず、アドレス比較器１１０が比較動作を行う。その結果、反転ヒット信号ＨＩＴＢが変化し、Ｘプリデコーダ１２０の全体が活性化される。次に、Ｘプリデコーダ１２０がプリデコードを行い、プリデコード信号ＸＰＡ〜ＸＰＣを出力する。次に、ノーマルＸメインドライバ１３０がワード線ＷＬ１０２３を駆動する。よって、ノーマル領域からノーマル領域への遷移、あるいは、ノーマル領域からリダンダンシー領域への遷移と比較して、ワード線ＷＬを駆動する駆動電圧の立ち上がりが４ｎｓ遅れる。
【００２４】
このように、従来のリダンダンシー回路が適用されると、アドレス確定からワード線駆動までの時間が長くなる可能性が生じる。ワード線駆動のタイミングが遅れると、そのワード線に接続された読み出し対象のメモリセルのスイッチングも遅れる。このことは、メモリセルに対する読み出し速度の低下を意味する。つまり、従来のリダンダンシー回路によれば、メモリセルアレイの不良部分が救済される一方で、読み出し速度の低下を招いてしまう。
【課題を解決するための手段】
【００２５】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２６】
本発明に係る半導体記憶装置は、通常領域（６２）とリダンダンシー領域（６１）を有するメモリセルアレイ（６０）、第１デコーダ（２０）、第１ドライバ（３０）、及び第２ドライバ（４０）を備える。第１デコーダ（２０）は、アドレス信号（ＡＤＤ）をデコードして、第１デコード信号（ＸＰＡ〜ＸＰＣ）を生成する。第１ドライバ（３０）は、通常領域（６２）中の第１デコード信号（ＸＰＡ〜ＸＰＣ）に応じたメモリセルを選択する。第２ドライバ（４０）は、アドレス信号（ＡＤＤ）で指定されるメモリセルが通常領域（６２）中の救済対象セクタに含まれる場合、リダンダンシー領域（６１）中のメモリセルを選択する。また、第１ドライバ（３０）において、救済対象セクタに対応する第１デコード信号（ＸＰＡ〜ＸＰＣ）は、定常的にマスクされる。
【００２７】
この半導体記憶装置において、通常領域（６２）中のメモリセルの選択は、第１デコーダ（２０）と第１ドライバ（３０）が担っている。ここで、通常領域（６２）中の救済対象セクタを非選択状態にするために、第１デコーダ（２０）を非活性化する必要はない。その代わり、本発明によれば、救済対象セクタに対応する第１デコード信号（ＸＰＡ〜ＸＰＣ）が、第１ドライバ（３０）において定常的にマスクされる。これにより、救済対象セクタを定常的に非選択状態とすることが可能となる。
【００２８】
このように、本発明によれば、第１デコーダ（２０）ではなく、第１ドライバ（３０）が、救済対象セクタを非選択状態にする役割を担っている。従って、アクセス対象のメモリセルが救済対象セクタに含まれるか否かに拘わらず、第１デコーダ（２０）を常に活性状態に設定しておくことが可能である。第１デコーダ（２０）は、アドレス信号（ＡＤＤ）のデコードを定常的に実行し、第１デコード信号（ＸＰＡ〜ＸＰＣ）を第１ドライバ（３０）に定常的に供給すればよい。第１デコーダ（２０）は、アドレス信号（ＡＤＤ）が変化すると、新たなアドレス信号（ＡＤＤ）のデコードを即座に開始する。アクセスされるメモリセルがリダンダンシー領域からノーマル領域へ遷移する場合でも、第１デコーダ（２０）の活性化を待つ必要はない。その結果、従来技術と比較して、アドレス確定からメモリセルのスイッチングまでの時間が短縮される。すなわち、メモリセルに対するアクセス速度が向上する。
【００２９】
また、救済対象セクタは定常的に非選択状態にあるため、アクセス対象のメモリセルが救済対象セクタに含まれる場合は、第２ドライバ（４０）が、リダンダンシー領域（６１）中のメモリセルを選択する。これにより、メモリセルアレイ中の不良部分の救済が実現される。以上に説明されたように、本発明に係るリダンダンシー技術を用いることにより、メモリセルに対するアクセス速度を低下させること無く、メモリセルアレイの不良部分を救済することが可能となる。
【発明の効果】
【００３０】
本発明に係る半導体記憶装置によれば、メモリセルに対するアクセス速度を低下させること無く、メモリセルアレイの不良部分を救済することが可能となる。
【発明を実施するための最良の形態】
【００３１】
添付図面を参照して、本発明の実施の形態に係る半導体記憶装置を説明する。この半導体記憶装置は、メモリセルアレイ中の不良部分を救済するためのリダンダンシー回路を備えている。本実施の形態においては、そのリダンダンシー回路がワード線側に設けられる場合、すなわち、ワード線の置換により不良部分が救済される場合が例示される。本発明に係るリダンダンシー回路は、ビット線側に設けられてもよい。その場合でも、本発明に係る効果は同様に得られる。
【００３２】
図６は、本実施の形態に係る半導体記憶装置の構成を示している。この半導体記憶装置は、アドレス比較器１０、Ｘプリデコーダ２０、ノーマルＸメインドライバ３０、リダンダンシーＸメインドライバ４０、非選択セクタプリデコーダ５０、メモリセルアレイ６０、及びセンスアンプ７０を備えている。
【００３３】
説明例として、１０２４本のワード線が設けられ、ワード線８本単位で冗長ワード線との置き換えが行われる場合を考える。つまり、メモリセルアレイ６０のノーマル領域（通常領域）には、１０２４本のワード線ＷＬ［１０２３：０］が形成され、リダンダンシー領域には、８本の冗長ワード線ＲＷＬ［７：０］が形成されている。１０２４本のワード線は、各々が８本のワード線を含む１２８個のセクタに分けられる。１２８個のセクタのうち不良ワード線あるいは不良メモリセルを含むセクタは、以下「救済対象セクタ」と参照される。救済対象セクタに含まれる８本のワード線を、リダンダンシー領域に含まれる８本の冗長ワード線で置き換えることにより、救済が行われる。
【００３４】
また、メモリセルのアドレスを指定するアドレス信号ＡＤＤ［１５：０］のうち、ＡＤＤ［８：３］の６ビットは、６４本のビット線の選択に用いられるとする。残りの１０ビットのアドレス信号ＡＤＤ［１５：９、２：０］が、１０２４本のワード線［１０２３：０］の選択に用いられる。より詳細には、７ビットのＡＤＤ［１５：９］により１２８個のセクタのいずれかが指定され、その指定されたセクタに含まれる８本のワード線のいずれかが、３ビットのＡＤＤ［２：０］により指定される。
【００３５】
また、１２８個のセクタのうち救済対象セクタは、７ビットの冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］により指定される。リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺは、ワード線の置換（救済）を行うか否かを指定するフラグである。例えば、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｈ”に設定される場合、置換は行われず、それが“Ｌ”に設定される場合、置換が行われる。
【００３６】
図６におけるアドレス比較器１０は、アドレス信号ＡＤＤ［１５：０］で指定されるアクセス対象のメモリセルが救済対象セクタに含まれる場合、ヒット信号ＨＩＴを出力する。具体的には、アドレス比較器１０は、図２と同様の回路構成を有し、セクタを指定するアドレス信号ＡＤＤ［１５：９］と、救済対象セクタを指定する冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］との比較を行う。リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”であり、且つ、アドレス信号ＡＤＤ［１５：９］と冗長アドレス信号ＲｅｄｕｎＡｄｄ［６：０］が全ビットにおいて一致した場合、ヒット信号ＨＩＴが“Ｈ”となる。一方、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｈ”である、または、アドレス信号ＡＤＤ［１５：９］と冗長アドレス信号ＲｅｄｕｎＡｄｄ［６：０］が少なくとも１ビットにおいて一致しない場合、ヒット信号ＨＩＴが“Ｌ”となる。
【００３７】
図６におけるＸプリデコーダ２０は、例えば、図７に示されるような回路構成を有する。このＸプリデコーダ２０は、アドレス信号ＡＤＤ［１５：９、２：０］をデコードし、プリデコード信号ＸＰＡ［７：０］、ＸＰＢ［１５：０］、及びＸＰＣ［７：０］を生成する。具体的には、アドレス信号ＡＤＤ［１５：９、２：０］のそれぞれのビットが、複数のインバータ２１のそれぞれに入力され、その複数のインバータ２１のそれぞれから、信号Ａ０Ｂ〜Ａ１５Ｂが出力される。また、信号Ａ０Ｂ〜Ａ１５Ｂが、別の複数のインバータ２１のそれぞれに入力され、信号Ａ０〜Ａ１５が生成される。
【００３８】
８個のＡＮＤ回路２２の各々には、信号Ａ２Ｂ、Ａ２のいずれかと、信号Ａ１Ｂ、Ａ１のいずれかと、信号Ａ０Ｂ、Ａ０のいずれかが入力される。これにより、ＡＮＤ回路２２のそれぞれは、プリデコード信号ＸＰＡ［７：０］のそれぞれのビットを生成する。また、１６個のＡＮＤ回路２３の各々には、信号Ａ１２Ｂ、Ａ１２のいずれかと、信号Ａ１１Ｂ、Ａ１１のいずれかと、信号Ａ１０Ｂ、Ａ１０のいずれかと、信号Ａ９Ｂ、Ａ９のいずれかが入力される。これにより、ＡＮＤ回路２３のそれぞれは、プリデコード信号ＸＰＢ［１５：０］のそれぞれのビットを生成する。また、８個のＡＮＤ回路２４の各々には、信号Ａ１５Ｂ、Ａ１５のいずれかと、信号Ａ１４Ｂ、Ａ１４のいずれかと、信号Ａ１３Ｂ、Ａ１３のいずれかが入力される。これにより、ＡＮＤ回路２４のそれぞれは、プリデコード信号ＸＰＣ［７：０］のそれぞれのビットを生成する。
【００３９】
プリデコード信号ＸＰＡ［７：０］のいずれかのビットと、プリデコード信号ＸＰＢ［１５：０］のいずれかのビットと、プリデコード信号ＸＰＣ［７：０］のいずれかのビットが“Ｈ”となる。ここで、アドレス信号ＡＤＤ［１５：９］に対応するプリデコード信号ＸＰＢ［１５：０］及びプリデコード信号ＸＰＣ［７：０］は、１２８個のセクタの選択に用いられる。より詳細には、プリデコード信号ＸＰＣ［７：０］により、各々が１２８本のワード線を含む８個のブロックのいずれかが選択される。そして、プリデコード信号ＸＰＢ［１５：０］により、１個のブロックに含まれる１６個のセクタのいずれかが選択される。また、アドレス信号［２：０］に対応するプリデコード信号ＸＰＡ［７：０］により、１個のセクタに含まれる８本のワード線のいずれかが選択される。
【００４０】
このように、本実施の形態に係るＸプリデコーダ２０は、ヒット信号ＨＩＴには依存せず、ヒット信号ＨＩＴから独立して動作する。アクセス対象のメモリセルが救済対象セクタに含まれるか否かに拘わらず、Ｘプリデコーダ２０は常に活性状態に設定される。Ｘプリデコーダ２０は、アドレス信号ＡＤＤ［１５：９、２：０］のデコードを定常的に実行し、プリデコード信号ＸＰＡ〜ＸＰＣをノーマルＸメインドライバ３０に定常的に供給する。
【００４１】
図６における非選択プリデコーダ５０は、例えば、図８に示されるような回路構成を有する。この非選択プリデコーダ５０は、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］をデコードし、プリデコード信号ＮＸＰＡ［３：０］、ＮＸＰＢ［３：０］、ＮＸＰＣ［３：０］、及びＮＸＰＤ［１：０］を生成する。具体的には、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］のそれぞれのビットが、複数のインバータ５１のそれぞれに入力され、その複数のインバータ５１のそれぞれから、信号ＲＡ０Ｂ〜ＲＡ６Ｂが出力される。また、信号ＲＡ０Ｂ〜ＲＡ６Ｂが、別の複数のインバータ５１のそれぞれに入力され、信号ＲＡ０〜ＲＡ６が生成される。
【００４２】
４個のＡＮＤ回路５５の各々には、信号ＲＡ０Ｂ、ＲＡ０のいずれかと、信号ＲＡ１Ｂ、ＲＡ１のいずれかが入力される。これにより、ＡＮＤ回路５５のそれぞれは、プリデコード信号ＮＸＰＡ［３：０］のそれぞれのビットを生成する。また、図示されない４個のＡＮＤ回路の各々には、信号ＲＡ２Ｂ、ＲＡ２のいずれかと、信号ＲＡ３Ｂ、ＲＡ３のいずれかが入力される。これにより、それらＡＮＤ回路のそれぞれは、プリデコード信号ＮＸＰＢ［３：０］のそれぞれのビットを生成する。また、４個のＡＮＤ回路５３の各々には、信号ＲＡ４Ｂ、ＲＡ４のいずれかと、信号ＲＡ５Ｂ、ＲＡ５のいずれかが入力される。これにより、ＡＮＤ回路５３のそれぞれは、プリデコード信号ＮＸＰＣ［３：０］のそれぞれのビットを生成する。また、２個のＡＮＤ回路５２の各々には、信号ＲＡ６Ｂ、ＲＡ６のいずれかと、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが入力される。これにより、ＡＮＤ回路５２のそれぞれは、プリデコード信号ＮＸＰＤ［１：０］のそれぞれのビットを生成する。
【００４３】
リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”の場合、プリデコード信号ＮＸＰＡ［３：０］のいずれかのビットと、プリデコード信号ＮＸＰＢ［３：０］のいずれかのビットと、プリデコード信号ＮＸＰＣ［３：０］のいずれかのビットと、プリデコード信号ＮＸＰＤ［１：０］のいずれかのビットが“Ｈ”となる。これらプリデコード信号ＮＸＰＡ〜ＮＸＰＤは、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］がデコードされた信号であり、１２８個のセクタの中から「救済対象セクタ」を指定することができる。本実施の形態に係る非選択プリデコーダ５０は、これらプリデコード信号ＮＸＰＡ〜ＮＸＰＤを、ノーマルＸメインドライバ３０に定常的に供給する。尚、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｈ”の場合、プリデコード信号ＮＸＰＤ［１：０］の全ビットが“Ｌ”となる。
【００４４】
図６におけるノーマルＸメインドライバ３０及びリダンダンシーＸメインドライバ４０は、図９に示されるような回路構成を有する。
【００４５】
まず、ノーマルＸメインドライバ３０の説明が行われる。ノーマルＸメインドライバ３０は、ノーマル領域のワード線ＷＬ［１０２３：０］に接続された１０２４個のワード線ドライバ３１と、それらワード線ドライバ３１のそれぞれに接続されたＡＮＤ回路３２を備えている。各々のＡＮＤ回路３２の出力は、対応するワード線ドライバ３１に入力される。ＡＮＤ回路３２の出力が“Ｈ”の場合、対応するワード線ドライバ３１が選択される。選択されたワード線ドライバ３１は、ノーマル領域中の対応するワード線ＷＬ（メモリセル）を駆動する。
【００４６】
更に、本実施の形態に係るノーマルＸメインドライバ３０は、１２８個のＮＡＮＤ回路３３を備えている。１２８個のＮＡＮＤ回路３３は、１２８個のセクタの各々に対して設けられている。例えば、ＮＡＮＤ３３ａは、ワード線ＷＬ０〜ＷＬ７を含むセクタに対応して設けられている。また、ＮＡＮＤ３３ｂは、ワード線ＷＬ１０１６〜１０２３を含むセクタに対応して設けられている。ＮＡＮＤ回路３３の各々には、上述のプリデコード信号ＮＸＰＡ［３：０］のいずれかと、プリデコード信号ＮＸＰＢ［３：０］のいずれかと、プリデコード信号ＮＸＰＣ［３：０］のいずれかと、プリデコード信号ＮＸＰＤ［１：０］のいずれかが入力される。リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”である場合、いずれかのＮＡＮＤ回路３３の出力が“Ｌ”に固定され、その他のＮＡＮＤ回路３３の出力が“Ｈ”に固定される。
【００４７】
また、ＡＮＤ回路３２の各々には、プリデコード信号ＸＰＡ［７：０］のいずれかのビットと、プリデコード信号ＸＰＢ［１５：０］のいずれかのビットと、プリデコード信号ＸＰＣ［７：０］のいずれかのビットに加えて、対応するＮＡＮＤ回路３３の出力が入力される。例えば、８個のＡＮＤ回路３２ａには、ＮＡＮＤ回路３３ａの出力が入力され、８個のＡＮＤ回路３２ｂには、ＮＡＮＤ回路３３ｂの出力が入力される。あるＡＮＤ回路３２が、出力が“Ｌ”に固定されたＮＡＮＤ回路３３に接続されている場合、そのＡＮＤ回路の出力も“Ｌ”に固定される。また、あるＡＮＤ回路３２が、出力が“Ｈ”に固定されたＮＡＮＤ回路３３に接続されている場合、そのＡＮＤ回路の出力は、プリデコード信号ＸＰＡ〜ＸＰＣに応じて変化する。
【００４８】
例として、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”であり、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］が“０００００００”である場合を考える。これは、ワード線ＷＬ０〜ＷＬ７を含むセクタが「救済対象セクタ」である場合に相当する。また、この場合、プリデコード信号ＮＸＰＡ０、ＮＸＰＢ０、ＮＸＰＣ０、ＮＸＰＤ０が“Ｈ”であり、その他のビットは“Ｌ”であるとする。この時、図９におけるＮＡＮＤ回路３３ａの出力だけが“Ｌ”に固定され、その他のＮＡＮＤ回路３３の出力が“Ｈ”に固定される。ＮＡＮＤ回路３３ａの出力が“Ｌ”に固定されているので、ＡＮＤ回路３２ａの全ての出力も“Ｌ”に固定される。従って、ワード線ＷＬ０〜ＷＬ７は駆動されない。つまり、救済対象セクタは、常に非選択状態に置かれる。
【００４９】
このように、本実施の形態によれば、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］で指定されるセクタは、救済対象セクタとして、常に非選択状態に置かれる。それは、救済対象セクタに対応するＡＮＤ回路３２の出力が、プリデコード信号ＸＰＡ〜ＸＰＣの値に拘わらず、“Ｌ”に固定されるからである。言い換えれば、救済対象セクタに対応するプリデコード信号ＸＰＡ〜ＸＰＣは、定常的にマスクされ、ワード線ドライバ３１の選択に影響を及ぼさない。救済対象セクタに対応するＡＮＤ回路３２の出力を“Ｌ”に固定するのは、１つのＮＡＮＤ回路３３である。その１つのＮＡＮＤ回路３３の出力を“Ｌ”に固定するのは、プリデコード信号ＮＸＰＡ〜ＮＸＰＤである。つまり、本実施の形態に係るノーマルＸメインドライバ３０は、プリデコード信号ＮＸＰＡ〜ＮＸＰＤに基づいて、救済対象セクタに対応するプリデコード信号ＸＰＡ〜ＸＰＣを定常的にマスクする。
【００５０】
また、上述のＡＮＤ回路３２及びＮＡＮＤ回路３３は、ワード線ドライバ３１を選択するための「セレクタ」を構成していると考えることもできる。このセレクタは、Ｘプリデコーダ２０からプリデコード信号ＸＰＡ〜ＸＰＣを定常的に受け取り、非選択セクタプリデコーダ５０からプリデコード信号ＮＸＰＡ〜ＮＸＰＤを定常的に受け取る。このセレクタは、プリデコード信号ＸＰＡ〜ＸＰＣに応じた一のワード線ＷＬに接続される一のワード線ドライバ３１を選択する。また、このセレクタは、プリデコード信号ＮＸＰＡ〜ＮＸＰＤにより示される救済対象セクタに接続される一群のワード線ドライバ３１を、定常的に選択しない。
【００５１】
次に、同じ図９を参照して、リダンダンシーＸメインドライバ４０の説明が行われる。リダンダンシーＸメインドライバ４０は、リダンダンシー領域の冗長ワード線ＲＷＬ［７：０］に接続された８個のワード線ドライバ３１と、それらワード線ドライバ３１のそれぞれに接続されたＡＮＤ回路４２を備えている。８個のＡＮＤ回路４２の各々には、プリデコード信号ＸＰＡ［７：０］のいずれかのビットに加えて、ヒット信号ＨＩＴが入力される。各々のＡＮＤ回路４２の出力は、対応するワード線ドライバ３１に入力される。
【００５２】
ＨＩＴ信号が“Ｌ”の場合、リダンダンシーＸメインドライバ４０は非活性化される。一方、ＨＩＴ信号が“Ｈ”の場合、すなわち、救済対象セクタが指定された場合、リダンダンシーＸメインドライバ４０が活性化される。そして、リダンダンシーＸメインドライバ４０において、プリデコード信号ＸＰＡ［７：０］で指定される１つのワード線ドライバ３１が選択される。選択された１つのワード線ドライバ３１が、リダンダンシー領域中の対応する１本の冗長ワード線ＲＷＬ（メモリセル）を駆動する。このようにして、救済対象セクタにおけるワード線ＷＬと冗長ワード線ＲＷＬとの置換が実現される。
【００５３】
次に、図１０に示されるタイミングチャートを用いて、アドレス確定からワード線駆動までの動作が説明される。前提として、アドレス信号ＡＤＤ［１５：０］が“００００Ｈ”または“ＦＦＦＦＨ”の場合、救済対象セクタ以外のセクタに含まれるメモリセルが指定されるとする。また、アドレス信号ＡＤＤ［１５：０］が“０２００Ｈ”の場合、救済対象セクタに含まれるメモリセルが指定されるとする。そして、アドレス信号ＡＤＤ［１５：０］が“００００Ｈ”の場合はワード線ＷＬ０が駆動され、それが“０２００Ｈ”の場合は冗長ワード線ＲＷＬ０が駆動され、それが“ＦＦＦＦＨ”の場合はワード線ＷＬ１０２３が駆動されるとする。また、Ｘプリデコーダ２０において、アドレス信号ＡＤＤ［１５：０］の入力から、プリデコード信号ＸＰＡ〜ＸＰＣの出力までにかかる時間（プリデコード時間）は、４ｎｓであるとする。更に、アドレス比較器１０において、アドレス信号ＡＤＤ［１５：９］の入力から、ヒット信号ＨＩＴの出力までにかかる時間（アドレス比較時間）は、４ｎｓであるとする。
【００５４】
時刻ｔ０において、リダンダンシーフラグＲｅｄｕｎＦＬＡＧＺが“Ｌ”に変わり、ワード線の置換が有効になる。また、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］として、“０２００Ｈ”の上位７ビットと同じ値“００００００１”が比較器１１０に入力される。
【００５５】
次に、時刻ｔ１において、読み出しアドレスが確定し、アドレス信号ＡＤＤ［１５：０］の値が“００００Ｈ”になる。この場合、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］とアドレス信号［１５：９］は一致しないので、ヒット信号ＨＩＴは“Ｌ”のままである。時刻ｔ１からプリデコード時間４ｎｓが経過した時刻ｔ２において、Ｘプリデコーダ２０は、プリデコード信号ＸＰＡ〜ＸＰＣをノーマルＸメインドライバ３０に出力する（図１０では、ＸＰＣ０とＸＰＣ７だけが示されている）。その結果として、ノーマル領域のワード線ＷＬ０が駆動される。
【００５６】
次に、時刻ｔ３において、読み出しアドレスが確定し、アドレス信号ＡＤＤ［１５：０］の値が“０２００Ｈ”になる。この場合、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］とアドレス信号［１５：９］は一致する。従って、時刻ｔ３からアドレス比較時間４ｎｓが経過した時刻ｔ４において、ヒット信号ＨＩＴが“Ｈ”となり、リダンダンシーＸメインドライバ４０が活性化される。その結果、リダンダンシー領域の冗長ワード線ＲＷＬ０が駆動される。
【００５７】
ここで、ヒット信号ＨＩＴが変化しても、Ｘプリデコーダ２０の動作は変わらない。時刻ｔ３において、アドレス信号ＡＤＤの値が“０２００Ｈ”に変わると、Ｘプリデコーダ２０は、その新たなアドレス信号ＡＤＤ“０２００Ｈ”のプリデコードを開始する。そして、時刻ｔ３からプリデコード時間４ｎｓが経過した時刻ｔ４において、Ｘプリデコーダ２０は、新たなプリデコード信号ＸＰＡ〜ＸＰＣをノーマルＸメインドライバ３０に出力する。その結果、一つ前のアドレス信号“００００Ｈ”に対応したワード線ＷＬ０の駆動は停止する。ここで、現在のアドレス信号“０２００Ｈ”に対応したワード線ＷＬ８は、救済対象セクタに含まれるため駆動されない。それは、救済対象セクタに対応する現在のプリデコード信号ＸＰＡ〜ＸＰＣが、ノーマルＸメインドライバ３０においてマスクされ、いずれのワード線ドライバ３１も選択されないからである。
【００５８】
次に、時刻ｔ５において、読み出しアドレスが確定し、アドレス信号ＡＤＤ［１５：０］の値が“ＦＦＦＦＨ”になる。この場合、冗長アドレス信号ＲｅｄｕｎＡＤＤ［６：０］とアドレス信号［１５：９］は一致しない。従って、時刻ｔ５からアドレス比較時間４ｎｓが経過した時刻ｔ６において、ヒット信号ＨＩＴが“Ｌ”となり、リダンダンシーＸメインドライバ４０が非活性化される。その結果、リダンダンシー領域の冗長ワード線ＲＷＬ０の駆動は停止する。
【００５９】
ここで、ヒット信号ＨＩＴが変化しても、Ｘプリデコーダ２０の動作は変わらない。時刻ｔ５において、アドレス信号ＡＤＤの値が“ＦＦＦＦＨ”に変わると、Ｘプリデコーダ２０は、その新たなアドレス信号“ＦＦＦＦＨ”のプリデコードを開始する。そして、時刻ｔ５からプリデコード時間４ｎｓが経過した時刻ｔ６において、Ｘプリデコーダ２０は、新たなプリデコード信号ＸＰＡ〜ＸＰＣをノーマルＸメインドライバ３０に出力する。その結果、プリデコード信号ＸＰＣ０が“Ｌ”になり、プリデコード信号ＸＰＣ７が“Ｈ”になる。その結果、ノーマル領域のワード線ＷＬ１０２３が駆動される。
【００６０】
以上に示されたように、時刻ｔ５でアドレス信号“ＦＦＦＦＨ”が入力された後、時刻ｔ６でワード線ＷＬ１０２３が駆動されるまで、プリデコード時間（４ｎｓ）だけが必要である。これは、本実施の形態に係るＸプリデコーダ２０が、ヒット信号ＨＩＴに依存しておらず、常に活性化されているからである。このように、本実施の形態によれば、アクセスされるメモリセルがリダンダンシー領域からノーマル領域へ遷移する際、ワード線駆動のタイミングが従来に比べ早くなる。つまり、アドレス確定からワード線駆動までの時間が、従来技術に比べ短縮される。従って、メモリセルに対する読み出し速度が向上する。
【００６１】
尚、ビット線は、図６に示されないＹデコーダ、Ｙセレクタによって、アドレス信号ＡＤＤ［８：３］に応じて選択される。これにより、アドレス信号ＡＤＤ［１５：０］で指定されるメモリセルが選択される。選択メモリセルから読み出されるデータＢＩＴは、センスアンプ７０を通して、出力データＤＯＵＴとして出力される。
【００６２】
センスアンプ７０とメモリセルアレイ６０の構成が、図１１に例示されている。メモリセルアレイ６０は、マトリックス状に配置された複数のメモリセルを備えている。メモリセルとしては、不揮発性のメモリセルが例示される。このメモリセルアレイ６０は、通常のメモリセルが配置されたノーマル領域６２と、不良部分の救済に用いられるリダンダンシー領域６１とに区分けされる。ノーマル領域６２には、ワード線ＷＬ［１０２３：０］とソース線ＳＬ［５１１：０］が配置されている。また、リダンダンシー領域６１には、冗長ワード線ＲＷＬ［８：０］と冗長ソース線ＲＳＬ［３：０］が配置されている。また、リダンダンシー領域６１とノーマル領域６２には、共通のビット線［６３：０］が配置されている。１つのメモリセルのゲートは１本のワード線ＷＬ（冗長ワード線ＲＷＬ）に接続され、そのドレインは１本のビット線ＢＬに接続され、そのソースは１本のソース線ＳＬ（冗長ソース線ＲＳＬ）に接続されている。
【００６３】
センスアンプ７０は、ビット線ＢＬ［６３：０］のそれぞれに接続される複数のセンスアンプ要素７１を有している。図１２は、１つのセンスアンプ要素７１の構成を示している。ＮチャネルトランジスタＮ１、Ｎ２は１つのカレントミラー回路を構成している。そのカレントミラー回路にはリファレンス電流Ｉ１が供給され、各トランジスタＮ１，Ｎ２のゲートにはリファレンス電圧ＳＲＥＦが印加される。また、ＰチャネルトランジスタＰ１，Ｐ２も１つのカレントミラー回路を構成している。そのカレントミラー回路にはビット線を流れるビット線電流ＩＢが供給される。２つのカレントミラー回路は、ノード７２に接続されており、そのノード７２の電位がインバータ７３に入力される。選択メモリセルから読み出されるデータＢＩＴは、ビット線ＢＬを通してセンスアンプ要素７１に供給される。そして、リファレンス電流Ｉ１とビット線電流ＩＢとの比較結果に応じた出力データＤＯＵＴがインバータ７３から出力される。
【００６４】
上述の通り、本実施の形態において、センスアンプ７０はリダンダンシー領域６１とノーマル領域６２に共通に設けられる。
【００６５】
比較として、別々のセンスアンプが、リダンダンシー領域とノーマル領域に設けられる場合を考える。例えば、メモリセルアレイの不良部分を救済するための手法として、セレクタが、ノーマル領域から読み出される通常メモリセルデータと、リダンダンシー領域から読み出される冗長メモリセルデータを選択するという手法が考えられる。この場合、ノーマル領域とリダンダンシー領域に別々のセンスアンプを設ける必要がある。セルデータの読み出しに際し、ノーマル領域とリダンダンシー領域の双方が活性化され、通常メモリセルデータと冗長メモリセルデータが別々のセンスアンプを通してセレクタに入力される。そして、アクセス対象アドレスと救済対象アドレスが一致しない場合、セレクタは通常メモリセルデータを選択し、アクセス対象アドレスと救済対象アドレスが一致する場合、セレクタは冗長メモリセルデータを選択する。
【００６６】
この場合、センスアンプが複数設けられるので、回路面積が増大する。また、上記カレントミラー回路のミラー比は、トランジスタの製造ばらつきによって、センスアンプ要素ごとにばらつく可能性がある。特に、複数のセンスアンプが、異なる場所に形成される場合、そのミラー比のばらつきは顕著となる。ミラー比のばらつきは、データ出力の遅延時間の差を招き好ましくない。更に、センスアンプが複数設けられる場合、セレクタが通常メモリセルデータと冗長メモリセルデータのいずれかを選択する必要がある。よって、出力データＤＯＵＴの出力までの時間が、セレクト動作分だけ長くなってしまう。
【００６７】
一方、本発明によれば、セルデータの読み出しに際し、通常メモリセルデータと冗長メモリセルデータの両方を読み出す必要はない。アクセス対象アドレスと救済対象アドレスが一致しない場合は、リダンダンシーＸメインドライバ１４０は非活性化され、通常メモリセルデータだけが読み出される。アクセス対象アドレスと救済対象アドレスが一致する場合は、冗長メモリセルデータだけが読み出される。それは、救済対象アドレス（救済対象セクタ）のメモリセルが、常に非選択状態に置かれているからである。通常メモリセルデータと冗長メモリセルデータの両方を読み出す必要はないので、共通のセンスアンプ７０を、リダンダンシー領域６１とノーマル領域６２に設けることが可能となる。従って、回路面積が低減される。また、出力データＤＯＵＴの出力までの時間の増大が抑制される。
【図面の簡単な説明】
【００６８】
【図１】図１は、従来技術に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図２は、従来技術に係るアドレス比較器を示す回路図である。
【図３】図３は、従来技術に係るＸプリデコーダを示す回路図である。
【図４】図４は、従来技術に係るＸメインドライバを示す回路ブロック図である。
【図５】図５は、従来技術に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図６】図６は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図７】図７は、本実施の形態に係るＸプリデコーダを示す回路図である。
【図８】図８は、本実施の形態に係る非選択セクタプリデコーダを示す回路図である。
【図９】図９は、本実施の形態に係るＸメインドライバを示す回路ブロック図である。
【図１０】図１０は、本実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図１１】図１１は、本実施の形態に係るメモリセルアレイを示す回路図である。
【図１２】図１２は、本実施の形態に係るセンスアンプを示す回路図である。
【符号の説明】
【００６９】
１０    アドレス比較器
２０    Ｘプリデコーダ
２１    インバータ
２２〜２４    ＡＮＤ回路
３０    ノーマルＸメインドライバ
３１    ワード線ドライバ
３２    ＡＮＤ回路
３３    ＮＡＮＤ回路
４０    リダンダンシーＸメインドライバ
４２    ＡＮＤ回路
５０    非選択セクタプリデコーダ
５１    インバータ
５２、５３、５５    ＡＮＤ回路
６０    メモリセルアレイ
６１    リダンダンシー領域
６２    ノーマル領域
７０    センスアンプ
【図１】
2007004855.tif 000003
【図２】
2007004855.tif 000004
【図３】
2007004855.tif 000005
【図４】
2007004855.tif 000006
【図５】
2007004855.tif 000007
【図６】
2007004855.tif 000008
【図７】
2007004855.tif 000009
【図８】
2007004855.tif 000010
【図９】
2007004855.tif 000011
【図１０】
2007004855.tif 000012
【図１１】
2007004855.tif 000013
【図１２】
2007004855.tif 000014