(57)【要約】【課題】トレンチ構造のＪ−ＦＥＴが形成されるセル領域の一部に、ダイオードを内蔵する炭化珪素半導体装置およびその製造方法を提供する。【解決手段】炭化珪素半導体で構成されたＮ＋型ドレイン層１１、Ｎ−型ドリフト層１２およびＮ＋型ソース層１３が下から順に配置されている半導体基板１と、ソース層１３の表面からドリフト層１２に到達する深さのトレンチ１４の側面１４ａに沿って配置されたＰ型ゲート層１５と、トレンチ１４の内部でゲート層１５を覆う絶縁膜１７と、ソース層１３と電気的に接続されたソース電極１９とを備える炭化珪素半導体装置において、少なくともトレンチ１４の内部もしくは真下に、ソース電極１９と電気的に接続され、ドリフト層１２と接合してダイオード６を構成するショットキー電極１８もしくはＰ型層のダイオード構成部を設ける。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化珪素半導体で構成された第１導電型のドレイン層（１１）、ドリフト層（１２）およびソース層（１３）が下から順に配置されている半導体基板（１）と、
前記ソース層（１３）の表面から前記ドリフト層（１２）に到達する深さのトレンチ（１４）が複数形成されており、前記ドリフト層（１２）の隣り合う前記トレンチ（１４）で挟まれている部分にチャネルが形成されるように、少なくとも前記トレンチ（１４）の側面（１４ａ）に沿って配置され、炭化珪素半導体で構成された第２導電型のゲート層（１５）と、
前記トレンチ（１４）の内部に形成され、前記ゲート層（１５）を覆う絶縁膜（１７）と、
前記ソース層（１３）と電気的に接続されたソース電極（１９）とを備え、
前記半導体基板（１）のうち、少なくとも前記トレンチ（１４）の内部もしくは真下に、前記ドリフト層（１２）と接合してダイオード（６）を構成するダイオード構成部（１８、７１）が形成されており、前記ダイオード構成部（１８、７１）は、前記ソース電極（１９）と電気的に接続されていると共に、前記絶縁膜（１７）によって前記ゲート層（１５）と電気的に絶縁されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ダイオード構成部（１８、７１）の下端（１８ａ、７１ａ）は、前記ゲート層（１５）の下端（１５ａ）よりも下方に位置していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ダイオード構成部（１８、７１）の下端（１８ａ、７１ａ）は、前記絶縁膜（１７）の下端（１７ａ）よりも下方に位置していることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ダイオード構成部（１８、７１）から、前記ダイオード構成部（１８、７１）が形成されている前記トレンチの側面（１４ａ）に位置する前記ゲート層（１５）までの距離が均等であることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記ドレイン層（１１）、前記ドリフト層（１２）、前記ゲート層（１５）、前記ソース層（１３）によって構成されるトランジスタが形成されているセル領域内で、前記ダイオード構成部（１８、７１）は、前記ソース電極（１９）と電気的に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ソース電極（１９）の表面から前記トレンチ（１４）の内部に至って、前記ソース電極（１９）および前記ダイオード構成部（１８、７１）と電気的に接続されたソース配線電極（２０）が形成されており、前記トレンチ（１４）の内部に、前記ソース配線電極（２０）と前記ダイオード構成部（１８、７１）との接続部（２３、７２）が配置されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記ソース配線電極（２０）と前記ダイオード構成部（１８、７１）との接続部（２３、７２）は、前記トレンチ（１４）の底面（１４ｂ）よりも上方に位置することを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記ソース配線電極（２０）のうち、前記トレンチ（１４）の内部に位置する部分は、前記半導体基板（１）の表面（１ａ）側に向かうにつれて、前記半導体基板（１）の表面（１ａ）に平行な方向での幅が広がっている形状であることを特徴とする請求項６または７に記載の炭化珪素半導体装置。
【請求項９】
前記ダイオード構成部は、前記ドリフト層（１２）とショットキー接合をなす金属で構成されたショットキー電極（１８）であり、前記ダイオード（６）は、ショットキーダイオードであることを特徴とする請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記ショットキー電極（１８）は、基板表面に対して平行な方向での幅が均一な形状であり、
前記ショットキー電極（１８）の前記ソース電極（１９）と電気的に接続されている部分（２３）の幅は、前記ショットキー電極（１８）の幅と等しいことを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
前記ダイオード構成部は、前記ドリフト層（１２）とＰＮ接合をなす炭化珪素半導体で構成された第２導電型の半導体層（７１）であり、前記ダイオード（６）は、ＰＮ接合ダイオードであることを特徴とする請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
【請求項１２】
前記ダイオード構成部としての前記半導体層（７１）は、前記トレンチの底面（１４ｂ）よりも下側に、前記底面（１４ｂ）に面して配置されており、
前記ソース電極（１９）の表面から前記トレンチ（１４）の内部に至って、前記ソース電極（１９）および前記半導体層（７１）と電気的に接続されたソース配線電極（２０）が形成されており、
前記半導体層（７１）と前記ソース配線電極（２０）との接続部は、前記半導体層（７１）の上面において、外周端よりも内側に位置していることを特徴とする請求項１１に記載の炭化珪素半導体装置。
【請求項１３】
前記ゲート層（１５）は、前記トレンチ（１４）の側面（１４ａ）および底面（１４ｂ）のうち、前記側面（１４ａ）側にのみ配置されていることを特徴とする請求項１ないし１２のいずれか１つに記載の炭化珪素半導体装置。
【請求項１４】
前記トレンチ（１４）の側面（１４ａ）に、前記ゲート層（１５）と電気的に接続されたゲート配線電極（１６）が形成されていることを特徴とする請求項１３に記載の炭化珪素半導体装置。
【請求項１５】
前記ゲート層（１５）と前記ゲート配線電極（１６）との接続部（２２）は、前記ゲート層（１５）の表面において、外周端よりも内側に位置することを特徴とする請求項１４に記載の炭化珪素半導体装置。
【請求項１６】
炭化珪素半導体で構成された第１導電型のドレイン層（１１）、ドリフト層（１２）およびソース層（１３）が下から順に配置されている半導体基板（１）を用意する工程と、
前記ソース層（１３）の表面から前記ドリフト層（１２）に到達する深さのトレンチ（１４）を複数形成する工程と、
前記トレンチ（１４）を形成した後、前記トレンチの底面（１４ｂ）で前記ドリフト層（１２）を露出させた状態として、かつ、前記ドリフト層（１２）の隣り合う前記トレンチで挟まれている部分にチャネルが形成されるように、少なくとも前記トレンチの側面に沿って、炭化珪素半導体で構成された第２導電型のゲート層（１５）を形成する工程と、
前記ゲート層（１５）を形成した後、前記ソース層（１３）と電気的に接続されたソース電極（１９）を形成する工程と、
前記ソース電極（１９）を形成した後、前記トレンチ（１４）の側面（１４ａ）に、前記ゲート層（１５）を覆う絶縁膜（１７）を形成する工程と、
前記絶縁膜（１７）を形成した後、前記半導体基板（１）のうち、前記トレンチ（１４）の内部に、前記ソース電極（１９）と電気的に接続し、かつ、前記絶縁膜（１７）によって前記ゲート層（１５）と電気的に絶縁した状態で、前記ドリフト層（１２）とショットキー接合してショットキーダイオード（６）を構成する金属材料からなるショットキー電極（１８）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１７】
前記絶縁膜（１７）を形成する工程は、前記トレンチの側面（１４ａ）上および底面（１４ｂ）上に絶縁膜（３８）を同時に成膜した後、前記絶縁膜（３８）の前記側面（１４ａ）上の部分を残しつつ、前記底面（１４ｂ）上の部分を除去することで、前記トレンチ（１４）の側面（１４ａ）に前記絶縁膜（１７）を形成すると共に、前記ドリフト層（１２）を露出させ、
前記ダイオード構成部（１８、７１）を形成する工程は、前記トレンチ（１４）内部の前記絶縁膜が形成されていない部分を前記金属材料で埋め込むことで、前記ショットキー電極（１８）を形成することを特徴とする請求項１６に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記トレンチを複数形成する工程で、第１のトレンチ（１４）を形成し、
前記ゲート層（１５）を形成する工程と、前記ダイオード構成部（１８）を形成する工程との間に、前記第１のトレンチ（１４）の底面（１４ｂ）に対して、前記第１のトレンチよりもトレンチ幅が狭い第２のトレンチ（３７）を形成する工程を有し、
前記絶縁膜（１７）を形成する工程では、前記第１のトレンチの底面（１４）よりも上方に前記絶縁膜（１７）を形成し、
前記ダイオード構成部（１８）を形成する工程では、前記第２のトレンチ（１４）の内部に前記ショットキー電極（１８）を形成することを特徴とする請求項１７に記載の炭化珪素半導体装置の製造方法。
【請求項１９】
前記第２のトレンチ（３７）を形成する工程は、前記第１のトレンチの側面（１４ａ）上および底面（１４ｂ）上にマスク材（３６）を同時に成膜した後、前記マスク材（３６）の前記側面（１４ａ）上の部分を残しつつ、前記底面（１４ｂ）上の部分を除去することで、前記トレンチ（１４）の側面（１４ａ）を覆う前記マスク材（３６）を形成すると共に、前記トレンチの底面（１４ｂ）で前記ドリフト層（１２）を露出させ、前記マスク材を用いたエッチング工程により、露出している前記ドリフト層（１２）の一部を除去することで、前記第２のトレンチ（１４）を形成することを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
【請求項２０】
炭化珪素半導体で構成された第１導電型のドレイン層（１１）、ドリフト層（１２）およびソース層（１３）が下から順に配置されている半導体基板（１）を用意する工程と、
前記ソース層（１３）の表面から前記ドリフト層（１２）に到達する深さのトレンチ（１４）を複数形成する工程と、
前記トレンチ（１４）を形成した後、前記トレンチの底面（１４ｂ）で前記ドリフト層（１２）を露出させ、かつ、前記ドリフト層（１２）のうち、隣り合う前記トレンチで挟まれている部分にチャネルが形成されるように、前記トレンチの側面（１４ａ）に沿って、炭化珪素半導体で構成された第２導電型のゲート層（１５）を形成する工程と、
前記ゲート層（１５）を形成した後、前記トレンチの底面（１４ｂ）に対するイオン注入により、前記トレンチの底面（１４ｂ）の真下であって、前記ゲート層（１５）から離れた位置に、前記ドリフト層（１２）とＰＮ接合をなす第２導電型の炭化珪素半導体で構成された半導体層（７１）を形成する工程と、
前記半導体層（７１）を形成した後、前記トレンチ（１４）の側面（１４ａ）に、前記ゲート層（１５）を覆う絶縁膜（１７）を形成する工程と、
前記絶縁膜（１７）を形成した後、前記ソース層（１３）と電気的に接続されたソース電極（１９）を形成する工程と、
前記ソース電極（１９）を形成した後、前記トレンチ（１４）の内部に、前記ソース電極（１９）と前記半導体層（７１）とを電気的に接続する配線電極（２０）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２１】
前記ゲート層（１５）を形成する工程と、前記半導体層（７１）を形成する工程との間に、前記トレンチの側面（１４ａ）上および底面（１４ｂ）上にマスク材を同時に成膜した後、前記マスク材の前記側面（１４ａ）上の部分を残しつつ、前記底面（１４ｂ）上の部分を除去することで、前記トレンチの側面（１４ａ）を覆う前記マスク（８１）を形成すると共に、前記トレンチの底面（１４ｂ）で前記ドリフト層（１２）を露出させる工程を有しており、
前記半導体層（７１）を形成する工程では、前記マスク（８１）で覆われていない前記トレンチの底面（１４ｂ）に対してイオン注入することにより、前記半導体層（７１）を形成することを特徴とする請求項２０に記載の炭化珪素半導体装置の製造方法。
【請求項２２】
前記絶縁膜（１７）を形成する工程は、前記半導体層（７１）の上面のうち外周端よりも内側の領域を露出させた状態で、前記トレンチの側面（１４ａ）に前記絶縁膜（１７）を形成し、
前記配線電極（２０）を形成する工程は、前記半導体層（７１）の上面のうち外周端よりも内側の領域と電気的に接続している前記配線電極（２０）を形成することを特徴とする請求項２０または２１に記載の炭化珪素半導体装置の製造方法。
【請求項２３】
前記絶縁膜（１７）を形成する工程と、前記配線電極（２０）を形成する工程との間に、前記半導体層（７１）の上面のうち外周端よりも内側の領域にシリサイド層（７２）を形成する工程を有することを特徴とする請求項２２に記載の炭化珪素半導体装置の製造方法。
【請求項２４】
前記ゲート層（１５）を形成する工程は、前記トレンチ（１４）の内部にイオン注入することにより、前記ドリフト層（１２）のうち、前記トレンチの側面（１４ａ）および底面（１４ｂ）に面する表層部に第２導電型の半導体層（３２）を形成した後、前記半導体層（３２）の前記トレンチの底面（１４ｂ）に面する部分を除去することにより、前記トレンチの側面（１４ａ）および底面（１４ｂ）のうち、前記側面（１４ａ）側にのみ前記ゲート層（１５）を形成することを特徴とする請求項１６ないし２２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図２１に、従来におけるＪ−ＦＥＴ（接合形電界効果トランジスタ）を備える炭化珪素半導体装置の断面図を示す。図２１に示す炭化珪素半導体装置は、トレンチ構造であり、具体的には、ドレイン領域であるＮ＋層Ｊ１と、Ｎ＋層Ｊ１上のＮ−型ドリフト層Ｊ２と、Ｎ−型ドリフト層Ｊ２上のＮ＋型ソース層Ｊ３と、Ｎ＋型ソース層Ｊ３を貫通してＮ−型ドリフト層Ｊ２に到達する深さのトレンチＪ４の底面に沿って形成されたＰ＋型層Ｊ５と、トレンチＪ４の側面に沿って形成され、Ｐ＋型層Ｊ５と連通するＰ＋型ゲート層Ｊ６と、トレンチＪ４の側面上に形成された絶縁膜Ｊ７と、Ｐ＋型層Ｊ５を介してＰ＋型ゲート層Ｊ６と電気的に接続されたゲート配線Ｊ８と、トレンチＪ４内部に形成されたシリコン酸化膜Ｊ９と、ソース層Ｊ３と電気的に接続されたソース電極Ｊ１０と、Ｎ＋層Ｊ１と電気的に接続されたドレイン電極Ｊ１１とを備えている（例えば、非特許文献１参照）。なお、破線で囲まれた領域Ｊ１２が、主にＪ−ＦＥＴとして機能する領域である。
【０００３】
この炭化珪素半導体装置では、トレンチ構造を採用しているため、セルサイズを微細化してＪ−ＦＥＴの集積度を上げることが容易であり、その集積度に応じてオン抵抗を低下させることが可能である。
【０００４】
また、他の構造の炭化珪素半導体装置として、上記したＪ−ＦＥＴの代わりに、ＭＯＳＦＥＴを備え、さらに、トランジスタが構成されているセル領域とセル領域との間に、新規にダイオードが形成されたダイオード領域を追加している構造のものがある（例えば、特許文献１参照）。この炭化珪素半導体装置では、セル領域に本来形成されない領域を追加している。
【特許文献１】特開２００５−１０８９２６号公報
【非特許文献１】Zhao，Ｊ.H.ets、3.6ｍΩcm2，1726V  4H-SiC  Normally-off  Trenched-and-Implanted  Vertical  JFETs、“Power  Semiconductor  Device  and  Ics， 2003,Proceedings，ISPSD’03．2003  IEEE  15th  International  Symposium”、IEEE、14-17  April  2003、ｐ.50-53
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した前者の炭化珪素半導体装置は、Ｐ＋型層Ｊ５およびＰ＋型ゲート層Ｊ６がゲート電極と電気的に接続されており、一般的なＭＯＳＦＥＴが有するようなソース電極に接続されたＰ型領域がないため、ソース電極に接続されたダイオードを内蔵していない構造である。
【０００６】
このため、この炭化珪素半導体装置を用いてインバータ動作させるためには、Ｊ−ＦＥＴが形成されたチップに対して、還流、すなわち、Ｊ−ＦＥＴとは逆方向に電流を流すためのダイオードが形成されたチップを外付けで組み込むか、Ｊ−ＦＥＴが形成されるチップと同一のチップにダイオードが形成されたダイオード領域を設ける必要がある。
【０００７】
ただし、外付けで組み込む場合、２つのチップを配線で接続するため、そのインダクタンスによるスイッチング損失が発生したり、サージ電圧が増大したりする問題があるので、上記した構造の炭化珪素半導体装置に対してはダイオードを外付けするよりも内蔵する方が良い。
【０００８】
そこで、ダイオードを内蔵する方法を検討すると、具体的には、特許文献１のように、同一のチップにおいてセル領域とは別にダイオード領域を新規に追加した構造とする方法が考えられる。
【０００９】
しかし、チップのレイアウト設計の容易さやチップを小さくする観点では、チップ内にセル領域とは別にダイオード領域を新規に追加する構造よりも、セル領域の一部を有効に利用して、ダイオード領域を形成する構造の方が好ましい。
【００１０】
本発明は、上記点に鑑み、Ｊ−ＦＥＴが形成されるセル領域の一部に、ダイオードを内蔵するトレンチ構造のＪ−ＦＥＴを備える炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は、セル領域にトレンチが形成されている炭化珪素半導体装置において、半導体基板（１）のうち、少なくともトレンチ（１４）の内部もしくは真下に、ドリフト層（１２）と接合してダイオード（６）を構成するダイオード構成部（１８、７１）が形成されており、ダイオード構成部（１８、７１）は、ソース電極（１９）と電気的に接続されていると共に、絶縁膜（１７）によってゲート層（１５）と電気的に絶縁されていることを第１の特徴としている。
【００１２】
本発明の第１の特徴では、このように、少なくともトレンチの内部もしくは真下にダイオード構成部を形成することで、平面レイアウトにおけるセル領域内のトレンチが形成されている領域に、還流のためのダイオードを組み込んでいる。したがって、本発明の炭化珪素半導体装置では、Ｊ−ＦＥＴが形成されるセル領域の一部を有効に利用して、ＪＦＥＴが形成されているチップにダイオードを内蔵していると言える。
【００１３】
なお、特許請求の範囲に記載の「少なくともトレンチの内部もしくは真下」とは、トレンチの内部のみ、もしくは、トレンチ底面の下側部分のみの場合だけでなく、内部からトレンチ底面の下側部分に至る領域も含む意味である。
【００１４】
また、ダイオード構成部の位置に関しては、ダイオード構成部（１８、７１）の下端（１８ａ、７１ａ）が、ゲート層（１５）の下端（１５ａ）よりも下方に位置していることが好ましい。これは、ダイオード構成部の下端の位置が、ゲート層の下端と同じときと比較して、ドレインに電圧が印加された場合に発生するドリフト層のうちのゲート層の下側コーナ部近傍での電界集中を緩和できるからである。
【００１５】
また、ダイオード構成部の位置に関しては、ダイオード構成部（１８、７１）の下端（１８ａ、７１ａ）がは、絶縁膜（１７）の下端（１７ａ）よりも下方に位置していることが好ましい。これは、ダイオード構成部の下端が、絶縁膜の下端よりも下方に位置していない場合と比較して、接合面積を大きくでき、ダイオードの抵抗を小さくできるからである。
【００１６】
また、ダイオード構成部の位置に関しては、ダイオード構成部（１８、７１）から、ダイオード構成部（１８、７１）が形成されているトレンチの側面（１４ａ）に位置するゲート層（１５）までの距離が均等であることが好ましい。これは、均等でない場合と比較して、セルサイズを小さくできるからである。
【００１７】
また、ダイオード構成部とソース電極との接続に関しては、ダイオードの低抵抗化の観点より、トレンチ内部もしくはトレンチ外部を問わず、セル領域内で、ダイオード構成部（１８、７１）が、ソース電極（１９）と電気的に接続されていることが好ましい。
【００１８】
また、ダイオード構成部とソース電極との接続に関しては、ソース配線電極（２０）とダイオード構成部（１８、７１）との接続部（２３、７２）が、トレンチ（１４）の底面（１４ｂ）よりも上方に位置することが好ましい。これにより、ソース配線電極とドリフト層が直接接触し、ソース配線電極とドリフト層の接合が形成されることによって、ダイオードの特性が目的の特性と異なることを防止できるからである。
【００１９】
また、ダイオード構成部としては、具体的には、ドリフト層（１２）とショットキー接合をなす金属で構成されたショットキー電極（１８）や、ドリフト層（１２）とＰＮ接合をなす半導体層（７１）を用いることができる。
【００２０】
また、本発明は、半導体基板（１）を用意する工程と、トレンチ（１４）を複数形成する工程と、ゲート層（１５）を形成する工程と、ソース電極（１９）を形成する工程と、ゲート層（１５）を覆う絶縁膜（１７）を形成する工程とを有する炭化珪素半導体装置の製造方法において、絶縁膜（１７）を形成した後、半導体基板（１）のうち、トレンチ（１４）の内部に、ソース電極（１９）と電気的に接続し、かつ、絶縁膜（１７）によってゲート層（１５）と電気的に絶縁した状態で、ドリフト層（１２）とショットキー接合してショットキーダイオード（６）を構成する金属材料からなるショットキー電極（１８）を形成する工程を有することを第２の特徴としている。
【００２１】
このように、ショットキー電極（１８）をトレンチ内部に形成することで、セル領域の一部を有効に利用して、ＪＦＥＴが形成されているチップにダイオードを内蔵することができる。  
【００２２】
本発明の第２の特徴に関して、具体的には、絶縁膜（１７）を形成する工程で、トレンチの側面（１４ａ）上および底面（１４ｂ）上に絶縁膜（３８）を同時に成膜した後、絶縁膜（３８）の側面（１４ａ）上の部分を残しつつ、底面（１４ｂ）上の部分を除去することで、トレンチ（１４）の側面（１４ａ）に絶縁膜（１７）を形成すると共に、ドリフト層（１２）を露出させる。そして、ダイオード構成部（１８、７１）を形成する工程で、トレンチ（１４）内部の絶縁膜が形成されていない部分を金属材料で埋め込むことで、ショットキー電極（１８）を形成する。
【００２３】
このように、トレンチ内壁の全域に絶縁膜を同時に形成することで、トレンチ側面に形成されている全ての絶縁膜の膜厚を均一にできる。これにより、ショットキー電極はトレンチの側面とセルフアラインで形成されるので、トレンチ内部におけるショットキー電極とそのトレンチの側面との距離を均等にできる。
【００２４】
また、例えば、トレンチを複数形成する工程で、第１のトレンチ（１４）を形成し、ゲート層（１５）を形成する工程と、ダイオード構成部（１８）を形成する工程との間に、第１のトレンチ（１４）の底面（１４ｂ）に対して、第１のトレンチよりもトレンチ幅が狭い第２のトレンチ（３７）を形成する工程を行う。そして、絶縁膜（１７）を形成する工程で、第１のトレンチの底面（１４）よりも上方に絶縁膜（１７）を形成し、ダイオード構成部（１８）を形成する工程で、第２のトレンチ（１４）の内部にショットキー電極（１８）を形成することもできる。
【００２５】
このようにショットキー電極（１８）を形成すれば、ショットキー電極の下端を絶縁膜の下端よりも下方に位置させることができる。また、ゲート層の下端を第１のトレンチの底面と同じ位置とした場合に、ショットキー電極の下端をゲート層の下端よりも下方に位置させることができる。
【００２６】
また、この場合、第２のトレンチ（３７）を形成する工程で、第１のトレンチの側面（１４ａ）上および底面（１４ｂ）上にマスク材（３６）を同時に成膜した後、マスク材（３６）の側面（１４ａ）上の部分を残しつつ、底面（１４ｂ）上の部分を除去することで、トレンチ（１４）の側面（１４ａ）を覆うマスク材（３６）を形成すると共に、トレンチの底面（１４ｂ）でドリフト層（１２）を露出させる。そして、マスク材を用いたエッチング工程により、露出しているドリフト層（１２）の一部を除去することで、第２のトレンチ（１４）を形成することが好ましい。これにより、第２のトレンチを、第１のトレンチの側面とセルフアラインで形成できるからである。
【００２７】
また、本発明は、半導体基板（１）を用意する工程と、トレンチ（１４）を複数形成する工程と、ゲート層（１５）を形成する工程と、ドリフト層（１２）とＰＮ接合をなす半導体層（７１）を形成する工程と、ゲート層（１５）を覆う絶縁膜（１７）を形成する工程と、ソース電極（１９）を形成する工程と、配線電極（２０）を形成する工程とを有する炭化珪素半導体装置の製造方法であって、ドリフト層（１２）とＰＮ接合をなす半導体層（７１）を形成する工程では、トレンチの底面（１４ｂ）に対するイオン注入により、トレンチの底面（１４ｂ）の真下であって、ゲート層（１５）から離れた位置に、ドリフト層（１２）とＰＮ接合をなす第２導電型の炭化珪素半導体で構成された半導体層（７１）を形成することを第３の特徴としている。
【００２８】
このように、ドリフト層（１２）とＰＮ接合をなす半導体層（７１）をトレンチの底面（１４ｂ）の真下に形成することで、セル領域の一部を有効に利用して、ＪＦＥＴが形成されているチップにダイオードを内蔵することができる。
【００２９】
本発明の第３の特徴に関して、具体的には、ゲート層（１５）を形成する工程と、半導体層（７１）を形成する工程との間に、トレンチの側面（１４ａ）上および底面（１４ｂ）上にマスク材を同時に成膜した後、マスク材の側面（１４ａ）上の部分を残しつつ、底面（１４ｂ）上の部分を除去することで、トレンチの側面（１４ａ）を覆うマスク（８１）を形成すると共に、トレンチの底面（１４ｂ）でドリフト層（１２）を露出させる工程を行う。そして、半導体層（７１）を形成する工程で、マスク（８１）で覆われていないトレンチの底面（１４ｂ）に対してイオン注入することにより、半導体層（７１）を形成する。
【００３０】
このように、トレンチ内壁の全域にマスク材を同時に形成することで、マスク材のトレンチの側面に垂直な方向での膜厚を均一にすることができる。これにより、ドリフト層（１２）とＰＮ接合をなす半導体層は、トレンチの側面とセルフアラインで形成されるので、トレンチ内部における半導体層とトレンチの側面との距離を均等にできる。
【００３１】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３２】
（第１実施形態）
（第１の例）
図１に、本発明の第１実施形態における半導体装置の平面図を示し、図２に、本実施形態の第１の例としての図１中のＡ−Ａ’線矢視断面図を示す。図２は、半導体装置を、一方向に延長して配置されているトレンチの長手方向に対して垂直な方向で切断した断面図である。なお、図２中の上下方向が半導体基板１の厚さ方向、すなわち、半導体基板１の表面に対して垂直な方向であり、図２中の左右方向が半導体基板１の表面に平行な方向であり、図２中の上側が半導体基板１の表面１ａ側、図２中の下側が半導体基板１の裏面１ｂ側である。
【００３３】
図１に示すように、本実施形態の半導体装置は、半導体基板１に形成されたセル領域２と、セル領域２とは異なる場所に位置するゲート領域３と、それらの外周に位置する外周領域４とを備えている。
【００３４】
そして、図２に示すように、セル領域２には、縦方向に電流を流す縦型であって、トレンチ型のＪ−ＦＥＴ５と、還流のためのダイオード６とが形成されている。このダイオード６は、本実施形態では、ＳｉＣと金属で構成されたショットキーダイオード６であり、例えば、１．２ｋＶ等の低耐圧用途のダイオードとして用いられ、オン電圧の観点から好まれて使用される。
【００３５】
具体的には、この半導体装置は、セル領域において、ドレイン層であるＮ＋型層１１と、Ｎ＋型層１１上のＮ−型ドリフト層１２と、Ｎ−型ドリフト層１２上のＮ＋型ソース層１３と、Ｎ＋型層１１、Ｎ−型ドリフト層１２およびＮ＋型ソース層１３で構成された半導体基板１の表面１ａからＮ＋型ソース層１３を貫通してＮ−型ドリフト層１２に到達する深さのトレンチ１４の側面１４ａに沿って形成されたＰ型ゲート層１５と、トレンチ１４の側面１４ａに形成され、Ｐ型ゲート層１５と電気的に接続されたゲート配線電極１６と、トレンチ１４の内部に形成され、トレンチ１４の側面１４ａを覆っている層間絶縁膜１７と、Ｎ−型ドリフト層１２とショットキー接合をなすショットキー電極１８と、Ｎ＋型ソース層１３の表面上に形成され、Ｎ＋型ソース層１３と電気的に接続されたソース電極１９と、ソース電極１９およびショットキー電極１８と電気的に接続されたソース配線電極２０と、半導体基板１の裏面１ｂに形成され、Ｎ＋層１１と電気的に接続されたドレイン電極２１とを備えている。
【００３６】
Ｎ＋層１１、Ｎ−型ドリフト層１２、Ｎ＋型ソース層１３およびＰ型ゲート層１５は、炭化珪素（ＳｉＣ）からなる半導体で構成されている。
【００３７】
図２に示す第１の例では、Ｐ型ゲート層１５とゲート配線電極１６は、トレンチの側面１４ａと底面１４ｂのうちの側面１４ａのみに形成されている。
【００３８】
Ｐ型ゲート層１５は、トレンチ１４の側面１４ａよりもＮ−型ドリフト層２側であって、Ｎ＋型ソース層１３よりも下側に位置している。これにより、隣り合うトレンチ１４間では、Ｎ＋型ソース層１３の下側に位置するＮ−型ドリフト層１２が図中左右両側からＰ型ゲート層１５に挟まれている。また、Ｐ型ゲート層１５の下端部１５ａとトレンチ１４の底面１４ｂとは、半導体基板１の厚さ方向での位置が同じである。
【００３９】
ゲート配線電極１６は、例えば、Ｎｉ等の金属により構成されており、ゲート配線電極１６とＰ型ゲート層１５との間には、例えば、ＮｉＳｉ２等のシリサイドにより構成されたコンタクト層２２が形成されている。このコンタクト層２２が特許請求の範囲に記載のゲート層とゲート配線電極との接続部に相当する。
【００４０】
また、コンタクト層２２およびゲート配線電極１６の下端はトレンチ１４の底面１４ａから離れており、それらの上端はＮ＋型ソース層１３から離れている。すなわち、コンタクト層２２およびゲート配線電極１６は、Ｐ型ゲート層１５の表面において、その外周端よりも内側に位置し、Ｐ型ゲート層１５の表面からはみ出ておらず、Ｎ−型ドリフト層１２、Ｎ＋型ソース層１３と接触（短絡）していない。このようにすることで、コンタクト層２２およびゲート配線電極１６がＰ型ゲート層１５の表面からはみ出し、Ｎ−型ドリフト層１２、Ｎ＋型ソース層１３と接触することで、ゲート−ソース間、ゲート−ドレイン間の接合耐圧が低下してしまうのを避けられる。
【００４１】
ここで、図１に示すように、セル領域２の外側に位置するゲート領域３において、基板表面にゲート電極パッド７が形成されている。ゲート配線電極１６は、図示しないが、ゲート領域３まで延びており、図１中のゲート電極パッド７と接続されている。
【００４２】
層間絶縁膜１７は、例えば、シリコン酸化膜で構成されており、トレンチ１４の内部において、Ｐ型ゲート層１５およびゲート配線電極１６と、ソース配線電極２０およびショットキー電極１８とを電気的に絶縁している。層間絶縁膜１７は、トレンチ１４の底面１４ｂからトレンチ上方コーナ部１４ｃまで位置している。また、トレンチ１４の内部で対向している層間絶縁膜１７同士は図中左右方向での膜厚が同じである。ただし、層間絶縁膜１７は、トレンチ底面１４ｂから図中上方に向かうにつれ図中左右方向での膜厚が徐々に減少している。
【００４３】
トレンチ１４の内部で対向している層間絶縁膜１７同士は図中左右方向での膜厚が同じであるため、ショットキー電極１８から、その左右両側に位置するトレンチ側面１４ａ、Ｐ型ゲート領域１５およびゲート配線電極１６までの距離２４が均一である。
【００４４】
図２と異なり、ショットキー電極１８から、その図中左右両側に位置するＰ型ゲート領域１５までの距離２４が均一でない場合、その間隔が小さい方を耐圧確保に必要な大きさにしなければならないことから、間隔が大きい方は必要以上の大きさとなってしまう。
【００４５】
これに対して、本実施形態によれば、ショットキー電極１８とその図中左右両側に位置するＰ型ゲート領域１５との間隔の一方が不必要に大きくなることがないので、上記した場合と比較して、トレンチ１４の幅を小さくでき、ユニットセルのサイズを小さくできる。
【００４６】
ショットキー電極１８は、例えば、Ｔｉ等の半導体層とショットキー接合を形成するための金属により構成されている。このショットキー電極１８とＮ−型ドリフト層１２とによって、ショットキーダイオード６が構成されている。このショットキー電極１８が特許請求の範囲に記載のダイオード構成部に相当する。
【００４７】
ここで、図３に、このショットキーダイオード６とＪ−ＦＥＴ５の回路図を示す。図３に示すように、このショットキーダイオード６は、電流方向がＪ−ＦＥＴ５の電流方向と逆向きとなるように、Ｊ−ＦＥＴ５のドレイン−ソース間に接続されている。
【００４８】
具体的には、図２に示すように、ショットキー電極１８は、トレンチ１４の内部で、トレンチ１４の向かい合う側面１４ａに形成された層間絶縁膜１７に挟まれており、トレンチ１４の底部に位置している。
【００４９】
また、ショットキー電極１８は、トレンチ底面１４ｂよりも下方に突出しており、ショットキー電極１８の下端部１８ａは、層間絶縁膜１７の下端部１７ａよりも、下方に位置している。このため、ショットキー電極１８のトレンチ底面１４ｂよりも下方に位置する下端面１８ａおよび側面１８ｃの一部がＮ−型ドリフト層１２と接合している。また、ショットキー電極１８の下端部１８ａは、Ｐ型ゲート層１５の下端部１５ａよりも下方に位置している。
【００５０】
また、ショットキー電極１８の上端部１８ｂは、トレンチ底面１４ｂよりも上方に位置している。すなわち、ショットキー電極１８とソース配線電極２０との接続部２３がトレンチ底面１４ｂよりも上方に位置している。
【００５１】
また、ショットキー電極１８の幅（トレンチ幅と同じ方向での長さ）は均一であり、ショットキー電極１８とソース配線電極２０との接続部２３の幅と、ショットキー電極１８の下端部１８ａの幅は同じである。
【００５２】
ソース電極１９は、例えば、Ｎｉ等の金属により構成されており、ソース電極１９とＮ＋型ソース層１３との間には、例えば、ＮｉＳｉ２等のシリサイドにより構成されたコンタクト層１９ａが形成されている。
【００５３】
ソース配線電極２０は、図１中のソース電極パッド８とソース電極１９とを接続する配線であり、Ａｌ等の配線材料により構成されている。図２に示すように、ソース配線電極２０は、ソース電極１９の表面からトレンチ１４の内部に至って形成されており、ソース配線電極２０によって、ソース電極１９とショットキーダイオード５とが接続されている。
【００５４】
なお、図２と異なり、ソース配線電極２０をトレンチ１４の内部に形成せず、トレンチ１４の内部に層間絶縁膜を埋め込むことで、ソース配線電極２０とショットキー電極１８とを絶縁し、ショットキー電極１８をセル領域とは異なる領域に引き延ばして、その領域でショットキー電極１８をソース配線電極２０と接続させることもできる。すなわち、ショットキー電極１８のコンタクトをセル領域２と異なる領域で形成することも可能である。
【００５５】
しかしながら、ショットキー電極１８がソース配線電極２０よりも電気抵抗が大きな金属材料で構成されている場合、ショットキーダイオード６の配線抵抗が増大する。
【００５６】
これに対して、本実施形態では、ソース配線電極２０とショットキー電極１８との接続部２３を、トレンチ１４の内部に形成しているので、セル領域外に形成する場合と比較して、ショットキーダイオード６の配線抵抗を低減できる。
【００５７】
また、ソース配線電極２０は、半導体基板１の表面１ａ側、すなわち、トレンチ底面１４ｂ側から図中上方に向かうにつれ、図中左右方向での幅が徐々に広がる形状である。これにより、図２と異なり、ソース配線電極２０の幅が均一で、ショットキー電極１８とソース配線電極２０との接続部２３の幅と同じ場合と比較して、ソース配線電極２０の抵抗を小さくできる。
【００５８】
このように構成された本実施形態の炭化珪素半導体装置は、例えば、以下に説明するようにノーマリオフで作動する。Ｎ−型ドリフト層１２のうち、隣り合うＰ型ゲート層１５の間に位置し、Ｎ＋型ソース１３の下側に位置する部分がチャネル領域となる。そして、隣り合うＰ型ゲート層１５に電圧が印加されていない場合、チャネル領域が隣り合うＰ型ゲート層１５の双方から延びる空乏層によってピンチオフされる。これにより、ソース、ドレイン間に電流が流れない。一方、隣り合うＰ型ゲート層１５に電圧が印加された場合、チャネル領域に延びる空乏層の延び量が縮小されることで、ソース、ドレイン間に電流が流れる。
【００５９】
次に、上記した構造の半導体装置の製造方法について説明する。図４（ａ）〜（ｕ）に、この半導体装置の製造工程を示す。
【００６０】
まず、図４（ａ）に示すように、Ｎ＋層１１、Ｎ−型ドリフト層１２およびＮ＋型ソース層１３で構成され、裏面１ｂにドレイン電極２１が形成された半導体基板１を用意する。
【００６１】
そして、半導体基板１の表面にＴＥＯＳ等の酸化膜３１を形成した後、酸化膜３１のうち、トレンチの形成予定領域に対向する部位に開口部３１ａを形成する。
【００６２】
続いて、図４（ｂ）に示すように、開口部３１ａが形成された酸化膜３１をマスクとしたドライエッチングにより、半導体基板１の表面１ａからＮ＋型ソース層１３を貫通してＮ−型ドリフト層１２に到達する深さの第１のトレンチ１４を形成する。
【００６３】
続いて、図４（ｃ）に示すように、Ｐ型不純物として例えばＡｌを用いた斜めイオン注入をトレンチ１４の側面１４ａおよび底面１４ｂを構成するＮ−型ドリフト層１２に対して行う。これにより、トレンチ１４の側面１４ａおよび底面１４ｂよりもＮ−型ドリフト層１２側に位置し、トレンチ１４の側面１４ａおよび底面１４ｂに沿った形状のＰ型層３２を形成する。
【００６４】
続いて、図４（ｄ）に示すように、ドライエッチングにより、Ｐ型層３２のうち、トレンチ底面１４ｂに面する部分を除去することで、トレンチ１４のうちのトレンチ側面１４ｂにのみ面するＰ型ゲート層１５を形成する。また、このとき、第１のトレンチ１４は、図４（ａ）に示す工程で形成されたときよりも深くなる。
【００６５】
なお、図４（ｃ）、図４（ｄ）の工程を経ずに、図４（ｂ）に示す工程の後、トレンチ底面１４ｂをマスク材により覆った斜めイオン注入により、トレンチ側面１４ｂにのみ面するＰ型ゲート層１５を形成しても良い。
【００６６】
続いて、トレンチ形成用のマスクとして用いた酸化膜３１を除去した後、図４（ｅ）に示すように、トレンチ１４の壁面１４ａ、１４ｂを含む半導体基板１の表面上に酸化膜３３を成膜する。この酸化膜３３は、後のゲート配線電極１６の形成に利用するものである。
【００６７】
続いて、図４（ｆ）に示すように、酸化膜３３の表面上にレジストを成膜した後、エッチバックを行うことでトレンチ底面１４ｂ上にのみレジスト３４を残す。
【００６８】
続いて、図４（ｇ）に示すように、レジスト３４をマスクとしたエッチングにより、トレンチ１４の壁面に形成されている酸化膜３３のうち、トレンチ底面１４ｂおよびトレンチ側面１４ａの底面側部分に面する部分を残し、それ以外の部分を除去する。その後、レジスト３４を除去する。
【００６９】
続いて、図４（ｈ）に示すように、酸化膜３３、トレンチ側壁１４ａおよび半導体基板１の表面上に、ゲート配線電極用の金属膜３５を成膜する。
【００７０】
続いて、図４（ｉ）に示すように、ドライエッチングにより、金属膜３５のうち、Ｐ型ゲート層１５に接する部分のみを残し、他の部分を除去する。これにより、ゲート配線電極１６が形成される。このとき、ゲート配線電極１６の上端がＮ＋型ソース層１３から離れるようにエッチング量を調整する。また、ゲート配線電極１６は、酸化膜３３の上に形成されるため、ゲート配線電極１６の下端はトレンチ底面１４ｂから離れている。
【００７１】
続いて、図４（ｊ）に示すように、熱処理を施すことにより、ゲート配線電極１６とＰ型ゲート層１５との間にコンタクト層２２となるシリサイド層を形成する。
【００７２】
続いて、図４（ｋ）に示すように、トレンチ底面１４ｂに位置する酸化膜３３を除去する。
【００７３】
続いて、図４（ｌ）に示すように、半導体基板１の表面上からトレンチ壁面１４ａ、１４ｂ上に至って酸化膜を成膜し、エッチバックすることにより、半導体基板１の表面１ａ、トレンチ壁面１４ａ、１４ｂのうち、トレンチ側面１４ａにのみ酸化膜３６を形成する。このとき、半導体基板１の表面１ａおよびトレンチ底面１４ｂの中央部が露出している。
【００７４】
続いて、図４（ｍ）に示すように、トレンチ底面１４ｂの露出している部分に対してドライエッチングを施すことで、トレンチ底面１４ｂに、第１のトレンチ１４よりもトレンチ幅が狭い第２のトレンチ３７を形成する。この場合、エッチングガスとして、例えばＳＦ６を用いることができる。なお、第２のトレンチ３７の深さは任意に設定される。また、このとき、同時に、Ｎ＋型ソース層１３の表面側部分もエッチングされる。
【００７５】
その後、トレンチ側面１４ａ上に形成されている酸化膜３６を除去する。このとき、トレンチ側面１４ａに位置するコンタクト層２２およびゲート配線電極１６は残されている。
【００７６】
続いて、図４（ｎ）に示すように、半導体基板１の表面上からトレンチ壁面１４ａ、１４ｂおよび第２のトレンチ３７の側壁上に至って酸化膜３８を成膜する。なお、後述するように、この酸化膜３８はソース電極１９の形成に用いられる。
【００７７】
続いて、図４（ｏ）に示すように、酸化膜３８の表面上にレジストを成膜した後、エッチバックを行うことでトレンチ底面１４ｂ上にのみレジスト３９を残す。その後、レジスト３９をマスクとしたエッチングにより、酸化膜３８のうちＮ＋型ソース層１３の表面上に位置する部分を除去する。これにより、Ｎ＋型ソース層１３の表面を露出させる。
【００７８】
続いて、図４（ｐ）に示すように、Ｎ＋型ソース層１３の表面上および酸化膜３８の表面上にソース電極用の金属膜４０を成膜する。その後、熱処理を施すことにより、Ｎ＋型ソース層１３と金属膜４０との間に、コンタクト層１９ａとなるシリサイド層を形成する。
【００７９】
続いて、図４（ｑ）に示すように、金属膜４０に対してシリサイド層１９ａを残すようにエッチングすることにより、金属膜４０のうち、Ｎ＋型ソース層１３の表面上部分を残し、他の部分を除去する。これにより、ソース電極１９が形成される。
【００８０】
続いて、図４（ｒ）に示すように、酸化膜３８を除去する。
【００８１】
続いて、図４（ｓ）に示すように、再び、半導体基板１の表面上からトレンチ壁面１４ａ、１４ｂ上に至って酸化膜を成膜し、エッチバックすることにより、半導体基板１の表面、トレンチ壁面１４ａ、１４ｂのうち、トレンチ側面１４ａにのみ酸化膜を残す。これにより、層間絶縁膜１７が形成される。なお、酸化膜を成膜するときでは、膜厚をトレンチ側面１４ａから第２のトレンチ３７までの距離と同じ大きさに設定する。なお、このエッチバックにより、層間絶縁膜１７は、トレンチ底面１４ｂから図中上方に向かうにつれ図中左右方向での膜厚が徐々に減少する形状となる。
【００８２】
続いて、図４（ｔ）に示すように、トレンチ１４の内部および半導体基板１の表面上に、ショットキー電極形成用の金属膜４２を形成する。
【００８３】
続いて、図４（ｕ）に示すように、金属膜４２に対してエッチバックを施し、ショットキー電極１８を形成する。このときのエッチバック量は、ショットキー電極１８の上端１８ｂが所望の位置となるように、任意に調整される。
【００８４】
その後、図示しないが、トレンチ１４の内部から半導体基板１の表面上に至って、ソース配線電極２０を形成することで、図２に示す半導体装置が製造される。
【００８５】
なお、図４（ｔ）の工程後の状態で終了し、図４（ｕ）の工程を省略しても良い。すなわち、ショットキー電極１８を形成するための金属膜４２をそのまま残して、金属膜４２をソース配線電極として使用することも可能である。
【００８６】
次に、本実施形態の半導体装置の主な特徴について説明する。
【００８７】
（１）図２１に示す従来構造の半導体装置では、平面レイアウト上のトレンチが形成されている領域は、ゲート層のコンタクトを形成する領域として使用されているだけであり、Ｊ−ＦＥＴの基本的構成領域ではないことから、セル領域の言わばデッドスペースであった。
【００８８】
これに対して、本実施形態では、トレンチ１４の底部に、Ｎ−型ドリフト層１２とショットキー接合をなすショットキー電極１８を形成することで、従来のデッドスペースであった平面レイアウト上のトレンチが形成されている領域に、Ｎ−型ドリフト層１２とショットキー電極１８で構成されたショットキーダイオード６を組み込んでいる。
【００８９】
したがって、本実施形態の半導体装置では、セル領域の一部を有効に利用して、Ｊ−ＦＥＴ５が形成されているチップにダイオード６を内蔵していると言える。
【００９０】
また、上記発明が解決しようとする課題の欄で説明したが、特許文献１のように、同一のチップにおいてＪ−ＦＥＴセル領域とは別にダイオード領域を新規に追加した構造とする方法が考えられる。この場合、Ｊ−ＦＥＴセル領域の面積に、ダイオード領域の面積が追加されるため、必然的にチップが大きくなってしまう。
【００９１】
これに対して、本実施形態では、ショットキーダイオード６をセル領域に組み込んでいるため、トレンチ幅を特に変更しなければ、ＪＦＥＴセル領域の面積はほとんど増加しないことから、チップサイズを上げることなく、ＪＦＥＴが形成されるチップにショットキーダイオード６を内蔵できる。
【００９２】
また、本実施形態では、ショットキー電極１８とＮ−型ドリフト層１２により構成されたショットキーダイオード６を内蔵しており、ショットキー電極１８がソース電極１９と接続されているため、このショットキーダイオード６を、サージを引き抜くためのボディダイオードとして利用できる。
【００９３】
（２）本実施形態の製造方法によれば、図４（ｍ）に示す工程のとき、第２のトレンチ３７は、第１のトレンチ１４とセルフアライン、すなわち、両側のトレンチ側壁１４ａからの距離が均等となって形成される。これは、図４（ｌ）の工程で、対向するトレンチ側面１４ａに同時に酸化膜３６を形成するため、両側のトレンチ側面１４ａ上に形成されている酸化膜３６の膜厚を均等にできるからである。
【００９４】
また、同様に、図４（ｓ）に示す工程で、トレンチ壁面１４ａ、１４ｂ上に酸化膜を成膜し、エッチバックすることにより、トレンチ壁面１４ａ、１４ｂのうち、トレンチ側面１４ａにのみ酸化膜を残し、トレンチ底面１４ｂでＮ−型ドリフト層１２を露出させている。この場合、トレンチ１４の対向する側面１４ａ上に層間絶縁膜１７を同時に形成しているので、これらの層間絶縁膜１７の膜厚を均一となる。このため、ショットキー電極１８は、トレンチ側面１４ａとセルフアラインで形成されるので、トレンチ内部におけるショットキー電極１８からトレンチ１４の両側の側壁１４ａまでの距離は均等にできる。
【００９５】
以下では、図２に示す構造に対する変形例を説明する。
【００９６】
（第２の例）
図５に、本実施形態の第２の例における半導体装置の断面図を示す。図５に示す構造では、ショットキー電極１８の下端部１８ａの基板厚さ方向での位置は、トレンチ底面１４ｂの位置、すなわち、層間絶縁膜１７の下端部１７ａの位置と同じであり、また、Ｐ型ゲート層１５の下端部１５ａの位置と同じである。
【００９７】
図６（ａ）〜（ｆ）に、この構造の半導体装置の製造工程を示す。第２の例では、図４（ａ）〜（ｋ）に示す工程の後、図６（ａ）〜（ｆ）に示す工程を順に行う。
【００９８】
すなわち、図４（ｋ）に示すように、トレンチ内の酸化膜３３を除去した後、図６（ａ）に示すように、トレンチ１４の内壁１４ａ、１４ｂおよび半導体基板１の表面に酸化膜を形成し、その酸化膜のトレンチ底面１４ｂ上部分にのみレジスト５１を形成し、このレジスト５１をマスクとしたエッチングにより、半導体基板１の表面上の酸化膜を除去し、トレンチ１４の内壁１４ａ、１４ｂ上に酸化膜５２を残す。その後、レジスト５１を除去する。
【００９９】
続いて、図６（ｂ）に示すように、ソース電極形成用の金属膜５３を、酸化膜５２の表面上および半導体基板１の表面上に成膜する。そして、熱処理を施すことにより、Ｎ＋型ソース層１３と金属膜５３との間に、コンタクト層１９ａとなるシリサイド層を形成する。
【０１００】
続いて、図６（ｃ）に示すように、シリサイド層１９ａを残すように金属膜５３をエッチングすることにより、金属膜５３のうち、Ｎ＋型ソース層１３の表面上部分を残し、他の部分を除去する。これにより、ソース電極１９が形成される。その後、酸化膜５２を除去する。
【０１０１】
続いて、図６（ｄ）に示すように、トレンチ１４の内壁１４ａ、１４ｂおよび半導体基板１の表面に酸化膜を形成し、エッチバックしてトレンチ底面１４ｂ上の酸化膜を除去し、トレンチ側面１４ａ上にのみ酸化膜を残すことで、層間絶縁膜１７を形成すると共に、トレンチ底面１４ｂでＮ−型ドリフト層１２を露出させる。  
【０１０２】
続いて、図６（ｅ）に示すように、トレンチ１４の内部および半導体基板１の表面上に、ショットキー電極形成用の金属膜５４を形成する。  
【０１０３】
続いて、図６（ｆ）に示すように、金属膜５４に対してエッチバックを施し、ショットキー電極１８を形成する。
【０１０４】
その後、図示しないが、トレンチ１４の内部から半導体基板１の表面上に至って、ソース配線電極２０を形成することで、図５に示す半導体装置が製造される。
【０１０５】
この構造の半導体装置においても、第１の例と同様に、セル領域の一部を有効に利用して、Ｊ−ＦＥＴ５が形成されているチップにダイオード６を内蔵していると言える。
【０１０６】
また、図６（ｄ）に示す工程で、トレンチ壁面１４ａ、１４ｂ上に酸化膜を成膜し、エッチバックして層間絶縁膜１７を形成しているので、第１の例と同様に、ショットキー電極１８を、トレンチ側面１４ａとセルフアラインで形成できる。
【０１０７】
ここで、第１の例と第２の例を比較する。
【０１０８】
第１の例では、図２に示すように、ショットキー電極１８の下端面１８ａおよび側面１８ｃの一部が、Ｎ−型ドリフト層１２と接合しているのに対して、第２の例では、図５に示すように、ショットキー電極１８の下端面１８ａのみがＮ−型ドリフト層１２と接合している。
【０１０９】
したがって、ショットキー電極１８の下端部１８ａの面積が同じ場合、ショットキー電極１８の下端部１８ａが、第１の例のように、層間絶縁膜１７の下端部１７ａよりも下方に位置している方が、第２の例のように、層間絶縁膜１７の下端部１７ａと同じ位置のときよりも、ショットキー電極１８とＮ−型ドリフト層１２の接合面積が大きい。このため、第１の例の図２に示す構造の方が、第２の例の図５に示す構造と比較して、ショットキーダイオード６の抵抗が小さい。
【０１１０】
また、ショットキー電極１８の下端部１８ａを、第１の例の図２に示すように、Ｐ型ゲート層１５の下端部１５ａよりも下方に位置させた方が、第２の例の図５に示すように、Ｐ型ゲート層１５の下端部１５ａと同じ位置のときと比較して、ドレインに電圧が印加された場合に発生する、ドリフト層１２のＰ型ゲート層１５の下側コーナ部近傍での電界集中を緩和できる。このため、第１の例の方が、第２の例よりも、Ｊ−ＦＥＴ５を高耐圧にできる。したがって、ショットキーダイオード６の低抵抗化やＪ−ＦＥＴ５の高耐圧化の観点では、第１の例の方が第２の例よりも好ましい。
【０１１１】
また、第１の例の製造方法と第２の例の製造方法を比較すると、第２の例では、第１の例のように、第２のトレンチを形成する必要がない、すなわち、図４（ｌ）、（ｍ）に示す工程が不要である。したがって、製造工程の簡略化の観点では、第２の例の方が第１の例よりも好ましい。
【０１１２】
（第３の例）  
図７に、本実施形態の第３の例における半導体装置の断面図を示す。第３の例のように、第１、第２の例よりも、ショットキー電極１８の下端部１８ａの位置を上方にすることもできる。
【０１１３】
図７に示す構造では、トレンチ１４内部の下半分にもＮ−型ドリフト層１２が位置し、トレンチ１４内部の上半分にショットキー電極１８が配置されている。この構造は、第２の例の図６（ｅ）に示す工程で、金属膜５４をトレンチ内部に形成する前に、トレンチ内部にエピタキシャル成長させる等によりＮ−型層６１を形成することで製造可能である。なお、この場合には、層間絶縁膜１７として、エピタキシャル温度に耐えられる耐熱性に優れた膜を用いる。
【０１１４】
（第４、第５、第６の例）
図８、９、１０に、それぞれ、本実施形態の第４、第５、第６の例における半導体装置の断面図を示す。第４、第５、第６の例は、第１の例に対して、ショットキー電極１８の上端部１８ｂの位置、すなわち、ショットキー電極１８とソース配線電極２０との接続部２３の位置を変更した例である。
【０１１５】
ショットキー電極１８の上端部１８ｂの位置を、図８に示すように、トレンチ底面１４ｂと同じ位置としたり、図９に示すように、トレンチ底面１４ｂよりも下側の位置としたり、図１０に示すように、トレンチ１４の上端と同じ位置としたりすることができる。なお、これらの構造の半導体装置は、図４（ｕ）に示す工程での金属膜４２のエッチバック量を調整することで製造可能である。
【０１１６】
ただし、以下の理由により、ショットキー電極１８の上端部１８ｂの位置は、第１の例のように、トレンチ底面１４ｂよりも上方であって、トレンチ１４の上端１４ｃよりも下方であることが好ましく、トレンチ深さの半分よりも下側であることが、より好ましい。
【０１１７】
図９に示すように、ショットキー電極１８とソース配線電極２０との接続部２３がトレンチ底面１４ｂよりも下方に位置する場合、ショットキー電極１８だけでなく、ソース配線電極２０もＮ−型ドリフト層１２とショットキー接合することとなる。すなわち、Ｎ−型ドリフト層１２とソース配線電極２０とによるショットキーダイオードも形成される。このため、トレンチ底部に形成されたショットキーダイオードの特性は、目的とする特性と異なってしまう。
【０１１８】
これに対して、図２に示すように、第１の例では、Ｎ−型ドリフト層１２とソース配線電極２０とのショットキー接合が形成されておらず、ショットキー電極１８とＮ−型ドリフト層１２とのショットキー接合のみが形成されているので、第１の例によれば、目的とするショットキーダイオードの特性が得られる。したがって、ショットキー電極１８の上端部１８ｂの位置を、トレンチ底面１４ｂよりも上方にすることが好ましい。
【０１１９】
また、図１０に示すように、ショットキー電極１８の上端部１８ｂがトレンチ１４の上端まで位置したり、トレンチ１４の上端よりもさらに上側まで位置する場合、ショットキー電極１８の上端部１８ｂがトレンチ内部に位置する場合と比較して、ショットキーダイオード６の抵抗が増大してしまう。そこで、ショットキー電極１８の上端部１８ｂの位置は、第１の例のように、トレンチ１４の上端よりも下方であることが好ましい。
【０１２０】
第２〜６の例で説明したように、ショットキー電極１８の位置は、平面レイアウト上のトレンチが形成されているトレンチ領域内であれば、任意に変更可能である。
【０１２１】
（第７の例）
図１１に、本実施形態の第７の例における半導体装置の断面図を示す。第７の例は、第１の例に対して、ショットキー電極１８の形状を変更した例である。すなわち、図１１に示す構造では、ショットキー電極１８は、ショットキー電極１８の上端部１８ｂの幅の方が下端部１８ａの幅よりも長くなっており、ショットキー電極１８の断面形状が上底よりも下底の方が短い台形となっている。
【０１２２】
ショットキー電極１８をこのような形状とした場合、ショットキー電極１８とゲート配線電極１６の間隔および下端部１８ａの大きさが同じである第１の例と比較して、ショットキー電極１８の上端部１８ｂを下端部１８ａよりも長くした分、トレンチ１４の幅が大きくなってしまう。このため、図１１に示す構造では、第１の例の図２に示す構造と比較して、セルサイズが大きくなってしまう。
【０１２３】
言い換えると、第１の例のように、ショットキー電極１８とソース配線電極２０との接続部２３の幅と、ショットキー電極１８の下端部１８ａの幅とが同じ場合であれば、下端部１８ａの幅を必要最小限の大きさとすることで、セルサイズを最小にできる。
【０１２４】
（第８の例）
図１２に、本実施形態の第８の例における半導体装置の断面図を示す。この第８の例は、第１の例に対して、Ｐ型ゲート層１５およびゲート配線電極１６の形状を変更した例である。すなわち、図１２に示す構造では、Ｐ型ゲート層１５とゲート配線電極１６がトレンチの側面１４ａから底面１４ｂに沿って形成されている。ただし、Ｐ型ゲート層１５とゲート配線電極１６は、ショットキー電極１８と離れている。
【０１２５】
このように、Ｐ型ゲート層１５とゲート配線電極１６を、トレンチの側面１４ａだけでなく底面１４ｂにも面する形状とすることができる。しかし、この場合、Ｐ型ゲート層１５とショットキー電極１８との間隔２４を、図２に示す構造と同じとした場合、図１２に示す構造の方が、トレンチ幅が大きくなってしまい、セルサイズが大きくなってしまう。
【０１２６】
したがって、Ｐ型ゲート層１５とゲート配線電極１６をトレンチの側面１４ａのみに形成する方が、Ｐ型ゲート層１５とゲート配線電極１６をトレンチの側面１４ａから底面１４ｂに至って形成するときと比較して、トレンチ幅を小さくでき、ユニットセルを小さくできるので、第１の例の方が第８の例よりも好ましい。
【０１２７】
なお、図１２に示す構造においても、第１の例と同様に、ショットキー電極１８の下端部１８ａが、Ｐ型ゲート層１５の下端部１５ａよりも下方に位置しているので、Ｐ型ゲート層１５の下端部１５ａと同じ位置のときと比較して、ドレインに電圧が印加された場合に発生する、ドリフト層１２のＰ型ゲート層１５の下側コーナ部近傍での電界集中を緩和できる。
【０１２８】
（第９の例）
図１３に、本実施形態の第９の例における半導体装置の斜視図を示し、図１４に、図１３中のＢ−Ｂ’線矢視断面図、図１５に図１３中のＣ−Ｃ’線矢視断面図を示す。
【０１２９】
第１の例では、図２に示すように、ゲート配線電極１６をセル領域２のトレンチ１４の内部に形成しており、トレンチ１４の内部でゲートコンタクトを取っていたが、図１３に示すように、半導体基板１に、セル領域２とは異なるゲートコンタクト領域９を設け、ゲートコンタクト領域９で、ゲートコンタクトを取る構造としても良い。
【０１３０】
この場合、図１４に示すように、セル領域２の断面構造は、図２に示す構造に対して、ゲート配線電極１６およびコンタクト層２２を省略した構造となっている。一方、ゲートコンタクト領域９では、図１５に示すように、セル領域２のＰ型ゲート層１５に連通しているＰ型層６２がＮ−型ドリフト層１２の表面側に形成されており、Ｐ型層６２は、コンタクト層６３を介して、ゲート電極６４と電気的に接続されている。
【０１３１】
なお、ゲートコンタクト領域９は、例えば、図４（ａ）に示す半導体基板１に対して、Ｎ＋型ソース層１３を除去した後、Ａｌ等のイオン注入を施すことで、Ｐ型層６２を形成し、その上に、コンタクト層６３およびゲート電極６４を周知の方法により形成することで、形成される。
【０１３２】
ここで、第１の例と第９の例とを比較する。第１の例では、ゲート配線電極１６をトレンチ内部に形成していることから、セル領域２のＰ型ゲート層１５と、セル領域とは異なる領域で基板表面に形成されたゲート電極とをゲート配線電極１６で接続している。一方、第９の例では、ゲートコンタクト領域９に、Ｐ型層６２、コンタクト層６３を形成しているため、セル領域２のＰ型ゲート層１５と、ゲートコンタクト領域９で基板表面に形成されたゲート電極６４とを、Ｐ型ゲート層１５およびＰ型層６２で接続している。ゲート配線電極１６とＰ型ゲート層１５を比較すると、不純物半導体層で構成されたＰ型ゲート層１５よりも金属で構成されたゲート配線電極１６の方が電気抵抗が小さい。
【０１３３】
したがって、ゲート配線抵抗を小さくするという観点では、第１の例の方が第９の例よりも好ましい。
【０１３４】
なお、上記した各例については、可能な範囲で組み合わせても良い。
（第２実施形態）
（第１の例）
図１６に、本実施形態の第１の例としての半導体装置の断面図を示す。なお、図１６は、図１中のＡ−Ａ’線矢視断面図である。
【０１３５】
図１６に示す構造は、ショットキー電極１８の代わりに、Ｎ−型ドリフト層とＰＮ接合しているＰ＋型層７１を有している点が、第１実施形態で説明した図２に示す構造と異なり、その他の構成部は、図２に示す構造と同じである。したがって、以下では、図２に示す構造と異なる点を中心に説明する。
【０１３６】
Ｐ＋型層７１は、平面レイアウト上のトレンチ領域に形成されており、より具体的には、トレンチ底面１４ｂの真下に位置し、トレンチ底面１４ｂに面している。そして、Ｐ＋型層７１の底面７１ａは、Ｐ型ゲート層１５の底面１５ａよりも下方に位置していることから、Ｐ＋型層７１の底面７１ａおよび側面７１ｂがＮ−型ドリフト層１２と接合しており、このＰ＋型層７１とＮ−型ドリフト層１２とによってＰＮ接合ダイオードが構成されている。このＰ＋型層７１が特許請求の範囲に記載のダイオード構成部に相当する。
【０１３７】
また、Ｐ＋型層７１は、コンタクト層７２およびオーミック電極７３を介して、トレンチ内部に埋め込まれているソース電極配線２０と電気的に接続されている。このように、図１６に示す構造では、セル領域２のトレンチ底面１４ｂにおいて、Ｐ＋型層７１をソース電極配線２０と接続させている。したがって、図１６に示す構造によれば、セル領域とは異なる領域で、Ｐ＋型層７１をソース電極１９と接続させた場合と比較して、ＰＮ接合ダイオードのＰ＋型層７１の配線抵抗を低減できる。
【０１３８】
また、Ｐ＋型層７１の幅７４は、トレンチ１４の幅７５よりも狭く、Ｐ＋型層７１は、図中左右方向において、トレンチ底面１４ｂからはみ出ておらず、Ｐ＋型層７１はＰ型ゲート層１５と離れている。
【０１３９】
また、Ｐ＋型層７１の幅７４は、トレンチ内で対向する層間絶縁膜１７同士の間隔７６、すなわち、図中左右方向の間隔７６よりも広く、Ｐ＋型層７１とソース配線電極２０との接続部であるコンタクト層７２は、Ｐ＋型層７１の上面７１ｃで外周端よりも内側に位置しており、図中左右方向において、コンタクト層７２はＰ＋型層７１の上面７１ｃからはみ出ていない。ここで、コンタクト層７２が、Ｐ＋型層７１の上面７１ｃからはみ出ている場合、ドリフト層１２とソース配線電極２０のショットキー接続部が形成され、ＰＮ接合ダイオード６の耐圧が低下してしまう。そこで、図１６に示すように、コンタクト層７２がＰ＋型層７１の上面７１ｃからはみ出ないようにすることで、ＰＮ接合ダイオードの耐圧を高くできる。
【０１４０】
また、Ｐ＋型層７１と、その左右両側に位置するＰ型ゲート層１５との間隔７７は、同じである。
【０１４１】
以上説明したように、本実施形態の半導体装置は、第１実施形態のショットキー電極１８をＰ＋型層７１に置き換えた構造であるため、基本的には、第１実施形態と同様の効果を有している。
【０１４２】
次に、上記した構造の半導体装置の製造方法を説明する。図１７（ａ）〜（ｆ）に、上記した構造の半導体装置の製造工程を示す。図１７（ａ）〜（ｆ）に示す工程は、図４（ａ）〜（ｄ）に示す工程の後に順に行われる。
【０１４３】
すなわち、図４（ｄ）に示すように、トレンチ側面１４ａにＰ型ゲート層１５を形成した後、図１７（ａ）に示すように、トレンチ内壁１４ａ、１４ｂにＴＥＯＳ等の酸化膜を成膜した後、エッチバックして、トレンチ底面１４ｂ上に位置する酸化膜を除去することにより、トレンチ内壁１４ａ、１４ｂのうちトレンチ側面１４ａにのみ、酸化膜８１を形成する。この結果、Ｐ型ゲート層１５の表面は酸化膜８１に覆われ、トレンチ底面１４ｂで、Ｎ−型ドリフト層１２が露出する。
【０１４４】
なお、酸化膜を成膜するときでは、トレンチ１４内で対向している酸化膜８１の間隔８１ａが、Ｐ＋型層７１を形成するためのイオン注入領域の大きさとなるように、酸化膜の膜厚を設定する。また、この酸化膜８１の膜厚により、次の工程で形成されるＰ＋型層７１とＰ型ゲート層１５の間隔が決定される。
【０１４５】
続いて、図１７（ｂ）に示すように、酸化膜８１をマスクとして、酸化膜８１に覆われていないトレンチ底面１４ｂに対して、例えば、ＡｌやＢ等のＰ型不純物イオンを用いたイオン注入を行うことにより、Ｐ＋型層７１を形成する。
【０１４６】
続いて、図４（ｅ）〜図４（ｌ）に示すように、ゲート配線電極１６とコンタクト層２２を形成する。ただし、トレンチ側面１４ａに層間絶縁膜１７を形成するときでは、図１７（ｃ）に示すように、トレンチ１４内で対向する層間絶縁膜１７同士の間隔７６が、Ｐ＋型層７１の幅７４よりも狭くなるように、すなわち、Ｐ＋型層７１の上面７１ｃのうち、外周端よりも内側の領域を露出させるように、層間絶縁膜１７の膜厚を設定する。
【０１４７】
このように、図中左右方向の位置関係において、Ｐ＋型層７１と層間絶縁膜１７とを重複させるのは、次の工程で、Ｐ＋型層７１の上面７１ｃのうち、外周端よりも内側領域に、コンタクト層７２を形成するためである。
【０１４８】
続いて、図１７（ｄ）に示すように、Ｎ＋型ソース層１３の表面上およびＰ＋型層７１の表面上に至って、電極用の金属膜８２を成膜する。その後、熱処理を施すことにより、Ｎ＋型ソース層１３と金属膜８２との間に、コンタクト層１９ａとなるシリサイド層を形成すると共に、Ｐ＋型層７１と金属膜８２との間にコンタクト層７２となるシリサイド層を形成する。
【０１４９】
続いて、図１７（ｅ）に示すように、金属膜８２に対してエッチングすることにより、金属膜８２のうち、シリサイドが形成されていない部分を除去する。すなわち、金属膜８２のうち、Ｎ＋型ソース層１３の表面上部分およびＰ＋型層７１の表面上部分を残し、他の部分を除去する。これにより、ソース電極１９およびオーミック電極７３が形成される。
【０１５０】
続いて、図１７（ｆ）に示すように、トレンチ１４の内部から半導体基板１の表面上に至って、ソース配線電極２０を形成することで、図６に示す半導体装置が製造される。
【０１５１】
本実施形態では、図１７（ａ）に示す工程で、トレンチ内壁１４ａ、１４ｂの全域にマスク材としての酸化膜８１を同時に形成しているので、酸化膜８１のトレンチの側面１４ａに垂直な方向での膜厚を均一にすることができる。これにより、図１７（ｂ）に示す工程で、Ｐ＋型層７１をトレンチの側面１４ａとセルフアラインで形成でき、Ｐ＋型層７１とその図中両側に位置するトレンチの側面１４ａとの距離を均等にできる。
【０１５２】
以下では、図１６に示す構造に対する変形例を説明する。
【０１５３】
（第２の例）
図１８に、本実施形態の第２の例としての半導体装置の断面図を示す。なお、図１６と同様の構成部には図１６と同一の符号を付している。
【０１５４】
図１８に示すように、トレンチ１４の内部にＰ＋型層７１を形成している。このＰ＋型層７１は、トレンチ１４の下半分側に位置しており、Ｐ＋型層７１の下端部７１ａはトレンチ底面１４ｂと同じ位置であり、Ｐ＋型層７１の上端部７１ｃは、トレンチ底面１４ｂよりも上方に位置している。この構造の半導体装置は、例えば、図６（ｅ）に示す工程で、ショットキー電極１８を形成する代わりに、エピタキシャル成長法により、Ｐ＋型層７１を形成することで、製造可能である。
【０１５５】
（第３の例）  
図１９に、本実施形態の第３の例としての半導体装置の断面図を示す。なお、図１６と同様の構成部には図１６と同一の符号を付している。
【０１５６】
図１９に示す構造は、第１実施形態の第３の例で説明した図７に示す構造に対して、ショットキー電極１８をＰ＋型層７１に変更した構造である。すなわち、Ｐ＋型層７１は、トレンチ１４の内部であって、トレンチ１４の上半分側に位置しており、Ｐ＋型層７１の下端部７１ａは、トレンチ底面１４ｂよりも上方に位置し、Ｐ＋型層７１の上端部７１ｃは、トレンチ上部に位置している。そして、トレンチ１４の下半分にはＮ−型ドリフト層１２が位置している。
【０１５７】
この構造の半導体装置は、図６（ｄ）に示す工程の後、トレンチ内部にエピタキシャル成長させる等によりＮ−型層６１を形成し、続いて、その上にＰ＋型層７１を形成することで製造可能である。
【０１５８】
（第４の例）
図２０に、本実施形態の第４の例としての半導体装置の断面図を示す。なお、図１６と同様の構成部には図１６と同一の符号を付している。
【０１５９】
図２０に示すように、Ｐ＋型層７１は、トレンチ１４の内部全域に形成されており、Ｐ＋型層７１の下端部７１ａは、トレンチ底面１４ｂと同じ位置であり、Ｐ＋型層７１の上端部７１ｃは、トレンチ１４の上部に位置している。
【０１６０】
この構造の半導体装置は、図６（ｄ）に示す工程の後、トレンチ内部にエピタキシャル成長させる等によりＰ＋型層７１を形成することで製造可能である。なお、この場合には、層間絶縁膜１７として、エピタキシャル温度に耐えられる耐熱性に優れた膜を用いる。
（他の実施形態）
上記した各実施形態では、ドレイン層１１、ドリフト層１２、ソース層１３がＮ型であり、ゲート層１５がＰ型である場合を説明したが、これらの導電型が全て反対である炭化珪素半導体装置についても本発明を適用することができる。
【０１６１】
また、上記した各実施形態では、ノーマリオフ型のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴにも本発明を適用することができる。
【図面の簡単な説明】
【０１６２】
【図１】本発明の第１実施形態における炭化珪素半導体装置の平面図である。
【図２】第１実施形態の第１の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図３】図１中の炭化珪素半導体装置に内蔵されているダイオード６とＪ−ＦＥＴ５の回路図である。
【図４（ａ）】図２に示す炭化珪素半導体装置の製造工程を説明するための断面図である。
【図４（ｂ）】図４（ａ）に続く製造工程を説明するための断面図である。
【図４（ｃ）】図４（ｂ）に続く製造工程を説明するための断面図である。
【図４（ｄ）】図４（ｃ）に続く製造工程を説明するための断面図である。
【図４（ｅ）】図４（ｄ）に続く製造工程を説明するための断面図である。
【図４（ｆ）】図４（ｅ）に続く製造工程を説明するための断面図である。
【図４（ｇ）】図４（ｆ）に続く製造工程を説明するための断面図である。
【図４（ｈ）】図４（ｇ）に続く製造工程を説明するための断面図である。
【図４（ｉ）】図４（ｈ）に続く製造工程を説明するための断面図である。
【図４（ｊ）】図４（ｉ）に続く製造工程を説明するための断面図である。
【図４（ｋ）】図４（ｊ）に続く製造工程を説明するための断面図である。
【図４（ｌ）】図４（ｋ）に続く製造工程を説明するための断面図である。
【図４（ｍ）】図４（ｌ）に続く製造工程を説明するための断面図である。
【図４（ｎ）】図４（ｍ）に続く製造工程を説明するための断面図である。
【図４（ｏ）】図４（ｎ）に続く製造工程を説明するための断面図である。
【図４（ｐ）】図４（ｏ）に続く製造工程を説明するための断面図である。
【図４（ｑ）】図４（ｐ）に続く製造工程を説明するための断面図である。
【図４（ｒ）】図４（ｑ）に続く製造工程を説明するための断面図である。
【図４（ｓ）】図４（ｒ）に続く製造工程を説明するための断面図である。
【図４（ｔ）】図４（ｓ）に続く製造工程を説明するための断面図である。
【図４（ｕ）】図４（ｔ）に続く製造工程を説明するための断面図である。
【図５】第１実施形態の第２の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図６（ａ）】図５に示す炭化珪素半導体装置の製造工程を説明するための断面図である。
【図６（ｂ）】図６（ａ）に続く製造工程を説明するための断面図である。
【図６（ｃ）】図６（ｂ）に続く製造工程を説明するための断面図である。
【図６（ｄ）】図６（ｃ）に続く製造工程を説明するための断面図である。
【図６（ｅ）】図６（ｄ）に続く製造工程を説明するための断面図である。
【図６（ｆ）】図６（ｅ）に続く製造工程を説明するための断面図である。
【図７】第１実施形態の第３の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図８】第１実施形態の第４の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図９】第１実施形態の第５の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図１０】第１実施形態の第６の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図１１】第１実施形態の第７の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図１２】第１実施形態の第８の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図１３】第１実施形態の第９の例における炭化珪素半導体装置の斜視図である。
【図１４】図３中の炭化珪素半導体装置のＢ−Ｂ’線断面図である。
【図１５】図３中の炭化珪素半導体装置のＣ−Ｃ’線断面図である。
【図１６】第２実施形態の第１の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図１７（ａ）】図５に示す炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１７（ｂ）】図１７（ａ）に続く製造工程を説明するための断面図である。
【図１７（ｃ）】図１７（ｂ）に続く製造工程を説明するための断面図である。
【図１７（ｄ）】図１７（ｃ）に続く製造工程を説明するための断面図である。
【図１７（ｅ）】図１７（ｄ）に続く製造工程を説明するための断面図である。
【図１７（ｆ）】図１７（ｅ）に続く製造工程を説明するための断面図である。
【図１８】第２実施形態の第２の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図１９】第２実施形態の第３の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図２０】第２実施形態の第４の例における図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図２１】従来における炭化珪素半導体装置の断面図である。
【符号の説明】
【０１６３】
１…半導体基板、２…セル領域、
１１…Ｎ＋ドレイン層、１２…Ｎ−型ドリフト層、１３…Ｎ＋型ソース層、
１４…トレンチ、１５…Ｐ型ゲート層、１６…ゲート配線電極、
１７…層間絶縁膜、１８…ショットキー電極、１９…ソース電極、
１９ａ…コンタクト層、２０…ソース配線電極、
２１…ドレイン電極、２２…コンタクト層、
６２…Ｐ型層、６３…コンタクト層、６４…ゲート電極、
７１…Ｐ＋型層、７２…コンタクト層、７３…オーミック電極。
【図１】
2007281352.tif 000003
【図２】
2007281352.tif 000004
【図３】
2007281352.tif 000005
【図４（ａ）】
2007281352.tif 000006
【図４（ｂ）】
2007281352.tif 000007
【図４（ｃ）】
2007281352.tif 000008
【図４（ｄ）】
2007281352.tif 000009
【図４（ｅ）】
2007281352.tif 000010
【図４（ｆ）】
2007281352.tif 000011
【図４（ｇ）】
2007281352.tif 000012
【図４（ｈ）】
2007281352.tif 000013
【図４（ｉ）】
2007281352.tif 000014
【図４（ｊ）】
2007281352.tif 000015
【図４（ｋ）】
2007281352.tif 000016
【図４（ｌ）】
2007281352.tif 000017
【図４（ｍ）】
2007281352.tif 000018
【図４（ｎ）】
2007281352.tif 000019
【図４（ｏ）】
2007281352.tif 000020
【図４（ｐ）】
2007281352.tif 000021
【図４（ｑ）】
2007281352.tif 000022
【図４（ｒ）】
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【図４（ｓ）】
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【図４（ｔ）】
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【図４（ｕ）】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
2007281352.tif 000029
【図６（ｃ）】
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【図６（ｄ）】
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【図６（ｅ）】
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【図６（ｆ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７（ａ）】
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【図１７（ｂ）】
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【図１７（ｃ）】
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【図１７（ｄ）】
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【図１７（ｅ）】
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【図１７（ｆ）】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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