(57)【要約】【課題】  不揮発性メモリの製造工程に於いて電荷蓄積構造形成のために追加される工程を低減して製造工程を簡略化することにある。また、不揮発性メモリの小型化を図ることにある。【解決手段】  半導体基板１０１上に第１の酸化膜１０２、第１の窒化膜１０３を順次形成する工程と、素子分離領域１０１０Ｂに於いて第１の酸化膜１０２、第１の窒化膜１０３を除去する工程と、第１の酸化膜１０２の縁部を洗浄またはウェットエッチングにより除去して、第１の窒化膜１０３を第１の酸化膜１０２に対してオーバハングさせる工程と、第１の酸化膜１０２の側方で他の部分よりも膜の密度が粗になる低密度部１０５ｃが形成されるように第１の絶縁膜１０５（素子分離絶縁膜）を形成する工程と、低密度部１０５ｃを露出する工程と、洗浄又はウェットエッチングによって低密度部１０５ｃを浸食して第１の絶縁膜１０５に孔を形成する工程と、孔に電荷蓄積膜を形成する工程とを含む、半導体記憶装置の製造方法。【選択図】      図５
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【特許請求の範囲】
【請求項１】
素子形成領域と素子分離領域とを有する半導体基板と、
前記素子分離領域に形成された素子分離絶縁膜としての第１の絶縁膜と、
前記半導体基板の前記素子形成領域に形成された第１の拡散領域及び第２の拡散領域と、
前記半導体基板上の前記素子形成領域に於いて前記第１の拡散領域と第２の拡散領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の絶縁膜中に設けられた電荷蓄積部と、を備えた半導体記憶装置。
【請求項２】
前記素子分離絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面よりも突出した第１の部分と、前記第１の部分よりも低い第２の部分とを有しており、前記電荷蓄積部は前記第１の部分に形成されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極は、前記第１の絶縁膜上まで延在しており、
前記第１の部分は、前記ゲート電極で覆われる部分に形成されており、前記第２の部分は、前記ゲート電極で覆われない部分に形成されている、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の部分は、前記第１の拡散領域側の側面及び前記第２の拡散領域側の側面とを有し、前記電荷蓄積部は前記第１の拡散領域側の側面から前記第２の拡散領域側の側面に亘って形成されている、請求項２又は３の何れかに記載の半導体記憶装置。
【請求項５】
前記第１の部分は、前記第１の拡散領域側の側面及び前記第２の拡散領域側の側面とを有し、前記電荷蓄積部は前記第１の拡散領域側の側面に沿ってに設けられた第１の蓄積部と前記第２の拡散領域側の側面に沿ってに設けられた第２の蓄積部とで構成されている、請求項２又は３の何れかに記載の半導体記憶装置。
【請求項６】
前記第２の部分上にコンタクトホール形成の際のストッパ膜として形成された第２の絶縁膜をさらに備え、
前記電荷蓄積膜は、前記第２の絶縁膜と同一の材料で形成されている、請求項２に記載の半導体記憶装置。
【請求項７】
前記電荷蓄積部は、前記ゲート絶縁膜の側方に略同一の高さで形成されている、請求項１に記載の半導体記憶装置。
【請求項８】
前記電荷蓄積部は、少なくとも一部が前記第１の拡散領域から前記第２の拡散領域に向かう方向に沿って前記第１の拡散領域及び前記第２の拡散領域とオーバラップしている、
請求項１に記載の半導体記憶装置。
【請求項９】
前記ゲート絶縁膜及び前記ゲート電極の両側壁に形成されたサイドウォールをさらに備え、
前記電荷蓄積部は、少なくとも一部が前記第１の拡散領域から前記第２の拡散領域に向かう方向に沿って前記サイドウォールとオーバラップしている、請求項１に記載の半導体記憶装置。
【請求項１０】
前記電荷蓄積部は、前記ゲート絶縁膜の両側に形成されている、請求項１に記載の半導体記憶装置。
【請求項１１】
前記半導体基板は、メモリセルアレイ領域とＣＭＯＳ回路からなる周辺回路領域とを有し、前記素子形成領域及び前記素子分離領域はメモリセルアレイ領域と周辺回路領域とにそれぞれ含まれており、
前記周辺回路領域では、前記素子分離絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面と略同一の高さに形成されている、請求項２に記載の半導体記憶装置。
【請求項１２】
半導体基板を準備する工程と、
前記半導体基板上に第１の酸化膜、第１の窒化膜を順次形成する工程と、
素子分離領域に於いて前記第１の酸化膜、第１の窒化膜を除去し、さらに素子形成領域に於いて前記半導体基板に凹部を形成する工程と、
前記素子形成領域において前記第１の酸化膜の縁部を洗浄またはウェットエッチングにより除去し、前記第１の窒化膜を前記第１の酸化膜に対してオーバハングさせる工程と、
前記素子形成領域及び前記素子分離領域に於いて、前記第１の酸化膜の側方で他の部分よりも膜の密度が粗になる低密度部が形成されるように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を前記第１の窒化膜が露出するまで平坦化する工程と、
前記第１の酸化膜及び前記第１の窒化膜を除去して、前記素子形成領域において前記半導体基板の表面を露出する工程と、
半導体基板の露出された表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記第１の絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜の両側において前記半導体基板に第１の拡散領域及び第２の拡散領域を形成する工程と、
前記ゲート電極で覆われていない前記第１の絶縁膜を所定量除去し、前記低密度部を露出する工程と、
洗浄又はウェットエッチングによって前記低密度部を浸食して前記第１の絶縁膜に孔を形成する工程と、
前記孔に前記電荷蓄積膜を形成する工程と、
を含む半導体記憶装置の製造方法。
【請求項１３】
前記第１の絶縁膜を形成する工程は、第１の温度で前記第１の絶縁膜を形成した後、前記第１の温度より高い第２の温度で前記第１の絶縁膜を形成することにより、前記低密度部を形成する、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記第１の絶縁膜を形成する工程は、ＰＥ−ＣＶＤまたはＡＰ−ＣＶＤで前記第１の絶縁膜を形成した後、ＨＤ−ＣＶＤで前記第１の絶縁膜を形成することにより、前記低密度部を形成する、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１５】
前記ゲート電極で覆われていない前記第１の絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面と略同一の高さまで露出され、
前記孔は、前記ゲート絶縁膜の側方に略同一の高さで形成される、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１６】
前記ゲート電極で覆われている前記第１の絶縁膜は、前記第１の拡散領域側と前記第２の拡散領域側とにおいて側面が露出され、各側面に前記低密度部が露出され、
前記孔は、前記低密度部を浸食することにより前記第１の拡散領域側の側面から前記第２の拡散領域の側面に貫通して形成される、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１７】
全面に第２の絶縁膜を形成した後に前記第２の絶縁膜をエッチバックして、前記ゲート電極の両側に前記第２の絶縁膜からなるサイドウォールを形成する工程をさらに含み、
前記低密度部を露出する工程は、前記第２の絶縁膜をエッチバックする工程で行われる、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１８】
全面に第２の絶縁膜を形成した後に前記第２の絶縁膜をエッチバックして、前記ゲート電極の両側に前記第２の絶縁膜からなるサイドウォールを形成する工程をさらに含み、
前記低密度部を露出する工程は、前記第２の絶縁膜をエッチバックする工程と、その後の洗浄またはウェットエッチングとによって行われる、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第１の拡散領域及び前記第２の拡散領域を形成する工程は、
前記サイドウォールの形成工程の後、全面に保護膜を形成する工程と、
前記ゲート電極及び前記サイドウォールの両側に於いて前記保護膜を介して前記半導体基板に不純物を注入して前記第１の拡散領域及び前記第２の拡散領域を形成する工程と、を含み、
第１の拡散領域及び第２の拡散領域を形成する工程の後に、前記保護膜をウェットエッチングする工程をさらに含み、
前記低密度部を浸食する工程は、前記保護膜をウェットエッチングする工程で行われる、請求項１７又は１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記第１の拡散領域及び前記第２の拡散領域を形成する工程の後に於いて、コンタクトホール形成時のストッパ膜を全面に形成する前に、洗浄またはウェットエッチングを行う工程を含み、
前記低密度部を浸食する工程は、当該洗浄またはウェットエッチングによって行われる、請求項１７又は１８に記載の半導体記憶装置の製造方法。
【請求項２１】
前記半導体基板にメモリセルアレイ領域とＣＭＯＳ回路からなる周辺回路領域とを形成する半導体記憶装置の製造方法であり、
前記周辺回路領域では、前記第１の絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面と略同一の高さに形成する、請求項１２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体記憶装置の製造方法に関する。より詳細には、本発明は、電荷量の変化を電流量の変化に変換する機能を有する電界効果トランジスタからなる半導体記憶装置、及び、その半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来より、電荷蓄積層を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる不揮発性の半導体記憶素子が知られている。この半導体記憶素子では、絶縁膜を介して電荷蓄積層に電荷を注入してデジタルビットの情報を格納させ、その電荷量の変化に応じたＭＯＳＦＥＴのコンダクタンスの変化に基づいて情報を読み出す。例えば、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型の半導体記憶素子は、シリコン窒化膜を電荷蓄積層として用いたＭＯＳＦＥＴからなり、ポリシリコンによって形成された浮遊ゲートを用いた半導体装置よりも、低電圧書込または低電圧消去の可能性から盛んに研究されている。
【０００３】
特許文献１及び２には、ゲート絶縁膜に電荷蓄積機能を持たせたＭＯＳＦＥＴからなるＮＯＭＯＳ型の半導体記憶素子が記載されている。この半導体記憶素子は、ソース領域及びドレイン領域を有する半導体基板と、半導体基板上にソース領域とドレイン領域との間において形成された積層構造体からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備えている。ゲート絶縁膜は、電荷蓄積層としてのシリコン窒化膜を第１のシリコン酸化膜及び第２のシリコン酸化膜で挟んだ、いわゆるＯＮＯ（Oxide Nitride Oxide）構造からなる。このような半導体記憶素子では、ゲート電極、ソース領域、ドレイン領域、半導体基板に印加する電圧を調整することにより、ソース領域とドレイン領域との間に形成されるチャンネル層から、第１のシリコン酸化膜を介してシリコン窒化膜に電荷を注入し、注入された電荷をシリコン窒化膜と第１のシリコン酸化膜の界面またはシリコン窒化膜中に形成されるトラップ準位に閉じこめることにより、デジタルビットの情報が記憶される。
【０００４】
また、特許文献３には、ＭＯＳＦＥＴのゲート絶縁膜の両側壁にゲート絶縁膜とは独立に、ゲート幅方向に延びる棒状の電荷蓄積部を設けた半導体記憶素子が記載されている。この半導体記憶素子は、ソース領域及びドレイン領域を有する半導体基板と、半導体基板上に形成されたゲート絶縁膜及びゲート電極と、ゲート絶縁膜の側方に配置された棒状の電荷蓄積部とを備えている。電荷蓄積部は、電荷蓄積層として棒状に形成された炭素系物質膜と、炭素系物質膜を囲む筒状の絶縁体とからなる。このような半導体記憶素子では、ゲート電極、ソース領域、ドレイン領域、半導体基板に印加する電圧を調整することにより、ソース領域とドレイン領域との間に形成されるチャンネル層から、絶縁体を介して炭素系物質に電荷を注入し、注入された電荷を炭素系物質と絶縁体の界面または炭素系物質中に形成されるトラップ準位に閉じこめることにより、デジタルビットの情報が記憶される。この半導体記憶素子では、電荷蓄積部をゲート絶縁膜から独立させ、電荷荷保持部が担うメモリ機能とゲート絶縁膜が担うトランジスタ機能とを分離して、これにより、十分なメモリ機能を有したままゲート絶縁膜を薄膜化することを目的としている。
【特許文献１】米国特許第６１３７７１８号明細書
【特許文献２】米国特許第６０４９９９５号明細書
【特許文献３】特開２００４−３３５５９５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置は、一般に、上述したような半導体記憶素子をセルトランジスタとし、複数のセルトランジスタを行列状に配置して構成されるメモリセルアレイと、その周辺回路とから構成される。周辺回路は、メモリセルアレイでの情報の書込、読出、消去を行うための駆動回路等を含み、ＣＭＯＳ回路によって構成される。上述した従来の半導体記憶装置では、メモリセルアレイと同一基板上にＣＭＯＳ回路によって周辺回路を形成する際に、ＣＭＯＳ回路に対して追加する工程が多く、半導体記憶装置のコストアップを招く。
【０００６】
また、特許文献１に記載の半導体記憶素子では、ゲート絶縁膜に電荷蓄積機能を持たせるために、ゲート絶縁膜をＯＮＯ構造からなる３層構造にする必要があり、ゲート絶縁膜の薄膜化が困難である。
【０００７】
特許文献３に記載の半導体記憶装置では、棒状からなる炭素系物質を絶縁体で囲む構造からなる電荷蓄積部をゲート電極の両側壁に形成する工程を通常のＣＭＯＳ工程に追加する必要があり、コストアップを招く。また、ゲート電極の両側にゲート長方向に沿って、ゲート電極とは独立に電荷蓄積部を形成する場合には、プロセスのマージンを取るためにゲート電極間の距離が大きくなり、半導体記憶装置の微細化を妨げる虞がある。
【０００８】
そこで、本発明の目的は、上述した問題を解決することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は、素子形成領域と素子分離領域とを有する半導体基板と、前記素子分離領域に形成された素子分離絶縁膜としての第１の絶縁膜と、前記半導体基板の前記素子形成領域に形成された第１の拡散領域及び第２の拡散領域と、前記半導体基板上の前記素子形成領域に於いて前記第１の拡散領域と第２の拡散領域との間に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１の絶縁膜中に設けられた電荷蓄積部と、を備えたものとしている。
【００１０】
本発明に係る半導体記憶装置の製造方法は、半導体基板を準備する工程と、前記半導体基板上に第１の酸化膜、第１の窒化膜を順次形成する工程と、素子分離領域に於いて前記第１の酸化膜、第１の窒化膜を除去し、さらに素子形成領域に於いて前記半導体基板に凹部を形成する工程と、前記素子形成領域において前記第１の酸化膜の縁部を洗浄またはウェットエッチングにより除去し、前記第１の窒化膜を前記第１の酸化膜に対してオーバハングさせる工程と、前記素子形成領域及び前記素子分離領域に於いて、前記第１の酸化膜の側方で他の部分よりも膜の密度が粗になる低密度部が形成されるように第１の絶縁膜を形成する工程と、前記第１の絶縁膜を前記第１の窒化膜が露出するまで平坦化する工程と、前記第１の酸化膜及び前記第１の窒化膜を除去して、前記素子形成領域において前記半導体基板の表面を露出する工程と、半導体基板の露出された表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上及び前記第１の絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜の両側において前記半導体基板に第１の拡散領域及び第２の拡散領域を形成する工程と、前記ゲート電極で覆われていない前記第１の絶縁膜を所定量除去し、前記低密度部を露出する工程と、洗浄又はウェットエッチングによって前記低密度部を浸食して前記第１の絶縁膜に孔を形成する工程と、前記孔に前記電荷蓄積膜を形成する工程と、を含む。
【発明の効果】
【００１１】
本発明に係る半導体記憶装置は、素子分離絶縁膜中に電荷蓄積部を備えるため、記憶素子を構成するトランジスタの大型化を招くことなく、トランジスタに電荷蓄積機能を与えることができる。
【００１２】
本発明に係る半導体記憶素子の製造方法によれば、洗浄またはウェットエッチングにより、第１の窒化膜を第１の酸化膜に対してオーバハングさせるので、第１の絶縁膜を形成する際に、第１の酸化膜の側方において他の部分よりも膜の密度が粗になる低密度部分を含む第１の絶縁膜を形成することができる。また、ゲート電極で覆われている部分を含む第１の部分の側面に低密度部分を露出させて、その後に洗浄またはウェットエッチングにより、低密度部分を選択的に除去して第１の絶縁膜中に孔を形成することができる。その後、電荷蓄積膜を孔に埋め込むことにより、トランジスタに電荷蓄積機能を与えることができる。
【００１３】
上記ウェットエッチングは、通常の洗浄工程と同じ種類の薬液の濃度を変えることにより行うことが可能であり、実質的に工程が追加されるものではない。また、層間絶縁膜の平坦化のためのシリコン窒化膜を孔に埋め込んで、シリコン窒化膜を電荷蓄積膜として用いれば、電荷蓄積膜の形成も工程の追加なく行うことができる。従って、この製造方法では、通常のＣＭＯＳ製造工程に電荷蓄積膜の形成のための特別な工程を殆ど追加することなく、トランジスタに電荷蓄積機能を持たせることができる。これにより、半導体記憶装置の製造工程を簡略化し、コストダウンを図ることができる。また、電荷蓄積膜を形成する孔は、フォトリソグラフィー、エッチングといった微細加工技術により形成されるものではなく、膜密度の粗密差異に対するエッチングレートの差異を利用して低密度部に薬液を急速に浸透させると共に毛細管現象を利用して低密度部を急速に浸食することにより形成される。したがって、世代毎の微細加工技術とは無関係に孔を形成することができる。この結果、電荷蓄積膜を微細化して記憶素子の微細化することが可能となり、半導体記憶素子の小型化を図ることができる。
【００１４】
また、素子分離絶縁膜としての第１の絶縁膜中に電荷蓄積膜を備えるため、電荷蓄積膜形成によって記憶素子（トランジスタ）のサイズに影響を与えず、微細加工技術の最小寸法で記憶素子を形成することができる。
【発明を実施するための最良の形態】
【００１５】
〔構造〕
本発明の一実施形態に係る半導体記憶装置１は、図１に示すように、不揮発性メモリ素子からなるメモリセルアレイ１０００と、メモリセルアレイ１０００を駆動するためのワードドライバ１００２及びデータドライバ１００３とを備えている。
【００１６】
メモリセルアレイ１０００は、ワード線１３１と、ワード線１３１と交差して配置されたビット線１３２と、ワード線１３１とビット線１３２との交差部に複数形成されたメモリセルＰとを備えている。各メモリセルＰは、後述するセルトランジスタＴｒを含み、セルトランジスタＴｒは電荷蓄積機能を有するＭＯＳＦＥＴによって構成されている。
【００１７】
ワード線１３１は、セルトランジスタＴｒのゲート電極１０７と一体に形成され、複数が平行に並んで配置されている。ワード線１３１は、ワードドライバ１００２に接続されており、ワードドライバ１００２から出力される制御信号（ゲート電圧）が供給される。ビット線１３２は、ワード線１３２と交差するように複数配置されており、セルトランジスタＴｒのドレイン電極と電気的に接続されている。ビット線１３２は、データドライバ１００３と接続されており、データドライバ１００３から出力されるデータ信号（ドレイン電圧）をセルトランジスタＴｒに供給すると共に、セルトランジスタＴｒに記憶されている情報を読み取る際、セルトランジスタＴｒのドレイン電流をデータドライバ１００３に供給する。
【００１８】
図２は、メモリセルアレイ１００１のセルトランジスタＴｒの一部を図示した概略平面図であり、図３（Ａ）は図２のＡ−Ａ’に沿った断面図、図３（Ｂ）は図２のＢ−Ｂ’に沿った断面図、図４は図２のＣ−Ｃ’に沿った断面図である。
【００１９】
セルトランジスタＴｒは、図２乃至図４に示すように、半導体基板１０１に形成される。また、ワードドライバ１００２及びデータドライバ１００３を含む周辺回路も半導体基板１０１にＣＭＯＳ回路として形成される。
【００２０】
半導体基板１０１は、素子分離絶縁膜１０５によって素子分離領域１０１０Ｂ（フィールド領域ともいう）と素子形成領域１０１０Ａ（アクティブ領域ともいう）とに区画されている。
【００２１】
素子形成領域１０１０Ａにおいて、半導体基板１０１には、ソース領域１０９と、ドレイン領域１１０とが各セルトランジスタＴｒごとに形成されている。半導体基板１０１上において、ソース領域１０９とドレイン領域１１０との間の領域にはゲート絶縁膜１０６が各セルトランジスタＴｒごとに形成されており、ゲート絶縁膜１０６上にはゲート電極１０７が形成されている。また、半導体基板１０１に於いてソース領域１０９とドレイン領域１１０との間の表面付近は、セルトランジスタＴｒの動作時にチャンネル層が形成されるチャンネル領域である。ゲート電極１０７は、図１に示すメモリセルアレイ１００１の同一行に配置されるセルトランジスタＴｒに共通なワード線１３１として形成される。ゲート電極１０７（ワード線１３１）の両側壁には、ゲート電極１０７（ワード線１３１）に沿ってサイドウォール１０８が形成されている。
【００２２】
ゲート絶縁膜１０６は、シリコン酸化膜、シリコン窒化膜、或いは、その他の絶縁膜で構成される。ゲート電極１０７（ワード線１３１）は、多結晶シリコン、アモルファスシリコンからなる配線層として形成される。ゲート電極１０７（ワード線１３１）は、多結晶シリコン、アモルファスシリコンからなる層と、高融点金属を含むシリコンからなるシリサイド層とを含む配線層として構成しても良い。
【００２３】
ソース領域１０９は、図２及び図３（Ｂ）に示すように、ソース領域１０９側のサイドウォール１０８の下方に形成される低濃度拡散領域（いわゆるＬＤＤ領域）１０９ａと、ソース領域１０９側のサイドウォール１０８の外側に形成される高濃度拡散領域１０９ｂとを含む。ドレイン領域１１０は、図２及び図３（Ｂ）に示すように、ドレイン領域１１０側のサイドウォール１０８の下方に形成される低濃度拡散領域（いわゆるＬＤＤ領域）１１０ａと、ドレイン領域１１０側のサイドウオール１０８の外側に形成される高濃度拡散領域１１０ｂとを含む。
【００２４】
素子分離絶縁膜１０５は、シリコン酸化膜、シリコン窒化膜等で形成される絶縁膜である。また、素子分離絶縁膜１０５は、素子形成領域１０１０ａに形成される各セルトランジスタＴｒを半導体基板１に於いて電気的に絶縁する機能を持つ膜であれば、導体を含む複合膜であっても良い。
【００２５】
素子分離絶縁膜１０５は、図２及び図３（Ａ）に示す第１の部分１０５１と、図２、図３（Ｂ）及び図４に示す第２の部分１０５２とから構成されている。第１の部分１０５１は、図２及び図３（Ａ）に示すように、ゲート電極１０７（ワード線１３１）及び両側のサイドウォール１０８に覆われた部分であり、素子形成領域１０１０ａの半導体基板１０１の表面よりも突出して形成されている。第２の部分１０５２は、図２、図３（Ｂ）及び図４に示すように、ゲート電極１０７（ワード線１３１）及び両側のサイドウォール１０８に覆われていない部分であり、素子形成領域１０１０ａに於ける半導体基板１０１の表面と略同一の高さに形成されている。即ち、第２の部分１０５２は第１の部分１０５１よりも低く形成されている。なお、後述するが、メモリセルアレイ１００１の領域以外の周辺回路領域では、素子分離絶縁膜１０５は、素子形成領域１０１０ａの半導体基板１０１の表面と略同一の高さに形成される。
【００２６】
なお、本実施形態では、サイドウォール１０８を備えたセルトランジスタＴｒを示すが、セルトランジスタＴｒの構造にはサイドウォール１０８を備えないものもある。サイドウォール１０８を備えないセルトランジスタＴｒの場合には、素子分離絶縁膜１０５の第１の部分１０５１及び第２の部分１０５２は以下のようになる。第１の部分１０５１は、ゲート電極１０７（ワード線１３１）に覆われている部分となり、ゲート電極１０７（ワード線１３１）に覆われている部分が素子形成領域１０１０ａの半導体基板１０１の表面よりも突出して形成される。第２の部分１０５２は、ゲート電極１０７（ワード線１３１）に覆われていない部分となり、ゲート電極１０７（ワード線１３１）に覆われていない部分が素子形成領域１０１０ａの半導体基板１０１の表面と略同一の高さに形成される。この場合、第１の部分１０５１は、ゲート電極１０７（ワード線１３１）に覆われている素子分離絶縁膜１０５の部分のみとなる。
【００２７】
上述したように、第１の部分１０５１は第２の部分１０５２よりも高く形成されており、第１の部分１０５１はソース領域１０９側とドレイン領域１１０側とに側面を露出する。第１の部分１０５１のソース領域側１０９側に露出する側面（ソース側側面）と、ドレイン領域側に露出する側面（ドレイン側側面）とは互いに対向している。第１の部分１０５１には、ソース側側面からドレイン側側面に亘って貫通する孔１０５ｄが形成されており、この孔１０５ｄには電荷蓄積膜としてのシリコン窒化膜１２０が埋め込まれている。孔１０５ｄは、例えば、断面円形状のパイプ状に形成されるが、断面の形状は特に限定するものではない。孔１０５ｄは、後述するように、素子分離絶縁膜１０５の膜密度の粗密差異を利用して、洗浄またはウェットエッチング時に、膜密度の低い低密度部１０５ｃに薬液を浸透させ、また毛細管現象によって急速に浸食することよって形成する。孔１０５ｄは、０．０５マイクロメートル以下の直径を有する。
【００２８】
電荷蓄積膜としてのシリコン窒化膜１２０は、素子分離絶縁膜１０５の第１の部分１０５１のソース側側面からドレイン側側面に貫通して棒状に形成されている。すなわち、シリコン窒化膜１２０は、ソース側側面からドレイン側側面に向かう方向、即ちゲート長方向またはチャンネル長方向に沿って形成されている。シリコン窒化膜１２０は、１つのセルトランジスタＴｒにつき、ゲート電極１０７（ワード線１３１）の両側に在る第１の部分１０５１に、それぞれ１つずつ形成されている。即ち、シリコン窒化膜１２０は、１つのセルトランジスタＴｒにつき、２つずつ形成されている。
【００２９】
図３及び図４に示すように、素子形成領域１０１０ａ及び素子分離領域１０１０ｂの全面、即ち、ゲート電極１０７上、ソース領域１０９上、ドレイン領域１１０上、素子分離絶縁膜１０５の第２の部分１０５２上にもシリコン窒化膜１１１が形成されている。このシリコン窒化膜１１１は、上層の配線層形成時にコンタクトホールをエッチングする際のストッパ膜である。電荷蓄積膜としてのシリコン窒化膜１２０は、ストッパ膜としてのシリコン窒化膜１１１の形成時において、窒化シリコンが孔１０５ｄに入り込んで形成されたものであり、シリコン窒化膜１１１と同一の材料で形成されている。
【００３０】
シリコン窒化膜１２０は、上述したように、第１の部分１０５１に於いてソース側側面からドレイン側側面に亘って貫通する孔１０５ｄに埋め込まれるため、シリコン窒化膜１２０の断面形状は孔１０５ｄの形状に依存する。孔１０５ｄの断面形状が円形状である場合にはシリコン窒化膜１２０の断面形状も円形状となる。但し、シリコン窒化膜１２０の断面形状は特に限定するものではない。製造プロセスによっては、孔１０５ｄの断面が矩形状等の多角形状になる場合には、シリコン窒化膜１２０の断面が多角形状になっても良い。上述したように、シリコン窒化膜１２０が０．０５マイクロメートル以下の径の孔１０５ｄに埋め込まれるため、シリコン窒化膜１２０は０．０５マイクロメートル以下の径を有する。
【００３１】
シリコン窒化膜１２０は、図３（Ａ）に示すように、ゲート電極１０７（ワード線１３１）から素子分離絶縁膜１０５により距離Ｌ１で分離されており、半導体基板１０１のチャンネル領域から素子分離絶縁膜１０５により距離Ｌ２で分離されている。また、図３（Ｂ）に示すように、シリコン窒化膜１２０のソース領域１０９側の一部は、ソース領域１０９とオーバラップするように形成されており、シリコン窒化膜１２０のドレイン領域１１０側の一部は、ドレイン領域１１０とオーバラップするように形成されている。より詳細には、シリコン窒化膜１２０のソース領域１０９側の一部は、ソース領域１０９の低濃度拡散領域１０９ｂと主にオーバラップし、シリコン窒化膜１２０のドレイン領域１１０側の一部は、ドレイン領域１１０の低濃度拡散領域１１０ｂと主にオーバラップしている。
【００３２】
なお、ここでは、電荷蓄積膜の例としてシリコン窒化膜を示すが、電荷蓄積膜は、減圧状態で孔１０５ｄに埋め込むことができる膜種であればシリコン窒化膜に限定されるものではない。例えば、素子分離絶縁膜１０５をシリコン窒化膜で構成する場合には、孔１０５ｄに埋め込む電荷蓄積膜をシリコン膜または導電膜とすることができる。
【００３３】
〔作用効果〕
不揮発性メモリ素子構造に於いては、通常電荷を蓄積するシリコン窒化膜等の電荷蓄積膜をフォトリソ、エッチングといった微細加工技術によって形成するため、電荷蓄積膜の最小パターンサイズは微細加工技術の世代毎に可能な最小寸法によって制限される。露光にＩ線（３６５ｎｍ）の光を使用する場合には０．３マイクロメートル程度、ＫｒＦレーザーを使用する場合には０．１５マイクロメートル程度の最小寸法が物理的な限界と言われている。
【００３４】
それに対して、本発明では、電荷蓄積膜としてのシリコン窒化膜１２０がフォトリソ、エッチングといった微細加工技術により形成されるものではなく、素子分離絶縁膜１０５の膜密度の粗密差異を利用して薬液を素子分離絶縁膜１０５の低密度部１０５ｃに急速に浸透させると共に、毛細管現象によって素子分離絶縁膜１０５を急速に浸食するため、微細加工技術の世代とは無関係に電荷蓄積膜を形成することができる。
【００３５】
また、シリコン窒化膜１２０を素子分離絶縁膜１０５に埋め込むため、すなわち、通常のＣＭＯＳ製造工程で形成される素子分離絶縁膜１０５の内部にシリコン窒化膜１２０を埋め込むため、シリコン窒化膜１２０の形成によってセルトランジスタＴｒが大型化することがない。即ち、ＭＯＳＦＥＴにシリコン窒化膜１２０を設ける場合に、シリコン窒化膜１２０の工程によって寸法が増加することがなく、現在利用可能な微細加工技術の最小寸法で電荷蓄積機能を持ったＭＯＳＦＥＴを構成することができる。
【００３６】
本発明では、後述するように、シリコン窒化膜１２０を形成するための工程を追加して積極的に形成するのではなく、通常のＣＭＯＳ構造の製造工程で副次的に形成することが可能であるため、殆ど追加の工程なしに不揮発性メモリの製造を通常のＣＭＯＳ工程に付加することができる。具体的には、書込時に電荷を通過させる絶縁膜も、電荷蓄積膜（シリコン窒化膜１２０）とゲート電極１０７（ワード線１０８）とを絶縁する絶縁膜も、素子分離領域１０１０ｂを形成する際に通常用いられるシリコン酸化膜等の素子分離絶縁膜をそのまま利用することができる。
【００３７】
また、電荷をトラップし保持するシリコン窒化膜１２０は、上層の配線層形成時にコンタクトホールをエッチングする際のストッパ膜として用いるシリコン窒化膜をそのまま使用でき、通常のＣＭＯＳ構造の製造工程と非常に高い親和性を有している。
【００３８】
〔メモリ動作〕
本発明に係る不揮発性メモリセル構造は、電荷蓄積膜であるシリコン窒化膜１２０に電荷を注入して情報の書込を行い、セルトランジスタＴｒの閾値を変化させ、閾値の差異を検出して情報の読出を行うことで、メモリセルＰに保持されている０又は１の情報を判定する方式の不揮発性メモリセル構造である。
【００３９】
以下、本発明に係る不揮発性メモリセル構造の書込動作、読出動作、消去動作を具体的に説明する。
【００４０】
＜セルトランジスタＴｒがｐｃｈの場合＞
図１１は、セルトランジスタＴｒがｐｃｈの場合に於ける情報の書込時にセルトランジスタＴｒの各端子に印加する電圧と、書込原理を説明する図である。
【００４１】
〔書込動作〕
メモリセルＰへの情報の書込は、Band-to-Bandトンネリングと呼ばれるトンネリング電流を発生させて行う。Band-to-Bandトンネリングを発生させるために、セルトランジスタＴｒのゲート電極１０７とドレイン電極との間に１０Ｖ程度の電位差を印加する。具体的には、図１１に示すように、ゲート電極１０７に−０．１Ｖ、ドレイン電極（ドレイン領域１１０）に−１０Ｖ、ソース電極を開放（ＯＰＥＮ）、半導体基板１０１又はウェルを接地電位（０Ｖ）とする。
【００４２】
この結果、ゲート電極１０７の直下に於いて価電子帯から伝導帯に電子がトンネリングする結果、ホールが発生する。このホールが空乏層内部の電界によりホット化してホットホールとなり、その一部が素子分離絶縁膜１０５（図３のＬ１の部分）を通過してシリコン窒化膜１２０に到達する。このように、シリコン窒化膜１２０にホールが注入されてシリコン窒化膜１２０が正に帯電することにより、情報が書き込まれる。
【００４３】
シリコン窒化膜１２０に到達したホールは、シリコン窒化膜１２０の界面またはシリコン窒化膜１２０中のトラップ準位に保持され、その後、外部から消去電圧を加えない限り容易に位置を変えず、シリコン窒化膜１２０を安定して正に帯電する。
【００４４】
〔読出動作〕
メモリセルＰからの読出は、書込動作によってシリコン窒化膜１２０が正に帯電することでｐｃｈセルトランジスタＴｒの閾値が見かけ上上昇することを利用する。即ち、書込動作によってシリコン窒化膜１２０が正に帯電しているセルトランジスタＴｒの閾値が、書込をされていないシリコン窒化膜１２０が正に帯電していないセルトランジスタＴｒの閾値に比較して、ドレイン電流が小さいことを利用して、セルトランジスタＴｒに蓄積されている情報が「０」か「１」かを判定する。具体的には、メモリセルＰのｐｃｈセルトランジスタＴｒから読み出したドレイン電流と、シリコン窒化膜１２０が正に帯電していない（即ち、書込を行っていない）メモリセルＰのセルトランジスタＴｒの閾値と比較することで、当該メモリセルＰに保持されている情報が０であるか１であるかを判定する。
【００４５】
シリコン窒化膜１２０が正に帯電した場合に、セルトランジスタＴｒの閾値が見かけ上上昇する理由は、シリコン窒化膜１２０近傍のチャンネル領域（ソース領域１０９とドレイン領域１１０との間の領域）にシリコン窒化膜１２０から正の電界が侵入し、チャンネル領域のポテンシャルエネルギーが上昇するためである。チャンネル領域のポテンシャルエネルギーが上昇すると、ｐｃｈセルトランジスタＴｒの場合、キャリアであるホールにとって高いエネルギーとなり、同じゲート電圧を印加しても、シリコン窒化膜１２０が正に帯電していない場合のチャンネル領域と比較して、チャンネル領域に反転層が形成されにくくなる。この結果、シリコン窒化膜１２０にホールが注入されている場合にはホールが注入されていない場合に比較してセルトランジスタＴｒの閾値が高くなる。
【００４６】
具体的には、図１１に示すように、ゲート電極１０７に−２．５Ｖ、ドレイン電極に−２．５Ｖ、ソース電極を接地（０Ｖ）、半導体基板１０１又はウェルを接地電位（０Ｖ）とする。この結果、チャンネル領域の表面に反転層が形成され、ドレイン領域１１０とソース領域１０９との間でドレイン電流が流れる。このドレイン電流を検出し、書込がされていないセルトランジスタＴｒのドレイン電流と比較することにより、情報が０か１かを判定する。
【００４７】
〔消去動作〕
メモリセルＰに書き込まれた情報、すなわち、シリコン窒化膜１２０に注入されたホールの消去はＦＮ（Fowler-Norheim）トンネル電流を発生させてシリコン窒化膜１２０中に電子を注入して電気的に中和することで、ｐｃｈセルトランジスタＴｒを初期状態に戻す。
【００４８】
具体的には、図１１に示すように、ゲート電極１０７に＋１２Ｖ、ドレイン電極を接地（０Ｖ）、ソース電極を接地（０Ｖ）、半導体基板１０１又はウェルを接地電位（０Ｖ）とする。この結果、シリコン窒化膜１２０からドレイン領域１１０にＦＮトンネル電流が流れ、それによりシリコン窒化膜１２０に電子が注入され、シリコン窒化膜１２０が中和される。
【００４９】
＜セルトランジスタＴｒがｎｃｈの場合＞
図１２は、セルトランジスタＴｒがｎｃｈの場合に於ける情報の書込時にセルトランジスタＴｒの各端子に印加する電圧と、書込原理を説明する図である。
【００５０】
〔書込動作〕
メモリセルＰへの情報の書込は、Band-to-Bandトンネリングと呼ばれるトンネリング電流を発生させて行う。Band-to-Bandトンネリングを発生させるために、セルトランジスタＴｒのゲート電極１０７とドレイン電極との間に１０Ｖ程度の電位差を印加する。具体的には、図１２に示すように、ゲート電極１０７に＋０．１Ｖ、ドレイン電極（ドレイン領域１１０）に＋１０Ｖ、ソース電極を開放（ＯＰＥＮ）、半導体基板１０１又はウェルを接地電位（０Ｖ）とする。
【００５１】
この結果、ゲート電極１０７の直下のドレイン領域１１０に於いて価電子帯から伝導帯に電子がトンネリングする結果、電子が発生する。この電子が空乏層内部の電界によりホット化してホットエレクトロンとなり、その一部が素子分離絶縁膜１０５（図３のＬ１の部分）を通過してシリコン窒化膜１２０に到達する。このように、シリコン窒化膜１２０にホールが注入されてシリコン窒化膜１２０が負に帯電することにより、情報が書き込まれる。
【００５２】
シリコン窒化膜１２０に到達した電子は、シリコン窒化膜１２０の界面またはシリコン窒化膜１２０中のトラップ準位に保持され、その後、外部から消去電圧を加えない限り容易に位置を変えず、シリコン窒化膜１２０を安定して負に帯電する。
【００５３】
〔読出動作〕
メモリセルＰからの読出は、書込動作によってシリコン窒化膜１２０が負に帯電することでｎｃｈセルトランジスタＴｒの閾値が見かけ上上昇することを利用する。即ち、書込動作によってシリコン窒化膜１２０が負に帯電しているセルトランジスタＴｒの閾値が、書込をされていないシリコン窒化膜１２０が負に帯電していないセルトランジスタＴｒの閾値に比較して、ドレイン電流が小さいことを利用して、セルトランジスタＴｒに蓄積されている情報が「０」か「１」かを判定する。具体的には、メモリセルＰのｎｃｈセルトランジスタＴｒから読み出したドレイン電流と、シリコン窒化膜１２０が負に帯電していない（即ち、書込を行っていない）メモリセルＰのセルトランジスタＴｒの閾値と比較することで、当該メモリセルＰに保持されている情報が０であるか１であるかを判定する。
【００５４】
シリコン窒化膜１２０が負に帯電した場合に、セルトランジスタＴｒの閾値が見かけ上上昇する理由は、シリコン窒化膜１２０近傍のチャンネル領域（ソース領域１０９とドレイン領域１１０との間の領域）にシリコン窒化膜１２０から負の電界が侵入し、チャンネル領域のポテンシャルエネルギーが下降するためである。チャンネル領域のポテンシャルエネルギーが下降すると、ｎｃｈセルトランジスタＴｒの場合、キャリアである電子にとって高いエネルギーとなり、同じゲート電圧を印加しても、シリコン窒化膜１２０が負に帯電していない場合のチャンネル領域と比較して、チャンネル領域に反転層が形成されにくくなる。この結果、シリコン窒化膜１２０に電子が注入されている場合には電子が注入されていない場合に比較してセルトランジスタＴｒの閾値が高くなる。
【００５５】
具体的には、図１２に示すように、ゲート電極１０７に＋２．５Ｖ、ドレイン電極に＋２．５Ｖ、ソース電極を接地（０Ｖ）、半導体基板１０１又はウェルを接地電位（０Ｖ）とする。この結果、チャンネル領域の表面に反転層が形成され、ドレイン領域１１０とソース領域１０９との間でドレイン電流が流れる。このドレイン電流を検出し、書込がされていないセルトランジスタＴｒのドレイン電流と比較することにより、情報が０か１かを判定する。
【００５６】
〔消去動作〕
メモリセルＰに書き込まれた情報、すなわち、シリコン窒化膜１２０に注入された電子の消去はＦＮ（Fowler-Norheim）トンネル電流を発生させてシリコン窒化膜１２０中にホールを注入して電気的に中和することで、ｎｃｈセルトランジスタＴｒを初期状態に戻す。
【００５７】
具体的には、図１２に示すように、ゲート電極１０７に−１２Ｖ、ドレイン電極を接地（０Ｖ）、ソース電極を接地（０Ｖ）、半導体基板１０１又はウェルを接地電位（０Ｖ）とする。この結果、ドレイン領域１１０からシリコン窒化膜１２０にＦＮトンネル電流が流れ、それによりシリコン窒化膜１２０にホールが注入され、シリコン窒化膜１２０が中和される。
【００５８】
〔製造方法〕
次に、図５乃至図９を参照して本発明に係る半導体記憶装置１の製造方法を説明する。
【００５９】
図５（ａ）に示すように、半導体基板１表面を熱酸化することによりシリコン酸化膜からなるバッファ酸化膜１０２を形成し、バッファ酸化膜１０２上にＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜を堆積させることにより、シリコン窒化膜１０３を形成する。
【００６０】
次に、図５（ｂ）に示すように、公知のフォトリソグラフィー技術を用いて素子分離領域１０１０ｂとなる領域以外をレジスト膜で覆い、このレジスト膜をマスクとして素子分離領域１０１０ｂのシリコン窒化膜１０３及びバッファ酸化膜１０２を除去する。引き続き、同じレジスト膜をマスクとして、シリコン窒化膜１０３及びバッファ酸化膜１０２が除去されて露出した半導体基板１の表面を３５０ｎｍ〜５００ｎｍ除去し、半導体基板１０１に凹部１０１ａを形成する。
【００６１】
なお、図５（ａ）及び（ｂ）はメモリセルアレイ１００１について図示しているが、周辺回路領域でも図５（ａ）及び（ｂ）と同様にバッファ酸化膜１０２、シリコン窒化膜１０３の形成、除去、半導体基板１０１での凹部１０１ａの形成が行われる。
【００６２】
次に、図５（ｃ）に示すように、酸化前洗浄工程としてＨＦを含む溶液で洗浄するか、洗浄程とは別にＨＦを含む溶液を使用したウェットエッチング処理を行うことで、バッファー酸化膜１０２をシリコン窒化膜１０３の端部から５ｎｍ〜２０ｎｍ程度後退させる。これにより、シリコン窒化膜１０３がバッファー酸化膜１０２からオーバハングする構造を得る。バッファー酸化膜１０２を後退させる工程を洗浄によって行う場合には、０．３〜１％のＨＦ溶液を洗浄液に使用する。バッファ酸化膜１０２は、１％ＨＦ溶液でおおよそ６ｎｍ／分の速度（ＨＦ濃度に比例）でエッチングされる。従って、ＨＦ溶液の濃度、後退させるバッファ酸化膜１０３の膜厚を考慮して、洗浄時間を決める。また、バッファー酸化膜１０３を後退させる工程は、洗浄工程とは別のウェットエッチング処理で行っても良い。ウェットエッチング処理には、１％程度のＨＦ溶液を用いる。ウェットエッチング処理の時間は、バッファ酸化膜１０２が１％ＨＦ溶液でおおよそ６ｎｍ／分の速度でエッチングされることに基づいて、ＨＦ溶液の濃度、後退させるバッファ酸化膜１０３の膜厚を考慮して、決める。このように、バッファ酸化膜１０２を後退させて、シリコン窒化膜１０３がバッファ酸化膜１０２に対してオーバハングする構造（オーバハング部１０２ａ）を設けると、その後に素子分離絶縁膜１０５を形成する際に、オーバハング部１０２ａの近傍には、膜密度が他の部分よりも低い低密度領域１０５ｃ（図６参照）が形成される。続いて、素子分離領域１０１０ｂにおいて半導体基板１０１が露出した領域、すなわち、凹部１０１ａを公知の熱酸化技術を用いて熱酸化し、シリコン酸化膜１０４を得る。
【００６３】
なお、図５（ｃ）はメモリセルアレイ１００１について図示しているが、周辺回路領域でも図５（ｃ）と同様にバッファ酸化膜１０２の除去、シリコン酸化膜１０４の形成が行われる。
【００６４】
次に、図６（ｄ）に示すように、高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Depositon：以下、単にＨＤ−ＣＶＤという）法を用いて、シリコン酸化膜を成膜して素子分離絶縁膜１０５を形成する。ＨＤ−ＣＶＤ法によるシリコン酸化膜の成膜は、２段階で行う。具体的には、第１の条件で膜密度が粗な（低い）膜質のシリコン酸化膜を成膜する第１成膜ステップと、第２の条件で第１成膜ステップのシリコン酸化膜よりも膜密度が密な（高い）膜質のシリコン酸化膜を成膜する第２成膜ステップとの２段階でシリコン酸化膜を成膜する。
【００６５】
第１成膜ステップでは、第１の条件として成膜温度を３００℃にして２０ｎｍ程度シリコン酸化膜を成膜し、その後に、第２成膜ステップでは、第２の条件として成膜温度を６５０℃として、第１成膜ステップ及び第２成膜ステップでの膜厚の合計が４００ｎｍ〜８００ｎｍになるまでシリコン酸化膜を成膜する。成膜温度の制御は、例えば、バックサイドヘリウムによってチャンバ内温度を調整することによって行う。具体的には、第１のステップではバックサイドヘリウムを流してウエハ温度を下げて成膜温度を３００℃とし、第２のステップではバックサイドヘリウムを流さないで成膜温度を６５０℃とする。
【００６６】
また、上記第１の条件及び第２の条件に変えて、第１の条件及び第２の条件を以下のようにしても良い。第１成膜ステップでは、第１の条件としてＰＥ−ＣＶＤ（Plasma Enhanced-Chemical Vapor Deposition）法又はＡＰ−ＣＶＤ（atmospheric  Presure- Chemical Vapor Deposition）法を用いて２０ｎｍ程度シリコン酸化膜を成膜し、その後に、第２成膜ステップでは、第２の条件としてＨＤ−ＣＶＤ法を用いて第１成膜ステップ及び第２成膜ステップでの膜厚の合計が４００ｎｍ〜８００ｎｍになるまでシリコン酸化膜を成膜する。ＰＥ−ＣＶＤ法及びＡＰ−ＣＶＤのように常圧下のＣＶＤにより成膜されるシリコン酸化膜は、ＨＤ−ＣＶＤ法によるシリコン酸化膜に比較して膜密度が粗であるため、ＨＦ溶液に対するエッチングレートが大きい。
【００６７】
このように、初期の第１成膜ステップで、成膜温度を下げて成膜するか、ＰＥ−ＣＶＤ法又はＡＰ−ＣＶＤ法を用いてシリコン酸化膜を成膜すると、最初に形成される膜厚２０ｎｍのシリコン酸化膜は膜密度が粗な膜質になる。さらに、シリコン窒化膜１０３がバッファ酸化膜１０２からオーバハングしているオーバハング部１０２ａではさらにシリコン酸化膜が密に堆積しにくく、オーバハング部１０２ａで膜密度が粗になり易い。したがって、オーバハング部１０２ａでは膜密度が他の部分よりも粗である低密度部１０５ｃが形成される。この低密度部１０５ｃは、バッファ酸化膜１０２及びシリコン窒化膜１０３の縁部に沿って形成される。言い換えれば、低密度部１０５ｃは、素子形成領域１０１０ａと素子分離領域１０１０ｂとの境界に沿って形成される。図６（ｄ）では、第１成膜ステップで形成されるシリコン酸化膜を１０５ａ、第２成膜ステップで形成されるシリコン酸化膜を１０５ｂで示している。
【００６８】
シリコン酸化膜をＨＦ溶液で洗浄またはウェットエッチングする場合、ＨＦ溶液によるシリコン酸化膜の除去のレートは、シリコン酸化膜の膜密度の粗密に依存する。例えば、図６（ｄ）に於いて、熱酸化膜１０４は最も緻密で（膜密度が高く）ＨＦレートが遅い膜であり、熱酸化膜１０４のＨＦレートは約３０ｎｍ／分である。低密度部１０５ｃ以外のＨＤ−ＣＶＤによるシリコン酸化膜１０５ｂのＨＦレートは、熱酸化膜のＨＦレートの１．５倍程度であり、約４５ｎｍ／分である。一方、低密度部１０５ｃのＨＦレートは、熱酸化膜のＨＦレートの５〜１０倍程度になり、約１５０〜３００ｎｍ／分である。即ち、本実施形態では、低密度部１０５ｃの膜密度は、ＨＦレートに換算して、他の密な部分のＨＦレートの約３．３〜６．７倍のＨＦレートとなる膜密度である。
【００６９】
なお、図６（ｄ）はメモリセルアレイ１００１について図示しているが、周辺回路領域でも図６（ｄ）と同様に素子分離絶縁膜１０５が形成される。
【００７０】
次に、図６（ｅ）に示すように、ＣＭＰ（Chemical Mecanical Polishing）法を使用して素子分離絶縁膜１０５を平坦化するための研磨をする。ＣＭＰ法によるシリコン酸化膜の研磨は、シリコン窒化膜１０２をストッパ膜として、シリコン窒化膜１０２が露出するまで行う。その後、シリコン窒化膜１０３及びシリコン酸化膜１０２を除去する前に、素子分離領域１０１０ｂに於いて最終的に残留する素子分離絶縁膜１０５の半導体基板１０１との相対的な高さを調整するために、素子分離絶縁膜１０５をＨＦ溶液で除去する工程を行う。このとき、メモリセルアレイ１００１では、素子分離絶縁膜１０５の第１の部分１０５１が、素子形成領域１０１０Ａに於ける半導体基板１０１の表面から５０ｎｍ〜１５００ｎｍ程度上に突出するように調整する。なお、図６（ｅ）以降では、熱酸化膜１０４は素子分離絶縁膜１０５に含まれているとして図示を省略する。
【００７１】
図９及び図１０は、メモリセルアレイ１００１以外の領域、即ち、周辺回路の領域における製造工程を示す図である。
【００７２】
周辺回路領域では、最終的に素子分離絶縁膜１０５の高さが、素子形成領域１０１０ａに於ける半導体基板１０１の表面と略同じ高さとなることが好ましいため、図９（ｅ）に示すように公知のフォトリソグラフィー技術、エッチング技術を用いて、素子分離絶縁膜１０５を選択的に下げておく。図９（ｅ）では、素子形成領域１０１０ａに於ける半導体基板１０１の表面と同じ高さに調整された素子分離絶縁膜１０５を第３の部分１０５３として示す。
【００７３】
次に、図６（ｆ）及び図９（ｆ）に示すように、リン酸を含む溶液を使用した公知のウェットエッチング技術を用いてシリコン窒化膜１０３とバッファ酸化膜１０２とを除去する。
【００７４】
次に、素子形成領域１０１０Ａに於いて半導体基板１０１にウェルを形成し、トランジスタのＶｔ調整のための表面濃度調整を行った後、図７（ｇ）及び図９（ｇ）に示すように、公知の熱酸化技術を用いて４ｎｍ〜１５ｎｍのゲート酸化膜１０６を形成する。さらに、公知の減圧ＣＶＤ（Low Pressure-Chemical Vaper Deposition：ＬＰ−ＣＶＤ）法を使用して、１００ｎｍ〜２５０ｎｍ程度のポリシリコン膜１０７を形成する。ここで、半導体基板１０１にｎ型基板を用いる場合には、ｎ型基板の表面を用いてｐ型トランジスタを形成すると共に、ｎ型基板上にｎ型トランジスタも併せて形成するためにｐ型不純物拡散領域のウェルを形成する。一方、半導体基板１０１にｐ型基板を用いる場合には、ｐ型基板の表面にｎ型トランジスタを形成すると共に、ｐ型基板上にｐ型トランジスタを形成するためにｎ型不純物拡散領域からなるウェルを形成する。
【００７５】
ポリシリコン膜１０７の形成後、公知のフォトリソグラフィー技術、エッチング技術を用いて、図２に示すように、ポリシリコン膜１０７をゲート電極１０７と一体のワード線１３１へとパターニングする。また、ゲート絶縁膜１０６は、ポリシリコン１０７のエッチング時に除去されて薄くなり、その後の洗浄工程等で除去されるかいくらか残存する。
【００７６】
続いて、公知のフォトリソグラフィー技術、イオンプランテーション技術を用いて、半導体基板１０１の素子形成領域１０１０ａに不純物を注入して低濃度拡散領域１０９ａ，１１０ａを形成し、低濃度拡散領域１０９ａ，１１０ａの濃度調整を行う。
【００７７】
次に、公知のＬＰ−ＣＶＤ法を用いてシリコン窒化膜を形成し、公知のドライエッチングを用いてシリコン窒化膜をエッチバックして、図２に示すようにゲート電極１０７（ワード線１３１）の側壁にサイドウォール１０８を形成する。このドライエッチングは、素子形成領域１０１０Ａで半導体基板１０１の表面が露出するまで行い、素子分離領域１０１０Ｂでは、図８に示すようにゲート電極１０７（ワード線１３１）で覆われていない部分が半導体基板１０１の表面と略同一の高さまで下げられる。これにより、図８に示すように、素子分離領域１０１０Ｂでは、ゲート電極１０７（ワード線１３１）に覆われた第１の部分１０５１の側面がソース領域１０９側とドレイン領域１１０側とで露出する。素子分離絶縁膜１０５のゲート電極１０７（ワード線１３１）に覆われていない部分は、第１の部分１０５１よりも低い第２の部分１０５２となる。
【００７８】
本実施形態では、サイドウォール１０８の材料としてシリコン窒化膜１０７を示したが、シリコン酸化膜、ポリシリコン等でも良い。但し、後の工程で、ゲート電極１０７（ワード線１３１）及びサイドウォール１０８をマスクとして素子分離絶縁膜１０５をエッチングするため、サイドウォール１０８の材料は素子分離絶縁膜１０５の材料に対してエッチングの選択比があることが好ましい。したがって、素子分離絶縁膜１０５をシリコン酸化膜で形成する場合には、サイドウォール１０８をシリコン窒化膜やポリシリコンで形成することが好ましい。一方、素子分離絶縁膜１０５をシリコン窒化膜で形成する場合には、サイドウォール１０８をシリコン酸化膜、ポリシリコンで形成することが好ましい。
【００７９】
続いて、次工程のイオンプランテーションに於ける表面保護とチャンネリング防止のために、図７（ｈ）に示すように、公知のＬＰＣＶＤ法を用いて全面にシリコン酸化膜からなる保護膜１１２を１０ｎｍ形成する。さらに、公知のフォトリソグラフィー技術、エッチング技術を用いてゲート電極１０７（ワード線１３１）及びサイドウォール１０８をマスクとして、保護膜１１２を介してイオンプランテーションを行う。これにより、ゲート電極１０７（ワード線１３１）及びサイドウォール１０８の両側に高濃度拡散領域１０９ｂ，１１０ｂを形成する。これにより、図８に示すように、低濃度拡散領域１０９ａ及び高濃度拡散領域１０９ｂからなるソース領域１０９と、低濃度拡散領域１１０ａ及び高濃度拡散領域１１０ｂからなるドレイン領域１１０とが形成される。
【００８０】
次に、フォトリソグラフィー技術、エッチング技術を用いて、ポリ抵抗、拡散抵抗を下げたくない領域、例えば、ＥＳＤ用トランジスタを形成する領域やアナログ回路を形成する領域等を除いて、素子形成領域１０１０Ａのゲート電極１０７、ソース領域１０９及びドレイン領域１１０等を露出するように、保護膜１１２をエッチングする。このエッチングは、１％ＨＦ溶液で９０秒程度の条件で行う。このとき、ＨＦ溶液によるエッチングにより、素子分離絶縁膜１０５の第１の部分１０５１のソース側側面とドレイン側側面に積層された保護膜が除去されて、ソース側側面とドレイン側側面とに低密度部１０５ｃが露出する。前述したように低密度部１０５ｃのＨＦレートは他の部分に比較して大きいため、第１の部分１０５１のソース側側面とドレイン側側面に低密度部１０５ｃが露出すると、素子分離絶縁膜１０５（シリコン酸化膜）の膜密度の粗密差異によって、ＨＦ溶液がソース側側面とドレイン側側面の他の部分に比較して低密度部１０５ｃに急速に浸透し、さらにＨＦ溶液によって素子分離絶縁膜１０５が除去された部分に毛細管現象によりＨＦ溶液が急速に浸食し、図７（ｈ）及び図８に示すように、第１の部分１０５１の低密度部１０５ｃを中心にソース側側面からドレイン側側面にかけて貫通する孔１０５ｄが形成される。孔１０５ｄは、０．０５マイクロメートル以下の直径を持つパイプ状の空孔である。
【００８１】
シリコン酸化膜のＨＦ溶液によるウェットエッチングのレートは、シリコン酸化膜の膜密度に強く依存する。即ち、シリコン酸化膜は、膜密度が粗な（低い）部分が膜密度が密な（高い）部分よりも高いレートでエッチングされる。素子分離絶縁膜１０５は、低密度部１０５ｃの周りをより高密度なシリコン酸化膜で囲まれた構成であるので、ＨＦ溶液によるエッチングレートの差異から、低密度部１０５ｃにＨＦ溶液を急速に浸透させて、さらに、毛細管現象によりＨＦ溶液でシリコン酸化膜を浸食させることにより、高い制御性で孔１０５の直径を制御することができる。このとき、周辺回路領域では、素子分離絶縁膜１０５が除去されて下げられているため、結果的に局所的な低密度部１０５ｃが除去されて存在しない。従って、周辺回路領域に於いて、素子分離絶縁膜１０５中には孔１０５ｄが形成されない。
【００８２】
ここで、素子分離絶縁膜１０５のゲート電極１０７（ワード線１３１）及びサイドウォール１０８で覆われている部分を第１の部分１０５１、ゲート電極１０７（ワード線１３１）及びサイドウォール１０８で覆われていない部分を第２の部分１０５２とすると、第１の部分１０５１は第２の部分１０５２よりも高い。
【００８３】
ここでは、シリコン酸化膜からなる保護膜をＨＦ溶液でエッチングする工程で孔１０５ｄを形成したが、後に、シリコン窒化膜でストッパ膜を形成する工程に先立って行われる洗浄工程またはウェットエッチング工程で孔１０５ｄを形成しても良い。
【００８４】
次に、公知のスパッタリング技術でソース領域１０９及びドレイン領域１１０の表面にＣｏ、Ｔｉ等の高融点金属を形成し、その後熱処理を行うことでシリコン表面が露出している領域のみにＣｏＳｉ、ＴｉＳｉ等のシリサイド膜を形成する。このとき、シリコン酸化膜上のＣｏ、Ｔｉ等はシリサイド反応を起こさないためＣｏ、Ｔｉ等のまま残るため、その後にアルカリ系溶液で洗浄することで容易にＣｏ、Ｔｉ等のみ除去され、シリコン上のみにＣｏＳｉが残る。
【００８５】
その後、次工程のシリコン窒化膜の形成に先立って、ＨＦを含む溶液で全面を洗浄、或いは、又は、洗浄工程とは別にＨＦを含む溶液を使用したウェットエッチング処理を行う。保護膜１１２のエッチング工程で孔１０５ｄを形成していない場合には、この工程で孔１０５ｄの形成を行う。この工程では、素子分離絶縁膜１０５（シリコン酸化膜）の膜密度の粗密差異を利用して、第１部分１０５１の側面に露出した局所的な低密度の部分である低密度部分１０５ｄに急速にＨＦ溶液を浸透させ、且つ、毛細管現象を利用してＨＦ溶液によってシリコン酸化膜を急速に浸食させることで、図７（ｈ）及び図８に示すように、素子分離絶縁膜１０５中に低密度部１０５ｃを中心に０．０５マイクロメートル以下の直径を持つパイプ状の空孔である孔１０５ｄを形成する。
【００８６】
シリコン酸化膜のＨＦ溶液によるウェットエッチングのレートは、シリコン酸化膜の膜密度に強く依存する。即ち、シリコン酸化膜は、膜密度が粗な（低い）部分が膜密度が密な（高い）部分よりも高いレートでエッチングされる。素子分離絶縁膜１０５は、低密度部１０５ｃの周りをより高密度なシリコン酸化膜で囲まれた構成であるので、ＨＦ溶液によるエッチングレートの差異から、低密度部１０５ｃにＨＦ溶液を急速に浸透させて、さらに、毛細管現象によりＨＦ溶液でシリコン酸化膜を浸食させることにより、高い制御性で孔１０５の直径を制御することができる。このとき、周辺回路領域では、素子分離絶縁膜１０５が除去されて下げられているため、結果的に局所的な低密度部１０５ｃが除去されて存在しない。従って、周辺回路領域に於いて、素子分離絶縁膜１０５中には孔１０５ｄが形成されない。
【００８７】
この工程を洗浄によって行う場合には、０．３〜１％のＨＦ溶液を洗浄液に使用する。シリコン酸化膜は、１％ＨＦ溶液でおおよそ６ｎｍ／分の速度でエッチングされる。従って、ＨＦ溶液の濃度と、第１の部分１０５１のソース側側面からドレイン側側面に在る低密度部分の長さを考慮して洗浄時間を決める。また、この工程は、洗浄工程とは別のウェットエッチング処理で行っても良い。ウェットエッチング処理には、１％程度のＨＦ溶液を用いる。ウェットエッチング処理の時間は、シリコン酸化膜が１％ＨＦ溶液でおおよそ６ｎｍ／分の速度（ＨＦ濃度に比例）でエッチングされることに基づいて、ＨＦ溶液の濃度、第１の部分１０５１のソース側側面からドレイン側側面に在る低密度部分の長さを考慮して決める。
【００８８】
次に、図７（ｉ）及び図９（ｉ）に示すように、上層の配線層形成時にコンタクトホールを形成する際にストッパ膜として機能するシリコン窒化膜１１１をＬＰ−ＣＶＤ法で堆積させる。このとき、素子分離絶縁膜１０５の第１の部分１０５１には空孔である孔１０５ｄが形成されているので、シリコン窒化膜が孔１０５ｄ中に堆積し、結果的にパイプ状のシリコン窒化膜１２０が孔１０５ｄ中に形成される。
【００８９】
その後、通常の配線工程を実施することにより全工程を終了する。シリコン窒化膜１１１上に層間絶縁膜を形成し、公知のフォトリソグラフィー、エッチング技術を用いてゲート電極１０７、ソース領域１０９、ドレイン領域１１０上の層間絶縁膜を除去してコンタクトホールを形成する。このとき、層間絶縁膜の下にはシリコン窒化膜１１１が存在するので、このシリコン窒化膜１１１がエッチングのストッパ膜として機能する。さらに、ゲート電極１０７、ソース領域１０９、ドレイン領域１１０上のシリコン窒化膜１１１を除去してゲート電極１０７、ソース領域１０９、ドレイン領域１１０を露出させて、ゲート電極１０７、ソース領域１０９、ドレイン領域１１０にそれぞれコンタクトを形成し、層間絶縁膜上に各コンタクトと接続される配線層を形成する。
【００９０】
〔作用効果〕
本実施形態では、不揮発性メモリ構造を形成する際、構造上追加しなければならない工程は、周辺回路領域の素子分離絶縁膜１０５を下げるためのフォトリソグラフィー１工程、エッチング１工程であり、エッチングはウェットエッチングで十分な構造形成が可能なため非常に安価に電荷蓄積部の構成を通常のＣＭＯＳ工程に付加することができる。
【００９１】
また、従来、電荷蓄積機能を有するシリコン窒化膜１２０は、フォトリソグラフィー技術、エッチング技術といった微細加工技術によって形成されるため、その最小パターンサイズはその世代毎に可能な最小寸法に制限される。露光にｉ線（波長３６５ｎｍ）の光を使用する場合には０．３マイクロメートル程度、ＫｒＦレーザ（波長２５６ｎｍ）を用いる場合には０．１５マイクロメートル程度が物理的な限界となる。これに対して、本実施形態では、シリコン窒化膜１２０がフォトリソグラフィー技術、エッチング技術といった微細加工技術により形成されるものではなく、膜密度の粗密差異をと毛細管現象とを利用して孔１０５ｄを形成するので、世代毎の技術とは無関係にシリコン窒化膜１２０を微細化することができる。本実施形態によれば、電荷蓄積膜として機能するパイプ状のシリコン窒化膜１２０の直径は０．０５マイクロメートル以下で形成できることが確認されている。
【００９２】
〔その他の実施形態〕
なお、上記では、サイドウォール１０８のエッチバック時に、第１の部分１０５１の側面に低密度部１０５ｃを露出させたが、サイドウォール１０８のエッチバック時に低密度部１０５ｃが一部露出または完全に露出しない状態まで、素子分離絶縁膜１０５をエッチングしても良い。この場合、後の保護膜１１２のパターニング時、あるいは、ストッパ膜（シリコン窒化膜１１１）形成前の洗浄またはウェットエッチング時に低密度部１０５ｃを露出させても良い。例えば、保護膜１１２のパターニング時に低密度部１０５ｃを露出させ、ストッパ膜（シリコン窒化膜１１１）形成前の洗浄またはウェットエッチング時に孔１０５ｄを形成させても良いし、あるいは、ストッパ膜（シリコン窒化膜１１１）形成前の洗浄またはウェットエッチング時に低密度部１０５ｃを露出させるとともに、さらに孔１０５ｄを形成しても良い。
【００９３】
上記実施形態においては、図２に示されるように、電荷蓄積部であるシリコン窒化膜１２０が、素子分離絶縁膜１０５の第１の部分１０５１のソース側側面とからドレイン側側面に貫通して棒状に形成されているものであるが、さらに多値化に対応可能とすべく以下のような変形例とすることもできる。
【００９４】
図１３，１４は、本発明の変形例に係る半導体記憶装置を説明するための図である。図１３は、上記実施形態の説明図である図８に対応する部分の断面図であり、図１４は、上記実施形態の説明図である図２に対応する部分の平面図である。図１３，１４において、それぞれ図８,図２と同様な部分については同じ符号を用いている。
【００９５】
図１３，１４に示されるように、電荷蓄積部であるシリコン窒化膜１２０は、第１の蓄積部と第２の蓄積部とに分かれている。つまり、第１の蓄積部は素子分離絶縁膜１０５の第１の部分１０５１のソース側側面に沿って形成され、第２の蓄積部は素子分離絶縁膜１０５の第１の部分１０５１のドレイン側側面に沿って形成されている。第１の蓄積部と第２の蓄積部との間は絶縁分離されている。このような構成とすることで、１つのセルトランジスタＴｒにつき４つのシリコン窒化膜１２０が形成されることとなる。このように、電荷蓄積部を多数設けることにより多値（２ビット以上）のデータを保持することも可能とすることができる。
【００９６】
ここで、上記変形例の半導体記憶装置の製造方法について説明する。製造方法自体は図５〜図７とほぼ同様である。つまり、図５〜図７（ｈ）に示す保護膜１１２の形成までは上述の実施形態と同様である。変形例のようにするためには、図７（ｈ）に示された保護膜１１２のエッチングにおいて、そのエッチング時間を制御することで実現できる。上述したように、保護膜１１２のエッチングにて、低密度部分１０５ｃにＨＦ溶液が浸透することで孔１０５ｄが形成される。このＨＦ溶液の浸透による低密度部分１０５ｃのエッチングはソース側側面とドレイン側側面とで同時にほぼ同一の速度で進む。このため、ＨＦ溶液でエッチングする時間を制御することにより、ソース側側面からのエッチングで形成される孔とドレイン側側面からのエッチングで形成される孔とがつながる前にエッチングを止めればよい。この結果、ソース側側面とドレイン側側面にそれぞれ０．０５マイクロメートル以下の直径を持つパイプ状の空孔を形成することができる。この空孔の長さとしては、サイドウォール領域の幅（０．１マイクロメートル）よりも長く、ゲート領域の３分の１（ゲートポリシリコンの幅が０.２４マイクロメートルであれば０．０８マイクロメートルを超えない長さ、つまり、ゲートポリシリコンの端部からの距離が３分の１を超えないようにするのがよい。
空孔を形成した後の工程は、上記実施形態と同様でよい。
【００９７】
以上のように、変形例のような構造の半導体記憶装置は、保護膜１１２のエッチング時間を制御する以外は実施形態と同様な工程で実現することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る半導体記憶装置のレイアウトを示す概略平面図である。
【図２】本発明に係る半導体記憶装置のメモリセルアレイの一部を抜き出した平面図である。
【図３】本発明に係る半導体記憶装置のメモリセルアレイの一部を図２のＡ−Ａ’及びＢ−Ｂ’に沿った断面図である。
【図４】本発明に係る半導体記憶装置のメモリセルアレイの一部を図２のＣ−Ｃ’に沿った
【図５】本発明に係る半導体記憶装置のメモリセルアレイにおける製造工程を示す図である。
【図６】本発明に係る半導体記憶装置のメモリセルアレイにおける製造工程を示す図である。
【図７】本発明に係る半導体記憶装置のメモリセルアレイにおける製造工程を示す図である。
【図８】本発明に係る半導体記憶装置のメモリセルアレイの一部の図２のＤ−Ｄ’に沿って切り欠いた状態の斜視図である。
【図９】本発明に係る半導体記憶装置の周辺回路領域における製造工程を示す図である。
【図１０】本発明に係る半導体記憶装置の周辺回路領域における製造工程を示す図である。
【図１１】セルトランジスタがｐｃｈＭＯＳＦＥＴである場合に於いて情報を書き込み、読み出し、消去する際に、セルトランジスタの各端子に印加する電圧、及び、書き込み、読み出し、消去の動作原理を説明する図である。
【図１２】セルトランジスタがｎｃｈＭＯＳＦＥＴである場合に於いて情報を書き込み、読み出し、消去する際に、セルトランジスタの各端子に印加する電圧、及び、書き込み、読み出し、消去の動作原理を説明する図である。
【図１３】本発明の変形例に係る半導体記憶装置のメモリセルアレイの一部の図２のＤ−Ｄ’に沿って切り欠いた状態の斜視図である。
【図１４】本発明の変形例に係る半導体記憶装置のメモリセルアレイの一部を抜き出した平面図である。
【符号の説明】
【００９９】
１０００  半導体記憶装置
１００１  メモリセルアレイ
１００２  ワードドライバ
１００３  データドライバ
１０１    半導体基板
１０１０Ａ  素子形成領域
１０１０Ｂ  素子分離領域
１０１ａ  凹部
１０２    バッファ酸化膜
１０３    シリコン窒化膜
１０４    熱酸化膜
１０５    素子分離絶縁膜
１０５ａ  膜密度が粗な部分
１０５ｂ  膜密度が密な部分
１０５ｃ  低密度部
１０５ｄ  孔
１０５１  第１の部分
１０５２  第２の部分
１０５３  第３の部分
１０６    ゲート絶縁膜
１０７    ゲート電極
１０８    サイドウォール
１０９    ソース領域
１１０    ドレイン領域
１１１    シリコン窒化膜（ストッパ膜）
１１２    保護膜
１２０    シリコン窒化膜（電荷蓄積膜）
１３１    ワード線
１３２    ビット線対
【図１】
2007043088.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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