(57)【要約】 【課題】オン電圧の低減を図った半導体装置を提供する。 【解決手段】第１導電型の第１の半導体層と、この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、前記第２及び第３の半導体層に接続された第１の主電極と、前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、この第４の半導体層に接続された第２の主電極とを備え、隣接するゲート間の半導体層の幅ｄが０．５５ｎｍ以上、０．３μｍ以下に設定されている。【選択図】図２
2007043123.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、
この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、
隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、
前記第２及び第３の半導体層に接続された第１の主電極と、
前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、
この第４の半導体層に接続された第２の主電極と
を備え、
前記隣接するゲート電極間の半導体層の幅ｄが０．５５ｎｍ以上、０．３μｍ以下である
ことを特徴とする半導体装置。
【請求項２】
前記半導体層の幅ｄが３０ｎｍ以上０．１μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の第１の半導体層と、
この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、
この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、
隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、
前記第２及び第３の半導体層に接続された第１の主電極と、
前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、
この第４の半導体層に接続された第２の主電極と
を備え、
隣接するゲート間の半導体層の幅ｄが、
０．５５ｎｍ≦ｄ≦０．１・Ｌ・Ｓ／Ｗ＋２λ 
（但し、Ｌは前記第１の半導体層と第２の半導体層の界面から前記トレンチの底面までの深さ、Ｓは素子の繰り返しピッチ、Ｗは前記第１の半導体層の厚み、λはチャネルの厚さである。）の関係にある
ことを特徴とする半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、
この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、
隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、
前記第２及び第３の半導体層に接続された第１の主電極と、
前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、
この第４の半導体層に接続された第２の主電極と
を備え、
隣接するゲート間の半導体層の幅ｄが、
２λμｍ≦ｄ≦０．３μｍ（λ：チャネルの厚さ）
を満たすことを特徴とする半導体装置。
【請求項５】
前記第４の半導体層と前記第１の半導体層との間に前記第１の半導体層よりも高い不純物濃度を有する第１導電型の第５の半導体層を更に備えたことを特徴とする請求項１〜４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用半導体装置に関し、特にトレンチゲート構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来より、ＭＯＳＦＥＴの高速スイッチング性能とバイポーラトランジスタの低いオン抵抗の性能とを併せ持ち、６００Ｖを超える高耐圧でも損失を抑えられる電力用半導体素子としてＩＧＢＴが知られている。図２０は、トレンチゲート構造を有する一般的な縦型ＩＧＢＴを示す断面図である。高抵抗のｎ−ベース層１０１の一方の面にはｐベース層１０２が形成され、ｐベース層１０２の表面にはｎ＋ソース層１０３が形成されている。また、ｎ−ベース層１０１の他方の面にはｎ＋バッファ層１０４及びｐ＋エミッタ層１０５がこの順に形成されている。これら半導体層には、ｎ＋ソース層１０３及びｐベース層１０２を貫通し、ｎ−ベース層１０１に達するトレンチ１０６が形成され、このトレンチ１０６の内部にはゲート酸化膜１０７を介してポリシリコンからなるゲート電極１０８が埋め込まれている。ｐベース層１０２とｎ＋ソース層１０３の上には、エミッタ電極１０９が形成され、ｐ＋エミッタ層の裏面にはコレクタ電極１１０が形成されている。
【０００３】
このように構成されたＩＧＢＴにおいて、いま、エミッタ電極１０９を接地し、コレクタ電極１１０に正の電圧を加えた状態で、ゲート電極にｎ＋ソース層１０３、ｐベース層１０２、ｎ−ベース層１０１、ゲート酸化膜１０７及びゲート電極１０８で構成されるＭＯＳ領域のしきい値電圧より高い正の電圧を加えると、ゲート電極１０８と対向するｐベース層１０２の側面が反転し、チャネルが形成される。これにより、ｎ＋ソース層１０３からチャネルを介して多数キャリア（電子）がｎ−ベース層１０１に流れ込み、この電子に引かれてｐ＋エミッタ層１０５から少数キャリア（正孔）がｎ＋バッファ層１０４を介してｎ−ベース層１０１に流れ込む。この結果、高抵抗のｎ−ベース層１０１が多数の正孔と電子で満たされた状態となるため、伝導度変調により抵抗値が低下して大電流を流すことができる。
【０００４】
このようなＩＧＢＴでは、オン電圧を如何に低減するかが重要である。例えば特許文献１には、ｎ−ベース層とｐ＋エミッタ層の接面に凹凸を形成して上記接面の面積を拡大し、ｐ＋エミッタ層からｎ−ベース層への正孔の注入効率を高めてオン電圧を低下させるようにしたＩＧＢＴが開示されている。しかし、ｎ−ベース層とｐ＋エミッタ層の接面の拡大だけではオン電圧の低下には限界がある。
【０００５】
また、特許文献２には、トレンチの間隔を１．５μｍ以下と微細化することで、オン電圧の低減を図るようにしたＩＧＢＴが開示されている。
【特許文献１】特開２００２−４３５７３、段落００１８、図１
【特許文献２】特開平１１−２７４４８４、段落００６９〜００７０、図１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、従来技術とは異なる観点からオン電圧の更なる低減を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の実施態様に係る半導体装置は、第１導電型の第１の半導体層と、この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、前記第２及び第３の半導体層に接続された第１の主電極と、前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、この第４の半導体層に接続された第２の主電極とを備え、前記隣接するゲート間の半導体層の幅ｄが０．５５ｎｍ以上、０．３μｍ以下であることを特徴とする。
【０００８】
本発明の第２の実施態様に係る半導体装置は、第１導電型の第１の半導体層と、この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、前記第２及び第３の半導体層に接続された第１の主電極と、前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、この第４の半導体層に接続された第２の主電極とを備え、隣接するゲート間の半導体層の幅ｄが、
０．５５ｎｍ≦ｄ≦０．１・Ｌ・Ｓ／Ｗ＋２λ
（但し、Ｌは前記第１の半導体層と第２の半導体層の界面から前記トレンチの底面までの深さ、Ｓは素子の繰り返しピッチ、Ｗは前記第１の半導体層の厚み、λはチャネルの厚さである。）の関係にあることを特徴とする。
本発明の第３の実施態様に係る半導体装置は、第１導電型の第１の半導体層と、この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、前記第２及び第３の半導体層に接続された第１の主電極と、前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、  この第４の半導体層に接続された第２の主電極と
を備え、隣接するゲート間の半導体層の幅ｄが、
２λμｍ≦ｄ≦０．３μｍ（λ：チャネルの厚さ）
を満たすことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、極めて効果的にオン電圧の更なる低減を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＩＧＢＴの要部を示す平面図、図２は、図１のＡ−Ａ′断面図である。
【００１１】
高抵抗のｎ−ベース層１１の一方の面にはｐベース層１２が形成されている。これら半導体層には、ｐベース層１２を貫通し、ｎ−ベース層１１に達するトレンチ１３が形成され、このトレンチ１３の内部にはゲート酸化膜１４を介してポリシリコンからなるゲート電極１７が埋め込まれている。ゲート電極１７の上部はゲート酸化膜１８により覆われている。ゲート酸化膜１４のうち、特にトレンチ１３の底部に位置する部分には、ゲート電極１７とｎ−ベース層１１との間の静電容量を低減するためのＬＯＣＯＳ１６が形成されている。隣接するトレンチ１３の間に形成されたシリコン層１５（以下、「メサ部」と呼ぶ。）の幅ｄは例えば０．１μｍに設定されている。メサ部１５を形成するｐベース層１２の表面には、図１に示すように、ｎ＋ソース層１９とｐ＋コンタクト層２０が図２における紙面と直交する方向に交互に形成されている。これらｎ＋ソース層１９とｐ＋コンタクト層２０は、これらを覆うエミッタ電極２１に接続されている。ｎ−ベース層１１の他方の面にはｎ＋バッファ層２２及びｐ＋エミッタ層２３がこの順に形成され、ｐ＋エミッタ２３はこれを覆うコネクタ電極２４と接続されている。
【００１２】
次に、このように構成された本実施形態に係るＩＧＢＴの動作について説明する。
【００１３】
エミッタ電極２１を接地し、コレクタ電極２４に正の電圧を加えた状態で、ゲート電極１７に正のゲート電圧を加えると、ゲート電極１７と対向するｐベース層１２の側面が反転し、チャネルが形成される。これにより、ｎ＋ソース層１９からチャネルを介して多数キャリア（電子）がｎ−ベース層１１に流れ込み、この電子に引かれてｐ＋エミッタ層２３から少数キャリア（正孔）がｎ＋バッファ層２２を介してｎ−ベース層１１に流れ込む。この結果、高抵抗のｎ−ベース層１１が多数の正孔と電子で満たされた状態となるため、伝導度変調により抵抗値が低下して大電流を流すことができる。
ここで、一般にＩＧＢＴを流れる電流は、電子電流と正孔電流の合成電流であり、電子電流密度Ｊｎと正孔電流密度Ｊｐとは、次のように表される。
【００１４】
(数１)
Ｊｎ＝ｑｎμｎＥ＋ｑＤｎ∂ｎ／∂ｘ
Ｊｐ＝ｑｐμｐＥ−ｑＤｐ∂ｐ／∂ｘ
ｑ：電子の質量、
ｎ：電子濃度、
ｐ：正孔濃度、
μｎ：電子の移動度、
μｐ：ホールの移動度、
Ｄｎ：電子の拡散係数、
Ｄｐ：正孔の拡散係数、
ｘ：ｎ−ベース層の厚み方向の距離
【００１５】
上記の式のうち、右辺第１項がドリフト電流、第２項が拡散電流である。従来のＩＧＢＴでは、ｐ＋エミッタ層２３からｎ−ベース層１１に注入された正孔のうち電子と再結合されなかった正孔は、ｐベース層１２を通してエミッタ電極２１側から排出された。しかし、本実施形態に係るＩＧＢＴでは、メサ部１５の幅ｄが０．１μｍと極めて狭いため、隣接するゲート電極１７によってｐベース層１２の両側面に形成されるチャネル同士が接合され、ｐベース層１２の殆どが高濃度のｎ型層と同様に振る舞うようになる。この結果、正孔はメサ部１５を通過できなくなり、ＩＧＢＴを流れる全電流は電子電流のみとなる。電子の移動度μｎは、正孔の移動度μｐよりも遙かに大きいので、ＩＧＢＴのほぼ全電流を電子電流とすることにより、極めて低いオン電圧を実現することができる。
一方、ターンオフ時においては、ゲート電極１７に負のバイアス電圧を印加してシリコン層全体をｐチャネルに変化させることにより、ｎ−ベース層１１に蓄積された正孔は、支障なく引き抜くことが可能である。従って、メサ部１５の幅ｄを狭くすることにより、ターンオフの速度に影響を与えることはない。
【００１６】
［第２の実施形態］
なお、上記実施形態では、メサ部１５の幅ｄを０．１μｍとしたが、この幅ｄは、０．１μｍに限定されるものではない。
【００１７】
即ち、図３は、ＩＧＢＴの全電流が電子電流である場合のｎ−ベース層１１のエミッタ電極２１側からコレクタ電極２４側へのキャリア（電子）濃度分布を示す図である。図示のように、キャリア濃度分布は線形である。ＩＧＢＴの全電流が電子電流であると、正孔電流は拡散電流とドリフト電流が打ち消しあいゼロとなる。逆に電子電流は拡散電流とドリフト電流は同じ向きに流れその値は同じであるため全電流は電子の拡散電流の２倍となるので、電流密度Ｊは、次の数２のように表すことができる。
【００１８】
(数２)
Ｊ＝２ｑＤｎ∂ｎ／∂ｘ＝２ｑＤｎＮ／Ｗ
Ｎ：メサ部における電子濃度
Ｗ：ｎ−ベース部の厚み
一般に、６００Ｖ系ＩＧＢＴの場合、ｎ−ベース層１１の厚みＷは４０μｍである。また、頻繁に使用される電流密度Ｊは、約２５Ａ／ｃｍ２である。このような条件に基づき、数２から電子濃度Ｎを求めると、
【００１９】
(数３)
Ｎ＝ＪＷ／（２ｑＤｎ）
＝２５×４０×１０−４／（２×１２００×１．３８×１０−２３×３００）
≒１×１０１６（ｃｍ−３）
となる。
【００２０】
また、メサ部１５において、片側のゲート電極１７によって誘起された電子がチャネル中で移動可能な距離（すなわちチャネルの厚さλ）は、デバイ長λ１によって規定される。デバイ長λ１は、
【００２１】
(数４)
λ１＝√（ｋε０Ｔ／Ｎｑ２）
ｋ：ボルツマン定数
ε０：シリコンの誘電率
Ｔ：電子温度
で求められる。メサ部１５の電子濃度Ｎは、メサ部１５の両側に形成されたチャネルの電子濃度の和になるので、数４に、数３で求めた電子濃度の１／２であるＮ＝０．５×１０１６ｃｍ−３を代入すると、デバイ長λ１は約０．０５８μｍとなる。よって、メサ部１５の幅ｄが０．０５８×２＝０．１１６μｍ以下であれば、メサ部１５の全体がチャネルになる。この観点からは、０．１１６μｍが上限値となり得る。
【００２２】
［第３の実施形態］
図４は、ゲート酸化膜１４からの距離（μｍ）に対する電子濃度（ｃｍ−３）を示すデバイスシミュレータのシミュレーション結果を示すグラフである。メサ部１５におけるチャネル厚みλは、このデバイスシミュレータの結果からも求められる。この場合には、メサ部１５内の電子濃度が０．５×１０１６ｃｍ−３以上であるという条件でデバイスシミュレーションの結果を用いると、チャネルの厚さの値は、０．０８μｍであった。従って、メサ部１５の幅ｄが０．０８×２＝０．１６μｍ以下であれば、メサ部１５の全体がチャネルになる。この観点からは、０．１６μｍが上限値となり得る。
【００２３】
［第４の実施形態］
メサ部１５の幅ｄは、オン電圧の理論式からも求められる。いま、ＩＧＢＴの全電流を電子電流とした場合の電圧降下（オン電圧）ＶＦは、下記数５のように表すことができる。
【００２４】
【数５】
2007043123.tif 000003
【００２５】
電圧降下ＶＦは、電流密度Ｊとチャネル抵抗Ｒｃｈに依存する。電流密度Ｊがメサ部１５の幅ｄに依存することは前述の通りである。
【００２６】
また、図５は、メサ部１５の幅ｄとチャネル抵抗（相対値）との関係を示している。メサ部１５の幅ｄが０．３μｍ以下になると、チャネル抵抗Ｒｃｈが急激に低下している。従って、０．３μｍが、ｄのチャネル抵抗の低減という観点からの上限値ということができる。これは、隣接するゲート電極１７からの電界のうち、電子電流の流れと直交する電界成分が、両ゲート電極１７が近づくにつれてより相殺されることにより、電子電流の流れがスムースになるからと考えられる。
以上のように、電圧降下ＶＦは、メサ部１５の幅ｄに依存する。
【００２７】
図６は、メサ部１５の幅ｄと電圧降下との関係を示すデバイスシミュレータの結果を示すグラフである。３つの曲線は、下側から電流密度が２００Ａ／ｃｍ２、７００Ａ／ｃｍ２、１７００Ａ／ｃｍ２の時の特性をそれぞれ示している。この図から明らかなように、メサ部１５の幅ｄが０．３μｍ以下になると、オン電圧は急激に低下している（グラフの傾きが大きくなっている）。先に述べたチャネル抵抗特性も大きく影響しているものと考えられる。従ってメサ部１５の幅ｄは０．３μｍが上限値ということができる。また、幅ｄが０．１μｍ以下になると、オン電圧が平坦になり、特性が安定してくる。従って、０．１μｍがメサ部１５の幅ｄの好ましい範囲の上限値ということができる。
【００２８】
一方、メサ部１５の下限値としてまず挙げられるのは、ラフネスの限界値（０．５５ｎｍ＝原子の大きさ）である。すなわち、チャネル抵抗Ｒｃｈは、ゲート酸化膜１４のラフネスによる散乱の影響を受けるため、薄くなりすぎても逆に抵抗値が増大してしまう。従って、幅ｄの下限値は、ラフネスの大きさである０．５５ｎｍである。
【００２９】
また、図に示すように、メサ部１５の幅ｄと電圧降下との関係のグラフを見ると、１７００Ａ／ｃｍ２の曲線では、メサ部１５の幅ｄが、４０ｎｍから２０ｎｍへと狭くなったときに、電圧降下が急激に増加している。これは、１７００Ａ／ｃｍ２のような大電流駆動時には、電子電流だけの駆動では限界があることを示しているものと考えられる。従って、特に大電流駆動時等では、メサ部１５の幅ｄの下限値は、４０ｎｍと２０ｎｍの間をとって３０ｎｍ又は４０ｎｍに設定する事がより望ましい。
なお、数５からも明らかなように、オン電圧ＶＦは、ｐ＋エミッタ層２３のドーズ量Ｑによっても変わってくる。ドーズ量Ｑは、小さいほど良いが、正孔の注入を確保するためには、５×１０１２〜２×１０１４が適している。また、ｎ−バッファ層２２を設けた場合には、ドーズ量Ｑは、５×１０１２〜２×１０１４が適当である。
【００３０】
［第５の実施形態］
なお、上記実施形態では、メサ部１５を全てチャネルにして正孔流路を絶つことにより、全電流を電子電流としたが、本発明者等のシミュレーションによれば、正孔電流を全電流の１０％以下に保つことができれば、実質上、本発明の効果が得られることが確認されている。
そこで、図７を参照しながら、正孔電流が１０％以下となるメサ部１５の幅ｄを求める。この場合、正孔電流Ｊｐは、メサ部１５の幅ｄのうち、両側のチャネルの厚み２λを引いた（ｄ−２λ）の部分を拡散によって流れるので、次のように求められる。
【００３１】
(数６)
Ｊｐ＝ｑＤｐＮ（ｄ−２λ）／Ｌ
Ｄｐ：正孔の拡散係数
λ：チャネル厚み
Ｌ：トレンチ先端からｐベース層までの距離で、ほぼトレンチの深さに相当する。
【００３２】
全電流に対する正孔電流Ｊｐの比率は、下記数７のように求めることができる。
【００３３】
(数７)
Ｊｐ／ＳＪ
Ｓ：素子の繰り返しピッチ
正孔電流が１０％以下であるためには、
【００３４】
(数８)
Ｊｐ／ＳＪ＝（ｄ−２λ）Ｗ／ＬＳ≦０．１
ｄ≦０．１*ＬＳ／Ｗ＋２λ
という条件を満たす必要がある。
【００３５】
ここで、チャネル厚みλは、例えば前述したデバイ長λ１とすれば、電子濃度１×１０１６ｃｍ−３でλ１＝０．０４１となる。
また、図４に示すデバイスシミュレータから算出すると、電子濃度１×１０１６ｃｍ−３でλ＝０．０５６となる。
【００３６】
［第６の実施形態］
図８に、メサ部１５の幅ｄを２０ｎｍに設定した場合のＩＧＢＴのターンオフ波形を示す。左側から右側に立ち下がっているのは電流波形、左側から右側に立ち上がっているのは電圧波形である。従来のＩＧＢＴでは、ゲート電圧がＭＯＳＦＥＴのしきい値よりも低下すると、内部に蓄積された電荷が放電されることで電流が流れるが、上記の実施の形態のように、メサ部１５の幅ｄが０．１μｍ程度であると、ゲート電圧がしきい値以下に低下しても、電子、正孔ともチャネル内に存在できないため、放電電流が得られず、電圧降下が一時的に増大する。図８において、０．１μｓ直後に電圧降下が若干増大しているのは、このためである。その後、ゲート電圧が負になって半導体層にｐ型のチャネルが形成され、正孔がチャネルを流れるようになるとターンオフする。
【００３７】
このように、電圧降下が一時的に増大するのは好ましいことではないが、このための電圧ロスは小さく、無視できる程度である。しかし、このような現象は無いにこしたことはなく、特に、ＩＧＢＴに接続された負荷に短絡が生じ、ｎ−型ベース層１１に高電圧が印加された場合には、正孔電流が流れないとコレクタ電極２４側に高電界が生じてしまうので、これを回避する必要がある。
そのためには、チャネル部に正孔が常時流れる通路が必要である。従って、高電圧でＩＧＢＴに電流が流れる場合には、例えばメサ部１５の幅ｄを、例えばデバイ長λの２倍以上として（ｄ≧２λ）正孔が常時流れる通路を形成する必要がある。
【００３８】
また、ゲート電圧が閾値電圧が印加される場合において、チャネル部に正孔が常時流れる通路を形成するためには、閾値電圧でできる空乏層の厚みＷｘ（メサ部１５の片側）の２倍以上にメサ部１５の幅ｄを設定する必要がある（ｄ≧２×Ｗｘ）。このようにすることにより、チャネル部に正孔が常時流れる通路を作ることができる。
閾値電圧でできる空乏層の厚みＷｘは、以下の数式により表される。
【００３９】
【数９】
2007043123.tif 000004
ただし、
ＮＡ：アプセプタ密度
ｎｉ：真性半導体のキャリア密度
ε：誘電率
Ｔ：電子温度
ｋ＝１．３８×１０−２３Ｊ／Ｋ
である。
【００４０】
一般的に、アクセプタ濃度ＮＡを通常より多少多めに見積もったＮＡ＝４．５×１０１７［ｃｍ−３］の場合で、Ｗｘ＝０．０５μｍ程度である。メサ部１５の厚さｄがこの２倍（０．０５×２）の０．１μｍ以上である場合（ｄ≧０．１）、チャネル部に正孔が常時流れる通路を作ることができる。閾値電圧はアクセプタ濃度ＮＡで制御することができるので、メサ部１５の幅ｄは、０．１μｍ以上とすれば、正の閾値電圧以下にゲート電圧を落とすだけで、すなわち負のゲート電圧を加えることなくＩＧＢＴをターンオフすることができる。
なお、チャネル抵抗Ｒｃｈが小さくするためには、ｄ≦０．３μｍ以下とすることが必要であるのは、上記の実施の形態と同様である。
【００４１】
従って、チャネル抵抗Ｒｃｈが低いため電圧降下が低くかつ、かつ従来のＩＧＢＴと等価な特性をもつＩＧＢＴは、
【００４２】
［数１０］
０．１μｍ≦ｄ≦０．３μｍ
又は
【００４３】
［数１１］
２λ  μｍ≦ｄ≦０．３μｍ
することで実現できることが分かる。
【００４４】
両式を満たすように厚さｄを設定することも可能である。
【００４５】
［製造方法の実施形態］
次に、図９〜図１９を参照しながら、上記第１の実施形態に係るＩＧＢＴの製造工程について説明する。
【００４６】
まず、図９に示すような高抵抗のｎ−ベース層１１の一方の面にボロン等のｐ型不純物を拡散して、図１０に示すようにｐベース層１２を形成する。次に、図１１に示すように、メサ部１５を構成する細いシリコンの層を残してｐベース層１２を貫通し、ｎ−ベース層１１に達する幅１μｍ程度のトレンチ１３を彫り込む。続いて図１２に示すように、表面を酸化してゲート酸化膜１４を形成したのち、その上に窒化膜１４′を堆積し、例えばＲＩＥ（Reactive Ion Etching）によって、図１３に示すように、トレンチ１３の側壁の部分のみを残して窒化膜１４′を除去する。そして、図１４に示すように、上記残された窒化膜をマスクにＬＯＣＯＳ（local oxidation of silicon）酸化を行い、トレンチ１３の底の酸化膜を厚くする。続いて、窒化膜１４′を除去し、図１５に示すように、トレンチ１３を含む全面に、ドナー（またはアクセプタ）をドープしたポリシリコン１７′を堆積したのち、図１６に示すように、ポリシリコン１７′の表面をＣＭＰ（Chemical Mechanical Polishing）等により研磨してｐベース層１２の表面が現れるまで平坦化させる。
【００４７】
次に、図１７に示すように、表面を酸化して酸化膜１８を形成し、図１８に示すように、高加速度イオン・インプランテーション等によりボロン等のｐ型不純物及び砒素等のｎ型不純物を順次打ち込んで熱拡散させることにより、ｐベース層１２の表面にｎ＋ソース層１９とｐ＋コンタクト層２０とを順次形成する。続いて、図１９に示すように、表面の酸化膜１８を研磨してメサ部１５の表面を露出させ、全面に図２に示すように、エミッタ電極２１を形成すると共に、ウェハの裏面をエッチングで取り去り、表面を研磨して平坦化し、２重のイオン注入でｎ＋バッファ層２２及びｐ＋エミッタ層２３をこの順に形成し、更にｐ＋エミッタ２３を覆うようにコネクタ電極２４を形成する。これにより素子が完成する。
【００４８】
なお、本発明は、上述した実施形態に限定されるものではない。
【００４９】
上記実施形態では、メサ部１５の幅全体が上述した条件を満たすようにしたが、メサ部１５の少なくとも一部の幅が上述した条件を満たすように構成すれば、本発明の効果は得られる。その他、以下のような態様が実施可能である。
（１）第１導電型の第１の半導体層と、
この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、
この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、
隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、
前記第２及び第３の半導体層に接続された第１の主電極と、
前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、
この第４の半導体層に接続された第２の主電極と
を備え、
前記隣接するゲート電極間の半導体層の幅ｄが０．５５ｎｍ以上、０．３μｍ以下である
ことを特徴とする半導体装置。
【００５０】
（２）前記半導体層の幅ｄが３０ｎｍ以上であることを特徴とする（１）記載の半導体装置。
（３）前記半導体層の幅ｄが０．１μｍ以下であることを特徴とする（１）記載の半導体装置。
（４）前記半導体層の幅ｄが３０ｎｍ以上であることを特徴とする（３）記載の半導体装置。
【００５１】
（５）  前記第４の半導体層と前記第１の半導体層との間に前記第１の半導体層よりも高い不純物濃度を有する第１導電型の第５の半導体層を更に備えたことを特徴とする（１）記載の半導体装置。
（６）前記４の半導体層への不純物ドーズ量は、５×１０１２〜２×１０１４［ｃｍ−２］であることを特徴とする（５）記載の半導体装置。
（７）前記トレンチの底部に位置する絶縁膜は、ＬＯＣＯＳ酸化膜とされていることを特徴とする請求項１記載の半導体装置。
（８）  前記隣接するゲート電極が配列される方向と直交する方向に沿って、前記第３の半導体層及び第２導電型のコンタクト層を交互に前記第２半導体層上に形成したことを特徴とする（１）記載の半導体装置。
【００５２】
（９）  第１導電型の第１の半導体層と、
この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、
この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、
隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、
前記第２及び第３の半導体層に接続された第１の主電極と、
前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、
この第４の半導体層に接続された第２の主電極と
を備え、
隣接するゲート間の半導体層の幅ｄが、
０．５５ｎｍ≦ｄ≦０．１・Ｌ・Ｓ／Ｗ＋２λ 
（但し、Ｌは前記第１の半導体層と第２の半導体層の界面から前記トレンチの底面までの深さ、Ｓは素子の繰り返しピッチ、Ｗは前記第１の半導体層の厚み、λはチャネルの厚さである。）の関係にある
ことを特徴とする半導体装置。
【００５３】
（１０）  第１導電型の第１の半導体層と、
この第１の半導体層の一方の面に形成された第２導電型の第２の半導体層と、
この第２の半導体層を貫通し前記第１の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、
隣接するゲート電極間の前記第２の半導体層の表面に形成された第１導電型の第３の半導体層と、
前記第２及び第３の半導体層に接続された第１の主電極と、
前記第１の半導体層の他方の面側に形成された第２導電型の第４の半導体層と、
この第４の半導体層に接続された第２の主電極と
を備え、
隣接するゲート間の半導体層の幅ｄが、
２λ≦ｄ≦０．３μｍ（λ：チャネルの厚さ）
を満たすことを特徴とする半導体装置。
（１１）  前記幅ｄは、
０．１≦ｄ≦０．３μｍ
を満たすことを特徴とする（８）記載の半導体装置。
（１２）  前記第４の半導体層と前記第１の半導体層との間に前記第１の半導体層よりも高い不純物濃度を有する第１導電型の第５の半導体層を更に備えたことを特徴とする（１０）記載の半導体装置。
【００５４】
（１３）  前記４の半導体層への不純物ドーズ量は、５×１０１２〜２×１０１４［ｃｍ−２］であることを特徴とする請求項１２記載の半導体装置。
（１４）  前記トレンチの底部に位置する絶縁膜は、ＬＯＣＯＳ酸化膜とされていることを特徴とする（１０）記載の半導体装置。
（１５）
前記隣接するゲート電極が配列される方向と直交する方向に沿って、前記第３の半導体層及び第２導電型のコンタクト層を交互に前記第２半導体層上に形成したことを特徴とする（１０）記載の半導体装置。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係るＩＧＢＴの平面図である。
【図２】図１のＡ−Ａ′断面図である。
【図３】ＩＧＢＴのｎ−ベース層の厚み方向の距離とキャリア濃度との関係を示すグラフである。
【図４】ＩＧＢＴのメサ部のゲート酸化膜からの距離と電子濃度の関係を示すグラフである。
【図５】ＩＧＢＴのメサ部の幅とチャネル抵抗との関係を示すグラフである。
【図６】ＩＧＢＴのメサ部の幅と電圧降下との関係を示すグラフである。
【図７】ＩＧＢＴの各種寸法パラメータを説明するための断面図である。
【図８】メサ部を２０ｎｍにしたときのターンオフ波形を示す図である。
【図９】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１０】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１１】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１２】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１３】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１４】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１５】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１６】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１７】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１８】図１のＩＧＢＴを製造工程順に示す断面図である。
【図１９】図１のＩＧＢＴを製造工程順に示す断面図である。
【図２０】従来のＩＧＢＴの断面図である。
【符号の説明】
【００５６】
１１，１０１…ｎ−ベース層、１２，１０２…ｐベース層、１３，１０６…トレンチ、１４，１８，１０７…ゲート酸化膜、１５…メサ部、１６…ＬＯＣＯＳ、１７，１０８…ゲート電極、１９，１０３…ｎ＋ソース層、２０…ｐ＋コンタクト層、２１，１０９…エミッタ電極、２２，１０４…ｎ＋バッファ層、２３，１０５…Ｐ＋エミッタ層、２４，１１０…コレクタ電極。
【図１】
2007043123.tif 000005
【図２】
2007043123.tif 000006
【図３】
2007043123.tif 000007
【図４】
2007043123.tif 000008
【図５】
2007043123.tif 000009
【図６】
2007043123.tif 000010
【図７】
2007043123.tif 000011
【図８】
2007043123.tif 000012
【図９】
2007043123.tif 000013
【図１０】
2007043123.tif 000014
【図１１】
2007043123.tif 000015
【図１２】
2007043123.tif 000016
【図１３】
2007043123.tif 000017
【図１４】
2007043123.tif 000018
【図１５】
2007043123.tif 000019
【図１６】
2007043123.tif 000020
【図１７】
2007043123.tif 000021
【図１８】
2007043123.tif 000022
【図１９】
2007043123.tif 000023
【図２０】
2007043123.tif 000024