(57)【要約】【課題】  理論から一貫してデバイスのＩＶ特性を予測でき、特にナノオーダーサイズの微小デバイスの特性予測に好適に用いることができるシミュレーション装置を提供する。【解決手段】  本発明のシミュレーション装置は、前記デバイスの原子構造モデルを作成する原子構造作成部２１と、前記原子構造モデルにおける電子構造計算を実行する電子構造計算部２２と、前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出するＩＶ特性計算部２３と、前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する補正処理部２４と、を有する。【選択図】        図１
2007042975.tif 000002
【特許請求の範囲】
【請求項１】
デバイスにおける電流−電圧特性のシミュレーション装置であって、
前記デバイスの原子構造モデルを作成する原子構造作成部と、
前記原子構造モデルにおける電子構造計算を実行する電子構造計算部と、
前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出するＩＶ特性計算部と、
前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する補正処理部と、
を有することを特徴とするシミュレーション装置。
【請求項２】
前記デバイスの原子構造モデルを作成する原子構造作成部において、
第１の物質及び第２の物質と、該第１の物質及び第２の物質との界面を有する第３の物質とを備えたデバイスの原子構造モデルが、凹凸や配位欠陥のない急峻な前記界面を有する原子構造モデルとして作成されることを特徴とする請求項１に記載のシミュレーション装置。
【請求項３】
前記デバイスの原子構造モデルを作成する原子構造作成部において、
ＳｉＯ２膜と、該ＳｉＯ２膜と界面を有して当接するＳｉ膜とを備えたデバイスの原子構造モデルが、前記Ｓｉ膜とＳｉＯ２膜との間に、凹凸や配位欠陥のない急峻な界面を有する原子構造モデルとして作成されることを特徴とする請求項２に記載のシミュレーション装置。
【請求項４】
前記Ｓｉ膜／ＳｉＯ２膜界面が、ＳｉＯ２膜中のＳｉの酸化価数が３となる位置のＳｉＯｘ四面体のＳｉＯ２膜側に隣接するＳｉ−Ｏ結合の中心位置に設定されることを特徴とする請求項３に記載のシミュレーション装置。
【請求項５】
デバイスの原子構造モデルを作成するステップと、
前記原子構造モデルにおける電子構造計算を実行するステップと、
前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出するステップと、
前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行するステップと、
を有することを特徴とするシミュレーション方法。
【請求項６】
前記デバイスの原子構造モデルを作成するステップにおいて、
前記デバイスを、第１の物質及び第２の物質と、該第１の物質及び第２の物質との界面を有する第３の物質と、を備え、
前記第１の物質及び第２の物質と、前記第３の物質との界面を、凹凸や配位欠陥のない急峻な界面として設定することを特徴とする請求項５に記載のシミュレーション方法。
【請求項７】
前記デバイスの原子構造モデルを作成するステップにおいて、
ＳｉＯ２膜と、該ＳｉＯ２膜と界面を有して当接するＳｉ膜を備えたデバイスのＳｉ膜／ＳｉＯ２膜界面を、凹凸や配位欠陥のない急峻な界面として設定することを特徴とする請求項６に記載のシミュレーション方法。
【請求項８】
前記Ｓｉ膜／ＳｉＯ２膜界面を、ＳｉＯ２膜中のＳｉの酸化価数が３となる位置のＳｉＯｘ四面体のＳｉＯ２膜側に隣接するＳｉ−Ｏ結合の中心位置に設定することを特徴とする請求項７に記載のシミュレーション方法。
【請求項９】
デバイスのシミュレーションを実行するコンピュータに、
デバイスの原子構造モデルを作成する処理と、
前記原子構造モデルにおける電子構造計算を実行する処理と、
前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出する処理と、
前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する処理と、
を実行させるためのシミュレーションプログラム。
【請求項１０】
デバイスのシミュレーションを実行するコンピュータに、
デバイスの原子構造モデルを作成する処理と、
前記原子構造モデルにおける電子構造計算を実行する処理と、
前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出する処理と、
前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する処理と、
を実行させるためのコンピュータプログラムを記録したコンピュータ読取可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シミュレーション装置、シミュレーション方法、シミュレーションプログラム、及び記録媒体に関するものである。
【背景技術】
【０００２】
電子デバイスは、スケーリングを進めることで高性能化し、現在ナノスケールに達している。微細化は信頼性の低下・性能のばらつきを招き、製品歩留まりの低下・検証のための開発工数の増加という問題を起こす。そのため、プロセス・デバイス開発の現場では高精度性能予測が可能なコンピュータシミュレーションツール(Electronic Device Automation;ＥＤＡツール)が活用されており、その重要性は年々増している。ＥＤＡツールは一般に高価で、取り扱う系の汎用性に乏しく、大規模な計算処理を必要とする。
【０００３】
デバイスの基礎的な特性は電流−電圧(ＩＶ)特性である。故に、高性能デバイスの設計においてはＩＶ特性の高精度予測が重要である。従来は、簡略化したバンド構造モデルに半古典理論を適用し、パラメターを実測値にフィッティングする手法で予測が可能であった（非特許文献１参照）。
ところが、デバイスの小型化が進み、ナノスケールになると、原子レベルの構造と量子効果の影響が大きくなるため、従来の手法では予測精度が低下する。予測精度が悪いと、検証のための実測値が多数必要となり、開発コストが増大する。
例えば、膜厚が１〜３ｎｍの絶縁膜では量子トンネリングの効果でリーク電流が大きいが、０〜１Ｖの低印加電圧のＩＶ特性は簡略化したバンドモデルでは再現できない。
量子効果の影響については、従来の手法に量子効果を入れた様々な補正が試みられ、ＥＤＡツールに組み込まれている。実用に堪える予測能力がある一方、原子レベルの構造変化を取り入れていないため汎用性が低い。そのため、結果的に実測値が多数必要になる。
【０００４】
一方、量子効果と原子構造の影響を正確に取り込む第一原理的計算手法の開発が行われている。しかし、現実的な精度を得るためには計算量が膨大になるため、殆どの場合は構造を大胆に近似しないと計算不可能である。その上、現実の電気伝導現象には様々な機構が寄与している可能性があり、それらの機構を初めから考慮すると計算手法が複雑化し、開発が非常に困難で実用的ではない。精密さを犠牲にせず、計算量が少ない手法として密度汎関数理論(DFT)に非平衡グリーン関数(NEGF)法を組み合わせる手法がある（非特許文献２参照）。
しかし、現実的なデバイスにそのまま適用するには、依然として膨大な計算量が必要となる。また、現実の電気伝導について、小さい原子数の系に対する計算が試験的に行われているが、実験値との定量的一致という、実用に堪える予測精度は未だ得られていないため、第一原理理論から一貫してIV特性を予測することは誰も成功していない。
【非特許文献１】M.Fukuda et al., "Analysis of Tunnel Current through Ultrathin Gate Oxides", Jpn. J. Appl. Phys., 37, L1534(1998)
【非特許文献２】X.Zhang el al., "The Application of Density Functional, Local Orbitals, and Scattering Theory to Quantum Transport", phys. stat. sol. (b)233, No.1, 70-82(2002)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情に鑑み成されたものであって、第一原理理論から一貫してデバイスのＩＶ特性を予測でき、特にナノオーダーサイズの微小デバイスの特性予測に好適に用いることができるシミュレーション方法、シミュレーション装置、シミュレーションプログラム及び記録媒体を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、デバイスにおける電流−電圧特性のシミュレーション装置であって、前記デバイスの原子構造モデルを作成する原子構造作成部と、前記原子構造モデルにおける電子構造計算を実行する電子構造計算部と、前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出するＩＶ特性計算部と、前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する補正処理部と、を有することを特徴とするシミュレーション装置を提供する。
このシミュレーション装置によれば、量子論的手法によるＩＶ特性計算を電場ゼロの状態で行い、得られたＩＶ特性について内部電場補正を行うことで実測値と一致させるので、従来と同程度の計算量でありながら、特にナノスケール領域での実測値との一致が良好な計算結果を得ることができる。
【０００７】
本発明のシミュレーション装置では、前記デバイスの原子構造モデルを作成する原子構造作成部において、第１の物質及び第２の物質と、該第１の物質及び第２の物質との界面を有する第３の物質とを備えたデバイスの原子構造モデルが、凹凸や配位欠陥のない急峻な前記界面を有する原子構造モデルとして作成される構成とすることができる。
この構成によれば、理論予測値と実測値とを良好に一致させ得る原子構造モデルの構築が可能であり、正確な理論予測値が得られるシミュレーション装置を提供することができる。かかる界面構造を採用することで、高品質の成膜が可能なプロセスとの整合性が高く、ナノスケール領域でのプロセス制御におけるデバイスシミュレーション装置として好適なものとなる。
【０００８】
本発明のシミュレーション装置では、前記デバイスの原子構造モデルを作成する原子構造作成部において、ＳｉＯ２膜と該ＳｉＯ２膜と界面を有して当接するＳｉ膜とを備えたデバイスの原子構造モデルが、前記Ｓｉ膜とＳｉＯ２膜との間に、凹凸や配位欠陥のない急峻な界面を有する原子構造モデルとして作成される構成とすることが好ましい。
Ｓｉ／ＳｉＯ２界面における構造を上記構造とすることで、極めて高品質に形成された酸化膜を具備するデバイスにおけるシミュレーションをより正確に行えるシミュレーション装置を提供することができる。
【０００９】
また本発明のシミュレーション装置では、前記Ｓｉ膜／ＳｉＯ２膜界面が、ＳｉＯ２膜中のＳｉの酸化価数が３となる位置のＳｉＯｘ四面体のＳｉＯ２膜側に隣接するＳｉ−Ｏ結合の中心位置に設定されることが好ましい。この構成によれば、実測値との一致が良好なシミュレーション結果を容易に得ることができる。
【００１０】
本発明のシミュレーション方法は、デバイスの原子構造モデルを作成するステップと、前記原子構造モデルにおける電子構造計算を実行するステップと、前記電子構造に量子効果を適用して当該デバイスの電流−電圧特性を算出するステップと、前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行するステップと、を有することを特徴とする。
このシミュレーション方法によれば、量子論的手法によるＩＶ特性計算を電場ゼロの状態で行い、得られたＩＶ特性について内部電場補正を行うことで実測値と一致させるので、従来と同程度の計算量でありながら、特にナノスケール領域での実測値との一致が良好な計算結果を得ることができる。
【００１１】
本発明のシミュレーション方法は、前記デバイスの原子構造モデルを作成するステップにおいて、前記デバイスを、第１の物質及び第２の物質と、該第１の物質及び第２の物質との界面を有する第３の物質と、を備え、前記第１の物質及び第２の物質と、前記第３の物質との界面を、凹凸や配位欠陥のない急峻な界面として設定することを特徴とする。
かかる界面構造を採用することで、高品質の成膜が可能なプロセスとの整合性が高く、ナノスケール領域でのプロセス制御におけるデバイスシミュレーション方法として好適なものとなる。
【００１２】
本発明のシミュレーション方法は、前記デバイスの原子構造モデルを作成するステップにおいて、ＳｉＯ２膜を挟持するＳｉ膜を備えたデバイスのＳｉ膜／ＳｉＯ２膜界面を、凹凸や配位欠陥のない急峻な界面として設定することを特徴とする。
Ｓｉ／ＳｉＯ２界面における構造を上記構造とすることで、極めて高品質に形成された酸化膜を具備するデバイスにおけるシミュレーションをより正確に行えるシミュレーション方法を提供することができる。
【００１３】
本発明のシミュレーション方法は、前記Ｓｉ膜／ＳｉＯ２膜界面が、ＳｉＯ２膜中のＳｉの酸化価数が３となる位置のＳｉＯｘ四面体のＳｉＯ２膜側に隣接するＳｉ−Ｏ結合の中心位置に設定することを特徴とする。この構成によれば、実測値との一致が良好なシミュレーション結果を容易に得ることができる。
【００１４】
本発明は、デバイスのシミュレーションを実行するコンピュータに、デバイスの原子構造モデルを作成する処理と、前記原子構造モデルにおける電子構造計算を実行する処理と、前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出する処理と、前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する処理と、を実行させるためのシミュレーションプログラムを提供する。
【００１５】
本発明は、デバイスのシミュレーションを実行するコンピュータに、デバイスの原子構造モデルを作成する処理と、前記原子構造モデルにおける電子構造計算を実行する処理と、前記電子構造に基づき量子効果及び原子構造を反映させて当該デバイスの電流−電圧特性を算出する処理と、前記計算により得られた電流−電圧特性に対して、電圧補正値による補正処理を実行する処理と、を実行させるためのコンピュータプログラムを記録したコンピュータ読取可能な記録媒体を提供する。
【００１６】
ここで、「記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録する媒体を意味する。具体的には、ＣＤ−ＲＯＭ、ＭＯディスク、ハードディスク、カセットテープなどである。
【発明を実施するための最良の形態】
【００１７】
（シミュレーション装置）
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明に係るシミュレーション装置の一実施形態であるシミュレーション装置１０の機能的構成を示すブロック図である。図２は、本発明に係るシミュレーション方法の一実施形態を示すフローチャートである。図３は、Ｓｉ／ＳｉＯ２の界面構造の説明図である。図４は、ＭＩＳ（Metal Insulator Semiconducutor）素子のバンド構造の説明図である。
【００１８】
本実施形態のシミュレーション装置１０は、図１に示すように、処理制御部１１と、操作者からの命令やデータの入力を受け付ける入力部１２と、シミュレーション結果を出力する出力部１５と、入力データとしての原子構造データや実測データを格納したデータ記憶部１３と、シミュレーションプログラムなどを格納したプログラム記憶部１４とを備えて構成されている。
【００１９】
処理制御部１１は、原子構造作成部２１と、電子構造計算部２２と、第一原理計算等の量子論的手法によりデバイスの電流−電圧特性（ＩＶ特性）を計算するＩＶ特性計算部２３と、ＩＶ特性の補正を行う補正処理部２４と、を備えている。
【００２０】
原子構造作成部２１は、デバイスのＩＶ特性を得るための原子構造を作成する。具体的な作成手法に特に限定はなく、デバイスの構造や大きさ、また後段の電子構造計算部２２やＩＶ特性計算部２３の計算方法によって適宜選択すればよい。例えば、対称性を仮定して導かれるモデル構造や、分子動力学法（Molecular Dynamics法）やモンテカルロ法（Monte Carlo法）のような分子シミュレーションを用いて原子構造モデルを構築することができ、分子シミュレーションは、第一原理的手法（例えばCar-Parrinello法）、経験的ポテンシャル手法（例えば力場ポテンシャル法等）のいずれも適用できる。
【００２１】
また、データ記憶部１３に格納しておいた既知の基本原子構造を読み込み、これらの基本原子構造をデバイス構造に適用して原子構造モデルを構築してもよく、他の計算機で作成した原子構造モデルを読み込んで利用してもよい。
【００２２】
電子構造計算部２２は、半経験的手法ないし第一原理的手法を用いて原子構造作成部２１にて構築した原子構造モデルについて電子構造の計算を行う。半経験的手法としては、強結合近似法（Tight Binding法）等を挙げることができ、第一原理的手法としては、分子軌道法（Hertree-Fock法等）、密度汎関数法等を挙げることができる。
【００２３】
ＩＶ特性計算部２３では、電子構造計算部２２で得られた電子構造(例えば１電子有効ハミルトニアン行列)を用いてデバイスのＩＶ特性を算出する。特性計算部２３では、線形応答理論に基づいたＩＶ特性計算を行う。例えば、局在基底による１電子有効ハミルトニアンを用いて行列形式の非平衡Green関数法（matrix-NEGF法）によりデバイスの透過係数を求め、Landauer-Buttikerの公式に基づいてＩＶ特性を計算する。
【００２４】
補正処理部２４は、ＩＶ特性計算部２３で得られるＩＶ特性（理論予測値）を簡便な処理で実測値に一致させる補正処理を行う。原理的には、理論予測値と実測値は定量的に一致するべきであるが、ナノスケール系では一致しない（例えば非特許文献１参照。）。そこで本発明者は、かかる理論予測値と実測値とが一致しない原因について検討を重ね、その原因がナノスケール領域における厳密な膜厚定義の困難性と、バンドオフセットにあることを突き止め、当該補正処理部２４における簡便な補正処理により理論予測値と実測値とを一致させることを可能にした。
【００２５】
まず、デバイスを構成する絶縁膜等の膜厚については、理論的には、上記界面構造を厳密に決定することは可能であるが、実測値には技術的限界による測定精度が存在する。また、仮に厳密な界面構造が得られたとしても、界面が急峻である場合と凹凸により境界が曖昧な場合とがあり、一義的な定義は困難である。通常は平均値を用いているが、ナノスケールデバイスでは平均値からのずれが相対的に大きくなる。またナノスケールデバイスでは測定方法の違いによるずれも相対的に大きくなる。
【００２６】
したがって、ナノスケールで界面構造を決定する場合には、最新の技術レベルでの測定限界と、電気特性が界面構造にどれほど敏感に依存するのかを考慮して、あらかじめシミュレーションで要求される予測精度を割り出しておく必要がある。
【００２７】
例えばＳｉ／ＳｉＯ２／Ｓｉ積層構造をデバイスとして考えると、ごく薄い（例えば１０ｎｍ以下）ＳｉＯ２膜の厚さは、異なる測定方法では電気測定からの予測算出値と最大で±０．５ｎｍずれる。この場合、膜厚が１ｎｍ減少するとデバイスを透過する電流は約１０倍になることが知られているので、測定方法に起因する膜厚のずれは、ＩＶ特性の予測精度に極めて大きく影響する。
そこで本発明者が複数の膜厚測定方法について検討したところ、種々の測定法のうちでも、エリプソメトリー法において、電気測定からの予測値に対する差が±０．１ｎｍであることが分かった。そこで本発明者は、エリプソメトリー法による膜厚測定値と精度とを、理論予測値と対応させることとした。
【００２８】
次に、Ｓｉ／ＳｉＯ２界面構造について、従来、当該界面は急峻であるとする説と、酸素が拡散してゆくことにより曖昧であるとする説の２つの説が知られている。本発明者らが、かかる界面構造について高精度シミュレーションにより検証を行ったところ、配位欠陥が少なく、凹凸が小さい急峻な界面が安定であるという結果が得られた。そこで本発明では、デバイス原子構造について急峻な界面を有するモデルを作成し、シミュレーションに用いることとした。
【００２９】
異種界面（例えばＳｉ／ＳｉＯ２）において、従来は原子種が変化する位置を原子レベルの界面位置として定義していた。しかし、Ｓｉ／ＳｉＯ２界面では、原子種で定義した界面位置と、バンドギャップの変化する位置とが約０．５ｎｍずれることが知られている。具体的には、ＳｉＯ２膜に垂直な面内における酸素の２ｐ軌道の部分状態密度を見て、ＳｉＯ２膜中のＳｉの酸化価数が３以下となる位置、すなわちＳｉ−Ｓｉ結合を１つでも有するＳｉＯ４四面体（部分酸化四面体）の位置からバンドギャップが変化することも分かっている。
【００３０】
また、バンドギャップが変わると誘電率が変化するため、我々はバンドギャップの変化位置は、エリプソメトリー法などの光学測定による界面位置と対応すると考え、本発明では、上記部分酸化四面体の直上（ＳｉＯ２膜側）にあるＳｉ−Ｏ結合の中心位置を界面位置の理論的定義とした。急峻な界面構造を持つモデルを用いると、界面の凹凸はエリプソメトリー法による測定精度（±０．１ｎｍ）以下に抑えることができる。本発明では、これらの定義を用いたことで、界面位置の不定性に基づく理論予測値と実測値のエラーバーを見積もることができ、高度な予測ができるようになっている。
【００３１】
図３（ａ）は、Ｓｉ／ＳｉＯ２界面の原子構造の概略を示す図であり、図３（ｂ）は、図３（ａ）の（１）〜（５）を付して示す酸素原子の位置におけるエネルギーを示すグラフである。図３（ｂ）に示すように、Ｓｉ膜とＳｉＯ２膜との間のＳｉＯｘ層内に含まれる部分酸化四面体の各位置におけるエネルギーの最小値は、Ｓｉ膜からＳｉＯ２膜側に向かって徐々に大きくなり、位置（１）ではＳｉの伝導帯（Conduction Band）のエネルギーに一致しているのに対し、位置（５）ではＳｉＯ２の伝導帯のエネルギーに一致している。本発明では、かかるエネルギーの最小値の変化状況から、Ｓｉ−Ｓｉ結合を１つでも含むＳｉＯ４四面体（符号Ｘ，Ｙを付したＳｉを中心とする部分酸化四面体）の直上のＳｉ−Ｏ結合の中心位置であるＬ１をＳｉ／ＳｉＯ２界面の理論的な位置として設定した。
【００３２】
次に、バンドオフセットの補正処理について説明する。図４（ａ）は、ＭＩＳ素子のバンド構造を説明するための概略図である。図４において、Ｃ．Ｂ．は半導体膜（Ｓ）の伝導帯（Conduction Band）、Ｖ．Ｂ．は価電子帯（Valenece Band）、Ｅｆはフェルミエネルギーを示している。以下では、図４（ａ）に示すような金属電極（Ｍ）／絶縁膜（Ｉ）／半導体電極（Ｓ）の積層構造を有するＭＩＳ素子を想定して説明する。
【００３３】
金属以外の物質に電圧を印加すると、内部電位勾配が生じる。すなわち、外部印加電圧をＶ、電極／デバイス／電極間にかかる電圧をＶ’とすると、電極が金属であればＶ＝Ｖ’なる関係が成立するが、一方の電極が半導体である場合には、デバイス（絶縁膜）近傍ではＶ≠Ｖ’となる。ＭＩＳ素子においてＶとＶ’とは、絶縁膜から離れるに従って近づいていくが、Ｖ＝Ｖ’となるまでの領域はシリコン基板の場合で１００ｎｍのオーダーで広がっているため、これだけの領域を原子レベルで計算するのは計算量が膨大となり現実的ではない。そのため、計算の正確性を向上させるために何らかの方法でＶ’を見積もる必要があり、これがバンドオフセットの問題として知られている。
【００３４】
ところで、金属のフェルミエネルギーよりも半導体の電子親和力が小さい場合(例えばｐ型半導体)、外部印加電圧Ｖが０（ゼロ）に近いとき、ＭＩＳ界面では電荷移動が起こり、図４（ｂ）に示すように、半導体膜におけるバンドが曲がる。このことにより、界面に２次元電子系のサブバンドが形成される。２次元電子系は電子相関が大きく、密度汎関数理論に基づく第一原理計算では電子相関を正確に取り入れることができないため、計算の予測精度が低下する。さらに、電場を掛けると電子状態が変化するため、その都度自己無撞着に電子構造を求め直す必要がある。それに伴い、デバイスの電流透過率もその都度求め直す必要がある。しかしこの計算は収束も悪いため計算コストが著しく増大し現実的ではない。
【００３５】
そこで、本発明では、基底状態の電子構造と、Ｖ＝０のときの透過係数を用い、Landauer公式でＩＶ特性を計算する（以下、計算スキーム１と称する。）。詳細は後段の（実施例）で説明しているが、先の膜厚の定義に従い、対応する理論予測値（スキーム１の計算結果）と実測値のＩＶ特性を比較したところ、両者は近似した形状であり、実際に電圧シフトのみでほぼ一致することが分かった。
【００３６】
このことを物理的に考察すると、計算スキーム１の状況は、本来図４（ｂ）に示すようにＶ＝０で曲がっていなくてはならないバンドを、電荷移動が起こる前のバンドが平坦な状況で計算していることになる。すなわち、スキーム１の計算はフラットバンド電圧Ｖｆｂを印加した状況のＩＶ特性に対応する。この場合は電子相関の影響が小さいため、計算精度は保証される。また、実測値と一致するようにシフトすることは、本来の意味でのＶｆｂではなく、バンドオフセットを含めた結果の正しいＶ’を印加していることに相当する（このシフト量をＶ’ｆｂとする。）ため、大規模な計算をする必要がない。また複数の異なる膜厚について上記電圧シフトの効果について検証したところ、いずれの膜厚でもＶ’ｆｂは同様の値を示すことが分かった。このように理想的な界面においてＶｆｂが物質のみに依存することは理にかなっている。
【００３７】
以上説明したように、補正処理部２４では、ＩＶ特性計算部２３において計算スキーム１を用いて計算した結果について、デバイスのフラットバンド電圧Ｖｆｂに基づく補正処理を行う。これにより、大規模な計算を行うことなく理論予測値と実測値とを一致させることができ、計算コストを抑えつつ正確な計算結果を得ることが可能になる。
【００３８】
また、理想的な界面を実験的に作成、測定し、同様に理論的にも作成、予測することで、材料固有のＶ’ｆｂを求めることができるので、その値を凹凸がある界面や欠陥、不純物を含む界面を計算したときの比較に用いることができる。すなわち、プロセス設計において重要なＶｆｂの変動、ΔＶｆｂを予測し、界面の凹凸や欠陥、不純物の影響を予測することができるようになる。
【００３９】
（シミュレーション方法）
図２に示す本実施形態のシミュレーション方法の基本手順では、まず、図１に示した入力部１２からの入力情報に基づき原子構造作成部２１にてシミュレーション対象となるデバイス（例えばＭＩＳ素子）の原子構造モデルを作成する（ステップＳ１）。本シミュレーション方法は、ＭＩＳ素子に限らず種々のデバイスのＩＶ特性予測に用いることができ、特にナノスケール領域での電気特性予測が重要となる分子デバイス、有機デバイス、電子スピンデバイスの特性予測に好適に用いることができる。
【００４０】
原子構造モデルを作成したならば、次に、電子構造計算部２２において原子構造モデルに基づく電子構造計算を行う（ステップＳ２）。電子構造計算部２２は、データ記憶部１３及びプログラム記憶部１４から必要なデータ及びプログラムを読み込み、原子構造作成部２１から供給される原子構造モデルについて計算プログラムを実行する。
【００４１】
次いで、ＩＶ特性計算部２３において、上記電子構造に基づき、量子効果と原子構造とを反映させた量子論的手法によりデバイスのＩＶ特性計算を行う（ステップＳ３）。ＩＶ特性計算部２３は、データ記憶部１３及びプログラム記憶部１４から必要なデータ及びプログラムを読み込み、原子構造作成部２１及び電子構造計算部２２から供給される原子構造及び電子構造に基づくＩＶ特性計算を実行する。
【００４２】
次に、補正処理部２４において、ＩＶ特性計算部２３で得られたＩＶ特性について、実測値に基づく内部電場補正を実行する（ステップＳ４）。内部電場補正に使用する補正値（ΔＶｆｂ）は、デバイスの実測値に基づきあらかじめ計算したものをデータ記憶部１３から読み出して使用する。
この内部電場補正により、基底状態（Ｖ＝０）で計算したＩＶ特性を、実測値に非常によく一致させることができ、計算コストを抑えつつ正確なＩＶ特性を得ることができる。
【００４３】
また本発明のシミュレーション方法は、従来のシミュレーション方法に対して以下のような利点を有している。従来のシミュレーション方法としては、（１）簡略化されたモデルと実測値のパラメータフィッティングを行うシミュレーション方法、（２）第一原理計算によるＩＶ特性計算、の２つが一般に知られている。
【００４４】
上記（１）のシミュレーション方法では、（ａ）原子構造が変化したときに対応できず、汎用性が低いという問題があった。（ｂ）また、条件を変更するたびにパラメータフィッティングが必要であり、条件毎に実測値を用意しなければならないという問題があった。
これに対して本発明のシミュレーション方法では、任意の原子構造を与えたとき、それの構造を反映するＩＶ特性を第一原理的に計算するので、あらゆる構造に対応でき、その予測値の信頼性にも優れている。これにより、上記（ａ）の問題を解決することができる。
また、第一原理計算を元にしているため、パラメータフィッティングはほとんど必要なく、用意する実測値を従来に比して大きく削減でき、開発・設計コストの低減に大いに寄与する。これにより上記（ｂ）の問題も解決しうる。
【００４５】
また（２）のシミュレーション方法では、（ａ）膜厚の定義が曖昧で、実測値と比較することができない、（ｂ）外部印加電圧毎に電子構造を計算し直す必要があるため、計算コストが非現実的にかかる、（ｃ）バンドギャップや電子相関を正確に求めるには莫大なコード開発コストがかかる、（ｄ）実際の印加電圧を求めるには系を大きくする必要があり、計算コストの面で現実的ではない、という種々の問題がある。
これに対して、本発明に係るシミュレーション方法では、先に記載の膜厚定義法によって、実測値とよく一致するものとなっているので、（２）のシミュレーション方法における（ａ）の問題を解決することができる。また、（ｂ）の問題については、本発明では、電場ゼロ（Ｖ＝０）の電子構造を用いてＩＶ特性を算出し、かかるＩＶ特性について内部電場補正を行うので、計算コストを著しく低減できる。（ｃ）については、本シミュレーション方法ではバンドギャップは正確である必要がないため、正確なバンドギャップを求めるための計算を要しない。（ｄ）については、実測値に基づき補正値を導出して用いるため、実際の印加電圧を求める必要が無い。また、界面状態の異なる他の構造についても補正値ΔＶｆｂを求めることができ、原子構造の変化に容易に対応できるという利点もある。
【実施例】
【００４６】
以下、Ｓｉ／ＳｉＯ２／Ｓｉ構造のデバイスにおけるＩＶ特性シミュレーション方法について図５から図９を参照して具体的に説明する。
【００４７】
（手順１）界面原子構造モデルの用意
本実施例ではＳｉ基板上の酸化膜のＩＶ特性予測を目的とする。電極で挟んだデバイスのＩＶ特性を原子構造から予測するため、まず電極とデバイスの原子モデルを設定した。すなわち、図５に示すように、デバイス２０１として、界面を含んだＳｉ膜２１１と、ＳｉＯ２膜２１３と、Ｓｉ膜２１２との積層構造を生成し、デバイス２０１を挟持する電極としてダイヤモンド構造の結晶Ｓｉ２０２、２０３の各々の単位格子を生成した。
【００４８】
デバイス２０１の原子構造モデルの作成に際しては、ダイヤモンド構造の単結晶Ｓｉ（１００）面に、格子定数が一致するように界面における水晶の原子構造を歪ませて重ね合わせ、Ｓｉ／ＳｉＯ２／Ｓｉ界面構造を作成した。Ｓｉ／ＳｉＯ２界面以外の界面の影響を除くため、３次元周期境界条件を満たすようにしている。
また、界面における結合長、∠ＳｉＯＳｉ、∠ＯＳｉＯは、結晶中のものと殆ど変わらないようにし、全てのＳｉは４配位，Ｏは２配位の結合を持つようにした。このようにして、構造が安定し、界面準位を持たない急峻な界面モデルを作成した。本発明で採用している、急峻な界面構造を持つモデルでは、界面の凹凸が無いので、凹凸に起因する界面の不確定さを最小にすることができる。
【００４９】
先に記載のように、エリプソメトリ法による膜厚の測定精度は約０．１ｎｍであり、この程度の界面の不確定さは残る。理論的には、部分酸化四面体の直上にあるＳｉ−Ｏ結合の付近でバンドギャップが変化することが判っている。結合の中心位置を界面位置の理論的定義とすると、Ｓｉ−Ｏ結合距離は約０．１ｎｍなので、実測値のエラーバーと対応する。このようにして、理論値と実測値の比較ができる精度の限界で界面を理論的に定義すると、理論計算による高度なＩＶ特性予測が可能になる。
【００５０】
本実施例では、図６（ａ）に示す、Ｓｉ／ＳｉＯ２／Ｓｉ＝８個／１５個／８個のモデルと、図６（ｂ）に示す、Ｓｉ／ＳｉＯ２／Ｓｉ＝８個／２１個／８個のモデルの２つを作成した。先に記載のＳｉ／ＳｉＯ２界面の定義に従うと、ＳｉＯ２の膜厚ｔｏｘは、それぞれ１．５５ｎｍ、２．４１ｎｍである。
【００５１】
（手順２）原子構造モデルの電子構造の用意
次に、手順１の原子構造を用いて、第一原理電子構造計算を実行し、構造を緩和させると同時に電子構造を求めた。使用したのは、密度汎関数法に基づき、擬ポテンシャルとGauss型局在基底関数を用いた、２次元的（膜に水平な方向）、３次元的に周期的な電子の基底状態を求める事ができる計算コードである。Gauss基底はDouble-Zetaに分極を入れたレベルで、Perdew-Becke-Ernzerhof (PBE)による交換相関項を用いた。これらの設定により、高精度の計算結果を得られる。
【００５２】
デバイス部分はスラブ構造（膜に水平な方向では周期的、膜に垂直な方向は非周期的）の単位格子を計算に使用した。このようにすることで、２次元系の影響を正確に取り入れる電子構造を計算することが可能である。
電極部分は３次元周期境界条件で計算を実行した。実行は、各原子に働く力の絶対値が０．１ｅＶ／Åで、収束ステップあたりの全エネルギー変化が０．１ｅＶ以下になるまで収束させた。これらの条件により、信頼性の高い計算結果が得られる。
【００５３】
（手順３）原子構造と量子効果を反映したＩＶ特性計算
手順２で得られた結果を用いてＩＶ特性を計算する。デバイス２０１、電極２０２，２０３の原子位置と電子構造（ハミルトニアン行列Ｈ、重なり積分Ｓ、エネルギー固有値Ｅ）を入力値として使用する。デバイス２０１のＩＶ特性は、以下の（数１）に示すLandauer-Buttiker公式を使いて計算した。
【００５４】
【数１】
2007042975.tif 000003
【００５５】
（数１）において、Ｉは電流、Ｖは電位差であり、Ｔ（Ｅ）、ｆ（Ｅ）は各々エネルギーＥにおけるデバイスの透過係数ＴとFermi-Dirac分布関数ｆ、ｅ，ｈは各々素電荷、プランク定数（バーは１／２πを意味する）である。また、μは電極における化学ポテンシャルで、これらの差は各電極２０２，２０３に印加された電圧差にｅを掛けたものに相当する。すなわち、ｅＶ＝μ１−μ２の関係がある。
【００５６】
透過係数Ｔは行列形式非平衡Green関数(matrix-NEGF)法により求めた。１電子有効ハミルトニアン行列Ｈをデバイス部分Ｈｍと電極部分Ｈ１，２に分け、電極間の相互作用を無視できるとする。すると、Ｈから定義される（数２）上段の１粒子Green関数Ｇ（Ｅ）を用いてＴ（Ｅ）を（数２）下段のように表すことができる。
【００５７】
【数２】
2007042975.tif 000004
【００５８】
ここでＧｍは、以下の（数３）上段に示すように計算され、Γはデバイスと電極の相互作用を表し、（数３）下段に示すように定義される。
【００５９】
【数３】
2007042975.tif 000005
【００６０】
（数３）において、Ｅｍ，Ｓｍは、各々デバイス部分のエネルギー固有値、重なり積分である。Σは表面Green関数と呼ばれ、電極部分から計算する事ができる。
本来ならば印加電圧Ｖ毎にＴ（Ｅ，Ｖ）を計算する必要があるが、その都度電子構造を計算し直さなければならないため、計算量が著しく増大して実行が困難になり現実的ではない。そのため、Ｔ（Ｅ，Ｖ）＝Ｔ（Ｅ，０）と近似してＩＶ特性を計算している。
【００６１】
（手順４）実測値によるフラットバンド電圧補正
上記手順１〜３によりｔｏｘ＝１．５５ｎｍ、２．４１ｎｍの各デバイスのＩＶ特性を求め、実測値との比較を容易にするために後述する手順６の方法を用いた補間処理によってｔｏｘ＝１．６１ｎｍ、２．３９ｎｍでのＩＶ特性を導出した結果を図７のグラフに示す。図７において、丸形の標識でプロットしたものが、ｔｏｘ＝１．６１ｎｍ、２．３９ｎｍの各デバイスのＩＶ特性を手順１〜３に基づいて求めた結果である。グラフ中、菱形の標識でプロットしたものは実測値である。
【００６２】
図７に示すように、予測したＩＶ特性を、先の膜厚の定義に従い、対応する理論と実測のＩＶ特性を比較すると、形状が非常に似ており、以下に示す手順によって電圧のオフセットをシフトすると両者は一致する事が分かった。そして、そのオフセットを精度良く見積もる方法を考案した。
図７に示すｔｏｘ＝１．６１ｎｍ、２．３９ｎｍそれぞれのプロットにおいて、三角形の標識でプロットしたものが、以下の手順に従いフラットバンド電圧補正をしたものである。図７から明らかなように、かかる電圧補正を行うことで、Ｖ＝１（Ｖ）以下の低電圧領域で理論予測値と実測値を一致させることができる。
【００６３】
印加電圧Ｖ＝０の状況では、電極２０２，２０３とデバイス２０１の仕事関数の違いにより、電荷が移動する結果、界面のバンドは曲がっているはずである。そのため、測定結果はフラットバンド電圧Ｖｆｂを印加した状況をＶ＝０としている。一方で、バンドの曲がりが生じる領域は膜厚方向で数十ｎｍに及ぶため、Ｖｆｂを再現する系は第一原理計算で扱うには大きすぎて計算できない。
【００６４】
本実施例では、理想的な界面を含む小さいサイズのモデルを用いており、Ｖｆｂが実測値と異なると考えられる。一方、非常に高品質で作成された酸化膜は、様々な文献を見ても大体一致するユニバーサルな特性を示していることが判っている。そこで、本実施例では、（非特許文献１）に記載されている実測値をリファレンスとして、その形状をＩｒｅｆ（Ｖ）と呼ぶ。これらの手順１〜４で得られたＩＶ特性をＩａｂｉｎｉｔ（Ｖ）として、ΔＶｆｂを（数４）を満たすｘとして定義する。ここで、（数４）においてＶｓｍ＝１（Ｖ）とした。非特許文献１に記載されている実測値は既に何らかの方法によってＶｆｂが補正されている。そのため、本実施例で定義するΔＶｆｂはあくまで理論予測と実測値を一致させるための便宜上のものであり、現時点では絶対値に物理的な意味はないと考えられる。
【００６５】
【数４】
2007042975.tif 000006
【００６６】
本実施例では、ΔＶｆｂ＝−０．１７Ｖとなった。そして、
Ｉｍｏｄａｂ（Ｖ）＝Ｉａｂｉｎｉｔ（Ｖ−ΔＶｆｂ）と定義する。
ところで、リファレンスを複数とることで、上記ΔＶｆｂの精度は向上すると考えられる。その場合は、リファレンスの数をｎｒｅｆとして以下の（数５）を満たすｘをΔＶｆｂとする。
【００６７】
【数５】
2007042975.tif 000007
【００６８】
（手順５）任意の膜厚への拡張
任意の系のサイズ（膜厚）においては、上記手順１〜４で求めた幾つかのＩＶ特性を使い、数値的内挿・外挿によりＩＶ特性を予測することが可能である。ＩＶ特性のダイナミックレンジは１０桁以上であるため、通常、Ｉは対数で表示する。ところが、通常用いる線形な内挿・外挿法を用いると、形状のずれが大きくなってしまう。そこで、対数を取ってから線形外挿を行い、後で元に戻すことで精度の向上を図ることが好ましい。
なお、先に記載のように、本実施形態では手順１〜３で得られたＩＶ特性について本手順の補間処理を実行した後、手順４の補正処理を行っており、手順４の補正処理と手順５の補間処理とについては、実行順の先後は問わない。
【００６９】
具体的には、幾つかのＩｌｅａｋ（Ｅｏｘ，ｔｏｘ）が得られているとして、（数６）に示す格式においてｘ＝ｔｏｘ，Ｘ＝ｌｎ［Ｉｌｅａｋ］として、Lagrange補間を行う。求める任意膜厚toxの電流Iint(tox)は、Iint(tox)=exp[F(x)]で得られる。
【００７０】
【数６】
2007042975.tif 000008
【００７１】
図９は、上記手順６の補間方法を用いてｔｏｘ＝２．００ｎｍのデバイスのＩＶ特性を算出した場合（三角形の標識；2.00nm）と、従来から知られている線形的な内挿・外挿法を用いた場合（四角形の標識；2.00nm-nonlog）とを示すグラフである。
図９から明らかなように、本実施形態に係る補間方法を用いることで、よりリーズナブルな結果が得られており、ダイナミックレンジの広いＩＶ特性の補間を行うのに極めて有効な手法であることが分かる。
【００７２】
（他の形態）
図１０は、図１におけるシミュレーション装置１０の他の実施形態における構成を示す概略ブロック図である。この図において、シミュレーション装置１０は、ＣＰＵ（中央処理装置）３００と、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ハードディスク装置などの記憶装置から構成される記憶部３１０と、キーボードやマウスなどの入力装置３２０と、液晶表示装置などの出力装置３３０と、ネットワークを介して各種装置と通信を行う通信インタフェース３４０とがバス３５０を介して接続された構成を備えている。
【００７３】
ここで、図１における処理制御部１１、出力部１５、入力部１２の機能を実現するためのプログラム（例えば、アプリケーションソフトウェア）を記憶部２１０に記憶しておき、このプログラムをＣＰＵ２００が読み出して実行することにより、これら各機能を実現させるものであってもよい。
【００７４】
また、図１における処理制御部１１、出力部１５、入力部１２の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより物品管理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【００７５】
なお、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００７６】
また、入力装置３２０は、キーボードやマウス等であり、出力装置３３０は、液晶装置やＣＲＴ等の表示デバイスである。記憶部３１０は、図１のデータ記憶部１３、プログラム記憶部１４に対応する。通信インタフェース３４０は、ＣＰＵ２００との組み合わせにより、図１の出力部１５、入力部１２の機能を実現する。
【００７７】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００７８】
【図１】実施形態に係るシミュレーション装置の構成図。
【図２】実施形態に係るシミュレーション方法を示すフローチャート。
【図３】実施例に係るデバイス構造を示す断面構成図。
【図４】同、デバイスにおけるＳｉ／ＳｉＯ２界面構造を示す図。
【図５】実施例に係るデバイスの構造例を示す図。
【図６】実施例に係るデバイスの構造例を示す図。
【図７】実施例に係るデバイスのＩＶ特性を示すグラフ。
【図８】図７に示すＩＶ特性と比較例とを併せて示すグラフ。
【図９】補間処理により得られたＩＶ特性を示すグラフ。
【図１０】シミュレーション装置の他の形態を示す概略構成図。
【符号の説明】
【００７９】
１０  シミュレーション装置、１１  処理制御部、１２  入力部、１３  データ記憶部、１４  プログラム記憶部、１５  出力部、２１  原子構造作成部、２２  電子構造計算部、２３  ＩＶ特性計算部、２４  補正処理部、２０１  デバイス、２０２，２０３  電極、２１１，２１２  Ｓｉ膜、２１３  絶縁膜
【図１】
2007042975.tif 000009
【図２】
2007042975.tif 000010
【図３】
2007042975.tif 000011
【図４】
2007042975.tif 000012
【図５】
2007042975.tif 000013
【図６】
2007042975.tif 000014
【図７】
2007042975.tif 000015
【図８】
2007042975.tif 000016
【図９】
2007042975.tif 000017
【図１０】
2007042975.tif 000018