(57)【要約】【課題】テスト端子ＴＯＵＴに電源電圧Ｖｄｄより高い電圧が印加された状態においても十分にスイッチ手段のオン／オフ制御が可能な半導体検査装置を提供する。【解決手段】ＩＣテスタ１と検査回路部２がテスト端子ＴＯＵＴとによって接続され、半導体装置内の電圧・電流・抵抗値など複数の電気的情報を、検査回路部２の複数のスイッチ手段を介してテスト端ＴＯＵＴ子に選択的に出力し、テスト端子ＴＯＵＴに接続したＩＣテスタ１にて検査を行うようにした半導体検査装置であって、検査回路部２はスイッチ手段としてのＭＯＳトランジスタＮＭＩ〜ＮＭｎと、ＭＯＳトランジスタＮＭＩ〜ＮＭｎのゲートに供給するための電圧を生成するＤＣ−ＤＣコンバータ３と、を備え、ＤＣ−ＤＣコンバータ３の出力電圧を半導体装置に供給する電源電圧以上とした。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＩＣテスタと検査回路部とがテスト端子によって接続され、半導体装置内の電圧・電流・抵抗値など複数の電気的情報を前記検査回路部の複数のスイッチ手段を介して前記テスト端子に選択的に出力し、前記テスト端子に接続した前記ＩＣテスタにて検査を行う半導体検査装置であって、
前記検査回路部は、前記スイッチ手段としてのＭＯＳトランジスタと、該ＭＯＳトランジスタのゲートに供給するための電圧を生成するＤＣ−ＤＣコンバータと、を備え、前記ＤＣ−ＤＣコンバータの出力電圧を前記半導体装置に供給する電源電圧以上としたことを特徴とする半導体検査装置。
【請求項２】
請求項１に記載の半導体検査装置において、前記スイッチ手段に用いるＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタであり、前記ＤＣ−ＤＣコンバータの出力電圧を、前記半導体装置に印加する電源電圧に前記ＮチャンネルＭＯＳトランジスタのスレッショルド電圧を加えた電圧以上としたことを特徴とする半導体検査装置。
【請求項３】
請求項１に記載の半導体検査装置において、前記スイッチ手段に用いるＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであり、前記ＤＣ−ＤＣコンバータの出力電圧を、前記ＩＣテスタから前記テスト端子に印加される最大電圧以上としたことを特徴とする半導体検査装置。
【請求項４】
請求項１に記載の半導体検査装置において、前記スイッチ手段に用いるＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを相補接続したアナログスイッチであり、前記ＤＣ−ＤＣコンバータの出力電圧を、前記半導体装置に印加する電源電圧に前記ＮチャンネルＭＯＳトランジスタのスレッショルド電圧を加えた電圧か、前記ＩＣテスタから前記テスト端子に印加される最大電圧のどちらか高い方の電圧以上であることを特徴とする半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を検査する半導体検査装置に関し、特に半導体装置内の複数の電気的情報を、スイッチ手段を介してテスト端子より出力するための半導体検査装置に関する。
【背景技術】
【０００２】
半導体装置内で生成される電流や電圧、さらに半導体装置内の抵抗値などの電気的情報を検査するためには、例えば、特許文献１に開示されているように、被検査信号源と半導体装置の外部接続端子であるテスト端子間に設けた複数のスイッチ手段を選択的にオンして、所定の信号をテスト端子に出力し、テスト端子に接続されたＩＣテスタにて検査する技術が用いられている。
スイッチ手段としては、通常、図４に示すようなＰチャンネルＭＯＳ(以下ＰＭＯＳとする)トランジスタＰＭ２１とＮチャンネルＭＯＳ(以下ＮＭＯＳとする)トランジスタＮＭ２１を相補接続したアナログスイッチが用いられる。
【０００３】
図４では、半導体装置の電源電圧Ｖｄｄが抵抗Ｒ２１を介してアナログスイッチを構成しているＮＭＯＳトランジスタＮＭ２１のゲートに印加され、さらにインバータ２１で反転された電圧がＰＭＯＳトランジスタＰＭ２１のゲートに印加されている。
また、ＮＭＯＳトランジスタＮＭ２１のゲートはＮＭＯＳトランジスタＭ２１のドレインに接続されている。また、ＮＭＯＳトランジスタＭ２１のソースは接地され、ゲートにはアナログスイッチをオン／オフするための制御信号ＣＮＴが印加されている。
制御信号ＣＮＴがローレベルの場合は、ＮＭＯＳトランジスタＮＭ２１のゲート電圧は電源電圧Ｖｄｄに、ＰＭＯＳトランジスタＰＭ２１のゲート電圧は０Ｖになる。
【０００４】
アナログスイッチの入力端子ＴＩＮ電圧が、電源電圧ＶｄｄからＮＭＯＳトランジスタＮＭ２１のスレッショルド電圧を引いた電圧より低い場合は、ＮＭＯＳトランジスタＮＭ２１はオンとなり、アナログスイッチの入力端子ＴＩＮの電圧が、ＰＭＯＳトランジスタＰＭ２１のスレッショルド電圧より高い場合は、ＰＭＯＳトランジスタＰＭ２１がオンとなるので、電源電圧Ｖｄｄが、ＮＭＯＳトランジスタＮＭ２１のスレッショルド電圧プラス、ＰＭＯＳトランジスタＰＭ２１のスレッショルド電圧以上有れば、アナログスイッチはオンとなり、入力端子ＴＩＮと出力端子ＴＯＵＴは接続状態となる。
【０００５】
制御信号ＣＮＴがハイレベルの場合は、ＮＭＯＳトランジスタＮＭ２１のゲート電圧は０Ｖに、ＰＭＯＳトランジスタＰＭ２１のゲート電圧は電源電圧Ｖｄｄになる。
このため、ＮＭＯＳトランジスタＮＭ２１と、ＰＭＯＳトランジスタＰＭ２１は共にオフとなるので、アナログスイッチはオフとなり、入力端子ＴＩＮと出力端子ＴＯＵＴは遮断状態となる。
【特許文献１】特開２００３−１８５７１１公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＩＣテスタからテスト端子ＴＯＵＴに半導体装置の電源電圧Ｖｄｄより高い電圧を印加して検査を行う場合は、アナログスイッチの出力端子ＴＯＵＴ側の電圧が、ゲートに印加される電圧より高くなるので、ＰＭＯＳトランジスタＰＭ２１を完全にオフできなくなってしまい、大きなリーク電流が発生してしまうという問題がある。
また、上記問題を解決するため、ＮＭＯＳトランジスタＮＭ２１だけで、スイッチ手段を構成すると、入力端子ＴＩＮの電圧が電源電圧Ｖｄｄ近くの場合は、ＮＭＯＳトランジスタＮＭ２１をオンできなくなるという問題が新たに発生する。
【０００７】
本発明は、上述した実情を考慮してなされたものであって、テスト端子ＴＯＵＴに電源電圧Ｖｄｄより高い電圧が印加された状態においても十分にスイッチ手段のオン／オフ制御が可能な半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１記載の発明は、ＩＣテスタと検査回路部とがテスト端子によって接続され、半導体装置内の電圧・電流・抵抗値など複数の電気的情報を前記検査回路部の複数のスイッチ手段を介して前記テスト端子に選択的に出力し、前記テスト端子に接続した前記ＩＣテスタにて検査を行う半導体検査装置であって、前記検査回路部は、前記スイッチ手段としてのＭＯＳトランジスタと、該ＭＯＳトランジスタのゲートに供給するための電圧を生成するＤＣ−ＤＣコンバータと、を備え、前記ＤＣ−ＤＣコンバータの出力電圧を前記半導体装置に供給する電源電圧以上としたことを特徴とする。
【０００９】
請求項２記載の発明は、請求項１に記載の半導体検査装置において、前記スイッチ手段に用いるＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタであり、前記ＤＣ−ＤＣコンバータの出力電圧を、前記半導体装置に印加する電源電圧に前記ＮチャンネルＭＯＳトランジスタのスレッショルド電圧を加えた電圧以上としたことを特徴とする。
請求項３記載の発明は、請求項１に記載の半導体検査装置において、前記スイッチ手段に用いるＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであり、前記ＤＣ−ＤＣコンバータの出力電圧を、前記ＩＣテスタから前記テスト端子に印加される最大電圧以上としたことを特徴とする。
【００１０】
請求項４記載の発明は、請求項１に記載の半導体検査装置において、前記スイッチ手段に用いるＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを相補接続したアナログスイッチであり、前記ＤＣ−ＤＣコンバータの出力電圧を、前記半導体装置に印加する電源電圧に前記ＮチャンネルＭＯＳトランジスタのスレッショルド電圧を加えた電圧か、前記ＩＣテスタから前記テスト端子に印加される最大電圧のどちらか高い方の電圧以上であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、検査回路部にスイッチ手段としてのＭＯＳトランジスタと、ＭＯＳトランジスタのゲートに供給するための電圧を生成するＤＣ−ＤＣコンバータとを備え、ＤＣ−ＤＣコンバータの出力電圧を半導体装置に供給する電源電圧以上としたので、テスト端子の電圧が電源電圧より高くてもＰＭＯＳトランジスタを十分オフすることができ、さらに、半導体装置内の測定電圧が電源電圧に近い電圧でも、ＮＭＯＳトランジスタをオンすることができるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体検査装置の構成図である。
本実施形態の半導体検査装置は、ＩＣテスタ１、半導体装置の検査回路部２を備える。検査回路部２は、ＤＣ−ＤＣコンバータ３、スイッチ用ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭｎとスイッチドライブ用ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍｎ、及び抵抗Ｒ１〜Ｒｎで構成されている。
スイッチ用ＮＭＯＳトランジスタＮＭ１、ＮＭ２、・・ＮＭｎの出力側の電極は共通接続されて外部接続端子であるテスト端子ＴＯＵＴを介してＩＣテスタ１に接続されている。また、入力側の端子ＴＩＮ１〜ＴＩＮｎはそれぞれ半導体装置内部の測定個所に接続されている。
【００１３】
ＤＣ−ＤＣコンバータ３はチャージポンプ回路などで構成され、その出力電圧ＶＨは、電源電圧Ｖｄｄにスイッチ用ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭｎのスレッショルド電圧ＶｔＨを加えた電圧以上（ＶＨ≧Ｖｄｄ＋ＶｔＨ）に設定されている。
ＤＣ−ＤＣコンバータ３の出力電圧ＶＨは、抵抗Ｒ１〜Ｒｎの各々を介して、スイッチ用ＮＭＯＳトランジスタＮＭ１、ＮＭ２、・・ＮＭｎの各々のゲートに印加されている。さらに各々のゲートと接地間にはスイッチドライブ用ＮＭＯＳトランジスタＭ１、Ｍ２、・・Ｍｎが接続され、スイッチドライブ用ＮＭＯＳトランジスタＭ１、Ｍ２、・・Ｍｎのゲートには制御信号ＣＮＴ１〜ＣＮＴｎが印加されている。
【００１４】
スイッチ用ＮＭＯＳトランジスタＮＭ１、ＮＭ２、・・ＮＭｎと、スイッチドライブ用ＮＭＯＳトランジスタＭ１、Ｍ２、・・Ｍｎを組合せた回路構成と動作はいずれも同じなので、スイッチ用ＮＭＯＳトランジスタＮＭ１とスイッチドライブ用ＮＭＯＳトランジスタＭ１の組合せに付いて説明を行う。
制御信号ＣＮＴ１がローレベルの場合は、スイッチドライブ用ＮＭＯＳトランジスタＭ１はオフとなるので、スイッチ用ＮＭＯＳトランジスタＮＭ１のゲート電圧はＤＣ−ＤＣコンバータ３の出力電圧ＶＨとなる。
【００１５】
前記したように、出力電圧ＶＨは、電源電圧Ｖｄｄにスイッチ用ＮＭＯＳトランジスタＮＭ１のスレッショルド電圧ＶｔＨを加えた電圧以上(ＶＨ≧Ｖｄｄ＋ＶｔＨ)に設定されているので、入力端子ＴＩＮ１の電圧が電源電圧Ｖｄｄであっても、スイッチ用ＮＭＯＳトランジスタＮＭ１はオンすることができる。
制御信号ＣＮＴ１がハイレベルの場合は、スイッチドライブ用ＮＭＯＳトランジスタＭ１はオンとなるので、スイッチ用ＮＭＯＳトランジスタＮＭ１のゲート電圧は０Ｖとなり、スイッチ用ＮＭＯＳトランジスタＮＭ１はオフとなる。
以上のように、スイッチ用ＮＭＯＳトランジスタＮＭ１のゲート電圧に印加する電圧を検査回路部２に内蔵したＤＣ−ＤＣコンバータ３により、電源電圧Ｖｄｄよりスイッチ用ＮＭＯＳトランジスタＮＭ１のスレッショルド電圧ＶｔＨだけ高くしたので従来相補接続されていたＰＭＯＳトランジスタが無くても、オン／オフ制御が可能となった。
【００１６】
図２は、本発明の第２の実施形態に係る半導体検査装置の構成図である。
図１と異なる部分は、スイッチ用ＮＭＯＳトランジスタＮＭ１、ＮＭ２、・・ＮＭｎをＰＭＯＳトランジスタＰＭ１、ＰＭ２、・・ＰＭｎに替えた所と、ＤＣ−ＤＣコンバータ３の出力電圧ＶＨがＩＣテスタ１からテスト端子ＴＯＵＴに印加される最大電圧以上に変更されている所である。
図１の第１の実施形態の場合と同様、スイッチ用ＰＭＯＳトランジスタＰＭ１、ＰＭ２、・・ＰＭｎとスイッチドライブ用ＮＭＯＳトランジスタＭ１、Ｍ２、・・Ｍｎを組合せた回路構成と動作は同じなので、スイッチ用ＰＭＯＳトランジスタＰＭ１とスイッチドライブ用ＮＭＯＳトランジスタＮＭ１の組合せについて説明を行う。
【００１７】
制御信号ＣＮＴ１がローレベルの場合は、スイッチドライブ用ＮＭＯＳトランジスタＭ１はオフとなるので、スイッチ用ＰＭＯＳトランジスタＰＭ１のゲート電圧はＤＣ−ＤＣコンバータ３の出力電圧ＶＨとなる。
前記したように、出力電圧ＶＨは、ＩＣテスタ１からテスト端子ＴＯＵＴに印加される最大電圧以上に設定されているので、テスト端子ＴＯＵＴに電源電圧Ｖｄｄ以上の電圧が印加されても、スイッチ用ＰＭＯＳトランジスタＰＭ１はオフすることができる。
制御信号ＣＮＴ１がハイレベルの場合は、スイッチドライブ用ＮＭＯＳトランジスタＭ１はオンとなるので、スイッチ用ＮＭＯＳトランジスタＰＭ１のゲート電圧は０Ｖとなり、スイッチ用ＰＭＯＳトランジスタＰＭ１はオンとなる。
以上のように、スイッチ用ＰＭＯＳトランジスタＰＭ１のゲート電圧に印加する電圧を、ＩＣテスタ１からテスト端子ＴＯＵＴに印加される最大電圧以上に高くしたので、従来相補接続されていたＮＭＯＳトランジスタが無くても、オン／オフ制御が可能となった。
【００１８】
勿論、図１、図２で示した各スイッチ用ＭＯＳトランジスタを、図３に示すように、ＮＭＯＳトランジスタＮＭ１１とＰＭＯＳトランジスタＰＭ１１の相補接続した構成にし、インバータ１１の電源にもＤＣ−ＤＣコンバータ３の出力電圧ＶＨを用いて、ＰＭＯＳトランジスタＰＭ１１のゲート電圧にもＤＣ−ＤＣコンバータ３の出力電圧ＶＨが印加されるように構成してもよい。図３の構成にすることで、図１、図２のスイッチ回路よりオン時の抵抗を下げることができる。
なお、この場合のＤＣ−ＤＣコンバータ３の出力電圧ＶＨは、電源電圧ＶｄｄにＮＭＯＳトランジスタＮＭ１１のスレッショルド電圧ＶｔＨを加えた電圧か、ＩＣテスタ１からテスト端子ＴＯＵＴに印加される最大電圧のどちらか高い方の電圧以上とする。
【００１９】
以上のように本発明によれば、検査回路部２内の電気的情報を外部接続端子であるテスト端子ＴＯＵＴに選択的に出力するためのスイッチに用いるＮＭＯＳトランジスタ、もしくはＰＭＯＳトランジスタのゲートに印加する電圧を、検査回路部２内部のＤＣ−ＤＣコンバータ３によって、電源電圧Ｖｄｄより高い所定の電圧にすることで、テスト端子ＴＯＵＴに電源電圧Ｖｄｄ以上の電圧が印加されても、リークの無いスイッチングが可能となった。
また、今まで相補接続で行っていたスイッチ回路を、ＮＭＯＳトランジスタもしくはＰＭＯＳトランジスタ単独でも可能になったので、測定個所の多い半導体装置では、チップの小型化とコストダウンも可能となった。さらに、従来のように相補接続することで、スイッチ自体のオン抵抗を小さくできるようになったので、より高精度の検査か可能となった。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る半導体検査装置の構成図である。
【図２】本発明の第２の実施形態に係る半導体検査装置の構成図である。
【図３】本発明の半導体検査装置におけるスイッチ素子の回路図である。
【図４】従来のスイッチ回路の構成図である。
【符号の説明】
【００２１】
１  ＩＣテスタ、２  半導体装置の検査回路部、３  ＤＣ−ＤＣコンバータ、ＮＭ１〜ＮＭｎ  スイッチ用ＮＭＯＳトランジスタ、ＰＭ１、ＰＭｎ  スイッチ用ＰＭＯＳトランジスタ、Ｍ１〜Ｍｎ  スイッチドライブ用ＮＭＯＳトランジスタ
Ｒ１〜Ｒｎ  抵抗、１１、２１  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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