(57)【要約】【課題】簡便に電源電圧を識別可能として、安定的かつ高速で動作可能な小型の半導体メモリ装置及び記憶回路を提供する。【解決手段】異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した信号を用いての異なる電圧値の電源電圧でそれぞれ動作可能とした半導体メモリ装置及び記憶回路において、それぞれの電源電圧で動作するリングオシレータと、このリングオシレータの出力信号を保持する複数のフリップフロップと、これらのフリップフロップの出力信号から電源電圧の電圧値を識別する識別回路を設ける。【選択図】図１
2007042223.tif 000002
【特許請求の範囲】
【請求項１】
異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した前記信号を用いて前記の異なる電圧値の電源電圧でそれぞれ動作可能とした半導体メモリ装置において、
それぞれの前記電源電圧で動作するリングオシレータと、
このリングオシレータの出力信号を保持する複数のフリップフロップと、
これらのフリップフロップの出力信号から前記電源電圧の電圧値を識別する識別回路
を設けたことを特徴とする半導体メモリ装置。
【請求項２】
前記フリップフロップは、少なくとも使用する前記電源電圧の種類と同数だけ設けることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した前記信号を用いて前記の異なる電圧値の電源電圧でそれぞれ動作可能とした記憶回路において、
それぞれの前記電源電圧で動作するリングオシレータ回路と、
このリングオシレータ回路の出力信号を保持する複数のフリップフロップ回路と、
このフリップフロップ回路の出力信号から前記電源電圧の電圧値を識別する識別回路
を設けたことを特徴とする記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及び記憶回路に関するものであり、特に、半導体メモリ装置及び記憶回路を動作させる電源電圧として異なる電圧値の電源電圧に切替可能としている半導体メモリ装置及び記憶回路に関するものである。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータなどのように所要の記憶回路を備えた半導体メモリ装置を内蔵した携帯型の電子機器では、内蔵したバッテリーの電力消費を抑制するために半導体メモリ装置などの半導体装置の駆動電圧をより低電圧として動作させている一方で、高速動作の要求にも応えられるように目的に応じて電源電圧を異ならせて使用することが行われている。
【０００３】
すなわち、消費電力を少なくしたい場合にはできるだけ低い駆動電圧で半導体装置を動作させ、高速処理を必要とする場合には、できるだけ高い駆動電圧で半導体装置を動作させるように切り替え可能としている。
【０００４】
しかしながら、従来の半導体メモリ装置及びその記憶回路では、所定の電源電圧において最適に動作するようにあらかじめ調整して回路を構成しているので、この所定の電源電圧以外の電源電圧が供給された場合には、回路内に設けた素子の遅延量が変動するなどして最大動作周波数が低下したり、あるいは必要なタイミングの信号が生成できなくなって動作停止に陥ったりするおそれがあった。
【０００５】
すなわち、図５のグラフに示すように、半導体メモリ装置では、動作電圧である電源電圧と、最大動作周波数との間に相関関係を有しており、この相関関係を考慮して半導体メモリ装置の回路は構成されていた。
【０００６】
図５において、同一動作電圧で最大動作周波数が最も高いタイプ１の設定は、標準電源電圧±10％程度において動作保証をした場合のものである。この場合には、最も動作周波数が高い一方で、標準電源電圧より±10％を超えて低い電圧と高い電圧で動作せず、電源電圧が安定しない場合には誤動作を生じるおそれがある。
【０００７】
また、同一動作電圧で最大動作周波数が２番目に高いタイプ２の設定は、タイプ１よりも高電圧側の動作電圧において動作保証をした場合のものである。この場合では、半導体メモリ装置に設けたセンスアンプ回路のセンスアンプ活性化信号が十分なパルス幅を有するようにすることによって高電圧側の動作電圧での動作保証を可能としているものであり、そのために最大動作周波数を低くしている。
【０００８】
また、同一動作電圧で最大動作周波数が３番目に高いタイプ３の設定は、タイプ１よりも低電圧側の動作電圧において動作保証をした場合のものである。この場合では、低電圧側の動作電圧において、半導体メモリ装置におけるワード線信号が立ち上がってからセンスアンプ活性化信号が立ち上がるまでに時間を要するために、この時間を確保することにより動作保証をしているものであり、そのために最大動作周波数を低くしている。
【０００９】
また、同一動作電圧で最大動作周波数が最も低いタイプ４の設定は、タイプ２とタイプ３とを組み合わせた設定であって、低電圧から高電圧まで幅広い電源電圧で動作させにおいて動作保証することにより、最大動作周波数を最も低下させてしまっているものである。
【００１０】
このように、所望の特性を有するように構成した半導体メモリ装置に対して異なる電源電圧を供給しながら安定的に動作可能とするためには、動作周波数をあらかじめ低く設定しておく必要があり、その結果、処理速度の低下を招くこととなっていた。
【００１１】
そこで、半導体メモリ装置の記憶回路には、電源電圧に応じた所望の信号を生成する信号生成回路を設け、この信号生成回路で生成された信号を用いて動作することによって誤動作防止を図ることが行われている（例えば、特許文献１参照。）。
【００１２】
すなわち、図６に示すように、半導体メモリ装置100には、所望の波形としたカラムセレクト信号CL、プリチャージ信号PRE、センスアンプ活性化信号SAE、ライト／リードイネーブル信号WRE、ロウクロック信号ROWCKなどの内部信号を生成する信号生成回路110を設けている。
【００１３】
さらに、半導体メモリ装置100には、信号生成回路110から出力されたカラムセレクト信号CL、プリチャージ信号PRE、センスアンプ活性化信号SAE、ライト／リードイネーブル信号WREに基づいて動作するセンスアンプ回路120と、ロウクロック信号ROWCKに基づいてワード線信号WLを生成するロウデコード回路130と、複数の記憶素子で構成したメモリアレイ140とを設けている。なお、信号生成回路110には、カラムデコード回路の機能も設けている。
【００１４】
そして、半導体メモリ装置100は、外部から入力されたクロック信号CK、アドレス信号A、ライトイネーブル信号WEに基づいて、センスアンプ回路120に入力されたデータ入力信号Iをメモリアレイ140の所要のアドレスの記憶素子に書込可能としている。
【００１５】
また、メモリアレイ140から所要のデータを読み出す際には、半導体メモリ装置100は、入力されたアドレス信号Aに基づいてメモリアレイ140の所要の記憶素子に接続されたビット線を介してビット線信号BL/XBLとして電位差を検出し、センスアンプ回路120からデータ出力信号Ｏを出力することにより読出可能としている。図７に具体的なタイミングチャートを示す。
【００１６】
そして、半導体メモリ装置の信号生成回路110には、電源電圧の電圧値があらかじめ設定した基準の電圧値より低いかどうかを検知する検知回路150を接続し、信号生成回路110では、検知回路150から入力された検知情報に基づいて所望の信号を生成している。
【特許文献１】特開平１１−２９７０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記した検知回路では、基準となる電圧を生成するための基準電圧発生回路が必要となることによってコストが増大するという不具合があるとともに、回路面積が大きくなることによって半導体メモリ装置の小型化を阻害するという不具合があった。
【００１８】
本発明者は、より簡便に電源電圧が所定の電圧値であるかどうかを検出可能として検知回路の小型化を図り、安定的かつ高速で動作可能とした半導体メモリ装置及び記憶回路を提供すべく研究開発を行い、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１９】
すなわち、本発明の半導体メモリ装置では、異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した信号を用いて異なる電圧値の電源電圧でそれぞれ動作可能とした半導体メモリ装置において、それぞれの電源電圧で動作するリングオシレータと、このリングオシレータの出力信号を保持する複数のフリップフロップと、これらのフリップフロップの出力信号から電源電圧の電圧値を識別する識別回路を設けた。さらに、フリップフロップは、少なくとも使用する電源電圧の種類と同数だけ設けたことにも特徴を有するものである。
【００２０】
また、本発明の記憶回路では、異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した信号を用いての異なる電圧値の電源電圧でそれぞれ動作可能とした記憶回路において、それぞれの電源電圧で動作するリングオシレータ回路と、このリングオシレータ回路の出力信号を保持する複数のフリップフロップ回路と、このフリップフロップ回路の出力信号から電源電圧の電圧値を識別する識別回路を設けた。
【発明の効果】
【００２１】
請求項１記載の発明によれば、異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した信号を用いての異なる電圧値の電源電圧でそれぞれ動作可能とした半導体メモリ装置において、それぞれの電源電圧で動作するリングオシレータと、このリングオシレータの出力信号を保持する複数のフリップフロップと、これらのフリップフロップの出力信号から電源電圧の電圧値を識別する識別回路を設けたことによって、異なる電圧値の電源電圧の識別を極めて簡便に行うことができ、半導体メモリ装置の低コスト化が図れるだけでなく、半導体メモリ装置をより小型化することができる。特に、電源電圧ごとの違いを発振周波数として直接的に反映するリングオシレータを用いたことによって、電源電圧の識別精度を向上させることができる。
【００２２】
請求項２記載の発明によれば、請求項１記載の半導体メモリ装置において、フリップフロップを、少なくとも使用する電源電圧の種類と同数だけ設けたことによって、各電源電圧を確実に識別できる。
【００２３】
請求項３記載の発明によれば、異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した信号を用いての異なる電圧値の電源電圧でそれぞれ動作可能とした記憶回路において、それぞれの電源電圧で動作するリングオシレータ回路と、このリングオシレータ回路の出力信号を保持する複数のフリップフロップ回路と、このフリップフロップ回路の出力信号から電源電圧の電圧値を識別する識別回路を設けたことによって、異なる電圧値の電源電圧の識別を極めて簡便に行うことができ、低コストでより小型化され、しかも確実に動作する記憶回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体メモリ装置及び記憶回路は、異なる電圧値の電源電圧にそれぞれ対応させた信号を生成する信号生成回路を備え、この信号生成回路で生成した信号を用いての異なる電圧値の電源電圧でそれぞれ動作可能とした半導体メモリ装置であって、それぞれの電源電圧で動作するリングオシレータと、このリングオシレータの出力信号を保持する複数のフリップフロップと、これらのフリップフロップの出力信号から電源電圧の電圧値を識別する識別回路によって電源電圧の電圧値レベルを検知しているものである。
【００２５】
このように、リングオシレータとフリップフロップとを用いて電源電圧の電圧値レベルの識別をおこなうことにより、回路構成を簡潔とすることができ、低コスト化が図れるだけでなく半導体メモリ装置を小型化することができる。
【００２６】
特に、リングオシレータは電源電圧の大きさに比例して発振周波数が大きくなるので、この発振周波数の変動をフリップフロップを利用して検出することにより、電源電圧の識別精度を向上させることができる。
【００２７】
しかも、使用する電源電圧の種類に応じてフリップフロップの配設数を調整するだけでそれぞれの電源電圧を識別でき、極めてコンパクトな電源電圧の検知回路を構成できる。
【００２８】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は本実施形態の半導体メモリ装置10の概略を示したブロック図である。
【００２９】
本実施形態の半導体メモリ装置10は、所要の内部信号を生成する信号生成回路11と、この信号生成回路11で生成された信号に基づいて動作するセンスアンプ回路12と、同じく信号生成回路11で生成された信号に基づいて動作するロウデコード回路13と、複数の記憶素子で構成したメモリアレイ14とからなるメモリ部ｍを備えており、さらに、このメモリ部ｍを作動させている電源電圧の電圧値レベルを検知するための検知部15を備えている。
【００３０】
信号生成回路11は、外部から入力されたクロック信号CK、アドレス信号A、ライトイネーブル信号WEに基づいて、所望の波形としたカラムセレクト信号CL、プリチャージ信号PRE、センスアンプ活性化信号SAE、ライト／リードイネーブル信号WRE、ロウクロック信号ROWCKなどの内部信号を生成可能としている。なお、本実施形態の信号生成回路11には、カラムデコード回路の機能も設けている。
【００３１】
センスアンプ回路12は、信号生成回路11から入力されたカラムセレクト信号CL、プリチャージ信号PRE、センスアンプ活性化信号SAE、ライト／リードイネーブル信号WREに基づいて、入力されたデータ入力信号Iをメモリアレイ14の所要のアドレスの記憶素子に書込可能としており、さらに所要の記憶素子に記憶されたデータを読出してデータ出力信号Ｏとして出力可能としている。
【００３２】
ロウデコード回路13は、信号生成回路11から入力されたロウクロック信号ROWCKに基づいてワード線信号WLを生成している。
【００３３】
メモリアレイ14は、格子状に配置した複数の記憶素子で構成しており、本実施形態では、メモリアレイ14から所要のデータを読み出す際には、入力されたアドレス信号Aに基づいてメモリアレイ14の所要の記憶素子に接続されたビット線を介してビット線信号BL/XBLとして電位差を検出し、この電位差に基づくデータを読出している。
【００３４】
信号生成回路11には、クロック信号CK、アドレス信号A、ライトイネーブル信号WEだけでなく、検知部15で検知した電源電圧の電圧値レベルに基づくセレクタ信号Ｓを入力し、このセレクタ信号Ｓにも基づいてカラムセレクト信号CL、プリチャージ信号PRE、センスアンプ活性化信号SAE、ライト／リードイネーブル信号WRE、ロウクロック信号ROWCKなどの内部信号を生成している。
【００３５】
したがって、信号生成回路11で生成した内部信号は、電源電圧を反映した信号となっており、メモリ部ｍを正常に動作させることができる。
【００３６】
セレクタ信号Ｓを生成する検知部15は、リングオシレータで構成したリングオシレータ回路21と、このリングオシレータ回路21の出力信号を調整する分周回路22と、この分周回路22で調整されたリングオシレータ回路21の出力信号を保持する複数のフリップフロップで構成したフリップフロップ回路23と、このフリップフロップ回路23における各フリップフロップからの出力信号から電源電圧の電圧値レベルを識別してセレクタ信号Ｓを生成する識別回路としてのデコード回路24とで構成している。
【００３７】
リングオシレータ回路21は電源電圧に基づいて動作させており、このリングオシレータ回路21で生成された発振信号の周波数は、電源電圧が大きければ大きいほど大きくなる一方で、発振信号の波長は短くなっている。
【００３８】
分周回路22では、後段のフリップフロップ回路23で処理可能な信号に調整している。
【００３９】
フリップフロップ回路23は、複数のＤ−フリップフロップを数珠繋ぎ状に接続して、レジスタを構成している。本実施形態では、第１フリップフロップ23-1と、第２フリップフロップ23-2と、第３フリップフロップ23-3の３つのＤ−フリップフロップで構成している。
【００４０】
フリップフロップ回路23におけるＤ−フリップフロップの配設数は、少なくとも使用する電源電圧の種類と同数だけ設けておくことにより、電源電圧の電圧値レベルを識別することができる。
【００４１】
各フリップフロップ23-1,23-2,23-3のクロック入力端子には、フリップフロップ用クロック信号FFCKを入力している。フリップフロップ用クロック信号FFCKは、どの電源電圧においても同じ周期でなければならないため、ＰＬＬ回路より供給することが望ましい。
【００４２】
デコード回路24には、各フリップフロップ23-1,23-2,23-3の出力端子Ｑを接続して、各フリップフロップ23-1,23-2,23-3の出力信号からセレクタ信号Ｓを生成している。
【００４３】
このようにリングオシレータ回路21と複数のフリップフロップからなるフリップフロップ回路23を用いて電源電圧の電圧値レベルを識別することにより、比較的小規模な回路で異なる電圧値の電源電圧の識別を行うことができ、半導体メモリ装置10の低コスト化を図ることができるとともに、半導体メモリ装置10を小型化することができる。
【００４４】
上記した本実施形態では、検知部15を半導体メモリ装置10内に設けているが、リングオシレータ回路21と、フリップフロップ回路23と、識別回路であるデコード回路24を１つの半導体基板に設けて検知部15を１チップで構成し、この検知部15を外付けとしてもよい。
【００４５】
このように、検知部15を１チップ化した場合には、図２に示すように、複数のメモリ部ｍを１つの検知部15で制御でき、多数のメモリ部ｍを備えた半導体メモリ装置をより小型に形成できる。
【００４６】
最後に、図３に示すように、電源電圧を２段階に分けた場合の具体的な実施形態を詳説する。ここでは、電源電圧を２段階に分けているので、フリップフロップ回路23には第１フリップフロップ23-1と、第２フリップフロップ23-2の２つのフリップフロップを設ければよく、第１フリップフロップ23-1及び第２フリップフロップ23-2の出力信号が入力されるデコード回路はＮＡＮＤ回路25で構成している。図３において、図１と同一符号部分は同一の構成であることを示しており、重複する説明は省略する。
【００４７】
本実施形態では、動作保証電源電圧0.7V〜1.8Vにおいて、0.7V〜1.3Vと1.3V〜1.8Vの２段階で電源電圧の電圧値レベルを切り替えているものとする。
【００４８】
まず、メモリ部ｍの信号生成回路11では、第１の電圧値レベルである0.7V〜1.3Vにおいて最適な内部信号が選択されるようにするとともに、第２の電圧値レベルである1.3V〜1.8Vにおいて最適な内部信号が選択されるようにし、しかも、セレクタ信号Ｓにおいて”Low”が入力されることにより第１の電圧値レベルで選択される内部信号を出力するようにするとともに、セレクタ信号Ｓにおいて”High”が入力されることにより第２の電圧値レベルで選択される内部信号を出力するようにしている。
【００４９】
図４は、図３に示した半導体メモリ装置10'の検知部15の動作を示したタイミングチャートであって、本実施形態のように電源電圧を２段階に分けた場合は、電源電圧が変動するたびに２サイクルのフリップフロップ用クロック信号FFCKを各フリップフロップ23-1,23-2に入力するようにしている。
【００５０】
半導体メモリ装置10'を電源電圧1.8Vで動作させる場合について説明する。この場合、リングオシレータ回路21から出力される信号の周波数は大きくなっているので、フリップフロップ用クロック信号FFCKに基づいて第１フリップフロップ23-1に取り込んだ第１信号s1は”High”であり、第２フリップフロップ23-2に取り込んだ第２信号s2は”Low”となっている。ここで、図３中、s0は分周回路22の出力信号を示している。
【００５１】
この第１信号s1と第２信号s2はＮＡＮＤ回路25に入力され、ＮＡＮＤ回路25では”High”のセレクタ信号Ｓを出力することによって、メモリ部ｍの信号生成回路11は、第２の電圧値レベルである1.3V〜1.8Vにおいて最適な内部信号を出力するようにする。
【００５２】
一方、半導体メモリ装置10'を電源電圧1.0Vで動作させる場合には、リングオシレータ回路21から出力される信号の周波数は小さくなっているので、フリップフロップ用クロック信号FFCKに基づいて第１フリップフロップ23-1に取り込んだ第１信号s1は”High”であり、第２フリップフロップ23-2に取り込んだ第２信号s2も”High”となっている。
【００５３】
この第１信号s1と第２信号s2はＮＡＮＤ回路25に入力され、ＮＡＮＤ回路25では”Low”のセレクタ信号Ｓを出力することによって、メモリ部ｍの信号生成回路11は、第１の電圧値レベルである0.7V〜1.3Vにおいて最適な内部信号を出力するようにする。
【００５４】
電源電圧が変動した直後の２サイクル以外は、フリップフロップ用クロック信号FFCKは”Low”を入力し続けることで、各フリップフロップ23-1,23-2は格納されているデータを保持するようにしている。
【００５５】
したがって、セレクタ信号Ｓは、電源電圧が1.3V〜1.8Vの場合には”High”、電源電圧が0.7V〜1.3Vの場合には”Low”となり、あらかじめ設定したそれぞれの電圧で適正な内部信号が出力されて、半導体メモリ装置10'を正常に動作させるようにしている。
【００５６】
電源電圧を３段階の電圧域に分けた場合には、フリップフロップ回路23には３つのフリップフロップを設け、フリップフロップ用クロック信号FFCKは３サイクルとすればよい。また、セレクタ信号Ｓを生成するデコード回路24では、３つのフリップフロップのうちのいずれか２つのフリップフロップの出力信号が入力されるＮＡＮＤ回路を２つ設けて、この２つのＮＡＮＤ回路の出力信号をセレクタ信号Ｓとし、ＮＡＮＤ回路の出力信号の組み合わせによって、３つの電源電圧を識別するようにすればよい。
【００５７】
電源電圧を３段階以上の電圧域に分ける場合にも、同様にして容易に多段階化することができる。
【図面の簡単な説明】
【００５８】
【図１】本実施形態の半導体メモリ装置のブロック図である。
【図２】他の実施形態の半導体メモリ装置のブロック図である。
【図３】他の実施形態の半導体メモリ装置のブロック図である。
【図４】図３に示した半導体メモリ装置のタイミングチャートである。
【図５】動作電圧と最大動作周波数との関係を示した動作電圧−最大動作周波数相関図である。
【図６】従来の半導体メモリ装置のブロック図である。
【図７】図６に示した半導体メモリ装置のタイミングチャートである。
【符号の説明】
【００５９】
ｍ  メモリ部
10  半導体メモリ装置
11  信号生成回路
12  センスアンプ回路
13  ロウデコード回路
14  メモリアレイ
15  検知部
21  リングオシレータ回路
22  ドライバ回路
23  フリップフロップ回路
24  デコード回路
【図１】
2007042223.tif 000003
【図２】
2007042223.tif 000004
【図３】
2007042223.tif 000005
【図４】
2007042223.tif 000006
【図５】
2007042223.tif 000007
【図６】
2007042223.tif 000008
【図７】
2007042223.tif 000009