(57)【要約】【課題】  書き換え速度を向上し、閾値電圧等のメモリセルの記憶状態に対応した物理量の分布を最適化可能な不揮発性半導体記憶装置及びその書き換え方法を提供する。【解決手段】  メモリセルアレイの中から書き換え対象として選択された選択メモリセルに対して、１または複数の印加回数で、パルス印加回毎に設定されたパルス幅Ｗ（ｉ）の書き換えパルスを印加し、各パルス印加回のパルス幅Ｗ（ｉ）が、メモリセルアレイの書き換え特性に応じて予め個体別に設定された初回パルス幅Ｔ１と総パルス印加時間Ｔｔと総パルス印加回数Ｎに基づいて、２回目から総パルス印加回数Ｎに至るまでの各パルス印加回における累積パルス幅Ｐ（ｉ）の１回前の累積パルス幅Ｐ（ｉ−１）からの累積パルス幅変化率が一定であり、初回から総パルス印加回数Ｎに至るまでの各パルス印加回のパルス幅Ｗ（ｉ）の合計が総パルス印加時間Ｔｔとなるように設定されている。【選択図】        図３
2007042224.tif 000002
【特許請求の範囲】
【請求項１】
電気的なパルス印加によって記憶状態が変化してデータの書き換えが可能な不揮発性メモリセルを複数配列したメモリセルアレイを備えた不揮発性半導体記憶装置の書き換え方法であって、
前記メモリセルアレイの中から書き換え対象として選択された１または複数の選択メモリセルの夫々に対して、１または複数の印加回数で、パルス印加回毎に設定されたパルス幅の書き換えパルスを印加し、
各パルス印加回の前記パルス幅が、前記メモリセルアレイの書き換え特性に応じて予め個体別に設定された初回パルス幅と総パルス印加時間と総パルス印加回数に基づいて、２回目から前記総パルス印加回数に至るまでの各パルス印加回における累積パルス幅の１回前の累積パルス幅からの累積パルス幅変化率が一定であり、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の合計が前記総パルス印加時間となるように設定されていることを特徴とする不揮発性半導体記憶装置の書き換え方法。
【請求項２】
前記初回パルス幅が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間に設定され、前記総パルス印加時間が、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間に設定されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項３】
前記初回パルス幅をＴ１、前記総パルス印加時間をＴｔ、前記総パルス印加回数をＮ、Ａ＝（ｌｏｇＴ１Ｔｔ−１）／（Ｎ−１）とした場合に、２回目以降の各パルス印加回における前記累積パルス幅変化率がＴ１Ａで与えられることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項４】
前記総パルス印加回数が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間、及び、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間の夫々の変動に拘わらず、２回目以降の各パルス印加回における前記累積パルス幅変化率が一定の変動範囲内に収まるように決定されることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項５】
初回から前記総パルス印加回数に至るまでの各パルス印加回における前記書き換えパルスの印加時に、前記各パルス印加回に応じて予め設定されたパルス幅が使用されることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項６】
前記初回パルス幅と前記累積パルス幅変化率が予め設定され、２回目以降の各パルス印加回における前記書き換えパルスの印加時に、予め設定された前記初回パルス幅と前記累積パルス幅変化率に基づいて、各パルス印加回に応じた前記パルス幅が都度設定されることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置の書き換え方法。
【請求項７】
電気的なパルス印加によって記憶状態が変化してデータの書き換えが可能な不揮発性メモリセルを複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルアレイの中から書き換え対象として選択された１または複数の選択メモリセルの夫々に対して、１または複数の印加回数で、パルス印加回毎に設定されたパルス幅の書き換えパルスを印加するパルス印加手段と、
前記書き換えパルスの印加を所定の書き換えアルゴリズムに基づいて制御する書き換え制御手段と、を備えてなり、
各パルス印加回の前記パルス幅が、前記メモリセルアレイの書き換え特性に応じて予め個体別に設定された初回パルス幅と総パルス印加時間と総パルス印加回数に基づいて、２回目から前記総パルス印加回数に至るまでの各パルス印加回における累積パルス幅の１回前の累積パルス幅からの累積パルス幅変化率が一定であり、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の合計が前記総パルス印加時間となるように設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記初回パルス幅が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間に設定され、前記総パルス印加時間が、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間に設定されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記初回パルス幅をＴ１、前記総パルス印加時間をＴｔ、前記総パルス印加回数をＮ、Ａ＝（ｌｏｇＴ１Ｔｔ−１）／（Ｎ−１）とした場合に、２回目以降の各パルス印加回における前記累積パルス幅変化率がＴ１Ａで与えられることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記総パルス印加回数が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間、及び、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間の夫々の変動に拘わらず、２回目以降の各パルス印加回における前記累積パルス幅変化率が一定の変動範囲内に収まるように決定されることを特徴とする請求項７〜９の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の値を、予め記憶するパルス属性記憶装置を、更に備えていることを特徴とする請求項７〜１０の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記初回パルス幅と前記累積パルス幅変化率の各値を、予め記憶するパルス属性記憶装置を、更に備えていることを特徴とする請求項７〜１０の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記パルス属性記憶装置を奇数組重複して備え、
重複する前記パルス属性記憶装置から夫々出力される出力データに対して多数決論理演算を施す多数決回路を備えることを特徴とする請求項１１または１２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的なパルス印加によって記憶状態が変化してデータの書き換えが可能な不揮発性メモリセルを複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置及びその書き換え方法に関し、より詳細には、所定の書き換えアルゴリズムに基づいて１または複数回に亘って不揮発性メモリセルに書き換えパルスの印加を行う不揮発性半導体記憶装置及びその書き換え方法に関する。
【背景技術】
【０００２】
図１に、従来のフラッシュメモリ等の不揮発性半導体記憶装置における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示す。不揮発性メモリセルは、行方向及び列方向に夫々複数がマトリクス上に配列してメモリセルアレイ１０７を構成し、同一行のメモリセルは夫々共通のワード線に接続し、同一列のメモリセルは夫々共通のビット線に接続している。メモリセルアレイ１０７中のメモリセルを行単位で選択する行デコーダ１０５が、メモリセルアレイ１０７の行方向の端部に配置され、各ワード線に接続している。また、メモリセルアレイ１０７中のメモリセルを列単位で選択する列デコーダ１０６が、メモリセルアレイ１０７の列方向の端部に配置され、各ビット線に接続している。行デコーダ１０５と列デコーダ１０６には、書き換え動作中に選択されたワード線及びビット線に印加するための高電圧を選択的に供給する高電圧スイッチ回路１０３，１０４が各別に接続している。高電圧スイッチ回路１０３，１０４の高電圧供給動作は、書き換え動作に要する一連の処理手順を制御する書き換え動作制御エンジン１０２から出力される書き換え制御信号１０８，１０９によって制御される。書き換え動作制御エンジン１０２による一連の処理手順の制御は、不揮発性半導体記憶装置内に予め固定されたパルス印加アルゴリズム１０１に応じて、書き換え動作に必要なタイミングとパルス幅の書き換えパルスを、書き換え制御信号１０８，１０９に夫々出力し、これらの制御信号が高電圧スイッチ回路１０３，１０４によって、書き換え動作に必要な電圧に変換されてメモリセルアレイ１０７中の書き換え対象のメモリセルに印加される。
【０００３】
尚、不揮発性メモリセルがフローティングゲート構造のフラッシュメモリの場合では、書き換え動作としては、フローティングゲート中に電子を注入してメモリセルトランジスタの閾値電圧を高くする書き込み動作と、逆にフローティングゲート中に電子を放出させてメモリセルトランジスタの閾値電圧を低くする消去動作の２種類の書き換え動作が存在し、各メモリセルの記憶状態は、フローティングゲート中の電子蓄積量の多寡、つまり、メモリセルトランジスタの閾値電圧の高低によって定まる。
【０００４】
【特許文献１】特開平７−７３６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の不揮発性半導体記憶装置では、書き換えパルスのパルス幅（パルス印加１回当たりのパルス印加時間）は、パルス印加アルゴリズムにより予め設定されており、印加アルゴリズムを変更することでしかパルス幅は変更できなかった。従来、書き換えパルスのパルス幅を印加回数の増加とともに長くするパルス印加方法が知られている。しかしながら、各回のパルス幅はパルス印加アルゴリズムで設定された値に固定されているため、書き換えパルスはその印加回数に応じたパルス幅でしか印加できなかった。
【０００６】
不揮発性半導体記憶装置は、周辺回路やメモリセルアレイを含めて同じ回路構成のものが大量生産されるため、パルス印加アルゴリズムもメモリセルアレイ中のメモリセルの書き換え特性のバラツキを予め考慮した一定のものが使用されるのが一般的であるため、書き換えパルスの印加回数に応じてそのパルス幅を可変とするも、個々の不揮発性半導体記憶装置では、同じ印加回数に対しては同じパルス幅で書き換えパルスの印加が行われることになる。ここで、メモリセルが所定の閾値電圧状態から所望の閾値電圧状態へと書き換わるまでに要する総パルス印加時間は、メモリセルアレイ中においてメモリセル毎に一様ではなくバラツキが生じる。従って、初回に印加される書き換えパルスのパルス幅が一様に固定されていると、或る不揮発性半導体記憶装置における総パルス印加時間が最短のメモリセルに対して、当該パルス幅が短過ぎると、当該最短メモリセルが正常に書き換わるのに、複数回のパルス印加を要する場合が生じる。一般に、書き換えパルスの印加毎にメモリセルの記憶状態が所望の書き換え後の記憶状態に至っているかの検証動作が行われるため、複数回のパルス印加を要することで、その検証動作が余分に生じ、トータルでの書き換え時間が遅くなる。逆に、或る不揮発性半導体記憶装置における総パルス印加時間が最長のメモリセルに対しては、最後に印加した書き換えパルスのパルス幅が長過ぎる場合に、過剰な書き換え状態（過書き込みまたは過消去の状態）となる。かかる事態は、不揮発性半導体記憶装置のチップ毎に、メモリセルアレイ内での特性バラツキに違いがあるにも拘わらず、当該装置毎の属性変化に応じて印加する書き換えパルスのパルス幅が変更できないことに起因する。
【０００７】
以上を纏めると、上記従来の不揮発性半導体記憶装置では、メモリセル特性のチップ内バラツキや、ウェハ面内バラツキがあった場合、パルス幅が印加アルゴリズム中で変更できないため、そのチップに最適な書き換えパルスを印加ができないという問題があり、その結果、検証動作の無駄や、過剰な書き換えが生じることで、書き換え速度が不必要に低下し、また、書き込み状態や消去状態でのメモリセルの閾値電圧分布が不必要に拡大するという問題が生じる。
【０００８】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、書き換え速度を向上し、書き込み状態や消去状態でのメモリセルの閾値電圧分布等の記憶状態に対応した物理量の分布を最適化可能な不揮発性半導体記憶装置及びその書き換え方法を提供する点にある。
【課題を解決するための手段】
【０００９】
本発明に係る不揮発性半導体記憶装置の書き換え方法は、電気的なパルス印加によって記憶状態が変化してデータの書き換えが可能な不揮発性メモリセルを複数配列したメモリセルアレイを備えた不揮発性半導体記憶装置の書き換え方法であって、前記メモリセルアレイの中から書き換え対象として選択された１または複数の選択メモリセルの夫々に対して、１または複数の印加回数で、パルス印加回毎に設定されたパルス幅の書き換えパルスを印加し、各パルス印加回の前記パルス幅が、前記メモリセルアレイの書き換え特性に応じて予め個体別に設定された初回パルス幅と総パルス印加時間と総パルス印加回数に基づいて、２回目から前記総パルス印加回数に至るまでの各パルス印加回における累積パルス幅の１回前の累積パルス幅からの累積パルス幅変化率が一定であり、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の合計が前記総パルス印加時間となるように設定されていることを特徴とする。
【００１０】
上記特徴の書き換え方法によれば、不揮発性半導体記憶装置のチップ（個体）毎に、初回パルス幅と総パルス印加時間と総パルス印加回数が、各チップのメモリセルアレイの書き換え特性に応じて個体別に設定され、その初回パルス幅と総パルス印加時間と総パルス印加回数に基づいて各パルス印加回のパルス幅が設定されているため、メモリセルアレイ中の書き換え時間が最短のメモリセルに対しては、例えば、１回の印加で書き換えを終了させることが可能となり、それ以外のメモリセルに対しては、２回目以降の各パルス印加での記憶状態の変化幅をそのチップに最適な一定の刻み幅とすることができ、過剰な書き換え状態となるのを防止できる。この結果、チップ単位で不揮発性半導体記憶装置の書き換え動作の最適化が図れ、書き換え速度の向上、及び、書き込み状態や消去状態でのメモリセルの閾値電圧分布等の記憶状態に対応した物理量の分布の最適化が可能となる。
【００１１】
更に好ましくは、上記特徴の書き換え方法は、前記初回パルス幅が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間に設定され、前記総パルス印加時間が、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間に設定されている。
【００１２】
これにより、メモリセルアレイ中の書き換え時間が最短のメモリセルに対して１回の印加で書き換えを終了させること、及び、メモリセルアレイ中の書き換え時間が最長のメモリセルに対して、過剰な書き換え状態となるのを防止して総パルス印加回数の印加で書き換えを終了させることが、具体的に可能となる。
【００１３】
更に好ましくは、上記特徴の書き換え方法は、前記初回パルス幅をＴ１、前記総パルス印加時間をＴｔ、前記総パルス印加回数をＮ、Ａ＝（ｌｏｇＴ１Ｔｔ−１）／（Ｎ−１）とした場合に、２回目以降の各パルス印加回における前記累積パルス幅変化率がＴ１Ａで与えられる。
【００１４】
これにより、各パルス印加回の前記パルス幅が、２回目以降の各パルス印加回における１回前のパルス印加回からの累積パルス幅変化率が一定であり、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の合計が前記総パルス印加時間となるように設定され、上記特徴の書き換え方法の作用効果を具体的に奏することができる。
【００１５】
更に好ましくは、上記特徴の書き換え方法は、前記総パルス印加回数が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間、及び、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間の夫々の変動に拘わらず、２回目以降の各パルス印加回における前記累積パルス幅変化率が一定の変動範囲内に収まるように決定される。
【００１６】
これにより、フラッシュメモリ等の複数回に分割して書き換えパルスを印加した場合に、各パルス印加回での累積パルス幅が指数関数的に増加していくと、メモリセルの記憶状態に対応した物理量である閾値電圧が一定の変化幅で変化するメモリセル特性に対して、当該変化幅を、チップ毎のメモリセルアレイの書き換え特性のバラツキに拘わらず一定の変動範囲内に収めることができる。この結果、書き換えパルスの印加毎の当該物理値の変化が、極端に小さくなるのを回避でき、不必要にパルス印加回数が増大せずに書き換え速度の低下を防止できる。更に、当該物理値の変化が極端に大きくなるのを回避でき、１回のパルス印加により過剰な書き換え状態となるのを防止できる。
【００１７】
更に、上記特徴の書き換え方法は、初回から前記総パルス印加回数に至るまでの各パルス印加回における前記書き換えパルスの印加時に、前記各パルス印加回に応じて予め設定されたパルス幅が使用されることが好ましい。
【００１８】
これにより、チップ毎に最適化された各パルス印加回に応じたパルス幅を、書き換えパルスの印加時に都度設定することなく、上記特徴の書き換え方法の作用効果を具体的に奏することができる。
【００１９】
或いは、上記に代えて、上記特徴の書き換え方法は、前記初回パルス幅と前記累積パルス幅変化率が予め設定され、２回目以降の各パルス印加回における前記書き換えパルスの印加時に、予め設定された前記初回パルス幅と前記累積パルス幅変化率に基づいて、各パルス印加回に応じた前記パルス幅が都度設定されることが好ましい。
【００２０】
これにより、初回パルス幅と累積パルス幅変化率だけを予め設定するだけで、書き換えパルスの印加時に都度、チップ毎に最適化された各パルス印加回に応じたパルス幅を設定でき、上記特徴の書き換え方法の作用効果を具体的に奏することができる。
【００２１】
本発明に係る不揮発性半導体記憶装置は、電気的なパルス印加によって記憶状態が変化してデータの書き換えが可能な不揮発性メモリセルを複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、前記メモリセルアレイの中から書き換え対象として選択された１または複数の選択メモリセルの夫々に対して、１または複数の印加回数で、パルス印加回毎に設定されたパルス幅の書き換えパルスを印加するパルス印加手段と、前記書き換えパルスの印加を所定の書き換えアルゴリズムに基づいて制御する書き換え制御手段と、を備えてなり、各パルス印加回の前記パルス幅が、前記メモリセルアレイの書き換え特性に応じて予め個体別に設定された初回パルス幅と総パルス印加時間と総パルス印加回数に基づいて、２回目から前記総パルス印加回数に至るまでの各パルス印加回における累積パルス幅の１回前の累積パルス幅からの累積パルス幅変化率が一定であり、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の合計が前記総パルス印加時間となるように設定されていることを特徴とする。
【００２２】
上記特徴の不揮発性半導体記憶装置によれば、不揮発性半導体記憶装置のチップ（個体）毎に、初回パルス幅と総パルス印加時間と総パルス印加回数が、各チップのメモリセルアレイの書き換え特性に応じて個体別に設定され、その初回パルス幅と総パルス印加時間と総パルス印加回数に基づいて各パルス印加回のパルス幅が設定されているため、書き換え制御手段は、メモリセルアレイ中の書き換え時間が最短のメモリセルに対しては、例えば、パルス印加手段による１回の印加で書き換えを終了させることが可能となり、それ以外のメモリセルに対しては、パルス印加手段による２回目以降の各パルス印加での記憶状態の変化幅をそのチップに最適な一定の刻み幅とすることができ、過剰な書き換え状態となるのを防止できる。この結果、チップ単位で不揮発性半導体記憶装置の書き換え動作の最適化が図れ、書き換え速度の向上、及び、書き込み状態や消去状態でのメモリセルの閾値電圧分布等の記憶状態に対応した物理量の分布の最適化が可能となる。
【００２３】
更に好ましくは、上記特徴の不揮発性半導体記憶装置は、前記初回パルス幅が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間に設定され、前記総パルス印加時間が、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間に設定されている。
【００２４】
これにより、メモリセルアレイ中の書き換え時間が最短のメモリセルに対して１回の印加で書き換えを終了させること、及び、メモリセルアレイ中の書き換え時間が最長のメモリセルに対して、過剰な書き換え状態となるのを防止して総パルス印加回数の印加で書き換えを終了させることが、具体的に可能となる。
【００２５】
更に好ましくは、上記特徴の不揮発性半導体記憶装置は、前記初回パルス幅をＴ１、前記総パルス印加時間をＴｔ、前記総パルス印加回数をＮ、Ａ＝（ｌｏｇＴ１Ｔｔ−１）／（Ｎ−１）とした場合に、２回目以降の各パルス印加回における前記累積パルス幅変化率がＴ１Ａで与えられる。
【００２６】
これにより、各パルス印加回の前記パルス幅が、２回目以降の各パルス印加回における１回前のパルス印加回からの累積パルス幅変化率が一定であり、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の合計が前記総パルス印加時間となるように設定され、上記特徴の不揮発性半導体記憶装置の作用効果を具体的に奏することができる。
【００２７】
更に好ましくは、上記特徴の不揮発性半導体記憶装置は、前記総パルス印加回数が、前記メモリセルアレイ中の書き換え時間が最短の前記メモリセルの当該書き換え時間、及び、前記メモリセルアレイ中の書き換え時間が最長の前記メモリセルの当該書き換え時間の夫々の変動に拘わらず、２回目以降の各パルス印加回における前記累積パルス幅変化率が一定の変動範囲内に収まるように決定される。
【００２８】
これにより、フラッシュメモリ等の複数回に分割して書き換えパルスを印加した場合に、各パルス印加回での累積パルス幅が指数関数的に増加していくと、メモリセルの記憶状態に対応した物理量である閾値電圧が一定の変化幅で変化するメモリセル特性に対して、当該変化幅を、チップ毎のメモリセルアレイの書き換え特性のバラツキに拘わらず一定の変動範囲内に収めることができる。この結果、書き換えパルスの印加毎の当該物理値の変化が、極端に小さくなるのを回避でき、不必要にパルス印加回数が増大せずに書き換え速度の低下を防止できる。更に、当該物理値の変化が極端に大きくなるのを回避でき、１回のパルス印加により過剰な書き換え状態となるのを防止できる。
【００２９】
更に好ましくは、上記特徴の不揮発性半導体記憶装置は、初回から前記総パルス印加回数に至るまでの各パルス印加回の前記パルス幅の値を、予め記憶するパルス属性記憶装置を、更に備えている。
【００３０】
これにより、チップ毎に最適化された各パルス印加回に応じたパルス幅を、書き換えパルスの印加時に都度設定することなく、パルス属性記憶装置に記憶されたパルス幅を使用でき、上記特徴の不揮発性半導体記憶装置の作用効果を具体的に奏することができる。
【００３１】
或いは、上記パルス属性記憶装置に代えて、上記特徴の不揮発性半導体記憶装置は、前記初回パルス幅と前記累積パルス幅変化率の各値を、予め記憶するパルス属性記憶装置を、更に備えている。
【００３２】
これにより、初回パルス幅と累積パルス幅変化率だけを予め設定してパルス属性記憶装置に記憶するだけで、書き換えパルスの印加時に都度、チップ毎に最適化された各パルス印加回に応じたパルス幅を設定でき、上記特徴の不揮発性半導体記憶装置の作用効果を具体的に奏することができる。
【００３３】
更に好ましくは、上記特徴の不揮発性半導体記憶装置は、前記パルス属性記憶装置を奇数組重複して備え、重複する前記パルス属性記憶装置から夫々出力される出力データに対して多数決論理演算を施す多数決回路を備える。
【００３４】
これにより、重複して設けられたパルス属性記憶装置に初回パルス幅等のデータを重複して記憶しておくことにより、当該データの一部が、パルス属性記憶装置の劣化等によって喪失しても、喪失したデータと同じデータが、重複して設けられた他のパルス属性記憶装置に記憶されているため、多数決回路による多数決論理演算によって、正しいデータを復元でき、各パルス印加回に応じた正確なパルス幅による書き換えパルスの印加が可能となり、書き換え動作の信頼性を大幅に向上できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る不揮発性半導体記憶装置及びその書き換え方法（以下、夫々を適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。尚、以下の実施形態では、フローティングゲート構造のフラッシュメモリセルを備えた不揮発性半導体記憶装置の書き換え動作について説明するが、本発明装置及び本発明方法は、個々のメモリセルの書き換えに要する時間の長短によって書き換えパルスの印加回数が可変となる書き換えアルゴリズムを使用する不揮発性半導体記憶装置一般に適用可能なものであり、フラッシュメモリに限定されるものではない。また、以下では、書き換え動作として、メモリセルの閾値電圧を低レベルから高レベルに遷移させる書き込み動作を想定して説明するが、逆に、メモリセルの閾値電圧を高レベルから低レベルに遷移させる消去動作についても同様である。
【００３６】
〈第１実施形態〉
図２に、本発明装置の第１実施形態における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示す。尚、図１に示す従来の不揮発性半導体記憶装置における書き換えパルス印加回路系の概略の回路構成に示す構成要素と同じものには同じ符号を付して説明する。
【００３７】
不揮発性メモリセルは、行方向及び列方向に夫々複数がマトリクス上に配列してメモリセルアレイ１０７を構成し、同一行のメモリセルは、各制御ゲートが夫々共通のワード線に接続し、同一列のメモリセルは、各ドレイン電極が夫々共通のビット線に接続している。各メモリセルのソース電極は、所定のブロック単位で共通のソース線に接続している。メモリセルアレイ１０７中のメモリセルを行単位で選択する行デコーダ１０５が、メモリセルアレイ１０７の行方向の端部に配置され、各ワード線に接続している。また、メモリセルアレイ１０７中のメモリセルを列単位で選択する列デコーダ１０６が、メモリセルアレイ１０７の列方向の端部に配置され、各ビット線の接続している。行デコーダ１０５と列デコーダ１０６には、書き換え動作中に選択されたワード線及びビット線に印加するための高電圧を選択的に供給する高電圧スイッチ回路１０３，１０４が各別に接続している。高電圧スイッチ回路１０３，１０４の高電圧供給動作は、書き換え動作に要する一連の処理手順を制御する書き換え動作制御エンジン１０２（書き換え制御手段に相当）から出力される書き換え制御信号１０８，１０９によって制御される。書き換え動作制御エンジン１０２による一連の処理手順の制御により、本発明装置内に予め固定されたパルス印加アルゴリズム１０１に応じて、書き換え動作に必要なタイミングとパルス幅の書き換えパルスを、書き換え制御信号１０８，１０９に夫々出力し、これらの制御信号が高電圧スイッチ回路１０３，１０４によって、書き換え動作に必要な電圧に変換されてメモリセルアレイ１０７中の書き換え対象のメモリセルに印加される。
【００３８】
本実施形態では、書き換えパルスのパルス幅（パルス印加１回当たりのパルス印加時間）は、そのパルス印加回に応じた本発明装置に特化して最適化されたパルス幅がパルス属性記憶装置１１０に予め記憶されており、印加回毎に当該パルス幅をパルス属性記憶装置１１０から読み出して、書き換え制御信号１０８，１０９の一部として利用する。ここで、パルス印加回とは、メモリセルアレイ１０７中のメモリセル毎に書き換え完了に至るまでに必要な書き換えパルスの総印加時間の長短に差があるため、メモリセルの特性に合わせて総パルス印加時間の長短をパルス印加回数で調整する場合において、同じメモリセルに印加される書き換えパルスが何回目の印加になるか示す。
【００３９】
本実施形態では、パルス属性記憶装置１１０は、メモリセルアレイ１０７中のメモリセルと同じ不揮発性のメモリセルで構成されており、記憶されている各パルス印加回に応じたパルス幅は、不揮発的に記憶されている。
【００４０】
本実施形態では、書き換え動作として書き込み動作を想定しているので、本発明方法による書き込み動作時には、書き込み対象の選択メモリセルは、行デコーダ１０５と列デコーダ１０６によって夫々選択され、列デコーダ１０６によって選択された選択メモリセルに接続する選択ビット線に、書き換え制御信号１０９で指定された電圧レベルの書き込み電圧を、高電圧スイッチ回路１０４を介して印加すると同時に、行デコーダ１０５によって選択された選択メモリセルに接続する選択ワード線に、書き換え制御信号１０８で指定された電圧レベルとパルス幅の書き込み電圧パルスを、高電圧スイッチ回路１０３を介して印加する。従って、本実施形態では、選択メモリセルのドレイン電極に選択ビット線を介して書き込み電圧が印加され、選択メモリセルの制御ゲートに選択ワード線を介して書き込み電圧パルスが印加されるため、選択メモリセルに書き換えパルスをパルス印加回毎に設定されたパルス幅で印加するパルス印加手段は、高電圧スイッチ回路１０３及び行デコーダ１０５を備えて構成される。尚、選択ワード線と選択ビット線の両方にパルス状に電圧印加される場合を両方の電圧パルスのパルス幅の重畳部分で実際の書き込みパルス幅が規定される。
【００４１】
次に、パルス属性記憶装置１１０に記憶する各パルス印加回に応じた本発明装置に特化して最適化されたパルス幅の決定方法について説明する。
【００４２】
本発明方法では、各印加回のパルス幅は、初回パルス幅Ｔ１と総パルス印加時間Ｔｔと総パルス印加回数Ｎから計算によって求められる。初回パルス幅Ｔ１と総パルス印加時間Ｔｔは、例えばウェハテスト時の、メモリセルアレイ１０７中のメモリセル毎に異なる書き換え時間の測定データに基づいて決定され、更に、総パルス印加回数Ｎは、初回パルス幅Ｔ１と総パルス印加時間Ｔｔに基づいて決定される。図３に、本発明方法における上記パルス幅の決定方法の処理手順を示す。
【００４３】
先ず、適度なパルス幅の書き換えパルスを所望の閾値電圧に到達していない全てのメモリセルに印加し、その後、各メモリセルの閾値電圧を測定する（Ｓ３０１）。書き換え動作が書き込み動作の場合、メモリセルアレイ１０７中の全メモリセルを消去状態にして当該動作を開始する。次に、目標とする閾値電圧に到達した書き換えメモリセルがあるか否かを確認し（Ｓ３０２）、書き換えメモリセルが少なくとも１つ現れるまで、目標とする閾値電圧に到達していない未書き換えメモリセルに、適度なパルス幅の書き換えパルスを印加し、各メモリセルの閾値電圧を測定するステップＳ３０１を繰り返す。ステップＳ３０１では、印加した書き換えパルスのパルス幅を都度加算して、累積パルス幅Ｐを計算する。
【００４４】
ステップＳ３０２で、書き換えメモリセルが確認できた場合は、その書き換えメモリセルが最初に確認できた第１書き換えメモリセル（つまり、書き換え時間がメモリセルアレイ中で最短のメモリセル）であるか否かの判定を行い（Ｓ３０３）、第１書き換えメモリセルである場合は、その時点での累積パルス幅Ｐを初回パルス幅Ｔ１としてテスタに記憶する（Ｓ３０４）。引き続き、全てのメモリセルが書き換えメモリセルとなったか否かの判定を行う（Ｓ３０５）。また、全てのメモリセルが書き換えメモリセルとなるまで、ステップＳ３０１〜Ｓ３０５を繰り返し、全てのメモリセルが書き換えメモリセルとなった時点で、書き換えシーケンス（Ｓ３０１〜Ｓ３０５）を終了して、その時点の累積パルス幅Ｐを総パルス印加時間Ｔｔとしてテスタに記憶する（Ｓ３０６）。
【００４５】
上記要領で、パルス印加の都度に累積パルス幅Ｐをテスタに記憶しておけば、最初に所望の閾値電圧Ｖｔに到達したメモリセルの累積パルス幅Ｔ１によって初回パルス幅が、最後に所望の閾値電圧に到達したメモリセルの累積パルス幅Ｔｔによって総パルス印加時間が、夫々与えられる。
【００４６】
図４に、最初に目標の閾値電圧Ｖｔに到達したメモリセル、即ち書き換え時間が最短のメモリセルの累積パルス幅の推移と閾値電圧の変化の関係（曲線α）と、最後に目標の閾値電圧Ｖｔに到達したメモリセル、即ち書き換え時間が最長のメモリセルの累積パルス幅の推移と閾値電圧の変化の関係（曲線β）を、夫々模式的に示す。横軸は累積パルス幅を対数表示している。曲線α上で、目標の閾値電圧Ｖｔを最初に超えた累積パルス幅が初回パルス幅Ｔ１となり、曲線β上で、目標の閾値電圧Ｖｔを最初に超えた累積パルス幅が総パルス印加時間Ｔｔとなる。
【００４７】
フラッシュメモリセルは、図４に模式的に示すように、書き換えパルスの累積パルス幅が指数関数的に増加していくことで、書き換えパルス印加毎の閾値電圧の変化量が一定になることが知られている。従って、本発明方法においても、累積パルス幅Ｐが、初回パルス幅Ｔ１から総パルス印加時間Ｔｔに至るまでの２回目以降の各パルス印加回での累積パルス幅Ｐが指数関数的に増加するように、２回目から総パルス印加回数Ｎまでに印加されるパルス幅の合計値、つまり、総パルス印加時間Ｔｔと初回パルス幅Ｔ１の差を、各パルス印加回のパルス幅に分割し、分割された各パルス幅で書き換えパルスを印加する。具体的には、上記指数関数を、初回パルス幅Ｔ１を底として表現すると、総パルス印加回数Ｎまで書き換えパルスを印加する場合、ｉ回目（ｉ＝１〜Ｎ）の印加回における累積パルス幅Ｐ（ｉ）は、下記の数１で与えられる。尚、数１の導出については後述する。
【００４８】
（数１）
Ｐ（ｉ）＝Ｔ１｛１＋（ｉ−１）×Ａ｝
Ａ＝（ｌｏｇＴ１Ｔｔ−１）／（Ｎ−１）
【００４９】
上記数１のように、累積パルス幅Ｐ（ｉ）を規定することで、初回の累積パルス幅Ｐ（１）は当然に初回パルス幅Ｔ１となり、総パルス印加回数Ｎでの累積パルス幅Ｐ（Ｎ）は、書き換え時間が最長のメモリセルの累積パルス幅Ｔｔとなるため、効率の良い書き換えが可能となる。
【００５０】
また、２回目以降のｉ回目（ｉ＝２〜Ｎ）の印加回における書き換えパルスのパルス幅Ｗ（ｉ）は、下記の数２で与えられる。
【００５１】
（数２）
Ｗ（ｉ）＝Ｐ（ｉ）−Ｐ（ｉ−１）
【００５２】
ここで、２回目以降のｉ回目（ｉ＝２〜Ｎ）の印加回での累積パルス幅Ｐ（ｉ）の１回前の累積パルス幅Ｐ（ｉ−１）からの累積パルス幅変化率Ｒは、下記の数３で与えられ、印加回（ｉ＝２〜Ｎ）に関係なく一定である。
【００５３】
（数３）
Ｒ＝Ｐ（ｉ）／Ｐ（ｉ−１）
＝Ｔ１｛１＋（ｉ−１）×Ａ｝／Ｔ１｛１＋（ｉ−２）×Ａ｝
＝Ｔ１Ａ
【００５４】
累積パルス幅変化率Ｒの大小によって、２回目以降の各パルス印加回での閾値電圧の変化幅が決定される。累積パルス幅変化率Ｒは、初回パルス幅Ｔ１を底とし、数１の第２式で示すように初回パルス幅Ｔ１と総パルス印加時間Ｔｔと総パルス印加回数Ｎで定まる定数Ａをべき指数とする累乗で定まる定数であるので、閾値電圧の変化幅をチップ毎の初回パルス幅Ｔ１と総パルス印加時間Ｔｔの変動、つまり、メモリセルアレイ中の書き換え時間の短いメモリセルと長いメモリセルの当該書き換え時間のバラツキに関係なく一定に維持しようとすれば、初回パルス幅Ｔ１と総パルス印加時間Ｔｔに応じて総パルス印加回数Ｎを調整することになる。従って、予め設定された累積パルス幅変化率Ｒとなるように、上記ステップＳ３０４及びＳ３０６で取得した初回パルス幅Ｔ１と総パルス印加時間Ｔｔに基づいて、数１の第２式から、総パルス印加回数Ｎを算定する（Ｓ３０７）。
【００５５】
総パルス印加回数Ｎが算定されると、初回（ｉ＝１）のパルス幅Ｗ（１）＝Ｔ１を、パルス印加回を特定して読み出し可能にパルス属性記憶装置１１０に記憶する（Ｓ３０８）。引き続き、２回目（ｉ＝２）から総パルス印加回数Ｎ（ｉ＝Ｎ）までの各パルス印加回のパルス幅Ｗ（ｉ）を、上記数２及び数１を用いて計算して、夫々パルス印加回を特定して読み出し可能にパルス属性記憶装置１１０に記憶する（Ｓ３０９〜Ｓ３１２）。
【００５６】
尚、本実施形態では、上述の如く、パルス属性記憶装置１１０は、メモリセルアレイ１０７と同じ不揮発性のメモリセルを備えて構成されており、ステップＳ３０８及びＳ３１０では、ステップＳ３０１〜Ｓ３０５で示した書き込みシーケンスと同じ要領で、パルス幅Ｗ（ｉ）の値のパルス属性記憶装置１１０への書き込みを行う。尚、図２中、パルス属性記憶装置１１０の書き込み動作に必要な回路は明示していないが、書き換え動作制御エンジン１０２等のメモリセルアレイ１０７に対する書き換えパルス印加回路系の回路が部分的に利用される。
【００５７】
図５に、本発明方法により予め設定されパルス属性記憶装置１１０に記憶された各パルス印加回のパルス幅で印加した場合の書き換えパルスの電圧波形を示す。図５に示すように、初回（ｉ＝１）のパルス幅Ｗ（１）は、ウェハテスト時に測定された書き換え時間が最短のメモリセルの書き換え時間（累積パルス幅）Ｔ１に等しく、２回目以降の各パルス印加回（ｉ＝２〜Ｎ）の各パルス幅Ｗ（ｉ）は、上記数２により算出された値となっている。また、初回から任意のｉ回目までの累積パルス幅Ｐ（ｉ）は、上記数１により算出される値と等しく、初回から総パルス印加回数Ｎまでの累積パルス幅Ｐ（Ｎ）は、書き換え時間が最長のメモリセルの書き換え時間（累積パルス幅）Ｔｔに等しくなる。尚、図５に示す電圧波形の０Ｖ期間、つまり、書き換えパルスの印加されていない期間が、各パルス印加回の直後に夫々設けられているが、この期間は、その直前のパルス印加での書き換え動作の検証を行うために利用できる。
【００５８】
次に、上記数１に示すｉ回目（ｉ＝１〜Ｎ）のパルス印加回における累積パルス幅Ｐ（ｉ）の導出について説明する。
【００５９】
先ず、初回パルス幅Ｔ１（１回目の累積パルス幅Ｐ（１）に同じ）に対して、パルス印加を総パルス印加回数Ｎまで順次繰り返すことで、累積パルス幅Ｐ（ｉ）（ｉ＝２〜Ｎ）が、パルス印加毎に指数関数的に一定の増加率（累積パルス幅変化率）Ｒで増加するということは、累積パルス幅Ｐ（ｉ）が、下記数４のように、初回パルス幅Ｔ１と増加率Ｒの累乗の積で表現できることである。数４では、１回目の累積パルス幅Ｐ（１）は、当然に初回パルス幅Ｔ１に等しく、パルス印加毎に増加率Ｘで累積パルス幅Ｐ（ｉ）が増加している。
【００６０】
（数４）
Ｐ（ｉ）＝Ｔ１×Ｒ（ｉ−１）
【００６１】
数４において、パルス印加回数ｉを総パルス印加回数Ｎとすると、Ｎ回目の累積パルス幅Ｐ（Ｎ）は、総パルス印加時間Ｔｔと等しくならなければならないので、数４は下記の数５となる。
【００６２】
（数５）
Ｐ（Ｎ）＝Ｔｔ＝Ｔ１×Ｒ（Ｎ−１）
【００６３】
上記数５を解法して増加率Ｒを求めるに、数５の中辺と右辺をＴ１で除して、Ｔ１を底とする対数関数を取ると、下記の数６となり、更に、数６を（Ｎ−１）で除して、下記の数７となる。尚、数７の左辺は、総パルス印加時間Ｔｔと初回パルス幅Ｔ１を夫々初回パルス幅Ｔ１を底とする累乗で表現した場合の各べき指数の差（ｌｏｇＴ１Ｔｔ−１）を２回目以降の印加回数（Ｎ−１）で等分した値となっている。
【００６４】
（数６）
ｌｏｇＴ１（Ｔｔ／Ｔ１）＝ｌｏｇＴ１Ｒ（Ｎ−１）
ｌｏｇＴ１Ｔｔ−１＝（Ｎ−１）ｌｏｇＴ１Ｒ
【００６５】
（数７）
（ｌｏｇＴ１Ｔｔ−１）／（Ｎ−１）＝ｌｏｇＴ１Ｒ
【００６６】
数７の左辺は、数１の第２式の定数Ａに等しいので、数４中の増加率Ｒは、下記の数８（数３と同じ）で表される。数８の増加率Ｒを数４に代入して変形すると、数１の第１式が得られる。
【００６７】
（数８）
Ｒ＝Ｔ１Ａ
【００６８】
以上、詳細に説明したように、本発明によれば、書き換えパルスのパルス幅はウェハテスト等でチップ毎のメモリセル特性が反映されるため、チップ内のメモリセルの書き換え特性のバラツキやウェハ面内でのバラツキが大きい場合でも、チップ毎の最適な条件で書き換えパルスを印加することができ、従来余分に印加されていた書き換えパルスを排除することができ、効率の良い書き換え動作が実施できる。即ち、書き込み状態及び消去状態の各メモリセルの閾値電圧分布を最適化でき、読み出しマージンを向上できる。また、余分な書き換えパルスの印加がないためメモリセルに与えるストレスが低減され、メモリセルの寿命が向上する効果も奏する。
【００６９】
〈第２実施形態〉
図６に、本発明装置の第２実施形態における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示す。基本的な回路構成は第１実施形態と同じであり、同じ構成要素には同じ符号を付して説明する。即ち、第２実施形態における書き換えパルス印加回路系は、第１実施形態と同様に、メモリセルアレイ１０７、行デコーダ１０５、列デコーダ１０６、高電圧スイッチ回路１０３，１０４、書き換え動作制御エンジン１０２を備え、書き換え動作制御エンジン１０２による一連の処理手順の制御により、本発明装置内に予め固定されたパルス印加アルゴリズム１０１に応じて、書き換え動作に必要なタイミングとパルス幅の書き換えパルスを、書き換え制御信号１０８，１０９に夫々出力し、これらの制御信号が高電圧スイッチ回路１０３，１０４によって、書き換え動作に必要な電圧に変換されてメモリセルアレイ１０７中の書き換え対象のメモリセルに印加される。
【００７０】
第２実施形態では、初回パルス幅Ｔ１と累積パルス幅増加率Ｒが予め設定されて、パルス属性記憶装置１１１に記憶されている。従って、パルス印加回に応じた本発明装置に特化して最適化された書き換えパルスのパルス幅は、パルス印加回毎に、パルス属性記憶装置１１１に予め記憶されている初回パルス幅Ｔ１と累積パルス幅増加率Ｒを読み出して、初回パルス幅Ｔ１と累積パルス幅増加率Ｒに基づいて都度算出され、書き換え制御信号１０８，１０９の一部として利用される。
【００７１】
第１実施形態では、パルス印加回に応じた本発明装置に特化して最適化されたパルス幅がパルス属性記憶装置１１０に予め記憶されていたのに対し、第２実施形態では、初回パルス幅Ｔ１と累積パルス幅増加率Ｒがパルス属性記憶装置１１１に予め記憶されている。
【００７２】
初回パルス幅Ｔ１と累積パルス幅増加率Ｒが分かれば、上記の数４よりｉ番目のパルス印加回における累積パルス幅Ｐ（ｉ）が算出でき、これより、数２に基づいて、ｉ番目のパルス印加回におけるパルス幅Ｗ（ｉ）が算出できる。
【００７３】
第２実施形態では、メモリセルの書き換え特性が、書き換えを繰り返すことで劣化して、書き換え時間が長くなり、総パルス印加回数Ｎ内で書き換えできなくなった場合に、追加で印加する書き換えパルスのパルス幅を、同じ要領で都度算出することが可能である。
【００７４】
更に、第１実施形態の変形例として、パルス属性記憶装置１１０に累積パルス幅増加率Ｒを記憶するようにしても構わない。これにより、メモリセルの書き換え特性が、書き換えを繰り返すことで劣化して、書き換え時間が長くなり、総パルス印加回数Ｎ内で書き換えできなくなった場合に、追加で印加する書き換えパルスのパルス幅を、第２実施形態と同じ要領で都度算出することが可能となる。
【００７５】
〈第３実施形態〉
図７に、本発明装置の第３実施形態における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示す。基本的な回路構成は第１実施形態と同じであり、同じ構成要素には同じ符号を付して説明する。即ち、第３実施形態における書き換えパルス印加回路系は、第１実施形態と同様に、メモリセルアレイ１０７、行デコーダ１０５、列デコーダ１０６、高電圧スイッチ回路１０３，１０４、書き換え動作制御エンジン１０２を備え、書き換え動作制御エンジン１０２による一連の処理手順の制御により、本発明装置内に予め固定されたパルス印加アルゴリズム１０１に応じて、書き換え動作に必要なタイミングとパルス幅の書き換えパルスを、書き換え制御信号１０８，１０９に夫々出力し、これらの制御信号が高電圧スイッチ回路１０３，１０４によって、書き換え動作に必要な電圧に変換されてメモリセルアレイ１０７中の書き換え対象のメモリセルに印加される。
【００７６】
第３実施形態では、パルス印加回に応じた本発明装置に特化して最適化された書き換えパルスのパルス幅を予め記憶したパルス属性記憶装置１１０の３以上の奇数組が重複して設けられている。各組のパルス属性記憶装置１１０には、夫々同じデータ（本実施形態では、各パルス印加回のパルス幅）が記憶されている。各パルス印加回のパルス幅は、第１実施形態で説明した本発明方法により設定された値が、各組のパルス属性記憶装置１１０に予め記憶される。更に、第３実施形態における本発明装置は、パルス属性記憶装置１１０から夫々出力される出力データに対して多数決論理演算を施す多数決回路１１２を備えている。
【００７７】
従って、第３実施形態では、書き換えパルスのパルス幅は、そのパルス印加回に応じた本発明装置に特化して最適化されたパルス幅が、奇数組の各パルス属性記憶装置１１０に予め記憶されており、印加回毎に当該パルス幅を各パルス属性記憶装置１１０から読み出して、多数決回路１１２に出力する。多数決回路１１２は、各パルス属性記憶装置１１０から入力された奇数通りの当該パルス幅に対して多数決論理演算を施して、最も多い値のパルス幅を選択して、書き換え動作制御エンジン１０２に入力され、書き換え制御信号１０８，１０９の一部として利用される。
【００７８】
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００７９】
〈１〉上記各実施形態において、書き換え動作として、メモリセルの閾値電圧を低レベルから高レベルに遷移させる書き込み動作を想定して説明したが、本発明方法は、書き換え動作が消去動作の場合にも適用可能である。図２、図６、及び、図７に例示した書き換えパルス印加回路系の概略の回路構成では、書き換え動作中に選択されたワード線及びビット線に印加するための高電圧を選択的に供給する高電圧スイッチ回路１０３，１０４が設けられているが、消去動作に必要な高電圧をソース線にも印加する場合は、第３の高電圧スイッチ回路を設けて、動作モードに応じてソース線電圧を切り替えるようにするのも好ましい。
【００８０】
〈２〉上記各実施形態において、図２、図６、及び、図７に例示した書き換えパルス印加回路系の概略の回路構成では、説明の簡単のために、メモリセルアレイ１０７を１つのブロックとして表示したが、メモリセルアレイ１０７の構成としては、複数のブロックで構成されたものであっても構わない。また、消去動作における書き込み単位或いは消去単位が、ブロック単位、行単位、列単位、メモリセル単位の何れであっても構わない。
【００８１】
〈３〉上記第１実施形態において、パルス属性記憶装置１１０に記憶する各パルス印加回に応じた本発明装置に特化して最適化されたパルス幅の決定方法について説明する際に、メモリセルアレイ内に分布するメモリセル中の書き換え時間が最短のメモリセルの累積パルス幅と書き換え時間が最長のメモリセルの累積パルス幅を、ウェハテスト時に測定して、初回パルス幅Ｔ１と総パルス印加時間Ｔｔとして設定する場合を例示したが、初回パルス幅Ｔ１と総パルス印加時間Ｔｔの測定は、必ずしもウェハテスト時の測定に限定されるものではない。例えば、各チップがパッケージに封止された後のテストで測定しても構わない。この場合、パルス属性記憶装置１１０に各パルス印加回に応じたパルス幅の値をパッケージ外部から書き込む必要があるため、そのための機構を備えておく必要がある。
【産業上の利用可能性】
【００８２】
本発明に係る不揮発性半導体記憶装置及びその書き換え方法は、電気的なパルス印加によって記憶状態が変化してデータの書き換えが可能な不揮発性メモリセルを複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置に利用できる。
【図面の簡単な説明】
【００８３】
【図１】従来の不揮発性半導体記憶装置における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置の第１実施形態における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示すブロック図
【図３】本発明に係る不揮発性半導体記憶装置の書き換え方法による各パルス印加回に応じたパルス幅の決定方法の処理手順を示すフローチャート
【図４】本発明に係る不揮発性半導体記憶装置の不揮発性メモリセルの一例における累積パルス幅の推移と閾値電圧の変化の関係を示す図
【図５】本発明に係る不揮発性半導体記憶装置の書き換え方法により予め設定された各パルス印加回のパルス幅で印加した場合の書き換えパルスの電圧波形図
【図６】本発明に係る不揮発性半導体記憶装置の第２実施形態における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示すブロック図
【図７】本発明に係る不揮発性半導体記憶装置の第３実施形態における不揮発性メモリセルの書き換え動作に必要な書き換えパルスを印加するための書き換えパルス印加回路系の概略の回路構成を模式的に示すブロック図
【符号の説明】
【００８４】
１０１：  パルス印加アルゴリズム
１０２：  書き換え動作制御エンジン
１０３，１０４：  高電圧スイッチ回路
１０５：  行デコーダ
１０６：  列デコーダ
１０７：  メモリセルアレイ
１０８，１０９：  書き換え制御信号
１１０，１１１：  パルス属性記憶装置
１１２：  多数決回路
【図１】
2007042224.tif 000003
【図２】
2007042224.tif 000004
【図３】
2007042224.tif 000005
【図４】
2007042224.tif 000006
【図５】
2007042224.tif 000007
【図６】
2007042224.tif 000008
【図７】
2007042224.tif 000009