(57)【要約】【課題】開口率を低下させることなく消費電力を低減することができる表示装置を提供する。【解決手段】Ｒ用、Ｇ用、およびＢ用の３つのサブ画素からなる画素ユニット毎に１ビットのデータの保持が可能な記憶回路としての画素メモリ回路５８を備える。通常表示からメモリ駆動に切り替える際に、画素メモリ回路５８にメモリ駆動期間中の画像表示のための２値化されたデータを格納する。画素メモリ回路５８には、第１の供給電圧ＶＡＬと第２の供給電圧ＶＢＬとが与えられるが、それらの電圧値はデューティ比によって変化する。メモリ駆動時には、画素メモリ回路５８に格納されているデータに応じて、第１の供給電圧ＶＡＬもしくは第２の供給電圧ＶＢＬのいずれかに基づいて液晶容量５１Ｒ、５１Ｇ、および５１Ｂに共通の電圧が印加され、画像表示が行われる。【選択図】図１
2007286237.tif 000002
【特許請求の範囲】
【請求項１】
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され所定の３原色を表示する３種類の画素形成部からなる複数の画素形成部とを備えた表示装置であって、
前記３種類の画素形成部を一組とする画素ユニット毎に設けられ、前記３種類の画素形成部のいずれかに対応する映像信号線によって伝達される映像信号に基づく２値化データを取り込んで記憶する記憶回路を有し、
所定の表示モードの際、各画素ユニットに含まれる前記３種類の画素形成部の画素値は、当該各画素ユニットに設けられている記憶回路に記憶されている２値化データの値に応じて共通の値に設定されることを特徴とする、表示装置。
【請求項２】
第１の表示モードと第２の表示モードとを有し、
各画素ユニットにつき、表示モードに応じた画素値を前記３種類の画素形成部に取り込ませるための切替回路を備え、
前記切替回路は、
前記第１の表示モードの際には、前記３種類の画素形成部のそれぞれに対応する映像信号線によって伝達される映像信号の値を画素値として前記３種類の画素形成部に取り込ませ、
前記第２の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている２値化データの値に応じて設定される値を共通の画素値として前記３種類の画素形成部に取り込ませることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記表示すべき画像に応じて第１のデューティ比と第２のデューティ比とを設定するデューティ比設定回路と、
前記第１のデューティ比に基づくパルス幅を有する第１の供給電圧と前記第２のデューティ比に基づくパルス幅を有する第２の供給電圧とを生成する供給電圧生成回路と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第１の供給電圧を供給する複数の第１の電圧供給線と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第２の供給電圧を供給する複数の第２の電圧供給線と
を更に備え、
前記切替回路は、前記第２の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている２値化データの値に応じて、前記３種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第１の電圧供給線によって供給されている前記第１の供給電圧もしくは前記３種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第２の電圧供給線によって供給されている前記第２の供給電圧のいずれかを、共通の画素値として前記３種類の画素形成部に取り込ませることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記デューティ比設定回路は、前記表示すべき画像に応じて前記第１のデューティ比および前記第２のデューティ比を時間的に変更することを特徴とする、請求項３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、メモリ機能を有する画素回路を内蔵する表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置においては、消費電力の低減が求められている。消費電力を低減するために、例えば、携帯電話において時刻表示など画像変化の少ない画面の表示が行われる際に、画素を表示するための画素形成部内の液晶容量に映像信号を書き込む周期を長くすることが行われている。ところが、液晶容量への映像信号の書き込み周期を長くすると、液晶容量において長時間、印加された電圧が保持されなければならない。このため、上述のような液晶表示装置には、液晶容量に印加された電圧が保持されるように、各画素形成部にメモリ機能を有する回路（以下、「画素メモリ回路」という。）が設けられている。
【特許文献１】特開２００４−８６１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、画素領域に画素メモリ回路等の回路が形成されると、当該回路の面積に応じて開口率が低下する。一般的なカラー液晶表示装置においては、Ｒ（Ｒｅｄ：赤色）用、Ｇ（Ｇｒｅｅｎ：緑色）用、およびＢ（Ｂｌｕｅ：青色）用の３つのサブ画素によって１つの画素が形成されているところ、図１１に模式的に示すように、サブ画素５Ｒ、５Ｇ、および５Ｂ毎に画素メモリ回路５８Ｒ、５８Ｇ、および５８Ｂが設けられている。このため、画素メモリ回路を備える液晶表示装置においては、著しく開口率が低下している。
【０００４】
そこで、本発明は、開口率を低下させることなく消費電力を低減することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
第１の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され所定の３原色を表示する３種類の画素形成部からなる複数の画素形成部とを備えた表示装置であって、
前記３種類の画素形成部を一組とする画素ユニット毎に設けられ、前記３種類の画素形成部のいずれかに対応する映像信号線によって伝達される映像信号に基づく２値化データを取り込んで記憶する記憶回路を有し、
所定の表示モードの際、各画素ユニットに含まれる前記３種類の画素形成部の画素値は、当該各画素ユニットに設けられている記憶回路に記憶されている２値化データの値に応じて共通の値に設定されることを特徴とする。
【０００６】
第２の発明は、第１の発明において、
第１の表示モードと第２の表示モードとを有し、
各画素ユニットにつき、表示モードに応じた画素値を前記３種類の画素形成部に取り込ませるための切替回路を備え、
前記切替回路は、
前記第１の表示モードの際には、前記３種類の画素形成部のそれぞれに対応する映像信号線によって伝達される映像信号の値を画素値として前記３種類の画素形成部に取り込ませ、
前記第２の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている２値化データの値に応じて設定される値を共通の画素値として前記３種類の画素形成部に取り込ませることを特徴とする。
【０００７】
第３の発明は、第２の発明において、
前記表示すべき画像に応じて第１のデューティ比と第２のデューティ比とを設定するデューティ比設定回路と、
前記第１のデューティ比に基づくパルス幅を有する第１の供給電圧と前記第２のデューティ比に基づくパルス幅を有する第２の供給電圧とを生成する供給電圧生成回路と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第１の供給電圧を供給する複数の第１の電圧供給線と、
前記複数の走査信号線にそれぞれ対応して設けられ、前記第２の供給電圧を供給する複数の第２の電圧供給線と
を更に備え、
前記切替回路は、前記第２の表示モードの際には、対応する画素ユニットに設けられている記憶回路に記憶されている２値化データの値に応じて、前記３種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第１の電圧供給線によって供給されている前記第１の供給電圧もしくは前記３種類の画素形成部のそれぞれに対応する交差点を通過する走査信号線に対応して設けられている前記第２の電圧供給線によって供給されている前記第２の供給電圧のいずれかを、共通の画素値として前記３種類の画素形成部に取り込ませることを特徴とする。
【０００８】
第４の発明は、第３の発明において、
前記デューティ比設定回路は、前記表示すべき画像に応じて前記第１のデューティ比および前記第２のデューティ比を時間的に変更することを特徴とする。
【発明の効果】
【０００９】
上記第１の発明によれば、２値化データを取り込んで記憶する記憶回路が画素ユニット毎に設けられている。そして、所定の表示モードの際、各画素ユニットに含まれる３種類の画素形成部の画素値は、記憶回路に記憶されている２値化データの値に応じて共通に設定される。このため、所定の表示モードの際には、映像信号を画素形成部に供給する必要がなくなる。これにより、周波数の高い映像信号が不要となり、表示装置において消費される電力が低減される。また、従来サブ画素毎に設けられていた記憶回路は、画素ユニット毎に設けられている。このため、画素領域において回路の占める面積が従来よりも低減される。これにより、画素領域にメモリ機能を有する回路を備えることによる開口率の低下を抑制しつつ、消費電力を低減することができる。
【００１０】
上記第２の発明によれば、第１の表示モードと第２の表示モードとの切り替えが行われる。第１の表示モードの際には、３種類の画素形成部の画素値としてそれぞれ対応する映像信号線によって伝達される映像信号の値が取り込まれる。一方、第２の表示モードの際には、３種類の画素形成部の共通の画素値として２値化データに応じて設定される値が取り込まれる。これにより、通常のカラー表示と低消費電力での白黒表示との切り替えを行うことができる。
【００１１】
上記第３の発明によれば、第１のデューティ比に基づくパルス幅の第１の供給電圧を供給する第１の電圧供給線と第２のデューティ比に基づくパルス幅の第２の供給電圧を供給する第２の電圧供給線とが設けられている。そして、第２の表示モードの際には、第１の電圧供給線または第２の電圧供給線のいずれかによって供給される電圧が、２値化データの値に応じて、３種類の画素形成部の共通の画素値として取り込まれる。ここで、第１のデューティ比および第２のデューティ比を様々な値に設定することによって、第１の供給電圧の電圧値および第２の供給電圧の電圧値は様々な値となる。このため、電圧供給線の数を増加させることなく多階調の画像表示が可能となる。これにより、回路構成を複雑化することなく多階調の画像表示が実現される。
【００１２】
上記第４の発明によれば、表示すべき画像に応じて、第１のデューティ比および第２のデューティ比が時間的に変更される。このため、第１の供給電圧の電圧値および第２の供給電圧の電圧値は時間的に変化し、時間的に多階調の画像表示が可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しつつ本発明の一実施形態について説明する。
【００１４】
＜１．液晶表示装置の全体構成および動作＞
図２は、本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶表示パネル１００と表示制御回路２００とを備えている。液晶表示パネル１００には、ソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と表示部５００と供給電圧生成回路としてのメモリ駆動用ドライバ６００とが含まれている。表示制御回路２００には、デューティ比設定回路としてのメモリ駆動制御部２０が含まれている。表示部５００には、ソースバスライン（映像信号線）、ゲートバスライン（走査信号線）、後述するメモリ駆動選択ライン、第１の電圧供給ライン、第２の電圧供給ライン、第１の電源ライン、および第２の電源ラインが含まれている。なお、ソースバスラインはソースドライバ３００に接続され、ゲートバスラインおよびメモリ駆動選択ラインはゲートドライバ４００に接続され、第１の電圧供給ラインおよび第２の電圧供給ラインはメモリ駆動用ドライバ６００に接続されている。表示部５００は、また、ゲートバスラインとソースバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部を含んでいる。各画素形成部は、表示すべき画像に応じた電圧を後述の液晶容量に印加するための画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極と、上記複数の画素形成部に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じて、画素電極と共通電極とによって形成される液晶容量に並列に補助容量が付加される。また、Ｒ（Ｒｅｄ：赤色）用、Ｇ（Ｇｒｅｅｎ：緑色）用、およびＢ（Ｂｌｕｅ：青色）用の３つのサブ画素からなる画素（以下、「画素ユニット」という。）毎に１ビットのデータの保持が可能な記憶回路としての画素メモリ回路が設けられている。なお、本実施形態に係る液晶表示装置はノーマリーホワイト型であるものとして説明する。
【００１５】
本実施形態に係る液晶表示装置においては、駆動方法が「通常駆動」と「メモリ駆動」とで切り替えられる。ここで、「通常駆動」とは、液晶表示装置において一般的に行われている駆動方法であって、各ソースバスラインに印加される映像信号に基づいて液晶容量への書き込み（電圧の印加）を行う方法である。一方、「メモリ駆動」とは、画素メモリ回路に保持されたデータに基づいて液晶容量への書き込みを行う方法である。なお、以下において、通常駆動時の表示状態を「第１の表示モード」といい、メモリ駆動時の表示状態を「第２の表示モード」という。
【００１６】
表示制御回路２００は、外部から送られる画像データＤＡＴと表示モード指示信号Ｍとを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、第１の供給電圧制御信号ＳＡＬ、第２の供給電圧制御信号ＳＢＬ、およびメモリ駆動制御信号ＳＳＥＬとを出力する。
【００１７】
ソースドライバ３００は、表示制御回路２００から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインに駆動用の映像信号を印加する。
【００１８】
ゲートドライバ４００は、通常駆動時には、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。通常駆動からメモリ駆動に切り替わる際には、ゲートドライバ４００は、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号を各ゲートバスラインに順次に印加するとともに、各メモリ駆動選択ラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたメモリ駆動制御信号ＳＳＥＬとゲートクロック信号ＧＣＫとに基づいて、アクティブな信号を各メモリ駆動選択ラインに順次に印加する。メモリ駆動時には、ゲートドライバ４００は、各ゲートバスラインへのアクティブな走査信号の印加を停止し、全てのメモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍにアクティブな信号を印加する。
【００１９】
メモリ駆動用ドライバ６００は、表示制御回路２００から出力された第１の供給電圧制御信号ＳＡＬおよび第２の供給電圧制御信号ＳＢＬに基づいて、第１の電圧供給ラインおよび第２の電圧供給ラインに電圧信号を印加する。
【００２０】
＜２．画素ユニット回路の構成＞
図１は、Ｒ用、Ｇ用、およびＢ用の３つのサブ画素からなる画素ユニットの画素領域に形成される回路（以下、「画素ユニット回路」という。）の構成を示す等価回路図である。この画素ユニット回路は、３つのサブ画素に共通的な構成の共通部５０Ｒ、５０Ｇ、および５０Ｂと、記憶回路としての画素メモリ回路５８と、Ｎ型ＴＦＴで実現されるスイッチＳＷＲ４とを備えている。スイッチＳＷＲ４については、ゲート端子はメモリ駆動選択ラインＳＥＬと接続され、ソース端子は共通部５０Ｒと接続され、ドレイン端子は画素メモリ回路５８と接続されている。また、共通部５０Ｒ、５０Ｇ、および５０Ｂ内のスイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３のソース端子は、画素メモリ回路５８と接続されている。
【００２１】
共通部５０Ｒ、５０Ｇ、および５０Ｂの構成については、Ｒ用のサブ画素の共通部５０Ｒの構成を例に挙げて説明する。共通部５０Ｒは、Ｎ型ＴＦＴで実現されるスイッチＳＷＲ１およびＳＷＲ３と、Ｐ型ＴＦＴで実現されるスイッチＳＷＲ２と、液晶容量５１Ｒと、補助容量５３Ｒとを備えている。液晶容量５１Ｒおよび補助容量５３Ｒの一端は画素電極５５Ｒと接続されている。また、液晶容量５１Ｒの他端は共通電極５２と接続され、補助容量５３Ｒの他端は補助容量電極５４と接続されている。
【００２２】
共通部５０Ｒ内のスイッチＳＷＲ１については、ゲート端子はゲートバスラインＧＬと接続され、ソース端子はソースバスラインＳＬＲと接続され、ドレイン端子はスイッチＳＷＲ２のソース端子とスイッチＳＷＲ４のソース端子とに接続されている。スイッチＳＷＲ２およびスイッチＳＷＲ３については、ともにゲート端子がメモリ駆動選択ラインＳＥＬと接続され、ドレイン端子が画素電極５５Ｒと接続されている。また、スイッチＳＷＲ３のソース端子は画素メモリ回路５８と接続されている。このように構成されていることにより、スイッチＳＷＲ２とスイッチＳＷＲ３とによって切替回路が実現されている。すなわち、スイッチＳＷＲ２とスイッチＳＷＲ３とは、画素電極５５Ｒに与えられる電圧信号を、スイッチＳＷＲ１を介してソースバスラインＳＬＲから与えられる電圧信号（映像信号）と画素メモリ回路５８から与えられる電圧信号との間で切り替える。
【００２３】
＜３．画素メモリ回路の構成＞
次に、画素メモリ回路５８の詳細な構成について説明する。図３は、画素メモリ回路５８の詳細な構成を示す等価回路図である。この画素メモリ回路５８は、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチＳＷＭ１およびＳＷＭ２と、Ｎ型ＴＦＴで実現されるスイッチＳＷＭ４およびＳＷＭ６と、Ｐ型ＴＦＴで実現されるスイッチＳＷＭ３、ＳＷＭ５、およびＳＷＭ７とを備えている。
【００２４】
スイッチＳＷＭ３およびＳＷＭ５のソース端子は、第１の電源ラインＶＬＣＨと接続されている。一方、スイッチＳＷＭ４およびＳＷＭ６のソース端子は、第２の電源ラインＶＬＣＬと接続されている。スイッチＳＷＭ７のゲート端子は、ゲートバスラインＧＬと接続されている。スイッチＳＷＭ３とＳＷＭ４とからなる回路およびスイッチＳＷＭ５とＳＷＭ６とからなる回路はインバータ回路として機能し、スイッチＳＷＭ７はトランスファゲートとして機能している。以上のような構成により、スイッチＳＷＭ３、ＳＷＭ４、ＳＷＭ５、ＳＷＭ６、およびＳＷＭ７からなる回路は、１ビットのデータを保持するデータ保持回路５９として機能している。
【００２５】
スイッチＳＷＭ１については、入力端子は第１の電圧供給ラインＡＬと接続され、出力端子はスイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３（図１）のソース端子とスイッチＳＷＭ２の出力端子とに接続されている。スイッチＳＷＭ２については、入力端子は第２の電圧供給ラインＢＬと接続され、出力端子はスイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３（図１）のソース端子とスイッチＳＷＭ１の出力端子とに接続されている。
【００２６】
スイッチＳＷＭ１のＮ型ＴＦＴのゲート端子は、スイッチＳＷＲ４のドレイン端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子は、スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子は、スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ２のＰ型ＴＦＴのゲート端子は、データ保持回路５９に接続されている。
【００２７】
＜４．駆動方法＞
次に、図１、図３および図４を参照しつつ、本実施形態における駆動方法について説明する。なお、本実施形態に係る液晶表示装置にはｍ本のゲートバスラインが設けられているものとして説明する。図４は、１行目、２行目、３行目、ｍ行目のゲートバスラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬｍ、および１行目、２行目、３行目、ｍ行目のメモリ駆動選択ラインＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬｍの信号波形図である。本実施形態においては、上述のとおり、第１の表示モードのための通常駆動と第２の表示モードのためのメモリ駆動との切り替えが行われる。この切り替えは、外部から表示制御回路２００に送られる表示モード指示信号Ｍに基づいて行われる。以下、通常駆動時の駆動方法、通常駆動からメモリ駆動に切り替える際の駆動方法、およびメモリ駆動時の駆動方法について順に説明する。
【００２８】
＜４．１  通常駆動時の駆動方法＞
図４において、時点ｔ０から時点ｔ１までは通常駆動が行われている。通常駆動時には、図４（ａ）〜（ｄ）に示すように、各ゲートバスラインＧＬ１〜ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられる。一方、通常駆動時には、メモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍにアクティブな信号が与えられることはない。
【００２９】
ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインＧＬにアクティブな信号が印加されると、スイッチＳＷＲ１、ＳＷＧ１、およびＳＷＢ１がオン状態になる。通常駆動時にはメモリ駆動選択ラインＳＥＬにアクティブな信号が与えられることはないので、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２はオン状態、スイッチＳＷＲ３、ＳＷＧ３、ＳＷＢ３、およびＳＷＲ４はオフ状態になる。これにより、ソースバスラインＳＬＲ、ＳＬＧ、およびＳＬＢにそれぞれ印加されている映像信号に基づいて、液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの書き込みが行われる。このようにして、１フレーム期間内に全ての画素ユニットについて液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの映像信号の書き込みが行われ、表示部５００に所望の画像が表示される。
【００３０】
＜４．２  通常駆動からメモリ駆動に切り替わる際の駆動方法＞
図４において、時点ｔ１から時点ｔ２までの期間には、通常駆動からメモリ駆動に切り替えるための駆動が行われている。この期間には、図４（ａ）〜（ｄ）に示すように、各ゲートバスラインＧＬ１〜ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられるとともに、図４（ｅ）〜（ｈ）に示すように、各メモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍに順次に所定の期間ずつアクティブな信号が与えられる。
【００３１】
ここで、或る画素ユニットに着目すると、当該画素ユニットに対応して設けられているゲートバスラインＧＬにアクティブな信号が印加され、かつ、当該画素ユニットに対応して設けられているメモリ駆動選択ラインＳＥＬにアクティブな信号が印加されると、スイッチＳＷＲ１、ＳＷＧ１、およびＳＷＢ１はオン状態、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２はオフ状態、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３はオン状態になる。また、スイッチＳＷＲ４はオン状態になる。これにより、ソースバスラインＳＬＲに印加されている映像信号が画素メモリ回路５８に与えられ、当該映像信号はメモリ内データＭＤとして画素メモリ回路５８内のデータ保持回路５９に格納される。
【００３２】
このようにして、時点ｔ１から時点ｔ２までの期間に、全ての画素ユニットについて画素メモリ回路５８にメモリ内データＭＤが格納される。なお、以下においては、映像信号を２値化した場合（論理レベルがハイレベルのデータと論理レベルがローレベルのデータとに分けた場合）に、その論理レベルがハイレベルであればメモリ内データＭＤとして「１」が画素メモリ回路５８に格納され、当該論理レベルがローレベルであればメモリ内データＭＤとして「０」が画素メモリ回路５８に格納されるものとして説明する。
【００３３】
＜４．３  メモリ駆動時の駆動方法＞
図４において、時点ｔ２から時点ｔ３まではメモリ駆動が行われている。メモリ駆動時には、図４（ａ）〜（ｄ）に示すように、ゲートバスラインＧＬ１〜ＧＬｍにアクティブな信号が与えられることはない。このため、この期間中には、スイッチＳＷＲ１は常にオフ状態となる。このように、スイッチＳＷＲ１はオフ状態になるので、メモリ駆動が行われている期間中にメモリ内データＭＤの値がソースバスラインＳＬＲによって供給される映像信号の影響を受けることはない。
【００３４】
一方、この期間中、図４（ｅ）〜（ｈ）に示すように、全てのメモリ駆動選択ラインＳＥＬ１〜ＳＥＬｍにアクティブな信号が与えられる。このため、メモリ駆動が行われている期間中には、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２は常にオフ状態となり、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３は常にオン状態となる。これにより、画素メモリ回路５８内のスイッチＳＷＭ１の出力端子またはスイッチＳＷＭ２の出力端子から出力される電圧信号に基づいて、液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの書き込みが行われる。このように、メモリ駆動時には、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには共通の電圧信号に基づいて書き込みが行われる。このため、メモリ駆動時には、白黒表示が行われる。以下、メモリ駆動について、例を挙げて詳しく説明する。
【００３５】
図５は、メモリ内データＭＤの値が「１」である画素ユニットについて黒表示を行う場合の信号波形図である。ところで、直流電圧の印加による液晶の劣化を防ぐため、共通電極５２については、通常駆動時においてもメモリ駆動時においても、反転駆動が行われる。すなわち、共通電極５２の電位Ｖｃｏｎｔは、所定の間隔で高電位と低電位とに切り替えられている。
【００３６】
データ保持回路５９内のスイッチＳＷＭ３〜ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「１」の時、スイッチＳＷＭ３はオフ状態となり、スイッチＳＷＭ４はオン状態となる。このため、スイッチＳＷＭ４を介して、第２の電源ラインＶＬＣＬからデータ保持回路５９内に低電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオン状態となり、スイッチＳＷＭ６はオフ状態となる。その結果、スイッチＳＷＭ５を介して、第１の電源ラインＶＬＣＨからデータ保持回路５９内に高電位の電源電圧が与えられる。また、上述のようにメモリ駆動時にはゲートバスラインＧＬにアクティブな信号が与えられることはないので、スイッチＳＷＭ７については、メモリ内データＭＤの値にかかわらずオン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データＭＤの値は保持される。
【００３７】
以上のように、スイッチＳＷＭ４を介してデータ保持回路５９内に低電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオフ状態となる。一方、スイッチＳＷＭ５を介してデータ保持回路５９内に高電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオフ状態となる。これにより、スイッチＳＷＭ１はオン状態となり、スイッチＳＷＭ２はオフ状態となる。その結果、第１の電圧供給ラインＡＬから与えられる電圧（以下、「第１の供給電圧」という。）ＶＡＬが各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。
【００３８】
本実施形態においては、図５（ｂ）および（ｃ）に示すように、共通電極５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ１１）には第１の供給電圧ＶＡＬの電位は低電位側に設定され、共通電極５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ１２）には第１の供給電圧ＶＡＬの電位は高電位側に設定されている。このため、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには常に高い電圧が印加され、当該液晶容量５１Ｒ、５１Ｇ、および５１Ｂを含む画素ユニットについては黒表示が行われる。
【００３９】
図６は、メモリ内データＭＤの値が「０」である画素について白表示を行う場合の信号波形図である。データ保持回路５９内のスイッチＳＷＭ３〜ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「０」の時、スイッチＳＷＭ３はオン状態となり、スイッチＳＷＭ４はオフ状態となる。このため、スイッチＳＷＭ３を介して、第１の電源ラインＶＬＣＨからデータ保持回路５９内に高電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオフ状態となり、スイッチＳＷＭ６はオン状態となる。その結果、スイッチＳＷＭ６を介して、第２の電源ラインＶＬＣＬからデータ保持回路５９内に低電位の電源電圧が与えられる。なお、スイッチＳＷＭ７については、メモリ内データＭＤの値が「１」の時と同様、オン状態となっている。このため、メモリ駆動が行われている期間中、メモリ内データＭＤの値は保持される。
【００４０】
以上のように、スイッチＳＷＭ３を介してデータ保持回路５９内に高電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオン状態となる。一方、スイッチＳＷＭ６を介してデータ保持回路５９内に低電位の電源電圧が与えら、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオン状態となる。これにより、スイッチＳＷＭ１はオフ状態となり、スイッチＳＷＭ２はオン状態となる。その結果、第２の電圧供給ラインＢＬから与えられる電圧信号（以下、「第２の供給電圧」という。）が各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。
【００４１】
本実施形態においては、図６（ｂ）および（ｄ）に示すように、共通電極５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ２１）には第２の供給電圧ＶＢＬの電位は高電位側に設定され、共通電極５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ２２）には第２の供給電圧ＶＢＬの電位は低電位側に設定されている。このため、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには常に低い電圧が印加され、当該液晶容量５１Ｒ、５１Ｇ、および５１Ｂを含む画素ユニットについては白表示が行われる。
【００４２】
図７は、本実施形態における中間階調表示について説明するための信号波形図である。上述のように、共通電極５２の電位Ｖｃｏｎｔが反転するタイミングと同期して第１の供給電圧ＶＡＬの電位および第２の供給電圧ＶＢＬの電位が切り替えられると、白表示あるいは黒表示が行われる。本実施形態においては、第１の供給電圧ＶＡＬについてのデューティ比（第１のデューティ比）および第２の供給電圧ＶＢＬについてのデューティ比（第２のデューティ比）を変化させることによって中間階調表示が行われる。なお、本説明におけるデューティ比とは、高電位と低電位の２つの電位が与えられるときに、或る所定期間のうち高電位の電位が与えられる期間の割合のことをいう。
【００４３】
例えば、第１の供給電圧ＶＡＬの高電位側の電位が５Ｖであって低電位側の電位が１Ｖである場合に第１の供給電圧ＶＡＬについてのデューティ比が７５パーセントに設定されると、第１の供給電圧ＶＡＬの電位は図７に示すように変化し、その平均電位Ｖａｖｅは４Ｖになる。
【００４４】
本実施形態においては、第１の供給電圧ＶＡＬについてのデューティ比は、表示制御回路２００内のメモリ駆動制御部２０で設定される。同様に、第２の供給電圧ＶＢＬについてのデューティ比も、表示制御回路２００内のメモリ駆動制御部２０で設定される。それらデューティ比に基づいて、メモリ駆動制御部２０からメモリ駆動用ドライバ６００に第１の供給電圧制御信号ＳＡＬと第２の供給電圧制御信号ＳＢＬとが与えられる。そして、第１の供給電圧制御信号ＳＡＬおよび第２の供給電圧制御信号ＳＢＬに基づいて、メモリ駆動用ドライバ６００から表示部５００に第１の供給電圧ＶＡＬと第２の供給電圧ＶＢＬとが供給される。
【００４５】
図８は、中間階調表示が行われるときの一例を示す信号波形図である。この例においては、共通電極５２の電位Ｖｃｏｎｔは、所定の期間毎に０Ｖと６Ｖとに切り替えられている。第１の供給電圧ＶＡＬの電位および第２の供給電圧ＶＢＬの電位は、１Ｖと５Ｖとで切り替えられている。また、共通電極５２の電位Ｖｃｏｎｔが６Ｖに設定されている期間（期間Ｔ３１）における第１の供給電圧ＶＡＬについてのデューティ比は７５パーセント、当該期間における第２の供給電圧ＶＢＬについてのデューティ比は２５パーセントに設定されている。なお、共通電極５２の電位Ｖｃｏｎｔが６Ｖに設定されている期間（期間Ｔ３１）における第１の供給電圧ＶＡＬについてのデューティ比と共通電極５２の電位Ｖｃｏｎｔが０Ｖに設定されている期間（期間Ｔ３２）における第１の供給電圧ＶＡＬについてのデューティ比との和は１００パーセントとなるように設定されている。第２の供給電圧ＶＢＬについても同様である。
【００４６】
上述したように、メモリ内データＭＤの値が「１」である画素ユニットについては、第１の供給電圧ＶＡＬが各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。期間Ｔ３１には、第１の供給電圧ＶＡＬの電位の平均電位は４Ｖになり、共通電極５２の電位Ｖｃｏｎｔは６Ｖに設定されている。従って、期間Ｔ３１には、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには２Ｖの電圧が印加される。また、期間Ｔ３２には、第１の供給電圧ＶＡＬの電位の平均電位は２Ｖになり、共通電極５２の電位Ｖｃｏｎｔは０Ｖに設定されている。従って、期間Ｔ３２にも、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには２Ｖの電圧が印加される。
【００４７】
一方、メモリ内データＭＤの値が「０」である画素ユニットについては、第２の供給電圧ＶＢＬが各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。期間Ｔ３１には、第２の供給電圧ＶＢＬの電位の平均電位は２Ｖになり、共通電極５２の電位Ｖｃｏｎｔは６Ｖに設定されている。従って、期間Ｔ３１には、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには４Ｖの電圧が印加される。また、期間Ｔ３２には、第２の供給電圧ＶＢＬの電位の平均電位は４Ｖになり、共通電極５２の電位Ｖｃｏｎｔは０Ｖに設定されている。従って、期間Ｔ３２にも、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには４Ｖの電圧が印加される。
【００４８】
図９は、中間階調表示が行われるときの別の例を示す信号波形図である。この例においては、共通電極５２の電位Ｖｃｏｎｔは、所定の期間毎に０Ｖと６Ｖとに切り替えられている。第１の供給電圧ＶＡＬの電位および第２の供給電圧ＶＢＬの電位は、１Ｖと５Ｖとで切り替えられている。また、共通電極５２の電位Ｖｃｏｎｔが０Ｖに設定されている期間（期間Ｔ４１）における第１の供給電圧ＶＡＬについてのデューティ比は５０パーセント、当該期間における第２の供給電圧ＶＢＬについてのデューティ比は０パーセントに設定されている。
【００４９】
上述したように、メモリ内データＭＤの値が「１」である画素ユニットについては、第１の供給電圧ＶＡＬが各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。期間Ｔ４１には、第１の供給電圧ＶＡＬの電位の平均電位は３Ｖになり、共通電極５２の電位Ｖｃｏｎｔは６Ｖに設定されている。従って、期間Ｔ４１には、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには３Ｖの電圧が印加される。また、期間Ｔ４２には、第１の供給電圧ＶＡＬの電位の平均電位は３Ｖになり、共通電極５２の電位Ｖｃｏｎｔは０Ｖに設定されている。従って、期間Ｔ４２にも、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには３Ｖの電圧が印加される。
【００５０】
一方、メモリ内データＭＤの値が「０」である画素ユニットについては、第２の供給電圧ＶＢＬが各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。期間Ｔ４１には、第２の供給電圧ＶＢＬの電位の平均電位は１Ｖになり、共通電極５２の電位Ｖｃｏｎｔは６Ｖに設定されている。従って、期間Ｔ４１には、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには５Ｖの電圧が印加される。また、期間Ｔ４２には、第２の供給電圧ＶＢＬの電位の平均電位は５Ｖになり、共通電極５２の電位Ｖｃｏｎｔは０Ｖに設定されている。従って、期間Ｔ４２にも、当該画素ユニットに含まれる液晶容量５１Ｒ、５１Ｇ、および５１Ｂには５Ｖの電圧が印加される。
【００５１】
以上のように、第１の供給電圧ＶＡＬおよび第２の供給電圧ＶＢＬについてのデューティ比は様々な値に設定される。ところで、メモリ駆動制御部２０は、メモリ駆動が行われている期間中に上記デューティ比を変更することもできる。このため、各画素ユニットについて、時間的に多階調の表示を行うことができる。
【００５２】
＜５．効果＞
従来、画素メモリ回路５８は、図１１に示すようにサブ画素５Ｒ、５Ｇ、および５Ｂ毎に設けられていた。一方、本実施形態によれば、画素メモリ回路５８は、Ｒ用、Ｇ用、およびＢ用の３つのサブ画素からなる画素ユニット毎に設けられている。このため、図１０に示すように、画素領域において回路の占める面積が従来よりも低減される。また、このような画素メモリ回路５８を備える構成において、通常駆動からメモリ駆動に切り替えられる前に、メモリ駆動時における画像表示のためのデータが当該画素メモリ回路５８に格納される。画素メモリ回路５８には第１の供給電圧ＶＡＬと第２の供給電圧ＶＢＬとが与えられるところ、メモリ駆動時には、メモリ内データＭＤの値に応じて、第１の供給電圧ＶＡＬもしくは第２の供給電圧ＶＢＬの一方が各サブ画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。このため、メモリ駆動時には、画素形成部に映像信号ＳＬを与える必要がなくなる。これにより、例えば携帯電話の待ち受け画面、時刻表示、バッテリー残量表示など変化の少ない画像をメモリ駆動によって表示することで、周波数の高い映像信号ＳＬの供給が不要となり、消費電力が低減される。また、上述のように画素領域において回路の占める面積が従来よりも低減されていることから、画素領域にメモリ機能を有する回路を備えることによる開口率の低下を抑制しつつ、低消費電力化を実現することができる。
【００５３】
また、本実施形態によれば、デューティ比を様々な値に設定することによって、第１の供給電圧ＶＡＬの電圧値および第２の供給電圧ＶＢＬの電圧値を様々な値にすることができる。このため、電圧供給ラインの数を増加させることなく、表示画像の階調数を増やすことができる。したがって、多階調表示を実現するために回路構成が複雑になるということがない。さらに、上記デューティ比をメモリ駆動期間中に変更することができる。このため、時間的に多階調の画像表示を行うことができる。
【００５４】
＜６．その他＞
上記実施形態においては、ノーマリーホワイト型の液晶表示装置を前提にして説明しているが、本発明はこれに限定されず、ノーマリーブラック型の液晶表示装置にも適用することができる。また、表示装置として液晶表示装置を例に挙げて説明しているが、本発明はこれに限定されず、他の表示装置にも本発明を適用することができる。
【００５５】
さらに、上記実施形態においては、Ｒ用のソースバスラインＳＬＲに印加されている映像信号が画素メモリ回路５８に与えられてメモリ内データＭＤとして保持される構成となっているが、本発明はこれに限定されない。画素メモリ回路５８に与えられる映像信号は、Ｇ用のソースバスラインＳＬＧに印加されている映像信号であっても良いし、Ｂ用のソースバスラインＳＬＢに印加されている映像信号であっても良い。
【００５６】
さらにまた、上記実施形態においては、表示部５００内の第１の電圧供給ラインＡＬおよび第２の電圧供給ラインＢＬはメモリ駆動用ドライバ６００と接続されているが、本発明はこれに限定されない。例えば、ソースドライバ３００と接続されていても良いし、表示部５００内の一部の領域についてのみ本発明を適用するのであれば表示制御回路２００と接続されていても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る液晶表示装置において、１つのサブ画素についての画素ユニット回路の構成を示す等価回路図である。
【図２】上記実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記実施形態において、画素メモリ回路の詳細な構成を示す等価回路図である。
【図４】上記実施形態における駆動方法について説明するための信号波形図である。
【図５】上記実施形態において、メモリ駆動時に黒表示が行われるときの信号波形図である。
【図６】上記実施形態において、メモリ駆動時に白表示が行われるときの信号波形図である。
【図７】上記実施形態において、中間階調表示について説明するための信号波形図である。
【図８】上記実施形態において、中間階調表示が行われるときの一例を示す信号波形図である。
【図９】上記実施形態において、中間階調表示が行われるときの別の例を示す信号波形図である。
【図１０】上記実施形態における効果について説明するための図である。
【図１１】従来例における画素メモリ回路について説明するための図である。
【符号の説明】
【００５８】
５Ｒ、５Ｇ、５Ｂ…サブ画素
２０…メモリ駆動制御部
５１Ｒ、５１Ｇ、５１Ｂ…液晶容量
５２…共通電極
５５Ｒ、５５Ｇ、５５Ｂ…画素電極
５８…画素メモリ回路
５９…データ保持回路
１００…液晶表示パネル
２００…表示制御回路
３００…ソースドライバ
４００…ゲートドライバ
５００…表示部
６００…メモリ駆動用ドライバ
ＡＬ…第１の電圧供給ライン
ＢＬ…第２の電圧供給ライン
ＧＬ…ゲートバスライン
ＭＤ…メモリ内データ
ＳＡＬ…第１の供給電圧制御信号
ＳＢＬ…第２の供給電圧制御信号
ＳＥＬ…メモリ駆動選択ライン
ＳＬＲ、ＳＬＧ、ＳＬＢ…ソースバスライン
ＳＷＲ１〜ＳＷＲ４、ＳＷＧ１〜ＳＷＧ３、ＳＷＢ１〜ＳＷＢ３…スイッチ
ＳＷＭ１〜ＳＷＭ７…スイッチ
ＶＬＣＨ…第１の電源ライン
ＶＬＣＬ…第２の電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007286237.tif 000011
【図１０】
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【図１１】
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