(57)【要約】【課題】光ディスクのウォブルからクロック信号を生成する際に、隣接クロストークの影響を排除する。【解決手段】光ピックアップのフォトディテクタからプッシュプル信号を生成し、Ａ／Ｄ変換器１８でデジタル信号に変換する。複数の遅延素子２０〜３４でウォブル周期Ｔだけ順次遅延させ、加算器３６で加算する。遅延信号の加算により元の信号ｕ（０）に含まれる位相ずれや位相欠損部が鈍化する。加算器３６の出力からＰＬＬ４４でクロック信号を生成する。また、元の信号ｕ（０）とＴ／２だけ遅延させた信号ｕ（１／２）を加算器４６で加算し、プッシュプル信号の位相変調部を検出してアドレス情報を復調する。【選択図】図１
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【特許請求の範囲】
【請求項１】
光ディスクに形成されたウォブルを検出してウォブル信号を生成し、該ウォブル信号からクロック信号を生成する光ディスク装置であって、
光ディスクの半径方向に配置された受光素子出力の差分であるプッシュプル信号をデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号を所定時間だけ順次遅延させる、互いにカスケード接続された複数の遅延素子と、
前記複数の遅延素子のそれぞれの出力を加算する加算器と、
前記加算器の出力を二値化して前記ウォブル信号を生成する二値化器と、
を有することを特徴とする光ディスク装置。
【請求項２】
請求項１記載の装置において、
前記複数の遅延素子は、それぞれ前記デジタル信号をウォブル周期だけ遅延させることを特徴とする光ディスク装置。
【請求項３】
請求項２記載の装置において、
前記ウォブルは位相変調されてアドレス情報が埋め込まれており、
前記複数の遅延素子のうちの第１段の遅延素子は、それぞれ前記デジタル信号をウォブル周期の１／２だけ遅延させる２個の半遅延素子を組み合わせて構成され、
前記デジタル信号と、前記半遅延素子でウォブル周期の１／２だけ遅延させたデジタル信号とを加算する第２加算器と、
前記第２加算器の出力を二値化して前記ウォブルの位相変調を検出する第２二値化器と、
を有し、検出された前記位相変調から前記アドレス情報を復調することを特徴とする光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光ディスク装置に関し、特に光ディスクに形成されたウォブルからクロック信号を生成する技術に関する。
【背景技術】
【０００２】
従来より、光ディスクに形成されたウォブルを検出してウォブル信号を生成し、このウォブル信号からＰＬＬで記録用のクロック信号を生成している。ウォブル信号は、光ディスクの半径方向に配置されたフォトディテクタ出力の差分を演算してプッシュプル信号を生成し、このプッシュプル信号をバンドパフフィルタを通過させてノイズを除去した後、コンパレータで２値化することで生成される。但し、記録密度の増大に伴ってトラック幅が順次狭くなっており、隣接トラックからのクロストークの影響によりウォブル信号の位相がずれてジッタが悪化するため、クロストークの影響を排除して記録用のクロック信号を正確に生成できる技術が求められている。
【０００３】
下記の特許文献１には、ウォブル信号の周期を平均化し、平均周期と略同一周期の矩形波を生成し、矩形波を逓倍することで記録用クロック信号を生成することが開示されている。
【０００４】
【特許文献１】特開２００２−２０３３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術では、二値化されたウォブル信号をＤＦＦ（ディレイフリップフロップ）に入力し、ＤＦＦの出力を積算周期計測カウンタに入力して、所定のクロックにより積算周期をカウントする構成であるため、非常に高速なクロックが必要となってしまう。
【０００６】
また、上記の従来技術では、ランドプリピット信号に基づいてアドレス情報を復調しているが、ＤＶＤ＋ＲやＨＤ  ＤＶＤ等の光ディスクではウォブルを位相変調してアドレス情報を埋め込んでおり、ウォブルから記録用クロックや回転速度制御用の信号を生成するだけでなく、ウォブルからアドレス情報を正確に復調することも要求されており、この点について上記従来技術には何らの開示もない。
【０００７】
本発明の目的は、光ディスクに形成されたウォブルから記録用のクロック信号を高精度に生成することができる装置を提供すること、さらに、光ディスクに形成されたウォブルからアドレス情報を正確に復調することができる装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、光ディスクに形成されたウォブルを検出してウォブル信号を生成し、該ウォブル信号からクロック信号を生成する光ディスク装置であって、光ディスクの半径方向に配置された受光素子出力の差分であるプッシュプル信号をデジタル信号に変換するＡ／Ｄ変換器と、前記デジタル信号を所定時間だけ順次遅延させる、互いにカスケード接続された複数の遅延素子と、前記複数の遅延素子のそれぞれの出力を加算する加算器と、前記加算器の出力を二値化して前記ウォブル信号を生成する二値化器とを有することを特徴とする。
【０００９】
ここで、前記複数の遅延素子は、それぞれ前記デジタル信号をウォブル周期だけ遅延させることが好適である。
【００１０】
また、前記ウォブルは位相変調されてアドレス情報が埋め込まれており、前記複数の遅延素子のうちの第１段の遅延素子は、それぞれ前記デジタル信号をウォブル周期の１／２だけ遅延させる２個の半遅延素子を組み合わせて構成され、前記デジタル信号と、前記半遅延素子でウォブル周期の１／２だけ遅延させたデジタル信号とを加算する第２加算器と、前記第２加算器の出力を二値化して前記ウォブルの位相変調を検出する第２二値化器とを有し、検出された前記位相変調から前記アドレス情報を復調することが好適である。
【００１１】
プッシュプル信号はＡ／Ｄ変換器によりデジタル信号に変換され、複数の遅延素子で順次遅延処理される。元のプッシュプル信号、及び複数の遅延素子によりそれぞれ遅延されたプッシュプル信号は加算器で加算され平均化される。加算による平均化処理により、元のプッシュプル信号に含まれるクロストークによる位相ずれ等が低減する。
【００１２】
さらに、複数の遅延素子の第１段の遅延素子を援用し、第１段の遅延素子を構成する２個の半遅延素子で半周期だけ遅延されたプッシュプル信号、及び元のプッシュプル信号は加算器で加算される。元のプッシュプル信号の位相変調部（あるいは位相反転部）は加算により強め合って強調され、位相変調部以外は弱め合って振幅レベルが低下する。これにより、位相変調部の検出が容易化される。
【発明の効果】
【００１３】
本発明によれば、簡易な構成で隣接トラックからのクロストークによる位相ずれの影響を抑制してクロック信号を生成できる。また、位相変調部の検出が容易化され、アドレス情報を復調できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面に基づき本発明の実施形態について説明する。
【００１５】
図１に、本実施形態にかかるウォブル信号処理回路を示す。ウォブル信号処理回路は、ＤＶＤ＋Ｒ、ＤＶＤ＋ＲＷ、ＨＤ  ＤＶＤ等の光ディスクにデータを記録又は再生する光ディスク装置に搭載される。
【００１６】
光ディスク装置の光ピックアップは、周知の如く光ディスクからの反射光を受光する４分割フォトディテクタを有し、４分割フォトディテクタのうち半径方向に配置されたフォトディテクタ出力はそれぞれ差分器１０に供給される。図では、フォトディテクタ出力をそれぞれＰ側出力、Ｎ側出力として示している。差分器１０は、これらの信号の差分を演算し、プッシュプル信号としてＨＰＦ１２に出力する。
【００１７】
ＨＰＦ１２及びＬＰＦ１４は、プッシュプル信号に含まれるノイズ成分を除去し、ウォブル中心周波数（１４０ＫＨｚ）近傍の成分のみを抽出して処理部１６に出力する。ＨＰＦ１２及びＬＰＦ１４の代わりにＢＰＦを用いてもよい。
【００１８】
処理部１６は、プッシュプル信号からウォブル信号を生成し、さらにウォブル信号から記録用クロック信号を生成するブロックと、プッシュプル信号からアドレス情報を復調するブロックを有する。以下、これらについて順次説明する。
【００１９】
＜記録用クロック信号の生成＞
ウォブル信号生成及び記録用クロック信号生成を行うブロックは、Ａ／Ｄ変換器（以下、Ａ／Ｄと記す）１８、互いにカスケード接続された複数の遅延素子２０〜３４、複数の遅延素子それぞれの出力を加算する加算器３６、ＨＰＦ３８，ＬＰＦ４０、ゼロクロス検出器（コンパレータ）４２及びＰＬＬ４４を有する。
【００２０】
Ａ／Ｄ１８は、アナログプッシュプル信号をデジタル信号に変換して出力する。デジタル信号に変換するのは、後段の遅延回路でデジタルフィルタに類似のフィルタリング処理を行うためである。また、Ａ／Ｄ１８でのサンプリング周波数は、後段でウォブル周期Ｔ分の遅延を行うに十分な精度であればよく、ウォブル周波数の４倍以上の周波数であればよい。
【００２１】
複数の遅延素子２０〜３４は、互いにカスケード接続され、前段の遅延素子から入力したデジタル信号を所定時間だけ遅延させて後段の遅延素子に出力する。各遅延素子は、シフトレジスタで構成される。複数の遅延素子２０〜３４の遅延時間は基本的にウォブル周期Ｔ（１／１４０ＫＨｚ）であり、入力したデジタル信号を時間Ｔだけ遅延処理して後段に出力する。複数の遅延素子の個数、すなわちカスケード接続の段数は任意であり、多い方が好ましい。本実施形態では、一例として複数の遅延素子を１５段としている。但し、第１段の遅延素子は、それぞれウォブル周期Ｔの半分の時間だけ遅延させる２個の遅延素子から構成される。ウォブル周期Ｔだけ遅延させる遅延素子を２個に分割したということもできる。図において、これら２個の遅延素子（半遅延素子）は、遅延素子２０、２２として示す。Ａ／Ｄ１８からのデジタル信号は遅延素子２０に入力し、遅延素子２０はＴ／２だけ遅延させて遅延素子２２に出力する。遅延素子２２は、入力したデジタル信号をさらにＴ／２だけ遅延させて後段の遅延素子２４に出力する。時間Ｔだけ遅延させる遅延素子を、Ｔ／２だけ遅延させる２個の遅延素子に分割したのは、Ｔ／２だけ遅延したデジタル信号を得るためである。Ｔ／２だけ遅延したデジタル信号は、後述するようにウォブルの位相変調部を検出するために用いられる。複数の遅延素子からの出力、すなわちＡ／Ｄ１８からのデジタル信号ｕ（０）を順次周期Ｔだけ遅延させた信号をｕ（１）、ｕ（２）、・・・ｕ（１５）とする。ｕ（１）は、２個の遅延素子（半遅延素子）２０，２２でｕ（０）を１Ｔだけ遅延させたデジタル信号であり、ｕ（１５）は、ｕ（０）を１５Ｔだけ遅延させたデジタル信号に相当する。
【００２２】
加算器３６は、Ａ／Ｄ１８からのデジタル信号ｕ（０）、及び複数の遅延素子からの遅延デジタル信号ｕ（１）、ｕ（２）、・・・ｕ（１５）を加算し、その総和を出力する。ｕ（０）には、隣接トラックからのクロストークが重畳されて位相ずれが生じる。また、位相変調部や位相欠損部が存在する。これらは、単にプッシュプル信号を二値化する構成ではノイズの原因となりジッタ悪化を引き起こす。本実施形態では、ｕ（０）〜ｕ（１５）のデジタル信号を加算することで、ｕ（０）に含まれる位相ずれや位相変調部（位相反転部）、位相欠損部の影響を相殺し、ウォブル周期を有する信号成分を強調する。
【００２３】
図２に、加算器３６の出力信号波形を示す。図において、実線はｕ（０）、一点鎖線は加算器３６の出力であるΣｕ（ｎ）である。ｕ（０）には位相反転部や位相欠損部が存在するが、Σｕ（ｎ）では振幅及びジッタともに平均化され、ノイズ、欠損、クロストーク等に対して非常に鈍化している。このことは、デジタルプッシュプル信号を周期Ｔだけずらせて加算していくことにより、位相ずれや位相反転、位相欠損等の影響を排除できることを意味する。したがって、加算器３６の出力を修正プッシュプル信号とみなし、この修正プッシュプル信号に対して従来と同様にフィルタリング処理及び二値化処理を施してウォブル信号を生成することで、ジッタ良好なウォブル信号を生成することができる。
【００２４】
再び図１に戻り、加算器３６は総和信号Σｕ（ｎ）を演算してＨＰＦ３８に出力する。ＨＰＦ３８及びＬＰＦ４０は、総和信号からノイズ成分を除去しゼロクロス検出器４２に出力する。ゼロクロス検出器（コンパレータ）４２は、入力信号を二値化してウォブル信号を生成し、ＰＬＬ４４に出力する。ＰＬＬ４４は、ウォブル信号を逓倍して記録用クロック信号を生成し、Ａ／Ｄ１８や遅延素子２０〜３４、あるいはデータ記録系に供給する。
【００２５】
本実施形態でも、原理的には従来技術と同様に周期を平均化しているが、従来技術のように二値化されたウォブル信号の周期をカウントしているのではなく、プッシュプル信号をデジタル信号に変換し、このデジタルプッシュプル信号の周期を平均化している点に留意されたい。
【００２６】
＜アドレス情報の復調＞
アドレス情報を復調するブロックは、Ａ／Ｄ１８、遅延素子２０、加算器４６，ＨＰＦ４８，ＬＰＦ５０、ウィンドウコンパレータ５２及びアドレスデコーダ５４を有する。複数の遅延素子２０〜３４は、基本的にウォブル信号を生成するために用いられるが、これらの遅延素子の一部を援用することでウォブルの位相反転を簡易に検出することができる。すなわち、遅延素子（半遅延素子）２０は、入力デジタル信号ｕ（０）をＴ／２だけ遅延させたデジタル信号ｕ（１／２）を後段の遅延素子２２に出力するとともに、加算器４６に出力する。
【００２７】
加算器４６は、Ａ／Ｄ１８からのデジタル信号ｕ（０）と遅延素子２０からのデジタル信号ｕ（１／２）とを加算する。加算結果は、ＨＰＦ４８、ＬＰＦ５０でノイズ除去された後、ウィンドウコンパレータ５２に供給される。
【００２８】
図３に、加算器４６の出力信号波形を示す。図において、実線はｕ（０）、波線はｕ（１／２）、一点鎖線は加算器４６出力であるｕ（０）＋ｕ（１／２）を示す。ｕ（０）の位相変調部では、互いに１８０°位相がずれているため、ｕ（１／２）の位相と一致することになり、加算により強め合うことになる。一方、その他の部分では、ｕ（０）の位相とｕ（１／２）の位相は異なるため、加算により弱め合うことになる。結果として、ｕ（０）＋ｕ（１／２）は、元のデジタル信号ｕ（０）に含まれる位相変調部でピークとなる信号波形となる。したがって、ｕ（０）＋ｕ（１／２）に対し、ウインドウコンパレータ５２でプラス側とマイナス側に適当なしきい値レベル（スレッショルド）を設定し、このしきい値レベルで二値化することで、位相変調部（あるいは位相反転部）を簡易に検出することができる。
【００２９】
図４に、ウィンドウコンパレータ５２での二値化処理を示す。ウィンドウコンパレータ５２は、加算器４６からのｕ（０）＋ｕ（１／２）のレベルと上側スレッショルド１００及び下側スレッショルド２００とを比較し、それぞれのスレッショルドを超えたときにパルス信号を出力する。このパルス信号は位相変調部（位相反転部）検出信号としてアドレスデコーダ５４に供給される。アドレスデコーダ５４は、入力した検出信号に基づきＢＰＳＫ変調されたアドレス情報を復調する。
【００３０】
このように、本実施形態では、複数の遅延素子を用いてウォブル信号を生成し記録用クロック信号を生成するとともに、複数の遅延素子の一部を援用してウォブル信号の位相変調部も検出することで、簡易な構成でありながら高精度にクロック信号及びアドレスを得ることができる。
【００３１】
なお、本実施形態では、加算器３６の出力をＨＰＦ３８さらにはＬＰＦ４０に供給しているが、複数の遅延素子２０〜３４にアッテネータを付加し、サンプリング周波数と遅延量を適宜調整することで、これらのフィルタを不要化してもよい。
【図面の簡単な説明】
【００３２】
【図１】実施形態の構成図である。
【図２】図１における加算器３６の出力信号波形を示す図である。
【図３】図１における加算器４６の出力信号波形を示す図である。
【図４】図１におけるウィンドウコンパレータ５２の二値化処理を示す図である。
【符号の説明】
【００３３】
１０  差分器、１８  Ａ／Ｄ変換器、２０〜３４  遅延素子、３６，４６  加算器。
【図１】
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【図２】
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【図３】
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【図４】
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