(57)【要約】【課題】薄い強誘電体膜と厚い強誘電体膜とを誘電体とする２種類のキャパシタを、少ない工数で一つの半導体装置内に形成する。【解決手段】下部電極層２上に強誘電体膜３を形成したのち、強誘電体膜３の一部領域をエッチングして薄膜化する。その後、強誘電体膜３の上に上部電極層５を堆積し、上部電極層３、強誘電体膜３及び下部電極層２を順次パターニングして、薄膜化した領域に厚い強誘電体膜３ａを有するキャパシタ１０ａを、エッチングされない領域に厚い強誘電体膜３ｂを有するキャパシタ１０ｂを形成する。通常の１種類のキャパシタを形成する工程に、強誘電体膜３のエッチング工程を追加するのみで、２種類のキャパシタ１０ａ、１０ｂを形成することができる。【選択図】図１
2007281373.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に第１の下部電極、第１の強誘電体膜及び第１の上部電極が順次積層された第１のキャパシタと、前記絶縁膜上の異なる領域に第２の下部電極、前記第１の強誘電体膜より薄い膜厚を有する第２の強誘電体膜及び第２の上部電極が順次積層された第２のキャパシタとを有する半導体装置において、
前記第２の強誘電体膜は、エッチングにより薄くされた前記第１の強誘電体膜の一部領域からなることを特徴とする半導体装置。
【請求項２】
前記第１及び第２のキャパシタの一方が電源配線の平滑用キャパシタを構成し、他方が強誘電体メモリセルを構成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁膜上に、下部電極層を形成する工程と、
前記下部電極層上に、前記第１の強誘電体膜を形成する工程と、
前記第２のキャパシタの形成領域上に形成された前記第１の強誘電体膜をエッチングして薄くし、前記第２の強誘電体膜を形成する工程と、
次いで、前記第１及び第２の強誘電体膜上に、上部電極層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記上部電極層、前記第１並びに第２の強誘電体層、及び前記下部電極層を順次パターニングして、前記第１及び第２のキャパシタを形成する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記下部電極層の形成に代えて、互いに分離した第１及び第２の下部電極を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は膜厚が異なる強誘電体膜を誘電体とする２種類以上の強誘電体キャパシタを備えた半導体装置及びその製造方法に関し、とくに膜厚の異なる強誘電体膜を容易に製造することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、電源が切られても情報を保持する不揮発性を有し、かつ書き込み及び読み出し電力が小さい。このため、省電力が要求される用途、例えば、携帯機器に組み込まれる半導体装置への利用が進められている。
【０００３】
かかる強誘電体メモリには、強誘電体膜の上下を電極で挟んだ強誘電体キャパシタがメモリ素子として使用されている。しかし、強誘電体キャパシタは、メモリ素子として用いられるのみならず、その小面積で大容量が実現できるという特徴を活用して多くの用途が提言されている。例えば、メモリ素子を駆動するロジック回路の電源配線の平滑用キャパシタに強誘電体キャパシタを用いることも考えられる。
【０００４】
従来、用途の異なるキャパシタは，それぞれ別個の製造工程により製造されていた。これは、用途が異なるキャパシタには異なる特性が要求されるため、同一の工程により製造することは困難なためである。例えば、強誘電体メモリのメモリ素子に用いられるキャパシタには、低電圧動作、大きなＱsw、優れたリテンション特性及び良好なインプリント特性が要求され、これらを満たすキャパシタ誘電体として薄い強誘電体膜が使用されている。他方、平滑用キャパシタには、高い絶縁破壊耐圧が優先されるため、キュパシタ誘電体として高い絶縁耐圧を有するＳｉＯ2 膜、ＳｉＮ膜が多用されている。以下、２種類のキャパシタを備えた従来の半導体装置について説明する。
【０００５】
図３は従来の半導体装置の断面図であり、ＳｉＯ2 ／ＳｉＮからなる２層膜を誘電体とするキャパシタと、強誘電体キャパシタとの２種類のキャパシタを備えた半導体装置を表している。
【０００６】
図３を参照して、２種類のキャパシタを備えた従来の半導体装置の製造では、まず、図外の半導体基板上に形成された絶縁膜１上に、下部電極２ｂ、ＳｉＯ2 ／ＳｉＮからなる誘電体膜３ｂ及び上部電極５ｂを順次積層する。次いで、下部電極２ｂ、誘電体膜３ｂ及び上部電極５ｂを上から順にパターニングしてＭＩＭキャパシタ３１ｂを形成する。
【０００７】
次いで、層間絶縁膜８の下層部を堆積し、その上に、下部電極２ａ、強誘電体膜３ａ及び上部電極５ａを順次堆積する。次いで、下部電極２ａ、強誘電体膜３ａ及び上部電極５ａを上から順にパターニングして、メモリ素子を構成する強誘電体キャパシタ３１ａを形成する。
【０００８】
ついで、層間絶縁膜８の上層部を堆積したのち、層間絶縁膜８を貫通して下部電極２ａ、２ｂ、及び上部電極５ａ、５ｂに接続するビア６を形成する。その後、層間絶縁膜８上にビア６に接続する配線７を形成し、半導体装置が製造される。（例えば、特許文献１参照。）。
【０００９】
このように、同一半導体装置内に組み込まれた２種のキャパシタが、強誘電体キャパシタ及びＭＩＭキャパシタのように異なる誘電体を用いる場合は、当然に別々の製造工程で製作されている。このような製造方法は、２種のキャパシタが共に強誘電体キャパシタである場合にも、例えば、メモリ素子用の薄い強誘電体を有するキャパシタと高絶縁耐圧の厚い強誘電体を有するキャパシタとが共存する場合にも適用することができる。即ち、上述の製造方法では、強誘電体キャパシタの誘電体を構成する強誘電体膜が異なる膜厚を有するときは、それぞれ異なる強誘電体膜を堆積することで容易に対処することができるからである。
【００１０】
しかし、上述した従来の方法では、各強誘電体キャパシタの強誘電体膜の膜厚が異なる数だけ、キャパシタの製造工程を繰り返す必要があり、製造工程が増加して製造コストが上昇してしまう。
【００１１】
一方、キャパシタの強誘電体膜を薄い部分と厚い部分とから構成し、２つの坑電圧を有する強誘電体キャパシタの製造方法が知られている。
【００１２】
図４は従来の半導体装置のキャパシタ断面図であり、図４（ａ）は厚さの異なる２領域を有する強誘電体膜をキャパシタ誘電体とする強誘電体キャパシタを、図４（ｂ）は一部領域が２層の強誘電体膜をキャパシタ誘電体とする強誘電体キャパシタを表している。
【００１３】
図４（ａ）を参照して、かかる２つの坑電圧を有する強誘電体キャパシタを製造する従来の第１の方法は、まず、ビア６Ａが形成された絶縁膜１の一部領域上に、バリア層１１を形成する。次いで、絶縁膜１上全面に、スピンコート法により強誘電体膜３を形成する。この強誘電体３は、バリア層１１上では薄く、その外側の絶縁膜１上では厚く形成される。これにより、薄い強誘電体膜と厚い強誘電体膜が隣接して形成される。次いで、強誘電体膜３上に、上部電極５を形成し、薄い部分と厚い部分とからなる強誘電体膜３をキャパシタ誘電体とする強誘電体キャパシタが製造される。（例えば、特許文献２を参照。）。
【００１４】
しかし、この絶縁膜１上にバリア層１１を形成して段差を設けることにより強誘電体膜３に薄い部分と厚い部分とを形成する方法では、段差上で薄く段差下で厚い強誘電体膜３とするために、強誘電体膜３の製造方法が例えばスピンコート法に制限されてしまい、強誘電体膜の特性制御が制約される。
【００１５】
さらに、図４（ｂ）を参照して、２つの坑電圧を有する強誘電体キャパシタを製造する従来の第２の方法は、下部電極２ａ上に下層の強誘電体膜３Ａを形成し、その強誘電体膜３Ａの一部領域上に上層の強誘電体膜３Ｂを形成する。その後、強誘電体膜３Ａ、３Ｂ上に上部電極５ａ、５ｂを形成し、上部電極５ａ、５ｂを接続する配線を形成して強誘電体キャパシタが製造される。（例えば、特許文献３を参照。）。
【００１６】
このキャパシタの製造方法は、強誘電体膜３Ａ、３Ｂを積層するために複雑な製造工程を必要とし、製造コストを上昇させる。
【特許文献１】特開２００３−６００５４号公報
【特許文献２】特開２００１−２４４４２５号公報
【特許文献３】特開平７−１２２６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
素子の微細化にともない、従来の半導体装置のように同じ厚さの強誘電体を誘電体とするキャパシタをメモリ素子及び平滑キャパシタとして用いては、これらのキャパシタに要求される異なる特性を満たすことが困難になっている。このため、強誘電体の厚さが異なる２種以上のキャパシタを同一半導体装置に形成する必要が生じている。
【００１８】
しかし、上述したように、１つの半導体装置内に薄い強誘電体膜を誘電体とするキャパシタと、厚い強誘電体膜を誘電体とするキャパシタとをそれぞれ別々の工程で作製する従来の半導体装置の製造方法では、キャパシタの種類数のキャパシタ製造工程が必要となり、製造工程が増加し製造コストが上昇するという問題がある。
【００１９】
また、かかるキャパシタを備える半導体装置の製造に、キャパシタの下部電極に段差を設け、スピンコート法により強誘電体膜を形成する従来のキャパシタの製造方法を適用すると、強誘電体膜の製造方法が制限されるという問題がある。さらに、強誘電体膜を積層して誘電体膜を形成する従来のキャパシタの製造方法を適用しても、製造工程が複雑になり製造コストが上昇するという問題は残る。
【００２０】
本発明は、薄い強誘電体膜を誘電体とするキャパシタと、厚い強誘電体膜を誘電体とするキャパシタを１つの半導体装置内に有する半導体装置及びその製造方法に関し、製造工程が簡単で低い製造コストで製造することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するための本発明の半導体装置は、絶縁膜上に第１の強誘電体膜を誘電体とする第１のキャパシタと、絶縁膜上の異なる領域に第１の強誘電体膜より薄い膜厚を有する第２の強誘電体膜を誘電体とする第２のキャパシタとを有する半導体装置において、第２の強誘電体膜は、エッチングにより薄くされた第１の強誘電体膜の一部領域からなることを特徴とする。
【００２２】
即ち、この半導体装置のキャパシタは、絶縁膜上に、下部電極層及び第１の強誘電体膜を形成したのち、この第１の強誘電体膜をエッチングして薄くして第２の強誘電体膜を形成し、上部電極層を形成することで製造される。
【００２３】
従って、この本発明の半導体装置は、従来の１種類の強誘電体キャパシタの製造工程に、単に強誘電体膜のエッチング工程を追加するのみで製造することができる。このため、２種類（強誘電体の膜厚が異なる２種類）のキャパシタを別工程で製作する従来の半導体装置又はその製造方法に較べて、製造工程が少なく製造コストが低減される。
【００２４】
なお、下部電極層、第１、第２の強誘電体層及び上部電極層は、その後にパターニングされて第１のキャパシタ及び第２のキャパシタを構成する。あるいは、下部電極層を初めからパターニングして下部電極を形成し、この上に第１の強誘電体膜を形成してもよい。この場合、上部電極又は上部電極及び第１の強誘電体膜をパターニングすることで足りる。
【発明の効果】
【００２５】
本発明によれば、薄い強誘電体膜を誘電体とするキャパシタと、厚い強誘電体膜を誘電体とするキャパシタとを備えた半導体装置を、強誘電体膜のエッチング工程を追加するのみで製造することができ、製造コストが低減される。
【発明を実施するための最良の形態】
【００２６】
本発明の第１実施形態は、メモリセル中に強誘電体メモリ素子として用いられるメモリ用強誘電体キャパシタと、周辺回路の電源配線の平滑用キャパシタとして用いられる平滑用強誘電体キャパシタとを備えた半導体装置に関する。
【００２７】
図１は、本発明の第１実施形態による半導体装置の製造工程断面図であり、半導体装置のキャパシタを含む部分の断面構造を表している。
【００２８】
図１（ａ）を参照して、本第１実施形態の半導体装置の製造では、まず、図外の半導体基板上に形成された絶縁膜１の上面に、下部電極層２を形成する。下部電極層２は、後にパターニングされて２種類のキャパシタの下部電極となるもので、例えばＰｔからなる。      
【００２９】
次いで、下部電極層２上に強誘電体膜３（第２の強誘電体膜に相当する）を形成する。この強誘電体膜３は、ＦｅＲＡＭのキャパシタ特性を満たすもので、例えばＰＺＴ（チタン酸ジルコン酸鉛）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料、あるいはＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＴＢ：Ｙ１）、ＳｒＢｉ2 （ＴａＮｂ）2 Ｏ9 （ＳＢＴＮ：ＹＺ）等のＢｉ層状構造化合物を用いることができる。
【００３０】
これらの強誘電体膜３は、例えばゾルゲル法、スパッタ法又はＭＯＣＶＤ法により形成することができる。より詳しくは、まずこれらの方法を用いてアモルファス相からなる強誘電体膜の前駆物質を成膜し、その後、熱処理して前駆物質を結晶化してペロブスカイト構造を有する強誘電体へと変換することで強誘電体膜３を形成する。
【００３１】
次いで、強誘電体膜３上に、平滑用強誘電体キャパシタ１０ｂ（図１（ｅ）参照）の形成領域を被覆し、メモリ用強誘電体キャパシタ１０ａ（図１（ｅ）参照）の形成領域を表出する開口４ａを有するレジストマスク４を形成する。
【００３２】
次いで、図１（ｂ）を参照して、レジストマスク４をマスクとする反応性イオンエッチングを用いて、開口４ａ底面に表出する強誘電体膜３をエッチングして薄くする。この結果、メモリ用強誘電体キャパシタ１０ａ形成領域上の強誘電体膜３ａ（第２の強誘電体膜に相当する）は薄くされ、平滑用強誘電体キャパシタ１０ｂ形成領域上の強誘電体膜３ｂは減膜することなく形成時の膜厚のまま残される。
【００３３】
なお、強誘電体膜３のエッチングはマスクを用いて減膜できればよく、他のドライエッチング、例えばイオンミリングを用いることもでき、また、ウエットエッチングを用いることもできる。
【００３４】
次いで、図１（ｃ）を参照して、強誘電体膜３上全面に上部電極層５を形成する。この上部電極層５には、通常はＰｔが用いられる。これは、Ｐｔを強誘電体キャパシタ１０ａ、１０ｂの上部電極５ａ、５ｂとして用いたとき、リーク電流が小さくかつヒステリシスカーブが大きい等の優れたキャパシタ特性を与えるからである。しかし、メモリ用強誘電体キャパシタとしては、疲労特性が劣る、あるいは半導体デバイスの製造過程での劣化が大きく信頼性に乏しいことが知られている。
【００３５】
これらの欠点を補う上部電極５ａ、５ｂ材料として、ＩｒＯ2 又はＳＲＯ（ＳｒＲｕＯ3 ）等の酸化物導電物質を用いることもできる。これらの酸化物導電物質を上部電極層５の材料とすることで、疲労特性及び信頼性に優れた強誘電体キャパシタ１０ａ、１０ｂが製造される。なお、ＩｒＯ2 上部電極については、高松発表のＩＳＩＦ  ２０００，１２ｔｈ  Ｉｎｔｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｎｏ．０１７Ｃに、ＳＲＯ上部電極については、９９年春（４６回）応物  ２９ｐ−Ｋ−１３及び９９年秋（６０回）応物  ２ｐ−Ａ−６に開示されている。
【００３６】
なお、上部電極層５は、スパッタ法により形成することができる。その他の方法、例えばＣＶＤ法により形成することもできる。
【００３７】
次いで、図１（ｄ）を参照して、上部電極層５、強誘電体層３及び下部電極層２をこの順にエッチングしてパターンニングし、メモリ用強誘電体キャパシタ１０ａ及び平滑用強誘電体キャパシタ１０ｂを形成する。
【００３８】
詳細には、まず、上部電極層５上に、上部電極５ａ、５ｂを画定する図外のエッチングマスクを形成し、このマスクを用いたドライエッチングにより上部電極層５をパターニングして、上部電極５ａ、５ｂを形成する。次いで、上部電極５ａ、５ｂ及びその外側に表出する強誘電体膜３上に、キャパシタ１０ａ、１０ｂの誘電体（誘電体膜３ａ、３ｂ）を画定する図外のエッチングマスクを形成し、このマスクを用いたドライエッチングにより強誘電体膜３をパターニングして、誘電体膜３ａ、３ｂを形成する。次いで、同様に、上部電極５ａ、５ｂ、表出する強誘電体膜３ａ、３ｂ及びその外側に表出する下部電極層２上に、キャパシタ１０ａ、１０ｂの下部電極２ａ、２ｂを画定する図外のエッチングマスクを形成し、このマスクを用いたドライエッチングにより下部電極層２パターニングして、下部電極２ａ、２ｂを形成する。
【００３９】
これにより、厚さの異なる強誘電体膜３ａ、３ｂをキャパシタ誘電体とする強誘電体キャパシタ１０ａ、１０ｂが、同一半導体基板上に形成された。
【００４０】
次いで、図１（ｅ）を参照して、絶縁膜１上全面にＳｉＯ2 層間絶縁膜８を形成する。次いで、層間絶縁膜８に、上部電極５ａ、５ｂ及び下部電極２ａ、２ｂを表出するビアホールを開設し、このビアホールを導電性材料で埋めてビア６を形成する。その後、層間絶縁膜８上にビア６と接続する配線７を形成する。さらに、通常の半導体装置の製造工程を経て半導体装置が製造される。
【００４１】
本第１実施形態によると、強誘電体膜３のエッチング工程を除き、１種類の強誘電体キャパシタを備えた半導体装置の通常の製造工程により、厚さの異なる強誘電体膜３ａ、３ｂを誘電体とする２種類の強誘電体キャパシタ１０ａ、１０ｂを備えた半導体装置を製造することができる。従って、このエッチング工程の追加により発生する僅かなコスト上昇のみで、２種類の強誘電体キャパシタ１０ａ、１０ｂを備えた半導体装置を製造することができる。
【００４２】
図２は本発明の第２実施形態による半導体装置の製造工程断面図である。本第２実施形態は、パターニングされた下部電極２ａ、２ｂ上に強誘電体膜３を形成する点で、第１実施形態と異なる。
【００４３】
図２を参照して、本第２実施形態では、絶縁膜１上に例えばＰｔからなる下部電極層２を形成した後、下部電極層２をパターニングして下部電極２ａ、２ｂを形成する。次いで、絶縁膜１上に、下部電極２ａ、２ｂを覆う強誘電体膜３を第１実施形態と同様の方法で形成する。次いで、強誘電体膜３上に、第１実施形態と同様のレジストマスク４を形成する。
【００４４】
次いで、図１（ｂ）と同様に強誘電体膜３の一部をエッチングして薄くする。次いで、図１（ｃ）と同様に強誘電体膜３の上に上部電極層５を形成し、その後、図１（ｄ）と同様に、上部電極層５をパターニングして上部電極５ａ、５ｂを形成し、さらに、強誘電体膜３をパターニングして強誘電体膜３ａ、３ｂを形成する。この強誘電体膜３のパターニングは必要があれば行い、必ずしもキャパシタ１０ａ、１０ｂ毎に分離された強誘電体膜３ａ、３ｂとする必要はない。ついで、第１実施形態と同様の工程により半導体装置を製造する。
【００４５】
本実施形態によれば、強誘電体膜３をパターニングした後に下部電極層２をパターニングすることがないから、強誘電体膜３ａ、３ｂの下部電極層２のパターニングによる劣化を回避することができる。
【産業上の利用可能性】
【００４６】
本発明をＦｅＲＡＭとロジック回路とを内蔵する半導体装置に適用することで、半導体装置を少ない工程と低いコストで製造することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態による半導体装置の製造工程断面図
【図２】本発明の第２実施形態による半導体装置の製造工程断面図
【図３】従来の半導体装置の断面図
【図４】従来の半導体装置のキャパシタ断面図
【符号の説明】
【００４８】
１、１Ａ  絶縁膜
２  下部電極層
２ａ  下部電極
３、３ａ、３ｂ  強誘電体膜
４  レジストマスク
５  上部電極層
５ａ  上部電極
６、６Ａ  ビア
７  配線
８  層間絶縁膜
１０ａ、１０ｂ  キャパシタ
１１  バリア層
【図１】
2007281373.tif 000003
【図２】
2007281373.tif 000004
【図３】
2007281373.tif 000005
【図４】
2007281373.tif 000006