(57)【要約】【課題】走査駆動回路の出力電圧を、正から負の電源電圧範囲までスイッチングするようにすることが可能な走査駆動回路及びこれを利用した有機発光表示装置を提供する。【解決手段】順次発生する４個のクロックのうち３個の伝達を受け、入力信号を受けて所定の時間遅延して出力信号を出力し、入力端に以前段のステージの出力端が連結される複数のステージを備え、ステージは、第２クロック端子から入力されるクロックに対応して入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧が出力端に伝達され、第１トランジスタのオンオフ動作によって入力端から入力される入力信号に対応して第１電圧が出力端に伝達されないようにするスイッチ部と；出力端の電圧を所定時間維持して、入力信号に対応して第３クロック端子から伝達されるクロックの電圧を上記出力端に伝達する保存部と；を含む。【選択図】図５
2007286583.tif 000002
【特許請求の範囲】
【請求項１】
順次発生する４個のクロックのうち、３個のクロックの伝達を受けて動作し、入力端から入力信号の入力を受けて所定の時間遅延して出力端から出力信号を出力して、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
前記ステージは、
第２クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
第１クロック端子から入力されるクロックに対応して第１電圧が前記出力端に伝達されるようにして、前記第１トランジスタのオンオフ動作によって前記入力端から前記入力信号の伝達を受けて、前記入力信号に対応して前記第１電圧が前記出力端に伝達されないようにするスイッチ部と；
前記出力端の電圧を所定時間の間維持して、前記入力信号に対応して第３クロック端子から伝達されるクロックの電圧を前記出力端に伝達する保存部と；
を含むことを特徴とする走査駆動回路。
【請求項２】
前記保存部は、
前記第１トランジスタに連結されて前記入力信号の伝達を受ける第１ノードの電圧に対応して、前記第３クロック端子から入力されるクロックを第２ノードに伝達する第２トランジスタと；
前記第１ノードと前記第２ノードの電圧を維持するキャパシタと；
を含むことを特徴とする、請求項１に記載の走査駆動回路。
【請求項３】
前記スイッチ部は、
前記第１クロック端子から入力されるクロックの電圧に対応して第２電圧を第３ノードに伝達する第３トランジスタと；
前記入力信号に対応してクロックの電圧を前記第３ノードに伝達する第４トランジスタと；
ゲートが前記第３ノードに連結されて前記第３ノードの電圧に対応して前記第１電圧を前記出力端に伝達する第５トランジスタと；
を含むことを特徴とする請求項１に記載の走査駆動回路。
【請求項４】
前記スイッチ部は、
ゲートは前記第１クロック端子に連結され、ソースは第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；
ゲートは前記出力端に連結され、ソースは前記第１クロック端子に連結されてドレインは前記第３ノードに連結される第４トランジスタと；
ゲートは前記第３ノードに連結され、ソースは前記第１電源に連結されてドレインは出力端に連結される第５トランジスタと；
を含むことを特徴とする、請求項１または２に記載の走査駆動回路。
【請求項５】
前記スイッチ部は、
ゲートは前記第１クロック端子に連結され、ソースは第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；
ゲートは前記第１トランジスタに連結された第１ノードに連結され、ソースは前記第１電圧の伝達を受けてドレインは前記第３ノードに連結される第４トランジスタと；
ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは出力端に連結される第５トランジスタと、
ゲートは前記第３クロック端子に連結され、ソースは前記第１電圧に連結され、前記第１電圧を前記第４トランジスタのソースに伝達する第６トランジスタと；
を含むことを特徴とする、請求項１または２に記載の走査駆動回路。
【請求項６】
前記スイッチ部は、
ゲートは前記第１クロック端子に連結され、ソースはロー状態の第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；
ゲートは前記第３クロック端子に連結され、ソースは前記第１電圧の伝達を受け、ドレインは前記第３ノードに連結される第４トランジスタと；
ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは出力端に連結される第５トランジスタと；
ゲートは前記第１トランジスタに連結された第１ノードに連結され、ソースは前記第１電圧に連結され、前記第１電圧を前記第４トランジスタのソースに伝達する第６トランジスタと；
を含むことを特徴とする、請求項１または２に記載の走査駆動回路。
【請求項７】
前記複数のステージは、
前記保存部を初期化するフリーチャージ期間と；
所定の信号の伝達を受けて保存する入力期間と；
前記所定の信号に対応して走査信号を出力する評価期間と；
前記クロックの入力を受けない休息期間と；
に区分されて動作することを特徴とする、請求項１〜６のいずれかに記載の走査駆動回路。
【請求項８】
前記順次発生する４個のクロックは、同じ周期を持って互いに異なる時間にロー状態になることを特徴とする、請求項１〜７のいずれかに記載の走査駆動回路。
【請求項９】
前記複数のステージのうち一つのステージは、以前段のステージからロー信号が出力される時、入力期間として動作することを特徴とする、請求項７または８に記載の走査駆動回路。
【請求項１０】
前記第１電圧は、駆動電源の電圧であることを特徴とする、請求項１〜９のいずれかに記載の走査駆動回路。
【請求項１１】
前記第２電圧は、接地電圧であることを特徴とする、請求項３〜１０のいずれかに記載の走査駆動回路。
【請求項１２】
順次発生する４個のクロックのうち３個のクロックの伝達を受けて動作し、入力端から入力信号の入力を受けて、所定の時間遅延して出力端から出力信号を出力して、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
前記ステージは、
第２クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
第１クロック端子から入力されるクロックに対応して第１電圧と前記出力端がオンまたはオフ状態になるようにするスイッチ部と；
前記出力端の電圧を所定時間維持し、前記入力信号に対応して第３クロック端子から入力されるクロックの電圧を前記出力端に伝達する保存部と；
を含むことを特徴とする走査駆動回路。
【請求項１３】
前記保存部は、
前記第１トランジスタに連結されて前記入力信号の伝達を受ける第１ノードに連結されて、前記第１ノードの電圧に対応して前記第３クロックを第２ノードに伝達する第２トランジスタと；
前記第１ノードと前記第２ノードの電圧を維持するキャパシタと；
を含むことを特徴とする、請求項１２に記載の走査駆動回路。
【請求項１４】
前記スイッチ部は、
ゲートは前記第１クロック端子に連結され、ソースは第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；
ゲートは前記出力端に連結され、ソースは前記第１クロック端子に連結され、ドレインは前記第３ノードに連結される第４トランジスタと；
ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは前記出力端に連結される第５トランジスタと；
を含むことを特徴とする、請求項１２または１３に記載の走査駆動回路。
【請求項１５】
前記スイッチ部は、
ゲートとソースが前記第１クロック端子に連結され、ドレインは第３ノードに連結される第３トランジスタと；
ゲートは前記出力端に連結され、ソースは前記第１クロック端子に連結され、ドレインは前記第３ノードに連結される第４トランジスタと；
ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは前記出力端に連結される第５トランジスタと；
を含むことを特徴とする、請求項１２または１３に記載の走査駆動回路。
【請求項１６】
前記複数のステージは、
前記保存部を初期化するフリーチャージ期間と；
所定の信号の伝達を受けて保存する入力期間と；
前記所定の信号に対応して走査信号を出力する評価期間と；
前記クロックの入力を受けない休息期間と；
に区分されて動作することを特徴とする、請求項１２〜１５のいずれかに記載の走査駆動回路。
【請求項１７】
前記第１クロック端子、前記第２クロック端子、前記第３クロック端子に伝達されるクロックは、同じ周期を持って互いに異なる時間にロー状態になることを特徴とする、請求項１２〜１６のいずれかに記載の走査駆動回路。
【請求項１８】
前記複数のステージうち一つのステージは以前段のステージからロー信号が出力される時入力期間として動作することを特徴とする、請求項１２〜１７のいずれかに記載の走査駆動回路。
【請求項１９】
前記第１電圧は、駆動電源の電圧であることを特徴とする、請求項１２〜１８のいずれかに記載の走査駆動回路。
【請求項２０】
前記第２電圧は、接地電圧であることを特徴とする、請求項１４〜１９のいずれかに記載の走査駆動回路。
【請求項２１】
複数の画素によって画像を表現する画素部と；
前記画素部に走査信号を伝達する走査駆動回路と；
前記画素部にデータ信号を伝達するデータ駆動回路と；
を備え、
前記走査駆動回路は、
順次発生する４個のクロックのうち３個のクロックの伝達を受けて動作して、入力端から入力信号の入力を受けて所定の時間遅延して出力端から出力信号を出力して、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
前記ステージは、
第２クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
第１クロック端子から入力されるクロックに対応して第１電圧が前記出力端に伝達されるようにして、前記第１トランジスタのオンオフ動作によって前記入力端から前記入力信号の伝達を受けて前記入力信号に対応して前記第１電圧が前記出力端に伝達されないようにするスイッチ部と；
前記出力端の電圧を所定時間の間維持して、前記入力信号に対応して第３クロック端子から伝達するクロックの電圧を前記出力端に伝達する保存部と；
を含むことを特徴とする有機発光表示装置。
【請求項２２】
前記複数のステージは、
前記保存部を初期化してハイ状態の電圧を出力するフリーチャージ期間と；
前記ステージに前記入力信号が伝達されて前記ハイ状態の電圧を維持する入力期間と；
ロー状態の電圧を出力する評価期間と；
に区分されて動作することを特徴とする、請求項２１に記載の有機発光表示装置。
【請求項２３】
複数の画素によって画像を表現する画素部と；
前記画素部に走査信号を伝達する走査駆動回路と；
前記画素部にデータ信号を伝達するデータ駆動部と；
を備え、
前記走査駆動回路は、
順次発生する４個のクロックの中で３個のクロックの伝達を受けて動作して、入力端から入力信号の入力を受けて所定の時間遅延して出力端から出力信号を出力して、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
前記ステージは、
第２クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
第１クロック端子から入力されるクロックに対応して第１電圧と前記出力端がオンまたはオフ状態になるようにするスイッチ部と；
前記出力端の電圧を所定時間維持するが、前記入力信号に対応して第３クロック端子から入力されるクロックの電圧を前記出力端に伝達する保存部と；
を含むことを特徴とする有機発光表示装置。
【請求項２４】
前記複数のステージは、
前記保存部を初期化してハイ状態の電圧を出力するフリーチャージ期間と；
前記ステージに前記入力信号が伝達されて前記ハイ状態の電圧を維持する入力期間と；
ロー状態の電圧を出力する評価期間と；
に区分されて動作することを特徴とする、請求項２３に記載の有機発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査駆動回路及びこれを利用した有機発光表示装置に関する。
【背景技術】
【０００２】
一般に、有機電界発光装置のようなアクティブマトリックス表示装置は、データ線と走査線との交差部にマトリックス形態に配列された画素アレイ（ａｒｒａｙ）を具備する。
ここで、上記走査線は、上記マトリックス画素部の水平ライン（ローライン）を構成して、これは走査駆動回路によって順次所定の信号、すなわち、走査信号を上記マトリックス画素アレイに提供する。
【０００３】
図１は、一般的な走査駆動回路の構成を示すブロック図である。
【０００４】
図１を参照すれば、一般的な走査駆動回路はスタートパルスＳＰ入力ラインに従属的に接続された複数のステージＳＴ１〜ＳＴｎで構成され、上記複数のステージＳＴ１〜ＳＴｎは、スタートパルスＳＰをクロック信号Ｃによって順次シフトさせて出力信号ＳＯ１〜ＳＯｎを発生する。この場合、第２〜第ｎステージＳＴ２〜ＳＴｎそれぞれは前段出力信号をスタートパルスに入力してもらい、これをシフトさせるようになる。
【０００５】
これによって、上記ステージは上記スタートパルスが順次シフトされる形態の出力信号ＳＯ１〜ＳＯｎを発生してこれを上記マトリックス画素アレイに提供するのである。
【０００６】
図２は、図１に示された走査駆動回路で任意ステージの回路図で、図３は図２に示されたステージの入／出力信号波形図である。
【０００７】
図２及び図３を参照すれば、従来の場合走査駆動回路を構成する各ステージは、マスタスレーブ（Ｍａｓｔｅｒ  Ｓｌａｖｅ）形態のフリップフロップ（ｆｌｉｐ／ｆｌｏｐ）を使用する。このようなフリップフロップは、クロックＣＬＫがローレベルである時入力を継続して受けて、出力は以前の出力を維持する。
【０００８】
反面、上記クロックＣＬＫがハイレベルの場合には、上記クロックＣＬＫがローレベルである時受けた入力ＩＮを維持し、これを出力としてこれ以上の入力を受けない。
【０００９】
このような回路において、上記フリップフロップ内部に具備されるインバータの場合、その入力ｉｎがローレベルである時スタティック電流（ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）が流れるという問題がある。また、上記フリップフロップ内部でハイレベルの入力ｉｎを受けたインバータとローレベル入力ｉｎを受けるインバータの数が同じなので、上記フリップフロップ内部のインバータのうち半分では上記スタティック電流が発生され、消費電力が大きくなるという短所がある。
【００１０】
そして、図２の回路において出力電圧ＯＵＴのハイレベルは、供給電圧ＶＤＤと接地ＧＮＤの間を連結する抵抗の比による電圧値で決定されて、出力電圧ＯＵＴのローレベルは接地ＧＮＤよりトランジスタの閾値電圧ほど高くなる。すなわち、トランジスタの特性偏差によって各ステージごとにハイレベルで受け入れる入力電圧レベルが異なるから、このような回路を採用する場合、出力電圧のハイレベルにも偏差が生じて回路が誤動作することがあるという短所がある。
【００１１】
また、上記出力電圧のローレベル偏差は、図２の回路に具備されたインバータの入力トランジスタＴ１のオン（ｏｎ）抵抗の偏差で反映されて、出力電圧のハイレベル偏差を加重させることがあり得る。特に、有機電界発光装置パネルでは特性偏差の大きいトランジスタを使用するので、このような問題がさらに深刻になる。
【００１２】
また、上記インバータは、入力トランジスタＴ１から電流が流れて出力端ｏｕｔを充電し、ロードトランジスタＴ２から電流が流れて出力端ｏｕｔを放電するが、上記出力端を充電する場合、上記ロードトランジスタＴ２のソースゲート電圧がますます減って、放電電流が急激に減少して放電効率が落ちるという問題がある。
【特許文献１】特開第２００５−１６６１３９号公報
【特許文献２】特開第２００４−１８５６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、従来の走査駆動回路によれば、消費電力が大きい、誤動作しやすい、ハイレベル、ローレベルに偏差がある、放電効率が落ちるという問題がある。
【００１４】
そこで、本発明は、このような問題に鑑みてなされたもので、その目的は、走査駆動回路に伝達されるクロックが誤動作をする場合が発生しても走査信号の波形の変化が大きくないようにすることにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明のある観点によれば、順次発生する４個のクロックのうち、３個のクロックの伝達を受けて動作し、入力端から入力信号の入力を受けて所定の時間遅延して出力端から出力信号を出力して、上記入力端に以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第２クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧が上記出力端に伝達されるようにして、上記第１トランジスタのオンオフ動作によって上記入力端から上記入力信号の伝達を受けて上記入力信号に対応して上記第１電圧が上記出力端に伝達されないようにするスイッチ部と；上記出力端の電圧を所定時間の間維持して、上記入力信号に対応して第３クロック端子から伝達されるクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする走査駆動回路が提供される。
【００１６】
上記保存部は、上記第１トランジスタに連結されて上記入力信号の伝達を受ける第１ノードの電圧に対応して、上記第３クロック端子から入力されるクロックを第２ノードに伝達する第２トランジスタと；上記第１ノードと上記第２ノードの電圧を維持するキャパシタと；を含んでもよい。
【００１７】
上記スイッチ部は、上記第１クロック端子から入力されるクロックの電圧に対応して第２電圧を第３ノードに伝達する第３トランジスタと；上記入力信号に対応してクロックの電圧を上記第３ノードに伝達する第４トランジスタと；ゲートが上記第３ノードに連結されて上記第３ノードの電圧に対応して上記第１電圧を上記出力端に伝達する第５トランジスタと；を含んでもよい。
【００１８】
また、上記スイッチ部は、ゲートは上記第１クロック端子に連結され、ソースは第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；ゲートは上記出力端に連結され、ソースは上記第１クロック端子に連結されてドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電源に連結されてドレインは出力端に連結される第５トランジスタと；を含んでもよい。
【００１９】
上記スイッチ部は、ゲートは上記第１クロック端子に連結され、ソースは第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；ゲートは上記第１トランジスタに連結された第１ノードに連結され、ソースは上記第１電圧の伝達を受けてドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは出力端に連結される第５トランジスタと、ゲートは上記第３クロック端子に連結され、ソースは上記第１電圧に連結され、上記第１電圧を上記第４トランジスタのソースに伝達する第６トランジスタと；を含んでもよい。
【００２０】
上記スイッチ部は、ゲートは上記第１クロック端子に連結され、ソースはロー状態の第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；ゲートは上記第３クロック端子に連結され、ソースは上記第１電圧の伝達を受け、ドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは出力端に連結される第５トランジスタと；ゲートは上記第１トランジスタに連結された第１ノードに連結され、ソースは上記第１電圧に連結され、上記第１電圧を上記第４トランジスタのソースに伝達する第６トランジスタと；
を含んでもよい。
【００２１】
また、上記複数のステージは、上記保存部を初期化するフリーチャージ期間と；所定の信号の伝達を受けて保存する入力期間と；上記所定の信号に対応して走査信号を出力する評価期間と；上記クロックの入力を受けない休息期間と；に区分されて動作してもよい。
【００２２】
また、上記順次発生する４個のクロックは、同じ周期を持って互いに異なる時間にロー状態になってもよい。
【００２３】
また、上記複数のステージのうち一つのステージは、以前段のステージからロー信号が出力される時、入力期間として動作してもよい。
【００２４】
また、上記第１電圧は、駆動電源の電圧であってもよい。
【００２５】
また、上記第２電圧は、接地電圧であってもよい。
【００２６】
上記課題を解決するために、本発明の別の観点によれば、順次発生する４個のクロックのうち３個のクロックの伝達を受けて動作し、入力端から入力信号の入力を受けて、所定の時間遅延して出力端から出力信号を出力して、上記入力端に以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第２クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧と上記出力端がオンまたはオフ状態になるようにするスイッチ部と；上記出力端の電圧を所定時間維持し、上記入力信号に対応して第３クロック端子から入力されるクロックの電圧を上記出力端に伝達する保存部と；
を含むことを特徴とする走査駆動回路が提供される。
【００２７】
上記保存部は、上記第１トランジスタに連結されて上記入力信号の伝達を受ける第１ノードに連結されて、上記第１ノードの電圧に対応して上記第３クロックを第２ノードに伝達する第２トランジスタと；上記第１ノードと上記第２ノードの電圧を維持するキャパシタと；を含んでもよい。
【００２８】
また、上記スイッチ部は、ゲートは上記第１クロック端子に連結され、ソースは第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；ゲートは上記出力端に連結され、ソースは上記第１クロック端子に連結され、ドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは上記出力端に連結される第５トランジスタと；を含んでもよい。
【００２９】
また、上記スイッチ部は、ゲートとソースが上記第１クロック端子に連結され、ドレインは第３ノードに連結される第３トランジスタと；ゲートは上記出力端に連結され、ソースは上記第１クロック端子に連結され、ドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは上記出力端に連結される第５トランジスタと；を含んでもよい。
【００３０】
また、上記複数のステージは、上記保存部を初期化するフリーチャージ期間と；所定の信号の伝達を受けて保存する入力期間と；上記所定の信号に対応して走査信号を出力する評価期間と；上記クロックの入力を受けない休息期間と；に区分されて動作してもよい。
【００３１】
また、上記第１クロック端子、上記第２クロック端子、上記第３クロック端子に伝達されるクロックは、同じ周期を持って互いに異なる時間にロー状態になってもよい。
【００３２】
また、上記複数のステージうち一つのステージは、以前段のステージからロー信号が出力される時入力期間として動作してもよい。
【００３３】
また、上記第１電圧は、駆動電源の電圧であってもよい。
【００３４】
また、上記第２電圧は、接地電圧であってもよい。
【００３５】
上記課題を解決するために、本発明の別の観点によれば、複数の画素によって画像を表現する画素部と；上記画素部に走査信号を伝達する走査駆動回路と；上記画素部にデータ信号を伝達するデータ駆動回路と；を備え、上記走査駆動回路は、順次発生する４個のクロックのうち３個のクロックの伝達を受けて動作して、入力端から入力信号の入力を受けて所定の時間遅延して出力端から出力信号を出力して、上記入力端に以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第２クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧が上記出力端に伝達されるようにして、上記第１トランジスタのオンオフ動作によって上記入力端から上記入力信号の伝達を受けて上記入力信号に対応して上記第１電圧が上記出力端に伝達されないようにするスイッチ部と；上記出力端の電圧を所定時間の間維持して、上記入力信号に対応して第３クロック端子から伝達するクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする有機発光表示装置が提供される。
【００３６】
また、上記複数のステージは、上記保存部を初期化してハイ状態の電圧を出力するフリーチャージ期間と；上記ステージに上記入力信号が伝達されて上記ハイ状態の電圧を維持する入力期間と；ロー状態の電圧を出力する評価期間と；に区分されて動作してもよい。
【００３７】
上記課題を解決するために、本発明の別の観点によれば、複数の画素によって画像を表現する画素部と；上記画素部に走査信号を伝達する走査駆動回路と；上記画素部にデータ信号を伝達するデータ駆動部と；を備え、上記走査駆動回路は、順次発生する４個のクロックの中で３個のクロックの伝達を受けて動作して、入力端から入力信号の入力を受けて所定の時間遅延して出力端から出力信号を出力して、上記入力端に以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第２クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧と上記出力端がオンまたはオフ状態になるようにするスイッチ部と；上記出力端の電圧を所定時間維持するが、上記入力信号に対応して第３クロック端子から入力されるクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする有機発光表示装置が提供される。
【００３８】
また、上記複数のステージは、上記保存部を初期化してハイ状態の電圧を出力するフリーチャージ期間と；上記ステージに上記入力信号が伝達されて上記ハイ状態の電圧を維持する入力期間と；ロー状態の電圧を出力する評価期間と；に区分されて動作してもよい。
【発明の効果】
【００３９】
以上説明したように、本発明によれば、走査駆動回路に伝達されるクロックが誤動作をする場合が発生しても走査信号の波形の変化が大きくないようにすることができる。
【発明を実施するための最良の形態】
【００４０】
以下に、添付した図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する発明特定事項については、同一の符号を付することにより重複説明を省略する。
【００４１】
本発明の実施形態は、消費電力を減らすことが可能な走査駆動回路及びこれを利用した有機発光表示装置に関する。
【００４２】
図４は、本発明の第１の実施形態にかかる有機発光表示装置の構造を示す構造図である。図４を参照して説明すれば、有機発光表示装置は走査線Ｓ１〜Ｓｎ及びデータ線Ｄ１〜Ｄｍと接続された複数の画素４０を含む画素部３０と、走査線Ｓ１〜Ｓｎを駆動するための走査駆動回路１０と、データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するためのタイミング制御部５０を具備する。
【００４３】
タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号ＤＣＳ及び走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０から生成されたデータ駆動制御信号ＤＣＳは、データ駆動回路２０に供給されて、走査駆動制御信号ＳＣＳは走査駆動回路１０に供給される。そして、タイミング制御部５０は外部から供給されるデータをデータ駆動回路２０に供給する。
【００４４】
データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動回路２０はデータ信号を生成して、生成されたデータ信号を走査信号と同期されるようにデータ線Ｄ１〜Ｄｍに供給する。
【００４５】
画素部３０は、外部から第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けてそれぞれの画素４０に供給する。第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けた画素４０の各々はデータ信号に対応して第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳへ流れる電流を制御することでデータ信号に対応される光を生成する。
【００４６】
また、走査駆動回路１０はタイミング制御部５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動回路１０は走査信号を生成して、生成された走査信号を走査線Ｓ１〜Ｓｎに順次供給する。
【００４７】
すなわち、上記走査駆動回路１０は、上記複数の画素を駆動するために、順次上記走査信号を生成してこれを画素部３０に提供する。
【００４８】
図５は、本発明の第１実施形態にかかる走査駆動回路の構造を示す構造図である。
【００４９】
図５を参照して説明すれば、走査駆動回路はｍ×ｎ画素アレイ（Ｐｉｘｅｌ  Ａｒｒａｙ）を駆動するためにスタートパルス入力ラインに従属接続されたｎ個のステージを具備する。
【００５０】
これらのｎ個のステージの出力ラインは、上記画素アレイに含まれたｎ本のローラインＲＯＷ１〜ＲＯＷｎにそれぞれ接続される。第１ステージにはスタートパルスＳＰが供給されて第１〜第ｎ−１ステージの出力信号はそれぞれ後段のステージにスタートパルスとして供給される。そして、上記各ステージは第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２と第３クロック信号ＣＬＫ３または第２クロック信号と第３クロック信号ＣＬＫ３と第４クロック信号ＣＬＫ４または第４クロック信号ＣＬＫ４と第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２の入力を受けて動作し、各ステージは第１クロック端子ｃｋ１と第２クロック端子ｃｋ２と第３クロック信号ＣＬＫ３を具備する。
【００５１】
ここで、上記ステージが３ｋ−２番目の場合には、図示されたように上記第１クロック端子ｃｋ１に第１クロックＣＬＫ１が供給されて、第２クロック端子ｃｋ２に第２クロックＣＬＫ２が供給され、  第３クロック端子ｃｋ３に第３クロックＣＬＫ３が供給される。そして、上記ステージが３ｋ−１番目の場合には上記第１クロック端子ｃｋ１に第２クロック信号ＣＬＫ２が供給されて第２クロック端子ｃｋ２に第３クロックＣＬＫ３が供給され、第３クロック端子ｃｋ３に第４クロック信号ＣＬＫ４が供給される。
【００５２】
そして、上記ステージが３ｋ番目の場合には上記第１クロック端子ｃｋ１には第３クロックＣＬＫ３が供給されて第２クロック端子ｃｋ２に第４クロックＣＬＫ４が供給され、  第３クロック端子ｃｋ３に第１クロック信号ＣＬＫ１が供給される。ここで、ｋは自然数である。すなわち、各ステージは、第１〜第４クロックＣＬＫ１〜ＣＬＫ４の中で三つのクロックの伝達を受けて動作する。各ステージは、残り一つのクロックは伝達を受けない。つまり、残り一つのクロックに対して動作しないようになっている。
【００５３】
そして、第１ステージが第１クロックＣＬＫ１と第２クロックＣＬＫ２と第３クロックＣＬＫ３によって信号を出力する時、第２ステージは第２クロックＣＬＫ２と第３クロックＣＬＫ３と第４クロックＣＬＫ４の伝達を受けて動作をするようになって、第２ステージが第２クロックＣＬＫ２と第３クロックＣＬＫ３と第４クロックＣＬＫ４によって信号を出力する時、第３ステージは第３クロックＣＬＫ３と第４クロックＣＬＫ４と第１クロックＣＬＫ１の伝達を受けて動作をするようになる。すなわち、第１ステージと第２ステージと第３ステージは順次信号を出力するようになって有機発光表示装置の画素部をライン別に順次駆動するようになる。このような走査駆動回路における入力信号、すなわちスタートパルスＳＰ、第１〜第４クロックＣＬＫ１〜ＣＬＫ４と、供給電圧ＶＤＤなどは外部制御回路から供給される。
【００５４】
図６は、本発明による走査駆動回路内の任意ステージの第１実施形態を示す回路図で、図７は図６に示されたステージの入／出力信号波形の第１実施形態を示すタイミング図である。
【００５５】
図６に示されたように本発明の実施形態の場合、ステージに含まれたトランジスタがすべてＰＭＯＳトランジスタで構成されており、走査駆動回路から順次ローレベルの出力を送り出す。すなわち、本発明による走査駆動回路では有機電界発光装置のようなアクティブマトリックス表示装置の画素部に図６に示されたように大部分の時間の間ハイレベルの信号を出力して多くのステージから順次ローレベルのパルスを出力する。
【００５６】
図６を参照すれば、ステージは、以前段出力電圧ｓｉまたは最初スタートパルスＳＰの入力を受けて第２クロック端子ｃｋ２にゲートが接続されて選択的に以前段出力電圧ｓｉまたは最初スタートパルスＳＰを第１ノードＮ１に伝達する第１ＰＭＯＳトランジスタＭ１、ゲートが第１ノードＮ１に連結されて第３クロック端子ｃｋ３と第２ノードＮ２の間に接続される第２ＰＭＯＳトランジスタＭ２、ゲートに第１クロック端子ｃｋ１が連結されて基底電圧源（第２電圧）と第３ノードＮ３の間に連結される第３ＰＭＯＳトランジスタＭ３、ゲートに第１ノードＮ１が連結されて第１クロック端子ｃｋ１と第３ノードＮ３の間に連結される第４ＰＭＯＳトランジスタＭ４、ゲートが第３ノードＮ３に連結されて電源供給線ＶＤＤ（第１電圧）及び出力ラインＯＵＴの間に接続された第５ＰＭＯＳトランジスタＭ５、及び第１ノードＮ１と第２ノードＮ２の間に連結されて所定の電圧を維持するキャパシタＣ１とを含む。これらの素子を機能的に分類すると、第１トランジスタＭ１はスイッチ、第２トランジスタＭ２は保存部、第３トランジスタＭ３、第４トランジスタＭ４はスイッチ部とすることができる。また、本実施形態における以前段のステージの出力端とは以前段出力電圧ｓｉまたは最初スタートパルスＳＰの入力ｉｎを含む。
【００５７】
上記基底電圧源ＶＳＳには別途の負の電源または接地ＧＮＤされて構成されることも可能で、本発明の実施形態では上記基底電圧源が接地ＧＮＤに具現されることが示されている。
【００５８】
以下、図６に示されたステージの中で３ｋ−２番目ステージの回路構成からより具体的にステージの動作を説明する。
【００５９】
図７を参照すれば、上記走査駆動回路の各ステージは第１クロックＣＬＫ１、第２クロックＣＬＫ２、第３クロックＣＬＫ３及び第４クロックＣＬＫ４によって一周期をフリーチャージ期間、入力期間、評価期間及び休息期間で区分することができる。
【００６０】
フリーチャージ期間はステージの第１クロック端子ｃｋ１にロー信号が入力されて第２クロック端子ｃｋ２と第３クロック端子ｃｋ３にハイ信号が入力されて、第３、第５ＰＭＯＳトランジスタがオンすることにより、ステージのキャパシタＣ１をフリーチャージするようになる。
【００６１】
そして、入力期間は第２クロック端子ｃｋ２にロー信号が入力されて第１クロック端子ｃｋ１と第３クロック端子ｃｋ３にハイ信号が入力されて入力端ｉｎからスタートパルスＳＰまたは以前段の走査信号Ｓｉが入力されて保存される。
【００６２】
評価期間は、第３クロック端子ｃｋ３にロー信号が入力されて第１クロック端子ｃｋ１と第２クロック端子ｃｋ２にハイ信号が入力されて所定の期間内でロー信号を出力する。ステージの入力端子からスタートパルスＳＰまたは以前ステージから出力された走査信号Ｓｉが入力されるようにする。
【００６３】
そして、評価期間は第３クロック端子ｃｋ３にロー信号が入力されて第１クロック端子ｃｋ１と第２クロック端子ｃｋ２からハイ信号が入力されてローレベルのパルスの走査信号を所定の時間シフトして出力する動作をする。そして、休憩期間はステージに入力されない第４クロックＣＬＫ４がロー信号で動作する時を意味する。
【００６４】
まず、フリーチャージ期間で、第１クロックＣＬＫ１がロー信号になれば、第３ＰＭＯＳトランジスタＭ３がオン状態になって第３ノードＮ３の電圧が接地電圧になって第５ＰＭＯＳトランジスタＭ５がオン状態になって電源供給線ＶＤＤの電圧が出力端子ｏｕｔから出力されて出力端子ｏｕｔにはハイの電圧が出力される。すなわち、走査信号がハイ信号に出力されるようになる。
【００６５】
そして、入力期間では第２クロックＣＬＫ２がロー信号になれば、スタートパルスＳＰまたは以前段の走査信号Ｓｉが第１ＰＭＯＳトランジスタＭ１から第１ノードＮ１に伝達されて、キャパシタＣ１にスタートパルスＳＰまたは以前段の走査信号Ｓｉが保存される。この時、スタートパルスＳＰまたは以前段の走査信号Ｓｉがロー信号なので、第２ＰＭＯＳトランジスタＭ２と第４ＰＭＯＳトランジスタＭ４がオン状態になる。
【００６６】
そして、第１クロックＣＬＫ１がハイ信号になって第３ＰＭＯＳトランジスタＭ３はオフ状態になる。第３ＰＭＯＳトランジスタＭ３がオフ状態になって第４ＰＭＯＳトランジスタＭ４がオン状態になれば、第３ノードＮ３にハイ信号である第１クロックＣＬＫ１が伝達されて第５ＰＭＯＳトランジスタＭ５がオフ状態になる。この時、第２ＰＭＯＳトランジスタＭ２はオン状態になってハイ信号である第３クロックＣＬＫ３によって出力端子はハイ信号を出力する。
【００６７】
そして、評価期間では第３クロックＣＬＫ３がロー信号になって第１ＰＭＯＳトランジスタＭ１がフローティング状態になってキャパシタＣ１はロー電圧を維持して第２ＰＭＯＳトランジスタＭ２と第４ＰＭＯＳトランジスタＭ４はオン状態になる。そして、第３ＰＭＯＳトランジスタＭ３及び第５ＰＭＯＳトランジスタＭ５はオフ状態になる。したがって、出力端子ｏｕｔからはロー信号の第３クロックＣＬＫ３によってロー信号が出力されるようになる。
【００６８】
すなわち、フリーチャージ期間には出力端子ｏｕｔから電源供給線ＶＤＤによってハイ電圧が出力されて、入力期間にはキャパシタＣ１によって出力端子ｏｕｔでハイ電圧を維持するようになる。そして、評価期間にはロー信号の第３クロックＣＬＫ３に対応する電圧を出力するようになって、第３クロックＣＬＫ３がロー状態になれば出力端ｏｕｔの電圧が落ちるようになって、第３クロックＣＬＫ３がハイ状態になれば再度出力端ｏｕｔの電圧はハイ状態になる。したがって、出力端ｏｕｔからは走査信号Ｓ１〜Ｓｎが出力される。
【００６９】
そして、休息期間には第１クロックＣＬＫ１、第２クロックＣＬＫ２、第３クロックＣＬＫ３はハイ状態として伝達されて、ロー状態として伝達される第４クロックＣＬＫ４はステージに伝達されない。よって、ステージがクロックの影響をうけた動作をしなくなる。
【００７０】
そして、それぞれのステージは、入力端ｉｎからロー信号が入力されなければ第２トランジスタＭ２はオフ状態になって、出力端ｏｕｔはハイ信号を維持するようになる。それぞれのステージは、スタートパルスＳＰまたは以前段のステージから出力されたロー信号の入力を受けた場合のみにロー信号を出力するようになって、走査信号を順次出力することができるようになる。
【００７１】
図８は、本発明による走査駆動回路内の任意ステージの第２実施形態を示す回路図である。図８を参照して説明すれば、ステージは第１ＰＭＯＳトランジスタＭ１、第２ＰＭＯＳトランジスタＭ２、第３ＰＭＯＳトランジスタＭ３、第４ＰＭＯＳトランジスタＭ４、第５ＰＭＯＳトランジスタＭ５及びキャパシタＣ１を具備する。
【００７２】
第１ＰＭＯＳトランジスタＭ１は、第２クロックＣＬＫ２によって入力信号を第１ノードＮ１に伝達して、第２ＰＭＯＳトランジスタＭ２は第１ノードＮ１の電圧に対応して第３クロックＣＬＫ３を第２ノードＮ２に伝達する。
【００７３】
第３ＰＭＯＳトランジスタＭ３は、第１クロックＣＬＫ１によって接地電圧を第５ＰＭＯＳトランジスタＭ５のゲートに伝達して、第４ＰＭＯＳトランジスタＭ４は出力端ｏｕｔがゲートに連結されて出力端ｏｕｔの電圧に対応して第１クロックＣＬＫ１を第５ＰＭＯＳトランジスタＭ５のゲートに伝達する。
【００７４】
そして、第５ＰＭＯＳトランジスタＭ５はゲートの電圧に対応して電源供給線ＶＤＤの電圧を出力端に伝達する。そして、キャパシタＣ１は第１ノードＮ１と第２ノードＮ２の間に連結されて所定の電圧を維持する。
【００７５】
上記のように構成されたステージは図７に示されたタイミング図のような第１〜第３クロックＣＬＫ１〜ＣＬＫ３の伝達を受けて動作して、フリーチャージ期間では第１クロックＣＬＫ１によって第５ＰＭＯＳトランジスタＭ５がオン状態になって電源供給線ＶＤＤの電圧によって出力端ｏｕｔにハイ信号が出力され、入力期間では第２クロックＣＬＫ２によってキャパシタＣ１にスタートパルスＳＰまたは以前段の走査信号Ｓｉが保存された後、評価期間ではキャパシタＣ１に保存された電圧によって第３クロックＣＬＫ３の電圧が出力されるようにして出力端ｏｕｔの電圧がローレベルを持つようにする。この時、第４ＰＭＯＳトランジスタＭ４は、出力端の電圧がローレベルである時第５ＰＭＯＳトランジスタＭ５のゲートにハイ信号を伝達して、電源供給線ＶＤＤの電圧が出力端に伝達されることを防止する。
【００７６】
図９は、本発明による走査駆動回路内の任意ステージの第３実施形態を示す回路図である。図９を参照して説明すれば、ステージは図６に示されたステージで第４ＰＭＯＳトランジスタＭ４のソースに第６ＰＭＯＳトランジスタＭ６が連結されるようにして、第６ＰＭＯＳトランジスタＭ６のソースには電源供給線ＶＤＤが連結されてゲートには第３クロックＣＬＫ３が伝達されるようにする。本実施形態においてスイッチ部は、第３、第４、第５、第６トランジスタに相当する。
【００７７】
したがって、第３クロックＣＬＫ３がローレベルを持つ場合、キャパシタＣ１に保存された電圧によって第４ＰＭＯＳトランジスタＭ４がオン状態になって、電源供給線ＶＤＤの電圧が第３ノードＮ３に伝達されるようにして第５ＰＭＯＳトランジスタＭ５がオフ状態になるようにする。すなわち、クロックでない電源供給線ＶＤＤの電圧が第５ＰＭＯＳトランジスタＭ５のゲートに伝達されるようにして、第５ＰＭＯＳトランジスタＭ５が確実にオフ状態になるようにする。
【００７８】
したがって、第３クロックＣＬＫ３がローレベルの場合、電源供給線の電圧が第５ＰＭＯＳトランジスタＭ５から出力端に伝達されることを防止して、第３クロックＣＬＫ３がローレベルである時、出力端の電圧が確実にローレベルに落ちるようにする。
【００７９】
図１０は、本発明による走査駆動回路内の任意ステージの第４実施形態を示す回路図である。図１０を参照して説明すれば、図９に示されたステージとの差異は第４ＰＭＯＳトランジスタＭ４のゲートに第３クロックＣＬＫ３が伝達されて、第６ＰＭＯＳトランジスタＭ６のゲートが第１ノードＮ１に連結されるようにしたことで、第３クロックＣＬＫ３がローレベルである時、第３ノードＮ３に電源供給線の電圧が伝達されるようにすることは図９と同じである。
【００８０】
図１１は、本発明による走査駆動回路内の任意ステージの第５実施形態を示す回路図である。図１１を参照して説明すれば、図８に示されたステージと類似な構成をし、その差異は第３ＰＭＯＳトランジスタＭ３のソースとゲートが第１クロックＣＬＫ１の伝達を受けることである。したがって、第１クロックＣＬＫ１がローレベルである時第５ＰＭＯＳトランジスタＭ５がオン状態になる。残りの動作は図８に示されたステージと同じ動作をする。
【００８１】
図１２は、図６に示されたステージの入／出力信号波形の第２実施形態を示すタイミング図である。図１２の波形は図８、図９、図１０及び図１１に示されたステージにも適用される。そして、第１クロックＣＬＫ１、第２クロックＣＬＫ２、第３クロックＣＬＫ３及び第４クロックＣＬＫ４が外部の影響などによって一定部分重なるようになった場合の動作を示す。
【００８２】
図１２をよく見れば、第２クロックＣＬＫ２と第３クロックＣＬＫ３と第４クロックＣＬＫ４の誤動作によって第１クロックＣＬＫ１と第２クロックＣＬＫ２、第２クロックＣＬＫ２と第３クロックＣＬＫ３、第３クロックＣＬＫ３と第４クロックＣＬＫ４が重なるようになる。この時、ステージの四つの動作であるフリーチャージ期間、入力期間、評価期間及び休息期間の中で、評価期間で走査信号は第３クロックＣＬＫ３の動作に対応して動作する。この時、ステージに第４クロックＣＬＫ４による休息期間には第４クロックＣＬＫ４がステージに入力されずに第４クロックＣＬＫ４はステージの動作に影響を及ぼさない。したがって、ステージから出力される走査信号は第３クロックＣＬＫ３の波形について行くようになって各クロックが一定部分重なっても走査信号の波形に歪曲が発生しなくなる。
【００８３】
しかし、第４クロックＣＬＫ４による休息期間なしに評価期間が終わった後、再度フリーチャージ期間が来るようになれば、第１クロックＣＬＫ１によって駆動電源の電圧が出力端ｏｕｔに伝達されて走査信号の波形が歪曲されるようになるという問題点がある。したがって、評価期間後に発生する休息期間によって走査信号の波形が歪曲されることを防止することができる。
【００８４】
図１３は、本発明による走査駆動回路内の任意ステージの第６実施形態を示す回路図で、図１４は図１３に示されたステージのタイミング図である。
【００８５】
図１３と図１４を参照して説明すれば、ステージはＮＭＯＳトランジスタで構成されており、図６に示されたステージと類似な構成をして各トランジスタは図６と図７に説明した動作と同じ動作を遂行する。
【００８６】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００８７】
本発明は、走査駆動回路及びこれを利用した有機発光表示装置に適用可能である。
【図面の簡単な説明】
【００８８】
【図１】一般的な走査駆動回路の構造を示す構造図である。
【図２】図１に示された走査駆動回路のステージを示す回路図である。
【図３】図２に示されたステージのタイミング図である。
【図４】本発明の第１の実施形態にかかる有機発光表示装置の構造図である。
【図５】同実施形態にかかる走査駆動回路の構造を示す構造図である。
【図６】図５に示された走査駆動回路で採用されたステージの第１実施形態を示す回路図である。
【図７】図６に示されたステージの入／出力信号波形の第１実施形態を示すタイミング図である。
【図８】図５に示された走査駆動回路で採用されたステージの第２実施形態を示す回路図である。
【図９】図５に示された走査駆動回路で採用されたステージの第３実施形態を示す回路図である。
【図１０】本発明による走査駆動回路内の任意ステージの第４実施形態を示す回路図である。
【図１１】本発明による走査駆動回路内の任意ステージの第５実施形態を示す回路図である。
【図１２】図６に示されたステージの入／出力信号波形の第２実施形態を示すタイミング図である。
【図１３】本発明による走査駆動回路内の任意ステージの第６実施形態を示す回路図である。
【図１４】図１３に示されたステージのタイミング図である。
【符号の説明】
【００８９】
１０      走査駆動回路
２０      データ駆動回路
３０      画素部
４０      画素
５０      タイミング制御部
【図１】
2007286583.tif 000003
【図２】
2007286583.tif 000004
【図３】
2007286583.tif 000005
【図４】
2007286583.tif 000006
【図５】
2007286583.tif 000007
【図６】
2007286583.tif 000008
【図７】
2007286583.tif 000009
【図８】
2007286583.tif 000010
【図９】
2007286583.tif 000011
【図１０】
2007286583.tif 000012
【図１１】
2007286583.tif 000013
【図１２】
2007286583.tif 000014
【図１３】
2007286583.tif 000015
【図１４】
2007286583.tif 000016