(57)【要約】      （修正有）【課題】金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法を提供する。【解決手段】集積回路メモリ装置のゲート構造を形成する方法は、集積回路基板１００上に金属酸化物絶縁膜１５０を形成することを含む。絶縁膜内に周期律表のＩＶ族から選択され、０．５ｃｍ２／ｓ以下の熱拡散度を有するＧｅ等の元素のイオンを注入して絶縁膜内に電荷保存領域を形成するが、電荷保存領域の下部にトンネル絶縁膜１３５を、電荷保存領域の上部にキャッピング絶縁膜１４０を有するように形成する。絶縁膜１５０を含む基板１００は、熱処理されて電荷保存領域内に複数の分離された電荷保存ナノクリスタル１３０＿ＮＣが形成される。ゲート電極層１６０は、絶縁膜１５０上に形成される。【選択図】図６
2007281470.tif 000002
【特許請求の範囲】
【請求項１】
基板上に絶縁層を形成する段階と、
前記絶縁層内に周期律表のＩＶ族から選択され、かつ０．５ｃｍ２／ｓ以下の熱拡散度を有する元素のイオン注入をする段階と、
前記イオン注入して前記絶縁層内に電荷保存領域を形成することにより、前記電荷保存領域の下部にトンネル絶縁層と、前記電荷保存領域の上部にキャッピング絶縁層とに前記絶縁層を区画する段階と、
前記トンネル絶縁層、前記電荷保存領域、および前記キャッピング絶縁層が区画された絶縁層を含む前記基板を熱処理して前記電荷保存領域に複数の分離された電荷保存ナノクリスタルを形成する段階と、
前記絶縁層上にゲート電極層を形成する段階と、
を含む集積回路メモリ装置のゲート構造物の形成方法。
【請求項２】
前記絶縁層は、第１絶縁層からなり、前記イオン注入と前記基板の熱処理との間に前記第１絶縁層上に金属酸化物を含む第２絶縁層を形成することをさらに含む請求項１に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項３】
前記絶縁層は、７超の比誘電率を有するＡｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、ＹおよびＬａの酸化物または酸窒化物からなる群から選択される少なくとも一つを含むものであり、前記選択された元素は、Ｇｅを含む請求項１または２に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項４】
前記イオンは、１０ＫｅＶ以下の注入エネルギで前記イオンを注入されることを含む請求項１〜３のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項５】
前記イオンは、５ＫｅＶ以上の注入エネルギで前記イオンを注入されることを含む請求項１〜４のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項６】
前記イオンは、７ＫｅＶ以上の注入エネルギで前記イオンを注入されることを含む、請求項１〜５のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項７】
前記基板上に形成された前記絶縁層の厚さは、３０ｎｍ以下である請求項１〜６のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項８】
前記基板上に形成された前記絶縁層の厚さは、２０ｎｍ以下である請求項１〜７に記載のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項９】
前記イオン注入する前に前記縁層を含む前記基板が熱処理される請求項１〜８のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１０】
前記イオン注入する前に前記絶縁層を含む前記基板は、前記絶縁層の結晶化温度以上の温度で熱処理される請求項１〜９のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１１】
前記イオン注入する前に前記絶縁層を含む前記基板は、窒素雰囲気で９５０℃以上の温度で熱処理される請求項１〜１０のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１２】
前記イオン注入した後に、前記トンネル絶縁層、前記電荷保存領域、および前記キャッピング絶縁層が区画された絶縁層を含む前記基板を７００℃ないし９００℃で５分ないし３０分間急速熱アニーリングすることを含む請求項１〜１０のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１３】
前記急速熱アニーリング後に９００℃ないし１０５０℃で５分ないし３０分間第２急速熱アニーリングが行われる請求項１２に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１４】
前記イオン注入した後に前記基板を熱処理することは、前記トンネル絶縁層、前記電荷保存領域、および前記キャッピング絶縁層が区画された絶縁層を含む前記基板を９００℃ないし９５０℃で５分ないし３０分間急速熱アニーリングすることを含む請求項１〜１３のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１５】
前記絶縁層の厚さは、３０ｎｍ以下である請求項１〜１４のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１６】
前記トンネル絶縁層の厚さは、９ｎｍ以下である請求項１〜１５のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１７】
前記イオンは、前記絶縁層の厚さに基づいて選択された平均注入深さと７ｎｍ以下のデルタプロジェクション範囲とで前記イオンを注入することを含む請求項１〜１５に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１８】
前記イオンは、２０Åないし６０Åのデルタプロジェクション範囲で前記イオンを注入することを含む請求項１７に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項１９】
前記絶縁層は、５ｅＶ超過のエネルギバンドギャップを有する請求項１〜１８のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２０】
前記イオンは、１×１０１４／ｃｍ２ないし２×１０１６／ｃｍ２のドーズで前記イオンを注入することを含む請求項１〜１９に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２１】
前記ナノクリスタルは、１ｎｍないし７ｎｍの直径を有し、前記ナノクリスタル間の間隔は、１ｎｍないし７ｎｍである請求項１〜２０に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２２】
前記イオン注入をする段階は、第１イオン注入エネルギで前記選択された元素のイオンを注入して第１電荷保存膜を形成する段階と、
前記第１イオン注入エネルギより低い第２イオン注入エネルギで前記選択された元素のイオンを注入し、前記第１電荷保存膜上に第２電荷保存膜を形成する段階と、を有し、
前記第１電荷保存膜と前記第２電荷保存膜との間には実質的に注入されたイオンのない領域を有することを特徴とする請求項１〜２１のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２３】
前記イオン注入をする段階は、前記絶縁層内で前記基板と比較して複数の異なる高さの位置にイオンを注入することを含み、
前記基板の熱処理は、前記分離された電荷保存ナノクリスタルがオーバーラップされる多層の構造を有する請求項１〜２２のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２４】
前記絶縁層の形成前に前記基板上のゲート絶縁層上に共通ゲート電極層を形成し、前記絶縁層の形成と前記イオン注入とは、前記共通ゲート電極層の側壁上及び前記共通ゲート電極層の各側面に隣接した前記基板のチャネル部上で行われ、前記ゲート電極層を形成することは、前記共通ゲート電極層の各側面に隣接した前記第２絶縁層上及び前記チャネル部上に延びる側壁ゲートを形成することを含む請求項１〜２３のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２５】
前記絶縁層の形成前にリセス領域及び前記基板内のソース領域とドレイン領域との間に延びる前記リセス領域に隣接したステップ領域を含むチャネル領域を形成し、前記絶縁層の形成、前記イオン注入、及び前記ゲート電極の形成は、前記リセス領域と前記ステップ領域とを含む前記チャネル領域上で行われる請求項１〜２４のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２６】
前記第２絶縁層は、１０ｎｍ以下の厚さを有する請求項２〜２５のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２７】
前記第１及び第２絶縁層は、同種の物質を含む請求項２〜２６のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２８】
前記第１及び第２絶縁層は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、Ｙ及びＬａの酸化物または酸窒化物からなる群から選択される少なくとも一つを含み、前記選択された元素は、Ｇｅを含む請求項２〜２７のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項２９】
前記第２絶縁層は、原子層蒸着及び／またはＰＥＣＶＤで形成することを含む請求項２〜２８のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項３０】
前記第１絶縁層の形成前に前記基板上のゲート絶縁層上に共通ゲート電極層を形成し、前記第１絶縁層の形成、前記イオン注入、及び前記第２絶縁層の形成は、前記共通ゲート電極層の側壁上及び前記共通ゲート電極層の各側面に隣接した前記基板のチャネル部上で行われ、前記共通ゲート電極層を形成することは、前記共通ゲート電極層の各側面に隣接した前記第２絶縁層上及び前記チャネル部上に延びる側壁ゲートを形成することを含む請求項２〜２９のいずれか１項に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項３１】
前記第１絶縁層の形成前にリセス領域及び前記基板内のソースとドレイン領域との間に延びる前記リセス領域に隣接したステップ領域を含むチャネル領域を形成し、前記第１絶縁層の形成、前記イオン注入、及び前記第２絶縁膜とゲート電極の形成は、前記リセス領域と前記ステップ領域とを含む前記チャネル領域上で行われる請求項２〜３０に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項３２】
前記リセス領域は、ラウンド部を含む請求項２５または３１に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項３３】
請求項１〜３２に記載の集積回路メモリ装置は、不揮発性メモリ装置またはＤＲＡＭを含む集積回路メモリ装置のゲート構造物の形成方法。
【請求項３４】
請求項１〜３３に記載の集積回路メモリ装置は、フラッシュメモリを含み、前記電荷保存領域は、前記フラッシュメモリのセルのフローティングゲートを含む集積回路メモリ装置のゲート構造物の形成方法。
【請求項３５】
基板上に絶縁層を形成する段階と、
前記絶縁層を含む前記基板は、前記金属酸化物絶縁膜の結晶化温度以上の温度で熱処理する段階と、
Ｇｅイオンを前記熱処理された第１絶縁膜内に１０ＫｅＶ以下のイオン注入エネルギと１×１０１４／ｃｍ２ないし２×１０１６／ｃｍ２のドーズで注入して前記第１絶縁層内に電荷保存領域を形成することにより、前記電荷保存領域の下部にトンネル絶縁層を、前記電荷保存領域の上部にキャッピング絶縁層を有するように形成する段階と、
前記絶縁層を含む前記基板を７００℃ないし９００℃で５分ないし３０分間急速熱アニーリングして前記電荷保存領域に複数の分離された電荷保存ナノクリスタルを形成する段階と、
前記絶縁層上にゲート電極層を形成する段階と、を有する集積回路メモリ装置のゲート構造物の形成方法。
【請求項３６】
前記絶縁層は、第１絶縁層からなり、前記イオン注入と前記急速熱アニーリングとの間に前記絶縁層上に金属酸化物を含む第２絶縁層を形成することをさらに含み、前記第２絶縁層は１０ｎｍ以下の厚さを有する請求項３５に記載の集積回路メモリ装置のゲート構造物の形成方法。
【請求項３７】
基板と、
前記基板上の絶縁層の一部である、前記基板上のトンネル絶縁層と、
、前記トンネル絶縁層上の周期律表のＩＶ族から選択され、０．５ｃｍ２／ｓ以下の熱拡散度を有する元素の複数の分離されたナノクリスタルを含む電荷保存領域と、
前記電荷保存領域上の前記基板上の絶縁層の一部であるキャッピング絶縁層と、
前記キャッピング絶縁層上のゲート電極層と、を備える集積回路装置のゲート構造物。
【請求項３８】
前記絶縁層は、第１絶縁層からなり、請求項３６または３７に記載のゲート構造物は、前記キャッピング絶縁層と前記ゲート電極層との間に介在された第２絶縁層をさらに備え、前記第２絶縁層は金属酸化物を含んで１０ｎｍ以下の厚さを有する請求項３７に記載の集積回路装置のゲート構造物。
【請求項３９】
前記第１絶縁層は、２０ｎｍ以下の厚さを有する請求項３８に記載の集積回路メモリ装置のゲート構造物。
【請求項４０】
前記第１及び第２絶縁層は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、Ｙ及び／またはＬａの酸化物及び／または酸窒化物を含む請求項３８または３９に記載の集積回路装置のゲート構造物。
【請求項４１】
前記トンネル絶縁層は、９ｎｍ以下の厚さを有する請求項３７〜４０のいずれか１項に記載の集積回路メモリ装置のゲート構造物。
【請求項４２】
前記ナノクリスタルは、１ｎｍないし７ｎｍの直径を有し、前記ナノクリスタル間の間隔は、１ｎｍないし７ｎｍである請求項３７〜４１のいずれか１項に記載の集積回路メモリ装置のゲート構造物。
【請求項４３】
前記電荷保存領域は、前記分離された電荷保存ナノクリスタルがオーバーラップされる多層の構造を含む請求項３７〜４２のいずれか１項に記載の集積回路装置のゲート構造物。
【請求項４４】
請求項３７〜４３に記載の集積回路メモリ装置は、不揮発性メモリ装置またはＤＲＡＭを含む集積回路メモリ装置のゲート構造物。
【請求項４５】
請求項３７〜４４に記載の集積回路メモリ装置は、フラッシュメモリ装置を含み、前記電荷保存領域は、前記フラッシュメモリ装置のセルのフローティングゲートを含む集積回路装置のゲート構造物。
【請求項４６】
請求項３７に記載の前記ゲート構造物を含むメモリセルであって、
前記メモリセルは、前記基板上のゲート絶縁層上に共通ゲート電極層をさらに含み、前記絶縁層は、前記共通ゲート電極層の側壁に沿って、及び前記共通ゲート電極層の各側面に隣接した前記基板のチャネル部上に延びて、前記メモリセルは、前記共通ゲート電極層の各側面に隣接した前記絶縁層上及び前記チャネル部上に延びる側壁ゲートをさらに含むゲート構造を含むメモリセル。
【請求項４７】
請求項３７に記載の前記ゲート構造物を含むメモリセルであって、
前記メモリセルは、リセス領域及び前記基板内のソースとドレイン領域との間に延びる前記リセス領域に隣接したステップ領域を含むチャネル領域をさらに含み、前記絶縁層は、前記リセス領域と前記ステップ領域とを含む前記チャネル領域に沿って延びるゲート構造を含むメモリセル。
【請求項４８】
前記リセス領域は、ラウンド部を有するゲート構造を含む請求項４７に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置にあ係り、より詳細には、集積回路装置のゲート構造物及びその形成方法に関する。
【背景技術】
【０００２】
携帯用電子製品と埋め込みシステム使用の増加は、低電力、高密度、超高速プログラム可能な不揮発性メモリを必要としている。このように開発されたメモリの一形態がフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）である。フラッシュＥＥＰＲＯＭは、自動車、飛行機、産業用制御システムなどの巨大な電子システムだけでなく、パソコン、携帯電話、携帯用コンピュータ、レコーダなどの多くの携帯用電子製品にも使われる。
【０００３】
フラッシュＥＥＰＲＯＭ装置は、一般的に半導体基板のような集積回路基板上に形成される。基板の表面部にはドーピングされたソース及びドレイン領域が一般的にこれらの間にチャネル領域を有して形成される。トンネルシリコン酸化物絶縁膜は、ソースとドレイン領域との間のチャネル領域上の半導体基板上に形成されうる。チャネル領域上のトンネルシリコン酸化物絶縁膜上には、一般的にフローティングゲート層、コントロールゲート層、そしてその間に介在された電極誘電層を含む積層されたゲート構造物が形成される。ソース領域は、一般的にゲート構造物にソース領域の一端部がオーバーラップされ、積層されたゲート構造物の一側に位置する。ドレイン領域は、一般的にゲート構造物に一端部がオーバーラップされ、積層されたゲート構造物の反対側に位置する。このような装置は、例えば、図１に示されたようにホット電子注入によりプログラムされ、  ＦＮ（Ｆｏｗｌｅｒ−  Ｎｏｒｄｈｅｉｍ）トンネリングにより消去されうる。
【０００４】
シリコン（Ｓｉ）ナノクリスタルフラッシュＥＥＰＲＯＭ装置は、ダイレクトトンネリングのために低電圧を使用してシリコンナノクリスタルに電子を保存することによって、高速（数百ナノ秒）でプログラム可能であると提案された。電気的に分離されたナノクリスタル電荷保存領域を使用することによって、ゲート絶縁膜内の局部的欠陥による電荷の漏れは、例えば、図１４に示されたように減少しうる。これは、図２に示された連続的なフローティングゲート漏れ経路と対照をなすことができる。
【０００５】
また、ＧｅナノクリスタルフラッシュＥＥＰＲＯＭ装置も低電力、高速プログラムが可能であると提案されている。このような装置は、シリコン基板にＧｅイオンを注入することによって製造できる。しかし、イオン注入工程は、Ｇｅをシリコン−トンネル絶縁膜の境界領域に位置させ、装置の性能を劣化させうるトラップ領域を形成する。このようなトラップ領域の存在は、トンネル絶縁膜の厚さをあまり制限していないが、これは非常に薄いトンネル絶縁膜内で欠陥の誘発された漏れ電流によって不十分なデータ保有能を持たせることがあるからである。
【０００６】
またトンネリング膜、Ｇｅのドーピングされた絶縁膜、キャッピング膜構造を有するナノクリスタル電荷トラップ３重膜構造が提案されている。このような構造は、キャパシタンス−電圧カーブのメモリヒステリシス特性が低下し、製造工程の複雑さ、漏れ電流及びイオンの外部への拡散のような問題を有しうる。しかしナノクリスタル電荷トラップ３重膜構造の工程の複雑さは、電荷トラップの形成及び結果的に過度に薄いトンネル絶縁膜の形成における難点を含みうる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、メモリヒステリシス特性を示すナノクリスタル不揮発性半導体集積回路装置の製造方法を提供することである。
【０００８】
本発明が解決しようとする他の技術的課題は、メモリヒステリシス特性を示し、単純化された構造を有するナノクリスタル不揮発性半導体集積回路装置を提供することである。
【０００９】
本発明の目的は、以上で言及した目的に制限されず、言及されていない他の目的は下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【００１０】
本発明は、基板上に絶縁層を形成する段階と、前記絶縁層内に周期律表のＩＶ族から選択され、かつ０．５ｃｍ２／ｓ以下の熱拡散度を有する元素のイオン注入をする段階と、
前記イオン注入して前記絶縁層内に電荷保存領域を形成することにより、前記電荷保存領域の下部にトンネル絶縁層と、前記電荷保存領域の上部にキャッピング絶縁層とに前記絶縁層を区画する段階と、前記トンネル絶縁層、前記電荷保存領域、および前記キャッピング絶縁層が区画された絶縁層を含む前記基板を熱処理して前記電荷保存領域に複数の分離された電荷保存ナノクリスタルを形成する段階と、前記絶縁層上にゲート電極層を形成する段階と、を含む集積回路メモリ装置のゲート構造物の形成方法により上記課題を解決するものである。
【発明の効果】
【００１１】
本発明の製造方法によれば、５ｅＶ超過のエネルギバンドギャップと７超過の比誘電率を有し、シリコン酸化膜より膜質の緻密な膜の内部にイオンを注入してアニーリング工程によってトンネル絶縁膜、ナノクリスタルとカップリング及びブロッキング絶縁膜を同時に形成できるので、工程が単純なだけでなく、単層のナノクリスタル形成が容易である。
【００１２】
一方、本発明の集積回路メモリ装置によれば、ナノクリスタルを電荷トラップサイトとして使用するために、従来のフローティングゲートを使用していた集積回路メモリ装置に比べて欠陥によるトラップされた電荷の漏れが顕著に減少しうる。さらに、ナノクリスタルをＧｅナノクリスタルとして具現する場合、低電力及び高速動作が可能である。また、本発明の集積回路メモリ装置は、従来のナノクリスタル集積回路メモリ装置に比べてメモリヒステリシス特性が顕著に向上する。そして、トンネル絶縁膜が高誘電率物質からなるために漏れ電流特性を向上させ、カップリング及びブロッキング絶縁膜も高誘電率物質からなるために高速動作が可能である。
【発明を実施するための最良の形態】
【００１３】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されるものではなく、この実施形態から外れて多様な形に具現でき、本明細書で説明する実施形態は本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に報せるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亙って同一な参照符号は同一な構成要素を示す。
【００１４】
本発明は、発明の実施形態で開示された添付される図面を参照して、以下でさらに詳細に説明する。本発明に示された各図面において各構成要素は説明の便宜を考慮して多少拡大または縮小されて図示されたものであり得る。
【００１５】
素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の“上に（ｏｎ）”、“連結されて（ｃｏｎｎｅｃｔｅｄ  ｔｏ）”または“結合されて（ｃｏｕｐｌｅｄ  ｔｏ）”と称されているものは、他の素子または層の直上だけでなく、中間に他の層または他の素子を介在した場合を含む。一方、素子が“直上（ｄｉｒｅｃｔｌｙ  ｏｎ）”、“直接的に連結されて（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）”または“直接的に結合されて（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）”等と称されるのは、中間に他の素子または層を介在していないということを示す。同じ参照符号は、同じ構成要素を示す。本明細書で使われた“及び／または”は、言及されたアイテムの各々及び１つ以上のあらゆる組合わせを含む。
【００１６】
たとえ本明細書で多様な構成要素、成分、領域、膜及び／または区域を説明するために、“第１”、“第２”のような用語を使用したとしても、このような構成要素、成分、領域、膜及び／または区域は、このような用語により制限されてはならない。このような用語は、単に１つの構成要素、成分、領域、膜または区域を他の領域、膜または区域と区分するために使われるだけである。したがって、以下で議論される第１構成要素、成分、領域、膜または区域は、本発明の指針から外れずに、第２構成要素、成分、領域、膜または区域と称されることもある。
【００１７】
空間的に相対的な用語である“下に（ｂｅｎｅａｔｈ）”、“下（ｂｅｌｏｗ）”、“下部（ｌｏｗｅｒ）”、“上（ａｂｏｖｅ）”、“上部（ｕｐｐｅｒ）”などは、図面に示されたように１つの装置または構成要素との相関関係を容易に記述するために使われうる。空間的に相対的な用語は、図面に示されている方向に加えて使用時または動作時に装置の相異なる方向を含む用語と理解されねばならない。例えば、図面の装置がひっくり返るならば、他の構成要素または図面に対して“下（ｂｅｌｏｗ）”または“下に（ｂｅｎｅａｔｈ）”と説明された構成要素が他の構成要素または図面の“上（ａｂｏｖｅ）”にあるようになる。したがって、例示的な用語である“下（ｂｅｌｏｗ）”は、上（ａｂｏｖｅ）及び下（ｂｅｌｏｗ）の方向をいずれも含みうる。前記装置は、その他の方向（９０°に回転されるか、他の方向を有するように）に向うことができ、空間的に相対的な技術語がそれによって解釈されて使われうる。
【００１８】
本明細書に使われる用語は、実施例を説明するためのものであり、本発明を制限するものではない。本明細書で、単数型は、文句で特別に言及しない限り複数型も含む。明細書に使われる“含む（ｃｏｍｐｒｉｓｅｓ）及び／または含む（ｃｏｍｐｒｉｓｉｎｇ）”は、言及された構成要素、段階、動作及び／または装置以外の１つ以上の他の構成要素、段階、動作及び／または装置の存在または追加を排除しない意味として使用する。
【００１９】
また、本明細書で記述する実施例は、本発明の理想的な例示図である断面図及び／または概略図を参照して説明される。したがって、製造技術及び／または許容誤差などにより例示図の形態が変化しうる。したがって、本発明の実施例は、図示された特定形態に制限されるものではなく、製造工程によって生成される形の変化も含むことである。例えば、長方形に示されたエッチングされた領域は、ラウンド状または曲線状であり得る。したがって、図面に示された領域は、概略的なものであり、図面の形態は装置の領域を正確な形に示すためのものではなく、本発明の範囲を制限しようとするものではない。
【００２０】
他の定義がなければ、ここに使われたあらゆる用語（技術的及び科学的な用語を含む）は、当業者により一般的に理解されるような意味を有する。また、一般的に使われる規定の用語は関連分野及び本明細書の背景でのその意味と一致する意味を有すると解釈されねばならず、ここに他の定義がなければ、理想的なまたは過度に定形化された意味と解釈されない。
【００２１】
本発明の集積回路メモリ装置のゲート構造物の実施形態の一例は、図３Ａないし図３Ｄを参照して説明する。
【００２２】
本発明に係る集積回路メモリ装置のゲート構造物は、基板と、前記基板上の絶縁層の一部である、前記基板上のトンネル絶縁層と、、前記トンネル絶縁層上の周期律表のＩＶ族から選択され、０．５ｃｍ２／ｓ以下の熱拡散度を有する元素の複数の分離されたナノクリスタルを含む電荷保存領域と、前記電荷保存領域上の前記基板上の絶縁層の一部であるキャッピング絶縁層と、前記キャッピング絶縁層上のゲート電極層と、を備える集積回路装置のゲート構造物有するものであり、例えばフラッシュメモリ装置内で使用でき、基板内のソース及びドレイン領域により定義されるチャネル領域を有するゲート構造が提供されうる。第１絶縁層は、チャネル領域上に形成され、第２絶縁層は、約５ｅＶ超過のエネルギバンドギャップを有し、第１絶縁層より薄い構造で第１絶縁奏上に形成される。複数の電荷保存ナノクリスタルが第１絶縁層内に埋め込まれており、コントロールゲートが第２絶縁奏上に提供されて、フローティングゲート構造を提供する。第１絶縁層は、電荷保存ナノクリスタルが埋め込まれるような形になることから、前記ナノクリスタルの下部は、トンネル絶縁層に、前記ナノクリスタル上部の第１絶縁層の部分及び第２絶縁層は、カップリング／キャッピング及びブロッキング絶縁層になり、トンネル絶縁膜とカップリング／キャッピング及びブロッキング絶縁層との間に複数の分離された電荷保存ナノクリスタルを含む電荷保存層を有するカップリング／キャッピング及びブロッキング絶縁層に該当しうる。
【００２３】
本発明に係るゲート構造物の形成方法は、基板上に絶縁層を形成する段階Ｉと、
前記絶縁層内に周期律表のＩＶ族から選択され、かつ０．５ｃｍ２／ｓ以下の熱拡散度を有する元素のイオン注入をする段階ＩＩと、
前記イオン注入をして前記前記絶縁層内に電荷保存領域を形成することにより、前記電荷保存領域の下部にトンネル絶縁層と、前記電荷保存領域の上部にキャッピング絶縁層とに前記絶縁層を区画する段階ＩＩＩと、
前記トンネル絶縁層、前記電荷保存領域、および前記キャッピング絶縁層が区画された絶縁層を含む前記基板を熱処理して前記電荷保存領域に複数の分離された電荷保存ナノクリスタルを形成する段階ＩＶと、
前記絶縁層上にゲート電極層を形成する段階Ｖと、
を含む集積回路メモリ装置のゲート構造物およびその形成方法であり、以下本発明に係る実施形態の一例を図を用いて説明する。
【００２４】
本発明に係る絶縁層は、第１絶縁層からなることが好ましく、前記絶縁層は、金属酸化物であること、または７超の比誘電率を有するＡｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、ＹおよびＬａの酸化物または酸窒化物からなる群から選択される少なくとも一つを含むものであることがより好ましい。また、以下詳説するが前記絶縁層は、第１絶縁層からなり、イオン注入と基板の熱処理との間に第１絶縁層上に金属酸化物を含む第２絶縁層を形成することがより好ましい。
【００２５】
図１６のフローチャート及び図３Ａの断面図を参照すれば、ステップ１６００の低比誘電率絶縁層の形成工程は、第１絶縁層１１０が基板１００上に形成されたことを示す図３Ａに示されていることがわかる。第１絶縁層１１０は、金属酸化物であることが好ましく、中でもシリコン酸化膜であることがより好ましく、約５ｅＶ超過のエネルギバンドギャップを有することができる。第１絶縁層１１０の厚さは、約３０ｎｍ以下であることが好ましく、２０ｎｍ以下であることが好ましく、１７ｎｍ以下であることが特に好ましい。また、いくつかの実施形態では、約１５ｎｍにして第１絶縁層１１０内にナノクリスタル単一膜を容易に形成することができる。
【００２６】
ステップ１６１０の第１絶縁層内にイオンを注入して電荷保存領域を形成する工程は、本発明のいくつかの実施形態を説明した図３Ｂに示されている。図３Ｂを参照すれば、第１絶縁層１１０内に周期律表ＩＶ族から選択され、０．５ｃｍ２／ｓ以下の熱拡散度を有する元素のイオンを注入して第１絶縁層１１０内に電荷保存領域を形成するが、電荷保存領域の下部はトンネル絶縁層を有するように形成する。例えば、図３Ｂに示されたように、周期律表ＩＶ族から選択された元素のイオンは特に制限されないがＧｅであることが特に好ましい。
【００２７】
下記表１は、本発明の多様な実施形態を説明するために絶縁層内で注入するイオンであるＧｅとシリコンとの間の多様な特性の差異点を示す。表１から分かるように、Ｇｅがシリコンに比べて比誘電率が大きく、エネルギバンドギャップは小さいために、低電圧駆動観点で有利である。また表１から分かるように、Ｇｅはナノクリスタル形成温度が低く、熱拡散度が小さいために所望の深さの位置にさらに容易に形成され、さらに低い拡散変化性を有する。また、Ｇｅは、急速熱アニーリング工程をさらに低温で実施でき、イオン注入後に低温アニーリング工程を実施する場合、絶縁層中に埋め込まれるようなナノクリスタル構造が垂直で多層に広げられないので、ナノクリスタルを単一層に形成し易い。熱工程進行の際に、Ｇｅはシリコンより外部に拡散されることを容易に防止しうる。結果的に、隣接したナノクリスタル点間の干渉が最小化するためにナノクリスタル粒子を均一なサイズに形成しうる。また、Ｇｅは、シリコンより移動度が大きいために、高速動作の不揮発性集積回路装置の具現にさらに適合しうる。
【００２８】
【表１】
2007281470.tif 000003
【００２９】
ステップ１６１０でイオン注入条件は、所望の平均注入深さと注入される層のデルタプロジェクション範囲を提供するために選択されうる。さらに具体的に、イオン注入エネルギ及びドーズはＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ  ｏｆ  Ｉｏｎｓｉｎ  Ｍａｔｔｅｒ）シミュレーションコードを使用して決定しうる。
【００３０】
いくつかの実施例では、約７ｎｍのデルタプロジェクション範囲が選択された平均注入深さについて提供される。７ｎｍ以下のデルタプロジェクション範囲は、図５のような分離されたナノクリスタル粒子層１３０＿ＮＣの下部絶縁膜１３５の厚さを約６ｎｍ以下にしうる。本発明のいくつかの実施例で、イオンは約８０Åないし約１２０Åのデルタプロジェクション範囲でステップ１６１０のように選択された平均注入深さで注入される。
【００３１】
本発明のいくつかの実施形態の一つでは、第１絶縁層１１０は、約１７ｎｍ以下の厚さを有する。いくつかの実施形態で、ステップ１６１０のイオン注入工程は、約３０ＫｅＶ以下の注入エネルギで周期律表のＩＶ族から選択される少なくとも一つのイオンを注入することが好ましく、１０ｅＶ以下の注入エネルギで周期律表のＩＶ族から選択される少なくとも一つのイオンを注入することがより好ましく、５ｅＶ〜１０ｅＶの注入エネルギがさらに好ましく、７ＫｅＶ以上１０ｅＶ以下であることが特に好ましく、約３０ＫｅＶ以下のイオン注入エネルギと約１×１０１４／ｃｍ２ないし約２×１０１６／ｃｍ２のドーズでイオンを注入することを含む。
【００３２】
また、本明細書における「絶縁層」と「イオンの注入エネルギ」との関係を、以下説明する。上記ではイオン注入エネルギを具体的に記載したが、本来イオンの注入エネルギは、絶縁層の厚さによって適宜選択されるものであり、例えば、絶縁層を１層だけ形成する場合は、例えば、高いイオンの注入エネルギ（７ＫｅＶ以上１０ｅＶ以下）でイオンが当該絶縁層に注入されることが好ましく、一方、絶縁層を２層形成する場合（第１絶縁層、および第２絶縁層）は、例えば、低いイオンの注入エネルギ（５ＫｅＶ以上１０ｅＶ以下）でイオンが当該第１絶縁層に注入されることが好ましい。
【００３３】
なぜなら、絶縁層を２層設けた場合、各絶縁層の厚さは、１層だけ設けた場合と比較して薄くなるためである。
【００３４】
図１６及び図３Ｃを参照すれば、第２絶縁層１２０は、第１絶縁層１１０上に形成される（ステップ１６２０）ことが好ましい。さらに具体的に、本発明のいくつかの実施形態で第２絶縁層１２０は、金属酸化物であることが好ましい。具体的な実施形態で、第２絶縁層１２０は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、Ｙ及びＬａの酸化物または酸窒化物からなる群から選択される少なくとも一つであることがより好ましい。第１絶縁膜１１０は、基板１００上に熱酸化工程により形成され、第２絶縁膜１２０は、原子層蒸着及び／またはＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などで形成されることができる。
【００３５】
第２絶縁膜１２０として金属酸化物は、エネルギバンドギャップが５ｅＶ超過であり、第１絶縁膜１１０より薄く、緻密な膜であり得る。第２絶縁膜１２０は、プログラミング動作時に電子が第１絶縁膜１１０を通過して第２絶縁膜１２０上に形成されたコントロールゲートにトンネリングされることを制限するか、防止する作用を行う。第２絶縁膜１２０の厚さは、本発明のいくつかの実施形態からも約１０ｎｍ以下であることが好ましく、第２絶縁膜１２０を含むゲートのキャパシタンスを増加させることができて高速動作を容易にする。第２絶縁膜１２０では、例えば、Ａｌ２Ｏ３、ＨｆＯ２及びＺｒＯ２などを使用しうる。Ａｌ２Ｏ３は誘電率９とエネルギバンドギャップ８．７ｅＶとを、ＨｆＯ２は誘電率２５とエネルギバンドギャップ５．７ｅＶとを、ＺｒＯ２は誘電率２５とエネルギバンドギャップ７．８ｅＶとを各々有する。
【００３６】
第１絶縁膜１１０及び第２絶縁膜１２０を含む基板を熱処理して第１絶縁膜１１０の電荷保存領域に複数の分離された電荷保存ナノクリスタルを形成する工程が図１６のステップ１６３０に示されており、図３Ｄと図４Ａ及び図４Ｂを参照して説明する。図３Ｄに示されたように、本発明のいくつかの実施例では、急速熱アニーリング１２２が第１絶縁膜１１０を熱処理するために使われる。急速熱アニーリングは、例えば、窒素ガス雰囲気下で行われうる。
【００３７】
図４Ａ及び図４Ｂに示されたように、図１６のステップ１６３０の工程のために第１段階（図４Ａ）または第２段階（図４Ｂ）のアニーリング工程が使われうる。第１段階アニーリングは、約７００℃〜９５０℃で約５分ないし約３０分間行われうることが好ましく、約７００℃ないし約９００℃で約５分ないし約３０分間行われることがより好ましい。さらに具体的に、第１段階アニーリングは、１０分間行われうる。図４Ｂを参照すれば、図４Ａと関連して説明した温度条件より低温で第１熱アニーリングを行って第１絶縁層１１０の電荷保存領域に分離されたナノクリスタルを形成しうる。本発明のナノクリスタルは、約１ｎｍないし約７ｎｍの直径を有することが好ましく、ナノクリスタル間の間隔は、約１ｎｍないし約７ｎｍ間であることが好ましい。いくつかの実施例で、ナノクリスタルの単一層が第１絶縁層１１０内に形成される。他の実施形態としては、ナノクリスタルの直径範囲は、約３ｎｍないし約７ｎｍがより好ましい。
【００３８】
図４Ｂに示されたように、ナノクリスタルを形成した後、第２段階アニーリングを行って第１絶縁層１１０を稠密化し、イオン注入する間に第１絶縁層１１０内に発生した損傷をさらに修復しうる。いくつかの実施形態で、第２急速熱アニーリングは約９００℃ないし約１０５０℃の温度で約５分ないし約３０分間行える。また、第２急速熱アニーリングは約９００℃ないし約９５０℃の温度で行なうことがより好ましい。相対的に高温である第２アニーリングは、第１絶縁膜１１０内に発生した欠陥などを効果的に修復しうる。
【００３９】
本発明のいくつかの実施例による集積回路装置のゲート構造は、図５の断面図を参照して説明する。図５は、アニーリングされた第１絶縁層１１０とアニーリングされた第２絶縁層１２０とを含む電荷トラップ二重層１５０を図示する。複数の電荷保存ナノクリスタル１３０＿ＮＣがアニーリングされた第１絶縁層１１０内に埋め込まれた形状になる。そして、ナノクリスタル１３０＿ＮＣの下部の第１絶縁膜領域１１０ａは、トンネル絶縁層１３５を形成する。ナノクリスタル１３０＿ＮＣの上部の第１絶縁層領域１１０ｂと第２絶縁層１２０は、カップリング及びブロッキング絶縁層１４０となる。ここで、第１絶縁層１１０の上部領域１１０ｂは、カップリング絶縁層になり、第２絶縁層１２０は、ブロッキング絶縁層になりうる。
【００４０】
本発明に係るトンネル絶縁層１３５は、約９ｎｍ以下の厚さであることが好ましく、約６ｎｍ以下の厚さを有することがより好ましい。第１絶縁層１１０は、シリコン酸化層であり、第２絶縁層１２０は高比誘電率絶縁層であり得る。
【００４１】
第１絶縁層１１０は、シリコン酸化層であり、第２絶縁層１２０は、Ａｌ２Ｏ３、ＨｆＯ２またはＺｒＯ２のような金属酸化物である時、アニーリングされた第２絶縁層１２０は、アニーリング時に第１絶縁層１１０から広がったシリコンを含みうる。この際、第２絶縁層１２０に広がったシリコンの密度は、第１絶縁層１１０と第２絶縁層１２０との境界面から第２絶縁層１２０の表面に沿って減少しうる。
【００４２】
同様に、第２絶縁層１２０には、第１絶縁層１１０に注入されたＧｅイオンが広がったものも含み、第２絶縁層１２０に広がったイオンの密度も第１絶縁層１１０と第２絶縁層１２０との境界面から第２絶縁層１２０の表面に沿って減少しうる。このような拡散は、両方向に進むことができ、シリコン酸化物からなる第１絶縁層１１０は、アニーリング時に第２絶縁層１２０から広がったＡｌ、Ｈｆ、Ｚｒまたは他の金属物質を含みうる。このように、第１絶縁層１２０に広がった金属物質の密度は、第１絶縁層１１０と第２絶縁層１２０との境界面から基板１００の方向に順次に減少しうる。
【００４３】
図５を参照すれば、いくつかの実施形態で第２絶縁層１２０は、第１絶縁膜１１０より薄い。例えば、第２絶縁膜１２０は、約１０ｎｍ以下の厚さを有し、第１絶縁膜１１０は約１７ｎｍ以下の厚さを有しうる。
【００４４】
一方、図５では、単一平均注入深さに分離されたナノクリスタル１３０＿ＮＣの単一層と示したが、本発明のいくつかの実施形態で多層の分離されたナノクリスタル１３０＿ＮＣは第１絶縁層１１０内の電荷保存領域に提供されるものと理解せねばならない。このような実施形態では、第１イオン注入エネルギで選択された元素のイオンを注入してトンネル絶縁層１３５上に第１電荷保存領域を形成し、第１イオン注入エネルギより低い第２イオン注入エネルギと選択された元素のイオンを注入して、第１電荷保存層と異なる深さの第２電荷保存層であって、第１電荷保存層と第２電荷保存層との間に実質的に注入されたイオンのない領域を形成することによって、多層構造が提供されることが好ましい。ここで、実質的に注入されたイオンのない領域を有する多層構造は、イオン注入工程の選択された平均注入深さとデルタプロジェクション範囲特性に基づいてイオンを注入すると理解されねばならない。また、前記では、二重膜構造を参照して説明したが、イオンは第１絶縁層１１０内で基板１００と比較して複数の異なる高さの位置に注入され、基板１００と第１絶縁層１１０と第２絶縁層１２０の熱処理工程は、分離された電荷保存ナノクリスタルがオーバーラップされる多層構造を提供できると理解されねばならない。
【００４５】
本発明のいくつかの実施例によるゲート構造を含むフラッシュメモリ装置は、図６の断面図を参照して説明する。図６に示されたように、フラッシュメモリ装置は、ソース／ドレイン領域１７０Ｓ、１７０Ｄ及びソース／ドレイン領域１７０Ｓ、１７０Ｄの間に延びるチャネル領域１８０を有する基板１００を含む。
【００４６】
電荷トラップ二重層１５０は、チャネル領域１８０上に形成される。図示された電荷トラップ二重層１５０は、第１絶縁層１１０の下部領域１１０ａに定義されたトンネル絶縁層１３５を含む。トンネル絶縁層１３５の厚さは、９ｎｍ以下であることが好ましく、６ｎｍ以下であることがより好ましくいくつかの実施形態では、約４．５ｎｍないし５．５ｎｍであり得る。トンネル絶縁層１３５の厚さは、プログラム電圧がフラッシュメモリ装置に印加された時、電子のトンネリングを十分に提供するように薄く選択されうる。
【００４７】
分離されたナノクリスタル１３０＿ＮＣは、多様な実施形態で約１ｎｍないし約１５ｎｍの直径を有し、いくつかの実施形態では約３ｎｍないし約７ｎｍの直径を有する。ナノクリスタル１３０＿ＮＣは、ドット状であり、ナノクリスタル１３０＿ＮＣ間の間隔は、約３ｎｍないし７ｎｍであり得る。ナノクリスタル１３０−ＮＣ間の距離は、電荷の側面拡散を制限するか、防止するように選択されうる。図示された電荷トラップ二重膜１５０は、第１絶縁層１１０の上部領域１１０ｂと第２絶縁層１２０とを含むカップリング及びブロッキング絶縁層１４０をさらに含む。
【００４８】
ゲート電極層は、基板上に形成されて第２絶縁層１２０上にコントロールゲート１６０を定義する。コントロールゲート１６０は、金属物質またはドーピングされたポーリシリコンであり得る。コントロールゲート１６０は、図６の実施形態のように単一層構造であり、また多層構造でもあり得る。
【００４９】
また、図６に示されたフラッシュメモリ装置には、側壁スペーサ１６５とキャッピング層１６２がさらにある。側壁スペーサ１６５は、コントロールゲート１６０の各側面にあり、シリコン酸化層ラインから形成されうる。
【００５０】
フラッシュメモリ装置であって、図６を参照して説明するが、本発明の多様な実施例は不揮発性メモリ装置及び／またはＤＲＡＭで使われうるゲート構造を提供できると理解せねばならない。ここで説明された実施例は、フラッシュメモリ装置に根拠をおくが、フローティングゲート構造を参照して説明される。
【００５１】
図６のメモリ装置の作動は、図７Ａないし図７Ｃのエネルギバンドダイアグラムを参照して本発明のいくつかの実施例をさらに説明する。図７Ａは、初期状態のエネルギバンドダイアグラムを例示した図面である。具体的に、図７Ａは、第１絶縁層１１０のエネルギバンドギャップは９ｅＶであり、第１絶縁層をシリコン酸化膜として、第２絶縁層１２０のエネルギバンドギャップは８．７ｅＶであり、第２絶縁膜をアルミニウム酸化膜として、分離されたナノクリスタル１３０＿ＮＣをエネルギバンドギャップが約０．６６ｅＶであるＧｅナノクリスタルとして、コントロールゲート１６０をアルミニウムとして具現した場合を例示したものである。
【００５２】
図７Ａにおいて、トンネル絶縁層１３５は、約６ｎｍの厚さを有するシリコン酸化膜であり得る。Ｇｅナノクリスタル１３０＿ＮＣの平均直径は４ｎｍであり、ナノクリスタル１３０＿ＮＣの単一膜が提供されうる。図７Ａに示されたカップリング及びブロッキング絶縁層１４０は、約７ｎｍの厚さを有する絶縁層１１０のシリコン酸化膜領域１１０ｂと約１０ｎｍの厚さを有するアルミニウム酸化物第１絶縁膜１２０からなる。
【００５３】
図７Ａで示したエネルギバンドダイアグラム例に対する消去及びプログラム動作は、図７Ｂ及び図７Ｃのエネルギバンドダイアグラムを参照して説明する。
【００５４】
図７Ｃを参照すれば、図６に示された装置の消去動作状態が示されている。具体的に、接地電圧（ＧＮＤ）は、コントロールゲート１６０に印加されており、負の消去電圧（Ｖｅｒａｓｅ）は、基板１００に印加されている。そうすると、分離された電荷保存ナノクリスタル１３０＿ＮＣに保存されていた電荷が図７Ｃに矢印で示されたようにＦＮトンネリング及び／またはホットキャリア注入により基板１００側に放出される。
【００５５】
図７Ｂを参照して、図６の装置のプログラム動作状態を説明する。図７Ｂに示されたように、正のプログラム電圧Ｖｐｇｍは、コントロールゲート１６０に印加して接地電圧ＧＮＤは、基板１００に印加する。これにより、チャネル領域１８０から移動する電子がＦＮトンネリングによりトンネル絶縁層１３５を通過して分離された電荷保存Ｇｅナノクリスタル１３０＿ＮＣを含む電荷保存領域にトラップされる。しかし、正のプログラム電圧Ｖｐｇｍがコントロールゲート１６０に印加され、プログラム電圧Ｖｐｇｍと類似した高電圧がソース領域１７０Ｓに印加され、接地電圧ＧＮＤがドレイン領域１７０Ｄに印加された時、ソース領域１７０ｓに隣接して生成されたホットキャリア電子は、図７Ｂに矢印で示されたように、トンネル絶縁層１３５を通過してＧｅナノクリスタル１３０＿ＮＣに注入されるか、トラップされうる。すなわち、ＦＮトンネリング及び／またはホットキャリア電子プログラミングが本発明のいくつかの実施形態で使われうる。
【００５６】
プログラム動作時にコントロールゲート１６０に印加された電圧のカップリング率が高ければ、ナノクリスタル１３０＿ＮＣにより高い電圧が伝達されるために、ＦＮトンネリング及び／またはホットキャリア電子注入がさらに効果的に行われうる。すなわち、第２絶縁膜１２０を金属酸化物のような高誘電率物質で形成すれば、不揮発性メモリ装置の高速動作を可能ならしめる。
【００５７】
いくつかの実施形態で第１絶縁層領域１１０ｂのエネルギバンドギャップが約８ｅＶないし約９ｅＶである時、もし、第２絶縁膜１２０のエネルギバンドギャップが５ｅＶ以下であれば、図７Ｂに示す点線で表されるようにナノクリスタル１３０＿ＮＣのトラップ電子は、コントロールゲート１６０方向にさらにトンネリングされうる。結果的に、本発明のいくつかの実施形態で第２絶縁層１２０は、５ｅＶ超過のエネルギバンドギャップを持たせてナノクリスタル１３０＿ＮＣからコントロールゲート１６０方向に電子のトンネリングを防止する性能を提供する。
【００５８】
集積回路メモリ装置の他の実施形態は、図８ないし図１１の断面図を参照して説明する。まず、図８に示された実施例を参照すれば、電荷トラップ二重膜１５０は、チャネル領域１８０の一部に形成されている。第２絶縁層１２０は、チャネル領域１８０の残りの部分上にゲート絶縁層として形成されている。コントロールゲート１６０は、第２絶縁層１２０上に形成されている。すなわち、図８に示された実施形態で電荷トラップ二重膜１５０は、図６の実施形態と比較して説明すれば、チャネル領域１８０に沿って完全に延びない。図８に示された実施形態の構成は、メモリ装置の動作時に消耗電力を低め、よってメモリ装置のプログラム及び消去効率を高めうる。
【００５９】
図８に示されたゲート構造は、実質的に前述したように形成しうる。具体的に、基板１００上に第１絶縁層１１０を選択された大きさに形成した後、分離された電荷保存ナノクリスタル形成用イオンを第１絶縁層１１０に注入する。第２絶縁層１２０は、第１絶縁層と基板１００とを覆って形成される。以後、前述した急速熱アニーリング工程のような熱処理により第１絶縁層１１０内にナノクリスタル１３０＿ＮＣが形成されうる。
【００６０】
本発明の他の実施形態によるフラッシュメモリ装置は、図９を参照して説明する図９の断面図に示されたように、電荷トラップ二重層１５０は、ゲート側壁１６７とチャネル領域１８０との間に形成される。電荷トラップ二重層１５０は、側壁ゲート１６７と共通コントロールゲート１６０との間に延びている。ゲート絶縁層１０５は、コントロールゲート１６０とチャネル領域１８０内の基板１００との間に形成されている。ゲート絶縁層１０５とコントロールゲート１６０とを形成した後、電荷トラップ二重層１５０が基板１００の結果物上に形成される。次いで、側壁ゲート形成用の導電膜を蒸着する。側壁ゲート１６７は、例えば、エッチバック工程により蒸着された導電膜から形成されうる。したがって、図９に示されたようなマルチビットメモリセルのためのフローティングゲート構造が提供される。
【００６１】
図９に示された実施形態は、第１絶縁層１１０を形成する前に共通ゲート電極１６０がゲート絶縁膜１０５と基板１００上に形成されるという点で、図６及び図８の実施形態と差がある。第１絶縁層１１０及び第２絶縁層１２０のイオン注入及び熱処理工程が共通ゲート電極層１６０の側壁上及び共通ゲート電極層１６０の各側面に隣接した基板１００のチャネル部１８０上で行われる。側壁ゲート１６７は、共通ゲート１６０の各側面に隣接した第２絶縁層１２０上及び電荷トラップ二重膜１５０を含むチャネル部１８０上に延びて形成される。
【００６２】
すなわち、本発明に係る集積回路メモリ装置のゲート構造物の形成方法は、絶縁層の形成前に基板上のゲート絶縁層上に共通ゲート電極層を形成し、前記絶縁層の形成とイオン注入とは、前記共通ゲート電極層の側壁上及び前記共通ゲート電極層の各側面に隣接した前記基板のチャネル部上で行われ、前記ゲート電極層を形成することは、前記共通ゲート電極層の各側面に隣接した前記第２絶縁層上及び前記チャネル部上に延びる側壁ゲートを形成することを含むことが好ましい。
【００６３】
本発明のさらに他の実施形態によるメモリセル構造は、図１０を参照して説明する。図１０に示されたように、チャネル領域１８０は、リセス領域１８０＿ＲＣ及び基板１００内のソース領域１７０Ｓとドレイン領域１７０Ｄとの間に延びる領域のリセス領域１８０＿ＲＣに隣接したステップ領域１８０＿ＳＣを含む。電荷トラップ二重膜１５０はリセス領域１８０＿ＲＣとステップ領域１８０＿ＳＣとを含むチャネル領域１８０上に形成される。また、図１０の実施例には、側壁スペーサ１６５とキャッピング膜１６２とがさらにある。また、リセス領域とは、歪み技術によるものであり、例えばＳｉの結晶格子に引き伸ばし（張力）あるいは押しつぶして（圧縮応力）、印加電圧に対するＳｉ中の電荷キャリア（電子と正孔）の反応を高速化できるものである。
【００６４】
すなわち、本発明に係る集積回路メモリ装置のゲート構造物の形成方法は、絶縁層の形成前にリセス領域及び基板内のソース領域とドレイン領域との間に延びる前記リセス領域に隣接したステップ領域を含むチャネル領域を形成し、前記絶縁層の形成、前記イオン注入、及び前記ゲート電極の形成、ならびに必要に応じて前記第２絶縁層は、前記リセス領域と前記ステップ領域とを含む前記チャネル領域上で行われることが好ましい。
【００６５】
図１１の実施形態で示されたメモリセル構造は、図１０を参照して説明したものと類似している。図１１に示された実施形態は、リセス領域１８０−ＲＣがラウンド部を含むという点で図１０の実施形態と差がある。図１０及び図１１に示された実施形態は、図９の実施形態のようにメモリ装置のマルチビット保存を容易に具現しうる。
【００６６】
本発明のいくつかの実施形態による作動は、図１２Ａないし図１２Ｃのキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを参照してさらに説明する。図１２Ａは、周期律表のＩＶ族から選択されて第１絶縁層１１０内に注入されたイオンがＧｅである時の本発明の実施形態についての動作特性を例示する。さらに具体的に、図１２ＡではＧｅイオンを約２×１０１６／ｃｍ２のドーズと約３０ＫｅＶのイオン注入エネルギで約１７ｎｍの厚さを有するシリコン酸化物第１絶縁層１１０に注入したシミュレーション結果を示す。第１絶縁層１１０は、ｐ型半導体基板１００上に熱酸化工程により成長させる。アルミニウム酸化膜第２絶縁層１２０は、約１０ｎｍの厚さに形成される。分離された電荷保存ナノクリスタル１３０＿ＮＣは、窒素（Ｎ２）雰囲気で約８００℃で約１０分間急速熱アニーリングして形成される。アルミニウムコントロールゲート１２０は、第２絶縁層１２０上に形成される。
【００６７】
図１２に示されたように電荷トラップ二重層１２０を有する本発明の実施形態例を使用すれば、キャパシタンスは、負で印加された電圧から正で印加された電圧への偏向電圧により“８１”方向、すなわち逆方向に変化する。キャパシタンスは、正で印加された電圧から負で印加された電圧への偏向電圧によりキャパシタンスは、“８２”方向に変化する。すなわち、図１２Ａに示された実施形態は、好ましい逆時計回り方向ヒステリシス特性を示す。“８１”方向へのキャパシタンス変化は、シリコン酸化膜１１０とｐ型基板１００との境界面が電子の蓄積により反転状態に変化しうるということを示す。ｐ型基板１００の表面が反転状態に到達した時、電子は第１絶縁膜１１０の電荷保存領域内のＧｅナノクリスタル１３０＿ＮＣにトラップされうる。一方、“８２”方向へのキャパシタンスカーブは、分離された電荷保存ナノクリスタル１３０＿ＮＣ内にトラップされた電子によって正のフラットバンド電圧シフトを有する。
【００６８】
図１２のＣ−Ｖカーブから印加された電圧の範囲が増加するにつれて、正のフラットバンド電圧シフトが増加してヒステリシス幅（ｗｉｄｔｈ）が大きく増加するということが分かる。これは印加された電圧が大きくなるほど、Ｇｅナノクリスタル１３０＿ＮＣにトラップされた電子の数が多くなり、これによって多くの容量の電荷が蓄積されうることを示す。換言すれば、蓄積された電荷が多くなれば、プログラミング時に素子の動作と性能とが向上しうる。したがって、図１２Ａに示された本発明の実施例は、メモリ素子に適用可能な逆時計回り方向のヒステリシス特性とヒステリシス幅とを提供する。
【００６９】
図１２Ｂに示されたＣ−Ｖヒステリシスカーブでは、第２絶縁層１２０が約３０ｎｍの厚さを有するシリコンナイトライド酸化膜であって、図１２Ａに示された実施形態で使われた１０ｎｍ厚さのアルミニウム酸化膜と対照される。図１２Ｂに示されたヒステリシス範囲は、５ｅＶのエネルギバンドギャップを有するシリコンナイトライドが第２絶縁膜１２０として使われた時、時計回り方向ヒステリシス特性が現れるということを示す。
【００７０】
図１２Ｃに示されたＣ−Ｖヒステリシスカーブでは、約１００ｎｍの厚さを有するシリコン酸化膜が図１２Ａでのアルミニウム酸化膜を代替して第２絶縁膜１２０として使われた。図１２Ｃに示されたヒステリシスカーブは、シリコン酸化膜が第２絶縁膜１２０として使われた時、正常な特性を示していないことが分かる。
【００７１】
図１３Ａないし図１３Ｅは、第１絶縁膜１１０の電荷保存領域内の分離された電荷保存ナノクリスタル１３０＿ＮＣを形成するに当たって、多様なアニーリング温度を使用したＣ−Ｖヒステリシスカーブを例示する。図１３Ａないし１３Ｅに示されているカーブは、ｐ型基板上に熱酸化工程によって約１７ｎｍ厚さに成長させたシリコン酸化物第１絶縁膜１１０の内部に約２×１０１６／ｃｍ２のドーズと約７ＫｅＶのイオン注入エネルギで注入されたＧｅイオンを含む構造に基づく。次いで、約１０ｎｍの厚さを有するアルミニウム酸化物第２絶縁層１２０が第１絶縁層１１０上に形成される。
【００７２】
分離された電荷保存ナノクリスタル１３０＿ＮＣを形成するための熱処理は、窒素雰囲気で約１０分間相異なる温度で急速熱アニーリングして行われる。さらに具体的に、図１３Ａは約６００℃の温度に、図１３Ｂは約７００℃の温度に、図１３Ｃは約８００℃の温度に、図１３Ｄは約９００℃の温度に、図１３Ｅは約９５０℃の温度に該当する。アルミニウムコントロールゲートは、電荷トラップ二重層１５０の結果物上に形成される。
【００７３】
図１３Ａに示された６００℃の温度でのＣ−Ｖヒステリシスカーブでは、正常なヒステリシス特性が提供されない。図１３Ｅに示された約９５０℃の温度でアニーリングした場合には、適用不可能な時計回り方向ヒステリシス特性が現れる。
【００７４】
これと異なって、図１３Ｂないし１３Ｄに示されたように７００℃、８００℃、そして９００℃の温度でアニーリングした場合には、好ましい逆時計回り方向ヒステリシス特性がメモリ装置に提供される。さらに詳細には、図１３Ｃの８００℃のアニーリング温度に対するＣ−Ｖヒステリシスカーブは、本発明の実施形態で形成されたいくつかのメモリ装置に対して好ましいメモリヒステリシス特性を提供しうる。
【００７５】
本発明の実施形態によるヒステリシス特性の他の例が次の表２に例示されている。さらに具体的に、表２は、各々１０ｎｍと２０ｎｍ厚さのアルミニウム酸化物第２絶縁層１２０を含む装置に対して多様なＧｅイオン注入エネルギと多様なアニーリング温度でのヒステリシス特性の例を提供する。表２で時計回り方向ヒステリシス特性はＣＷと、逆時計回り方向ヒステリシス特性はＣＣＷと表す。表２の例で現れたように、約１０ｎｍ以下のアルミニウム酸化膜の厚さに、７ＫｅＶ以上で３０ＫｅＶ以下のイオン注入エネルギで、７００℃ないし９００℃のアニーリング温度で約１０分間行った場合、適した素子の特性が現れる。
【００７６】
【表２】
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【００７７】
このような結果は、本発明のいくつかの実施形態が分離された電荷保存ナノクリスタル１３０＿ＮＣを提供すると理解されうる。したがって、図１４に示されたように、トラップされた電荷の単一漏れ経路が提供され、これは、図２を参照して説明した連続的なフローティングゲート構造の漏れ経路と対照的である。すなわち、第１絶縁層１１０の欠陥により発生された漏れ経路は、分離された電荷保存ナノクリスタル１３０＿ＮＣにより形成されたフローティングゲートの連続した動作を印加する電荷漏れの制限された量を発生させうる。
【００７８】
本発明の多様な実施形態について付加して説明すれば、工程の単純化は、ここに説明された方法により提供されうる。さらに、イオン拡散は、第２絶縁膜１２０のキャッピング膜構造により制限するか、防止しうる。アニーリングを行うことによって、イオン注入する間に絶縁層に発生した損傷を修復し、安定したナノクリスタルを形成しうる。例えば、図４Ｂを参照して説明した２ステップアニーリング工程を行うことによって、イオン注入時に絶縁層１１０に発生した損傷を効果的に修復しうる。しかも、いくつかの実施形態で電荷トラップ二重膜１５０を備えるメモリ装置は、高誘電率を有するブロッキング及びカップリング絶縁層１４０によりメモリ装置の低電圧及び高速動作を可能にすることができる。図１５は、Ｇｅイオン注入シミュレーション結果を示す。さらに具体的に、図１５はＧｅイオンを５００Å厚さのシリコン酸化膜ターゲット層に７゜の角度に、２０ＫｅＶ、３０ＫｅＶ、３５ＫｅＶ、そして４０ＫｅＶのイオン注入エネルギで各々注入したシミュレーション結果である。図１５に示されたシミュレーション結果は、約８０Åないし約１２０Åのデルタプロジェクション範囲で約３５０Åないし約４００Åの平均注入深さ（Ｒｐ）を示す。次の表３にそれぞれのイオン注入エネルギに対して平均注入深さとデルタプロジェクション範囲が現れてある。
【００７９】
【表３】
2007281470.tif 000005
【００８０】
図１６のフローチャートを参照すれば、集積回路メモリ装置のゲート構造形成方法が要約されている。ステップ１６００は、集積回路基板上に第１絶縁層としてシリコン酸化膜のような低誘電率絶縁膜を形成する工程である。ステップ１６１０では、第１絶縁層１１０内にＧｅのような周期律表ＩＶ族から選択された元素のイオンを例として、７ＫｅＶ以上のイオン注入エネルギと約１×１０１４／ｃｍ２ないし約２×１０１６／ｃｍ２のドーズで注入して第１絶縁層内に電荷保存領域を形成するが、電荷保存領域の下部に約６ｎｍ以下のトンネル絶縁層を、電荷保存領域の上部にキャッピング絶縁膜を有するように形成する。ステップ１６２０では、第２絶縁層が第１絶縁層上に、例えば、１０ｎｍ以下の厚さに形成される。ステップ１６３０では第１及び第２絶縁層を含む基板が、例えば、約７００℃ないし約９００℃で約５分ないし約３０分間急速熱アニーリングにより熱処理されて電荷保存領域内に複数の分離された電荷保存ナノクリスタルが形成される。ステップ１６４０では、ゲート電極層が第２絶縁層上に形成される。
【００８１】
本発明の他の実施形態は、図１７及び図１８を参照して説明する。図１７及び図１８の参照符号は、図３Ａないし図３Ｄ及び図５を参考にして説明した参照符号と一致し、重複された説明は省略する。図１７及び図１８の実施例は、各々電荷トラップ二重膜と電荷トラップ単一膜構造であって、ゲート構造の部分においてフラッシュメモリ装置と同様に不揮発性メモリ装置またはＤＲＡＭに好適に使われうる。メモリ装置は、前記図６で参照して説明したような構造をさらに含みうる。
【００８２】
図１７及び図１８に示された実施形態を参照すれば、前述したようなシリコン酸化膜よりさらに緻密な構造を有する金属酸化膜（いわゆる絶縁層）または高誘電率絶縁膜をチャネル領域上に形成してイオンを注入するという点で他の実施形態と差がある。さらに詳細には、第１絶縁層１１０は、基板１００上に５ｅＶ超過のエネルギバンドギャップを有し、７超過の比誘電率を有し、シリコン酸化膜より薄くかつ緻密な構造で形成し、イオン注入で形成されたナノクリスタル形成用イオンの垂直及び／または水平方向への拡散を最小化しうる。
【００８３】
図１７に示された実施形態は、高誘電率電荷トラップ二重膜構造１５０ａを含む。図１７に示されたゲート構造はいくつかの実施形態で、集積回路基板１００上に金属酸化物絶縁膜として第１絶縁層１１０を形成することによってなされうる。前述した実施形態のように、絶縁層膜１１０内に周期律表のＩＶ族から選択され、０．５ｃｍ２／ｓ以下の熱拡散度を有する元素のイオンを注入して絶縁層内に電荷保存領域を形成するが、電荷保存領域の下部にトンネル絶縁層を、電荷保存領域上部にキャッピング絶縁層を有するように形成する。さらに具体的に、図１７で第１絶縁層１１０の下部領域１１０ａは、トンネル絶縁層１３５ａに該当し、第１絶縁層１１０の上部領域１１０ｂは、キャッピング絶縁層に該当する。図１７の実施形態で、第２絶縁層１２０は、第１絶縁膜１１０上にブロッキング絶縁膜として形成される。図１７の実施形態で、第１絶縁層１１０の上部領域１１０ｂは、第２絶縁層１２０と共にカップリング及びブロッキング絶縁層１４０ａに該当する。
【００８４】
イオンが注入された絶縁層１１０を含む基板１００は、熱処理されて絶縁層１１０の電荷保存領域に複数の分離された電荷保存ナノクリスタル１３０＿ＮＣが形成される。図６のようなゲート電極１６０が第２絶縁層１２０上に形成され、図１７の実施形態のようなゲート構造を形成する。
【００８５】
本発明絶縁層１１０は、７超過の誘電率を有するＡｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、Ｙ及びＬａの酸化物または酸窒化物からなる群から選択される少なくとも一つを含むことが好ましい。いくつかの実施形態では、絶縁層膜１１０は、９の比誘電率と８．７ｅＶのエネルギバンドギャップを有するＡｌ２Ｏ３を含むことがより好ましい。他の実施形態では、酸化物絶縁層膜１１０は２５の比誘電率と５．７ｅＶのエネルギバンドギャップを有するＨｆＯ２を含むことが好ましい。さらに他の実施形態では、第１絶縁層１１０は、２５の比誘電率と７．８ｅＶのエネルギバンドギャップを有するＺｒＯ２を含むことが好ましい。酸化物前記絶縁層１１０の厚さは、約３０ｎｍ以下であることが好ましく、いくつかの実施形態では約２０ｎｍ以下であり得る。
【００８６】
分離された電荷保存ナノクリスタル１３０＿ＮＣを形成するために絶縁層１１０の内部に注入されるイオンはＧｅであり、イオンのドーズは１×１０１６／ｃｍ２以下であり、本発明のいくつかの実施形態では約１×１０１４／ｃｍ２ないし約２×１０１６／ｃｍ２であり得る。イオンは、約１０ＫｅＶ以下のイオン注入エネルギで注入され、その結果、トンネル絶縁層１３５ａの厚さは、約９ｎｍ以下であり得る。いくつかの実施例で、５ＫｅＶ以上の注入エネルギが絶縁層１１０内にＧｅイオンを注入するのに使われうる。
【００８７】
絶縁層１１０内にイオン注入を行う前に、イオン注入エネルギとドーズは、絶縁層１１０の厚さ及び／またはエンベデッドされたナノクリスタル１３０＿ＮＣの下部のトンネル絶縁層１３５ａの所望の厚さによって調節されうる。イオン注入エネルギ及びドーズは、例えば、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ  ｏｆ  Ｉｏｎｓ  ｉｎ  Ｍａｔｔｅｒ）シミュレーションコードを使用して決定されうる。
【００８８】
第２絶縁層１２０は、金属酸化物または４以上の高比誘電率を有する物質であることが好ましく、キャパシタンス特性を増大させうる。これにより、図１７に示されたゲート構造を含む最終メモリ装置の高速動作及び大容量を可能にすることができる。第２絶縁層１２０は、約１０ｎｍ以下の厚さを有することができ、これは図示された構造を含むメモリ装置の高速動作のためのキャパシタンスを最大化しうる。いくつかの実施形態で、第２絶縁層１２０は、Ａｌ、Ｈｆ、Ｔｉ、Ｚｒ、Ｓｃ、Ｙ及びＬａの酸化物または酸窒化物からなる群から選択される少なくとも一つであることが好ましい。例えば、第２絶縁層１２０は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２及び第１絶縁層１１０と同種の物質で形成しうる。他の実施形態で、第２絶縁層膜１２０は、シリコンナイトライド膜であることが好ましい。
【００８９】
第２絶縁層１２０は、第１絶縁層膜１１０内の所望の位置に分離されたナノクリスタル１３０＿ＮＣを形成するための熱処理工程時に注入されたイオンが第１絶縁層１１０から外部に拡散されることを制限するか、防止しうる。したがって、第２絶縁層１２０は、ブロッキング層として作動し、第１絶縁層１１０の上部キャッピング部１１０ａと共にキャッピング及びブロッキング絶縁層１４０ａを提供する。
【００９０】
一方、第１及び第２絶縁層１１０及び１２０は、同種の高誘電率物質であり得る。このような実施形態で、同種の物質選択は、図１７のゲート構造を使用する最終メモリ装置の高速動作または大容量を可能にし、図１７に示された構造の形成において製造工程を単純化しうる。第２絶縁層１２０は、例えば、原子層蒸着（ＡＬＤ）及び／またはＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を使用して形成しうる。
【００９１】
図１８の断面図を参照して本発明のいくつかの実施形態による電荷トラップ単一膜構造１５０ｂを説明する。図１８の実施形態では、第１絶縁層１１０が基板１００上に形成され、いくつかの実施形態で、５ｅＶ超過のエネルギバンドギャップ及び７超過の誘電率及び図３Ａないし図３Ｄ及び図５を参照して言及した一般的に提供されるシリコン酸化膜構造より緻密な構造を有する。図１８の電荷トラップ単一膜構造１５０ｂで、第１絶縁層１１０は、トンネル絶縁層１３５ｂを定義する基板１００に隣接した下部１１０ａ及びカップリング及びブロッキング絶縁層１４０ｂを定義する上部１１０ｂを含む。ナノクリスタル１３０＿ＮＣは、基板１００の表面から約９ｎｍ距離の第１絶縁層１１０内にエンベデッドされ、約９ｎｍ以下のトンネル絶縁層１３５ｂを提供する。したがって、図１８の構造は、第２絶縁層１２０が提供形成されず、第１絶縁層１１０の上部１１０ｂがカップリング及びブロッキング絶縁層１４０ｂを形成するという点で、図１７の構造と異なる。図１８の実施形態で、第１絶縁層膜１１０の厚さは図１７の実施形態よりさらに厚している。図１８の単一膜構造でイオン注入エネルギは、約１０ＫｅＶ以下であり、いくつかの実施形態では、約７ＫｅＶ以上であり、約１０ＫｅＶ以下であり得る。図１７の構造に対して、いくつかの実施形態でイオン注入エネルギは、約５ＫｅＶ以上であり、約１０ＫｅＶ以下であり得る。
【００９２】
一方、図１７及び図１８の実施形態で分離された電荷保存ナノクリスタル１３０＿ＮＣは、イオン注入後、第１絶縁層１１０を含む基板１００を熱処理して形成しうる。図４Ａ及び図４Ｂの実施形態で説明したように、熱処理工程は、約７００℃ないし約９００℃で約５分ないし約３０分間行われる急速熱アニーリング工程であり得る。図１７の実施形態で急速熱アニーリングは、第２絶縁層１２０の形成後に行われることもある。
【００９３】
図４Ａに示された１ステップアニーリングの実施形態で、急速熱アニーリングは、約７００℃ないし約９５０℃で約１０分ないし約３０分間行われうる。図４Ｂに示したような２ステップアニーリングで第１アニーリングは、約７００℃ないし約９００℃で約５分ないし約３０分間行え、次いで、約９００℃ないし約１０５０℃で約５分ないし約３０分間第２アニーリングを行える。図４Ａの１ステップアニーリングまたは図４Ｂの第１アニーリングは、選択された温度で行い、第１絶縁層１１０内に注入されたイオンの外部への拡散を最小化してイオンをクリスタル化して、分離された電荷保存ナノクリスタル１３０＿ＮＣを形成しうる。
【００９４】
図４Ｂに示されたさらに高温の第２アニーリングは、第１絶縁膜１１０をさらに稠密化し、例えば、イオン注入時に第１絶縁層１１０内に発生した損傷を修復しうる。また、第２アニーリングは、図１７または図１８のゲート構造を含むメモリ装置の作動において漏れ電流の生成を抑制するだけでなく、第１絶縁膜１１０内に発生した欠陥などを修復しうる。
【００９５】
ナノクリスタル１３０＿ＮＣは、図４Ｂに示されたようなさらに高温の第２熱処理を行う前に形成されうる。第１アニーリング工程は、単一層のナノクリスタルの配列を提供し、約３ｎｍないし約７ｎｍの直径を有するナノクリスタルを形成しうる。いくつかの実施形態でナノクリスタル１３０＿ＮＣは、約１ｎｍないし約７ｎｍの直径を有し、ナノクリスタル間の間隔は、約１ｎｍないし約７ｎｍであり得る。
【００９６】
一方、単一層構造を参照して選択された元素をイオン注入する工程を説明したが、前述した多様な実施形態のように、電荷保存ナノクリスタル１３０＿ＮＣの多重層構造は、第１絶縁層膜１１０内で基板１００と比較して複数の異なる高さの位置にイオンを注入することにより提供され、基板１００と第１絶縁膜１１０とをアニーリングすることは、分離された電荷保存ナノクリスタル１３０＿ＮＣがオーバーラップされる多層構造を提供することと理解せねばならない。このように、第１イオン注入エネルギでイオンを注入してトンネル絶縁層１３５ａ、１３５ｂ上に第１電荷保存層を形成し、次いで、第１イオン注入エネルギより低い第２イオン注入エネルギで選択された元素をイオン注入して第１電荷保存膜上に第２電荷保存膜を形成するが、第１電荷保存膜と第２電荷保存膜との間には実質的に注入されたイオンのない領域をことが好ましく、このような実質的に注入されたイオンのない中間領域はイオン注入工程のデルタプロジェクションレンジに起因する。
【００９７】
前述したような図５に示された電荷トラップ層構造は、図６及び図８ないし図１１に示された構造のように多様な集積回路メモリ装置に含まれうる。また、図１７及び／または図１８に示された電荷トラップ構造は、図６及び図８ないし図１１に示されたメモリ装置の構造でも同様に使われ、このような図面で示した参照符号１５０の構造は、１５０ａ及び１５０ｂの構造でも使われうる。例えば、図１７及び図６を参照すれば、図６の構造は、約９ｎｍ以下の厚さと約７超過の比誘電率及び約５ｅＶ超過のエネルギバンドギャップを有する緻密な構造を有するトンネル絶縁層１３５ａ（１１０ａ）が提供され、トンネル絶縁層１３５ａを通過して分離された電荷保存ナノクリスタル１３０＿ＮＣにより定義されるフローティングゲートで電子のトンネリングが起こり得る。電荷保存ナノクリスタル１３０＿ＮＣ間の間隔は、約３ｎｍないし約７ｎｍであり、分離された電荷保存ナノクリスタル１３０＿ＮＣ間の電荷の水平方向拡散を制限するか、防止しうる。カップリング及びブロッキング絶縁層１４０ａは、素子の作動時にコントロールゲート１６０に電圧が印加された時、分離された電荷保存ナノクリスタル１３０＿ＮＣに保存された電荷がコントロールゲート１６０方向に移動することを制限するか、防止しうる。
【００９８】
図１７の電荷トラップ層構造１５０ａを含むゲート構造の動作は、図１９Ａないし図１９Ｃのエネルギバンドダイアグラムを参照してさらに詳細に説明する。まず、図１９Ａを参照すれば、初期状態のエネルギバンドダイアグラムを例示したものである。図１９Ａは、第１絶縁層１１０と第２絶縁層１２０をいずれもエネルギバンドギャップが約８．７ｅＶであり、比誘電率が９であるＡｌ２Ｏ３として、ナノクリスタル１３０＿ＮＣをエネルギバンドギャップが約０．６６ｅＶであるＧｅナノクリスタルとして具現したものである。図１９Ａないし１９Ｃに示された実施形態は、コントロールゲート１６０は、アルミニウムであり、トンネル絶縁層１３５ａの厚さは、約９ｎｍである。Ｇｅナノクリスタル１３０＿ＮＣの直径平均は、実質的に単一層構造で約４ｎｍである。カップリング及びブロッキング絶縁層１４０ａの厚さは、約１７ｎｍ厚さのＡｌ２Ｏ３膜１１０ｂ、１２０からなる場合を例示している。
【００９９】
図１９Ｂは、プログラム動作を説明するためのエネルギバンドダイアグラムであり、正のプログラム電圧Ｖｐｇｍがコントロールゲート１６０に印加され、接地電圧ＧＮＤが基板１００に印加されれば、ＦＮトンネリングによりチャネル領域１８０の電子はトンネル絶縁層１３５ａを通過してＧｅナノクリスタル１３０＿ＮＣにトラップされうる。
【０１００】
いくつかの実施形態で、正のプログラム電圧Ｖｐｇｍがコントロールゲート１６０に印加され、コントロールゲート１６０に印加される電圧と実質的に類似した高電圧がソース領域１７０Ｓに印加され、接地電圧ＧＮＤがドレイン領域１７０Ｄに印加されれば、ソース領域１７０Ｓ方向に集中して発生するホットキャリア電子は、図１９Ｂに示されたように、トンネル絶縁層１３５ａを通過してＧｅナノクリスタル１３０＿ＮＣに注入されうる。
【０１０１】
プログラム動作時にコントロールゲート１６０に印加された電圧のカップリング率が高ければ、ナノクリスタル１３０＿ＮＣにさらに高い電圧が伝えられるために、ＦＮトンネリングまたはホットキャリア電子注入がさらに効果的に起こりうる。すなわち、本発明のいくつかの実施形態で、不揮発性メモリ装置は、約４以上の比誘電率を有する高誘電物質で形成されたカップリング及びブロッキング層１４０ａを使用すれば、高速動作が提供されうる。
【０１０２】
図１９Ｃは、消去動作を説明するためのエネルギバンドダイアグラムである。図１９Ｃに示されたように、接地電圧ＧＮＤは、コントロールゲート１６０に印加し、負の消去電圧Ｖｅｒａｓｅは、基板１００に印加すれば、ナノクリスタル１３０＿ＮＣにトラップされた電荷が図１９Ｃに矢印で示されたようにＦＮトンネリングまたはホットホール注入により基板１００方向に放出されうる。
【０１０３】
図２０は、本発明のいくつかの実施形態による高誘電率電荷トラップ二重層１５０ａのＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｖｅ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）写真である。図２０の写真を参照すれば、第１絶縁層１１０は、ｐ型半導体基板１００上に原子層蒸着法で成長させた約２０ｎｍの厚さを有するアルミニウム酸化膜である。アルミニウム酸化膜１１０の内部にＧｅイオンを約１０ＫｅＶのイオン注入エネルギと約１×１０１６／ｃｍ２のドーズで注入する。第２絶縁層１２０もアルミニウム酸化膜であり、約１０ｎｍの厚さを有する。ナノクリスタル１３０＿ＮＣの形成のための熱アニーリングは、窒素（Ｎ２）雰囲気で約８００℃に約３０分間行われる。
【０１０４】
図２０に具現した実施例では、ナノクリスタル１３０＿ＮＣを形成するための熱アニーリングに加えて図２４のフローチャートを参照すれば、イオン注入前に急速熱アニーリングをさらに行う。図２０に図示した実施形態で、イオン注入前のアニーリングは、窒素（Ｎ２）雰囲気で約９５０℃で約３０分間急速熱アニーリングを行う。図２０に示されているように、ナノクリスタル１３０＿ＮＣは、多層膜構造というよりは、ほぼ単一膜構造に近く形成されるということが分かる。
【０１０５】
これにより、本発明に係る絶縁層を含む基板は、イオン注入する前に熱処理することが好ましく、前記イオン注入する前に前記絶縁層を含む前記基板は、前記絶縁層の結晶化温度以上の温度で熱処理されることがより好ましく、窒素（Ｎ２）雰囲気で９５０℃以上の温度で熱処理することが特に好ましい。
【０１０６】
本発明のいくつかの実施形態は、図２１に示したＣ−Ｖヒステリシスカーブを参照して説明する。図２１は、図２０の電荷トラップ二重膜構造上にアルミニウムコントロールゲートを具備する不揮発性メモリ集積回路装置のＣ−Ｖヒステリシスカーブを示す。図２１に示したように、本発明のいくつかの実施形態は、逆時計回り方向ヒステリシス特性を示す。また、印加される電圧の範囲が増加するほど正のフラットバンド電圧シフトが増加してヒステリシス幅Ｄが増加することが分かる。これは印加される電圧が増加するほど、Ｇｅナノクリスタルにトラップされた電子の数が多くなり、したがってナノクリスタル１３０＿ＮＣにより提供されるフローティングゲート構造で多くの容量の電荷が蓄積されるということを示す。すなわち、本発明のいくつかの実施形態は、多様な集積回路装置メモリ素子に適用可能な逆時計回り方向のヒステリシス特性を提供しうる。
【０１０７】
一方、実施形態で第１絶縁層１１０の厚さを過度に薄く形成した場合には、集積回路メモリ装置に適用できない時計回り方向ヒステリシス特性を示しうる。例えば、第１絶縁層１１０としてアルミニウム酸化膜を約２０ｎｍ以下形成した場合には、時計回り方向ヒステリシス特性を示しうる。また、図１７に示された電荷トラップ二重膜１５０ａ構造を使用した実施例において、第２絶縁層の厚さを約１０ｎｍ以下に形成した場合には、向上したヒステリシス特性を示しうる。
【０１０８】
一方、本発明のいくつかの実施形態では、第１絶縁層１１０内にイオンを注入する前に熱処理を提供する。図２２は、本発明のいくつかの実施形態においてイオン注入前の熱処理に対する他のアニーリング温度が漏れ電流特性に及ぼす影響を測定したグラフである。図２２のグラフは、各々イオン注入前アニーリングを行わない場合、約９００℃で約３０分間進めた場合、約９５０℃で約３０分間進めた場合を示す。図２２を参照すれば、イオン注入前のアニーリングを行っていない場合に比べて、アニーリングを行った場合に漏れ電流が顕著に減少するということが分かり、約９５０℃でアニーリングを行った場合に漏れ電流の減少にさらに効果的であるということが分かる。
【０１０９】
図２３Ａ及び図２４Ｂは、本発明のさらに他の実施形態によって製造された高誘電率電荷トラップ単一層１５０ｂのＣ−Ｖヒステリシスカーブである。さらに具体的に、図２３Ａは、第１絶縁層１１０としてアルミニウム酸化膜の厚さを約２０ｎｍに形成した場合を、図２３Ｂは、アルミニウム酸化膜の厚さを約６０ｎｍに形成した場合を各々表す。それぞれの場合で、第１絶縁膜１１０は、ｐ型基板１００上に原子層蒸着工程により基板１００上に成長させうる。両実施形態はいずれもイオン注入前の急速熱アニーリングを窒素雰囲気で約９５０℃で約３０分間行える。Ｇｅイオンは、約１０ＫｅＶのイオン注入エネルギと約１×１０１６／ｃｍ２のドーズで注入した後、窒素（Ｎ２）雰囲気で約９５０℃に約３０分間急速熱アニーリングを行ってナノクリスタル１３０＿ＮＣを形成する。図２３Ａ及び図２３Ｂに示されているように、高誘電率電荷トラップ単一膜の場合にもメモリに適用可能な逆時計回り方向ヒステリシス特性を示すということが分かり、単一膜の厚さが増加するほどヒステリシス幅が大きくなることが分かる。
【０１１０】
図２４の概略的な工程断面図を参照して本発明の実施形態の一例を説明する。図２４を参照すれば、それぞれの行は本発明の実施形態を構成する多様な工程を表し、第１列及び第２列は、高誘電率電荷トラップ二重膜製造方法の実施形態を、第３列及び第４列は、高誘電率電荷トラップ単一膜の製造方法の実施形態を各々表す。総てのる実施形態において、集積回路メモリ装置のゲート構造を形成することは、基板１００上に第１絶縁層１１０を形成することを含む。第１列及び第３列の実施形態は、図２０を参照して説明したように、熱処理はイオン注入前に提供される。図２４の第２行に示されたように、イオン注入前に第１絶縁膜１１０を含む基板１００に熱処理工程１１１を行う。さらに詳細には、第１列及び第３列の実施例は、窒素（Ｎ２）雰囲気で急速熱アニーリング工程を行う。絶縁層１１０の結晶化温度以上の温度が図２４の第２行に示された急速熱アニーリング工程１１１に使われうる。いくつかの実施形態で、急速熱アニーリング工程は、窒素（Ｎ２）雰囲気で約９５０℃で行われる。
【０１１１】
図２４の第３行に示されたあらゆる実施形態は、周期律表のＩＶ族から選択された元素のイオンを第１絶縁層１１０にイオン注入１１２する工程である。さらに具体的に、第３行の総て実施形態には、第１絶縁層膜１１０内にＧｅイオンを注入する。
【０１１２】
一方、第３列及び第４列の実施形態における第１絶縁層１１０の厚さは、第１列及び第２列の実施形態よりさらに厚く形成される。例えば、第３列及び第４列の実施形態で第１絶縁層１１０の厚さは約３０ｎｍであり、第１及び第２列の実施形態では約２０ｎｍであり得る。
【０１１３】
第４行を参照すれば、第１列及び第２列の実施形態は、第１絶縁層１１０上に第２絶縁層膜１２０が形成されるという点では、第２絶縁層を形成しない第３列及び第４列の実施例と相違がある。第２絶縁層１２０は、金属酸化物であることが好ましく、約１０ｎｍ以下の厚さを有することができる。第１及び／または第２列の実施形態において、第２絶縁層１２０は、第１絶縁層１１０と同種の物質であり得る。最後に、第１ないし第４列の実施形態で第５行は、第１絶縁層１１０内にナノクリスタル１３０＿ＮＣを形成するための急速熱アニーリング工程１２２を行って、図１７及び図１８を参照して説明した構造を提供する。
【０１１４】
いくつかの実施形態において、第５行の急速熱アニーリング工程の条件は、第２行のイオン注入前アニーリング工程の実行如何によって決定される。すなわち、第１列の実施形態は、第２列の実施形態と相異なる条件で第５行の熱処理が使われうる。同様に、第３列の実施形態は、第４列の実施形態と相異なる条件で第５行の熱処理が使われうる。例えば、図２４の第１列及び第３列の第２行に示されたように、イオン注入前にアニーリングを実施した場合には、第５行のアニーリングは、図４Ａに示されているように、１ステップアニーリングで約７００℃ないし約９５０℃で約５分ないし約３０分間行われうる。一方、図２４の第２及び第４列の第２行のようにイオン注入前にアニーリングを省略した場合には、第５行のアニーリングをさらに高温である約９００℃ないし約９５０℃で約５分ないし約３０分間行える。
【０１１５】
本発明のいくつかの実施形態で、Ｇｅイオンは、２００Åの厚さを有するアルミニウム酸化物（Ａｌ２Ｏ３）ターゲット層に７゜の角度で、７ＫｅＶと１０ＫｅＶのイオン注入エネルギで各々注入される。このような実施例のシミュレーション結果は、約２０Åないし約６０Åのデルタプロジェクション範囲を有し、約１００Åないし約１７０Åの平均注入深さ（Ｒｐ）を示す。１０ＫｅＶでのいくつかのシミュレーション結果は、約３０Åのデルタプロジェクション範囲を有し、約１３１Åの平均注入深さ（Ｒｐ）を示す。いくつかの実施例で、イオン注入は、約２０Åないし約１６０Åのデルタプロジェクション範囲を有することが好ましく、約２０Åないし約６０Åのデルタプロジェクション範囲を有することがより好ましく、選択された平均注入深さでイオンを注入することを含む。
【０１１６】
以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解せねばならない。
【産業上の利用可能性】
【０１１７】
本発明は、フラッシュＥＥＰＲＯＭ装置、不揮発性メモリ装置またはＤＲＡＭに適用されうる。
【図面の簡単な説明】
【０１１８】
【図１】従来のフローティングゲートメモリセルで消去及びプログラム動作を示す概略的な断面図である。
【図２】従来の連続的なフローティングゲートセルの漏れ経路を示す概略的な断面図である。
【図３Ａ】本発明のいくつかの実施形態による集積回路装置のゲート構造物の形成方法を示す断面図である。
【図３Ｂ】本発明のいくつかの実施形態による集積回路装置のゲート構造物の形成方法を示す断面図である。
【図３Ｃ】本発明のいくつかの実施形態による集積回路装置のゲート構造物の形成方法を示す断面図である。
【図３Ｄ】本発明のいくつかの実施形態による集積回路装置のゲート構造物の形成方法を示す断面図である。
【図４Ａ】本発明のいくつかの実施形態による分離された電荷保存ナノクリスタルを含む電荷保存領域の形成のための熱処理を示すダイアグラムである。
【図４Ｂ】本発明のいくつかの実施形態による分離された電荷保存ナノクリスタルを含む電荷保存領域の形成のための熱処理を示すダイアグラムである。
【図５】本発明のいくつかの実施形態による電荷トラップ二重膜構造を示す断面図である。
【図６】本発明のいくつかの実施形態によるゲート構造を含むフラッシュメモリ装置を示す断面図である。
【図７Ａ】本発明のいくつかの実施形態によるフラッシュメモリ装置のエネルギバンドダイアグラムである。
【図７Ｂ】本発明のいくつかの実施形態によるフラッシュメモリ装置のエネルギバンドダイアグラムである。
【図７Ｃ】本発明のいくつかの実施形態によるフラッシュメモリ装置のエネルギバンドダイアグラムである。
【図８】本発明のさらに他の実施形態によるゲート構造を含むフラッシュメモリ装置を示す断面図である。
【図９】本発明のさらに他の実施形態によるゲート構造を含むフラッシュメモリ装置を示す断面図である。
【図１０】本発明のさらに他の実施形態によるゲート構造を含むフラッシュメモリ装置を示す断面図である。
【図１１】本発明のさらに他の実施形態によるゲート構造を含むフラッシュメモリ装置を示す断面図である。
【図１２Ａ】本発明のいくつかの実施形態によるフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１２Ｂ】金属酸化物キャッピング絶縁層のないフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１２Ｃ】金属酸化物キャッピング絶縁層のないフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１３Ａ】本発明のいくつかの実施形態による他の温度で熱処理されたフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１３Ｂ】本発明のいくつかの実施形態による他の温度で熱処理されたフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１３Ｃ】本発明のいくつかの実施形態による他の温度で熱処理されたフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１３Ｄ】本発明のいくつかの実施形態による他の温度で熱処理されたフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１３Ｅ】本発明のいくつかの実施形態による他の温度で熱処理されたフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図１４】分離された電荷保存ナノクリスタルフローティングゲートでの漏れ経路を示す概略的な断面図である。
【図１５】本発明のいくつかの実施形態によるイオン注入シミュレーション結果を示すダイアグラムである。
【図１６】本発明のいくつかの実施形態による集積回路装置のゲート構造を形成するための作業を示すフローチャートである。
【図１７】本発明の他の実施形態による電荷トラップ二重膜構造を示す断面図である。
【図１８】本発明のさらに他の実施形態による電荷トラップ単一膜構造を示す断面図である。
【図１９Ａ】本発明の他の実施形態によるフラッシュメモリ装置のエネルギバンドダイアグラムである。
【図１９Ｂ】本発明の他の実施形態によるフラッシュメモリ装置のエネルギバンドダイアグラムである。
【図１９Ｃ】本発明の他の実施形態によるフラッシュメモリ装置のエネルギバンドダイアグラムである。
【図２０】本発明のいくつかの実施形態による電荷トラップ二重層構造の断面を示すＴＥＭ写真である。
【図２１】本発明の他の実施形態によるフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図２２】本発明のいくつかの実施形態による漏れ電流特性を示すグラフである。
【図２３Ａ】本発明のさらに他の実施形態によるフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図２３Ｂ】本発明のさらに他の実施形態によるフラッシュメモリ装置のキャパシタンス（Ｃ）−電圧（Ｖ）ヒステリシスカーブを示す図面である。
【図２４】本発明のいくつかの実施形態による電荷トラップ構造及びその形成方法を説明するための概略的な工程断面図である。
【符号の説明】
【０１１９】
１００    基板、
１１０    第１絶縁層、
１１１    アニーリング、
１１２    ナノクリスタル形成用イオン注入、
１２０    第２絶縁層、
１２２    アニーリング、
１３０＿ＮＣ    電荷トラップナノクリスタル、
１３５ａ、１３５ｂ    トンネリング層、
１４０ａ、１４０ｂ    カップリング及びブロッキング絶縁層、
１５０ａ    ナノクリスタルエンベデッド高誘電率電荷トラップ二重層、
１５０ｂ    ナノクリスタルエンベデッド高誘電率電荷トラップ単一層、
１６０    コントロールゲート、
１７０Ｓ、１７０Ｄ    ソース、ドレイン、
１８０    チャネル。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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