(57)【要約】【課題】ＭＯＳゲート付き電力デバイスを駆動するための集積回路ゲートドライバを提供する。【解決手段】半及び全ブリッジ電力コンバータトポロジーに対して高側及び低側スイッチングデバイスを駆動するための絶縁ゲートドライバ回路の実施形態が開示される。ここに開示する回路は、充分なデッドタイムを与え、広範囲のデューティサイクルにわたって動作し、そして単一の電源（Ｖｃｃ）しか必要としない。この回路の典型的な用途は、高電圧ＤＣレールにより付勢される冷陰極蛍光ランプ（ＣＣＦＬ）インバータを含む。【選択図】図１
2007043886.tif 000002
【特許請求の範囲】
【請求項１】
広範囲のデューティサイクルで動作する半又は全ブリッジ回路構成で使用される電力スイッチングデバイスの容量性ゲート制御入力を充電及び放電するためのゲートドライバ装置において、
一次巻線及び二次巻線を含む変成器と、
前記変成器の二次巻線に接続されたＤＣオフセット発生回路であって、スイッチングトランジスタを高速でターンオン及びターンオフさせるＤＣオフセット発生回路と、
前記ＤＣオフセット発生回路に接続され、低い駆動電圧を使用するプルアップ・プルダウン回路と、
前記プルアップ・プルダウン回路のフィードバックポートを前記ＤＣオフセット発生回路のフィードバックポートに接続するフィードバック回路であって、第１トランジスタのターンオフ及び第２トランジスタのターンオンをスピードアップするフィードバック回路と、
前記プルアップ・プルダウン回路が前記電力スイッチングデバイスのゲートを制御する構成体と、
を備えたゲートドライバ装置。
【請求項２】
前記ＤＣオフセット発生回路は、
第１の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第１端へ接続されている第１の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第１の電荷蓄積素子の第２の側との間に接続された第１の一方向性電流素子であって、該第１の一方向性電流素子を経て前記センタータップから前記第１の電荷蓄積素子に向けて電流が流れるようにする第１の一方向性電流素子と、
第２の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第２端へ接続されている第２の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第２の電荷蓄積素子の第２の側との間に接続された第２の一方向性電流素子であって、該第２の一方向性電流素子を経て前記センタータップから前記第２の電荷蓄積素子に向けて電流が流れるようにする第２の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第１の側から直列に一緒に接続された第１及び第２の相補的トランジスタであって、その第１トランジスタは、そのトランジスタの第２の側から第１の抵抗性素子の第１の端に接続され、該第１の抵抗性素子の第２の端は、電源電圧に接続され、前記第２トランジスタは、そのトランジスタの第２の側から接地され、そして前記第１の抵抗性素子の第２の側と前記第２トランジスタの第２の側との間に第３の電荷蓄積素子が接続されているような第１及び第２の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第１の端に向かって電流が流れるように、前記第１及び第２のトランジスタのゲートから前記二次巻線の第１の端に直列に接続された第２の抵抗性素子及び第３の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第１及び第２のトランジスタの接続点と、前記第２の電荷蓄積素子の第２の側とに接続され、更に、前記抵抗性素子の第１の側から前記第１の電荷蓄積素子の第２の側へ、及び前記抵抗性素子の第２の側から前記第１及び第２のトランジスタのゲートへ第３の抵抗性素子が接続されている構成体、
を備えた請求項１に記載のゲートドライバ装置。
【請求項３】
前記ＤＣオフセット発生回路は、
第１の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第２端へ接続されている第１の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第１の電荷蓄積素子の第２の側との間に接続された第１の一方向性電流素子であって、該第１の一方向性電流素子を経て前記センタータップから前記第１の電荷蓄積素子に向けて電流が流れるようにする第１の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第１の側から直列に一緒に接続された第１及び第２の相補的トランジスタであって、その第１トランジスタは、そのトランジスタの第２の側から第１の抵抗性素子の第１の端に接続され、該第１の抵抗性素子の第２の端は、電源電圧に接続され、前記第２トランジスタは、そのトランジスタの第２の側から接地され、そして前記第１の抵抗性素子の第２の側と前記第２トランジスタの第２の側との間に第３の電荷蓄積素子が接続されているような第１及び第２の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第１の端に向かって電流が流れるように、前記第１及び第２のトランジスタのゲートから前記二次巻線の第１の端に直列に接続された第２の抵抗性素子及び第３の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第１及び第２のトランジスタの接続点と、前記第１の電荷蓄積素子の第２の側とに接続され、更に、前記抵抗性素子の第１の側から前記二次巻線の第１の端へ、及び前記抵抗性素子の第２の側から前記第１及び第２のトランジスタのゲートへ第３の抵抗性素子が接続されている構成体、
を備えた請求項１に記載のゲートドライバ装置。
【請求項４】
前記ＤＣオフセット発生回路は、
第１の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第１端へ接続されている第１の電荷蓄積素子と、
前記二次巻線の第２の端と、前記第１の電荷蓄積素子の第２の側との間に接続された第１の一方向性電流素子であって、該第１の一方向性電流素子を経て前記二次巻線の第２の端から前記第１の電荷蓄積素子へ電流が流れるような第１の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第１の側から直列に一緒に接続された第１及び第２の相補的トランジスタであって、その第１トランジスタは、そのトランジスタの第２の側から第１の抵抗性素子の第１の端に接続され、該第１の抵抗性素子の第２の端は、電源電圧に接続され、前記第２トランジスタは、そのトランジスタの第２の側から接地され、そして前記第１の抵抗性素子の第２の側と前記第２トランジスタの第２の側との間に第３の電荷蓄積素子が接続されているような第１及び第２の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第１の端に向かって電流が流れるように、前記第１及び第２のトランジスタのゲートから前記二次巻線の第１の端に直列に接続された第２の抵抗性素子及び第３の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第１及び第２のトランジスタの接続点と、前記二次巻線の第２の端とに接続され、更に、前記抵抗性素子の第１の側から前記第１の電荷蓄積素子の第２の側へ、及び前記抵抗性素子の第２の側から前記第１及び第２のトランジスタのゲートへ第３の抵抗性素子が接続されている構成体、
を備えた請求項１に記載のゲートドライバ装置。
【請求項５】
前記ＤＣオフセット発生回路は、
第１の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第１端へ接続されている第１の電荷蓄積素子と、
第２の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第２端へ接続されている第２の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第２の電荷蓄積素子の第２の側との間に接続された第２の一方向性電流素子であって、該第２の一方向性電流素子を経て前記センタータップから前記第２の電荷蓄積素子へ電流が流れるような第２の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第１の側から直列に一緒に接続された第１及び第２の相補的トランジスタであって、その第１トランジスタは、そのトランジスタの第２の側から第１の抵抗性素子の第１の端に接続され、該第１の抵抗性素子の第２の端は、電源電圧に接続され、前記第２トランジスタは、そのトランジスタの第２の側から接地され、そして前記第１の抵抗性素子の第２の側と前記第２トランジスタの第２の側との間に第３の電荷蓄積素子が接続されているような第１及び第２の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第１の端に向かって電流が流れるように、前記第１及び第２のトランジスタのゲートから前記二次巻線の第１の端に直列に接続された第２の抵抗性素子及び第３の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第１及び第２のトランジスタの接続点と、前記第２の電荷蓄積素子の第２の側とに接続され、更に、前記抵抗性素子の第１の側から前記第１の電荷蓄積素子の第２の側へ、及び前記抵抗性素子の第２の側から前記第１及び第２のトランジスタのゲートへ第３の抵抗性素子が接続されている構成体、
を備えた請求項１に記載のゲートドライバ装置。
【請求項６】
前記ＤＣオフセット発生回路は、
第１の電荷蓄積素子であって、該蓄積素子の第１の側から前記二次巻線の第１端へ接続されている第１の電荷蓄積素子を備え、又、前記プルアップ・プルダウン回路は、
第１の側から直列に一緒に接続された第１及び第２の相補的トランジスタであって、その第１トランジスタは、そのトランジスタの第２の側から第１の抵抗性素子の第１の端に接続され、該第１の抵抗性素子の第２の端は、電源電圧に接続され、前記第２トランジスタは、そのトランジスタの第２の側から接地され、そして前記第１の抵抗性素子の第２の側と前記第２トランジスタの第２の側との間に第３の電荷蓄積素子が接続されているような第１及び第２の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第１の端に向かって電流が流れるように、前記第１及び第２のトランジスタのゲートから前記二次巻線の第１の端に直列に接続された第２の抵抗性素子及び第３の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第１及び第２のトランジスタの接続点と、前記二次巻線の第２の端とに接続され、更に、前記抵抗性素子の第１の側から前記第１の電荷蓄積素子の第２の側へ、及び前記抵抗性素子の第２の側から前記第１及び第２のトランジスタのゲートへ第３の抵抗性素子が接続されている構成体、
を備えた請求項１に記載のゲートドライバ装置。
【請求項７】
前記変成器の二次巻線は、センタータップを有し、
前記第１トランジスタは、ｎチャンネルバイポーラ接合トランジスタであり、前記第２トランジスタは、ｐチャンネルバイポーラ接合トランジスタであり、そして前記第１トランジスタのエミッタは、前記第２トランジスタのエミッタに接続され、
前記第１及び第２のトランジスタは、ＢＪＴ又はＭＯＳＦＥＴであり、
前記電荷蓄積素子の少なくとも１つは、キャパシタであり、
前記抵抗素子の少なくとも１つは、抵抗器であり、
前記一方向性電流素子の少なくとも１つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、ＰＷＭ相補的、同期、又はその両方である、請求項１に記載のゲートドライバ装置。
【請求項８】
前記変成器の二次巻線は、センタータップを有し、
前記第１トランジスタは、ｎチャンネルバイポーラ接合トランジスタであり、前記第２トランジスタは、ｐチャンネルバイポーラ接合トランジスタであり、そして前記第１トランジスタのエミッタは、前記第２トランジスタのエミッタに接続され、
前記第１及び第２のトランジスタは、ＢＪＴ又はＭＯＳＦＥＴであり、
前記電荷蓄積素子の少なくとも１つは、キャパシタであり、
前記抵抗素子の少なくとも１つは、抵抗器であり、
前記一方向性電流素子の少なくとも１つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、ＰＷＭ相補的、同期、又はその両方である、請求項２に記載のゲートドライバ装置。
【請求項９】
前記変成器の二次巻線は、センタータップを有し、
前記第１トランジスタは、ｎチャンネルバイポーラ接合トランジスタであり、前記第２トランジスタは、ｐチャンネルバイポーラ接合トランジスタであり、そして前記第１トランジスタのエミッタは、前記第２トランジスタのエミッタに接続され、
前記第１及び第２のトランジスタは、ＢＪＴ又はＭＯＳＦＥＴであり、
前記電荷蓄積素子の少なくとも１つは、キャパシタであり、
前記抵抗素子の少なくとも１つは、抵抗器であり、
前記一方向性電流素子の少なくとも１つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、ＰＷＭ相補的、同期、又はその両方である、請求項３に記載のゲートドライバ装置。
【請求項１０】
前記変成器の二次巻線は、センタータップを有し、
前記第１トランジスタは、ｎチャンネルバイポーラ接合トランジスタであり、前記第２トランジスタは、ｐチャンネルバイポーラ接合トランジスタであり、そして前記第１トランジスタのエミッタは、前記第２トランジスタのエミッタに接続され、
前記第１及び第２のトランジスタは、ＢＪＴ又はＭＯＳＦＥＴであり、
前記電荷蓄積素子の少なくとも１つは、キャパシタであり、
前記抵抗素子の少なくとも１つは、抵抗器であり、
前記一方向性電流素子の少なくとも１つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、ＰＷＭ相補的、同期、又はその両方である、請求項４に記載のゲートドライバ装置。
【請求項１１】
前記変成器の二次巻線は、センタータップを有し、
前記第１トランジスタは、ｎチャンネルバイポーラ接合トランジスタであり、前記第２トランジスタは、ｐチャンネルバイポーラ接合トランジスタであり、そして前記第１トランジスタのエミッタは、前記第２トランジスタのエミッタに接続され、
前記第１及び第２のトランジスタは、ＢＪＴ又はＭＯＳＦＥＴであり、
前記電荷蓄積素子の少なくとも１つは、キャパシタであり、
前記抵抗素子の少なくとも１つは、抵抗器であり、
前記一方向性電流素子の少なくとも１つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、ＰＷＭ相補的、同期、又はその両方である、請求項５に記載のゲートドライバ装置。
【請求項１２】
前記変成器の二次巻線は、センタータップを有し、
前記第１トランジスタは、ｎチャンネルバイポーラ接合トランジスタであり、前記第２トランジスタは、ｐチャンネルバイポーラ接合トランジスタであり、そして前記第１トランジスタのエミッタは、前記第２トランジスタのエミッタに接続され、
前記第１及び第２のトランジスタは、ＢＪＴ又はＭＯＳＦＥＴであり、
前記電荷蓄積素子の少なくとも１つは、キャパシタであり、
前記抵抗素子の少なくとも１つは、抵抗器であり、
前記一方向性電流素子の少なくとも１つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、ＰＷＭ相補的、同期、又はその両方である、請求項６に記載のゲートドライバ装置。
【請求項１３】
前記変成器は、センタータップをもつ２つの二次巻線を有し、これら２つの二次巻線の各々は、１つのゲートドライバ回路に給電し、そして半ブリッジの２つのスイッチングデバイスの１つを制御し、更に、２つのゲートドライバ回路の一方のプルアップ・プルダウン回路は、その片側から一方向性電流素子を経て電源へ、そして別の側から負荷へ接続され、更に、２つのゲートドライバ回路の他方のプルアップ・プルダウン回路は、その片側から負荷へ、そして別の側から接地点へ接続される、請求項１に記載のゲートドライバ装置。
【請求項１４】
２つの同じ又は２つの異なるゲートドライバ回路が半ブリッジの２つのスイッチングデバイスを制御し、そして前記スイッチングデバイスは、ＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）である、請求項１３に記載のゲートドライバ装置。
【請求項１５】
前記変成器は、４つの二次巻線を有し、各２つの二次巻線を使用して、２つのゲートドライバ回路に給電すると共に、負荷を付勢する１つの半ブリッジを制御し、そして４つの二次巻線が一緒になって１つの全ブリッジを制御する、請求項１３に記載のゲートドライバ装置。
【請求項１６】
広範囲なデューティサイクルで動作できる半又は全ブリッジを交互に駆動するためのドライバ回路において、
ある経時変化信号を、異なる属性をもつ別の経時変化信号へ変換する手段と、
トランジスタゲート制御信号をＤＣオフセットする手段であって、トランジスタの高速ターンオン及びターンオフを生じさせるＤＣオフセット手段と、
トランジスタゲートをプルアップ又はプルダウンする手段と、
トランジスタゲート制御信号を前記ＤＣオフセット手段へフィードバックする手段であって、トランジスタの動作をスピードアップするようなフィードバック手段と、
前記プルアップ・プルダウン手段が電力スイッチングデバイスのゲートを制御するような構成体と、
を備えたドライバ回路。
【請求項１７】
前記変換手段は、２つの二次巻線を有し、これら２つの二次巻線の各々は、１つのドライバ回路に給電し、そして半ブリッジの２つのスイッチングデバイスの１つを制御し、更に、２つのドライバ回路の一方のプルアップ・プルダウン回路は、その片側からブートストラップダイオードを経て電源へ、そして別の側から負荷へ接続され、更に、２つのドライバ回路の他方のプルアップ・プルダウン回路は、その片側から負荷へ、そして別の側から接地点へ接続される、請求項１６に記載のドライバ回路。
【請求項１８】
上部スイッチＭＯＳＦＥＴ用のブートストラップ回路をもつ半又は全ブリッジのゲートドライバには、１つの電源しか必要とされない、請求項１７に記載のドライバ回路。
【請求項１９】
前記変換手段は、４つの二次巻線を有し、各２つの二次巻線を使用して、２つのドライバ回路に給電すると共に、負荷を付勢する１つの半ブリッジを制御し、そして４つの二次巻線が一緒になって１つの全ブリッジを制御する、請求項１７に記載のドライバ回路。
【請求項２０】
広範囲なデューティサイクルで動作できる半又は全ブリッジを交互に駆動する方法において、
少なくとも１つの絶縁変成器を使用して、経時変化入力信号を別の経時変化信号へ変換するステップと、
トランジスタの高速ターンオン及びターンオフのためにトランジスタのゲート制御信号をＤＣオフセットするステップと、
プルアップ・プルダウン回路によりトランジスタスイッチゲートをプルアップ又はプルダウンするステップと、
トランジスタの動作をスピードアップするようにプルアップ・プルダウン制御信号をフィードバックするステップと、
プルアップ・プルダウン動作により電力スイッチングデバイスのゲートを制御するステップと、
を備えた方法。
【請求項２１】
前記変換ステップは、２つの二次巻線及び１つの一次巻線を有する１つの変成器、或いは１つの二次巻線及び１つの一次巻線を各々もつ２つの個別の変成器により遂行され、そして２つの二次巻線の各々を使用して、半ブリッジの２つのスイッチングデバイスの１つを駆動及び制御する、請求項２０に記載の方法。
【請求項２２】
前記変換ステップは、４つの二次巻線及び１つの一次巻線を有する１つの変成器により遂行され、各２つの二次巻線を使用して１つの半ブリッジを制御し、そして４つの二次巻線が一緒になって１つの全ブリッジを制御する、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＭＯＳゲート付き電力デバイスを駆動するための集積回路ゲートドライバに係り、より詳細には、高側及び低側ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）デバイスの同時ターンオンを防止するドライバに係る。
【背景技術】
【０００２】
ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及びＭＯＳ制御型サイリスタ（ＭＣＴ）のような容量性ゲート制御入力を有する電力スイッチングデバイスは、オン／オフ負荷制御器、スイッチング増幅器、モータドライバ、スイッチモード電源（ＳＭＰＳ）、及びサイクロコンバータのような多数の電子スイッチング用途において、高いスイッチング周波数で優れた性能を得るために使用されている。このようなデバイスは、ゲートキャパシタンスを、ある適当な比較的低い電圧値に充電することによりターンオンされ、そしてゲートキャパシタンスを放電することによりターンオフされる。電力スイッチングデバイスをいつオン及びオフにすべきかの情報がゲートドライバ回路へ配送され、この回路は、デバイスをターンオン及びオフにする手段として電力スイッチングデバイスのゲートキャパシタンスを素早く充電及び放電するように設計されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、モータコントローラのような、高側及び低側ＭＯＳゲート付きデバイスを使用する回路では、「シュートスルー(shoot-through)」状態として知られている直接的な短絡を招くために、２つのＭＯＳゲート付きデバイスを同時にオンにすることができない。通常の用途では、２本の電源レール間に直列にスタックされた２つのＭＯＳ電力トランジスタが、「半ブリッジ」構成と従来称されているスイッチングレギュレータの出力段として使用される。「シュートスルー」状態では、両電力スイッチが同時にターンオンされたときに、２本の電源レール間に低抵抗経路が形成され、２つの電力スイッチに大きな電流が流れることになる。このシュートスルーは、電力を浪費し、電源電圧に変動を引き起こし、及び／又は過熱を生じさせ、電力スイッチにダメージを与えることになる。
【発明を実施するための最良の形態】
【０００４】
以下、本発明の種々の実施形態を説明する。以下の説明は、これらの実施形態を完全に理解するために特定の細部について行う。しかしながら、当業者であれば、これら細部の多くを伴わずに本発明を実施できることが理解されよう。更に、種々の実施形態の関連説明を不必要に不明瞭にしないために、良く知られた幾つかの構造や機能は図示せず、又、詳細に述べない。
【０００５】
以下の説明に使用する用語は、本発明のある特定の実施形態の詳細な説明に関連して使用するが、最も広範囲な合理的な仕方で解釈されるべきである。幾つかの用語は、以下で強調するが、限定された仕方で解釈されるよう意図された用語は、この詳細な説明において明白に且つ特有に定義される。
【０００６】
ブリッジ形式の電力コンバータトポロジー（半ブリッジ及び全ブリッジ）に対して高側及び低側スイッチングデバイスを駆動するための絶縁ゲートドライバ回路の実施形態を開示する。このような回路に対する典型的な用途は、高電圧ＤＣレールにより付勢される冷陰極蛍光ランプ（ＣＣＦＬ）インバータを含む。
【０００７】
ＭＯＳＦＥＴのゲート及びソースが浮動であるので、高側スイッチを駆動することは問題である。ＭＯＳＦＥＴを駆動する１つの方法は、高電圧ドライバＩＣを使用することであるが、この解決策は費用がかかる。絶縁変成器と、ｎ及びｐチャンネルトランジスタとを含むゲート駆動回路のここに開示する実施形態は、コスト効率が良く、充分なデッドタイムを与え、且つ広範囲のデューティサイクルにわたって動作する。
【０００８】
図１は、絶縁ゲートドライバ回路の実施形態を示す。この実施形態の回路は、絶縁変成器、ｎ及びｐチャンネルトランジスタ、並びにスイッチング電力デバイス（ＭＯＳＦＥＴ）より成る。この実施形態では、絶縁変成器を経てＰＷＭ制御入力信号が転送される。ここでは、変成器の飽和を回避するためにキャパシタＣｓが使用される。Ｔｒ１は、プルアップｎチャンネルバイポーラ接合トランジスタ（ＢＪＴ）であり、スイッチングデバイスを経て高いゲート電流を供給する。
【０００９】
ゲート抵抗器Ｒｇは、通常、ＭＯＳＦＥＴのゲートの前方に配置される。しかしながら、Ｒｇは移動されて、Ｔｒ１と直列に配置される。この構成では、ＭＯＳＦＥＴゲート放電インピーダンスが低くなる。Ｔｒ２は、プルダウンｐチャンネルＢＪＴであり、これは、ゲート放電経路を与えることによりスイッチングデバイスの高速ターンオフ時間を得るのに使用される。Ｒｇは、ＭＯＳＦＥＴのターンオン速度を決定する。Ｔｒ１及び／又はＴｒ２は、ＭＯＳＦＥＴに置き換えることができる。Ｔｒ１又はＴｒ２を駆動するための電圧は非常に低く、従って、変成器の所要二次電圧が低いために変成器の磁気回路のサイズは小さい。ＭＯＳＦＥＴ（Ｑ）をターンオンするために、Ｔｒ１がターンオンされそしてＴｒ２がオフにされる。他方、Ｑは、Ｔｒ２がオンでありそしてＴｒ１がオフのときにターンオフされる。ダイオードＤ３は、低インピーダンス経路を与えて、Ｔｒ２をターンオンし又はＴｒ１をターンオフする。オフ時間周期は、ダイオードＤ３と直列の抵抗器Ｒ２により決定される。
【００１０】
図２は、図１に示す絶縁変成器の二次巻線電圧を、デューティサイクルの関数として示している。図２の面積Ａは、面積Ｂと同じでなければならない。デューティサイクルが５０％に近い場合に、二次電圧は対称的であり、それ故、Ｔｒ１及びＴｒ２の両方に対する駆動電圧は充分に高い。しかしながら、非常に低いか又は高いデューティサイクル、例えば、２０％より低いか又は８０％より高いデューティサイクルに関連した二次電圧は、Ｔｒ１又はＴｒ２のいずれかをターンオンするに充分なほど高くない。
【００１１】
それ故、付加的なコンポーネントＣ１、Ｃ２、Ｄ１及びＤ２を追加することにより、ＤＣオフセットが要求される。変成器のセンタータップは、ダイオードＤ１及びＤ２に接続される。キャパシタＣ１は、スイッチオフ周期中に充電して、Ｔｒ１をターンオンするのを助け、一方、キャパシタＣ２は、スイッチオン周期中に充電して、Ｔｒ２をターンオンにするのを助ける。その結果、Ｖａｅ（ポイント「ａ」と「ｅ」との間の電圧）の正のピーク電圧は、広範囲のデューティサイクルにわたり、Ｖａｅの負のピーク電圧と同様である。図３は、図１のゲートドライバ回路の詳細な動作波形を示す。
【００１２】
図４−７は、図１のゲートドライバ回路に類似したゲートドライバ回路の別の実施形態を示す。図１及び図４−７に示されたゲートドライバ回路は、絶縁変成器の２つの二次巻線を使用して、半及び全ブリッジトポロジーの両方に使用することができる。
【００１３】
図８は、半ブリッジトポロジーに対する絶縁ゲートドライバの実施形態を示す（例えば、２つの電力トランジスタがスイッチングレギュレータの出力段として２本の電源レール間に直列にスタックされる）。図１の単一ゲート駆動回路に加えて、この実施形態の絶縁変成器は、単一の一次巻線と、センタータップをもつ２つの二次巻線とを有している。この実施形態では、上部スイッチＱ１に対してブートストラップ回路が追加され、そして半ブリッジは、２つのＭＯＳＦＥＴを直列に有する。
【００１４】
２つの電力スイッチＱ１及びＱ２は、相補的又は同期モード動作し、従って、両スイッチを動作するのに単一のＰＷＭ制御信号を使用することができる。Ｑ１がターンオンすると、正のＩＬｏａｄ電流がＣｄｃからＱ１を経て負荷へと流れる。Ｑ２がオンのときには、負のＩＬｏａｄ電流が負荷からＱ２を経て流れる。ブートストラップ回路は、キャパシタＣｂｏｏｔ及びダイオードＤｂｏｏｔを備えている。キャパシタＣｂｏｏｔは、Ｑ２がターンオンされたときに充電され、そしてＱ１のオン状態の間に放電される。ダイオードＤｂｏｏｔを追加したことにより、Ｑ１に対して付加的な電源は必要とされない。図８Ａの回路は、相補的信号で好ましく、一方、図８Ｂの回路は、同期信号で好ましいものである。図８の（Ａ）及び（Ｂ）に示すような２つの二次巻線をもつ一体的な変成器に代わって、上部及び下部のＭＯＳＦＥＴに対して２つの個別の絶縁変成器を使用することもできる。
【００１５】
図９は、Ｑ１及びＱ２ゲート信号の過渡的波形を相補的ＰＷＭモードで示している。ブリッジ構成では、脚を通る「シュートスルー」又はクロス導通電流を防止するためにデッドタイムが重要となる。それ故、ターンオフ時間が短くなければならず、そしてターンオン遅延が要求される。デッドタイム（Ｔｄｅａｄ）は、低い抵抗Ｒ２と、比較的高い抵抗Ｒ１とで調整される。
【００１６】
図１０は、上部及び下部のＭＯＳＦＥＴに対する同期ゲート信号を示す。２つの電力スイッチは、相補的又は同期的のいずれかであり、従って、半及び全ブリッジトポロジーの両方に対して単一の絶縁変成器を使用することができる。Ｖｄｆは、変成器の二次巻線にまたがる電圧である。
【００１７】
図１１は、全ブリッジトポロジーに対して単一の絶縁変成器を伴う全ブリッジゲートドライバ回路を示している。図８の回路と同様に、ブートストラップ回路が追加される。Ｇ１からＧ４のゲートドライバ回路は、図１及び図４−７に示されて上述されたドライバ回路でもよい。例えば、図４に示す回路がＧ１及びＧ３に使用されてもよく、そして図５に示す回路がＧ２及びＧ４に使用されてもよい。ここに開示する回路は、充分なデッド時間を与え、広範囲なデューティサイクルにわたって動作し、そして単一の電源（Ｖｃｃ）しか必要としない。
【００１８】
図１２は、変成器の二次巻線の電圧を示す。負のピーク電圧は、低いデューティサイクルにおいてｐチャンネルＭＯＳＦＥＴをターンオンするのに充分ではない。
【００１９】
図１３は、トランジスタの駆動電圧を、相補的ゲート信号と共に示している。図１３に示すように、低いデューティサイクルにおいても、負のピーク電圧は、ｐチャンネルＢＪＴをターンオンしそしてｎチャンネルＢＪＴをターンオフするに充分なものである。
【００２０】
図１４は、図４に示すスイッチングＭＯＳＦＥＴの絶縁ゲート電圧を、相補的ゲート信号と共に示している。これらの電圧を表わす波形は、絶縁ゲートドライバ回路が充分なデッドタイムを達成し、そして広範囲なデューティサイクルにわたって動作することを示している。
【００２１】
図１５は、ＭＯＳＦＥＴのゲート電圧を、同期ゲート信号と共に示している。
【００２２】
ＢＪＴトランジスタは、ＦＥＴトランジスタに置き換えられ、そして抵抗器、キャパシタ及びダイオードは、各々、他の抵抗性、容量性、及び一方向性電流素子に置き換えられることに注意されたい。
【００２３】
結論
特に明確に要求されない限り、上記説明及び特許請求の範囲全体にわたり、「備え」、「備えている」、等の語は、排他的又は余すことのないという意味とは逆に、包括的な意味と解釈されるべきであり、即ち、「含むが、それに限定されない」という意味に解釈されるべきである。ここに使用する「接続」、「結合」又はその変形は、２つ以上のエレメント間の直接的又は間接的な接続又は結合を意味し、即ちエレメント間の結合又は接続は、物理的でも、論理的でも、又はその組合せでもよい。
【００２４】
更に、「ここで」、「上記」、「以下」、及び同様の語は、これが使用されたときには、本明細書の特定の部分ではなく、本明細書全体を指すものとする。状況が許す限り、単数又は複数を使用した上記説明における語は、各々、複数又は単数を含んでもよい。２つ以上のアイテムのリストを参照するときの「又は」という語は、次の解釈、即ちリストにおけるいずれかのアイテム、リストにおける全てのアイテム、及びリストにおけるアイテムの任意の組み合わせ、の全部を包含する。
【００２５】
本発明の実施形態の上記詳細な説明は、余すところのないものでもないし、又、上述した厳密な形態に本発明を限定するものでもない。本発明の特定の実施形態及び実施例を、例示の目的で上述したが、当業者に明らかなように、本発明の範囲内で種々の等価な変更が考えられる。
【００２６】
ここに提供する本発明の教示は、必ずしも上述したシステムではなく、他のシステムにも適用できる。上述した種々の実施形態のエレメント及び作用を組み合せて、更に別の実施形態を形成することもできる。
【００２７】
前記説明に鑑み、本発明の変更がなされ得る。前記説明は、本発明の幾つかの実施形態を述べると共に、意図された最良の態様を述べたが、本発明は、多数の仕方で実施することができる。上述した補償システムの細部は、ここに開示する本発明によって包含されながら、その実施の細部において著しく変更することができる。
【００２８】
上述したように、本発明のある特徴又は態様を説明するときに使用する特定の用語は、その用語がそれに関連した本発明の特定の特性、特徴又は態様に限定されるように再定義されることを意味するものではない。一般に、特許請求の範囲で使用する用語は、前記説明でその用語が明確に定義されない限り、ここに開示した特定の実施形態に本発明を限定すると解釈されてはならない。従って、本発明の実際の範囲は、ここに開示した実施形態だけでなく、特許請求の範囲内で本発明を実施する全ての同等の仕方も包含する。
【００２９】
本発明の幾つかの態様が幾つかの請求項で表わされるが、本発明者は、本発明の種々の態様を任意の数の請求項で表わすことも意図している。従って、本発明者は、本発明を出願した後に、本発明の他の態様に対し追加請求項の形態で付加的な請求項を追加する権利を所有している。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による絶縁ゲートドライバ回路を示す図である。
【図２】図１に示された絶縁変成器の二次巻線電圧をデューティサイクルの関数として示す図である。
【図３】図１のゲートドライバ回路の動作波形を詳細に示す図である。
【図４】図１の回路と同様のゲート駆動回路を示す図である。
【図５】図１の回路と同様のゲート駆動回路を示す図である。
【図６】図１の回路と同様のゲート駆動回路を示す図である。
【図７】図１の回路と同様のゲート駆動回路を示す図である。
【図８】半ブリッジトポロジーに対して絶縁ゲートドライバを示す図である。
【図９】ゲート信号の過渡的波形を示す図である。
【図１０】両ＭＯＳＦＥＴのための同期ゲートドライバを示す図である。
【図１１】全ブリッジトポロジーに対して単一の絶縁変成器を伴う全ブリッジゲートドライバ回路を示す図である。
【図１２】変成器の二次巻線電圧を示す図である。
【図１３】ＭＯＳＦＥＴ駆動電圧を相補的ゲート信号と共に示す図である。
【図１４】スイッチングＭＯＳＦＥＴの絶縁ゲート電圧を示す図である。
【図１５】ＭＯＳＦＥＴのゲート電圧を同期ゲート信号と共に示す図である。
【符号の説明】
【００３１】
Ｃｓ、Ｃ１、Ｃ２：キャパシタ
Ｔｒ１：プルアップｎチャンネルバイポーラ接合トランジスタ
Ｔｒ２：プルダウンｐチャンネルバイポーラ接合トランジスタ
Ｒｇ：ゲート抵抗器
Ｑ：ＭＯＳＦＥＴ
Ｄ１、Ｄ２、Ｄ３：ダイオード
Ｒ２：抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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