(57)【要約】      （修正有）【課題】  ジッタの低減化が図られたクロック供給回路を提供。【解決手段】  第１の周波数の第１のクロックで動作する第１の回路ブロック１０と、第１のクロックを２逓倍して第２の周波数の第２のクロックを生成する逓倍回路３０と、第２の周波数と同一の第３のクロックで動作する第２の回路ブロック２０と、第２のクロックと第２の回路ブロック２０を経由した第４のクロックの２つのクロックの周波数と位相が一致するようその周波数が制御された第５のクロックを生成するＰＬＬ回路４０と、第５のクロックを遅延させる遅延回路６０からの遅延クロックで動作するモニタ回路２３と、第２のクロックとモニタ回路２３を経由した第６のクロックとの位相の早遅に応じて第２の回路ブロック２０の第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された第３のクロックを生成して第２の回路ブロック２０に供給するジッタキャンセル回路５０とを備えた。【選択図】  図１
2007310692.tif 000002
【特許請求の範囲】
【請求項１】
第１の周波数のクロックで動作する第１の回路ブロックと、
前記第１の周波数のクロックの整数倍の第２の周波数のクロックで動作する第２の回路ブロックと、
前記第２の回路ブロックの、前記第１の周波数のクロックに同期したジッタをモニタし該ジッタが含まれた前記第２の周波数と同一の周波数のモニタ信号を出力するモニタ回路と、
前記モニタ信号を用いて前記ジッタを打ち消すようあらかじめジッタが印加された前記第２の周波数のクロックを生成して前記第２の回路ブロックに供給するジッタキャンセル回路とを備えたことを特徴とするクロック供給回路。
【請求項２】
第１の周波数の第１のクロックで動作する第１の回路ブロックと、
前記第１のクロックを逓倍して前記第１の周波数の整数倍の第２の周波数の第２のクロックを生成する逓倍回路と、
前記第２の周波数と同一の周波数の第３のクロックで動作する第２の回路ブロックと、
前記逓倍回路で生成された第２のクロックと、前記第２の回路ブロックを経由した第４のクロックとを入力し、当該２つのクロックの周波数および位相が一致するようその周波数が制御される第５のクロックを生成するＰＬＬ回路と、
前記ＰＬＬ回路で生成された第５のクロックで動作するモニタ回路と、
前記逓倍回路で生成された第２のクロックと前記モニタ回路を経由した第６のクロックとの位相の早遅に応じて前記第２の回路ブロックの前記第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された前記第３のクロックを生成して前記第２の回路ブロックに供給するジッタキャンセル回路とを備えたことを特徴とするクロック供給回路。
【請求項３】
前記ジッタキャンセル回路が、
前記逓倍回路で生成された第２のクロックと前記モニタ回路を経由した第６のクロックとの位相の早遅を判定する位相比較回路と、
前記ＰＬＬ回路で生成された第５のクロックを、前記第２のクロックの一周期と同一の時間を中心とした異なる複数の時間それぞれ遅延させる複数の遅延回路と、
前記位相比較回路による位相比較結果に応じて、前記第２の回路ブロックを経由して前記ＰＬＬ回路に入力される第４のクロックが一定周期となるように前記複数の遅延回路を切り替える切替回路とを備えたことを特徴とする請求項２記載のクロック供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックを供給するクロック供給回路に関する。
【背景技術】
【０００２】
従来より、クロック供給回路として、クロックの逓倍、位相合わせ、およびジッタの改善等の機能を有するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が知られている。このＰＬＬ回路は、外部からの参照クロックと内部からの比較クロックとの周波数および位相の誤差信号に基づいてコントロール電圧を生成し、そのコントロール電圧に応じた周波数の発振クロックを出力する。この発振クロックは、ＰＬＬ回路の外部に出力されるとともに内部にも入力されて参照クロックの周波数と同じ周波数まで分周され、これにより前述した比較クロックを生成する。このように、ＰＬＬ回路は、参照クロックと比較クロックとの周波数および位相の誤差信号に基づいて発振クロックを制御することにより、参照クロックと比較クロックとの周波数および位相を合わせるようにループ動作する。
【０００３】
近年、半導体チップはＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）等と称されるように、１つの半導体チップ上に、例えば上述したＰＬＬ回路を含めたアナログ回路ブロックや、そのＰＬＬ回路から出力される発振クロックを基準クロックとするデジタル回路ブロック等が混在して形成される場合が多い。このため、例えば、アナログ回路ブロックがデジタル回路ブロックの動作に起因して発生するノイズの影響を受けてしまうケースのように、ある回路ブロックが、他の回路ブロックの動作に起因して発生するノイズの影響を受けるケースが多々ある。
【０００４】
ここで、ＰＬＬ回路に入力される参照クロックの、デジタル回路ブロックの動作クロック等に起因して発生するジッタを低減する技術が提案されている（特許文献１）。
【０００５】
また、アナログ回路ブロックに供給するクロックとデジタル回路ブロックに供給するクロックとの位相を相対的に一定量だけシフトすることにより、アナログ回路ブロックがデジタル回路ブロックから受けるノイズによる影響を小さく抑える技術が提案されている（特許文献２）。
【特許文献１】特公平０１−５７６９号公報
【特許文献２】特開平６−２８３９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、大規模な半導体集積回路では、その半導体集積回路を動作させるクロック間のスキューを低減するために、複数段のクロックツリー構造を用いて、半導体チップ内部にクロックを分配するということが行なわれる。
【０００７】
ここで、半導体チップ内に、クロック供給回路であるＰＬＬ回路と、そのＰＬＬ回路から出力されたクロックで動作する回路ブロックと、そのクロックの１／２や１／４の周波数のクロックで動作する回路ブロックとが備えられている場合であって、上記１／２や１／４の周波数のクロックで動作する回路ブロックの回路規模が大きい場合、この回路ブロックがノイズ源となって電源ラインにノイズが含まれてしまう場合がある。ＰＬＬ回路自体は、専用の電源を設けたり、上述した特許文献１，２に提案された技術を採用してノイズの影響を小さく抑えることができるものの、ＰＬＬ回路から出力されたクロックは上記クロックツリー構造を構成するバッファ回路でバッファリングされている間に、上記１／２や１／４の周波数のクロックで動作する回路規模の大きな回路ブロックからのノイズの影響を受けて、そのクロックに比較的大きなジッタが含まれてしまう。すると、例えば、この半導体チップに備えられたＰＬＬ回路から出力されるクロックを、他の半導体チップへ供給するにあたり、比較的大きなジッタが含まれたクロックが供給されてしまうという問題が発生する。
【０００８】
本発明は、上記事情に鑑み、ジッタの低減化が図られたクロック供給回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明のクロック供給回路のうちの第１のクロック供給回路は、
第１の周波数のクロックで動作する第１の回路ブロックと、
上記第１の周波数のクロックの整数倍の第２の周波数のクロックで動作する第２の回路ブロックと、
上記第２の回路ブロックの、上記第１の周波数のクロックに同期したジッタをモニタしそのジッタが含まれた上記第２の周波数と同一の周波数のモニタ信号を出力するモニタ回路と、
上記モニタ信号を用いて上記ジッタを打ち消すようあらかじめジッタが印加された上記第２の周波数のクロックを生成して上記第２の回路ブロックに供給するジッタキャンセル回路とを備えたことを特徴とする。
【００１０】
従来より、クロック供給回路であるＰＬＬ回路から出力された周波数のクロックで動作する回路ブロックが、その周波数の１／２や１／４の周波数のクロックで動作する回路ブロックからのノイズの影響を受けてしまうというように、クロック供給回路において第１の周波数のクロックの整数倍の第２の周波数のクロックで動作する第２の回路ブロックが、第１の周波数のクロックで動作する第１の回路ブロックからのノイズの影響を受けて、第２の回路ブロックを通過した第４のクロックに比較的大きなジッタが含まれてしまうケースが多々ある。
【００１１】
本発明の第１のクロック供給回路は、第１の周波数のクロックの整数倍の第２の周波数のクロックで動作する第２の回路ブロックの、第１の周波数のクロックに同期したジッタをモニタし、ジッタが含まれた第２の周波数と同一の周波数のモニタ信号を用いてジッタを打ち消すようあらかじめジッタが印加された第２の周波数のクロックを生成して、第２の回路ブロックに供給するものである。従って、第１の周波数のクロックの整数倍の第２の周波数のクロックで動作する第２の回路ブロックが、第１の周波数のクロックで動作する第１の回路ブロックからのノイズの影響を受けても、第２の回路ブロックを通過した第４のクロックのジッタは抑えられるため、外部にジッタの少ない第２の周波数のクロックを供給することができる。
【００１２】
また、上記目的を達成する本発明のクロック供給回路のうちの第２のクロック供給回路は、
第１の周波数の第１のクロックで動作する第１の回路ブロックと、
上記第１のクロックを逓倍して上記第１の周波数の整数倍の第２の周波数の第２のクロックを生成する逓倍回路と、
上記第２の周波数と同一の周波数の第３のクロックで動作する第２の回路ブロックと、
上記逓倍回路で生成された第２のクロックと、上記第２の回路ブロックを経由した第４のクロックとを入力し、それら２つのクロックの周波数および位相が一致するようその周波数が制御される第５のクロックを生成するＰＬＬ回路と、
上記ＰＬＬ回路で生成された第５のクロックで動作するモニタ回路と、
上記逓倍回路で生成された第２のクロックと上記モニタ回路を経由した第６のクロックとの位相の早遅に応じて上記第２の回路ブロックの上記第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された上記第３のクロックを生成して上記第２の回路ブロックに供給するジッタキャンセル回路とを備えたことを特徴とする。
【００１３】
本発明の第２のクロック供給回路は、第１の周波数の整数倍の第２の周波数と同一の周波数の第３のクロックで動作する第２の回路ブロックに、ジッタ除去を考慮した第３のクロックが供給される。従って、第２の回路ブロックが、第１の周波数のクロックで動作する第１の回路ブロックからのノイズの影響を受けて、その第２の回路ブロックを通過した第４のクロックに比較的大きなジッタが含まれてしまうということが防止される。また、外部にジッタの少ない第４のクロックを供給することができる。
【００１４】
ここで、本発明の第２のクロック供給回路における上記ジッタキャンセル回路が、
上記逓倍回路で生成された第２のクロックと上記モニタ回路を経由した第６のクロックとの位相の早遅を判定する位相比較回路と、
上記ＰＬＬ回路で生成された第５のクロックを、上記第２のクロックの一周期と同一の時間を中心とした異なる複数の時間それぞれ遅延させる複数の遅延回路と、
上記位相比較回路による位相比較結果に応じて、上記第２の回路ブロックを経由して上記ＰＬＬ回路に入力される第４のクロックが一定周期となるように上記複数の遅延回路を切り替える切替回路とを備えたことが好ましい。
【００１５】
このようにすると、第１の周波数のクロックで動作する第１の回路ブロックからのノイズの大きさに応じて最適な遅延回路を選択することができ、従って第２の回路ブロックを通過した第４のクロックに含まれるジッタを十分に小さく抑えることができる。
【発明の効果】
【００１６】
本発明のクロック供給回路によれば、ジッタの低減化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態を説明する。
【００１８】
図１は、本発明の第１のクロック供給回路および本発明の第２のクロック供給回路の双方に共通な一実施形態の回路構成を示す図である。ここでは、一例として、１／２の周波数で動作する回路ブロックがノイズ源となる場合を示す。
【００１９】
図１に示すクロック供給回路１は、半導体チップに備えられており、このクロック供給回路１には、第１の周波数の第１のクロックＰＬＬ＿ＩＮで動作する第１の回路ブロック１０が備えられている。この第１の回路ブロック１０には、第１のクロックＰＬＬ＿ＩＮを分配するための、複数段のクロックツリー構造を構成するバッファ回路１１＿１，１１＿２，…，１１＿ｇが備えられている。また、この第１の回路ブロック１０には、第１のクロックＰＬＬ＿ＩＮがこれらバッファ回路１１＿１，１１＿２，…，１１＿ｇでバッファリングされてスキューの低減化が図られたクロックで動作する複数のフリップフロップ１２＿１，１２＿２，…，１２＿ｈが備えられている。
【００２０】
また、クロック供給回路１には、後述する第２の周波数と同一の周波数の第３のクロックＰＬＬ＿ＯＵＴで動作する第２の回路ブロック２０が備えられている。この第２の回路ブロック２０には、第３のクロックＰＬＬ＿ＯＵＴを分配するための、複数段のクロックツリー構造を構成するバッファ回路２１＿１，２１＿２，…，２１＿ｊが備えられている。また、この第２の回路ブロック２０には、第３のクロックＰＬＬ＿ＯＵＴがこれらバッファ回路２１＿１，２１＿２，…，２１＿ｊでバッファリングされてスキューの低減化が図られたクロックで動作する複数のフリップフロップ２２＿１，２２＿２，…，２２＿ｋが備えられている。さらに、この第２の回路ブロック２０には、後述するモニタ回路２３が備えられている。このモニタ回路２３は、ダミーのクロックツリー構造を構成するバッファ回路２３＿１，２３＿２，…，２３＿ｍからなるものである。
【００２１】
さらに、クロック供給回路１には、第１の周波数の第１のクロックＰＬＬ＿ＩＮを逓倍してその第１の周波数の整数倍（本実施形態では２倍）の第２の周波数の第２のクロックＰＬＬ２ＲＥＦを生成する逓倍回路３０が備えられている。この逓倍回路３０には、ＰＬＬ部３１と分周回路３２が備えられている。ＰＬＬ部３１は、外部からの第１のクロックＰＬＬ＿ＩＮと内部からの比較クロックとの周波数および位相の誤差信号に基づいてコントロール電圧を生成し、そのコントロール電圧に応じた周波数の第２のクロックＰＬＬ２ＲＥＦを出力する。この第２のクロックＰＬＬ２ＲＥＦは、逓倍回路３０の外部に出力されるとともに、分周回路３２にも入力される。分周回路３２は、入力された第２のクロックＰＬＬ２ＲＥＦを第１のクロックＰＬＬ＿ＩＮの周波数と同じ周波数まで分周（本実施形態では１／２分周）し、これにより、前述した比較クロックを生成して、この比較クロックをＰＬＬ部３１に入力する。このように、逓倍回路３０は、第１のクロックＰＬＬ＿ＩＮと比較クロックとの周波数および位相の誤差信号に基づいて第２のクロックＰＬＬ２ＲＥＦの周波数を制御することにより、第１のクロックＰＬＬ＿ＩＮと比較クロックとの周波数および位相を合わせるようにループ動作する。
【００２２】
また、クロック供給回路１には、ＰＬＬ回路４０と遅延回路６０が備えられている。ＰＬＬ回路４０は、逓倍回路３０で生成された第２のクロックＰＬＬ２ＲＥＦと、第２の回路ブロック２０を経由した第４のクロックＦＢＣＬＫとを入力し、第５のクロックＰＬＬ２Ｏを出力する。第５の第５のクロックＰＬＬ２Ｏは、後述するように、これら２つのクロックＰＬＬ２ＲＥＦ，ＦＢＣＬＫの周波数および位相が一致するようにその周波数が制御される。第５のクロックＰＬＬ２Ｏは、遅延回路６０で時間ｔ０だけ遅延されてなる遅延クロックＰＬＬ２ＯＵＴとしてモニタ回路２３に向けて出力される。
【００２３】
モニタ回路２３は、前述したように、ダミーのクロックツリー構造を構成するバッファ回路２３＿１，２３＿２，…，２３＿ｍからなり、このモニタ回路２３は、ＰＬＬ回路４０で生成された第５のクロックＰＬＬ２Ｏが時間ｔ０だけ遅延されてなる遅延クロックＰＬＬ２ＯＵＴをバッファリングし、第６のクロックＦＢＣＬＫ２を出力する。
【００２４】
さらに、クロック供給回路１には、ジッタキャンセル回路５０が備えられている。ジッタキャンセル回路５０の構成については後述するが、このジッタキャンセル回路５０は、逓倍回路３０で生成された第２のクロックＰＬＬ２ＲＥＦとモニタ回路２３を経由した第６のクロックＦＢＣＬＫ２との位相の早遅に応じて第２の回路ブロック２０の第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された第３のクロックＰＬＬ＿ＯＵＴを生成して第２の回路ブロック２０に供給する。
【００２５】
また、クロック供給回路１には、第２の回路ブロック２０を経由した第４のクロックＦＢＣＬＫをバッファリングするバッファ回路７０と、このバッファ回路７０でバッファリングされた第４のクロックＦＢＣＬＫを外部（他の半導体チップ）に出力するための出力端子８０が備えられている。
【００２６】
ここで、逓倍回路３０、ＰＬＬ回路４０、ジッタキャンセル回路５０、遅延回路６０、およびモニタ回路２３をジッタ修正機能付きＰＬＬ回路１００と称する。
【００２７】
図２は、ジッタ修正機能付きＰＬＬ回路を適用しない（点線で囲んだ部分を除いた）場合の、第２の回路ブロックを経由したクロックＦＢＣＬＫの波形を示す図である。
【００２８】
図２（Ａ）には、クロックＦＢＣＬＫが、第１の回路ブロック１０からのノイズの影響を受けない（ノイズ無し）場合の波形が示されている。また、図２（Ｂ）には、第４のクロックＦＢＣＬＫが、第１の回路ブロック１０からのノイズの影響を受けた（ノイズ有り）場合の波形が示されている。
【００２９】
第２の回路ブロック２０にはコアの電源が用いられており、この電源を介して、第２の回路ブロック２０は、第１の回路ブロック１０からのノイズの影響を受けてしまい、第２の回路ブロック２０を経由したクロックＦＢＣＬＫは、ジッタ修正機能付きＰＬＬ回路１００が備えられていない場合、図２（Ｂ）に示すように、２周期に一度の割合で、比較的大きな揺らぎ（ジッタＪ）を受けてしまう。
【００３０】
図３は、図１に示すジッタキャンセル回路の構成を示す図である。
【００３１】
図３に示すジッタキャンセル回路５０には、逓倍回路３０で生成された第２のクロックＰＬＬ２ＲＥＦとモニタ回路２３を経由した第６のクロックＦＥＣＬＫ２との位相の早遅を判定する位相比較回路５１が備えられている。
【００３２】
また、このジッタキャンセル回路５０には、外部から（ｎ＋１）ビットのセレクト信号ＳＥＬＥＣＴ＜ｎ：０＞が入力されるデコーダ５２と、各一端にＰＬＬ回路４０で生成された第５のクロックＰＬＬ２Ｏが入力されるとともに各他端にデコーダ５２からの各デコード信号が入力されるアンド回路５３＿１０，５３＿２０，５３＿２１，５３＿２２，…，５３＿２ｉが備えられている。
【００３３】
さらに、このジッタキャンセル回路５０には、ＰＬＬ回路４０で生成された第５のクロックＰＬＬ２Ｏを、第２のクロックＰＬＬ２ＲＥＦの一周期と同一の時間ｔ０を中心とした異なる複数の時間それぞれ遅延させる複数の遅延回路５４＿１０，５４＿２０，５４＿３０，５４＿２１，５４＿３１，５４＿２２，５４＿３２，…，５４＿２ｉ，５４＿３ｉが備えられている。具体的には、遅延回路５４＿１０は、第２のクロックＰＬＬ２ＲＥＦの一周期と同一の時間ｔ０だけ遅延させる回路である。また、遅延回路５４＿２０，５４＿２１，５４＿２２，…，５４＿２ｉは、時間ｔ０＋α０，ｔ０＋α１，ｔ０＋α２，…，ｔ０＋αｉだけ遅延させる回路である。さらに、遅延回路５４＿３０，５４＿３１，５４＿３２，…，５４＿３ｉは、時間ｔ０−α０，ｔ０−α１，ｔ０−α２，…，ｔ０−αｉだけ遅延させる回路である。
【００３４】
また、このジッタキャンセル回路５０には、位相比較回路５１による位相比較結果ＰＣＯＵＴに応じて、第２の回路ブロック２０を経由してＰＬＬ回路４０に入力される第４のクロックＦＢＣＬＫが一定周期となるように複数の遅延回路５４＿１０，５４＿２０，５４＿３０，５４＿２１，５４＿３１，５４＿２２，５４＿３２，…，５４＿２ｉ，５４＿３ｉを切り替える切替回路５５＿２０，５５＿２１，５５＿２２，…，５５＿２ｉが備えられている。
【００３５】
さらに、このジッタキャンセル回路５０には、外部からのセレクト信号ＳＥＬＥＣＴ＜ｎ：０＞に応じて切替回路５５＿２０，５５＿２１，５５＿２２，…，５５＿２ｉからの出力を選択して第３のクロックＰＬＬ＿ＯＵＴを出力するマルチプレクサ５６が備えられている。
【００３６】
図４は、本実施形態のクロック供給回路における、ジッタ修正動作説明のための各種のクロック波形を示す図である。
【００３７】
図４（Ａ）には、本実施形態のクロック供給回路１との比較のため、従来のクロック供給回路であってジッタ修正機能付きＰＬＬ回路を適用しなかった場合のクロックＰＬＬ＿ＯＵＴ，ＦＢＣＬＫの波形が示されている。図４（Ａ）に示すクロックＰＬＬ＿ＯＵＴは、周期ｔ０を有する。ここで、このクロックＰＬＬ＿ＯＵＴの周波数の１／２の周波数のクロックＰＬＬ＿ＩＮで動作する第１の回路ブロック１０からのノイズの影響を受けて、第２の回路ブロック２０を経由してきたクロックＦＢＣＬＫは、前述した図２（Ｂ）に示すように、２周期に一度の割合でジッタを受けて、この図４（Ａ）に示すように、‘Ｈｉｇｈ’幅が長い部分と‘Ｈｉｇｈ’幅が短い部分とを有する周期を繰り返す。
【００３８】
図４（Ｂ）は、ジッタ修正機能付きＰＬＬ回路が適用された場合の各種クロック波形が示されている。ダミーのクロックツリー構造を有するモニタ回路２３を通過してきた第６のクロックＦＢＣＬＫ２は、第１の回路ブロック１０からのノイズの影響を受けて‘Ｈｉｇｈ’幅が長い部分と‘Ｈｉｇｈ’幅が短い部分とを有する周期を繰り返す。
【００３９】
ここで、位相比較回路５１には、上記第６のクロックＦＢＣＬＫ２と、逓倍回路３０で生成された第２のクロックＰＬＬ２ＲＥＦが入力される。この位相比較回路５１は、例えば第２のクロックＰＬＬ２ＲＥＦをクロック入力、第６のクロックＦＢＣＬＫ２をデータ入力としたフリップフロップであり、第２のクロックＰＬＬ２ＲＥＦの立ち上がりエッジで第６のクロックＦＢＣＬＫ２のレベルを取り込む。このため、図４（Ａ）に示すように、第６のクロックＦＢＣＬＫ２の‘Ｈｉｇｈ’幅が長い場合は‘Ｈｉｇｈ’レベルを、‘Ｈｉｇｈ’幅が短い場合は‘Ｌｏｗ’レベルを取り込んで、その結果を位相比較結果ＰＣＯＵＴとして出力する。
【００４０】
ここで、位相比較結果ＰＣＯＵＴが‘Ｈｉｇｈ’レベルのときは、第３のクロックＰＬＬ＿ＯＵＴの一周期ｔ０と同一の時間ｔ０よりも短い時間（ｔ０−α０，ｔ０−α１，ｔ０−α２，…，ｔ０−αｉ）だけ遅延させる遅延回路５４＿３０，５４＿３１，５４＿３２，…，５４＿３ｉのいずれか（ここでは、遅延回路５４＿３０）を選択する。一方、位相比較結果ＰＣＯＵＴが‘Ｌｏｗ’レベルのときは、時間ｔ０よりも長い時間（ｔ０＋α０，ｔ０＋α１，ｔ０＋α２，…，ｔ０＋αｉ）だけ遅延させる遅延回路５４＿２０，５４＿２１，５４＿２２，…，５４＿２ｉのいずれか（ここでは、遅延回路５４＿２０）を選択する。従って、修正後の第３のクロックＰＬＬ＿ＯＵＴの波形は、図４（Ｂ）に示すように、ノイズの影響をキャンセルするように予めズレを持たせた波形となる。このように修正された第３のクロックＰＬＬ＿ＯＵＴが第２の回路ブロック２０に供給されるため、この第２の回路ブロック２０を経由した第４のクロックＦＢＣＬＫは、ノイズの影響がキャンセルされたクロックとなる。
【００４１】
ここでは、時間ｔ０よりも短い時間（ｔ０−α０）だけ遅延させる遅延回路５４＿３０、および時間ｔ０よりも長い時間（ｔ０＋α０）だけ遅延させる遅延回路５４＿２０を選択した例で説明したが、ノイズの大きさに応じてセレクト信号ＳＥＬＥＣＴ＜ｎ：０＞を設定して最適な遅延回路を選択することにより、ノイズの影響を十分に小さく抑えることができる。
【００４２】
このようにすることにより、従来では、ある半導体チップから他の半導体チップヘクロックを供給する場合、ある半導体チップ内のノイズの影響によりクロックに付加されるジッタが問題になるが、本実施形態のクロック供給回路１を備えた半導体チップでは、ジッタの少ないクロックを他の半導体チップに供給することが可能になる。
【００４３】
尚、本実施形態では、第１の回路ブロック１０を動作させる第１のクロックＰＬＬ＿ＩＮが有する周波数を２逓倍した周波数の第２のクロックＰＬＬ２ＲＥＦを生成する逓倍回路３０の例で説明したが、２逓倍以外の周波数でも、その周波数に対応する逓倍回路を用いることにより、同様のジッタ修正効果が期待できる。
【００４４】
また、本実施形態では、セレクト信号ＳＥＬＥＣＴ＜ｎ：０＞は後から選択するものであるが、自動選択機能を付加することにより、自動的にジッタを修正することも可能である。この場合、半導体チップの動作中にモードが変化して、ノイズの影響が変化する場合にも対応することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１のクロック供給回路および本発明の第２のクロック供給回路の双方に共通な一実施形態の回路構成を示す図である。
【図２】ジッタ修正機能付きＰＬＬ回路を適用しない場合の、第２の回路ブロックを経由したクロックＦＢＣＬＫの波形を示す図である。
【図３】図１に示すジッタキャンセル回路の構成を示す図である。
【図４】本実施形態のクロック供給回路における、ジッタ修正動作説明のための各種のクロック波形を示す図である。
【符号の説明】
【００４６】
１  クロック供給回路
１０  第１の回路ブロック
１１＿１，１１＿２，…，１１＿ｇ，２１＿１，２１＿２，…，２１＿ｊ，２３＿１，２３＿２，…，２３＿ｍ，７０  バッファ回路
１２＿１，１２＿２，…，１２＿ｈ，２２＿１，２２＿２，…，２２＿ｋ  フリップフロップ
２０  第２の回路ブロック
２３  モニタ回路
３０  逓倍回路
３１  ＰＬＬ部
３２  分周回路
４０  ＰＬＬ回路
５０  ジッタキャンセル回路
５１  位相比較回路
５２  デコーダ
５３＿１０，５３＿２０，５３＿２１，５３＿２２，…，５３＿２ｉ  アンド回路
５４＿１０，５４＿２０，５４＿３０，５４＿２１，５４＿３１，５４＿２２，５４＿３２，…，５４＿２ｉ，５４＿３ｉ，６０  遅延回路
５５＿２０，５５＿２１，５５＿２２，…，５５＿２ｉ  切替回路
５６  マルチプレクサ
８０  出力端子
１００  ジッタ修正機能付きＰＬＬ回路
【図１】
2007310692.tif 000003
【図２】
2007310692.tif 000004
【図３】
2007310692.tif 000005
【図４】
2007310692.tif 000006