(57)【要約】【課題】一つの電位のみを用いて効果的に寄生素子の動作を防止しラッチアップ防止を実現する構造を提供する。【解決手段】半導体集積回路には、パッド部と内部回路部との間に、ガードリング構造が挿入される。ガードリング構造は、Ｐ型基板１上に形成されたＮ型エピ層２と、Ｎ型エピ層２を挟む２つのＰ型拡散層３、３とを有する。２つのＰ型拡散層３、３はＰ型基板１まで到達する。２つのＰ型拡散層３、３とＮ型エピ層２は、ラッチアップを引き起こす寄生ＰＮＰトランジスタ構造を構成するよう隣接して構成され、寄生ＰＮＰトランジスタ構造のベース及びエミッタ間を短絡するよう互いに配線層９を介して電気的に共通接続される。配線層９は、パッド部を介して最低電位へ接続される。【選択図】  図１
2007042872.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたパッド部と内部回路部との間に、ラッチアップを防止するためのガードリング構造が挿入される半導体集積回路において、
前記ガードリング構造は、
前記半導体基板上に形成される第１導電型の２つの第１の拡散層と、
前記半導体基板上の前記２つの第１の拡散層の間に挟まれて形成される第２導電型の第２の拡散層とを有し、
前記２つの第１の拡散層と第２の拡散層は、前記ラッチアップを引き起こす寄生ＰＮＰトランジスタ構造を成すよう隣接して構成され、且つ、前記寄生ＰＮＰトランジスタ構造のベースとエミッタ間を短絡するよう互いに配線層を介して電気的に共通接続され、
前記配線層は、前記パッド部を介して最低電位へ接続されることを特徴とする半導体集積回路。
【請求項２】
前記半導体基板は、Ｎ型エピタキシャル領域が形成されたＰ型半導体基板であり、
前記第１と第２の拡散層は前記Ｎ型エピタキシャル領域に形成され、
前記第１の拡散層はＰ型であり、且つ、該第１の拡散層深さが前記Ｎ型エピタキシャル領域を介して前記Ｐ型半導体基板まで到達し、
前記第２の拡散層はＮ型であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記半導体基板は、Ｐ型エピタキシャル領域が形成されたＰ型半導体基板であり、該Ｐ型エピタキシャル領域に第３の拡散層が形成され、
前記第１と第２の拡散層は、前記第３の拡散層内に、該第３の拡散層深さより浅く形成され、
前記第１の拡散層はＮ型であり、
前記第２の拡散層はＰ型であり、
前記第３の拡散層はＮ型であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記半導体基板は、Ｐ型エピタキシャル領域が形成されたＰ型半導体基板であり、該Ｐ型エピタキシャル領域に第３の拡散層が形成され、
前記第１と第２の拡散層は、前記第３の拡散層内に、該第３の拡散層深さより浅く形成され、
前記第１の拡散層はＰ型であり、
前記第２の拡散層はＮ型であり、
前記第３の拡散層はＮ型であることを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチアップ防止のためのガードリング構造を有する半導体集積回路に係り、特に半導体集積回路のパッド部と内部回路との間に設けられるガードリング構造に関する。
【背景技術】
【０００２】
図５〜図７に従来例１〜３を示す。
【０００３】
図５は、従来例１の集積回路である（特許文献１参照）。この集積回路には、ラッチアップ防止のための構造として、入出力トランジスタ領域１００と内部トランジスタ領域１０１との間に、高電位側の電源ＶＤＤへ接続されたｎ＋型拡散領域と、低電位側の電源Ｖｓｓへ接続されたｐ＋型拡散領域の２つの領域によるガードリング領域１０２が形成されている。
【０００４】
図６は、従来例２の半導体装置である（特許文献２参照）。この半導体装置には、ラッチアップ防止のためのガードリング構造として、パッド部１１０と内部回路部１１１間に、高電位側の電源ＶＤＤに接続された高電位側ガードバンド１１２と、低電位側の電源ＶＳＳに接続された低電位側ガードバンド１１３が挿入されている。
【０００５】
図７（ａ）及び（ｂ）は、従来例３の集積回路である（非特許文献１参照）。この集積回路には、図７（ａ）に示すようにパッド部（パッド、Ｉ／Ｏセル）１２０とコア（内部回路部）１２１との間に、ラッチアップ防止のための構造としてダブルガードリング１２２が形成されている。このダブルガードリング１２２は、図７（ｂ）に示すように、ＰＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１２４との間に挿入されるもので、高電位側の電源ＶＤＤに接続されたｎ＋型ガードリング１２５と、低電位側の電源ＶＳＳに接続されたｐ＋型ガードリング１２６とから構成されている。図７（ｂ）の例では、ｎ＋型ガードリング１２５は、ＰＭＯＳトランジスタ１２４側のＮウェル内のソース・ドレインを構成するＰ＋型拡散領域に隣接して形成されている。また、ｐ＋型ガードリング１２６は、ＮＭＯＳトランジスタ側のＰウェル内のソース・ドレインを構成するＮ＋型拡散領域に隣接して形成されている。
【０００６】
このように、従来例１〜３のラッチアップ防止のための構造は全て、高電位に接続されたｎ＋型ガードリングと低電位に接続されたｐ＋型ガードリングを用いて、ダブルガードリングとする構造が基本となっている。
【特許文献１】特許第２７５１８９１号公報
【特許文献２】特許第３３８０４６５号公報
【非特許文献１】Meng-Lieh Sheu, 0.35um-CMOS ESD Design Guide, National Chi-Nan university
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このように高電位と低電位を用いたダブルガードリング構造では、以下のような問題点がある。
【０００８】
１）電位が異なる配線を用いるため、交差する部分では他の配線層を用いる必要があり、配線の自由度が低い。
【０００９】
２）近年の集積回路では多電源化が一層進展しており、数種類の電源が一つの集積回路に用いられることが珍しくないが、このような場合、最高電位のみへ接続したガードリング構造では、例えば、それより低い電源へ接続されたｎ＋型拡散領域との間で寄生素子が動作する可能性がある。これを防ぐためには、接続される電源ごとのｎ型拡散領域のレイアウトを考慮する必要があり、レイアウト設計が極めて不自由である。
【００１０】
本発明は、以上のような問題点を克服するためのもので、一つの電位のみを用いて効果的に寄生素子の動作を防止しラッチアップ防止を実現する構造を提供する。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に係る半導体集積回路は、半導体基板上に形成されたパッド部と内部回路部との間に、ラッチアップを防止するためのガードリング構造が挿入される半導体集積回路において、前記ガードリング構造は、前記半導体基板上に形成される第１導電型の２つの第１の拡散層と、前記半導体基板上の前記２つの第１の拡散層の間に挟まれて形成される第２導電型の第２の拡散層とを有し、前記２つの第１の拡散層と第２の拡散層は、前記ラッチアップを引き起こす寄生ＰＮＰトランジスタ構造を成すよう隣接して構成され、且つ、前記寄生ＰＮＰトランジスタ構造のベースとエミッタ間を短絡するよう互いに配線層を介して電気的に共通接続され、前記配線層は、前記パッド部を介して最低電位へ接続されることを特徴とする。
【００１２】
本発明において、前記半導体基板は、Ｎ型エピタキシャル領域が形成されたＰ型半導体基板であり、前記第１と第２の拡散層は前記Ｎ型エピタキシャル領域に形成され、前記第１の拡散層はＰ型であり、且つ、該第１の拡散層深さが前記Ｎ型エピタキシャル領域を介して前記Ｐ型半導体基板まで到達し、前記第２の拡散層はＮ型であってもよい。
【００１３】
本発明において、前記半導体基板は、Ｐ型エピタキシャル領域が形成されたＰ型半導体基板であり、該Ｐ型エピタキシャル領域に第３の拡散層が形成され、前記第１と第２の拡散層は、前記第３の拡散層内に、該第３の拡散層深さより浅く形成され、前記第１の拡散層はＮ型であり、前記第２の拡散層はＰ型であり、前記第３の拡散層はＮ型であってもよい。
【００１４】
本発明において、前記半導体基板は、Ｐ型エピタキシャル領域が形成されたＰ型半導体基板であり、該Ｐ型エピタキシャル領域に第３の拡散層が形成され、前記第１と第２の拡散層は、前記第３の拡散層内に、該第３の拡散層深さより浅く形成され、前記第１の拡散層はＰ型であり、前記第２の拡散層はＮ型であり、前記第３の拡散層はＮ型であってもよい。
【発明の効果】
【００１５】
本発明によれば、半導体集積回路のパッド部と内部回路部の間に挿入されるガードリング構造として、ラッチアップを引き起こす寄生ＰＮＰトランジスタ構造を構成し、エミッタ・ベース間を配線により短絡するようにしたため、エミッタ・ベース間に順方向電圧が生じる事態を回避することができ、これによりラッチアップを防止することができる。また、短絡する配線層は最低電位の１種類であるので、従来のように複数の電源電位によるレイアウトの不自由さを無くすことができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明に係る半導体集積回路を実施するための最良の形態について、図面を参照して詳細に説明する。
【００１７】
最初に、本発明の半導体集積回路で用いるラッチアップ防止の原理を説明する。
【００１８】
一般に半導体集積回路において、ラッチアップは、図８（ａ）及び（ｂ）に示すように、ＰＮＰＮ接合−所謂サイリスタ構造−が存在する場合に起こる。この場合、寄生ＰＮＰトランジスタＴｒ１及び寄生ＮＰＮトランジスタＴｒ２の存在が必須である。その他、ラッチアップが発生するためには、サイリスタ回路を起動するトリガーが存在すること、及び寄生ＰＮＰトランジスタＴｒ１の電流増幅率をβ１、寄生ＮＰＮトランジスタＴｒ２の電流増幅率をβ２としたときに、
β１×β２≧１・・・（１−１）
の条件を満たすことが必要である。ここで、寄生ＰＮＰトランジスタＴｒ１のベース電流及びコレクタ電流をＩｂ１及びＩｃ１とし、寄生ＮＰＮトランジスタＴｒ２のベース電流及びコレクタ電流をＩｂ２及びＩｃ２としたとき、電流増幅率β１、β２は、β１＝Ｉｃ１／Ｉｂ１、β２＝Ｉｃ２／Ｉｂ２となる。
【００１９】
例えば、何らかのトリガーにより基板電位が上昇し、寄生ＮＰＮトランジスタＴｒ２がＯＮしたときに、寄生ＰＮＰトランジスタＴｒ１との間では正帰還回路を形成するので、上記（１−１）の条件が満たされると、電流は寄生素子を熱的に破壊するまで流れ続ける。しかしながら、これらの寄生素子がバイポーラトランジスタであることに着目すると、ベース・エミッタ接合間に順方向バイアス電圧が必要であり、何らかの手段でこの順方向電圧が生じないようにできれば、ラッチアップは発生しない。
【００２０】
その対策として、本発明では、意図的にラッチアップを引き起こす寄生ＰＮＰトランジスタ構造を構成し、そのＰＮＰトランジスタのエミッタ・ベース間を配線層により短絡することで順方向電圧が生じないようにし、これによりラッチアップの発生を防止するものである。
【００２１】
以下、図面を参照して、本発明の実施例を説明する。
【実施例１】
【００２２】
図１及び図４を参照して、本実施例による半導体集積回路を説明する。
【００２３】
本実施例は、Ｐ型基板上にＮ型エピ（エピタキシャル）層を持つ半導体集積回路に適用したものである。この集積回路は、パッド部と内部回路部（コア部）との間に、ガードリングを防止するためのガードリング構造が挿入される。このガードリング構造は、オーミックコンタクトを取るためのＰ＋型拡散領域を持ち、Ｐ型基板まで到達する２つのＰ型拡散領域（第１の拡散層）と、２つのＰ型拡散領域により挟まれた、オーミックコンタクトを取るためのＮ＋型拡散領域を持つＮ型拡散領域（第２の拡散層）とを備える。この構成において、２つのＰ＋型拡散領域とＮ＋拡散領域は、同一配線層により最低電位を供給するパッド部へ電気的に接続される構造を持つ。
【００２４】
図４は、本実施例の半導体集積回路内のガードリングの配置図を示す。
【００２５】
図４において、１６は最低電位を供給するパッド部（最低電位供給パッド部）、１７は最低電位供給パッド部１６以外のパッド部（その他パッド部）、１８は集積回路（半導体集積回路）、１９はガードリング、２０は内部回路部（コア部）である。図４に示す集積回路１８において、ガードリング１９は、最低電位のみを用いて、パッド部１６、１７と内部回路部２０との間に挿入され、最低電位供給パッド部１６に電気的に接続されている。
【００２６】
図１は、図４に示すガードリング１９が設けられた集積回路１８の断面図を示す。
【００２７】
図１において、１はＰ型基板、２はＰ型基板１上に形成されたＮ型エピ領域、３は素子分離のためのＰ型拡散領域（アイソレーション用Ｐ型拡散領域）である。また、４はＰ型拡散領域３のオーミックコンタクトを取るためのＰ＋型拡散領域（オーミックコンタクト用Ｐ型拡散領域）、５はＮ型エピ領域２のオーミックコンタクトを取るためのＮ＋型拡散領域（オーミックコンタクト用Ｎ型拡散領域）である。さらに、６は、Ｐ＋型拡散部の電気的接続を取るためのＰ型拡散部コンタクトホール、７はＮ＋型拡散部の電気的接続を得るためのＮ型拡散部コンタクトホールである。またさらに、８は他素子のＮ型エピ領域（隣接素子Ｎ型エピ領域）、９は最低電位供給パッド部１６（図４）を介して最低電位に接続される配線層、１０は酸化膜である。
【００２８】
このような構造において、ラッチアップを引き起こすＰＮＰＮのサイリスタ構造は、２つのＰ型拡散領域３、３に挟まれたＮ型エピ領域２による寄生ＰＮＰトランジスタと、Ｎ型エピ領域２、Ｐ型拡散領域３と他素子のＮ型エピ領域８による寄生ＮＰＮトランジスタとから構成される。
【００２９】
寄生ＰＮＰトランジスタのエミッタ・ベース・コレクタは、配線層９に共通接続することで、全て短絡されるように構成されている。このような構成によれば、何らかのトリガーにより基板電位が上昇し寄生ＮＰＮトランジスタがＯＮしても、寄生ＰＮＰトランジスタがＯＮできないため、ラッチアップは発生しない。
【００３０】
従って、本実施例によれば、ラッチアップを引き起こす寄生ＰＮＰトランジスタ構造を構成し、そのエミッタ・ベース間を配線層により短絡することで、ラッチアップを防止することができる。また、短絡する配線層は、最低電位の１種類のみを用いているため、従来例のように複数の電源電位によるレイアウトの不自由さを無くすことができる。
【実施例２】
【００３１】
図２を参照して、本実施例を説明する。なお、本実施例の半導体集積回路内のガードリング配置は前述の実施例１（図４）と同様であるため、その説明を省略する。
【００３２】
本実施例は、Ｐ型基板上にＰ型エピ層を持つ半導体集積回路に適用したものである。この集積回路には、パッド部と内部回路部（コア部）との間にガードリング構造が挿入される。このガードリング構造は、Ｐ型エピ領域に形成されたＮ型ウェル（第３の拡散層）中に、オーミックコンタクトを取るための２つのＰ＋型拡散領域（第１の拡散層）と、この２つのＰ＋型拡散領域に挟まれたＮ＋型拡散領域（第２の拡散層）とを備える。この構成において、２つのＰ＋型拡散領域とＮ＋型拡散領域は、同一配線層により最低電位を供給するパッド部へ電気的に接続される構造を持つ。
【００３３】
図２は、一般的に用いられているＣＭＯＳ構造であり、１１はＰ型エピ領域、１２はＮ型ウェル、１３はＰ型ウェル、１４はＰＭＯＳトランジスタのソース・ドレインを形成するＰ型拡散領域、１５はＮＭＯＳトランジスタのソース・ドレインを形成するＮ型拡散領域である。その他の符号は図１と共通である。
【００３４】
図２において、寄生ＰＮＰトランジスタは、エミッタとなるＰ型拡散領域１４と、ベースとなるＮ型ウェル１２と、コレクタとなるＰ型エピ領域１１及びＰ型基板１とにより構成される。
【００３５】
従って、本実施例によれば、寄生ＰＮＰトランジスタのエミッタとなるＰ型拡散領域１４と、ベースとなるＮ型ウェル１２の電極となるＮ型拡散領域１５とを互いに配線層９により短絡することで、寄生ＰＮＰトランジスタのエミッタ・ベース間の順方向電圧の発生を抑えることができる。その結果、何らかのトリガーで寄生ＰＮＰトランジスタのベース電流が発生しても、ラッチアップは発生しない。
【実施例３】
【００３６】
図３を参照して、本実施例を説明する。なお、本実施例の半導体集積回路内のガードリング配置は前述の実施例１（図４）と同様であるため、その説明を省略する。
【００３７】
本実施例は、前述の実施例２と同様に、Ｐ型基板上にＰ型エピ層を持つ半導体集積回路に適用したものである。この集積回路には、パッド部と内部回路部（コア部）との間に、ガードリング構造が挿入される。このガードリング構造は、Ｐ型エピ領域に形成されたＮ型ウェル（第３の拡散層）中に、オーミックコンタクトを取るための２つのＮ＋型拡散領域（第１の拡散層）と、この２つのＮ＋型拡散領域に挟まれたＰ＋型拡散領域（第２の拡散層）とを備える。この構成において、２つのＮ＋型拡散領域とＰ＋型拡散領域は、同一配線層により最低電位を供給するパッドへ電気的に接続される構造を持つ。
【００３８】
図３は、一般的に用いられているＣＭＯＳ構造であり、１１はＰ型エピ層、１２はＮ型ウェル、１３はＰ型ウェル、１４はＰＭＯＳトランジスタのソース・ドレインを形成するＰ型拡散領域、１５はＮＭＯＳトランジスタのソース・ドレインを形成するＮ型拡散領域である。その他の符号は図１と共通である。
【００３９】
図３において、寄生のＰＮＰトランジスタは、エミッタとなるＰ型拡散領域１４と、ベースとなるＮ型ウェル１２と、コレクタとなるＰ型エピ層１１及びＰ型基板１により構成される。
【００４０】
従って、本実施例によれば、寄生ＰＮＰトランジスタのエミッタとなるＰ型拡散領域１４と、ベースとなるＮ型ウェル１２の電極となるＮ型拡散領域１５を配線により短絡することで、寄生ＰＮＰトランジスタのエミッタ・ベース間の順方向電圧の発生を抑えることができる。その結果、何らかのトリガーで寄生ＰＮＰトランジスタのベース電流が発生しても、ラッチアップは発生しない。
【産業上の利用可能性】
【００４１】
本発明は、ラッチアップ防止のためにパッド部と内部回路との間にガードリング構造を挿入した半導体集積回路の用途に適用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１による半導体集積回路の断面図である。
【図２】本発明の実施例２による半導体集積回路の断面図である。
【図３】本発明の実施例３による半導体集積回路の断面図である。
【図４】本発明の実施例１〜３による半導体集積回路で用いるガードリングの配置図である。
【図５】従来例１による半導体集積回路のガードリング構造を説明する図である。
【図６】従来例２による半導体装置のガードリング構造を説明する図である。
【図７】従来例３による半導体集積回路のガードリング構造を説明する図で、（ａ）は平面図、（ｂ）断面図である。
【図８】（ａ）及び（ｂ）は、本発明の半導体集積回路で用いるラッチアップ防止の原理を説明する図である。
【符号の説明】
【００４３】
１  Ｐ型基板
２  Ｎ型エピ層
３  アイソレーション用Ｐ型拡散領域
４  オーミックコンタクト用Ｐ型拡散領域
５  オーミックコンタクト用Ｎ型拡散領域
６  Ｐ型拡散部コンタクトホール
７  Ｎ型拡散部コンタクトホール
８  隣接素子Ｎ型エピ層
９  配線層
１０  酸化膜
１１  Ｐ型エピ層
１２  Ｎ型ウェル
１３  Ｐ型ウェル
１４  Ｐ型ソース・ドレイン拡散領域
１５  Ｎ型ソース・ドレイン拡散領域
１６  最低電位供給パッド部
１７  その他パッド部
１８  集積回路
１９  ガードリング
２０  内部回路
【図１】
2007042872.tif 000003
【図２】
2007042872.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007042872.tif 000008
【図７】
2007042872.tif 000009
【図８】
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