(57)【要約】【課題】コア構造が改善された相変化メモリ装置を提供する。【解決手段】相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。ローカルビットラインのうち隣接したローカルビットラインを通じて流れる電流の方向は互いに反対である。相変化メモリ装置は、ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、放電回路は、メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。これにより、メモリセルのサイズが小さくてなってもビットライン選択回路やビットライン放電回路を容易に配置することができる。【選択図】図４
2007004966.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルブロックと、
複数本のグローバルビットラインと、
前記メモリセルブロックの第１側及び第２側に位置し、複数本のローカルビットラインを前記グローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路と、
を備えることを特徴とする相変化メモリ装置。
【請求項２】
前記ローカルビットラインのうち隣接したローカルビットラインを通じて流れる電流の方向が互いに反対であることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記メモリセルブロックは、
相変化物質から構成されるメモリセルを備え、
前記相変化物質は、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、及びテルル(Ｔｅ)を備えることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項４】
前記ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、
前記放電回路は、
前記メモリセルブロックの第１側及び第２側に位置し、対応するローカルビットラインに交互に連結されることを特徴とする請求項１に記載の相変化メモリ装置。
【請求項５】
前記放電回路のそれぞれは、
前記メモリセルブロックの第１側及び第２側のうち対応するビットライン選択回路が配置される所に共に配置されることを特徴とする請求項４に記載の相変化メモリ装置。
【請求項６】
前記放電回路のそれぞれは、
対応するビットライン選択回路が対応するローカルビットラインに連結される地点に連結されることを特徴とする請求項４に記載の相変化メモリ装置。
【請求項７】
前記ビットライン選択回路のそれぞれは、
選択信号に応答して前記グローバルビットラインと対応するローカルビットラインを連結または遮断するＮＭＯＳトランジスタであり、前記放電回路は、反転選択信号に応答してターンオンまたはターンオフされるＮＭＯＳトランジスタであることを特徴とする請求項６に記載の相変化メモリ装置。
【請求項８】
前記ビットライン選択回路のそれぞれは、
反転選択信号に応答して前記グローバルビットラインと対応するローカルビットラインを連結または遮断するＰＭＯＳトランジスタであり、
前記放電回路は、前記反転選択信号に応答してターンオンまたはターンオフされるＮＭＯＳトランジスタであることを特徴とする請求項６に記載の相変化メモリ装置。
【請求項９】
メモリセルブロックと、
複数本のグローバルビットラインと、
前記メモリセルブロックの上端及び下端で複数本のローカルビットラインを前記複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路と、
前記メモリセルブロックの上端及び下端のうち対応するビットライン選択回路が配置される所に共に配置されて、対応するローカルビットラインの電圧を放電させる複数個の放電回路と、を備えることを特徴とする相変化メモリ装置。
【請求項１０】
前記ローカルビットラインのうち隣接したローカルビットラインを通じて流れる電流の方向が互いに反対であることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１１】
前記ビットライン選択回路のそれぞれは、
選択信号に応答して前記グローバルビットライン及び前記ローカルビットラインのうち対応するものを連結または遮断するＮＭＯＳトランジスタであり、
前記放電回路のそれぞれは、
前記選択信号を反転させた反転選択信号に応答して対応するローカルビットラインの電圧を放電させるＮＭＯＳトランジスタであることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１２】
前記ビットライン選択回路のそれぞれは、
反転選択信号に応答して前記グローバルビットライン及び前記ローカルビットラインのうち対応するものを連結または遮断するＰＭＯＳトランジスタであり、
前記放電回路のそれぞれは、
前記反転選択信号に応答して対応するローカルビットラインの電圧を放電させるＮＭＯＳトランジスタであることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１３】
前記放電回路のそれぞれは、
対応するビットライン選択回路が対応するローカルビットラインに連結される地点に連結されることを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１４】
前記メモリセルブロックは、
相変化物質を含んで構成されるメモリセルを含み、
前記相変化物質は、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、及びテルル(Ｔｅ)を含むことを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１５】
グローバルビットラインと、
第１及び第２ローカルビットライングループを備える相変化メモリセルブロックと、
前記相変化メモリセルブロックの第１側で前記第１ローカルビットライングループのビットラインを前記グローバルビットラインに選択的に連結させる複数本の第１ビットライン選択回路と、
前記相変化メモリセルブロックの第２側で前記第２ローカルビットライングループのビットラインを前記グローバルビットラインに選択的に連結させる複数本の第２ビットライン選択回路と、を備え、
前記第１側及び前記第２側は、互いに反対側であることを特徴とする相変化メモリ装置。
【請求項１６】
前記相変化メモリセルブロックの第１側に位置し、前記第１ローカルビットライングループのビットラインを選択的に放電させる複数個の第１放電回路と、
前記相変化メモリセルブロックの第２側に位置し、前記第２ローカルビットライングループのビットラインを選択的に放電させる複数個の第２放電回路と、
をさらに備えることを特徴とする請求項１５に記載の相変化メモリ装置。
【請求項１７】
前記第１及び第２ローカルビットライングループを通じて流れる電流の方向が互いに反対であることを特徴とする請求項１５に記載の相変化メモリ装置。
【請求項１８】
前記メモリセルブロックは、
相変化物質を含んで構成されるメモリセルを含み、
前記相変化物質は、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)及び、テルル(Ｔｅ)を含むことを特徴とする請求項１５に記載の相変化メモリ装置。
【請求項１９】
前記第１及び第２ビットライン選択回路のそれぞれは、
選択信号に応答して前記グローバルビットライン及び前記ローカルビットラインのうち対応するものを連結または遮断するＮＭＯＳトランジスタであり、
前記第１及び第２放電回路のそれぞれは、
前記選択信号を反転させた反転選択信号に応答して対応するローカルビットラインの電圧を放電させるＮＭＯＳトランジスタであることを特徴とする請求項１６に記載の相変化メモリ装置。
【請求項２０】
前記第１及び第２ビットライン選択回路のそれぞれは、
反転選択信号に応答して前記グローバルビットライン及び前記ローカルビットラインのうち対応するものを連結または遮断するＰＭＯＳトランジスタであり、
前記第１及び第２放電回路のそれぞれは、
前記反転選択信号に応答して対応するローカルビットラインの電圧を放電させるＮＭＯＳトランジスタであることを特徴とする請求項１６に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置に係り、例えば、ビットライン選択回路及び放電回路の配置を変更してコア構造を改善した相変化メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ(Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、ＯＵＭ(Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ)と呼ばれることもある。ＯＵＭは、加熱された後に冷却されると、２状態のうち一つの状態に維持され、加熱及び冷却によって再度状態が変化することができるカルコゲニド合金などの相変化物質から構成される。
【０００３】
ここで、２状態とは、結晶状態と非晶質状態とを意味する。ＰＲＡＭについては、特許文献１及び特許文献２に開示されている。ＰＲＡＭは、結晶状態では抵抗が低く、非晶質状態では抵抗が高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態はリセットまたは論理１に対応する。ＰＲＡＭの相変化物質を非晶質状態にするためには、相変化物質を抵抗熱によって相変化物質の融点以上に加熱し、速い速度で冷却すればよい。相変化物質を結晶状態にするためには、相変化物質を一定時間の間融点以下の温度に加熱した後に冷却すればよい。
【０００４】
相変化メモリの核心は、カルコゲニドのような相変化物質である。相変化物質は、一般的にＧＳＴ合金と呼ばれるゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、及びテルル(Ｔｅ)を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態(リセットまたは１)と結晶状態(セットまたは０)との間で高速に変化しうる性質のため、メモリ装置に有用である。相変化物質は、非性質状態で低い反射性及び高い抵抗を有し、結晶状態で高い反射性及び低い抵抗を有する。
【０００５】
カルコゲニド物質を使って構成されるメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルからデータを読み出す動作は、カルコゲニド物質の抵抗を測定することによって行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち一つの状態にして、一定の論理値を持つようにする動作である。メモリセルにデータを書き込む動作では、カルコゲニドを融点以上に加熱させた後に迅速に冷却させて非晶質状態にするか、または融点以下の温度に加熱した後に一定の時間その温度を維持した後に冷却させて結晶状態にする。
【０００６】
図１Ａ及び１Ｂは、２状態による相変化メモリセルをそれぞれ示す図面である。
【０００７】
メモリセル１０は、相変化物質１４上に形成される伝導性の上部電極１２を備える。伝導性の下部電極コンタクト(ＢＥＣ)１６は、上部電極１２及び相変化物質１４を伝導性の下部電極１８と連結させる。
【０００８】
図１Ａを参照すれば、メモリセル１０は、セット状態または０状態にある。この状態で相変化物質１４は結晶状態である。図１Ｂを参照すれば、メモリセル１０は、リセット状態または１状態にある。この状態で相変化物質１４は非晶質状態である。図１Ａ及び図１Ｂには、何れもメモリセル１０を通じて流れる電流を制御するアクセストランジスタ２０が示されている。メモリセル１０に電流が流れれば、下部電極コンタクト１６は、相変化物質１４を加熱させて状態を変化させるヒーターとして動作する。
【０００９】
図２は、図１の相変化メモリセルの等価回路図である。図２を参照すれば、ワードラインＷＬは、セル１０の活性化を制御する。セル１０を通じて流れる電流ＩＣＥＬＬとビットラインＢＬは、メモリセルをプログラムするために利用される。
【００１０】
図３は、相変化メモリ装置のコア構造を示す図面である。図３を参照すれば、相変化メモリ装置３００は、複数個のメモリセルブロックＣＢＬＫ、メモリセルブロックＣＢＬＫのワードライン(図示せず)を駆動するワードライン駆動回路(図示せず)を含むワードライン駆動ブロックＷＤＵ、メモリセルブロックＣＢＬＫのビットラインＢＬを選択するビットライン選択回路ＹＳＥＬを含むビットライン選択ブロックＹＰＡＳＳ、ビットラインＢＬの電圧を放電させる放電回路ＢＬＤを含む放電ブロックＹＤＣＵを備える。
【００１１】
ビットライン選択回路ＹＳＥＬは、対応するローカルビットラインＢＬに連結され、ビットラインを選択する。そして、放電回路ＢＬＤは、ビットラインの電圧を放電させる。図３には、理解を助けるために、カラムデコーダＹＤＥＣ、センス増幅回路ＳＡ及び書き込みドライバＷＤを備えるブロックがさらに示されている。メモリセルブロックＣＢＬＫの構造は、何れも同様なので、一つのメモリセルブロックの動作を中心として説明する。
【００１２】
ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬｎは、選択信号Ｙ１〜Ｙｎに応答してターンオンまたはターンオフされるＭＯＳトランジスタである。ビットラインＢＬ１〜ＢＬｎに連結されたメモリセル(図示せず)を選択するために、ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬｎは、選択信号Ｙ１〜Ｙｎに応答してターンオンされ、それによってビットラインＢＬ１〜ＢＬｎが選択される。放電回路ＢＬＤ１〜ＢＬＤｎは、ビットラインＢＬ１〜ＢＬｎの電圧レベルを接地電圧レベルに放電するために用いられる。放電回路ＢＬＤ１〜ＢＬＤｎは、選択信号Ｙ１〜Ｙｎを反転させた反転選択信号Ｙ１ｂ〜Ｙｎｂに応答してターンオンまたはターンオフされるＭＯＳトランジスタである。図３から分かるように、一つのビットラインごとに一つのビットライン選択回路及び一つのビットライン放電回路が連結される。隣接したビットラインにそれぞれ連結されるビットライン選択回路とビットライン放電回路とがメモリセルブロックＣＢＬＫの一側にのみ配置されるので、メモリセルのサイズが小さくなるほどビットライン選択回路やビットライン放電回路のレイアウトが困難であり、さらに一面配置が不可能になるという問題がある。
【特許文献１】米国特許第６，４８７，１１３号明細書
【特許文献２】米国特許第６，４８０，４３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題は、ビットライン選択回路及び放電回路の配置を変更させてコア構造を改善させた相変化メモリ装置を提供することである。
【課題を解決するための手段】
【００１４】
前記技術的課題を達成するための本発明の実施形態による相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及び、前記メモリセルブロックの上端及び下端で複数本のローカルビットラインを前記複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。
【００１５】
本発明の実施形態において、前記ローカルビットラインのうち隣接したローカルビットラインを通じて流れる電流の方向は、例えば互いに反対である。前記メモリセルブロックは、例えば、相変化物質を含んで構成されるメモリセルを有し、前記相変化物質は、例えば、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)及びテルル(Ｔｅ)を含む。前記相変化メモリ装置は、例えば、前記ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、前記放電回路は、例えば、前記メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。
【００１６】
前記放電回路のそれぞれは、例えば、前記メモリセルブロックの上端及び下端のうち対応するビットライン選択回路が配置される所に共に配置される。前記放電回路のそれぞれは、例えば、対応するビットライン選択回路が対応するローカルビットラインに連結される地点に連結される。前記ビットライン選択回路のそれぞれは、例えば、選択信号に応答して前記グローバルビットラインと対応するローカルビットラインを連結または遮断するＮＭＯＳトランジスタであり、前記放電回路は、例えば、反転選択信号に応答してターンオンまたはターンオフされるＮＭＯＳトランジスタである。前記ビットライン選択回路のそれぞれは、例えば、反転選択信号に応答して前記グローバルビットラインと対応するローカルビットラインを連結または遮断するＰＭＯＳトランジスタであり、前記放電回路は、例えば、前記反転選択信号に応答してターンオンまたはターンオフされるＮＭＯＳトランジスタである。
【００１７】
前記技術的課題を達成するための本発明の他の実施形態による相変化メモリ装置は、例えば、メモリセルブロック、複数本のグローバルビットライン、前記メモリセルブロックの上端及び下端で複数本のローカルビットラインを前記複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路、及び、前記メモリセルブロックの上端及び下端のうち対応するビットライン選択回路が配置される所に共に配置されて、対応するローカルビットラインの電圧を放電させる複数個の放電回路を備える。
【００１８】
前記技術的課題を達成するための本発明の他の実施形態による相変化メモリ装置は、複数本のグローバルビットライン、対応するビットライン選択回路を通じて前記複数本のグローバルビットラインのうち対応するグローバルビットラインに連結される複数本のローカルビットラインを備えるメモリセルブロック、及び、前記ローカルビットラインの電圧を放電させる複数個の放電回路を備える。前記ビットライン選択回路は、前記ローカルビットラインを前記メモリセルブロックの上端及び下端で対応する前記グローバルビットラインに交互に連結させ、前記放電回路は、前記メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。
【発明の効果】
【００１９】
本発明による半導体メモリ装置は、例えば、メモリセルのサイズが小さくなってもビットライン選択回路やビットライン放電回路を容易に配置することができる。
【発明を実施するための最良の形態】
【００２０】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。
【００２１】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２２】
図４は、本発明の実施形態による相変化メモリ装置のコア構造を示す図面である。
【００２３】
図４を参照すれば、本発明の実施形態による相変化メモリ装置４００は、メモリセルブロックＣＢＬＫ、複数本のグローバルビットラインＧＢＬ１〜ＧＢＬｎ及び複数本のローカルビットラインＢＬを、メモリセルブロックＣＢＬＫの上端及び下端で、対応するグローバルビットラインＧＢＬ１〜ＧＢＬｎに交互に連結させるビットライン選択回路ＹＳＥＬを備える。
【００２４】
図４には、複数個のメモリセルブロックＣＢＬＫ、メモリセルブロックＣＢＬＫのそれぞれに対応する複数本のグローバルビットラインＧＢＬ１〜ＧＢＬｎ、、メモリセルブロックＣＢＬＫのワードライン(図示せず)を駆動するワードライン駆動回路(図示せず)を含むワードライン駆動ブロックＷＤＵ、メモリセルブロックＣＢＬＫのビットラインＢＬを選択するビットライン選択回路ＹＳＥＬを含むビットライン選択ブロックＹＰＡＳＳ、ビットラインＢＬの電圧を放電させる放電回路ＢＬＤを含む放電ブロックＹＤＣＵが示されている。
【００２５】
ビットライン選択回路ＹＳＥＬは、グローバルビットラインＧＢＬ１〜ＧＢＬｎと対応するローカルビットラインＢＬを連結する。また、図４には、カラムデコーダＹＤＥＣ、センス増幅回路ＳＡ及び書き込みドライバＷＤを含むブロックがさらに示されている。
【００２６】
図４に示された相変化メモリ装置４００のメモリセルブロックＣＢＬＫは、相変化物質を含んで構成されるメモリセルを有する。前記相変化物質は、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、及びテルル(Ｔｅ)を含む。図４のメモリセルブロックＣＢＬＫの間に配置されたワードライン駆動ブロックＷＤＵは、両側に隣接したメモリセルブロックＣＢＬＫを駆動する。しかし、本発明の実施形態が図４のワードライン駆動ブロックＷＤＵの構造に限定されるものではなく、一つのメモリセルブロックＣＢＬＫに一つのワードライン駆動ブロックＷＤＵが対応する構造にも本発明の実施形態が適用されうるということは、当業者ならば理解できるであろう。メモリセルブロックＣＢＬＫの構造は何れも同様なので、一つのメモリセルブロックＣＢＬＫ１の動作を中心として説明する。図４のメモリセルブロックＣＢＬＫ１は、説明の便宜のために、複数本のローカルビットラインのうち４個のローカルビットラインＢＬ１〜ＢＬ４が対応するグローバルビットラインＧＢＬ１に連結される構造を例示している。
【００２７】
図３の従来の相変化メモリ装置３００とは違って、図４の本発明の実施形態による相変化メモリ装置４００のビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４は、メモリセルブロックＣＢＬＫ１の上端及び下端に配置される。そして、対応するビットラインＢＬ１〜ＢＬ４をメモリセルブロックＣＢＬＫ１の上端及び下端でグローバルビットラインＧＢＬ１に交互に連結させる。すなわち、隣接したビットラインＢＬ１〜ＢＬ４をグローバルビットラインＧＢＬ１に連結させるビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４がメモリセルブロックＣＢＬＫ１の上端及び下端に交互に配置されることによって、メモリセル(図示せず）のサイズが小さくなってもビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４のレイアウトが可能となる。
【００２８】
隣接したローカルビットラインＢＬ１〜ＢＬ４をグローバルビットラインＧＢＬ１に連結するビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４がメモリセルブロックＣＢＬＫ１の上端及び下端に交互に配置されるので、隣接したローカルビットラインＢＬ１〜ＢＬ４を通じて流れる電流の方向が互いに反対となる。
【００２９】
ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４は、選択信号Ｙ１〜Ｙ４に応答してグローバルビットラインＧＢＬ１とローカルビットラインＢＬ１〜ＢＬ４とを連結または遮断するＭＯＳトランジスタである。さらに詳細に説明すれば、ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４は、第１端が対応するローカルビットラインＢＬ１〜ＢＬ４に連結され、選択信号Ｙ１〜Ｙ４がゲートに印加され、第２端がグローバルビットラインＧＢＬ１に連結されるＮＭＯＳトランジスタである。
【００３０】
選択信号Ｙ１〜Ｙｎは、ローカルビットラインＢＬ１〜ＢＬｎを選択するために入力されるアドレスをデコーディングして得られる信号である。
【００３１】
半導体メモリ装置４００は、ローカルビットラインＢＬ１〜ＢＬｎの電圧を放電させる放電回路ＢＬＤ１〜ＢＬＤｎをさらに備えうる。放電回路ＢＬＤ１〜ＢＬＤｎは、メモリセルブロックＣＢＬＫ１の上端及び下端でローカルビットラインＢＬ１〜ＢＬｎに交互に連結される。
【００３２】
すなわち、放電回路ＢＬＤ１〜ＢＬＤ４は、メモリセルブロックＣＢＬＫ１の上端及び下端のうちビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４が対応するローカルビットラインＢＬ１〜ＢＬ４に連結される位置に共に配置される。
【００３３】
すなわち、ビットラインＢＬ１に連結されたビットライン選択回路ＹＳＥＬ１がメモリセルブロックＣＢＬＫ１の下端のビットライン選択ブロックＹＰＡＳＳ１Ａに配置されるので、ビットラインＢＬ１に連結される放電回路ＢＬＤ１もメモリセルブロックＣＢＬＫ１の下端の放電ブロックＹＤＣＵ１Ａに配置される。一方、ビットラインＢＬ２に連結されたビットライン選択回路ＹＳＥＬ２がメモリセルブロックＣＢＬＫ１の上端のビットライン選択ブロックＹＰＡＳＳ１Ｂに配置されるので、ビットラインＢＬ２に連結される放電回路ＢＬＤ２もメモリセルブロックＣＢＬＫ１の上端の放電ブロックＹＤＣＵ１Ｂに配置される。
【００３４】
また、ビットラインＢＬ３に連結されたビットライン選択回路ＹＳＥＬ３がメモリセルブロックＣＢＬＫ１の下端のビットライン選択ブロックＹＰＡＳＳ１Ａに配置されるので、ビットラインＢＬ３に連結される放電回路ＢＬＤ３もメモリセルブロックＣＢＬＫ１の下端の放電ブロックＹＤＣＵ１Ａに配置される。
【００３５】
このような方法で、放電回路ＢＬＤ１〜ＢＬＤ４のそれぞれは、対応するビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４が対応するローカルビットラインＢＬ１〜ＢＬ４に連結される地点に連結される。
【００３６】
放電回路ＢＬＤ１〜ＢＬＤ４は、選択信号Ｙ１〜Ｙ４を反転させた反転選択信号Ｙ１ｂ〜Ｙ４ｂに応答してローカルビットラインＢＬ１〜ＢＬ４の電圧を放電させるＭＯＳトランジスタである。
【００３７】
さらに詳細に説明すれば、放電回路ＢＬＤ１〜ＢＬＤ４は、第１端が対応するローカルビットラインＢＬ１〜ＢＬ４に連結され、ゲートに反転選択信号Ｙ１ｂ〜Ｙ４ｂがそれぞれ印加され、第２端が接地電圧ＶＳＳに連結されるＮＭＯＳトランジスタである。例えば、ビットラインＢＬ１が選択される場合、ビットライン選択回路ＹＳＥＬ１は、ハイレベルの選択信号Ｙ１に応答してターンオンされ、グローバルビットラインＧＢＬ１とローカルビットラインＢＬ１とが連結される。この時、反転選択信号Ｙ１ｂは、ローレベルであるので、放電回路ＢＬＤ１はターンオフされる。
【００３８】
ビットラインＢＬ１が選択されない場合、ビットライン選択回路ＹＳＥＬ１は、ローレベルの選択信号Ｙ１に応答してターンオフされ、グローバルビットラインＧＢＬ１とローカルビットラインＢＬ１とが分離される。それにより、反転選択信号Ｙ１ｂは、ハイレベルであるので、放電回路ＢＬＤ１がターンオンされ、ビットラインＢＬ１の電圧レベルが放電回路ＢＬＤ１によって接地電圧レベルとなる。ここで、ビットラインＢＬ１〜ＢＬ４が接地電圧ＶＳＳレベルに放電されることは、一つの実施形態に過ぎず、本発明の技術的思想がこれに限定されるものではない。また、選択信号Ｙ１〜Ｙ４のレベルによる相変化メモリ装置４００の動作は、前述したものに限定されるものではなく、回路構成によって変化しうるということを当業者ならば理解できるであろう。
【００３９】
図４に開示された本発明の実施形態による相変化メモリ装置４００は、メモリセルのサイズが小さくなり、集積度が向上しても、ビットライン選択回路及び放電回路を容易に配置することが可能となる。
【００４０】
図５は、本発明の他の実施形態による相変化メモリ装置のコア構造を示す図面である。
【００４１】
図５を参照すれば、本発明の他の実施形態による相変化メモリ装置５００は、ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４の構造が図４のビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４の構造と異なる点を除いては、残り回路の構造は同様である。したがって、ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４の構造について説明する。
【００４２】
図４では、ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４は、ＮＭＯＳトランジスタであるが、図５では、ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４は、反転選択信号Ｙ１ｂ〜Ｙ４ｂに応答してグローバルビットラインＧＢＬ１とローカルビットラインＢＬ１〜ＢＬ４とを連結または遮断するＰＭＯＳトランジスタである。ビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４は、図４の構成とは反対に、反転選択信号Ｙ１ｂ〜Ｙ４ｂをゲートで受信して動作する。トランジスタの構造が図４と異なるが、ゲートに印加される信号のレベルも図４と反対であるため、動作原理は、図４及び図５のビットライン選択回路ＹＳＥＬ１〜ＹＳＥＬ４が同様である。
【００４３】
すなわち、ビットラインＢＬ１が選択される場合、選択信号Ｙ１がハイレベルに発生すれば、反転選択信号Ｙ１ｂはローレベルであるので、ＰＭＯＳトランジスタのビットライン選択回路ＹＳＥＬ１は、反転選択信号Ｙ１ｂに応答してターンオンされ、グローバルビットラインＧＢＬ１とローカルビットラインＢＬ１とが連結される。この時、反転選択信号Ｙ１ｂはローレベルであるので、放電回路ＢＬＤ１は、ターンオフされる。ビットラインＢＬ１が選択されない場合、選択信号Ｙ１がローレベルに発生すれば、反転選択信号Ｙ１ｂはハイレベルであるので、ＰＭＯＳトランジスタのビットライン選択回路ＹＳＥＬ１は、ハイレベルの反転選択信号Ｙ１ｂに応答してターンオフされ、グローバルビットラインＧＢＬ１とローカルビットラインＢＬ１とは分離される。
【００４４】
それにより、反転選択信号Ｙ１ｂはハイレベルであるので、放電回路ＢＬＤ１がターンオンされ、ビットラインＢＬ１の電圧レベルが放電回路ＢＬＤ１によって接地電圧ＶＳＳレベルとなる。図５の相変化メモリ装置５００は、図４の構成と違ってビットライン選択回路ＹＳＥＬと放電回路ＢＬＤを制御するに当って、一つの信号、すなわち反転選択信号Ｙ１ｂ〜Ｙ４ｂのみを利用するので、図４の相変化メモリ装置４００に比べて制御が簡単である。
【００４５】
また、本発明の実施形態では、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、及びテルル(Ｔｅ)を含んで構成される相変化物質を備える相変化メモリについて説明しているが、本発明が、印加される電流または電圧によって状態が変化するいかなる適当な物質を使って構成されたメモリ装置にも適用されうるということは、当業者ならば理解できるであろう。
【００４６】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決定されねばならない。
【産業上の利用可能性】
【００４７】
本発明は、半導体メモリ装置の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００４８】
【図１Ａ】結晶状態による相変化メモリセルを示す図面である。
【図１Ｂ】非晶質状態による相変化メモリセルを示す図面である。
【図２】図１Ａ及び図１Ｂの相変化メモリセルの等価回路図である。
【図３】相変化メモリ装置のコア構造を示す図面である。
【図４】本発明の実施形態による相変化メモリ装置のコア構造を示す図面である。
【図５】本発明の他の実施形態による相変化メモリ装置のコア構造を示す図面である。
【符号の説明】
【００４９】
４００  相変化メモリ装置
ＢＬ１〜ＢＬｎ  ローカルビットライン
ＢＬＤ１〜ＢＬＤｎ  放電回路
ＣＢＬＫ  メモリセルブロック
ＧＢＬ１〜ＧＢＬｎ  グローバルビットライン
ＷＤＵ  ワードライン駆動ブロック
Ｙ１〜Ｙｎ  選択信号
Ｙ１ｂ〜Ｙｎｂ  反転選択信号
ＹＤＣＵ  放電ブロック
ＹＰＡＳＳ  ビットライン選択ブロック
ＹＳＥＬ１〜ＹＳＥＬ４  ビットライン選択回路
ＶＳＳ  接地電圧
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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