(57)【要約】【課題】比較的少ない数のマスキング工程で製造される、プロセス制御性及び降伏電圧の安定性を改善したＤＭＯＳトランジスタと、その製造方法を提供する。【解決手段】トレンチ型ＤＭＯＳトランジスタを７つのマスキング工程を用いて製造するが、その工程の１つで、Ｐ＋型の深い本体領域が画定され、ＬＯＣＯＳ工程によりマスクを形成されたトランジスタのアクティブ領域が形成される。別のマスキング工程により、トランジスタのアクティブ領域よりも厚い末端領域の絶縁酸化層が画定され、これによって製造工程での基板の汚染を低減し、プロセス制御性を改善することが出来る。更に末端領域の厚いフィールド酸化層によって電界分布が改善され、電子なだれ降伏電圧がより安定した予想可能なものとなる。【選択図】図３
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【特許請求の範囲】
【請求項１】
主要な表面領域を有し第１導電型である半導体基板を用意する過程と、
前記主要な表面領域上にパターンをなすマスク層を形成する過程と、
前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、トランジスタの深い本体領域を形成する過程と、
前記マスク層によって露出された前記主要な表面領域の一部分であって、前記トランジスタの末端領域部分を含む、該領域上に酸化層を成長させる過程と、
前記基板上に複数の溝を形成する過程と、
前記溝の内部及び前記酸化層の少なくとも一部の上に電気伝導材料の層を形成する過程であって、前記溝の内部の前記電気伝導材料の層の部分がトランジスタのゲートとなる、該過程と、
前記基板上に前記第２導電型のドーピングを施された第１領域を、前記主要な平面のマスクされていない部分から前記基板に至るまで延在する形で形成する過程と、
前記基板上に前記第１導電型のドーピングを施された第２領域を、前記主要な平面のマスクされていない部分から前記基板に至るまで延在する形で形成する過程であって、前記第１及び第２のドーピングを施された領域がそれぞれ前記トランジスタの本体部分及びソース領域となる、該過程と、
前記主要な表面及び前記電気伝導材料層の上層をなす、パターンを形成した絶縁体層を形成する過程と、
前記主要な表面の上層をなし、前記パターンを形成する絶縁層の上に設けられた、前記深い本体部分、本体、及びソース領域、及び前記ゲート電極と接続するパターンをなす相互の接続層を形成する過程とを有することを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記電気伝導材料の層を形成する過程が、前記トランジスタの前記末端領域上の前記電気伝導材料層の部分を形成する過程と、
前記末端領域の電気伝導材料層の部分と、前記第２導電型のドーピングを施された半導体領域の少なくとも１つとを電気的に接続をなす過程とを有することを特徴とする請求項１に記載の方法。
【請求項３】
主要な表面領域を有し第１導電型である半導体基板を用意する過程と、
前記主要な表面領域上にパターンをなすマスク層を形成する過程と、
前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、トランジスタの深い本体領域を形成する過程と、
前記パターンをなすマスク層で露出された前記主要な表面部分の下層をなす前記基板の部分の上の、前記トランジスタの、第２導電型のドーピングを施された深い本体領域を形成する過程と、
前記主要な表面の前記パターンをなすマスク層で露出された部分であって、前記トランジスタの末端領域を含む部分上に局部的に酸化層を成長させる過程と、
前記パターンをなすマスク層を除去して、前記主要な表面部分の残りの部分を露出する過程と、
前記主要な表面領域の前記露出された残りの部分の下層をなす前記基板の部分に於いて、ドーピングをなされた本体領域、ドーピングを施されたソース領域、及び前記トランジスタのゲート領域を形成する過程とを有することを特徴とする電界効果トランジスタの製造方法。
【請求項４】
第１導電型を有し、主要な表面領域を有する半導体基板と、
第２導電型を有する隔てられて設けられた複数のドーピングをなされた半導体領域であって、前記主要な表面領域から前記基板の内部に至るまで延在し、前記トランジスタの深い本体領域である、該半導体領域と、
前記主要な表面領域から前記基板の内部まで延在し、電気伝導材料によって満たされた複数の溝と、
少なくとも幾つかの溝と隣接する前記主要な表面領域から前記基板の内部にまで延在し、それぞれ前記トランジスタのソース領域及び本体領域をなす前記第１及び第２導電型のドーピングを施された領域と、
前記トランジスタの末端領域を含む前記主要な表面領域の部分の上に形成されたフィールド酸化層とを有することを特徴とする電界効果トランジスタ。
【請求項５】
前記末端領域に於いて前記フィールド酸化層の上層をなす導電性層であって、前記導電性層は、前記末端領域に於いて前記基板の内部に延在する前記第２導電型のドーピングを施された半導体領域の１つに電気的に接続されている、該導電性層をさらに有することを特徴とする請求項４に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば７つのマスキング工程のような、比較的少ない工程で製造される、細長い溝（trench）と浅い拡散領域を有し、厚い誘電体層を末端領域に形成したトレンチ型ＤＭＯＳトランジスタとその製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタはＭＯＳＦＥＴの１つの形式として知られ、トランジスタ領域の形成に拡散が用いられ、典型的な応用分野にパワートランジスタとしての使用が上げられる。このようなデバイスは、自動車の電気系統、電源、電源制御装置といった幅広い応用範囲を有する。
【０００３】
何年にも亘って、パワーＭＯＳＦＥＴ装置の製造のためにさまざまな異なった工程が用いられてきたが、深い拡散工程は一般的に使用されるものである。基板に溝を有するトランジスタがよく知られているが、この溝は薄い酸化層に形成されたもので、そこに電気伝導性ポリシリコンを満たすことによってトランジスタゲート構造体を形成する。
【０００４】
従来技術に於いては、トレンチ型ＤＭＯＳトランジスタはその製造工程において、さまざまなトランジスタ領域、即ちアクティブトランジスタ領域が形成されたタブ、トランジスタの本体部分、トランジスタのソース領域、それぞれが分離拡散領域となる本体接合領域、フィールドプレート及びフィールドリングのような末端構造体などを画定するために、比較的多くの（例えば８か９の）マスキング工程を必要とするという欠点を有する。追加的なマスキング工程によって、トランジスタの酸化層及びポリシリコン部分が形成される。各追加的なマスキング工程ではマスクの整合をとる必要があるが、これは歩留まりを低減させる整合エラーが発生する可能性があるということでもある。更に、温度変化のサイクルを含む数多くの工程によって注入されたイオンの一部が必要以上に拡散してしまう傾向があり、これによっていろいろな拡散領域の横向きの広がり及び／若しくは深さが変えられてしまうことになる。
【０００５】
従って、比較的少ないマスキング工程からなるトランジスタ製造工程が必要とされている。
【０００６】
また、本発明に於いて参照すべき、１９９４年５月３１日に付与されたSze Hon Kwan他を発明者とする「Trenched DMOS Transistor Fabrication Using Six Masks」という表題の米国特許第５，３１６，９５９号（特許文献１）におけるトランジスタの製造工程によれば、そのトランジスタの構造が、そのアクティブ（ゲート）領域に於ける酸化（誘電体）層の厚みと末端部分の厚みとが同じものとなる。この発明のトランジスタに於いても、パッシベーション（不活性）層及び浮遊ゲートからの充電効果によって降伏電圧の不安定性が生ずるという欠点が、いくらかみられる。
【特許文献１】米国特許第５，３１６，９５９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、比較的少ない数のマスキング工程で製造される、プロセス制御性及び降伏電圧の安定性を改善したトランジスタと、その製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に基づくトレンチ型ＤＭＯＳトランジスタは、比較的浅いトランジスタアクティブ領域を有するようなその実施例の１つに於いては、比較的細長く浅い溝を有する。厚いフィールド酸化層を成長させる前に、トランジスタの末端領域の基板の主要な表面を露出させる形の追加的なマスキング工程を実施することによって、フィールド酸化誘電体層が末端領域に形成されるが、これはトランジスタのアクティブ部分に於けるゲート酸化層よりも比較的厚い物である。末端領域に厚いフィールド酸化層を設けることによって電界分布が改善され、電子なだれ降伏は末端領域よりもセル（アクティブ）領域に於いて発生しやすくなるので、降伏電圧の挙動はより安定し、予想しやすい物となる。更にこの厚い酸化層によって、プロセス制御性も改善される。また、末端領域の厚い酸化層によって、下層をなす基板が、上層からのドーパント若しくはイオンにより汚染されるのも防止することができ、また、末端領域に於ける漏れ電流の問題も低減することができる。
【０００９】
実施例の１つに於いては、末端領域に於ける厚いフィールド酸化層に加えて、フィールドプレート（field plate）も設けられるが、これはトランジスタアクティブ領域のソース領域への金属配線によって、ガードリング（guard ring）との電気的接続をなされている。
【発明を実施するための最良の形態】
【００１０】
本発明の理解のため、以下の米国特許及び米国特許出願を参照されたい。第１に参照すべきは、Hamza Yilmaz他による「Low On-Resistance Power MOS Technology」という表題の米国特許第５，３０４，８３１号であって、これは５つのマスキング工程を用いたＤＭＯＳトランジスタの製造方法に関するものである。第２に参照すべきは、Izak bencuyaによる「Field Effect Transister Having Edge Termination Utilizing Trench Technology」という表題の１９９３年７月２３日に出願された米国特許出願第０７／９１８，９９６号である。
【００１１】
以下、本発明に基づく７つのマスキング工程を有する製造工程について説明する。但し、以下の説明で参照されるべき図面に示された７つのマスキング工程は、図面に示されたものに限られるものでなく、本発明に基づく他のさまざまなマスキング工程からなる製造工程が実現可能であることは理解されよう。
【００１２】
図１に於いて、本発明に基づくＮ−チャネル工程は、従来と同じＮ＋ドーピングをなされたシリコン基板（図示せず）上に形成された、例えば０．２０〜２．０Ω−ｃｍの抵抗率を有するＮ−ドーピングをなされたエピタキシャル層１００を使用しており、この層１００は例えば０．００１〜０．０１０Ω−ｃｍの抵抗率を有し、５〜１５μｍの厚みを持つ物でも良い。ここで、基板の厚みは約５００μｍである。二酸化シリコンの薄い層１０２はエピタキシャル層１００の主要な表面上に於いて３００〜５００Åの厚みに熱成長させられ、その上に１００〜２０００Åの厚みを有する窒化シリコンのマスク層１０４が形成される。マスク層１０４は、従来のようにパターンに形成されエッチングされる。その後、窒化硼素プロセスを用いることによって、若しくは３０〜６０ＫｅＶのエネルギーで２×１０１３〜１×１０１６／ｃｍ２ドーズの硼素をマスク層１０４を通して注入することによって硼素が付着させられ、Ｐ＋型の深い本体領域１０６、１０８を形成するが、これは約２〜３μｍの深さを有し、主要な領域に於ける濃度が１×１０１６〜２×１０１９／ｃｍ３であって、Ｐ＋型フィールドリング（末端構造体）１１０、１１２、１１４に似たものである。
【００１３】
次に図２に於いて、マスク層１０４による、末端領域１１６でパターンをなす追加的なマスクが形成され、そこでは薄いゲート酸化層１０２が比較的露出された形となっている。この追加的なマスキング工程は、前記の米国特許第５，３１６，９５９号に於いて開示された方法を改善するものである。
【００１４】
図３に示す５０００〜８０００Åの厚みを有するシリコンの局部酸化層（ＬＯＣＯＳ層）１１８が、窒化マスク層１０４を除去してアクティブトランジスタセル及び装置の末端部分を画定した後、厚いフィールド酸化層に成長させるべく設けられる。（図１から図１１に於いて装置の末端領域とは図の右側の領域を指し、トランジスタの中心的なアクティブセル部分とは図の左側部分を指す。また、工程は概略図によって示されており、図面は一定の尺度には従っていない。）
【００１５】
図３に於いて示すように、厚いフィールド酸化層１１８は末端領域１１６上に延在している。
【００１６】
次に図４に於いて、ＬＰＯ（低温酸化）第２マスク層（図示せず）は従来のようにパターンをなす形で設けられ、溝１２０、１２２、１２４、１２６はそれぞれ深さ１．５〜３μｍ、幅１〜２μｍのサイズに、非等方反応性イオンによるドライエッチングによって形成される。溝１２０、１２２、１２４はゲート電極溝として設けられ、溝１２４、１２６は、フィールドリングを、隣接する構造体から分離する役割を果たす。溝の壁及び角部分を等方性のプラズマによる「円孔（round hole）」エッチングによって滑らかにし、かつ犠牲となる酸化層を成長させてその後その酸化層を除去した後、ゲート酸化層１３０は、従来のように溝１２０〜１２６の側壁部に於いて１００〜１０００Åの厚みに成長させられる。
【００１７】
次に図５に於いて、少なくとも各溝の大きさと同じ厚み及び幅を有するポリシリコン層１３２を設けることによって各溝をプレナーにする。この比較的厚いポリシリコン層１３２は部分的に（マスクなしで）ドライエッチングされ、０．５μｍの厚みにされる。フォトレジストマスク（図示せず）により主要な表面の領域を保護することによって、基盤の裏面のポリシリコン層及び酸化層は化学的ウエットエッチングによって除去される。残ったポリシリコン１３２は次にドーピングをなされて、導電率が２Ω／面積より小さいものにされる。次にポリシリコン１３２によるマスク層の形成と、第２ポリシリコンの「デフレッカブル（defreckable）」エッチングが行われ、次の工程のための窓を設けた図５のような構造が形成される。ＬＯＣＯＳ酸化工程を用いて酸化工程に於ける高さを低くすることによって、従来技術のポリストリンガー（poly stringer）の問題は起こらなくなる。
【００１８】
図６に示すように、被覆硼素のＰ−イオンを本体へ約６０ＫｅＶのエネルギーで２×１０１３〜５×１０１３／ｃｍ２ドーズ注入し、拡散させて、表面濃度が最終的に約２×１０１７／ｃｍ３となるようにすることによって、本体領域１３４、１３６、１３８が形成される。
【００１９】
次に被覆Ｎ＋砒素ソースを６０〜１２０ＫｅＶのエネルギーで、１×１０１５〜１×１０１６／ｃｍ２ドーズ注入し、拡散させて、最終的な表面濃度を５×１０１９／ｃｍ３として、図７のようにＮ＋型ソース領域１４０、１４２を形成する。Ｎ＋型ソース領域１４０、１４２の深さは約０．５μｍである。
【００２０】
そして、図８に示すように、蛍光硼珪酸ガラス（ＢＰＳＧ）１４６の層を、従来のように構造体全体の上に約１．３５μｍの厚みで設ける。次に、図９のように、ＢＰＳＧ層１４６は、パターンをなす形でマスクされて、トランジスタ構造体に電極接触開口部１５０、１５２、１５４、１５６が設けられる。また、ＢＰＳＧ層１４６の末端領域に設けられた開口部１５８はこの工程に於いて形成される。そしてＢＰＳＧ層１４６は、従来のようにその角の部分を滑らかにするべくリフロー（reflow）される。
【００２１】
次に、図１０のように、金属層１６０（例えばアルミニウム若しくはアルミニウム＋１％のシリコン）が、スパッタリング（sputtering）の後、従来のパターンをなすマスク層を用いたエッチングのような手段を用いることによって、構造体全体の上に形成される。
【００２２】
次に、図１１のように、ＰＳＧまたはプラズマ窒化層のような不活性化層１６２がマスキングによって形成され、ゲート及びソース領域の接続をなす結合パッド開口部（図示せず）がその層を貫通する形て設けられる。
【００２３】
前記の米国特許第５，３１６，９５９号に開示された構造とは対照的に、ここでは、厚いフィールド酸化層１１８が、図１１の右側の末端領域の端部に至るまで延在し、上記のような利点をもたらしている。また、ここではＰ＋ドーピングを成された領域１１４が上層をなす金属接合部１６０ｃによって接続されている。最終的な末端領域の構造は、接合部１６０ｃによってポリシリコンプレート１３２ｂとの電気的接続をなされ、トランジスタソース領域との接続もなされたＰ＋ガードリング１１４となる。
【００２４】
ポリシリコンフィールドプレート１３２ｂによって、末端領域に於けるＰ＋／Ｎ接合部の近傍に於ける電界分布を良い形のものとすることによって、末端領域の降伏電圧が改善される。
【００２５】
後述するように、図１から図１０に示す本発明の製造工程の実施例の１つに於いては、７つのマスキング工程が利用される。この７つのマスキング工程とは以下ようなものである。
【００２６】
（１）図１のように層１０２に設けられた開口部を通してＰ＋領域がドーピングされる、本体部分の深いＰ＋マスキング工程。
【００２７】
（２）マスク層１０４に追加的な開口部が設けられて、図２のように末端領域１１６上にＬＯＣＯＳ酸化層１１８が成長させられる、末端領域でのパターンをなす形のマスキング工程。
【００２８】
（３）フォトレジスト層によってパターンを形成し、図４のように溝１２０〜１２６を画定する溝のマスキング工程。
【００２９】
（４）フォトレジスト層を防護のために利用して、図５に示すようにポリシリコン層１３２の部分を画定するポリシリコンマスキング工程。
【００３０】
（５）ＢＰＳＧ層１４６の一部を除去して、図９のようにＰ＋型領域との接続部分及び溝１２４に於けるドーピングされたポリシリコンとの接合部分を形成する、接合開口部マスキング工程。
【００３１】
（６）金属層１６０の一部を除去して、金属ソース電極１６０ａ、金属ゲート突起部分１６０ｂ、及びガードリング接合部１６０ｃを図１０のように設ける金属マスキング工程。
【００３２】
（７）不活性化層１６２の一部を除去してゲート結合パッド及びソース結合パッドを露出する、従来のようなパッドマスキング工程。
【００３３】
上記の工程は、図示したようにＮ−チャネルバーチカルＤＭＯＳトランジスタ装置の製造方法であることは理解されよう。様々な半導体領域のドーピングの型を反対にすることによって、Ｐ−チャネルバーチカルＤＭＯＳトランジスタ構造も形成することが出来る。
【００３４】
図１１の構造を参照すると、フィールドリング１１２、１１４は絶縁溝１２６によって隔てられ、フィールドリングが互いに近接し且つ隔てられた形で配置され、チップの表面領域が保存されることになる。溝１２６はドーピングされたポリシリコンによって満たされる。溝１２４もポリシリコンによって満たされ、ゲート突起電極に電気的に接続されており、ゲート突起電極は（図１０のプレーンの外側部分に於いて）溝１２０、１２２を満たすドーピングされたポリシリコンに接続されている。ドレイン電極は従来のように基盤の裏面（図示せず）上に形成される。
【００３５】
溝１２２のすぐ右隣にある領域はアクティブ（ソースもしくは本体）領域を持たず、末端部分に隣接したダミーセルとして設けられているが、このダミーセルは実施例によっては無くてもよい。また、上記の工程は、上記とは異なる、末端領域を有するトランジスタに適用することも出来る。
【００３６】
本発明の、上記の、或いは図面に示した実施態様は、これに限られるものでなく、明細書の内容及び特許請求の範囲を逸脱することなく様々な改変をなし得ることは当業者には容易に理解されよう。
【図面の簡単な説明】
【００３７】
【図１】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図２】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図３】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図４】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図５】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図６】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図７】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図８】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図９】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図１０】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図１１】本発明に基づくトランジスタを形成する各工程シーケンスの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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