(57)【要約】【課題】  情報の書き込み特性、及び、情報の保持特性に優れたトランジスタ、及び、同トランジスタの製造方法、及び、不揮発性記憶素子、及び、同記不揮発性記憶素子を備えた半導体装置を提供すること。【解決手段】  半導体装置に設けるトランジスタを製造する際に、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における第１酸化膜の膜厚を増大させて形成した。【選択図】図７
2007042988.tif 000002
【特許請求の範囲】
【請求項１】
第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、前記窒化膜に電荷を蓄積可能なトランジスタの製造方法において、
前記第１酸化膜と、前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを半導体基板上に積層する工程と、
前記半導体基板の表面に前記第１酸化膜を残して、前記ゲートとなる部分以外の前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを除去する工程と、
前記半導体基板の表面に残した前記第１酸化膜を熱酸化処理することにより、前記ゲートの周縁部近傍における前記第１酸化膜の膜厚を増大させる工程とを有することを特徴とするトランジスタの製造方法。
【請求項２】
前記熱酸化処理により、前記ゲートの周縁部内側における前記第１酸化膜をバーズビーク形状に隆起させることを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項３】
第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、前記窒化膜に電荷を蓄積可能なトランジスタにおいて、
前記ゲート絶縁膜を構成する第１酸化膜は、前記第１酸化膜と、前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを半導体基板上に積層した後、前記ゲートとなる部分以外の前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを除去することによって前記半導体基板の表面に残った前記第１酸化膜を熱酸化処理することにより、前記ゲートの周縁部近傍における膜厚を増大させて形成したことを特徴とするトランジスタ。
【請求項４】
第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、前記窒化膜への電荷の蓄積により情報の書き込みを行うと共に、前記窒化膜に蓄積させた前記電荷を消去することにより前記情報を消去可能な不揮発性記憶素子において、
前記ゲート絶縁膜を構成する第１酸化膜は、前記第１酸化膜と、前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを半導体基板上に積層した後、前記ゲートとなる部分以外の前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを除去することによって前記半導体基板の表面に残った前記第１酸化膜を熱酸化処理することにより、前記ゲートの周縁部近傍における膜厚を増大させて形成したことを特徴とする不揮発性記憶素子。
【請求項５】
第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、前記窒化膜への電荷の蓄積により情報の書き込みを行うと共に、前記窒化膜に蓄積させた前記電荷を消去することにより前記情報を消去可能な不揮発性記憶素子を備えた半導体装置において、
前記ゲートを構成する第１酸化膜は、前記第１酸化膜と、前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを半導体基板上に積層した後、前記ゲートとなる部分以外の前記窒化膜と、前記第２酸化膜と、前記ゲート電極膜とを除去することによって前記半導体基板の表面に残った前記第１酸化膜を熱酸化処理することにより、前記ゲートの周縁部近傍における膜厚を増大させて形成したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ、及び、同トランジスタの製造方法、及び、不揮発性記憶素子、及び、同記不揮発性記憶素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、複数の不揮発性記憶素子をマトリクス状に配置した不揮発性記憶装置が知られている。
【０００３】
この不揮発性記憶装置は、マトリクス状に配置された複数の不揮発性記憶素子のうち、同一列に配置されている不揮発性記憶素子の各ソース同士をソース線により接続すると共に、各ドレイン同士をビット線により接続し、同一行に配置されている不揮発性記憶素子の各ゲート同士をワード線により接続した構造をしている。
【０００４】
この不揮発性記憶素子は、半導体基板上に第１酸化膜、窒化膜、第２酸化膜を積層して構成したゲート絶縁膜を有するトランジスタにより構成していた。
【０００５】
このように構成した不揮発性記憶装置では、選択した不揮発性記憶素子に情報を書き込む場合に、その不揮発性記憶素子に接続しているソース線に０Ｖの電圧を、ビット線に５Ｖの電圧を印加した状態で、その不揮発性記憶素子に接続しているワード線に５Ｖの電圧を印加して、不揮発性記憶素子の窒化膜内に所定の電荷を蓄積させることにより情報を書き込むようにしていた。
【０００６】
そして、このようにして書き込んだ情報を消去する場合には、その不揮発性記憶素子に接続しているソース線に０Ｖの電圧を、ビット線に５Ｖの電圧を印加した状態で、その不揮発性記憶素子のワード線に−５Ｖの電圧を印加することにより、不揮発性記憶素子のドレインに発生するホットホールにより、窒化膜内に蓄積していた電荷を相殺して消去することによって、情報を消去していた。
【０００７】
ところが、この不揮発性記憶装置では、選択した不揮発性記憶素子に対して、情報の書き込み、又は、情報の消去を行う場合に、その不揮発性記憶素子が接続されているものと同一のビット線に接続されている他の不揮発性記憶素子のドレインにも５Ｖの電圧が印加される。
【０００８】
そのため、この選択されていない不揮発性記憶素子に情報が書き込まれている状態であると、その不揮発性記憶素子は、ドレインに印加された電圧と、ゲート電圧との電位差に起因してドレインにホットホールが生じてしまい、このホットホールと窒化膜内の電荷とが相殺して、消去すべきではない情報が誤消去されるといった問題があった。
【０００９】
このような問題を解消するために、近年、不揮発性記憶素子を製造する際に、半導体基板上に第１酸化膜と、窒化膜と、第２酸化膜と、金属シリサイド膜とを形成した後、ゲートとなる部分以外の第１酸化膜と、窒化膜と、第２酸化膜と、金属シリサイド膜をエッチングにより除去して半導体基板の表面を露出させ、その後、酸化処理を施すことにより、ゲートのドレイン側端部を丸く形成することによって、ゲート電極のドレイン端部に電界が集中することを防止して、窒化膜に蓄積した電荷が誤消去されにくくした不揮発性記憶素子が考案されている（たとえば、特許文献１参照。）。
【特許文献１】特開平１０−１４４８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、上記従来の不揮発性記憶装置は、ゲートのドレイン側端部における第１酸化膜の膜厚をチャネル上面における第１酸化膜の膜厚よりも厚く形成するための酸化処理を行う前工程において、ゲートとなる部分以外の第１酸化膜と、窒化膜と、第２酸化膜と、金属膜とを全て除去していたため、情報を記憶させる際の記憶特性が劣化するおそれがあった。
【００１１】
すなわち、この不揮発性記憶素子は、ゲートを形成する際に、半導体基板の表面が完全に露出するまで、第１酸化膜をエッチングしていたため、このエッチングにより半導体基板表面近傍の結晶構造が崩れ、半導体基板表面のエネルギー順位が変化するおそれがあった。
【００１２】
このように、半導体基板表面のエネルギー順位が変化してしまうと、情報を書き込むために不揮発性記憶素子のゲートに所定電圧を印加しても、十分な電荷が窒化膜内に蓄積されず、情報を正確に書き込むことができないおそれがあった。
【課題を解決するための手段】
【００１３】
そこで、請求項１に記載の本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜に電荷を蓄積可能なトランジスタの製造方法において、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層する工程と、半導体基板の表面に第１酸化膜を残して、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去する工程と、半導体基板の表面に残した第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における第１酸化膜の膜厚を増大させる工程とを有することとした。
【００１４】
また、請求項２に係る本発明では、請求項１に記載のトランジスタの製造方法において、熱酸化処理により、ゲートの周縁部内側における第１酸化膜をバーズビーク形状に隆起させることとした。
【００１５】
また、請求項３に係る本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜に電荷を蓄積可能なトランジスタにおいて、ゲート絶縁膜を構成する第１酸化膜は、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成した。
【００１６】
また、請求項４に係る本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜への電荷の蓄積により情報の書き込みを行うと共に、窒化膜に蓄積させた電荷を消去することにより情報を消去可能な不揮発性記憶素子において、ゲート絶縁膜を構成する第１酸化膜は、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成した。
【００１７】
また、請求項５に係る本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜への電荷の蓄積により情報の書き込みを行うと共に、窒化膜に蓄積させた電荷を消去することにより情報を消去可能な不揮発性記憶素子を備えた半導体装置において、ゲートを構成する第１酸化膜は、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成した。
【発明の効果】
【００１８】
本発明によれば、以下に記載するような効果を奏する。
【００１９】
すなわち、請求項１に記載の本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜に電荷を蓄積可能なトランジスタの製造方法において、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層する工程と、半導体基板の表面に第１酸化膜を残して、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去する工程と、半導体基板の表面に残した第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における第１酸化膜の膜厚を増大させる工程とを有することとしたため、半導体基板の表面に第１酸化膜を残して、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去する際のエッチングによって半導体基板表面の結晶構造が崩れることがなく、トランジスタのゲートと当接する部分における半導体基板表面のエネルギー順位が変化することも、エネルギー順位にバラツキが生じることもないので、このトランジスタを不揮発性記憶素子として用いた場合に、ゲートに所定電圧を印加すると、窒化膜に十分な電荷を蓄積させることができ、情報を正確に書き込むことができるトランジスタを製造することができる。
【００２０】
また、請求項２に係る本発明では、請求項１に記載のトランジスタの製造方法において、熱酸化処理により、ゲートの周縁部内側における第１酸化膜をバーズビーク形状に隆起させることとしたため、ドレインに電圧を印加したときに発生するゲート電極方向の電界を弱めることができ、窒化膜に蓄積している電荷が第１酸化膜の電位障壁を越えることを防止できるので、このトランジスタを不揮発性記憶素子として用いた場合に、情報が誤消去されることを可及的に防止することができるトランジスタを製造することができる。
【００２１】
また、請求項３に係る本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜に電荷を蓄積可能なトランジスタにおいて、ゲート絶縁膜を構成する第１酸化膜は、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成したため、不揮発性記憶素子として、情報の書き込み特性、及び、情報の保持特性に優れたトランジスタを提供することができる。
【００２２】
また、請求項４に係る本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜への電荷の蓄積により情報の書き込みを行うと共に、窒化膜に蓄積させた電荷を消去することにより情報を消去可能な不揮発性記憶素子において、ゲート絶縁膜を構成する第１酸化膜は、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成したため、情報の書き込み特性、情報の保持特性を向上させた不揮発性記憶素子を提供することができる。
【００２３】
また、請求項５に係る本発明では、第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを有し、窒化膜への電荷の蓄積により情報の書き込みを行うと共に、窒化膜に蓄積させた電荷を消去することにより情報を消去可能な不揮発性記憶素子を備えた半導体装置において、ゲートを構成する第１酸化膜は、第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを半導体基板上に積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成しため、情報の書き込み特性、情報の保持特性を向上させた不揮発性記憶素子を提供することができ、しかも、低消費電力で動作し、動作速度の高い不揮発性記憶素子を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
本発明に係る半導体装置は、同一基板上に不揮発性記憶素子と、電界効果トランジスタとを混載して構成したものであり、低消費電力で動作し、動作速度の高い半導体装置である。
【００２５】
この半導体装置が有する不揮発性記憶素子は、半導体基板上に第１酸化膜と、窒化膜と、第２酸化膜とを積層して形成したゲート絶縁膜上に、金属シリサイド膜からなるゲート電極膜を形成したゲートを備えたトランジスタにより構成している。
【００２６】
このトランジスタは、ゲート絶縁膜を構成している窒化膜内に電荷を蓄積させることにより情報を書き込むことができ、この窒化膜に蓄積させた電荷を消去することにより、情報を消去することができるものである。
【００２７】
特に、このトランジスタのゲート絶縁膜を構成している第１酸化膜は、半導体基板上に第１酸化膜と、窒化膜と、第２酸化膜と、ゲート電極膜とを積層した後、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とを除去することによって半導体基板の表面に残った第１酸化膜を熱酸化処理することにより、ゲートの周縁部近傍における膜厚を増大させて形成している。
【００２８】
そのため、この第１酸化膜の膜厚を増大させる際には、熱酸化処理によって、窒化膜で覆われている部分の膜厚は増大せず、窒化膜で覆われていない部分の膜厚だけが増大することとなる。
【００２９】
このとき、ゲートの周縁部内側における第１酸化膜は、ゲート周辺における第１酸化膜の膜厚が増大するにつれてバーズビーク形状に隆起して窒化膜の端縁近傍を上方へ押し上げ、その結果、ゲートの端縁近傍における第１酸化膜の膜厚がゲートの中心部近傍における第１酸化膜（トランジスタのチャネル領域上面における第１酸化膜）の膜厚よりも厚く形成されることとなる。
【００３０】
このように、このトランジスタでは、ドレイン領域とゲートとの間に介在する部分の第１酸化膜を増大させているため、ドレインに電圧を印加したときに発生するゲート電極方向の電界を弱めることができ、窒化膜に蓄積している電荷が第１酸化膜の電位障壁を越えることを防止できるので、このトランジスタを不揮発性記憶素子として用いた場合に、情報が誤消去されることを可及的に防止することができ、情報保持特性を向上させることができる。
【００３１】
しかも、第１酸化膜の膜厚を増大させる熱酸化処理を行う前工程において、ゲートとなる部分以外の窒化膜と、第２酸化膜と、ゲート電極膜とをエッチングにより除去することによって、半導体基板上に第１酸化膜を残しているため、このときのエッチングによって半導体基板表面の結晶構造が崩れることがない。
【００３２】
そのため、このトランジスタは、ゲートと当接する部分における半導体基板表面のエネルギー順位が変化することも、エネルギー順位にバラツキが生じることもないので、このトランジスタを不揮発性記憶素子として用いた場合に、ゲートに所定電圧を印加すると、窒化膜に十分な電荷を蓄積させることができ、情報を正確に書き込むことができ、情報の書き込み特性を向上させることができる。
【００３３】
以下、本発明に係るトランジスタの製造方法の一実施形態について、図面を参照して具体的に説明する。
【００３４】
なお、以下の説明では、本発明に係るトランジスタを不揮発性記憶素子として用い、その不揮発性記憶素子を形成する半導体基板上に、電界効果トランジスタを同時形成することにより、同一半導体基板上に不揮発性記憶素子と電界効果トランジスタとを混載したＣＭＯＳ半導体装置の製造方法を例に挙げて説明する。
【００３５】
ここで、図１〜図１０は、本実施形態に係るＣＭＯＳ半導体装置の製造工程を示す模式断面図であり、これら図１〜図１０では、半導体基板１の中央から左側を不揮発性記憶素子形成領域とし、中央から右側を電界効果トランジスタ形成領域として説明を行う。
【００３６】
まず、図１に示すように、半導体基板１にパターニングを施し、この半導体基板１の表面における所定位置に酸化シリコンからなる素子分離領域２を形成する。
【００３７】
次に、不揮発性記憶素子形成領域における素子分離領域２の間から半導体基板１内部へＰ型の不純物を拡散させることによりＰ−ｗｅｌｌ（図示略）を形成すると共に、電界効果トランジスタ形成領域における素子分離領域２の間から半導体基板の内部へＮ型の不純物を拡散させることによりＮ−ｗｅｌｌ（図示略）を形成した後、熱酸化処理を行うことによって、半導体基板１及び素子分離領域２の表面に膜厚が５〜１０ｎｍの第１のシリコン酸化膜（以下、「第１酸化膜３」という。）を形成する。
【００３８】
次に、第１酸化膜３の表面に、ＣＶＤ（Chemical Vapor Deposition）により、膜厚が４〜１０ｎｍのシリコン窒化膜（以下、「窒化膜４」という。）を形成する。
【００３９】
次に、窒化膜４の表面に、ＣＶＤにより膜厚が５〜１０ｎｍの第２のシリコン酸化膜（以下、「第２酸化膜５」という。）を形成する。なお、ここで形成する第２酸化膜５は、窒化膜４を形成した後に熱酸化処理を施すことによって、窒化膜４の表面を酸化させることによっても形成することができる。
【００４０】
次に、不揮発性記憶素子形成領域の第２酸化膜５だけを被覆するようにパターニングしたレジストマスクを第１酸化膜３の表面に形成した後、ドライエッチングとウェットエッチングとを施すことによって、電界効果トランジスタ形成領域の第２酸化膜５と、窒化膜４と第１酸化膜３とを順次除去して半導体基板１の表面を露出させる。
【００４１】
次に、不揮発性記憶素子形成領域の第２酸化膜５の表面と、電界効果トランジスタ形成領域の素子分離領域２及び半導体基板１との表面に、ＣＶＤにより第３のシリコン酸化膜（以下、「第３酸化膜６」という。）を形成する。
【００４２】
次に、ＣＶＤにより、第３酸化膜６の表面に燐をドープしたポリシリコン膜７と、Ｗ（タングステン）シリサイド膜（以下、「金属シリサイド膜８」という。）を形成する。なお、これらポリシリコン膜７及び金属シリサイド膜８は、後に、不揮発性記憶素子及び電界効果トランジスタのゲート電極となるものである。
【００４３】
次に、図２に示すように、不揮発性記憶素子及び電界効果トランジスタのゲート電極となる部分の金属シリサイド膜８の表面だけを被覆するようにパターニングしたゲート電極形成用レジストマスク９を金属シリサイド膜８の表面に形成する。
【００４４】
次に、ゲート電極形成用レジストマスク９を用いてドライエッチングを行うことにより、ゲート電極となる部分以外のポリシリコン膜７及び金属シリサイド膜８を除去することにより、不揮発性記憶素子及び電界効果とトランジスタの各ゲート電極３０、３１を形成する。なお、各ゲート電極３０、３１を形成した後に、金属シリサイド膜８の表面に残ったゲート電極形成用レジストマスク９は、レジスアッシングにより除去する。
【００４５】
次に、図３に示すように、不揮発性記憶素子形成領域の上面全てを被覆するようにパターニングした電界効果トランジスタＬＤＤ（Lightly Doped Drain）形成用レジストマスク１０を形成する。
【００４６】
次に、電界効果トランジスタＬＤＤ形成用レジストマスク１０を用いて、電界効果トランジスタ形成領域におけるゲート電極３１と、両側の素子分離領域２との間から半導体基板１内部へＰ型イオン（ＰＭＯＳの場合）をインプラする（打ち込む）ことにより、半導体基板１の内部にＬＤＤ領域１２を形成する。
【００４７】
次に、図４に示すように、電界効果トランジスタＬＤＤ形成用レジストマスク１０を除去し、後に形成する不揮発性記憶素子及び電界効果トランジスタの各ソース領域と各ドレイン領域内の不純物を活性化するために行う熱処理から、この半導体装置を保護するために、第４のシリコン酸化膜（以下、「第４酸化膜１１」という。）をＣＶＤにより形成する。
【００４８】
次に、不揮発性記憶素子及び電界効果トランジスタの各ゲート３０、３１の側面にサイドウォールを形成するために、第４酸化膜１１の表面にサイドウォール用ポリシリコン膜１３をＣＶＤにより形成する。
【００４９】
次に、図５に示すように、異方性ドライエッチングによるエッチバックを行うことにより、不揮発性記憶素子及び電界効果トランジスタの各ゲート電極３０、３１の両側面部分以外のサイドウォール用ポリシリコン膜１３を除去してサイドウォール３２を形成する。
【００５０】
次に、不揮発性記憶素子形成領域におけるゲート電極３０の側面に形成されているサイドウォール３２と、両側の素子分離領域２との間から半導体基板１の内部へＮ型イオンのインプラを行うことにより、不揮発性記憶素子のソース領域１４とドレイン領域１５を形成する。
【００５１】
一方で、電界効果トランジスタ形成領域におけるゲート電極３１の側面に形成されているサイドウォール３２と、両側の素子分離領域２との間から半導体基板１の内部へＰ型イオンのインプラを行うことにより、電界効果トランジスタのソース領域１６とドレイン領域１７を形成する。
【００５２】
次に、図６に示すように、等方性エッチングにより全てのサイドウォール３２を除去した後、電界効果トランジスタ形成領域の表面全体を被覆するようにパターニングした、不揮発性規則素子ＬＤＤ形成用レジストマスク１８を、第４酸化膜１１の表面に形成する。
【００５３】
次に、不揮発性規則素子ＬＤＤ形成用レジストマスク１８を用いてドライエッチングを行うことにより、不揮発性記憶素子形成領域の第４酸化膜１１を除去する。
【００５４】
次に、不揮発性規則素子ＬＤＤ形成用レジストマスク１８を用いて、不揮発性記憶素子形成領域におけるゲートと両側の素子分離領域２との間からＮ型イオンのインプラを行うことにより、不揮発性記憶素子形成領域の半導体基板１の内部で、ソース領域１４とゲートとの間及び、ドレイン領域１５とゲートとの間に、不揮発性記憶素子用ＬＤＤ領域１９を形成する。
【００５５】
ここで、ゲートを形成するために、ゲートとなる部分以外の各膜を除去するが、特に、本実施形態に係る半導体装置の製造方法では、不揮発性記憶素子形成領域における半導体基板１の表面に、第１酸化膜３を残して、ゲートとなる部分以外の窒化膜４と、第２酸化膜５とを除去する。
【００５６】
具体的には、不揮発性記憶素子形成領域における不揮発性記憶素子ＬＤＤ形成用レジストマスク１８を用いて、ドライエッチングとウェットエッチングとを併用して行うことにより、第２酸化膜５と、窒化膜４とを上方から順次除去していき、第１酸化膜３の表面が露出したところでこのドライエッチングを終了するようにしている。
【００５７】
そして、このドライエッチングが終了した後、図７に示すように不揮発性規則素子ＬＤＤ形成用レジストマスク１８を除去する。
【００５８】
このように、第１酸化膜の表面が露出した時点でドライエッチングを終了するため、このときのドライエッチングにより半導体基板１の表面、すなわち、不揮発性記憶素子のソース領域１４、ドレイン領域１５、ＬＤＤ領域１９の表面における結晶構造を崩すことがない。
【００５９】
ここで、図８は、図７に示す点線で囲まれた部分（不揮発性記憶素子のゲート３３近傍部分）の拡大断面図である。
【００６０】
この図８に示すように、この時点では、ゲート電極３０の下側に設けた第１酸化膜３と窒化膜４と第２酸化膜５とからなる３層構造のゲート絶縁膜を構成している第１酸化膜３の膜厚と、ゲート周辺の第１酸化膜３の膜厚は等しくＡとなっている。
【００６１】
次に、熱酸化処理を行うことによって、不揮発性記憶素子形成領域における第１酸化膜３のうち、図９に示すように、窒化膜４が形成されていない部分の第１酸化膜３の膜厚を増大させるようにしている。
【００６２】
具体的には、図９に示す点線で囲まれた部分（不揮発性記憶素子のゲート３３近傍部分）の拡大断面図である図１０を参照して説明する。
【００６３】
この図１０に示すように、この時点では、ゲート周辺の第１酸化膜３の膜厚は、ゲート電極３０の下側に設けた３層構造のゲート絶縁膜を構成している第１酸化膜３の膜厚よりも厚くなり、Ａ’となっている。
【００６４】
このように半導体基板の表面に残した第１酸化膜３に対して熱酸化処理を行うことにより、不揮発性記憶素子のゲート周辺の第１酸化膜３の膜厚が徐々に増大していき、それに伴って不揮発性記憶素子のゲートの周縁部近傍における第１酸化膜３が増大する。
【００６５】
そして、このゲート周縁部近傍における第１酸化膜３の膜厚増大により、ゲート周縁部内側、すなわち、ゲートのドレイン領域１５側端部における第１酸化膜３がバーズビーク形状に隆起する。
【００６６】
このように、ゲートのドレイン領域１５側端部における第１酸化膜を増大させたことにより、ドレイン領域１５に所定の電圧（例えば、５Ｖ）を印加したときに発生するゲート電極３０方向の電界を弱めることができ、窒化膜４に蓄積している電荷が第１酸化膜３の電位障壁を越えることを防止できるので、このＣＭＯＳ半導体装置を不揮発性記憶装置として用いた場合に、情報が誤消去されることを可及的に防止することができる。
【００６７】
最後に、公知の技術により、不揮発性記憶素子形成領域、及び、電界効果トランジスタ形成領域の上面全体に酸化シリコン膜からなる層間絶縁膜（図示略）を所定の膜厚で形成した後、層間絶縁膜表面を平坦化し、その後、層間絶縁膜の表面側の所定位置から、不揮発性記憶素子のソース領域１４と、ドレイン領域１５と、ゲート電極３０と、電界効果トランジスタのソース領域１６と、ドレイン領域１７と、ゲート電極３１との各表面にまで達するコンタクトホール（図示略）を形成し、このコンタクトホール内にＷ（タングステン）を充填することにより各引出電極を形成した後、層間絶縁膜の表面に多層配線層（図示略）を形成してＣＭＯＳ半導体装置を製造する。
【００６８】
図６〜図１０に示す符号２０は、不揮発性記憶素子のドレイン部Ｈａｌｌｏ．ＩＩ層である。
【００６９】
ここで、上記した製造方法により製造したＣＭＯＳ半導体装置を用いた不揮発性記憶装置について図１１を参照して説明する。
【００７０】
図１１は、不揮発性記憶装置を示す模式回路図である。なお、図１１では、説明を簡単にするため、ＣＭＯＳ半導体装置が有する不揮発性記憶素子のみを図示するようにしており、ＣＭＯＳ半導体装置が有する電界効果トランジスタについては図示を省略している。
【００７１】
この不揮発性記憶装置は、図１１に示すように、マトリクス状に複数配置された複数の不揮発性半導体素子（以下、「メモリセル」という。）Ｃ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３を備えている。
【００７２】
これら複数のメモリセルＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３のうち、同一行に配置されているメモリセルＣ１１、Ｃ２１の各ゲート同士は、同一のワード線ＷＬ１により接続されており、同様に、メモリセルＣ１２、Ｃ２２の各ゲート同士は、同一のワード線ＷＬ２により接続され、メモリセルＣ１３、Ｃ２３の各ゲート同士は、同一ワード線ＷＬ３により接続されている。
【００７３】
また、同一列に配置されているメモリセルＣ１１、Ｃ１２、Ｃ１３の各ソース同士は、同一のソース線ＳＬ１により接続されており、同様に、メモリセルＣ２１、Ｃ２２、Ｃ２３の各ソース同士は、同一のソース線ＳＬ２により接続されている。
【００７４】
また、同一列に配置されているメモリセルＣ１１、Ｃ１２、Ｃ１３の各ドレイン領域同士は、同一のビット線ＢＬ１により接続されており、同様に、メモリセルＣ２１、Ｃ２２、Ｃ２３の各ドレイン領域同士は、同一のビット線ＢＬ２により接続されている。
【００７５】
このように構成した不揮発性記憶装置に情報の書き込みと消去とを行う際には、次のようにして行う。なお、ここでは、メモリセルＣ１１に所定に情報を書き込む場合と、メモリセルＣ１１に書き込んだ情報を消去する場合を例にあげて説明する。
【００７６】
メモリＣ１１に情報を書き込む場合には、メモリセルＣ１１のドレイン領域に接続しているビット線ＢＬ１に例えば５Ｖの電圧を印加すると共に、メモリセルＣ１１のソースに接続しているソース線ＳＬ１に例えば０Ｖの電圧を印加した状態で、メモリセルＣ１１のゲートが接続されているワード線ＷＬ１に例えば４．５Ｖの電圧を印加することによって、複数のメモリセルＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３のうちの選択したメモリセルＣ１１にのみ情報を書き込む。
【００７７】
このとき、メモリセルＣ１１の窒化膜４（図１０参照。）には、ゲートに電圧が印加されたことによってメモリセルＣ１１のチャネル領域から入り込んだ所定量の電荷が蓄積され、この電荷の蓄積によりメモリセルＣ１１は情報が書き込まれた状態となる。
【００７８】
ここで、上記したように、本実施形態に係る製造方法により製造したＣＭＯＳ半導体装置のメモリセルＣ１２、Ｃ１３は、半導体基板１表面の結晶構造が良好に保たれた状態であるため、ゲートと当接する部分における半導体基板１表面のエネルギー順位が変化することも、エネルギー順位にバラツキが生じることもないので、このメモリセルＣ１１のゲートに４．５Ｖの電圧を印加すると、窒化膜４に十分な電荷を蓄積させることができ、情報を正確に書き込むことができる。
【００７９】
次に、こうしてメモリセルＣ１１に書き込んだ情報を消去する場合には、メモリセルＣ１１のドレイン領域に接続しているビット線ＢＬ１に例えば５Ｖの電圧を印加すると共に、メモリセルＣ１１のソースに接続しているソース線ＳＬ１に例えば０Ｖの電圧を印加した状態で、メモリセルＣ１１のゲートが接続されているワード線ＷＬ１に例えば−５Ｖの電圧を印加することによって、メモリセルＣ１１のドレイン領域側にバンド間トンネルリングに起因するホットホール３４（図１２参照。）を発生させ、このホットホール３４により窒化膜４内に蓄積されている電荷を相殺して情報の消去を行う。
【００８０】
このとき、選択されているメモリセルＣ１１と同一のソース線ＳＬ１及び同一のビット線ＢＬ１に接続されていて、選択されていないメモリセルＣ１２、Ｃ１３の各ソースには０Ｖの電圧が、また、各ドレイン領域には−５Ｖの電圧が印加されている。
【００８１】
ここで、メモリセルＣ１２、Ｃ１３のゲートには電圧が印加されていないので、その電位は０Ｖであり、ドレイン領域との電位差が比較的大きく情報を消去する際の電位差に近くなるが、本実施形態に係る製造方法により製造したＣＭＯＳ半導体装置のメモリセルＣ１２、Ｃ１３は、上記のように、ゲートのドレイン領域側端縁近傍の第１酸化膜の膜厚を増大させて形成しているため（図１０参照。）、ドレイン領域に５Ｖの電圧を印加したときに発生するゲート方向の電界を弱めることができるので、メモリセルＣ１２、Ｃ１３のドレイン領域に発生するホットホール３４が図１２に示すように、第１酸化膜３の電位障壁を越えることを防止できるので、情報が誤消去されることを可及的に防止することができる。
【００８２】
以上、説明したように、本実施形態に係る製造方法により製造したＣＭＯＳ半導体装置を、不揮発性記憶装置に適用した場合、情報を記憶した状態で、情報の消去又は書き込みのために、選択されていないメモリセルＣ１２、Ｃ１３のドレイン領域に所定の電圧を印加しても、記憶している情報が誤消去されることがなく、しかも、ドレイン領域に所定の電圧を比較的長時間印加した状態でも、同様に情報が誤消去されることがないので、同一ビット線接続して配設することができるメモリセル数を増加させることが可能となり、不揮発性記憶装置設計の自由度を向上させることもできる。
【図面の簡単な説明】
【００８３】
【図１】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図２】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図３】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図４】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図５】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図６】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図７】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図８】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図９】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図１０】本実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図１１】本実施形態に係る不揮発性記憶装置を示す模式回路図である。
【図１２】第１酸化膜の電位障壁を示す説明図である。
【符号の説明】
【００８４】
１  半導体基板
２  素子分離領域
３  第１酸化膜
４  窒化膜
５  第２酸化膜
６  第３酸化膜
７  ポリシリコン膜
８  金属シリサイド膜
９  ゲート電極用レジストマスク
１０  電界効果トランジスタＬＤＤ形成用レジストマスク
１１  第４酸化膜
１２  ＬＤＤ領域
１３  サイドウォール用ポリシリコン膜
１４  不揮発性記憶素子のソース領域
１５  不揮発性記憶素子のドレイン領域
１６  電界効果トランジスタのソース領域
１７  電界効果トランジスタのドレイン領域
１８  不揮発性規則素子ＬＤＤ形成用レジストマスク
１９  不揮発性記憶素子用ＬＤＤ領域
２０  不揮発性記憶素子のドレイン部Ｈａｌｌｏ．ＩＩ層
３０  不揮発性記憶素子のゲート電極
３１  電界効果トランジスタのゲート電極
３２  サイドウォール
３３  不揮発性記憶素子のゲート
３４  ホットホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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