(57)【要約】【課題】外部からのデータ要求信号と、内挿データの同期誤差を低減することで動的精度を向上させる。【解決手段】エンコーダ４０から出力される２相正弦波信号ＱＡ、ＱＢを、サンプルホールド（Ｓ／Ｈ）回路１１ａ、１１ｂとＡ／Ｄ変換（ＡＤＣ）回路１２ａ、１２ｂにより内挿処理し、外部からのデータ要求信号ＲＱに応じてデータＤを出力するためのエンコーダ出力の内挿に際し、方向弁別アップダウンカウンタ５２を、２相方形波均等パルス発生回路６の近くに配置すると共に、前記データ要求信号ＲＱを遅延させた信号ＲＱ２により、データＤをラッチして出力する。【選択図】図６
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【特許請求の範囲】
【請求項１】
エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法において、
方向弁別アップダウンカウンタを、２相方形波均等パルス発生回路の近くに配置すると共に、
前記データ要求信号を遅延させた信号により、データをラッチして出力することを特徴とするエンコーダ出力の内挿方法。
【請求項２】
前記方向弁別アップダウンカウンタを、２相方形波均等パルス発生回路と同じＩＣ内に配置することを特徴とする請求項１に記載のエンコーダ出力の内挿方法。
【請求項３】
前記データ要求信号を、Ａ／Ｄ変換のサンプリング周期の少なくとも２倍遅延させることを特徴とする請求項１に記載のエンコーダ出力の内挿方法。
【請求項４】
エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法において、
Ａ／Ｄ変換のサンプリングからデータ要求までの時間を計数し、
該計数時間に基づいてデータを補間することを特徴とするエンコーダ出力の内挿方法。
【請求項５】
前記補間が直線補間であることを特徴とする請求項４に記載のエンコーダ出力の内挿方法。
【請求項６】
前記補間が曲線補間であることを特徴とする請求項４に記載のエンコーダ出力の内挿方法。
【請求項７】
エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法において、
前記データ要求信号に同期して、Ａ／Ｄ変換のサンプリングを行なうことを特徴とするエンコーダ出力の内挿方法。
【請求項８】
エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿回路において、
方向弁別アップダウンカウンタを、２相方形波均等パルス発生回路の近くに配置すると共に、
前記データ要求信号を遅延させる遅延回路を設け、
該遅延回路の出力により、データをラッチして出力することを特徴とするエンコーダ出力の内挿回路。
【請求項９】
エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿回路において、
Ａ／Ｄ変換のサンプリングからデータ要求までの時間を計数する計数回路と、
該計数時間に基づいてデータを補間する補間近似回路と、
を設けたことを特徴とするエンコーダ出力の内挿回路。
【請求項１０】
エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿回路において、
前記データ要求信号に同期して、Ａ／Ｄ変換のサンプリングを行なうようにしたことを特徴とするエンコーダ出力の内挿回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンコーダ出力の内挿方法及び内挿回路に係り、特に、９０°位相差の２相正弦波信号を出力するエンコーダ（光電式、磁気式、電磁誘導式、静電容量式等）や、レーザ測長器に用いるのに好適な、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法及び内挿回路に関する。
【背景技術】
【０００２】
エンコーダのスケールに形成される格子の間隔には加工限界がある。従って、スケール格子より細かい間隔を測定するためには、エンコーダが出力する正弦波状信号の位相変化の空間周期を更に細分して内挿する必要があり、このため従来より種々の内挿回路が用いられている。
【０００３】
その１つに、Ａ／Ｄ変換による方法がある。この方法では、Ａ／Ｄ変換時や信号補正の演算時間の制約のため、Ａ／Ｄ変換のサンプリングを離散的に行なう必要がある。その際、サンプリング時間が大きいと、原点信号やサーボ制御等の外部トリガ信号（データ要求信号）に対して、正確に同期がとれず、位置ずれを起こす。
【０００４】
そこで、出願人は、特許文献１で提案したように、図１（特許文献１の図１に対応）に示す如く、エンコーダ（図示省略）出力ＩＮＡ、ＩＮＢに応じて、位相角変換回路１のサンプルホールド（Ｓ／Ｈ）回路１１ａ、１１ｂ、Ａ／Ｄ変換回路１２ａ、１２ｂ、位相角ｔａｎ−１（Ｂ／Ａ）を生成するためのルックアップテーブル（ＬＵＴ）メモリ１３、レジスタ（ＲＥＧ）１４により、第１クロックＣＫ１のタイミングで位相角ＰＨ（θとも表わす）を生成し、図２（特許文献１の図３に対応）に示す如く、第１クロックＣＫ１よりも高速（特許文献１では８倍）の第２クロックＣＫ２で直線補間して、２相方形波信号ＯＵＴＡ、ＯＵＴＢ（ＱＡ、ＱＢとも表わす）を出力することにより、動的精度を向上している。図において、２は、減算器２１、絶対値器２２、極性検知回路２３、リミッタ２４、極性付加回路２５、加算器２６、レジスタ２７を含むデータ更新回路、３は、レジスタ３１、加算器３２、レジスタ３３を含む積分回路、４は桁上げ検出回路、５は２相方形波発生回路である。
【０００５】
この特許文献１の図１に示される内挿回路４２によれば、図３（全体構成図）及び図４（タイミングチャート）に示す如く、外部の例えばタッチプローブ３８からトリガ信号ＴＲＧが入力したとしても、２相方形波を計数するカウンタ処理部５０のアップダウンカウンタ５２の出力データＤをラッチ回路５４でラッチすることで、ＴＲＧに同期して、動的精度を損ねることなく位置を保持できる。図３において、４４は例えばＲＳ４８５ラインドライバ、４６はケーブル、４８は例えばＲＳ４８５ラインレシーバである。
【０００６】
【特許文献１】特開平１０−１３２６０６号公報
【特許文献２】特開２０００−３３７８５４号公報
【特許文献３】特開平１０−３１１７４１号公報
【特許文献４】特開平８−２０１１１１号公報
【特許文献５】特開２００５−７７１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、（１）内挿数が向上することにより、２相方形波の重みが増加し、同じ送り速度であっても２相方形波の周波数が増大する。更に、（２）第１クロックＣＫ１の周期Ｐck1が増大し、動的精度が低下するという問題点を有する。以下、詳述する。
【０００８】
（１）２相方形波の出力周波数の増大
例えば送り速度ｖ＝１ｍ／ｓ、信号ピッチλ＝２０μｍの場合、内挿数Ｎｉを２００から２０００に増加することにより、分解能Ｒは０．１μｍから０．０１μｍへ向上するが、それと同時に、２相方形波のエッジ間隔Δｔは、１０ＭＨｚ（＝１ｍ／ｓ÷０．１μｍ）から１００ＭＨｚ（＝１ｍ／ｓ÷０．０１μｍ）に増加する。
【０００９】
このため、例えばＲＳ４２２やＲＳ４８５等、転送レートが１０〜４０ＭＨｚ程度の安価な転送方式を利用することができない。
【００１０】
これを回避する方法として、２相方形波のアップダウンカウンタ５２の機能を、内挿回路４２と一体化する方法がある。この場合、確かに２相方形波のデータ転送の問題は回避できるが、より多くの情報を有するカウンタのデータを伝送する必要がある。数十ｍの長距離伝送に、パラレルでデータを伝送することは、ケーブル芯数の増大を招き、コストや消費電流が増えるため、特許文献２に示したような、シリアルデータ伝送の方式が知られている。
【００１１】
このシリアルデータ伝送方式は、特に数値制御（ＮＣ）装置でよく利用されており、ＮＣ装置からのデータ要求信号ＲＱに同期した信号を、例えば調歩同期で出力ＤＴする。その周期は５０〜２００μｓ程度で出力される。
【００１２】
このとき、制御装置の位置決め精度を向上させるため、ＲＱに対して位置データの動的精度が要求され、Ａ／Ｄ変換（ＡＤＣ）のサンプリング時刻の高精度な同期が必要となる。例えば、送り速度が１０ｍｍ／ｓ、動的精度が１０ｎｍの場合、１μｓ以下の同期精度が求められる（１０ｍｍ／ｓ÷１０ｎｍ＝１μｓ）。
【００１３】
（２）ＡＤＣサンプリング周期Ｐck1増大
一方、ＡＤＣのサンプリング周期Ｐck1の制約がある。高内挿化するためＡＤＣのビッ
ト長を大きくすると、一般にＡＤＣの変換時間は増加する。又、内挿精度を向上させるため、特許文献３に記載されているように２相正弦波のオフセットや振幅比の補正を行なうと、その演算時間によりサンプリング周期Ｐck1が増加する。この結果、サンプリング周
期Ｐck1が、前述の同期誤差より大きくなることがある。従って、それを回避して同期誤
差を低減する方法が必要となる。
【００１４】
更に、高分解能化するためにビット数が多いＡＤＣ回路を採用すると、演算時間が増加するという問題もあった。
【００１５】
本発明は、前記従来の問題点を解決するべくなされたもので、外部からのデータ要求信号と内挿データの同期誤差を低減することで動的精度を向上させることを課題とする。
【課題を解決するための手段】
【００１６】
本発明は、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法において、方向弁別アップダウンカウンタを、２相方形波均等パルス発生回路の近くに配置すると共に、前記データ要求信号を遅延させた信号により、データをラッチして出力するようにして、前記課題を解決したものである。
【００１７】
前記方向弁別アップダウンカウンタは、２相方形波均等パルス発生回路と同じＩＣ内に配置することができる。
【００１８】
前記データ要求信号は、Ａ／Ｄ変換のサンプリング周期の少なくとも２倍遅延させることができる。
【００１９】
本発明は、又、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法において、Ａ／Ｄ変換のサンプリングからデータ要求までの時間を計数し、該計数時間に基づいてデータを補間するようにして、同じく前記課題を解決したものである。
【００２０】
前記補間は、直線補間あるいは曲線補間とすることができる。
【００２１】
本発明は、又、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿方法において、前記データ要求信号に同期して、Ａ／Ｄ変換のサンプリングを行なうようにして、前記課題を解決したものである。
【００２２】
本発明は、又、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿回路において、方向弁別アップダウンカウンタを、２相方形波均等パルス発生回路の近くに配置すると共に、前記データ要求信号を遅延させる遅延回路を設け、該遅延回路の出力により、データをラッチして出力することを特徴とするエンコーダ出力の内挿回路を提供するものである。
【００２３】
本発明は、又、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿回路において、Ａ／Ｄ変換のサンプリングからデータ要求までの時間を計数する計数回路と、該計数時間に基づいてデータを補間する補間近似回路とを設けたことを特徴とするエンコーダ出力の内挿回路を提供するものである。
【００２４】
本発明は、又、エンコーダから出力される２相正弦波信号を、サンプルホールドとＡ／Ｄ変換により内挿処理し、外部からのデータ要求信号に応じてデータを出力するためのエンコーダ出力の内挿回路において、前記データ要求信号に同期して、Ａ／Ｄ変換のサンプリングを行なうようにしたことを特徴とするエンコーダ出力の内挿回路を提供するものである。
【発明の効果】
【００２５】
本発明によれば、変換時間の大きいＡＤＣや演算時間の長い処理を行なったとしても、動的精度を損なうことなく、高精度に内挿することが可能となる。従って、安価で小型化が容易である。
【００２６】
更に、データ要求信号入力時点におけるデータを正確に遅延してラッチ又は内挿演算できるので、演算時間を増加させることなく、高精度・高分解能を維持することができる。
【発明を実施するための最良の形態】
【００２７】
以下図面を参照して、本発明の実施形態を詳細に説明する。
【００２８】
本発明の第１実施形態は、図５に示す如く、図１及び図３に示した従来例と同様の、エンコーダ４０と、Ｓ／Ｈ回路１１ａ、１１ｂと、ＡＤＣ回路１２ａ、１２ｂと、ＬＵＴメモリ１３と、データ更新回路２、積分回路３、桁上げ検出回路４及び２相方形波発生回路５に相当する２相方形波均等パルス発生回路６と、方向弁別アップダウンカウンタ５２と、ラッチ回路５４を有するエンコーダ装置において、ＡＤＣ１２ａ、１２ｂとＬＵＴ１３の間に、特許文献３と同様のオフセット調整や振幅比調整を行なう補正回路６０を挿入する。
【００２９】
又、通常２相方形波でデータを伝送するが、先の課題で述べたように、高周波伝送が困難なため、本実施形態では、方向弁別アップダウンカウンタ５２を、２相方形波均等パルス発生回路６の近く（あるいは同じＩＣ内）に配置する。
【００３０】
そして、データ要求信号ＲＱをＡＤＣのサンプリング周期Ｐck1の２倍遅延させる遅延
回路６２を設け、該遅延回路６２の出力信号ＲＱ２によりラッチ回路５４を動作させてデータをラッチし、シリアル出力回路５６からケーブルを介して外部のＮＣ装置等にシリアルデータＤＴを出力する。
【００３１】
前記遅延回路６２は、２相方形波均等パルスの遅延時間とタイミングを合わせるため、ＲＱを２×Ｐck1遅延させた信号ＲＱ２を生成し、ラッチ信号としている。
【００３２】
図６にタイミングチャートを示す。ｘｎ−１、ｘｎ、ｘｎ＋１・・・は、エンコーダの位置を表わす。ｎは、第１クロックＣＫ１の順序である。今、ｘｎ−１とｘｎの間でＲＱが入力した場合、ＡＤＣ１２ａ、１２ｂの変換時間、補正回路６０の演算及びＬＵＴ１３のｔａｎ−１（Ｂ／Ａ）の変換により、ｘからθまで時間遅れが生じる。ＡＤＣのサンプリング周期Ｐck1はなるべく短い方が動的精度が向上するため、この遅れ時間をＰck1と同じとする。更に、２相方形波均等パルス発生回路６による遅延Ｐck1も加わる。従って、ＲＱを２×Ｐck1遅延した信号ＲＱ２でデータＤをラッチすると、位置の誤差が最小化できる。
【００３３】
パイプライン型のＡＤＣの場合、パイプラインの段数によってＰck1より大きな遅延時間ｔADCとなることがある。この場合、ＡＤＣの遅延時間と２相方形波均等パルス発生回路の遅延時間（ｔQUAD＝Ｐck1）を加えた時間（ｔADC＋ｔQUAD）遅延して、信号ＲＱ２でデータＤをラッチすると良い。
【００３４】
次に、本発明の第２実施形態を詳細に説明する。
【００３５】
本実施形態は、図７に示す如く、図５に示した第１実施形態の２相方形波均等パルス発生回路６及び方向弁別アップダウンカウンタ５２に代えて、ＣＫ１→ＲＱの時間差計数回路７０と補間近似回路８０を使用している。
【００３６】
前記時間差計数回路７０は、図８に示すタイミングチャートに示されるＣＫ１とＲＱまでの時間差ｍを計数するための回路で、図９に詳細に示す如く、アップダウンカウンタ７２とラッチ回路７４により構成される。
【００３７】
ここで、アップダウンカウンタ７２用の第３クロックＣＫ３は、第１クロックＣＫ１のＮ倍の周波数を持つクロックであり、Ｎ＝Ｐck1／Ｐck3である。従って、図９のアップダウンカウンタ７２とラッチ回路７４により、ｍを生成することができる。Ｎは、例えば３２、６４のような２のべき乗であれば、ビットシフトで割り算を容易に実行できる。
【００３８】
又、前記補間近似回路８０は、図１０に示す如く、レジスタ（Ｚ−１）８２と、加算器８４と、乗算器８６と、加算器８８で構成され、次式に示す如く、直線補間したデータを発生する。
【００３９】
【数１】
2007071865.tif 000003
【００４０】
このデータは、第１実施形態と同様に、シリアル出力回路５６からシリアル出力される。
【００４１】
この第２実施形態によれば、第１実施形態に比べ、より高速に直線近似補間した位置を出力できる。
【００４２】
なお、前記補間近似回路８０は、図１０で示した（１）式による方法と、式としては等価であるが、θｎ−１を基準とした次式の方法のどちらも取り得る。
【００４３】
【数２】
2007071865.tif 000004
【００４４】
又、かなり複雑になるが、次式に例示する如く、ニュートンの補間法による、加速度まで考慮した２次曲線による補間の方法も可能である。
【００４５】
【数３】
2007071865.tif 000005
【００４６】
この（３）式も、図１０と同様に、乗算器と加算器で構成することができる。
【００４７】
次に、図１１を参照して本発明の第３実施形態を説明する。
【００４８】
本実施形態も、第２実施形態と同様の時間差計数回路７０と補間近似回路８０を有するが、出力波形はバス出力である。即ち、タッチプローブ３８や倣いプローブからのトリガＴＲＧを入力し、補間近似回路８０の出側に配設したバスＩ／Ｏ回路９０により、例えば３ビットのアドレスＡ（２：０）を切り換え、同期データＤを１６ビットバスＢ（１５：０）を出力する。
【００４９】
これ以外にも、全ビットパラレル出力等、特に出力の形態に捉われず、又、制御周期やプローブ等同期信号の信号源によらず、位置の直線（１次）補間又は２次補間による同期精度向上の目的を達成することができる。
【００５０】
一方、図１２に示す第４実施形態のように、ＡＤＣのサンプリングを外部トリガ（ＲＱ）と同期させる方法も考えられる。即ち、外部トリガ（ＲＱ）が常時入力し、それが一定周期で十分高速であるという条件を満たせば、外部トリガに同期してＡＤＣをサンプリングしてもよい。図において、９２ａ、９２ｂはアナログ・ローパスフィルタ（ＬＰＦ）９４ａ、９４ｂは、デジタルフィルタである。
【００５１】
本実施形態は、ＡＤＣの出力にデジタルフィルタを採用したもので、特許文献４や特許文献５に示されるように、分解能向上や内挿精度向上に効果があることが知られている。デジタルフィルタを利用しようとした場合、ＡＤＣのサンプリング周期は一定であることが求められる。従って、外部トリガと厳密に同期しつつ、且つ、デジタルフィルタを用いることは困難であるが、本実施形態によれば、ＴＲＧに同期した出力を得ることができる。なお、デジタルフィルタを省略してもよい。
【００５２】
前記実施形態においては、いずれも、補正回路６０を設けていたので、高精度の内挿が可能である。なお、要求される内挿精度に応じて、補正回路６０を省略することも可能である。
【００５３】
又、ＬＵＴ以外の方法で位相角θ（＝ＰＨ）を得ることもできる。
【図面の簡単な説明】
【００５４】
【図１】出願人が特許文献１で提案した内挿回路の構成を示す回路図
【図２】同じく作用を示すタイムチャート
【図３】特許文献１の内挿回路を含むエンコーダ装置の全体構成を示す回路図
【図４】同じくタイムチャート
【図５】本発明の第１実施形態の構成を示すブロック図
【図６】第１実施形態の作用を示すタイミングチャート
【図７】本発明の第２実施形態の全体構成を示すブロック図
【図８】第２実施形態の計数回路の構成を示すブロック図
【図９】第２実施形態の作用を示すタイミングチャート
【図１０】第２実施形態で用いられる補間近似回路の構成を示すブロック図
【図１１】本発明の第３実施形態の構成を示すブロック図
【図１２】同じく第４実施形態の構成を示すブロック図
【符号の説明】
【００５５】
３８…タッチプローブ
４０…エンコーダ
４２…内挿回路
５０…カウンタ処理部
５２…方向弁別アップダウンカウンタ
５４…ラッチ回路
５６…シリアル出力回路
６０…補正回路
６２…遅延回路
７０…時間差計数回路
８０…補間近似回路
ＲＱ…データ要求信号
【図１】
2007071865.tif 000006
【図２】
2007071865.tif 000007
【図３】
2007071865.tif 000008
【図４】
2007071865.tif 000009
【図５】
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【図６】
2007071865.tif 000011
【図７】
2007071865.tif 000012
【図８】
2007071865.tif 000013
【図９】
2007071865.tif 000014
【図１０】
2007071865.tif 000015
【図１１】
2007071865.tif 000016
【図１２】
2007071865.tif 000017