(57)【要約】    【課題】  特にビット線方向における集積度が高い強誘電体メモリ装置を提供する。    【解決手段】  第１の方向に延びる第１のビット線と、第１のビット線に接続され、所定のデータを記憶する複数の第１のメモリセルと、第１の方向と略反対方向である第２の方向に延びる第２のビット線と、第２のビット線に接続され、所定のデータを記憶する複数の第２のメモリセルと、第１のビット線の一方端及び第２のビット線の一方端に接続され、第１のメモリセル及び第２のメモリセルに記憶されたデータを増幅するセンスアンプと、第１のビット線の他方端に接続され、センスアンプが増幅したデータをラッチするラッチ回路と、第１のメモリセル及び第２のメモリセルに記憶させるデータを伝送するデータバスと、第２のビット線の他方端に接続され、第２のビット線とデータバスとを接続するか否かを切り換える第１のスイッチと、を備えたことを特徴とする強誘電体メモリ装置。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一方端から他方端に向かって第１の方向に延びる第１のビット線と、
前記第１のビット線に接続され、所定のデータを記憶する複数の第１のメモリセルと、
一方端から他方端に向かって前記第１の方向と略反対方向である第２の方向に延びる第２のビット線と、
前記第２のビット線に接続され、所定のデータを記憶する複数の第２のメモリセルと、
前記第１のビット線の一方端及び前記第２のビット線の一方端に接続され、前記第１のメモリセル及び前記第２のメモリセルに記憶されたデータを増幅するセンスアンプと、
前記第１のビット線の他方端に接続され、前記センスアンプが増幅したデータをラッチするラッチ回路と、
前記第１のメモリセル及び前記第２のメモリセルに記憶させるデータを伝送するデータバスと、
前記第２のビット線の他方端に接続され、前記第２のビット線と前記データバスとを接続するか否かを切り換える第１のスイッチと、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記センスアンプと前記第１のメモリセルとの間において、前記第１のビット線に接続された第１のダミーセルと、
前記センスアンプと前記第２のメモリセルとの間において、前記第２のビット線に接続された第２のダミーセルと、
をさらに備え、
前記センスアンプは、前記第２のダミーセルを基準として前記第１のメモリセルに記憶されたデータを増幅し、前記第１のダミーセルを基準として前記第２のメモリセルに記憶されたデータを増幅することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記第１のビット線と前記ラッチ回路との間に設けられた第２のスイッチを更に備え、
前記第１のスイッチは、前記センスアンプが前記第１のメモリセルに記憶されたデータを増幅するときにオンし、
前記第２のスイッチは、前記センスアンプが前記第２のメモリセルに記憶されたデータを増幅するときにオンすることを特徴とする請求項１又は２記載の強誘電体メモリ装置。
【請求項４】
請求項１から３のいずれか１項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び表示用駆動ＩＣに関する。
【背景技術】
【０００２】
従来の強誘電体記憶装置として、特開２００４−２２０７３９号公報（特許文献１）に開示されたものがある。上記従来の強誘電体記憶装置は、メインビット線の一端に設けられたカラムデコーダが、強誘電体キャパシタより一斉にデータを読み出すようになっている。
【特許文献１】特開２００４−２２０７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の強誘電体記憶装置では、ビット線の下端にセンスアンプ及び書き込み回路が接続されており、上端にデータラッチ回路が接続されている。従って、上記従来の強誘電体記憶装置では、対となるビット線間において、メモリセルを交互に配置しなければならないため、メモリセルの集積度が下がってしまうという問題が生じていた。
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ＩＣを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明の第１の形態によれば、一方端から他方端に向かって第１の方向に延びる第１のビット線と、第１のビット線に接続され、所定のデータを記憶する複数の第１のメモリセルと、一方端から他方端に向かって第１の方向と略反対方向である第２の方向に延びる第２のビット線と、第２のビット線に接続され、所定のデータを記憶する複数の第２のメモリセルと、第１のビット線の一方端及び第２のビット線の一方端に接続され、第１のメモリセル及び第２のメモリセルに記憶されたデータを増幅するセンスアンプと、第１のビット線の他方端に接続され、センスアンプが増幅したデータをラッチするラッチ回路と、第１のメモリセル及び第２のメモリセルに記憶させるデータを伝送するデータバスと、第２のビット線の他方端に接続され、第２のビット線とデータバスとを接続するか否かを切り換える第１のスイッチと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００５】
上記形態では、センスアンプに接続される第１のビット線及び第２のビット線が、互いに略反対方向に延びることとなる。従って、上記形態によれば、第１の方向及び第２の方向における、複数の第１のメモリセル及び複数の第２のメモリセルの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。
【０００６】
また、上記形態では、特に、センスアンプに接続された第１のビット線及び第２のビット線が同一方向に延びる折返しビット線方式と比べて、第１のビット線及び第２のビット線の長さを略半分にできるので、ビット線容量を低下させることができ、ビット線間の電位差を大きくとることができる。ひいては、高速に動作し、消費電力が低い強誘電体メモリ装置を提供することができる。
【０００７】
上記強誘電体メモリ装置は、センスアンプと第１のメモリセルとの間において、第１のビット線に接続された第１のダミーセルと、センスアンプと第２のメモリセルとの間において、第２のビット線に接続された第２のダミーセルと、をさらに備え、センスアンプは、第２のダミーセルを基準として第１のメモリセルに記憶されたデータを増幅し、第１のダミーセルを基準として第２のメモリセルに記憶されたデータを増幅することが好ましい。
【０００８】
上記形態では、第１のビット線及び第２のビット線のそれぞれにダミーセルが接続されるので、リファレンスとなるビット線を別途設ける必要がない。従って、上記形態によれば、例えば、表示用駆動ＩＣ等の、ワード線方向のサイズが固定されたデバイスに用いられる場合であっても、ビット線の間隔を十分にとることができる。
【０００９】
上記強誘電体メモリ装置は、第１のビット線とラッチ回路との間に設けられた第２のスイッチを更に備え、第１のスイッチは、センスアンプが第１のメモリセルに記憶されたデータを増幅するときにオンし、第２のスイッチは、センスアンプが第２のメモリセルに記憶されたデータを増幅するときにオンすることが好ましい。
【００１０】
上記形態によれば、第１のビット線及び第２のビット線に付加される容量を制御することができるので、メモリセルと同一形状のダミーセルから参照電位を発生することができ、ダミーセルのプロセスばらつきによる特性変化を抑えることができる。
【００１１】
本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣを提供する。表示用駆動ＩＣとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本発明の一実施形態に係る表示用駆動ＩＣの構成を示す図である。本実施形態の表示用駆動ＩＣは、強誘電体メモリ装置と、表示駆動回路１７０とを備えて構成されており、表示駆動回路１７０が、強誘電体メモリ装置に記憶されたデータに基づいて、例えば液晶表示装置等の表示体を有する装置を駆動する。
【００１４】
強誘電体メモリ装置は、メモリセルアレイ１１０及び１１２と、ワード線制御部１２０と、プレート線制御部１３０と、センスアンプ１４０と、ラッチ回路１５０と、第２のスイッチの一例であるｎ型ＭＯＳトランジスタ１５２と、データバス１６０と、第１のスイッチの一例であるｎ型ＭＯＳトランジスタ１６２と、複数のビット線ＢＬ１１〜１ｎ及びＢＬ２１〜２ｎ（ｎは２以上の整数。以下、「ビット線ＢＬ」という。）と、複数のワード線ＷＬ１１〜１ｍ及びＷＬ２１〜２ｍ（ｍは２以上の整数。以下、「ワード線ＷＬ」という。）と、複数のプレート線ＰＬ１１〜１ｍ及びＰＬ２１〜２ｍ（以下、「プレート線ＰＬ」という。）と、ダミーワード線ＤＷＬ１及び２並びにダミープレート線ＤＰＬ１及び２とを備えて構成される。
【００１５】
本実施形態の表示用駆動ＩＣは、外部から供給されたデータがデータバス１６０を介してメモリセルアレイ１１０及び１１２に設けられたメモリセルＭＣに記憶される。そして、ラッチ回路１５０は、メモリセルＭＣから読み出されたデータをラッチし、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。
【００１６】
メモリセルアレイ１１０及び１１２は、アレイ状に配置された複数のメモリセルＭＣ及び複数のダミーセルＤＭＣを有して構成される。メモリセルアレイ１１０及び１１２において、ワード線ＷＬは、プレート線ＰＬに対して並行に配置されており、ビット線ＢＬに対して交差して配置されている。そして、メモリセルアレイ１１０及び１１２において、各メモリセルＭＣは、いずれかのワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬに接続されている。
【００１７】
各メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成されている。ｎ型ＭＯＳトランジスタＴＲは、ソース又はドレインの一方がビット線ＢＬのいずれかに接続されており、他方が強誘電体キャパシタＣの一方端に接続されている。また、ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬのいずれかに接続されており、当該ワード線ＷＬの電位に基づいて、強誘電体キャパシタＣの一方端を対応するビット線ＢＬに接続するか否かを切り換える。
【００１８】
また、強誘電体キャパシタＣの他方端は、プレート線ＰＬのいずれかに接続されている。そして、強誘電体キャパシタＣは、対応するビット線ＢＬ及びプレート線ＰＬの電位差、すなわち、強誘電体キャパシタＣの一方端と他方端との電位差に基づいて、所定のデータを記憶する。
【００１９】
ダミーセルＤＭＣ１及び２は、メモリセルアレイ１１０及び１１２において、それぞれ、ビット線ＢＬ、ダミーワード線ＤＷＬ１及び２並びにダミープレート線ＤＰＬ１及び２に接続されている。ダミーセルＤＭＣは、メモリセルＭＣと同一の構成を有しており、メモリセルアレイ１１０及び１１２において、メモリセルＭＣが設けられた領域とセンスアンプ１４０との間に設けられている。すなわち、メモリセルアレイ１１０及び１１２において、ダミーセルＤＭＣは、メモリセルＭＣよりもセンスアンプ１４０に近い位置において、ビット線ＢＬに接続されている。
【００２０】
ワード線制御部１２０は、ワード線ＷＬ並びにダミーワード線ＤＷＬ１及び２の電圧を制御して、ｎ型ＭＯＳトランジスタＴＲのオン・オフを制御する。また、プレート線制御部１３０は、プレート線ＰＬ並びにダミープレート線ＤＰＬ１及び２の電圧を制御して、強誘電体キャパシタＣの他方端の電圧を制御する。
【００２１】
センスアンプ１４０は、各強誘電体キャパシタＣからビット線ＢＬに放出された電荷に基づいて、各メモリセルＭＣに記憶されたデータを増幅する。本実施形態のセンスアンプ１４０は、一方端及び他方端を有するラッチ型センスアンプであって、一方端にはビット線ＢＬ１１〜１ｎが接続され、他方端にはビット線ＢＬ２１〜２ｎが接続されている。ビット線ＢＬ１１〜１ｎは、センスアンプ１４０からラッチ回路１５０に向かう第１の方向に延びており、ビット線ＢＬ２１〜２ｎは、第１の方向と略反対方向である第２の方向に延びている。
【００２２】
また、本実施形態においてセンスアンプ１４０は、メモリセルアレイ１１０のメモリセルＭＣに記憶されたデータを読み出すとき、メモリセルアレイ１１２のダミーセルＤＭＣ２のデータから放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅し、メモリセルアレイ１１２のメモリセルＭＣに記憶されたデータを読み出すときに、メモリセルアレイ１１０のダミーセルＤＭＣ１から放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅する。すなわち、本実施形態の強誘電体メモリ装置は、オープンビット線構造を有している。
【００２３】
ラッチ回路１５０は、センスアンプ１４０が増幅したデータをラッチする。ラッチ回路１５０は、ラッチしたデータを表示駆動回路１７０に供給する。表示駆動回路１７０は、ラッチ回路１５０から供給されたデータに基づいて、外部に設けられた表示体を駆動する。
【００２４】
また、ラッチ回路１５０とビット線ＢＬ１１〜１ｎとの間には、ｎ型ＭＯＳトランジスタ１５２が設けられている。ｎ型ＭＯＳトランジスタ１５２は、ソース及びドレインがラッチ回路１５０及びビット線ＢＬ１１〜１ｎに接続されており、ゲートに供給される信号ＬＡＴに基づいて、ビット線ＢＬ１１〜１ｎのそれぞれとラッチ回路１５０とを接続するか否かを切り換える。
【００２５】
データバス１６０は、外部から供給された、メモリセルＭＣに記憶されるデータを伝送する。ｎ型ＭＯＳトランジスタ１６２は、ソース及びドレインがデータバス１６０及びビット線ＢＬ２１〜２ｎに接続されており、ゲートに供給された信号ＹＳＥＬの電圧に基づいて、ビット線ＢＬ２１〜２ｎとデータバス１６０とを接続するか否かを切り換える。
【００２６】
次に、本実施形態の表示用駆動ＩＣの動作について説明する。以下において、まず、ワード線ＷＬ１１、プレート線ＰＬ１１及びビット線ＢＬ１１に接続されたメモリセルＭＣ（以下、「当該メモリセルＭＣ」という。）にデータを書き込む動作について説明し、次に、当該メモリセルＭＣに記憶されたデータを読み出して、表示駆動回路１７０が表示体を駆動する動作について説明する。
【００２７】
まず、データバス１６０に供給されたデータを当該メモリセルＭＣに記憶させる場合、ｎ型ＭＯＳトランジスタ１６２が、信号ＹＳＥＬに基づいて、ビット線ＢＬ２１をデータバス１６０に接続する。そして、ビット線ＢＬ２１に接続されたセンスアンプ１４０がオンすると、当該メモリセルＭＣが接続されたビット線ＢＬ１１の電圧が、データバス１６０と略等しい電圧となる。本実施形態において、強誘電体キャパシタＣにデータ”１”を記憶させる場合、データバス１６０には表示用駆動ＩＣの動作電圧ＶＣＣが供給され、データ”０”を記憶させる場合、データバス１６０には０Ｖが供給される。そして、ワード線制御部１２０がワード線ＷＬ１１の電圧を変化させて当該メモリセルＭＣのｎ型ＭＯＳトランジスタＴＲをオンさせると、ビット線ＢＬ１１の電圧が強誘電体キャパシタＣの一方端に供給されて、当該強誘電体キャパシタＣにはデータバス１６０の電圧に基づいて所定のデータが記憶される。
【００２８】
次に、当該メモリセルＭＣに記憶されたデータを読み出す場合、まず、ワード線制御部１２０が、ワード線ＷＬ１１及びダミーワード線ＤＷＬ２をオンする。そして、プレート線制御部１３０が、プレート線ＰＬ１１の電圧をＶＣＣに上昇させると、当該強誘電体キャパシタＣに蓄積された電荷がビット線ＢＬ１１に放出される。このとき、当該メモリセルにデータ”０”が記憶されている場合よりも、データ”１”が記憶されている場合の方が、ビット線ＢＬ２１の電圧は高く上昇する。
【００２９】
また、当該メモリセルに記憶されたデータを読み出す場合、ワード線制御部１２０は、ダミーワード線ＤＷＬ２の電圧を変化させてダミーセルＤＭＣ２のｎ型ＭＯＳトランジスタＴＲもオンさせる。また、プレート線制御部１３０は、ダミープレート線ＤＰＬ２の電圧もＶＣＣとして、ダミーセルＤＭＣ２の強誘電体キャパシタＣに蓄積された電荷をビット線ＢＬ２１に放出させる。
【００３０】
本実施形態において、ダミーセルＤＭＣにはデータ”１”が記憶されており、また、ビット線ＢＬ２１に接続されたｎ型ＭＯＳトランジスタ１６２がオンし、ビット線ＢＬ２１とデータバス１６０とを接続する。従って、ビット線ＢＬ２１にはデータ”１”に相当する量の電荷が放出されるが、ｎ型ＭＯＳトランジスタ１６２がオンしており、ビット線ＢＬ２１に付加される容量はビット線ＢＬ１１よりも大きくなるので、ビット線ＢＬ２１の電圧は、当該メモリセルＭＣにデータ”１”が記憶されていた場合のビット線ＢＬ１１の電圧と、データ”０”が記憶されていた場合のビット線ＢＬ１１の電圧との間の電圧まで上昇する。すなわち、ビット線ＢＬ１１の電圧は、当該メモリセルＭＣにデータ”１”が記憶されていた場合、ビット線ＢＬ２１の電圧よりも高くなる一方、データ”０”が記憶されていた場合、ビット線ＢＬ２１の電圧よりも低くなる。
【００３１】
そして、ビット線ＢＬ１１及びＢＬ２１に電荷が放出された後、センスアンプ１４０は、ビット線ＢＬ２１の電圧に基づいて、ビット線ＢＬ１１の電圧を増幅、すなわち、当該メモリセルＭＣに記憶されたデータを増幅する。具体的には、センスアンプ１４０は、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より高い場合、すなわち、当該メモリセルＭＣにデータ”１”が記憶されていた場合、ビット線ＢＬ１１の電圧をＶＣＣに上昇させる。一方、センスアンプ１４０は、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より低い場合、すなわち、当該メモリセルＭＣにデータ”０”が記憶されていた場合、ビット線ＢＬ１１の電圧を０Ｖとする。
【００３２】
次に、ｎ型ＭＯＳトランジスタ１５２がオンし、ラッチ回路１５０は、当該メモリセルＭＣからビット線ＢＬ１１に読み出されたデータをラッチする。そして、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。以上の動作により、外部から供給されたデータに基づいて、外部の表示体を駆動することができる。
【００３３】
以上の例では、メモリセルアレイ１１０のメモリセルＭＣを例に表示用駆動ＩＣの動作を説明したが、メモリセル１１２のメモリセルＭＣにデータを記憶させ、データを読み出す場合も同様に動作させればよい。なお、メモリセル１１２のメモリセルＭＣからデータを読み出す場合、センスアンプ１４０はメモリセルアレイ１１０のダミーメモリセルＤＭＣ１を基準として当該メモリセルＭＣから読み出されたデータを増幅する。このとき、ｎ型ＭＯＳトランジスタ１５２をオンして、ビット線ＢＬ１１〜１ｎに所定の容量を付加させるのが好ましい。
【００３４】
また、以上の例では、ｎ型ＭＯＳトランジスタ１５２及び１６２をオンしてビット線ＢＬに所定の容量を付加することにより、リファレンス電圧を生成しているが、ダミーメモリセルＤＭＣ１及び２の面積をメモリセルＭＣの面積と異ならせて、リファレンス電圧を生成するようにしてもよい。
【００３５】
本実施形態では、センスアンプ１４０に接続されるビット線ＢＬ１１〜１ｎ及びＢＬ２１〜２ｎが、互いに略反対方向に延びることとなる。従って、本実施形態によれば、ビット線ＢＬの延在方向において、メモリセルアレイ１１０及び１１２におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００３６】
本実施形態では、折り返しビット線方式と比べて、ビット線ＢＬの長さを略半分にできるので、ビット線ＢＬの要領を低下させることができ、センスアンプ１４０に接続されたビット線間の電位差を大きくとることができる。ひいては、高速に動作し、消費電力が低い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００３７】
本実施形態では、ビット線ＢＬ１１〜１ｎ及びビット線ＢＬ２１〜２ｎのそれぞれにダミーセルＤＭＣが接続されるので、リファレンスとなるビット線を別途も受ける必要がない。従って、本実施形態によれば、強誘電体メモリ装置を表示用駆動ＩＣ等の、ワード線方向のワイズが固定されたデバイスに用いられる場合であっても、ビット線ＢＬの間隔を十分に取ることができる。
【００３８】
本実施形態によれば、ｎ型ＭＯＳトランジスタ１５２及び１６２のオン・オフを適切に制御して、ビット線ＢＬのそれぞれに付加される容量を制御することができるので、読み出しマージンが大きい強誘電体メモリ装置を提供することができる。
【００３９】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係る表示用駆動ＩＣの構成を示す図である。
【符号の説明】
【００４１】
１１０・・・メモリセルアレイ、１１２・・・メモリセルアレイ、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・センスアンプ、１５０・・・ラッチ回路、１５２・・・ｎ型ＭＯＳトランジスタ、１６０・・・データバス、１６２・・・ｎ型ＭＯＳトランジスタ、１７０・・・表示駆動回路
【図１】
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