(57)【要約】【課題】サイドウォールを有するゲート電極を備えた半導体装置の信頼性を確保する。【解決手段】補助ゲート電極４Ｇを覆うように半導体基板１Ｓの主面上に、モノシランと酸素を含む混合ガスを用いたＣＶＤ法によって、時間経過と共に酸素の供給量を増加しながら酸化シリコン膜を形成する。この酸化シリコン膜は、酸化シリコン膜の上層より、半導体基板側の下層にシリコンが多く含まれている。次いで、酸化シリコン膜をエッチバックし、補助ゲート電極４Ｇの側壁にサイドウォール１６を形成する。エッチバックで露出した半導体基板１Ｓの主面上にトンネル絶縁膜１５を形成する。【選択図】図２
2007281348.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側壁に設けられたサイドウォールとを有する半導体装置であって、
前記サイドウォールは、前記ゲート電極を覆うように前記半導体基板の主面上に形成された酸化シリコン膜がエッチバックされてなり、
前記酸化シリコン膜は、前記酸化シリコン膜の上層より下層にシリコンが多く含まれていることを特徴とする半導体装置。
【請求項２】
前記酸化シリコン膜は、前記酸化シリコン膜の下層から上層にかけてシリコンが減少する濃度分布を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記酸化シリコン膜は、積層されてなり、
前記酸化シリコン膜の最下層が、前記最下層以外の層よりシリコンを多く含んでいることを特徴とする請求項１記載の半導体装置。
【請求項４】
（ａ）半導体基板の主面上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｂ）前記ゲート電極を覆うように前記半導体基板の主面上に、モノシランと酸素を含む混合ガスを用いたＣＶＤ法によって酸化シリコン膜を形成する工程、
（ｃ）前記酸化シリコン膜をエッチバックし、前記ゲート電極の側壁にサイドウォールを形成する工程、
を含む半導体装置の製造方法であって、
前記工程（ｂ）の前記酸化シリコン膜の形成では、時間経過と共に、前記酸素の供給量が増加することを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｂ）は、同一のＣＶＤ装置を用いて処理することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
（ｄ）前記工程（ｃ）のエッチバックで露出した前記半導体基板の主面にイオンを注入する工程、
を更に含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
（ｅ）前記工程（ｄ）の後、酸素雰囲気中で前記イオンの活性化アニールを行う工程、
を更に含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板上に設けられた複数の第１電極と、
前記複数の第１電極に対して交差するように前記半導体基板上に設けられた複数の第２電極と、
前記複数の第１電極の隣接間であって前記複数の第２電極が平面的に重なる位置に設けられた電荷蓄積用の複数の第３電極と、
前記第１電極と前記半導体基板との間に設けられた第１絶縁膜と、
前記第３電極と前記半導体基板との間に設けられた第２絶縁膜と、
前記第１電極および前記第３電極を覆うように、前記第２電極と前記半導体基板との間に設けられた第３絶縁膜と、
前記第３電極と前記第１電極との間に設けられた前記第１電極のサイドウォールとを有する複数の不揮発性記憶素子を備えた半導体装置の製造方法であって、
（ａ）前記第１電極を覆うように前記半導体基板の主面上に、モノシランと酸素を含む混合ガスを用いたＣＶＤ法によって、時間経過と共に前記酸素の供給量を増加しながら酸化シリコン膜を形成する工程、
（ｂ）前記酸化シリコン膜をエッチバックし、前記第１電極の側壁に前記サイドウォールを形成する工程、
（ｃ）前記工程（ｃ）のエッチバックで露出した前記半導体基板の主面上に前記第２絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、同一のＣＶＤ装置を用いて処理することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、サイドウォールを有するゲート電極を備えた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
フラッシュメモリなどのような電気的に書き換え可能な不揮発性記憶素子は、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産の対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、ＭＰＵ（Micro Processing Unit）とフラッシュメモリとを内蔵したマイコンへのニーズが大きくなっている。
【０００３】
特開２００５−８５９０３号公報（特許文献１）には、補助ゲート電極型のフラッシュメモリに関する技術が開示されている。このフラッシュメモリのメモリ領域の半導体基板上には、所定方向に延在する複数の補助ゲート電極が互いに隣接した状態で配置されている。この複数の補助ゲート電極の上層には、補助ゲート電極の延在方向に対して直交する方向に延在する複数のワード線が互いに隣接した状態で配置されている。そして、上記複数の補助ゲート電極の隣接間であって、上記ワード線の各々と半導体基板との間には、浮遊ゲート電極が他の部材とは電気的に分離された状態で配置されている。浮遊ゲート電極は、その上面の高さが補助ゲート電極の上面の高さよりも高くなるように形成されているものである。
【０００４】
また、特開平１１−１６３３３７号公報（特許文献２）には、ＬＤＤ構造の電界効果トランジスタに関する技術が開示されている。この電界効果トランジスタのゲート電極の側壁部にノンドープのポリシリコンで構成されるサイドウォールを保護絶縁膜として形成し、ソース・ドレイン拡散層の形成領域と、このサイドウォールとに同時に不純物を導入する。そして、同一の熱処理で、ＬＤＤ工程の低濃度領域と高濃度領域とを同時に形成するものである。
【特許文献１】特開２００５−８５９０３号公報
【特許文献２】特開平１１−１６３３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、例えば上記特許文献１に開示されたような補助ゲート電極型のフラッシュメモリを備えた半導体装置の製造に関する検討を行っている。以下に、本発明者らが検討した半導体装置を図２０および図２１を参照して説明する。図２０および図２１は、本発明者らが検討した製造工程中におけるフラッシュメモリの要部を模式的に示す断面図である。
【０００６】
本発明者らが検討したメモリセルＭＣ０は、半導体基板１Ｓの主面上に形成された補助ゲート電極４Ｇ、制御ゲート電極５および電荷蓄積用の浮遊ゲート電極６Ｇを有している。この補助ゲート電極４Ｇと半導体基板１Ｓとの間にゲート絶縁膜８、浮遊ゲート電極６Ｇと半導体基板１Ｓとの間にトンネル絶縁膜１５、補助ゲート電極４Ｇおよび浮遊ゲート電極６Ｇ上であってそれらと制御ゲート電極５との間にＯＮＯ膜１８が設けられている。さらに、補助ゲート電極４Ｇと浮遊ゲート電極６Ｇとの間であってそれらを絶縁分離する補助ゲート電極４Ｇのサイドウォール１１６が設けられている。
【０００７】
図２０に示すように、半導体基板１Ｓの主面上には、ゲート絶縁膜８を介して補助ゲート電極４Ｇが設けられている。この補助ゲート電極４Ｇ上には、キャップ膜１０および絶縁膜１１が設けられている。なお、キャップ膜１０は後の工程でエッチングストッパとして機能するものであり、また、絶縁膜１１は後の工程で形成される浮遊ゲート電極の高さ（半導体基板１の主面に対して交差する方向の寸法）を確保するためのものである。
【０００８】
これら補助ゲート電極４Ｇ、キャップ膜１０および絶縁膜１１が設けられた半導体基板１Ｓの主面上に、例えば酸化シリコンを、例えばモノシランと酸素の混合ガスを用いたＣＶＤ法により堆積した後、これをエッチバックすることによって、補助ゲート電極４Ｇ、キャップ膜１０および絶縁膜１１の積層膜の側壁にサイドウォール１１６が形成される。また、隣接する補助ゲート電極４Ｇ間には、溝２８が形成される。なお、このエッチバック処理の際、半導体基板１Ｓの表面が削られ、削れ部１０９が形成されてしまう。この半導体基板１Ｓの削れが及ぼす影響については後述する。
【０００９】
上記サイドウォール１１６が形成された後、溝２８の底部（削れ部１０９）にトンネルトンネル絶縁膜１５、トンネル絶縁膜１５上であって溝２８内に導体膜を堆積し、絶縁膜１１を除去すると、図２１に示すように、補助ゲート電極４Ｇ間に前記導体膜からなる浮遊ゲート電極６Ｇが形成される。
【００１０】
さらに、浮遊ゲート電極６Ｇおよび補助ゲート電極４Ｇを覆うようにＯＮＯ膜１８が形成され、さらに、導体膜５ａと導体膜５ｂとからなる制御ゲート電極５がＯＮＯ膜１８上に形成される。
【００１１】
しかしながら、このように形成されたメモリセルＭＣ０では、デトラップ特性が劣化する問題が生じた。また、多値として判別できる閾値の分布が、書き込み後、分布の裾がシフト（拡がって）してしまい、多値判定することができなくなる問題が生じた。これらの問題は、サイドウォール１１６形成のためのエッチバック処理において、削られた半導体基板１Ｓが原因ではないかと考えられる。
【００１２】
また、メモリセルの周辺回路として形成されるような電界効果トランジスタにおいても、ゲート電極にサイドウォールを形成する際、同様のエッチバック処理を行った場合、半導体基板の表面に削れが生じることが考えられる。図２２は、本発明者らが検討した電界効果トランジスタの要部を模式的に示す断面図である。図中、符号ＰＷ１はウエル、３２ａ、３２ｂは半導体領域、３４はシリサイド層、８はゲート絶縁膜、４Ａはゲート電極、１０はキャップ膜、１１は絶縁膜および１１７はサイドウォールである。
【００１３】
図２２に示すように、このような半導体基板１Ｓの表面に削れが生じた場合、深さ方向およびゲート長方向において、シリサイド層３４の上記端部が、ｎ＋型の半導体領域３２ｂと半導体基板１Ｓとの接合面に近くなる。シリサイド層３４は主にＣｏＳｉ２（コバルトシリサイド）またはＮｉＳｉ（ニッケルシリサイド）等の金属とシリコンの金属化合物で形成されている。本発明者らの検討によれば、半導体基板１Ｓの主面が削れ、窪みが形成されることにより、シリサイド層３４は、その窪みの上面に形成されることになる。その場合、シリサイド層３４の端部がｎ＋型の半導体領域３２ｂと半導体基板１Ｓとの接合面に近づいてしまう。ここで、シリサイド層３４に電圧が印加された時に、その接合面に電界が集中するため、半導体基板１Ｓへリーク電流が発生する等の不具合が生じる。
【００１４】
さらに、シリサイド層３４が異常に成長して、半導体基板１Ｓに達してしまう場合もある。このような要因としては、半導体基板１Ｓの表面に、シリサイド層３４形成工程前の洗浄で除去しきれなかった未反応のコバルト、不純物または自然酸化膜が存在し、これら有無に対応してシリサイド層が厚く形成される箇所と薄く形成される箇所とが生じてしまう等の不具合が発生するためである。
【００１５】
本発明の目的は、サイドウォールを有するゲート電極を備えた半導体装置の信頼性を確保することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、ゲート電極の側壁に設けられたサイドウォールがゲート電極を覆うように半導体基板の主面上に形成された酸化シリコン膜がエッチバックされてなり、酸化シリコン膜が酸化シリコン膜の上層より下層にシリコンが多く含まれているものである。
【００１９】
また、本発明は、ゲート電極の側壁に設けられるサイドウォールとなる酸化シリコン膜の形成では、時間経過と共に、酸素の供給量を増加するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
本発明によれば、サイドウォールを有するゲート電極を備えた半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためハッチングを付す場合もある。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、電界効果トランジスタであるＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)をＭＩＳと略し、ｎチャネル型ＭＩＳをｎＭＩＳと略し、ｐチャネル型ＭＩＳをｐＭＩＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
本実施の形態では、例えば４ＧｂｉｔのＡＮＤ型のフラッシュメモリを備えた半導体装置に本発明を適用した場合の一例について説明する。
【００２４】
図１は本実施の形態のフラッシュメモリの要部平面図、図２は図１のＹ１−Ｙ１線の断面図、図３は図１のＸ１−Ｘ１線の断面図、図４は図１のＸ２−Ｘ２線の断面図をそれぞれ示している。なお、図１の符号Ｘは第１方向を示し、同図の符号Ｙは第１方向Ｘに直交する第２方向を示している。
【００２５】
本実施の形態のフラッシュメモリが形成された半導体チップの半導体基板（以下、単に基板という）１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）には、活性領域２、分離領域３、複数の補助ゲート電極４Ｇ、複数のワード線（制御ゲート電極）５、複数の浮遊ゲート電極６Ｇ、複数の不揮発性メモリセル（以下、単にメモリセルという）ＭＣおよび複数の選択ｎＭＩＳＱｓｎ０、選択ｎＭＩＳＱｓｎ１が配置されている。
【００２６】
基板１Ｓの断面を見ると、基板１Ｓのメモリ領域（メモリセルＭＣが形成されている領域）および選択トランジスタ領域（選択ｎＭＩＳＱｓｎが形成されている領域）には、ｐ型のウエルＰＷ１およびｎ型の埋込領域ＮＩＳＯが形成されている。ｐ型のウエルＰＷ１は、例えばホウ素（Ｂ）が導入されてなり、その外周（側面および底面）は、ｎ型の埋込領域ＮＩＳＯにより取り囲まれている。ｎ型の埋込領域ＮＩＳＯには、例えばリン（Ｐ）が導入されている。
【００２７】
上記活性領域２は、デバイスが形成される領域である。この活性領域２の平面外形は分離領域３により規定されている。分離領域３は、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、基板１Ｓに掘られた溝内に、例えば酸化シリコン（ＳｉＯ２等）のような絶縁膜が埋め込まれることで形成されている。
【００２８】
上記複数の補助ゲート電極４Ｇは、その各々の平面形状が第１方向Ｘに延在する矩形状とされている。各補助ゲート電極４Ｇは、第２方向Ｙに沿って所望の距離を隔ててほぼ平行に並んで配置されている。補助ゲート電極４Ｇの細い部分の第２方向Ｙの寸法（幅）は、例えば６５ｎｍ程度である。また、補助ゲート電極４Ｇの隣接間隔は、例えば１１５ｎｍ程度である。この補助ゲート電極４Ｇは、その大半が上記活性領域２に平面的に重なるように配置されている。この補助ゲート電極４Ｇに所望の電圧が印加されると、その補助ゲート電極４Ｇに沿って活性領域２の基板１Ｓの主面部分にｎ型の反転層が形成されるようになっている。このｎ型の反転層は、ビット線（メモリセルＭＣのソースおよびドレイン）を形成する部分である。
【００２９】
このメモリセルＭＣのソースおよびドレインが、グローバルビット線および共通ドレイン配線を電気的に接続される機構を、図４を用いて以下に述べる。なお、図１のＸ２−Ｘ２線とＸ３−Ｘ３線の断面構造は、グローバルビット線、もしくは共通ドレイン配線と電気的に接続される以外は、その構造は左右対称に同様であるので、Ｘ３−Ｘ３線についての詳細な説明は省略する。
【００３０】
所望の補助ゲート電極４Ｇに所望の電圧が印加されると、図１に示す補助ゲート電極４Ｇの下の活性領域２には、ドレイン用のビット線（ｎ型の反転層）が形成される。すなわち、図４に示すように、基板１Ｓの主面部分に形成されたｎ−型の半導体領域７を通じて所望の選択ｎＭＩＳＱｓｎと電気的に接続され、さらにその選択ｎＭＩＳＱｓｎを介して共通ドレイン配線と電気的に接続されるようになっている。ｎ−型の半導体領域７は、補助ゲート電極４Ｇとその第１方向Ｘの延長線上の選択ｎＭＩＳＱｓｎとの間に、例えばヒ素（Ａｓ）が導入されることで形成されている。また、前述したように、メモリセルＭＣのソースとグローバルビット線への接続についても同様である。すなわち、各補助ゲート電極４ＧはメモリセルＭＣのソース領域およびドレイン領域を形成するために設けられている。
【００３１】
このように本実施の形態では、各メモリセルＭＣを形成する領域においては、補助ゲート電極４Ｇにより活性領域２の基板１Ｓの主面部分にビット線用の反転層を形成している。すなわち、ビット線用の半導体領域を形成しないので、メモリセルＭＣのサイズを大幅に縮小でき、メモリ領域全体の寸法を大幅に縮小することが可能となっている。また、補助ゲート電極４Ｇは、上記ビット線形成の機能の他に、隣接するメモリセルＭＣ間のアイソレーション機能も有している。
【００３２】
メモリ領域の単位領域には、例えば４本の補助ゲート電極４Ｇ（Ｇ０〜Ｇ３）が配置されている。すなわち、補助ゲート電極４Ｇ（Ｇ０〜Ｇ３）が４本で１セットとされている。図１では、単位領域の１本の補助ゲート電極４Ｇ（Ｇ１）の右端に上層配線との接続用の幅広領域４ＧＡが形成され、その下に隣接する補助ゲート電極４Ｇ（Ｇ２）の左端に上層配線との接続用の幅広領域４ＧＡが形成され、その下に隣接する補助ゲート電極４Ｇ（Ｇ３）の右端は配線４ＬＡと接続され、その下に隣接する補助ゲート電極４Ｇ（Ｇ０）の左端は配線４ＬＢと接続されている。
【００３３】
配線４ＬＡ，４ＬＢは、図１の第２方向Ｙに延在する帯状のパターンとされており、その各々には４本に１本の補助ゲート電極４Ｇ（Ｇ３、Ｇ０）が一体的に接続されている。すなわち、配線４ＬＡ，４ＬＢは、同一の電位を供給する複数の補助ゲート電極４Ｇの共通配線とされている。
【００３４】
このような補助ゲート電極４Ｇ（Ｇ０〜Ｇ３）、４ＧＡおよび配線４ＬＡ，４ＬＢは、例えば低抵抗な多結晶シリコン膜を同工程時にパターニングすることで形成されている。ここでは、形成上の容易さ等から上記同一の電位を供給する複数の補助ゲート電極４Ｇと幅広領域４ＧＡ、配線４ＬＡ，４ＬＢとを一体的に形成し同層で互いに電気的に接続している。
【００３５】
補助ゲート電極４Ｇおよび配線４ＬＡ，４ＬＢの厚さは、例えば５０ｎｍ程度である。このように補助ゲート電極４Ｇを薄くすることにより、補助ゲート電極４Ｇと浮遊ゲート電極６Ｇとの間のカップリング比を小さくすることができるので、浮遊ゲート電極６Ｇを低くすることができる。
【００３６】
補助ゲート電極４Ｇおよび配線４ＬＡ，４ＬＢと基板１Ｓの主面との間のゲート絶縁膜８は、例えば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、例えば８．５ｎｍ程度である。また、補助ゲート電極４Ｇおよび配線４ＬＡ，４ＬＢの上面には、例えば窒化シリコン（Ｓｉ３Ｎ４等）からなるキャップ膜１０が形成されている。また、メモリ領域の外周の補助ゲート電極４Ｇ、上記幅広領域４ＧＡおよび配線４ＬＡ，４ＬＢのキャップ膜１０上には、例えば酸化シリコンからなる絶縁膜１１が堆積され、さらにその上層には、例えば酸化シリコンからなる絶縁膜１２が堆積されている。
【００３７】
補助ゲート電極４Ｇは、コンタクトホールＣＴ内のプラグＰＧを通じて上層の第１層配線Ｍ１と電気的に接続されている。コンタクトホールＣＴは、上記キャップ膜１０および絶縁膜１１，１２に開口されており、上記幅広領域４ＧＡおよび配線４ＬＡ，４ＬＢの一部に配置されている。
【００３８】
上記複数のワード線５（ＷＬ）は、１ブロックのメモリセル（メモリマット）に対して２５６本形成されている。本実施の形態においては、説明をわかりやすくするため、ＷＬ０〜２までを図示している。
【００３９】
各ワード線５（ＷＬ０〜２）は、その各々の平面形状が第２方向Ｙに延在する矩形状とされている。すなわち、各ワード線５（ＷＬ０〜２）は、補助ゲート電極４Ｇ（Ｇ０〜３）に対して直交した状態で、図１の第１方向Ｘに沿って所望の距離を隔ててほぼ平行に並んで配置されている。
【００４０】
このワード線５の上記補助ゲート電極４Ｇの隣接間に位置する部分はメモリセルＭＣの制御ゲート電極となっている。ワード線５の第１方向Ｘの設計上の寸法と、隣接するワード線５の設計上の間隔とは等しく、例えば９０ｎｍ程度である。このように、ワード線５の第１方向Ｘの設計上の寸法と、隣接するワード線５の設計上の間隔とを等しくすることにより、制御ゲート電極５（導体膜５ａ）と浮遊ゲート電極６Ｇとのカップリング比の計算を容易にすることができるので、そのカップリング比をより良い値に設定することが可能となる。すなわち、制御ゲート電極５（導体膜５ａ）と浮遊ゲート電極６Ｇとのカップリング比を最大にすることができる。
【００４１】
各ワード線５は、例えば低抵抗な多結晶シリコンからなる導体膜５ａと、その上面に形成されたタングステンシリサイド（ＷＳｉｘ）等のような高融点金属シリサイド膜からなる導体膜５ｂとの積層膜により形成されている。このワード線５の上面上には、例えば酸化シリコンからなる絶縁膜１３が堆積されている。なお、第１方向Ｘの両最外側のワード線５は、メモリ動作に寄与されないパターンとされており、露光時の細りを考慮して他のワード線５よりも幅広に形成されている。また、図２に示す断面図のように各メモリセルＭＣのＹ方向において、ワード線５の下層の導体膜５ａが各浮遊ゲート電極６Ｇ間にＯＮＯ膜１８を介して埋め込まれるように形成されている。
【００４２】
上記複数の浮遊ゲート電極６Ｇは、上記補助ゲート電極４Ｇ（Ｇ０〜Ｇ３）の隣接間と、上記ワード線５（ＷＬ０〜ＷＬ２）との交点に電気的に絶縁された状態で配置されている。この浮遊ゲート電極６Ｇは、上記メモリセルＭＣのデータ用の電荷蓄積層であり、例えば低抵抗な多結晶シリコンにより形成されている。
【００４３】
浮遊ゲート電極６Ｇは、平面で見ると矩形状に形成されている。浮遊ゲート電極６Ｇの第１方向Ｘの寸法は、上記ワード線５の第１方向Ｘの寸法にほぼ等しく、例えば９０ｎｍ程度とされ、浮遊ゲート電極６Ｇの第２方向Ｙの寸法は、上記補助ゲート電極４Ｇの隣接間の間隔より若干短く、例えば６５ｎｍ程度とされている。
【００４４】
また、浮遊ゲート電極６Ｇは、断面で見ると、基板１Ｓの主面上にトンネル絶縁膜１５を介して設けられている。このトンネル絶縁膜１５は、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）等からなる。この酸窒化シリコンは、酸化シリコンと基板１Ｓとの界面に窒素（Ｎ）を偏析させた構成を有する膜である。
【００４５】
トンネル絶縁膜１５は、例えば酸化シリコンにより形成しても良いが、酸窒化シリコンで形成することにより、トンネル絶縁膜１５の信頼性を向上させることができる。すなわち、トンネル絶縁膜１５の形成前に基板１Ｓに与えた損傷等により基板１Ｓの主面に形成された不安定な結合手やトラップ準位等に窒素を結合させることで、トンネル絶縁膜１５の信頼性を向上させることができる。トンネル絶縁膜１５の厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度とされている。
【００４６】
上記浮遊ゲート電極６Ｇと上記補助ゲート電極４Ｇとの間には、サイドウォール１６となる絶縁膜（酸化シリコン膜）が形成されており、これにより補助ゲート電極４Ｇと浮遊ゲート電極６Ｇとが絶縁されている。また、浮遊ゲート電極６Ｇおよび上記ワード線５の第１方向Ｘの隣接間には絶縁膜１７が形成されており、これにより第１方向Ｘに隣接する浮遊ゲート電極６Ｇ間およびワード線５間が絶縁されている。サイドウォール１６となる絶縁膜および絶縁膜１７は、例えば酸化シリコン膜からなる。
【００４７】
ここで、本実施の形態では、サイドウォール１６は、補助ゲート電極４Ｇを覆うように基板１Ｓの主面上に形成された酸化シリコン膜がエッチバックされてなる。サイドウォール１６となる酸化シリコン膜は、上層よりも下層にシリコンが多く含まれているものである。後述するが、この酸化シリコン膜は、モノシランと酸素を含む混合ガスを用いたＣＶＤ法によって時間経過と共に、酸素の供給量を増加させて形成されるものである。このため、サイドウォール１６となる酸化シリコン膜は、その下層から上層にかけてシリコンが減少する濃度分布を有するものである。また、上層よりも下層にシリコンが多く含まれるサイドウォール１６となる酸化シリコン膜は、積層膜であっても良い。すなわち、積層膜の最下層が、その最下層以外の層よりシリコンを多く含んでいればよい。
【００４８】
浮遊ゲート電極６Ｇと、ワード線５の制御ゲート電極との間にはＯＮＯ膜１８が形成されている。ＯＮＯ膜１８は、浮遊ゲート電極６Ｇと制御ゲート電極との間のキャパシタを形成する膜で、例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ構造で形成されている。ＯＮＯ膜１８の厚さは、二酸化シリコン換算膜厚で、例えば１６ｎｍ程度である。
【００４９】
この浮遊ゲート電極６Ｇは基板１Ｓの主面に対して交差する方向における断面形状（図２および図３参照）が四角柱状に形成されており、半導体基板１Ｓの表面に対して突起した形状とされている。すなわち、浮遊ゲート電極６Ｇは補助ゲート電極４Ｇに挟まれた領域に、半導体基板１Ｓにトンネル絶縁膜１５を介して四角柱状に形成されている。浮遊ゲート電極６Ｇの高さ（基板１Ｓの主面からの高さ）が、第１電極４Ｇの高さ（基板１Ｓの主面からの高さ）よりも高くなるように形成されている。浮遊ゲート電極６Ｇの高さＨ１（絶縁膜１５の上面からの高さ）は、例えば２７０〜３００ｎｍ程度である。浮遊ゲート電極６Ｇの突出高さＨ２（第１電極４Ｇ上のＯＮＯ膜１８の上面からの高さ）は、例えば１９０ｎｍ程度である。
【００５０】
浮遊ゲート電極６Ｇと制御ゲート電極５とのキャパシタは、浮遊ゲート電極６Ｇの側壁および上面に形成される。すなわち、ワード線５が延在する方向（図１のＹ−Ｙ方向）において、ワード線５と浮遊ゲート電極６Ｇ間にＯＮＯ膜１８を介して容量が形成される。この容量は浮遊ゲート電極６Ｇの上面部と側壁部に形成される容量値の合計で算出される。したがって、最小加工寸法がさらに縮小されても、浮遊ゲート電極６Ｇを高くすることで浮遊ゲート電極６Ｇと制御ゲート電極５との対向面積を増大させることにより、メモリセルＭＣの占有面積を増大させることなくキャパシタの容量を増大させることができるので、浮遊ゲート電極６Ｇと制御ゲート電極５とのカップリング比を向上させることができる。
【００５１】
このため、制御ゲート電極による浮遊ゲート電極６Ｇの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書込および消去の速度を向上させることができ、フラッシュメモリを低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。
【００５２】
上記複数の選択ｎＭＩＳＱｓｎは、メモリセルＭＣのドレインとなるビット線側およびソースとなるビット線側に配置されている。図１のドレインとなるビット線側では、各選択ｎＭＩＳＱｓｎ０が図１の右側に第２方向Ｙに沿ってビット線毎に配置されている。また、ソースとなるビット線側では、各選択ｎＭＩＳＱｓｎ１が図１の左側に第２方向Ｙに沿ってビット線毎に配置されている。
【００５３】
図１に示すように、ドレインとなるビット線側の選択ｎＭＩＳＱｓｎ０のゲート電極４ＬＣ１は、上記配線４ＬＡに沿うように第２方向Ｙに延在する帯状の配線４ＬＣの一部（活性領域２の帯状領域と交差する部分）に形成されている。ソースとなるビット線側の選択ｎＭＩＳＱｓｎ１については、ゲート電極となる配線４ＬＤ１は、上記配線４ＬＢに沿うように第２方向Ｙに延在する帯状の配線４ＬＤの一部（活性領域２の帯状領域と交差する部分）に形成されている。このゲート電極４ＬＣ１、配線４ＬＣ、４ＬＤ１および配線４ＬＤは、例えば低抵抗な多結晶シリコン膜からなり、上記補助ゲート電極４Ｇ、幅広領域４ＧＡおよび配線４ＬＡ，４ＬＢをパターニングする時に同時にパターニングされている。
【００５４】
図４に示すように、このゲート電極４ＬＣ１および配線４ＬＣ上には、キャップ膜１０が堆積されている。このゲート電極４ＬＣ１および配線４ＬＣは、コンタクトホールＣＴ内のプラグＰＧを通じて上層の第１層配線Ｍ１と電気的に接続されている。各選択ｎＭＩＳＱｓｎのゲート絶縁膜２１は、例えば酸化シリコンからなり、上記ゲート電極４ＬＣ１と基板１Ｓとの間に形成されている。
【００５５】
また、各選択ｎＭＩＳＱｓｎのソースおよびドレイン用の一方の半導体領域２２ａは、ビット線連結用の上記ｎ−型の半導体領域７で形成されている。各選択ｎＭＩＳＱｓｎのソースおよびドレイン用の他方の半導体領域２２ｂは、ゲート電極４ＬＣ１の端部近傍に形成されたｎ−型の半導体領域２２ｂ１と、ゲート電極４ＬＣ１の端部からｎ−型の半導体領域２２ｂ１分だけ離れて形成された、ｎ−型半導体領域２２ｂ１よりも高濃度のｎ＋型の半導体領域２２ｂ２とを有している。半導体領域２２ａ，２２ｂには、例えばヒ素（Ａｓ）が導入されている。
【００５６】
次に、本実施の形態のフラッシュメモリの書き込み、読み出しおよび消去動作について説明する。図５は動作時におけるフラッシュメモリの要部を模式的に示す断面図である。
【００５７】
データ書込は、ソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。また、個々のメモリセルＭＣには多値のデータを記憶することが可能となっている。
【００５８】
データ書込動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０（５）に、例えば１５Ｖ程度、それ以外のワード線ＷＬ１（５）等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソース形成用の第１電極Ｇ０（４Ｇ）に、例えば１Ｖ程度を印加し、選択のメモリセルＭＣのドレイン形成用の第１電極Ｇ１（４Ｇ）に、例えば７Ｖ程度を印加する。これにより、第１電極Ｇ０（４Ｇ）に対向する基板１Ｓの主面部分にソース形成用のｎ型の反転層２３ａを形成し、第１電極Ｇ１（４Ｇ）に対向する基板１Ｓの主面部分にドレイン形成用のｎ型の反転層２３ｂを形成する。
【００５９】
また、他の第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）には、例えば０Ｖを印加する。これにより、これら第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）に対向する基板１Ｓの主面部分に反転層が形成されないようにし、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。
【００６０】
この状態で、配線４ＬＣに、例えば７Ｖ程度の電圧を印加することにより選択ｎＭＩＳＱｓｎ０をオンして、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧を上記ｎ−型の半導体領域７およびｎ型の反転層２３ｂを通じて選択のメモリセルＭＣのドレインに供給する。
【００６１】
しかし、このままでは、ワード線ＷＬ０（５）に接続された非選択のメモリセルＭＣも、選択のメモリセルＭＣと同じ状態となり、その非選択のメモリセルＭＣにもデータが書き込まれてしまう。
【００６２】
そこで、選択のメモリセルＭＣのソース形成用の反転層２３ａが接続されるグローバルビット線ＧＢＬ０に、例えば０Ｖを印加する一方、上記の非選択のメモリセルＭＣのソース形成用のｎ型反転層２３ａが接続されるグローバルビット線ＧＢＬ２には、例えば１．２Ｖ程度を印加する。また、他のグローバルビット線ＧＢＬ１には、例えば０Ｖを印加する。
【００６３】
これにより、選択のメモリセルＭＣにはドレインからソースに向かって書き込みの電流が流れ、この時にソース側のｎ型の反転層２３ａに蓄積した電荷を、ある一定のチャネル電流として流しトンネル絶縁膜１５を介して浮遊ゲート電極６Ｇに効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む。一方、上記非選択のメモリセルＭＣのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。
【００６４】
データ読み出しでは、読み出しの電流の方向が上記書込動作と逆である。すなわち、読み出しの電流はグローバルビット線ＧＢＬ０，ＧＢＬ２から共通ドレイン配線ＣＤに向かって流れる。
【００６５】
データ読み出し動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０（５）に、例えば２〜５Ｖ程度、それ以外のワード線ＷＬ１（５）等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソースおよびドレイン形成用の第１電極Ｇ０（４Ｇ），Ｇ１（４Ｇ）に、例えば５Ｖ程度を印加する。これにより、第１電極Ｇ０（４Ｇ）に対向する基板１Ｓの主面部分にソース用のｎ型の反転層２３ａを形成し、第１電極Ｇ１（４Ｇ）に対向する基板１Ｓの主面部分にドレイン用のｎ型の反転層２３ｂを形成する。
【００６６】
また、他の第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）には、例えば０Ｖを印加する。これにより、これら第１電極Ｇ２（４Ｇ），Ｇ３（４Ｇ）に対向する基板１Ｓの主面部分に反転層が形成されないようにしてアイソレーションを行う。
【００６７】
ここで、選択のメモリセルＭＣのソース用のｎ型反転層２３ａが接続されるグローバルビット線ＧＢＬ０，ＧＢＬ２に、例えば１Ｖ程度を印加する一方、他のグローバルビット線ＧＢＬ１に、例えば０Ｖを印加する。この状態で、配線４ＬＣに、例えば３Ｖ程度の電圧を印加することにより選択ｎＭＩＳＱｓｎをオンして、共通ドレイン配線ＣＤに印加された０Ｖ程度の電圧を上記ｎ−型の半導体領域７およびｎ型の反転層２３ｂを通じて選択のメモリセルＭＣのドレインに供給する。このようにして選択のメモリセルＭＣのデータ読み出しを行う。
【００６８】
この時、浮遊ゲート電極６Ｇの蓄積電荷の状態で、選択のメモリセルＭＣのしきい値電圧が変わるので、選択のメモリセルＭＣのソースおよびドレイン間に流れる電流の状況で、選択のメモリセルＭＣのデータを判断できる。
【００６９】
データの消去動作時では、選択対象のワード線５に負電圧を印加することにより、浮遊ゲート電極６Ｇから基板１ＳへのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。すなわち、選択対象のワード線５に、例えば−１６Ｖ程度を印加する一方、基板１Ｓに正の電圧を印加する。補助ゲート電極４Ｇには、例えば０Ｖを印加し、ｎ型の反転層を形成しない。これにより、浮遊ゲート電極６Ｇに蓄積されたデータ用の電荷をトンネル絶縁膜１５を介して基板１Ｓに放出し、複数のメモリセルＭＣのデータを一括消去する。
【００７０】
次に、本実施の形態のフラッシュメモリの製造方法の一例を図６〜図１７により説明する。なお、図６〜図１７は図１のＹ１−Ｙ１線における製造工程中の半導体装置の要部を示す断面図であり、（ａ）はメモリ領域、（ｂ）は周辺回路領域を示している。
【００７１】
まず、図６に示すように、例えばｐ型のシリコン単結晶からなる基板１Ｓ（この段階では平面円形状の半導体ウエハ（以下、単にウエハという））の主面（デバイス形成面）に溝型の分離領域３を形成する。分離領域３は、基板１Ｓの主面に掘られた溝内に、例えば酸化シリコンからなる絶縁膜が埋め込まれることで形成され、この分離領域３によって、デバイスが形成される領域である活性領域の平面外形を規定する。次いで、活性領域２の基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜２５を形成する。
【００７２】
続いて、図７に示すように、通常のイオン注入法等により、基板１Ｓのメモリ領域に、例えばリン（Ｐ）を選択的に導入することでｎ型の埋込領域ＮＩＳＯを形成した後、基板１Ｓのメモリ領域および周辺回路領域に、例えばホウ素（Ｂ）を選択的に導入することでｐ型のウエルＰＷ１を形成する。また、基板１Ｓの周辺回路領域に、例えばリンを選択的に導入することでｎ型のウエルＮＷ１を形成する。このウエル構造を形成した後、絶縁膜２５を除去する。
【００７３】
続いて、図８に示すように、基板１Ｓ（ウエハ）の主面上に、例えば酸化シリコン等からなるゲート絶縁膜８を、例えば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。次いで、ゲート絶縁膜８上に、例えば低抵抗な多結晶シリコンからなる導体膜４を、例えば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積し、さらにその上に、例えば窒化シリコンからなるキャップ膜１０を、例えば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。
【００７４】
続いて、キャップ膜１０上に例えば酸化シリコンからなる絶縁膜１１を、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積した後、その上に例えば低抵抗な多結晶シリコンからなるハードマスク膜２６ａをＣＶＤ法等により堆積し、さらに、その上に例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ａをプラズマＣＶＤ法等により堆積する。その後、反射防止膜２７ａ上に、上記補助ゲート電極４Ｇ形成用のレジストパターンＲＰ１を形成する。
【００７５】
続いて、図９に示すように、上記レジストパターンＲＰ１をエッチングマスクとして、そこから露出する反射防止膜２７ａおよびハードマスク膜２６ａをエッチングした後、レジストパターンＲＰ１を除去する。ここでは、上記エッチング処理により補助ゲート電極を形成するための反射防止膜２７ａおよびハードマスク膜２６ａのパターンが形成されている。
【００７６】
続いて、図１０に示すように、上記反射防止膜２７ａおよびハードマスク膜２６ａをエッチングマスクとして、そこから露出する絶縁膜１１、キャップ膜１０および導体膜４をエッチングする。ここでは、上記導体膜４のエッチング処理により補助ゲート電極４Ｇおよび幅広領域４ＧＡがパターニングされている。この時の補助ゲート電極４Ｇの幅方向寸法（図１の第２方向Ｙの寸法）は、例えば７５ｎｍ程度、補助ゲート電極４Ｇの第２方向Ｙの隣接間隔は、例えば１０５ｎｍ程度である。
【００７７】
上記エッチング処理では、絶縁膜１１およびキャップ膜１０がエッチングされる時に反射防止膜２７ａがエッチングされ、導体膜４がエッチングされる時にハードマスク膜２６ａがエッチングされる。したがって、上記エッチング処理後は反射防止膜２７ａやハードマスク膜２６ａが残されていない。
【００７８】
続いて、基板１Ｓ（ウエハ）の主面部の補助ゲート電極４Ｇおよび導体膜４の無い領域に、例えばホウ素等のような不純物を通常のイオン注入法等により導入する。この不純物導入処理により、ｐ型不純物濃度が相対的に低い補助ゲート電極４Ｇ下の基板１Ｓのしきい値電圧の方が、浮遊ゲート電極６Ｇ下の基板１Ｓのしきい値電圧よりも低くなる。
【００７９】
なお、このホウ素導入工程は場合によっては行わなくても良い。本発明者の検討ではこのホウ素の導入の有無のいずれでもフラッシュメモリが正常に動作することが確認されている。また、このホウ素導入工程を、後述する絶縁膜１６（周辺におけるサイドウォール）形成後に行うことも可能である。
【００８０】
続いて、図１１に示すように、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜１６を、例えばモノシランと酸素を含む混合ガスを用いたＣＶＤ法により堆積した後、これをエッチバックする。この絶縁膜１６のエッチバック処理により、補助ゲート電極４Ｇ、キャップ膜１０および絶縁膜１１の積層膜の側壁にサイドウォール１６を形成し、さらに、溝２８の底部のゲート絶縁膜８は除去され、基板１Ｓの主面が露出する。このサイドウォール１６の形成により、溝２８の上記第２方向Ｙの寸法（幅）は、例えば６５ｎｍ程度となる。なお、前述のホウ素導入工程を行わなかった場合、このサイドウォール１６の形成後に、ホウ素導入工程を行うことができる。
【００８１】
ここで、サイドウォール１６を形成する工程について具体的に説明する。図１８は、サイドウォール１６の形成工程の説明図であり、（ａ）は図１１の要部を拡大して示す模式図、（ｂ）は（ａ）へと続くサイドウォール１６形成前の模式図、（ｃ）はサイドウォール１６中のＡ方向におけるシリコンおよび酸素の比率を示す図である。
【００８２】
同一のＣＶＤ装置を用いてモノシランと酸素を含む混合ガスを用いたＣＶＤ法によってサイドウォール１６となる酸化シリコン膜を、補助ゲート電極４Ｇを覆うように基板１Ｓ上に堆積する際、時間経過と共に酸素の供給量が増加するようなガス流量の調整、言い換えれば時間経過と共にシリコンの供給量が減少するようなガス流量の調整を行う。
【００８３】
本実施の形態では、図１８（ｃ）に示すように、下層のサイドウォール１６（最下層１６ａ）に含まれるシリコン比率を高くし、上層のサイドウォール１６（最上層１６ｃ）に含まれるシリコン比率を低くしている。また、中間のサイドウォール１６（中間層１６ｂ）に含まれるシリコン比率は、下層のサイドウォール１６（最下層１６ａ）および上層のサイドウォール１６（最上層１６ｃ）の中間値となるようにしている。
【００８４】
このため、図１８（ｂ）に示すように、先に堆積した酸化シリコン膜（最下層１６ａ）にはシリコンが多く含まれており、後に堆積した酸化シリコン膜（最上層１６ｃ）には酸素が多く含まれることとなる。すなわち、サイドウォール１６となる酸化シリコン膜の上層より下層にシリコンが多く含まれることとなる。また、時間経過と共に酸素の供給量が増加しているので、サイドウォール１６となる酸化シリコン膜は、下層から上層にかけてシリコンが減少する濃度分布を有することとなる。
【００８５】
このようなシリコンと酸素の組成が変化しているサイドウォール１６となる酸化シリコン膜を、異方性ドライエッチングした場合、図１８（ａ）に示すように、シリコンの少ない最上層１６ｃから順に中間層１６ｂ、シリコンの多い最下層１６ｃへ徐々にエッチング速度が低下し、基板１Ｓを削る前にエッチングを停止することができる。また、基板１Ｓの削れを防止することができるので、その後に形成されるトンネル絶縁膜１５の特性、すなわちメモリセルＭＣの特性および信頼性を向上することができる。
【００８６】
なお、特許文献２（特開平１１−１６３３３７号公報）では、基板上であって、サイドウォールの底面および拡散層上に過剰シリコンを含有する保護絶縁膜が形成された構造が開示されている。この保護絶縁膜は、二酸化シリコン膜と異なりボロン不純物を良く透過させるために用いられるものである。一方、本発明の実施の形態では、図１８に示したように、下層部に過剰シリコンを含有する酸化シリコン膜からなるサイドウォール１６が形成された構造であって、サイドウォール１６が形成されていない基板１Ｓ上には、過剰シリコンを含有する酸化シリコン膜は形成されず、基板１Ｓが露出する点において相違する。また、前述したように、下層部にシリコンを多く含む酸化シリコン膜（サイドウォール１６）は、エッチングによるサイドウォール１６形成時の基板１Ｓの削れを防止するために用いる点において相違する。
【００８７】
続いて、図１２に示すように、基板１Ｓ（ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、溝２８の底部の基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と基板１Ｓとの界面に窒素を偏析させて溝２８の底部に上記酸窒化シリコン（ＳｉＯＮ）からなるトンネル絶縁膜１５を形成する。この絶縁膜１５は、メモリセルＭＣのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。
【００８８】
続いて、基板１Ｓの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜６をＣＶＤ法等により堆積する。
【００８９】
続いて、図１３に示すように、基板１Ｓの主面上全面の導体膜６に対して、異方性のドライエッチング法によるエッチバック処理または化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。上記のエッチバック処理またはＣＭＰ処理により、溝２８内のみに導体膜６が残される。
【００９０】
続いて、図１４に示すように、基板１Ｓ（ウエハ）の主面上に、メモリ領域（メモリセルＭＣ群が配置される領域）が露出され、それ以外が覆われるようなレジストパターン（図示せず）を形成した後、これをエッチングマスクとして、そこから露出される絶縁膜１１，１６をドライエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように酸化シリコンとシリコンおよび窒化シリコンとのエッチング選択比を大きくとることにより、窒化シリコンからなるキャップ膜１０をエッチングストッパとして機能させるとともに、酸化シリコンからなる絶縁膜１１，１６を選択的に除去する。これにより、導体膜６の第２方向Ｙの隣接間には溝２９が形成される。
【００９１】
続いて、図１５に示すように、基板１Ｓ（ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜をＣＶＤ法等により下層から順に堆積することにより、層間膜用のＯＮＯ膜１８を形成する。
【００９２】
続いて、基板１ＳのＯＮＯ膜１８上に、例えば低抵抗な多結晶シリコンからなる導体膜５ａと、導体膜５ａよりも低抵抗な導体膜５ｂとして、例えばタングステンシリサイド等のような高融点金属シリサイド膜とを下層から順にＣＶＤ法等により堆積する。この導体膜５ａ、５ｂはこの後の工程でパターニングされて、メモリセルＭＣのワード線５を形成する。上記導体膜５ａの厚さは、例えば１００〜１５０ｎｍ程度、高融点金属シリサイド膜からなる導体膜５ｂの厚さは、例えば１００ｎｍ程度である。
【００９３】
続いて、導体膜５ｂ上に、例えば酸化シリコンからなる絶縁膜１３をＴＥＯＳガスによるＣＶＤ法等により堆積する。絶縁膜１３上にハードマスク膜（図示せず）および反射防止膜（図示せず）の順で堆積した積層膜をパターニングした後、上記積層膜をエッチングマスクとして、そこから露出される絶縁膜１３、導体膜５ｂおよび導体膜５ａをエッチングする。これにより、図１の第２方向Ｙに延在する平面帯状のワード線５が複数本形成される。
【００９４】
続いて、図１６に示すように、フォトリソグラフィ技術およびドライエッチング技術により、周辺回路領域に残された補助ゲート電極形成用の導体膜４をパターニングすることにより、周辺回路領域に周辺回路のＭＩＳのゲート電極４Ａ，４Ｂ等を形成する。このパターニングの際、余分なゲート絶縁膜８も除去され、ゲート電極４Ａ、４Ｂ下にのみゲート絶縁膜８が残る。
【００９５】
続いて、図１７に示すように、周辺回路用のｎＭＩＳＱｎが形成される領域を開口したフォトレジストパターン（図示せず）を用いて、露出した基板１Ｓの主面側からイオン注入を行い、周辺回路用のｎＭＩＳＱｎのソースおよびドレイン用のｎ−型の半導体領域３２ａを形成する。また、周辺回路用のｐＭＩＳＱｐが形成される領域を開口したフォトレジストパターン（図示せず）を用いて、露出した基板１Ｓの主面側から周辺回路用のｐＭＩＳソースのドレイン用のｐ−型の半導体領域３３ａを形成する。
【００９６】
続いて、基板１Ｓ（ウエハ）の主面上に、例えばＴＥＯＳガスを用いたＣＶＤ法等により酸化シリコン膜からなる絶縁膜を堆積した後、前記絶縁膜を異方性ドライエッチング法等によりエッチバックすることにより、ゲート電極４Ａ、４Ｂの側壁に前記絶縁膜からなるサイドウォールを形成する。
【００９７】
ここで、サイドウォール１７を形成する工程は、前述のサイドウォール１６を形成する工程と同様に行うこともできる。
【００９８】
同一のＣＶＤ装置を用いてモノシランと酸素を含む混合ガスを用いたＣＶＤ法によってサイドウォール１７となる酸化シリコン膜を、ゲート電極４Ａ、４Ｂを覆うように基板１Ｓ上に堆積する際、時間経過と共に酸素の供給量が増加するようなガス流量の調整を行う。これにより、先に堆積した酸化シリコン膜にはシリコンが多く含まれており、後に堆積した酸化シリコン膜には酸素が多く含まれることとなる。すなわち、サイドウォール１７となる酸化シリコン膜の上層より下層にシリコンが多く含まれることとなる。また、時間経過と共に酸素の供給量が増加しているので、サイドウォール１７となる酸化シリコン膜は、下層から上層にかけてシリコンが減少する濃度分布を有することとなる。
【００９９】
このようなシリコンと酸素の組成が変化しているサイドウォール１７となる酸化シリコン膜を、異方性ドライエッチングした場合、シリコンの少ない上層からシリコンの多い下層へ徐々にエッチング速度が低下し、基板１Ｓを削る前にエッチングを停止することができる。このように、本実施の形態では、基板１Ｓの削れを防止することができるので、その後に形成される半導体領域３２ｂ、３３ｂでのリーク電流を低減することができる。すなわち半導体装置の信頼性を向上することができる。
【０１００】
続いて、周辺回路用のｎＭＩＳＱｎのソースおよびドレイン用のｎ＋型の半導体領域３２ｂおよびｐＭＩＳＱｐのソースのドレイン用のｐ＋型の半導体領域３３ｂをそれぞれ別々に形成する。具体的には、まず、周辺回路用のｎＭＩＳＱｎが形成される領域を開口したフォトレジストパターン（図示せず）を用いて、露出した基板１Ｓの主面側からｎ型の不純物をイオン注入し、また、周辺回路用のｐＭＩＳＱｐが形成される領域を開口したフォトレジストパターン（図示せず）を用いて、露出した基板１Ｓの主面側からｐ型の不純物をイオン注入する。その後、酸素雰囲気中でｎ型およびｐ型の不純物イオンの活性化アニールを行うことによって、ｎ＋型の半導体領域３２ｂおよびｐ＋型の半導体領域３３ｂを形成する。
【０１０１】
このとき、シリコンを多く含むサイドウォール１７の下層（図１８（ａ）のサイドウォール１６ａに該当する部分）に含まれるシリコン比率は、サイドウォール１７の上層に含まれるシリコン比率よりも多いが、この酸素雰囲気中でのアニール工程により、過剰なシリコンが酸化され、その組成が酸化シリコン膜ＳｉＯ２に近い構成となる。このため、サイドウォール１７の下層の絶縁性を向上させることができる。
【０１０２】
前述したように、基板１Ｓの削れがない状態で、半導体領域３２ｂ、３３ｂを形成することができるので、半導体領域３２ｂ、３３ｂでのリーク電流を低減することができる。すなわち半導体装置の信頼性を向上することができる。
【０１０３】
また、半導体領域３２ｂ、３３ｂを形成する際のアニール処理によって、シリコンを多く含むサイドウォール１７の下層では、過剰なシリコンが酸化することとなる。このため、サイドウォール１７の絶縁性を向上することができる。すなわち半導体装置の信頼性を向上することができる。
【０１０４】
この後、周辺回路用のｎＭＩＳＱｎのゲート電極１１、ソースおよびドレイン用のｎ＋型の半導体領域３２ｂの表面にコバルト（Ｃｏ）またはＮｉ（ニッケル）等の金属膜を堆積し、これらの金属膜を半導体基板やゲート電極に含まれるシリコンと反応させることにより、ＣｏＳｉ２（コバルトシリサイド）膜やＮｉＳｉ（ニッケルシリサイド）膜等の金属シリサイド膜（金属化合物膜）を形成する。
【０１０５】
本実施の形態では、基板１Ｓの削れを極めて小さくすることが可能であるため、図２２で示したような本願の課題の一つである、金属シリサイド層と半導体基板１Ｓ（ここではウエルＰＷ１）間でのリーク電流が発生する可能性を小さくすることができる。
また、ｐＭＩＳＱｐのゲート電極１１、ソースのドレイン用のｐ＋型の半導体領域３３ｂについても同様の効果がある。
【０１０６】
その後、通常の配線形成工程を経て図１〜図４に示したフラッシュメモリを備えた半導体装置が完成する。
【０１０７】
このような製造工程を経て製造されたフラッシュメモリは、信頼性を確保する事ができる。図１９は、膜厚モニタ残膜に対するデトラップの変化を示す特性図である。なお、膜厚モニタ残膜とは、製品ウエハの膜厚モニタパターンのＱＣ値である。すなわち、図１８では、ドライエッチング後の基板１Ｓ上の、サイドウォール１６となる酸化シリコン膜とおよびゲート絶縁膜８となる酸化シリコン膜の重ね膜の残膜量を示すものである。
【０１０８】
図１９に示すように、前述した本発明者らが検討したフラッシュメモリ（図２１参照）は、膜厚モニタ残膜値が小さくなるに従い、デトラップ電圧値（ΔＶｔｈ）が大きくなるので、デトラップ特性が劣化している。すなわち、フラッシュメモリの信頼性が低下している。
【０１０９】
この膜厚モニタ残膜値が０ｎｍを示した場合の本発明者らが検討したフラッシュメモリのあるメモリセルの断面では、図２０および図２１に示したように、基板１Ｓの表面が削れていることが観測することができた。すなわち、図１９の横軸である膜厚モニタ残膜が膜厚モニタパターンの実測値であるため、このパターンが残膜数ｎｍと表示していても実際のメモリセルでは既に基板１Ｓが剥き出し、あるいは基板が削れて、デトラップ電圧値（ΔＶｔｈ）が大きくなることが考えられる。
【０１１０】
しかしながら、本発明に係るフラッシュメモリは、膜厚モニタ残膜値の変化に関わらず、一定のデトラップ電圧値を示している。すなわち、フラッシュメモリの信頼性を確保することができる。
【０１１１】
具体的には、サイドウォール１６となる酸化シリコン膜が、その上層より下層にシリコンが多く含まれるようにすることによってエッチング速度が低下し、基板１Ｓ表面で容易にエッチングを停止することができる。すなわち、基板１Ｓの削れを防止することができ、フラッシュメモリの信頼性を確保することができる。
【０１１２】
また、多値の書き込みの場合、本発明者らが検討したフラッシュメモリでは、閾値電圧の分布が裾をひくようになり、多値に書き込めなくなる。この原因もエッチングの際の基板削れと密接な関係を示しており、基板削れを防止した本発明のフラッシュメモリでは、多値に書き込めることができる。
【０１１３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１４】
例えば、前記実施の形態では、ＡＮＤ型フラッシュメモリ単体に適用した場合について説明したが、それに限定されるものではなく、例えばＥＥＰＲＯＭ単体の半導体装置、ＥＥＰＲＯＭまたはフラッシュメモリを有するシステムＬＳＩ（Large Scale Integrated circuit）等のようなメモリ混載の半導体装置にも適用できる。
【０１１５】
また、例えば、前記実施の形態では、サイドウォールとなる酸化シリコン膜は、その下層から上層にかけてシリコンが減少する濃度分布を有する場合について説明したが、下層がシリコンを多く含む場合であれば、上層はシリコンが多くても少なくてもどちらでも良く、また、シリコンが多い層、少ない層が交互に積層されていても良い。但し、サイドウォールを形成するためのエッチング時間を短くしつつ、半導体基板の削れを生じさせないためには、その下層から上層にかけてシリコンが減少する濃度分布を有する酸化シリコン膜を適用するのが良い。
【０１１６】
また、例えば、相変化メモリの下層電極と基板とを電気的に接続するプラグを、基板削れのない平坦な基板上に形成することもできる。すなわち、相変化メモリセルの選択ＭＩＳトランジスタのサイドウォールに本発明を適用することで、基板削れを防止することができ、プラグが形成される基板面を平坦化することができる。これにより、リーク電流が低減できて、書き込み／消去特性を改善することができる。
【産業上の利用可能性】
【０１１７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１１８】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】図１のＹ１−Ｙ１線の断面図である。
【図３】図１のＸ１−Ｘ１線の断面図である。
【図４】図１のＸ２−Ｘ２線の断面図である。
【図５】動作時におけるフラッシュメモリの要部を模式的に示す断面図である。
【図６】図１のＹ１−Ｙ１線における製造工程中の半導体装置の要部を模式的に示す断面図であり、（ａ）はメモリ領域、（ｂ）は周辺回路領域を示す。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１３】図１２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１４】図１３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１５】図１４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１６】図１５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１７】図１６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１８】サイドウォールの形成工程の説明図であり、（ａ）は図１１の要部を拡大して示す模式図、（ｂ）はサイドウォール中のシリコンおよび酸素の濃度分布図である。
【図１９】膜厚モニタ残膜に対するデトラップの変化を示す特性図である。
【図２０】本発明者らが検討した製造工程中におけるフラッシュメモリの要部を模式的に示す断面図である。
【図２１】図２０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図２２】本発明者らが検討した電界効果トランジスタの要部を模式的に示す断面図である。
【符号の説明】
【０１１９】
１Ｓ    半導体基板（基板）
２      活性領域
３      分離領域
４      導体膜
４Ａ、４Ｂ  ゲート電極
４Ｇ    補助ゲート電極
４ＧＡ  幅広領域
４ＬＡ、４ＬＢ、４ＬＣ  配線
４ＬＣ１  ゲート電極
５、ＷＬ０、ＷＬ１  制御ゲート電極（ワード線）
５ａ    導体膜
５ｂ    導体膜
６      導体膜
６Ｇ    浮遊ゲート電極
７      半導体領域
８      ゲート絶縁膜
１０    キャップ膜
１１、１２、１３  絶縁膜
１５    トンネル絶縁膜
１６    サイドウォール（絶縁膜）
１６ａ  最下層
１６ｂ  中間層
１６ｃ  最上層
１７    サイドウォール（絶縁膜）
１８    ＯＮＯ膜
２１    ゲート絶縁膜
２２ａ  半導体領域
２２ｂ、２２ｂ１、２２ｂ２  半導体領域
２３ａ、２３ｂ、２３ｃ  反転層
２５    絶縁膜
２６ａ  ハードマスク膜
２７ａ  反射防止膜
２８、２９  溝
３２ａ、３２ｂ、３３ａ、３３ｂ  半導体領域
３４    シリサイド層
１０９  削れ部
１１６、１１７  サイドウォール
ＡＧ、ＡＧ０〜ＡＧ３  補助ゲート電極
ＣＤ    共通ドレイン配線
ＣＴ    コンタクトホール
ＭＣ、ＭＣ０  不揮発性メモリセル
ＮＩＳＯ  埋込領域
ＮＷ１  ウエル
ＰＧ    プラグ
ＰＷ１  ウエル
Ｑｓｎ  選択ｎチャネル型ＭＩＳＦＥＴ
ＲＰ    フォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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