(57)【要約】【課題】Ｗｉｎｄｏｗ画像処理において巨大ローカルメモリを必要とせず、データ読出しに対してのＷｉｎｄｏｗ画像処理効率を上げる事ができる画像処理装置及び画像処理方法を提供すること。【解決手段】メインメモリ５０３に記憶された画像データに対して、メインメモリ５０３の読み込みアドレスを発生する第１のメモリアドレス発生部５０１−１と、任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメインメモリ５０３への書き込み先アドレスを発生する第２のメモリアドレス発生部５０１−５とを備え、第１のメモリアドレス発生部５０１−１は、主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、該副走査方向に連続するＫ画素はＮ画素より大きくなるように制御する構成とする。【選択図】図１
2007004780.tif 000002
【特許請求の範囲】
【請求項１】
画像データを記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリの読み込みアドレスを発生する第１のメモリアドレス発生部と、
前記メモリより読み出されたデータを一時記憶するバッファメモリと、
前記バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、
任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する画像処理部と、
前記画像処理部で処理された画像データの前記メモリへの書き込み先アドレスを発生する第２のメモリアドレス発生部とを備え、
前記第１のメモリアドレス発生部は、主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、
該副走査方向に連続するＫ画素はＮ画素より大きく、
前記バッファ制御部は、前記第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データを前記第２のメモリアドレス発生部の書き込みアドレスに基づいて前記バッファメモリ内の所定の位置に書き込むように制御することを特徴とする画像処理装置。
【請求項２】
画像データを記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリからの読み込みアドレスを発生する第１のメモリアドレス発生部と、
前記メモリより読み出されたデータを一時記憶するバッファメモリと、
前記バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、
任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する画像処理部と、
前記画像処理部で処理された画像データの前記メモリへの書き込み先アドレスを発生する第２のメモリアドレス発生部とを備え、
前記第１のメモリアドレス発生部は、主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、
該副走査方向に連続するＫ画素はＮ画素より大きく、
前記バッファメモリのメモリサイズは、主走査方向にＮ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御部は、前記第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データを前記第２のメモリアドレス発生部の書き込みアドレスに基づいて前記バッファメモリ内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、
前記画像処理部は、バッファ制御部より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素画像処理を行うことを特徴とする画像処理装置。
【請求項３】
前記画像処理の一連の処理単位である１×Ｋ画素のＫのサイズは、可変制御可能であることを特徴とする請求項１又は２記載の画像処理装置。
【請求項４】
前記可変制御可能な画像処理の一連の処理単位であるＫ画素のサイズは、メモリの状態をモニタした結果に従って制御されることを特徴とする請求項１又は２記載の画像処理装置。
【請求項５】
画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリのメモリアドレスを指定するメモリアドレス発生手段１と、
前記メモリより読み出されたデータを一時記憶するためのバッファメモリと、
前記バッファメモリの格納先および読出しを制御するバッファ制御手段と、
任意のＮ画素×Ｎ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段と、
前記Ｗｉｎｄｏｗ画像処理手段で処理された画像データの前記メモリの書き込み先アドレスを発生させるメモリアドレス発生手段２と、
を備え、
前記メモリアドレス発生手段１は、一連の動作において主走査方向１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、
この副走査方向に連続するＫ画素はＮ画素より大きい大小関係にあり、
前記バッファメモリのメモリサイズは、主走査方向にＮ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段は、前記メモリアドレス発生手段１により一連の読み出された画像データをバッファメモリ内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段は、バッファ制御手段より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素の画像処理を行うものであることを特徴とした画像処理装置。
【請求項６】
前記Ｗｉｎｄｏｗ画像処理の一連の処理単位である１×Ｋ画素のＫのサイズは、プログラマブルに制御可能であることを特徴とする請求項５記載の画像処理装置。
【請求項７】
前記プログラマブルに制御可能なＷｉｎｄｏｗ画像処理の一連の処理単位であるＫのサイズは、メモリの状態をモニタした結果に従って制御されることを特徴とする請求項５または６記載の画像処理装置。
【請求項８】
Ｋ画素はＮ画素より（Ｍ−１）画素大きい大小関係にあり、前記Ｗｉｎｄｏｗ画像処理手段で処理された画像データを一時記憶するバッファメモリ２と、
前記バッファメモリ２の書き込みおよび読出しを制御するバッファ制御手段２と、
任意のＭ画素×Ｍ画素の画像データの集まりを入力データとして演算処理を行い１画素の画像処理データを出力するＷｉｎｄｏｗ画像処理手段２と、
前記Ｗｉｎｄｏｗ画像処理手段２で処理された画像データの前記メモリの書き込みアドレスを発生させるメモリアドレス発生手段３を備え、
前記バッファメモリ２のサイズは、主走査方向に１画素、副走査方向にＭ画素のメモリサイズであり、
前記バッファ制御手段２は、前記Ｗｉｎｄｏｗ画像処理手段により出力された画像データを所定の位置に書き込むように制御を行い、
バッファメモリ２が満杯になった時点でバッファ制御手段２によりデータ読出しを開始し、
バッファメモリ２のデータ読出しに際しては同一主走査位置の副走査方向に連続する１×Ｍ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段２は、バッファ制御手段２により順次出力される１×Ｍ画素の画像データを取り込みＭ×Ｍ画素の画像処理を行うものであることを特徴とする請求項５記載の画像処理装置。
【請求項９】
メモリが画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的にメモリに記憶する第１のステップと、
第１のメモリアドレス手段が前記メモリ内に記憶された画像データに対して、前記メモリ内のメモリアドレスを指定する第２のステップと、
バッファメモリが前記メモリより読み出されたデータを一時記憶する第３のステップと、バッファ制御手段が前記バッファメモリの格納先及び読み出しを制御する第４のステップと、
前記第１のメモリアドレス手段が主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにメモリアドレスを制御する第５のステップと、
前記バッファ制御部が、前記第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データをバッファメモリ内の所定の位置に書き込み制御する第６のステップと、
前記バッファ制御部が、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出す第７のステップと、
前記画像処理部が、前記バッファ制御手段により順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素画像処理を行う第８のステップとから構成されることを特徴とした画像処理方法。
【請求項１０】
画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリのメモリアドレスを指定するメモリアドレス発生手段１と、
前記メモリより読み出されたデータを一時記憶するためのバッファメモリ１と、
前記バッファメモリ１の格納先および読出しを制御するバッファ制御手段１と、
任意のＮ画素×Ｎ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段１と、
前記Ｗｉｎｄｏｗ画像処理手段１で処理されたデータを一時記憶するためのバッファメモリ２と、
前記バッファメモリ２の格納先および読出しを制御するバッファ制御手段２と、
任意のＭ画素×Ｍ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段２と、
前記Ｗｉｎｄｏｗ画像処理手段２で処理されたデータを一時記憶するためのバッファメモリ３と、
前記バッファメモリ３の格納先および読出しを制御するバッファ制御手段３と、
任意のＬ画素×Ｌ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段３と、
画像データの前記メモリの書き込み先アドレスを発生させるメモリアドレス発生手段２と、
を備え、
前記メモリアドレス発生手段１は、一連の動作において主走査方向１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、
前記バッファメモリ１のメモリサイズは、主走査方向にＮ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段１は、前記メモリアドレス発生手段１により一連の読み出された画像データをバッファメモリ１内の所定の位置に書き込むように制御を行い、
バッファメモリ１のデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段１は、バッファ制御手段１より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素の画像処理を行い、
前記バッファメモリ２のメモリサイズは、主走査方向にＭ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段２は、前記Ｗｉｎｄｏｗ画像処理手段１により一連の読み出された画像データをバッファメモリ２内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＭ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｍ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段２は、バッファ制御手段２より順次出力される１×Ｍ画素の画像データを取り込みＭ×Ｍ画素の画像処理を行い、
前記バッファメモリ３のメモリサイズは、主走査方向にＬ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段３は、前期Ｗｉｎｄｏｗ画像処理手段２により一連の読み出された画像データをバッファメモリ３内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＬ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｌ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段３は、バッファ制御手段３より順次出力される１×Ｌ画素の画像データを取り込みｌ×ｌ画素の画像処理を行い、
前記副走査方向に連続するＫ画素は、前期Ｎ画素×Ｎ画素・Ｍ画素×Ｍ画素・Ｌ画素×Ｌ画素の複数のＷｉｎｄｏｗ画像処理を行うために必要な画素数（Ｋ＝Ｎ＋Ｍ＋ｌ−２）画素であることを特徴とした画像処理装置。
【請求項１１】
前記一つの単位Ｗｉｎｄｏｗ処理手段は、Ｗｉｎｄｏｗ画像処理手段ｘ・バッファメモリｘおよびバッファ制御手段ｘより構成され、前記単位Ｗｉｎｄｏｗ処理手段は、任意のｈ個で構成され、前記副走査方向に連続するＫ画素は、任意のｈ個のＷｉｎｄｏｗ画像処理を行うために必要な画素数（Ｋ＝“各Ｗｉｎｄｏｗの副走査Ｐｉｘｅｌの総和“−２）であることを特徴とする請求項１０記載の画像処理装置。
【請求項１２】
画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、
前記メモリに記憶された画像データに対して、前記メモリのメモリアドレスを指定するメモリアドレス発生手段１と、
前記メモリより読み出されたデータを一時記憶するためのバッファメモリ１と、
前記バッファメモリ１の格納先および読出しを制御するバッファ制御手段１と、
任意のＮ画素×Ｎ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段１と、
前記Ｗｉｎｄｏｗ画像処理手段１で処理されたデータを一時記憶するためのバッファメモリ２と、
前記バッファメモリ２の格納先および読出しを制御するバッファ制御手段２と、
任意のＭ画素×Ｍ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段２と、
前記Ｗｉｎｄｏｗ画像処理手段２で処理されたデータを一時記憶するためのバッファメモリ３と、
前記バッファメモリ３の格納先および読出しを制御するバッファ制御手段３と、
任意のＬ画素×Ｌ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段３と、
画像データの前記メモリの書き込み先アドレスを発生させるメモリアドレス発生手段２と、
を備え、
前記メモリアドレス発生手段１は、一連の動作において主走査方向Ｎ画素より大きいα画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、
前記バッファメモリ１は、バッファメモリ１Ａ・バッファメモリ１Ｂの２つバッファメモリを持ち、
前記バッファメモリ１Ａ・バッファメモリ１Ｂのそれぞれのメモリサイズは、主走査方向にα画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段１は、前記メモリアドレス発生手段１により一連の読み出された画像データをバッファメモリ１内の所定の位置に書き込むように制御を行い、
バッファメモリ１のデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段１は、バッファ制御手段１より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素の画像処理を行い、
前記バッファメモリ２のメモリサイズは、主走査方向にＭ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段２は、前期Ｗｉｎｄｏｗ画像処理手段１により一連の読み出された画像データをバッファメモリ２内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＭ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｍ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段２は、バッファ制御手段２より順次出力される１×Ｍ画素の画像データを取り込みＭ×Ｍ画素の画像処理を行い、
前記バッファメモリ３のメモリサイズは、主走査方向にＬ画素、副走査方向にＫ画素のメモリサイズを持ち、
前記バッファ制御手段３は、前記Ｗｉｎｄｏｗ画像処理手段２により一連の読み出された画像データをバッファメモリ３内の所定の位置に書き込むように制御を行い、
バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＬ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｌ画素データを読出し、
前記Ｗｉｎｄｏｗ画像処理手段３は、バッファ制御手段３より順次出力される１×Ｌ画素の画像データを取り込みｌ×ｌ画素の画像処理を行い、
前記副走査方向に連続するＫ画素は、前期Ｎ画素×Ｎ画素・Ｍ画素×Ｍ画素・Ｌ画素×Ｌ画素の複数のＷｉｎｄｏｗ画像処理を行うために必要な画素数（Ｋ＝Ｎ＋Ｍ＋ｌ−２）画素であることを特徴とした画像処理装置。
【請求項１３】
前記メモリアドレス発生手段１は、バッファメモリ１Ａまたはバッファメモリ１ＢがＲｅａｄｙ状態である場合に、一連の動作において主走査方向Ｎ画素より大きいα画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、
前記バッファメモリ１は、バッファメモリ１Ａ・バッファメモリ１Ｂの２つバッファメモリに交互に入力データを書き込むように制御し、
バッファメモリ１Ａおよびバッファメモリ１Ｂの“Ｂｕｓｙ”→“Ｒｅａｄｙ”への状態の遷移は、各バッファメモリ１Ａおよびバッファメモリ１Ｂからの同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データが読み出された時点で移行し、
“Ｒｅａｄｙ”→“Ｂｕｓｙ”への状態の遷移は、前記メモリアドレス発生手段１より各バッファメモリ１Ａおよびバッファメモリ１Ｂに書き込まれた時点で移行するように、各バッファメモリ１Ａとバッファメモリ１Ｂの各々の状態を管理することを特徴とした請求項１２記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ×Ｎ画素（以下、ｎ＊ｎ画素）の画像データを入力データとし１画素の画像データを出力するような画像処理（以下、Ｗｉｎｄｏｗ画像処理）を行う画像処理装置及び画像処理方法に関するものである。
【背景技術】
【０００２】
従来から、任意のｎ＊ｎ画素（以下、ｐｉｘｅｌと記載）の画像データを入力データとし１［ｐｉｘｅｌ］画像データを出力するようなＷｉｎｄｏｗ画像処理を行う処理の手法として、Ｗｉｎｄｏｗ画像処理ブロック内部にｎライン分の専用ラインメモリを所有し入力画像データを前記専用ラインメモリに書き込み、ｎライン分の画像データがそろった時点で前記ラインメモリからｎライン分のデータを同時化して１＊ｎ［ｐｉｘｅｌ］データをひとつの単位として読出し、このデータを入力データとしてｎ＊ｎ［ｐｉｘｅｌ］の画像データ処理を行う手法が知られている。
【０００３】
図２０は、従来のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図であり、図２１は、従来のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるＷｉｎｄｏｗ画像処理部のブロック図である。
【０００４】
図２０において、１００は画像データを光学的に読み取り画像データとして出力する画像入力装置、１０１はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、１０２はＷｉｎｄｏｗ画像処理部１０１で画像処理の際に専用に使用されるローカルメモリ、１０３はメインメモリ上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリに書き戻すＰｉｘｅｌ画像処理部、１０４はメインメモリの制御を行うメモリ制御装置、１０５は行及び列で配列した画素の値を表す画素データ等からなるデータやシステムで使用するメモリ空間を提供するメインメモリ、１０７はこのシステムを制御するところのＣＰＵ、１０６はＣＰＵ１０７の制御プログラムなどを格納しているプログラムＲＯＭ、１０８はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、１０９はシステムバスである。
【０００５】
上記Ｗｉｎｄｏｗ画像処理部１０１のウィンドウ処理動作について以下に説明する。ここで、「ウィンドウ処理」とは、画像データ内にある所定のサイズの矩形領域内の画像データに基づき、ＬＰＦ（ロー・パス・フィルタ）処理、ＨＰＦ（ハイ・パス・フィルター）処理等の演算を行う処理をいう。
【０００６】
ウィンドウ処理は、Ｗｉｎｄｏｗ画像処理部１０１のラインメモリ制御装置２０１は本Ｗｉｎｄｏｗ処理専用に使用されるローカルメモリへの画像データ書き込み及び読出しを制御するラインメモリ制御装置と、２０２はｎ＊ｎの画像データを保持及び更新制御を行うＷｉｎｄｏｗ処理データ部と、２０３はＷｉｎｄｏｗ処理の各ｐｉｘｅｌに対する係数を記憶し演算処理部（図示せず）に出力するＷｉｎｄｏｗ処理係数部（図示せず）と、２０４はＷｉｎｄｏｗ処理データ部２０２及びＷｉｎｄｏｗ処理係数部２０３を入力としてＷｉｎｄｏｗ演算処理を行う演算処理部と、ｎライン分の画像を一時的に記憶するローカルメモリ１０２とから構成し、画像入力装置１００からのラスタデータである入力画像データは、ラインメモリ制御装置２０１で随時前記ローカルメモリに書き込まれる。前記ローカルメモリはｎライン分の画像データを記憶することが可能であり、ラインメモリ制御装置２０１はローカルメモリ１０２に対し５ラインの画像データを書き込んだ後は最も古い副走査データを更新しながら書き込みを制御する。
【０００７】
また、前記ローカルメモリ１０２にｎライン分の画像データが揃った時点でラインメモリ制御装置２０１は、同一主走査位置の副走査方向に連続する１＊ｎライン分のデータを一つの処理単位として読出しＷｉｎｄｏｗ処理データ部２０２に出力する。
【０００８】
Ｗｉｎｄｏｗ処理データ部２０２では、ラインメモリ制御装置２０１より随時入力される１＊ｎ［ｐｉｘｅｌ］のデータの更新に同期してｎ＊ｎの画像データの更新を行うと同時に演算処理部２０４に各画素［ｎ＊ｎ］のデータを出力する。
【０００９】
一方Ｗｉｎｄｏｗ処理係数部２０３は、予め設定されたｎ＊ｎ各Ｐｉｘｅｌに対応する係数を記憶して演算処理部２０４に各Ｐｉｘｅｌの係数を出力する。
【００１０】
演算処理部２０４では、（数１）のウィンドウ処理を行いその結果を後段へ出力する。
【００１１】
【数１】
2007004780.tif 000003
前記Ｗｉｎｄｏｗ画像処理部１０１から出力されるデータは、システムバス１０９を介してメモリ制御装置１０４によりメインメモリ１０５に格納される。
【００１２】
また、もう一つの従来の技術は、ｎ＊ｎ［ｐｉｘｅｌ］の画像データを入力データとし１［ｐｉｘｅｌ］画像データを出力するようなＷｉｎｄｏｗ画像処理を行う処理の手法として、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶する共有メモリに記憶された画像データから主走査１［ｐｉｘｅｌ］＊副走査ｎ［ｐｉｘｅｌ］の画像データを一つの処理単位として読み込み、この随時更新される１＊ｎ［ｐｉｘｅｌ］データを入力としてｎ＊ｎ［ｐｉｘｅｌ］の画像処理をおこないウィンドウ処理画像１［ｐｉｘｅｌ］を出力する手法が知られている。
【００１３】
図２２は、従来の第２のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図であり、図２２において、３００は画像データを光学的に読み取り画像データとして出力する画像入力装置、３０１はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、３０２はメインメモリの制御を行うメモリ制御装置、３０３は行及び列で配列した画素の値を表す画素データ等からなるデータやシステムで使用するメモリ空間を提供するメインメモリ、３０４はメインメモリ３０３上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリに書き戻すＰｉｘｅｌ画像処理部、３０５はこのシステムを制御するところのＣＰＵ、３０６はＣＰＵ３０５の制御プログラムなどを格納しているプログラムＲＯＭ、３０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、５０８はシステムバスである。
【００１４】
上記Ｗｉｎｄｏｗ画像処理部３０１のウィンドウ処理動作について以下に説明する。
【００１５】
図２３は、従来の第２のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるＷｉｎｄｏｗ画像処理部ブロック図を示す。
【００１６】
Ｗｉｎｄｏｗ画像処理部３０１における４０１はメインメモリ３０３のラスタ画像データから主走査方向１［ｐｉｘｅｌ］＊副走査方向ｎ［ｐｉｘｅｌ］（ｎは任意）の画像データ読み込みＷｉｎｄｏｗ処理データ部４０２に出力するＤＭＡ制御装置と、４０２はｎ＊ｎの画像データを保持及び更新制御を行うＷｉｎｄｏｗ処理データ部と、４０３はＷｉｎｄｏｗ処理の各［ｐｉｘｅｌ］に対する係数を記憶し演算処理部４０４に出力するＷｉｎｄｏｗ処理係数部４０３と、４０４はＷｉｎｄｏｗ処理データ部４０２及びＷｉｎｄｏｗ処理係数部４０３を入力としてＷｉｎｄｏｗ演算処理を行う演算処理部から構成し、ＤＭＡ制御装置４０１から発生されるメインメモリ３０３に対する要求アドレスは、（数２）のように処理対象ピクセルに対し副走査方向に上下ｎピクセル分のアドレスを随時発生させそのアドレスに相当するデータをメインメモリ３０３より読み込みを行う。
【００１７】
【数２】
2007004780.tif 000004
読み込んだｎライン分のデータは、パラレル化されＷｉｎｄｏｗ処理データ部４０２に出力する。Ｗｉｎｄｏｗ処理データ部４０２では、ｎ＊ｎの画像データの保持を行い演算処理部４０３に各画素［ｎ＊ｎ］のデータを出力すると同時にＤＭＡ制御装置４０１より随時出力されるｎラインデータの更新に同期してｎ＊ｎの画像データの更新が行われる。一方Ｗｉｎｄｏｗ処理係数部４０３は、予め設定されたｎ＊ｎ各Ｐｉｘｅｌに対応する係数が記憶されていて演算処理部４０４に各Ｐｉｘｅｌの係数を出力する。演算処理部４０４では、（数３）のウィンドウ処理を行いその結果を後段へ出力する。
【００１８】
【数３】
2007004780.tif 000005
前記Ｗｉｎｄｏｗ画像処理部３０１から出力されるデータは、システムバス３０８を介してメモリ制御装置３０２によりメインメモリ３０３に格納される。
【特許文献１】特開平１０−３４１４１５号公報
【特許文献２】特開平１１−２８９４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来の技術のような構成の画像処理装置では、中高速な画像処理に向いているが、ｎ＊ｎのＷｉｎｄｏｗ画像処理を行う際にｎライン分の専用のローカルメモリが必要になってしまいこれがコストアップの要因になっていた。また、専用のメモリは必要なくコスト的には有利であるが、１画素の画像を処理するためにｎ倍の画像データを同時に読み込む必要があるため、データ読出しに対しての画像処理効率が極端に悪くなりまた、共有メモリの帯域を占有してしまう問題があり、中高速な画像処理装置に使用するには困難であった。
【００２０】
本発明は、Ｗｉｎｄｏｗ画像処理において巨大ローカルメモリを必要とせず、データ読出しに対してのＷｉｎｄｏｗ画像処理効率を上げる事ができる画像処理装置及び画像処理方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、画像データを記憶するメモリと、前記メモリに記憶された画像データに対して、メモリの読み込みアドレスを発生する第１のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶するバッファメモリと、バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第２のメモリアドレス発生部とを備え、第１のメモリアドレス発生部は、主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、該副走査方向に連続するＫ画素はＮ画素より大きく、バッファ制御部は、第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データを第２のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御する構成とした。
【００２２】
この構成により、１回の処理に対し複数［ｐｉｘｅｌ］分の処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる処理を実現することができる。
【００２３】
また、本発明は、画像データを記憶するメモリと、メモリに記憶された画像データに対して、メモリの読み込みアドレスを発生する第１のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶する第１のバッファメモリと、第１のバッファメモリへの書き込み及び読み出しを制御する第１のバッファ制御部と、任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する第１の画像処理部と、第１の画像処理部より出力されるデータを一時記憶する第２のバッファメモリと、第２のバッファメモリへの書き込み及び読み出しを制御する第２のバッファ制御部と、任意のＭ画素×Ｍ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する第２の画像処理部と、第２の画像処理部より出力されるデータを一時記憶する第３のバッファメモリと、第３のバッファメモリへの書き込み及び読み出しを制御する第３のバッファ制御部と、任意のＬ画素×Ｌ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する第３の画像処理部と、第３の画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第２のメモリアドレス発生部とを備え、
第１のメモリアドレス発生部は、主走査方向に１画素でかつ副走査方向に連続するＫ画素を読み出すようにアドレスを制御し、該副走査方向に連続するＫ画素は（Ｋ＝Ｎ＋Ｍ＋Ｌ−２）画素の関係を持ち、第１のバッファ制御部は、第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データを第１のバッファメモリ内の所定の位置に書き込み、データ読み出しは同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位として、副走査方向へラスタスキャンするように１×Ｎ画素データを読み出し、第１の画像処理部は、Ｎ画素×Ｎ画素の演算処理を行い、第２のバッファ制御部は、第１の画像処理部より出力された画像データを第２のバッファメモリ内の所定の位置に書き込み、データ読み出しは同一副走査位置の主走査方向に連続するＭ画素データをひとつの単位として、副走査方向へラスタスキャンするように１×Ｍ画素データを読み出し、第２の画像処理部は、Ｍ画素×Ｍ画素の演算処理を行い、第３のバッファ制御部は、第３のメモリアドレス発生部により連続するＫ画素の読み出された画像データを第三のバッファメモリ内の所定の位置に書き込み、データ読み出しは同一副走査位置の主走査方向に連続するＬ画素データをひとつの単位として、副走査方向へラスタスキャンするように１×Ｌ画素データを読み出し、第３の画像処理部は、Ｌ画素×Ｌ画素の演算処理を行い、第２のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御する構成とした。
【００２４】
この構成により、１回の処理に対し複数Ｗｉｎｄｏｗの画像処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できると同時にハード資源の小さい処理を実現することができる。
【発明の効果】
【００２５】
本発明によれば、ｎ＊ｎ［ｐｉｘｅｌ］のＷｉｎｄｏｗ画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、１回の処理に対し複数［ｐｉｘｅｌ］分の処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現することができる。
【００２６】
また、ｎ＊ｎ［ｐｉｘｅｌ］、ｍ＊ｍ［ｐｉｘｅｌ］、ｌ＊ｌ［ｐｉｘｅｌ］の複数のＷｉｎｄｏｗ画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、１回の処理に対し複数Ｗｉｎｄｏｗ処理の処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる。
【発明を実施するための最良の形態】
【００２７】
本発明の請求項１に係る発明は、画像データを記憶するメモリと、メモリに記憶された画像データに対して、メモリの読み込みアドレスを発生する第１のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶するバッファメモリと、バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第２のメモリアドレス発生部とを備え、第１のメモリアドレス発生部は、主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、該副走査方向に連続するＫ画素はｎ画素より大きく、バッファ制御部は、第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データを第２のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御する画像処理装置であり、この構成により、１回の処理に対し複数［ｐｉｘｅｌ］分の処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現できる。
【００２８】
本発明の請求項２に係る発明は、画像データを記憶するメモリと、メモリに記憶された画像データに対して、メモリからの読み込みアドレスを発生する第１のメモリアドレス発生部と、メモリより読み出されたデータを一時記憶するバッファメモリと、バッファメモリへの書き込み及び読み出しを制御するバッファ制御部と、任意のＮ画素×Ｎ画素の画像データを入力データとして演算処理を行い１画素のデータを出力する画像処理部と、画像処理部で処理された画像データのメモリへの書き込み先アドレスを発生する第２のメモリアドレス発生部とを備え、第１のメモリアドレス発生部は、主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、該副走査方向に連続するＫ画素はＮ画素より大きく、バッファメモリのメモリサイズは、主走査方向にＮ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御部は、第１のメモリアドレス発生部により連続するＫ画素の読み出された画像データを第２のメモリアドレス発生部の書き込みアドレスに基づいてバッファメモリ内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、画像処理部は、バッファ制御部より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素画像処理を行う画像処理装置であり、この構成により、１回の処理に対し複数［ｐｉｘｅｌ］分の処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現できる。
【００２９】
本発明の請求項３に係る発明は、請求項１又は２に係る発明において、画像処理の一連の処理単位である１×Ｋ画素のＫのサイズは、プログラマブルに制御可能な画像処理装置であり、メモリ（メイン・ローカル）の使用目的に応じて、副走査処理単位Ｋを制御するので、使用目的に応じた最適なメモリ必要帯域及びローカルメモリサイズを設定可能できデータの処理効率を上げることができる。
【００３０】
本発明の請求項４に係る発明は、請求項１又は２に係る発明において、プログラマブルに制御可能な画像処理の一連の処理単位であるＫ画素のサイズは、メモリの状態をモニタした結果に従って制御される画像処理装置であり、メインメモリの状況に応じて、副走査処理単位Ｋをリアルタイムに制御することが可能になり、最適なメモリ必要帯域制御ができる。
【００３１】
本発明の請求項５に係る発明は、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、メモリに記憶された画像データに対して、メモリのメモリアドレスを指定するメモリアドレス発生手段１と、メモリより読み出されたデータを一時記憶するためのバッファメモリと、バッファメモリの格納先および読出しを制御するバッファ制御手段と、任意のＮ画素×Ｎ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段と、Ｗｉｎｄｏｗ画像処理手段で処理された画像データのメモリの書き込み先アドレスを発生させるメモリアドレス発生手段２と、を備え、メモリアドレス発生手段１は、一連の動作において主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、この副走査方向に連続するＫ画素はＮ画素より大きい大小関係にあり、バッファメモリのメモリサイズは、主走査方向にＮ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段は、メモリアドレス発生手段１により一連の読み出された画像データをバッファメモリ内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段は、バッファ制御手段より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素の画像処理を行う画像処理装置であり、この構成により、１回の処理に対し複数［ｐｉｘｅｌ］分の処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる。
【００３２】
本発明の請求項６に係る発明は、請求項５に係る発明において、Ｗｉｎｄｏｗ画像処理の一連の処理単位である１×Ｋ画素のＫのサイズは、プログラマブルに制御可能である画像処理装置であり、メモリ（メイン・ローカル）の使用目的に応じて、副走査処理単位Ｋを制御するので、使用目的に応じた最適なメモリ必要帯域及びローカルメモリサイズを設定可能できデータの処理効率を上げることができる。
【００３３】
本発明の請求項７に係るは、請求項５に係る発明において、プログラマブルに制御可能なＷｉｎｄｏｗ画像処理の一連の処理単位であるＫのサイズは、メモリの状態をモニタした結果に従って制御される画像処理装置であり、メインメモリの状況に応じて、副走査処理単位Ｋをリアルタイムに制御することが可能になり、最適なメモリ必要帯域制御ができる。
【００３４】
本発明の請求項８に係る発明は、請求項５に係る発明において、Ｋ画素はＮ画素より（Ｍ−１）画素大きい大小関係にあり、Ｗｉｎｄｏｗ画像処理手段で処理された画像データを一時記憶するバッファメモリ２と、バッファメモリ２の書き込みおよび読出しを制御するバッファ制御手段２と、任意のＭ画素×Ｍ画素の画像データの集まりを入力データとして演算処理を行い１画素の画像処理データを出力するＷｉｎｄｏｗ画像処理手段２と、Ｗｉｎｄｏｗ画像処理手段２で処理された画像データのメモリの書き込みアドレスを発生させるメモリアドレス発生手段３を備え、バッファメモリ２のサイズは、主走査方向に１画素、副走査方向にＭ画素のメモリサイズであり、バッファ制御手段２は、Ｗｉｎｄｏｗ画像処理手段により出力された画像データを所定の位置に書き込むように制御を行い、バッファメモリ２が満杯になった時点でバッファ制御手段２によりデータ読出しを開始し、バッファメモリ２のデータ読出しに際しては同一主走査位置の副走査方向に連続する１×Ｍ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段２は、バッファ制御手段２により順次出力される１×Ｍ画素の画像データを取り込みＭ×Ｍ画素の画像処理を行う画像処理装置であり、この構成により、１回の処理に対し２つの異なるＷｉｎｄｏｗ画像処理データが出力可能になるので、共有メモリの帯域の圧迫を軽減できる。
【００３５】
本発明の請求項１０に記載の発明は、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、メモリに記憶された画像データに対して、メモリのメモリアドレスを指定するメモリアドレス発生手段１と、メモリより読み出されたデータを一時記憶するためのバッファメモリ１と、バッファメモリ１の格納先および読出しを制御するバッファ制御手段１と、任意のＮ画素×Ｎ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段１と、Ｗｉｎｄｏｗ画像処理手段１で処理された画像データを一時記憶するためのバッファメモリ２と、バッファメモリ２の格納先および読み出しを制御するバッファ制御手段２と、任意のＭ画素×Ｍ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段２と、Ｗｉｎｄｏｗ画像処理手段２で処理された画像データを一時記憶するためのバッファメモリ３と、バッファメモリ３の格納先および読み出しを制御するバッファ制御手段３と、任意のＬ画素×Ｌ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段３と、Ｗｉｎｄｏｗ画像処理手段３で処理された画像データのメモリの書き込み先アドレスを発生させるメモリアドレス発生手段２と、を備え、メモリアドレス発生手段１は、一連の動作において主走査方向に１画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、バッファメモリ１のメモリサイズは、主走査方向にＮ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段１は、メモリアドレス発生手段１により一連の読み出された画像データをバッファメモリ１内の所定の位置に書き込むように制御を行い、バッファメモリ１のデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段１は、バッファ制御手段１より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素の画像処理を行い、バッファメモリ２のメモリサイズは、主走査方向にＭ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段２は、Ｗｉｎｄｏｗ画像処理手段１により一連の読み出された画像データをバッファメモリ２内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＭ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｍ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段２は、バッファ制御手段２より順次出力される１×Ｍ画素の画像データを取り込みＭ×Ｍ画素の画像処理を行い、バッファメモリ３のメモリサイズは、主走査方向にＬ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段３は、前期Ｗｉｎｄｏｗ画像処理手段２により一連の読み出された画像データをバッファメモリ３内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＬ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｌ画素デ���タを読出し、Ｗｉｎｄｏｗ画像処理手段３は、バッファ制御手段３より順次出力される１×Ｌ画素の画像データを取り込みｌ×Ｌ画素の画像処理を行い、副走査方向に連続するＫ画素は、前期Ｎ画素×Ｎ画素・Ｍ画素×Ｍ画素・Ｌ画素×Ｌ画素の複数のＷｉｎｄｏｗ画像処理を行うために必要な画素数（Ｋ＝Ｎ＋Ｍ＋Ｌ−２）画素であることを特徴とした画像処理装置であり、この構成により、１回の処理に対し複数Ｗｉｎｄｏｗの画像処理データが出力可能になるので、大きなメモリを必要としない複数高速なＷｉｎｄｏｗ画像処理を実現できる。
【００３６】
本発明の請求項１１に係る発明は、請求項１０に係る発明において、一つの単位Ｗｉｎｄｏｗ処理手段は、Ｗｉｎｄｏｗ画像処理手段ｘ・バッファメモリｘおよびバッファ制御手段ｘより構成され、単位Ｗｉｎｄｏｗ処理手段は、任意のｈ個で構成され、副走査方向に連続するＫ画素は、任意のｈ個のＷｉｎｄｏｗ画像処理を行うために必要な画素数（Ｋ＝“各Ｗｉｎｄｏｗの副走査Ｐｉｘｅｌの総和“−２）であり、複数のＷｉｎｄｏｗ処理を小さいハード構成で実現できる。
【００３７】
本発明の請求項１２に係る発明は、画像入力装置等からの行及び列で配列した画素の値を表す画素データの集合からなる画像データを一時的に記憶するメモリと、メモリに記憶された画像データに対して、メモリのメモリアドレスを指定するメモリアドレス発生手段１と、メモリより読み出されたデータを一時記憶するためのバッファメモリ１と、バッファメモリ１の格納先および読出しを制御するバッファ制御手段１と、任意のＮ画素×Ｎ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段１と、Ｗｉｎｄｏｗ画像処理手段１で処理された画像データを一時記憶するためのバッファメモリ２と、バッファメモリ２の格納先および読み出しを制御するバッファ制御手段２と、任意のＭ画素×Ｍ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段２と、Ｗｉｎｄｏｗ画像処理手段２で処理された画像データを一時記憶するためのバッファメモリ３と、バッファメモリ３の格納先および読み出しを制御するバッファ制御手段３と、任意のＬ画素×Ｌ画素データを入力データとして演算処理を行い１画素のデータを出力するＷｉｎｄｏｗ画像処理手段３と、Ｗｉｎｄｏｗ画像処理手段３で処理された画像データのメモリの書き込み先アドレスを発生させるメモリアドレス発生手段２と、を備え、メモリアドレス発生手段１は、一連の動作において主走査方向Ｎ画素より大きいα画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、バッファメモリ１は、バッファメモリ１Ａ・バッファメモリ１Ｂの２つバッファメモリを持ち、バッファメモリ１Ａ・バッファメモリ１Ｂのそれぞれのメモリサイズは、主走査方向にα画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段１は、メモリアドレス発生手段１により一連の読み出された画像データをバッファメモリ１内の所定の位置に書き込むように制御を行い、バッファメモリ１のデータ読出しに際しては同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段１は、バッファ制御手段１より順次出力される１×Ｎ画素の画像データを取り込みＮ×Ｎ画素の画像処理を行い、バッファメモリ２のメモリサイズは、主走査方向にＭ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段２は、Ｗｉｎｄｏｗ画像処理手段１により一連の読み出された画像データをバッファメモリ２内の所定の位置に書き込むように制御を行い、バッファのデータ読出しに際しては同一副走査位置の主走査方向に連続するＭ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｍ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段２は、バッファ制御手段２より順次出力される１×Ｍ画素の画像データを取り込みＭ×Ｍ画素の画像処理を行い、バッファメモリ３のメモリサイズは、主走査方向にＬ画素、副走査方向にＫ画素のメモリサイズを持ち、バッファ制御手段３は、Ｗｉｎｄｏｗ画像処理手段２により一連の読み出された画像データをバッファメモリ３内の所定の位置に書き込むように制御を行い、バッファのデータ読出し��際しては同一副走査位置の主走査方向に連続するＬ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｌ画素データを読出し、Ｗｉｎｄｏｗ画像処理手段３は、バッファ制御手段３より順次出力される１×Ｌ画素の画像データを取り込みｌ×Ｌ画素の画像処理を行い、副走査方向に連続するＫ画素は、Ｎ画素×Ｎ画素・Ｍ画素×Ｍ画素・Ｌ画素×Ｌ画素の複数のＷｉｎｄｏｗ画像処理を行うために必要な画素数（Ｋ＝Ｎ＋Ｍ＋Ｌ−２）画素である構成としたものであり、これにより、メモリからの画像データの読み出しにおいてシステム（データバス幅）に適した構成が可能となりメモリバスの帯域を有効に使用できると同時に、１回の処理に対し複数Ｗｉｎｄｏｗの画像処理データが出力可能になるので、大きなメモリを必要としない複数高速なＷｉｎｄｏｗ画像処理を実現することができる。
【００３８】
本発明の請求項１３に係る発明は、請求項１２に係る発明において、メモリアドレス発生手段１は、バッファメモリ１Ａまたはバッファメモリ１ＢがＲｅａｄｙ状態である場合に、一連の動作において主走査方向Ｎ画素より大きいα画素でかつ副走査方向に連続する任意のＫ画素を読み出すようにアドレスを制御し、バッファメモリ１は、バッファメモリ１Ａ・バッファメモリ１Ｂの２つバッファメモリに交互に入力データを書き込むように制御し、バッファメモリ１Ａおよびバッファメモリ１Ｂの“Ｂｕｓｙ”→“Ｒｅａｄｙ”への状態の遷移は、各バッファメモリ１Ａおよびバッファメモリ１Ｂからの同一副走査位置の主走査方向に連続するＮ画素データをひとつの単位とし、副走査方向へラスタスキャンするように１×Ｎ画素データが読み出された時点で移行し、“Ｒｅａｄｙ”→“Ｂｕｓｙｙ”への状態の遷移は、メモリアドレス発生手段１より各バッファメモリ１Ａおよびバッファメモリ１Ｂに書き込まれた時点で移行するように、各バッファメモリ１Ａとバッファメモリ１Ｂの各々の状態を管理する構成であり、これによりシステム（データバス幅）に適した構成が可能となりメモリバスの帯域を有効に使用できると同時に、１回の処理に対し複数Ｗｉｎｄｏｗの画像処理データが出力可能になるので、大きなメモリを必要としない複数高速なＷｉｎｄｏｗ画像処理を実現することができる。
【００３９】
以下、本発明の実施の形態について図面を用いて説明する。
【００４０】
（実施の形態１）
図１は本発明の実施の形態１における第一のＷｉｎｄｏｗ画像処理部を示すシステムブロック図、図２は本発明の実施の形態１における第１のメインメモリ上の画像データ配置イメージを示す図、図３は本発明の実施の形態１における第１のメモリアドレス発生手段による読出し画素データ配置イメージを示す図、図４は本発明の実施の形態１における第１のメモリアドレス発生手段による読出し要求を示すタイミング図、図５は本発明の実施の形態１における第１のローカルバッファメモリ記憶データのメインメモリ上の画像データ配置イメージを示す図、図６は本発明の実施の形態１における第１のバッファ制御部による読出し画素データ配置イメージ図、図７は本発明の実施の形態１における第１のバッファ制御部による読出し要求タイミング図、図８は本発明の実施の形態１における第１のＷｉｎｄｏｗ画像処理部の詳細を示すブロック図、図９は本発明の実施の形態１における第１のＷｉｎｄｏｗ画像処理部の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図、図１０は本発明の実施の形態１における第１のひとつの処理単位（１＊ｋ［ｐｉｘｅｌ］データ入力）時のＷｉｎｄｏｗ画像処理手段の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図、図１１は本発明の実施の形態１における第３のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図、図１２は本発明の実施の形態１における第４のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図である。
【００４１】
図１３は本発明の実施の形態１における第５のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図、図１４は本発明の実施の形態１における第６のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図、図１５は本発明の実施の形態１における第７のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図である。
【００４２】
また、図１６は本発明の実施の形態１における第７のＷｉｎｄｏｗ画像処理の第一のバッファメモリのＢｕｆｆｅｒ１Ａの読出し画素データ配置イメージ図、図１７は本発明の実施の形態１における第７のＷｉｎｄｏｗ画像処理の第一のバッファメモリのＢｕｆｆｅｒ１ＡとＢｕｆｆｅｒ１Ｂの読出し画素データ配置イメージ図、図１８は本発明の実施の形態１における第７のＷｉｎｄｏｗ画像処理の第一のバッファメモリのＢｕｆｆｅｒ１Ｂの読出し画素データ配置イメージ図、図１９は本発明の実施の形態１における第７のＷｉｎｄｏｗ画像処理の第一のバッファメモリのＢｕｆｆｅｒ１ＢとＢｕｆｆｅｒ１Ａの読出し画素データ配置イメージ図である。
【００４３】
図１において、５００は画像データを光学的に読み取り画像データとして出力する画像入力装置、５０１はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込む画像処理部（以下、Ｗｉｎｄｏｗ画像処理部）、５０２はメインメモリの制御を行うメモリ制御装置、５０３は行及び列で配列した画素の値＊を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、５０４はメインメモリ５０３上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ５０３に書き込むＰｉｘｅｌ画像処理部、５０５はこのシステムを制御するところのＣＰＵ、５０６はＣＰＵ５０５の制御プログラムなどを格納しているプログラムＲＯＭ、５０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、５０８はシステムバスである。また、Ｗｉｎｄｏｗ画像処理部５０１内部において、５０１−１はメインメモリ５０３に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第１のメモリアドレス発生部（メモリアドレス発生手段１）、５０１−２はメインメモリ５０３から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御部（バッファ制御手段）、５０１−３はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ、５０１−４はｎ＊ｎ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）、５０１−５はＷｉｎｄｏｗ画像処理部５０１−４で処理された画像データをメインメモリ５０３に書き戻すアドレスを制御する第２のメモリアドレス発生部（メモリアドレス発生手段２）から構成される。
【００４４】
このように構成された本発明の画像処理装置のＷｉｎｄｏｗ画像処理部５０１がメインメモリ５０３上に置かれた画像データを読み込み、ウィンドウ処理を行った後再度メインメモリ５０３に処理データを書き戻す際の動作について以下に説明する。
【００４５】
図２に示すようにメインメモリ５０３上には、行及び列で配列した画素の値を示すピクセルデータの集合の画像データが水平方向を主走査、垂直方向を副走査とする一般には、ラスタスキャンによる画像データとしてアドレスの小さい方から詰められている。
【００４６】
Ｗｉｎｄｏｗ画像処理部５０１内部のメモリアドレス発生手段１（５０１−１）は、メインメモリ５０３上の画像データを読み込むためにメモリ制御装置５０２に対しメモリアクセスへのリクエストと同時に要求アドレスを発行する。この際の要求アドレスは、図７に示すように主走査１［ｐｉｘｅｌ］＊副走査ｋ［ｐｉｘｅｌ］（ｋは任意の正の整数）の画像データ群を一つの処理単位として発生し、一連の処理が完了すると主走査方向に１［ｐｉｘｅｌ］分移動した主走査１［ｐｉｘｅｌ］＊副走査ｋ［ｐｉｘｅｌ］の画像データ群を取り込むように要求アドレスを発生する。メモリアドレス発生手段１の要求する一連の画像処理における要求画素の座標を図４に示す。この図は、１回目、２回目、３回目、ｎ回目それぞれの要求されるアドレスの指す図３上の画像イメージの座標を示したものである。
【００４７】
以上のようにメインメモリ５０３から読み込まれた画像データは、バッファ制御手段５０１−２により指定されたローカルバッファメモリ５０１−３へ書き込まれる。ローカルバッファメモリ５０１−３にはｎ＊ｋ［ｐｉｘｅｌ］分のメモリが存在する。
【００４８】
図５にローカルバッファメモリ５０１−３に記憶されている画像データのイメージを示す。
【００４９】
以上の動作を繰り返しローカルバッファメモリ５０１−３に主走査方向にｎ列分の画像データが記憶された時点でバッファ制御部（バッファ制御手段）５０１−２は、ローカルバッファメモリ５０１−３に記憶されている同一副走査上の画像データ（ｎ＊１［ｐｉｘｅｌ］）を読出し後段のＷｉｎｄｏｗ画像処理手段５０１−４へ出力するように制御する。次にＷｉｎｄｏｗ画像処理手段５０１−４の処理が完了すると次の副走査上の主走査方向に連続するｎ［ｐｉｘｅｌ］データをひとつの単位とし、副走査方向へラスタスキャンするように１＊ｎ［ｐｉｘｅｌ］データを読出し、この動作を繰り返し副走査ｋ個の処理が完了するまで繰り返し実行する。
【００５０】
以上の処理を完了すると主走査方向に１ｐｉｘｅｌ分処理を更新するために前記のような一連のメモリアドレス発生手段１（５０１−１）、バッファ制御手段５０１−２、ローカルバッファメモリ５０１−３の処理が実行され１＊ｋの画像データが更新され再度同様に後段のＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）５０１−４へ出力するように制御される。
【００５１】
一方、Ｗｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）１２０１−４は図８に示すようにｎ＊ｎ［ｐｉｘｅｌ］のシフタ回路で構成されるＷｉｎｄｏｗ処理データ部と演算処理１２０１−４−１を行う演算処理部１２０１−４−３及び各ｐｉｘｅｌの係数を設定するＷｉｎｄｏｗ処理係数部１２０１−４−２とから構成され、ローカルバッファメモリ５０１−３より出力されるｎ＊１ピクセルデータは、Ｗｉｎｄｏｗデータ処理部のシスタ回路に入力され演算処理部に対しｎ＊ｎ［ｐｉｘｅｌ］の画像データが出力される。演算処理部１２０１−４−３では、ｎ＊ｎ［ｐｉｘｅｌ］の画像データに演算処理（数４）を実行することによりＬＰＦ（ロー・パス・フィルタ）処理、ＨＰＦ（ハイ・パス・フィルター）処理等の処理を行い１［ｐｉｘｅｌ］分のＷｉｎｄｏｗ処理データを出力する。
【００５２】
【数４】
2007004780.tif 000006
Ｗｉｎｄｏｗ処理データ部１２０１−４−１におけるＷｉｎｄｏｗ処理入力データ及びＷｉｎｄｏｗ出力データのメインメモリ上でのイメージを図９に示す。
【００５３】
以上の動作をローカルバッファメモリ５０１−３より出力されるｎ＊１ピクセルデータ更新の都度実行し一連の副走査ｋ個の処理が完了するまで繰り返し実行する。一連の動作によりｋ−ｎ＋１［ｐｉｘｅｌ］分のウィンドウ画像処理データを出力することが可能になる。
【００５４】
メモリアドレス発生手段２（５０１−５）は、このＷｉｎｄｏｗ処理データがメインメモリ５０３上で水平方向を主走査、垂直方向を副走査とする、ラスタデータになるように書き込みアドレスを制御する。
【００５５】
以上の動作を行うことにより巨大なローカルラインメモリを必要とすることが無く、読み込みデータに対するＷｉｎｄｏｗ処理データの処理効率を上げることを実現できる。
【００５６】
図１１において、１５００は画像データを光学的に読み取り画像データとして出力する画像入力装置、１５０１はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、１５０２はメインメモリの制御を行うメモリ制御装置、１５０３は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、１５０４はメインメモリ１５０３上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ１５０３に書き込むＰｉｘｅｌ画像処理部、１５０５はこのシステムを制御するところのＣＰＵ、１５０６はＣＰＵ１５０５の制御プログラムなどを格納しているＲＯＭ、１５０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、１５０８はシステムバスである。また、Ｗｉｎｄｏｗ画像処理部１５０１内部において、１５０１−１はメインメモリ１５０３に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第１のメモリアドレス発生部（メモリアドレス発生手段１）、１５０１−２はメインメモリから読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御部（バッファ制御手段）、１５０１−３はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ、１５０１−４はｎ＊ｎ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）、１５０１−５はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）１５０１−４で処理された画像データをメインメモリ１５０３に書き戻すアドレスを制御する第２のメモリアドレス発生手段（メモリアドレス発生手段２）、１５０１−６はメモリ制御装置より出力されるメインメモリ１５０３の込み具合を示す状態信号を受けてメモリアドレス発生手段１（１５０１−１）及びバッファ制御手段１５０１−２に対し副走査処理単位ｋを設定するメモリモニタ装置から構成される。
【００５７】
このように構成された本発明の画像処理装置のＷｉｎｄｏｗ画像処理部１５０１がメインメモリ１５０３上に置かれた画像データを読み込み、ウィンドウ処理を行った後再度メインメモリ１５０３に処理データを書き戻す際の動作について以下に説明する。
【００５８】
Ｗｉｎｄｏｗ画像処理部１５０１内部のメモリモニタ装置１５０１−６は、メモリ制御装置１５０２から出力されるメインメモリ１５０３の込み具合を示す信号を受けその状態によりＷｉｎｄｏｗ画像処理単位の副走査処理単位ｋをコントールし副走査処理単位を決定する。
【００５９】
以後、本画像処理装置と同様の動作を行うことにより画像処理を実行する。
【００６０】
以上によりメインメモリ１５０３の状況に応じて、副走査処理単位ｋをリアルタイムに制御することが可能になり、最適なメモリ必要帯域制御が可能なＷｉｎｄｏｗ画像処理装置を提供することができる。
【００６１】
図１２において、１６００は画像データを光学的に読み取り画像データとして出力する画像入力装置、１６０１はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、１６０２はメインメモリの制御を行うメモリ制御装置、１６０３は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、１６０４はメインメモリ１６０３上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ１６０３に書き込むＰｉｘｅｌ画像処理部、１６０５はこのシステムを制御するところのＣＰＵ、１６０６はＣＰＵ１６０５の制御プログラムなどを格納しているＲＯＭ、１６０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、１６０８はシステムバスである。また、Ｗｉｎｄｏｗ画像処理部１６０１内部において、１６０１−１はメインメモリ１６０３に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第１のメモリアドレス発生部（メモリアドレス発生手段１）、１６０１−２はメインメモリ１６０３から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段、１６０１−３はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ、１６０１−４はｎ＊ｎ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）、１６０１−５はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）１６０１−４で処理された画像データをメインメモリ１６０３に書き戻すアドレスを制御する第２のメモリアドレス発生部（メモリアドレス発生手段２）と、１６０１−６はＷｉｎｄｏｗ画像処理２を行うために一時的画像データを記憶しておくための第２のローカルバッファメモリ（ローカルバッファメモリ２）、１６０１−７は画像処理部（画像処理手段）から読み込まれた画像データを所定の第２のローカルバッファメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御する第２のバッファ制御部（バッファ制御手段２）、１６０１−８はｍ＊ｍ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力する第２のＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段２）、１６０１−９は第２のＷｉｎｄｏｗ画像処理部（第２のＷｉｎｄｏｗ画像処理手段）、１６０１−８で処理された画像データをメインメモリ１６０３に書き戻すアドレスを制御する第３のメモリアドレス発生部（メモリアドレス発生手段３）から構成される。
【００６２】
このように構成された本発明の画像処理装置及び画像処理方法によればＷｉｎｄｏｗ画像処理結果を入力データとしたＷｉｎｄｏｗ画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【００６３】
さらに、従来の技術で、ｎ＊ｎ［ｐｉｘｅｌ］のウィンドウ画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、従来の技術の問題であった、１画素の画像を処理するためにｎ倍の画像データを同時に読み込む必要があるため、データ読出しに対しての画像処理効率が極端に悪いという課題に対し、本発明の方法を用いることにより１回の処理に対し複数［ｐｉｘｅｌ］分の処理データが出力可能になり、この結果共有メモリの帯域を圧迫を軽減できる従来の技術の相互の中間的な処理を実現することのできる処理方法である。
【００６４】
図１３において、１７００は画像データを光学的に読み取り画像データとして出力する画像入力装置、１７０１はメインメモリに置かれた画像ラスタデータを読み込み、ウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、１７０２はメインメモリの制御を行うメモリ制御装置、１７０３は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、１７０４はメインメモリ１７０３上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ１７０３に書き込むＰｉｘｅｌ画像処理部、１７０５はこのシステムを制御するところのＣＰＵ、１７０６はＣＰＵ１７０５の制御プログラムなどを格納しているＲＯＭ、１７０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、１７０８はシステムバスである。また、Ｗｉｎｄｏｗ画像処理部１７０１内部において、１７０１−１はメインメモリ１７０３に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第１のメモリアドレス発生部（メモリアドレス発生手段１）、１７０１−２はメインメモリ１７０３から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段１、１７０１−３はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ１、１７０１−４はｎ＊ｎ［ｐｉｘｅｌ］の画像データの演算処理を行い、１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段１）、１７０１−５はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段）１７０１−４で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段２、１７０１−６はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ２、１７０１−７はｍ＊ｍ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段２）、１７０１−８はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段２）１７０１−８で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段３、１７０１−９はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ３、１７０１−１１はｌ＊ｌ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段３）、１７０１−１０はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段３）１７０１−１１で処理された画像データをメインメモリ１７０３に書き戻すアドレスを制御する第２のメモリアドレス発生部（メモリアドレス発生手段２）から構成される。
【００６５】
このように構成された本実施の形態の画像処理装置及び画像処理方法によれば、３回のＷｉｎｄｏｗ画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【００６６】
図１４において、１８００は画像データを光学的に読み取り画像データとして出力する画像入力装置、１８０１はメインメモリに置かれた画像ラスタデータを読み込み、ウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、１８０２はメインメモリの制御を行うメモリ制御装置、１８０３は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、１８０４はメインメモリ１８０３上に置かれた画像データを入力データとして画像処理を行い処理データをメインメモリ１８０３に書き込むＰｉｘｅｌ画像処理部、１８０５はこのシステムを制御するところのＣＰＵ、１８０６はＣＰＵ１８０５の制御プログラムなどを格納しているＲＯＭ、１８０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、１８０８はシステムバスである。また、Ｗｉｎｄｏｗ画像処理部１８０１内部において、１８０１−１はメインメモリ１８０３に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第１のメモリアドレス発生部（メモリアドレス発生手段１）、１８０１−２はメインメモリ１８０３から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段１、１８０１−３はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ１、１８０１−４はｎ＊ｎ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段１）、１８０１−５はバッファ制御手段・ローカルバッファメモリ・Ｗｉｎｄｏｗ画像処理手段を単位ブロックとする任意のブロックより構成され、前記Ｗｉｎｄｏｗ画像処理部１８０１−４より出力されるデータを入力として任意回数のＷｉｎｄｏｗ処理を行い１ピクセル処理データを出力する単位Ｗｉｎｄｏｗ画像処理ブロック、１８０１−６は任意の単位Ｗｉｎｄｏｗ画像処理ブロック１８０１−５で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段ｈ、１８０１−７はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリｈ、１８０１−９はｍ＊ｍ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段ｈ）、１８０１−８はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段ｈ）１８０１−９で処理された画像データをメインメモリ１８０３に書き戻すアドレスを制御する第２のメモリアドレス発生部（メモリアドレス発生手段２）から構成される。
【００６７】
このように構成された本実施の形態の画像処理装置及び画像処理方法によれば任意の複数回のＷｉｎｄｏｗ画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【００６８】
図１５において、１９００は画像データを光学的に読み取り画像データとして出力する画像入力装置、１９０１はメインメモリに置かれた画像ラスタデータを読み込みウィンドウ画像処理を行って処理後の画像データをメインメモリに書き込むＷｉｎｄｏｗ画像処理部、１９０２はメインメモリの制御を行うメモリ制御装置、１９０３は行及び列で配列した画素の値を表す画素等からなる画像データやシステムで使用するメモリ空間を提供するメインメモリ、１９０４はメインメモリ１９０３上に置かれた画像データを入力データとして画像処理を行い、処理データをメインメモリ１９０３に書き込むＰｉｘｅｌ画像処理部、１９０５はこのシステムを制御するところのＣＰＵ、１９０６はＣＰＵ１９０５の制御プログラムなどを格納しているＲＯＭ、１９０７はプリンタ、モデム、外部記憶装置等の周辺機器に対してデータの出力やその他の処理を実行する周辺ロジック部、１９０８はシステムバスである。また、Ｗｉｎｄｏｗ画像処理部１９０１内部において、１９０１−１はメインメモリ１９０３に記憶されている画像データの特定の画素データを読み込むために要求アドレスを発行する第１のメモリアドレス発生部（メモリアドレス発生手段１）、１９０１−２はメインメモリ１９０３から読み込まれた画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段１、１９０１−３および１９０１−４はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ１Ａおよびローカルバッファメモリ１Ｂ、１９０１−５はｎ＊ｎ［ｐｉｘｅｌ］の画像データの演算処理を行い、１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段１）、１９０１−６はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段１）１９０１−５で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段２、１９０１−７はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ２、１９０１−８はｍ＊ｍ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段２）、１９０１−９はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段２）１９０１−８で処理された画像データを所定のローカルメモリへの書き込み及びウィンドウ画像処理を行うために必用なデータの読出しを制御するバッファ制御手段３、１９０１−１０はＷｉｎｄｏｗ画像処理を行うために一時的画像データを記憶しておくためのローカルバッファメモリ３、１９０１−１２はｌ＊ｌ［ｐｉｘｅｌ］の画像データの演算処理を行い１ピクセル処理データを出力するＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段３）、１９０１−１１はＷｉｎｄｏｗ画像処理部（Ｗｉｎｄｏｗ画像処理手段３）１９０１−１２で処理された画像データをメインメモリ１９０３に書き戻すアドレスを制御する第２のメモリアドレス発生部（メモリアドレス発生手段２）から構成される。
【００６９】
このように構成された本実施の形態の画像処理装置のＷｉｎｄｏｗ画像処理部１９０１内のバッファ制御手段１（１９０１−２）がメインメモリ１９０３上に置かれた読み込み画像データのローカルバッファ１Ａおよびローカルバッファ１Ｂへの書き込み、Ｗｉｎｄｏｗ画像処理手段１（１９０１−５）への読み出しのバッファ制御動作について以下に説明する。
【００７０】
メモリアドレス発生手段１（１９０１−１）は、メインメモリ１９０３上に置かれた行および列からなる画像データから主走査方向にｎピクセルより大きいＪピクセルで副走査方向に１ピクセルの読み出し単位で、副走査方向にｋ回連続して読み込み、順次ローカルバッファ１Ａ内の対応する位置への書き込みを行う、次に同様に主走査方向にｎピクセルより大きいＪピクセルで副走査方向に１ピクセルの読み出し単位で、副走査方向にｋ回連続して読み込み、順次ローカルバッファ１Ｂ内の対応する位置への書き込みを行い、この動作を繰り返しながら後段の処理ブロックへのデータ出力管理を制御する。
【００７１】
まず、図１６に示すようにローカルバッファ１Ａに書き込まれたデータは、主走査方向にｎ・副走査方向に１のｎ×１ピクセルの画像データを副走査方向にラスタスキャンするように出力し、次にローカルバッファ１Ａのみで構成されるｎ×１ピクセルの画像データが完了すると、図１７に示すようにローカルバッファ１Ａとローカルバッファ１Ｂに跨るｎ×１ピクセルの画像データを副走査方向にラスタスキャンするように出力し、ローカルバッファ１Ａとローカルバッファ１Ｂに跨るｎ×１ピクセルの画像データが完了すると、図１８に示すようにローカルバッファ１Ｂに書き込まれたデータは、主走査方向にｎ・副走査方向に１のｎ×１ピクセルの画像データを副走査方向にラスタスキャンするように出力し、ローカルバッファ１Ｂのみで構成されるｎ×１ピクセルの画像データが完了すると、図１９に示すようにローカルバッファ１Ｂとローカルバッファ１Ａに跨るｎ×１ピクセルの画像データを副走査方向にラスタスキャンするように出力する。
【００７２】
以上の動作を繰り返し随時ｎ×１ピクセル画像データを出力する。
【００７３】
以後、本画像処理装置と同様の動作を行うことにより画像処理を実行する。
【００７４】
このように構成された本実施の形態の画像処理装置及び画像処理方法によれば内部のシステムバスの帯域を有効利用が可能となり、複数回のＷｉｎｄｏｗ画像処理を行うような画像処理においても少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置を実現できる。
【００７５】
さらに、従来の技術で、ｎ＊ｎ［ｐｉｘｅｌ］のウィンドウ画像処理を行う際に必要であった巨大なラインメモリを必要とせず、安価にシステムを構築できると同時に、従来の技術の問題であった、１画素の画像を処理するためにｎ倍の画像データを同時に読み込む必要があるため、データ読出しに対しての画像処理効率が極端に悪いという課題に対し、本実施の形態の方法を用いることにより１回の処理に複数回のＷｉｎｄｏｗ画像処理データが出力可能になり、この結果共有メモリの帯域の圧迫を軽減できる従来の技術の相互の中間的な処理を実現することができる。
【産業上の利用可能性】
【００７６】
本発明の画像処理装置及び画像処理方法は、少ないハードウェア資源でシステム全体のメモリ帯域を確保した最適な画像処理装置及び画像処理方法として有用であり、スキャナ、ファクシミリ、複写機などの用途にも適用できるものである。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１における第一のＷｉｎｄｏｗ画像処理部を示すシステムブロック図
【図２】本発明の実施の形態１における第１のメインメモリ上の画像データ配置イメージを示す図
【図３】本発明の実施の形態１における第１のメモリアドレス発生手段による読出し画素データ配置イメージを示す図
【図４】本発明の実施の形態１における第１のメモリアドレス発生手段による読出し要求を示すタイミング図
【図５】本発明の実施の形態１における第１のローカルバッファメモリ記憶データのメインメモリ上の画像データ配置イメージを示す図
【図６】本発明の実施の形態１における第１のバッファ制御部による読出し画素データ配置イメージ図
【図７】本発明の実施の形態１における第１のバッファ制御部による読出し要求タイミング図
【図８】本発明の実施の形態１における第１のＷｉｎｄｏｗ画像処理部の詳細を示すブロック図
【図９】本発明の実施の形態１における第１のＷｉｎｄｏｗ画像処理部の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図
【図１０】本発明の実施の形態１における第１のひとつの処理単位（１＊ｋ［ｐｉｘｅｌ］データ入力）時のＷｉｎｄｏｗ画像処理手段の入力画素データと出力画素データのメインメモリ上の配置イメージを示す図
【図１１】本発明の実施の形態１における第３のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図１２】本発明の実施の形態１における第４のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図１３】本発明の実施の形態１における第５のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図１４】本発明の実施の形態１における第６のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図１５】本発明の実施の形態１における第７のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図１６】本発明の実施の形態１における第７のバッファ制御部１による読出し画素データ配置イメージ図
【図１７】本発明の実施の形態１における第７のバッファ制御部１による読出し画素データ配置イメージ図
【図１８】本発明の実施の形態１における第７のバッファ制御部１による読出し画素データ配置イメージ図
【図１９】本発明の実施の形態１における第７のバッファ制御部１による読出し画素データ配置イメージ図
【図２０】従来のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図２１】従来のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるＷｉｎｄｏｗ画像処理部のブロック図
【図２２】従来の第２のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるシステムブロック図
【図２３】従来の第２のＷｉｎｄｏｗ画像処理方法に関する実施の形態におけるＷｉｎｄｏｗ画像処理部ブロック図
【符号の説明】
【００７８】
５００    画像入力装置
５０１    Ｗｉｎｄｏｗ画像処理部
５０２    メモリ制御装置
５０３    メインメモリ
５０４    Ｐｉｘｅｌ画像処理部
５０５    ＣＰＵ
５０６    プログラムＲＯＭ
５０７    周辺ロジック部
５０８    システムバス
１２０１−４−１    Ｗｉｎｄｏｗ処理データ部
１２０１−４−２    Ｗｉｎｄｏｗ処理係数部
１２０１−４−３    演算処理部
１５００    画像入力装置
１５０１    Ｗｉｎｄｏｗ画像処理部
１５０１−１    メモリアドレス発生手段１
１５０１−２    バッファ制御手段
１５０１−３    ローカルバッファメモリ
１５０１−４    Ｗｉｎｄｏｗ画像処理手段
１５０１−５    メモリアドレス発生手段２
１５０１−６    メモリモニタ装置
１５０２    メモリ制御装置
１５０３    メインメモリ
１５０４    Ｐｉｘｅｌ画像処理部
１５０５    ＣＰＵ
１５０６    プログラムＲＯＭ
１５０７    周辺ロジック部
１５０８    システムバス
１６００    画像入力装置
１６０１    Ｗｉｎｄｏｗ画像処理部
１６０１−１    メモリアドレス発生手段１
１６０１−２    バッファ制御手段
１６０１−３    ローカルバッファメモリ
１６０１−４    Ｗｉｎｄｏｗ画像処理手段
１６０１−５    メモリアドレス発生手段２
１６０１−６    ローカルバッファメモリ２
１６０１−７    バッファ制御手段２
１６０１−８    Ｗｉｎｄｏｗ画像処理手段２
１６０１−９    メモリアドレス発生手段３
１６０２    メモリ制御装置
１６０３    メインメモリ
１６０４    Ｐｉｘｅｌ画像処理部
１６０５    ＣＰＵ
１６０６    プログラムＲＯＭ
１６０７    周辺ロジック部
１６０８    システムバス
１７００    画像入力装置
１７０１    Ｗｉｎｄｏｗ画像処理部
１７０１−１    メモリアドレス発生手段１
１７０１−２    バッファ制御手段１
１７０１−３    ローカルバッファメモリ１
１７０１−４    Ｗｉｎｄｏｗ画像処理手段１
１７０１−５    バッファ制御手段２
１７０１−６    ローカルバッファメモリ２
１７０１−７    Ｗｉｎｄｏｗ画像処理手段２
１７０１−８    バッファ制御手段３
１７０１−９    ローカルバッファメモリ３
１７０１−１０    メモリアドレス発生手段２
１７０１−１１    Ｗｉｎｄｏｗ画像処理手段３
１７０２    メモリ制御装置
１７０３    メインメモリ
１７０４    Ｐｉｘｅｌ画像処理部
１７０５    ＣＰＵ
１７０６    プログラムＲＯＭ
１７０７    周辺ロジック部
１７０８    システムバス
１８００    画像入力装置
１８０１    Ｗｉｎｄｏｗ画像処理部
１８０１−１    メモリアドレス発生手段１
１８０１−２    バッファ制御手段１
１８０１−３    ローカルバッファメモリ１
１８０１−４    Ｗｉｎｄｏｗ画像処理手段１
１８０１−５    単位Ｗｉｎｄｏｗ画像処理ブロック
１８０１−６    バッファ制御手段ｈ
１８０１−７    ローカルバッファメモリｈ
１８０１−８    メモリアドレス発生手段２
１８０１−９    Ｗｉｎｄｏｗ画像処理手段ｈ
１８０２    メモリ制御装置
１８０３    メインメモリ
１８０４    Ｐｉｘｅｌ画像処理部
１８０５    ＣＰＵ
１８０６    プログラムＲＯＭ
１８０７    周辺ロジック部
１８０８    システムバス
１９００    画像入力装置
１９０１    Ｗｉｎｄｏｗ画像処理部
１９０１−１    メモリアドレス発生手段１
１９０１−２    バッファ制御手段１
１９０１−３    ローカルバッファメモリ１Ａ
１９０１−４    ローカルバッファメモリ１Ｂ
１９０１−５    Ｗｉｎｄｏｗ画像処理手段１
１９０１−６    バッファ制御手段２
１９０１−７    ローカルバッファメモリ２
１９０１−８    Ｗｉｎｄｏｗ画像処理手段２
１９０１−９    バッファ制御手段３
１９０１−１０    ローカルバッファメモリ３
１９０１−１１    メモリアドレス発生手段２
１９０１−１２    Ｗｉｎｄｏｗ画像処理手段３
１９０２    メモリ制御装置
１９０３    メインメモリ
１９０４    Ｐｉｘｅｌ画像処理部
１９０５    ＣＰＵ
１９０６    プログラムＲＯＭ
１９０７    周辺ロジック部
１９０８    システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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