(57)【要約】【課題】チップサイズの縮小を図ることができるフォトマスクを提供する。【解決手段】このフォトマスクでは、チップパターン配置領域２が、マーク類をウエハ上に転写するためのマークパターン５、６を含むマークパターン部３を半導体チップパターン部１とは別個に有するので、半導体チップパターン部がマークパターンを含んでいる場合に比べて、半導体チップのチップサイズを縮小できる。マークパターン部３は、チップパターン配置領域２内で半導体チップパターン部１に隣接して存在するので、マークパターン部３をチップパターン配置領域２の外部に離隔して設ける場合に比べて、ウエハ上の半導体チップの理論収量を増やすことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ウエハ上に半導体チップを転写するための半導体チップパターン部が１つ以上配置されたチップパターン配置領域を備え、
上記チップパターン配置領域は、
マーク類を上記ウエハ上に転写するためのマークパターンを含むマークパターン部を、上記半導体チップパターン部に隣接すると共に上記半導体チップパターン部とは別個に有することを特徴とするフォトマスク。
【請求項２】
請求項１に記載のフォトマスクにおいて、
上記マークパターン部は、
プロセスモニタ素子を上記ウエハに転写するためのプロセスモニタ素子パターンを含んでいることを特徴とするフォトマスク。
【請求項３】
請求項１または２に記載のフォトマスクにおいて、
上記マークパターン部を、上記チップパターン配置領域の隅に配置したことを特徴とするフォトマスク。
【請求項４】
請求項１または２に記載のフォトマスクにおいて、
上記マークパターン部を、上記チップパターン配置領域の中央に配置したことを特徴とするフォトマスク。
【請求項５】
請求項１または２に記載のフォトマスクにおいて、
上記マークパターン部を、上記チップパターン配置領域の中央と四隅に配置したことを特徴とするフォトマスク。
【請求項６】
請求項２乃至５のいずれか１つに記載のフォトマスクにおいて、
上記プロセスモニタ素子パターンは、交流電源特性測定用パターンを含んでいることを特徴とするフォトマスク。
【請求項７】
請求項２乃至５のいずれか１つに記載のフォトマスクにおいて、
上記半導体チップパターン部は、上記ウエハ上に受光素子を形成するための受光素子パターンを含み、
上記プロセスモニタ素子パターンは、上記半導体チップパターン部が含む受光素子パターンと同じ形状の受光素子パターンを含んでいることを特徴とするフォトマスク。
【請求項８】
請求項２乃至５のいずれか１つに記載のフォトマスクにおいて、
上記半導体チップパターン部は、上記ウエハ上にパワートランジスタを形成するためのパワートランジスタパターンを含み、上記プロセスモニタ素子パターンは、上記半導体チップパターン部が含むパワートランジスタパターンと同じ形状のパワートランジスタパターンを含んでいることを特徴とするフォトマスク。
【請求項９】
請求項２乃至５のいずれか１つに記載のフォトマスクにおいて、
上記プロセスモニタ素子パターンは、プロセスモニタのための所定の面積を有する配線パターンを含んでいることを特徴とするフォトマスク。
【請求項１０】
請求項１乃至９のいずれか１つに記載のフォトマスクを用いて製造したウエハ。
【請求項１１】
請求項１乃至９のいずれか１つに記載のフォトマスクを用いて製造した半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フォトマスクに関し、例えば、ステッパ等の縮小型投影装置に用いられるウエハ上にパターンを転写するためのフォトマスクおよびそれを用いて製造したウエハ、半導体チップに関する。
【背景技術】
【０００２】
半導体集積回路の大規模化および高集積化に伴い、製造工程は複雑さを増している。その製造工程において使用される各種のアライメントマーク、工程検査用マーク、ウエハ識別用マーク、およびチップ識別用マーク等のマーク類は、製造工程が複雑化するにつれて多くなる。このため、レチクル等のフォトマスクにおいて、マーク類のためのパターンが大きな面積を占めるようになっている。
【０００３】
マーク類のパターンを備えたレチクルとしては、図７に示すように、複数の半導体チップパターン１０１を含むチップパターン配置領域１０２とは別個にマーク類のパターン領域１０３を設けたレチクル１０５がある。
【０００４】
また、図８、および図８の領域Ｇを拡大記載する図９に示すように、スクライブ工程後はマーク類を使用する必要がないことから、チップパターン配置領域２０２における隣り合う半導体チップパターン２０１間のスクライブ領域(ダイシング領域)２０４内に、マーク類のパターン領域２０３を設けたレチクル２０５がある。
【０００５】
また、一般に、レチクル上には、回路機能上必要なパターン(半導体チップパターン)とマーク類のパターンの他に、製造工程をモニタリングするための複数の特性プロセスモニタ素子から構成されるテスト・エレメント・グループ(ＴＥＧ)のパターンが配置されている。
【０００６】
そして、このＴＥＧパターンは、図７,図９のマーク類のパターン領域１０３,２０３に配置する場合の他に、図１０に示すレチクル３０３のように、チップパターン配置領域３０２の一部分３０２ＡにＴＥＧパターンを配置したものもある。
【０００７】
ところで、近年、半導体チップ製造の分野ではチップ単価を低減することが益々要求されるようになってきている。そのため、ウエハ径のインチアップや回路の見直しによるチップサイズ縮小、原材料のコスト削減など多角的に取り組まれてきている。
【０００８】
しかしながら、これらの取り組みは新たな設備投資や人件費を必要とする場合が多く、チップ単価を下げるまでに長い時間とコストを必要とする。
【０００９】
そこで、チップサイズを縮小する方法の一つとして、回路機能上必要でないマーク類やモニタリング素子の配置方法を工夫することがある。
【００１０】
ところが、前述の図７のレチクル１０５では、マーク類のパターン領域１０３が存在することで、レチクル１０５上のチップパターン配置領域１０２が小さくなる。このため、一回に露光するショットの面積が小さくなり、スループットが低下してしまう点が問題である。また、このレチクル１０５によれば、ウエハ上に、マーク類とプロセスモニタ素子の数を任意の数だけ配置することが可能となるが、マーク類やプロセスモニタ素子を多く配置するとウエハ上の本体チップの理論収量が減少する。このため、ウエハ面内の３〜５箇所程度にマーク類やプロセスモニタ素子を配置することとし、マーク類やプロセスモニタ素子を配置する箇所を必要最小限に抑えるのが一般的である。
【００１１】
また、前述の図８,図９のレチクル２０５では、通常１００μｍ以下であるスクライブライン幅より大きいマーク類やプロセスモニタ素子は配置できないという課題がある。そこで、この課題を解決するものとして、特許文献２(特開平５−３２６６９６号公報)に記載された技術がある。
【００１２】
しかし、この技術は、回路機能上必要でないマーク類やプロセスモニタ素子を配置するスクライブ領域をチップパターン配置領域に拡張するものなので、結局、チップサイズの縮小を妨げたり、チップパターン配置領域の所定サイズ当たりの半導体チップパターン個数の低下を招くこととなる。
【００１３】
また、前述の図１０のレチクル３０３ではプロセスモニタ素子を形成するためのＴＥＧパターンのみをチップパターン配置領域３０２の一部分３０２Ａを利用して配置しているが、チップサイズを縮小できる効果はない。
【特許文献１】特開２００３−００７６７８号公報
【特許文献２】特開平５−３２６６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、チップサイズの縮小を図ることができるフォトマスクを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明のフォトマスクは、ウエハ上に半導体チップを転写するための半導体チップパターン部が１つ以上配置されたチップパターン配置領域を備え、
上記チップパターン配置領域は、
マーク類を上記ウエハ上に転写するためのマークパターンを含むマークパターン部を上記半導体チップパターン部に隣接すると共に上記半導体チップパターン部とは別個に有することを特徴としている。
【００１６】
この発明のフォトマスクでは、チップパターン配置領域が、マーク類を上記ウエハ上に転写するためのマークパターンを含むマークパターン部を上記半導体チップパターン部とは別個に有するので、半導体チップパターン部がマークパターンを含んでいる場合に比べて、半導体チップのチップサイズを縮小できる。
【００１７】
たとえば、マーク類のうちのアライメントマークは、１００μｍ角以上の大きさのものもあるので、このアライメントマークを半導体集積回路を転写するための半導体チップパターン部内に設ける場合には、チップサイズが相当増大する。これに対し、この発明によれば、アライメントマーク等のマーク類を半導体チップの外に形成できるので、チップサイズの増大を回避できる。
【００１８】
また、この発明によれば、マークパターン部は、チップパターン配置領域内で半導体チップパターン部に隣接して存在するので、マークパターン部をチップパターン配置領域の外部に離隔して設ける場合に比べて、ウエハ上の半導体チップの理論収量を増やすことができる。
【００１９】
また、この発明によれば、ウエハ上均一にほぼステッパショットの数(一例として数十程度)だけマーク類を形成できるので、マーク類に要求されるマーク機能を十分満足させることができる。
【００２０】
したがって、この発明のフォトマスクによれば、マスクパターンの工夫によって、新たな製造設備を設けることなく、製造コストの上昇を抑えつつ、チップサイズの縮小を図ることができる。
【００２１】
また、一実施形態のフォトマスクでは、上記マークパターン部は、プロセスモニタ素子を上記ウエハに転写するためのプロセスモニタ素子パターンを含んでいる。
【００２２】
この実施形態によれば、上記半導体チップパターン部とは別個のマークパターン部がプロセスモニタ素子パターンを含んでいることで、半導体チップパターン部がプロセスモニタ素子パターンを含んでいる場合に比べて、チップサイズを縮小できる。また、チップパターン配置領域とは別個に、プロセスモニタ素子パターンを含むＴＥＧ領域を設ける必要がないので、ウエハ上の半導体チップの理論収量を増やすことができる。
【００２３】
また、この実施形態によれば、ウエハ上に均一にほぼステッパショットの数(数十程度)だけマーク類やプロセスモニタ素子を形成できるので、図７の従来例に比べて、製造工程をより厳しく管理することが可能となる。
【００２４】
また、一実施形態のフォトマスクでは、上記マークパターン部を、上記チップパターン配置領域の隅に配置した。
【００２５】
この実施形態のフォトマスクによれば、製造工程における検査もしくは完成されたウエハにおいて、マーク類の位置を容易に見つけることができる。また、チップパターン配置領域の隅という位置は、露光工程のステッパショットの端に相当するので、アライメントおよびモニタリングにおけるプロセス管理上有用な箇所である。
【００２６】
また、一実施形態のフォトマスクでは、上記マークパターン部を、上記チップパターン配置領域の中央に配置した。
【００２７】
この実施形態のフォトマスクによれば、ウエハの半導体チップ配置領域の中央にマーク類やプロセスモニタ素子を配置できる。これにより、露光工程におけるステッパショットのほぼ中央部分にマーク類やプロセスモニタ素子を配置できる。よって、完成チップを最も代表する箇所にマーク類やプロセスモニタ素子を配置でき、アライメントおよびモニタリングのプロセス管理上最も好ましい。
【００２８】
また、一実施形態のフォトマスクでは、上記マークパターン部を、上記チップパターン配置領域の中央と四隅に配置した。
【００２９】
この実施形態のフォトマスクによれば、ウエハの半導体チップ配置領域の中央と四隅というプロセス管理上有用な複数箇所にマーク類やプロセスモニタ素子を配置でき、製造工程の管理性をより向上させることが可能となる。
【００３０】
また、一実施形態のフォトマスクでは、上記プロセスモニタ素子パターンは、交流電源特性測定用パターンを含んでいる。
【００３１】
この実施形態のフォトマスクによれば、一般にプロセスモニタ素子の中でも数十μｍ角〜数百μｍ角程度と比較的大きな面積を必要としている交流電源特性測定用パターンを半導体チップ外に隣接して形成できるので、特にチップサイズの縮小を図れる。
【００３２】
また、一実施形態のフォトマスクでは、上記半導体チップパターン部は、上記ウエハ上に受光素子を形成するための受光素子パターンを含み、上記プロセスモニタ素子パターンは、上記半導体チップパターン部が含む受光素子パターンと同じ形状の受光素子パターンを含んでいる。
【００３３】
この実施形態のフォトマスクによれば、ウエハに半導体チップとして受光素子を作製する場合において、製造上必要な管理性を維持しながらチップサイズの縮小を図ることができる。なお、受光素子としては、フォトダイオードやフォトトランジスタが挙げられ、このような受光素子を含む半導体チップとしてオプチカルＩＣ(例えばＯＰＩＣ(登録商標))がある。
【００３４】
また、一実施形態のフォトマスクでは、上記半導体チップパターン部は、上記ウエハ上にパワートランジスタパターンを形成するためのパワートランジスタパターンを含み、上記プロセスモニタ素子パターンは、上記半導体チップパターン部が含むパワートランジスタパターンと同じ形状のパワートランジスタパターンを含んでいる。
【００３５】
この実施形態のフォトマスクによれば、ウエハに半導体チップとして、例えば、パワートランジスタを含むレギュレータを作製する場合において、製造上必要な管理性を維持しながらチップサイズの縮小を図ることができる。
【００３６】
また、一実施形態のフォトマスクでは、上記プロセスモニタ素子パターンは、プロセスモニタのための所定の面積を有する配線パターンを含んでいる。
【００３７】
この実施形態のフォトマスクによれば、ウエハ上に比較的大面積の配線が必要な半導体チップを作製する場合において、製造上必要な管理性を維持しながらチップサイズの縮小を図ることができる。なお、一般に、大面積の配線パターンはプロセスモニタ素子の中でも数十μｍ角〜数百μｍ角程度と比較的大きな面積を必要としている。
【００３８】
また、一実施形態のウエハは、上述のフォトマスクを用いて製造したので、従来技術により作製されたウエハに比べ、品質を低下させることなくチップサイズを縮小でき、チップ単価を低減できる。
【００３９】
また、一実施形態の半導体チップは、上述のフォトマスクを用いて製造したので、従来技術により作製された半導体チップに比べ、品質を低下させることなくチップサイズを縮小でき、チップ単価を低減できる。
【発明の効果】
【００４０】
この発明のフォトマスクによれば、チップパターン配置領域が、マーク類をウエハ上に転写するためのマークパターンを含むマークパターン部を半導体チップパターン部とは別個に有する。よって、アライメントマーク等のマーク類を半導体チップの外に形成できるので、半導体チップパターン部がマークパターンを含んでいる場合に比べて、半導体チップのチップサイズを縮小できる。また、この発明によれば、マークパターン部は、チップパターン配置領域内で半導体チップパターン部に隣接して存在するので、マークパターン部をチップパターン配置領域の外部に離隔して設ける場合に比べて、ウエハ上の半導体チップの理論収量を増やすことができる。
【００４１】
したがって、この発明のフォトマスクによれば、新たな製造設備を設けることなく、製造コストの上昇を抑えつつ、チップサイズの縮小を図ることができる。
【発明を実施するための最良の形態】
【００４２】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４３】
(第１の実施の形態)
図１に、この発明のフォトマスクの第１実施形態としてのレチクルを示す。この第１実施形態は、ウエハ上に半導体チップを転写するための半導体チップパターン部１が縦横に隣接して複数配置されたチップパターン配置領域２を備える。
【００４４】
上記チップパターン配置領域２は、半導体チップパターン部１に隣接すると共に半導体チップパターン部１とは別個にマークパターン部３を有する。このマークパターン部３は、図５に示すように、マーク類を上記ウエハ上に転写するためのマークパターン５、６を有する。また、この実施形態では、マークパターン部３に隣接して、プロセスモニタ素子を上記ウエハに転写するためのプロセスモニタ素子パターンを有するプロセスモニタ素子パターン部７が配置されている。この実施形態では、半導体チップパターン部１、マークパターン部３およびプロセスモニタ素子パターン部７は、それぞれ、ほぼ同一の大きさと形状を有する。
【００４５】
すなわち、半導体チップの理論収量の点から、一つマークパターン部１の面積は小さい方が好ましく、一つの半導体チップパターン部１の面積内に収まることが最も好ましい。また、マーク類は製造工程管理上問題ない範囲でできる限り多く共通化することが望ましい。
【００４６】
この実施形態のレチクルでは、チップパターン配置領域２が、マーク類をウエハ上に転写するためのマークパターン５、６を含むマークパターン部３を半導体チップパターン部１とは別個に有するので、半導体チップパターン部がマークパターンを含んでいる場合に比べて、半導体チップのチップサイズを縮小できる。
【００４７】
たとえば、マーク類のうちのアライメントマークは、１００μｍ角以上の大きさのものもあるので、このアライメントマークを半導体集積回路を転写するための半導体チップパターン部１内に設ける場合には、チップサイズが相当増大する。これに対し、この実施形態によれば、アライメントマーク等のマーク類を半導体チップの外に形成できるので、チップサイズの増大を回避できる。
【００４８】
また、この実施形態によれば、マークパターン部３は、チップパターン配置領域２内で半導体チップパターン部１に隣接して存在するので、マークパターン部３をチップパターン配置領域２の外部に離隔して設ける場合に比べて、ウエハ上の半導体チップの理論収量を増やすことができる。
【００４９】
また、この実施形態によれば、ウエハ上均一にほぼステッパショットの数(一例として数十程度)だけマーク類を形成できるので、マーク類に要求されるマーク機能を十分満足させることができる。
【００５０】
したがって、この実施形態のレチクルによれば、新たな製造設備を設けることなく、製造コストの上昇を抑えつつ、チップサイズの縮小を図ることができる。
【００５１】
また、この実施形態では、マークパターン部３をチップパターン配置領域２の隅に配置したので、製造工程における検査もしくは完成されたウエハにおいて、マーク類の位置を容易に見つけることができる。また、チップパターン配置領域２の隅という位置は、露光工程のステッパショットの端に相当するので、アライメントにおけるプロセス管理上有用な箇所である。なお、チップパターン配置領域２の四隅のうちのいずれにマークパターン部３を配置してもよいのはもちろんである。
【００５２】
(第２の実施の形態)
次に、図２に、上述の第１実施形態の変形例としての第２実施形態を示す。この第２実施形態は、マークパターン部３をチップパターン配置領域２の隅ではなく、チップパターン配置領域２の中央に配置した点だけが、前述の第１実施形態と異なる。すなわち、この第２実施形態では、方形のチップパターン配置領域２の対角線の交点のできる限り近い位置にマークパターン部３を配置した。
【００５３】
この第２実施形態によれば、ウエハの半導体チップ配置領域の中央にマーク類やプロセスモニタ素子を配置できる。これにより、露光工程におけるステッパショットのほぼ中央部分にマーク類を配置できる。よって、完成チップを最も代表する箇所にマーク類を配置でき、アライメントのプロセス管理上最も好ましい。
【００５４】
(第３の実施の形態)
次に、図３に、上述の第１実施形態の変形例としての第３実施形態を示す。この第３実施形態は、チップパターン配置領域２の四隅にマークパターン部３Ａ、３Ｂ、３Ｃ、３Ｄを配置し、チップパターン配置領域２の中央にマークパターン部３Ｅを配置した。
【００５５】
この実施形態によれば、ウエハの半導体チップ配置領域の中央と四隅というプロセス管理上有用な複数箇所にマーク類を配置でき、製造工程の管理性をより向上させることが可能となる。
【００５６】
(第４の実施の形態)
次に、図４に、上述の第１実施形態の変形例としての第４実施形態を示す。この第４実施形態では、半導体チップパターン部１が縦横に隣接して複数配置されたチップパターン配置領域２が、半導体チップパターン部１に隣接すると共に半導体チップパターン部１とは別個にマークパターン部１３を有する。
【００５７】
このマークパターン部１３は、図６に例示のごとく、マーク類を上記ウエハ上に転写するためのマークパターン５、６だけでなく、プロセスモニタ素子を上記ウエハに転写するためのプロセスモニタ素子パターン１７を有する。このため、この第４実施形態では、上述の第１実施形態が備えるプロセスモニタ素子パターン部７は備えていない。また、１つのマークパターン部１３に収まらないプロセスモニタ素子は、スクライブラインに配置することが好ましい。
【００５８】
この第４実施形態によれば、半導体チップパターン部１とは別個のマークパターン部１３がプロセスモニタ素子パターン１７を含んでいることで、半導体チップパターン部１がプロセスモニタ素子パターンを含んでいる場合に比べて、チップサイズを縮小できる。また、チップパターン配置領域２とは別個に、プロセスモニタ素子パターン１７を含むＴＥＧ(テスト・エレメント・グループ)領域を設ける必要がないので、ウエハ上の半導体チップの理論収量を増やすことができる。
【００５９】
また、この実施形態によれば、ウエハ上に均一にほぼステッパショットの数(数十程度)だけマーク類やプロセスモニタ素子を形成できるので、図７の従来例に比べて、製造工程をより厳しく管理することが可能となる。
【００６０】
なお、この第４実施形態では、チップパターン配置領域２の四隅のうちの１箇所にマークパターン部１３を配置したが、前記第２実施形態のように、チップパターン配置領域２の中央にマークパターン部１３を配置してもよい。また、前記第３実施形態のように、チップパターン配置領域２の中央と四隅とにマークパターン部１３を配置してもよい。
【００６１】
なお、プロセスモニタ素子パターン１７が交流電源特性測定用パターンを含んでいる場合には、一般にプロセスモニタ素子の中でも数十μｍ角〜数百μｍ角程度と比較的大きな面積を必要としている交流電源特性測定用パターンを半導体チップ外に隣接して形成できるので、特にチップサイズの縮小を図れる。
【００６２】
また、半導体チップパターン部１が、ウエハ上に受光素子を形成するための受光素子パターンを含んでいる場合には、プロセスモニタ素子パターン１７は半導体チップパターン部１が含む受光素子パターンと同じ形状の受光素子パターンを含んでいることが望ましい。この場合には、ウエハに半導体チップとして受光素子を作製する場合において、製造上必要な管理性を維持しながらチップサイズの縮小を図ることができる。なお、マークパターン部１３内での受光素子パターンの配置は、半導体チップパターン部１内での受光素子パターンと同じ配置にすることがより好ましい。この場合、プロセスモニタ測定や製造工程における検査の効率化が図れる。また、受光素子としては、フォトダイオードやフォトトランジスタが挙げられ、このような受光素子を含む半導体チップとしてオプチカルＩＣ(例えばＯＰＩＣ(登録商標))がある。
【００６３】
また、半導体チップパターン部１が、ウエハ上にレギュレータを形成するためのパワートランジスタパターンを含んでいる場合には、プロセスモニタ素子パターン１７は半導体チップパターン部１が含むパワートランジスタパターンと同じ形状のパワートランジスタパターンを含んでいることが望ましい。この場合には、ウエハに半導体チップとしてレギュレータを作製する場合において、製造上必要な管理性を維持しながらチップサイズの縮小を図ることができる。なお、マークパターン部１３内でのパワートランジスタパターンの配置は、半導体チップパターン部１内でのパワートランジスタパターンと同じ配置にすることがより好ましい。この場合、プロセスモニタ測定や製造工程における検査の効率化が図れる。
【００６４】
また、プロセスモニタ素子パターン１７がプロセスモニタのための所定の面積を有する配線パターンを含んでいる場合には、ウエハ上に比較的大面積の配線が必要な半導体チップを作製する場合において、製造上必要な管理性を維持しながらチップサイズの縮小を図ることができる。なお、一般に、大面積の配線パターンはプロセスモニタ素子の中でも数十μｍ角〜数百μｍ角程度と比較的大きな面積を必要としている。
【００６５】
上記のごとく、上記第１〜第４実施形態を用いて作製したウエハおよび半導体チップによれば、従来技術により作製されたウエハおよび半導体チップに比べ、品質を低下させることなくチップサイズを縮小でき、チップ単価を低減できる。
【図面の簡単な説明】
【００６６】
【図１】この発明のフォトマスクの第１実施形態を示す平面模式図である。
【図２】この発明の第２実施形態を示す平面模式図である。
【図３】この発明の第３実施形態を示す平面模式図である。
【図４】この発明の第４実施形態を示す平面模式図である。
【図５】上記第１〜３実施形態が有するマークパターン部１を示す平面模式図である。
【図６】上記第４実施形態が有するマークパターン部１３を示す平面模式図である。
【図７】従来のフォトマスクの平面模式図である。
【図８】従来のもう１つのフォトマスクの平面模式図である。
【図９】図８の部分拡大図である。
【図１０】従来のさらにもう１つのフォトマスクの平面模式図である。
【符号の説明】
【００６７】
１  半導体チップパターン
２  チップパターン配置領域
３、３Ａ〜３Ｅ、１３  マークパターン部
５、６  マークパターン
７  プロセスモニタ素子パターン部
１７  プロセスモニタ素子パターン
【図１】
2007310048.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007310048.tif 000007
【図６】
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【図７】
2007310048.tif 000009
【図８】
2007310048.tif 000010
【図９】
2007310048.tif 000011
【図１０】
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