(57)【要約】【課題】  アクセス機構が簡素でアクセス速度が速い、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置を提供する。【解決手段】ビット線群層２１とワード線群層２２とが交互に積層され、ビット線とワード線との各交点に不揮発性記憶体が形成され、全ての第１引き出しプラグ１０５Ａ及び第２引き出しプラグ１０５Ｂは多層不揮発性記憶素子アレイの表面に達するように形成され、アクセス機構２５Ａ，２５Ｂは、全ての第１プラグ群２３に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての第２プラグ群２４に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている。【選択図】      図１
2007281208.tif 000002
【特許請求の範囲】
【請求項１】
第１の面上に並ぶように配置されたＫ個（Ｋは自然数）の第１電極からなる第１電極群層と、第２の面上に並ぶように配置されたＬ個（Ｌは自然数）の第２電極からなる第２電極群層と、電気パルスの印加により電気抵抗値が変化する１以上の抵抗変化体と、
前記Ｋ個の第１電極にそれぞれ電気的に接続されたＫ個の第１引き出しプラグからなる第１プラグ群と、
前記Ｌ個の第２電極にそれぞれ電気的に接続されたＬ個の第２引き出しプラグからなる第２プラグ群と、
アクセス機構と、を備え、
前記Ｋ個の第１電極と前記Ｌ個の第２電極とが積層方向から見て互いにそれぞれ交差するようにして、前記第１電極群層と前記第２電極群層とが互いに間隔を有して交互に合計３以上積層され、前記Ｋ個の第１電極と前記Ｌ個の第２電極との前記積層方向から見た交点における該第１電極と該第２電極との間に前記抵抗変化体が形成され、合計３以上の前記第１電極群層及び第２電極群層に対応して合計３以上の前記第１プラグ群及び第２プラグ群が形成され、
全ての前記第１引き出しプラグ及び前記第２引き出しプラグは多層抵抗変化素子アレイの表面に達するように形成され、
前記アクセス機構は、全ての前記第１プラグ群に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての前記第２プラグ群に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている、多層抵抗変化素子アレイ。
【請求項２】
前記アクセス機構は、前記第１プラグ群にアクセスするための第１アクセス機構と、前記第２プラグ群にアクセスするための第２アクセス機構と、を備え、
前記第１アクセス機構は、全ての前記第１プラグ群に対し前記一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、
前記第２アクセス機構は、全ての前記第２プラグ群に対し前記一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている、請求項１に記載の多層抵抗変化素子アレイ。
【請求項３】
前記第１アクセス機構は、全ての前記第１プラグ群に対し１つの第１プラグ群毎にアクセスしかつ該１つの第１プラグ群のＫ個の第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、
前記第２アクセス機構は、全ての前記第２プラグ群に対し１つの第２プラグ群毎にアクセスしかつ該１つの第２プラグ群のＬ個の第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている、請求項２に記載の多層抵抗変化素子アレイ。
【請求項４】
前記Ｋ個の第１電極と前記Ｌ個の第２電極との前記積層方向から見た全ての交点において前記抵抗変化体が形成されている、請求項１に記載の多層抵抗変化素子アレイ。
【請求項５】
前記第１アクセス機構は、第１接触片と該第１接触片に前記Ｋ個の第１引き出しプラグに対応するように設けられたＫ個の導電性の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１接触片を駆動する第１駆動機構とを備え、
前記第２アクセス機構は、第２接触片と該第２接触片に前記Ｌ個の第２引き出しプラグに対応するように設けられたＬ個の導電性の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２接触片を駆動する第２駆動機構とを備える、請求項２に記載の多層抵抗変化素子アレイ。
【請求項６】
前記第１アクセス機構は、所定方向において湾曲可能な前記第１接触片としての第１マイクロカンチレバーと、前記第１マククロカンチレバーの側面に突設された前記Ｋ個の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１マイクロカンチレバーを湾曲及び復元させる前記第１駆動機構としての第１圧電素子とを備え、
前記第２アクセス機構は、所定方向において湾曲可能な前記第２接触片としての第２マイクロカンチレバーと、前記第２マククロカンチレバーの側面に突設された前記Ｌ個の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２マイクロカンチレバーを湾曲及び復元させる前記第２駆動機構としての第２圧電素子とを備える、請求項５に記載の多層抵抗変化素子アレイ。
【請求項７】
前記第１電極と前記第２電極との前記積層方向から見た交点において該第１電極と該第２電極との間に前記抵抗変化体とダイオードとが直列に形成されている、請求項１に記載の多層抵抗変化素子アレイ。
【請求項８】
請求項１に記載の多層抵抗変化素子アレイと、
互いに協働して、前記抵抗変化体に前記電気パルスを印加しかつ前記抵抗変化体の抵抗値に対応する電圧を検出する第１及び第２駆動／検出回路と、
前記多層抵抗変化素子アレイの前記アクセス機構が同時に接触する全ての第１引き出しプラグの１つを選択してこれを前記第１駆動／検出回路と導通させる第１選択器と、
前記多層抵抗変化素子アレイの前記アクセス機構が同時に接触する全ての第２引き出しプラグの１つを選択してこれを前記第２駆動／検出回路と導通させる第２選択器と、を備え、
前記アクセス機構、前記第１及び第２選択器、並びに前記第１及び第２駆動／検出回路は、入力される電気パルス印加情報に従って１つの前記抵抗変化体を選択してこれに所定の電気パルスを印加し、かつ入力される抵抗値検出情報に従って１つの前記抵抗変化体を選択してこれの抵抗値に対応する電圧を検出する、抵抗変化装置。
【請求項９】
第１の面上に並ぶように配置されたＫ個（Ｋは自然数）のビット線からなるビット線群層と、第２の面上に並ぶように配置されたＬ個（Ｌは自然数）のワード線からなるワード線群層と、電気パルスの印加により電気抵抗値が変化する１以上の抵抗変化体からなる不揮発性記憶体と、
前記Ｋ個のビット線にそれぞれ電気的に接続されたＫ個の第１引き出しプラグからなる第１プラグ群と、
前記Ｌ個のワード線にそれぞれ電気的に接続されたＬ個の第２引き出しプラグからなる第２プラグ群と、
アクセス機構と、を備え、
前記Ｋ個のビット線と前記Ｌ個のワード線とが積層方向から見て互いにそれぞれ交差するようにして、前記ビット線群層と前記ワード線群層とが互いに間隔を有して交互に合計３以上積層され、前記Ｋ個のビット線と前記Ｌ個のワード線との前記積層方向から見た交点における該ビット線と該ワード線との間に前記不揮発性記憶体が形成され、合計３以上の前記ビット線群層及びワード線群層に対応して合計３以上の前記第１プラグ群及び第２プラグ群が形成され、
全ての前記第１引き出しプラグ及び前記第２引き出しプラグは多層不揮発性記憶素子アレイの表面に達するように形成され、
全ての前記第１引き出しプラグ及び前記第２引き出しプラグは多層不揮発性記憶素子アレイの表面に達するように形成され、
前記アクセス機構は、全ての前記第１プラグ群に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての前記第２プラグ群に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている、多層不揮発性記憶素子アレイ。
【請求項１０】
前記アクセス機構は、前記第１プラグ群にアクセスするための第１アクセス機構と、前記第２プラグ群にアクセスするための第２アクセス機構と、を備え、
前記第１アクセス機構は、全ての前記第１プラグ群に対し前記一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、
前記第２アクセス機構は、全ての前記第２プラグ群に対し前記一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている、請求項９に記載の多層不揮発性記憶素子アレイ。
【請求項１１】
前記第１アクセス機構は、全ての前記第１プラグ群に対し１つの第１プラグ群毎にアクセスしかつ該１つの第１プラグ群のＫ個の第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、
前記第２アクセス機構は、全ての前記第２プラグ群に対し１つの第２プラグ群毎にアクセスしかつ該１つの第２プラグ群のＬ個の第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている、請求項１０に記載の多層不揮発性記憶素子アレイ。
【請求項１２】
前記Ｋ個のビット線と前記Ｌ個のワード線との前記積層方向から見た全ての交点において前記不揮発性記憶体が形成されている、請求項９に記載の多層不揮発性記憶素子アレイ。
【請求項１３】
前記第１アクセス機構は、第１接触片と該第１接触片に前記Ｋ個の第１引き出しプラグに対応するように設けられたＫ個の導電性の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１接触片を駆動する第１駆動機構とを備え、
前記第２アクセス機構は、第２接触片と該第２接触片に前記Ｌ個の第２引き出しプラグに対応するように設けられたＬ個の導電性の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２接触片を駆動する第２駆動機構とを備える、請求項１１に記載の多層不揮発性記憶素子アレイ。
【請求項１４】
前記第１アクセス機構は、所定方向において湾曲可能な前記第１接触片としての第１マイクロカンチレバーと、前記第１マククロカンチレバーの側面に突設された前記Ｋ個の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１マイクロカンチレバーを湾曲及び復元させる前記第１駆動機構としての第１圧電素子とを備え、
前記第２アクセス機構は、所定方向において湾曲可能な前記第２接触片としての板状の第２マイクロカンチレバーと、前記第２マククロカンチレバーの一方の主面に突設された前記Ｌ個の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２マイクロカンチレバーを湾曲及び復元させる前記第２駆動機構としての第２圧電素子とを備える、請求項１３に記載の多層不揮発性記憶素子アレイ。
【請求項１５】
前記ビット線と前記ワード線との平面視における交点において該ビット線と該ワード線との間に前記不揮発性記憶体とダイオードとが直列に形成されている、請求項９に記載の多層不揮発性記憶素子アレイ。
【請求項１６】
請求項９に記載の多層不揮発性記憶素子アレイと、
互いに協働して、前記不揮発性記憶体に前記電気パルスを印加しかつ前記不揮発性記憶体の抵抗値に対応する電圧を検出する第１及び第２書き込み／読み出し回路と、
前記多層不揮発性記憶素子アレイの前記アクセス機構が同時に接触する全ての第１引き出しプラグの１つを選択してこれを前記第１書き込み／読み出し回路と導通させる第１選択器と、
前記多層不揮発性記憶素子アレイの前記アクセス機構が同時に接触する全ての第２引き出しプラグの１つを選択してこれを前記第２書き込み／読み出し回路と導通させる第２選択器と、を備え、
前記アクセス機構、前記第１及び第２選択器、並びに前記第１及び第２書き込み／読み出し回路は、入力される書き込み情報に従って１つの前記不揮発性記憶体を選択してこれに所定の電気パルスを印加し、かつ入力される読み出し情報に従って１つの前記不揮発性記憶体を選択してこれの抵抗値に対応する電圧を検出する、不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置に関し、特に、アクセス機構を改良したものに関する。
【背景技術】
【０００２】
近年、携帯電話、ＩＣカード、デジタルカメラ等の携帯用電子機器の発展に伴い、不揮発性記憶素子が幅広く使用されている。特に、画像データの保存のために、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、及び長寿命化の要求が非常に高まっている。現在、これらの電子機器に最も広く用いられている不揮発性記憶素子は、半導体トランジスタのゲート部分に浮遊ゲートを設け、その浮遊ゲート内に電子を注入するメカニズムを用いたフラッシュメモリである。しかし、このフラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造のため、セル構造が複雑で高集積化の点で課題がある。さらに、フラッシュメモリには、書き込み電力が大きい、書き込み時間が長い、書き換え寿命が短いといった課題も存在している。
【０００３】
これらの課題を解決するために、強誘電体を用いた半導体メモリ（ＦｅＲＡＭ）、ＴＭＲ（トンネルＭＲ）材料を用いた半導体メモリ（ＭＲＡＭ）、相変化材料を用いた半導体メモリ（ＯＵＭ：Ovonic Unified Memory）等の新規な不揮発性記憶素子の開発が盛んに行われている（例えば、特許文献１参照）。また、ペロブスカイト構造を持つ、巨大磁性抵抗（ＣＭＲ：colossal magnetoresistance）材料や高温超伝導(ＨＴＳＣ： high temperature superconductivity)材料に電気パルスを印加することによって、抵抗値を変化させる手法が提案されている（例えば特許文献２参照）。例えば、ＣＭＲ材料であるＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）薄膜でｘ＝０．３（ＰＣＭＯ（Ｘ＝０．３）；Ｐｒ０．７Ｃａ０．３ＭｎＯ３）に電気パルス（振幅３２Ｖ、パルス幅７１ｎｓ）を印加すると、パルス数の増加に連れてＣＭＲ薄膜の抵抗値が増加している。なお、ＰＣＭＯ（ｘ＝０．３）材料の抵抗値変化に関しては、電流及び電場誘起による反強磁性絶縁体と強磁性金属との相互間の相転移によって抵抗値が変化することが特許文献２以前に報告されている（特許文献３参照）。また、ＮｉＯ、ＴｉＯ２、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＷＯ３、ＣｏＯ、ＨｆＯ２、ＺｒＯ２等の遷移金属酸化物も不揮発性のメモリ効果があることが報告されている（例えば、特許文献４、及び非特許文献１参照）。これらの抵抗変化素子を用いた不揮発性メモリは、ＲｅＲＡＭ素子（Resistance control nonvolatile Random Access Memory）と呼ばれている。
【０００４】
さらに、情報量の爆発的な増大に対応するためには、メモリの大容量化が不可欠である。これを素子構造の面から実現する一手法として、記憶層の多層化が考えられる。非特許文献２では、１回だけのプログラムが可能な８層積層構造のＲＯＭが報告されている。この報告では、電流制御素子としてアンチフューズ／ダイオードを使用することにより、記憶素子部はこれらを積層したのみの非常に単純な構造で実現されている。しかしながら、記憶素子として幅広く応用するためには、回数に制限なくプログラムすることが可能でなければならず、そのためには、多層した素子を選択する配線及びアクセス方法が課題となる。
【０００５】
一方、記憶密度を高める他の方法として、原子分子レベルの空間分解能を持つ走査トンネル顕微鏡（ＳＴＭ：Scanning原子間力顕微鏡）と同様な微小プローブにより記憶素子にアクセスする手法が試みられている。この手法では、半導体の製造プロセスで用いられているフォトリソグラフフィープロセスが不要となり、将来的な素子の微細化に有利であると考えられている。例えば、特許文献５では、強誘電体層の微小領域の自発分極を反転させるためにプローブ電極を用いて、記憶密度を高めている。しかしながら、記憶素子に対応する数のプローブ電極を設けることを前提としており、素子形成が複雑であるという課題がある。
【特許文献１】特開平５−２１７４０号公報
【特許文献２】米国特許第６２０４１３９号
【特許文献３】特許３０３０３３３号公報
【特許文献４】特開２００４−３６３６０４号公報
【特許文献５】特開平９−３０７０７３号公報
【非特許文献１】“ＩＳＤＭ−２００４”，（米国），国際電子電気学会２００４年  ０−７８０３−８６８４−１／０４
【非特許文献２】２００３年の国際固体回路会議（セッション１６  論文番号１６．４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上に説明したように、従来は、そもそも、記憶素子を積層したメモリの報告例が少なく、このようなメモリに対する実用的なアクセス機構は全く知られていない。
【０００７】
一般に知られているように、単独の導電性プローブを移動させて、２次元に配置された記憶素子にアクセスすると、機械的に導電性プローブを駆動してメモリにコンタクトさせることのみによって所望の記憶素子を選択するため、アクセスに時間がかかる。一方、２次元に配置された素子と１：１で対応するプローブのアレイを用いてアクセスすると、メモリの構造が複雑になるとともにメモリの作製プロセスも複雑になる。
【０００８】
本発明は、このような課題を解決するためになされたもので、アクセス機構が簡素でアクセス速度が速い、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る多層抵抗変化素子アレイは、第１の面上に並ぶように配置されたＫ個（Ｋは自然数）の第１電極からなる第１電極群層と、第２の面上に並ぶように配置されたＬ個（Ｌは自然数）の第２電極からなる第２電極群層と、電気パルスの印加により電気抵抗値が変化する１以上の抵抗変化体と、前記Ｋ個の第１電極にそれぞれ電気的に接続されたＫ個の第１引き出しプラグからなる第１プラグ群と、前記Ｌ個の第２電極にそれぞれ電気的に接続されたＬ個の第２引き出しプラグからなる第２プラグ群と、アクセス機構と、を備え、前記Ｋ個の第１電極と前記Ｌ個の第２電極とが積層方向から見て互いにそれぞれ交差するようにして、前記第１電極群層と前記第２電極群層とが互いに間隔を有して交互に合計３以上積層され、前記Ｋ個の第１電極と前記Ｌ個の第２電極との前記積層方向から見た交点における該第１電極と該第２電極との間に前記抵抗変化体が形成され、合計３以上の前記第１電極群層及び第２電極群層に対応して合計３以上の前記第１プラグ群及び第２プラグ群が形成され、全ての前記第１引き出しプラグ及び前記第２引き出しプラグは多層抵抗変化素子アレイの表面に達するように形成され、前記アクセス機構は、全ての前記第１プラグ群に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての前記第２プラグ群に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている。
【００１０】
このような構成とすると、アクセス機構は、全ての第１プラグ群に対して一部の第１プラグ群毎にアクセスし、かつ全ての第２プラグ群に対して一部の第２プラグ群毎にアクセスするので、全ての第１プラグ群及び全ての第２プラグ群に一度にアクセスする場合に比べて、その機械的構成が簡素になる。また、当該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、かつ当該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるので、第１プラグ群内における１つの第１引き出しプラグ及び第２プラグ群内における１つの第２引出しプラグを、それぞれ、電気的に選択することができる。その結果、各プラグ群（電極群層）を機械的に選択し、引き出しプラグ（電極）を電気的に選択することとなるので、全ての電極を機械的に選択する場合に比べて、アクセス速度が速くなる。
【００１１】
前記アクセス機構は、前記第１プラグ群にアクセスするための第１アクセス機構と、前記第２プラグ群にアクセスするための第２アクセス機構と、を備え、前記第１アクセス機構は、全ての前記第１プラグ群に対し前記一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、前記第２アクセス機構は、全ての前記第２プラグ群に対し前記一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されていてもよい。
【００１２】
このような構成とすると、第１電極用の第１アクセス機構と第２電極用の第２アクセス機構とに分れる分、個々のアクセス機構の機械的構成が簡素化される。
【００１３】
前記第１アクセス機構は、全ての前記第１プラグ群に対し１つの第１プラグ群毎にアクセスしかつ該１つの第１プラグ群のＫ個の第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、前記第２アクセス機構は、全ての前記第２プラグ群に対し１つの第２プラグ群毎にアクセスしかつ該１つの第２プラグ群のＬ個の第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されていてもよい。
【００１４】
このような構成とすると、各アクセス機構が１つのプラグ群毎にアクセスする分、各アクセス機構の機械的構成がより簡素化される。
【００１５】
前記Ｋ個の第１電極と前記Ｌ個の第２電極との前記積層方向から見た全ての交点において前記抵抗変化体が形成されていてもよい。
【００１６】
前記第１アクセス機構は、第１接触片と該第１接触片に前記Ｋ個の第１引き出しプラグに対応するように設けられたＫ個の導電性の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１接触片を駆動する第１駆動機構とを備え、前記第２アクセス機構は、第２接触片と該第２接触片に前記Ｌ個の第２引き出しプラグに対応するように設けられたＬ個の導電性の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２接触片を駆動する第２駆動機構とを備えてもよい。
【００１７】
前記第１アクセス機構は、所定方向において湾曲可能な前記第１接触片としての第１マイクロカンチレバーと、前記第１マククロカンチレバーの側面に突設された前記Ｋ個の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１マイクロカンチレバーを湾曲及び復元させる前記第１駆動機構としての第１圧電素子とを備え、前記第２アクセス機構は、所定方向において湾曲可能な前記第２接触片としての第２マイクロカンチレバーと、前記第２マククロカンチレバーの側面に突設された前記Ｌ個の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２マイクロカンチレバーを湾曲及び復元させる前記第２駆動機構としての第２圧電素子とを備えてもよい。
【００１８】
前記第１電極と前記第２電極との前記積層方向から見た交点において該第１電極と該第２電極との間に前記抵抗変化体とダイオードとが直列に形成されていてもよい。
【００１９】
このような構成とすると、リーク電流の影響を低減することができる。
【００２０】
また、本発明に係る抵抗変化装置は、請求項１に記載の多層抵抗変化素子アレイと、互いに協働して、前記抵抗変化体に前記電気パルスを印加しかつ前記抵抗変化体の抵抗値に対応する電圧を検出する第１及び第２駆動／検出回路と、前記多層抵抗変化素子アレイの前記アクセス機構が同時に接触する全ての第１引き出しプラグの１つを選択してこれを前記第１駆動／検出回路と導通させる第１選択器と、前記多層抵抗変化素子アレイの前記アクセス機構が同時に接触する全ての第２引き出しプラグの１つを選択してこれを前記第２駆動／検出回路と導通させる第２選択器と、を備え、前記アクセス機構、前記第１及び第２選択器、並びに前記第１及び第２駆動／検出回路は、入力される電気パルス印加情報に従って１つの前記抵抗変化体を選択してこれに所定の電気パルスを印加し、かつ入力される抵抗値検出情報に従って１つの前記抵抗変化体を選択してこれの抵抗値に対応する電圧を検出する。
【００２１】
このような構成とすると、アクセス機構は、全ての第１プラグ群に対して一部の第１プラグ群毎にアクセスし、かつ全ての第２プラグ群に対して一部の第２プラグ群毎にアクセスするので、その機械的構成が簡素になる。また、第１プラグ群内における１つの第１引き出しプラグ及び第２プラグ群内における１つの第２引出しプラグを、それぞれ第１及び第２選択回路によって電気的に選択するので、アクセス速度が速くなる。
【００２２】
また、本発明の係る多層不揮発性記憶素子アレイは、第１の面上に並ぶように配置されたＫ個（Ｋは自然数）のビット線からなるビット線群層と、第２の面上に並ぶように配置されたＬ個（Ｌは自然数）のワード線からなるワード線群層と、電気パルスの印加により電気抵抗値が変化する１以上の抵抗変化体からなる不揮発性記憶体と、前記Ｋ個のビット線にそれぞれ電気的に接続されたＫ個の第１引き出しプラグからなる第１プラグ群と、前記Ｌ個のワード線にそれぞれ電気的に接続されたＬ個の第２引き出しプラグからなる第２プラグ群と、アクセス機構と、を備え、前記Ｋ個のビット線と前記Ｌ個のワード線とが積層方向から見て互いにそれぞれ交差するようにして、前記ビット線群層と前記ワード線群層とが互いに間隔を有して交互に合計３以上積層され、前記Ｋ個のビット線と前記Ｌ個のワード線との前記積層方向から見た交点における該ビット線と該ワード線との間に前記不揮発性記憶体が形成され、合計３以上の前記ビット線群層及びワード線群層に対応して合計３以上の前記第１プラグ群及び第２プラグ群が形成され、全ての前記第１引き出しプラグ及び前記第２引き出しプラグは多層不揮発性記憶素子アレイの表面に達するように形成され、全ての前記第１引き出しプラグ及び前記第２引き出しプラグは多層不揮発性記憶素子アレイの表面に達するように形成され、前記アクセス機構は、全ての前記第１プラグ群に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての前記第２プラグ群に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている。
【００２３】
このような構成とすると、多層の不揮発記憶素子アレイに対する実用的なアクセス機構が提供できるので、記憶容量の大幅な増加を実現することができる。また、アクセス機構は、全ての第１プラグ群に対して一部の第１プラグ群毎にアクセスし、かつ全ての第２プラグ群に対して一部の第２プラグ群毎にアクセスするので、全ての第１プラグ群及び全ての第２プラグ群に一度にアクセスする場合に比べて、その機械的構成が簡素になる。また、当該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、かつ当該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるので、第１プラグ群内における１つの第１引き出しプラグ及び第２プラグ群内における１つの第２引出しプラグを、それぞれ、電気的に選択することができる。その結果、各プラグ群（ビット線群層及びワード線群層）を機械的に選択し、引き出しプラグ（ビット線及びワード線）を電気的に選択することとなるので、全てのビット線及びワード線を機械的に選択する場合に比べて、アクセス速度が速くなる。
【００２４】
前記アクセス機構は、前記第１プラグ群にアクセスするための第１アクセス機構と、前記第２プラグ群にアクセスするための第２アクセス機構と、を備え、前記第１アクセス機構は、全ての前記第１プラグ群に対し前記一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、前記第２アクセス機構は、全ての前記第２プラグ群に対し前記一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されていてもよい。
【００２５】
このような構成とすると、ビット線用の第１アクセス機構とワード線用の第２アクセス機構とに分れる分、個々のアクセス機構の機械的構成が簡素化される。
【００２６】
前記第１アクセス機構は、全ての前記第１プラグ群に対し１つの第１プラグ群毎にアクセスしかつ該１つの第１プラグ群のＫ個の第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成され、前記第２アクセス機構は、全ての前記第２プラグ群に対し１つの第２プラグ群毎にアクセスしかつ該１つの第２プラグ群のＬ個の第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されていてもよい。
【００２７】
このような構成とすると、各アクセス機構が１つのプラグ群毎にアクセスする分、各アクセス機構の機械的構成がより簡素化される。
【００２８】
前記Ｋ個のビット線と前記Ｌ個のワード線との前記積層方向から見た全ての交点において前記不揮発性記憶体が形成されていてもよい。
【００２９】
前記第１アクセス機構は、第１接触片と該第１接触片に前記Ｋ個の第１引き出しプラグに対応するように設けられたＫ個の導電性の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１接触片を駆動する第１駆動機構とを備え、前記第２アクセス機構は、第２接触片と該第２接触片に前記Ｌ個の第２引き出しプラグに対応するように設けられたＬ個の導電性の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２接触片を駆動する第２駆動機構とを備えてもよい。
【００３０】
前記第１アクセス機構は、所定方向において湾曲可能な前記第１接触片としての第１マイクロカンチレバーと、前記第１マククロカンチレバーの側面に突設された前記Ｋ個の第１プローブと、前記第１接触片が各第１プラグ群に近づき、かつ前記Ｋ個の第１プローブがそれぞれその対応する前記Ｋ個の第１引き出しプラグに対し接触及び離隔するよう前記第１マイクロカンチレバーを湾曲及び復元させる前記第１駆動機構としての第１圧電素子とを備え、前記第２アクセス機構は、所定方向において湾曲可能な前記第２接触片としての板状の第２マイクロカンチレバーと、前記第２マククロカンチレバーの一方の主面に突設された前記Ｌ個の第２プローブと、前記第２接触片が各第２プラグ群に近づき、かつ前記Ｌ個の第２プローブがそれぞれその対応する前記Ｌ個の第２引き出しプラグに対し接触及び離隔するよう前記第２マイクロカンチレバーを湾曲及び復元させる前記第２駆動機構としての第２圧電素子とを備えてもよい。
【００３１】
前記ビット線と前記ワード線との平面視における交点において該ビット線と該ワード線との間に前記不揮発性記憶体とダイオードとが直列に形成されていてもよい。
【００３２】
このような構成とすると、リーク電流の影響を低減することができる。
【００３３】
また、本発明に係る不揮発性記憶装置は、請求項９に記載の多層不揮発性記憶素子アレイと、互いに協働して、前記不揮発性記憶体に前記電気パルスを印加しかつ前記不揮発性記憶体の抵抗値に対応する電圧を検出する第１及び第２書き込み／読み出し回路と、前記多層不揮発性記憶素子アレイの前記アクセス機構が同時に接触する全ての第１引き出しプラグの１つを選択してこれを前記第１書き込み／読み出し回路と導通させる第１選択器と、  前記多層不揮発性記憶素子アレイの前記アクセス機構が同時に接触する全ての第２引き出しプラグの１つを選択してこれを前記第２書き込み／読み出し回路と導通させる第２選択器と、を備え、前記アクセス機構、前記第１及び第２選択器、並びに前記第１及び第２書き込み／読み出し回路は、入力される書き込み情報に従って１つの前記不揮発性記憶体を選択してこれに所定の電気パルスを印加し、かつ入力される読み出し情報に従って１つの前記不揮発性記憶体を選択してこれの抵抗値に対応する電圧を検出する。
【００３４】
このような構成とすると、アクセス機構は、全ての第１プラグ群に対して一部の第１プラグ群毎にアクセスし、かつ全ての第２プラグ群に対して一部の第２プラグ群毎にアクセスするので、その機械的構成が簡素になる。また、第１プラグ群内における１つの第１引き出しプラグ及び第２プラグ群内における１つの第２引出しプラグを、それぞれ第１及び第２選択回路によって電気的に選択するので、アクセス速度が速くなる。
【発明の効果】
【００３５】
本発明は、以上に説明したように構成され、アクセス機構が簡素でアクセス速度が速い、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３７】
（実施の形態１）
図１は本発明の実施の形態１に係る不揮発性記憶装置の概略の構成を示す模式図である。図２は図１の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。図３は図１の多層不揮発性記憶素子アレイのビット線に沿った断面の構造を模式的に示す断面図である。図４は図１の多層不揮発性記憶素子アレイのワード線に沿った断面の構造を模式的に示す断面図である。
【００３８】
図１に示すように、本実施の形態の不揮発性記憶装置１は、多層不揮発性記憶素子アレイ２と、第１アクセス機構２５Ａと、第２アクセス機構２５Ｂと、制御装置３とを備えている。
【００３９】
まず、多層不揮発性記憶素子アレイ２について説明する。
【００４０】
多層不揮発性記憶素子アレイ２は、図１乃至図４に示すように、Ｓｉ基板１００を有している。Ｓｉ基板１００の上には、該Ｓｉ基板１００の上面（主面）に平行な面上に所定の間隔で互いに平行にＫ個（Ｋは自然数）の第１電極１０１が形成されている。この第１電極は、細長い矩形の導電性薄膜で構成されていて、ビット線として機能する。それ故、以下、これをビット線といい、Ｋ個のビット線をビット線群層２１という。また、Ｓｉ基板１００の上には、該Ｓｉ基板１００の上面に平行な面上に所定の間隔で互いに平行にＬ個（Ｌは自然数）の第２電極１０３が形成されている。この第２電極は、細長い矩形の導電性薄膜で構成されていて、ワード線として機能する。それ故、以下、これをワード線といい、Ｌ個のワード線をワード線群層２２という。そして、ビット線群層２１とワード線群層２２とが所定の間隔で交互に積層されている。このビット線群層２１とワード線群層２２との合計の積層数は、ここでは７層である（ビット線群層が４層でワード線群層が３層である）。ここでは、最下層及び最上層にビット線群層２１がそれぞれ位置し、最下層のビット線群層２１が、Ｓｉ基板１００の上面の上に形成されている。また、ここでは、４層のビット線群層２１におけるＫ個のビット線１０１は、平面視において（ビット線群層２１とワード線群層２２との積層方向から見て）、その幅方向において丁度重なるように形成されている。また、３層のワード線群層２２におけるＬ個のワード線１０３は、平面視において、その幅方向において丁度重なるように形成されている。そして、Ｋ個のビット線とＬ個のワード線とは、平面視において、直交するように形成されている（クロスポイント構造を成している）。本実施の形態では、図１に示すように、便宜上、ビット線の延在方向、ワード線の延在方向、及びビット線群層２１とワード線群層２２との積層方向を、それぞれ、３次元直交座標系におけるＸ方向、Ｙ方向、及びＺ方向で表す。
【００４１】
積層方向（Ｚ方向）において隣り合うＫ個のビット線１０１とＬ個のワード線１０３との平面視における交点（以下、単にクロスポイントという）１２１において、ビット線１０１とワード線１０３との間に、電気パルス（ここでは電圧パルス）の印加によりその電気抵抗値が変化する抵抗変化層（抵抗変化体）１０２が形成されている。抵抗変化層１０２は、化学式がＡ１−ｘＣａｘＭｎＯ３（ＡはＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄのいずれかであり、かつ０．１＜ｘ＜０．６）で表されるペロブスカイト化合物から成っている。抵抗変化層１０２は、ここでは、その両面がビット線１０１及びワード線１０３に接触するように形成されている。この抵抗変化層１０２と第１電極（ビット線）１０１と第２電極（ワード線）１０３とが、いわゆる抵抗変化素子を構成する。従って、本実施の形態では、抵抗変化素子が基板１００の主面に平行な方向に層状に形成され、かつこの層状の抵抗変化素子群が複数層積層されている。しかも、各抵抗変化素子群においては、Ｘ方向においてＫ個の抵抗変化素子が１つの第２電極（ワード線）１０３を共用し、Ｙ方向においてＬ個の抵抗変化素子が１つの第１電極（ビット線）１０１を共用している。さらに、その積層方向において、隣り合う抵抗変化素子群間において、第１電極（ビット線）１０１又は第２電極（ワード線）を共用している。従って、単独の抵抗変化素子を、単純に３次元方向に集積する場合に比べて、抵抗変化素子の集積密度が著しく高められている。
【００４２】
ところで、抵抗変化層１０２は不揮発性記憶層として機能する。それ故、以下、これを不揮発性記憶層（不揮発性記憶体）といい、上述の抵抗変化素子を不揮発性記憶素子といい、抵抗変化素子群（抵抗変化素子アレイ）を不揮発性記憶素子群（不揮発性記憶素子アレイ）という。ここで、不揮発性記憶素子群（換言すれば不揮発性記憶層１０２の群）の層数を２ｎ（ｎは自然数）と表す。そうすると、上述のビット線群層２１の層数はｎ＋１となり、ワード線群層２２の層数はｎとなる。ここでは、ｎ＝３の場合が例示されている。また、積層方向（Ｚ方向）において隣り合うＫ個のビット線１０１とＬ個のワード線１０３とのクロスポイント１２１は、Ｌ×Ｋ×２ｎである。ここでは、全てのクロスポイント１２１に不揮発性記憶層１０２が形成されているので、不揮発性記憶層１０２の数は、Ｌ×Ｋ×２ｎ個である。すなわち、多層不揮発性記憶素子アレイ２の記憶容量は、Ｌ×Ｋ×２ｎビットである。
【００４３】
そして、これらの全てのビット線群層２１、全てのワード線群層２２、及び全ての不揮発性記憶層１０２の間の間隙を埋めるようにしてＳｉ基板１００の上面を覆うように絶縁層１０４が形成されている。各ビット線１０１の一端にはそこから上方に延びて絶縁層１０４を貫通し、該絶縁層１０４の表面に露出するように第１引き出しプラグ１０５Ａが形成されている。この第１引き出しプラグ１０５Ａは、１つのビット線群層２１毎に、平面視において、Ｘ方向（ワード線延在方向）に１列にＫ個並ぶように形成されている。この各ビット線群層２１に対応する第１引き出しプラグ１０５Ａの群が第１プラグ群２３を構成している。従って、第１プラグ群２３は（ｎ＋１）列（ここでは４列）形成されていて（図１及び図２には４層のうちの３層分として３列だけの第１プラグ群２３が示されている）、第１引き出しプラグ１０５Ａは、平面視において、（ｎ＋１）列×Ｋ行のマトリクス状に形成されている。各ワード線１０３の一端にはそこから上方に延びて絶縁層１０４を貫通し、該絶縁層１０４の表面に露出するように第２引き出しプラグ１０５Ｂが形成されている。この第１引き出しプラグ１０５Ｂは、１つのワード線群層２２毎に、平面視において、Ｙ方向（ビット線延在方向）に１列にＬ個並ぶように形成されている。この各ワード線群層２２に対応する第２引き出しプラグ１０５Ｂの群が第２プラグ群２４を構成している。従って、第２プラグ群２４はｎ列（ここでは３列）形成されていて、第２引き出しプラグ１０５Ｂは、平面視において、ｎ列×Ｌ行のマトリクス状に形成されている。
【００４４】
次に、第１アクセス機構２５Ａ及び第２アクセス機構２５Ｂについて説明する。図５は第１アクセス機構のＸ方向（図１の図面左方向）から見た構成を模式的に示す図であって、（ａ）は静止状態を示す図、（ｂ）はマイクロカンチレバーが下方に曲がった状態を示す図、（ｃ）はマイクロカンチレバーが上方に曲がった状態を示す図である。図６は第１アクセス機構の平面視における構成を模式的に示す図であって、（ａ）は静止状態を示す図、（ｂ）はマイクロカンチレバーがＹ方向における一方向に曲がった状態を示す図、（ｃ）はマイクロカンチレバーがＹ方向における他方向に曲がった状態を示す図である。
【００４５】
第１アクセス機構２５Ａは、４層分の第１プラグ群２２の全ての（Ｋ個の）第１引き出しプラグ１０５Ａにアクセス可能に配設されている。
【００４６】
具体的には、図５及び図６に示すように、多層不揮発性記憶素子アレイ２の適所に矩形断面を有する４角柱状のマイクロカンチレバー１０７Ａが配設されている。マイクロカンチレバー１０７Ａは、Ｓｉ単結晶から成っている。マイクロカンチレバー１０７Ａは、Ｘ方向に延在し、その先端部が第１プラグ群２３を、その上方において、Ｘ方向に横断するようにして、その基端部が多層不揮発性記憶素子アレイ２に固定されている。なお、図１においては、見やすくするため、マイクロカンチレバー１０７ＡがＹ方向において第１プラグ群２３から離れているように示されているが、実際には、上述のように、マイクロカンチレバー１０７Ａは、第１プラグ群２３を、その上方において、Ｘ方向に横断している。マイクロカンチレバー１０７Ａの先端部の下面には、第１プラグ群２３のＫ個の第１引き出しプラグ１０５Ａに対応する位置に導電性プローブ１０６が配設されている（図２参照）。なお、図２では見やすくするために模式的にマイクロカンチレバー１０７Ａの側面に導電性プローブ１０６を描いてある。導電性プローブ１０６は後述するように、マイクロカンチレバー１０７Ａと一体のＳｉ単結晶から成り、導電性プローブ１０６を構成する部分とその接続配線となる部分（図示せず）に導電性の膜が被覆されて構成されている。マイクロカンチレバー１０７Ａは、後述するようにＹ方向において下方に曲がったとき導電性プローブ１０６が第１引き出しプラグ１０５Ａに接触することが可能な高さ（多層不揮発性記憶素子アレイ２の表面からの高さ）に固定されている。
【００４７】
マイクロカンチレバー１０７Ａの基端部には、その上面にＺ方向アクチュエータ１０８Ａが固定され、その側面にＹ方向アクチュエータ１０９Ａが固定されている。Ｚ方向アクチュエータ１０８Ａ及びＹ方向アクチュエータ１０９Ａは、ともに、印加電圧に応じて伸縮する圧電アクチュエータで構成されていて、Ｙ方向アクチュエータ１０９ＡはＸ方向に伸縮し、Ｚ方向アクチュエータ１０８ＡはＹ方向に伸縮するように配設されている。図６（ａ）に示すように、マイクロカンチレバー１０７Ａは、Ｙ方向アクチュエータ１０９Ａに電圧が印加されていないときには、Ｙ方向には曲がっていない。そして、Ｙ方向アクチュエータ１０９Ａに所定の極性の電圧が印加されると、図６（ｂ）に示すように、Ｙ方向アクチュエータ１０９Ａが収縮して、マイクロカンチレバー１０７ＡがＹ方向におけるＹ１方向（不揮発性記憶素子群層から遠ざかる方向）に曲がり、Ｙ方向アクチュエータ１０９Ａに逆の極性の電圧が印加されると、図６（ｃ）に示すように、Ｙ方向アクチュエータ１０９Ａが伸張して、マイクロカンチレバー１０７ＡがＹ方向におけるＹ２方向（不揮発性記憶素子群層に近づく方向）に曲がる。図６（ａ）乃至図６（ｃ）においては、マイクロカンチレバー１０７Ａは短く描かれているが、実際には、マトリクス状に配置された第１プラグ群２３の配置領域のサイズに対し、相対的に十分な長さを有しているので、上述の曲がり動作により、マイクロカンチレバー１０７Ａの先端部は、第１プラグ群２３の配置領域においては、近似的にＹ方向に平行移動する。かくして、Ｙ方向アクチュエータ１０９Ａに所定の（ｎ＋１）レベル（ここでは４レベル）の電圧を選択的に印加することにより、マイクロカンチレバー１０７Ａの先端部が、（ｎ＋１）（ここでは４つ）の第１プラグ群２３の上方に選択的に移動する。
【００４８】
また、図５（ａ）に示すように、マイクロカンチレバー１０７Ａは、Ｚ方向アクチュエータ１０８Ａに電圧が印加されていないときには、Ｚ方向には曲がっていない。そして、Ｚ方向アクチュエータ１０８Ａに所定の極性（以下、第１極性という）の電圧が印加されると、図５（ｂ）に示すように、Ｚ方向アクチュエータ１０８Ａが伸張して、マイクロカンチレバー１０７ＡがＹ方向において下方に曲がり、図３に示すように導電性プローブ１０６の先端が第１引き出しプラグ１０５Ａに接触する。このとき、選択された第１プラグ群２３の全て（Ｋ個）の導電性プローブ１０６が同時にその対応する第１引き出しプラグ１０５Ａにそれぞれ接触する。
【００４９】
一方、Ｚ方向アクチュエータ１０８Ａに逆の極性（以下、第２極性という）の電圧が印加されると、図５（ｃ）に示すように、Ｚ方向アクチュエータ１０８Ａが収縮して、マイクロカンチレバー１０７ＡがＹ方向において上方に曲がる。これにより、導電性プローブ１０６が第１引き出しプラグ１０５Ａから離隔する。かくして、Ｚ方向アクチュエータ１０８Ａに第１極性及び第２極性の電圧を選択的に印加することにより、導電性プローブ１０６が第１引き出しプラグ１０５Ａに対し選択的に接触及び離隔する。そして、導電性プローブ１０６が第１引き出しプラグ１０５Ａから離隔した状態でマイクロカンチレバー１０７Ａの先端部のＹ方向への移動が行われ、この移動が完了すると、導電性プローブ１０６が第１引き出しプラグ１０５Ａに接触する。
【００５０】
次に、第２アクセス機構２５Ｂについて説明するが、この構成及び動作は基本的に第１アクセス機構２５Ａと同様であるので、一部の図示を省略して説明する。
【００５１】
第２アクセス機構２５Ｂは、第２プラグ群２２の全ての（Ｌ個の）第２引き出しプラグ１０５Ｂにアクセス可能に配設されている。
【００５２】
具体的には、多層不揮発性記憶素子アレイ２の適所に矩形断面を有する４角柱状のマイクロカンチレバー１０７Ｂが配設されている。マイクロカンチレバー１０７Ｂは、Ｓｉ単結晶から成っている。マイクロカンチレバー１０７Ｂは、Ｙ方向に延在し、その先端部が第２プラグ群２４を、その上方において、Ｙ方向に横断するようにして、その基端部が多層不揮発性記憶素子アレイ２に固定されている。なお、図１においては、見やすくするため、マイクロカンチレバー１０７ＢがＸ方向において第２プラグ群２４から離れているように示されているが、実際には、上述のように、マイクロカンチレバー１０７Ｂは、第２プラグ群２４を、その上方において、Ｙ方向に横断している。マイクロカンチレバー１０７Ｂの先端部の下面には、第２プラグ群２４のＬ個の第２引き出しプラグ１０５Ｂに対応する位置に導電性プローブ１０６が配設されている（図２参照）。なお、図２では見やすくするために模式的にマイクロカンチレバー１０７Ｂの側面に導電性プローブ１０６を描いてある。導電性プローブ１０６は後述するように、マイクロカンチレバー１０７Ｂと一体のＳｉ単結晶から成り、導電性プローブ１０６を構成する部分とその接続配線となる部分（図示せず）に導電性の膜が被覆されて構成されている。マイクロカンチレバー１０７Ｂは、後述するようにＸ方向において下方に曲がったとき導電性プローブ１０６が第２引き出しプラグ１０５Ｂに接触することが可能な高さ（多層不揮発性記憶素子アレイ２の表面からの高さ）に固定されている。
【００５３】
マイクロカンチレバー１０７Ｂの基端部には、その上面にＺ方向アクチュエータ１０８Ａが固定され、その側面にＸ方向アクチュエータ１０９Ｂが固定されている。Ｚ方向アクチュエータ１０８Ｂ及びＸ方向アクチュエータ１０９Ｂは、ともに、印加電圧に応じて伸縮する圧電アクチュエータで構成されていて、Ｘ方向アクチュエータ１０９ＢはＹ方向に伸縮し、Ｚ方向アクチュエータ１０８ＢはＸ方向に伸縮するように配設されている。マイクロカンチレバー１０７Ｂは、Ｘ方向アクチュエータ１０９Ｂに電圧が印加されていないときには、Ｘ方向には曲がっていない。そして、Ｘ方向アクチュエータ１０９Ｂに所定の極性の電圧が印加されると、Ｘ方向アクチュエータ１０９Ｂが収縮して、マイクロカンチレバー１０７ＢがＸ方向におけるＸ１方向（不揮発性記憶素子群層から遠ざかる方向）に曲がり、Ｘ方向アクチュエータ１０９Ｂに逆の極性の電圧が印加されると、Ｘ方向アクチュエータ１０９Ｂが伸張して、マイクロカンチレバー１０７ＢがＸ方向におけるＸ２方向（不揮発性記憶素子群層に近づく方向）に曲がる。マイクロカンチレバー１０７Ｂは、マトリクス状に配置された第２プラグ群２４の配置領域のサイズに対し、相対的に十分な長さを有しているので、上述の曲がり動作により、マイクロカンチレバー１０７Ｂの先端部は、第２プラグ群２４の配置領域においては、近似的にＸ方向に平行移動する。かくして、Ｘ方向アクチュエータ１０９Ｂに所定のｎレベル（ここでは３レベル）の電圧を選択的に印加することにより、マイクロカンチレバー１０７Ｂの先端部が、ｎ（ここでは３つ）の第２プラグ群２４の上方に選択的に移動する。
【００５４】
また、マイクロカンチレバー１０７Ｂは、Ｚ方向アクチュエータ１０８Ｂに電圧が印加されていないときには、Ｚ方向には曲がっていない。そして、Ｚ方向アクチュエータ１０８Ｂに第１極性の電圧が印加されると、Ｚ方向アクチュエータ１０８Ｂが伸張して、マイクロカンチレバー１０７ＢがＸ方向において下方に曲がり、図４に示すように導電性プローブ１０６の先端が第２引き出しプラグ１０５Ｂに接触する。このとき、選択された第２プラグ群２４の全て（Ｌ個）の導電性プローブ１０６が同時にその対応する第２引き出しプラグ１０５Ｂにそれぞれ接触する。
【００５５】
一方、Ｚ方向アクチュエータ１０８Ｂに第２極性の電圧が印加されると、Ｚ方向アクチュエータ１０８Ｂが収縮して、マイクロカンチレバー１０７ＢがＸ方向において上方に曲がる。これにより、導電性プローブ１０６が第２引き出しプラグ１０５Ｂから離隔する。かくして、Ｚ方向アクチュエータ１０８Ｂに第１極性及び第２極性の電圧を選択的に印加することにより、導電性プローブ１０６が第２引き出しプラグ１０５Ｂに対し選択的に接触及び離隔する。そして、導電性プローブ１０６が第２引き出しプラグ１０５Ｂから離隔した状態でマイクロカンチレバー１０７Ｂの先端部のＸ方向への移動が行われ、この移動が完了すると、導電性プローブ１０６が第２引き出しプラグ１０５Ｂに接触する。
【００５６】
次に、制御装置３について説明する。
【００５７】
図１に示すように、制御装置３は、書き込み／読み出し回路４と、ビット線セレクタ５と、ビット線デコーダ６と、書き込み／読み出し回路７と、ワード線セレクタ８と、ワード線デコーダ９と、Ｙ方向駆動電源１０と、Ｚ方向駆動電源１１と、Ｘ方向駆動電源１２と、Ｚ方向駆動電源１３とを備えている。
【００５８】
ビット線セレクタ５は、マルチプレクサ等で構成されていて、第１アクセス機構２５Ａのマイクロカンチレバー１０７ＡのＫ個の導電性プローブ１０６とＫ本の配線及び上述のマイクロカンチレバー１０７Ａの接続配線を通じて個別に電気的に接続されている。また、書き込み／読み出し回路４とも電気的に接続されている。そして、ビット線デコーダ６から入力される後述の第１アドレスに従って、Ｋ個の導電性プローブ１０６のうちの１つを選択し、この選択した導電性プローブ１０６と書き込み／読み出し回路４とを電気的に接続する（以下、単に接続するという）。書き込み／読み出し回路４は、図示されない書き込み回路と読み出し回路とを備えている。書き込み回路は、電圧パルス発生回路を備えていて、外部から入力されるビット線書き込みデータに応じて、所定のタイミングで所定の電圧パルスを出力する。読み出し回路は、定電流源と電圧測定回路とを備えていて、所定のタイミングで所定時間、所定の定電流を出力するとともに、その際に出力端子に現れる電圧を測定し、これをビット線読み出しデータとして外部に出力する。この所定のタイミングは、それまでにマイクロカンチレバー１０７Ａの先端部が、Ｙ方向において最も離れた第１プラグ群２３同士の間を確実に移動できるようなタイミングに設定される。書き込み回路と読み出し回路とは、外部から入力される制御指令に従って、択一的にビット線セレクタ５に接続される。
【００５９】
ビット線デコーダ６は、外部から入力される符号化されたビット線アドレスを復号してビット線のアドレス（以下、第１アドレスという）を発生させる。この第１アドレスでは、ビット線１０１の属するビット線群層２１の番号（第１プラグ群２３の番号（１〜ｎ＋１））とビット線群層２１内におけるビット線１０１の番号（第１引き出しプラグ１０５Ａの番号（１〜Ｋ））が特定される。ビット線セレクタ５は、この第１アドレスを入力されて、その特定された番号に相当する第１引き出しプラグ１０５Ａに対応する導電性プローブ１０６を選択して、これを書き込み／読み出し回路４に接続する。ビット線デコーダ６は、第１アドレスをＹ方向駆動電源１０及びＺ方向駆動電源１１にも出力する。
【００６０】
Ｙ方向駆動電源１０は、電圧源を備えていて、上述の（ｎ＋１）レベルの電圧を第１アクセス機構２５ＡのＹ方向アクチュエータ１０９Ａに印加することができる。そして、Ｙ方向駆動電源１０は第１アドレスが入力されると、その特定された第１プラグ群２３の番号に従って、電圧のレベルを選択し、この選択したレベルの電圧をＹ方向アクチュエータ１０９Ａに印加する。これにより、上記特定された第１プラグ群２３の上方にマイクロカンチレバー１０７Ａの先端部が移動する。
【００６１】
Ｚ方向駆動電源１０は、電圧源を備えていて、上述の第１極性及び第２極性の電圧をＺ方向アクチュエータ１０８Ａに印加することができる。そして、Ｚ方向駆動電源１０は、第１アドレスが入力されると、まず、第２極性の電圧を出力し、次いで上記所定のタイミングで第２極性の電圧を所定時間出力する。この所定時間は、電圧パルスの印加により不揮発性記憶層１０２の電気抵抗値を所定の値に確実に変化させることができる（書き込みデータを書き込むことができる）時間に設定される。これにより、マイクロカンチレバー１０７Ａの先端部が第１アドレスで特定された第１プラグ群２３の上方に移動する間、導電性プローブ１０６が第１の引き出しプラグ１０５Ａから離隔し、その後、所定のタイミングで所定時間、導電性プローブ１０６が第１の引き出しプラグ１０５Ａに接触する。
【００６２】
ワード線セレクタ８は、マルチプレクサ等で構成されていて、第２アクセス機構２５Ｂのマイクロカンチレバー１０７ＢのＬ個の導電性プローブ１０６とＬ本の配線及び上述のマイクロカンチレバー１０７Ｂの接続配線を通じて個別に電気的に接続されている。また、書き込み／読み出し回路７とも電気的に接続されている。そして、ワード線デコーダ９から入力される後述の第２アドレスに従って、Ｌ個の導電性プローブ１０６のうちの１つを選択し、この選択した導電性プローブ１０６と書き込み／読み出し回路７とを接続する。書き込み／読み出し回路７は、図示されない書き込み回路と読み出し回路とを備えている。書き込み回路は、電圧源を備えていて、外部から入力されるワード線書き込みデータに応じて、所定の一定の電圧を出力する。読み出し回路は、電圧測定回路とを備えていて、その出力端子に現れる電圧を測定し、これをワード線読み出しデータとして外部に出力する。書き込み回路と読み出し回路とは、外部から入力される制御指令に従って、択一的にワード線セレクタ７に接続される。
【００６３】
ワード線デコーダ９は、外部から入力される符号化されたワード線アドレスを復号してワード線のアドレス（以下、第２アドレスという）を発生させる。この第２アドレスでは、ワード線１０３の属するワード線群層２２の番号（第２プラグ群２４の番号（１〜ｎ））とワード線群層２２内におけるワード線１０３の番号（第２引き出しプラグ１０５Ｂの番号（１〜Ｌ））が特定される。ワード線セレクタ８は、この第２アドレスを入力されて、その特定された番号に相当する第２引き出しプラグ１０５Ｂに対応する導電性プローブ１０６を選択して、これを書き込み／読み出し回路７に接続する。ワード線デコーダ９は、第２アドレスをＸ方向駆動電源１２及びＺ方向駆動電源１３にも出力する。
【００６４】
Ｘ方向駆動電源１２は、電圧源を備えていて、上述のｎレベルの電圧を第２アクセス機構２５ＢのＸ方向アクチュエータ１０９Ｂに印加することができる。そして、Ｘ方向駆動電源１２は第２アドレスが入力されると、その特定された第２プラグ群２４の番号に従って、電圧のレベルを選択し、この選択したレベルの電圧をＸ方向アクチュエータ１０９Ｂに印加する。これにより、上記特定された第２プラグ群２４の上方にマイクロカンチレバー１０７Ｂの先端部が移動する。
【００６５】
Ｚ方向駆動電源１２は、電圧源を備えていて、上述の第１極性及び第２極性の電圧をＺ方向アクチュエータ１０８Ｂに印加することができる。そして、Ｚ方向駆動電源１２は、第２アドレスが入力されると、まず、第２極性の電圧を出力し、次いで上述の所定のタイミングで第２極性の電圧を所定時間出力する。これにより、マイクロカンチレバー１０７Ｂの先端部が第２アドレスで特定された第２プラグ群２４の上方に移動する間、導電性プローブ１０６が第２の引き出しプラグ１０５Ｂから離隔し、その後、所定のタイミングで所定時間、導電性プローブ１０６が第２の引き出しプラグ１０５Ｂに接触する。
【００６６】
次に以上のように構成された多層不揮発性記憶素子アレイ２の概略の製造方法を説明する。
【００６７】
図７（ａ）〜図７（ｊ）は、図１の多層不揮発性記憶素子アレイ２の製造方法を工程別に模式的に示す断面図である。
【００６８】
まず、図７（ａ）の工程において、Ｓｉ単結晶からなるＳｉ基板１００上に熱酸化層と、密着層（図示せず）と、第１層の第１電極（ビット線）となる第１電極膜とを順に形成する。次いで、この第１電極膜を、所定のパターンにエッチングして、Ｋ個の第１電極（ビット線）１０１からなるビット線群層２１（図１参照）を形成する。熱酸化層は、Ｓｉ単結晶を湿式の熱酸化をすることにより厚み４００ｎｍに形成した。密着層及びビット線は、ＲＦマグネトロンスパッタ法により形成した。密着層は、Ｔｉターゲットを用いてＳｉ基板１００を２００℃に加熱しながら１００Ｗの高周波電力を印加し、１Ｐａのアルゴンガス中で、１分間成膜することにより得た。第１電極膜は、Ｐｔターゲットを用いてＳｉ基板１００を４００℃に加熱しながら１Ｐａのアルゴンガス中において２００Ｗの高周波電力で１２分間成膜することにより２００ｎｍの厚みに形成した。なお、密着層及びビット線のスパッタに使用するガスは、上記のようにアルゴンガスのみであってもよく、アルゴンと酸素との混合ガスであってもよい。また、第１電極膜として、ＴｉＮを用いることも可能である。
【００６９】
次いで、図７（ｂ）の工程において、ビット線１０１上にＳｉＯ２で構成される絶縁層１０４を形成する。絶縁層１０４の形成には、ＣＯＧ等の材料をスピンコート法あるいは、ＴＥＯＳを材料としたプラズマ励起ＣＶＤ法等を用いた。次いで、絶縁層１０４の可変抵抗層を形成すべき部分にエッチングによりビット線１０１に達するホール１２１’を形成する。
【００７０】
次いで、図７（ｃ）の工程において、ホール１２１’を埋めるようにして、第１層のビット線１０１の上に、化学式がＡ１−ｘＣａｘＭｎＯ３（０．１＜ｘ＜０．６）で表されるペロブスカイト化合物からなる第１層目の可変抵抗層（不揮発性記憶層）１０２を形成する（ＡはＰｒ，Ｌａ，Ｇｄ，Ｓｍ，Ｎｄ）。この可変抵抗層１０２の厚みは、１〜２００ｎｍの範囲が好ましく、２〜１００ｎｍの範囲がより好ましい。可変抵抗層１０２は、ＰＣＭＯ（ｘ＝０．３）に酸化マンガン（ＭｎＯ２）を２０モル％過剰に加えて調合した焼結ターゲットを用い、Ｓｉ基板１００を温度６００℃に維持し、かつアルゴンと酸素との混合雰囲気（ガス体積比Ａｒ：Ｏ２＝１９：１）中において、真空度０．５Ｐａ、高周波電力４００Ｗの条件で３分間成膜することにより得た。この場合、厚に３０ｎｍの可変抵抗層が得られる。
【００７１】
なお、可変抵抗層１０２をスパッタ法により形成する際に使用するアルゴンと酸素との混合ガスにおける酸素分圧は、０％を越え３０％以下であることが好ましい。これは、この分圧範囲以外では形成した薄膜の組成ズレが大きくなり抵抗変化特性の低下が認められるためである。また、真空度は、０．０５Ｐａ以上５Ｐａ以下であることが好ましい。これは、真空度が０．０５Ｐａよりも大きいと、可変抵抗層１０２の結晶性がばらつかず、一方、５Ｐａ以下であると、結晶配向性が低下しないからである。また、可変抵抗層１０２をスパッタ法により形成する際のＳｉ基板１００の温度は、概ね３３０℃以上８５０℃以下であることが望ましい。これは、基板１００の温度が３３０℃以上であると、可変抵抗層１０２の結晶性の低下や他の結晶相が混入せず、８５０℃以下であると、成膜時に膜中に含まれるＣａが蒸発することによる結晶性の低下や、他の結晶相が混入することを防止できるからである。
【００７２】
次いで、図７（ｄ）の工程において、可変抵抗層１０２及び絶縁層１０４の上に、第１層のワード線となる第２電極膜を２００ｎｍの厚みに形成する。次いで、この第２電極膜を、所定のパターンにエッチングして、Ｌ個の第２電極（ワード線）１０３からなるワード線群層２２（図１参照）を形成する。第２電極膜は、ここでは、Ｐｔで構成したが、ＴｉＮあるいはＡｌで構成してもよい。
【００７３】
次いで、図７（ｅ）の工程において、絶縁層１０４の、第１引き出しプラグが貫通すべき部分をエッチングにより除去してビット線１０１に達するホールを形成する。その後、このホールに、ＷをＣＶＤ法により充填する。これにより第１層のビット線１０１に接続する第１引き出しプラグ１０５Ａの第１層部分が形成される。
【００７４】
次いで、図７（ｆ）の工程において、Ｌ個のワード線１０３の間隙を埋めてＳｉ基板１００の表面を覆うように絶縁層１０４を形成し、その後、この絶縁層１０４の可変抵抗層を形成すべき部分にワード線１０３に達するホール２３”を形成する。
【００７５】
次いで、図７（ｇ）の工程において、ホール２３”を埋めるようにして、第１層のワード線１０３の上に第２層の可変抵抗層１０２を形成し、次いで、この可変抵抗層１０２及び絶縁層１０４の上に、第２層のビット線１０１を形成する。
【００７６】
次いで、図７（ｈ）の工程において、絶縁層１０４の、第１引き出しプラグ及び第２引き出しプラグが貫通すべき部分をそれぞれエッチングにより除去して、それぞれ、第１引き出しプラグの第１層部分に達するホールと第１層のワード線に達するホール（図示せず）とを形成する。その後、これらのホールに、ＷをＣＶＤ法により充填する。そして、ＣＭＰ(Chemical Mechanical Polishing)等の技術で研磨して、絶縁層１０４の高さと第１及び第２引き出しプラグの高さを合わせる。これにより第１層のビット線１０１に接続する第１引き出しプラグ１０５Ａの第２層部分と、第１層のワード線１０３に接続する第２引き出しプラグ１０５Ｂの第２層部分（図示せず）が形成される。
【００７７】
次いで、これ以降、所定の積層構造となるように上前記の工程を繰り返す。図１に示す多層不揮発性記憶素子アレイ２の場合には、この工程を３回繰り返して、図７（ｉ）に示すように、可変抵抗層１０２が６層、ビット線１０１が４層、ワード線１０３が３層の素子を作成する。
【００７８】
なお、ビット線１０１及びワード線１０３はこれらの材料に限られず、半導体デバイスで一般的に使用されている他の電極材料を用いてもよい。また、可変抵抗層１０２の成膜法はスパッタ法に限られず、ＣＶＤ法、ゾル・ゲル法であってもよい。
【００７９】
次に、第１アクセス機構２５Ａ及び第２アクセス機構２５Ｂの製造方法を説明する。
【００８０】
図７（ｊ）に示すように、矩形断面を有する４角柱状のＳｉ単結晶をＫＯＨなどのアルカリ性水溶液で異方性エッチングすることにより、マイクロカンチレバー１０７Ａ、１０７Ｂと導電性プローブ１０６となるピラミッド形状の部分とを同時に形成する。その後、ピラミッド形状の部分とこれに対応する接続配線を形成すべき部分とに導電性材料をコーティングする。これにより、導電性プローブ１０６とこれに接続する接続配線とが形成される。導電性プローブ１０６用の導電性材料には、耐摩擦性に優れたＴｉＮが適している。
【００８１】
そして、このマイクロカンチレバー１０７Ａ，１０７Ｂにアクチュエータ１０８Ａ，１０８Ｂ，１０９Ａ，１０９Ｂを固定する。このアクチュエータ１０８Ａ，１０８Ｂ，１０９Ａ，１０９Ｂは、圧電体材料で構成する。この圧電材料には、ＰＺＴ（チタン酸ジルコン酸鉛）又は、ＰＺＴ、ＰＭＮ（ＰｂＭｇ１/３Ｎｂ２/３Ｏ３）、ＰｂＺｎ１/３Ｎｂ２/３Ｏ３、及びＰｂＭｇ１/２Ｗ１/２Ｏ３の少なくとも１種以上で構成された複合ペロブスカイト材料が特性的に優れており、好適に用いられる。また、マイクロカンチレバー１０７Ａ，１０７Ｂへのアクチュエータ１０８Ａ，１０８Ｂ，１０９Ａ，１０９Ｂの固定形態として、圧電材料の焼結体から成るシートをマイクロカンチレバー１０７Ａ，１０７Ｂに接着する形態や、マイクロカンチレバー１０７Ａ，１０７Ｂを構成するＳｉ単結晶に直接圧電体材料の薄膜を形成する形態を採用することができる。
【００８２】
次に、以上のように構成された不揮発性記憶装置１の動作を説明する。
【００８３】
図１において、不揮発性記憶装置１は、図示されない外部のＣＰＵ等の演算器に接続されて使用される。そして、この演算器から、制御装置３に、上述の制御指令、ビット線アドレス、ワード線アドレス、ビット線書き込みデータ、ワード線書き込みデータが入力され、また、制御器３から、この演算器に、上述のビット線読み出しデータ及びワード線読み出しデータが出力される。
【００８４】
ところで、本実施の形態では、不揮発性記憶素子がマトリクス状に配置されているとともに、このマトリク状に配置された不揮発性記憶素子群が複数積層されており、しかも、積層方向において隣り合う不揮発性記憶素子群間において、ビット線１０１及びワード線１０３のいずれかが共用されている。そして、ある不揮発性記憶素子の不揮発性記憶層１０２にアクセスする場合に、まず、ビット線群層２１及びワード線群層２２をそれぞれ選択し、次に、選択されたビット線群層２１及びワード線群層２２においてそれぞれビット線及びワード線を選択するように、アクセス機構２５Ａ，２５Ｂが構成されている。このため、特定の不揮発性記憶層１０２にアクセスするためには、当該不揮発性記憶層１０２に対応する（接続されている）ビット線１０１が属するビット線群層２１の層の番号（以下、ビット線層番号という）と、当該ビット線群層２１における当該ビット線１０１の番号（以下、ビット線番号という）と、当該不揮発性記憶層１０２に対応する（接続されている）ワード線１０３が属するワード線群層２２の層の番号（以下、ワード線層番号という）と、当該ワード線群層２２における当該ワード線１０３の番号（以下、ワード線番号という）と、を特定する必要がある。そこで、本実施形態では、制御装置３には、ビット線層番号、ビット線番号、ワード線層番号、及びワード線番号を特定したアドレスが入力される。
【００８５】
以下、これを具体的に説明する。
【００８６】
本実施形態では、積層方向において隣り合う不揮発性記憶素子群間において、ビット線１０１及びワード線１０３のいずれかが共用されているので、アクセスすべき不揮発性記憶層１０２の属する層の番号（以下、不揮発性記憶層番号という）を偶数と奇数とに分けて扱う。不揮発性記憶層番号が偶数の場合、これを２ｍ（ｍはｎ以下の自然数）と表す。そうすると、不揮発性記憶層番号が奇数の場合は、これは２ｍ−１と表される。そして、不揮発性記憶層番号が偶数の場合は、ビット線層番号はｍ＋１となり、ワード線層番号はｍとなる。一方、不揮発性記憶層番号が奇数の場合は、ビット線層番号はｍとなり、ワード線層番号はｍとなる。また、ビット線番号をａと表し、ワード線番号をｂと表す。そうすると、アクセスすべき不揮発性記憶層１０２のアドレスは、不揮発性記憶層番号が偶数の場合は、ビット線層番号がｍ＋１であり、ビット線番号がａであり、ワード線層番号がｍであり、ワード線番号がｂであると特定され、不揮発性記憶層番号が奇数の場合は、ビット線層番号がｍであり、ビット線番号がａであり、ワード線層番号がｍであり、ワード線番号がｂであると特定される。
【００８７】
以下では、不揮発性記憶層番号が偶数の場合を例に取って説明する。
【００８８】
まず、データを書き込む場合について説明する。この場合、演算器は、上述の制御指令と、ｍ＋１というビット線層番号とａというビット線番号とを含むビット線アドレスと、ｍというワード線層番号とｂというワード線番号とを含むワード線アドレスと、ビット線側の書き込みデータ（発生電圧）からなるビット線書き込みデータと、ワード線側の書き込みデータ（発生電圧）からなるワード線書き込みデータとを制御装置えに入力する。
【００８９】
すると、制御器３では、書き込み／読み出し回路４が、制御指令に従って、ビット線セレクタ５に書き込み回路を接続する。ビット線デコーダ６は、ビット線アドレスを復号して、ビット線層番号がｍ＋１と特定され、ビット線番号がａと特定された第１アドレスを、ビット線セレクタ５とＹ方向駆動電源１０とＺ方向駆動電源１１とに出力する。すると、ビット線セレクタ５は、書き込み／読み出し回路４（現時点では書き込み回路）をマイクロカンチレバー１０７Ａの番号ａのビット線１０１に対応する導電性プローブ１０６に接続する。Ｙ方向駆動電源１０は、マクロカンチレバー１０７Ａの先端部をｍ＋１の番号の第１プラグ群２３の上方へ移動させる。Ｚ方向駆動電源１１は、このマイクロカンチレバー１０７Ａの先端部の移動の間、導電性プローブ１０６を第１引き出しプラグ１０５Ａから離隔させ、この移動が完了した頃、導電性プローブ１０６をｍ＋１の番号の第１プラグ群２３の第１引き出しプラグ１０５Ａに接触させる。これにより、書き込み／読み出し回路４の書き込み回路がｍ＋１というビット線層番号のａというビット線番号のビット線１０１と接続される。
【００９０】
一方、書き込み／読み出し回路７が、制御指令に従って、ワード線セレクタ８に書き込み回路を接続する。ワード線デコーダ９は、ワード線アドレスを復号して、ワード線層番号がｍと特定され、ワード線番号がｂと特定された第２アドレスを、ワード線セレクタ８とＸ方向駆動電源１２とＺ方向駆動電源１３とに出力する。すると、ワード線セレクタ８は、書き込み／読み出し回路７（現時点では書き込み回路）をマイクロカンチレバー１０７Ｂの番号ｂのワード線１０３に対応する導電性プローブ１０６に接続する。Ｘ方向駆動電源１２は、マクロカンチレバー１０７Ｂの先端部をｍの番号の第２プラグ群２４の上方へ移動させる。Ｚ方向駆動電源１３は、このマイクロカンチレバー１０７Ｂの先端部の移動の間、導電性プローブ１０６を第２引き出しプラグ１０５Ｂから離隔させ、この移動が完了した頃、導電性プローブ１０６をｍの番号の第２プラグ群２４の第２引き出しプラグ１０５Ｂに接触させる。これにより、書き込み／読み出し回路７の書き込み回路がｍというワード線層番号のｂというワード線番号のワード線１０３と接続される。
【００９１】
かくして、２ｍという不揮発性記憶層番号のアクセスすべき不揮発性記憶素子１０２へのアクセスが完了する。そして、書き込み／読み出し回路４の書き込み回路と書き込み／読み出し回路７の書き込み回路とが、アクセスした不揮発性記憶素子１０２に所定の電圧パルスを印加する。これにより、書き込みデータの書き込みが完了する。
【００９２】
次に、データを読み出す場合について説明する。この場合、制御指令に従って、書き込み／読み出し回路４が、ビット線セレクタ５に読み出し回路を接続し、書き込み／読み出し回路７が、制御指令に従って、ワード線セレクタ８に読み出し回路を接続する。これ以外の、不揮発性記憶素子１０２へのアクセスは、上述のデータを書き込む場合と全く同じである。そして、このアクセスが完了すると、書き込み／読み出し回路４の読み出し回路が所定の定電流を出力する。そして、書き込み／読み出し回路４の読み出し回路と書き込み／読み出し回路７の読み出し回路とは、それぞれの出力端子に現れる電圧を測定して、これを、それぞれ、ビット線読み出しデータ及びワード線読み出しデータとして、演算器に出力する。これにより、データの読み出しが完了する。
【００９３】
なお、不揮発性記憶層番号が奇数の場合は、ビット線層番号がｍになり、かつマイクロカンチレバー１０７Ａがアクセスする第１プラグ群２３の番号がｍになること以外は、不揮発性記憶層番号が偶数の場合と同様である。従って、その詳細な説明は省略する。
【００９４】
以上に説明したように、本実施の形態によれば、機械的に駆動されるマイクロカンチレバー１０７Ａ，１０７Ｂは、不揮発性記憶素子の層のみを選択する。従って、マイクロカンチレバー１０７Ａ，１０７Ｂの構成を簡素化することができるとともに、その必要数を削減することができる。さらに、マイクロカンチレバー１０７Ａ，１０７Ｂの位置制御が容易になるためにアクセス速度を向上することができる。さらに、不揮発性記憶素子の層内における個々の不揮発性記憶素子の選択は従来と同様に電気的に行われるために選択速度は非常に高い。
【００９５】
次に、本実施の形態を具体的に実施した実施例について説明する。
［実施例１］
実施例１は、以下の点以外は、上述の実施の形態と同じである。
【００９６】
実施例１では、不揮発性記憶層１０２を、スパッタ法により、直径が０．６μｍで厚さが３０ｎｍの短円柱状に形成した。また、データの書き込み及び読み出しを以下の条件で行った。すなわち、アクセスした不揮発性記憶層１０２に接続されたビット線１０１及びワード線１０３に電圧パルスを印加し、不揮発性記憶層１０２の抵抗変化特性を測定した。印加した電圧パルスの電圧値（振幅値）は±５Ｖであり、そのパルス幅は１０ｎｓである。なお、電圧の極性は、ワード線１０３に＋の電圧を印加し、ビット線１０１に−の電圧を印加した場合を＋とした。抵抗値の変化は、上記電圧パルスを不揮発性記憶層１０２に印加後、抵抗値が変化しない範囲のＤＣを用いて測定した。具体的には、０．３μＡの定電流を供給するか、あるいは０．２Ｖの定電圧を印加するかして抵抗値を測定した。初期抵抗値は１．８ＭΩであった。しかし、電圧値が＋５Ｖでパルス幅が１０ｎｓの電圧パルスを不揮発性記憶層１０２に印加することにより、抵抗値は２．３ｋΩまで低下した。そして、電圧値が−５Ｖでパルス幅が１０ｎｓの電圧パルスを不揮発性記憶層１０２に印加することにより、抵抗値は２．３ｋΩから再び１．８ＭΩに増加した。この電圧パルスを継続的に印加すると、高抵抗状態と低抵抗状態とを繰り返した。その測定結果の一部として、電圧パルスの印加回数が０から１００回までの測定結果を図８に示す。
【００９７】
この測定においては、最終的には、電圧パルスを１０６回印加したが、不揮発性記憶層１０２は、高抵抗状態と低抵抗状態を規則的に繰り返した。しかし、高抵抗状態における抵抗値はパルス印加回数が６００００回を越えるあたりからわずかに低下する傾向がみられ、１０５回を超えると、１．５ＭΩより小さい値となった。抵抗値のばらつきはσ＝５．０％であり、抵抗変化特性は極めて良好であった。
【００９８】
次に、実施例１における不揮発性記憶素子（以下ではメモリセルという場合がある）に情報（データ）を記憶する原理について説明する。１個のメモリセルは、ビット線１０１とその上に形成された不揮発性記憶層１０２とその上に形成されたワード線１０３から構成されていて、いわゆるＭＩＭ構造（Metal-insulator-Metal）を成している。
【００９９】
まず、記憶モードについて説明する。ビット線１０１に対して電圧＋５Ｖの＋極性の電圧パルスが印加されると、この電圧パルスは不揮発性記憶層１０２に印加される。不揮発性記憶層１０２の抵抗値Ｒは印加された電圧パルスの電圧に応じて１．８ＭΩから２．３ｋΩに減少する（図８と同様の抵抗変化特性を示す）。このように、ビット線１０１に印加される電圧パルスの電圧に応じて不揮発性記憶層１０２の抵抗値Ｒが可逆的に高抵抗値と低抵抗値との間で変化することにより、メモリセルに情報が書き込まれる。つまり、不揮発性記憶層１０２の抵抗値Ｒによって記憶状態を設定することができる。例えば、不揮発性記憶層１０２の抵抗値Ｒが２．３ｋΩであるときの状態を「０」の値に対応させ、不揮発性記憶層１０２の抵抗値が１．８ＭΩであるときの状態を「１」の値に対応させると２値の情報を記憶することができる。
【０１００】
次に、メモリセルに書き込まれた情報を消去するリセットモードについて説明する。なお、上述の記憶モードによって、可変抵抗層１０２の抵抗値は２．３ｋΩになっているものとする。ビット線１０１に対して−５．０Ｖの−極性の電圧パルスが印加されると、この電圧パルスは不揮発性記憶層１０２に印加される。不揮発性記憶層１０２の抵抗値Ｒは印加された電圧パルスの電圧に応じて２．３ｋΩから１．８ＭΩに増加する。このように、不揮発性記憶層１０２に対して記憶モードのときに印加された電圧パルスに対して逆の極性を有する電圧パルスを印加すれば、メモリセルに書き込まれた情報をリセットすることができる。つまり、不揮発性記憶層１０２の記憶状態を初期状態に戻すことができる。
【０１０１】
次に、メモリセルに書き込まれた情報を読み出す再生モードについて説明する。
【０１０２】
再生モードでは、不揮発性記憶層１０２の抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧の絶対値（振幅）は、記憶モード及びリセットモードのときにビット線に印加されるパルス電圧（＋極性パルス及び極性パルス）の絶対値（振幅）よりも小さく設定される。具体的には、０．３μＡの定電流を印加するか、あるいは０．２Ｖの定電圧を印加する。すると、印加された再生電圧と不揮発性記憶層１０２の抵抗値とに応じた電圧がビット線１０１とワード線１０３との間に現れる。この電圧を測定することにより、メモリセルに書き込まれた情報を読み出すことができる。従って、異なる記憶状態を分解能よく再生できる。例えば、不揮発性記憶層１０２の抵抗値Ｒが２．３ｋΩのときの測定電圧を２値データの「０」の値に対応させ、不揮発性記憶層１０２の抵抗値Ｒが１．８ＭΩのときの測定電圧を２値データの「１」の値に対応させることにより、１ビットの情報を読み出すことができる。
［実施例２］
実施例２は、記憶情報を多値化したものである。これ以外の点は実施例１と同様である。
【０１０３】
具体的には、実施例１とは電圧パルスの印加方法が異なる。不揮発性記憶層１０２に印加する電圧パルスの電圧値（振幅）は±４Ｖであり、そのパルス幅は１０ｎｓである。なお、電圧の極性は、ワード線１０３に＋の電圧を印加し、ビット線１０１に−の電圧を印加した場合を＋とした。抵抗値の変化は、上記電圧パルスを不揮発性記憶層１０２に印加後、抵抗値が変化しない範囲のＤＣを用いて測定した。具体的には、０．３μＡの定電流を印加するか、あるいは０．２Ｖの定電圧を印加するかして抵抗値を測定した。初期抵抗値は１．８ＭΩであった。しかし、電圧値が＋４Ｖでパルス幅１０ｎｓの電圧パルスを不揮発性記憶層１０２に印加することにより、その抵抗値は１．８ＭΩから減少する。この電圧パルスを８回連続して印加することにより、抵抗値は最終的に２．３ｋΩにまで低下した。この抵抗変化の様子を図９に示す。このように、電圧パルスの印加回数に応じて不揮発性記憶層１０２の抵抗値Ｒが段階的に変化することにより、メモリセルに情報が書き込まれる。つまり、不揮発性記憶層１０２の抵抗値Ｒによって記憶状態を設定することができる。例えば、不揮発性記憶層１０２の抵抗値Ｒが２．３ｋΩであるときの状態を「０」の値に対応させ、不揮発性記憶層１０２の抵抗値が０．６ＭΩのときに状態、１．２ＭΩのときの状態、及び１．８ＭΩのときの状態を、それぞれ、「１」の値、「２」の値、及び「３」の値に対応させると、４値の情報を記憶することができる。
【０１０４】
次に、メモリセルに書き込まれた情報を消去するリセットモードについて説明する。なお、上述の記憶モードによって、不揮発性記憶層１０２の抵抗値は２．３ｋΩになっているものとする。この状態で、−極性の電圧パルスが印加されると、この電圧パルスは不揮発性記憶層１０２に印加される。不揮発性記憶層１０２の抵抗値Ｒは印加された電圧パルスの電圧に応じて増加する。具体的には、電圧値が−４Ｖでパルス幅が１０ｎｓの電圧パルスを８回連続して印加することにより、不揮発性記憶層１０２の抵抗値Ｒは２．３ｋΩから１．８ＭΩに増加する。すなわち、記憶モードのときに印加した回数と同じ回数だけ電圧パルスを印加すれば、メモリセルに書き込まれた情報をリセットすることができる。つまり、不揮発性記憶層１０２の記憶状態を初期状態に戻すことができる。以上のような記憶モード及びリセットモードを交互に８パルスずつ行うと、不揮発性記憶層１０２の抵抗値Ｒは図９に示すように規則正しく変化する。
【０１０５】
以上のように、不揮発性記憶層１０２に対して記憶モードのときに印加された電圧パルスと逆の極性を有する電圧パルスを印加すれば、メモリセルに書き込まれた情報をリセットすることができる。つまり、不揮発性記憶層１０２の記憶状態を初期状態に戻すことができる。
【０１０６】
次に、メモリセルに書き込まれた情報を読み出す再生モードについて説明する。再生モードでは、不揮発性記憶層１０２の抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧の絶対値（振幅）は、記憶モード及びリセットモードのときに印加されるパルス電圧（＋極性パルス及び−極性パルス）の絶対値（振幅）よりも小さく設定される。具体的には、０．３μＡの定電流を印加するか、あるいは０．２Ｖの定電圧が印加される。電圧パルスが１回印加されるたびに、再生モードとして、ビット線１０１に現れる電圧を測定すると、不揮発性記憶層１０２の抵抗値Ｒに応じてその測定電圧が異なる。従って、異なる記憶状態を分解能よく再生できる。例えば、不揮発性記憶層１０２の抵抗値Ｒが２．３ｋΩのときの測定電圧を４値データの「０」の値に対応させ、不揮発性記憶層１０２の抵抗値が０．６ＭΩのときの測定電圧、１．２ＭΩのときの測定電圧、及び１．８ＭΩのときの測定電圧、それぞれ、４値データの「１」の値、「２」の値、及び「３」の値に対応させると、４値の情報（２ビットの情報）を読み出すことができる。
［実施例３］
実施例３は、図３及び図４に示す不揮発性記憶層１０２の材料を変更したものである。これ以外は、上述の実施の形態１と同様である。
【０１０７】
具体的には、不揮発性記憶層１０２を、金属酸化物であるＦｅ３Ｏ４、ＮｉＯ、ＨｆＯ２、ＺｒＯ２、及びＴｉＯ２のいずれかで構成した。不揮発性記憶層１０２の形成（成膜）にはＲＦマグネトロンスパッタ装置を用いた。この成膜条件を表１に示し、不揮発性記憶層１０２の抵抗変化特性を表２に示す。
【０１０８】
【表１】
2007281208.tif 000003
【０１０９】
なお、Ｆｅ３Ｏ４、ＨｆＯ２、及びＺｒＯ２の各材料は、表１では、ターゲットに酸化物（Ｆｅ３Ｏ４、ＨｆＯ２、及びＺｒＯ２）用いて成膜されるが、それぞれ、ターゲットにＦｅ、Ｈｆ、及びＺｒの金属を用いて成膜することも可能であり、かつ抵抗変化特性もターゲットに酸化物を用いた場合と同様であることが確認された。さらに、ＮｉＯ及びＴｉＯ２の各材料は、表１では、ターゲットに金属（Ｎｉ及びＴｉ）用いて成膜されるが、それぞれ、ターゲットにＮｉＯ及びＴｉＯ２の酸化物を用いて成膜することも可能であり、かつ抵抗変化特性もターゲットに金属を用いた場合と同様であることが確認された。
【０１１０】
【表２】
2007281208.tif 000004
【０１１１】
表２において、「Ｒｈｉｇｈ」は高抵抗状態における不揮発性記憶層１０２の抵抗値を示し、「Ｒｌｏｗ」は低抵抗状態における不揮発性記憶層１０２の抵抗値を示す。また、「高抵抗化条件」は、不揮発性記憶層１０２を高抵抗状態に遷移させるために印加される電圧パルスの電圧値及びパルス幅を示し、「低抵抗化条件」は、不揮発性記憶層１０２を低抵抗状態に遷移させるために印加される電圧パルスの電圧値及びパルス幅を示す。
【０１１２】
表２において、Ｆｅ３Ｏ４及びＨｆＯ２の各材料は、両極性の電圧パルスで抵抗変化を制御する例を示した。しかし、これらの材料は、同一極性でその抵抗変化を制御することも可能である。また、Ｆｅ３Ｏ４及びＨｆＯ２以外の材料も、両極性の電圧パルスで抵抗変化を制御することが可能であった。
【０１１３】
この実施例３によれば、不揮発性記憶層１０２が金属酸化物で構成される場合でも本発明が有効であることが明らかである。
（実施の形態２）
図１０は本発明の実施の形態２に係る不揮発性記憶装置の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。図１０において図２と同一又は相当する構成要素には同一の符号を付してその説明を省略する。
【０１１４】
図１０に示すように、本実施の形態では、各ビット線群層２１の両端に第１プラグ群２３Ａ，２３Ｂが設けられ、かつ各ワード線群層２２の両端に第２プラグ群２４Ａ，２４Ｂが設けられている。また、一対の第１プラグ群２３Ａ，２３Ｂに対応させて一対の第１アクセス機構（図１０には各々のマイクロカンチレバー１０７Ａ１，１０７Ａ２のみを示す）が配設され、一対の第２プラグ群２４Ａ，２４Ｂに対応させて一対の第２アクセス機構（図１０には各々のマイクロカンチレバー１０７Ｂ１，１０７Ｂ２のみを示す）が配設されている。そして、一対の第１アクセス機構（１０７Ａ１，１０７Ａ２）は、全てのビット線群層２１に対するアクセスを両者間で適宜分担する。また、一対の第２アクセス機構（１０７Ｂ１，１０７Ｂ２）は、全てのワード線群層２２に対するアクセスを両者間で適宜分担する。そして、個々の第１アクセス機構（１０７Ａ１，１０７Ａ２）及び第２アクセス機構（１０７Ｂ１，１０７Ｂ２）の動作は実施の形態１と同様であるので、その説明を省略する。また、これ以外の点は、実施の形態１と同様である。
【０１１５】
このように構成された本実施の形態によれば、各ビット線群層２１について、２つのマイクロカンチレバー１０７Ａ１，１０７Ａ２を設け、各ワード線群層２２について、２つのマイクロカンチレバー１０７Ｂ１，１０７Ｂ２を設けているので、各々のマイクロカンチレバー１０７Ｂ１，１０７Ｂ２の大きさを小さくすることができ、ひいては多層不揮発性記憶素子アレイ２の全体の大きさを小さくできる。また、各々のマイクロカンチレバー１０７Ｂ１，１０７Ｂ２が小さくなるので、駆動力が低減され、アクセス速度が向上する。
（実施の形態３）
図１１は本発明の実施の形態３に係る不揮発性記憶装置の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。図１１において図1及び図２と同一又は相当する構成要素には同一の符号を付してその説明を省略する。
【０１１６】
本実施の形態は、以下の点以外は実施の形態１と同様である。
【０１１７】
図１１において、本実施の形態では、実施の形態１と同様に、第１プラグ群２３においては第１プラグ１０５Ａが（ｎ＋１）列×Ｋ行のマトリクス状に形成され、第２プラグ群２４においては、第２プラグ１０５Ｂがｎ列×Ｌ行のマトリクス状に形成されている。但し、第１プラグ１０５Ａ及び第２プラグ１０５Ｂは、共に、その列方向におけるピッチとその行方向におけるピッチ（以下、共通プラグピッチという）とが同じになるように形成されている（図１１では、便宜上、両者が異なるように描かれている）。そして、マイクロカンチレバー１０７がＬ字状に形成されている。このマイクロカンチレバー１０７は、そのビット線群層２１に対応する部分（以下ビット線部という）１０７ａが実施の形態１の第１アクセス機構２５Ａのマイクロカンチレバー１０７Ａと同様に構成され、そのワード線群層２２に対応する部分（以下、ワード線部という）１０７ｂが実施の形態１の第２アクセス機構２５Ｂのマイクロカンチレバー１０７Ｂと同様に構成されていて、マイクロカンチレバー１０７Ａとマイクロカンチレバー１０７Ｂとが一体化された構造を成している。但し、ビット線部１０７ａにおいては、（Ｋ＋ｎ）個の導電性プローブ１０６がＸ方向に２列に並ぶように形成されている。つまり、２列×（Ｋ＋ｎ）行のマトリクス状に形成されている。これら２列×（Ｋ＋ｎ）行の導電性プローブ１０６のピッチは、第１プラグ群２３のピッチ（共通プラグピッチ）と同じでありかつＸ方向（行方向）とＹ方向（列方向）とにおいて同じである。また、ワード線部１０７ｂにおいては、（Ｌ＋ｎ）個の導電性プローブ１０６が、第２プラグ群２４のピッチ（共通プラグピッチ）と同じピッチで、Ｙ方向に１列に並ぶように形成されている。そして、このマイクロカンチレバー１０７がＸ方向に対し斜めの方向（ここでは４５度の角度を成す方向；以下、単に斜めの方向という）に移動される。また、マイクロカンチレバー１０７は、第１プラグ群２３及び第２プラグ群２４に対し以下のように配置されている。すなわち、マイクロカンチレバー１０７が最も内方（平面視において不揮発性記憶素子群に近づく方向）に位置したとき、ビット線部１０７ａにおいては、内方の列の導電性プローブ１０６が第１プラグ群２３の最内方の列の第１プラグ１０５Ａにそれぞれ接触可能になり、外方の列の導電性プローブ１０６が第１プラグ群２３の最内方から２番目の列の第１プラグ１０５Ａに接触可能になる。この場合、内方の列の（Ｋ＋ｎ）個の導電性プローブ１０６のうちの、内側の端（図１１における左端）からＫ番目までの導電性プローブ１０６が第１プラグ群２３の最内方の列のＫ個の第１プラグ１０５Ａにそれぞれ接触可能になり、外方の列の（Ｋ＋ｎ）個の導電性プローブ１０６のうちの、内側の端からＫ番目までの導電性プローブ１０６が第１プラグ群２３の最内方から２番目の列のＫ個の第１プラグ１０５Ａにそれぞれ接触可能になる。一方、ワード線部１０７ｂにおいては、（Ｌ＋ｎ）個の導電性プローブ１０６のうちの、内側の端（図１１における下端）からＬ番目までの導電性プローブ１０６が第２プラグ群２４の最内方の列のＬ個の第２プラグ１０５Ｂにそれぞれ接触可能になる。従って、マイクロカンチレ���ー１０７が、この位置から、√２×共通プラグピッチに相当する距離だけ外方（平面視において不揮発性記憶素子群から遠ざかる方向）へ斜めに移動すると、ビット線部１０７ａにおいては、内側の列の（Ｋ＋ｎ）個の導電性プローブ１０６のうちの、内側の端から２番目乃至（Ｋ＋１）番目までの導電性プローブ１０６が第１プラグ群２３の最内方の列から２番目の列のＫ個の第１プラグ１０５Ａにそれぞれ接触可能になり、外側の列の（Ｋ＋ｎ）個の導電性プローブ１０６のうちの、内側の端から２番目乃至（Ｋ＋１）番目までの導電性プローブ１０６が第１プラグ群２３の最内方の列から３番目の列のＫ個の第１プラグ１０５Ａにそれぞれ接触可能になる。また、ワード線部１０７ｂにおいては、（Ｌ＋ｎ）個の導電性プローブ１０６のうちの、内側の端から２番目乃至（Ｌ＋１）番目までの導電性プローブ１０６が第２プラグ群２４の最内方の列から２番目の列のＬ個の第１プラグ１０５Ａにそれぞれ接触可能になる。このようにして、マイクロカンチレバー１０７が√２×共通プラグピッチに相当する距離だけ、外方へ斜めの方向に移動する度に、ビット線部１０７ａ及びワード線部１０７ｂにおいて、それぞれ、第１プラグ群２３におけるＫ個の第１プラグ１０５Ａ及び第２プラグ群２４におけるＬ個の第２プラグ１０５Ｂに接触可能になる導電性プローブ１０６が、外側へ１個ずつずれる。そして、マイクロカンチレバー１０７が最も外方に位置したとき、ビット線部１０７ａにおいては、内方の列の導電性プローブ１０６が第１プラグ群２３の最外方から２番目の列の第１プラグ１０５Ａに接触可能になり、外方の列の導電性プローブ１０６が第１プラグ群２３の最外方の列の第１プラグ１０５Ａに接触可能になる。この場合、内方の列の（Ｋ＋ｎ）個の導電性プローブ１０６のうちの、内側の端からｎ番目乃至外側の端（図１１における右端）までの導電性プローブ１０６が第１プラグ群２３の最外方から２番目の列のＫ個の第１プラグ１０５Ａにそれぞれ接触可能になり、外方の列の（Ｋ＋ｎ）個の導電性プローブ１０６のうちの、内側の端からｎ番目乃至外側の端までの導電性プローブ１０６が第１プラグ群２３の最外方の列のＫ個の第１プラグ１０５Ａにそれぞれ接触可能になる。一方、ワード線部１０７ｂにおいては（Ｌ＋ｎ）個の導電性プローブ１０６のうちの、内側の端からｎ番目乃至外側の端（図１１における上端）までの導電性プローブ１０６が第２プラグ群２４の最外方の列のＬ個の第２プラグ１０５Bにそれぞれ接触可能になる。
【０１１８】
マイクロカンチレバー１０７のこの斜めの方向への駆動は、圧電アクチュエータ等の適宜なマイクロマシンによって行われる。
【０１１９】
また、実施の形態１における説明から明らかなように、アクセスすべき不揮発性記憶層１０２の不揮発性記憶層番号が偶数（２ｍ）の場合は、ビット線層番号がｍ＋１でかつワード線層番号がｍとなる。従って、マイクロカンチレバー１０７のビット線部１０７ａがアクセスすべき第１プラグ群２３の番号がｍ＋１でかつワード線部１０７ｂがアクセスすべき第２プラグ群２３の番号がｍになる。一方、アクセスすべき不揮発性記憶層１０２の不揮発性記憶層番号が奇数（２ｍ−１）の場合は、ビット線層番号がｍでかつワード線層番号がｍとなる。従って、マイクロカンチレバー１０７のビット線部１０７ａがアクセスすべき第１プラグ群２３の番号がｍでかつワード線部１０７ｂがアクセスすべき第２プラグ群２３の番号がｍになる。従って、書き込み／読み出し回路４（図１参照）をビット線部１０７ａに形成された２列の導電性プローブ１０６群に切り替えて接続する必要があるが、この切り替えはビット線セレクタ５（図１参照）によって行われる。また、このビット線セレクタ５は、上述のマイクロカンチレバー１０７の斜めの方向への移動に伴うビット線部１０７aの導電性プローブ１０６と第１プラグ群２３とのずれを織り込んで、書き込み／読み出し回路４（図１参照）を、ビット線部１０７ａの２列の導電性プローブ１０６群に切り替えて接続する。また、同様に、ワード線セレクタ８は、上述のマイクロカンチレバー１０７の斜めの方向への移動に伴うワード線部１０ｂの導電性プローブ１０６と第２プラグ群２４とのずれを織り込んで、書き込み／読み出し回路７（図１参照）を、ワード線部１０７ｂの導電性プローブ１０６群に切り替えて接続する。
【０１２０】
以上の構成により、実施の形態１と同様に、多層不揮発性記憶素子アレイに対しデータの書き込み及び読み出しを行うことができる。しかも、この構成によれば、マイクロカンチレバー１０７の駆動方向を一方向だけに限定できるのでアクセス機構を簡素化することができる。
（実施の形態４）
図１２は本発明の実施の形態４に係る不揮発性記憶装置の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。図１２において図1０及び図１１と同一又は相当する構成要素には同一の符号を付してその説明を省略する。
【０１２１】
本実施の形態は、実施の形態２において、ビット線群層２１に対応する１対のマイクロカンチレバー１０７Ａ１及びマイクロカンチレバー１０７Ａ２、並びに、ワード線群層２２に対応する１対のマイクロカンチレバー１０７Ｂ１及びマイクロカンチレバー１０７Ｂ２について、マイクロカンチレバー１０７Ａ１とマイクロカンチレバー１０７Ｂ１との組と、マイクロカンチレバー１０７Ａ２とマイクロカンチレバー１０７Ｂ２との組と、を、それぞれ、実施の形態３と同様に一体化したものである。これ以外の点は、実施の形態２と同様である。
【０１２２】
このような構成としても、実施の形態１と同様に、多層不揮発性記憶素子アレイに対しデータの書き込み及び読み出しを行うことができる。しかも、この構成によれば、実施の形態２と同様に多層不揮発性記憶素子アレイ２を小さくできるとともにアクセス速度が向上する。また、実施の形態３と同様にアクセス機構を簡素化することができる。
（実施の形態５）
本発明の実施の形態５は、実施の形態１の図３及び図４に示す不揮発性記憶層１０２を相変化材料で構成したものである。
【０１２３】
図１３は実施の形態５に係る不揮発性記憶装置の多層不揮発性記憶素子アレイのビット線に沿った断面の構造を模式的に示す断面図である。図１３において、図３及び図４と同一又は相当する構成要素には同一の符号を付してその説明を省略する。
【０１２４】
図１３において、不揮発性記憶層１０２は、相変化材料で構成されている。相変化材料としては、例えば、カルコゲナイド系材料であるＧｅ２Ｓｂ２Ｔｅ５が用いられる。不揮発性記憶層１０２の厚みは６０ｎｍである。そして、全ての不揮発性記憶層１０２に接触するように、加熱層１１１が形成されている。この加熱層１１１は、不揮発性記憶層１０２とビット線１０１との間に形成してもよく、不揮発性記憶層１０２とワード線１０３との間に形成してもよい。加熱層１１１を構成する材料は、不揮発性記憶層１０２を構成する相変化材料と一緒に反応しないことが必要とされる。また加熱層１１１は、高抵抗状態のときの不揮発性記憶層１０２と比べて抵抗が高いことが必要である。従って、加熱層１１１については、不揮発性記憶層１０２の材料（その導電率）と厚みとを決定した上で、その材料と厚みとが決定される。具体的には、加熱層１１１は、ＴｉＷ、ＴｉＡｌＮ、Ｔａ、Ｍｏ等の材料で構成し、その厚みが２０〜２５０ｎｍであることが好ましい。
【０１２５】
不揮発性記憶層１０２は、材料としてＧｅ２Ｓｂ２Ｔｅ５を用いて、ＲＦマグネトロンスパッタ法により、６０ｎｍの厚みに成膜した。この成膜条件を表３に示す。
【０１２６】
【表３】
2007281208.tif 000005
【０１２７】
この成膜には、複数のターゲットを備えた多元スパッタ装置を用いることも可能である。この場合、各ターゲットに投入するＲＦ−電力を制御することにより、形成すべき薄膜（不揮発性記憶層）の組成を制御する。さらに、成膜方法はスパッタ法に限定されるわけではなく、蒸着法を用いてもよい。
【０１２８】
また、加熱層は、スパッタ法やＣＶＤ法により形成される。
【０１２９】
次に、以上のように構成された多層不揮発性記憶素子アレイの動作を説明する。不揮発性記憶層１０２に対するアクセス動作は実施の形態１と全く同じであるので、その説明を省略する。
【０１３０】
データを書き込むには、不揮発性記憶層１０２に電気パルスを印加する。すると、加熱層１１１が発熱する。ところで、不揮発性記憶層１０２は結晶化温度あるいは融解温度まで加熱されるとその構成材料であるＧｅ２Ｓｂ２Ｔｅ５が相変化を起こす。従って、不揮発性記憶層１０２を十分な時間、結晶化温度に保つと、結晶質になる。一方、不揮発性記憶層１０２を融解温度（６００℃以上）に引き上げて急速に冷却すると非晶質となる。結晶相の状態により抵抗値が異なり、結晶相は相対的に低抵抗であり、非晶質相は相対的に高抵抗である。本実施の形態の実施例として、不揮発性記憶層１０２に、パルス幅が５０ｎｓの電気パルスを印加してその抵抗値を測定した。不揮発性記憶層１０２に投入したエネルギーが２×１０−１０Ｊの場合には、９５０Ωと低抵抗であった。しかし、不揮発性記憶層１０２に投入したエネルギーが５×１０−１０Ｊと高い場合には、２１０００Ωと１桁以上抵抗値が増加した。従って、書き込むべき２値データの「０」の値及び「１」の値に応じて、それぞれ、例えば、２×１０−１０Ｊエネルギーの電気パルスと、５×１０−１０Ｊエネルギーの電気パルスとを印加することにより、２値の情報を書き込むことができる。
【０１３１】
なお、この場合、データを消去するには、５×１０−１０Ｊエネルギーの電気パルスを印加すればよい。これにより、不揮発性記憶層１０２を構成する相変化材料が非晶質となって初期化される。
【０１３２】
データの読み出しは、所定の定電流を供給して、ビット線１０１とワード線１０３との間に現れる電圧を測定することにより行われる。また、定電流の供給に代えて、不揮発性記憶層１０２が相変化を起こさないような電圧を印加してもよい。いずれにせよ、これらの動作は、基本的に実施の形態と同様であるので、これ以上の詳しい説明は省略する。
【０１３３】
以上のように、本実施の形態によっても、実施の形態１と同様の効果を得ることができる。
（実施の形態６）
図１４は実施の形態６に係る不揮発性記憶装置の多層不揮発性記憶素子アレイのビット線に沿った断面の構造を模式的に示す断面図である。図１４において、図３及び図４と同一又は相当する構成要素には同一の符号を付してその説明を省略する。
【０１３４】
図１４に示すように、全ての不揮発性記憶層１０２に隣接して、電流制限素子としてのダイオード２０２が形成されている。ダイオード２０２は、ここでは、不揮発性記憶層１０２とビット線１０１との間に形成されている。もちろん、これを、不揮発性記憶層１０２とワード線１０３との間に形成しても構わない。なお、電流制限素子としてダイオードを設けること自体は公知であるので、以下では簡単に説明する。
【０１３５】
ダイオード２０２は、ビット線に接触するように形成されたｎ型半導体層としての第１ポリシリコン層２０３ａと、第１ポリシリコン層２０３ａと不揮発性記憶層１０２との間に形成されたｐ型半導体層としての第２ポリシリコン層２０３ｂとで構成されていて、第２ポリシリコン層２０３ｂと第１ポリシリコン層２０３ａとによってｐｎ接合が形成されている。第１ポリシリコン層２０３ａは、ＡｓあるいはＰのようなｎ型ドナーをドープした厚み１００〜５００ｎｍのｎ型ポリシリコンで構成されている。第２ポリシリコン層２０３ｂは、Ｂ、ＧａあるいはＩｎのようなｐ型ドナーをドープした厚み１００〜４００ｎｍのｐ＋型ポリシリコンで構成されている。
【０１３６】
第１及び第２ポリシリコン層２０３ａ，２０３ｂは、ＣＶＤ法、プラズマ励起ＣＶＤ法、あるいはスパッタリング法により形成される。これ以外の多層不揮発性記憶素子アレイ２の製造方法は、実施の形態１と同様である。
【０１３７】
なお、ダイオード２０２を構成する接合は、上述のｐ＋／ｎ接合以外の接合であってもよい。例えば、ｎ＋／ｐ−接合、ｐ＋／真性（ｉ）／ｎ−接合、ｎ＋／真性（ｉ）／ｐ−接合、ｐ＋／ｎ−接合、ｐ＋／真性（ｉ）／ｎ＋接合、及びショットキー接合のいずれかであってもよい。
【０１３８】
次に、このような構成の作用効果を説明する。いわゆるクロスポイント構造素子の場合、ビット線１０１及びワード線１０３を選択し両配線のクロスポイント１２１にしか電流が流れないという前提で素子が設計されている。しかし、実際には、さまざまなルートのリーク電流パスの存在が懸念される。特に、アドレスしたい不揮発性記憶層１０２の周辺部に、低抵抗状態で保持された不揮発性記憶層１０２が存在するとリーク電流の影響が大きくなる。しかし、電流制限素子として、ダイオード２０２を設けると、リーク電流がダイオード２０２によって制限されて、リーク電流の影響を大幅に低減することができる。その結果、多層不揮発性記憶素子アレイ２の信頼性が高まる。
【０１３９】
なお、本発明は、実施の形態１乃至６には限定されず、以下のように変形してもよい。
【０１４０】
多層抵抗変化素子アレイ及び抵抗変化装置は、記憶素子及び記憶装置以外の用途に適用してもよい。
【０１４１】
ビット線１０１とワード線１０３とは、必ずしも直交する必要はなく、交差すればよい。
【０１４２】
Ｋ個のビット線１０１とＬ個のワード線１０３とのクロスポイントのうちの一部に不揮発性記憶層１０２を設けてもよい。
【０１４３】
Ｋ個のビット線１０１とＬ個のワード線１０３とは、必ずしも全て交差する必要はなく、各々の一部同士が交差してもよい。
【０１４４】
ビット線１０１の数及びワード線１０３の数は、層毎に異なっていてもよい。この場合、マイクロカンチレバー１０７Ａ，Ｂの導電性プローブ１０６の数を、最も数の多い層のビット線１０１の数及びワード線の数に一致させ、ビット線セレクタ５及びワード線セレクタ８で、書き込み回路／読み出し回路４，７にそれぞれ接続する導電性プローブ１０６を切り替えればよい。また、この場合、最も数の少ない層のビット線１０１の数及びワード線１０３の数が、それぞれ、請求項にいうビット線（第１電極）の数Ｋ及びワード線（第２電極）の数Ｌに相当する。
【０１４５】
マイクロカンチレバーの上下方向の移動を省略し、常に不揮発性記憶素子アレイ２の表面に接触させた状態でマイクロカンチレバーを移動させてもよい。この場合、第１及び第２引き出しプラグ１０５Ａ，１０５Ｂ上にＴｉＮなどの耐摩耗性に優れた導電性キャップを形成することが望ましい。この構成によれば、アクセス機構及びその制御がさらに簡素化され、多層不揮発性記憶素子アレイ２をさらに小型化することができる。
【０１４６】
さらに、マイクロカンチレバーを駆動するアクチェータを、圧電体とは駆動原理が異なる静電型アクチュエータで構成してもよい。
【産業上の利用可能性】
【０１４７】
本発明の多層抵抗変化素子アレイは、多層不揮発性記憶素子アレイ等として有用である。
【０１４８】
本発明の抵抗変化装置は、不揮発性記憶装置等として有用である。
【０１４９】
本発明の多層不揮発性記憶素子アレイは、アクセス機構が簡素化されかつアクセス速度が向上する多層不揮発性記憶素子アレイ等として有用である。
【０１５０】
本発明の不揮発性記憶装置は、アクセス機構が簡素化されかつアクセス速度が向上する不揮発性記憶装置等として有用である。
【図面の簡単な説明】
【０１５１】
【図１】本発明の実施の形態１に係る不揮発性記憶装置の概略の構成を示す模式図である。
【図２】図１の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。
【図３】図１の多層不揮発性記憶素子アレイのビット線に沿った断面の構造を模式的に示す断面図である。
【図４】図１の多層不揮発性記憶素子アレイのワード線に沿った断面の構造を模式的に示す断面図である。
【図５】第１アクセス機構のＸ方向から見た構成を模式的に示す図であって、（ａ）は静止状態を示す図、（ｂ）はマイクロカンチレバーが下方に曲がった状態を示す図、（ｃ）はマイクロカンチレバーが上方に曲がった状態を示す図である。
【図６】第１アクセス機構の平面視における構成を模式的に示す図であって、（ａ）は静止状態を示す図、（ｂ）はマイクロカンチレバーがＹ方向における一方向に曲がった状態を示す図、（ｃ）はマイクロカンチレバーがＹ方向における他方向に曲がった状態を示す図である。
【図７（ａ）】図７（ａ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｂ）】図７（ｂ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｃ）】図７（ｃ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｄ）】図７（ｄ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｅ）】図７（ｅ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｆ）】図７（ｆ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｇ）】図７（ｇ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｈ）】図７（ｈ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｉ）】図７（ｉ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図７（ｊ）】図７（ｊ）は、図１の多層不揮発性記憶素子アレイの製造方法を工程別に模式的に示す断面図である。
【図８】実施例１における不揮発性記憶層の抵抗値と電圧パルスの印加回数との関係の測定結果を示すグラフである。
【図９】実施例２における不揮発性記憶層の抵抗値と電圧パルスの印加回数との関係の測定結果を示すグラフである。
【図１０】本発明の実施の形態２に係る不揮発性記憶装置の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。
【図１１】本発明の実施の形態３に係る不揮発性記憶装置の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。
【図１２】本発明の実施の形態４に係る不揮発性記憶装置の多層不揮発性記憶素子アレイの平面視における構造を模式的に示す平面図である。
【図１３】本発明の実施の形態５に係る不揮発性記憶装置の多層不揮発性記憶素子アレイのビット線に沿った断面の構造を模式的に示す断面図である。
【図１４】本発明の実施の形態６に係る不揮発性記憶装置の多層不揮発性記憶素子アレイのビット線に沿った断面の構造を模式的に示す断面図である。
【符号の説明】
【０１５２】
１  不揮発性記憶装置
２  多層不揮発性記憶素子アレイ
３  制御装置
４  書き込み／読み出し回路
５  ビット線セレクタ
６  ビット線デコーダ
７  書き込み／読み出し回路
８  ワード線セレクタ
９  ワード線デコーダ
１０  Ｙ方向駆動電源
１１  Ｚ方向駆動電源
１２  Ｘ方向駆動電源
１３  Ｚ方向駆動電源
２１  ビット線群層
２２  ワード線群層
２３  第１プラグ群
２４  第２プラグ群
２５Ａ  第１アクセス機構
２５Ｂ  第２アクセス機構
１００    Ｓｉ基板
１０１    ビット線（第１電極）
１０２    不揮発性記憶層（抵抗変化層）
１０３    ワード線（第２電極）
１０４    絶縁層
１０５Ａ    第１引き出しプラグ
１０５Ｂ    第２引き出しプラグ
１０６    導電性プラグ
１０７，１０７Ａ，１０７Ｂ，１０７Ａ１，１０７Ａ２，１０７Ｂ１，１０７Ｂ２    マイクロカンチレバー
１０８Ａ，１０８Ｂ    Ｚ方向アクチュエータ
１０９Ａ  Ｙ方向アクチュエータ
１０９Ｂ  Ｘ方向アクチュエータ
１１１    加熱層
２０２    ダイオード
２０３ａ  第１ポリシリコン層
２０３ｂ  第２ポリシリコン層
【図１】
2007281208.tif 000006
【図２】
2007281208.tif 000007
【図３】
2007281208.tif 000008
【図４】
2007281208.tif 000009
【図５】
2007281208.tif 000010
【図６】
2007281208.tif 000011
【図７（ａ）】
2007281208.tif 000012
【図７（ｂ）】
2007281208.tif 000013
【図７（ｃ）】
2007281208.tif 000014
【図７（ｄ）】
2007281208.tif 000015
【図７（ｅ）】
2007281208.tif 000016
【図７（ｆ）】
2007281208.tif 000017
【図７（ｇ）】
2007281208.tif 000018
【図７（ｈ）】
2007281208.tif 000019
【図７（ｉ）】
2007281208.tif 000020
【図７（ｊ）】
2007281208.tif 000021
【図８】
2007281208.tif 000022
【図９】
2007281208.tif 000023
【図１０】
2007281208.tif 000024
【図１１】
2007281208.tif 000025
【図１２】
2007281208.tif 000026
【図１３】
2007281208.tif 000027
【図１４】
2007281208.tif 000028