(57)【要約】【課題】複数の電流源の電流のばらつきを極力減らして、性能の向上を図ったマルチビットタイプのＤ／Ａ変換器を得る。【解決手段】２Ｎ  個の定電流源１０のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段７、８と、選択された定電流のデグリッチを行い、デグリッチされたＤｉ個の電流値を加算する加算手段９とを有する。【選択図】図１
2007043757.tif 000002
【特許請求の範囲】
【請求項１】
複数の定電流源を備えたマルチビットＤ／Ａ変換器であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定手段と、
上記複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、
上記２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、上記２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ、上記１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び上記２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、上記２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、
上記選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、
上記選択手段によって選択され、上記でグリッチ手段によってデグリッチされた上記Ｄｉ個の電流値を加算する加算手段とを
備えることを特徴とするマルチビットＤ／Ａ変換器。
【請求項２】
上記選択手段は、上記２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、上記２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ、上記１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、上記アドレス番号の中からランダムに選択したアドレス番号に従って１回ずつ使用するように上記定電流源を選択する
ことを特徴とする請求項１に記載のマルチビットＤ／Ａ変換器。
【請求項３】
複数の定電流源を備えたマルチビットＤ／Ａ変換器であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定手段と、
上記複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、
上記２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、上記２Ｎ  個の定電流源を上記アドレス番号をランダムに１回ずつ、上記１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、再び上記２Ｎ  個の定電流源を上記アドレス番号をランダムに１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、上記２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、
上記選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、
上記選択手段によって選択され、上記でグリッチ手段によってデグリッチされた上記Ｄｉ個の電流値を加算する加算手段とを
備えることを特徴とするマルチビットＤ／Ａ変換器。
【請求項４】
複数の定電流源を備えたマルチビットＤ／Ａ変換器において、
上記複数の各定電流源の電流値がそれぞれｉ１  、ｉ２  、ｉ３  、…………、ｉＭ  （但し、ｉ１  ＜ｉ２  ＜ｉ３  ＜…………＜ｉＭ  ：  Ｍ＝２Ｎ  ）であって、各定電流源の電流値が最小値の順にｉ１  、ｉ２  、ｉ３  、………、ｉＭ／２  となるＭ／２個の定電流源からなる第１のグループと定電流源の電流値が最大値の順にｉ（Ｍ／２＋１）  、ｉ（Ｍ／２＋２）  、ｉ（Ｍ／２＋３）  、…………、ｉＭ  となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定するアドレス設定手段と、
上記アドレス設定手段によって奇数アドレス番号および偶数アドレス番号に設定された２Ｎ  個（但し、Ｎ＝２、３、４、…………、（Ｍ＝２Ｎ））の定電流源と、
上記２Ｎ  個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、該２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、上記２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、
上記選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、
上記選択手段によって選択されたＤｉ個の定電流源の各定電流源の電流値を加算する電流加算手段とを有する
ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項５】
上記アドレス設定手段は、上記複数の各定電流値がそれぞれｉ１  、ｉ２  、ｉ３  、…………、ｉＭ  （但し、ｉ１  ＜ｉ２  ＜ｉ３  ＜…………＜ｉＭ    ：  Ｍ＝２Ｎ）であって、各定電流値が最小値と最大値とを交互になるようにｉ１  、ｉＭ  、ｉ２、ｉ（Ｍ−１）  、ｉ３  、ｉ（Ｍ−２）  、…………、ｉＭ／２  、ｉ（Ｍ／２＋１）  の順番になるようにアドレス番号を設定するアドレス設定する
ことを特徴とする請求項４に記載のマルチビットＤ／Ａ変換器。
【請求項６】
上記２Ｎ  個の定電流源の定電流をスイッチングする第１のスイッチング手段と第２のスイッチング手段を
備えることを特徴とする請求項１に記載のマルチビットＤ／Ａ変換器。
【請求項７】
上記デグリッチ手段は、デグリッチを行う時間幅を可変する時間幅可変手段を備えることを特徴とする請求項１に記載のマルチビットＤ／Ａ変換器。
【請求項８】
上記時間幅可変手段によって上記加算された電流値を可変する
ことを特徴とする請求項１に記載のマルチビットＤ／Ａ変換器。
【請求項９】
複数の定電流源を備えたマルチビットＤ／Ａ変換方法であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定ステップと、
上記複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、
上記２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、上記２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ、上記１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び上記２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、上記２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択ステップと、
上記選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、
上記選択ステップによって選択され、上記でグリッチ手段によってデグリッチされた上記Ｄｉ個の電流値を加算する加算ステップとを
備えることを特徴とするマルチビットＤ／Ａ変換方法。
【請求項１０】
複数の定電流源を備えたマルチビットＤ／Ａ変換方法であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定ステップと、
上記複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、
上記２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、上記２Ｎ  個の定電流源を上記アドレス番号をランダムに１回ずつ、上記１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、再び上記２Ｎ  個の定電流源を上記アドレス番号をランダムに１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、上記２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択ステップと、
上記選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、
上記選択ステップによって選択され、上記でグリッチ手段によってデグリッチされた上記Ｄｉ個の電流値を加算する加算ステップとを
備えることを特徴とするマルチビットＤ／Ａ変換方法。
【請求項１１】
複数の定電流源を備えたマルチビットＤ／Ａ変換方法において、
上記複数の各定電流源の電流値がそれぞれｉ１  、ｉ２  、ｉ３  、…………、ｉＭ  （但し、ｉ１  ＜ｉ２  ＜ｉ３  ＜…………＜ｉＭ  ：  Ｍ＝２Ｎ  ）であって、各定電流源の電流値が最小値の順にｉ１  、ｉ２  、ｉ３  、………、ｉＭ／２  となるＭ／２個の定電流源からなる第１のグループと定電流源の電流値が最大値の順にｉ（Ｍ／２＋１）  、ｉ（Ｍ／２＋２）  、ｉ（Ｍ／２＋３）  、…………、ｉＭ  となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定するアドレス設定ステップと、
上記アドレス設定ステップによって奇数アドレス番号および偶数アドレス番号に設定された２Ｎ  個（但し、Ｎ＝２、３、４、…………、（Ｍ＝２Ｎ））の定電流源と、
上記２Ｎ  個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、該２Ｎ  個の定電流源を上記アドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、上記２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択ステップと、
上記選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、
上記選択ステップによって選択されたＤｉ個の定電流源の各定電流源の電流値を加算する電流加算ステップとを有する
ことを特徴とするマルチビットＤ／Ａ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチビットタイプのマルチビットＤ／Ａ変換器及びマルチビットＤ／Ａ変換方法に関する。
【背景技術】
【０００２】
ＣＤプレーヤ等のデジタルオーディオ機器で使用されるＤ／Ａ変換器の中で、１６ビット以上の高精度が要求される場合は、１ビットタイプのＤ／Ａ変換器が採用されることが多い。その理由は、１ビットタイプのＤ／Ａ変換器は、１個の定電流源及び１個の電流スイッチで構成されているので、マルチビットタイプのＤ／Ａ変換器の欠点である複数の定電流源相互の電流値のばらつきによる非線形性や、複数の電流スイッチのオンオフのタイミングのずれによる過渡領域におけるノイズ（グリッチ）が原理的に発生しないと言う利点を有しているからである。
【０００３】
次に、図２０を参照して、従来の１ビットタイプのＤ／Ａ変換器を説明する。入力端子１を通じて、通過帯域が可聴帯域（０〜２０ｋＨｚ）であるデジタルローパスフィルタ部２に、サンプリング周波数がＦＳ（Ｈｚ）、語長が１６ビットのデジタルオーディオ信号が供給されて、サンプリング周波数が８倍にアップサンプリングされたデジタルオーディオ信号が出力される。このデジタルローパスフィルタ部２の出力であるデジタルオーディオ信号は、直線補間部３に供給されて、サンプリング周波数が更に８倍にアップサンプリングされて、サンプリング周波数が６４ＦＳ（Ｈｚ）のデジタルオーディオ信号が出力される。この直線補間部３より出力されたデジタルオーディオの語長は、直線補間部３の演算によって、２０ビットになされており、入力語長１６ビットより４ビットだけ長くなっている。
【０００４】
直線補間部３より出力されたデジタルオーディオ信号は、ノイズシェーパ部（Δ−Σ変調器）４に供給されて、４ビットに量子化される。このノイズシェーパ部４では、２０ビットの入力デジタルオーディオ信号を４ビットに量子化した際に発生する量子化ノイズの低域の成分を高域にシフトして、可聴帯域（０〜２０ｋＨｚ）でのタイナミックレンジを確保するようにしている。
【０００５】
ノイズシェーパ部４から出力された、サンプリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子化されたデジタルオーディオ信号は、ＰＷＭ（パルス幅変調）パルス変換部５に供給されてパルス幅変調されて、出力端子６に被パルス幅変調オーディオ信号が出力される。このＰＷＭパルス変換部５は１個の定電流源及び１個の電流スイッチから構成される。ＰＷＭパルス変換部５では、１周期、即ち、｛１／（６４ＦＳ）｝（ｓｅｃ）の中で、入力される４ビットデータに応じた１６通りのパルス幅を表現するために、６４ＦＳ（Ｈｚ）×１６＝１０２４ＦＳ（Ｈｚ）の周波数分解能、即ち、｛１／１０２４ＦＳ｝（ｓｅｃ）の時間軸分解能を必要とする。
【０００６】
例えば、ＣＤ（コンパクトディスク）に記録されているデジタルオーディオ信号のサンプリング周波数ＦＳは、４４．１（ｋＨｚ）であるから、そのデジタルオーディオ信号をＤ／Ａ変換するためには、６４ＦＳ（Ｈｚ）×１６＝１０２４ＦＳ（Ｈｚ）＝４５．１５８４（ＭＨｚ）のクロック信号を必要とすると共に、（１／１０２４ＦＳ）＝２２．１４（ｎｓｅｃ）と言う頗る高精度の時間分解能を必要とする。
【０００７】
図２０の従来の１ビットタイプのＤ／Ａ変換器では、ノイズシェーパ部４の出力デジタルオーディオ信号のビット数は４ビットであったが、一般的には１〜５ビット程度である。フィルタ部２及び直線補間部３の出力語長は、それぞれ８ビットであったが、一般的には１６〜２４ビット程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
かかる１ビットタイプのＤ／Ａ変換器は、例えば、１６ビット以上と高精度のＤ／Ａ変換器である反面、使用するクロック信号の周波数が、例えば、約２０〜５０ＭＨｚと頗る周波数が高い上に、時間軸に対する感度が高い。このため、かかるＤ／Ａ変換器をプリント基板に実装する場合は、クロックジッタを最小限に抑える必要から、クロック信号が伝送される線路の引回し等には、十分注意を払わなければならない。又、使用するクロック信号の周波数が頗る高いので、不要輻射に対する対策もかなり厳しいものが要求されるので、そのための部品追加等によるコストの上昇も問題となる。
【０００９】
又、低価格帯の電子機器に搭載するＤ／Ａ変換器、特に、電流型のＤ／Ａ変換器や、最近注目されているＤＶＤ（デジタルビデオディスク）の再生装置に対するＡＣ−３等の多チャンネルソースに対応したオーディオ／ビデオ用増幅器に搭載するＤ／Ａ変換器については、使用されるクロック信号の周波数を従来より低くすることが強く要求されている。
【００１０】
さて、ノイズシェーパ部４で発生するＰＷＭパルスデータの出力ビット長をＮ（ビット）、その演算速度をＦｏｐ（Ｈｚ）とすると、１ビットタイプのＤ／Ａ変換器で使用されるクロック信号の周波数Ｆｍｃｋ１（Ｈｚ）は、
【００１１】
〔数１〕  Ｆｍｃｋ１＝２Ｎ  ×Ｆｏｐ
【００１２】
で表される。この数１の式から、クロック信号の周波数Ｆｍｃｋ１を低くするには、ノイズシェーパ部４より発生されるＰＷＭパルスデータの出力ビット長Ｎを短くするか、又は、ノイズシェーパ部４の演算速度Ｆｏｐを低くしなければならないことが分かる。
【００１３】
しかし、ノイズシェーパ部４のＰＷＭパルスデータの出力ビット長Ｎを１ビット短くする毎に、ダイナミックレンジが６ｄＢ低下し、ノイズシェーパ部４が３次の場合を例にとると、演算速度が１／２に低下する毎に、ダイナミックレンジが２１ｄＢも低下してしまう。又、出力ビット長Ｎを短くすると、量子化ノイズが増大するので、ノイズシェーバ部４の系の安定性が補償できなくなるおそれがあり、このため量子化ノイズが増大した分、入力データの利得を低下させる必要があり、実際には、ダイナミックレンジは上述の６ｄＢより大きく低下してしまう。従って、ＰＷＭパルスデータの出力ビット長Ｎを短くすることは、実現不可能である。又、１ビットタイプのＤ／Ａ変換器で使用されるクロック信号の周波数を、上述の約２０〜５０（ＭＨｚ）より低くすることは、一般的にできない。
【００１４】
そこで、使用するクロック信号の周波数を低くできるマルチビットタイプのＤ／Ａ変換器が必須となる。マルチビットタイプのＤ／Ａ変換器で使用されるクロック信号の周波数Ｆｍｃｋ２（Ｈｚ）は、振幅方向でレベル情報を表現するために、ノイズーシェーパ部から発生されるＰＷＭパルスデータの出力ビット長Ｎに無関係に、
【００１５】
〔数２〕  Ｆｍｃｋ２＝Ｆｏｐ＝Ｆｍｃｋ１／２Ｎ
【００１６】
で表される。
【００１７】
上述したように、マルチビットタイプのＤ／Ａ変換器は、ＰＷＭパルス変換部を、複数の定電流源及びそれぞれに対応した複数の電流スイッチで構成しなければならないので、複数の定電流源の電流のばらつき及び複数の電流スイッチのスイッチタイミングのばらつきによる性能劣化が問題となる。そこで、マルチビットタイプのＤ／Ａ変換器を採用する場合は、複数の定電流源の電流のばらつきを極力減らし、複数の電流スイッチのスイッチタイミングのばらつきによって発生するグリッチの影響を極力少なくすることが必要となる。
【００１８】
かかる点に鑑み、本発明は、複数の電流源の電流のばらつきを極力減らして、性能の向上を図ったマルチビットタイプのＤ／Ａ変換器を提案しようとするものである。
【００１９】
更に、本発明は、複数の電流源の電流のばらつきを極力減らし、且つ、複数の電流源に対応する複数の電流スイッチのスイッチタイミングのばらつきによって発生するグリッチの影響を極力少なくすることによって、性能の向上を図ったマルチビットタイプのＤ／Ａ変換器を提案しようとするものである。
【課題を解決するための手段】
【００２０】
本発明のマルチビットＤ／Ａ変換器は、複数の各定電流源にアドレス番号を設定するアドレス設定手段と、複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、選択手段によって選択され、グリッチ手段によってデグリッチされたＤｉ個の電流値を加算する加算手段とを備えるものである。
【００２１】
かかる本発明によれば、アドレス設定手段は、複数の各定電流源にアドレス番号を設定する。定電流源は、複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）である。選択手段は、２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する。デグリッチ手段は、選択手段によって選択された定電流のデグリッチを行う。加算手段は、選択手段によって選択され、グリッチ手段によってデグリッチされたＤｉ個の電流値を加算する。
【発明の効果】
【００２２】
本発明によれば、複数の各定電流源にアドレス番号を設定するアドレス設定手段と、複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、選択手段によって選択され、グリッチ手段によってデグリッチされたＤｉ個の電流値を加算する加算手段とを有するので、複数の定電流源を平均化して使用するために、電流値の大小に従ってアドレスの順番に選択し、全部使い終わったら最後のアドレスから最初のアドレスに戻って選択を繰り返すために、定電流源を選択する際に、選択のタイミングのばらつきによって発生するグリッチの影響を少なくすることができ、これにより、複数の電流源の電流のばらつきを極力減らして、性能の向上を図ったマルチビットタイプのＤ／Ａ変換器を得ることができる。
【００２３】
また、本発明によれば、複数の各定電流源にアドレス番号を設定するアドレス設定手段と、複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、２Ｎ  個の定電流源をアドレス番号をランダムに１回ずつ、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、再び２Ｎ  個の定電流源をアドレス番号をランダムに１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、選択手段によって選択され、グリッチ手段によってデグリッチされたＤｉ個の電流値を加算する加算手段とを有するので、複数の定電流源を平均化して使用するために、電流値の大小に応じてアドレスをランダムに選択し、全部使い終わったら再度アドレスをランダムに選択を繰り返すために、定電流源を選択する際に、選択のタイミングのばらつきによって発生するグリッチの影響を少なくすることができ、これにより、複数の電流源の電流のばらつきを極力減らして性能の向上を図ったマルチビットタイプのＤ／Ａ変換器を得ることができる。
【００２４】
また、本発明によれば、複数の各定電流源の電流値がそれぞれｉ１  、ｉ２  、ｉ３  、…………、ｉＭ  （但し、ｉ１  ＜ｉ２  ＜ｉ３  ＜…………＜ｉＭ  ：  Ｍ＝２Ｎ  ）であって、各定電流源の電流値が最小値の順にｉ１  、ｉ２  、ｉ３  、………、ｉＭ／２  となるＭ／２個の定電流源からなる第１のグループと定電流源の電流値が最大値の順にｉ（Ｍ／２＋１）  、ｉ（Ｍ／２＋２）  、ｉ（Ｍ／２＋３）  、…………、ｉＭ  となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定するアドレス設定手段と、アドレス設定手段によって奇数アドレス番号および偶数アドレス番号に設定された２Ｎ  個（但し、Ｎ＝２、３、４、…………、（Ｍ＝２Ｎ））の定電流源と、２Ｎ  個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、該２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、選択手段によって選択されたＤｉ個の定電流源の各定電流源の電流値を加算する電流加算手段とを有するので、アドレス設定複数の定電流源を平均化して使用するために、電流値の最小値からと最大値からアドレスをランダムに選択する際に、選択のタイミングのばらつきによって発生するグリッチの影響を少なくすることができ、これにより、複数の電流源の電流のばらつきを極力減らして、性能の向上を図ったマルチビットタイプのＤ／Ａ変換器を得ることができる。
【００２５】
本発明によれば、複数の各定電流源にアドレス番号を設定するアドレス設定ステップと、複数の各定電流源の電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、２Ｎ  個の定電流源のうち、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ、１入力データＤｉ、又は、連続する複数の入力データの値の和が２Ｎ  を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択ステップと、選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、選択ステップによって選択され、グリッチ手段によってデグリッチされたＤｉ個の電流値を加算する加算ステップとを有するので、複数の定電流源を平均化して使用するために、電流値の大小に従ってアドレスの順番に選択し、全部使い終わったら最後のアドレスから最初のアドレスに戻って選択を繰り返すために、定電流源を選択する際に、選択のタイミングのばらつきによって発生するグリッチの影響を少なくすることができ、これにより、複数の電流源の電流のばらつきを極力減らして、マルチビットタイプのＤ／Ａ変換処理の性能の向上を図ることができる。
【００２６】
本発明によれば、複数の各定電流源の電流値がそれぞれｉ１  、ｉ２  、ｉ３  、…………、ｉＭ  （但し、ｉ１  ＜ｉ２  ＜ｉ３  ＜…………＜ｉＭ  ：  Ｍ＝２Ｎ  ）であって、各定電流源の電流値が最小値の順にｉ１  、ｉ２  、ｉ３  、………、ｉＭ／２  となるＭ／２個の定電流源からなる第１のグループと定電流源の電流値が最大値の順にｉ（Ｍ／２＋１）  、ｉ（Ｍ／２＋２）  、ｉ（Ｍ／２＋３）  、…………、ｉＭ  となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定するアドレス設定ステップと、アドレス設定ステップによって奇数アドレス番号および偶数アドレス番号に設定された２Ｎ  個（但し、Ｎ＝２、３、４、…………、（Ｍ＝２Ｎ））の定電流源と、２Ｎ  個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、該２Ｎ  個の定電流源をアドレス番号の順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じて、２Ｎ  個の定電流源の中からＤｉ個の定電流源を選択する選択ステップと、選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、選択ステップによって選択されたＤｉ個の定電流源の各定電流源の電流値を加算する電流加算ステップとを有するので、アドレス設定複数の定電流源を平均化して使用するために、電流値の最小値からと最大値からアドレスをランダムに選択する際に、選択のタイミングのばらつきによって発生するグリッチの影響を少なくすることができ、これにより、複数の電流源の電流のばらつきを極力減らして、マルチビットタイプのＤ／Ａ変換処理の性能の向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下に、図１〜図５を参照して、本発明の実施例を詳細に説明する。先ず、図１を参照して、実施例のマルチビットのＤ／Ａ変換器の全体の構成を説明する。サンプリング周波数がＦＳ（Ｈｚ）、語長が、例えば、１６ビットのデジタルオーディオ信号が、入力端子１を通じて、通過帯域が可聴帯域（０〜２０ｋＨｚ）であるデジタルローパスフィルタ部２に供給されて、サンプリング周波数が、例えば、８倍にアップサンプリングされたデジタルオーディオ信号が出力される。このデジタルローパスフィルタ部２の出力であるデジタルオーディオ信号は、直線補間部３に供給されて、サンプリング周波数が更に、例えば、８倍にアップサンプリングされて、サンプリング周波数が６４ＦＳ（Ｈｚ）のデジタルオーディオ信号が出力される。この直線補間部３より出力されたデジタルオーディオの語長は、直線補間部３の演算によって、２０ビットになされており、入力語長１６ビットより４ビットだけ長くなっている。
【００２８】
直線補間部３より出力されたデジタルオーディオ信号は、ノイズシェーパ部（Δ−Σ変調器）４に供給されて、例えば、４ビットに量子化される。このノイズシェーパ部４では、２０ビットの入力デジタルオーディオ信号を４ビットに量子化した際に発生する量子化ノイズの低域の成分を高域にシフトして、可聴帯域（０〜２０ｋＨｚ）でのタイナミックレンジを確保している。
【００２９】
ノイズシェーパ部４から出力された、サンプリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子化されたデジタルオーディオ信号は、ＰＷＭ（パルス幅変調）パルス変換部に供給されてパルス幅変調される。次に、このパルス幅変調部の構成を説明する。
【００３０】
ノイズシェーパ部４から出力された、サンプリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子化されたデジタルオーディオ信号は、４ビットデータ／パラレル１６ライン電流スイッチデータ変換回路７に供給される。この「１６」は一例であって、この変換回路７の入力データのビット数の２以上の整数倍であれば任意である。
【００３１】
この変換回路７は、後述するパラレル１６ライン電流源（定電流源）１０の中からどの定電流源を選択するかを決定し、後述するパラレル１６ライン電流源（定電流源）ＥＣＬ（エミッタ結合論理）スイッチング回路８を制御するための１６個のスイッチング信号を発生する。
【００３２】
パラレル１６ライン電流源ＥＣＬスイッチング回路８では、変換回路７からのスイッチング信号によって、入力データに応じた電流出力が一対の差動出力電流ｉ＋  、ｉ−  として出力される。この差動出力電流ｉ＋  、ｉ−  は、スイッチング回路８を構成する１６個のスイッチング回路のＯＮ／ＯＦＦのタイミングの不一致によるグリッチを含んでいる。そこで、デクリッチャー回路９によって、差動電流ｉ＋  、ｉ−  の内グリッチが含まれている部分をカットしている。このデグリッチャー回路９には、デグリッチ信号発生回路９Ａからのデグリッチ信号ＤＧＬ１、ＤＧＬ２が供給される。デクリッチャー回路９の出力側の一対の出力端子１１、１２に、グリッチがカットされた電流出力ＩＯＵＴ（＋）、ＩＯＵＴ（−）が得られる。
【００３３】
尚、後述するが、変換回路７によってスイッチング信号を発生する際、電流源１０を構成する１６個の定電流源相互のばらつきによるＤ／Ａ変換器の性能低下を、最小限に抑えるようにしている。
【００３４】
次に、図２を参照して、図１の回路８、９及び電流源１０の具体構成を説明する。電流源１０は、それぞれ定電流がｉ１  、ｉ２  、………、ｉ１５、ｉ１６の２４  ＝１６個の定電流源１０１  、１０２  、………、１０１５、１０１６から構成され、その各一端は基準電位点１３１  、１３２  、………、１３１５、１３１６に接続されている。
【００３５】
スイッチング回路８は、１６個のスイッチング回路８１  、８２  、………、８１５、８１６から構成され、その各スイッチング回路はそれぞれ一対の差動トランジスタ（ＮＰＮ形トランジスタ）Ｑ１１、Ｑ１２；Ｑ２１、Ｑ２２；…………、Ｑ１５１  、Ｑ１５２  ；Ｑ１６１  、Ｑ１６２  から構成される。これらトランジスタＱ１１、Ｑ１２；Ｑ２１、Ｑ２２；…………、Ｑ１５１  、Ｑ１５２  ；Ｑ１６１  、Ｑ１６２  の各エミッタは、それぞれ定電流源１０１  、１０２  、…………１０１５、１０１６の他端に接続され、その各ベースには、変換回路７によって発生されたそれぞれ正相及び逆相のスイッチング信号ＳＷ１１、ＳＷ１２；ＳＷ２１、ＳＷ２２；…………、ＳＷ１５１  、ＳＷ１５２  ；ＳＷ１６１  、ＳＷ１６２  が供給されて、それぞれいずれか一方がＯＮのとき、他方がＯＮとなるように制御される。このため、スイッチング回路８１  、８２  、…………、８１５、８１６からは、常に定電流ｉ１  、ｉ２  、…………、ｉ１５、ｉ１６が出力される。
【００３６】
デグリッチャー回路９は、デグリッチ信号発生回路９Ａから発生し、それぞれベースに供給される正相及び逆相のデグリッチ信号（スイッチング信号）ＤＧＬ１、ＤＧＬ２によって、いずれか一方がＯＮ、他方がＯＦＦとなるそれぞれ１対の差動トランジスタ（ＮＰＮ形トランジスタ）Ｑａ１、Ｑａ２；Ｑｂ１、Ｑｂ２を有する１対のＥＣＬスイッチング回路９ａ、９ｂから構成される。スイッチング回路９ａを構成する一対の差動トランジスタＱａ１、Ｑａ２の各エミッタには、スイッチング回路８１  、８２  、…………、８１５、８１６の各一方のトランジスタＱ１１、Ｑ２１、…………、Ｑ１５１  、Ｑ１６１  のコレクタが接続されて、一対の差動トランジスタＱａ１、Ｑａ２のいずれか一方に電流ｉＳＵＭ（＋）が流されるように構成されている。トランジスタＱａ１のコレクタは、電流ｉＯＵＴ（＋）の出力される出力端子１１に接続されている。
【００３７】
又、スイッチング回路９ｂを構成する一対の差動トランジスタＱｂ１、Ｑｂ２の各エミッタには、スイッチング回路８１  、８２  、…………、８１５、８１６の各他方のトランジスタＱ１２、Ｑ２２、…………、Ｑ１５２  、Ｑ１６２  のコレクタが接続されて、一対の差動トランジスタＱｂ１、Ｑｂ２のいずれか一方に電流ｉＳＵＭ（−）が流されるように構成されている。トランジスタＱｂ１のコレクタは、電流ｉＯＵＴ（−）の出力される出力端子１２に接続されている。
【００３８】
トランジスタＱａ２、Ｑｂ２の各コレクタは、一定の直流電流ｉＤＣ（＝ｉＳＵＭ（＋）＋ｉＳＵＭ（−））の出力される端子１４に接続されている。
【００３９】
デグリッチャー回路９では、一対の差動トランジスタＱａ１、Ｑａ２のいずれか一方に流れる電流ｉＳＵＭ（＋）は、それぞれトランジスタＱ１１、Ｑ２１、………、Ｑ１５１、Ｑ１６１  からのスイッチングタイミングにばらつきのある電流の総和であるので、この総和の電流にはスイッチングの過渡応答時のノイズ、即ち、グリッチが含まれている。同様に、一対の差動トランジスタＱｂ１、Ｑｂ２のいずれか一方に流れる電流ｉＳＵＭ（−）は、それぞれトランジスタＱ１２、Ｑ２２、………、Ｑ１５２  、Ｑ１６２からのスイッチングタイミングにばらつきのある電流の総和であるので、この総和の電流にはスイッチングの過渡応答時のノイズ、即ち、グリッチが含まれている。
【００４０】
上述したように、トランジスタＱａ１、Ｑｂ１のベースに正相のデグリッチ信号ＤＧＬ１が供給され、トランジスタＱａ２、Ｑｂ２のベースに逆相のスイッチング信号が供給されるので、トランジスタＱａ１、Ｑａ２のスイッチングに拘らず、スイッチング回路９ａに流れる電流ｉＳＵＭ（＋）は変化せず、又、トランジスタＱｂ１、Ｑｂ２のスイッチングに拘らず、スイッチング回路９ｂに流れる電流ｉＳＵＭ（−）は変化しない。
【００４１】
次に、図３のタイミングチャートを参照して、デグリッチャー回路９の動作説明を行う。図３Ａ、Ｂは、変換回路７から発生し、それぞれスイッチング回路８の各スイッチング回路８１  、８２  、…………、８１５、８１６の各差動トランジスタのベースに供給されるそれぞれ正相及び逆相のスイッチング信号ＳＷｎ１、ＳＷｎ２（但し、ｎ＝１、２、…………、１５、１６）の波形を示し、このスイッチング信号ＳＷｎ１、ＳＷｎ２は、入力信号のサンプリング周波数が６４ＦＳ（Ｈｚ）に対応して、（１／６４ＦＳ）（ｓｅｃ）毎にデータが切り換わる信号である。
【００４２】
又、図３Ｃ、Ｄは、デグリッチ信号発生回路９Ａから発生し、それぞれトランジスタＱａ１、Ｑｂ１およびＱａ２、Ｑｂ２のベースに供給される正相及び逆相のデグリッチ信号ＤＧＬ１、ＤＧＬ２の波形を示す。デグリッチ信号ＤＧＬ１、ＤＧＬ２は、周期が（１／６４ＦＳ）ｓｅｃ  で、デューティが５０％の矩形波信号で、スイッチング信号ＳＷｎ１、ＳＷｎ２に対し、（１／２５６ＦＳ）ｓｅｃ  だけずれた信号である。尚、デグリッチ信号ＤＧＬ１は、スイッチング信号ＳＷｎ１、ＳＷｎ２が切り換わるタイミングでは、ＯＦＦとなる。
【００４３】
デグリッチ信号ＤＧＬ１がＨ（高）レベルのとき、トランジスタＱａ１、Ｑｂ１がＯＮになり、それぞれのコレクタにグリッチを含まない電流ｉＯＵＴ（＋）、ｉＯＵＴ（−）が流れる。デグリッチ信号ＤＧＬ１がＨ（高）レベルのとき、デグリッチ信号ＤＧＬ２はＬ（低）レベルなので、トランジスタＱａ２、Ｑｂ２はＯＦＦで、それらのコレクタには電流は流れない。デグリッチ信号ＤＧＬ２がＨ（高）レベルのときは、トランジスタＱａ２、Ｑｂ２がＯＮになる。
【００４４】
ところで、トランジスタＱａ２、Ｑｂ２のコレクタ出力は、Ｄ／Ａ変換出力として使用しないが、トランジスタＱａ１、Ｑｂ１がＯＦＦのときに、トランジスタＱａ１、Ｑａ２の接続中点及びトランジスタＱｂ１、Ｑｂ２の接続中点にそれぞれ一定電流ｉＳＵＭ（＋）、ｉＳＵＭ（−）を流すために、トランジスタＱａ２、Ｑｂ２は必要である。
【００４５】
ここでは、デグリッチ信号ＤＧＬ１として、２５６ＦＳ（Ｈｚ）のクロック信号を用いたが、スイッチング信号ＳＷｎ１、ＳＷｎ２が切り換わり、電流出力が切り換わるタイミングを避けることができれば、その他の信号を用いても良い。
【００４６】
デグリッチ信号ＤＧＬ１のＨレベルの時間幅を可変することで、Ｄ／Ａ変換出力のレベル制御が可能になるので、このＤ／Ａ変換器に信号レベル可変機能（音量可変機能）を付与することができる。この時間幅を可変する時間幅可変手段は、デグリッチ信号発生回路９Ａ内に設けることができるが、デグリッチ信号発生回路９Ａ外に設けることができる。因みに、従来の入力デジタルデータと、デジタルボリュームデータ同志の乗算によるボリュウーム機能の場合は、再量子化ノイズが発生するが、このＤ／Ａ変換器に付与された信号レベル可変機能の場合には、このような再量子化ノイズの発生がなく、デジタルデータの精度低下を伴わずして、理想的なデジタル信号のレベル可変手段を実現できる。
【００４７】
次に、図４を参照して、４ビットデータ／パラレル１６ライン電流スイッチデータ変換回路７について説明する。尚、図５に、図４の各部の信号の波形を示す。ノイズシェーパ部４からの並列４ビットデータＤＩＮ１〜ＤＩＮ４が、入力端子１７に供給され、出力端子２８１１、２８２１、…………２８１５１  、２８１６１  に、正相のスイッチング信号ＳＷ１１、ＳＷ２１、…………、ＳＷ１５１  が、出力端子２８１２、２８２２、…………２８１５２  、２８１６２  に、逆相のスイッチング信号ＳＷ１６１；ＳＷ１２、ＳＷ２２、…………、ＳＷ１５２  、ＳＷ１６２  が出力されて、それぞれパラレル１６ライン電流源ＥＣＬスイッチング回路８の各スイッチング回路８１  〜８１６の各トランジスタＱ１１、Ｑ２１、…………、Ｑ１５１  、Ｑ１６１  の各ベース及び各トランジスタＱ１２、Ｑ２２、…………、Ｑ１５２  、Ｑ１６２  の各ベースに供給される。
【００４８】
これらのスイッチング信号の符号ＳＷの添え字である数字の１の桁の数字（１又は２）を除いた数字、即ち、１〜１６をアドレスと呼ぶことにし、これをｎ（ｎ＝１、２、３、…………、１６）で表す。かくすると、上述のスイッチング信号の符号をｎを用いて表すと、ＳＷｎ１、ＳＷｎ２で表すこことができる。そして、スイッチング信号ＳＷｎ１をＨレベルに、従って、スイッチングＳＷｎ２をＬレベルにすれば、スイッチング回路８の任意のスイッチング回路８ｎ  のトランジスタＱｎ１をＯＮにし、トランジスタＱｎ２をＯＦＦにすることができる。このようにして、４ビット、即ち、１６通りのデータによって、デグリッチャー回路９に流す電流値を決定する。
【００４９】
次に、Ｄ／Ａ変換器において、流したい電流値分のスイッチング信号ＳＷｎ  をどのようにして選択するかの条件を説明する。
〔条件１〕ランダムにアドレスｎを選択する。但し、１データ、又は、連続する数データの変換に亘って、必ず１６個全てのアドレスを使用しない限り、同一のアドレスは使用しない。１データ、又は、連続する数データの変換に亘って、１６個全てのデータを使用してしまった場合、次に用いるアドレスはランダムに選択する。
【００５０】
この条件１は理想的な選択法で、これを満たせば、定電流源１０の１６個の定電流源１０１  〜１０１６の定電流にばらつきがあったとしても、そのばらつきによって発生するノイズをランダムノイズ（＝白色ノイズ）にすることができるので、特性劣化を改善することができる。
【００５１】
条件１を満足させるようなＤ／Ａ変換器を得ようとすると、定電流源や、スイッチング回路や、デグリッチャーの回路規模は、図２に示した定電流源１０や、スイッチング回路８や、デグリッチャー９の数倍にもなってしまうので、デジタル的ノイズによって、アナログ回路の性能劣化を回避し得なくなり、又、費用の高騰を招来することになり、実現が困難になってしまう。そこで、Ｄ／Ａ変換器において、流したい電流値分のスイッチング信号ＳＷｎ  をどのようにして選択するかの実用的な条件を説明する。
【００５２】
〔条件２〕複数のスイッチング信号ＳＷｎ１をＨレベルにする場合は、連続するアドレスを用いる。但し、ｎ＝１６の次にはｎ＝１とする。又、１サンプル前のデータで用いた連続するスイッチング信号のアドレス中、最後のアドレスの次のアドレスを、現データのアドレスのスタートにする。
【００５３】
条件２の具体例を述べると、入力データが３の場合、スイッチング信号ＳＷ１、ＳＷ２  、ＳＷ３  やＳＷ１５、ＳＷ１６、ＳＷ１  のように、３つのアドレスのスイッチング信号ＳＷｎ１をＨレベルにする。例えば、１サンプル前のデータが３で、スイッチング信号ＳＷ１５１  、ＳＷ１６１  、ＳＷ１１を、Ｈレベルにした場合、現データはアドレスｎ＝２からスタートし、例えば、現データが５の場合は、スイッチング信号ＳＷ２１、ＳＷ３１、ＳＷ４１、ＳＷ５１、ＳＷ６１をＨレベルにする。
【００５４】
上述の条件２を満たせば、１データ、又は、連続する数データの変換に亘って、必ず１６個の全てのアドレスを使用しない限り、同一のアドレスは使用されない上、入力データの値によってＨレベルにするスイッチング信号ＳＷｎ１が固定パターンにならないので、定電流源１０の個々の定電流源１０１  〜１０１６のばらつきによって発生するノイズ、歪みを分散させることができ、Ｓ／ＮやＳ／（ＴＨＤ＋Ｎ）の劣化を抑えることができる。ここで、Ｓ／（ＴＨＤ＋Ｎ）は、入力信号成分Ｓと、０Ｈｚ〜２０ｋＨｚまでの入力信号以外の成分の総和（ＴＨＤ＋Ｎ）との比を示す。又、Ｓ／Ｎは、０信号入力の場合における、入力信号成分Ｓを０ｄＢ、即ち、１としたときの、入力信号成分Ｓと０Ｈｚ〜２０ｋＨｚまでの入力信号以外の成分の総和Ｎとの比を示す。
【００５５】
図４に示した変換回路７の具体構成は、この条件２を満足する構成となっている。この図４の４ビットデータ／パラレル１６ライン電流スイッチングデータ変換回路７を、図５のタイミングチャートをも参照して説明する。ノイズシェーパ部４からの４ビット並列データＤＩＮ１〜ＤＩＮ４は入力端子１７に供給される。尚、この４ビット並列データＤＩＮ１〜ＤＩＮ４は、直列データであっても良いが、その場合には、データ転送レートが高くなり（この例では、４倍）、十分周波数の高いクロック信号を必要とし、高周波ノイズの影響への配慮が必要となるが、並列データの場合はそのような配慮は不要である。
【００５６】
入力端子１７に入力された４ビット並列データＤＩＮ１〜ＤＩＮ４は、レジスタ１８に供給されて、入力端子１９に供給されるクロック信号ＣＫ１の立ち上がりエッジで取り込まれる。このクロック信号ＣＫ１は、４ビット並列データＤＩＮ１〜ＤＩＮ４と同じ周期を持つクロック信号である。レジスタ１８より出力された４ビット並列データＲＧ１１〜１４は、４ビットデータ＋最終アドレスデータ／１６ビットデータ変換回路２４の入力端ＡＤ１〜ＡＤ４に供給される。
【００５７】
２０は最終アドレス検出回路で、これは４ビット加算器２１及びその次段のレジスタ２２から構成される。レジスタ１８より出力された４ビット並列データＲＧ１１〜１４が、４ビット加算器２１の入力端Ａに供給されると共に、レジスタ２２より出力された４ビット並列データＲＧ２１〜２４が４ビット加算器２１の入力端Ｂに供給されて加算され、その出力端Ｓよりの加算出力ＳＵＭ１〜ＳＵＭ４がレジスタ２２に供給されて、入力端子２３に供給されるクロック信号ＣＫ１の立ち上がりエッジで取り込まれる。レジスタ２２よりの４ビット並列データＲＧ２１〜ＲＧ２４が、変換回路２４の入力端ＡＤ５〜ＡＤ８に供給される。
【００５８】
この最終アドレス検出回路２０は、入力端子１７に供給される４ビット並列データＤＩＮ１〜４を累積加算する。但し、加算器２１の加算出力ＳＵＭ１〜ＳＵＭ４は並列４ビットなので、その加算結果は１６の剰余系の動作となる。これを一例を挙げて説明する。例えば、入力端Ａ及びＢにそれぞれ４ビットデータ１１１０Ｈ（１０進数の１４）、００１１Ｈ（１０進数の３）が供給されたとき、出力端Ｓの出力データは０００１Ｈ（１０進数の１）となり、１０進数の１７にはならず、１６の剰余系の動作をしていることが分かる。
【００５９】
従って、上述の条件２で述べた「１サンプル前のデータで用いた連続するスイッチングアドレスｎ中の最後のアドレス」を、加算器２１の加算出力として取り出すことができる。実際には、レジスタ２２がクロック信号ＣＫ１によって加算器２１の出力ＳＵＭ１〜ＳＵＭ４を取り込んで出力することで、「レジスタ２２のデータに対して１サンプル前のデータで用いた連続するスイッチングアドレスｎ中の最後のアドレス」を検出している。即ち、レジスタ２２の出力は、「１サンプル前のデータで用いた連続するスイッチングアドレスｎ中の最後のアドレス」となっている。
【００６０】
さて、変換回路２４では、入力端ＡＤ１〜ＡＤ４に供給される４ビット並列データＲＧ１１〜ＲＧ１４及び入力端ＡＤ５〜ＡＤ８に供給される１サンプル前のデータで用いられる連続するスイッチングアドレスｎ中の最後のアドレスのデータＲＧ２１〜ＲＧ２４によって、出力端Ｏ１〜Ｏ１６よりの出力データＯＵＴ１〜ＯＵＴ１６の内どれをＨレベルにするかを決定する。
【００６１】
尚、変換回路２４は、簡易的には、８ビットの入力端及び１６ビットの出力端を有するＲＯＭによって構成することができる。
【００６２】
変換回路２４よりの１６ビットの出力データＯＵＴ１〜０ＵＴ１６は、直接レジスタ２５に供給されると共に、反転回路２７に供給されて論理反転された後、レジスタ２５に供給されて、入力端子２６に供給されるクロック信号ＣＫ１によって取り込まれる。そして、出力端子２８１１、２８２１、…………、２８１５１  、２８１６１  及び２８１２、２８２２、…………、２８１５２  、２８１６２  に、スイッチング信号ＳＷ１１、ＳＷ２１、…………、ＳＷ１５１  、ＳＷ１６１  及びＳＷ１２、ＳＷ２２、…………、ＳＷ１５２  、ＳＷ１６２  が出力されて、スイッチング回路８の各スイッチング回路８１  、８２  、…………８１６のスイッチングトランジスタＱ１１、Ｑ２１、…………、Ｑ１５１  、Ｑ１６１  及びＱ１２、Ｑ２２、…………、Ｑ１５２  、Ｑ１６２  の各ベースに供給される。
【００６３】
この場合は、図５のスイッチング信号ＳＷ１１〜ＳＷ１６１  から明らかなように、スイッチング回路８において、例えば、あるインターバルでトランジスタＱ１１のみがＯＮとなり、残りのトランジスタはＯＦＦとなる。その次のインターバルでトランジスタＱ２１、Ｑ３１、Ｑ４１のみがＯＮとなり、残りのトランジスタがＯＦＦとなる。その次の次のインターバルでトランジスタＱ５１、Ｑ６１、Ｑ７１、Ｑ８１、Ｑ９１がＯＮとなり、残りのトランジスタがＯＦＦとなる。その次にの次の次のインターバルでトランジスタＱ１０１  、Ｑ１１１  、Ｑ１２１  、Ｑ１３１  、Ｑ１４１  、Ｑ１５１  、Ｑ１６１  、Ｑ１１がＯＮとなり、残りのトランジスタがＯＦＦとなる。
【００６４】
上述の構成によって、カウンタやシフトレジスタを必要とせずに、入力データのサンプリング周波数以上の高い周波数のクロック信号を必要とせずに、低い動作周波数を以て、条件２に基づいた１６個の定電流源１０１  〜１０１６をスイッチングするスイッチング信号ＳＷ１１、ＳＷ２１、…………、ＳＷ１５１  、ＳＷ１６１  及びＳＷ１２、ＳＷ２２、…………、ＳＷ１５２  、ＳＷ１６２  を発生することができる。
【００６５】
次に、実施例のマルチビットタイプのＤ／Ａ変換器（但し、条件２を採用した場合）及び従来のマルチビットタイプのＤ／Ａ変換器のシミュレーションの結果を比較して説明する。ここで、従来のマルチビットタイプのＤ／Ａ変換器は、実施例のマルチビットタイプのＤ／Ａ変換器において、１サンプルデータ内では、スイッチングアドレスｎから順番に入力データの数だけ、連続するアドレスの定電流源をＯＮさせる（Ｈレベルにする）もので、例えば、入力データが１のときはスイッチアドレスｎ＝１のスイッチング回路をＯＮにする、入力データが２のときはスイッチアドレスｎ＝１、２のスイッチング回路をＯＮにする、入力データが３のときはスイッチングアドレスｎ＝１、２、３のスイッチング回路をＯＮにする。このＤ／Ａ変換器は従来の一般的なマルチビットタイプのＤ／Ａ変換器を意味する。
【００６６】
電流源のモデル化について説明する。今回の例では４ビット、即ち、１６個の定電流源モデルを用意し、理想値、即ち、１．０からばらつきを持たせる分け方であるが、そのばらつきについては、標準偏差σ＝０．３３％の正規分布に従って、±３σの範囲内で１６個の定電流源の定電流をばらつかせた。その定電流源のモデルを、図６に表１として示した。尚、表１の定電流ｉｎ  ＝ｉ１  、ｉ２  、ｉ３  、…………、ｉ１６は、図２の電流源（定電流源）１０の各電流源（定電流源）１０１  、１０２  、１０３  、…………、１０１６の定電流ｉ１  、ｉ２  、ｉ３  、…………、ｉ１６にそれぞれ対応している。
【００６７】
又、図７に、表２として、定電流源に対するスイッチングアドレスｎの割り振り方を示している。このようなばらつき方で、定電流をモデル化した理由は、実際にＤ／Ａ変換器をＩＣ化した場合に、特別な合わせ込みをしない場合は、同一チップ上に１６個の個々の定電流源の間の相対誤差が、標準偏差σ＝０．３３％の正規分布に従った±３σの範囲内に略存在すると考えられるからである。
【００６８】
シミュレーションのＤ／Ａ変換器では、サンプリング周波数Ｆｓ  ＝４４．１ｋＨｚの入力信号が、入力端子を通じて、通過帯域が可聴帯域（０〜２０ｋＨｚ）に設定されているデジタルローパスフィルタ部２に、サンプリング周波数がＦＳ（Ｈｚ）、語長が、例えば、１６ビットのデジタルオーディオ信号が供給されて、サンプリング周波数が、例えば、８倍にアップサンプリングされたデジタルオーディオ信号が出力される。このデジタルローパスフィルタ部の出力であるデジタルオーディオ信号は、直線補間部に供給されて、サンプリング周波数が更に、例えば、８倍にアップサンプリングされて、サンプリング周波数が６４ＦＳ（Ｈｚ）のデジタルオーディオ信号が出力される。この直線補間部３より出力されたデジタルオーディオの語長は、直線補間部の演算によって、２０ビットとなされ、入力語長１６ビットより４ビットだけ長くなっている。
【００６９】
直線補間部より出力されたデジタルオーディオ信号は、ノイズシェーパ部（Δ−Σ変調器）に供給されて、例えば、４ビットに量子化される。このノイズシェーパ部では、２０ビットの入力デジタルオーディオ信号を４ビットに量子化した際に発生する量子化ノイズの低域の成分を高域にシフトして、可聴帯域（０〜２０ｋＨｚ）でのタイナミックレンジを確保するようにしている。
【００７０】
ノイズシェーパ部から出力された、サンプリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子化されたデジタルオーディオ信号は、ＰＷＭ（パルス幅変調）パルス変換部に供給されてパルス幅変調されて、その出力側にＤ／Ａ変換出力が得られる。
【００７１】
このシミュレーションでは、Ｄ／Ａ変換出力を高速フーリエ変換（ＦＦＴ）した。シミュレーションに用いた入力信号は、１ｋＨｚ、０ｄＢ、３０ビット量子化の正弦波及び１ｋＨｚ、−６０ｄＢ、３０ビット量子化の正弦波及びゼロ信号である。
【００７２】
実施例のマルチビットタイプのＤ／Ａ変換器において、各定電流源の電流が理想的に等しい場合に、入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたときの、Ｄ／Ａ変換出力を高速フーリエ変換（ＦＦＴ）して得たシミュレーションによるレスポンスの周波数特性（シュミレーション１）を図９に示し、入力信号を１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波としたときの、同様のレスポンスの周波数特性（シュミレーション２）を図１０に示し、入力信号をゼロ信号としたときの同様のレスポンスの周波数特性（シュミレーション３）を図１１に示した。
【００７３】
実施例のマルチビットタイプのＤ／Ａ変換器において、条件２を採用し、且つ、図６の表１の定電流源モデルを採用した場合に、入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたときの、Ｄ／Ａ変換出力を高速フーリエ変換（ＦＦＴ）して得たシュミレーションによるレスポンスの周波数特性（シュミレーション４）を図１２に示し、入力信号を１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波としたときの、同様のレスポンスの周波数特性（シュミレーション５）を図１３に示し、入力信号をゼロ信号としたときの同様のレスポンスの周波数特性（シュミレーション６）を図１４に示した。
【００７４】
実施例のマルチビットタイプのＤ／Ａ変換器において、条件２を採用し、且つ、図７の表２の電流源モデルを採用した場合に、入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたときの、Ｄ／Ａ変換出力を高速フーリエ変換（ＦＦＴ）して得たシュミレーションによるレスポンスの周波数特性（シュミレーション７）を図１５に示し、入力信号をゼロ信号としたときの同様のレスポンスの周波数特性（シュミレーション８）を図１６に示した。
【００７５】
従来のマルチビットＤ／Ａ変換器において、図６の表１の電流源モデルを採用した場合に、入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたときの、Ｄ／Ａ変換出力を高速フーリエ変換（ＦＦＴ）して得たシュミレーションによるレスポンスの周波数特性（シュミレーション９）を図１７に示し、入力信号を１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波としたときの、同様のレスポンスの周波数特性（シュミレーション１０）を図１８に示し、入力信号をゼロ信号としたときの同様のレスポンスの周波数特性（シュミレーション１１）を図１９に示した。
【００７６】
尚、図９〜図１９において、０信号入力でない場合におけるＳＮＲ（ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ  ｒａｔｉｏ）（ｄＢ）は、入力信号成分Ｓと、０Ｈｚ〜２０ｋＨｚまでの入力信号以外の成分の総和（ＴＨＤ＋Ｎ）との比Ｓ／（ＴＨＤ＋Ｎ）を示す。又、０信号入力の場合におけるＳＮＲ（ｄＢ）は、入力信号成分Ｓを０ｄＢ、即ち、１としたときの、入力信号成分と、０Ｈｚ〜２０ｋＨｚまでの入力信号以外の成分の総和Ｎとの比Ｓ／Ｎを示す。
【００７７】
入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたときの比Ｓ／（ＴＨＤ＋Ｎ）については、図１７のシュミレーション９の従来例の場合は８５．５ｄＢまで劣化してしまうが、図１２のシュミレーション４の条件２を採用した実施例の場合は１０８．３ｄＢが得られ、従来例に比べて２０ｄＢ以上改善されていることが分かる。
【００７８】
入力信号を１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波としたときの比Ｓ／（ＴＨＤ＋Ｎ）については、図１８のシュミレーション１０の従来例の場合は信号が再生されず、直流成分のみとなっていて、−６０ｄＢの入力信号において既にリニアリティが保たれなくなっているが、図１３のシュミレーション５の条件２を採用した実施例の場合は４９．４ｄＢが得られており、これを入力信号が０ｄＢのときの比Ｓ／（ＴＨＤ＋Ｎ）に換算すると、４９．４ｄＢ＋６０ｄＢ＝１０９．４ｄＢとなり、上述の入力信号が０ｄＢのときの比Ｓ／（ＴＨＤ＋Ｎ）＝１０８．３ｄＢに対して、略リニアリティが保たれていると言える。尚、離散ＦＦＴ解析の場合、分析する信号始点付近と終点付近のデータの状態によって、その解析結果が±３ｄＢ程度ばらつくことが予想されるので、この程度の誤差はＦＦＴ解析自体の誤差範囲であると言える。
【００７９】
０信号入力の場合におけるＳ／Ｎについては、図１９のシュミレーション１１の従来例の場合、直流成分が発生しているが、Ｄ／Ａ変換器が電子機器に搭載される場合は、アナログ信号の最終出力の前段で直流成分がカットされるので、シュミレーション結果に対しても直流成分をカットした形でＳ／Ｎを計算したところ、１０２．４ｄＢであったが、図１４のシュミレーション６の条件２を採用した実施例の場合は、直流成分は発生せず、１２２．７ｄＢが得られ、従来例に比べて２０ｄＢ以上改善されていることが分かる。
【００８０】
尚、入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたときの比Ｓ／（ＴＨＤ＋Ｎ）については、上述しように、図１２のシュミレーション４の条件２を採用した実施例の場合は１０８．３ｄＢが得られるが、これは１８ビット相当の変換精度を有することを意味し、ＣＤ（コンパクトディスク）プレーヤに搭載されるＤ／Ａ変換器の変換精度である１６ビットを上回っており、実用的に十分高い精度であることを意味している。
【００８１】
上述の実施例のシュミレーションの場合は、図２の定電流源１０の定電流源１０１  〜１０１６の定電流ｉ１  〜ｉ１６に対するスイッチングアドレスｎの割り振り方を、図７の表２に示したように、定電流を示すｉのサフィックスの小さいものから順にしたが、逆に、定電流を示すｉのサフィックスの大きいものから順に割り振るようにしても、上述と同様の特性が得られる。これは、Ｄ／Ａ変換器を半導体ＩＣ（集積回路）化する場合も実現可能である。即ち、半導体ＩＣチップ上で１６個の定電流源を、一列に並べる形でレイアウトすれば、その配列方向に対して、各定電流は単調に増加、又は、減少する傾向があるから、定電流源を配列方向にスイッチングアドレスｎを割り振れば良いからである。
【００８２】
さて、このように、実際の半導体ＩＣチップ上で１６個の定電流源の定電流のばらつきの傾向が分かっていれば、スイッチングアドレスｎのアドレスの割り振り方を考慮すると、変換精度を一層高くすることができる。そこで、電流源モデルは図６の表１を採用し、スイッチングアドレスの割り振り方が図８の表３のようにしても、定電流源の定電流ｉ１  〜ｉ１６の間に、ｉ１  ＜ｉ２  ＜ｉ３  …………＜ｉ１５＜ｉ１６の傾向があるので、定電流の最小のものの次は最大のもの、その次は１２番目に小さいもの、その次は２番目に大きいもの、…………というように、割り振られたことになる。このようにすれば、先ず、１つのサンプルデータ内での定電流源定電流のばらつき誤差が直ちに補正される。即ち、定電流ｉ１  は定電流ｉ１  〜ｉ１６の平均値に対する負の誤差が最大のものであり、定電流ｉ１６は定電流ｉ１  〜ｉ１６の平均値に対する正の誤差が最大のものであるから、これら二者が連続するアドレスであれば、その誤差を相殺できるか、又は、最小にすることができるからである。
【００８３】
又、定電流ｉ１６の次のアドレスには定電流ｉ２  が割り振られており、定電流ｉ２  は、ｉ１  〜ｉ１６の平均値に対する負の誤差が２番目に大きいものであるから、定電流ｉ１６を定電流ｉ２  として用いた場合でも、誤差を補正する効果はかなり大きいと言うことができ、同様に１６個の定電流源がアドレッシングされているため、この方法は定電流源の定電流のばらつき誤差を直ちに補正する効果が大きいと言えるからである。
【００８４】
更に、前後のサンプルデータとの間でも、同様に定電流源の定電流のばらつき誤差を容易に補正するができる。換言すれば、１６個の定電流源の定電流の平均値を定電流とする１６個の定電流源によって変換が行われているように補正動作を行わせることになる。
【００８５】
図１５及び図１６に示した図８の、表１及び表３を採用した場合の実施例のシュミレーション７及び８の結果を、図１２及び図１４に示した表１及び表２を採用した場合の実施例のシュミレーション４及び６の結果とそれぞれ比較すると、比Ｓ／（ＴＨＤ＋Ｎ）については、前者の方が後者より約５ｄＢ改善され、比Ｓ／Ｎについては、前者の方が後者より約８ｄＢ改善されていることが分かる。
【００８６】
又、図６の表１の１６個の定電流源１０１  〜１０８  の定電流ｉ１  〜ｉ８  には奇数番目のスイッチングアドレスを、定電流源１０９  〜１０１６の定電流ｉ９  〜ｉ１６には偶数番のスイッチングアドレスをそれぞれ割り当てるようにするか、又は、図６の表１の１６個の定電流源１０１  〜１０８  の定電流ｉ１  〜ｉ８  には偶数番目のスイッチングアドレスを、定電流源１０９  〜１０１６の定電流ｉ９  〜ｉ１６には奇数番のスイッチングアドレスをそれぞれ割り当てるようにすれば、図８の表３の割り振り方に比べれば、効果は小さいものの、定電流源の定電流のばらつきの補正効果がある。即ち、１６個の定電流源の定電流の平均値に対しての誤差が必ず正及び負側に現れるから、誤差を小さくする方向に振る舞うからである。
【００８７】
上述の実施例では、入力データとして４ビットのものを例に採ったが、入力データのビット数は任意である。
【００８８】
上述の実施例によれば、定電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、その２Ｎ  個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、その２Ｎ  個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、その選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有するので、２Ｎ  個の定電流源の定電流にばらつきがあっても、そのばらつきによる変換精度の劣化を２０ｄＢ以上改善することのできるＤ／Ａ変換器を得ることができる。
【００８９】
上述の実施例によれば、定電流値が互いに等しい２Ｎ  個（但し、ＮはＮ＝２、３、……）の定電流源と、その２Ｎ  個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２Ｎ  を越えるまでは、その２Ｎ  個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ  −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、その選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有するので、２Ｎ  個の定電流源の定電流にばらつきがあっても、半導体ＩＣ化した場合の２Ｎ  個の定電流源のレイアウトによるばらつきの傾向を基にスイッチングアドレスを割り振ることで、Ｓ／（ＴＨＤ＋Ｎ）において約５ｄＢ、Ｓ／Ｎで約８ｄＢの更なる改善が行われたＤ／Ａ変換器を得ることができる。
【００９０】
デグリッチ信号ＤＧＬ１、ＤＧＬ２の時間幅を可変することによって、再量子化ノイズの発生がなく、デジタルデータの精度低下を伴わずして、理想的なデジタル信号のレベルを可変することのできるＤ／Ａ変換器を得ることができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例のＤ／Ａ変換器を示すブロック線図である。
【図２】実施例のＤ／Ａ変換器の一部の具体回路を示す回路図である。
【図３】図２の回路に供給する信号のタイミングチャートである。
【図４】実施例のＤ／Ａ変換器の一部の具体回路を示す回路図である。
【図５】図４の各部の信号タイミングチャンネルである。
【図６】定電流源モデルを示す表図である。
【図７】定電流とスイッチングアドレスとの対応を示す表図である。
【図８】定電流とスイッチングアドレスとの対応を示す表図である。
【図９】定電流源の各定電流値にばらつきがない場合の、入力信号が１ｋＨｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション１）である。
【図１０】定電流源の各定電流値にばらつきがない場合の、入力信号が１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション２）である。
【図１１】定電流源の各定電流値にばらつきがない場合の、０信号入力時のシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション３）である。
【図１２】実施例の場合の、条件２、図６（表１）の定電流源モデル及び図７（表２）の定電流とスイッチングアドレスとの対応を採用したときの、入力信号が１ｋＨｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション４）である。
【図１３】実施例の場合の、条件２、図６（表１）の定電流源モデル及び図７（表２）の定電流とスイッチングアドレスとの対応を採用したときの、入力信号が１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション５）である。
【図１４】実施例の場合の、条件２、図６（表１）の定電流源モデル及び図７（表２）の定電流とスイッチングアドレスとの対応を採用したときの、０信号入力時のシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション６）である。
【図１５】実施例の場合の、条件２、図６（表１）の定電流源モデル及び図８（表３）の定電流とスイッチングアドレスとの対応を採用したときの、入力信号が１ｋＨｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション４）である。
【図１６】実施例の場合の、条件２、図６（表１）の定電流源モデル及び図８（表３）の定電流とスイッチングアドレスとの対応を採用したときの、入力信号が１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション５）である。
【図１７】従来例の場合の、条件２、図６（表１）の定電流源モデル及び図７（表２）の定電流とスイッチングアドレスとの対応を採用したときの、入力信号が１ｋＨｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション４）である。
【図１８】従来例の場合の、条件２、図６（表１）の定電流源モデル及び図７（表２）の定電流とスイッチングアドレスとの対応を採用したときの、入力信号が１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション５）である。
【図１９】従来例の場合の、条件２、図６（表１）の定電流源モデル及び図７（表２）の定電流とスイッチングアドレスとの対応を採用したときの、０信号入力時のシュミレーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミレーション６）である。
【図２０】従来の１ビットタイプのＤ／Ａ変換器を示すブロック線図である。
【符号の説明】
【００９２】
１  入力端子、２  フィルタ部、３  直線変換部、４  ノイズシェーパ部、７４ビットデータ／パラレル１６ライン電流スイッチデータ変換回路、８  パラレル１６ライン電流源ＥＣＬスイッチング回路、９  デグリッチャー回路、９Ａデグリッチ信号発生回路、１０  パラレル１６ライン電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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