(57)【要約】【課題】信号の変化時に生じるノイズや電源ラインの揺れを低減することのできる差動ドライバー回路を提供する。【解決手段】差動ドライバー回路１０は、出力する信号を差動信号に変換するトランジスタＴｒ１およびトランジスタＴｒ２と、トランジスタＴｒ１への入力信号を遅らせるための第１の遅延素子１６と、トランジスタＴｒ２からの出力を遅らせるための第２の遅延素子１７とを備え、第１および第２の遅延素子１６、１７は、第１の遅延素子１６を介したトランジスタＴｒ１からの出力と、トランジスタＴｒ２からの出力が第２の遅延素子１７を通過した後の信号の変化タイミングとが同一になるような遅延時間に設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動信号を出力する第１のトランジスタおよび第２のトランジスタと、
前記第１のトランジスタの入力側に接続された第１の遅延素子と、
前記第２のトランジスタの出力側に接続された第２の遅延素子と
を備え、
前記第１および第２の遅延素子は、前記第１のトランジスタから出力される信号の変化タイミングと、前記第２のトランジスタの出力が前記第２の遅延素子を経た後の信号の変化タイミングとが同一になるような遅延時間に設定されている
ことを特徴とする差動ドライバー回路。
【請求項２】
請求項１に記載の差動ドライバー回路を第１の差動ドライバー回路および第２の差動ドライバー回路として備え、
前記第１の差動ドライバー回路の第１の遅延素子に設定されている遅延時間と、前記第２の差動ドライバー回路の第１の遅延素子に設定されている遅延時間とを異ならせる
ことを特徴とする差動ドライバー装置。
【請求項３】
差動信号を出力するため一対のトランジスタをそれぞれ備えた第１および第２の差動ドライバー回路を有し、
前記第１および第２の差動ドライバー回路を構成する前記トランジスタのうちの少なくとも３つのトランジスタの入力側に遅延素子を設けて、前記４つのトランジスタの入力側の遅延時間を互いに相違させると共に、
前記各差動ドライバー回路において、一方のトランジスタの入力側の遅延時間と出力側の遅延時間との合計時間が他方のトランジスタの入力側の遅延時間と出力側の遅延時間との合計時間と等しくなるように、前記差動ドライバー回路を構成する前記トランジスタの出力側に遅延素子を設けた
ことを特徴とする差動ドライバー装置。
【請求項４】
前記合計時間を、前記第１の差動ドライバー回路と前記第２の差動ドライバー回路で同一に設定した
ことを特徴とする請求項３に記載の差動ドライバー装置。
【請求項５】
第１および第２の差動ドライバー回路の出力タイミングは、それぞれの差動ドライバー回路の出力により点灯されるレーザー発光素子の出力を受光したセンサの出力タイミングを基準として調整可能である
ことを特徴とする請求項２乃至４のいずれか１つに記載の差動ドライバー装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の差動ドライバー回路もしくは差動ドライバー装置を、画像形成部のレーザー発光素子を駆動するための回路もしくは装置として有する
ことを特徴とする画像形成装置。
【請求項７】
前記差動ドライバー回路もしくは差動ドライバー装置を、色毎のレーザー発光素子を駆動するための回路もしくは装置として有する
ことを特徴とする請求項６に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正相信号と逆相信号とを出力する差動ドライバー回路およびこれを用いた画像形成装置に関する。
【背景技術】
【０００２】
差動ドライバー回路は、正相信号と逆相信号とをペアにして出力するので雑音に対して強いという特性を有する。半導体集積回路などでは、通常、差動ドライバー回路が出力する正相信号の線路長と逆相信号の線路長とが等しくなるように配線されるが、パターンの設計上、線路長に差が生じる場合は、各線路における伝播遅延が相違して正相信号と逆相信号とのタイミングがずれてノイズの放射が大きくなってしまう。
【０００３】
そこで、差動ドライバー回路の正相・逆相の両方の出力段もしくは一方の出力段に遅延素子を挿入することで、線路長の違いによる伝播遅延の差を補償するようにした半導体集積回路が提案されている（たとえば、特許文献１参照。）。
【０００４】
【特許文献１】特開２００４−３２７７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、差動ドライバー回路は正相信号を出力するトランジスタと逆相信号を出力するトランジスタとを同時にオンオフさせるので、一時に変化する電流量が多くノイズの発生源になりやすいと共に、電源の容量が小さい場合には、信号の変化時に電源電圧が変動して誤動作の要因にもなりかねない。
【０００６】
特に、複数の差動ドライバー回路を同期させて同時に動作させるような装置、たとえば、イエロー（Y）、マゼンタ（M）、シアン（C）、ブラック（K）の色別のレーザーダイオードをそれぞれの差動ドライバー回路で駆動するカラー画像形成装置などにおいては、一時に変化する電流量がさらに増大して、ノイズの発生や電源ラインの揺れが生じやすくなる。
【０００７】
特許文献１に開示された技術のように、出力段に遅延素子を挿入して線路長による伝播遅延の差を補償すれば、正相・逆相２つの信号がレシーバに到達するタイミングが正しく位相関係になって雑音に強い伝送が実現される。しかしながら、この技術では差動ドライバー回路を構成する２つのトランジスタが同時にオンオフするので、差動ドライバー回路が要因のノイズ発生や電源ラインの変動を低減することはできない。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、信号の変化時に生じるノイズや電源ラインの揺れを低減することのできる差動ドライバー回路およびこれを用いた画像形成装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記の目的は、以下に示す各項の発明により達成される。
【００１０】
（１）差動信号を出力する第１のトランジスタおよび第２のトランジスタと、
前記第１のトランジスタの入力側に接続された第１の遅延素子と、
前記第２のトランジスタの出力側に接続された第２の遅延素子と
を備え、
前記第１および第２の遅延素子は、前記第１のトランジスタから出力される信号の変化タイミングと、前記第２のトランジスタの出力が前記第２の遅延素子を経た後の信号の変化タイミングとが同一になるような遅延時間に設定されている
ことを特徴とする差動ドライバー回路。
【００１１】
上記発明では、第１のトランジスタがオンオフするタイミングは第２のトランジスタがオンオフするタイミングに比べて第１の遅延素子による遅延時間の分だけ遅れるので、同時にオンオフする場合に比べて一時に変化する電流量が少なくなり、ノイズの発生や電源ラインの揺れが低減される。
【００１２】
また、第２のトランジスタからの出力を第２の遅延素子によって遅延させることで、最終的に外部（後段回路など）へ出力される信号の変化タイミングは第１および第２のトランジスタで同一になるので、差動信号の受信側では信号のスキューやデータ化けが発生しない。また、基板上やケーブル上では信号の変化タイミングが正しく正相・逆相の関係にあるので、信号波形をなまらすなどの対策を施さなくてもノイズの発生を抑えることができ、高速なデータ伝送を確保することができる。
【００１３】
なお、第１の遅延素子による遅延時間と第２の遅延素子による遅延時間は通常、同一に設定されるが、たとえば、線路長の違いによる伝播遅延の差を吸収するために、第１の遅延素子による遅延時間と第２の遅延素子による遅延時間とを相違させてもよい。
【００１４】
（２）（１）に記載の差動ドライバー回路を第１の差動ドライバー回路および第２の差動ドライバー回路として備え、
前記第１の差動ドライバー回路の第１の遅延素子に設定されている遅延時間と、前記第２の差動ドライバー回路の第１の遅延素子に設定されている遅延時間とを異ならせる
ことを特徴とする差動ドライバー装置。
【００１５】
上記発明では、第１の差動ドライバー回路の第１のトランジスタがオンオフするタイミングと、第２の差動ドライバー回路の第１のトランジスタがオンオフするタイミングとにずれが生じるので、複数の差動ドライバー回路を同時に差動させる場合でも、一時に変化する電流量が少なくなり、ノイズの発生や電源ラインの揺れが低減される。
【００１６】
（３）差動信号を出力するため一対のトランジスタをそれぞれ備えた第１および第２の差動ドライバー回路を有し、
前記第１および第２の差動ドライバー回路を構成する前記トランジスタのうちの少なくとも３つのトランジスタの入力側に遅延素子を設けて、前記４つのトランジスタの入力側の遅延時間を互いに相違させると共に、
前記各差動ドライバー回路において、一方のトランジスタの入力側の遅延時間と出力側の遅延時間との合計時間が他方のトランジスタの入力側の遅延時間と出力側の遅延時間との合計時間と等しくなるように、前記差動ドライバー回路を構成する前記トランジスタの出力側に遅延素子を設けた
ことを特徴とする差動ドライバー装置。
【００１７】
上記発明では、同一タイミングで変化する入力信号を与えると、第１および第２の差動ドライバー回路を構成する４つのトランジスタは、すべて異なるタイミングでオンオフする。また、それぞれの差動ドライバー回路においては、最終的に外部（後段）へ出力する２つの信号（正相信号と逆相信号）の変化タイミングが同一になる。
【００１８】
４つのトランジスタすべての入力側に遅延素子を設けてもよいし、１つのトランジスタについては遅延素子を設けなくてもよい。入力側の遅延時間と出力側の遅延時間との合計時間は、第１の差動ドライバー回路と第２の差動ドライバー回路で相違してもよいし、一致させるように構成してもよい。
【００１９】
（４）前記合計時間を、前記第１の差動ドライバー回路と前記第２の差動ドライバー回路で同一に設定した
ことを特徴とする（３）に記載の差動ドライバー装置。
【００２０】
（５）第１および第２の差動ドライバー回路の出力タイミングは、それぞれの差動ドライバー回路の出力により点灯されるレーザー発光素子の出力を受光したセンサの出力タイミングを基準として調整可能である
ことを特徴とする（２）乃至（４）のいずれか１つに記載の差動ドライバー装置。
【００２１】
上記発明では、各差動ドライバー回路はレーザー発光素子を駆動し、これらのレーザー発光素子の出力するレーザー光はそれぞれに対応するセンサで受光される。そして、該センサの出力に基づき、各差動ドライバー回路の出力タイミング、すなわち遅延素子の遅延時間が調整される。
【００２２】
（６）（１）乃至（５）のいずれか１つに記載の差動ドライバー回路もしくは差動ドライバー装置を、画像形成部のレーザー発光素子を駆動するための回路もしくは装置として有する
ことを特徴とする画像形成装置。
【００２３】
（７）前記差動ドライバー回路もしくは差動ドライバー装置を、色毎のレーザー発光素子を駆動するための回路もしくは装置として有する
ことを特徴とする（６）に記載の画像形成装置。
【発明の効果】
【００２４】
本発明に係わる差動ドライバー回路および画像形成装置によれば、トランジスタの入力側に遅延素子を挿入し、トランジスタ相互間で入力側の遅延時間を相違させたので、差動ドライバー回路を構成する各トランジスタのオンオフするタイミングが異なるようになり、一時に変化する電流量が複数のトランジスタを同時にオンオフさせる場合に比べて少なくなり、ノイズの発生や電源ラインの揺れを抑制することができる。
【００２５】
また、トランジスタの出力側にも遅延素子を挿入し、差動ドライバー回路の最終出力としては正相・逆送２つ信号の変化するタイミングを一致させてあるので、遅延素子を挿入していない場合と同様に差動ドライバー回路としての正常な出力状態が維持され、信号のスキューやデータ化けがなく、高速なデータ伝送を行なうことができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面に基づき本発明の各種の実施の形態を説明する。
【００２７】
図１は、第１の実施の形態に係わる差動ドライバー回路１０の構成を示している。差動ドライバー回路１０は、第１のトランジスタＴｒ１と、第２のトランジスタＴｒ２と、抵抗器１３、１４と、定電流源１５と、第１の遅延素子１６と、第２の遅延素子１７とから構成される。
【００２８】
ここでは、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２としてＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を使用しており、それぞれのドレインは抵抗器１３、１４を介して電源Ｖｃｃに接続され、ソースは共通接続された後、定電流源１５を介して接地されている。第１のトランジスタＴｒ１のゲートには第１の遅延素子１６が接続されており、前段回路２からの入力信号が第１の遅延素子１６を介して第１のトランジスタＴｒ１のゲートに入力される。一方、第２のトランジスタＴｒ２のゲートには、遅延素子を介することなく前段回路２からの入力信号が入力される。
【００２９】
第２のトランジスタＴｒ２のドレインと抵抗器１４との接続箇所には第２の遅延素子１７が接続され、第２の遅延素子１７を経た信号が差動ドライバー回路１０における第２のトランジスタＴｒ２側の最終的な出力信号として外部へ出力される。一方、第１のトランジスタＴｒ１のドレインと抵抗器１３との接続箇所に遅延素子は接続されておらず、差動ドライバー回路１０における第１のトランジスタＴｒ１側の最終的な出力信号が該接続箇所から外部へ出力される。
【００３０】
なお、遅延素子１６、１７は、信号を遅延させることのできる素子であれば、どのようなものでもかまわないが、ここでは、信号のなまりを防止するべく、容量性の遅延素子の使用を避け、たとえば、バッファ回路を何段か直列接続した回路で構成してある。
【００３１】
図２は、図１に示す差動ドライバー回路１０の各部（Ａ点からＦ点）における信号波形を示している。ここでは、前段回路２は、差動ドライバー回路１０への入力信号として、矩形波状の入力信号Ｓａ（点Ａの波形）を第２のトランジスタＴｒ２へ出力し、入力信号Ｓａの逆相の入力信号Ｓｄ（点Ｄの波形）を第１のトランジスタＴｒ１に対して出力するようになっている。第２のトランジスタＴｒ２のドレインと抵抗器１４との接続点Ｂからは点Ａの入力信号Ｓａの位相を反転させた信号Ｓｂが出力され、該信号Ｓｂは第２の遅延素子１７によって遅延時間Ｔｄ２だけ遅延された後、出力信号Ｓｃとして外部（後段）へ出力される。
【００３２】
一方、逆相の入力信号Ｓｄ（点Ｄの波形）は、第１の遅延素子１６によって遅延時間Ｔｄ１だけ遅延された後、該遅延された信号Ｓｅ（点Ｅの波形）が第１のトランジスタＴｒ１のゲートへ入力される。第１のトランジスタＴｒ１のドレインと抵抗器１３との接続点Ｆからは点Ｅの信号Ｓｅの位相を反転させたものが出力信号Ｓｆとして外部（後段）へ出力される。
【００３３】
このように前段回路２から差動ドライバー回路１０の第１のトランジスタＴｒ１および第２のトランジスタＴｒ２へ、同一のタイミングで変化する正相・逆相の関係にある入力信号Ｓａ、Ｓｄが入力されても、第１のトランジスタＴｒ１の入力側に第１の遅延素子１６が挿入されているので、第１のトランジスタＴｒ１は第２のトランジスタＴｒ２に対して第１の遅延素子１６の遅延時間Ｔｄ１だけ遅延してオンオフする。これにより、第１のトランジスタＴｒ１のオンオフするタイミングと第２のトランジスタＴｒ２のオンオフするタイミングとが異なるようになり、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２とが同時にオンオフする場合に比べて一時に変化する電流量が少なくなり、ノイズの発生や電源ラインの揺れが低減される。
【００３４】
一方、第２のトランジスタＴｒ２の出力側には第２の遅延素子１７が挿入されているので、第２のトランジスタＴｒ２の出力（信号Ｓｂ）は第２の遅延素子１７でその遅延時間Ｔｄ２だけ遅延された後、外部へ出力される。ここで、第１の遅延素子１６での遅延時間Ｔｄ１と第２の遅延素子１７での遅延時間Ｔｄ２とを等しく設定することで、差動ドライバー回路１０から外部へ出力される２つの出力信号Ｓｃ、Ｓｆの変化タイミングが一致し、前段回路２からの入力信号Ｓａ、Ｓｄと同様に、正しく正相・逆相の関係を持つ一組の差動信号として出力信号Ｓｃ、Ｓｆが外部へ出力される。
【００３５】
これにより、差動ドライバー回路１０の出力信号Ｓｃ、Ｓｆの受信側では信号のスキューによるデータ化けが発生しない。また、差動ドライバー回路１０から出力された後の基板上やケーブル上においては２つの信号Ｓｃ、Ｓｆの変化タイミングが正しく正相・逆相の関係にあるので、信号波形をなまらすなどの対策を施さなくてもノイズの発生を抑えることができ、高速なデータ伝送を確保することができる。
【００３６】
次に、第２の実施の形態について説明する。
【００３７】
第２の実施の形態では、複数の差動ドライバー回路を有する差動ドライバー装置について説明する。図３は第１の差動ドライバー回路１０ａと第２の差動ドライバー回路１０ｂとを有する場合を例示している。なお、図１の差動ドライバー回路１０と同一の構成部分には、数字が同じで添え字ａまたはｂを付加した符号を付してあり、それらの説明は省略する。
【００３８】
図３に示す回路では、第１の差動ドライバー回路１０ａのトランジスタＴｒ２の入力側には遅延素子を接続せず、出力側には３個の遅延素子Ｄを直列に接続してある。第１の差動ドライバー回路１０ａのトランジスタＴｒ１の入力側には３個の遅延素子Ｄを接続し、出力側には遅延素子を接続していない。
【００３９】
第２の差動ドライバー回路１０ｂのトランジスタＴｒ４の入力側には１個の遅延素子Ｄを接続し、出力側には２個の遅延素子Ｄを直列に接続してある。さらに、第２の差動ドライバー回路１０ｂのトランジスタＴｒ３の入力側には２個の遅延素子Ｄを接続し、出力側には１個の遅延素子Ｄを接続してある。１つの遅延素子Ｄによる遅延時間Ｔｄはすべての遅延素子Ｄで等しくなっている。
【００４０】
各トランジスタＴｒ１〜Ｔｒ４の入力側に接続された遅延素子Ｄと出力側に接続された遅延素子Ｄとの合計数はいずれも３個にしてあり、入力側での遅延時間と出力側での遅延時間との合計時間が、いずれのトランジスタＴｒ１〜Ｔｒ４においても３Ｔｄとなるように構成されている。
【００４１】
これらの差動ドライバー回路１０ａ、１０ｂでは、各トランジスタＴｒ１〜Ｔｒ４の入力側に挿入する遅延素子Ｄの数を相違させ、入力側での遅延時間が互いに異なるように構成してある。これにより、同一タイミングで変化する入力信号を与えた場合でも、第１の差動ドライバー回路１０ａおよび第２の差動ドライバー回路１０ｂを構成するすべてのトランジスタＴｒ１〜Ｔｒ４が異なるタイミングでオンオフするようになり、ノイズの発生や電源ラインの揺れが低減される。
【００４２】
また、各差動ドライバー回路１０ａ、１０ｂにおいては、一方のトランジスタ（Ｔｒ１またはＴｒ３）の入力側の遅延時間と出力側の遅延時間との合計時間と、他方のトランジスタ（Ｔｒ２またはＴｒ４）の入力側の遅延時間と出力側の遅延時間との合計時間とが等しくなるように設定してあるので、正相・逆相の関係が正しく維持された一組の差動信号を外部へ出力することができ、差動ドライバー回路としての機能が確保される。
【００４３】
図３の例では、差動ドライバー回路１０ａにおける入力側の遅延時間と出力側の遅延時間の合計時間と、差動ドライバー回路１０ｂにおける入力側の遅延時間と出力側の遅延時間の合計時間とを一致させてあり（共に３Ｔｄ）、２つの差動ドライバー回路１０ａ、１０ｂから外部へ出力される信号の変化タイミングが同一になるように構成してある。なお、少なくとも、１つの差動ドライバー回路を構成する一対のトランジスタ相互間で入力側の遅延時間と出力側の遅延時間との合計時間とを一致させればよく、複数の差動ドライバー回路間で遅延の合計時間を異ならしめてもよい。
【００４４】
次に、第３の実施の形態について説明する。
【００４５】
第３の実施の形態は、第２の実施の形態に係わる差動ドライバー回路を、カラー複写機などの画像形成装置の画像形成部が有するレーザー発光素子の駆動回路に応用したものである。
【００４６】
図４は、画像形成部の中のレーザー走査ユニット３０の概略構成を示している。差動ドライバー回路３１は、レーザー発光素子としてのレーザーダイオード３２を、入力されるレーザー信号ＬＳに応じてオンオフ駆動するドライバー回路である。レーザーダイオード３２から出力されたレーザー光３３は、レンズ、ミラーなどの光学系を経てポリゴンミラー３４に入射し、反射されて感光体ドラム３５上を、図中の矢印Ｓｗで示す方向へ繰り返し走査する。
【００４７】
また、レーザー走査ユニット３０内には、レーザー光３３の走査の開始タイミングを検知するためのインデックスセンサ３６が設けてある。インデックスセンサ３６は、ポリゴンミラー３４で反射されたレーザー光３３が感光体ドラム３５の走査を開始する直前の位置でレーザー光３３を受光するように配置されている。インデックスセンサ３６の出力するインデックス信号ＩＤＸは、レーザー光３３による感光体ドラム３５への画像の書込み位置を決定するために使用される。すなわち、インデックスセンサ３６にレーザー光３３が入射したタイミングを基準として、レーザーダイオード３２への信号の出力タイミングを決定するようになっている。
【００４８】
カラー画像形成装置では、通常、イエロー（Y）、マゼンタ（M）、シアン（C）、ブラック（K）の４つのレーザー走査ユニット３０を用いてカラー印刷を行なっており、レーザー光３３による感光体ドラム３５への書込み位置を、色別に設けた４つのレーザー走査ユニット３０で一致させる必要がある。そのため、各レーザー走査ユニット３０のインデックスセンサ３６が出力するインデックス信号ＩＤＸに基づいて、各レーザーダイオード３２への出力タイミングを調整している。
【００４９】
図５は、レーザー走査ユニット３０で使用される差動ドライバー回路３１を示している。カラーの画像形成装置は、イエロー（Y）、マゼンタ（M）、シアン（C）、ブラック（K）の４つのレーザー走査ユニット３０を有するので、これらの４つのレーザー走査ユニット３０が有する４つの差動ドライバー回路３１に含まれるすべてのトランジスタを異なるタイミングでオンさせることが、ノイズの低減などにとって好ましい。そこで、色別に設けた４つのレーザー走査ユニット３０の差動ドライバー回路３１に含まれるすべてのトランジスタ相互間で入力側の遅延時間が相違するように遅延素子（図示省略）を挿入してある。
【００５０】
図５に示す作動ドライバー回路３１では、トランジスタＴｒ１の入力側には遅延素子を接続せず、トランジスタＴｒ２の入力側に２つの遅延素子Ｄｉを接続している。これに対応して、トランジスタＴｒ１の出力側に２つの遅延素子Ｄｏを接続し、トランジスタＴｒ２の出力側には遅延素子を接続している。２つの遅延素子Ｄｉによる遅延時間と２つの遅延素子Ｄｏによる遅延時間は等しく設定される。
【００５１】
また、トランジスタＴｒ１の出力側には複数の遅延素子Ｄ１ａ〜Ｄ１ｄが直列に複数段接続され、同じくトランジスタＴｒ２の出力側に複数の遅延素子Ｄ２ａ〜Ｄ２ｄが直列に複数段接続されている。トランジスタＴｒ１、Ｔｒ２の出力側に接続された各段の遅延素子（Ｄ１ａとＤ２ａ、Ｄ１ｂとＤ２ｂ、Ｄ１ｃとＤ２ｃ、Ｄ１ｄとＤ２ｄ）はペアになっており、また、各段の遅延素子（Ｄ１ａとＤ２ａ、Ｄ１ｂとＤ２ｂ、Ｄ１ｃとＤ２ｃ、Ｄ１ｄとＤ２ｄ）に対応させて、その段の遅延素子をバイパスするためのＦＥＴ素子４１ａ〜４１ｄが設けてある。さらに、各段毎に、バイパス用ＦＥＴ素子４１ａ〜４１ｄをオンオフ（バイパス／非バイパス）制御するためのゲート回路４３ａ〜４３ｄが接続されている。
【００５２】
各段のゲート回路４３ａ〜４３ｄの入力の一方（非反転入力端子）には、各レーザー走査ユニット３０のインデックスセンサ３６が出力するインデックス信号ＩＤＸを合成した合成信号Ｓｇが入力される。合成信号Ｓｇは、色別に設けた複数のレーザー走査ユニット３０のインデックスセンサ３６が出力するインデックス信号ＩＤＸの中で出力タイミングが最も遅い信号である。
【００５３】
各段のゲート回路４３ａ〜４３ｄの他方の入力（反転入力端子）には、当該差動ドライバー回路３１によって駆動されたレーザーダイオード３２のレーザー光３３を受光したインデックスセンサ３６の出力する合成信号Ｓｇが、直列に接続された遅延素子Ｄで次第に遅延量が増加されて入力される。
【００５４】
詳細には、合成信号Ｓｇを遅延素子Ｄ３ａで遅延させた信号を初段のゲート回路４３ａの反転入力端子に入力し、該信号をさらに遅延素子Ｄ３ｂで遅延させた信号を２段目のゲート回路４３ｂの反転入力端子に入力し、該信号をさらに遅延素子Ｄ３ｃで遅延させた信号を３段目のゲート回路４３ｃの反転入力端子に入力し、該信号をさらに遅延素子Ｄ３ｄで遅延させた信号を４段目のゲート回路４３ｄの反転入力端子に入力している。なお、各遅延素子Ｄ１ａ〜Ｄ１ｄ、Ｄ２ａ〜Ｄ２ｄ、Ｄ３ａ〜Ｄ３ｄの遅延時間（Ｔｄ）は等しく設定されている。
【００５５】
図６は、イエロー（Y）、マゼンタ（M）、シアン（C）、ブラック（K）の各レーザー走査ユニット３０に入力されるレーザー信号ＬＳｙ、ＬＳｍ、ＬＳｃ、ＬＳｋと、それぞれのレーザー走査ユニット３０におけるインデックス信号ＩＤＸｙ、ＩＤＸｍ、ＩＤＸｃ、ＩＤＸｋと、合成信号Ｓｇとのタイミング関係の一例を示している。
【００５６】
図６では、各色のレーザー走査ユニット３０へは同一タイミングで変化するレーザー信号ＬＳｙ、ＬＳｍ、ＬＳｃ、ＬＳｋが入力され、同一タイミングでレーザーダイオード３２が駆動されている。レーザーダイオード３２が駆動されると、レーザー光がポリゴンミラー３４によって走査され、インデックスセンサ３６へ入射する。インデックスセンサ３６へ入射するタイミングは、各色のレーザー走査ユニット３０が有するポリゴンミラー３４の回転角の位相ずれなどによって不一致になり、これに応じて各レーザー走査ユニット３０のインデックスセンサ３６から出力されるインデックス信号ＩＤＸｙ、ＩＤＸｍ、ＩＤＸｃ、ＩＤＸｋの出力タイミングにずれが生じる。これらの中で最も遅い信号が合成信号Ｓｇとして出力される。
【００５７】
図６の例では、イエロー（Y）のレーザー走査ユニット３０のインデックス信号ＩＤＸｙが最も早く出力され、ブラック（K）のレーザー走査ユニット３０のインデックス信号ＩＤＸｋが最も遅く出力されている。その結果、インデックス信号ＩＤＸｋが合成信号Ｓｇとして出力されている。
【００５８】
次に、レーザーダイオード３２を駆動するタイミングが自動調整される様子を、イエロー（Y）のレーザー走査ユニット３０の差動ドライバー回路３１を例に図７を用いて説明する。各色の信号タイミングは図６に示すようになっているものとする。
【００５９】
図７（ａ）は、差動ドライバー回路３１の一部分を示し、図７（ｂ）の信号Ａ〜信号Ｄは、図７（ａ）の点Ａ〜点Ｄにおける信号の波形を、図７（ｂ）の信号ａ〜信号ｄは図７（ａ）の各点ａ〜ｄにおける信号の波形をそれぞれ示している。
【００６０】
イエロー（Y）のレーザー走査ユニット３０のインデックスセンサ３６から出力されたインデックス信号ＩＤＸｙは、差動ドライバー回路３１の遅延素子Ｄ３ａの入力に接続され、遅延素子Ｄ３ａ〜Ｄ３ｄを通過する毎に遅延（Ｔｄ）が発生する。詳細には、遅延素子Ｄ３ａを通過後の点Ａではインデックス信号ＩＤＸｙに対して時間Ｔｄだけ遅延した信号Ａとなり、遅延素子Ｄ３ｂをさらに通過後の点Ｂではインデックス信号ＩＤＸｙに対して時間２Ｔｄだけ遅延した信号Ｂとなり、遅延素子Ｄ３ｃをさらに通過後の点Ｃではインデックス信号ＩＤＸｙに対して時間３Ｔｄだけ遅延した信号Ｃとなり、遅延素子Ｄ３ｄを通過後の点Ｄではインデックス信号ＩＤＸｙに対して時間４Ｔｄだけ遅延した信号Ｄとなっている。
【００６１】
各信号Ａ〜信号Ｄは、対応する段のゲート回路４３ａ〜４３ｄの一方の入力端子（反転入力端子）に入力され、ゲート回路４３ａ〜４３ｄの他方の入力端子（非反転入力端子）にはそれぞれ合成信号ＳｇＸが入力されている。
【００６２】
合成信号Ｓｇは、図６に示すように、インデックス信号ＩＤＸｙ、ＩＤＸｍ、ＩＤＸｃ、ＩＤＸｋの中で最も遅い信号であり、この例ではブラック（ｋ）のレーザー走査ユニット３０から出力されたインデックス信号ＩＤＸｋが合成信号Ｓｇになっている。
【００６３】
ゲート回路４３ａ〜４３ｄの出力は、反転入力端子の入力（次第に遅延されたインデックス信号）がイネーブル（enable）（ローレベル）になるタイミングが、非反転入力端子の入力（最も遅いインデックス信号）がイネーブル（ローレベル）になるタイミングより早い場合にはイネーブル（ハイレベル）になり、遅い場合にはディゼーブル（disable）（ローレベル）になる。図７の場合、信号Ａ、信号Ｂ、信号Ｃがそれぞれ反転入力端子に入力されたゲート回路４３ａ、４３ｂ、４３ｃの出力はイネーブル（ハイレベル）になり、信号Ｄが反転入力端子に入力されたゲート回路４３ｄの出力はディゼーブル（ローレベル）になっている。
【００６４】
各ゲート回路４３ａ〜４３ｄの出力は、合成信号Ｓｇの立下りのタイミングでラッチ回路４５ａ〜４５ｄでそれぞれラッチされ、各ラッチ回路４５ａ〜４５ｄの出力（信号ａ〜信号ｄ）は対応する段のＦＥＴ素子４１のオンオフを制御する。
【００６５】
ラッチ回路４５ａ〜４５ｄの出力がイネーブル（ハイレベル）になると、そのラッチの出力が接続されたＦＥＴ素子４１はオフになり、該オフになったＦＥＴ素子４１をバイパス経路に持つ遅延素子Ｄ１ａはバイパスされなくなる。一方、ラッチ回路４５の出力がディゼーブル（ローレベル）になると、そのラッチの出力が接続されたＦＥＴ素子４１はオンになり、該オンになったＦＥＴ素子４１をバイパス経路に持つ遅延素子（Ｄ１ａとＤ２ａ、Ｄ１ｂとＤ２ｂ、Ｄ１ｃとＤ２ｃ、Ｄ１ｄとＤ２ｄ）はバイパスされる。
【００６６】
図７の例では、ラッチ回路４５ａ〜４５ｃの出力する信号ａ〜信号ｃはイネーブルとなり、ラッチ回路４５ｄの出力する信号ｄはディゼーブルになるので、１段目から３段目までの遅延素子（Ｄ１ａとＤ２ａ、Ｄ１ｂとＤ２ｂ、Ｄ１ｃとＤ２ｃ）はバイパスされず、４段目の遅延素子（Ｄ１ｄとＤ２ｄ）のみがＦＥＴ素子４１ｄでバイパスされる。
【００６７】
これにより、イエロー（Y）のレーザー走査ユニット３０の差動ドライバー回路３１の出力は、各色のレーザー走査ユニット３０の中で最も遅いインデックス信号ＩＤＸｋと同じタイミングとなるように遅延される。このようにして、すべての色のレーザー走査ユニット３０におけるレーザーダイオード３２の駆動タイミングが自動的に調整されて一致するので、各レーザー走査ユニット３０の同期ずれによる色ずれの発生が抑えられる。
【００６８】
以上、本発明の実施の形態を図面によって説明してきたが、具体的な構成は実施の形態に示したものに限られるものではなく、本発明の要旨を逸脱しない範囲における変更や追加があっても本発明に含まれる。
【００６９】
たとえば、実施の形態では、差動ドライバー回路をＭＯＳＦＥＴで構成したが、他の種類のトランジスタで構成してもかまわない。
【００７０】
実施の形態では、トランジスタの入力側と出力側の遅延時間の合計が差動ドライバー回路を構成する一対のトランジスタにおいて等しくなるようにしたが、外部への最終的な出力タイミングが一致するようにされればよい。また、線路長による遅延を考慮して合計の遅延時間に差を設けてもよい。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態に係わる差動ドライバー回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係わる差動ドライバー回路の各部の信号波形を示す波形図である。
【図３】本発明の第２の実施の形態に係わる差動ドライバー回路を示す回路図である。
【図４】本発明の第３の実施の形態に係わる画像形成装置のレーザー走査ユニットの概略構成を示す説明図である。
【図５】レーザー走査ユニットで使用される差動ドライバー回路の構成を示す回路図である。
【図６】各レーザー走査ユニットに入力されるレーザー信号と、それぞれのレーザー走査ユニットにおけるインデックス信号と、合成信号とのタイミング関係の一例を示す波形図である。
【図７】イエロー（Ｙ）のレーザー走査ユニットにおける差動ドライバー回路と各部の信号波形とを示す説明図である。
【符号の説明】
【００７２】
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４…トランジスタ
２…前段回路
１０…差動ドライバー回路
１０ａ…第１の差動ドライバー回路
１０ｂ…第２の差動ドライバー回路
１３、１４…抵抗器
１５…定電流源
１６…第１の遅延素子
１７…第２の遅延素子
３０…レーザー走査ユニット
３１…差動ドライバー回路
３２…レーザーダイオード
３３…レーザー光
３４…ポリゴンミラー
３５…感光体ドラム
３６…インデックスセンサ
４１ａ〜４１ｄ…ＦＥＴ素子
４３ａ〜４３ｄ…ゲート回路
４５ａ〜４５ｄ…ラッチ回路
Ｄ、Ｄｉ、Ｄｏ、Ｄ１ａ〜Ｄ１ｄ、Ｄ２ａ〜Ｄ２ｄ、Ｄ３ａ〜Ｄ３ｄ…遅延素子
Ｓｇ…合成信号
ＬＳ…レーザー信号
ＩＤＸ…インデックス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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