(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の膜厚の均一性を向上させる。【解決手段】  Ｐ型半導体基板１上に形成された溝６の側壁に支持体７を設けた後、第２半導体層３を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、Ｐ型半導体基板１と第２半導体層３との間に空洞部９を形成し、Ｐ型半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、Ｐ型半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成する。【選択図】      図５
2007042877.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記Ｐ型半導体基板のＰ型不純物の濃度は１Ｅ１２から１Ｅ１７ｃｍ-3の範囲内であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にエピタキシャル成長にて形成されたＰ型半導体層と、
前記Ｐ型半導体層上にエピタキシャル成長にて形成された半導体層と、
前記Ｐ型半導体層と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
Ｐ型半導体基板上にエピタキシャル成長にて形成されたイントリンジック半導体層と、
前記イントリンジック半導体層上にエピタキシャル成長にて形成された半導体層と、
前記イントリンジック半導体層と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板に形成されたＰウェル層と、
前記Ｐウェル層上にエピタキシャル成長にて形成された半導体層と、
前記Ｐウェル層と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項６】
Ｐ型半導体基板上にイントリンジックまたはＮ型第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さなイントリンジック第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記埋め込み絶縁層を形成した後、前記Ｐ型半導体基板にＮ型不純物をイオン注入することにより、前記Ｐ型半導体基板にＮウェル層を形成する工程をさらに備えることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献１に開示された方法では、ＳｉとＳｉＧｅとの選択比を利用してＳｉＧｅ層のみを選択的に除去するが、エッチング時の選択比の確保が容易ではなく、ＳｉＧｅ層のエッチング時にＳｉ層も一部エッチングされるため、Ｓｉ層の膜厚ばらつきを生じる。このため、Ｓｉ層の中央よりも端部の膜厚が薄くなったり、Ｓｉ層の中央下にＳｉＧｅ層のエッチング残りが発生したりして、Ｓｉ層に形成されるＳＯＩトランジスタの電気的特性がばらついたり、ＳｉＧｅ層のエッチング距離に制限が発生し、ＳＯＩ層の幅が制約されるという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の膜厚の均一性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、Ｐ型半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００８】
これにより、Ｐ型半導体基板上に成膜されたイントリンジック半導体層からのホールをＰ型半導体基板に逃げ込み易くすることが可能となり、Ｐ型半導体基板上に成膜された半導体層のエッチングレートを速めることができる。このため、Ｐ型半導体基板と半導体層との間に埋め込み絶縁層を埋め込むために、組成の異なる半導体層をＰ型半導体基板上に積層し、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、ＳＯＩトランジスタが形成される上層の半導体層がエッチングされることを抑制することができる。この結果、ＳＯＩ基板を用いることなく、埋め込み絶縁層上に形成される半導体層の膜厚の均一性を向上させることが可能となり、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの電気的特性を均一化することが可能となるとともに、ＳＯＩトランジスタの大面積化を達成することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記Ｐ型半導体基板のＰ型不純物の濃度は１Ｅ１２から１Ｅ１７ｃｍ-3の範囲内であることを特徴とする。
これにより、基板のフェルミレベルが変化し前記ホールの逃げ込みの働きをしながらも、Ｐ型半導体基板のドーパント濃度が低いため、基板のエッチング速度を小さくできる。その結果、Ｐ型半導体基板のエッチングレートを小さく保ちながら、Ｐ型半導体基板上に成膜された半導体層のエッチングレートを速めることができ、埋め込み絶縁層上に形成される半導体層の膜厚の均一性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成されたＰ型半導体層と、前記Ｐ型半導体層上にエピタキシャル成長にて形成された半導体層と、前記Ｐ型半導体層と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１１】
これにより、Ｐ型半導体層上に成膜された半導体層からのホールをＰ型半導体層に逃げ込み易くすることが可能となり、Ｐ型半導体層上に成膜された半導体層のエッチングレートを速めることができる。このため、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、ＳＯＩトランジスタが形成される上層の半導体層がエッチングされることを抑制することができ、ＳＯＩ基板を用いることなく、埋め込み絶縁層上に形成される半導体層の膜厚の均一性を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、Ｐ型半導体基板上にエピタキシャル成長にて形成されたイントリンジック半導体層と、前記イントリンジック半導体層上にエピタキシャル成長にて形成された半導体層と、前記イントリンジック半導体層と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１３】
これにより、イントリンジック半導体層上に成膜された半導体層からのホールをＰ型半導体基板に逃げ込み易くすることが可能となるとともに、結晶性の良いイントリンジック半導体層上に半導体層を成膜することができ、イントリンジック半導体層上に成膜された半導体層の結晶性の劣化を抑制しつつ、イントリンジック半導体層上に成膜された半導体層のエッチングレートを速めることができる。このため、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、ＳＯＩトランジスタが形成される上層の半導体層がエッチングされることを抑制することができ、ＳＯＩ基板を用いることなく、埋め込み絶縁層上に形成される半導体層の膜厚の均一性を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、半導体基板に形成されたＰウェル層と、前記Ｐウェル層上にエピタキシャル成長にて形成された半導体層と、前記Ｐウェル層と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１５】
これにより、Ｐウェル層上に成膜された半導体層からのホールをＰウェル層に逃げ込み易くすることが可能となり、Ｐウェル層上に成膜された半導体層のエッチングレートを速めることができる。このため、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、ＳＯＩトランジスタが形成される上層の半導体層がエッチングされることを抑制することができ、ＳＯＩ基板を用いることなく、埋め込み絶縁層上に形成される半導体層の膜厚の均一性を向上させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｐ型半導体基板上にイントリンジックまたはＮ型第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さなイントリンジック第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１７】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層をＰ型半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層がＰ型半導体基板上に脱落することを防止することができる。さらに、イントリンジックまたはＮ型第１半導体層をＰ型半導体基板上に成膜するとともに、イントリンジック第２半導体層を第１半導体層上に成膜することにより、第２半導体層のエッチングレートを変化させることなく、Ｐ型半導体基板上に成膜された第１半導体層のエッチングレートを速めることができる。
【００１８】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、第２半導体層の膜厚の均一性を向上させることが可能となり、第２半導体層の品質を損なうことなく、第２半導体層とＰ型半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの電気的特性を均一化することができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記埋め込み絶縁層を形成した後、前記Ｐ型半導体基板にＮ型不純物をイオン注入することにより、前記Ｐ型半導体基板にＮウェル層を形成する工程をさらに備えることを特徴とする。
これにより、第１半導体層のエッチングレートを速めるために、Ｐ型半導体基板を用いた場合においても、Ｐ型半導体基板と半導体層との間に埋め込まれた埋め込み絶縁層を形成してから、Ｐ型半導体基板にＮウェル層を形成することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、第１半導体層と第２半導体層との間の格子整合をとることを可能としつつ、第１半導体層と第２半導体層との間でのエッチング時の選択比を確保することが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図９（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図９（ｂ）は、図１（ａ）〜図９（ａ）のＡ１−Ａ１´〜Ａ９−Ａ９´線でそれぞれ切断した断面図、図１（ｃ）〜図９（ｃ）は、図１（ａ）〜図９（ａ）のＢ１−Ｂ１´〜Ｂ９−Ｂ９´線でそれぞれ切断した断面図である。
【００２２】
図１において、Ｐ型半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、Ｐ型半導体基板１のＰ型不純物の濃度は１Ｅ１２から１Ｅ１７ｃｍ-3の範囲内であることが好ましい。また、第１半導体層２は、Ｐ型半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、Ｐ型半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、Ｐ型半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。さらに、第１半導体層２としてはイントリンジックまたはＮ型半導体層を用いることが好ましく、第２半導体層３としてはイントリンジック半導体層を用いることが好ましい。
【００２３】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、Ｐ型半導体基板１の一部を露出させる溝６を形成する。なお、Ｐ型半導体基板１の一部を露出させる場合、Ｐ型半導体基板１の表面でエッチングを止めるようにしてもよいし、Ｐ型半導体基板１をオーバーエッチングしてＰ型半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００２４】
次に、図３に示すように、第１半導体層２および第２半導体層３の側壁に成膜され、第２半導体層３をＰ型半導体基板１上で支持する支持体７を溝６内に形成する。なお、第１半導体層２および第２半導体層３の側壁に成膜された支持体７を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１半導体層２および第２半導体層３の側壁ならびにＰ型半導体基板１の表面に支持体７を選択的に形成することができる。なお、支持体７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、Ｐ型半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、支持体７としてＳｉを用いることが好ましい。これにより、支持体７と第２半導体層３との間の格子整合をとることを可能としつつ、支持体７と第１半導体層２との間の選択比を確保することができる。また、支持体７の材質として、Ｓｉなどの半導体を用いることにより、第１半導体層２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体７の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。また、ＣＶＤなどの方法により基板全面が覆われるようにして溝７内に埋め込まれた支持体を形成するようにしてもよい。
【００２５】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層に凹部を形成するようにしてもよい。あるいは、溝８内の第１半導体層２を貫通させてＰ型半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８内のＰ型半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８内のＰ型半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内のＰ型半導体基板１のオーバーエッチングを抑制することができる。
【００２６】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、Ｐ型半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３をＰ型半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３とＰ型半導体基板１との間の絶縁を図ることが可能となる。
【００２７】
なお、Ｐ型半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、Ｐ型半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００２８】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００２９】
また、第１半導体層２としてイントリンジックまたはＮ型ＳｉＧｅを用いるとともに、Ｐ型半導体基板１としてＳｉ基板を用いた場合、Ｐ型ドーピング層ではイントリンジックまたはＮ型ＳｉＧｅからホールが逃げ込み易くなり、フッ硝酸による選択エッチングにてＰ型ドーピング層上のＳｉＧｅのエッチングレートを大きくすることができる。また、第２半導体層３としてイントリンジックＳｉを用いることにより、第２半導体層３のエッチングレートが変化しないようにすることができる。このため、第２半導体層３のエッチング量を変化させることなく、第１半導体層２のエッチング量を増大させることができ、第２半導体層３の膜厚の均一性を向上させることができる。
【００３０】
さらに、Ｐ型半導体基板１のＰ型不純物の濃度を１Ｅ１２から１Ｅ１７ｃｍ-3の範囲内に設定することにより、Ｐ型半導体基板１のエッチングレートの増大を抑制しつつ、Ｐ型半導体基板１のフェルミレベルを変化させることができる。このため、Ｐ型Ｓｉ基板上に積層されたＳｉＧｅ層からＰ型Ｓｉ基板にホールを容易に逃がすことが可能となり、Ｐ型Ｓｉ基板表面の平坦性を維持しつつ、ＳｉＧｅ層のエッチングレートを増大させることができる。
【００３１】
次に、図６に示すように、Ｐ型半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、Ｐ型半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成するとともに、溝８内の第２半導体層３の側壁に酸化膜１１を形成し、さらに、支持体７を酸化膜１２に変化させる。なお、半導体基板１および第２半導体層３の熱酸化にて埋め込み絶縁層１０を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。
【００３２】
これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の酸化膜１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化することができる。なお、埋め込み絶縁層１０は空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。
【００３３】
また、エッチング時の選択比が互いに異なる第１半導体層２および第２半導体層３をＰ型半導体基板１上に順次成膜するとともに、溝６、８の形成を２回に分けて行うことにより、Ｐ型半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成することが可能となる。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可能となる。
【００３４】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に埋め込み絶縁層１０を形成することが可能となる。このため、溝６、８内にそれぞれ形成された酸化膜１２、１１が侵食されることを防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層３にトランジスタを形成することが可能となる。
【００３５】
また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層３下の第１半導体層２を除去するための溝を別途設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３６】
さらに、Ｐ型半導体基板１のＰ型不純物の濃度を１Ｅ１２から１Ｅ１７ｃｍ-3の範囲内に設定することにより、熱酸化時におけるＰ型半導体基板１の酸化レートをイントリンジック半導体基板１の酸化レートとほとんど変わらないようにすることができ、埋め込み絶縁層１０の膜厚に均一性を維持することができる。また、空洞部９に埋め込み絶縁層１０を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１０をリフローさせることが可能となり、埋め込み絶縁層１０のストレスを緩和させることが可能となるとともに、第２半導体層３との境界における界面準位を減らすことができる。
【００３７】
また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を埋め込み絶縁層１０で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層１０の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００３８】
なお、埋め込み絶縁層１０の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３９】
次に、図７に示すように、ＣＶＤなどの方法により溝６、８内に埋め込み絶縁層１３を埋め込んだ後、犠牲酸化膜４および酸化防止膜５を除去する。これにより、溝６、８内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、犠牲酸化膜４および酸化防止膜５を除去してから、溝６、８内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。
【００４０】
次に、図８に示すように、Ｐ型半導体基板１の表層にＰ、ＡｓなどのＮ型不純物をイオン注入することにより、Ｐ型半導体基板１にＮウェル層３１を形成する。
次に、図９に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。
【００４１】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース２５ａおよびドレイン層２５ｂを第２半導体層３に形成する。
【００４２】
これにより、ＳＯＩ基板を用いることなく、埋め込み絶縁層１０上に形成される第２半導体層３の膜厚の均一性を向上させることが可能となり、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの電気的特性を均一化することが可能となるとともに、ＳＯＩトランジスタの大面積化を達成することができる。
なお、上述した実施形態では、埋め込み絶縁層１０を介してＰ型半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層をＰ型半導体基板１上に積層するようにしてもよい。
【００４３】
また、上述した実施形態では、埋め込み絶縁層１０を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、埋め込み絶縁層１０を形成するようにしてもよい。この場合、埋め込み絶縁層１０の形成時に第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００４４】
また、上述した実施形態では、第１半導体層２および第２半導体層３をＰ型半導体基板１上に順次積層する方法について説明したが、半導体基板上に形成されたＰ型半導体層上に第１半導体層２および第２半導体層３を順次積層するようにしてもよいし、半導体基板に形成されたＰウェル層上に第１半導体層２および第２半導体層３を順次積層するようにしてもよい。また、Ｐ型半導体基板上にイントリンジック半導体層を形成するようにしてもよい。
【００４５】
図１０は、本発明の一実施形態に係る半導体基板の一例を示す断面図である。
図１０において、半導体基板５１上には半導体層５２が形成されている。ここで、半導体基板５１としては、例えば、Ｐ型Ｓｉ基板を用いることが好ましく、半導体層５２としては、例えば、イントリンジックＳｉ薄膜またはＰ型Ｓｉ薄膜を用いることが好ましい。そして、図１の第１半導体層２および第２半導体層３を半導体層５２上に積層し、図１から図８と同様の工程を経ることにより、半導体基板５１上にＳＯＩトランジスタを形成することができる。また、半導体層５２としてイントリンジックＳｉ薄膜を用いることにより、イントリンジック半導体層上に成膜される第１半導体層２の結晶性の劣化を抑制しつつ、第１半導体層２のエッチングレートを速めることができる。
【００４６】
図１１は、本発明の一実施形態に係る半導体基板のその他の例を示す断面図である。
図１１において、半導体基板６１の表層にはＰウェル層６２が形成されている。ここで、半導体基板６１としては、例えば、Ｐ型Ｓｉ基板またはイントリンジックＳｉ基板を用いることが好ましく、Ｐウェル層６２はレトログレードウェルとすることが好ましい。これにより、Ｐウェル層６２の深い位置にＰ型不純物の濃度のピークを持ってくることが可能となり、Ｐウェル層６２の表面の不純物濃度を低減させることを可能となる。このため、Ｐウェル層６２の表面のエッチングレートの増大を抑制しつつ、Ｐウェル層６２上に積層される第１半導体層２のエッチングレートを増大させることができ、Ｐウェル層６２の表面の平坦性の劣化を抑制しつつ、第１半導体層２のエッチング面積を増大させることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体基板の一例を示す断面図。
【図１１】本発明の一実施形態に係る半導体基板のその他の例を示す断面図。
【符号の説明】
【００４８】
１  Ｐ型半導体基板、２  第１半導体層、３  第２半導体層、４  犠牲酸化膜、５  酸化防止膜、６、８  素子分離用溝、７  支持体、９  空洞部、１０  埋め込み絶縁層、１１、１２  酸化膜、１３  埋め込み絶縁体、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ  サイドウォールスペーサ、２５ａ  ソース層、２５ｂ  ドレイン層、３１  Ｎウェル層、５１、６１  半導体基板、５２  半導体層、６２  Ｐウェル層
【図１】
2007042877.tif 000003
【図２】
2007042877.tif 000004
【図３】
2007042877.tif 000005
【図４】
2007042877.tif 000006
【図５】
2007042877.tif 000007
【図６】
2007042877.tif 000008
【図７】
2007042877.tif 000009
【図８】
2007042877.tif 000010
【図９】
2007042877.tif 000011
【図１０】
2007042877.tif 000012
【図１１】
2007042877.tif 000013