(57)【要約】  【課題】電源スイッチセルあるいは電源スイッチ領域のサイズを、電流駆動能力を落とすことなく縮小する。  【解決手段】本半導体集積回路は、電源電圧供給線、基準電圧供給線の少なくとも一方が、回路セル内のサブ配線Ｖ−ＶＤＤまたはＶ−ＶＳＳと、一方向に配置されているメイン配線ＶＳＳまたはＶＳＳとからなり、サブ配線とメイン配線との接続と非接続を制御するスイッチトランジスタＳＷＰ,ＳＷＮのゲート電極２０が、同一のメイン配線ＶＤＤ,ＶＳＳから電源供給を受ける回路セル群のセル配置方向（たとえばロウ方向）と略並行に配置されている。  【選択図】図６
2007042925.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧供給線と基準電圧供給線との間に接続されている回路セルを基本単位として形成されている回路ブロックを有する半導体集積回路であって、
前記電源電圧供給線、前記基準電圧供給線の少なくとも一方が、前記回路セル内のサブ配線と、一方向に配置されているメイン配線とからなり、
前記サブ配線とメイン配線との接続と非接続を制御するスイッチトランジスタが前記回路ブロック内に配置され、
前記スイッチトランジスタのゲート電極が、同一のメイン配線から電源供給を受ける回路セル群のセル配置方向と略並行に配置されている
半導体集積回路。
【請求項２】
前記スイッチトランジスを有する電源スイッチセルが、当該電源スイッチセルに電源供給を行う前記メイン配線の配置方向と略直交する２つの回路セルで共有されている
請求項１に記載の半導体集積回路。
【請求項３】
前記２つの回路セルで共有されている電源スイッチセルは、互いに並行な２本のゲート電極を有する２つのスイッチトランジスタを備え、
前記２本のゲート電極間の半導体領域が、前記２つのスイッチトランジスタで共有され、前記メイン配線に接続されている
請求項２に記載の半導体集積回路。
【請求項４】
前記メイン配線が、前記半導体領域の上方を通り、かつ、前記２つのゲート電極と略並行に配置されている
請求項３に記載の半導体集積回路。
【請求項５】
前記２つの回路セルで共有されている電源スイッチセルは、互いに並行な２本のゲートフィンガー部を有する単一のスイッチトランジスタを備え、
前記２本のゲートフィンガー部間の半導体領域が、前記メイン配線に接続されている
請求項２に記載の半導体集積回路。
【請求項６】
前記メイン配線が、前記半導体領域の上方を通り、かつ、前記２つのゲートフィンガー部と略並行に配置されている
請求項５に記載の半導体集積回路。
【請求項７】
前記スイッチトランジスタが前記回路セル内に設けられている
請求項１に記載の半導体集積回路。
【請求項８】
隣接する回路セルへの電源供給を制御する電源スイッチセルであって、
ソースとドレインの一方が隣接する前記回路セルに接続されているスイッチトランジスタと、
前記スイッチトランジスタのソースとドレインの他方に接続され、一方向に配置されている電源電圧供給線または基準電圧供給線のメイン配線と、を備え、
前記スイッチトランジスタのゲート電極の配線方向と、前記メイン配線の配線方向とが略並行に設定されている
電源スイッチセル。
【請求項９】
互いに並行な２本のゲート電極を有する２つのスイッチトランジスタを備え、
前記２本のゲート電極間の半導体領域が、前記２つのスイッチトランジスタで共有され、前記メイン配線に接続されている
請求項８に記載の電源スイッチセル。
【請求項１０】
互いに並行な２本のゲートフィンガー部を有する単一のスイッチトランジスタを備え、
前記２本のゲートフィンガー部間の半導体領域が、前記メイン配線に接続されている
請求項８に記載の電源スイッチセル。
【請求項１１】
論理回路領域と、
ソースとドレインの一方が前記論理回路領域に接続され、前記論理回路領域への電源電圧または基準電圧の供給を制御するスイッチトランジスタと、
前記スイッチトランジスタのソースとドレインの他方に接続され、一方向に配置されている電源電圧供給線または基準電圧供給線のメイン配線と、を備え、
前記スイッチトランジスタのゲート電極の配線方向と、前記メイン配線の配線方向とが略並行に設定されている
電源スイッチ付き回路セル。
【請求項１２】
互いに並行な２本のゲート電極を有する２つのスイッチトランジスタを備え、
前記２本のゲート電極間の半導体領域が、前記２つのスイッチトランジスタで共有され、前記メイン配線に接続されている
請求項１１に記載の電源スイッチ付き回路セル。
【請求項１３】
互いに並行な２本のゲートフィンガー部を有する単一のスイッチトランジスタを備え、
前記２本のゲートフィンガー部間の半導体領域が、前記メイン配線に接続されている
請求項１２に記載の電源スイッチ付き回路セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるマルチしきい値ＣＭＯＳ（ＭＴＣＭＯＳ）集積回路などのように、電源電圧供給線と基準電圧供給線との間に接続されている回路セルを基本単位として回路ブロックが形成され、当該回路ブロック内に電源供給を制御するスイッチトランジスタを備える半導体集積回路と、当該半導体集積回路に用いる電源スイッチセル、および、電源スイッチ付き回路セルとに関する。
【背景技術】
【０００２】
近年のＣＭＯＳ集積回路の高集積化および微細化に伴い、電源電圧の低電圧化が進展している。
電源電圧の低電圧化は、微細化に伴う信頼性の確保と低消費電力低減の双方の観点から必要であるが、電源電圧が低くなると、ＣＭＯＳトランジスタの動作速度が低下することから動作速度の向上や回路動作マージン確保の観点からＣＭＯＳトランジスタのしきい値電圧を下げる必要がある。たとえば、近年のように最小寸法が１００ｎｍ以下のＬＳＩでは電源電圧Ｖｄｄを１．０Ｖ程度まで下げる必要があり、その場合にトランジスタのしきい値電圧は０．３Ｖ程度まで低くする必要がある。
【０００３】
ところが、よく知られているようにしきい値電圧の低下に伴ってサブスレッショルト領域でのリーク電流の増大が問題となり、このリーク電流をいかに低減するかが大きな課題となっている。
【０００４】
この課題を解決するために、リーク特性の改善、あるいは寄生容量などを減らして動作速度を上げるなどプロセスからのアプローチのほかに、回路構成上の工夫としてＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)技術が提案されている。
【０００５】
ＭＴＣＭＯＳ技術を適用した論理ＬＳＩでは、電源電圧供給線が、一般に仮想電源線と称されるサブ配線と、サブ配線に電源電圧を供給するメイン配線とに分離されている。そして、メイン配線とサブ配線との間に、その２つの配線の接続を制御するスイッチトランジスタが設けられている。
この電源供給制御のための構成は、電源電圧供給線と基準電圧供給線との一方に設けられる場合と、双方に設けられる場合がある。
【０００６】
セル配置方式の論理ＬＳＩは、ＭＴＣＭＯＳ技術を適用した回路ブロック内に、論理回路の機能を有する回路セルを多数配置し、回路セル間に適宜、上記スイッチトランジスタを有する電源スイッチセルを配置している。
回路セルは、電源電圧供給線または基準電圧供給線のサブ配線と、当該サブ配線に接続されている論理回路領域とを有する。
電源スイッチセルは、電源電圧供給線または基準電圧供給線のメイン配線と、メイン配線と上記回路セルのサブ配線との間に接続され、回路セルの動作時にオンし非動作時にオフするスイッチトランジスタとを有する。スイッチトランジスタは、論理回路セル内のトランジスタよりしきい値電圧が高く、一般にいうパワートランジスタの一種である。
【０００７】
セル配置方式では、回路セル間は内部信号線で接続される。また、必要に応じて、回路セル間および回路セルと電源スイッチセル間を、配線層で相互に接続して信号経路や電源供給路の接続を行い、これにより所望の機能を有する回路を実現する。
【０００８】
ＭＴＣＭＯＳ技術を適用した回路ブロックは、未使用状態になったとき、トランジスタスイッチがオフに設定されて、回路ブロック中の各論理回路セル内のトランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。
【０００９】
一方、論理回路の機能を備える回路セル内に電源供給制御用のスイッチトランジスタを備えるマクロセル（電源スイッチ付き回路セル）が提案されている（たとえば特許文献１参照）。
この電源スイッチ付き回路セルを回路ブロック内に適宜配置することにより、リーク電流を大幅に減らすことができる。
【特許文献１】特開平１１−１３６１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
スイッチトランジスタは、しきい値電圧が比較的高いため、内部電源電圧で駆動するときのオン抵抗が高いと、スイッチトランジスタにより電源ドロップが大きくなり、実質的に論理回路領域に印加する電源電圧値を小さくしてしまう。
したがって、スイッチトランジスタの電流駆動能力をある程度高くしなければならない。スイッチトランジスタは、そのゲート幅（実効ゲート電極部の長辺のサイズ）が小さいとオン抵抗が大きくなるため、高い電流駆動能力を持たせるには、ある程度大きなゲート幅が必要となる。
【００１１】
その一方で、スイッチトランジスタが形成されている電源スイッチセル、あるいは、電源スイッチ回路セル内の電源スイッチ領域は、回路ブロックの機能に直接寄与しない素子領域であるため、そのサイズを出来る限り縮小することが望ましい。
【００１２】
本発明が解決しようとする課題は、回路ブロックの機能に直接寄与しない、電源スイッチセルあるいは電源スイッチ領域のサイズを、電流駆動能力を落とすことなく縮小することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路は、電源電圧供給線と基準電圧供給線との間に接続されている回路セルを基本単位として形成されている回路ブロックを有する半導体集積回路であって、前記電源電圧供給線、前記基準電圧供給線の少なくとも一方が、前記回路セル内のサブ配線と、一方向に配置されているメイン配線とからなり、前記サブ配線とメイン配線との接続と非接続を制御するスイッチトランジスタが前記回路ブロック内に配置され、前記スイッチトランジスタのゲート電極が、同一のメイン配線から電源供給を受ける回路セル群のセル配置方向と略並行に配置されている。
好適に、前記スイッチトランジスタを有する電源スイッチセルが、当該電源スイッチセルに電源供給を行う前記メイン配線の配置方向と略直交する２つの回路セルで共有されている。
本発明では、前記スイッチトランジスタを回路セル内に設けることもできる。
【００１４】
本発明に係る電源スイッチセルは、隣接する回路セルへの電源供給を制御する電源スイッチセルであって、ソースとドレインの一方が隣接する前記回路セルに接続されているスイッチトランジスタと、前記スイッチトランジスタのソースとドレインの他方に接続され、一方向に配置されている電源電圧供給線または基準電圧供給線のメイン配線と、を備え、前記スイッチトランジスタのゲート電極の配線方向と、前記メイン配線の配線方向とが略並行に設定されている。
【００１５】
本発明に係る電源スイッチ付き回路セルは、論理回路領域と、ソースとドレインの一方が前記論理回路領域に接続され、前記論理回路領域への電源電圧または基準電圧の供給を制御するスイッチトランジスタと、前記スイッチトランジスタのソースとドレインの他方に接続され、一方向に配置されている電源電圧供給線または基準電圧供給線のメイン配線と、を備え、前記スイッチトランジスタのゲート電極の配線方向と、前記メイン配線の配線方向とが略並行に設定されている。
【００１６】
本発明では、スイッチトランジスタを回路セル間で共有させるためには、以下の構成が望ましい。
本発明では好適に、互いに並行な２本のゲート電極を有する２つのスイッチトランジスタを備え、前記２本のゲート電極間の半導体領域が、前記２つのスイッチトランジスタで共有され、前記メイン配線に接続されている。
あるいは好適に、互いに並行な２本のゲートフィンガー部を有する単一のスイッチトランジスタを備え、前記２本のゲートフィンガー部間の半導体領域が、前記メイン配線に接続されている。
【００１７】
つぎに、本発明の作用を説明する。
以下、電源供給線のメイン配線を行（ロウ）方向に配置することを前提（一例）として説明する。
【００１８】
この前提の下では、メイン配線は、ロウ方向に並行に並ぶ回路セル群に対し電源供給を行うための配線である。この電源供給は、ロウ方向に並ぶ回路セル群に対し、一つの、あるいは所定数の回路セルに一つの、あるいは回路セルごとのスイッチトランジスタを介して制御される。
電源スイッチセルの、ロウ方向と直交する列（カラム）方向のサイズは、周囲に配置されている回路セルのサイズの影響を受けない。なぜなら、電源スイッチセルの配置方向はロウ方向であり、したがって、電源スイッチセルのカラム方向サイズ縮小は、ロウ方向サイズ縮小に比べて自由度が高い。
【００１９】
上記前提の下では、電源スイッチセルや電源スイッチ領域が並ぶ方向、メイン配線の配置方向（すなわち、長さ方向）、同一のメイン配線から供給を受ける回路セル群のセル配置方向は、全てロウ方向である。
したがって、スイッチトランジスタのゲート電極もロウ方向に（長く）配置されている。ロウ方向のサイズはゲート電極の長さ方向のサイズとしては十分で、その配置スペースに余裕がある。
一方、ゲート電極の幅（ゲート長）方向サイズは、ゲート電極の長さ（ゲート幅）方向サイズに比べて極端に小さい。このため、スイッチトランジスタは、そのカラム方向のサイズは、ゲート電極の幅にソース領域やドレイン領域の幅を加えても、ゲート電極の長さ方向サイズより小さくできる余裕がある。
【００２０】
上記議論は、電源スイッチセルに限らず、回路セル内の電源スイッチ領域にもそのまま適用できる。また、上記議論は、ロウ方向をカラム方向に置き換え、かつ、カラム方向をロウ方向に置き換えても成り立つ。
【００２１】
このように本発明では、スイッチトランジスタのゲート電極が、同一のメイン配線から電源供給を受ける回路セル群のセル配置方向と略並行に配置されている。このため、上記議論を考慮すると、本発明におけるスイッチトランジスタは、ゲート電極の配置が本発明と直交する場合に比べ、ゲート電極の長さを同じとした場合でも、ゲート電極の幅方向にサイズ縮小の余裕が生まれる。
【００２２】
また、本発明でゲート電極あるいはゲートフィンガー部を２本並行に配置し、その間の半導体領域にメイン配線を接続させる構成とした場合、以下の作用がある。
【００２３】
スイッチトランジスタは、２本のゲート配線間の半導体領域がソース領域、２本のゲート配線間領域の幅方向外側に位置する２つの他の半導体領域が、共にドレイン領域となる。
つまり、この構成では、スイッチトランジスタ領域のゲート電極の幅方向に対向する２辺の側に位置する２つの半導体領域が共にドレイン領域となる。このため、この対向する２辺の側にそれぞれ隣接した２つの回路セルで、当該スイッチトランジスタを共有したときに、その接続配線は交差せず、かつ、最短になる。
【発明の効果】
【００２４】
本発明によれば、回路ブロックの機能に直接寄与しない、電源スイッチセルあるいは電源スイッチ領域のサイズを、電流駆動能力を落とすことなく縮小することが可能であるという利益が得られる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を、図面を参照して説明する。
【００２６】
［第１実施形態］
図１は、本発明の実施形態に係るＭＴＣＭＯＳを用いた半導体集積回路のレイアウト図である。また、図２にＭＴＣＭＯＳを適用した回路ブロックの基本回路を示す。
【００２７】
本発明の半導体集積回路は、全ての回路ブロックをＭＴＣＭＯＳ適用とすることもできる。
一方、図１に示すレイアウト例では、半導体集積回路１の周縁部に位置するパッド２の配置領域よりチップ内側に位置する回路領域３において、機能回路ブロック４Ａ〜４Ｅのうち特定の機能回路ブロック、本例では機能回路ブロック４Ａと４ＥのみにＭＴＣＭＯＳ構成を適用し、残りの機能回路ブロック４Ｂ，４Ｃおよび４Ｄに対してはＭＴＣＭＯＳ構成が非適用となっている。
なお、これらの機能回路ブロック４Ａ〜４Ｅを除く残りの回路領域３に、とくに図示していないが電源回路、入出力回路およびタイミング制御回路などの全体の機能回路ブロックに共通の回路が配置されている。
【００２８】
本発明においてＭＴＣＭＯＳ構成を適用した回路ブロックは、電源電圧供給線と基準電圧供給線の少なくとも一方が、メイン配線と、一般に「仮想電源線」と称せられるサブ配線とに分離され、メイン配線とサブ配線との接続がスイッチトランジスタにより制御される。また、必要な機能の論理回路が、サブ配線に接続されている。
【００２９】
図２は、電源電圧供給側と基準電圧供給側との双方をＭＴＣＭＯＳ適用とした例を示す。
図２において、電源電圧Ｖｄｄを供給する第１メイン配線ＶＤＤと第１サブ配線Ｖ−ＶＤＤとの間に、ＰＭＯＳトランジスタからなる第１スイッチトランジスタＳＷＰが接続されている。また、基準電圧Ｖｓｓを供給する第２メイン配線ＶＳＳと第２サブ配線Ｖ−ＶＳＳとの間に、ＮＭＯＳトランジスタからなる第２スイッチトランジスタＳＷＮが接続されている。
【００３０】
第１および第２スイッチトランジスタＳＷＰ,ＳＷＮは、高しきい値（Ｈ−Ｖｔｈ）のトランジスタから構成される。
第１スイッチトランジスタＳＷＰのゲートに、不図示の制御線により第１制御電圧Ｖｃｐが印加され、第２スイッチトランジスタＳＷＮのゲートに、不図示の他の制御線により第２制御電圧Ｖｃｎが印加される。
【００３１】
第１サブ配線Ｖ−ＶＤＤと第２サブ配線Ｖ−ＶＳＳとの間に、所望の機能を有する論理ゲートなどの論理回路ＬＣが接続されている。論理回路ＬＣは、とくに図示していないが、一般に低しきい値（Ｌ−Ｖｔｈ）のＣＭＯＳ回路で構成される。
【００３２】
第１および第２スイッチトランジスタＳＷＰ,ＳＷＮがともにオン状態のときは、論理回路ＬＣに適正に電源供給が行われる。一方、第１および第２スイッチトランジスタＳＷＰ,ＳＷＮの一方または双方がオフ状態のときは、第１メイン配線ＶＤＤ、第２メイン配線ＶＳＳの少なくも一方からの電源電圧供給が、第１スイッチトランジスタＳＷＰ、及び／又は、第２スイッチトランジスタＳＷＮにより遮断され、第１サブ配線Ｖ−ＶＤＤと第２サブ配線Ｖ−ＶＳＳの少なくとも一方が電気的にフローティング状態となることから、論理回路ＬＣが動作しなくなる。オフ状態の論理回路ＬＣにリーク電流が流れることを抑制することから、当該回路ブロックのスタンバイ時の消費電力が低減される。
【００３３】
このように、ＭＴＣＭＯＳ構成を適用すると、その回路ブロックは回路的に冗長となることから、低電圧動作時にリーク電流が問題となる回路部分のみＭＴＣＭＯＳ構成を適用させることが望ましい。
【００３４】
図３は、ＭＴＣＭＯＳを適用した回路ブロックのセル配置を示すブロック・レイアウト図である。また、図４は、図３のレイアウトの基本構成単位となるセル（以下、スライスセルという）を、２入力ＮＡＮＤ回路の場合を例として示すセル・レイアウト図である。
【００３５】
図４に示すように、１つのスライスセル１０は、図の上下方向に対応する列（カラム）方向に隣接する他のスライスセル１０ｕ,１０ｄと、図２の第１および第２スイッチトランジスタＳＷＰ,ＳＷＮがそれぞれ形成されたスイッチ領域を共有している。
より詳細には、スライスセル１０は、他のスライスセル１０ｕと共有するＰＭＯＳスイッチ領域１１と、別の他のスライスセル１０ｄと共有するＮＭＯＳスイッチ領域１２と、論理ゲート領域１３とから構成される。
【００３６】
ＮＭＯＳスイッチ領域１２は、そのカラム方向の幅中心を、行（ロウ）方向に長い第１メイン配線ＶＳＳが配置されおり、第１メイン配線ＶＳＳの中心線を軸にカラム方向で線対称となるレイアウトパターンを有する。
同様に、ＰＭＯＳスイッチ領域１１は、そのカラム方向の幅中心を、行（ロウ）方向に長い第２メイン配線ＶＤＤが配置されおり、第２メイン配線ＶＤＤの中心線を軸にカラム方向で線対称となるレイアウトパターンを有する。
これら各メイン配線の中心軸がカラム方向のセル境界となっている。
【００３７】
以上より、本実施形態のスライスセルは、図２の第１および第２スイッチトランジスタＳＷＰ,ＳＷＮをセル間で共有するのに適したレイアウトとなっている。
【００３８】
このようなスライスセル１０を、多数配置することにより図３の回路ブロック４が形成されている。
図３に示す回路ブロック４は、ロウ方向のセルサイズが、最小の基本サイズＷ、あるいは、基本サイズＷの任意の倍数となっている。図４に示すＮＡＮＤ回路などのように比較的小規模な論理ゲート回路は、ロウ方向のセルサイズが基本サイズＷで済むが、他の大規模な論理ゲート回路では、その規模に応じて、ロウ方向のセルサイズを２Ｗ,３Ｗ,…と任意に選ぶことができる。
なお、ロウ方向のセルサイズは、この図示例に限らず、すなわち基本サイズＷの倍数となる必要は必ずしもない。
【００３９】
何れのスライスセルであっても、カラム方向のセルサイズは一定に規定されている。
このため、これら種類の異なるスライスセルを多数配置した図３の例では、２セル共有のＰＭＯＳスイッチ領域１１がロウ方向につながり、１本のライン状になる。同様に、２セル共有のＮＭＯＳスイッチ領域１２がロウ方向につながり、１本のライン状になる。図３全体で見ると、このライン状のＰＭＯＳスイッチ領域１１とＮＭＯＳスイッチ領域１２が、カラム方向に交互に所定間隔をおいて配置されている。
このようなセル配置方式を、セルスライス方式という。
【００４０】
つぎに、図４を用いて、スライスセル１０のレイアウトをより詳細に説明する。
なお、図４では見易さ向上のため、配線およびコンタクトを回路結線と同じように細い線、黒丸あるいは白丸で示し、実際の配線やコンタクトのパターンとは異なる。
図４において、符号「ＧＭ」は、たとえばポリシリコン単層、ポリシリコンと高融点金属の多層などの構造を備えるゲートメタルを表す。また、符号「１Ｍ」は１ｓｔ配線層、符号「２Ｍ」は２ｎｄ配線層、符号「１Ｃ」はゲートメタルまたはウェルと１ｓｔ配線層をつなぐ１ｓｔコンタクト、そして、符号「２Ｃ」は１ｓｔ配線層と２ｎｄ配線層をつなぐ２ｎｄコンタクトを表す。図４では、１ｓｔコンタクトが黒丸表記、２ｎｄコンタクトが白丸表記となっている。
【００４１】
当該半導体集積回路のウェハに、高しきい値（Ｈ−Ｖｔｈ）化のための不純物濃度プロファイルを有する２つのウェル、すなわち、ＰＭＯＳスイッチ領域１１用のＮウェル（ＮＷＥＬＬ（Ｈ−Ｖｔｈ））１４、および、ＮＭＯＳスイッチ領域１２用のＰウェル（ＰＷＥＬＬ（Ｈ−Ｖｔｈ））１５が形成されている。
また、同ウェハに低しきい値（Ｌ−Ｖｔｈ）化のための不純物濃度プロファイルを有する２つのウェル、すなわち、論理ゲート領域１３内のＰＭＯＳトランジスタ用のＮウェル１６、および、ＮＭＯＳトランジスタ用のＰウェル１７が形成されている。
【００４２】
最初に、２つのスイッチ領域のレイアウトを説明する。
Ｎウェル１４上に、素子分離絶縁層の開口部が大小２つ形成されている。
このうち大きい方の開口部に、図２の第１スイッチトランジスタＳＷＰのゲート電極２０が重ねられている。ゲート電極２０は、ロウ方向に長い２つのゲートフィンガー部２０Ａ,２０Ｂを有し、その一端同士が接続されている。ゲートフィンガー部２０Ａ,２０Ｂのそれぞれは、同じ幅を有し、大きい開口部に対して同じように交差している。
【００４３】
ゲート電極２０および素子分離絶縁層を自己整合マスクとして、当該大きい開口部にＰ型の不純物を導入することにより、当該開口部におけるゲート電極２０との交差領域以外の部分に、Ｐ型不純物領域（ＰＤＩＦＦ）が形成されている。このＰ型不純物領域は、ゲートフィンガー部２０Ａ,２０Ｂ間のソース領域２１ｓと、２つのドレイン領域２１ｄ１,２１ｄ２とからなる。
【００４４】
一方、Ｎウェル１４上に形成されている小さい方の開口部に、Ｎ型不純物が導入されることによって、Ｎ型コンタクト領域２２が形成れている。
【００４５】
ソース領域２１ｓのカラム方向の幅の中央を通るセル境界に沿って、２ｎｄ配線層（２Ｍ）からなる第１メイン配線ＶＤＤが配置されている。
第１メイン配線ＶＤＤは、２ｓｔコンタクト（２Ｃ）２３、１ｓｔ配線層（１Ｍ）からなる接続パッド層２４、および、１ｓｔコンタクト（１Ｃ）２５を介して、ソース領域２１ｓと接続されている。
また、第１メイン配線ＶＤＤは、２ｓｔコンタクト（２Ｃ）２６、１ｓｔ配線層（１Ｍ）からなる接続層２７、および、１ｓｔコンタクト（１Ｃ）２８,２８を介して、Ｎ型コンタクト領域２２と接続されている。これにより、Ｎウェル１４が電源電圧Ｖｄｄで固定される。
【００４６】
ゲート電極２０上に１ｓｔコンタクト（１Ｃ）２９が設けられ、このコンタクトを介して、図２の第１制御電圧Ｖｃｐを印加するための制御線（不図示）に、当該ゲート電極２０が接続されている。この制御線は、カラム方向に配置され、図３のセルアレイ全体ではＰＭＯＳスイッチ領域１１上を通る１本の制御線として設けられている。
【００４７】
以上のＰＭＯＳスイッチ領域１１のパターン自体は、ＮＭＯＳスイッチ領域１２においても同じである。
ＮＭＯＳスイッチ領域１２では、ＰＭＯＳスイッチ領域１１の上記ソース領域２１ｓに代えて、Ｎ型不純物領域（ＮＤＩＦＦ）であるソース領域３１ｓが形成されている。ＰＭＯＳスイッチ領域１１の上記ドレイン領域２１ｄ１,２１ｄ２に代えて、Ｎ型不純物領域であるドレイン領域３１ｄ１,３１ｄ２が形成されている。また、Ｎ型コンタクト領域２２に代えて、Ｐ型コンタクト領域３２が形成されている。さらに、第１メイン配線ＶＤＤに代えて、第２メイン配線ＶＳＳがロウ方向に配置されている。
ゲート電極２０を含む他の構成は、ＰＭＯＳスイッチ領域１１と同じであるため、ここでの説明を省略する。
【００４８】
図５にＮＡＮＤゲートの回路図を示す。
ＮＡＮＤゲートは、ゲートが共通なトランジスタ対を２対、すなわち、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、および、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを有する。これら合計４つのトランジスタは、いずれも低しきい値（Ｌ−Ｖｔｈ）のトランジスタである。
【００４９】
２つのＰＭＯＳトランジスタＰ１,Ｐ２のドレインが共に第１サブ配線Ｖ−ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１のゲートに第１入力信号Ｓｉｎ１が供給され、ＰＭＯＳトランジスタＰ２のゲートに第２入力信号Ｓｉｎ２が供給される。また、２つのＰＭＯＳトランジスタのソースが共通化され、そこから出力信号Ｓｏｕｔが出力される。
出力信号Ｓｏｕｔの出力ノードと第２サブ配線Ｖ−ＶＳＳとの間に、ＮＭＯＳトランジスタＮ２とＮ１が縦続接続されている。
【００５０】
ＮＡＮＤゲートのレイアウトについて説明する。
図４に示すように、Ｎウェル１６上に、素子分離絶縁層の開口部が大小２つ形成されている。同様に、Ｐウェル１７上に、素子分離絶縁層の開口部が大小２つ形成されている。
このうち２つの大きい方の開口部をカラム方向に横切る第１共通ゲート電極４１と第２共通ゲート電極４２が、互いに並行に配置されている。第１および第２共通ゲート電極４１,４２は、図５の第１および第２の入力信号Ｓｉｎ１,Ｓｉｎ２の入力ノードを構成する。なお、図４において、これらの信号の入出力線は図示を省略している。
【００５１】
図４に示すＮウェル１６に対し、第１および第２共通ゲート電極４１,４２、ならびに、素子分離絶縁層を自己整合マスクとして、Ｐ型の不純物を導入することにより、大きい開口部における第１および第２共通ゲート電極４１,４２との交差領域以外の部分に、Ｐ型不純物領域（ＰＤＩＦＦ）が形成されている。このＰ型不純物領域は、第１および第２共通ゲート電極４１,４２間の共通ドレイン領域４３ｄと、２つのソース領域４３ｓ１,４３ｓ２とからなる。
同様に、Ｐウェル１７に対し、第１および第２共通ゲート電極４１,４２、ならびに、素子分離絶縁層を自己整合マスクとして、Ｎ型の不純物を導入することにより、大きい開口部における第１および第２共通ゲート電極４１,４２との交差領域以外の部分に、Ｎ型不純物領域（ＮＤＩＦＦ）が形成されている。このＮ型不純物領域は、第１および第２共通ゲート電極４１,４２間のフローティング領域４４ｆと、ドレイン領域４４ｄと、ソース領域４４ｓとからなる。
【００５２】
一方、Ｎウェル１６上に形成されている小さい方の開口部に、Ｎ型不純物が導入されることによって、Ｎ型コンタクト領域４５が形成されている。Ｎ型コンタクト領域４５は、１ｓｔコンタクト（１Ｃ）４６、１ｓｔ配線層（１Ｍ）からなる配線層４７および２ｓｔコンタクト（２Ｃ）４８を介して、ＰＭＯＳスイッチ領域１１に設けられている第１メイン配線ＶＤＤに接続されている。
同様に、Ｐウェル１７上に形成されている小さい方の開口部に、Ｐ型不純物が導入されることによって、Ｐ型コンタクト領域４９が形成されている。Ｐ型コンタクト領域４９は、１ｓｔコンタクト（１Ｃ）５０、１ｓｔ配線層（１Ｍ）からなる配線層５１および２ｓｔコンタクト（２Ｃ）５２を介して、ＮＭＯＳスイッチ領域１２に設けられている第２メイン配線ＶＳＳに接続されている。
【００５３】
Ｎウェル１６とＮウェル１４間の素子分離絶縁層上方に、カラム方向に長い第１サブ配線Ｖ−ＶＤＤが配線されている。同様に、Ｐウェル１７とＰウェル１５間の素子分離絶縁層上方に、カラム方向に長い第２サブ配線Ｖ−ＶＳＳが配線されている。
【００５４】
ＰＭＯＳトランジスタＰ１のソース領域４３ｓ１は、１ｓｔコンタクト（１Ｃ）５３、１ｓｔ配線層（１Ｍ）からなる配線層５４および２ｓｔコンタクト（２Ｃ）５５を介して、第１サブ配線Ｖ−ＶＤＤに接続されている。
同様に、ＰＭＯＳトランジスタＰ２のソース領域４３ｓ２は、１ｓｔコンタクト（１Ｃ）５６、１ｓｔ配線層（１Ｍ）からなる配線層５７および２ｓｔコンタクト（２Ｃ）５８を介して、第２サブ配線Ｖ−ＶＤＤに接続されている。配線層５７はＰＭＯＳスイッチ領域１１内に延在し、１ｓｔコンタクト（１Ｃ）６５を介して、スイッチトランジスタのドレイン領域２１ｄ１に接続されている。この接続関係は、他のスライスセル１０ｕに対しても同様である。
【００５５】
ＰＭＯＳトランジスタＰ１,Ｐ２の共通ドレイン領域４３ｄは、１ｓｔコンタクト（１Ｃ）５９、１ｓｔ配線層（１Ｍ）からなる配線層６０および１ｓｔコンタクト（１Ｃ）６１を介して、ＮＭＯＳトランジスタＮ１のドレイン領域４４ｄに接続されている。ＮＭＯＳトランジスタＮ２のソース領域４４ｓは、１ｓｔコンタクト（１Ｃ）６２、１ｓｔ配線層（１Ｍ）からなる配線層６３および２ｓｔコンタクト（２Ｃ）６４を介して、第２サブ配線Ｖ−ＶＳＳに接続されている。配線層６３はＮＭＯＳスイッチ領域１２上に延在し、スイッチトランジスタのドレイン領域３１ｄ１に接続されている。この接続関係は、他のスライスセル１０ｄに対しても同様である。
【００５６】
図６に、３行×３列のスライスセル群において、２行目の３つのスライスセルを中心とした配置図を示す。
図６では全てのスライスセル１０に第１および第２スイッチトランジスタＳＷＰ,ＳＷＮが設けられている。
この配置は、ゲートアレイなど、セルの１ｓｔ配線層（１Ｍ）形成前のパターンまでがセル配置され、セル配置後に１ｓｔ配線層（１Ｍ）、２ｓｔコンタクト（２Ｃ）および２ｎｄ配線層（２Ｍ）を自動配置配線することにより設計する場合に、とくに有効である。
【００５７】
その一方で、全てのスライスセルに第１および第２スイッチトランジスタＳＷＰ,ＳＷＮを設けない配置も可能である。この場合、ロウ方向で所定数おきに電源スイッチ付きのスライスセル１０を配置する。
ただし、スタンダードセル方式では、スライスセル１０のロウ方向幅の単位サイズＷが決められているため、図示のようにスライスセル１０ごとに第１および第２スイッチトランジスタＳＷＰ,ＳＷＮを設けると、個々のスライスセル１０に対する電流駆動能力が高いレベルで均一化でき、また無駄な領域が発生しないことから、好ましい。
【００５８】
以下、本実施形態の効果を、比較例との対比により説明する。
【００５９】
［比較例］
図７は、比較例のスライスセルのセル・レイアウト図を示す。
この比較例が図４のレイアウトと異なる点は、図７のＰＭＯＳスイッチ領域１１０とＮＭＯＳスイッチ領域１２０との構成である。
【００６０】
ＰＭＯＳスイッチ領域１１０のＮウェル１４上に大小２つの開口部が形成され、その大きい方の開口部に対し、カラム方向に長いゲート電極１０１が配置されている。ゲート電極の一端部が、１ｓｔコンタクト（１Ｃ）１０１Ａを介して、不図示の制御線に接続されている。
ゲート電極１０１の周囲の開口部にＰ型不純物領域として、ドレイン領域１０２ｄとソース領域１０２ｓが形成されている。ドレイン領域１０２ｄは、１ｓｔコンタクト（１Ｃ）１０３、１ｓｔ配線層（１Ｍ）からなる配線層１０４および２ｓｔコンタクト（２Ｃ）１０５を介して、第１メイン配線ＶＤＤに接続されている。ソース領域１０２ｓは、１ｓｔコンタクト（１Ｃ）を介して配線層５７に接続され、それによって第１サブ配線Ｖ−ＶＤＤに接続されている。
【００６１】
一方、ＰＭＯＳスイッチ領域１１０上の小さい方の開口部にＮ型不純物領域１０６が形成されている。Ｎ型不純物領域１０６は、１ｓｔコンタクト（１Ｃ）１０７、１ｓｔ配線層（１Ｍ）からなる配線層１０８および２ｓｔコンタクト（２Ｃ）１０９を介して、第１メイン配線ＶＤＤに接続されている。
【００６２】
このスイッチトランジスタのレイアウトでは、ゲート電極１０１が必要な長さ（ゲート幅）を確保する必要性と、その一端部に１ｓｔコンタクト（１Ｃ）１０１Ａが設けられることから、ＰＭＯＳスイッチ領域１１０のカラム方向のサイズがどうしても大きくなる。
しかも、第１メイン配線ＶＤＤの中心線のカラム方向両側のパターンが非対称であり、共有化のためには配線長が長くなる不利益がある。
【００６３】
とくに詳細に説明しないが、このような構成はＮＭＯＳスイッチ領域１２０でも同じであり、ここでもカラム方向のサイズの増大、セル間の共有化が難しいという不利益がある。
【００６４】
これに対し、図４に示す本実施形態のセル・レイアウトでは、以下の利点がある。
第１に、前述したようにスイッチトランジスタのレイアウトが、セル境界を中心軸にカラム方向で線対称となっていることから、１つのスイッチトランジスタでありながら、カラム方向の２つのスライスセルで共有しやすいものとなっている。
より詳細には、図４に示すスイッチトランジスタは、２本のゲート配線（ゲートフィンガー部２０Ａ,２０Ｂ）間の半導体領域がソース領域、２本のゲート配線間領域の幅方向外側に位置する２つの他の半導体領域が、共にドレイン領域となる。
このため、スイッチ領域の、２つのドレイン領域が近接して形成され互いに対向する２辺の側にそれぞれ隣接した２つの回路セルで、当該スイッチトランジスタを共有したときに、その接続配線は交差せず、かつ、最短になるという利点がある。
【００６５】
また、ゲートフィンガー部２０Ａ,２０Ｂの配置方向はロウ方向である。したがって、ゲートフィンガー部２０Ａ,２０Ｂの配置方向は、同一のメイン配線から電源供給を受ける回路セル（スライスセル１０）群のセル配置方向とほぼ一致する。
本例では、スライスセル１０内の論理ゲートトランジスタ、すなわちＰＭＯＳトランジスタＰ１,Ｐ２およびＮＭＯＳトランジスタＮ１,Ｎ２の第１および第２共通ゲート電極４１,４２の配置方向はカラム方向である。したがって、ゲートフィンガー部２０Ａ,２０Ｂの配置方向は、論理ゲートトランジスタのゲート電極の配置方向と略直交する。
【００６６】
一般に、論理ゲート領域１３内の第１および第２共通ゲート電極４１,４２は電源配線と直交させるのが普通である（特許文献１および比較例参照）。これは、次の理由による。
図４および図７に示す第１および第２共通ゲート電極４１,４２がカラム方向に配置されていると、ロウ方向に配置されている第１サブ配線Ｖ−ＶＤＤや第２サブ配線Ｖ−ＶＳＳから見ると、論理ゲートトランジスタのソース領域４３ｓ１,４３ｓ２および４４ｓ、ならびに、論理ゲートトランジスタのドレイン領域４３ｄ,４４ｄ等の全ての端部が、何れかのサブ配線側に揃う。しかも、図４の配線層５４,５７および６３のように、ゲート電極をまたぐことなくストレートに最短距離の配線層での接続が可能である。
【００６７】
以上より、図４に示す本実施形態のスライスセル１０では、論理ゲート領域１３とＰＭＯＳスイッチ領域１１およびＮＭＯＳスイッチ領域１２との全ての領域で、配線が容易で、かつ、最短になるという利点がある。
しかも、ＰＭＯＳスイッチ領域１１およびＮＭＯＳスイッチ領域１２では、ゲートフィンガー部２０Ａ,２０Ｂがロウ方向に配置されていることから、そのカラム方向のサイズＨ（図６参照）が、図７の比較例と比べると小さくできる。
よって、本実施形態によれば、配線が容易で配線引き回しのための無駄な領域が生じず、しかも、電源スイッチ領域の占有面積が小さい半導体集積回路が実現できる。
【００６８】
［第２実施形態］
図４に示す第１実施形態のスライスセル１０では、ＰＭＯＳスイッチ領域１１、ＮＭＯＳスイッチ領域１２がそれぞれ１つのスイッチトランジスタを備えている。このため、カラム方向で隣接しスイッチトランジスタを共有する２つのスライスセル１０で電源供給の制御を別々に行うことができない。
【００６９】
本実施形態では、電源供給の制御の自由度を高めるために、ＰＭＯＳスイッチ領域１１、ＮＭＯＳスイッチ領域１２それぞれに、面積を増大させることなく２つのスイッチトランジスタを設ける。
【００７０】
図８に、本実施形態のセル・レイアウト図を示す。
図８が図４と異なる点は、ＰＭＯＳスイッチ領域１１のスイッチトランジスタのゲート電極が、符号７０と７１により示すように２本設けられ、それが接続されていない点である。ゲート電極７０は１ｓｔコンタクト（１Ｃ）７２を介して、不図示の制御線に接続されている。また、ゲート電極７１は１ｓｔコンタクト（１Ｃ）７３を介して、不図示の別の制御線に接続されている。これら２本の制御線は独立に駆動可能である。
【００７１】
図８が図４と異なる第２の点は、ＰＮＭＯＳスイッチ領域１２のスイッチトランジスタのゲート電極が、符号８０と８１により示すように２本設けられ、それが接続されていない点である。ゲート電極８０は１ｓｔコンタクト（１Ｃ）８２を介して、不図示の制御線に接続されている。また、ゲート電極８１は１ｓｔコンタクト（１Ｃ）８３を介して、不図示の別の制御線に接続されている。これら２本の制御線は独立に駆動可能である。
【００７２】
このように、本実施形態では、第１実施形態のゲート電極２０を分離し、独立な制御線に配線するだけで、ソースを共通しとした２つのスイッチトランジスタに分割可能である。したがって、カラム方向に隣接する２つのスライスセル１０で、独立に電源供給制御が可能である。
この図８のスライスセルと、図４のスライスセルとを適宜配置することによって、同じ回路ブロック内で一部のセル群への電源供給を停止することが可能となり、より効率的な電源制御を行うことができるようになる。
【００７３】
なお、他のスライスセル構成は、図８と図４で同じであり、また、図１〜図３、図５および図６に示す図は、本実施形態に適用される。
【００７４】
［第３実施形態］
本実施形態は、スライスセル方式ではなく、スイッチトランジスタを有する領域を、論理ゲートセルとは独立した電源スイッチセルとして設ける場合である。
【００７５】
図９に、回路ブロックの一部拡大図を示す。
本実施形態では、ＰＭＯＳスイッチセル領域とＮＭＯＳスイッチセル領域がロウ方向の並行ストライプ状に形成されている。ＰＭＯＳスイッチセル領域には、ＰＭＯＳ電源スイッチセル９０が配置され、ＮＭＯＳスイッチセル領域にはＮＭＯＳ電源スイッチセル９１が配置されている。
これらの電源スイッチセル９０,９１は、それぞれの領域で、ロウ方向に所定間隔をおいて配置することも可能であるが、電流駆動能力を高めるためには出来る限り多く配置した方が好ましいため、図９では無駄なスペースを空けずに配置されている。
【００７６】
ＰＭＯＳ電源スイッチセル９０は、図４に示すＰＭＯＳスイッチ領域１１とほぼ同様なレイアウトパターンを有し、ＮＭＯＳ電源スイッチセル９１は、図４に示すＮＭＯＳスイッチ領域１２とほぼ同様なレイアウトパターンを有する。
【００７７】
ＰＭＯＳ電源スイッチセル９０の配列と、ＮＭＯＳ電源スイッチセル９１の配列との間のスペースが論理ゲートセル領域であり、論理ゲートセル領域に、所望の回路機能を実現するための論理ゲートセル９２Ａ,９２Ｂ,９２Ｃが配置されている。
論理ゲートセル９２Ａ,９２Ｂ,９２Ｃは、ＮＡＮＤゲートの場合、図４および図７の論理ゲート領域１３とほぼ同様なレイアウトパターンを有する。
なお、第１サブ配線Ｖ−ＶＤＤと第２サブ配線Ｖ−ＶＳＳのそれぞれは、論理ゲートセル９２Ａ,９２Ｂ,９２Ｃと、ＰＭＯＳ電源スイッチセル９０またはＮＭＯＳ電源スイッチセル９１とで共有されている。
【００７８】
本実施形態では、電源スイッチセルを論理ゲートセルとは独立に設けていることによって、電源スイッチセル、論理ゲートセルのそれぞれについて、ロウ方向のサイズを任意に設定できる。これにより配置の自由度が高いという利益が得られる。
とくに、互いに隣接している論理ゲートセルと、電源スイッチセル９０,９１とのサイズは、ロウ方向とカラム方向で共に一致していないが、電源スイッチセル９０,９１は中心線を軸にカラム方向で線対称であることから、電源スイッチセルの配置領域について、カラム方向の位置を固定することにより、電源スイッチセルについて、面積の点で効率的なレイアウトを行なうことができる。
【００７９】
本発明は上記第１〜第３の実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。
たとえば、図４,図６,図８および図９では、スイッチトランジスタを構成するＭＯＳトランジスタのゲート電極またはフィンガー部の数は２であるが、スイッチトランジスタサイズを大きくしたい場合は、この数を２より大きくすることもできる。
とくにスイッチトランジスタを回路セル間で共有する場合は、この数は偶数にする必要がある。
これにより、各スイッチトランジスタの電流駆動能力を高めることができる。
【００８０】
また、図４および図８では、ウェル分離を行なって高しきい値（Ｈ−Ｖｔｈ）のトランジスタと低しきい値（Ｌ−Ｖｔｈ）のトランジスタをそれぞれ配置しているが、ウェルを共有化して不純物領域形成時のイオン打ち込み量の差によって高しきい値と低しきい値のトランジスタを、同一ウェル内にそれぞれ形成することもできる。その場合、ウェル数は、共通のＰウェルと、共通のＮウェルの２つで済み、その分、セル面積を縮小可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１〜第３実施形態に係る半導体集積回路のレイアウト図である。
【図２】第１および第２実施形態の回路ブロックの基本回路を示す。
【図３】第１および第２実施形態の回路ブロックのセル配置を示すブロック・レイアウト図である。
【図４】第１実施形態のスライスセルのセル・レイアウト図である。
【図５】ＮＡＮＤゲートの回路図である。
【図６】３行×３列のスライスセル群の配置図である。
【図７】比較例のセル・レイアウト図である。
【図８】第２実施形態のセル・レイアウト図である。
【図９】第３実施形態の回路ブロックの一部拡大図である。
【符号の説明】
【００８２】
１…半導体集積回路、４,４Ａ,４Ｅ…ＭＴＣＭＯＳ適用の回路ブロック、１０…スライスセル、１１…ＰＭＯＳスイッチ領域、１２…ＮＭＯＳスイッチ領域、１３…論理ゲート領域、２０,７０,７１,８０,８１,１０１…ゲート電極、２０Ａ,２０Ｂ…ゲートフィンガー部、９０…ＰＭＯＳ電源スイッチセル、９１…ＮＭＯＳ電源スイッチセル、９２Ａ〜９２Ｃ…論理ゲートセル、ＳＷＰ…第１スイッチトランジスタ、ＳＷＮ…第２スイッチトランジスタ、ＶＤＤ…第１メイン配線、Ｖ−ＶＤＤ…第１サブ配線、ＶＳＳ…第２メイン配線、Ｖ−ＶＳＳ…第２サブ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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