(57)【要約】【課題】  分極値を読み出す際の読み出し電圧差の増加を図りつつ、分極反転を起こさないで読み出し、単一な動作電圧で書き込みおよび読み出しを行うことができる強誘電体メモリを提供する。【解決手段】  駆動点ＰＬＡ、ＰＬＢの間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい強誘電体容量１０１，１０２と、ソース端子が強誘電体容量１０１，１０２の接点Ｃで接続され、ドレイン端子が他のメモリセルのトランジスタのドレイン端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御されるトランジスタ１０３とを有するメモリセルを備える強誘電体メモリの駆動方法であって、強誘電体容量１０１，１０２が接点Ｃに対して同方向の分極を保持する条件で、駆動点ＰＬＡ、ＰＬＢを介して、強誘電体容量１０１、１０２、トランジスタ１０３を駆動して単一のデータを記憶させる。【選択図】  図１
2007042164.tif 000002
【特許請求の範囲】
【請求項１】
二つの駆動点の間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい二つの強誘電体容量と、
ソース端子あるいはドレイン端子のうちの一方である第１端子が前記二つの強誘電体容量の中間接点で接続され、ソース端子あるいはドレイン端子のうちの他方である第２端子が他のメモリセルのトランジスタの第２端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御されるトランジスタと
を有するメモリセルと、
前記メモリセル内の二つの強誘電体容量が前記中間接点に対して同方向の分極を保持する条件で、前記二つの駆動点のそれぞれを介して、前記メモリセル内の二つの強誘電体容量とトランジスタとを駆動して単一のデータを記憶させる電圧駆動回路と
を備えることを特徴とする強誘電体メモリ。
【請求項２】
前記電圧駆動回路は、前記メモリセルにアクセスしないときは、出力をハイインピーダンス状態にする
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記電圧駆動回路は、他のメモリセルの二つの駆動点のそれぞれにも共通して接続されている
ことを特徴とする請求項１または２に記載の強誘電体メモリ。
【請求項４】
前記トランジスタは、他のメモリセルのトランジスタとビット線を介して接続されている
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項５】
前記トランジスタは、高閾値トランジスタである
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項６】
前記強誘電体メモリは、さらに、前記トランジスタの第２端子における電圧と参照電圧との電圧差を増幅する差動増幅回路
を備えることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項７】
前記二つの強誘電体容量は、それぞれ積層されている
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項８】
前記二つの強誘電体容量は、前記中間接点側の電極が別々に形成されている
ことを特徴とする請求項７に記載の強誘電体メモリ。
【請求項９】
前記二つの強誘電体容量は、下側に位置する強誘電体容量の下部電極と、上側に位置する強誘電体容量の上部電極とが接続されている
ことを特徴とする請求項８に記載の強誘電体メモリ。
【請求項１０】
前記二つの強誘電体容量は、前記駆動点側の電極が他のメモリセル内の駆動点側の電極と共有する共通電極で形成されている
ことを特徴とする請求項９に記載の強誘電体メモリ。
【請求項１１】
二つの駆動点の間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい二つの強誘電体容量と、ソース端子あるいはドレイン端子のうちの一方である第１端子が前記二つの強誘電体容量の中間接点で接続され、ソース端子あるいはドレイン端子のうちの他方である第２端子が他のメモリセルのトランジスタの第２端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御されるトランジスタとを有するメモリセルを備える強誘電体メモリの駆動方法であって、
前記メモリセル内の二つの強誘電体容量が前記中間接点に対して同方向の分極を保持する条件で、前記二つの駆動点のそれぞれを介して、前記メモリセル内の二つの強誘電体容量とトランジスタとを駆動して単一のデータを記憶させる
ことを特徴とする強誘電体メモリの駆動方法。
【請求項１２】
前記強誘電体メモリの駆動方法は、
前記単一のデータの読み出しにおいて前記二つの強誘電体容量の分極を変化させる
ことを特徴とする請求項１１に記載の強誘電体メモリの駆動方法。
【請求項１３】
前記強誘電体メモリの駆動方法は、
前記メモリセルがトランジスタを介してビット線と電気的に接続状態であり、かつビット線に電源電圧および接地電圧のいずれかを印加した状態で、前記メモリセル内の二つの駆動点にパルス電圧を与える
ことを特徴とする請求項１２に記載の強誘電体メモリの駆動方法。
【請求項１４】
前記強誘電体メモリの駆動方法は、前記二つの駆動点のうち一方の電位を接地電位に固定し、もう一方の駆動点を電源電圧に固定した状態で、ビット線の電位と参照電圧の電圧差を増幅する
ことを特徴とする請求項１２に記載の強誘電体メモリの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関し、特に、読み出し信号電圧が大きく分極情報の非破壊読み出しが可能な強誘電体メモリに関する。
【背景技術】
【０００２】
近年、強誘電体メモリ（以下、ＦｅＲＡＭとも呼称する。）のメモリセルの構造に関する技術が種々提案されている。例えば、１つのトランジスタと１つの強誘電体容量から構成されるメモリセル（以下、１Ｔ１Ｃ型強誘電体メモリセルと呼称する。）構造が提案されている（例えば、特許文献１参照。）。この１Ｔ１Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、プレート線電圧をビット線容量と強誘電体容量とで容量分割されたビット線の電圧が参照電圧と比較され、それぞれの差分電圧をセンスアンプで差動増幅される。
【０００３】
また、これとは別に、１Ｔ１Ｃ型強誘電体メモリセルが対となり、相補な分極情報を格納するメモリセル（以下、２Ｔ２Ｃ型強誘電体メモリセルと呼称する。）構造も提案されている（例えば、特許文献２参照。）。この２Ｔ２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、プレート線電圧が強誘電体容量とビット線容量との容量分割で出力される電圧値をペアで生成し、それぞれの電圧差をセンスアンプで差動増幅する。また、１つのトランジスタと二つの強誘電体容量から構成されるメモリセル（以下、１Ｔ２Ｃ型強誘電体メモリセルと呼称する。）構造も提案されている（例えば、特許文献３参照。）。この１Ｔ２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、非破壊読み出しが可能である。また、非破壊読み出しに対応したＦｅＲＡＭとして、１Ｔ１Ｃ型強誘電体メモリセル構造にディスターブ現象の原因である電荷を取り除くためのスイッチを設けたメモリセル（以下、改１Ｔ１Ｃ型強誘電体メモリセルと呼称する。）構造が提案されている（例えば、特許文献４参照。）。
【０００４】
また、これらとは別に、一つのメモリセル内に複数の容量と一つのトランジスタから構成されるメモリセル（以下、１ＴｎＣ型強誘電体メモリセルと呼称する。）構造も提案されている（例えば、特許文献５参照。）。この１ＴｎＣ型強誘電体メモリセル構造のＦｅＲＡＭでは、一つの選択セルから複数の情報が格納される。また、一つのメモリセル内に二つの異なる非対称な大きさの強誘電体容量と一つのトランジスタから構成されるメモリセル（以下、１Ｔ非対称２Ｃ型強誘電体メモリセルと呼称する。）構造も提案されている（例えば、特許文献６参照。）。この１Ｔ非対称２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、書き込み電圧が４種類必要であり、４種類の電圧で４値の書き込みを実現する。
【特許文献１】特開１９８８−２０１９９８号公報
【特許文献２】米国特許第４８７３６６４号明細書
【特許文献３】特開２０００−１３８３５１号公報
【特許文献４】特開２００２−１０９８７６号公報
【特許文献５】特開平４−９０１８９号公報
【特許文献６】特開平９−４５０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、１Ｔ１Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、強誘電体容量の残留分極値のばらつき、抗電圧のばらつきなどのノイズ効果が差分電圧よりも大きくなってしまい、正しく読み出すためには強誘電体容量のばらつきを抑える必要がある。そして、ＬＳＩの微細化に伴い増大する強誘電体の製造ばらつきの中での設計が困難になる。
【０００６】
これに対して、２Ｔ２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、読み出し電圧差が１Ｔ１Ｃ型強誘電体メモリセルに比べて２倍になるため、読み出し誤り率が低下する。しかし、１Ｔ１Ｃ型強誘電体メモリセルと同じく、読み出し時に分極が破壊されてしまうため、読み出しを繰り返していくと強誘電体容量の強誘電体膜が疲労を起し、残留分極量が減少してしまう。そのため、読み出し電圧差が減少し、読み出し誤動作を生じてしまう。
【０００７】
これに対して、１Ｔ２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、非破壊読み出しが可能であるが、読み出すごとに残留分極量が減少するディスターブ現象が発生してしまい、複数回繰り返して読み出すと残留分極量が読み出し不可能な量に減少してしまう。
【０００８】
これに対して、改１Ｔ１Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、ディスターブ現象を回避することができる。しかし、この構造でも、読み出し時の負荷容量がトランジスタのゲート容量であり、そのトランジスタの閾値電圧のばらつきによる影響も受ける。結果として小さな読み出し電圧差の非破壊読み出しでは、強誘電体容量のばらつき、トランジスタの閾値電圧のばらつきなどの影響を受けるため、微細化に伴い電源電圧が低くなり読み出し誤りを生じてしまう可能性があり、設計が困難になる。
【０００９】
また、１ＴｎＣ型強誘電体メモリセル構造のＦｅＲＡＭでは、１Ｔ１Ｃ型強誘電体メモリセルと同じくビット線負荷と強誘電体容量の容量分割された電圧がビット線に出現するため、読み出し電圧差が不十分であるときには、２Ｔ２Ｃ型強誘電体メモリセルと同様に相補な分極情報を保持する負荷容量を必要とする。よって、２Ｔ２Ｃ型強誘電体メモリセルなどと同様に、読み出し時に分極を反転する破壊読出し方式を用いるため、通常の強誘電体容量は繰り返し読み出し動作が行われると保持分極量が低下し、繰り返し読み出し動作が行われると読み出し不良が発生してしまう、いわゆるエンデュランスの課題を解決することができない。
【００１０】
また、１Ｔ非対称２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭでは、データを読み出す際に、強誘電体容量の分極を全て反転させるだけの電圧を印加するため、読み出しが繰り返されると分極反転を繰り返すことになり、強誘電体膜に疲労が発生し、読み出し電圧差が減少し、結果的に疲労が発生し残留分極量が減少した後では、読み出し誤りが発生する。
【００１１】
すなわち、従来のＦｅＲＡＭでは、１Ｔ２Ｃ型強誘電体メモリセル、改１Ｔ１Ｃ型強誘電体メモリセルなどで、非破壊読み出しに対応することができる。しかし、これらの非破壊読み出し型ＦｅＲＡＭでは、読み出し差分電圧が小さくなってしまい、ＬＳＩの微細化時に発生する強誘電体の分極量のばらつき、抗電圧のばらつき、トランジスタの閾値のばらつきなどが発生したとき、十分な読み出し差分電圧がなく、読み出し誤りを生じるという問題がある。
【００１２】
また、１Ｔ非対称２Ｃ型強誘電体メモリセルでは、容量サイズが非対称な容量サイズの場合は、読み出し電圧と書き込み電圧とが異なる値を用いる必要があるため、複数の電圧を用意する必要がある。また、非対称な容量サイズで書き込みと同一電圧で読み出しを行う場合は、参照電圧とデータ”ハイ”とデータ”ロウ”との間の読み出し電圧である読み出し信号が、非対称な値になる。そのため、複数回繰り返されて読み出されるなどして、強誘電体容量が少し劣化した場合は、簡単にその読み出し信号が減少し、読み出し誤りを起こしやすくなるという問題がある。
【００１３】
そこで、本発明は、前記問題に鑑みてなされたものであり、分極値を読み出す際の読み出し電圧差の増加を図りつつ、分極反転を起こさないで読み出し、単一な動作電圧で書き込みおよび読み出しを行うことができる強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記目的を達成するため、本発明にかかる強誘電体メモリは、（ａ）（ａ１）二つの駆動点の間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい二つの強誘電体容量と、（ａ２）ソース端子あるいはドレイン端子のうちの一方である第１端子が前記二つの強誘電体容量の中間接点で接続され、ソース端子あるいはドレイン端子のうちの他方である第２端子が他のメモリセルのトランジスタの第２端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御されるトランジスタとを有するメモリセルと、（ｂ）前記メモリセル内の二つの強誘電体容量が前記中間接点に対して同方向の分極を保持する条件で、前記二つの駆動点のそれぞれを介して、前記メモリセル内の二つの強誘電体容量とトランジスタとを駆動して単一のデータを記憶させる電圧駆動回路とを備えることとする。
【００１５】
これによって、トランジスタをオン状態にしたあとに二つの駆動点に書き込み電圧と実質的に同一レベルの電圧を印加すると、容量分割された電位が中間接点に出現し、その電位が分極方向によって異なる値を示す。このとき、容量値の大きな強誘電体容量と容量値の小さな強誘電体容量の直列接続となっているため、容量値の大きな強誘電体容量へは分極反転しない程度の電圧しか印加されない。そのため、強誘電体容量の分極反転は起こらない。また、強誘電体容量サイズが実質的に等しく設計されておれば、参照電圧との差分電圧はデータ”ロウ”とデータ”ハイ”で実質的に等しくなり、強誘電体膜の劣化により残留分極値にバラツキが少し発生しても、差分電圧が少し減少するだけであり、読み出し信頼性が高まる効果もある。そして、駆動点への電圧印加を制御することが可能になる。
【００１６】
さらに、前記電圧駆動回路は、前記メモリセルにアクセスしないときは、出力をハイインピーダンス状態にすることとしてもよい。
【００１７】
これによって、メモリセルにアクセスしないときは、強誘電体に電圧が印加されないようにし、強誘電体容量に記憶された分極値が減少しないようにすることが可能になる。
【００１８】
または、前記電圧駆動回路は、他のメモリセルの二つの駆動点のそれぞれにも共通して接続されていることとしてもよい。
【００１９】
これによって、駆動回路の面積を小さくすることが可能になる。
【００２０】
または、前記トランジスタは、他のメモリセルのトランジスタとビット線を介して接続されていることとしてもよい。
【００２１】
これによって、メモリセルを複数並べ、所望のメモリセルにアクセスすることが可能になる。
【００２２】
または、前記トランジスタは、高閾値トランジスタであることとしてもよい。
【００２３】
これによって、中間接点の電位が電圧減少なくビット線に出現することが可能になる。また、書き込みにおいても、ビット線の電位が減少することなく強誘電体容量に書き込むことが可能になる。
【００２４】
または、前記強誘電体メモリは、さらに、前記トランジスタの第２端子における電圧と参照電圧との電圧差を増幅する差動増幅回路を備えることとしてもよい。
【００２５】
これによって、強誘電体容量の分極値を接地電位か電源電位の２値情報へ変換することが可能になる。
【００２６】
または、前記二つの強誘電体容量は、それぞれ積層されていることとしてもよい。
【００２７】
これによって、同一平面上に強誘電体容量を作成する場合と比べて、メモリセル面積を小さくすることが可能になる。
【００２８】
さらに、前記二つの強誘電体容量は、下側に位置する強誘電体容量の下部電極と、上側に位置する強誘電体容量の上部電極とが接続されていることとしてもよい。
【００２９】
これによって、電極間の距離を取ることができるため、電極間の相互干渉を緩和することが可能になる。
【００３０】
さらに、前記二つの強誘電体容量は、下側に位置する強誘電体容量の下部電極と、上側に位置する強誘電体容量の上部電極とが接続されていることとしてもよい。
【００３１】
これによって、セル面積を小さくすることができる。
【００３２】
さらに、前記二つの強誘電体容量は、前記駆動点側の電極が共通電極で形成されていることとしてもよい。
【００３３】
これによって、セル面積を小さくすることができる。
【００３４】
また、前記目的を達成するために、本発明に係わる強誘電体メモリの駆動方法は、二つの駆動点の間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい二つの強誘電体容量と、ソース端子あるいはドレイン端子のうちの一方である第１端子が前記二つの強誘電体容量の中間接点で接続され、ソース端子あるいはドレイン端子のうちの他方である第２端子が他のメモリセルのトランジスタの第２端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御されるトランジスタとを有するメモリセルを備える強誘電体メモリの駆動方法であって、前記メモリセル内の二つの強誘電体容量が前記中間接点に対して同方向の分極を保持する条件で、前記二つの駆動点のそれぞれを介して、前記メモリセル内の二つの強誘電体容量とトランジスタとを駆動して単一のデータを記憶させることとする。
【００３５】
これによって、トランジスタをオン状態にしたあとに二つの駆動点に書き込み電圧と実質的に同一レベルの電圧を印加すると、容量分割された電位が中間接点に出現し、その電位が分極方向によって異なる値を示す。このとき、容量値の大きな強誘電体容量と容量値の小さな強誘電体容量の直列接続となっているため、容量値の大きな強誘電体容量へは分極反転しない程度の電圧しか印加されない。そのため、強誘電体容量の分極反転は起こらない。また、強誘電体容量サイズが実質的に等しく設計されておれば、参照電圧との差分電圧はデータ”ロウ”とデータ”ハイ”で実質的に等しくなり、強誘電体膜の劣化により残留分極値にバラツキが少し発生しても、差分電圧が少し減少するだけであり、読み出し信頼性が高まる効果もある。そして、駆動点への電圧印加を制御することが可能になる。
【００３６】
さらに、前記強誘電体メモリの駆動方法は、前記単一のデータの読み出しにおいて前記二つの強誘電体容量の分極を変化させることとしてもよい。
【００３７】
これによって、強誘電体メモリに分極情報をビット線の電圧情報に変換し、電圧情報を分極情報へ変換することを可能とする。
【００３８】
または、前記強誘電体メモリの駆動方法は、前記メモリセルがトランジスタを介してビット線と電気的に接続状態であり、かつビット線に電源電圧および接地電圧のいずれかを印加した状態で、前記メモリセル内の二つの駆動点にパルス電圧を与えることとしてもよい。
【００３９】
これによって、ビット線の電圧によって強誘電体に分極値を書き込むことが可能になる。
【００４０】
または、前記強誘電体メモリの駆動方法は、前記二つの駆動点のうち一方の電位を接地電位に固定し、もう一方の駆動点を電源電圧に固定した状態で、ビット線の電位と参照電圧の電圧差を増幅することとしてもよい。
【００４１】
これによって、直列接続された容量の中間接点に分極方向に応じて異なる電位を出現することが可能になる。また、出現した中間接点の電位を差動増幅することが可能になる。
【発明の効果】
【００４２】
本発明によれば、二つの強誘電体容量の分極を相補に保持し、互いの容量を負荷容量に用いることにより、強誘電体メモリの読み出し駆動方法へ適用できる。また、非破壊読み出しが可能になり、強誘電体メモリの読み出し疲労耐性が向上できる。また、トランジスタをビット線に接続することでより読み出しによる分極量を緩和できるという効果を有する。
【発明を実施するための最良の形態】
【００４３】
（実施の形態）
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４４】
本実施の形態に係わる強誘電体メモリは、（ａ）（ａ１）二つの駆動点の間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい二つの強誘電体容量と、（ａ２）ソース端子あるいはドレイン端子のうちの一方である第１端子が二つの強誘電体容量の中間接点で接続され、ソース端子あるいはドレイン端子のうちの他方である第２端子が他のメモリセルのトランジスタの第２端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御されるトランジスタとを有するメモリセルと、（ｂ）メモリセル内の二つの強誘電体容量が中間接点に対して同方向の分極を保持する条件で、二つの駆動点のそれぞれを介して、メモリセル内の二つの強誘電体容量とトランジスタとを駆動して単一のデータを記憶させる電圧駆動回路とを備えることを特徴とする。
【００４５】
これ以外にも、本実施の形態に係わる強誘電体メモリは、下記（１）〜（９）に示される特徴を備える。なお、これら以外にも、種々の特徴を有することは言うまでもない。
【００４６】
（１）電圧駆動回路は、メモリセルにアクセスしないときは、出力をハイインピーダンス状態にする。
【００４７】
（２）電圧駆動回路は、他のメモリセルの二つの駆動点のそれぞれにも共通して接続されている。
【００４８】
（３）トランジスタは、他のメモリセルのトランジスタとビット線を介して接続されている。
【００４９】
（４）トランジスタは、高閾値トランジスタである。
【００５０】
（５）強誘電体メモリは、さらに、トランジスタの第２端子の電圧と参照電圧との電圧差を増幅する差動増幅回路を備える。
【００５１】
（６）二つの強誘電体容量は、それぞれ積層されている。
【００５２】
（７）二つの強誘電体容量は、中間接点側の電極が別々に形成されている。
【００５３】
（８）二つの強誘電体容量は、下側に位置する強誘電体容量の下部電極と、上側に位置する強誘電体容量の上部電極とが接続されている。
【００５４】
（９）二つの強誘電体容量は、駆動点側の電極が共通電極で形成されている。
【００５５】
以上の点を踏まえて本実施の形態に係わる強誘電体メモリについて説明する。
【００５６】
図１は、本発明の実施の形態に係わる強誘電体メモリのメモリセルを示す回路図である。同図に示されるように、メモリセル１００は、強誘電体容量１０１、１０２と、トランジスタ１０３とから構成される。強誘電体容量１０１、１０２の各一端、およびトランジスタ１０３の一端が、接点Ｃを介して互いに接続される。ここで、強誘電体容量１０１、１０２は、駆動点ＰＬＡと駆動点ＰＬＢとの間に直列に接続され、膜厚と表面積とのそれぞれが実質的に等しい。トランジスタ１０３は、ソース端子が強誘電体容量１０１、１０２の接点Ｃで接続され、ドレイン端子が他のメモリセルのトランジスタのドレイン端子と共通に接続され、ゲート端子に印加される電圧に応じて接続状態が制御される。
【００５７】
そして、強誘電体容量１０１の他端（駆動点ＰＬＢ）、強誘電体容量１０２の他端（駆動点ＰＬＡ）のそれぞれに電圧駆動回路が接続され、所望のタイミングで単一の電源電圧が印加される。トランジスタ１０３のゲート端子が接点ＷＬに接続される。ここで、電圧駆動回路は、メモリセル１００内の二つの強誘電体容量１０１、１０２が接点Ｃに対して同方向の分極を保持する条件で、駆動点ＰＬＡと駆動点ＰＬＢとのそれぞれを介して、メモリセル１００内の二つの強誘電体容量１０１、１０２とトランジスタ１０３とを駆動して単一のデータを記憶させる。
【００５８】
次に、メモリセル１００に対して、データを書き込む時の電圧印加手順の一例を説明する。この手順は、図２に示されるように、まず、始めに、トランジスタ１０３をオン状態にするために接点ＷＬを“ハイ”にする。このとき、接点ＢＬにデータが“ハイ”か“ロウ”で入力されている。ここで、図２に示されるＷＬ、ＢＬ、ＰＬＡ、ＰＬＢは、図１に示される各接点と対応し、各信号の電圧レベルは“Ｈ”が“ハイ”、“Ｌ”が“ロウ”に対応している。
【００５９】
次に、駆動点ＰＬＡ、駆動点ＰＬＢにパルス電圧を印加する。このときのパルスの与え方として、書き込み方法１のように同一のタイミングで印加する方法（例えば、図２（ａ）参照。）や、書き込み方法２のように別々のタイミングで印加する方法（例えば、図２（ｂ）参照。）などがある。ここで、書き込み方法１（例えば、図２（ａ）参照。）については、制御信号生成が少なくなる利点がある。また、相補なタイミングで電圧印加することで、反転素子一つを追加して同一の制御信号を利用する利点がある。
【００６０】
そして、最後に接点ＷＬをロウにすることで、強誘電体容量１０１、１０２に分極が書き込まれる。このときの分極の書き込まれ方として、接点ＢＬがハイのときは、駆動点ＰＬＢを基準電位としたときに、強誘電体容量１０２が下向き、強誘電体容量１０１が上向きの分極方向へ書き込まれる。また、接点ＢＬがロウのときは、強誘電体容量１０２が上向き、強誘電体容量１０１が下向きの分極方向へ書き込まれる。このように、二つの強誘電体容量を用いて相補なデータを格納することが可能になる。
【００６１】
次に、メモリセル１００に対して、データを読み出すときの電圧印加手順の一例を説明する。この手順は、図３に示されるように、まず、全ての信号が“ロウ”になっている状態からはじめる。次に、トランジスタ１０３をオン状態にするために接点ＷＬを“ハイ”にする。次に、駆動点ＰＬＢの電圧のみを“ハイ”にする（読み出し方法１、読み出し方法２）。
【００６２】
このとき、図４（ｂ）に示されるように、データがハイ状態で記憶されている場合は、強誘電体容量１０２が下向きの分極、強誘電体容量１０１が上向きの分極に書き込まれている。つまり、強誘電体容量１０１が曲線４１４のヒステリシス曲線に対応し、強誘電体容量１０２が曲線４０８のヒステリシス曲線に対応しているとき、ヒステリシス曲線上では強誘電体容量１０１の分極変化が曲線４１４に対応して、強誘電体容量１０２の容量変化が曲線４０８に対応して分極変化を起こす。ただし、上向きと下向きの分極値の違いから容量差も十分あり、抗電圧を超えるような分極反転は起こさない。結局、接点ＢＬには電圧４１０に相当する電圧が出現し、その電圧を参照電圧Ｖｒｅｆとの比較（電圧４１２に相当。）によりセンスアンプで差動増幅し、接点ＢＬには“ハイ”が出現する。その後、読み出し方法２（例えば、図３（ｂ）参照。）に示されるように、駆動点ＰＬＡに書き込みパルス電圧を与え、駆動点ＰＬＢにロウ電圧を与えることにより、読み出しで少し減少した分極値を書き戻すこともできる。
【００６３】
一方、データがロウ状態で記憶されている場合は、強誘電体容量１０２が上向きの分極、強誘電体容量１０１が下向きの分極に書き込まれている。つまり、強誘電体容量１０１が曲線４１５のヒステリシス曲線に対応し、強誘電体容量１０２が曲線４０７のヒステリシス曲線に対応しているとき、ヒステリシス曲線上では強誘電体容量１０１の分極変化が曲線４１５に対応して、強誘電体容量１０２の容量変化が曲線４０７に対応して分極変化を起こす。ただし、上向きと下向きの分極値の違いから容量差も十分あり、分極反転は起こさない。結局、接点ＢＬには電圧４１１に相当する電圧が出現し、その電圧を参照電圧Ｖｒｅｆとの比較（電圧４１３に相当。）によりセンスアンプで差動増幅し、接点ＢＬには“ロウ”が出現する。その後、読み出し方法２（例えば、図３（ｂ）参照。）に示されるように、駆動点ＰＬＡに書き込みパルス電圧を与え、駆動点ＰＬＢにロウ電圧を与えることで、読み出しで少し減少した分極値を書き戻すこともできる。
【００６４】
なお、図４（ａ）は、強誘電体容量からの一般的なデータ読出し方法を説明する図である。曲線４０３は強誘電体容量のヒステリシス曲線を示している。例えば、ロウ状態でデータが記憶されている場合、負荷容量（曲線４０１に対応）と強誘電体容量（ヒステリシス曲線４０３に対応）とで印加電圧が分圧され、接点ＢＬには電圧４０５が出現する。一方、ハイ状態でデータが記憶されている場合、負荷容量（曲線４０２に対応）と強誘電体容量（ヒステリシス曲線４０３に対応）とで印加電圧が分圧され、接点ＢＬには電圧４０４が出現する。ハイ状態でデータが記憶されている場合には、データ読出し時に分極反転が生じる。
【００６５】
次に、本発明の実施の形態に係わるメモリセルをアレー上に配置して形成される例を説明する。図５に示されるように、メモリセル５０１を同一ＢＬ線にＮ個接続し、同一ＷＬ線にＭ個接続された一例を示している。この個数は任意に設計可能とする。例えば、Ｎ個数はトランジスタのソース容量、ビット線の寄生容量等の総和を配慮して慎重に設計される。ＰＬＡ線、ＰＬＢ線に接続される電圧駆動回路５０２の一例は図６（ａ）、図６（ｂ）に示される。図６のようにスイッチ６０１、６０４、６０５などを備えることで出力をハイインピーダンス状態にすることができるため、非アクセス時にハイインピーダンスに設定することで強誘電体容量に電圧印加されることを防ぐことができる。また、差動増幅器５０４がＢＬ線と参照電圧生成回路５０５と接続され、トランジスタのドレイン電圧と参照電圧生成回路５０５で生成される参照電圧との電圧差を増幅する。
【００６６】
すなわち、トランジスタは、他のメモリセルのトランジスタとビット線を介して接続されている。電圧駆動回路５０２は、他のメモリセルの二つの駆動点のそれぞれにも共通して接続されている。また、メモリセルにアクセスしないときは、出力をハイインピーダンス状態にする。
【００６７】
なお、トランジスタは、高閾値トランジスタとしてもよい。
【００６８】
参照電圧生成回路５０５の一例は図７（ａ）、図７（ｂ）に示されている。図７（ａ）は同一容量であるＣ１ａからＣ６ａの容量を直列接続した回路のちょうど半分のＣ３ａ、Ｃ４ａの間の接点を参照電圧とする例である。この例では、６つの容量であるが、偶数の容量であれば任意の個数で構成することが可能である。各容量には小さな電圧しか印加されず参照電圧生成時に多数回繰り返しアクセスされた場合でも容量の劣化を少なく抑えることが可能である。
【００６９】
また、図７（ｂ）に示される回路は同一容量Ｃ１ｂからＣ１０ｂの容量で構成される。この回路ではＣ１ｂ、Ｃ２ｂが生成する参照電圧、Ｃ３ｂ、Ｃ４ｂが生成する参照電圧などが接続されるためそれぞれの参照電圧の平均値が最終的に出力される。そのため、接続数が増加すると容量にバラツキが存在していてもばらつきの影響をほぼ抑えて所望の参照電圧を生成することができる。また、ＰＬＡ線、ＰＬＢ線、ＷＬ線、ＢＬ線のそれぞれは、デコーダ（不図示）に接続され、所望のセルを少ないアドレス信号により選択することが可能である。
【００７０】
次に、本発明の実施の形態に係わる回路を素子構造として実現する場合の一例を説明する。図８は、本発明の実施の形態に係わる強誘電体メモリにおける容量素子が形成されている部分（容量部）についての平面レイアウト図（基板上方から見たレイアウト図）であり、図９は、図８におけるＡ−Ａ線に沿った矢視方向の構造断面図であり、図１０は、図８におけるＢ−Ｂ線に沿った矢視方向の構造断面図であり、図１１は、図８におけるＣ−Ｃ線に沿った矢視方向の構造断面図である。
【００７１】
図８に示されるように、メモリセル４個分が示されている。上層強誘電体容量上部電極８０２ａ〜８０２ｄは上層に位置する強誘電体容量の上部電極であり、上層強誘電体容量下部電極８０３ａ、８０３ｂは上層に位置する強誘電体容量の下部電極である。下層強誘電体容量上部電極８０８ａ、８０８ｂは下層に位置する強誘電体容量の上部電極であり、下層強誘電体容量下部電極８０９ａ〜８０９ｄは下層に位置する強誘電体容量の下部電極である。上層に位置する強誘電体容量の強誘電体薄膜８０５ａ〜８０５ｄ及び下層に位置する強誘電体容量の強誘電体薄膜８１０ａ〜８１０ｄが形成されている。メタル配線８０１ａ、８０１ｂはビット線となる第１の配線層である。トランジスタのゲート電極８０４ａ、８０４ｂはトランジスタ（不図示）のゲート電極である。コンタクト８０６ａ〜８０６ｄは上層に位置する強誘電体容量の上部電極８０２ａ〜８０２ｄと下層に位置する強誘電体容量の下部電極８０９ａ〜８０９ｄとをそれぞれ電気的に接続するコンタクトである。コンタクト８０７ａ〜８０７ｄは下部電極８０９ａ〜８０９ｄとトランジスタの拡散層（図９〜図１１に示される活性領域８１２に該当。）とを電気的に接続するコンタクトである。コンタクト８１１ａ〜８１１ｄはメタル配線８０１ａ、８０１ｂとトランジスタの拡散層（図９〜図１１に示される活性領域８１２に該当。）とを電気的に接続するコンタクトである。
【００７２】
図９〜図１１に示されるように、半導体基板８１３には、活性領域８１２、素子分離領域（例えば、酸化物シリコンなど。）８１４及びトランジスタのゲート電極８０４ａ〜８０４ｄ（例えば、遷移金属ケイ化物など。）が形成されている。図には示されてはいないが、半導体基板８１３とゲート電極８０４ａ〜８０４ｄとの間にはゲート絶縁膜が形成されている。
【００７３】
半導体基板８１３上には、活性領域８１２、素子分離領域８１４及びゲート電極８０４ａ〜８０４ｄを覆うように、第１の層間絶縁膜８１５（例えば、膜厚が約２００ｎｍのシリコン酸化膜など。）が形成されている。第１の層間絶縁膜８１５の上には、メタル配線８０１ａ〜８０１ｂ、８２４ａ〜８２４ｄが形成され、メタル配線８０１ａ〜８０１ｂ、８２４ａ〜８２４ｄと活性領域８１２とを接続するためのコンタクト８１１ａ〜８１１ｄ、８０７ａ〜８０７ｄ（例えば、タングステンなど。）が第１の層間絶縁膜８１５を貫通するように形成されている。
【００７４】
第１の層間絶縁膜８１５の上には、メタル配線８０１ａ〜８０１ｂ、８２４ａ〜８２４ｄを覆うように第２の層間絶縁膜８１６（例えば、膜厚が約１００ｎｍのシリコン酸化膜など。）が形成されている。第２の層間絶縁膜８１６の上には、絶縁性下部水素バリア膜８２５（例えば、膜厚が５〜２００ｎｍのシリコン窒化膜など。）が形成されている。
【００７５】
絶縁性下部水素バリア膜８２５の上には、下層強誘電体容量下部電極８０９ａ〜８０９ｄがパターニングされて形成されており、下層強誘電体容量下部電極８０９ａ〜８０９ｄとメタル配線８２４ａ〜８２４ｄとをそれぞれ接続するためのコンタクト８２３ａ〜８２３ｄ（例えば、タングステンなど。）が絶縁性下部水素バリア膜８２５を貫通して第２の層間絶縁膜８１６内に形成されている。また、下層強誘電体容量下部電極８０９ａ〜８０９ｄの間を埋めるように、第３の層間絶縁膜８１７（例えば、膜厚が約１００ｎｍのシリコン酸化膜など。）が形成されている。
【００７６】
下層強誘電体容量下部電極８０９ａ〜８０９ｄの上には、強誘電体薄膜８１０ａ〜８１０ｄ（例えば、ビスマスストロンチウムタンタル酸化物など。）がそれぞれ形成されている。強誘電体薄膜８１０ａ、８１０ｃの上には、電極８２７ａ、８２７ｃをそれぞれ介して共通電極としての下層強誘電体容量上部電極８０８ａが形成されている。同様に、強誘電体薄膜８１０ｂ、８１０ｄの上には、電極８２７ｂ、８２７ｄをそれぞれ介して共通電極としての下層強誘電体容量上部電極８０８ｂが形成されている。なお、電極８２７ａ〜８２７ｄは必ずしも設けなくともよい。
【００７７】
下層強誘電体容量下部電極８０９ａ〜８０９ｄ及び電極８２７ａ〜８２７ｄの間を埋めるように、第４の層間絶縁膜８１８（例えば、膜厚が約２００ｎｍのシリコン酸化膜など。）が形成されている。なお、第４の層間絶縁膜の上には、下層強誘電体容量上部電極８０８ａ、８０８ｂと同一層の電極８０６ａ−４、８０６ｂ−４、８０６ｃ−４、８０６ｄ−４が形成されている。そして、電極８０６ａ−４、８０６ｂ−４、８０６ｃ−４、８０６ｄ−４と下層強誘電体容量下部電極８０９ａ〜８０９ｄとをそれぞれ接続するコンタクト８０６ａ−５、８０６ｂ−５、８０６ｃ−５、８０６ｄ−５が、第４の層間絶縁膜８１８を貫通するように形成されている。
【００７８】
第４の層間絶縁膜８１８の上には、下層強誘電体容量上部電極８０８ａ、８０８ｂ、及び電極８０６ａ−４、８０６ｂ−４、８０６ｃ−４、８０６ｄ−４を覆うように第５の層間絶縁膜８１９（例えば、膜厚が約２００ｎｍのシリコン酸化膜など。）が形成されている。第５の層間絶縁膜８１９の上には、上層強誘電体容量下部電極８０３ａ、８０３ｂがパターニングされて形成されている。また、上層強誘電体容量下部電極８０３ａ、８０３ｂと同一層に、電極８０６ａ−２、８０６ｂ−２、８０６ｃ−２、８０６ｄ−２が形成されている。そして、上層強誘電体容量下部電極８０３ａ、８０３ｂ、電極８０６ａ−２、８０６ｂ−２、８０６ｃ−２、８０６ｄ−２の間をそれぞれ埋めるように第６の層間絶縁膜８２０（例えば、膜厚が約１００ｎｍのシリコン酸化膜など。）が形成されている。なお、電極８０６ａ−２、８０６ｂ−２、８０６ｃ−２、８０６ｄ−２と電極８０６ａ−４、８０６ｂ−４、８０６ｃ−４、８０６ｄ−４とをそれぞれ接続するコンタクト８０６ａ−３、８０６ｂ−３、８０６ｃ−３、８０６ｄ−３（例えば、タングステンなど。）が第５の層間絶縁膜８１９内に形成されている。
【００７９】
上層強誘電体容量下部電極８０３ａの上には、強誘電体薄膜８０５ａ、８０５ｃ（例えば、ビスマスストロンチウムタンタル酸化物など。）が形成されている。同様に、上層強誘電体容量下部電極８０３ｂの上には、強誘電体薄膜８０５ｂ、８０５ｄ（例えば、ビスマスストロンチウムタンタル酸化物など。）が形成されている。
【００８０】
強誘電体薄膜８０５ａ〜８０５ｄの上には、電極８２６ａ〜８２６ｄをそれぞれ介して上層強誘電体容量上部電極８０２ａ〜８０２ｄがそれぞれ形成されている。また、強誘電体薄膜８０５ａ〜８０５ｄ、及び電極８２６ａ〜８２６ｄの間を埋めるように第７の層間絶縁膜８２１（例えば、膜厚が約１００ｎｍのシリコン酸化膜など。）が形成されている。なお、電極８２６ａ〜８２６ｄは必ずしも設けなくともよい。
【００８１】
上層強誘電体容量上部電極８０２ａ〜８０２ｄと電極８０６ａ−２、８０６ｂ−２、８０６ｃ−２、８０６ｄ−２とをそれぞれ接続するためのコンタクト８０６ａ−１、８０６ｂ−１、８０６ｃ−１、８０６ｄ−１（例えば、タングステンなど。）がそれぞれ第７の層間絶縁膜８２１を貫通するように形成されている。これにより、上層強誘電体容量上部電極８０２ａ〜８０２ｄと下層強誘電体容量下部電極８０９ａ〜８０９ｄとが、それぞれコンタクトあるいは電極である８０６ａ−１〜８０６ａ−５、８０６ｂ−１〜８０６ｂ−５、８０６ｃ−１〜８０６ｃ−５、８０６ｄ−１〜８０６ｄ−５を介して接続される。
【００８２】
さらに、第７の層間絶縁膜８２１の上には、上層強誘電体容量上部電極８０２ａ〜８０２ｄを覆うように第８の層間絶縁膜８２２（例えば、膜厚が約１００ｎｍのシリコン酸化膜など。）が形成されている。
【００８３】
このように、上層強誘電体容量を下層強誘電体容量の上方へ積層することで、半導体メモリの面積が削減できる。すなわち、下部電極８０９ａ、強誘電体薄膜８１０ａ、電極８２７ａ及び上部電極８０８ａで構成される下層強誘電体容量Ａ−１の上方に、下部電極８０３ａ、強誘電体薄膜８０５ａ、電極８２６ａ、及び上部電極８０２ａで構成される上層強誘電体容量Ａ−２が積層されている。また、下部電極８０９ｂ、強誘電体薄膜８１０ｂ、電極８２７ｂ、及び上部電極８０８ｂで構成される下層強誘電体容量Ｂ−１の上方に、下部電極８０３ｂ、強誘電体薄膜８０５ｂ、電極８２６ｂ、及び上部電極８０２ｂで構成される上層強誘電体容量Ｂ−２が積層されている。また、下部電極８０９ｃ、強誘電体薄膜８１０ｃ、電極８２７ｃ、及び上部電極８０８ａで構成される下層強誘電体容量Ｃ−１の上方に、下部電極８０３ａ、強誘電体薄膜８０５ｃ、電極８２６ｃ及び上部電極８０２ｃで構成される上層強誘電体容量Ｃ−２が積層されている。また、下部電極８０９ｄ、強誘電体薄膜８１０ｄ、電極８２７ｄ及び上部電極８０８ｂで構成される下層強誘電体容量Ｄ−１の上方に、下部電極８０３ｂ、強誘電体薄膜８０５ｄ、電極８２６ｄ及び上部電極８０２ｄで構成される上層強誘電体容量Ｄ−２が積層されている。例えば、下層強誘電体容量Ａ−１と上層強誘電体容量Ａ−２とトランジスタで１つのメモリセルを構成している。これにより、８個の強誘電体容量を、４個の強誘電体容量の占有面積内に形成することができる。
【００８４】
すなわち、二つの強誘電体容量は、それぞれ積層され、接点Ｃ側の電極が別々に形成されている。例えば、下側に位置する強誘電体容量の下部電極と、上側に位置する強誘電体容量の上部電極とが接続されている。また、駆動点側の電極が他のメモリセル内の駆動点側の電極と共有する共通電極で形成されている。
【００８５】
図１２は参照電圧生成回路のレイアウト例である。基本構成は図８に示されるメモリセルと同様であるため、詳細な説明は省略する。図１２に示されるレイアウトは、図８に示されるメモリセルの上半分の４つの強誘電体容量のレイアウトに相当する。図１２に示されるレイアウトが図８に示されるレイアウトと異なる点は、図１２に示される構成では、ビット線であるメタル配線８０１ａと８０１ｂが分離されているのに対して、図１２に示される構成では、共通のメタル配線９０１となっている点である。同様に図１３〜図１５も詳細な説明は省略する。
【００８６】
なお、図８、図１２はレイアウト図であるため、素子分離領域８１４、第１の層間絶縁膜８１５、第２の層間絶縁膜８１６、第３の層間絶縁膜８１６、第４の層間絶縁膜８１７、第５の層間絶縁膜８１８、第６の層間絶縁膜８１９、第７の層間絶縁膜８２０、第８の層間絶縁膜８２１、絶縁性下部水素バリア膜８２５、上部水素バリア層１１０を省略している。
【００８７】
以上の構成により、強誘電体容量を積層することにより、一層の強誘電体容量で製造する場合に比べ、セルの面積を縮小することが可能となる非破壊読み出しメモリを実現できる。また、図１２に示されるような参照電圧回路により、強誘電体容量の容量値のバラツキが平均化され、結果的に参照電圧の値がばらつくことなく生成されることを可能とする。
【００８８】
また、図１６に示されるように、横軸に、長時間の分極保持により分極量が低下した際の分極量を、分極低下する前の初期状態の分極量により規格化した値を、縦軸にその時の読み出し信号量をとった値をプロットしている。測定したメモリは、本発明のメモリ並びに従来の１Ｔ１Ｃ型強誘電体メモリセル構造のＦｅＲＡＭ、及び２Ｔ２Ｃ型強誘電体メモリセル構造のＦｅＲＡＭである。本発明の強誘電体メモリでは、１Ｔ１Ｃ型強誘電体メモリセル構造に対して、読み出し信号量は約１．５倍に拡大していることがわかる。また、２Ｔ２Ｃ型強誘電体メモリセルに対して、読み出し信号量は小さいものの、２Ｔ２Ｃ型強誘電体メモリセルから破壊読出しした際の読み出し信号量の値であり、本発明の強誘電体メモリでは、非破壊読み出し方式で読み出しても２Ｔ２Ｃ型強誘電体メモリセルと同等の信号量を確保しているといえる。
【産業上の利用可能性】
【００８９】
本発明は、非破壊読み出し可能な強誘電体メモリなどとして、特に、システムＬＳＩ混載メモリやスタンドアローンのメモリなどの用途に応用できる強誘電体メモリなどとして、利用することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態に係わる強誘電体メモリセルを示す回路図である。
【図２】（ａ）、（ｂ）は、本発明の実施の形態に係わる強誘電体メモリの書き込み時における印加電圧のシーケンスの一例を示した図である。
【図３】（ａ）、（ｂ）は、本発明の実施の形態に係わる強誘電体メモリの読み出し時における印加電圧のシーケンスの一例を示した図である。
【図４】（ａ）は、従来の強誘電体メモリにおけるヒステリシス曲線での動作点の挙動を示した図であり、（ｂ）は、本発明の実施の形態に係わる強誘電体メモリにおけるヒステリシス曲線での動作点の挙動を示した図である。
【図５】本発明の実施形態に係わる強誘電体メモリの回路図である。
【図６】（ａ）、（ｂ）は、本発明の実施の形態に係わる強誘電体メモリにおける電圧駆動回路の一例を示した回路図である。
【図７】（ａ）、（ｂ）は、本発明の実施の形態に係わる強誘電体メモリにおける参照電圧生成回路の一例を示した回路図である。
【図８】本発明の実施の形態に係わる強誘電体メモリにおける容量部の要部を示したレイアウト図である。
【図９】本発明の実施の形態に係わる強誘電体メモリにおける容量部の要部断面図である。
【図１０】本発明の実施の形態に係わる強誘電体メモリにおける容量部の要部断面図である。
【図１１】本発明の実施の形態に係わる強誘電体メモリにおける容量部の要部断面図である。
【図１２】本発明の実施の形態に係わる強誘電体メモリにおける参照電圧生成回路の要部を示したレイアウト図である。
【図１３】本発明の実施の形態に係わる強誘電体メモリにおける参照電圧生成回路の要部断面図である。
【図１４】本発明の実施の形態に係わる強誘電体メモリにおける参照電圧生成回路の要部断面図である。
【図１５】本発明の実施の形態に係わる強誘電体メモリにおける参照電圧生成回路の要部断面図である。
【図１６】読み出し時の読み出し電圧信号の大きさについて、本発明の実施の形態に係わる強誘電体メモリと従来の強誘電体メモリとの比較を示した図である。
【符号の説明】
【００９１】
１００  メモリセル
１０１、１０２  強誘電体容量
１０３  トランジスタ
５０１  １Ｔ２Ｃ型強誘電体メモリセル
５０２  電圧駆動回路
５０３  トランジスタ
５０４  センスアンプ
５０５  参照電圧生成回路
６０１、６０２、６０５、６０６  ｐＭＯＳトランジスタ
６０３、６０４、６０７  ｎＭＯＳトランジスタ
８０１ａ、８０１ｂ、８２４ａ〜８２４ｄ、９０１、９２４ａ〜９２４ｄ  メタル配線
８０２ａ〜８０２ｄ、９０２ａ、９０２ｂ  上層強誘電体容量上部電極
８０８ａ、８０８ｂ、９０８ａ、９０８ｂ  下層強誘電体容量上部電極
８０３ａ、８０３ｂ、９０３ａ、９０３ｂ  上層強誘電体容量下部電極
８０９ａ〜８０９ｄ、９０９ａ、９０９ｂ  下層強誘電体容量下部電極
８０４ａ、８０４ｂ、９０４ａ、９０４ｂ  トランジスタのゲート電極
８０５ａ〜ｄ、８１０ａ〜ｄ、９０５ａ、９０５ｂ、９１０ａ、９１０ｂ  強誘電体薄膜
８０６ａ〜８０６ｄ、８０６ａ−１〜８０６ｄ−１、８０６ａ−３〜８０６ｄ−３、８０６ａ−５〜８０６ｄ−５、９０６ａ、９０６ｂ、９０６ａ−１、９０６ｂ−１、９０６ａ−３、９０６ｂ−３、９０６ａ−５、９０６ｂ−５  コンタクト
８０６ａ−２〜８０６ｄ−２、８０６ａ−４〜８０６ｄ−４、９０６ａ−２、９０６ｂ−２、９０６ａ−４、９０６ｂ−４  電極
８１１ａ〜８１１ｄ、９１１ａ、９１１ｂ  コンタクト
８０７ａ〜８０７ｄ、８２３ａ〜８２３ｄ、９０７ａ、９０７ｂ、９２３ａ、９２３ｂ  コンタクト
８２４ａ〜８２４ｄ、９２４ａ、９２４ｂ  メタル配線
８１２、９１２  活性領域
８１３、９１３  半導体基板
８１４、９１４  素子分離領域
８１５、９１５  第１の層間絶縁膜
８１６、９１６  第２の層間絶縁膜
８１７、９１７  第３の層間絶縁膜
８１８、９１８  第４の層間絶縁膜
８１９、９１９  第５の層間絶縁膜
８２０、９２０  第６の層間絶縁膜
８２１、９２１  第７の層間絶縁膜
８２２、９２２  第８の層間絶縁膜
８２５、９２５  絶縁性下部水素バリア膜
８２６ａ〜ｄ、８２７ａ〜ｄ、９２６ａ、９２６ｂ、９２７ａ、９２７ｂ  電極
【図１】
2007042164.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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