(57)【要約】【課題】低電圧での動作を可能としたＡ／Ｄ変換器を提供する。【解決手段】抵抗ラダーの中間部に入力電圧を供給し、抵抗ラダーの各接続点の電圧と第１基準電圧とを電圧比較器で比較して温度計符号を生成する。第１、２電流回路と抵抗ラダーの高電位側と低電位側との間にソース−ドレイン経路が接続された第１、３ＭＯＳと、上記第１、２電流回路と上記抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２、４ＭＯＳとで第１、２差動回路を構成する。第１、３ＭＯＳのゲートに上記入力電圧を供給し、第２、第４ＭＯＳのゲートに第２、第３基準電圧を印加して、低電位側の電圧比較器群において温度計符号遷移点があるときに第２ＭＯＳにも電流が流れ、高電位側の電圧比較器群において上記遷移点があるときに第４ＭＯＳにも電流が流れるようにする。【選択図】図１
2007104077.tif 000002
【特許請求の範囲】
【請求項１】
複数個の抵抗素子が直列接続されてなる抵抗ラダーと、
複数個の電圧比較器と、
上記抵抗ラダーの高電位側に設けられ、上記抵抗ラダーに電流を供給することが可能な第１電流回路と、
上記抵抗ラダーの低電位側に設けられ、上記抵抗ラダーから電流を引き抜くことが可能な第２電流回路と、
第１差動回路及び第２差動回路とを含み、
上記抵抗ラダーの中間部の接続点に入力電圧を供給し、
上記複数個の電圧比較器は、上記抵抗ラダーの各接続点の入力電圧と第１基準電圧を比較して温度計符号を生成し、
上記第１差動回路は、上記第１電流回路と上記抵抗ラダーの高電位側との間にソース−ドレイン経路が接続された第１ＭＯＳＦＥＴと、上記第１電流回路と上記抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２ＭＯＳＦＥＴとを有し、上記第１ＭＯＳＦＥＴのゲートには上記入力電圧に対応した電圧が供給され、上記第２ＭＯＳＦＥＴのゲートには第２基準電圧が印加され、
上記第２差動回路は、上記第２電流回路と上記抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第３ＭＯＳＦＥＴと、上記第２電流回路と上記抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第４ＭＯＳＦＥＴとを有し、上記第３ＭＯＳＦＥＴのゲートには上記入力電圧に対応した電圧が供給され、上記第４ＭＯＳＦＥＴのゲートには第３基準電圧が印加されることを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１において、
上記入力電圧が零のときに、上記中間部の接続点の電位と上記第１基準電圧と等しくなるように設定されてなることを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２において、
上記第１ＭＯＳＦＥＴ及び第３ＭＯＳＦＥＴのゲートは、上記中間部の接続点に接続され、
上記第２基準電圧は、上記中間部の接続点の電位を基準にして上記入力電圧が零のときの上記中間部の接続点の電位と上記抵抗ラダーの高電位側端の電位との間の１／３の電位に設定され、
上記第３基準電圧は、上記中間部の接続点の電位を基準にして上記入力電圧が零のときの上記中間部の接続点の電位と上記抵抗ラダーの低電位側端の電位との間の１／３の電位に設定されてなることを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２において、
上記第１ＭＯＳＦＥＴのゲートは、上記中間部の接続点より低電位側の接続線に接続され、
上記第２ＭＯＳＦＥＴのゲートは、上記中間部の接続点より高電位側の接続線に接続され、
上記第２基準電圧は、上記中間部の接続点の電位を基準にして上記入力電圧が零のときの上記中間部の接続点の電位と上記抵抗ラダーの高電位側端の電位との間の所定電位に設定され、
上記第３基準電圧は、上記中間部の接続点の電位を基準にして上記入力電圧が零のときの上記中間部の接続点の電位と上記抵抗ラダーの低電位側端の電位との間の所定電位に設定されてなることを特徴とするＡ／Ｄ変換器。
【請求項５】
正相入力電圧に対応した複数個の抵抗素子が直列接続されてなる第１抵抗ラダーと、
逆相入力電圧に対応した複数個の抵抗素子が直列接続されてなる第２抵抗ラダーと、
複数個の電圧比較器と、
上記第１抵抗ラダーの高電位側に設けられ、上記第１抵抗ラダーに電流を供給することが可能な第１電流回路と、
上記第１抵抗ラダーの低電位側に設けられ、上記第１抵抗ラダーから電流を引き抜くことが可能な第２電流回路と、
上記第１及び第２差動回路と、
上記第２抵抗ラダーの高電位側に設けられ、上記第１抵抗ラダーに電流を供給することが可能な第３電流回路と、
上記第２抵抗ラダーの低電位側に設けられ、上記第２抵抗ラダーから電流を引き抜くことが可能な第４電流回路と、
第３及び第４差動回路とを含み、
上記第１抵抗ラダーの中間部の接続点に上記正相入力電圧を供給し、
上記第２抵抗ラダーの中間部の接続点に上記逆相入力電圧を供給し、
上記複数個の電圧比較器は、上記第１抵抗ラダーの高電位側から低電位側に向けた各接続点の入力電圧と第２抵抗ラダーの低電位側から高電位側に向けた各接続点の入力電圧とをそれぞれ順次に比較して温度計符号を生成し、
上記第１差動回路は、上記第１電流回路と上記第１抵抗ラダーの高電位側との間にソース−ドレイン経路が接続された第１ＭＯＳＦＥＴと、上記第１電流回路と上記第１抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２ＭＯＳＦＥＴを有し、上記第１ＭＯＳＦＥＴのゲートには上記入力電圧に対応した電圧が供給され、上記第２ＭＯＳＦＥＴのゲートには第２基準電圧が印加され、
上記第２差動回路は、上記第２電流回路と上記第１抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第３ＭＯＳＦＥＴと、上記第２電流回路と上記第１抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第４ＭＯＳＦＥＴを有し、上記第３ＭＯＳＦＥＴのゲートには上記入力電圧に対応した電圧が供給され、上記第４ＭＯＳＦＥＴのゲートには第３基準電圧が印加され、
上記第３差動回路は、上記第３電流回路と上記第２抵抗ラダーの高電位側との間にソース−ドレイン経路が接続された第５ＭＯＳＦＥＴと、上記第３電流回路と上記第２抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第６ＭＯＳＦＥＴを有し、上記第５ＭＯＳＦＥＴのゲートには上記入力電圧に対応した電圧が供給され、上記第６ＭＯＳＦＥＴのゲートには上記第２基準電圧が印加され
上記第４差動回路は、上記第４電流回路と上記第２抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第７ＭＯＳＦＥＴと、上記第４電流回路と上記第２抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第８ＭＯＳＦＥＴとからなり、上記第７ＭＯＳＦＥＴのゲートには上記入力電圧に対応した電圧が供給され、上記第８ＭＯＳＦＥＴのゲートには上記第３基準電圧が印加されてなることを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項５において、
上記第１、第３、第５及び第７ＭＯＳＦＥＴのゲートは、上記中間部の接続点に接続され、
上記第２基準電圧は、上記中間部の接続点の電位を基準にして上記入力電圧が零のときの上記中間部の接続点の電位と上記抵抗ラダーの高電位側端の電位との間の１／３の電位に設定され、
上記第３基準電圧は、上記中間部の接続点の電位を基準にして上記入力電圧が零のときの上記中間部の接続点の電位と上記抵抗ラダーの低電位側端の電位との間の１／３の電位に設定されてなることを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項１において、
上記第１電流回路及び第２電流回路は、
上記抵抗ラダーと等価にされた基準電流用ラダーと、
上記基準電流用ラダーの高電位側にドレインが接続され、電源電圧にソースが接続された第９ＭＯＳＦＥＴと、
上記基準電流用ラダーの低電位側にドレインが接続され、回路の接地電位にソースが接続された第１０ＭＯＳＦＥＴと、
入力電圧範囲の高電側電圧が反転入力に供給され、非反転入力に上記第９ＭＯＳＦＥＴのドレイン電圧が供給され、出力信号を上記第９ＭＯＳＦＥＴのゲートに伝える第１差動増幅回路と、
入力電圧範囲の低電側電圧が反転入力に供給され、非反転入力に上記第１０ＭＯＳＦＥＴのドレイン電圧が供給され、出力信号を上記第１０ＭＯＳＦＥＴのゲートに伝える第１差動増幅回路と、
上記第９ＭＯＳＦＥＴと電流ミラー形態にされて上記抵抗ラダーの高電位側に電流を供給する第１１ＭＯＳＦＥＴと、
上記第１０ＭＯＳＦＥＴと電流ミラー形態にされて上記抵抗ラダーの低電位側の電流を流す第１２ＭＯＳＦＥＴからなることを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項７において、
上記基準電流用ラダーは、上記抵抗ラダーのａ倍の抵抗値に設定され、
上記第９と第１１ＭＯＳＦＥＴ及び第１０と第１２ＭＯＳＦＥＴの電流ミラー比が１／ａに設定されてなることを特徴とするＡ／Ｄ変換器。
【請求項９】
請求項８において、
上記第２基準電圧及び第３基準電圧は、上記基準電流用ラダーにより形成されることを特徴とするＡ／Ｄ変換器。
【請求項１０】
複数個の抵抗素子が直列接続されてなる抵抗ラダーと、
複数個の電圧比較器と、
上記抵抗ラダーの高電位側に入力電圧を供給する入力回路と、
上記抵抗ラダーの低電位側に設けられ、上記抵抗ラダーから電流を引き抜くことが可能な電流回路と、
上記第１差動回路とを含み、
上記複数個の電圧比較器は、上記抵抗ラダーの各接続点の入力電圧と第１基準電圧を比較して温度計符号を生成し、
上記第１差動回路は、上記電流回路と上記抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第１ＭＯＳＦＥＴと、上記電流回路と上記抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２ＭＯＳＦＥＴを有し、上記第１ＭＯＳＦＥＴのゲートには中間部の接続点の電圧が供給され、上記第２ＭＯＳＦＥＴのゲートには第２基準電圧が印加されることを特徴とするＡ／Ｄ変換器。
【請求項１１】
複数個の抵抗素子が直列接続されてなる第１及び第２抵抗ラダーと、
複数個の電圧比較器と、
上記第１抵抗ラダーの高電位側に正相入力電圧を供給する第１入力回路と、
上記第２抵抗ラダーの高電位側に逆相入力電圧を供給する第２入力回路と、
上記第１抵抗ラダーの低電位側に設けられ、上記第１抵抗ラダーから電流を引き抜くことが可能な第１電流回路と、
上記第２抵抗ラダーの低電位側に設けられ、上記第２抵抗ラダーから電流を引き抜くことが可能な第２電流回路と、
第１差動回路と、
第２差動回路とを含み、
上記複数個の電圧比較器は、上記第１抵抗ラダーの高電位側から低電位側に向けた各接続点の入力電圧と第２抵抗ラダーの低電位側から高電位側に向けた各接続点の入力電圧とをそれぞれ順次に比較して温度計符号を生成し、
上記第１差動回路は、上記第１電流回路と上記第１抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第１ＭＯＳＦＥＴと、上記第１電流回路と上記第１抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２ＭＯＳＦＥＴを有し、上記第１ＭＯＳＦＥＴのゲートには中間部の接続点の電圧が供給され、上記第２ＭＯＳＦＥＴのゲートには第２基準電圧が印加され、
上記第２差動回路は、上記第２電流回路と上記第２抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第３ＭＯＳＦＥＴと、上記第２電流回路と上記第２抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第４ＭＯＳＦＥＴを有し、上記第３ＭＯＳＦＥＴのゲートには中間部の接続点の電圧が供給され、上記第４ＭＯＳＦＥＴのゲートには第２基準電圧が印加されることを特徴とするＡ／Ｄ変換器。
【請求項１２】
複数個の抵抗素子が直列接続されてなる抵抗ラダーと、
複数個の電圧比較器と、
上記抵抗ラダーの高電位側に設けられ、上記抵抗ラダーに電流を供給することが可能な第１電流回路と、
上記抵抗ラダーの低電位側に設けられ、上記抵抗ラダーから電流を引き抜くことが可能な第２電流回路と、
第１差動回路とを含み、
上記抵抗ラダーの中間部の接続点に入力電圧を供給し、
上記複数個の電圧比較器は、上記抵抗ラダーの各接続点の入力電圧と第１基準電圧を比較して温度計符号を生成し、
上記第１差動回路は、上記第２電流回路と上記抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第１ＭＯＳＦＥＴと、上記第２電流回路と上記抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２ＭＯＳＦＥＴを有し、上記第１ＭＯＳＦＥＴのゲートには中間部の接続点の電圧が供給され、上記第２ＭＯＳＦＥＴのゲートには第２基準電圧が印加されることを特徴とするＡ／Ｄ変換器。
【請求項１３】
請求項１２において、
上記電圧比較器は、上記抵抗ラダーの高電位側の電位よりも低い動作電圧で動作するものであることを特徴とするＡ／Ｄ変換器。
【請求項１４】
請求項１３において、
上記抵抗ラダーの高電位側の電位は、３Ｖ以上とされ、
上記電圧比較器は、１Ｖ以下の動作電圧で動作するものであることを特徴とするＡ／Ｄ変換器。
【請求項１５】
複数個の抵抗素子が直列接続されてなる第１及び第２抵抗ラダーと、
複数個の電圧比較器と、
上記第１抵抗ラダーの高電位側に設けられ、上記第１抵抗ラダーに電流を供給することが可能な第１電流回路と、
上記抵抗ラダーの低電位側に設けられ、上記第１抵抗ラダーから電流を引き抜くことが可能な第２電流回路と、
上記第２抵抗ラダーの高電位側に設けられ、上記第１抵抗ラダーに電流を供給することが可能な第３電流回路と、
上記抵抗ラダーの低電位側に設けられ、上記第２抵抗ラダーから電流を引き抜くことが可能な第４電流回路と、
上記第１差動回路と第２差動回路とを含み、
上記第１抵抗ラダーの中間部の接続点に正相入力電圧を供給し、
上記第２抵抗ラダーの中間部の接続点に逆相入力電圧を供給し、
上記複数個の電圧比較器は、上記第１抵抗ラダーの高電位側から低電位側に向けた各接続点の入力電圧と第２抵抗ラダーの低電位側から高電位側に向けた各接続点の入力電圧とをそれぞれ順次に比較して温度計符号を生成し、
上記第１差動回路は、上記第２電流回路と上記第１抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第１ＭＯＳＦＥＴと、上記第２電流回路と上記第１抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２ＭＯＳＦＥＴを有し、上記第１ＭＯＳＦＥＴのゲートには中間部の接続点の電圧が供給され、上記第２ＭＯＳＦＥＴのゲートには第２基準電圧が印加され、
上記第２差動回路は、上記第４電流回路と上記第２抵抗ラダーの低電位側との間にソース−ドレイン経路が接続された第３ＭＯＳＦＥＴと、上記第４電流回路と上記第２抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第４ＭＯＳＦＥＴを有し、上記第３ＭＯＳＦＥＴのゲートには上記中間部の接続点の電圧が供給され、上記第４ＭＯＳＦＥＴのゲートには上記第２基準電圧が印加されてなることを特徴とするＡ／Ｄ変換器。
【請求項１６】
請求項１５において、
上記電圧比較器は、上記第１及び第２抵抗ラダーの高電位側の電位よりも低い動作電圧で動作するものであることを特徴とするＡ／Ｄ変換器。
【請求項１７】
請求項１６において、
上記第１及び第２抵抗ラダーの高電位側の電位は、３Ｖ以上とされ、
上記電圧比較器は、１Ｖ以下の動作電圧で動作するものであることを特徴とするＡ／Ｄ変換器。
【請求項１８】
請求項１において、
上記入力電圧が供給された際、上記第１差動回路は、上記中間部より低電位側の電圧比較器群において温度計符号遷移点があるときに上記第２ＭＯＳＦＥＴにも電流が流れるようにされ、
上記第２差動回路は、上記中間部より高電位側の電圧比較器群において温度計符号遷移点があるときに上記第４ＭＯＳＦＥＴにも電流が流れるようにされることを特徴とするＡ／Ｄ変換器。
【請求項１９】
請求項５において、
上記正相及び逆相入力電圧が供給された際、上記第１差動回路は、上記中間部より低電位側の電圧比較器群において温度計符号遷移点があるときに上記第２ＭＯＳＦＥＴにも電流が流れるようにされ、
上記第２差動回路は、上記中間部より高電位側の電圧比較器群において温度計符号遷移点があるときに上記第４ＭＯＳＦＥＴにも電流が流れるようにされることを特徴とするＡ／Ｄ変換器。
【請求項２０】
請求項１０において、
上記入力電圧が供給された際、上記第１差動回路は、上記中間部より高電位側の電圧比較器群において温度計符号遷移点があるときに上記第２ＭＯＳＦＥＴにも電流が流れるようにされてなることを特徴とするＡ／Ｄ変換器。
【請求項２１】
請求項１２において、
上記入力電圧が供給された際、上記第１差動回路は、上記中間部より高電位側の電圧比較器群において温度計符号遷移点があるときに上記第２ＭＯＳＦＥＴにも電流が流れるようにされることを特徴とするＡ／Ｄ変換器。
【請求項２２】
請求項１５において、
上記正相及び逆相入力電圧が供給された際、上記第１差動回路は、上記中間部より高電位側の電圧比較器群において温度計符号遷移点があるときに上記第２ＭＯＳＦＥＴにも電流が流れるようにされることを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換器に関し、特に低電圧での動作も可能にした並列型Ａ／Ｄ変換器に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disk Drive）や、ＨＤＤ（Hard Disk Drive)のリードチャネル、すなわちディスクに記録された信号を読み取る系においては、信号処理（復調）をデジタル信号処理で行う場合Ａ／Ｄ(Analog Digital)変換器が必須となる。ＯＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、符号間干渉が発生し、現在主流のアナログ方式ではデータが正しく読めなくなりつつある。この問題のブレークスルーがデジタル信号処理（ＰＲＭＬリードチャネル方式）によるデータ復調であるが、このためにはピックアップからのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器が不可欠である。
【０００３】
上記ＯＤＤのうちのＤＶＤ用途として、本願発明者においては７ビット程度の分解能で変換レート５００ＭＳｐｓ(Mega Samples Per second）のＡ／変換器の開発に着手した。このような高速仕様では並列型（フラッシュ型）Ａ／Ｄ変換器（以下、ＡＤＣともいう）が一般的である。一般的な並列型Ａ／Ｄ変換器は、分解能の数だけ設けた比較器群で、入力信号とコードに対応した複数の基準電圧とを同時に比較してデジタル出力を得る方式である。しかし基準電圧と入力電圧とがそれぞれ差動となり４入力比較器を必要とし、その上で低い基準電圧と入力電圧を比較する比較器と高い基準電圧と入力電圧を比較する比較器とが存在するために、異なる動作点で特定の帯域、ゲインを有する必要があり、比較器の複雑化、消費電力の増加につながる。
【０００４】
このような問題を改善する従来技術の例としてムービングラダー（以下ＭＬ）方式が特開２００３−０７８４１５により提案されている。同公報のＭＬ方式では、図１４に示すように入力バッファの出力ノードに抵抗ラダーを接続し、これの両端側から定電流を流すことで、２のｎ乗−１の階調の±ＤＣオフセットを持つＭＬ出力電圧を生成する。各比較器には基準電圧Ｖref が共通に供給される。また、2000年European Solid State Cirucuits Conference予稿集に、上記特許文献１の基礎となったムービングラダーを持つ並列型Ａ／Ｄ変換器が提案されている。
【０００５】
図１４のＭＬ方式は一言で言えば、前記の一般の並列型が入力電圧と複数種設けた基準電圧とを複数の電圧比較器を用いて一斉に判定するものであるのに対し、ＭＬ方式では逆に入力電圧をレベルシフトした複数の信号系列を生成し、これを１つの基準電圧と比較、判定するものである。電圧比較器における判定電圧が一種となることから電圧比較器の動作点を広く取る必要が無くなり、これは特に低電源電圧時に効果を発揮する。また、ＭＬ方式を完全差動で形成した場合、一般の並列型が差動の入力信号、差動の基準信号の４つの入力信号を入力するタイプの電圧比較器が必要であるのに対し、ＭＬ方式では２入力タイプで良いため、変換精度や回路規模や電力の面で優位である。
【特許文献１】特開２００３−０７８４１５
【非特許文献１】2000年European Solid State Cirucuits Conference予稿集  pp.196〜199、P. Scholtens他  "A 2.5 Volt 6bit 600MS/s Flash ADC in 0.25um CMOS"
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記特許文献１のようなＭＬ方式の問題は、図１５に示すように、ＭＬ部がＡ／Ｄ変換器の入力信号範囲Ｖamp の２倍の動作領域を必要とすることである。例えば入力信号範囲Ｖamp として０．７５Ｖｐｐ以上の仕様に対して０．８５Ｖｐｐのようにマージンを持った設計を行うと、入力信号範囲０．８５Ｖの２倍は１．７Ｖとなる。３Ｖ電源下では動作可能な回路であるが、１．５Ｖ電源下では動作不可能である。このことは、非特許文献１のＭＬ方式でも同様である。
【０００７】
問題の内容をもう少し厳密に説明する。入力信号が正のフルスケール近い信号が入った場合、ＭＬの高電位側のノード電位が高まり電源側にある定電流回路の動作に必要な電圧が確保できなくなる。本来、ＭＬ方式では変換精度を決めているのは入力信号とそれをレベルシフトして生成した信号のうち、基準電位に近い箇所の電圧比較器で、このように高電位側、または低電位側に振られた状態では比較精度が不要という特徴がある。しかしこの例では電源側の定電流回路が適切な電流値の電流を供給できないと、この電流はＡ／Ｄ変換器の入力バッファが供給することになり、バッファの負荷となる。このことにより歪みなどによる精度劣化、帯域の劣化による高周波特性劣化、ＭＬ側に供給される分を予め見込んでおくための冗長分による電力増加と言った問題が生じる。さらに入力バッファはＡ／Ｄ変換器を構成する要素ブロックの中では消費電力の大きなものであるケースが多く、ここに負担をかけることは得策ではない。
【０００８】
Ａ／Ｄ変換器の入力信号範囲を狭める手法も考えられる。この場合、Ａ／Ｄ変換器の量子化単位電圧、すなわちＡ／Ｄ変換器最下位ビットに相当する入力電圧が小さくなる。相対的に電圧比較器のオフセットが大きくなり、要求される精度を実現するのが困難になる。電圧比較器への仕様を緩和できるのがＭＬ方式の特徴であるが、その最大の特徴が入力信号範囲を狭めた場合、失われてしまう。
【０００９】
例えば、前記ＤＶＤ−ＲＡＭに対応するＰＲＭＬシステムに向けたＡ／Ｄ変換器にあっては、今後顧客要求に応じWrite StrategyやペリフェラルＩ／Ｆの一種であるSerial-ATA、あるいは光ピックアップからの信号を処理する高周波系を１チップ化する動きが出るものと考えられる。このためＡ／Ｄ変換器において、いっそうの低消費電力、小面積化が望まれる。低電力化の１つの手法として、３Ｖ−ＭＯＳ（Ｉ／Ｏ用ＭＯＳ）と１．５Ｖ−ＭＯＳ（コアＭＯＳ）の混在で構成されているＡ／Ｄ変換器全体の１．５Ｖ化が考えられる。また、電圧比較器でのいっそうの低電圧化も考えられる。
【００１０】
この発明の目的は、低電圧での動作を可能としたＡ／Ｄ変換器を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、抵抗ラダーの中間部に入力電圧を供給し、抵抗ラダーの各接続点の電圧と第１基準電圧とを電圧比較器で比較して温度計符号を生成する。第１、２電流回路と抵抗ラダーの高電位側と低電位側との間にソース−ドレイン経路が接続された第１、３ＭＯＳと、上記第１、２電流回路と上記抵抗ラダーの中間部の接続点との間にソース−ドレイン経路が接続された第２、４ＭＯＳとで第１、２差動回路を構成する。第１、３ＭＯＳのゲートに上記入力電圧を供給し、第２、第４ＭＯＳのゲートに第２、第３基準電圧を印加して、低電位側の電圧比較器群において温度計符号遷移点があるときに第２ＭＯＳにも電流が流れ、高電位側の電圧比較器群において上記遷移点があるときに第４ＭＯＳにも電流が流れるようにする。
【発明の効果】
【００１２】
抵抗ラダー部及び電圧比較器での低電圧化ができる。
【発明を実施するための最良の形態】
【００１３】
図１には、この発明に係るＡＤＣの一実施例の回路図が示されている。これらの各回路素子及び回路ブロックは、公知のＣＭＯＳ半導体集積回路の製造技術によって、単結晶シリコンを代表とするような半導体基板上において形成される。ＡＤＣの分解能をｎビットとしたとき、２n 個からなる抵抗値がｒである抵抗ラダーを有する。ｒは上記のように抵抗値を意味することの他、抵抗ラダーを構成する単位の抵抗素子自体を表す場合もある。この抵抗ラダーの上端（高電位側）に、特に制限されないが、カレントミラー回路等による吐き出し型（ソース型）の定電流回路（第１電流回路）と、抵抗ラダーの下端（低電位側）にカレントミラー回路等による吸い込み型（シンク型）の定電流回路（第２電流回路）とが設けられる。上記吐き出し型の定電流回路は、上記抵抗ラダーの上端側からバイアス電流Ｉbtを供給し、吸い込み型の定電流回路は上記抵抗ラダーの下端側においてバイアス電流Ｉbbを吸い込む。上記両バイアス電流Ｉbt，Ｉbbは、後述するようなカレントミラー回路によりＩbt＝Ｉbbのように設定される。
【００１４】
上記のように２n 個からなる単位の抵抗素子ｒの相互接続点（以下接点という）は、同図に代表として例示的に示されているように接点Ｎ１、接点Ｎ２、接点Ｎ３、……接点Ｎ２n-1 −１、接点Ｎ２n-1 、接点Ｎ２n-1 ＋１、……接点Ｎ２n −２、接点Ｎ２n −１のように、（２n −１）個からなる。上記それぞれの接点Ｎ１、接点Ｎ２、接点Ｎ３、……接点Ｎ２n-1 −１、接点Ｎ２n-1 、接点Ｎ２n-1 ＋１、……接点Ｎ２n −２、接点Ｎ２n −１に対応して電圧比較器ＶＣ１、接点ＶＣ２、接点ＶＣ３、……接点ＶＣ２n-1 −１、接点ＶＣ２n-1 、接点ＶＣ２n-1 ＋１、……接点ＶＣ２n −２、接点ＶＣ２n −１が設けられる。それ故、電圧比較器ＶＣの数は、（２n −１）個とされる。
【００１５】
これらの電圧比較器ＶＣ１〜電圧比較器ＶＣ２n −１の正相入力（＋）には、前記接点Ｎ１〜接点Ｎ２n −１の各電圧がそれぞれ供給される。上記電圧比較器ＶＣの逆相入力（−）には、基準電圧Ｖref1が共通に供給される。そして、特に制限されないが、抵抗ラダーの中央部の接点Ｎ２n-1 は、アナログ入力電圧端子とされ、アナログ入力電圧ＡＶinが供給される。上記電圧比較器ＶＣ１〜電圧比較器ＶＣ２n −１の出力信号は、ブラックボックスで示されたエンコーダに供給され、前記のような２n −１の温度計符号信号がｎビットのバイナリ信号Ｂ0 〜Ｂn-1 に変換される。
【００１６】
この実施例では、上記抵抗ラダーでの動作電圧を低くするために次のような差動回路が追加される。上記抵抗ラダーの上端（高電位側）と第１電流回路との間にソース−ドレイン経路が接続されたＰチャネルＭＯＳＦＥＴＭＰ２が設けられる。このＭＯＳＦＥＴＭＰ２と差動形態にＰチャネルＭＯＳＦＥＴＭＰ１が設けられる。このＰチャネルＭＯＳＦＥＴＭＰ１のソース−ドレイン経路は、上記抵抗ラダーの上端と上記中央部の接点Ｎ２n-1 に接続される。そして、上記ＭＯＳＦＥＴＭＰ２のゲートには、特に制限されないが、アナログ入力電圧ＡＶinが供給される。上記ＭＯＳＦＥＴＭＰ１のゲートには、基準電圧Ｖref2が供給される。上記抵抗ラダーの下端（低電位側）と第２電流回路との間にソース−ドレイン経路が接続されたＮチャネルＭＯＳＦＥＴＭＮ２が設けられる。このＭＯＳＦＥＴＭＮ２と差動形態にＮチャネルＭＯＳＦＥＴＭＮ１が設けられる。このＮチャネルＭＯＳＦＥＴＭＮ１のソース−ドレイン経路は、上記抵抗ラダーの下端と上記中央部の接点Ｎ２n-1 に接続される。そして、上記ＭＯＳＦＥＴＭＮ２のゲートには、特に制限されないが、アナログ入力電圧ＡＶinが供給される。上記ＭＯＳＦＥＴＭＮ１のゲートには、基準電圧Ｖref3が供給される。
【００１７】
図１において、基準電圧Ｖref2及び基準電圧Ｖref3は、一例として次の値に選ばれる。  基準電圧Ｖref2＝Ｖcm＋Ｖamp ／６        …（１）
基準電圧Ｖref3＝Ｖcm−Ｖamp ／６        …（２）
電圧比較器の比較基準電圧Ｖref1は次のようになる。
基準電圧Ｖref1＝Ｖcm                    …（３）
【００１８】
以下、動作原理について、ケース（ａ）として入力電圧ＡＶinが信号中間電位Ｖcm近辺の場合を図２に示し、ケース（ｂ）にとして入力電圧ＡＶinがＶcmからＡ／Ｄ変換器入力範囲Ｖamp の１／６ほど高電位の場合を図３に示し、ケース（ｃ）として入力電圧ＡＶinがＶcmからＶamp ／２ほど高電位、すなわち正側の入力範囲一杯近辺にある場合を図４に示す。このような３つのケース（ａ）、ケース（ｂ）及びケース（ｃ）に分けて以下に説明する。
【００１９】
図２に示されたケース（ａ）においては、ＡＶin≒Ｖcmである。この状態では温度計符合遷移点（０と１の境界）は、ラダー抵抗中央近辺に接続された電圧比較器の入力となる。この入力電圧の条件下に置いて、前述のように各基準電圧Ｖref1〜Ｖref3を設定した場合を考える。ＭＯＳＦＥＴＭＰ１，ＭＰ２は電源側定電流源Ｉbtの電流パス選択スイッチを構成している。このような入力電圧ＡＶinの条件下では、ＭＯＳＦＥＴＭＰ１のゲート電位はＭＯＳＦＥＴＭＰ２のそれより十分高く、定電流源からの電流Ｉbtは全てＭＯＳＦＥＴＭＰ２側、つまりラダー抵抗側に流れる。ここで「十分高く」とはＭＯＳＦＥＴＭＰ１，ＭＰ２からなる差動回路の特性が飽和状態、一方が完全に切れる状態となるに足る差動入力電圧より高い、という意味である。
【００２０】
一方、グランド側ではＭＯＳＦＥＴＭＮ１，ＭＮ２が差動スイッチを構成している。先の基準電圧Ｖref2，Ｖref3の設定ではＮチャネルＭＯＳＦＥＴＭＮ２のゲート電位がＮチャネルＭＯＳＦＥＴＭＮ１のそれより十分高いので定電流回路の電流ＩbbはＭＯＳＦＥＴＭＮ２側を流れる。このことからラダー抵抗全体に一定電流（Ｉbt＝Ｉbb) が流れ、前記特許文献１のＭＬ回路の動作と同じ状態になっていることが確認できる。上記のようにＡＶin≒Ｖcmであるから、同図のように抵抗ラダーの上端側の電圧Ｖ≒ＡＶin＋Ｖamp ／２となる。図示しないけれども、同様に抵抗ラダーの下端側の電圧Ｖ≒ＡＶin−Ｖamp ／２となる。したがって、抵抗ラダーの上下端の電圧差は、ほぼ入力信号範囲Ｖamp になっている。
【００２１】
図３に示されたケース（ｂ）においては、ＡＶin≒Ｖcm＋Ｖamp ／６である。この状態では温度計符合遷移点はラダーのグランド側から１／３近辺のところになる。ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２からなる差動スイッチは、ＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート電位がほぼ等しいので、定電流源の電流ＩbtがＭＯＳＦＥＴＭＰ１のドレイン側のバイパス経路に流れる電流ｉ１と、及びＭＯＳＦＥＴＭＰ２のドレイン側にあるラダー抵抗側に流れる電流ｉ２におよそ２分される。一方、ＮチャネルＭＯＳＦＥＴＮＮ１，  ＭＮ２はゲート電位がそれぞれ、Ｖcm−Ｖamp ／６、Ｖcm＋Ｖamp ／６であるため、ＭＯＳＦＥＴＭＮ１はカットオフし、グランド側電流源の電流Ｉbbは全てＭＯＳＦＥＴＭＮ２に流れる。
【００２２】
この場合、温度計符合遷移点は前述のようにラダー抵抗のグランド側から約１／３の所である。この近辺のラダー抵抗には本来のバイアス電流Ｉbbが流れており、この近辺のラダー抵抗各接点の電位は正確なレベルシフトがなされる。一方遷移点から離れた、ラダー抵抗電源側のノードについては、この部分を流れる電流ｉ２は約Ｉbt／２になって正確なレベルシフトにはなっていないが、遷移点から離れた箇所は変換には寄与しないため、これで問題無い。この状態では、上記のような電流バイパスによって、同図のように抵抗ラダーの上端側の電圧Ｖ≒ＡＶin＋Ｖgs＝Ｖcm＋Ｖamp ／６＋Ｖgsのように低い電圧にしかならない。ここで、Ｖgsは、ＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート，ソース間電圧であり、下記式（４），（５）ではＶgs(MP1) 、Ｖgs(MP2) のように表す。
【００２３】
図４に示されたケース（ｃ）においては、ＡＶin≒Ｖcm＋Ｖamp ／２である。この状態では、まず電源側スイッチを考える。ＭＯＳＦＥＴＭＰ１のゲート電位はＶcm＋Ｖamp ／６であるが、ＭＯＳＦＥＴＭＰ２のゲート電位はＶcm＋Ｖamp ／２であるので、ＭＯＳＦＥＴＭＰ２はカットオフし、電源側定電流源の電流Ｉbbは全てＭＯＳＦＥＴＭＰ１側を、すなわちラダー抵抗側ではなく、バイパス側を流れる。グランド側では、前記ケース（ｂ）と同様で、ＭＯＳＦＥＴＭＮ２がオンしている状態であり、全ての電流Ｉbbはラダー抵抗側を流れ、この近辺のラダー抵抗では正確なレベルシフトがなされている。この状態では、上記のような電流バイパスによって、同図のように抵抗ラダーの上端側の電圧Ｖ≒Ｖcm＋Ｖamp ／６＋Ｖgsのように低い電圧にしかならない。ここで、Ｖgsは、ＭＯＳＦＥＴＭＰ１のゲート，ソース間電圧である。
【００２４】
上記のケース（ｂ）、ケース（ｃ）について電源側定電流源の動作点条件を検討する。ケース（ｂ）ではＭＯＳＦＥＴＭＰ１，２は平衡状態となるので、電源側電流の出力端子、すなわちＭＯＳＦＥＴＭＰ１，２の共通接続となっているソースの電位Ｖは、
Ｖ＝Ｖcm＋Ｖamp ／６＋Ｖgs(MP1) ＝Ｖcm＋Ｖamp ／６＋Ｖgs(MP2)     …（４）
上記ケース（ｃ）では、ＭＯＳＦＥＴＭＰ２はカットオフとなる。同様にＭＯＳＦＥＴＭＰ１，２の共通ソース電位Ｖは、
Ｖ＝Ｖcm＋Ｖamp ／６＋Ｖgs(MP1)     …（５）
【００２５】
一方、図１４に示される特許文献１のＭＬでの、電源側電流源出力端子の電位は、ケース（ｃ）の場合で、Ｖ＝Ｖcm＋Ｖamp         …（６）
（５）（６）式について電源電圧を１．５Ｖとして、その他代表的な値を用いて数値例を計算してみる。Ｖcm＝Ｖdd／２＝0.７５Ｖ。Ｖamp ＝０．８５Ｖ、Ｖgs(MP1) ＝０．５Ｖとすると、（５）式より、本発明のケースではＶ＝０．７５＋０．８５／６＋０．５＝１．３９Ｖとなる。特許文献１のＭＬ方式では、Ｖ＝０．７５Ｖ＋０．８５＝１．６Ｖのようになる。以上のように数値的には約２１０ｍＶほどバイアスが改善している。特許文献１のＭＬでは電位が電源電圧以上で、もはやこの電源電圧、入力振幅では動作点が成立しないことを示しているが、前記実施例では電源電圧以下で動作点が成立することが理解されるであろう。
【００２６】
前記温度計符号遷移点がＶcm以上の高電位側にあるときには、逆にＮチャネルＭＯＳＦＥＴＭＮ１とＭＮ２での電流バイパス動作によって、前記ケース（ｂ）と類似して低電位側の抵抗ラダーに流れる電流が減少ないし前記ケース（ｃ）と類似して上記抵抗ラダーに流れる電流が零になって、前記同様に低電位側の抵抗ラダー側で発生する電圧降下が小さくなる。この結果として、上記電源側電流源出力端子の電位を低くすることができるものである。
【００２７】
図５には、抵抗ラダーのバイアス電流Ｉbt，Ｉbbの生成回路を含むＡＤＣのＭＬ部の一実施例の回路図が示されている。この発明に係るＡ／Ｄ変換回路において、抵抗ラダーの電流バイアスＩbt, Ｉbbを発生する電流回路は全体の特性を決定する重要なブロックである。この電流が一致していないと、Ａ／Ｄ変換器の入力端子に差分の電流が流れ出すほか、変換特性に非線形性が発生する。また定電流回路の定電流特性（出力インピーダンスが十分大きいこと）が不十分であると、同様に非線形性が発生する。これは入力信号ＡＶinの変化によってバイアス電流値が変化するためである。
【００２８】
この実施例は、Ａ／Ｄ変換器の入力電圧範囲をＶreftとＶrefbの２つの基準電圧を用いて指定する構成に対応した抵抗ラダー用バイアス電流生成回路の例が示されている。この実施例では、２つの抵抗ラダーが設けられる。この２つの抵抗ラダーのうち、左側の抵抗ラダーは基準電流生成用、右側の抵抗ラダーが実際にＡ／Ｄ変換器の構成要素となる抵抗ラダーとして用いられる。
【００２９】
基準電流生成側の抵抗ラダーにかかる電圧は２つのアンプＡＭＰ１，ＡＭＰ２により上端がＶreftで、下端がＶrefbとなる。つまり、アンプＡＭＰ１の反転入力（−）に高圧側基準電圧Ｖreftが供給され、その出力電圧がＰチャンネル型ＭＯＳＦＥＴＭＰ５のゲートに供給され、かかるＭＯＳＦＥＴＭＰ５のドレイン出力がＡＭＰの非反転入力（＋）に帰還される。これより、アンプＡＭＰ１とＭＯＳＦＥＴＭＰ５は、ボルテージフォロワ回路を構成する。アンプＡＭＰ１の反転入力（−）に供給された高圧側基準電圧ＶreftとアンプＡＭＰ１の非反転入力（＋）の電圧を等しくするように動作するので抵抗ラダーの上端はＶreftとなる。同様に、アンプＡＭＰ２とＮチャネルＭＯＳＦＥＴＭＮ５もボルテージフォロワ回路を構成する。アンプＡＭＰ２の反転入力（−）に供給された低圧側基準電圧ＶrefbとアンプＡＭＰ２の非反転入力（＋）の電圧を等しくするように動作するので抵抗ラダーの下端はＶrefbとなる。
【００３０】
このような電圧ＶreftとＶrefbとの間に抵抗ラダーが設けられるので、左側抵抗ラダーの電流値Ｉは、
Ｉ＝（Ｖreft−Ｖrefb）／（ａ・ｒ・２n ）            …（７）
となる。Ａ／Ｄ変換器に使用される右側の抵抗ラダーのバイアス電流は、ＭＯＳＦＥＴＭＰ５とＭＰ６と、ＭＯＳＦＥＴＭＮ５とＭＮ６がそれぞれカレントミラー回路を形成していることと、カレントミラー回路のＭＯＳＦＥＴのサイズ比が１／ａ：１  になっていることから、左側の抵抗ラダーのａ倍となる。これはＡ／Ｄ変換器の抵抗ラダー（右側）の電流に比べ、基準生成用の左側の電流を１／ａにすることで、全体の消費電流を抑えるためである。ａ＝１とすれば左右ラダーの電流は同じになる。定電流特性の劣化は主にＭＯＳＦＥＴのチャネル長変調によるものであるが、これを改善するには、ＭＯＳＦＥＴＭＰ５，ＭＰ６，ＭＮ５，ＭＮ６のゲート長を長くする、またはカレントミラー回路をカスコード構成とすることで抑えられる。
【００３１】
また、本発明で必要な２つの基準電圧Ｖref1〜Ｖref3はこの基準ラダーの任意のノードの電位を選べば良い。ただし任意と言っても、下の式を満足する制約を持つ。
（Ｖref2＋Ｖref3）／２＝入力信号中間電圧Ｖcm(=Ｖref1)
つまり、基準電圧Ｖref2を取り出すノードと基準電圧Ｖref3を取り出すノードはラダーの中点に関して対称な位置であるということである。この基準側抵抗ラダーは電流を絞っているため、基準側ラダーでの容量結合によるノード電位の変動は、比較的発生しやすいと考えられる。対策として安定化容量Ｃ１，Ｃ２が付加される。上記基準電圧Ｖref2、Ｖref3の選択については、低電源電圧時の特性改善とも関係するので後述する。
【００３２】
ＭＬの抵抗ラダー各ノードの電位は前述したように入力信号ＡＶinをレベルシフトしたものである。前述のように抵抗ラダー各ノードにおいて、判定の基準電圧（温度計符号遷移点）から離れた電位となっているノードの信号は判定に寄与しない。すなわち基準電位Ｖref1から離れた場合は正確なレベルシフト信号を生成する必要が無く、ある一定値で制限を掛けても変換動作に問題が無い。これを図６に示した模式図を用いて説明する。
【００３３】
図６（Ａ）は前記特許文献１でのＭＬの各ノードの電位と入力電圧との関係を示している。図中の５本のグラフは上からラダー抵抗の電源側末端の電位、ラダー抵抗の全体の電源側１／４のノードの電位、ラダー抵抗中央の電位、すなわち入力電圧、ラダー抵抗のグランド側から１／４のノードの電位、グランド側末端の電位を示す。前回発明のＭＬでは各ノードの電位は入力電位をレベルシフトしたものであり、その関係は入力電圧がどのように変化しても保たれる。よって図６（Ａ）に示されるように入力振幅Ｖamp の２倍のダイナミックレンジ（２×Ｖamp ）が必要となる。
【００３４】
ＭＬ各ノードの電位は図中に示された基準電圧Ｖref1と電圧比較器により比較される。変換の精度は、ＭＬの各ノード電位のグラフが横軸を横切るときの切片間隔がいかに一定になっているかで決まる。よって図６（Ａ）中○で示した電圧１及び電圧２の領域は単に必要なダイナミックレンジを取っていると言うだけでなく、実際の変換には寄与していないことがわかる。そこで図６（Ｂ）に示されるように、この領域までＭＬのノード電位が行かないように、リミッタを掛ければ必要なダイナミックレンジは減る。
【００３５】
この特性の実現にはＭＬの電源側、グランド側電流源と抵抗ラダーの間に入力信号に応じてラダーに電流を流すか流さないかを切り替えるスイッチを付加することで実現可能である。ラダーに電流を流さない場合は、別に設けたバイパスを経由し、適切な電流を流すことを必要としているラダーの別な箇所に電流を流す。このようにして、上記図６（Ａ）中○で示した電圧１及び電圧２の領域が不要となり、必要なダイナミックレンジがＶamp ＋αのように減少させることができる。
【００３６】
同図では、模式的に直線的に各ノードの電位を表しているが、実際には前記のように差動ＭＯＳＦＥＴＭＰ１とＭＰ２及びＭＮ１とＭＮ２の電流分配率がリニアに変化する。このため、上記中間部より低電位側の電圧比較器群において温度計符号遷移点があるときに、高電位領域のグラフ部分が差動ＭＯＳＦＥＴＭＰ１とＭＰ２の電流分配率の変化に対応して曲線的に変化する。また、上記中間部より高電位側の電圧比較器群において温度計符号遷移点があるときに、低電位領域のグラフ部分が差動ＭＯＳＦＥＴＭＮ１とＭＮ２の電流分配率の変化に対応して曲線的に変化する。
【００３７】
図７には、この発明に係るＡＤＣの他の一実施例の回路図が示されている。この実施例は、低電源電圧で大振幅入力特性を向上したＡＤＣに向けられている。前記図１の実施例では、基準電圧Ｖref2をＶcm＋Ｖamp ／６、基準電圧Ｖref3をＶcm−Ｖamp ／６とした例において、電源側電流源出力端子（＝ラダー抵抗の電源側末端）の電位Ｖが前記式（５）のようにＶ＝Ｖcm＋Ｖamp ／６＋Ｖgs(MP1) となる。電流回路（Ｉbt) のヘッドルームを確保するためにこの電位は低いことが望ましいが、その実現のためにＶcmを下げると逆にグランド側電流源（Ｉbb) が厳しくなるので、Ｖamp ／６、すなわち基準電圧Ｖref2とスイッチを構成する差動回路（ＭＰ１，ＭＰ２）のＶgsを下げることになる。後者については、スイッチのＭＯＳＦＥＴＭＰ１，ＭＰ２のゲート幅、ゲート長の設定、スイッチ部の低しきい値ＭＯＳの採用が電位を下げることに有効である。
【００３８】
しかし、基準電圧Ｖref2（ここではＶamp ／６）の値を下げたときに発生する問題とその対策を示す。前記図１の実施例において入力電圧ＡＶinがＶcm＋Ｖamp ／６の近辺である場合を再び考える。このとき電源側電流源からグランド側電流源への電流の流れは、図３に示されるようになる。Ｖcmに対する電源側、グランド側の対称性から基準電圧Ｖref3はＶcmを基準として基準電圧Ｖref2と対称な電圧、すなわちＶcm−Ｖamp ／６とする。このときグランド側のスイッチＭＯＳＦＥＴＭＮ１，ＭＮ２では、ＭＯＳＦＥＴＭＮ１ゲートにＶcm−Ｖamp ／6 が、ＭＯＳＦＥＴＭＮ２には入力電圧（＝Ｖcm＋Ｖamp ／６）が印加されている。つまりＭＯＳＦＥＴＭＮ１，２の差動回路には（Ｖcm＋Ｖamp ／６）−（Ｖcm−Ｖamp ／６）＝Ｖamp ／３の差電圧が掛かる。このとき、温度計符合の遷移点はラダー中央よりグランド側に移っているため、グランド側電流源電流は全てＭＯＳＦＥＴＭＮ２側に流れていなくてはならない。
【００３９】
しかしながら、前記のように低電源電圧時の動作点を確保するために、基準電圧Ｖref2を下げる（基準電圧Ｖref3を上げる）と、前述の差動電圧が小さくなり、差動回路、すなわちスイッチＭＯＳＦＥＴＭＮ１とＭＮ２が完全には切り替わらなくなる。ＭＯＳのゲート幅、ゲート長の設定である程度特性を変更することは出来るが、大きく変更することは困難である。
【００４０】
図７の実施例回路は、上記のような問題を解決するために考えられたものである。つまり、前記図１の実施例との違いはＭＯＳＦＥＴＭＰ２、及びＭＯＳＦＥＴＭＮ２のゲートの接続先で、前記図１ではラダー抵抗の中央、すなわち入力電圧ＡＶinそのものであったが、この実施例では図のようにΔＶなるオフセットが付くように接続する。ここで先の問題を検討すると、ＭＯＳＦＥＴＭＮ１，２の差動ペアに印加される差動電圧はＶamp ／３＋ΔＶと拡大する。すなわちＭＯＳＦＥＴＭＰ２，ＭＮ２のゲート電位の取り出し方を変えると、基準電圧Ｖref2を下げる（基準電圧Ｖref3を上げる）事が出来、低電源電圧時の特性を改善出来ることが明らかである。
【００４１】
図８には、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。この実施例のＡ／Ｄ変換器は、完全差動型に向けられている。この実施例は、前記図１の実施例の構成（シングルエンド構成）を完全差動化したものである。完全差動構成は、デジタル回路からの雑音など外部から入る雑音に強い構成であり、ＡＤ変換器やＤＡ変換器などアナログ・デジタル混載のＩＣにしばしば用いられる。
【００４２】
この実施例のＡＤＣでは、分解能をｎビットとしたとき、２のｎ乗（２n ）個の抵抗値ｒである抵抗ラダーを２組と、２のｎ乗（２n ）個又は２のｎ乗−１（２n −１）個の電圧比較器ＶＣ１〜ＶＣ２n −１とを持ち、上記各組の抵抗ラダーの上端（高電位側）にカレントミラーなどによる吐き出し型の定電流回路が設けられ、各組の抵抗ラダーの下端（低電位側）にカレントミラーなどによる吸い込み型の定電流回路が設けられる。図８では、２組の抵抗ラダーの高電位側と低電位側とを逆に示している。それ故、２組の抵抗ラダーに流れるバイアス電流の向きは、図面上は互いに逆方向になっている。
【００４３】
同図において一方の抵抗ラダーの接点Ｎ２n-1 の入力端子には、正相アナログ入力電圧ＡＶinp が供給され、他方の抵抗ラダーの接点２Ｎn-1 の入力端子には、逆相アナログ入力電圧Ｖinｎが供給される。電圧比較器ＶＣ１〜ＶＣ２n −１は、上記のような正相側抵抗ラダー各接点と、逆相側ラダーの中点に関しての対称点となる接点の電圧を比較するものである。例えば、電圧比較器ＶＣ１は、正相側抵抗ラダーの最も低い入力電圧に対応した接点Ｎ１と、逆相側抵抗ラダーの最も高い入力電圧に対応した接点Ｎ２n −１とを比較する。電圧比較器ＶＣ２は、正相側抵抗ラダーの２番目に低い電圧に対応した接点Ｎ２と、逆相側抵抗ラダーの２番目に高い電圧に対応した接点Ｎ２n −２とを比較する。
【００４４】
以下、上記のような順次で２つの抵抗ラダーの接点が選ばれ、電圧比較器ＶＣ２n −２は、正相側抵抗ラダーの２番目に高い入力電圧に対応した接点Ｎ２n −２と、逆相側抵抗ラダーの２番目に低い入力電圧に対応した接点Ｎ２とを比較する。電圧比較器ＶＣ２n −１は、正相側抵抗ラダーの最も高い入力電圧に対応した接点Ｎ２n −１と、逆相側抵抗ラダーの最も低い入力電圧に対応した接点Ｎ１とを比較する。
【００４５】
前記図１と同様に吐き出し型の定電流回路とラダー抵抗の間にバイアス電流をラダー抵抗に流すか流さないかを選択するスイッチＭＰ１，ＭＰ２及びＭＰ３，ＭＰ４がそれぞれ設けられる。吸い込み型の定電流回路とラダー抵抗の間にもバイアス電流をラダー抵抗に流すか流さないかを選択するスイッチＭＮ１，ＭＮ２及びＭＮ３，ＭＮ４がそれぞれ設けられる。この完全差動構成の場合、基準電圧Ｖref2は不要となる。各電圧比較器ＶＣ１〜ＶＣ２n −１の０クロスの絶対電位は差動入力信号の中間電位（Ｖinp ＋Ｖinn)／２となる。このような完全差動化しても、必要とされる電圧比較器は一般の並列Ａ／Ｄ変換器と異なり、ＭＬ方式の特徴である２入力タイプで良い。
【００４６】
図９には、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。この実施例では、前記非特許文献１に記載のPeter Scholtens氏の発明に係るＡ／Ｄ変換器の改良に向けられたものである。前記非特許文献１に提案のＡ／Ｄ変換器では電流源は電源側、またはグランド側どちらか一方で、もう一方のラダー端部に入力信号が印加される。このＡ／Ｄ変換器でも電源電圧を抑えたり、あるいは入力信号範囲を大きくする場合、定電流源の動作点を確保することが厳しくなる。
【００４７】
この実施例は、抵抗ラダーの上端（高電位側）に、特に制限されないが、ソースフォロワＭＯＳＦＥＴＭＮ１０を介して入力信号ＡＶinを供給し、抵抗ラダーの下端（低電位側）に吸い込み型（シンク型）の定電流回路が設けられる。上記抵抗ラダーには、吸い込み型の定電流回路により形成されたバイアス電流Ｉb が流れるようにされる。前記同様に２n 個からなる単位の抵抗素子ｒの相互接続点（以下接点という）は、同図に代表として例示的に示されているように接点Ｎ１、接点Ｎ２、接点Ｎ３、……接点Ｎ２n-1 −１、接点Ｎ２n-1 、接点Ｎ２n-1 ＋１、……接点Ｎ２n −２、接点Ｎ２n −１のように、（２n −１）個からなる。それぞれの接点Ｎ１、接点Ｎ２、接点Ｎ３、……接点Ｎ２n-1 −１、接点Ｎ２n-1 、接点Ｎ２n-1 ＋１、……接点Ｎ２n −２、接点Ｎ２n −１に対応して電圧比較器ＶＣ１、接点ＶＣ２、接点ＶＣ３、……接点ＶＣ２n-1 −１、接点ＶＣ２n-1 、接点ＶＣ２n-1 ＋１、……接点ＶＣ２n −２、接点ＶＣ２n −１が設けられる。それ故、電圧比較器ＶＣの数は、（２n −１）個とされる。
【００４８】
これらの電圧比較器ＶＣ１〜電圧比較器ＶＣ２n −１の正相入力（＋）には、前記接点Ｎ１〜接点Ｎ２n −１の各電圧がそれぞれ供給される。上記電圧比較器ＶＣの逆相入力（−）には、基準電圧Ｖref1が共通に供給される。そして、特に制限されないが、抵抗ラダーの中央部の接点Ｎ２n-1 は、アナログ入力電圧端子とされ、アナログ入力電圧ＡＶinが供給される。上記電圧比較器ＶＣ１〜電圧比較器ＶＣ２n −１の出力信号は、ブラックボックスで示されたエンコーダに供給され、前記のような２n −１の温度計符号信号がｎビットのバイナリ信号Ｂ0 〜Ｂn-1 に変換される。
【００４９】
この実施例でも、前記のような差動ＭＯＳＦＥＴＭＮ１とＭＮ２による電流バイパススイッチが設けられる。つまり、ＭＯＳＦＥＴＭＮ２のソース−ドレイン経路は、上記抵抗ラダーの下端と上記定電流回路が接続される。ＭＯＳＦＥＴＭＮ１のゲートには、前記同様な基準電圧Ｖref3が供給される。このＭＯＳＦＥＴＭＮ１のソース−ドレイン経路は、上記抵抗ラダーの中点と上記定電流回路との間に電流バイパス経路を形成する。上記ＭＯＳＦＥＴＭＮ２のゲートは、特に制限されないが、抵抗ラダーの中点に接続される。このような電流バイパス選択スイッチを設けることで、入力信号範囲が広げられたとしても、グランド側定電流源の動作点を確保でき、変換精度の劣化を防ぐことが可能となる。
【００５０】
ＡＶin≒Ｖcm−Ｖamp ／６の状態では温度計符合遷移点はラダーの電源側から１／３近辺のところになる。ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２からなる差動スイッチは、ＭＯＳＦＥＴＭＮ１，ＭＮ２のゲート電位がほぼ等しいので、定電流源の電流Ｉb がＭＯＳＦＥＴＭＮ１のドレイン側のバイパス経路と、及びＭＯＳＦＥＴＭＮ２のドレイン側にあるラダー抵抗側におよそ２分される。このようにして、定電流源の動作点を確保する。この場合、温度計符合遷移点は前述のようにラダー抵抗の電源側から約１／３の所である。この近辺のラダー抵抗には本来のバイアス電流Ｉb が流れており、この近辺のラダー抵抗各接点の電位は正確なレベルシフトがなされる。一方遷移点から離れた、ラダー抵抗グランドのノードについては、この部分を流れる電流が半分となって正確なレベルシフトにはなっていないが、遷移点から離れた箇所は変換には寄与しないため、これで問題無い。また、ＡＶin≒Ｖcm−Ｖamp ／２の状態では、ＭＯＳＦＥＴＭＮ２はカットオフし、電流Ｉb は全てＭＯＳＦＥＴＭＮ１側を流れて定電流源の動作点を確保する。
【００５１】
図１０には、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。前記図１のＡＤＣにおいて、ラダー抵抗に流れる電流のパスを選択するスイッチは電源側、グランド側双方に必ず必要というものではない。場合によってはどちらか一方のみで事足りるケースがある。この実施例は、Ｉ／Ｏ用のＭＯＳ（電源電圧３．３Ｖ）とコア用のＭＯＳ（電源電圧１．０Ｖ）で構成されるＡＤＣに向けられている。
【００５２】
３．３Ｖ電源の入力段と１．５Ｖ電源の電圧比較器以降の組み合わせにおいて、双方に無理のない動作点を与えることが出来るが、３．３Ｖと１．０Ｖの組み合わせではそれが困難となった。これは３．３Ｖ部の動作点を確保すると、電圧比較器の入力信号中間電位が高くなり、電圧比較器初段にある差動回路の動作点を確保するのが困難になり、逆に１．０Ｖ電源の電圧比較器の動作点を確保するには、その入力信号中間電位を低く設定しなくてはならず、ＭＬ部グランド側定電流源の動作マージンが確保できない。
【００５３】
この実施例では、前記図９の実施例と同様に抵抗ラダー下端側にのみ差動ＭＯＳＦＥＴＭＮ１とＭＮ２による電流バイパススイッチが設けられる。これにより、入力信号中間電位を低く設定して１．０Ｖ電源の電圧比較器の動作点を確保しつつ、温度計符合遷移点がラダーの電源側にあるときのＭＬ部グランド側定電流源の動作マージを上記電流バイパス動作によって確保するものである。
【００５４】
図１１は、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。この実施例は、前記図９の実施例の構成（シングルエンド構成）を完全差動化したものである。この実施例では、前記図８の実施例と同様に抵抗ラダーを２組を設け、入力ＭＯＳＦＥＴＭＮ１０，ＭＮ１１を通して正相入力信号ＡＶinp と逆相入力信号ＡＶinn を供給する。上記各組の抵抗ラダーの下端（低電位側）にそれぞれ電流バイパススイッチＭＯＳＦＥＴＭＮ１，ＭＮ２及びＭＮ３，ＭＮ４及び吸い込み型の定電流回路が設けられる。
【００５５】
電圧比較器ＶＣ１〜ＶＣ２n −１は、上記のような正相側抵抗ラダー各接点と、逆相側ラダーの中点に関しての対称点となる接点の電圧を比較するものである。例えば、電圧比較器ＶＣ１は、正相側抵抗ラダーの最も低い入力電圧に対応した接点Ｎ１と、逆相側抵抗ラダーの最も高い入力電圧に対応した接点Ｎ２n −１とを比較する。電圧比較器ＶＣ２は、正相側抵抗ラダーの２番目に低い電圧に対応した接点Ｎ２と、逆相側抵抗ラダーの２番目に高い電圧に対応した接点Ｎ２n −２とを比較する。
【００５６】
図１２は、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。この実施例は、前記図１０の実施例の構成（シングルエンド構成）を完全差動化したものである。この実施例では、前記図１１の実施例と同様に抵抗ラダーを２組を設け、上記各組の抵抗ラダーの下端（低電位側）にそれぞれ電流バイパススイッチＭＯＳＦＥＴＭＮ１，ＭＮ２及びＭＮ３，ＭＮ４及び吸い込み型の定電流回路が設けられる。そして、前記同様に電圧比較器ＶＣ１〜ＶＣ２n −１は、上記のような正相側抵抗ラダー各接点と、逆相側ラダーの中点に関しての対称点となる接点の電圧を比較するものである。
【００５７】
本願説明したように係るＡＤＣにおいては、電圧比較器への要求を緩和できる特徴を有するＭＬ方式を、Ａ／Ｄ変換器の入力信号範囲を損なうことなく低電源電圧下において動作させることが可能となる。言い換えれば現状と同じ電源電圧条件下において、今以上の入力領域を確保することが可能となる。また、Ｉ／Ｏ−ＭＯＳは３．３Ｖ電源、コアＭＯＳは１．０Ｖである場合でも本発明の適用によって問題無く回路が構成できる。ＨＤＤやＤＶＤの信号処理チップに搭載されるＡ／Ｄ変換器はその専有面積、消費電力がかなりの大きさとなる。したがって、本願発明に係るＡＤＣの採用によって、この部分の低消費電力化、小面積化によりチップ全体での低消費電力化、小面積化に効果が高くなる。
【００５８】
図１３には、この発明に係るＡＤＣが用いられるディスク再生システムの一実施例のブロック図が示されている。前記に説明したようにＤＶＤ等のＯＤＤや、ＨＤＤのリードチャネル、すなわちディスクに記録された信号を読み取る系においては、信号処理（復調）をデジタル信号処理で行う場合ＡＤＣが必須となる。同図において、レーザピックアップから読み出した信号は、フィルタや自動利得制御アンプで構成されるアナログフロントエンド部においてフィルタ処理、信号振幅調整を行った後、ＰＲＭＬリードチャネル部に入力される。
【００５９】
ＰＲＭＬリードチャネル部は、拡大して示したように構成される。アナログフロントエンドを経た波形は、Ａ／Ｄ変換器ＡＤＣにてデジタル信号に変換され、ＰＲ等化器によりＰＲ方式の波形等化が行われ、ビタビ復号器によりＭＬ方式による復号処理が行われてデータが再生される。また周波数／位相比較器、及びＶＣＯよりなるループにて再生データに同期したクロックが再生される。上記ＰＲＭＬリードチャネル部に設けられるＡＤＣとして前記のようなＡＤＣが用いられる。
【００６０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、電流回路及び電圧比較回路の具体的構成は、種々の実施形態を採ることができる。この発明は、並列型Ａ／Ｄ変換器に広く利用することができる。
【図面の簡単な説明】
【００６１】
【図１】この発明に係るＡＤＣの一実施例を示す回路図である。
【図２】図１のＡＤＣの動作原理についての説明図である。
【図３】図１のＡＤＣの動作原理についての説明図である。
【図４】図１のＡＤＣの動作原理についての説明図である。
【図５】この発明に係るＡＤＣのＭＬ部の一実施例を示す回路図である。
【図６】図１のＡＤＣの動作原理についての模式図である。
【図７】この発明に係るＡＤＣの他の一実施例を示す回路図である。
【図８】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図９】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図１０】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図１１】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図１２】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図１３】この発明に係るＡＤＣが用いられるディスク再生システムの一実施例を示すブロック図である。
【図１４】従来技術の一例を示す回路図である。
【図１５】図１４の動作電圧説明図である。
【符号の説明】
【００６２】
ＭＮ１〜ＭＮ１１，ＭＰ１〜ＭＰ６…ＭＯＳＦＥＴ、ｒ…抵抗、ＡＭＰ１，ＡＭＰ２…アンプ、Ｃ１，Ｃ２…キャパシタ、ＶＣ１〜ＶＣ２2 −１…電圧比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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