(57)【要約】【課題】大幅な製造装置の更新等が無くともメモリの集積度を向上させ、チップ面積縮小によるコストダウンを図ること。【解決手段】本発明による不揮発性メモリのメモリセルは、上部電極および下部電極と、当該上部電極から下部電極までの間に、一度だけ状態変化が可能な状態変化部を含む。この状態変化部は、Ｐ型半導体またはＮ型半導体のいずれか一方の半導体からなる第１半導体層と、前記Ｐ型半導体またはＮ型半導体の他方の半導体からなり前記第１半導体層の上下それぞれでＰＮ接合部を介して設けられた第２半導体層を備えて構成される。【選択図】図１
2007281332.tif 000002
【特許請求の範囲】
【請求項１】
データを保持するメモリセルを有する不揮発性メモリにおいて、
前記メモリセルは、上部電極および下部電極と；当該上部電極から下部電極までの間に一度だけ状態変化が可能な状態変化部とを含み、
前記状態変化部は、Ｐ型半導体またはＮ型半導体のいずれか一方の半導体からなる第１半導体層と；前記Ｐ型半導体またはＮ型半導体の他方の半導体からなり前記第１半導体層の上下それぞれでＰＮ接合部を介して設けられた第２半導体層とを備えることを特徴とする不揮発性メモリ。
【請求項２】
前記上部電極または下部電極の少なくとも一方が前記第２半導体層であることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記第２半導体層は、Ｐ型またはＮ型のポリシリコンからなることを特徴とする請求項１または２に記載の不揮発性メモリ。
【請求項４】
前記ＰＮ接合部の破壊状態をビット情報として保持することを特徴とする請求項１、２または３に記載の不揮発性メモリ。
【請求項５】
上部電極と；下部電極と；当該上部電極から下部電極の間にＰ型半導体またはＮ型半導体のいずれか一方の半導体からなる第１半導体層と；前記Ｐ型半導体またはＮ型半導体の他方の半導体からなり前記第１半導体層の上下それぞれでＰＮ接合部を介して設けられた第２半導体層とを備えたメモリセル構造を有する不揮発メモリセルアレイについて、
少なくとも一つの前記メモリセルに、前記ＰＮ接合耐電圧より大きな電圧と接地電圧とを前記上部電極と下部電極とに印加する第１電圧印加工程と；
前記第１電圧印加工程に引き続き前記不揮発メモリセルアレイの少なくとも一つのメモリセルに、ＰＮ接合耐電圧より大きな電圧と接地電圧とを前記上部電極と下部電極とに前記第１電圧印加工程の電圧印加方向とは反転させて印加する第２電圧印加工程とを含むことを特徴とする不揮発メモリセルアレイへのデータ書き込み方法。
【請求項６】
上部電極と；下部電極と；当該上部電極から下部電極の間にＰ型半導体またはＮ型半導体のいずれか一方の半導体からなる第１半導体層と；前記Ｐ型半導体またはＮ型半導体の他方の半導体からなり前記第１半導体層の上下それぞれでＰＮ接合部を介して設けられた第２半導体層とを備えたメモリセル構造を有する不揮発メモリセルアレイについて、
前記ＰＮ接合耐電圧以下の電圧と接地電圧とを前記上部電極と下部電極とに印加し、各メモリセルに流れる電流を検出する第１電流検出工程と；
前記第１電流検出工程に引き続き前記不揮発メモリセルアレイに、ＰＮ接合耐電圧以下の電圧と接地電圧とを前記上部電極と下部電極とに前記第１電流検出工程の電圧印加方向とは反転させて印加し、各メモリセルに流れる電流を検出する第２電流検出工程とを含むことを特徴とする不揮発メモリセルアレイのデータ読み出し方法。
【請求項７】
シリコン基板上にトランジスタを設けた上層に第１絶縁膜を形成する工程と；
前記第１絶縁膜上に下部電極配線を形成する工程と：
前記下部電極配線の上に第２絶縁膜を形成する工程と；
前記下部電極配線と接続可能な前記第２絶縁膜の所定箇所にビアホールを設ける工程と；
前記ビアホール内にＣＶＤによる成膜とエッチングとを繰り返す事により下方から上方に向かって順に第３半導体層、第４半導体層、および第３半導体層を積層して前記ビアホールを埋め込んだ状態変化部を形成する工程と；
前記状態変化部の最上層の前記第３半導体層に接続させて上部電極配線を形成する工程とを含むことを特徴とする不揮発性メモリの製造方法。
【請求項８】
シリコン基板上にトランジスタを設けた上層に第１絶縁膜を形成した後、下部電極配線を形成する工程と；
前記下部電極配線の上に、下方から上方に向かって順に第３半導体層、第４半導体層、および第３半導体層を積層した積層半導体を形成する工程と；
前記積層半導体を、前記下部電極配線と接続させた所定箇所を残してエッチングする工程と；
前記積層半導体の前記エッチングにより取り除かれた領域に絶縁膜を埋め込む工程と；
前記積層半導体の最上層の前記第３半導体層に接続させて上部電極配線を形成する工程とを含むことを特徴とする不揮発性メモリの製造方法。
【請求項９】
シリコン基板上にトランジスタを設けた上層に第１絶縁膜を形成した後、第３半導体により下部電極配線を形成する工程と；
前記下部電極配線の上に第２絶縁膜を形成する工程と；
前記下部電極配線と接続可能な前記第２絶縁膜の所定箇所にビアホールを設ける工程と；
前記ビアホールをＣＶＤ法により第４半導体層で埋め込む工程と；
前記第４半導体層に接続させて第３半導体により上部電極配線を形成する工程とを含むことを特徴とする不揮発性メモリの製造方法。
【請求項１０】
前記第３半導体はＰ型ポリシリコンまたはＮ型ポリシリコンのいずれか一方であり、
前記第４半導体はＰ型ポリシリコンまたはＮ型ポリシリコンの他方であることを特徴とする請求項７、８、または９に記載の不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイムプログラマブル（ＯＴＰ）ＲＯＭとも言われ、状態変化が１度だけ可能な不可逆性の状態変化部を備え、電源が取り外されてもメモリ内容が消去されない不揮発性の半導体メモリに関するものである。
【背景技術】
【０００２】
半導体メモリのうち不揮発性メモリは、マスクＲＯＭとフィールド・プログラマブル・メモリの２種類に分けられる。マスクＲＯＭは、工場製造時に一度だけ書き込まれる半永久的に消去不能なメモリである。一方、フィールド・プログラマブル・メモリは、「一回のみ書き込み」が可能な不揮発メモリと「書き込み／消去／再書き込み」が可能な不揮発メモリとに分類される。一回のみ書き込みできるものは、ＰＲＯＭ（プログラマブルＲＯＭ）またはＯＴＰＲＯＭ（ワンタイムプログラマブルＲＯＭ）と呼ばれる。また、「書き込み／消去／再書き込み」が可能なものは、ＵＶＥＰＲＯＭ（紫外線消去型プログラマブルＲＯＭ）、ＥＥＰＲＯＭ（電気的消去型プログラマブルＲＯＭ）、またはフラッシュＥＥＰＲＯＭ（高速フレキシブルＥＥＰＲＯＭ）と呼ばれる。
【０００３】
マスクＲＯＭは安価であるが、製造工程中にプログラムデータを書き込むため、ユーザーが発注してから手元に届くまでに長時間を要し、プログラムバグの対応時に時間がかかる。一方、フィールド・プログラマブル・メモリは、マスクＲＯＭよりも柔軟性が高く、プログラムバグの対応も早くできるので短時間でユーザーへの出荷が可能である。この利点をもつために、フィールド・プログラマブル・メモリへの需要は増加している。
【０００４】
図７には、フィールド・プログラマブル・メモリのうち、ＯＰＴＲＯＭ（ワンタイムプログラマブルＲＯＭ）に関する不揮発性メモリの従来例が示されている。シリコン基板４０の上に、トランジスタ４１が形成されている。トランジスタ４１をつなぎ合わせ周辺回路を形成する第３配線４３３は、個々のトランジスタへの電気的な入出力を行う接続導体４３４と接続され、第３絶縁膜４５３の上に設けられている。不揮発性メモリのメモリセル４２は、第２絶縁膜４５２によりトランジスタ４１と電気的に絶縁され、その上部に形成されている。メモリセル４２は、ヒューズ絶縁膜４７と導電膜４６とからなる。各メモリセルは、記憶情報の読み出し線に接続される第１配線４３１、および接地電圧に接続される第２配線４３２に接続される。前記第１配線４３１および第２配線４３２を用いて電気的なストレスを加えることにより、ヒューズ絶縁膜４７を破壊する。これにより恒久的な状態変化を起こし、データの書き込みを一度だけ行うことが出来る。データの読み出しは、ヒューズ絶縁膜４７が破壊されたか否かによりこの部分の抵抗値が異なるため、その抵抗値の差によりデータを“０”と“１”とに判別する。このようにして、ＯＰＴＲＯＭの１つのメモリセルは、１ビットの情報を記憶する。
【特許文献１】特表２００２−５３０８５０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体メモリは、その種類にかかわらずより低コストで集積度をより高密度にすることが常に求められている。ワンタイムプログラマブルＲＯＭの半導体不揮発メモリにおいても、配線等をより微細に加工したり積層化したりすることで、より集積度を向上させビット当たりのコスト低減を図ってきた。一方、微細加工や積層化には製造設備の更新や大幅な設計ルールの変更を伴うために、技術的に可能となっても製品化には時間が必要である。また、製造設備の更新には多大な費用が必要となる。そのため、その導入には市場動向に伴うリスクも考えなくてはならず、先行する事業者に対して優位を確保するには、設備投資以外の方法で、集積度を向上させる手段も必要とされている。
【０００６】
本発明は上記のような状況に鑑みてなされたものであり、大幅な製造装置の更新等が無くともメモリの集積度を向上させ、チップ面積縮小によるコストダウンを図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題を解決する不揮発性メモリ（フィールド・プログラマブル・メモリ）である。この不揮発性メモリのメモリセルは、上部電極および下部電極と、当該上部電極から下部電極までの間に一度だけ状態変化が可能な状態変化部を含む。この状態変化部は、Ｐ型半導体またはＮ型半導体のいずれか一方の半導体からなる第１半導体層と、前記Ｐ型半導体またはＮ型半導体の他方の半導体からなり前記第１半導体層の上下それぞれでＰＮ接合部を介して設けられた第２半導体層を備える。すなわち、本発明における状態変化部の主な部分は、１メモリセル内のＰＮＰダイオード、またはＮＰＮダイオードによる２箇所のＰＮ接合部分を含み構成される。
【０００８】
ここで、「当該上部電極から下部電極までの間に」とは、当該上部電極を含む上部電極から下部電極を含む当該下部電極までの間の全領域を示す。また、「状態変化部を含む」とは、この上部電極から下部電極までの全領域の少なくとも一部分に当該状態変化部を備えていることを示す。
【０００９】
本発明では、上部電極と下部電極との間の絶縁膜中に設けられたビアホール内に、前記のごとくＰＮＰダイオードまたはＮＰＮダイオードを設けるが、前記上部電極または下部電極の少なくともいずれか一方を第２半導体層としても良い。
【００１０】
その場合、該ビアホール内のＰＮＰダイオードまたはＮＰＮダイオードの第２半導体層のうち、第２半導体層の上部電極または下部電極が存在する側のビアホール内第２半導体層を薄くするか、あるいは無くす事ができる。
【００１１】
また、上部電極および下部電極の両方が第２半導体層とされた場合は、ビアホール内は第１半導体層のみとすることができる。なお本発明では、好ましくはＰ（Ｎ）型半導体は、Ｐ（Ｎ）型ポリシリコンで構成される。
【００１２】
本発明による不揮発性メモリは、上部電極および下部電極を介して電気的なストレスを加える事により、これら２箇所のＰＮ接合部に破壊状態または非破壊状態を形成し、それらを２ビットの情報（４状態）として保持する。
【００１３】
本発明では、ベースとなる基板（例えばシリコン基板）から見て相対的にトランジスタや電気的な配線が形成される方向を「上」または「上方」等とし、その反対方向を「下」または「下方」等という。また「上部」または「下部」とは、ある部位に対して相対的に上方または下方に位置する部分を指す。
【００１４】
本発明における不揮発性メモリへのデータ書き込み方法は、第１電圧印加工程と第２電圧印加工程を備える。第１電圧印加工程は、前記構成のメモリセルを有するメモリセルアレイの少なくとも一つのメモリセルに、前記ＰＮ接合耐電圧より大きな電圧と接地電圧とを前記上部電極と下部電極に印加する。第２電圧印加工程は、同様に少なくとも一つのメモリセルにこの第１電圧印加方向とは反転させた電圧を印加する。
【００１５】
これにより、各メモリセルの上下２段のＰＮ接合それぞれに対して電気的なストレスを加える事ができ、上下それぞれの各ＰＮ接合に破壊状態または非破壊状態を形成することができる。よって、一つのメモリセルに恒久的な４状態を形成することができる。
【００１６】
本発明における、不揮発性メモリのデータ読み出し方法は、第１電流検出工程と第２電流検出工程とを備える。第１電流検出工程は、前記構成のメモリセル構造を備え且つデータが書き込まれている不揮発メモリセルアレイに、前記ＰＮ接合耐電圧以下の電圧と接地電圧とを前記上部電極と下部電極に印加し、各メモリセルに流れる電流を検出する。第２電流検出工程は、同様に少なくとも一つのメモリセルに前記第１電流検出工程の電圧印加方向とは反転させた電圧を印加し、各メモリセルに流れる電流を検出する。これにより、各メモリセルの上下２段のＰＮ接合それぞれから恒久的な変化状態（破壊状態または非破壊状態）を電気的に出力する事ができる。
【００１７】
本発明にかかる不揮発性メモリを含む半導体装置の製造方法は、次の工程を含む。まず、シリコン基板上にトランジスタを設けた上層に順に第１絶縁膜、下部電極配線、更に第２絶縁膜を知られている方法で形成する。前記下部電極配線と接続可能な前記第２絶縁膜の所定箇所にビアホールを公知の方法で設ける。次にこのビアホール内にＣＶＤによる成膜とエッチングとを繰り返す事により下方から上方に向かって順に第３半導体層（Ｐ又はＮ型半導体層）、第４半導体層（Ｎ又はＰ型半導体層）、および第３半導体層を積層して前記ビアホールを埋め込んだ状態変化部を形成する。最後に、この状態変化部の最上層の第３半導体層に接続させて上部電極配線を形成し本発明の不揮発メモリセルアレイを含む半導体装置を製造する。
【００１８】
本発明の半導体装置の別の製造方法では、下部電極配線まで上記と同様な方法で作成する。先に、前記下部電極配線の上部に、下方から上方に向かって順に上記の第３半導体層、第４半導体層、および第３半導体層を積層した積層半導体を形成する。前記積層半導体を、前記下部電極配線と接続させた所定箇所を残してエッチングし、前記積層半導体の前記エッチングにより取り除かれた領域に絶縁膜を埋め込む。最後に、前記積層半導体の最上層の前記第３半導体層に接続させて上部電極配線を形成する。
【００１９】
本発明の半導体装置の製造方法では、下部電極配線を第３半導体で形成してもよく、同様に上部電極配線も第３半導体で形成しても良い。この場合、ビアホール内に積層される第３半導体層を、第３半導体で形成される上部または下部電極配線の側では、より薄く形成されるか、あるいは無くすことができる。
【発明の効果】
【００２０】
本発明により、不揮発性メモリセルの単位セル（１つのメモリセル）当たりに蓄積可能な情報量は、従来の１ビット分（“０”と“１”）の２値から、２ビット分（“０”、“１”、“２”、“３”）の４値へと倍増させる事ができる。これにより、大幅な製造装置の更新等が無くともメモリの集積度を向上させ、チップ面積縮小によるコストダウンも可能となる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施例を、図を使って詳細に説明する。図１は、半導体装置内の本発明による一つの不揮発性メモリセルと、その周辺の回路要素の第１の実施例を示す。この不揮発性メモリセル２は、上部電極配線３と下部電極配線４の間の層間絶縁膜９ｃ（第２絶縁膜）にビアホール２０を有する。このビアホール２０の中に一度だけ状態変化が可能なＰＮ接合部８を２箇所もつＰＮＰダイオードを含む状態変化部を備えている。
【００２２】
ＰＮＰダイオードは、上方から順にＰ型ポリシリコン５（第１半導体層）、Ｎ型ポリシリコン６（第２半導体層）、Ｐ型ポリシリコン７（第１半導体層）となっており、それぞれ異なる型の半導体の接合部分がＰＮ接合部８となっている。このメモリセルの下部には、層間絶縁膜９ｂ（第１絶縁膜）を挟んで、シリコン基板１０上に形成されたトランジスタ１とその周辺回路を形成する接続導体１１およびトランジスタ入出力導線１２が設けられている。
【００２３】
状態変化部について図２乃至４を用いて詳しく説明する。図１に示されているように、本発明のメモリセルは、上部電極３と下部電極４の間の層間絶縁膜に形成されたビアホール２０の中にＰＮＰダイオードが形成されている。このメモリセルの内部のＰＮ接合部８は、初期状態ではＰＮ接合部８は破壊されておらず、互いに逆方向に電流を流さない（図２（ａ））。すなわち通常はＰ型からＮ型へは電流が流れるが、逆のＮ型からＰ型へは電流が流れない。
【００２４】
図２（ｂ）に示すように、状態変化が必要なメモリセルの少なくとも一つの上部電極３に＋１０（Ｖ）の電圧を印加し、下部電極４を接地電圧にする。すると当該メモリセルの下側のＰＮ接合部８ｂに、逆電圧方向（通常電流が流れない方向）即ちＮ型からＰ型に向かう方向に、ＰＮ接合耐電圧よりも大きな電圧が印加される。このように耐電圧よりも大きな電圧が印加されると、ＰＮ接合部８ｂにある時点から過度な電流が流れるようになる。そして、その状態が続くと当該ＰＮ接合部８ｂが熱的に破壊され、それ以降は常時、導通状態となる。（図２（ｂ）のＸＸＸＸ部分）この結果、このＰＮ接合部８ｂは、初期状態から不可逆的に状態変化し、Ｎ型からＰ型の方向への電流が、耐電圧より低い電圧でも流れるようになる。
【００２５】
一方、図２（ｃ）に示すように、状態変化が必要なメモリセルの少なくとも一つの下部電極４に＋１０（Ｖ）の電圧を印加し、上部電極３を接地電圧にする。すると当該メモリセルの上側のＰＮ接合部８ａに、逆電圧方向（通常電流が流れない方向）即ちＮ型からＰ型に向かう方向に、ＰＮ接合耐電圧よりも大きな電圧が印加される。このように耐電圧よりも大きな電圧が印加されると、ＰＮ接合部８ａにある時点から過度な電流が流れるようになる。そして、その状態が続くと当該ＰＮ接合部８ａが熱的に破壊され、それ以降は常時、導通状態となる。（図２（ｃ）のＸＸＸＸ部分）この結果、これ以後このＰＮ接合部８ａは、初期状態から不可逆的に状態変化し、Ｎ型からＰ型の方向への電流が、耐電圧より低い電圧でも流れるようになる。
【００２６】
ワンタイムプログラムにおいて、状態変化が必要なメモリセルへは、上述したように、上部電極と下部電極にいずれかの電極から少なくとも１度、耐電圧より大きな電圧が印加される。一方、状態変化が不要なメモリセルへは、このような耐電圧より大きな電圧は印加されない。
【００２７】
こうしてワンタイムプログラムにより書き込まれ、不可逆的に状態変化したメモリセルの各状態を図３に表す。図３の状態「０」は、上部電極３および下部電極４のいずれからも状態変化させる電圧が印加されなかったメモリセルの状態を示す。状態「１」は、図２（ｂ）に示されるように上部電極３からのみＰＮ接合耐電圧よりも大きな電圧が印加されたメモリセルの状態を示す。状態「２」は、図２（ｃ）に示されるように下部電極４からのみＰＮ接合耐電圧よりも大きな電圧が印加されたメモリセルの状態を示す。状態「３」は、図２（ｂ）、（ｃ）に示されるように、ＰＮ接合耐電圧より大きな電圧が上下両方の電極から印加されたメモリセルの状態を示す。
【００２８】
図４では、図３に示した各状態のメモリセルを具体的に読み出した場合、各電流値がどのようになるかを示したものである。図表中の左列には、上部電極３に＋３（Ｖ）の電圧を印加し下部電極４を接地電圧とした場合の電流の流れる状況示す。図表中の右列には、下部電極４に＋３（Ｖ）の電圧を印加し上部電極３を接地電圧とした場合の電流の流れる状況を示す。ここで、電流が流れる場合を「ＯＮ」とし、電流が流れない場合を「ＯＦＦ」とする。図４に示されるように、状態「０」から「３」までの４状態では、それぞれ、異なる電流の状況を示し、２ビット分の情報を保持できていることが分かる。
【００２９】
本発明は、このように一つのビアホール２０内に上下２箇所の逆電圧方向に耐電圧を有するＰＮ接合がある。これにより、それぞれに、破壊状態と非破壊状態と生成する事ができる。その結果、ＰＮ接合部に電流が流れるか流れないかにより、それぞれ“ＯＮ”と“ＯＦＦ”とし、２箇所のＰＮ接合部のそれぞれの状態を４通り（２ビット分）に記憶できる。
【００３０】
本発明の第２の実施例を図５に示す。この実施例では、例えば上部電極２３をＰ型ポリシリコン（第２半導体層）で形成している。通常の導体で形成された下部電極配線２４の上部に層間絶縁膜２９を設け、当該層間絶縁膜２９に形成されたビアホール内に、下層から順にＰ型ポリシリコン２７（第２半導体層）、Ｎ型ポリシリコン２６（第１半導体層）を設けてある。
【００３１】
この第２実施例に係る状態変化部は、上部電極２３とビアホールの境界部に形成されたＰＮ接合部２８ａおよびビアホール内のＰＮ接合部２８ｂとの２箇所のＰＮ接合部を含む。これらのＰＮ接合部の働きは、前述のＰＮ接合部と同様なので詳述しないが、こうすることで、積層された半導体層の高さを低くすることができる。
【００３２】
本発明の第３の実施例を図６に示す。この実施例では、例えば上部電極３３および下部電極３４をＰ型ポリシリコン（第２半導体）で形成している。上部電極３３と下部電極３４との間の層間絶縁膜３９に設けられたビアホールには単層のＮ型ポリシリコン（第１半導体）が埋め込まれている。
【００３３】
この第３実施例に係る状態変化部は、ビアホールと上部電極または下部電極との上下の境界部分に設けられるＰＮ接合部（３８ａ、３８ｂ）含んで構成される。これらのＰＮ接合部の働きもこれまで記述してきたものと同様なものなので詳述しないが、それだけ成膜回数が減るので、より工数低減でき、コストを削減出来るので好ましい。
【００３４】
図１に示される第１実施例に係るメモリセルの製造方法の一例を示す。シリコン基板１０の上に周知の方法でトランジスタ１が形成される。当該トランジスタ１の電極（ソースまたはドレイン）は、層間絶縁膜９ａ中に形成された接続導体１１を経由してその入出力導線１２と接続され複数のトランジスタ素子と周辺回路を形成するように、周知の方法により作成される。その入出力導線１２の上部に更に第１絶縁膜層として層間絶縁膜９ｂが周知の方法により形成される。前記層間絶縁膜９ｂの上部に下部電極配線４が周知の方法により設けられ、その上部に同様に周知の方法により第２絶縁膜層としての層間絶縁膜９ｃが成膜される。この層間絶縁膜９ｃの下部電極配線４と接続できる所定の場所に、周知の方法によりビアホール２０を形成する。
【００３５】
ビアホール２０の内部に、ＣＶＤ製膜法によりボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層７を形成する。ポリシリコン層７形成後、ビアホール２０の内部以外の余分なポリシリコンをエッチングによって除去する。このＰ型ポリシリコン層７の上にＣＶＤ製膜法によりリンの不純物濃度が５×１０18／ｃｍ3程度のＮ型ポリシリコン層６を形成する。また、同様に余分なポリシリコンをエッチングにより除去する。Ｎ型ポリシリコン層６の上部に、ボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層５を形成する。同様に余分なポリシリコンをエッチングにより除去する。こうして３層のポリシリコンを順次積層し、ビアホール２０を完全に埋め込み状態変化部のＰＮＰダイオードを形成する。そして周知の方法により上部電極配線３を成膜して形成する。
【００３６】
図１に示される第１実施例に係るメモリセルの製造方法の別の一例を示す。下部電極配線４が周知の方法により形成されるところまでは前述と同様なので省略する。前記下部電極配線４の上部全面に、ＣＶＤ製膜法によりボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層７、続いてリンの不純物濃度が５×１０18／ｃｍ3程度のＮ型ポリシリコン層６、更にその上部にボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層５を順次積層しＰＮＰダイオード積層体を形成する。その後、周知のリソグラフィ技術とエッチング技術により、所定箇所にドットパターンを形成しＰＮＰダイオードからなる各メモリセルを形成する。当該ドットパターン形成後、全体をカバーする絶縁膜を形成する。周知のＣＭＰ技術で当該絶縁膜を削り層間絶縁膜９ｃを形成しながら、最上層のＰ型ポリシリコン層５が露出したところでＣＭＰを終える。こうして形成した埋め込みＰＮＰダイオードメモリセルを形成した後、上部電極配線３を前述と同様に形成する。この方法は、ＰＮＰダイオードを先に作成するので、ポリシリコン膜の成膜後１回だけのエッチングでパターン形成できる。
【００３７】
図５に示される第２実施例に係るメモリセルの製造方法の一例を示す。第１絶縁膜層として層間絶縁膜９ｂが周知の方法により形成されるところまでは前述と同様なので省略する。前記層間絶縁膜９ｂの上部に導電体により下部電極配線２４が周知の方法により設けられ、その上部に同様に周知の方法により第２絶縁膜層としての層間絶縁膜２９が成膜される。この層間絶縁膜２９の下部電極配線２４と接続できる所定の場所に、周知の方法によりビアホールを形成する。
【００３８】
ビアホールの内部に、ＣＶＤ製膜法により、ボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層２７を形成する。ポリシリコン層２７を形成した後、ビアホール内部以外の余分なポリシリコンをエッチングによって除去する。このＰ型ポリシリコン層２７の上に同様にＣＶＤ製膜法によりリンの不純物濃度が５×１０18／ｃｍ3程度のＮ型ポリシリコン層２６を形成し、やはり同様に余分なポリシリコンをエッチングにより除去する。こうして２層のポリシリコンを順次積層し、ビアホールを完全に埋め込んだＰＮダイオードを形成する。その上部にボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層からなる上部電極配線２３を形成する。こうして、状態変化を保持するＰＮ接合部２８ａ、２８ｂは２箇所設けられる。これによりＰＮダイオードの積層数が１層減るので、その分工数削減となりコストを下げることができる。
【００３９】
図６に示されるメモリセルの第３実施例に係る製造方法の一例を示す。第１絶縁膜層として層間絶縁膜９ｂが周知の方法により形成されるところまでは前述と同様なので省略する。前記層間絶縁膜９ｂの上部にボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコンからなる下部電極配線３４が周知の方法により設けられる。その上部に同様に周知の方法により第２絶縁膜層としての層間絶縁膜３９が成膜される。この層間絶縁膜３９の下部電極配線３４と接続できる所定の場所に、周知の方法によりビアホールを形成する。
【００４０】
ビアホールの内部に、ＣＶＤ製膜法によりリンの不純物濃度が５×１０18／ｃｍ3程度のＮ型ポリシリコン層３６を形成し、余分なポリシリコンをエッチングにより除去することにより、ビアホールを完全に埋め込む。そしてその上部にボロンの不純物濃度が５×１０18／ｃｍ3程度のＰ型ポリシリコン層からなる上部電極配線３３を形成する。こうして、状態変化を保持するＰＮ接合部３８ａ、３８ｂは２箇所設けられる。これによりビアホール内のポリシリコン層が１層だけとなるので、工数削減となりコストを下げることができる。
【００４１】
以上、本発明の実施の形態例及び実施例について本発明が理解できるように幾つかの例に基づいて説明したが、本発明は、当該技術に従事するものにとって明らかなように、これらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。例えば、本発明で用いたＰ型半導体とＮ型半導体は、それぞれを入れ替えて用いても、加える電圧の極性を適切にすれば、同様に使用可能である。
【産業上の利用可能性】
【００４２】
本発明は、フィールド・プログラマブル・メモリのうち、ワンタイムプログラマブル（ＯＴＰ）ＲＯＭとも言われる状態変化が１度だけ可能な不可逆性の不揮発性半導体メモリに適用可能である。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明の実施例に係る不揮発性メモリを含む半導体装置を説明する図である。
【図２】図２は、本発明の実施例に係る不揮発性メモリの状態変化を説明する図である。
【図３】図３は、本発明の実施例に係る不揮発性メモリの各状態を説明する図である。
【図４】図４は、本発明の実施例に係る不揮発性メモリの各状態における読み出し時の電流の状態を示す表である。
【図５】図５は、本発明の他の実施例に係る不揮発性メモリの構造を説明する図である。
【図６】図６は、本発明の更に別の実施例に係る不揮発性メモリの構造を説明する図である。
【図７】図７は、従来の不揮発性メモリを説明する図である。
【符号の説明】
【００４４】
１  トランジスタ
２  メモリセル
３、２３、３３  上部電極（上部電極配線）
４、２４、３４  下部電極（下部電極配線）
５、６、７、２６、２７、３６  ポリシリコン
８、８ａ、８ｂ、２８ａ、２８ｂ、３８ａ、３８ｂ  ＰＮ接合部
９ａ、９ｂ、９ｃ、２９、３９  層間絶縁膜
１０  シリコン基板
１１  接続導体
１２  トランジスタ入出力導線
２０  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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