(57)【要約】【課題】オペアンプの出力電圧の立下りの応答性を改善することが可能なオペアンプ回路を提供することを目的とする。【解決手段】オペアンプ３１と、ドレイン端子がオペアンプ３１の出力端子３７に接続されソース端子がグランドに接続されゲート端子に入力される停止信号Ｓｓ１がハイレベルになるとオンし出力端子３７の電圧をグランドレベルにするＮチャネルのＭＯＳＦＥＴ２とを備えてオペアンプ回路３を構成する。【選択図】図１
2007310566.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプと、
前記オペアンプの出力端子とグランドとの間に接続され、前記オペアンプを停止させるための停止信号に基づいてオンすることにより前記出力端子の電圧をグランドレベルにするスイッチと、
を備えることを特徴とするオペアンプ回路。
【請求項２】
請求項１に記載のオペアンプ回路であって、
前記出力端子と前記オペアンプの入力端子とが互いに接続されている、
ことを特徴とするオペアンプ回路。
【請求項３】
オペアンプと、
前記オペアンプの出力端子とグランドとの間に接続され、前記オペアンプを停止させるための停止信号に基づいてオンすることにより前記出力端子の電圧をグランドレベルにするスイッチと、
前記出力端子と前記オペアンプの非反転入力端子との間に接続される第１の抵抗と、
前記出力端子と前記オペアンプの反転入力端子との間に接続される第２の抵抗と、
前記第１の抵抗と前記非反転入力端子の接続点とグランドとの間に接続される第１の電流源と、
前記第２の抵抗と前記反転入力端子の接続点に接続される第３の抵抗と、
前記第３の抵抗とグランドとの間に接続される第２の電流源と、
を備えることを特徴とするＢＧＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプに関し、特には、オペアンプを使用したＢＧＲ回路に関する。
【背景技術】
【０００２】
既存のＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）回路として、例えば、カレントミラー回路内の２つの電流経路に接続されたダイオードの面積比および各電流経路に設けられる抵抗のそれぞれの抵抗値を適正な値に設定することにより一方の電流経路から温度依存性の無い安定した電圧を得るものがある。（例えば、特許文献１参照）
また、他の既存のＢＧＲ回路として、図３に示すＢＧＲ回路３０のように、オペアンプ３１の非反転入力端子ＩＮＰに接続される電流経路にｐｎｐバイポーラトランジスタ３２を接続し反転入力端子ＩＮＮに接続される電流経路にｐｎｐバイポーラトランジスタ３３を接続し各電流経路に設けられる抵抗３４〜３６のそれぞれの抵抗値を適正な値に設定することによりオペアンプ３１の出力端子３７から温度依存性の無い安定した電圧を得るものもある。なお、オペアンプ３１のＶＧ端子にはオペアンプ３１のゲインを調整するための信号Ｓｇが入力され、オペアンプ３１のＰＷＤＮ端子にはインバータ３８から出力されオペアンプ３１を停止させるための停止信号Ｓｓ１が入力され、オペアンプ３１のＰＷＤＮＢ端子にはインバータ３９から出力されオペアンプ３１を停止するための停止信号Ｓｓ２が入力されるものとする。
【０００３】
図４は、オペアンプ３１を示す図である。
図４に示すオペアンプ３１は、ＮチャネルのＭＯＳＦＥＴ４０〜４２とＰチャネルのＭＯＳＦＥＴ４３、４４とから構成される差動増幅回路４５と、ソース端子に電源電圧ＶＤＤが印加されドレイン端子が出力端子３７に接続されゲート端子が差動増幅回路４５のＭＯＳＦＥＴ４１とＭＯＳＦＥＴ４４との間に接続されるＰチャネルのＭＯＳＦＥＴ４６と、互いに直列接続されＭＯＳＦＥＴ４６のゲート端子と出力端子３７との間に接続される抵抗４７及び発振防止用コンデンサ４８と、ドレイン端子にＭＯＳＦＥＴ４２のゲート端子が接続されソース端子がグランド（ＧＮＤ）に接続されるＮチャネルのＭＯＳＦＥＴ４９と、ソース端子に電源電圧ＶＤＤが印加されドレイン端子がＭＯＳＦＥＴ４６のゲート端子に接続されるＰチャネルのＭＯＳＦＥＴ５０とを備えて構成されている。なお、発振防止用コンデンサ４８は２つ備えており互いに並列接続されている。
【０００４】
上記差動増幅回路４５は、ＭＯＳＦＥＴ４０、４１のそれぞれのソース端子が互いに接続され、その接続点にＭＯＳＦＥＴ４２のドレイン端子が接続され、ＭＯＳＦＥＴ４２のソース端子がグランドに接続されている。また、ＭＯＳＦＥＴ４０のドレイン端子は、ＭＯＳＦＥＴ４３のドレイン端子に接続され、ＭＯＳＦＥＴ４１のドレイン端子は、ＭＯＳＦＥＴ４４のドレイン端子に接続されている。また、ＭＯＳＦＥＴ４３、４４の各ソース端子には電源電圧ＶＤＤが印加されている。また、ＭＯＳＦＥＴ４３、４４の各ゲート端子は互いに接続され、その接続点はＭＯＳＦＥＴ４３のドレイン端子に接続されている。
【０００５】
なお、ＭＯＳＦＥＴ４０のゲート端子はオペアンプ３１の非反転入力端子ＩＮＰに接続され、ＭＯＳＦＥＴ４１のゲート端子はオペアンプ３１の反転入力端子ＩＮＮに接続され、ＭＯＳＦＥＴ４２のゲート端子はオペアンプ３１のＶＧ端子に接続され、ＭＯＳＦＥＴ４９のゲート端子はオペアンプ３１のＰＷＤＮ端子に接続され、ＭＯＳＦＥＴ５０のゲート端子はオペアンプ３１のＰＷＤＮＢ端子に接続されている。
【０００６】
このように構成されるＢＧＲ回路３０では、通常時（出力端子３７から一定レベルの出力電圧Ｖｏｕｔを出力しているとき）、インバータ３８に入力される停止信号Ｓｓ０はハイレベルであり、停止信号Ｓｓ１はローレベル、停止信号Ｓｓ２はハイレベルである。そのため、ＭＯＳＦＥＴ４９、５０は共にオフしており、ＭＯＳＦＥＴ４２のドレイン−ソース間に流れる電流はＶＧ端子に入力される信号Ｓｇに応じて制御され、ＭＯＳＦＥＴ４６のドレイン−ソース間に流れる電流は差動増幅回路４５の出力電圧Ｖｏに応じて制御される。
【０００７】
そして、オペアンプ３１を停止させて出力端子３７の電圧をグランドレベルに低下させる場合は、停止信号Ｓｓ０をローレベルにして停止信号Ｓｓ１をハイレベル、停止信号Ｓｓ２をローレベルにする。すると、ＭＯＳＦＥＴ４９はオンし、ＭＯＳＦＥＴ４２のゲート端子がグランドレベルになりＭＯＳＦＥＴ４２がオフする。また、ＭＯＳＦＥＴ５０もオンし、ＭＯＳＦＥＴ４６のゲート端子が電源電圧ＶＤＤになりＭＯＳＦＥＴ４６がオフする。これにより、出力電圧Ｖｏｕｔが低下する。
【特許文献１】特開２０００−７５９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記ＢＧＲ回路３０では、出力電圧Ｖｏｕｔを低下させる際、その出力電圧Ｖｏｕｔが緩やかにしか下がっていかないという問題がある。これは、ＭＯＳＦＥＴ４２やＭＯＳＦＥＴ４６をオフしてもＭＯＳＦＥＴ４２やＭＯＳＦＥＴ４６のドレイン電流が徐々にしか減少していかないこと（サブスレッショルドリーク）などによりオペアンプ３１の出力電圧Ｖｏｕｔの立下りの応答性が悪いことが原因になっている。
【０００９】
そこで、本発明では、オペアンプの出力電圧の立下りの応答性を改善することが可能なオペアンプ回路及びＢＧＲ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のオペアンプ回路は、オペアンプと、そのオペアンプの出力端子とグランドとの間に接続され、オペアンプを停止させるための停止信号に基づいてオンすることにより上記出力端子の電圧をグランドレベルにするスイッチとを備える。
【００１１】
これにより、停止信号によりオペアンプを停止させる際、その停止信号により出力端子の電圧を急峻にグランドに低下させることができるので、オペアンプの出力電圧の立下りの応答性を改善することができる。
【００１２】
また、上記オペアンプ回路は、オペアンプの出力端子とオペアンプの入力端子とを互いに接続して構成してもよい。
また、本発明のＢＧＲ回路は、オペアンプと、そのオペアンプの出力端子とグランドとの間に接続され、オペアンプを停止させるための停止信号に基づいてオンすることにより上記出力端子の電圧をグランドレベルにするスイッチと、上記出力端子とオペアンプの非反転入力端子との間に接続される第１の抵抗と、上記出力端子とオペアンプの反転入力端子との間に接続される第２の抵抗と、第１の抵抗とオペアンプの非反転入力端子の接続点とグランドとの間に接続される第１の電流源と、第２の抵抗とオペアンプの反転入力端子の接続点に接続される第３の抵抗と、その第３の抵抗とグランドとの間に接続される第２の電流源とを備える。
【００１３】
これにより、ＢＧＲ回路において、オペアンプの出力電圧の立下りの応答性を改善することができる。
【発明の効果】
【００１４】
本発明によれば、オペアンプの出力電圧の立下りの応答性を改善することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態のＢＧＲ回路を示す図である。なお、図３に示す構成と同じ構成には同じ符号を付している。
【００１６】
図１に示すＢＧＲ回路１は、オペアンプ３１とＮチャネルのＭＯＳＦＥＴ２（スイッチ）とから構成されるオペアンプ回路３と、ｐｎｐバイポーラトランジスタ３２、３３と、抵抗３４〜３６と、インバータ３８、３９とを備えて構成されている。なお、ＢＧＲ回路１の出力電圧Ｖｏｕｔは、例えば、あるシステムにおいて、電流源のバイアスを生成するための基準電圧やＡ／Ｄコンバータの駆動用の基準電圧などとして使用されてもよい。
【００１７】
上記ＢＧＲ回路１において、オペアンプ３１の出力端子３７とオペアンプ３１の非反転入力端子ＩＮＰとの間には抵抗３４（第１の抵抗）が接続され、オペアンプ３１の出力端子３７とオペアンプ３１の反転入力端子ＩＮＮとの間には抵抗３５（第２の抵抗）が接続されている。また、ｐｎｐバイポーラトランジスタ３２のエミッタ端子は抵抗３４に接続されている。また、抵抗３５とオペアンプ３１の反転入力端子ＩＮＮの接続点に抵抗３６（第３の抵抗）が接続され、ｐｎｐバイポーラトランジスタ３３のエミッタ端子は抵抗３６に接続されている。また、ｐｎｐバイポーラトランジスタ３２、３３のそれぞれのベース端子及びコレクタ端子はグランド（ＧＮＤ）に接続されている。
【００１８】
上述したように、出力端子３７から温度依存性の無い安定した出力電圧Ｖｏｕｔを出力する場合は、抵抗３４〜３６の各抵抗値をそれぞれ適正な値に設定する必要がある。すなわち、ＢＧＲ回路１において出力電圧Ｖｏｕｔは、正の温度係数を有する電圧Ｖｐと負の温度係数を有する電圧Ｖｍとの和により求めることができ、その電圧Ｖｐの正の温度係数は抵抗３４〜３６の各抵抗値により任意の値に設定することができる。そのため、抵抗３４〜３６の各抵抗値をそれぞれ調整して電圧Ｖｐの正の温度係数を電圧Ｖｍの負の温度係数に近づけることにより温度依存性の無い安定した出力電圧Ｖｏｕｔを得ることができる。なお、ｐｎｐバイポーラトランジスタ３２、３３は、ダイオードに置き換えてもよい。
【００１９】
本実施形態のオペアンプ回路３の特徴とする点は、ゲート端子がインバータ３８の出力端子と接続されドレイン端子がオペアンプ３１の出力端子３７に接続されソース端子がグランドに接続されるＭＯＳＦＥＴ２を備えている点である。
【００２０】
このように構成されるオペアンプ回路３では、オペアンプ３１を停止させて出力電圧Ｖｏｕｔをグランドレベルに低下させる際、インバータ３８から出力される停止信号Ｓｓ１がハイレベルになるため、ＭＯＳＦＥＴ２がオンしＭＯＳＦＥＴ２のドレイン端子が急峻にグランドレベルになる。そのため、出力電圧Ｖｏｕｔが急峻にグランドレベルに低下する。これにより、オペアンプ３１の出力電圧Ｖｏｕｔの立下りの応答性を改善することができる。
【００２１】
また、オペアンプ３１の出力電圧Ｖｏｕｔの立下りの応答性を改善することができるので、ＢＧＲ回路１をあるシステムに組み込んだ場合、そのシステムの動作を早めることができる。例えば、ＢＧＲ回路１を通常の電力消費モードから省電力モードに切り替えることが可能なシステム（無線機など）に組み込む場合で、かつ、省電力モードへの切り替え動作のうちＢＧＲ回路１の出力電圧Ｖｏｕｔをグランドに低下させる動作を含む場合、省電力モードへの切り替えにかかる時間を短縮することができる。
【００２２】
図２（ａ）は、他の実施形態のＢＧＲ回路を示す図であり、図２（ｂ）は、さらに他の実施形態のＢＧＲ回路を示す図である。なお、図１に示す構成と同じ構成には同じ符号を付している。
【００２３】
図２（ａ）に示すＢＧＲ回路２０は、ＭＯＳＦＥＴ２のドレイン端子がオペアンプ３１の反転入力端子ＩＮＮに接続されている。
このように構成しても、オペアンプ３１の出力電圧Ｖｏｕｔの立下りの応答性を改善することができる。
【００２４】
また、図２（ｂ）に示すＢＧＲ回路２１は、ＭＯＳＦＥＴ２のドレイン端子がオペアンプ３１の非反転入力端子ＩＮＰに接続されている。
このように構成しても、オペアンプ３１の出力電圧Ｖｏｕｔの立下りの応答性を改善することができる。
【００２５】
また、上記実施形態では、オペアンプ３１の出力端子３７が非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮにそれぞれ接続されるオペアンプ回路３を使用してＢＧＲ回路１を構成しているが、オペアンプ３１の出力端子３７をオペアンプ３１の反転入力端子ＩＮＮのみに接続して構成したオペアンプ回路３を使用してもよい。このように構成する場合、ＭＯＳＦＥＴ２のゲート端子はインバータ３８の出力端子に接続され、ドレイン端子はオペアンプ３１の出力端子３７またはオペアンプ３１の反転入力端子ＩＮＮに接続され、ソース端子はグランドに接続される。
【００２６】
また、上記実施形態では、オペアンプ３１を停止させる際、ＭＯＳＦＥＴ４２及びＭＯＳＦＥＴ４６を共にオフさせる構成であるが、ＭＯＳＦＥＴ４２及びＭＯＳＦＥＴ４６のどちらもオフしないように構成してもよく、ＭＯＳＦＥＴ４２及びＭＯＳＦＥＴ４６のどちらか一方をオフさせるように構成してもよい。なお、ＭＯＳＦＥＴ４２及びＭＯＳＦＥＴ４６のどちらもオフしないように構成する場合は、ＭＯＳＦＥＴ４９、５０を備えていなくてもよく、ＭＯＳＦＥＴ４２のみをオフさせる場合は、ＭＯＳＦＥＴ５０を備えていなくてもよい。また、ＭＯＳＦＥＴ４６のみをオフさせる場合は、ＭＯＳＦＥＴ４９を備えていなくてもよい。
【００２７】
また、上記実施形態では、ＭＯＳＦＥＴ２及びＭＯＳＦＥＴ４９はＮチャンネルのＭＯＳＦＥＴ、ＭＯＳＦＥＴ５０はＰチャンネルのＭＯＳＦＥＴであるが、ＭＯＳＦＥＴ２、ＭＯＳＦＥＴ４９、ＭＯＳＦＥＴ５０はＮチャンネルのＭＯＳＦＥＴであってもＰチャンネルのＭＯＳＦＥＴであってもよい。
【００２８】
ＭＯＳＦＥＴ２、４９、５０全てがＮチャンネルのＭＯＳＦＥＴである場合、インバータ３９を備える必要がなくなる。
また、ＭＯＳＦＥＴ２は、ＮチャネルのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に置き換えてもよい。このように構成する場合、例えば、ＩＧＢＴのゲート端子はインバータ３８の出力端子に接続され、ＩＧＢＴのコレクタ端子はオペアンプ３１の出力端子３７に接続され、ＩＧＢＴのエミッタ端子はグランドに接続される。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態のＢＧＲ回路を示す図である。
【図２】（ａ）は、他の実施形態のＢＧＲ回路を示す図である。（ｂ）は、さらに他の実施形態のＢＧＲ回路を示す図である。
【図３】既存のＢＧＲ回路を示す図である。
【図４】オペアンプを示す図である。
【符号の説明】
【００３０】
１  ＢＧＲ回路
２  ＭＯＳＦＥＴ
３  オペアンプ回路
２０  ＢＧＲ回路
２１  ＢＧＲ回路
３０  ＢＧＲ回路
３１  オペアンプ
３２  ｐｎｐバイポーラトランジスタ
３３  ｐｎｐバイポーラトランジスタ
３４  抵抗
３５  抵抗
３６  抵抗
３７  出力端子
３８  インバータ
３９  インバータ
４０  ＭＯＳＦＥＴ
４１  ＭＯＳＦＥＴ
４２  ＭＯＳＦＥＴ
４３  ＭＯＳＦＥＴ
４４  ＭＯＳＦＥＴ
４５  差動増幅回路
４６  ＭＯＳＦＥＴ
４７  抵抗
４８  発振防止用コンデンサ
４９  ＭＯＳＦＥＴ
５０  ＭＯＳＦＥＴ
【図１】
2007310566.tif 000003
【図２】
2007310566.tif 000004
【図３】
2007310566.tif 000005
【図４】
2007310566.tif 000006