(57)【要約】【課題】低抵抗Ｐ型ＭＩＳ素子、低抵抗Ｎ型ＭＩＳ素子、および高抵抗ＭＩＳ素子を備え、これらのＭＩＳ素子でのオフリーク電流を抑え易い半導体装置、およびその製造方法を得ること。【解決手段】シリコン基板１０に低抵抗Ｐ型ＭＩＳ素子２０Ｌ、低抵抗Ｎ型ＭＩＳ素子３０Ｌ、高抵抗ＭＩＳ素子２０Ｈ，３０Ｈ、およびこれらのＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域４０を形成して半導体装置５０を得るにあたり、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さを、シリコン基板の裏面１０ａを基準としたときに低抵抗Ｐ型ＭＩＳ素子側の端の高さ以上にする。【選択図】        図１
2007281185.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、該シリコン基板に形成された複数のＭＩＳ素子と、前記シリコン基板に形成されて前記複数のＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域とを備えた半導体装置であって、
前記複数のＭＩＳ素子は、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｐ型ＭＩＳ素子と、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｎ型ＭＩＳ素子と、外表面が金属シリサイド化されていない不純物拡散領域を有するＰ型またはＮ型の高抵抗ＭＩＳ素子とを含み、
前記シリコン基板の裏面を基準としたときに、前記素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さ以上であることを特徴とする半導体装置。
【請求項２】
前記シリコン基板の裏面を基準としたときに、前記素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端が、低抵抗Ｎ型ＭＩＳ素子を構成している前記不純物拡散領域において金属シリサイド化により形成された金属シリサイド層での素子分離領域側の下端よりも高い位置にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
シリコン基板と、該シリコン基板に形成された複数のＭＩＳ素子と、前記シリコン基板に形成されて前記複数のＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域とを備え、前記複数のＭＩＳ素子は、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｐ型ＭＩＳ素子と、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｎ型ＭＩＳ素子と、外表面が金属シリサイド化されていない不純物拡散領域を有するＰ型またはＮ型の高抵抗ＭＩＳ素子とを含む半導体装置の製造方法であって、
前記シリコン基板に、上面のうちのＮ型ＭＩＳ素子の形成予定領域側の端の高さが、前記シリコン基板の裏面を基準としたときにＰ型ＭＩＳ素子の形成予定領域側の端の高さよりも高い第１素子分離領域を形成する第１素子分離領域形成工程と、
前記シリコン基板に複数の高抵抗Ｐ型ＭＩＳ素子と複数の高抵抗Ｎ型ＭＩＳ素子とを形成した後、一部の高抵抗Ｐ型ＭＩＳ素子および一部の高抵抗Ｎ型ＭＩＳ素子それぞれの上方に開口部を有すると共に、残りの高抵抗Ｐ型ＭＩＳ素子および高抵抗Ｎ型ＭＩＳ素子の各々を覆うシリサイド化防止膜を形成するシリサイド化防止膜形成工程と、
前記開口部から露出している高抵抗Ｐ型ＭＩＳ素子および高抵抗Ｎ型ＭＩＳ素子をそれぞれサリサイドプロセスによりシリサイド化して、前記低抵抗Ｐ型ＭＩＳ素子と前記低抵抗Ｎ型ＭＩＳ素子とを形成するサリサイド工程と、
を含み、前記シリサイド化防止膜形成工程で、上面のうちの低抵抗Ｎ型ＭＩＳ素子の形成予定領域側の端の高さが、前記シリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子の形成予定領域側の端の高さ以上である第２素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１素子分離領域形成工程で、前記シリコン基板に溝を形成し、該溝をシリコン酸化物で埋めて前記溝から上面が突出したシリコン酸化物層を形成した後、フッ化水素酸水溶液をエッチャントとして用いたウェットエッチングにより前記シリコン酸化物層をパターニングして前記第１素子分離領域を得ることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
シリコン基板と、該シリコン基板に形成された複数のＭＩＳ素子と、前記シリコン基板に形成されて前記複数のＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域とを備え、前記複数のＭＩＳ素子は、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｐ型ＭＩＳ素子と、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｎ型ＭＩＳ素子と、外表面が金属シリサイド化されていない不純物拡散領域を有するＰ型またはＮ型の高抵抗ＭＩＳ素子とを含む半導体装置の製造方法であって、
前記素子分離領域の元となる第１素子分離領域が形成されていると共に、複数の高抵抗Ｐ型ＭＩＳ素子と複数の高抵抗Ｎ型ＭＩＳ素子とが形成されているシリコン基板上に、前記複数の高抵抗Ｐ型ＭＩＳ素子および前記複数の高抵抗Ｎ型ＭＩＳ素子の各々を覆い、かつ高抵抗Ｎ型ＭＩＳ素子の上方での膜厚が高抵抗Ｐ型ＭＩＳ素子の上方での膜厚よりも厚い無機膜を形成する無機膜形成工程と、
一部の高抵抗Ｐ型ＭＩＳ素子および一部の高抵抗Ｎ型ＭＩＳ素子それぞれの上方に開口部を有するように前記無機膜を選択的にエッチングしてシリサイド化防止膜を形成するシリサイド化防止膜形成工程と、
前記開口部から露出している高抵抗Ｐ型ＭＩＳ素子および高抵抗Ｎ型ＭＩＳ素子をそれぞれサリサイドプロセスによりシリサイド化して、前記低抵抗Ｐ型ＭＩＳ素子と前記低抵抗Ｎ型ＭＩＳ素子とを形成するサリサイド工程と、
を含み、前記シリサイド化防止膜形成工程で、上面のうちの低抵抗Ｎ型ＭＩＳ素子の形成予定領域側の端の高さが、前記シリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子の形成予定領域側の端の高さ以上である第２素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項６】
シリコン基板と、該シリコン基板に形成された複数のＭＩＳ素子と、前記シリコン基板に形成されて前記複数のＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域とを備え、前記複数のＭＩＳ素子は、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｐ型ＭＩＳ素子と、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｎ型ＭＩＳ素子と、外表面が金属シリサイド化されていない不純物拡散領域を有するＰ型またはＮ型の高抵抗ＭＩＳ素子とを含む半導体装置の製造方法であって、
前記素子分離領域の元となる第１素子分離領域が形成されていると共に、複数の高抵抗Ｐ型ＭＩＳ素子と複数の高抵抗Ｎ型ＭＩＳ素子とが形成されているシリコン基板上に、前記複数の高抵抗Ｐ型ＭＩＳ素子および前記複数の高抵抗Ｎ型ＭＩＳ素子の各々を覆い、かつ高抵抗Ｐ型ＭＩＳ素子の上方に位置する領域それぞれにＮ型不純物が添加されたシリコン酸化物膜を形成するシリコン酸化物膜形成工程と、
一部の高抵抗Ｐ型ＭＩＳ素子および一部の高抵抗Ｎ型ＭＩＳ素子それぞれの上方に開口部を有するように前記シリコン酸化物膜を選択的にエッチングしてシリサイド化防止膜を形成するシリサイド化防止膜形成工程と、
前記開口部から露出している高抵抗Ｐ型ＭＩＳ素子と高抵抗Ｎ型ＭＩＳ素子とをサリサイドプロセスによりシリサイド化して、前記低抵抗Ｐ型ＭＩＳ素子と前記低抵抗Ｎ型ＭＩＳ素子とを形成するサリサイド工程と、
を含み、前記シリサイド化防止膜形成工程で、上面のうちの低抵抗Ｎ型ＭＩＳ素子の形成予定領域側の端の高さが、前記シリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子の形成予定領域側の端の高さ以上である第２素子分離領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型ＭＩＳ（Metal Insulator Semiconductor）素子とＮ型ＭＩＳ素子とを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路には、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ、ＮチャネルＭＯＳトランジスタ、ＣＭＯＳ（Complementary MOS）トランジスタ等、種々のＭＩＳ素子が用いられる。個々のＭＩＳ素子は、電気伝導を担う電荷として正孔および電子のいずれを利用するかに応じてＰ型ＭＩＳ素子とＮ型ＭＩＳ素子とに分類することができ、それぞれが所定の導電型の不純物拡散領域を有している。
【０００３】
これらのＭＩＳ素子を半導体基板に集積して所望の集積回路を有する半導体装置を作製する場合には、ＭＩＳ素子の形成に先立って、個々のＭＩＳ素子を周囲の素子から電気的に分離するためのフィールド酸化膜やトレンチ構造の素子分離領域が半導体基板に形成される。回路素子の集積密度が高い半導体装置を作製する際には、フィールド酸化膜より幅狭にしても各素子を電気的に分離可能であることから、トレンチ構造の素子分離領域が多用される。
【０００４】
トレンチ構造の素子分離領域（以下、単に「素子分離領域」という。）は、半導体基板に溝（トレンチ）を形成し、この溝をシリコン酸化物等の電気絶縁性物質で埋めることにより形成される。例えば特許文献１に記載されているように、回路素子形成前の素子分離領域の上面は、通常、半導体基板の表面と同一平面上に位置している。ただし、特許文献２には、デュアルオキサイドプロセスを用いてＭＯＳトランジスタを形成するにあたって、素子分離領域における活性領域側の端縁部をえぐった半導体装置が記載されている。さらに、特許文献３には、素子分離領域の上面のエッジ部にくぼみを形成することで閾値を制御した電界効果トランジスタが記載されている。
【０００５】
今日、半導体集積回路での回路素子の集積密度は増加の一途を辿っており、より高い集積密度の半導体集積回路を実現するために、種々の方法により回路素子の高性能化および微細化が図られている。例えばＭＩＳ素子の微細化を図る際には、微細化に伴う寄生容量の増大を抑えるために、サリサイド（セルフアラインシリサイド）プロセスが多用される。サリサイドプロセスを利用してシリコン基板にＭＩＳ素子を形成した場合、該ＭＩＳ素子を構成する不純物拡散領域の外表面がシリサイド化されると共にゲート電極等の電極がシリサイド化されるので、素子全体を低抵抗化することができる。
【０００６】
勿論、シリコン基板に形成する全てのＭＩＳ素子に必ず低抵抗化が求められるというわけではなく、例えば高抵抗素子を用いる回路等ではＭＩＳ素子に低抵抗化が求められないこともある。１つのシリコン基板に低抵抗のＭＩＳ素子と高抵抗のＭＩＳ素子とを作り分ける場合には、前述した素子分離領域をシリコン基板に形成した後、該シリコン基板に必要な数のＭＩＳ素子（シリサイド化されていない高抵抗のもの）を形成し、高抵抗のまま残したいＭＩＳ素子のみをシリサイド化防止膜で覆った状態でサリサイドプロセスが行われる。このとき、上記のシリサイド化防止膜は、各ＭＩＳ素子を覆うようにして形成した無機膜をエッチングによりパターニングして、低抵抗化したいＭＩＳ素子上にのみ開口部を形成することで作製される。
【０００７】
【特許文献１】特開２００５−１５０３７５号公報
【特許文献２】特開２００２−２４６４８１号公報
【特許文献３】特開平１０−２９０００９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した素子分離領域には、ＭＩＳ素子を形成する過程でＰ型不純物またはＮ型不純物が不可避的に添加される。そして、１つのシリコン基板に低抵抗のＭＩＳ素子と高抵抗のＭＩＳ素子とを作り分ける場合、素子分離領域の一部分すなわち低抵抗化したいＭＩＳ素子に対応する箇所は、シリサイド化防止膜を形成する際にエッチングに曝される。このとき、Ｎ型不純物が添加されている箇所は、Ｐ型不純物が添加されている箇所よりも高いエッチングレートの下にエッチングされる。その結果として、素子分離領域のうちで低抵抗Ｎ型ＭＩＳ素子側の箇所では、低抵抗Ｐ型ＭＩＳ素子側の箇所に比べて上面の位置が大きく低下する。
【０００９】
例えば６５ｎｍノード世代以降の微細なＭＩＳ素子では、接合深さが数十ｎｍ〜１００ｎｍ程度と浅くなっており、このように接合深さが浅いＭＩＳ素子においては、半導体基板表面からの素子分離領域の落ち込み量の多寡によってもオフリーク電流の値が変動する。特にＮ型ＭＩＳ素子においては、Ｐ型ＭＩＳ素子におけるよりも、対応する素子分離領域の落ち込み量の多寡によってオフリーク電流の値が比較的大きく変動する。このため、１つのシリコン基板に低抵抗のＰ型ＭＩＳ素子、低抵抗のＮ型ＭＩＳ素子、ならびに高抵抗のＰ型またはＮ型ＭＩＳ素子を形成すると、素子分離領域のうちでＮ型不純物が添加されている箇所のエッチングレートが上述のように高く、該箇所での半導体基板表面からの落ち込み量が大きくなり易いことから、低抵抗Ｎ型ＭＩＳ素子でのオフリーク電流を抑え難くなる。
【００１０】
また、素子分離領域の落ち込みが低抵抗ＭＩＳ素子の接合深さにまで及ぶと、低抵抗ＭＩＳ素子を構成している不純物拡散領域の外表面をシリサイド化することによって形成される金属シリサイド層も接合深さにまで及ぶこととなり、不純物拡散領域と半導体基板（活性領域）とのｐｎ接合が破壊されてオフリーク電流が更に増大する。さらには、素子の動作が保証されなくなることもある。
【００１１】
この発明は、上記に鑑みてなされたものであり、低抵抗Ｐ型ＭＩＳ素子、低抵抗Ｎ型ＭＩＳ素子、および高抵抗ＭＩＳ素子を備え、これらのＭＩＳ素子でのオフリーク電流を抑え易い半導体装置、およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するこの発明の半導体装置は、シリコン基板と、シリコン基板に形成された複数のＭＩＳ素子と、シリコン基板に形成されて複数のＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域とを備えた半導体装置であって、複数のＭＩＳ素子は、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｐ型ＭＩＳ素子と、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｎ型ＭＩＳ素子と、外表面が金属シリサイド化されていない不純物拡散領域を有するＰ型またはＮ型の高抵抗ＭＩＳ素子とを含み、シリコン基板の裏面を基準としたときに、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さ以上であることを特徴とする。
【発明の効果】
【００１３】
この発明の半導体装置では、上述のように、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さを低抵抗Ｐ型ＭＩＳ素子側の端の高さ以上にしているので、Ｎ型ＭＩＳ素子に対応する素子分離領域の上面がシリコン基板表面から落ち込むことに起因するオフリーク電流の増大を抑え易い。このような半導体装置は、例えばこの発明の半導体装置の製造方法によって得ることができる。したがって、これらの発明によれば、微細で高性能な低抵抗ＭＩＳ素子と高抵抗ＭＩＳ素子とを備えた半導体装置を得易くなり、結果として、小型で高性能な電子機器を得易くなる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の半導体装置およびその製造方法それぞれの実施の形態について、図面に基づいて詳細に説明する。なお、これらの発明は以下に説明する実施の形態に限定されるものではない。
【００１５】
実施の形態１．
この発明の半導体装置は、前述のように、シリコン基板と、該シリコン基板に形成された複数のＭＩＳ素子と、上記のシリコン基板に形成されて複数のＭＩＳ素子の各々を電気的に分離するトレンチ構造の素子分離領域とを備えている。上記複数のＭＩＳ素子は、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｐ型ＭＩＳ素子と、外表面が金属シリサイド化された不純物拡散領域を有する低抵抗Ｎ型ＭＩＳ素子と、外表面が金属シリサイド化されていない不純物拡散領域を有するＰ型またはＮ型の高抵抗ＭＩＳ素子とを含んでいる。そして、シリコン基板の裏面を基準としたとき、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さは、低抵抗Ｐ型ＭＩＳ素子側の端の高さ以上である。素子分離領域の上面における低抵抗Ｐ型ＭＩＳ素子側の端とシリコン基板の表面（上面）とのどちらを高くするかは、適宜選択可能である。
【００１６】
上記のＭＩＳ素子としては、例えばＭＯＳトランジスタ、ＣＭＯＳトランジスタ、ＤＭＯＳ（Double Diffused MOS）トランジスタ等の三端子素子を例示することができる。シリコン基板にどのようなＭＩＳ素子を形成するかは、半導体装置に求められる機能や半導体装置の用途等に応じて適宜選択され、高抵抗ＭＩＳ素子としてはＰ型高抵抗ＭＩＳ素子およびＮ型高抵抗ＭＩＳ素子のいずれか一方のみが用いられることもあるし、Ｐ型高抵抗ＭＩＳ素子およびＮ型高抵抗ＭＩＳ素子の両方が用いられることもある。
【００１７】
図１は、この発明の半導体装置における主要部の一例を概略的に示す断面図である。同図に示す半導体装置５０は、シリコン基板１０と、シリコン基板１０に形成された複数のＭＩＳ素子とを備えている。図１においては、ＭＩＳ素子として、１つの低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌと、１つの高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈと、１つの低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌと、１つの高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈとが示されている。
【００１８】
上記のシリコン基板１０は、Ｐ- 型シリコン基板１に所定の素子領域を形成したものであり、Ｐ型ＭＯＳトランジスタ２０Ｌ，２０Ｈに対応する素子領域にはＮ型ウェル３が形成され、Ｎ型ＭＯＳトランジスタ３０Ｌ，３０Ｈに対応する素子領域にはＰ型ウェル５が形成されている。
【００１９】
低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌは、対応するＮ型ウェル３に形成されたソース領域１２ａと、ソース領域１２ａから所定の間隔をあけてＮ型ウェル３に形成されたドレイン領域１４ａと、シリコン基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ａとを有している。また、ソース領域１２ａにおけるドレイン領域１４ａ側の端部、およびドレイン領域１４ａにおけるソース領域１２ａ側の端部には、それぞれ、エクステンション部Ｅｘ1 が連なっている。例えば、ソース領域１２ａおよびドレイン領域１４ａはＰ+ 型不純物拡散領域により形成され、各エクステンション部Ｅｘ1 はＰ型不純物拡散領域により形成される。ゲート絶縁膜１６は、例えばシリコン酸化物やシリコン酸窒化物等によって形成される。高誘電率誘電体によってゲート絶縁膜１６を形成することも可能である。
【００２０】
ソース領域１２ａの外表面は金属シリサイド化されて、ここに例えばニッケル硅化物、コバルト硅化物、チタン硅化物、白金硅化物等の金属シリサイドからなるシート抵抗１０±５Ω／□程度の金属シリサイド層Ｓが形成されている。この金属シリサイド層Ｓの下端はＮ型ウェル３には達しておらず、当該金属シリサイド層Ｓの周囲にはソース領域１２ａが広がっている。同様に、ドレイン領域１４ａの外表面も金属シリサイド化されて、ここにもシート抵抗１０±５Ω／□程度金属シリサイド層Ｓが形成されている。また、ゲート電極１８ａは、ポリシリコン電極１８ｐの上面を金属シリサイド化したものであり、ポリシリコン電極１８ｐの上面にも金属シリサイド層Ｓが形成されている。ゲート電極１８ａにおける線幅方向の両側面には、サイドウォールスペーサＳＷが形成されている。
【００２１】
高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈは、対応するＮ型ウェル３に形成されたソース領域１２ｂと、ソース領域１２ｂから所定の間隔をあけてＮ型ウェル３に形成されたドレイン領域１４ｂと、Ｐ- 型シリコン基板１上にゲート絶縁膜１６を介して形成されたゲート電極１８ｂとを有している。これらソース領域１２ｂ、ドレイン領域１４ｂ、およびゲート電極１８ｂはいずれも金属シリサイド化されておらず、そのシート抵抗は例えば１００〜６００Ω／□程度とすることができる。ソース領域１２ｂにおけるドレイン領域１４ｂ側の端部、およびドレイン領域１４ｂにおけるソース領域１２ｂ側の端部には、それぞれ、エクステンション部Ｅｘ2 が連なっている。また、ゲート電極１８ｂにおける線幅方向の両側面には、サイドウォールスペーサＳＷが形成されている。
【００２２】
一方、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌは、対応するＰ型ウェル５に形成されたソース領域２２ａと、ソース領域２２ａから所定の間隔をあけてＰ型ウェル５に形成されたドレイン領域２４ａと、Ｐ- 型シリコン基板１上にゲート絶縁膜２６を介して形成されたゲート電極２８ａとを有している。また、ソース領域２２ａにおけるドレイン領域２４ａ側の端部、およびドレイン領域２４ａにおけるソース領域２２ａ側の端部には、それぞれ、エクステンション部Ｅｘ2 が連なっている。例えば、ソース領域２２ａおよびドレイン領域２４ａはＮ+ 型不純物拡散領域により形成され、各エクステンション部Ｅｘ2 はＮ型不純物拡散領域により形成される。また、ゲート絶縁膜２６は、前述したゲート絶縁膜１６と同様の材料により形成される。
【００２３】
ソース領域２２ａおよびドレイン領域２４ａそれぞれの外表面は、前述したソース領域１２ａおよびドレイン領域１４ａと同様に金属シリサイド化されて、当該外表面の各々にはシート抵抗１０±５Ω／□程度の金属シリサイド層Ｓが形成されている。これらの金属シリサイド層Ｓの下端はＰ型ウェル５には達しておらず、当該金属シリサイド層Ｓの周囲にはソース領域２２ａまたはドレイン領域２４ａが広がっている。また、ゲート電極２８ａは、前述したゲート電極１８ａと同様にポリシリコン電極２８ｐの上面を金属シリサイド化したものであり、ポリシリコン電極２８ｐの上面にも金属シリサイド層Ｓが形成されている。ゲート電極２８ａにおける線幅方向の両側面には、サイドウォールスペーサＳＷが形成されている。この低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌは、例えば前述した低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌと共にＣＭＯＳトランジスタ３５を構成する。
【００２４】
高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈは、対応するＰ型ウェル５に形成されたソース領域２２ｂと、ソース領域２２ｂから所定の間隔をあけてＰ型ウェル５に形成されたドレイン領域２４ｂと、Ｐ- 型シリコン基板１上にゲート絶縁膜２６を介して形成されたゲート電極２８ｂとを有している。これらソース領域２２ｂ、ドレイン領域２４ｂ、およびゲート電極２８ｂはいずれも金属シリサイド化されておらず、そのシート抵抗は例えば５０〜２００Ω／□程度とすることができる。ソース領域２２ｂにおけるドレイン領域２４ｂ側の端部、およびドレイン領域２４ｂにおけるソース領域２２ｂ側の端部には、それぞれ、エクステンション部Ｅｘ2 が連なっている。また、ゲート電極１８ｂにおける線幅方向の両側面には、サイドウォールスペーサＳＷが形成されている。
【００２５】
なお、図１においては、便宜上、各ゲート絶縁膜１６，２６、および各エクステンション部Ｅｘ1 ，Ｅｘ2 へのハッチングの付与を省略している。このことは、後掲の他の図においても同様である。また、ウェルや不純物拡散領域に付している「Ｐ- 型」、「Ｐ型」、「Ｐ+ 型」、「Ｎ- 型」、「Ｎ型」、および「Ｎ+ 型」は、それぞれ半導体の導電型を表している。「Ｐ+ 型」でのＰ型不純物（アクセプタ；ホウ素（Ｂ）等。）濃度は「Ｐ型」でのＰ型不純物濃度よりも高く、「Ｐ型」でのＰ型不純物濃度は「Ｐ- 型」でのＰ型不純物濃度よりも高い。同様に、「Ｎ+ 型」でのＮ型不純物（ドナー；リン（Ｐ）やヒ素（Ａｓ）等。）濃度は「Ｎ型」でのＮ型不純物濃度よりも高く、「Ｎ型」でのＮ型不純物濃度は「Ｎ- 型」でのＮ型不純物濃度よりも高い。
【００２６】
上述した低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌ、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈ、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌ、および高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの各々は、シリコン基板１０に形成された素子分離領域４０によって、近接するＭＯＳトランジスタから電気的に分離されている。この素子分離領域４０は、各ＭＯＳトランジスタ２０Ｌ，２０Ｈ，３０Ｌ，３０Ｈの形成に先立ってＰ- 型シリコン基板１の所定箇所に溝（トレンチ）を形成し、該溝をシリコン酸化物で埋めた後に上面を所定形状に成形することにより形成される。
【００２７】
素子分離領域４０のうちで低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌに対応する箇所４０Ｐ1 および高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈに対応する箇所４０Ｐ2 には、それぞれ、前述したソース領域１２ａ，１２ｂおよびドレイン領域１４ａ、１４ｂの形成に使用したＰ型不純物が添加されている。また、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌに対応する箇所４０Ｎ1 および高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈに対応する箇所４０Ｎ2 には、それぞれ、前述したソース領域２２ａ，２２ｂおよびドレイン領域２４ａ、２４ｂの形成に使用したＮ型不純物が添加されている。
【００２８】
シリコン基板１０の裏面１０ａを基準としたとき、素子分離領域４０のうちで低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌに対応する箇所４０Ｎ1 の上面の高さは、図１に示すように、低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌに対応する箇所４０Ｐ1 の上面の高さと同じであり、これらの箇所４０Ｎ1 ，４０Ｐ1 それぞれの上面は、シリコン基板１０の表面よりも若干低い所に位置する一平面上にある。一方、シリコン基板１０の裏面１０ａを基準としたとき、素子分離領域４０のうちで高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈに対応する箇所４０Ｎ2 の上面の高さは、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈに対応する箇所４０Ｐ2 の上面の高さよりも高く、箇所４０Ｐ2 の上面はシリコン基板１０の表面と実質的に同一の平面上にある。
【００２９】
シリコン基板１０の裏面１０ａを基準としたときの箇所４０Ｐ1 の上面の高さは、ソース領域１２ａおよびドレイン領域１４ａの各々に金属シリサイド層Ｓを形成した際に該金属シリサイド層Ｓの下端がソース領域１２ａまたはドレイン領域１４ａでの接合深さに達してしまうのを抑制することができ、かつ所望の特性の低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌが得られるように、適宜選定される。シリコン基板１０の裏面１０ａを基準としたときの箇所４０Ｎ1 の上面の高さについても同様である。
【００３０】
例えば、各ＭＯＳトランジスタ２０Ｌ，３０Ｌ，２０Ｈ，３０Ｈが６５ｎｍノード世代のＭＯＳトランジスタである場合、ソース領域１２ａ，１２ｂ，２２ａ，２２ｂおよびドレイン領域１４ａ，１４ｂ，２４ａ，２４ｂそれぞれでの接合深さは１００ｎｍ程度とされるので、所望の特性の低抵抗ＭＯＳトランジスタ２０Ｌ，３０Ｌを得るうえからは、ソース領域１２ａ，２２ａおよびドレイン領域１４ａ，２４ａでの金属シリサイド層Ｓの下端の最大侵入深さを４０〜５０ｎｍ程度に抑えることが望まれる。このとき、素子分離領域４０における箇所４０Ｐ1 ，４０Ｎ1 がシリコン基板１０の表面から落ち込んでいることから、上記の金属シリサイド層Ｓの下端の侵入深さは箇所４０Ｐ1 ，４０Ｎ1 側の端で最大となる。したがって、当該金属シリサイド層Ｓの下端がソース領域１２ａ，２２ａまたはドレイン領域１４ａ，２４ａでの接合深さに達してしまうのを抑制し、かつ所望の特性の低抵抗ＭＯＳトランジスタ２０Ｌ，３０Ｌを得るという観点からは、素子分離領域４０における箇所４０Ｐ1 ，４０Ｎ1 それぞれの上面の位置を、シリコン基板１０の表面からの落ち込み量が３０ｎｍ程度以下となるように制御することが好ましい。
【００３１】
低抵抗ＭＯＳトランジスタ２０Ｌ，３０Ｌが６５ｎｍノード世代のＭＯＳトランジスタであるか否かに拘わらず、シリコン基板１０の裏面１０ａを基準にしたときの金属シリサイド層Ｓ（ソース領域１２ａ，２２ａまたはドレイン領域１４ａ，２４ａに形成されている金属シリサイド層Ｓ）の下端の高さは、ソース領域１２ａ，２２ａおよびドレイン領域１４ａ，２４ａそれぞれでの下端の高さよりも高くすることが好ましい。このとき、素子分離領域４０における箇所４０Ｐ1 ，４０Ｎ1 の上面は、上記の金属シリサイド層Ｓの下端よりも自ずと高くなる。
【００３２】
一方、素子分離領域４０における箇所４０Ｎ2 の高さは、シリコン基板１０の表面からの突出長が３０ｎｍ程度以下となるように調節することが好ましい。当該突出長が大きくなればなる程、所定の導電膜をパターニングして高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈのゲート電極２８ｂを形成する際に箇所４０Ｎ2 とシリコン基板１０との段差部分において上記の導電膜が除去されきらずに残存して、ショートの原因となったり異物となったりし易くなる。したがって、素子分離領域４０における箇所４０Ｎ2 の高さは、シリコン基板１０の表面からできるだけ突出しないように調節することが好ましく、その突出長は、例えば高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈが６５ｎｍノード世代のＭＯＳトランジスタ出ある場合には３０ｎｍ程度以下とすることが望ましい。
【００３３】
このような素子分離領域４０を備えた半導体装置５０を作製するためには、後述する実施の形態３〜５で詳述するように、所定形状のシリサイド化防止膜を形成してからサリサイドプロセスを行うことが必要となる。素子分離領域のうち、低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌまたは低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌに対応する箇所はシリサイド化防止膜の形成過程でエッチングに曝される。そして、素子分離領域のうちでＮ型不純物が添加されている箇所は、エッチングに曝されたときに、Ｐ型不純物が添加されている箇所よりも高いエッチングレートの下にエッチングされる。
【００３４】
半導体装置５０は、素子分離領域のうちでＮ型不純物が添加されている箇所とＰ型不純物が添加されている箇所とのエッチングレートの差を考慮して、シリコン基板１０の表面からの箇所４０Ｎ1 の落ち込み量を意図的に抑え、これにより、素子分離領域４０の上面における低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌ側の端の高さと低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌ側の端の高さとを前述の関係にしたものである。
【００３５】
したがって、この半導体装置５０では、その製造過程で箇所４０Ｎ1 が必要以上に落ち込むことに起因する低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌでのオフリーク電流の増大を抑え易い。また、ソース領域２２ａおよびドレイン領域２４ａの各々とＰ型ウェル５とのｐｎ接合が金属シリサイド層Ｓ（ソース領域２２ａまたはドレイン領域２４ａに形成されている金属シリサイド層Ｓ）によって破壊されてしまうことを防止し易い。そして、素子分離領域４０における箇所４０Ｐ1 の上面が箇所４０Ｐ1 の上面と同一平面上にあることから、低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌでのオフリーク電流の増大も抑え易く、かつ、ソース領域１２ａおよびドレイン領域１４ａの各々とＮ型ウェル３とのｐｎ接合が金属シリサイド層Ｓ（ソース領域１２ａまたはドレイン領域１４ａに形成されている金属シリサイド層Ｓ）によって破壊されてしまうことも防止し易い。
【００３６】
なお、実際の半導体装置５０では、シリコン基板１０上に複数の層間絶縁膜が積層されると共に個々の層間絶縁膜にコンタクトプラグおよび配線が形成されて、各ＭＩＳ素子（ＭＯＳトランジスタ）を回路素子として含んだ集積回路が構築される。このことは、下記実施の形態２で説明する半導体装置においても同じである。
【００３７】
実施の形態２．
この発明の半導体装置においては、シリコン基板の裏面を基準としたときに、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さを低抵抗Ｐ型ＭＩＳ素子側の端の高さより高くすることもできる。
【００３８】
図２は、このような半導体装置における主要部の一例を概略的に示す断面図である。同図に示す半導体装置６０は、素子分離領域５５の断面形状を除いて、図１に示した半導体装置５０と同じ構造を有している。図２に示した構成要素のうちの素子分離領域５５を除いた各構成要素については、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００３９】
上記の素子分離領域５５は、図１に示した素子分離膜４０と同様にシリコン基板１０に形成されて、低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌ、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈ、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌ、および高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの各々を電気的に分離している。
【００４０】
この素子分離領域５５のうちで低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌに対応する箇所５５Ｐ1 および高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈに対応する箇所５５Ｐ2 には、それぞれ、ソース領域１２ａ，１２ｂおよびドレイン領域１４ａ、１４ｂの形成に使用したＰ型不純物が添加されている。また、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌに対応する箇所５５Ｎ1 および高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈに対応する箇所５５Ｎ2 には、それぞれ、ソース領域２２ａ，２２ｂおよびドレイン領域２４ａ、２４ｂの形成に使用したＮ型不純物が添加されている。
【００４１】
シリコン基板１０の裏面１０ａを基準としたとき、素子分離領域５５のうちで低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌに対応する箇所５５Ｎ1 の上面の高さは、低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌに対応する箇所５５Ｐ1 の上面の高さよりも高く、箇所５５Ｎ1 の上面はシリコン基板１０の表面と実質的に同一の平面上にある。一方、シリコン基板１０の裏面１０ａを基準としたとき、素子分離領域５５のうちで高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈに対応する箇所５５Ｎ2 の上面の高さは、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈに対応する箇所５５Ｐ2 の上面の高さよりも高く、箇所５５Ｐ2 の上面はシリコン基板１０の表面と実質的に同一の平面上にある。
【００４２】
各ＭＯＳトランジスタ２０Ｌ，３０Ｌ，２０Ｈ，３０Ｈが６５ｎｍノード世代のＭＯＳトランジスタである場合、素子分離領域５５のうちの箇所５５Ｐ1 でのシリコン基板１０の表面からの落ち込み量は、実施の形態１で説明した素子分離領域４０における箇所４０Ｐ1 ，４０Ｎ1 （図１参照）と同様に３０ｎｍ程度以下とすることが好ましい。また、素子分離領域５５のうちの箇所５５Ｎ2 でのシリコン基板１０からの突出長は、実施の形態１で説明した素子分離領域４０における箇所４０Ｎ2 （図１参照）と同様に３０ｎｍ程度以下とすることが好ましい。
【００４３】
このような素子分離領域５５を備えた半導体装置６０は、前述した半導体装置５０と同様に、素子分離領域のうちでＮ型不純物が添加されている箇所とＰ型不純物が添加されている箇所とのエッチングレートの差を考慮して、シリコン基板１０の表面からの箇所５５Ｎ1 の落ち込み量を意図的に抑え、これにより、素子分離領域５５の上面における低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌ側の端の高さと低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌ側の端の高さとを前述の関係にしたものである。
【００４４】
半導体装置６０においては、素子分離領域５５のうちで低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌに対応する箇所５５Ｐ1 の上面よりも、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌに対応する箇所５５Ｎ1 の上面の方が高く設定されているので、前述の実施の形態１で説明した半導体装置５０（図１参照）に比べても、オフリーク電流の増大を抑え易い。また、ウェハ面内での製造ばらつきやロット間での製造ばらつきが生じても、箇所５５Ｎ1 が必要以上に落ち込んでしまうという不具合の発生を未然に防止することが容易である。そして、ソース領域２２ａおよびドレイン領域２４ａの各々とＰ型ウェル５とのｐｎ接合が金属シリサイド層Ｓ（ソース領域２２ａまたはドレイン領域２４ａに形成されている金属シリサイド層Ｓ）によって破壊されてしまうことを防止し易いのは勿論、ソース領域１２ａおよびドレイン領域１４ａの各々とＮ型ウェル３とのｐｎ接合が金属シリサイド層Ｓ（ソース領域１２ａまたはドレイン領域１４ａに形成されている金属シリサイド層Ｓ）によって破壊されてしまうことも防止し易い。
【００４５】
実施の形態３．
上述したこの発明の半導体装置は、例えば、第１素子分離領域形成工程、シリサイド化防止膜形成工程、およびサリサイド工程を含んだこの発明の製造方法（以下、「製造方法Ｉ」という。）により得ることができる。以下、図１に示した半導体装置５０を製造する場合を例にとり、図１で用いた参照符号を適宜引用して製造方法Ｉを詳述する。
【００４６】
（第１素子分離領域形成工程）
第１素子分離領域形成工程では、シリコン基板に所定形状の第１素子分離領域、すなわち、上面のうちのＮ型ＭＩＳ素子の形成予定領域側の端の高さが、上記のシリコン基板の裏面を基準としたときにＰ型ＭＩＳ素子の形成予定領域側の端の高さよりも高い第１素子分離領域を形成する。
【００４７】
このような第１素子分離領域は、例えば、シリコン基板に溝を形成し、該溝をシリコン酸化物で埋めて前記の溝から上面が突出したシリコン酸化物層を形成した後に該シリコン酸化物層をパターニングすることで得られる。シリコン基板に上記の溝を形成するにあたっては、まず、シリコン基板上にシリコン酸化物膜、シリコン窒化物膜、および所定形状のエッチングマスクをこの順番で積層する。
【００４８】
図３−１は、上記のエッチングマスクまで形成したシリコン基板の一例を概略的に示す断面図である。同図に示すシリコン基板１０では、Ｐ- 型シリコン基板１におけるＰ型ＭＩＳ素子（Ｐ型ＭＯＳトランジスタ２０Ｌ，２０Ｈ）の形成予定領域にＮ型ウェル３が形成され、Ｎ型ＭＩＳ素子（Ｎ型ＭＯＳトランジスタ３０Ｌ，３０Ｈ）の形成予定領域にＰ型ウェル５が形成されている。シリコン酸化物膜１０１は、例えば熱酸化法や化学的気相蒸着法（ＣＶＤ法）によってシリコン基板１０上に成膜され、その膜厚は１０〜２０ｎｍ程度の範囲内で適宜選定可能である。シリコン窒化物膜１０３は、例えばＣＶＤ法によってシリコン酸化物膜１０１上に成膜され、その膜厚は１００〜２００ｎｍ程度の範囲内で適宜選定可能である。そして、エッチングマスクＭ1 はシリコン窒化物膜１０３上に設けられており、該エッチングマスクＭ1 には上記の溝に対応する箇所に開口部ＯＰ1 が形成されている。
【００４９】
シリコン基板１０への溝の形成は、エッチングマスクＭ1 を用いてシリコン窒化物膜１０３、シリコン酸化物膜１０１、およびシリコン基板１０をエッチングすることにより行うことができる。このときのエッチングとしては、例えばドライエッチングを適用することができる。
【００５０】
図３−２は、上述のエッチングによってシリコン基板１０に形成される溝の一例を概略的に示す断面図である。同図に示すように、エッチングマスクＭ1 に形成された開口部ＯＰ1 それぞれの下方においてシリコン窒化物膜１０３、シリコン酸化物膜１０１、およびシリコン基板１０がエッチングされて、シリコン基板１０に溝Ｔ1 が形成される。シリコン基板１０での溝Ｔ1 の深さは、例えば２００〜５００ｎｍ程度の範囲内で適宜選定される。
【００５１】
第１素子分離膜の元となるシリコン酸化物層、すなわち、上述した溝Ｔ1 を埋め、かつ上面が溝Ｔ1 から突出したシリコン酸化物層を形成するにあたっては、まず、エッチングマスクＭ1 を除去した後に、例えばＣＶＤ法によって溝Ｔ1 内、ならびに溝Ｔ1 に連なってシリコン酸化物膜１０１およびシリコン窒化物膜１０３に形成されている貫通孔内にシリコン酸化物を堆積させる。この後、シリコン窒化物膜１０３上にまで堆積したシリコン酸化物を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）により除去する。これにより、第１素子分離膜の元となるシリコン酸化物層が得られる。
【００５２】
図３−３は、上記のシリコン酸化物層の一例を概略的に示す断面図である。同図に示すように、シリコン酸化物層１０５はシリコン基板１０に形成した溝Ｔ1 を埋めており、その上面は溝Ｔ1 から突出して、シリコン窒化物膜１０３の上面と同一平面上に位置している。
【００５３】
第１素子分離領域は、例えば、上述のシリコン酸化物層１０５をウェットエッチングまたはドライエッチングによりパターニングして、Ｐ型ＭＩＳ素子の形成予定領域側の上面の高さを減じた後に全体をエッチング（全面エッチバック）し、シリコン窒化膜１０３をエッチングにより選択的に除去した後に再び全体をエッチング（全面エッチバック）することで得られる。シリコン酸化膜１０１は、シリコン酸化物層１０５についての２回目の全面エッチバックの際に除去される。
【００５４】
図３−４は、Ｐ型ＭＩＳ素子の形成予定領域側の上面の高さを減じた後のシリコン酸化物層の一例を概略的に示す断面図である。同図に示すシリコン酸化物層１０５ａは、上述のシリコン酸化物層１０５を所定形状のエッチングマスクＭ2 を用いてエッチングすることにより形成されたものであり、Ｐ型ＭＩＳ素子の形成予定領域側の上面の高さ、すなわちＮ型ウェル３側の上面の高さのみが上記のエッチングにより減じられている。このときのエッチング量は、後述するシリサイド化防止膜を形成する際のＮ型ＭＩＳ素子の形成予定領域側でのエッチングレートとＰ型ＭＩＳ素子の形成予定領域側でのエッチングレートとの差を考慮して、適宜選定される。なお、エッチングマスクＭ2 は、シリコン酸化物層１０５のうちのＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル３側）の上面を露出させると共に、シリコン窒化物膜１０３のうちでＮ型ウェル３上に位置している領域を露出させる開口部ＯＰ2 を有している。
【００５５】
図３−５は、上述のシリコン酸化物層１０５ａに２回の全面エッチバックを施すことで形成される第１素子分離領域の一例を概略的に示す断面図である。同図に示す第１素子分離領域１０７では、上面のうちのＮ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル５側）の端の高さが、シリコン基板１０の裏面１０ａを基準としたときにＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル３側）の端の高さよりも高くなっている。図示の例では、Ｎ型ウェル３側の上面がシリコン基板１０の表面と同一平面上に位置しているが、該上面は、必要に応じて、シリコン基板１０の表面より落ち込ませることもできるし、シリコン基板１０の表面より突出させることもできる。第１素子分離領域１０７におけるＮ型ＭＩＳ素子の形成予定領域側の上面とＰ型ＭＩＳ素子の形成予定領域側の上面との高低差は、前述したシリコン酸化物層１０５ａ（図３−４参照）での高低差を実質的に維持している。
【００５６】
ここで、フッ化水素酸水溶液をエッチャントして用いたウェットエッチングによってシリコン酸化物層１０５ａを全面エッチバックして第１素子分離領域１０７を得ると、該第１素子分離領域１０７を形成する過程でエッチングマスクＭ2 （図３−４参照）、シリコン窒化物膜１０３、およびシリコン基板１０に対して高い選択性が得られるため、第１素子分離領域１０７の高さを高精度に制御することが容易になる。例えば、形成しようとするＭＩＳ素子が６５ｎｍノード世代のＭＩＳ素子である場合、第１素子分離領域１０７におけるＮ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル５側）の上面の突出長（シリコン基板１０の表面からの突出長）は、２０〜３０ｎｍ程度以下とすることが好ましい。
【００５７】
（シリサイド化防止膜形成工程）
シリサイド化防止膜形成工程では、第１素子分離領域まで形成したシリコン基板に複数の高抵抗Ｐ型ＭＩＳ素子と複数の高抵抗Ｎ型ＭＩＳ素子とを形成した後、一部の高抵抗Ｐ型ＭＩＳ素子および一部の高抵抗Ｎ型ＭＩＳ素子それぞれの上方に開口部を有すると共に、残りの高抵抗Ｐ型ＭＩＳ素子および高抵抗Ｎ型ＭＩＳ素子の各々を覆うシリサイド化防止膜を形成する。また、上面のうちの低抵抗Ｎ型ＭＩＳ素子の形成予定領域側の端の高さが、シリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子の形成予定領域側の端の高さ以上である第２素子分離領域を形成する。
【００５８】
上記の高抵抗Ｐ型ＭＩＳ素子として高抵抗Ｐ型ＭＯＳトランジスタを形成し、上記の高抵抗Ｎ型ＭＩＳ素子として高抵抗Ｎ型ＭＯＳトランジスタを形成する場合には、まず、シリコン基板における高抵抗Ｐ型ＭＯＳトランジスタの形成予定領域および高抵抗Ｎ型ＭＯＳトランジスタの形成予定領域それぞれの露出面を覆うようにして、ゲート絶縁膜の元となる絶縁膜を熱酸化法やＣＶＤ法等により成膜し、その上に例えばＣＶＤ法によりポリシリコン膜を成膜してから該ポリシリコン膜上に所定形状のエッチングマスクを形成する。
【００５９】
図４−１は、上記のエッチングマスクまで形成したシリコン基板の一例を概略的に示す断面図である。同図に示すように、シリコン基板１０における高抵抗Ｐ型ＭＯＳトランジスタの形成予定領域（Ｎ型ウェル３）および高抵抗Ｎ型ＭＯＳトランジスタの形成予定領域（Ｐ型ウェル５）それぞれの露出面上には、ゲート絶縁膜の元となる絶縁膜１１１が形成され、これらの絶縁膜１１１および第１素子分離領域１０７を覆うようにしてポリシリコン膜１１３が成膜される。上記のエッチングマスクＭ3 は、個々の高抵抗ＭＯＳトランジスタにおけるゲート電極の形成予定領域上に位置するようにしてポリシリコン膜１１３上に形成されている。
【００６０】
次に、エッチングマスクＭ3 を用いたエッチングによりポリシリコン膜１１３および絶縁膜１１１をパターニングして、高抵抗Ｐ型ＭＯＳトランジスタの形成予定領域（Ｎ型ウェル３）および高抵抗Ｎ型ＭＯＳトランジスタの形成予定領域（Ｐ型ウェル５）それぞれの上方にゲート絶縁膜とゲート電極を形成する。
【００６１】
図４−２は、ゲート電極まで形成したシリコン基板の一例を概略的に示す断面図である。同図に示すように、シリコン基板１０におけるＮ型ウェル３上にはゲート絶縁膜１６と該ゲート絶縁膜１６上に位置するゲート電極１８ｂとが形成され、Ｐ型ウェル５上にはゲート絶縁膜２６と該ゲート絶縁膜２６上に位置するゲート電極２８ｂとが形成される。
【００６２】
次いで、シリコン基板１０の各Ｎ型ウェル３および各Ｐ型ウェル５に所定の不純物をエクステンション注入し、活性化処理を施してエクステンション部を形成した後に、各ゲート電極１８ｂ，２８ｂの線幅方向両側面にサイドウォールスペーサを形成する。この後、各Ｎ型ウェル３および各Ｐ型ウェル５に所定の不純物を添加し、活性化処理を施して、ソース領域およびドレイン領域を形成する。これらソース領域およびドレイン領域まで形成することにより、各Ｎ型ウェル３には高抵抗Ｐ型ＭＯＳトランジスタが形成され、各Ｐ型ウェル５には高抵抗Ｎ型ＭＯＳトランジスタが形成される。
【００６３】
図４−３は、上述のようにして形成された高抵抗Ｐ型ＭＯＳトランジスタおよび高抵抗Ｎ型ＭＯＳトランジスタそれぞれの一例を概略的に示す断面図である。同図に示すように、Ｎ型ウェル３に形成される高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈはゲート絶縁膜１６、ゲート電極１８ｂ、ソース領域１２ｂ、ソース領域１２ｂに連なるエクステンション部Ｅｘ1 、ドレイン領域１４ｂ、およびドレイン領域１４ｂに連なるエクステンション部Ｅｘ1 を有している。ソース領域１２ｂおよびドレイン領域１４ｂはＰ+ 型不純物拡散領域からなり、各エクステンション部Ｅｘ1 はＰ型不純物拡散領域からなる。一方、Ｐ型ウェル５に形成される高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈはゲート絶縁膜２６、ゲート電極２８ｂ、ソース領域２２ｂ、ソース領域２２ｂに連なるエクステンション部Ｅｘ2 、ドレイン領域２４ｂ、およびドレイン領域２４ｂに連なるエクステンション部Ｅｘ2 を有している。ソース領域２２ｂおよびドレイン領域２４ｂはＮ+ 型不純物拡散領域からなり、各エクステンション部Ｅｘ2 はＮ型不純物拡散領域からなる。
【００６４】
第１素子分離領域１０７のうちで高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈに対応する箇所１０７Ｐには、ソース領域１２ｂおよびドレイン領域１４ｂの形成に使用したＰ型不純物が添加され、高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈに対応する箇所１０７Ｎには、ソース領域２２ｂおよびドレイン領域２４ｂの形成に使用したＮ型不純物が添加される。
【００６５】
シリサイド化防止膜は、上述のようにして形成した高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ）および高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ）の各々を覆う無機膜を形成した後、該無機膜において一部の高抵抗Ｐ型ＭＩＳ素子および一部の高抵抗Ｎ型ＭＩＳ素子それぞれの上方に位置している領域を除去して、ここに開口部を形成することによって得られる。
【００６６】
図４−４は、上記の無機膜の一例を概略的に示す断面図である。同図に示すように、無機膜１１５は、例えばＣＶＤ法によってシリコン酸化物を堆積させることによって形成されて、各高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび各高抵抗Ｎ型ＭＯＳトランジスタを覆う。
【００６７】
図４−５は、シリサイド化防止膜の一例を概略的に示す断面図である。同図に示すシリサイド化防止膜１２０は、上述した無機膜１１５上に所定形状のエッチングマスクを形成した後に該無機膜１１５をエッチングして得たものであり、一部の高抵抗Ｐ型ＭＩＳ素子２０Ｈおよび一部の高抵抗Ｎ型ＭＩＳ素子３０Ｈそれぞれの上方に開口部ＯＰ3 を有している。開口部ＯＰ3 から露出している高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈは、それぞれ、後述するサリサイド工程でシリサイド化されて、低抵抗Ｐ型ＭＯＳトランジスタまたは低抵抗Ｎ型ＭＯＳトランジスタになる。
【００６８】
第１素子分離領域１０７のうちで開口部ＯＰ3 の下方に位置する箇所、すなわち、低抵抗Ｐ型ＭＯＳトランジスタの形成予定領域に対応する箇所１０７Ｐ（図４−４参照）、および低抵抗Ｎ型ＭＯＳトランジスタの形成予定領域に対応する箇所１０７Ｎ（図４−４参照）は、それぞれ、開口部ＯＰ3 の形成時にエッチングに曝されて、その上面がシリコン基板１０の表面より低い位置にまで落ち込む。上記の箇所１０７Ｎには前述のようにＮ型不純物が添加されているので、該箇所１０７Ｎは、Ｐ型不純物が添加されている箇所１０７Ｐよりも高いエッチングレートの下にエッチングされる。
【００６９】
このとき、箇所１０７Ｎの上面と箇所１０７Ｐの上面との高低差を予め所定の値に設定しておくことにより、図４−５に示すように、低抵抗Ｎ型ＭＩＳ素子の形成予定領域（Ｐ型ウェル５）に対応する箇所１０７Ｎ1 の上面におけるＰ型ウェル５側の端と、低抵抗Ｐ型ＭＩＳ素子の形成予定領域（Ｎ型ウェル３）に対応する箇所１０７Ｐ1 の上面におけるＮ型ウェル３側の端とが、シリコン基板１０の裏面１０ａを基準にしたときに同じ高さにある第２素子分離領域１１７を得ることができる。
【００７０】
（サリサイド工程）
サリサイド工程では、シリサイド化防止膜の開口部から露出している高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ）および高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ）をそれぞれサリサイドプロセスによりシリサイド化して、低抵抗Ｐ型ＭＩＳ素子（低抵抗Ｐ型ＭＯＳトランジスタ）と低抵抗Ｎ型ＭＩＳ素子（低抵抗Ｎ型ＭＯＳトランジスタ）とを形成する。
【００７１】
サリサイドプロセスにより高抵抗Ｐ型ＭＯＳトランジスタおよび高抵抗Ｎ型ＭＯＳトランジスタをそれぞれシリサイド化するにあたっては、まず、低抵抗化しようとする高抵抗Ｐ型ＭＯＳトランジスタおよび高抵抗Ｎ型ＭＯＳトランジスタを覆うようにして、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）等の高融点金属からなる金属膜を例えば物理的気相蒸着法（ＰＶＤ法）により形成する。
【００７２】
図５−１は、上述の金属膜の一例を概略的に示す断面図である。同図に示す金属膜１２５は、低抵抗化しようとする高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈ、すなわちシリサイド化防止膜１２０の開口部ＯＰ3 から露出している高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈをそれぞれ覆うと共に、シリサイド化防止膜１２０を覆うようにして形成されている。
【００７３】
この後、例えばラピッドサーマルアニーリング（ＲＴＡ）により不活性ガス雰囲気中で３００〜４００℃程度の熱処理を施す。この熱処理により、金属膜１２５と接しているゲート電極１８ｂ，２８ｂ、ソース領域１２ｂ、２２ｂ、およびドレイン領域１４ｂ、２４ｂがそれぞれ金属膜１２５と反応して、各々の表面に自己整合的にシリサイド層が形成される。その結果として、金属膜１２５と接していた高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの各々が、低抵抗Ｐ型ＭＯＳトランジスタまたは低抵抗Ｎ型ＭＯＳトランジスタになる。残余の金属膜１２５は、例えば硫酸と過酸化水素水との混合液等を用いて上記の熱処理後に除去する。その後、必要に応じて４００〜５００℃程度の熱処理を再度施す。
【００７４】
図５−２は、上述のサリサイドプロセスより形成される低抵抗Ｐ型ＭＯＳトランジスタおよび低抵抗Ｎ型ＭＯＳトランジスタそれぞれの一例を概略的に示す断面図である。同図に示すように、低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌは、シリサイド化防止膜１２０の開口部ＯＰ3 から露出していた高抵抗Ｐ型ＭＯＳトランジスタが上記のサリサイドプロセスによりシリサイド化されたものであり、図１に示した低抵抗Ｐ型ＭＯＳトランジスタ２０Ｌと同じ構造を有している。同様に、低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌは、シリサイド化防止膜１２０の開口部ＯＰ3 から露出していた高抵抗Ｎ型ＭＯＳトランジスタが上記のサリサイドプロセスによりシリサイド化されたものであり、図１に示した低抵抗Ｎ型ＭＯＳトランジスタ３０Ｌと同じ構造を有している。低抵抗Ｐ型ＭＯＳトランジスタおよび低抵抗Ｎ型ＭＯＳトランジスタそれぞれの構造については図１を参照して既に説明したので、ここではその説明を省略する。
【００７５】
なお、シリサイド化防止膜１２０に覆われたままの高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈそれぞれの構成はサリサイドプロセスを経ても変化しないので、図５−２においては、便宜上、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈそれぞれの構成要素への参照符号の付与を省略している。
【００７６】
このようにしてサリサイド工程まで行うことにより、図１に示した半導体装置５０にシリサイド化防止膜１２０を設けた構造の半導体装置が得られる。図５−２に示した第２素子分離領域１１７が図１に示した素子分離領域４０に相当する。したがって、第２素子分離領域１１７のうちの箇所１０７Ｐ1 が図１に示した素子分離領域４０での箇所４０Ｐ1 に相当し、図５−２に示した第２素子分離領域１１７のうちの箇所１０７Ｎ1 が図１に示した素子分離領域４０での箇所４０Ｎ1 に相当する。
【００７７】
この後、シリサイド化防止膜１２０を除去することも可能であるが、集積回路を構築するためにはシリコン基板１０上に複数の層間絶縁膜を積層すると共に個々の層間絶縁膜にコンタクトプラグおよび配線を形成することが必要であるので、シリサイド化防止膜１２０を残したまま、例えばケイ素源ガスとしてＴＥＯＳ（Tetraethyl Orthosilicate；(Ｃ2Ｈ5Ｏ)4Ｓｉ）を用いたＣＶＤ法によりシリコン酸化物からなる最下層の層間絶縁膜を形成することが好ましい。このとき、シリサイド化防止膜１２０は最下層の層間絶縁膜の一部として利用される。そして、最下層の層間絶縁膜の所定箇所にコンタクトプラグおよび配線を形成してから、第２層目以降の層間絶縁膜、コンタクトプラグ、および配線を順次形成して、集積回路を構築する。
【００７８】
シリサイド化防止膜１２０を残した場合、素子分離領域４０のうちで高抵抗ＭＯＳトランジスタ２０Ｈ，３０Ｈに対応する箇所１０７Ｐ，１０７Ｎは、シリサイド化防止膜形成工程以降エッチングに曝されるということがなくなるので、シリコン基板１０の表面からの落ち込みも抑制される。ただし、シリサイド化防止膜形成工程前には、例えばゲート電極１８ｂ，２８ｂの形成時やサイドウォールスペーサＳＷの形成時にエッチングに曝されるので、これらのときにその高さが若干減じられる。しかしながら、ゲート電極１８ｂ，２８ｂの形成時やサイドウォールスペーサＳＷの形成時にエッチングに曝されたとしても、従来と同様に、高抵抗ＭＯＳトランジスタ２０Ｈ，３０Ｈの性能や信頼性の低下は容易に防止される。
【００７９】
実施の形態４．
前述したこの発明の半導体装置は、例えば、無機膜形成工程、シリサイド化防止膜形成工程、およびサリサイド工程を含んだこの発明の製造方法（以下、「製造方法II」という。）によっても得ることができる。以下、図１で用いた参照符号を適宜引用して製造方法IIを詳述する。
【００８０】
（無機膜形成工程）
無機膜形成工程では、第１素子分離領域が形成されていると共に、複数の高抵抗Ｐ型ＭＩＳ素子と複数の高抵抗Ｎ型ＭＩＳ素子とが形成されているシリコン基板上に、複数の高抵抗Ｐ型ＭＩＳ素子および複数の高抵抗Ｎ型ＭＩＳ素子の各々を覆い、かつ高抵抗Ｎ型ＭＩＳ素子の上方での膜厚が高抵抗Ｐ型ＭＩＳ素子の上方での膜厚よりも厚い無機膜を形成する。
【００８１】
上記の第１素子分離領域は、シリコン基板の裏面を基準としたときに、上面のうちのＮ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル側）の端の高さがＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル側）の端の高さよりも高くなっているものであってよいし、Ｎ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル側）の端の高さがＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル側）の端の高さと同じものであってもよい。前者の第１素子分離領域は、例えば実施の形態３で説明した第１素子分離領域１０７（図３−５参照）と同様にして形成することができる。また、後者の第１素子分離領域は、例えば、実施の形態３で説明したシリコン酸化物層１０５（図３−３参照）と同様にしてシリコン酸化物層を形成した後、該シリコン酸化物層全体を全面エッチバックすることにより形成することができる。
【００８２】
シリコン基板に高抵抗Ｐ型ＭＩＳ素子および高抵抗Ｎ型ＭＩＳ素子を形成する方法については、ＭＩＳ素子としてＭＯＳトランジスタを形成する場合を例にとり実施の形態３で既に説明したので、ここではその説明を省略する。複数の高抵抗Ｐ型ＭＩＳ素子および複数の高抵抗Ｎ型ＭＩＳ素子の各々を覆う上述の無機膜は、例えば、実施の形態３で説明した無機膜１１５（図４−４参照）と同様にして膜厚が実質的に一定の無機膜を形成した後に、該無機膜上に所定形状のエッチングマスクを形成して、複数の高抵抗Ｐ型ＭＩＳ素子それぞれの上方での膜厚をエッチングにより減じることで形成することができる。ここで、製造方法IIで上記の無機膜についていう「高抵抗Ｎ型ＭＩＳ素子の上方での膜厚」とは、第１素子分離領域のうちで高抵抗Ｎ型ＭＩＳ素子に対応する箇所の上方での膜厚と、前記の箇所が対応している高抵抗Ｎ型ＭＩＳ素子の上方での膜厚との総称である。「複数の高抵抗Ｐ型ＭＩＳ素子それぞれの上方での膜厚」の意味も同様である。
【００８３】
図６−１は、上述の無機膜の一例を概略的に示す断面図である。同図に示すように、無機膜１３０は、半導体基板１０に形成された複数の高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈ）と複数の高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈ）とを覆っており、該無機膜１３０における高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの上方での膜厚は、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈの上方での膜厚よりも厚い。図６−１に示した構成要素のうちで図４−４に示した構成要素と共通するものについては、図４−４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００８４】
なお、図６−１に示した第１素子分離領域１２７では、その上面が半導体基板１０の表面と同一平面上に位置している。したがって、半導体基板１０の裏面１０ａを基準としたとき、高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈに対応する箇所１２７Ｐの上面の高さは、高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈに対応する箇所１２７Ｎの上面の高さと同じである。箇所１２７Ｐの各々にはＰ型不純物が添加されており、箇所１２７Ｎの各々にはＮ型不純物が添加されている。
【００８５】
（シリサイド化防止膜形成工程）
シリサイド化防止膜形成工程では、一部の高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ）および一部の高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ）それぞれの上方に開口部を有するように上述の無機膜を選択的にエッチングして、シリサイド化防止膜を形成する。また、上面のうちの低抵抗Ｎ型ＭＩＳ素子の形成予定領域側の端の高さが、シリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子の形成予定領域側の端の高さ以上である第２素子分離領域を形成する。このシリサイド化防止膜形成工程は、実施の形態３で説明した製造方法Ｉでのシリサイド化防止膜形成工程と同様にして行うことができる。
【００８６】
図６−２は、シリサイド化防止膜の一例を概略的に示す断面図である。同図に示すシリサイド化防止膜１３５は、上述した無機膜１３０上に所定形状のエッチングマスクを形成した後に該無機膜１３０をエッチングによりパターニングして得たものであり、一部の高抵抗Ｐ型ＭＩＳ素子２０Ｈおよび一部の高抵抗Ｎ型ＭＩＳ素子３０Ｈそれぞれの上方に開口部ＯＰ4 を有している。開口部ＯＰ4 から露出している高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈは、それぞれ、後述するサリサイド工程でシリサイド化されて、低抵抗Ｐ型ＭＯＳトランジスタまたは低抵抗Ｎ型ＭＯＳトランジスタになる。
【００８７】
第１素子分離領域１２７のうちで開口部ＯＰ4 の下方に位置する箇所、すなわち、低抵抗Ｐ型ＭＯＳトランジスタの形成予定領域（Ｎ型ウェル３）に対応する箇所１２７Ｐ（図６−１参照）、および低抵抗Ｎ型ＭＯＳトランジスタの形成予定領域（Ｐ型ウェル５）に対応する箇所１２７Ｎ（図６−１参照）は、それぞれ、無機膜１３０（図６−１参照）に開口部ＯＰ4 を形成する際にエッチングに曝されて、その上面がシリコン基板１０の表面より低い位置にまで落ち込む。上記の箇所１２７Ｎには前述のようにＮ型不純物が添加されているので、該箇所１２７Ｎは、Ｐ型不純物が添加されている箇所１２７Ｐよりも高いエッチングレートの下にエッチングされる。
【００８８】
ただし、無機膜１３０における高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの上方での膜厚と高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈの上方での膜厚との差を予め所定の値に設定しておくことにより、図６−２に示す第２素子分離領域１３７を得ることができる。すなわち、低抵抗Ｎ型ＭＩＳ素子の形成予定領域（Ｐ型ウェル５）に対応する箇所１２７Ｎ1 の上面におけるＰ型ウェル５側の端と、低抵抗Ｐ型ＭＩＳ素子の形成予定領域（Ｎ型ウェル３）に対応する箇所１２７Ｐ1 の上面におけるＮ型ウェル３側の端とが、シリコン基板１０の裏面１０ａを基準にしたときに同じ高さにある第２素子分離領域１３７を得ることができる。
【００８９】
（サリサイド工程）
サリサイド工程では、シリサイド化防止膜の開口部から露出している高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ）および高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ）をそれぞれサリサイドプロセスによりシリサイド化して、低抵抗Ｐ型ＭＩＳ素子（低抵抗Ｐ型ＭＯＳトランジスタ）と低抵抗Ｎ型ＭＩＳ素子（低抵抗Ｎ型ＭＯＳトランジスタ）とを形成する。このサリサイド工程は、実施の形態３で説明した製造方法Ｉでのサリサイド工程と同様にして行うことができる。
【００９０】
このようにしてサリサイド工程まで行うことにより、図１に示した半導体装置５０と同様に、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さがシリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子側の端の高さと同じである半導体装置が得られる。この後、実施の形態３で説明した集積回路の構築と同様にして、集積回路を構築する。
【００９１】
実施の形態５．
前述したこの発明の半導体装置は、例えば、シリコン酸化物膜形成工程、シリサイド化防止膜形成工程、およびサリサイド工程を含んだこの発明の製造方法（以下、「製造方法III」という。）によっても得ることができる。以下、図１で用いた参照符号を適宜引用して製造方法III を詳述する。
【００９２】
（シリコン酸化物膜形成工程）
シリコン酸化物膜形成工程では、第１素子分離領域が形成されていると共に、複数の高抵抗Ｐ型ＭＩＳ素子と複数の高抵抗Ｎ型ＭＩＳ素子とが形成されているシリコン基板上に、複数の高抵抗Ｐ型ＭＩＳ素子および複数の高抵抗Ｎ型ＭＩＳ素子の各々を覆い、かつ高抵抗Ｐ型ＭＩＳ素子の上方に位置する領域それぞれにＮ型不純物が添加されたシリコン酸化物膜を形成する。
【００９３】
上記の第１素子分離領域は、シリコン基板の裏面を基準としたときに、上面のうちのＮ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル側）の端の高さがＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル側）の端の高さよりも高くなっているものであってよいし、Ｎ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル側）の端の高さがＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル側）の端の高さと同じものであってもよい。前者の第１素子分離領域は、例えば実施の形態３で説明した第１素子分離領域１０７（図３−５参照）と同様にして形成することができる。また、後者の第１素子分離領域は、例えば、実施の形態３で説明したシリコン酸化物層１０５（図３−３参照）と同様にしてシリコン酸化物層を形成した後、該シリコン酸化物層を全面エッチバックすることにより形成することができる。
【００９４】
シリコン基板に高抵抗Ｐ型ＭＩＳ素子および高抵抗Ｎ型ＭＩＳ素子を形成する方法については、ＭＩＳ素子としてＭＯＳトランジスタを形成する場合を例にとり実施の形態３で既に説明したので、ここではその説明を省略する。複数の高抵抗Ｐ型ＭＩＳ素子および複数の高抵抗Ｎ型ＭＩＳ素子の各々を覆う上述のシリコン酸化物膜は、例えば、ＣＶＤ法により所望膜厚のシリコン酸化物膜を成膜した後に、該シリコン酸化物膜上に所定形状のイオン注入マスクを形成して、高抵抗Ｐ型ＭＩＳ素子の上方に位置する領域それぞれに所望のＮ型不純物をイオン注入法により注入することで形成することができる。Ｎ型不純物の添加量は、該Ｎ型不純物を添加した領域でのエッチングレートと、該Ｎ型不純物を添加していない領域でのエッチングレートとの差をどの程度にするかに応じて適宜選定される。
【００９５】
ここで、製造方法III で上記のシリコン酸化物膜についていう「高抵抗Ｐ型ＭＩＳ素子の上方に位置する領域」とは、第１素子分離領域のうちで高抵抗Ｐ型ＭＩＳ素子に対応する箇所の上方に位置する領域と、前記の箇所が対応している高抵抗Ｐ型ＭＩＳ素子の上方に位置する領域との総称である。
【００９６】
図７−１は、上述のシリコン酸化物膜の一例を概略的に示す断面図である。同図に示すシリコン酸化物膜１４０は、半導体基板１０に形成された複数の高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈ）と複数の高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈ）とを覆っており、該シリコン酸化物膜１４０のうちの高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの上方に位置する領域１４０ｎの各々にはＮ型不純物が添加されている。なお、図７−１に示した構成要素のうちで図６−１に示した構成要素と共通するものについては、図６−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００９７】
（シリサイド化防止膜形成工程）
シリサイド化防止膜形成工程では、一部の高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ３０Ｈ）および一部の高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈ）それぞれの上方に開口部を有するように上述のシリコン酸化物膜を選択的にエッチングして、シリサイド化防止膜を形成する。また、上面のうちの低抵抗Ｎ型ＭＩＳ素子の形成予定領域側の端の高さが、シリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子の形成予定領域側の端の高さ以上である第２素子分離領域を形成する。このシリサイド化防止膜形成工程は、実施の形態３で説明した製造方法Ｉでのシリサイド化防止膜形成工程と同様にして行うことができる。
【００９８】
図７−２は、シリサイド化防止膜の一例を概略的に示す断面図である。同図に示すシリサイド化防止膜１４５は、上述したシリコン酸化物膜１４０上に所定形状のエッチングマスクを形成した後に該シリコン酸化物膜１４０をエッチングによりパターニングして得たものであり、一部の高抵抗Ｐ型ＭＩＳ素子２０Ｈおよび一部の高抵抗Ｎ型ＭＩＳ素子３０Ｈそれぞれの上方に開口部ＯＰ5 を有している。開口部ＯＰ5 から露出している高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈおよび高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの各々は、後述するサリサイド工程でシリサイド化されて、低抵抗Ｐ型ＭＯＳトランジスタまたは低抵抗Ｎ型ＭＯＳトランジスタになる。
【００９９】
第１素子分離領域１２７（図７−１参照）のうちで開口部ＯＰ5 の下方に位置する箇所、すなわち、低抵抗Ｐ型ＭＩＳ素子（低抵抗Ｐ型ＭＯＳトランジスタ）の形成予定領域に対応する箇所１２７Ｐ（図７−１参照）、および低抵抗Ｎ型ＭＩＳ素子（低抵抗Ｎ型ＭＯＳトランジスタ）の形成予定領域に対応する箇所１２７Ｎ（図７−１参照）は、それぞれ、開口部ＯＰ5 の形成時にエッチングに曝されて、その上面がシリコン基板１０の表面より低い位置にまで落ち込む。上記の箇所１２７Ｎには前述のようにＮ型不純物が添加されているので、該箇所１２７Ｎは、Ｐ型不純物が添加されている箇所１２７Ｐよりも高いエッチングレートの下にエッチングされる。
【０１００】
ただし、前述したシリコン酸化物膜１４０（図７−１参照）において高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの上方に位置する領域１４０ｎそれぞれでのＮ型不純物の添加量を適宜選定して、該領域１４０ｎでのエッチングレートとＮ型不純物が添加されていない領域でのエッチングレートとの差を調整することにより、図７−２に示す第２素子分離領域１３７を得ることができる。すなわち、低抵抗Ｎ型ＭＩＳ素子の形成予定領域（Ｐ型ウェル５）に対応する箇所１２７Ｎ1 の上面におけるＰ型ウェル５側の端と、低抵抗Ｐ型ＭＩＳ素子の形成予定領域（Ｎ型ウェル３）に対応する箇所１２７Ｐ1 の上面におけるＮ型ウェル３側の端とが、シリコン基板１０の裏面１０ａを基準にしたときに同じ高さにある第２素子分離領域１３７を得ることができる。
【０１０１】
（サリサイド工程）
サリサイド工程では、シリサイド化防止膜の開口部から露出している高抵抗Ｐ型ＭＩＳ素子（高抵抗Ｐ型ＭＯＳトランジスタ）および高抵抗Ｎ型ＭＩＳ素子（高抵抗Ｎ型ＭＯＳトランジスタ）をそれぞれサリサイドプロセスによりシリサイド化して、低抵抗Ｐ型ＭＩＳ素子（低抵抗Ｐ型ＭＯＳトランジスタ）と低抵抗Ｎ型ＭＩＳ素子（低抵抗Ｎ型ＭＯＳトランジスタ）とを形成する。このサリサイド工程は、実施の形態３で説明した製造方法Ｉでのサリサイド工程と同様にして行うことができる。
【０１０２】
このようにしてサリサイド工程まで行うことにより、図１に示した半導体装置５０と同様に、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さがシリコン基板の裏面を基準としたときに低抵抗Ｐ型ＭＩＳ素子側の端の高さと同じである半導体装置が得られる。この後、実施の形態３で説明した集積回路の構築と同様にして、集積回路を構築する。
【０１０３】
なお、上述した実施の形態３〜５では、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さと同じである半導体装置を製造する場合を例にとってこの発明の製造方法Ｉ〜III について説明したが、これらの製造方法Ｉ〜III によれば、図２に示した半導体装置６０のように、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さよりも高い半導体装置を製造することもできる。
【０１０４】
例えば、図３−５に示した第１素子分離領域１０７におけるよりもＮ型ＭＩＳ素子の形成予定領域側（Ｐ型ウェル５側）の上面の高さがＰ型ＭＩＳ素子の形成予定領域側（Ｎ型ウェル３側）の上面の高さよりも高い第１素子分離領域を形成することにより、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さよりも高い半導体装置を製造方法Ｉによって得ることができる。また、図６−１に示した無機膜１３０におけるよりも高抵抗Ｎ型ＭＯＳトランジスタ３０Ｈの上方での膜厚が高抵抗Ｐ型ＭＯＳトランジスタ２０Ｈの上方での膜厚よりも厚い無機膜を形成することにより、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さよりも高い半導体装置を製造方法IIによって得ることができる。そして、図７−１に示したシリコン酸化物膜１４０におけるよりも領域１４０ｎでのＮ型不純物濃度が高いシリコン酸化物膜を形成することにより、素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さが低抵抗Ｐ型ＭＩＳ素子側の端の高さよりも高い半導体装置を製造方法III によって得ることができる。
【０１０５】
素子分離領域の上面のうちの低抵抗Ｎ型ＭＩＳ素子側の端の高さを低抵抗Ｐ型ＭＩＳ素子側の端の高さよりも高くする場合でも、素子分離領域における低抵抗Ｎ型ＭＩＳ素子側の上面はシリコン基板の表面と同一平面上に位置させることが好ましいが、シリコン基板の表面から突出させることも可能である。素子分離領域における低抵抗Ｎ型ＭＩＳ素子側の上面をシリコン基板の表面から突出させる場合、その突出長は、低抵抗Ｎ型ＭＩＳ素子の元となる高抵抗ＭＩＳ素子のゲート電極を形成する過程で当該ゲート電極の元となる導電膜が上記の上面とシリコン基板の表面との段差部に残存してショートの原因となったり異物となったりしないように、適宜選定される。
【０１０６】
製造方法Ｉ〜III のいずれの方法により半導体装置を製造する場合でも、素子分離領域のうちの高抵抗Ｐ型ＭＩＳ素子側の上面および高抵抗Ｎ型ＭＩＳ素子側の上面は、それぞれ、図１または図２に示した箇所４０Ｎ2 におけるようにシリコン基板の表面から突出させることもできるし、図６−２または図７−２に示した箇所１２７Ｎ，１２７Ｐにおけるようにシリコン基板の表面と同一平面上に位置させることもできる。素子分離領域のうちの高抵抗Ｐ型ＭＩＳ素子側の上面、および高抵抗Ｎ型ＭＩＳ素子側の上面をそれぞれシリコン基板の表面から突出させることにより、これらの上面がゲート電極やサイドウォールスペーサを形成する際にエッチングに曝されてその高さが減じられても、シリコン基板の表面から落ち込んでしまうのを容易に防止することができる。
【０１０７】
必要に応じて、製造方法IIと製造方法III とを組み合わせることも可能である。この場合には、シリサイド化防止膜の元となる膜としてシリコン酸化物膜を用い、このシリコン酸化物膜における高抵抗Ｎ型ＭＩＳ素子の上方での膜厚を高抵抗Ｐ型ＭＩＳ素子の上方での膜厚よりも厚くすると共に、高抵抗Ｎ型ＭＩＳ素子の上方に位置する領域の各々にＮ型不純物を添加する。この発明の半導体装置およびその製造方法については、上述した以外にも、種々の変形、修飾、組合せ等が可能である。
【図面の簡単な説明】
【０１０８】
【図１】この発明の半導体装置における主要部の一例を概略的に示す断面図である。
【図２】この発明の半導体装置における主要部の他の例を概略的に示す断面図である。
【図３−１】この発明の製造方法Ｉにおける第１素子分離領域形成工程で溝形成のためのエッチングマスクまで形成したシリコン基板の一例を概略的に示す断面図である。
【図３−２】この発明の製造方法Ｉにおける第１素子分離領域形成工程でシリコン基板に形成される溝の一例を概略的に示す断面図である。
【図３−３】この発明の製造方法Ｉにおける第１素子分離領域形成工程で形成されて第１素子分離膜の元となるシリコン酸化物層の一例を概略的に示す断面図である。
【図３−４】図３−３に示したシリコン酸化物層におけるＰ型ＭＩＳ素子の形成予定領域側の上面の高さを減じることで得られるシリコン酸化物層の一例を概略的に示す断面図である。
【図３−５】この発明の製造方法Ｉにおける第１素子分離領域形成工程で形成される第１素子分離領域の一例を概略的に示す断面図である。
【図４−１】この発明の製造方法Ｉにおけるシリサイド化防止膜形成工程でＭＯＳトランジスタのゲート電極を形成するためのエッチングマスクまで形成したシリコン基板の一例を概略的に示す断面図である。
【図４−２】この発明の製造方法Ｉにおけるシリサイド化防止膜形成工程でＭＯＳトランジスタのゲート電極まで形成したシリコン基板の一例を概略的に示す断面図である。
【図４−３】この発明の製造方法Ｉにおけるシリサイド化防止膜形成工程で形成される高抵抗Ｐ型ＭＯＳトランジスタおよび高抵抗Ｎ型ＭＯＳトランジスタそれぞれの一例を概略的に示す断面図である。
【図４−４】この発明の製造方法Ｉにおけるシリサイド化防止膜形成工程で形成されてシリサイド化防止膜の元となる無機膜の一例を概略的に示す断面図である。
【図４−５】この発明の製造方法Ｉにおけるシリサイド化防止膜形成工程で形成されるシリサイド化防止膜の一例を概略的に示す断面図である。
【図５−１】この発明の製造方法Ｉにおけるサリサイド工程で形成される金属膜の一例を概略的に示す断面図である。
【図５−２】この発明の製造方法Ｉにおけるサリサイド工程でのサリサイドプロセスより形成される低抵抗Ｐ型ＭＯＳトランジスタおよび低抵抗Ｎ型ＭＯＳトランジスタそれぞれの一例を概略的に示す断面図である。
【図６−１】この発明の製造方法IIにおける無機膜形成工程で形成されてシリサイド化防止膜の元となる無機膜の一例を概略的に示す断面図である。
【図６−２】この発明の製造方法IIにおけるシリサイド化防止膜形成工程で形成されるシリサイド化防止膜の一例を概略的に示す断面図である。
【図７−１】この発明の製造方法III におけるシリコン酸化物膜形成工程で形成されてシリサイド化防止膜の元となるシリコン酸化物膜の一例を概略的に示す断面図である。
【図７−２】この発明の製造方法III におけるシリサイド化防止膜形成工程で形成されるシリサイド化防止膜の一例を概略的に示す断面図である。
【符号の説明】
【０１０９】
１  Ｐ- 型シリコン基板
３  Ｎ型ウェル
５  Ｐ型ウェル
１０  シリコン基板
１０ａ  シリコン基板の裏面
１２ａ，２２ａ  表面が金属シリサイド化されたソース領域
１２ｂ，２２ｂ  表面が金属シリサイド化されていないソース領域
１４ａ，２４ａ  表面が金属シリサイド化されたドレイン領域
１４ｂ，２４ｂ  表面が金属シリサイド化されていないドレイン領域
２０Ｌ  低抵抗Ｐ型ＭＯＳトランジスタ
２０Ｈ  高抵抗Ｐ型ＭＯＳトランジスタ
３０Ｌ  低抵抗Ｎ型ＭＯＳトランジスタ
３０Ｈ  高抵抗Ｎ型ＭＯＳトランジスタ
４０，５５  素子分離領域
５０，６０  半導体装置
１０５  シリコン酸化物層
１０７，１２７  第１素子分離領域
１２０，１３５，１４５  シリサイド化防止膜
１３０  無機膜
１３７  第２素子分離領域
１４０  シリコン酸化物膜
１４０ｎ  シリコン酸化物膜においてＮ型不純物が添加されている領域
Ｓ  金属シリサイド層
【図１】
2007281185.tif 000003
【図２】
2007281185.tif 000004
【図３−１】
2007281185.tif 000005
【図３−２】
2007281185.tif 000006
【図３−３】
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【図３−４】
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【図３−５】
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【図４−１】
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【図４−２】
2007281185.tif 000011
【図４−３】
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【図４−４】
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【図４−５】
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【図５−１】
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【図５−２】
2007281185.tif 000016
【図６−１】
2007281185.tif 000017
【図６−２】
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【図７−１】
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【図７−２】
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