(57)【要約】【課題】ハード・ディスク装置以上の大容量化が可能で、高速読み取りが可能な記録再生装置を提供する。【解決手段】メモリ素子１は、導電性基板上に形成された、可逆的な電気抵抗の変化によって情報を記憶する金属酸化物からなるメモリ薄膜を備える。書込／読取回路４は、カンチレバー３とメモリ素子１の導電性部材との間に書き込み電圧を印加して、メモリ薄膜に情報を書き込み、カンチレバー３とメモリ素子１の導電性部材との間に読み出し電圧を印加して、カンチレバー３と導電性部材との間を流れる電流を測定することにより、メモリ薄膜に記録された情報を読み取る。【選択図】  図３
2007042188.tif 000002
【特許請求の範囲】
【請求項１】
導電性部材の上に形成された、可逆的な電気抵抗の変化によって情報を記憶する金属酸化物からなるメモリ薄膜を少なくとも備えたメモリ素子と、
このメモリ素子のメモリ薄膜と対向する探針とを備えることを特徴とする記録再生装置。
【請求項２】
請求項１記載の記録再生装置において、
さらに、前記メモリ素子を前記探針に対して相対的に移動させる移動手段を備えることを特徴とする記録再生装置。
【請求項３】
請求項１又は２記載の記録再生装置において、
前記探針を複数備えることを特徴とする記録再生装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の記録再生装置において、
さらに、前記探針と前記メモリ素子の導電性部材との間に書き込み電圧を印加して、前記メモリ薄膜に情報を書き込む書込手段と、
前記探針と前記メモリ素子の導電性部材との間に読み出し電圧を印加して、前記探針と前記導電性部材との間を流れる電流を測定することにより、前記メモリ薄膜に記録された情報を読み取る読取手段とを備えることを特徴とする記録再生装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の記録再生装置において、
前記メモリ薄膜は、その上面と前記導電性部材との間に印加された電気信号により抵抗値が変化することを特徴とする記録再生装置。
【請求項６】
請求項５記載の記録再生装置において、
前記メモリ薄膜は、第１電圧値以上の正の電圧印加により第１抵抗値を持つ第１状態となり、前記第１電圧値とは極性の異なる第２電圧値以下の負の電圧印加により前記第１抵抗値より高い第２抵抗値を持つ第２状態となることを特徴とする記録再生装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の記録再生装置において、
前記金属酸化物は、ペロブスカイト構造、擬イルメナイト構造、タングステン・ブロンズ構造、ビスマス層状構造、及びパイクロイア構造の少なくとも１つであることを特徴とする記録再生装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の記録再生装置において、
前記金属酸化物は、ＢｉとＴｉとＯとから構成され、ビスマス層状構造であることを特徴とする記録再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリ薄膜を用いたメモリ素子に対して情報の記録再生を行う記録再生装置に関するものである。
【背景技術】
【０００２】
ハード・ディスク装置の記録密度は年々向上しているが、１平方インチあたり１００Ｇｂｉｔの水準になると、記録した情報が媒体の熱により不安定となり、消失する「熱揺らぎ」が障害になって、一般的な耐用年数内において媒体の磁化方向が維持できず、データが失われる可能性がある。このデータの消失が発生する記録密度がハード・ディスク装置の物理的限界であり、これ以上の大容量化は望めない（例えば、非特許文献１参照）。
【０００３】
一方、ハード・ディスク装置以上の高密度記録を実現する技術として、米国ＩＢＭ社が提案しているミリピードがある（例えば、非特許文献２参照）。ミリピードは、高分子材料からなる媒体に凹凸を形成することによりデータを書き込み、この部分をスキャンすることによりデータを読み取るものである。
【０００４】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【非特許文献１】「記録密度の限界迫るハード・ディスク装置」，日経エレクトロニクス，Ｎｏ．６６５，１９９６年，ｐ．９２−１１１
【非特許文献２】「ナノマシンで実現する超高密度メモリー」，日経サイエンス２００３年４月号，２００３年，ｐ．２３−３１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、従来のハード・ディスク装置では、記録密度の物理的限界が迫りつつあり、更なる大容量化が難しいという問題点があった。
また、非特許文献２に開示されたミリピードでは、媒体に形成された凹凸を読み取るためにスキャンに時間がかかり、高速読み取りが難しいという問題点があった。
【０００６】
本発明は、上記課題を解決するためになされたもので、ハード・ディスク装置以上の大容量化が可能で、かつ高速読み取りが可能な記録再生装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の記録再生装置は、導電性部材の上に形成された、可逆的な電気抵抗の変化によって情報を記憶する金属酸化物からなるメモリ薄膜を少なくとも備えたメモリ素子と、このメモリ素子のメモリ薄膜と対向する探針とを備えるものである。
また、本発明の記録再生装置の１構成例は、さらに、前記メモリ素子を前記探針に対して相対的に移動させる移動手段を備えるものである。
また、本発明の記録再生装置の１構成例は、前記探針を複数備えるものである。
また、本発明の記録再生装置の１構成例は、さらに、前記探針と前記メモリ素子の導電性部材との間に書き込み電圧を印加して、前記メモリ薄膜に情報を書き込む書込手段と、前記探針と前記メモリ素子の導電性部材との間に読み出し電圧を印加して、前記探針と前記導電性部材との間を流れる電流を測定することにより、前記メモリ薄膜に記録された情報を読み取る読取手段とを備えるものである。
また、本発明の記録再生装置の１構成例において、前記メモリ薄膜は、その上面と前記導電性部材との間に印加された電気信号により抵抗値が変化するものである。
また、本発明の記録再生装置の１構成例において、前記メモリ薄膜は、第１電圧値以上の正の電圧印加により第１抵抗値を持つ第１状態となり、前記第１電圧値とは極性の異なる第２電圧値以下の負の電圧印加により前記第１抵抗値より高い第２抵抗値を持つ第２状態となるものである。
また、本発明の記録再生装置の１構成例において、前記金属酸化物は、ペロブスカイト構造、擬イルメナイト構造、タングステン・ブロンズ構造、ビスマス層状構造、及びパイクロイア構造の少なくとも１つである。
また、本発明の記録再生装置の１構成例において、前記金属酸化物は、ＢｉとＴｉとＯとから構成され、ビスマス層状構造である。
【発明の効果】
【０００８】
本発明によれば、可逆的な電気抵抗の変化によって情報を記憶する金属酸化物からなるメモリ薄膜を用いることにより、ハード・ディスク装置以上の大容量のメモリ素子を実現することができ、メモリ素子のメモリ薄膜と対向する探針を設けることにより、メモリ素子に対して情報の記録再生を行う大容量の記録再生装置を実現することができる。また、本発明では、メモリ素子の抵抗値を観測するだけで、情報の読み取りが可能なので、媒体に形成された凹凸を読み取るミリピードよりも高速な読み取りが可能になる。
【０００９】
また、本発明では、探針を複数設けることにより、情報の書き込み／読み取りを更に高速化することができ、また探針の摩耗を抑えることができる。
【発明を実施するための最良の形態】
【００１０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態となるメモリ素子の構成を示す断面図である。本実施の形態のメモリ素子１は、導電性基板（導電性部材）１０と、導電性基板１０上に形成された、可逆的な電気抵抗の変化によって情報を記憶する抵抗変化型のメモリ薄膜１１とから構成される。
【００１１】
導電性基板１０は、金属などの導電性材料からなる。この導電性材料としては、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属がある。また、導電性材料の他の例としては、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2 ）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3 ）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜がある。
メモリ薄膜１１としては、膜厚数十ｎｍ程度の金属酸化物薄膜があり、この金属酸化物は、ペロブスカイト構造、擬イルメナイト構造、タングステン・ブロンズ構造、ビスマス層状構造、及びパイクロイア構造のうちの少なくとも１つである。本実施の形態では、ＢｉとＴｉとＯとから構成されたビスマス層状構造の金属酸化物とする。この金属酸化物薄膜は、ＢｉＴｉＯの化学量論的組成に比較して過剰なチタンを含む層からなる非晶質膜の中に、ＢｉＴｉＯからなる複数の微結晶粒が分散されて構成されたものである。
【００１２】
本実施の形態によれば、以下に説明するように、２つの状態が保持されるメモリ素子１が実現できる。図１に示すメモリ素子１の特性について図２を用いて説明する。図２の縦軸は電流値で、横軸は電圧値である。この図２の特性は、上方からメモリ薄膜１１に接触させたプローブ（不図示）と導電性基板１０との間に電圧を印加したときにメモリ薄膜１１を流れる電流を観測することで得られたものである。
【００１３】
図２は、メモリ薄膜１１に印加する電圧を０から正の方向に増加させた後に０に戻し、さらに負の方向に減少させ、最後に再び０に戻したときにメモリ薄膜１１を流れる電流値が描くヒステリシスの特性を表している。図２から分かるように、ある一定以上の大きさの正の電圧Ｖ1 （第１電圧値）を印加することにより、メモリ薄膜１１は低抵抗状態に遷移する。一方、ある一定の大きさの負の電圧−Ｖ2 （第２電圧値）を印加することにより、メモリ薄膜１１は高抵抗状態に遷移する。
【００１４】
メモリ薄膜１１には、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。電圧Ｖ1 の値は例えば＋１Ｖ程度であり、電圧−Ｖ2 の値は例えば−１Ｖ程度であり、高抵抗状態と低抵抗状態との抵抗比は約１０〜１００程度である。以上のような、印加電圧によりメモリ薄膜１１の抵抗がスイッチする現象を用いることで、不揮発性で非破壊読み出し動作が可能なメモリ素子１が実現できる。
【００１５】
図３は、本実施の形態のメモリ素子１に情報を記録し、記録した情報を再生する記録再生装置の構成を示すブロック図である。
図３の記録再生装置は、メモリ素子１が載置されるステージ２と、先端に例えば直径数十ｎｍ程度の探針を備えたカンチレバー３と、メモリ素子１に対して書き込み／読み取りを行う書込／読取回路４と、ステージ２を移動させる駆動回路５と、記録再生装置全体を制御する制御回路６とを有する。
【００１６】
メモリ素子１は、導電性基板１０が下になるようにしてステージ２上に載置される。ステージ２は、少なくともメモリ素子１が載置される面（以下、載置面と呼ぶ）が導電性材料から構成される。駆動回路５は、このステージ２を駆動して、図３のｘ，ｙ方向に移動させる。カンチレバー３としては、例えば市販の原子間力顕微鏡用のものを用いればよい。ただし、先端の探針を含めたカンチレバー全体が、導電性の材料からできているか、導電性の材料でコーティングされていなくてはならない。
【００１７】
図４は、書込／読取回路４の構成を示すブロック図である。書込／読取回路４は、カンチレバー３とステージ２の載置面との間に書き込み電圧又は読み出し電圧を印加する電源４１と、情報の読み出し時にカンチレバー３とステージ２の載置面との間に流れる電流を測定する電流計４２とを有する。制御回路６は、例えばコンピュータから構成される。
【００１８】
以下、本実施の形態の記録再生装置の動作を説明する。まず、書き込み時の動作について説明する。ここでは、メモリ薄膜１１の低抵抗状態をデータ「１」、高抵抗状態をデータ「０」として説明する。
書き込み時には、まず制御回路６から駆動回路５を制御して、カンチレバー３を上げたままステージ２を移動させることにより、メモリ素子１の所望の書き込み地点がカンチレバー３の探針の下に来るようにし、書き込み地点が探針の下に到達した時点で、カンチレバー３を下ろし、探針をメモリ薄膜１１に極めて接近させる（あるいは接触させる）。このときの移動方向は、ｘ，ｙ方向のいずれか一方でもよいし、両方でもよい。
【００１９】
続いて、制御回路６は、メモリ素子１にデータ「１」を書き込む場合、書込／読取回路４を制御して、電源４１からカンチレバー３とステージ２の載置面との間に書き込み電圧Ｖc1を印加させる。書き込み電圧Ｖc1は、Ｖc1≧Ｖ1 を満たす。したがって、カンチレバー３の針とメモリ素子１の導電性基板１０とで挟まれたメモリ薄膜１１の微小領域（以下、ビットと呼ぶ）が低抵抗状態に遷移する。このとき、制御回路６は、探針がメモリ薄膜１１上を走査するように、ステージ２を微小距離移動させながら書き込み電圧Ｖc1を印加してもよいし、走査せずに書き込み電圧Ｖc1を印加してもよい。メモリ薄膜１１上を走査しながら書き込み電圧Ｖc1を印加する場合は、走査した領域がビットとなり、また走査せずに書き込み電圧Ｖc1を印加する場合は、探針の先端の大きさ程度の領域がビットとなる。
【００２０】
また、上記の低抵抗状態（データ「１」）のビットを高抵抗状態（データ「０」）に書き換えるためには、制御回路６は、書込／読取回路４を制御して、電源４１からカンチレバー３とステージ２の載置面との間に書き込み電圧−Ｖc2を印加させる。書き込み電圧−Ｖc2は、−Ｖc2≦−Ｖ2 を満たす。したがって、メモリ素子１のビットが高抵抗状態に遷移する。
【００２１】
以上のように、ステージ２を移動させてメモリ素子１上を走査しながら、書き込み電圧Ｖc1又は−Ｖc2を印加することを繰り返すことにより、メモリ素子１の各ビットに「１」又は「０」の情報を書き込むことができる。
図５は、書き込み後のメモリ素子１の状態を模式的に表す平面図である。図５において、Ｐ０は高抵抗状態のビット、Ｐ１は低抵抗状態のビットである。なお、初期状態において、メモリ薄膜１１は、高抵抗状態よりも更に高い抵抗値の状態にある。
【００２２】
次に、読み出し時の動作について説明する。読み出し時においても、書き込み時と同様に、制御回路６から駆動回路５を制御して、カンチレバー３を上げたままステージ２を移動させることにより、メモリ素子１の所望の読み出し地点（ビット）がカンチレバー３の探針の下に来るようにし、読み出し地点が探針の下に到達した時点で、カンチレバー３を下ろし、探針をメモリ薄膜１１に極めて接近させる（あるいは接触させる）。
【００２３】
続いて、制御回路６は、書込／読取回路４を制御して、電源４１からカンチレバー３とステージ２の載置面との間に読み出し電圧Ｖを印加させる。書込／読取回路４の電流計４２は、制御回路６からの指示に従って、カンチレバー３とステージ２の載置面との間を流れる電流、すなわちメモリ素子１のビットを流れる電流を測定する。読み出し電圧Ｖとしては、メモリ素子１の状態が遷移しない程度の小さな値（−Ｖ2＜Ｖ＜Ｖ1）を選択することが重要となる。これにより、ビットに記憶された情報を破壊することなく、何回も読み出すことが可能となる。
【００２４】
制御回路６は、電流計４２によって測定された電流値により、メモリ素子１のビットが高抵抗状態であるか低抵抗状態であるかを判定し、高抵抗状態であればデータ「０」を外部に出力し、低抵抗状態であればデータ「１」を出力する。
こうして、ステージ２を移動させてメモリ素子１上を走査しながら、読み出し電圧Ｖを印加して電流値を観測することを繰り返すことにより、メモリ素子１の各ビットに記録された情報を読み取ることができる。
【００２５】
本実施の形態では、平均粒径が３０〜４０ｎｍのＢｉＴｉＯの結晶粒からなるメモリ薄膜１１において、結晶粒の単位、あるいは結晶粒の−部分において上記抵抗変化が実現できている。例えば、市販の原子間力顕微鏡のカンチレバーを用いた場合は、約３０ｎｍの微小ビットに３０ｎｍピッチで情報を書き込むことができ、この場合は１平方インチあたり１８０Ｇｂｉｔに相当する大容量のメモリ素子が実現できる。なお、カンチレバーの先端を細くする等の工夫により、さらなる大容量化も可能である。また、各ビットは電気的抵抗値が変化するだけで、お互いに磁気等で影響を与え合うことはないため、ビットを小さくすることによる不安定性は生じない。すなわち、本メモリ素子では、ハードディスクで起こる熱揺らぎによる不安定化が生じないため、原理的にはビットを原子サイズまで微小化することも可能である。
また、本実施の形態によれば、メモリ素子１のビットの抵抗値を観測するだけで、情報の読み取りが可能なので、媒体に形成された凹凸を読み取るミリピードよりも高速な読み取りが可能になる。
【００２６】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は、本発明の第２の実施の形態となる記録再生装置の構成を示すブロック図であり、図３と同一の構成には同一の符号を付してある。本実施の形態では、第１の実施の形態のカンチレバー３の代わりに、複数の探針を２次元マトリクス状に配置したカンチレバーアレイ３ａを用いる。
【００２７】
図７は、本実施の形態の書込／読取回路４ａの構成を示すブロック図である。書込／読取回路４ａは、カンチレバーアレイ３ａの各行の探針Ｎ毎に設けられたワード線Ｗ1〜Ｗmと、各列の探針Ｎ毎に設けられたビット線Ｂ1〜Ｂnと、探針Ｎ毎に設けられた選択スイッチとなるトランジスタＴと、選択すべき探針Ｎが属する列に対応する選択ビット線とステージ２の載置面との間に書き込み電圧又は読み出し電圧を印加する電源４３と、情報の読み出し時に選択ビット線を流れる電流を測定する電流計４４と、選択すべき探針Ｎが属する行に対応する選択ワード線に電圧を印加してトランジスタＴをオンさせるワード線選択回路４５とを有する。
【００２８】
以下、本実施の形態の記録再生装置の動作を説明する。まず、書き込み時の動作について説明する。書き込み時には、カンチレバーアレイ３ａの各探針Ｎをメモリ素子１のメモリ薄膜１１の上面に極めて接近させる（あるいは接触させる）。
【００２９】
例えば、ワード線Ｗ1とビット線Ｂ1の交点に位置する探針Ｎの直下のビットにデータ「１」を書き込む場合、制御回路６ａは、書込／読取回路４ａを制御して、ワード線選択回路４５から選択ワード線Ｗ1 に電圧を印加させることで、選択ワード線Ｗ1 に接続されたトランジスタＴをオンさせる。さらに、制御回路６ａは、書込／読取回路４ａを制御して、電源４３から選択ビット線Ｂ1 とステージ２の載置面との間に書き込み電圧Ｖc1を印加させる。これにより、メモリ素子１のビットが低抵抗状態に遷移する。このとき、制御回路６ａは、探針Ｎがメモリ薄膜１１上を走査するように、ステージ２を微小距離移動させながら書き込み電圧Ｖc1を印加してもよいし、走査せずに書き込み電圧Ｖc1を印加してもよい。メモリ薄膜１１上を走査しながら書き込み電圧Ｖc1を印加する場合は、走査した領域がビットとなり、また走査せずに書き込み電圧Ｖc1を印加する場合は、探針の先端の大きさ程度の領域がビットとなる。
【００３０】
また、上記の低抵抗状態（データ「１」）のビットを高抵抗状態（データ「０」）に書き換えるためには、制御回路６ａは、選択ワード線Ｗ1 に接続されたトランジスタＴをオンさせた状態で、電源４３から選択ビット線Ｂ1 とステージ２の載置面との間に書き込み電圧−Ｖc2を印加させる。これにより、メモリ素子１のビットが高抵抗状態に遷移する。
【００３１】
以上のように、メモリ素子１上にカンチレバーアレイ３ａを極めて近くに対向させ、ワード線とビット線を任意に選択しながら書き込み電圧Ｖc1又は−Ｖc2を印加することにより、メモリ素子１の任意のビットに「１」又は「０」の情報を書き込むことができる。
【００３２】
次に、読み出し時の動作について説明する。読み出し時においても、書き込み時と同様に、カンチレバーアレイ３ａの各探針Ｎをメモリ素子１のメモリ薄膜１１の上面に極めて接近させる（あるいは接触させる）。
【００３３】
例えば、ワード線Ｗ1とビット線Ｂ1の交点に位置する探針Ｎの直下のビットから情報を読み取る場合、制御回路６ａは、書込／読取回路４ａを制御して、ワード線選択回路４５から選択ワード線Ｗ1 に電圧を印加させることで、選択ワード線Ｗ1 に接続されたトランジスタＴをオンさせる。さらに、制御回路６ａは、書込／読取回路４ａを制御して、電源４３から選択ビット線Ｂ1 とステージ２の載置面との間に読み出し電圧Ｖを印加させる。書込／読取回路４ａの電流計４４は、制御回路６ａからの指示に従って、選択ビット線Ｂ1 を流れる電流、すなわちメモリ素子１のビットを流れる電流を測定する。
【００３４】
制御回路６ａは、電流計４４によって測定された電流値により、メモリ素子１のビットが高抵抗状態であるか低抵抗状態であるかを判定し、高抵抗状態であればデータ「０」を出力し、低抵抗状態であればデータ「１」を出力する。
こうして、ワード線とビット線を任意に選択しながら、読み出し電圧Ｖを印加して電流値を観測することにより、メモリ素子１の任意のビットに記録された情報を読み取ることができる。
【００３５】
本実施の形態では、メモリ素子１の全ビット数分だけカンチレバーアレイ３ａの探針Ｎを配置することにより、ステージ２の移動を書き込み時の微小距離の移動だけにすることができるので、第１の実施の形態に比べて情報の書き込み／読み取りを高速化することができ、またカンチレバーアレイ３ａの探針Ｎの摩耗を抑えることができる。
【００３６】
［第３の実施の形態］
第２の実施の形態では、メモリ素子１の全ビット数分だけカンチレバーアレイ３ａの探針Ｎを用意しているが、ビット数に対して探針の数が足りない場合には、ステージ２を移動させてもよい。図８は本実施の形態の記録再生装置の構成を示す斜視図である。書込／読取回路４ａ、駆動回路５及び制御回路６ａについては第２の実施の形態と同様であるので、記載を省略する。
【００３７】
本実施の形態では、メモリ素子１は、セクション１−１〜１−４の４つのセクションに分かれている。カンチレバーアレイ３ａの探針Ｎは、１つのセクションのビット数分だけ用意されている。所望のセクションについて書き込み又は読み込みを行う場合には、制御回路６ａから駆動回路５を制御して、カンチレバーアレイ３ａを上げたままステージ２を移動させることにより、所望のセクションがカンチレバーアレイ３ａの下に来るようにし、所望のセクションに到達した時点で、カンチレバーアレイ３ａを下ろし、各探針をメモリ薄膜１１に極めて接近させる（あるいは接触させる）ようにすればよい。所望のセクションに達した後の書き込み又は読み込みの動作は第２の実施の形態で説明したとおりである。
【００３８】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図９は、本発明の第４の実施の形態となるメモリ素子の構成を示す断面図であり、図１と同一の構成には同一の符号を付してある。第１、第２の実施の形態のメモリ素子１では、導電性基板１０上にメモリ薄膜１１を形成したが、図９に示すメモリ素子１ａのように、絶縁性基板１２上に導電性部材１３を介してメモリ薄膜１１を形成してもよい。ステージ２とメモリ素子１ａとの電気的接続を得るには、例えばメモリ素子１ａの側方から導電性部材１３に接触する機構をステージ２に設ければよい。
【００３９】
［第５の実施の形態］
第１〜第４の実施の形態では、平面視方形状のメモリ素子１，１ａを用いたが、図１０に示すように平面視円板状のメモリ素子１ｂとしてもよい。このメモリ素子１ｂに対して第１〜第３の実施の形態の記録再生装置で書き込み／読み取りを行う場合、ステージ２の移動方向は、図１０に示すメモリ素子１ｂの半径方向Ｒ、円周方向Ｃのうちの少なくとも一方となる。
【００４０】
なお、第１〜第５の実施の形態では、カンチレバー３又はカンチレバーアレイ３ａの探針とメモリ素子１，１ａ，１ｂとを接触させているが、非接触としてもよい。このときの探針とメモリ素子との距離は、メモリ素子に対する電圧印加及びメモリ素子からの電流読み取りができる程度であればよい。
また、第１〜第５の実施の形態では、探針に対してメモリ素子を移動させる移動手段としてステージ２を用いているが、カンチレバー３又はカンチレバーアレイ３ａを移動させる移動手段を設けて、探針を移動させるようにしてもよい。
【００４１】
なお、メモリ薄膜１１は、４０ｎｍ程度以上の膜厚の場合、成膜初期状態では例えば＋１４Ｖまで電圧を印加しても、１０-9 Ａ程度の微少な電流しか流れない高い電気耐圧を示す状態となっている。そこで、このような電気耐圧の大きい成膜初期状態において、＋１５Ｖ程度の高い電圧を印加することで、図２に示すような、特徴的な電流電圧特性が発現するようになる。このように、成膜初期状態から抵抗変化特性を示す状態に変化させる初期処理を、電気的初期化（Electrical Orientation：ＥＯ）処理と呼ぶこととする。つまり、導電性基板１０上に形成した金属酸化物薄膜に対してＥＯ処理を行うことで、前述の特性を有するメモリ薄膜１１を実現することができる。
【００４２】
また、第１〜第５の実施の形態では、パルス電圧により、メモリ薄膜１１の抵抗変化を制御することができる。例えば、上述したメモリ素子１，１ａ，１ｂに対し、図１１に示すように、まず、初期に＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。なお、電圧の印加や電流は、探針と導電性基板１０（又は導電性部材１３）との間のことである。ついで、メモリ素子１，１ａ，１ｂに、−４Ｖで１０μｓのパルス電圧を１回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、メモリ素子１，１ａ，１ｂに、＋５Ｖで１０μｓのパルス電圧を４回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。
【００４３】
引き続いて、メモリ素子１，１ａ，１ｂに、−４Ｖで１０μｓのパルス電圧を１回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、メモリ素子１，１ａ，１ｂに、＋５Ｖで１０μｓのパルス電圧を４回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。これらを所定回数繰り返した後、メモリ素子１，１ａ，１ｂに、−４Ｖで１μｓのパルス電圧を１０回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、メモリ素子１，１ａ，１ｂに、＋５Ｖで１μｓのパルス電圧を１００回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、メモリ素子１，１ａ，１ｂに、−３Ｖで１００μｓのパルス電圧を１００回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。
【００４４】
上述した各パルス電圧の印加の後に測定した電流値は、図１２に示すように変化する。図１２に示すように、初期状態では１０-5Ａ以下の電流値を示す高抵抗状態であるが、−４Ｖで１０μｓのパルス電圧を１回印加すると、１０-5Ａ以上の電流値を示す低抵抗状態に移行する。さらに、この状態に、＋５Ｖで１０μｓのパルス電圧を４回印加することで、１０-5Ａ以下の電流値を示す高抵抗状態となる。これらのことは、正電圧パルス及び負電圧パルスを印加することで、メモリ薄膜１１の抵抗値が変化することを示している。従って、例えば、正電圧パルス及び負電圧パルスを印加することで、上記素子のメモリ状態を、「ｏｎ」の状態から「ｏｆｆ」の状態へ変化させ、また、「ｏｆｆ」の状態から「ｏｎ」の状態へ変化させるメモリ動作が可能である。
【００４５】
メモリ薄膜１１の抵抗状態を変化させることができる電圧パルスの電圧と時間は、状況により変化させることができる。例えば、＋５Ｖで１０μｓ，４回の電圧パルスを印加して高抵抗状態とした後、−４Ｖで１μｓの短いパルスを１０回印加することで、低抵抗状態へと変化させることができる。また、この状態に、＋５Ｖで１μｓの短いパルスを１００回印加することで、高抵抗状態へと変化させることも可能である。さらに、この状態に、−３Ｖと低い電圧として１００μｓのパルスを１００回印加することで、低抵抗状態へと変化させることも可能である。
【００４６】
また、メモリ素子１，１ａ，１ｂでは、多値のメモリ動作も可能である。例えば、メモリ素子１，１ａ，１ｂに直流電圧を印加したときの電流−電圧特性は、図１３に示すように、正側の印加電圧を変化させると異なる低抵抗状態に変化する。図１３では、０．５Ｖまで印加した後の低抵抗状態と、１．０Ｖまで印加した後の低抵抗状態と、１．５Ｖまで印加した後の低抵抗状態との、図中に示す読み出し電圧における電流値が異なる。これら各々の状態における読み出し電圧における電流値に対応し、「０」，「１」，「２」の３つの状態（３値）のメモリが実現できる。
【００４７】
また、メモリ素子１，１ａ，１ｂでは、パルス電圧の値の違いにより、多値メモリを実現することが可能である。図１４に示すように、所定のパルス幅の所定のパルス電圧を所定回数印加する毎に、三角で示す時点で−０．２Ｖの読み出し電圧で電流値を読み出すと、図１５に示すように、「０」，「１」，「２」の３つの状態（３値）が得られる。この例では、「２」の状態によりリセットがされていることになる。
【００４８】
また、第１〜第５の実施の形態において、メモリ素子１，１ａ，１ｂは、メモリ薄膜１１の形成時に導電性基板１０との反応を防ぎ、モルフォロジをよくするために、メモリ薄膜１１と導電性基板１０との間に絶縁層が形成されている構造でもよい。
【産業上の利用可能性】
【００４９】
本発明は、ディジタル情報の記録再生技術に適用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態となるメモリ素子の構成を示す断面図である。
【図２】本発明の第１の実施の形態におけるメモリ薄膜の電気的特性の１例を示す図である。
【図３】本発明の第１の実施の形態における記録再生装置の構成を示すブロック図である。
【図４】図３の記録再生装置の書込／読取回路の構成を示すブロック図である。
【図５】書き込み後のメモリ素子の状態を模式的に表す平面図である。
【図６】本発明の第２の実施の形態となる記録再生装置の構成を示すブロック図である。
【図７】図６の記録再生装置の書込／読取回路の構成を示すブロック図である。
【図８】本発明の第３の実施の形態となる記録再生装置の構成を示す斜視図である。
【図９】本発明の第４の実施の形態となるメモリ素子の構成を示す断面図である。
【図１０】本発明の第５の実施の形態となるメモリ素子の書き込み後の状態を模式的に表す平面図である。
【図１１】メモリ素子をパルス電圧により駆動する動作例を示すタイミングチャートである。
【図１２】図１１に示す駆動制御による電流値の変化を示す特性図である。
【図１３】メモリ素子の多値動作について説明するための説明図である。
【図１４】メモリ素子の多値動作について説明するための説明図である。
【図１５】メモリ素子の多値動作について説明するための説明図である。
【符号の説明】
【００５１】
１、１ａ、１ｂ…メモリ素子、２…ステージ、３…カンチレバー、３ａ…カンチレバーアレイ、４、４ａ…書込／読取回路、５…駆動回路、６、６ａ…制御回路、１０…導電性基板、１１…メモリ薄膜、１２…絶縁性基板、１３…導電性部材、４１、４３…電源、４２、４４…電流計、４５…ワード線選択回路、Ｎ…探針、Ｔ…トランジスタ、Ｗ1〜Ｗm…ワード線、Ｂ1〜Ｂn…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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