(57)【要約】【課題】電界効果トランジスタにおけるパンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかる。【解決手段】表面部にチャネル領域が形成される第１導電型の第１の半導体領域１００と、チャネル領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、チャネル領域を挟んで形成されたソース・ドレイン電極１０８と、ソース・ドレイン電極１０８とチャネル領域との間に形成され、ソース・ドレインのエクステンション領域となる第２導電型の第２の半導体領域１０５と、ソース・ドレイン電極１０８と第１，第２の半導体領域１００，１０５との間に形成され、第２の半導体領域１０５よりも不純物濃度の高い第２導電型の第３の半導体領域１０９とを備えた電界効果トランジスタであり、第３の半導体領域１０９はソース・ドレイン電極１０８からの偏析によって形成されている。【選択図】図１
2007042802.tif 000002
【特許請求の範囲】
【請求項１】
表面部にチャネル領域が形成される第１導電型の第１の半導体領域と、前記第１の半導体領域のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体領域のチャネル領域をチャネル長方向から挟んで形成されたソース・ドレイン電極と、前記ソース・ドレイン電極と前記チャネル領域との間に形成され、ソース・ドレインのエクステンション領域となる第２導電型の第２の半導体領域と、前記ソース・ドレイン電極と第１及び第２の半導体領域との間に形成され、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域とを具備し、
前記第３の半導体領域は、前記ソース・ドレイン電極からの偏析によって形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記第１の半導体領域は、絶縁膜上に形成された半導体層であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記第３の半導体領域の一部は、前記絶縁膜に直接接していることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項４】
前記ソース・ドレイン電極の一部は、前記絶縁膜に直接接していることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項５】
前記第２の半導体領域と第１の半導体領域との間に、前記第１の半導体領域よりも不純物濃度の高い第１導電型の第４の半導体領域が形成されていることを特徴とする請求項１〜４の何れかに記載の電界効果トランジスタ。
【請求項６】
前記第３の半導体領域の底部と前記第１の半導体領域との間に、第２導電型の第５の半導体領域が形成されていることを特徴とする請求項１〜５の何れかに記載の電界効果トランジスタ。
【請求項７】
前記ゲート電極及び前記ソース・ドレイン電極は共にメタルであり、前記ゲート電極はＮｉシリサイド、前記ソース・ドレイン電極はＣｏシリサイドであることを特徴とする請求項１〜６の何れかに記載の電界効果トランジスタ。
【請求項８】
第１導電型の第１の半導体領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記第１の半導体領域に不純物をイオン注入し、前記ゲート電極の両側にソース・ドレインのエクステンション領域とすべき第２導電型の第２の半導体領域を形成する工程と、
前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入する工程と、
前記第１の半導体領域の前記イオン注入した部分に対応する領域を、イオン注入した深さよりも深い領域までシリサイド化してソース・ドレイン電極を形成すると共に、シリサイドからの偏析により前記ソース・ドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項９】
前記第２の半導体領域を形成する工程の直前又は直後に、前記ゲート電極をマスクに前記第１の半導体領域に前記第２の半導体領域を形成するための不純物とは別の不純物をイオン注入し、前記第２の半導体領域よりも深い位置に、前記第１の半導体領域よりも不純物濃度の高い第１導電型の第４の半導体領域を形成することを特徴とする請求項８記載の電界効果トランジスタの製造方法。
【請求項１０】
前記第１の半導体領域として、絶縁膜上に形成された半導体層を用いることを特徴とする請求項８又は９記載の電界効果トランジスタの製造方法。
【請求項１１】
前記ソース・ドレイン電極の形成のためのシリサイド化を前記絶縁膜に接する直前まで行い、前記第３の半導体領域を前記ソース・ドレイン電極と前記絶縁膜との間に形成することを特徴とする請求項８〜１０の何れかに記載の電界効果トランジスタの製造方法。
【請求項１２】
前記ソース・ドレイン電極の形成のためのシリサイド化を、前記絶縁膜に接するまで行うことを特徴とする請求項８〜１０の何れかに記載の電界効果トランジスタの製造方法。
【請求項１３】
表面部にチャネル領域が形成される第１導電型の第１の半導体領域と、前記第１の半導体領域のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体領域のチャネル領域をチャネル長方向から挟んで形成された、金属シリサイドからなるソース・ドレイン電極と、前記ソース・ドレイン電極の前記第１の半導体領域側に形成された第２導電型の不純物偏析領域と、前記ソース・ドレイン電極の底部と前記第１の半導体領域との間に形成された第２導電型の拡散層領域とを具備し、
前記不純物偏析領域は、不純物のシリサイド内への偏析によって形成されていること特徴とする電界効果トランジスタ。
【請求項１４】
第１導電型の第１の半導体領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入し、第２導電型の拡散層領域を形成する工程と、
次いで前記側壁絶縁膜をスリミング又は除去した後に、前記ゲート電極をマスクに、前記第１の半導体領域の表面部に第２導電型の不純物を添加する工程と、
前記第１の半導体領域の表面部の前記第２導電型不純物が添加された領域をシリサイド化してソース・ドレイン電極を形成すると共に、シリサイド内への不純物の偏析により前記ソース・ドレイン電極の前記第１の半導体領域側に第２導電型偏析領域を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特にソース・ドレイン部分の改良をはかったＭＩＳ型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理はスケーリングであり、これまで微細化によって素子性能の向上が進められてきた。ところが、微細化が進むにつれ、解決すべき技術的な障壁も同時に高くなってきており、国際半導体ロードマップによると、特にソース・ドレイン部の形成技術に関して、６５ｎｍ世代の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていない状況である。
【０００３】
ソース・ドレイン部の技術開発における深刻な問題としてはジャンクションリークがある。６５ｎｍ世代のトランジスタにおいてパンチスルーを抑えるためには、ディープ拡散層の深さを充分に浅くする必要があるが、そうすると、特にゲートエッジにおいて、シリサイド起因のジャンクションリーク（ＪＬ）が激増してしまうという問題があった。
【特許文献１】特開２００５−１０１５８８
【非特許文献１】J. R. Tucker et al, Appl. Phys. Lett., vol. 65, no. 5, August 1994, pp. 618-620.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来、６５ｎｍ世代のトランジスタ技術開発では、パンチスルーを抑えるためにディープ拡散層を浅くすると、ＪＬが激増してしまうという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、パンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかり得る電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、表面部にチャネル領域が形成される第１導電型の第１の半導体領域と、前記第１の半導体領域のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体領域のチャネル領域をチャネル長方向から挟んで形成されたソース・ドレイン電極と、前記ソース・ドレイン電極と前記チャネル領域との間に形成され、ソース・ドレインのエクステンション領域となる第２導電型の第２の半導体領域と、前記ソース・ドレイン電極と第１及び第２の半導体領域との間に形成され、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域とを具備した電界効果トランジスタであって、前記第３の半導体領域は、前記ソース・ドレイン電極からの偏析によって形成されていることを特徴とする。
【０００８】
また、本発明の別の一態様は、電界効果トランジスタの製造方法において、第１導電型の第１の半導体領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクに前記第１の半導体領域に不純物をイオン注入し、前記ゲート電極の両側にソース・ドレインのエクステンション領域とすべき第２導電型の第２の半導体領域を形成する工程と、前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、前記ゲート電極及び側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入する工程と、前記第１の半導体領域の前記イオン注入した部分に対応する領域を、イオン注入した深さよりも深い領域までシリサイド化してソース・ドレイン電極を形成すると共に、シリサイドからの偏析により前記ソース・ドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、を含むことを特徴とする。
【０００９】
また、本発明の別の一態様は、表面部にチャネル領域が形成される第１導電型の第１の半導体領域と、前記第１の半導体領域のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体領域のチャネル領域をチャネル長方向から挟んで形成された、金属シリサイドからなるソース・ドレイン電極と、前記ソース・ドレイン電極の前記第１の半導体領域側に形成された第２導電型の不純物偏析領域と、前記ソース・ドレイン電極の底部と前記第１の半導体領域との間に形成された第２導電型の拡散層領域とを具備した電界効果トランジスタであって、前記不純物偏析領域は、不純物のシリサイド内への偏析によって形成されていること特徴とする。
【００１０】
また、本発明の別の一態様は、電界効果トランジスタの製造方法において、第１導電型の第１の半導体領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、前記ゲート電極及び側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入し、第２導電型の拡散層領域を形成する工程と、次いで前記側壁絶縁膜をスリミング又は除去した後に、前記ゲート電極をマスクに、前記第１の半導体領域の表面部に第２導電型の不純物を添加する工程と、前記第１の半導体領域の表面部の前記第２導電型不純物が添加された領域をシリサイド化してソース・ドレイン電極を形成すると共に、シリサイド内への不純物の偏析により前記ソース・ドレイン電極の前記第１の半導体領域側に第２導電型偏析領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ソース・ドレイン電極とチャネル領域との間にエクステンション領域を有する構成において、ソース・ドレイン電極からの偏析によって高濃度で薄い半導体領域を形成することによって、ディープ拡散層を設けなくてもジャンクションリークを抑制することができる。従って、パンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかることができる。
【００１２】
また本発明によれば、金属シリサイドからなるソース・ドレイン電極の半導体領域との界面付近に不純物のシリサイド内への偏析による不純物偏析領域を形成することによって、ディープ拡散層を設けなくてもジャンクションリークを抑制することができる。従って、パンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１３】
発明の実施形態を説明する前に、６５ｎｍ世代のトランジスタ技術開発において、パンチスルーを抑えるためにディープ拡散層を浅くすると、ＪＬが激増してしまうという問題について説明する。
【００１４】
図２１は、通常のサリサイド構造を持った電界効果トランジスタを示す素子構造断面図である。図中の９００はシリコン基板、９０１はゲート絶縁膜、９０２はポリシリコン・ゲート電極、９０３はゲート・サリサイド、９０４はゲート側壁絶縁膜、９０５はエクステンション拡散層、９０６はＨＡＬＯ拡散層、９０７はディープ拡散層、９０８はソース・ドレイン・サリサイドであり、９０５〜９０８でソース・ドレイン領域が形成されている。
【００１５】
ここで、本発明で着目するＪＬは、ソース・ドレイン・サリサイド９０８からディープ拡散層９０７を通過して流れる成分で、主に、図中に矢印で示した経路を流れるものである。このＪＬの原因としては様々なメカニズムが報告されているが、主要ものとしては、
(1) Ｌ１の厚みが薄かったり、その部分の不純物濃度が低くて、空乏層幅が大きかったりすることが原因の、ダイレクト・トンネル電流、トラップ・アシスト・トンネル電流、生成・再結合電流など。
【００１６】
(2) ソース・ドレイン・シリサイドから金属粒子が拡散し、それがリークパスとなることによる電流。
【００１７】
の２つが挙げられる。特に、(1) の電流は、ＨＡＬＯ構造を含む場合などで特に顕著となる。
【００１８】
通常、これらの抑制に最も有効な手段は矢印の経路に沿ったディープ拡散層９０７の厚みＬ１を厚くすることである。ところが、短チャネルのトランジスタにおいては、パンチスルーを抑えるために、ディープ拡散層９０７の厚み（図中のＬ２）を充分薄くする必要があり、それに伴ってＬ１の厚みも薄くなってしまう。これは、上記のＬ１を厚くして、ＪＬを減らすというＪＬ対策に限界があることを意味している。特に、ゲート長が３０ｎｍ程度となり、ディープ拡散層９０７の厚みが５０ｎｍ程度を下回ってくると、この問題は極めて深刻となる。
【００１９】
本実施形態では、Ｌ１を厚くすること無しに (1)及び(2) の電流成分を激減させることによって、パンチスルーとＪＬを同時に抑制可能にする。以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。各構造に付した番号は図２１のものとそれぞれ対応している。
【００２１】
ｐ型のシリコン基板（第１の半導体領域）１００上にゲート絶縁膜１０１を介してポリシリコン・ゲート電極１０２が形成され、その上にゲート・サリサイド１０３が形成されている。ここでは、ゲート電極１０２がポリシリコンで形成されている例を示しているが、１０２と１０３を単一の金属層で形成する場合もある。
【００２２】
ゲート電極１０２，１０３の両側面には、シリコン窒化膜からなるゲート側壁絶縁膜１０４が形成されている。そして、ゲート電極１０２下のチャネル領域を挟んで基板１００内には、ソース・ドレイン領域１０５〜１０９が形成されている。このソース・ドレイン領域は、ｎ型のエクステンション拡散層（第２の半導体領域）１０５、ｐ+ 型のＨＡＬＯ拡散層（第４の半導体領域）１０６、ソース・ドレイン・サリサイド（ソース・ドレイン電極）１０８、及びｎ+ 型の高濃度不純物層（第３の半導体領域）１０９からなっている。
【００２３】
図１の構造は、ディープ拡散層９０７が無く、代わりに高濃度不純物層１０９を具備している以外は、図２１と同様の電界効果トランジスタと見ることができる。
【００２４】
ここで、高濃度不純物層１０９は、所望の濃度以上で急峻なプロファイルを持っており、ソース・ドレイン・シリサイド１０８とシリコン基板１００との界面を覆っている。このことが本実施形態の特徴である。
【００２５】
即ち、本実施形態に係る電界効果トランジスタは、高濃度不純物層１０９によって、前記したゲートエッジにおけるシリサイド起因のジャンクションリーク（ＪＬ）を抑制している。さらに、高濃度不純物層１０９は、ディープ拡散層と比べて接合の深さ（図２１におけるＬ２）が浅いため、パンチスルーも同時に抑制することができる。
【００２６】
このような条件を満たすためには、高濃度不純物層１０９とソース・ドレイン・シリサイド１０８との界面における不純物濃度は４×１０19ｃｍ-3以上であり、且つその厚み（図２１におけるＬ１）は１０ｎｍ以下にしなければならない。
【００２７】
上述のように、薄い領域に極めて高濃度の不純物を導入しようとすると、濃度や深さの制御が極めて困難となる。しかし、例えばここで述べる偏析接合形成法を用いればこれを極めて容易に実現することができる。
【００２８】
図２は、偏析接合形成法の原理を説明するためのものである。不純物が含まれた半導体基板をシリサイド化する際、イオン注入した深さよりも深い領域をシリサイド化すると、偏析現象を利用して極めて高濃度の不純物を、薄い領域内に導入することができる。即ち、図２（ａ）に示すように、表面近傍に浅く不純物をイオン注入した後に、注入深さよりも深い位置までシリサイド化を行うと、図２（ｂ）に示すように、シリサイドの端部から極めて狭い範囲に高濃度の不純物領域を形成することができる。これは、シリサイド化を行う温度では、不純物の拡散は起こらず、シリサイド化に伴う偏析現象によって、接合の深さと不純物の濃度を制御できるためである。そして、最初のイオン注入で不純物濃度や深さのばらつきがあっても、その影響を最小限に止めることが可能となる。
【００２９】
次に、本実施形態の電界効果トランジスタの製造方法について、図３を参照して説明する。
【００３０】
まず、図３（ａ）に示すように、面方位（１００）面のｐ型シリコン基板（第１の半導体領域）１００上に素子分離領域（図示せず）を形成後、ゲート絶縁膜１０１をＥＯＴ（Equivalent Physical Oxide Thickness）にして１ｎｍ程度形成し、ゲート電極１０２としてポリシリコン膜を１００〜１５０ｎｍ程度堆積する。続いて、リソグラフィー技術及びＲＩＥなどによって、ゲート絶縁膜１０１及びゲート電極１０２をゲート電極パターンに加工する。必要ならば、ここで１〜２ｎｍ程度のポスト酸化を行う。
【００３１】
次いで、図３（ｂ）に示すように、不純物としてＢＦ2 及びＡｓをイオンインプランテーションして、ｎ型のエクステンション拡散層（第２の半導体領域）１０５及びｐ+ 型のＨＡＬＯ拡散層（第４の半導体領域）１０６を形成する。より具体的には、ＢＦ2 をＡｓよりも深くイオン注入することによって、基板表面側にエクステンション領域１０５を形成し、エクステンション領域１０５の基板側にＨＡＬＯ拡散層１０６を形成することができる。必要ならば、ここで１０３０℃のスパイクアニールを行い、不純物の活性化を行う。
【００３２】
次いで、図３（ｃ）に示すように、ゲート電極１０２の両側面に窒化シリコンからなるゲート側壁絶縁膜１０４を形成する。具体的には、窒化シリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって３０ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより窒化シリコン膜をゲート部の側面のみに残す。続いて、基板１００の表面部にＡｓを２×１０15ｃｍ-2程度イオンインプランテーションし、高濃度不純物層（第３の半導体領域）となる不純物層１０９’を形成する。なお、ここでは一層のみの側壁を用いているが、ＴＥＯＳ酸化膜１０ｎｍ、窒化シリコン膜１０ｎｍ、ＴＥＯＳ酸化膜１０ｎｍを積層した積層側壁を用いた方が信頼性の点でより望ましい。
【００３３】
次いで、図３（ｄ）に示すように、Ｎｉを９ｎｍ程度スパッタし、４５０℃で３０秒程度熱処理を行うことにより、ソース，ドレイン及びゲートのシリコンをシリサイド化し、ソース・ドレイン・シリサイド１０８、ゲート・シリサイド１０３を形成する。このとき同時に、１０９’中の不純物がシリサイド化に伴って偏析し、ソース・ドレイン・シリサイド１０８とシリコン基板１００との界面に、高濃度不純物層（第３の半導体領域）１０９が形成される。その後、未反応のＮｉを除去することにより、前記図１に示したような構造が得られる。
【００３４】
このように本実施形態によれば、セルフアラインサリサイド構造を持った電界効果トランジスタであって、ゲート端近傍におけるソース・ドレイン部のシリサイド／シリコン界面が、所望の濃度以上で急峻な濃度プロファイルを持った不純物層で覆われている。従って、パンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかることが可能となる。
【００３５】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態は、第１の実施形態の変形例と見ることができる。即ち、図４の構造は、ｎ+ 型のディープ拡散層（第５の半導体領域）２０７を持つ以外は第１の実施形態と実質的に同一の構造である。
【００３７】
前記図３（ｃ）に示す工程において、１０９’形成前に、Ａｓをより高い加速電圧でイオンインプランテーションしておけば、図４に示したような本実施形態の構造が得られる。
【００３８】
第１の実施形態では、ゲート端近傍におけるジャンクションリーク（ＪＬ）を大幅に抑制できるが、ソース・ドレインの底面からのＪＬ（図１中に矢印で示した）を抑制する効果が十分大きいとは言えない。そこで本実施形態では、第１の実施形態の構造に加え、ディープ拡散層２０７を設けることによって、ソース・ドレインの底面からのＪＬを抑制している。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、更なる素子信頼性の向上をはかることができる。
【００３９】
（第３の実施形態）
図５〜図７は、本発明の第３の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４０】
ソース・ドレインの底面からのＪＬを抑制する方法として、ＳＯＩ基板に素子を形成することが考えられる。そのような構造を、図５に示す。図５の構造は、ＳＯＩ基板を用いている以外は第１の実施形態と同一の構造と見ることができる。即ち、シリコン基板３０１上にシリコン酸化膜等の埋め込み絶縁膜３０２が形成され、その上に形成されたシリコン層を素子形成基板として用いている。
【００４１】
本実施形態では、底面からのＪＬは、高濃度不純物層１０９と埋め込み絶縁膜３０２との間に形成される空乏層によって抑制される。従って、第２の実施形態よりも更にＪＬの低減が可能となる。
【００４２】
このような構造の場合、図６に示すように、高濃度不純物層１０９が埋め込み絶縁膜３０２と接していてもよい。また、図７に示すように、ソース・ドレイン・シリサイド１０８が埋め込み絶縁膜３０２と接していてもよい。
【００４３】
なお、これらの製造方法は、シリコン基板の代わりにＳＯＩ基板を用いるのみで、第１の実施形態と同様に作製することができる。但し、チャネル領域の厚みと、Ｎｉのスパッタ量は適宜調整する必要がある。
【００４４】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図８中の４００〜４０８は前記図１中の１００〜１０８に対応している。
【００４５】
本実施形態の構造は、前記図１に示した構造において、ゲート電極１０２及びゲート・シリサイド１０３をフルシリサイド・ゲート４０３に置き換え、さらに、ソース・ドレイン・シリサイド４０８がフルシリサイド・ゲート４０３よりも熱耐性の高い材料によって形成されている以外は、図１と実質的に同一の電界効果トランジスタと見なすことができる。
【００４６】
本実施形態によれば、ソース・ドレイン・シリサイド４０８の熱耐性を高くすることで、フルシリサイド・ゲート４０３形成時に、ソース・ドレイン・シリサイドから図８中の矢印の方向に金属原子が拡散してしまうのを防止することができ、ジャンクションリーク（ＪＬ）を激減させることができる。
【００４７】
このような目的に適したフルシリサイド・ゲート４０３及びソース・ドレイン・シリサイド４０８の材料の組み合わせとしては、例えばゲートにニッケルシリサイド、ソース・ドレインにコバルトシリサイドを用いればよい。
【００４８】
次に、本実施形態の製造方法について、図９及び図１０を参照して説明する。
【００４９】
まず、図９（ａ）に示すように、ｐ型シリコン基板（第１の半導体領域）４００上に素子分離領域（図示せず）を形成後、ゲート絶縁膜４０１をＥＯＴにして１ｎｍ程度形成し、ゲート電極４０２としてポリシリコン膜を１００〜１５０ｎｍ程度、さらにゲート保護膜として窒化珪素膜４１９を１００ｎｍ程度堆積する。その後、リソグラフィー技術及びＲＩＥなどによって、ゲート保護膜４１９，ゲート電極４０２，及びゲート絶縁膜４０１をゲートパターンに加工する。必要ならば、ここで１〜２ｎｍ程度のポスト酸化を行う。
【００５０】
次いで、図９（ｂ）に示すように、ＢＦ2 及びＡｓをイオンインプランテーションして、ｎ型のエクステンション拡散層（第２の半導体領域）４０５及びｐ+ 型のＨＡＬＯ（第４の半導体領域）拡散層４０６を形成する。必要ならばここで１０３０℃のスパイクアニールを行い、不純物の活性化を行う。
【００５１】
次いで、図９（ｃ）に示すように、窒化シリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって３０ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることによりゲート側壁窒化シリコン膜４０４を作製する。続いて、基板４００内の十分に深い位置まで、Ａｓを２×１０15ｃｍ-2程度イオンインプランテーションし、ディープ拡散層（第５の半導体領域）４０７を形成する。なお、ここでは一層のみの側壁を用いているが、ＴＥＯＳ酸化膜１０ｎｍ、窒化シリコン膜１０ｎｍ、ＴＥＯＳ酸化膜１０ｎｍを積層した積層側壁を用いた方が信頼性の点でより望ましい。
【００５２】
次いで、図１０（ｄ）に示すように、Ｃｏを９ｎｍ程度スパッタし、５００℃で３０秒程度熱処理を行うことにより、ソース，ドレインのシリコンがシリサイド化し、コバルトシリサイドからなるソース・ドレイン・シリサイド４０８を形成する。その後、未反応のＮｉを除去する。
【００５３】
次いで、図１０（ｅ）に示すように、層間絶縁膜４１０としてＴＥＯＳ酸化膜などを堆積し、ＣＭＰなどでゲート電極４０２まで頭出しをする。
【００５４】
次いで、図１０（ｆ）に示すように、Ｎｉを２０ｎｍ程度スパッタし、４５０℃で３０秒程度熱処理を行うことにより、ゲート電極４０２中のシリコンを全てシリサイド化し、ニッケルシリサイドからなるフルシリサイド・ゲート４０３を形成する。その後、未反応のＮｉを除去すると、図８に示したような構造が得られる。
【００５５】
このように本実施形態では、セルフアライン・シリサイド（サリサイド）構造を持ち、且つフルシリサイド・ゲート構造を持った電界効果トランジスタにおいて、ソース・ドレイン部のシリサイド材料に、ゲート部のシリサイド材料よりも熱耐性が高い材料を用いている。従って、フルシリサイド・ゲート４０３形成時に、ソース・ドレイン・シリサイドから図８中の矢印の方向に金属原子が拡散してしまうのを防止することができ、ジャンクションリーク（ＪＬ）を低減させることができる。
【００５６】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図８と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５７】
本実施形態は、第４の実施形態の変形例と見ることができる。即ち、図１１の構造は、ｎ+ 型の高濃度不純物層（第３の半導体領域）５０９を持つ以外は第４の実施形態と実質的に同一の構造である。
【００５８】
このような構造は、第４の実施形態の製造方法において、ソース・ドレイン部の形成を第２の実施形態と同様に行うことにより実現できる。そして、高濃度不純物層５０９は、第１の実施形態でも説明したように急峻な濃度プロファイルを持っている。従って、第４の実施形態よりも、更なるＪＬの抑制をはかることができる。
【００５９】
（第６の実施形態）
図１２〜図１４は、本発明の第６の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図８と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６０】
本実施形態は、ソース・ドレインの底面からのＪＬを抑制するために、シリコン基板６０１，埋め込み絶縁膜６０２，及びその上のシリコン層からなるＳＯＩ基板を用いたものである。但し、チャネル領域の厚みと、Ｎｉのスパッタ量は適宜調整する必要がある。
【００６１】
先に説明した第３の実施形態の図５〜７と対応するように、図１２〜１４のような変形が可能である。これらの変形例もまた、第５の実施形態よりも更にＪＬの低減が可能である。さらに、第３の実施形態に加えフルシリサイド・ゲート構造を採用したものであることから、第３の実施形態よりも更にＪＬの低減が可能である。
【００６２】
（第７の実施形態）
図１５は、本発明の第７の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図１５中の７００〜７０８は前記図１中の１００〜１０８に対応している。
【００６３】
この実施形態は、本発明の考えをショットキートランジスタに適用した例で。ショットキートランジスタに対して適用した場合、ショットキートランジスタの利点を損なうことなく、ＪＬが大きいという問題を解決することができる。
【００６４】
本実施形態では、第１の実施形態とは異なりｎ型のエクステンション拡散層４０５は存在せず、チャネル領域の両側はソース・ドレイン電極となっている。ソース・ドレイン電極は、ソース・ドレイン・シリサイド７０８とシリサイドへの偏析によるｎ型の高濃度不純物層７０９で形成されている。また、ゲート７０３はフルシリサイドとなっている。
【００６５】
本実施形態の製造方法について、図１６及び図１７を参照して説明する。
【００６６】
まず、図１６（ａ）に示すように、ｐ型シリコン基板（第１の半導体領域）７００上に素子分離領域（図示せず）を形成後、ゲート絶縁膜７０１をＥＯＴにして１ｎｍ程度形成し、ゲート電極７０２としてポリシリコン膜を１００〜１５０ｎｍ程度、さらにゲート保護膜として窒化珪素膜７１９を１００ｎｍ程度堆積する。その後、リソグラフィー技術及びＲＩＥなどによってゲート保護膜７１９，ゲート電極７０２，及びゲート絶縁膜７０１をゲートパターンに加工する。必要ならば、ここで１〜２ｎｍ程度のポスト酸化を行う。
【００６７】
次いで、図１６（ｂ）に示すように、ＴＥＯＳ膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって３０ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることによりダミーゲート側壁ＴＥＯＳ膜７１０を作製する。さらに、基板７００内に、不純物としてＡｓを２×１０15ｃｍ-2程度イオンインプランテーションし、ディープ拡散層７０７を形成する。
【００６８】
次いで、図１６（ｃ）に示すように、ＤＨＦ処理などによってダミーゲート側壁ＴＥＯＳ膜７１０をスリミングする。スリミングではなく完全に除去した後、新たにデポしても良い。その後、ＢＦ2 及びＡｓをイオンインプランテーションして、ＨＡＬＯ拡散層７０６及び高濃度不純物層となる不純物層７０９’を形成する。さらに、ここで１０３０℃のスパイクアニールを行い、不純物の活性化を行う。
【００６９】
次いで、図１７（ｄ）に示すように、Ｃｏを９ｎｍ程度スパッタし、５００℃で３０秒程度熱処理を行うことにより、ソース，ドレインのシリコンをシリサイド化し、ソース・ドレイン・シリサイド７０８を形成する。このとき同時に、７０９’中の不純物がシリサイド化に伴って偏析し、ソース・ドレイン・シリサイド７０８とシリコン基板７００との界面に、ｎ+ 型の高濃度不純物層７０９が形成される。その後、未反応のＮｉを除去する。ここで、高濃度不純物層７０９はシリサイドから基板への偏析ではなく、シリサイド内に偏析される。つまり、ソース・ドレイン電極の基板側の界面に高濃度不純物層７０９が形成される。
【００７０】
次いで、図１７（ｅ）に示すように、層間絶縁膜７１０としてＴＥＯＳ酸化膜などを堆積し、ＣＭＰなどでゲート電極７０２まで頭出しをする。
【００７１】
次いで、図１７（ｆ）に示すように、Ｎｉを２０ｎｍ程度スパッタし、４５０℃で３０秒程度熱処理を行うことにより、ゲート電極７０２中のシリコンが全てシリサイド化し、ニッケルシリサイドからなるフルシリサイド・ゲート７０３を形成する。その後、未反応のＮｉを除去すると、前記図１５に示したような構造が得られる。
【００７２】
このように本実施形態では、ショットキートランジスタの構造において、ソース・ドレイン電極７０８とチャネル領域との間に、シリサイド内への不純物の偏析によって形成された高濃度不純物層７０９を有しているため、ゲート端近傍におけるジャンクションリーク（ＪＬ）を抑制することができる。従って、パンチスルーとリーク電流の抑制をはかることができ、素子信頼性の向上をはかることが可能となる。
【００７３】
（第８の実施形態）
図１８〜図２０は、本発明の第８の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。なお、図１５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７４】
本実施形態は、ソース・ドレインの底面からのＪＬを抑制するために、シリコン基板８０１，埋め込み絶縁膜８０２，及びその上のシリコン層からなるＳＯＩ基板を用いたものである。但し、チャネル領域の厚みと、Ｎｉのスパッタ量は適宜調整する必要がある。
【００７５】
本実施形態においても、先に説明した第３の実施形態の図５〜７と対応するように、図１８〜２０のような変形が可能である。図１８では、ディープ拡散層７０７は必要なく、ＨＡＬＯ拡散層７０６が埋め込み絶縁膜８０２に接している。さらに、図１９では高濃度不純物層７０９が埋め込み絶縁膜８０２に接しており、図２０ではソース・ドレイン・シリサイド７０８が埋め込み絶縁膜８０２に接している。
【００７６】
これらの変形例もまた、第７の実施形態よりも更にジャンクションリーク（ＪＬ）の低減が可能である。
【００７７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、半導体基板材料としてシリコンを用いたが、必ずしもシリコンに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ），ゲルマニウム（Ｇｅ），シリコンカーバイド（ＳｉＣ），ガリウム砒素（ＧａＡｓ），窒化アルミニウム（ＡｌＮ）を用いることが可能である。さらに、第１の半導体領域と第２の半導体領域は必ずしも逆導電型である必要はなく、不純物濃度の異なる同一導電型であっても良い。
【００７８】
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面或いは（１１１）面等を適宜選択することができる。また本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用が可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７９】
【図１】第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２】偏析接合形成法の原理を説明するための模式図。
【図３】第１の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図４】第２の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図５】第３の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図６】第３の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図７】第３の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図８】第４の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図９】第４の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図１０】第４の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図１１】第５の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図１２】第６の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図１３】第６の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図１４】第６の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図１５】第７の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図１６】第７の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図１７】第７の実施形態に係わるＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図１８】第８の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図１９】第８の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２０】第８の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２１】ＭＩＳ型電界効果トランジスタの一般的な素子構造を示す断面図。
【符号の説明】
【００８０】
１００，４００，７００…シリコン基板（第１の半導体領域）
１０１，４０１，７０１…ゲート絶縁膜
１０２，４０２，７０２…ポリシリコン・ゲート電極
１０３…ゲート・サリサイド
１０４，４０４…ゲート側壁絶縁膜
１０５，４０５…エクステンション拡散層（第２の半導体領域）
１０６，４０６，７０６…ＨＡＬＯ拡散層（第４の半導体領域）
１０８，４０８，７０８…ソース・ドレイン・サリサイド
１０９，５０９，７０９…高濃度不純物層（第３の半導体領域）
２０７，４０７，７０７…ディープ拡散層（第５の半導体領域）
３０１，６０１，８０１…シリコン基板
３０２，６０２，８０２…埋め込み絶縁膜
４０３，７０３…フルシリサイド・ゲート
４０８…ソース・ドレイン・シリサイド
４１９…ゲート保護膜
７１０…ダミーゲート側壁ＴＥＯＳ膜
【図１】
2007042802.tif 000003
【図２】
2007042802.tif 000004
【図３】
2007042802.tif 000005
【図４】
2007042802.tif 000006
【図５】
2007042802.tif 000007
【図６】
2007042802.tif 000008
【図７】
2007042802.tif 000009
【図８】
2007042802.tif 000010
【図９】
2007042802.tif 000011
【図１０】
2007042802.tif 000012
【図１１】
2007042802.tif 000013
【図１２】
2007042802.tif 000014
【図１３】
2007042802.tif 000015
【図１４】
2007042802.tif 000016
【図１５】
2007042802.tif 000017
【図１６】
2007042802.tif 000018
【図１７】
2007042802.tif 000019
【図１８】
2007042802.tif 000020
【図１９】
2007042802.tif 000021
【図２０】
2007042802.tif 000022
【図２１】
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