(57)【要約】【課題】オーバードライブ方式の液晶表示装置に適用した場合に、サイズを小型化でき、かつ、オーバードライブデータの作成時間の短縮化ができる表示用メモリの提供。【解決手段】この発明は、記憶部１１と、演算制御回路１２とを備えている。記憶部１１は、液晶パネルに表示すべき表示データを１画面分記憶する第１記憶領域１１ａと、表示データに基づいて作成されるオーバードライブデータを１行分記憶する第２記憶領域１１ｂと、を備えている。演算制御回路１２は、第１記憶領域１１ａに記憶される表示データを書き換える場合には、１サイクルの期間中に、１フレーム前の表示データを第１記憶領域１１ａから読み出し、この読み出した表示データに代えて新しい表示データを第１記憶領域１１ｂに書き込み、さらにオーバードライブデータを第２記憶領域１１ｂへ書き込むようになっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
液晶パネルの表示に必要なデータを記憶する記憶部を有する表示用メモリであって、
前記記憶部は、
液晶パネルに表示すべき表示データを１画面分記憶する第１記憶領域と、
前記表示データに基づいて作成されるオーバードライブデータを１行分記憶する第２記憶領域と、
を備えていることを特徴とする表示用メモリ。
【請求項２】
演算制御回路をさらに備え、
前記演算制御回路は、前記第１記憶領域に記憶される表示データを書き換える場合には、１サイクルの期間中に、１フレーム前の表示データを前記第１記憶領域から読み出し、この読み出した表示データに代えて新しい表示データを前記第１記憶領域に書き込み、さらにオーバードライブデータを前記第２記憶領域へ書き込むようになっていることを特徴とする請求項１に記載の表示用メモリ。
【請求項３】
前記演算制御回路は、前記オーバードライブデータを作成するようになっており、
そのオーバードライブデータの作成は、前記１サイクルの期間内に、前記第１記憶領域に書き込むためにデータ線上にある新しい表示データと、その新しい表示データに対応して前記第１記憶領域から読み出されてデータ線上にある１フレーム前の表示データとの差分を求め、この求めた差分に応じて所定の補正データを求め、この求めた補正データを前記新しい表示データに対して加減算を行うことにより求めるようになっていることを特徴とする請求項２に記載の表示用メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバドライバ補正機能を有する液晶表示装置に適用され、その表示データなどが読み書き自在な表示用メモリに関するものである。
【背景技術】
【０００２】
従来、液晶表示装置に適用される表示用メモリとして、例えば図９に示すものが知られている。
この表示用メモリは、図９に示すように、メモリセルアレイ１と、行デコーダ２と、列デコーダ３と、ライト／リード回路４と、制御回路５と、ＬＣＤ出力ラッチ６と、ＬＣＤ制御回路７とを備え、図示しないＣＰＵにより制御されるようになっている。
【０００３】
メモリセルアレイ１は、液晶パネルの１画面分の表示データを表示画素の単位で記憶できるものである。行デコーダ２および列デコーダ３は、ＣＰＵ（図示せず）からのロウアドレスＲＡＣとカラムアドレスＣＡＣとに基づき、メモリセルアレイ１のうちの１つのメモリセルを選択するようになっている。
ライト／リード回路４は、その選択されたメモリセルに、ＣＰＵからの書き込みデータＷＤを書き込んだり、またはその選択されたメモリセルからＣＰＵに対して読み出しデータＲＤを読み出すようになっている。
【０００４】
制御回路５は、ＣＰＵからイネーブル信号ＣＥＮとリード／ライト信号ＲＸＷを受け取り、これによりライト／リード回路４のデータの読み書きのタイミングなどを制御するようになっている。
ＬＣＤ出力ラッチ６は、メモリセルアレイ１の表示データを１行分の単位で一時的に記憶できるようになっている。ＬＣＤ制御回路７は、ＬＣＤ読み出し信号ＲＬＩＮＥに基づき、メモリセルアレイ１の表示データを１行分、ＬＣＤ出力ラッチ６に記憶させるようになっている。
【０００５】
次に、このような構成からなる従来の表示用メモリにおいて、図示しないＣＰＵからの書き込み動作の一例について、図１０を参照して説明する。
この場合には、まずＣＰＵが、ライト／リード回路４に書き込みデータＷＤをセットするとともに、行デコーダ２と列デコーダ３に書き込みアドレス（ＲＡＣ／ＣＡＣ）をそれぞれセットする（図１０（Ｃ）（Ｄ）参照）。
【０００６】
次に、ＣＰＵは、データの書き込みのために、制御回路５に供給しているリード／ライト信号ＲＸＷをＨレベルからＬレベルに変化させるとともに、イネーブル信号ＣＥＮをＬレベルからＨレベルに変化させる（図１０（Ａ）（Ｂ）参照）。
これにより、ライト／リード回路４は、行デコーダ２と列デコーダ３で選択されるメモリセルアレイ１の書き込みアドレス（ＲＡＣ／ＣＡＣ）に、書き込みデータＷＤを書き込む。
【０００７】
ところで、液晶表示装置として、動画の表示性能を向上するために、オーバードライブ方式を採用するものが知られている。ここで、オーバードライブとは、液晶セルの透過率を短時間で画像データ（表示データ）に対応する目標透過率に変化させるための駆動方式である。
しかしながら、図９に示す従来の表示用メモリは、オーバードライブ方式の液晶表示装置には適用することができず、それに適用できるような新たな表示メモリの出現が望まれる。
【０００８】
その一方、オーバードライブ方式の液晶表示装置として、例えば特許文献１に示すものが知られている。
この液晶表示装置は、第１のデータ記憶部および第２のデータ記憶部からなるフレームメモリと、データ比較部と、を備えている。第１のデータ記憶部は、液晶パネルの１画面を表示する１フレームの期間に対応してそれぞれ供給される画像データを記憶するようになっている。また、データ比較部は、新たに供給される画像データと第１のデータ記憶部に記憶されている１フレーム前の画像データとを１フレームごとに比較し、データの差を画素毎に比較して差分データを求めるようになっている。第２のデータ記憶部は、その求めた差分データに基づいて作成されたオーバードライブデータを１フレーム分記憶するようになっている。
【０００９】
このような構成からなる特許文献１に記載のオーバードライブ方式の液晶表示装置では、第１のデータ記憶部および第２のデータ記憶部からなるフレームメモリを有し、第１のデータ記憶部は１フレーム分の画像データを記憶する必要があり、第２のデータ記憶部は１フレーム分のオーバードライブデータを記憶する必要がある。
このため、オーバードライブ方式の液晶表示装置では、フレームメモリのサイズが大型化するという不具合がある。さらに、オーバードライブデータを作成するための時間の短縮が図れないという不具合が考えられる。
【特許文献１】特開２００３−２４１７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、上記の点に鑑み、オーバードライブ方式の液晶表示装置に適用した場合に、サイズの小型化が図ることができ、かつ、オーバードライブデータを作成するための時間の短縮化が図ることができる表示用メモリを提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、液晶パネルの表示に必要なデータを記憶する記憶部を有する表示用メモリであって、前記記憶部は、液晶パネルに表示すべき表示データを１画面分記憶する第１記憶領域と、前記表示データに基づいて作成されるオーバードライブデータを１行分記憶する第２記憶領域と、を備えている。
【００１２】
第２の発明は、第１の発明において、演算制御回路をさらに備え、前記演算制御回路は、前記第１記憶領域に記憶される表示データを書き換える場合には、１サイクルの期間中に、１フレーム前の表示データを前記第１記憶領域から読み出し、この読み出した表示データに代えて新しい表示データを前記第１記憶領域に書き込み、さらにオーバードライブデータを前記第２記憶領域へ書き込むようになっている。
【００１３】
第３の発明は、第２の発明において、前記演算制御回路は、前記オーバードライブデータを作成するようになっており、そのオーバードライブデータの作成は、前記１サイクルの期間内に、前記第１記憶領域に書き込むためにデータ線上にある新しい表示データと、その新しい表示データに対応して前記第１記憶領域から読み出されてデータ線上にある１フレーム前の表示データとの差分を求め、この求めた差分に応じて所定の補正データを求め、この求めた補正データを前記新しい表示データに対して加減算を行うことにより求めるようになっている。
【００１４】
このような構成からなる本発明によれば、オーバードライブ方式の液晶表示装置に適用した場合に、サイズの小型化が図ることができる。さらに、オーバードライブデータを作成するための時間の短縮化が図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の表示用メモリの実施形態の構成について、図１のブロック図を参照しながら説明する。
この実施形態に係る表示用メモリは、オーバードライブ方式の液晶表示装置に適用されるメモリであって、図１に示すように、ＲＡＭ１０と、演算制御回路１２と、ＲＯＭ１３とを備え、ＣＰＵ１４に従って各部が動作するようになっている。
【００１６】
ＲＡＭ１０は、液晶パネル（図示せず）に表示すべき表示データ（画像データ）などを記憶する記憶部１１を含んでいる。記憶部１１は、第１記憶領域１１ａと第２記憶領域１１ｂとからなり、その両記憶領域１１ａ，１１ｂの任意のアドレスに所望のデータが読み書きできるようになっている。
第１記憶領域１１ａは、表示データを液晶パネルの表示画素毎に１画面分（１フレーム分）記憶できるようになっている。また、第２記憶領域１１ｂは、オーバードライブ駆動を行うための表示画素毎のオーバードライブデータを１行分記憶できるようになっている。ここで、第２記憶領域１１ｂは、オーバードライブデータを液晶パネルの１行分だけ記憶できれば良いが、１行分以上（例えば２行分）記憶できるようにしても良い。
【００１７】
演算制御回路１２は、記憶部１１の第１記憶領域１１ａに記憶される表示データを所定量あるいは１画面分だけ書き換える場合には、液晶パネルの各画素について１サイクルの期間中に、以下の３つの動作を順次行うようになっている。
すなわち、第１の動作は、その画素に係る１フレーム前の表示データを、記憶部１１の第１記憶領域１１ａの所定のアドレスから読み出す動作である。第２の動作は、演算制御回路１２から供給される新しい表示データを、その第１記憶領域１１ａのその読み出した所定のアドレスに書き込む動作である。第３の動作は、後述のように求められたオーバードライブデータを、記憶部１１の第２記憶領域１１ｂの所定のアドレスに書き込む動作である。
【００１８】
また、演算制御回路１２は、ＲＯＭ１３と連係動作をすることにより、上記のオーバードライブデータを以下のようにして求めるようになっている。
すなわち、演算制御回路１２は、上記の１サイクルの期間内に、第１記憶領域１１ａに書き込むためにデータ線上にある新しい表示データと、その新しい表示データに対応して第１記憶領域１１ａから読み出されてデータ線上にある１フレーム前の表示データとの差分を求め、この求めた差分データをＲＯＭ１３に転送する。ＲＯＭ１３は、その転送された差分データに応じて補正データを演算制御回路１２に出力する。演算制御回路１２は、その受け取った補正データを新しい表示データに加減算して、第２記憶領域１１ｂに書き込むべきオーバードライブデータとする。
【００１９】
ＣＰＵ１４は、同期動作の基本となるクロックＣＬＫと液晶パネルに表示すべき新しい表示データとを、演算制御回路１２に供給するようになっている。また、ＣＰＵ１４は、後述のように、ロウアドレス信号ＲＣＡ、カラムアドレス信号ＣＡＣ、リード／ライト信号ＲＸＷ、オーバードライブイネーブル信号ＯＤＥＮＡなどを、それぞれＲＡＭ１０に供給するようになっている。
【００２０】
次に、このような構成からなる実施形態の動作例について、図１および図２を参照して説明する。
ここで、この動作例は、記憶部１１の第１記憶領域１１ａに記憶される表示画素ごとの表示データを、１フレーム分（１画面分）だけ新しい表示データに書き換える場合の動作である。
【００２１】
この場合には、ＣＰＵ１４からは、図２（Ａ）に示すようなクロックＣＬＫに従って、表示データが演算制御回路１２に転送される（図２（Ｂ）参照）。
図２（Ａ）に示すように、時刻ｔ１においてＣＰＵ１４から出力されるクロックＣＬＫが立ち下がると、ＣＰＵ１４からデータ線１５上に新しい表示データ（新表示データ）が出力される（図２（Ｂ）参照）。
【００２２】
その後、時刻ｔ２においてクロックＣＬＫが立ち上がると、演算制御回路１２からＲＡＭ１０に出力されるイネーブル信号（制御信号）ＣＥＮが立ち上がる（図２（Ｃ）参照）。これにより、演算制御回路１２からデータ線１６上に新表示データが出力される（図２（Ｄ）参照）。
次に、期間Ｔ１には、その新表示データに対応する１フレーム前の表示画素の表示データが、記憶部１１の第１記憶領域１１ａの選択されているアドレスから読み出され（図２（Ｆ）参照）、その読み出された１フレーム前の表示データがデータ線１７上に出力される（図２（Ｅ）参照）。
【００２３】
その後、期間Ｔ２では、データ線１６上の新表示データが、第１記憶領域１１ａの選択されている同じアドレスに書き込まれる（図２（Ｇ）参照）。
次に、時刻ｔ３においてイネーブル信号ＣＥＮが立ち下がると、演算制御回路１２が期間Ｔａ（図２（Ｉ）参照）で求めたオーバードライブデータをデータ線１６上に出力する（図２（Ｄ）参照）。
【００２４】
そこで、期間Ｔ３では、データ線１６上のオーバードライブデータが、第２記憶領域１１ｂの選択されているアドレスに書き込まれる（図２（Ｈ）参照）。
ここで、期間Ｔａにおいて、演算制御回路１２がＲＯＭ１３と連係動作を行い、オーバードライブデータを求める動作について説明する。
演算制御回路１２は、その期間Ｔａ内に、第１記憶領域１１ａに書き込むためにデータ線１５上にある新表示データと、その新表示データに対応して第１記憶領域１１ａから読み出されてデータ線１７上にある１フレーム前の表示データとの差分を求め、この求めた差分データをＲＯＭ１３に転送する。ＲＯＭ１３は、その転送された差分データに応じて補正データを演算制御回路１２に出力する。演算制御回路１２は、その受け取った補正データを新表示データに加減算して、第２記憶領域１１ｂに書き込むべきオーバードライブデータとする。
【００２５】
この実施形態では、これらの一連の動作を各表示画素毎に１クロック（１サイクル）の期間中に行い、この１クロック毎の動作を第２記憶領域１１ｂの内容が全て更新されるまで行う。
そして、上記の動作を、第１の記憶領域１１ａの表示データが１画面分（１フレーム分）更新されるまで繰り返す。
【００２６】
次に、図１に示すＲＡＭ１０の具体的な構成について、図３を参照して説明する。
このＲＡＭ１０は、記憶部１１と、行デコーダ２２と、列デコーダ２３と、ライト／リード回路２４と、制御回路２５と、ＬＣＤ出力ラッチ２６と、ＬＣＤ制御回路２７と、を備え、図１に示すＣＰＵ１４や演算制御回路１２により制御されるようになっている。
記憶部１１は、図１に示す記憶部１１と同様であり、第１記憶領域１１ａと、第２記憶領域１１ｂとから構成される。
【００２７】
ここで、この記憶部１１は、具体的には１つのメモリセルアレイからなり、このメモリセルアレイが２つの記憶領域１１ａ、１１ｂに分割されているが、そのメモリセルアレイ中のうちの１つのメモリセルなどの選択は、共通の行デコーダ２２や列デコーダ２３で行うようになっている。
行デコーダ２２および列デコーダ２３は、ＣＰＵ１４からのロウアドレスＲＡＣやカラムアドレスＣＡＣに基づいて、記憶部１１の指定されたメモリセルの１つを選択するようになっている。
【００２８】
ライト／リード回路２４は、その選択された記憶部１１のメモリセルに、演算制御回路１２からの書き込みデータＷＤを書き込んだり、またはその選択されたメモリセルから演算制御回路１２に対して読み出しデータＲＤを読み出すようになっている。
制御回路２５は、演算制御回路１２からイネーブル信号ＣＥＮを受け取るとともに、ＣＰＵ１４からリード／ライト信号ＲＸＷなどを受け取り、これによりライト／リード回路２４がデータを読み書きする際のタイミングなどを制御するようになっている。
【００２９】
ＬＣＤ出力ラッチ２６は、演算制御回路１２で作成されたオーバードライブデータを１行分の単位で一時的に格納するようになっている。ＬＣＤ制御回路２７は、ＬＣＤ読み出し信号ＲＬＩＮＥに基づき、演算制御回路１２で作成されたオーバードライブデータを１行分、ＬＣＤ出力ラッチ２６に記憶させるようになっている。
次に、このような構成からなる図３のＲＡＭ１０のデータの書き込み動作（ＣＰＵ書き込みサイクル）の一例について、図４を参照して説明する。
【００３０】
この場合には、まず演算制御回路１２が、ライト／リード回路２４に書き込みデータＷＤをセットするとともに、ＣＰＵ１４が行デコーダ２２と列デコーダ２３に書き込みアドレス（ＲＡＣ／ＣＡＣ）をそれぞれセットする（図４（Ｃ）（Ｄ）参照）。
次に、ＣＰＵ１４が、制御回路２５に供給するオーバードライブイネーブル信号ＯＤＥＮＡをＨレベルに変化すると、この状態が保持される（図４（Ｅ）参照）。さらに、ＣＰＵ１４が、制御回路２５に供給するリード／ライト信号ＲＸＷをＨレベルからＬレベルに変化するとこれが保持されるとともに（図４（Ｂ）参照）、イネーブル信号ＣＥＮをＬレベルからＨレベルに変化させる（図４（Ａ）参照）。
【００３１】
これにより、ライト／リード回路２４は、行デコーダ２２と列デコーダ２３で選択されるアドレス（ＲＡＣ／ＣＡＣ）のメモリセルから１フレーム前の表示データを読み出しデータＲＤとして読み出す（図４（Ｆ）参照）。
次に、ライト／リード回路２４は、行デコーダ２２と列デコーダ２３で選択されるアドレス（ＲＡＣ／ＣＡＣ）のメモリセルに対し、上記のようにセットされている新しい表示データである書き込みデータＷＤを書き込む（図４（Ｄ）参照）。
【００３２】
次に、演算制御回路１２が、ライト／リード回路２４にオーバードライブデータをセットし、イネーブル信号ＣＥＮをＨレベルからＬレベルにする（図４（Ｄ）（Ａ）参照）。これにより、ライト／リード回路２４は、そのセットされたオーバードライブデータを、第２記憶領域１１ｂに書き込む。
このとき、セットされたロウアドレスＲＡＣは無視され（第２記憶領域１１ｂが自動的に選択される）、指定したカラムアドレスＣＡＣにオーバードライブデータが書き込まれる。
【００３３】
なお、記憶部１１の第１記憶領域１１ａに表示データのみを書き込み、第２記憶領域１１ｂにオーバードライブデータの書き込みを行わない場合には、オーバードライブイネーブル信号ＯＤＥＮＡがＬレベルのままで、図１０に示す従来と同様の動作を行う。
次に、図３のＲＡＭ１０のデータの読み出し動作（ＣＰＵ読み出しサイクル）の一例について、図５〜図８を参照して説明する。
【００３４】
この場合のデータの読み出し動作は４つの場合があるので、これらについて順に説明する。
第１番目は、第１記憶領域１１ａの指定アドレスから表示データを読み出す場合であり、この場合にはオーバードライブイネーブル信号ＯＤＮＡをＬレベルとして行い、この読み出しについて図５を参照して説明する。
【００３５】
まず、行デコーダ２２と列デコーダ２３に書き込みアドレス（ＲＡＣ／ＣＡＣ）が、セットされる（図５（Ｃ）参照）。次に、データの読み出しのために、制御回路２５に供給されているリード／ライト信号ＲＸＷがＨレベルからＬレベルに変化するとともに、イネーブル信号ＣＥＮがＬレベルからＨレベルに変化する（図５（Ａ）（Ｂ）参照）。さらに、制御回路２５に供給されているオーバードライブイネーブル信号ＯＤＥＮＡがＬレベルに変化する（図５（Ｅ）参照））。
【００３６】
その後、ライト／リード回路２４は、行デコーダ２２と列デコーダ２３で選択される第１記憶領域１１ａの読み出しアドレス（ＲＡＣ／ＣＡＣ）から読み出しデータＲＤを読み出す。
第２番目は、第１記憶領域１１ａの指定のカラムアドレスＣＡＣからの表示データを読み出す場合であり、この場合にはオーバードライブイネーブル信号ＯＤＮＡをＨレベルとして行い、この読み出しについて図６を参照して説明する。
【００３７】
まず、列デコーダ２３にカラムアドレスＣＡＣが、セットされる（図６（Ｃ）参照）。次に、データの読み出しのために、制御回路２５に供給されているリード／ライト信号ＲＸＷがＨレベルからＬレベルに変化するとともに、イネーブル信号ＣＥＮがＬレベルからＨレベルに変化する（図６（Ａ）（Ｂ）参照）。さらに、制御回路２５に供給されているオーバードライブイネーブル信号ＯＤＥＮＡがＨレベルに変化する（図６（Ｅ）参照））。その後、ライト／リード回路２４は、列デコーダ２３で選択される第１記憶領域１１ａの読み出しカラムアドレスＣＡＣから読み出しデータＲＤを読み出す。
【００３８】
第３番目は、第２記憶領域１１ｂの指定アドレスに記憶されるデータを読み出す場合の読み出しであり、この場合にはオーバードライブイネーブル信号ＯＤＮＡをＬレベルとして行い、この読み出しについて図７を参照して説明する。
まず、行デコーダ２２にＬＣＤロウアドレスＲＡＬが、セットされる（図７（Ｂ）参照）。次に、データの読み出しのために、ＬＣＤ制御回路２７に供給されているＬＣＤリード信号ＲＬＩＮＥがＬレベルからＨレベルに変化する（図７（Ａ）参照）。さらに、制御回路２５に供給されているオーバードライブイネーブル信号ＯＤＥＮＡがＬレベルに変化する（図７（Ｄ）参照））。その後、行デコーダ２２で選択される第２記憶領域１１ｂのＬＣＤロウアドレスＲＡＬのデータが、ＬＣＤ出力ラッチ２６に読み出される（図７（Ｃ）参照）。
【００３９】
第４番目は、第２記憶領域１１ｂに記憶される１行分のデータを読み出す場合の読み出しであり、この場合にはオーバードライブイネーブル信号ＯＤＮＡをＨレベルとして行い、この読み出しについて図８を参照して説明する。
まず、データの読み出しのために、ＬＣＤ制御回路２７に供給されているＬＣＤリード信号ＲＬＩＮＥがＬレベルからＨレベルに変化する（図８（Ａ）参照）。さらに、制御回路２５に供給されているオーバードライブイネーブル信号ＯＤＥＮＡがＨレベルに変化する（図８（Ｃ）参照））。その後、第２記憶領域１１ｂの１行分のデータが、ＬＣＤ出力ラッチ２６に読み出される（図８（Ｂ）参照）。
【００４０】
以上説明したように、この実施形態は、記憶部１１を、表示データを表示パネルの表示画素毎に１画面分記憶する第１記憶領域１１ａと、表示画素毎のオーバードライブデータを１行分記憶する第２記憶領域１１ｂに分割し、共通の回路でデータの読み書きをできるようにした。このため、オーバードライブ方式の液晶表示装置に適用した場合に、サイズの小型化が図ることができる。
【００４１】
さらに、この実施形態では、同期動作の最小単位である１サイクルの期間中に、記憶部１１の第１記憶領域１１ａに上記のように表示データの読み書きを行うとともに、その１サイクル期間中にオーバードライブデータを作成して記憶部１１の第２記憶領域１１ｂに書き込むようにした。このため、オーバードライブデータの作成処理時間の短縮化が図ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】実施形態の動作例を説明するタイムチャートである。
【図３】図１のＲＡＭの構成を示すブロック図である。
【図４】そのＲＡＭのデータの書き込み動作を説明するタイムチャートである。
【図５】そのＲＡＭの第１の場合のデータの読み出し動作を説明するタイムチャートである。
【図６】そのＲＡＭの第２の場合のデータの読み出し動作を説明するタイムチャートである。
【図７】そのＲＡＭの第３の場合のデータの読み出し動作を説明するタイムチャートである。
【図８】そのＲＡＭの第４の場合のデータの読み出し動作を説明するタイムチャートである。
【図９】従来の表示用メモリの構成を示すブロック図である。
【図１０】その動作例を説明するタイムチャートである。
【符号の説明】
【００４３】
１０・・・ＲＡＭ、１１・・・記憶部、１１ａ・・・第１記憶領域、１１ｂ・・・第２記憶領域、１２・・・演算制御回路、１３・・ＲＯＭ、１４・・・ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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