(57)【要約】【課題】  トレンチゲート構造を有する半導体装置において、高耐圧化およびサージ電圧の抑制の双方をバランスよく実現する。【解決手段】  Ｎ+ 型半導体基板１０１の上面にＮ型半導体層１０２が形成されている。Ｎ型半導体層１０２の上面にＰ型チャネル層１０３が形成されている。トレンチゲート２は、Ｐ型チャネル層１０３の表面からそのＰ型チャネル層１０３を貫いてＮ型半導体層１０２に達するように形成されている。トレンチゲート２は、ゲート酸化膜３で覆われている。ゲート酸化膜３を介してトレンチゲート２の側面の一部に接してＰ型チャネル層１０３の表面領域にＮ+ 型半導体領域１０６が形成されている。トレンチゲート２のＰ型チャネル層１０３の表面からの深さＢは、Ｐ型チャネル層１０３の深さＡの１．２〜１．５倍である。Ｐ型チャネル層１０３の表面からゲート酸化膜３の底面までの深さＣは、上記Ｂの１．３倍以上である。【選択図】      図１
2007042913.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
上記半導体基板の上面に設けられた第１導電型の第１の半導体領域と、
上記第１の半導体領域の上面に設けられた第２導電型の第２の半導体領域と、
上記第２の半導体領域の表面からその第２の半導体領域を貫いて上記第１の半導体領域に達するように形成されたトレンチゲートと、
上記トレンチゲートを包み込むように形成されたゲート絶縁膜と、
上記ゲート絶縁膜を介して上記トレンチゲートの側面の一部と接して上記第２の半導体領域の表面領域に選択的に形成された第１導電型の第３の半導体領域、を有し、
上記トレンチゲートの上記第２の半導体領域の表面からの深さは、上記第２の半導体領域の深さの１．２〜１．５倍であり、
上記第２の半導体領域の表面から上記ゲート酸化膜の底面までの深さは、上記トレンチゲートの上記第２の半導体領域の表面からの深さの１．３倍以上である
ことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
上記半導体基板の上面に設けられた第１導電型の第１の半導体領域と、
上記第１の半導体領域の上面に設けられた第２導電型の第２の半導体領域と、
上記第２の半導体領域の表面からその第２の半導体領域を貫いて上記第１の半導体領域に達するように形成されたトレンチゲートと、
上記トレンチゲートを包み込むように形成されたゲート絶縁膜と、
上記ゲート絶縁膜を介して上記トレンチゲートの側面の一部と接して上記第２の半導体領域の表面領域に選択的に形成された第１導電型の第３の半導体領域、を有し、
上記第１の半導体領域と上記トレンチゲートとの間の容量が所望の値以上になるように上記第２の半導体領域の深さと上記トレンチゲートの上記第２の半導体領域の表面からの深さとの比率が決定され、
上記第１の半導体領域と上記第３の半導体領域との間の耐圧が所望の値以上になるように上記トレンチゲートの上記第２の半導体領域の表面からの深さと上記第２の半導体領域の表面から上記ゲート酸化膜の底面までの深さとの比率が決定される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート（埋込みゲート）構造を有する半導体装置に係わる。
【背景技術】
【０００２】
従来より、ＭＯＳＦＥＴ等の半導体装置の高集積化を図るための一方策として、トレンチゲート構造を有する半導体装置が知られている（例えば、特許文献１、２）。
図３は、一般的なトレンチゲート構造を有する縦型のＭＯＳＦＥＴの断面図である。図３に示すＭＯＳＦＥＴ１００において、Ｎ+ 型半導体基板１０１の上面には、Ｎ型半導体層１０２が設けられている。Ｎ型半導体層１０２の上面には、Ｐ型チャネル層１０３が設けられている。トレンチゲート１０４は、Ｐ型チャネル層１０３の表面からそのＰ型チャネル層１０３を貫いてＮ型半導体層１０２に達するように形成されている。ここで、トレンチゲート１０４は、ゲート酸化膜１０５で覆われている。そして、ゲート酸化膜１０５を介してトレンチゲート１０４の側面の一部と接してＰ型チャネル層１０３の表面領域に選択的にＮ+ 型半導体領域１０６が形成されている。
【０００３】
なお、特に図示しないが、Ｎ+ 型半導体基板１０１の底面にはドレイン電極が接続されている。すなわち、Ｎ+ 型半導体基板１０１、Ｎ型半導体層１０２はドレイン領域として使用される。また、トレンチゲート１０４にはゲート電極が接続されている。さらに、Ｐ型チャネル層１０３およびＮ+ 型半導体領域１０６の双方に接続してソース電極が設けられている。すなわち、Ｎ+ 型半導体領域１０６はソース領域として使用される。
【０００４】
上記構成のＭＯＳＦＥＴ１００において、トレンチゲート１０４に所定の電圧を印加すると、チャネル層１０３の導電型がトレンチゲート１０４に近接する領域においてＮ型に反転する。これにより、Ｎ+ 型半導体領域１０６とＮ型半導体層１０２とを接続するＮチャネルが形成され、ＭＯＳＦＥＴ１００はオン状態になる。また、トレンチゲート１０４に印加する電圧を所定の電圧より下げると、Ｎ型に反転していたチャネル層がＰ型に戻り、Ｎチャネルが消滅してＭＯＳＦＥＴ１００がオフする。
【０００５】
なお、特許文献１には、トレンチゲート１０４の側壁におけるゲート酸化膜１０５の膜厚よりもトレンチゲート１０４の底部におけるゲート酸化膜１０５の膜厚を厚くすることで耐圧を高める構成が記載されている。
【０００６】
また、特許文献２には、トレンチを深く形成し、ゲート・ドレイン間の容量を大きくすることでサージ電圧を抑制する構成が記載されている。
【特許文献１】特開平１−１９２１７４号公報（図１、明細書の第４ページ）
【特許文献２】特開２００４−１５８５１４号公報（図１、明細書の段落０００８〜００１１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の半導体装置においては、ゲート酸化膜１０５を介してトレンチゲート１０４とＮ型半導体層１０２とが対向する面積が小さく、ゲート・ドレイン間の容量も小さくなる。この場合、ＭＯＳＦＥＴ１００のターンオフ時間が短くなるので、ドレイン・ソース間にサージ電圧が発生する。
【０００８】
特許文献２に記載の半導体装置においては、トレンチゲート１０４の底部におけるゲート酸化膜１０５の膜厚を厚くする構成ではないので、高い耐圧は得られない。また、仮に、高耐圧化を図るために、図３に示す半導体装置においてトレンチゲート１０４の底部のゲート酸化膜１０５の膜厚を厚くすると、その分だけトレンチゲート１０４が浅くなり、ゲート酸化膜１０５を介してトレンチゲート１０４とＮ型半導体層１０２とが対向する面積が小さくなるので、ゲート・ドレイン間の容量が小さくなってしまう。すなわち、高耐圧化を図ろうとすると、サージ電圧の抑制効果が低下してしまう。
【０００９】
本発明の目的は、トレンチゲート構造を有する半導体装置において、高耐圧化およびサージ電圧の抑制の双方をバランスよく実現することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の半導体基板と、上記半導体基板の上面に設けられた第１導電型の第１の半導体領域と、上記第１の半導体領域の上面に設けられた第２導電型の第２の半導体領域と、上記第２の半導体領域の表面からその第２の半導体領域を貫いて上記第１の半導体領域に達するように形成されたトレンチゲートと、上記トレンチゲートを包み込むように形成されたゲート絶縁膜と、上記ゲート絶縁膜を介して上記トレンチゲートの側面の一部と接して上記第２の半導体領域の表面領域に選択的に形成された第１導電型の第３の半導体領域を有する。そして、上記トレンチゲートの上記第２の半導体領域の表面からの深さは、上記第２の半導体領域の深さの１．２〜１．５倍である。また、上記第２の半導体領域の表面から上記ゲート酸化膜の底面までの深さは、上記トレンチゲートの上記第２の半導体領域の表面からの深さの１．３倍以上である。
【００１１】
トレンチゲートの第２の半導体領域の表面からの深さを、第２の半導体領域の深さよりも深くすると、ゲート酸化膜を介して第１の半導体領域とトレンチゲートとが対向する面積が大きくなり、その間の容量が大きくなる。本発明においては、十分な容量を確保するために、トレンチゲートの第２の半導体領域の表面からの深さは、第２の半導体領域の深さの１．２倍以上とする。これにより、半導体装置のターンオフ時のサージ電圧を抑えることができる。ただし、トレンチゲートをさらに深く形成すると、耐圧が低下してしまうので、トレンチゲートの第２の半導体領域の表面からの深さは、第２の半導体領域の深さの１．５倍以下とする。
【００１２】
第２の半導体領域の表面からゲート酸化膜の底面までの深さを、トレンチゲートの第２の半導体領域の表面からの深さの１．３倍以上とすることにより、トレンチゲートの底部のゲート酸化膜を厚くすることができる。これにより、半導体装置の耐圧を高くすることができる。
【００１３】
本発明の他の態様の半導体装置は、上述の半導体装置と同様の構成要素を備え、上記第１の半導体領域と上記トレンチゲートとの間の容量が所望の値以上になるように上記第２の半導体領域の深さと上記トレンチゲートの上記第２の半導体領域の表面からの深さとの比率が決定される。また、上記第１の半導体領域と上記第３の半導体領域との間の耐圧が所望の値以上になるように上記トレンチゲートの上記第２の半導体領域の表面からの深さと上記第２の半導体領域の表面から上記ゲート酸化膜の底面までの深さとの比率が決定される。この構成によれば、サージ電圧を抑えながら、所望の耐圧を確保できる。
【発明の効果】
【００１４】
本発明によれば、トレンチゲート構造を有する半導体装置において、高耐圧化およびサージ電圧の抑制の双方をバランスよく実現することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の半導体装置の一実施形態のＭＯＳＦＥＴの断面図である。ここで、図１に示すＭＯＳＦＥＴ１の構造は、基本的には、図３に示した従来のＭＯＳＦＥＴ１００と同じである。すなわち、Ｎ+ 型半導体基板１０１の上面に、Ｎ型半導体層（第１の半導体領域）１０２、Ｐ型チャネル層（第２の半導体領域）１０３、トレンチゲート２、ゲート酸化膜（ゲート絶縁膜）３、Ｎ+ 型半導体領域（第３の半導体領域）１０６が設けられている。ここで、トレンチゲート２は、Ｐ型チャネル層１０３の表面からそのＰ型チャネル層１０３を貫いてＮ型半導体層１０２に達するように形成されている。また、ゲート酸化膜３は、トレンチゲート２を包み込むように形成されている。なお、このＭＯＳＦＥＴ１の製造方法については、後で説明する。
【００１６】
上記構成のＭＯＳＦＥＴ１において、トレンチゲート２に所定値以上の電圧を印加すると、トレンチゲート２に近接する領域においてチャネル層１０３の導電型がＰ型からＮ型に反転する。これにより、Ｎ+ 型半導体領域１０６とＮ型半導体層１０２とを接続するＮチャネルが形成され、ＭＯＳＦＥＴ１はオン状態になる。また、トレンチゲート２に印加する電圧を上記所定値以下に下げると、Ｎチャネルが形成されていた領域の導電型がＮ型からＰ型に戻る。これにより、Ｎ+ 型半導体領域１０６とＮ型半導体層１０２との間のＮチャネルが消滅し、ＭＯＳＦＥＴ１はオフ状態に戻る。
【００１７】
実施形態のＭＯＳＦＥＴ１は、Ｐ型チャネル層１０３の深さ「Ａ」、トレンチゲート２のＰ型チャネル層１０３の表面からの深さ「Ｂ」、Ｐ型チャネル層１０３の表面からゲート酸化膜３の底面までの深さ「Ｃ」について下記の条件が満たされるように形成される。
条件１：１．２≦Ｂ／Ａ≦１．５
条件２：１．３≦Ｃ／Ｂ
条件１は、主に、ＭＯＳＦＥＴ１のドレイン・ソース間に加わるサージ電圧を抑制するための条件である。すなわち、「Ｂ／Ａ」が１を超えて大きくなると、ゲート酸化膜３を介してトレンチゲート２とＮ型半導体層１０２とが対向する面積（図１においては、Ｓで示す）が大きくなっていく。そうすると、ゲート・ドレイン間の容量が大きくなる。ここで、ＭＯＳＦＥＴ１のターンオフ時には、ドレイン・ソース間にサージ電圧が加わる。そして、「Ｂ／Ａ」を大きくすることによりゲート・ドレイン間の容量を大きくすれば、電圧の立ち上がりが緩やかになり、サージ電圧を抑えることができる。
【００１８】
図２（ａ）は、「Ｂ／Ａ」を変化させたときのゲート・ドレイン間の容量およびドレイン・ソース間の耐圧を示す図である。図２（ａ）に示すように、「Ｂ／Ａ」が大きくなると、ゲート・ドレイン間の容量も大きくなっていく。ここで、トレンチゲート構造を有する一般的なＭＯＳＦＥＴにおいては、通常、「Ｂ／Ａ」は１〜１．２程度である。よって、実施形態のＭＯＳＦＥＴ１では、ゲート・ドレイン間の容量を大きくする目的で、「Ｂ／Ａ」を１．２以上に形成する。
【００１９】
ただし、「Ｂ／Ａ」を大きくしていくと、ドレイン・ソース間の耐圧は緩やかに低下していく。そして、「Ｂ／Ａ」が１．５を超えると、ドレイン・ソース間の耐圧は急激に低下してしまう。よって、実施形態のＭＯＳＦＥＴ１では、ドレイン・ソース間の耐圧の低下を防ぐために、「Ｂ／Ａ」を１．５以下に形成する。すなわち、トレンチゲート２のＰ型チャネル層１０３の表面からの深さは、Ｐ型チャネル層１０３の深さの１．２〜１．５倍となるように形成される。
【００２０】
条件２は、ＭＯＳＦＥＴ１のドレイン・ソース間の耐圧を確保するための条件である。すなわち、「Ｃ／Ｂ」は、トレンチゲート２の底部におけるゲート酸化膜３の膜厚の関数であり、その膜厚が厚くなると、「Ｃ／Ｂ」も大きくなる。ここで、トレンチゲート２の底部におけるゲート酸化膜３の膜厚を厚くすると、それに伴ってＭＯＳＦＥＴ１のドレイン・ソース間の耐圧も高くなる。したがって、「Ｃ／Ｂ」を大きくすれば、ドレイン・ソース間の高耐圧化を図ることができる。
【００２１】
図２（ｂ）は、「Ｃ／Ｂ」を変化させたときのドレイン・ソース間の耐圧を示す図である。図２（ｂ）に示すように、「Ｃ／Ｂ」を大きくしていくと、ＭＯＳＦＥＴ１のドレイン・ソース間の耐圧は緩やかに高くなっていく。そして、「Ｃ／Ｂ」が約１．３以上になると、ドレイン・ソース間の耐圧は急激に高くなっていく。したがって、実施形態のＭＯＳＦＥＴ１では、ドレイン・ソース間の耐圧を高めるために、「Ｃ／Ｂ」を１．３以上に形成する。すなわち、Ｐ型チャネル層１０３の表面からゲート酸化膜３の底面までの深さは、トレンチゲート２のＰ型チャネル層１０３の表面からの深さの１．３倍以上になるように形成される。
【００２２】
このように、実施形態のＭＯＳＦＥＴ１は、上記条件１および条件２を満たすように形成することにより、ドレイン・ソース間の高耐圧化およびサージ電圧の抑制の双方がバランスよく実現される。
【００２３】
なお、本発明の半導体装置に係るＭＯＳＦＥＴは、概念的には、ドレイン・ソース間の耐圧を確保できる範囲でゲート・ドレイン間の容量が所望の値以上になるようにＰ型チャネル層１０３の深さとトレンチゲート２のＰ型チャネル層１０３の表面からの深さとの比率が決定され、かつ、Ｎ型半導体層１０２とＮ+ 型半導体領域１０６との間の耐圧が所望の値以上になるようにトレンチゲート２のＰ型チャネル層１０３の表面からの深さとＰ型チャネル層１０３の表面からゲート酸化膜３の底面までの深さとの比率が決定されるように設計される。そして、この概念を具体化したものが、上述の条件１、２である。
【００２４】
次に、図１に示すＭＯＳＦＥＴ１の製造方法について説明する。
工程１：まず、Ｎ+ 型半導体基板１０１の上面に、例えばエピタキシャル成長法により、低不純物濃度のＮ型半導体層１０２を形成する。続いて、Ｎ型半導体層１０２の上面にＰ型チャネル層１０３を形成する。さらに、Ｐ型チャネル層１０３の表面領域に選択的にソース領域としてのＮ+ 型半導体領域１０６を形成する。
【００２５】
工程２：Ｎ+ 型半導体領域１０６が形成されているＰ型チャネル層１０３の表面に絶縁膜を形成し、Ｎ+ 型半導体領域１０６およびＰ型チャネル層１０３を貫通してＮ型半導体層１０２に達するようにトレンチ（深溝）を形成する。この後、Ｐ型チャネル層１０３の表面に形成した絶縁膜を除去する。
【００２６】
工程３：上述のトレンチが形成された状態で酸化膜および窒化膜を順番に形成する。続いて、プラズマエッチング等の異方性エッチングにより、トレンチ底部の窒化膜を除去する。このとき、トレンチの内壁側面の窒化膜は残る。
【００２７】
工程４：ＬＯＣＯＳ法等により、厚い酸化膜を形成する。この酸化膜は、トレンチの底部においてゲート酸化膜３の一部を構成する。この後、トレンチの内壁側面に形成されている窒化膜および酸化膜を除去する。
【００２８】
工程５：基板全体に薄い酸化膜を形成する。これにより、トレンチの内壁側面に酸化膜が形成される。この酸化膜は、ゲート酸化膜３の一部を構成する。
工程６：基板全域にボロン等がドープされたポリシリコン層を蒸着する。これにより、トレンチゲート２が形成される。この後、不要なポリシリコンおよび不要な酸化膜を除去し、さらに電極を形成することでＭＯＳＦＥＴ１が形成される。
【００２９】
上記製造工程において、工程２で形成されるトレンチの深さは、上述の条件１、２双方を考慮し、例えば、Ｐ型チャネル層１０３の深さの１．６〜２倍程度に形成される。また、工程４で形成される酸化膜（すなわち、トレンチの底部に形成されるゲート酸化膜３）の厚さは、上述の条件１、２双方を考慮し、例えば、工程２で形成したトレンチの深さの２５〜３０パーセント程度に形成される。一例として、Ｐ型チャネル層１０３の深さが３μｍであるときに、「Ｂ／Ａ＝１．３」「Ｃ／Ｂ＝１．４」に設定すると、工程２で形成するトレンチの深さは約５．４μｍ、そのトレンチの底部に形成されるゲート酸化膜３の厚さは約１．５μｍ、トレンチゲート２の深さは約３．９μｍとなる。
【００３０】
なお、上述の実施例ではＭＯＳＦＥＴについて説明したが、本発明はこれに限定されるものではなく、トレンチゲートを有する縦型の半導体装置に広く適用可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体装置の一実施形態のＭＯＳＦＥＴの断面図である。
【図２】ＭＯＳＦＥＴの特性を説明する図である。
【図３】一般的なトレンチゲート構造を有する縦型のＭＯＳＦＥＴの断面図である。
【符号の説明】
【００３２】
１      ＭＯＳＦＥＴ
２      トレンチゲート
３      ゲート酸化膜
１０１  Ｎ+ 型半導体基板
１０２  Ｎ型半導体層
１０３  Ｐ型チャネル層
１０６  Ｎ+ 型半導体領域
【図２】
2007042913.tif 000003
【図１】
2007042913.tif 000004
【図３】
2007042913.tif 000005