(57)【要約】【課題】  リセット回路に関し、特に電源投入時や電源低下時に、ＣＰＵボード等に実装されたＣＰＵ回路や論理回路等を確実にリセットして初期化させるリセット回路を提供する。【解決手段】  リセット回路は、電源に接続され、当該電源の電圧を監視し、電源電圧の低下を検知する検知手段（１）と、電源電圧が所定値以下に低下すると放電を開始し、且つその電位が所定値以下になると充電を開始する特性を有するタイマ手段（１６〜１７）と、前記検知手段により電源電圧の低下を検知すると、リセット信号を出力すると伴に一定時間それを保持し、さらに前記タイマ手段の電位が充電開始後に所定値以上になると前記リセット信号の出力を停止させるリセット手段（３１、３２）と、を備える。【選択図】      図３
2007104210.tif 000002
【特許請求の範囲】
【請求項１】
電源に接続され、当該電源の電圧を監視し、電源電圧の低下を検知する検知手段と、
電源電圧が所定値以下に低下すると放電を開始し、且つその電位が所定値以下になると充電を開始する充放電特性を有するタイマ手段と、
前記検知手段により電源電圧の低下を検知すると、リセット信号を出力すると伴に一定時間それを保持し、さらに前記タイマ手段の電位が充電開始後に所定値以上になると前記リセット信号の出力を停止させるリセット手段と、
を備えることを特徴とするリセット回路。
【請求項２】
さらに、電源ノイズを除去するためのフィルタ回路を有することを特徴とする請求項１記載のリセット回路。
【請求項３】
電源電圧の低下を検出する第１の検出部と、
充放電特性を有するタイマ手段と、
前記タイマ手段の充電電位を検出する第２の検出部と、
前記タイマ手段の放電電位を検出する第３の検出部と、
前記第１の検出部が前記電源電圧の低下を検出した時にセットされて前記タイマ手段の放電を開始させ、そして前記第３の検出部が前記タイマ手段の所定の放電電位を検出した時にリセットされて前記タイマ手段の充電を開始させるラッチ部と、
前記第２の検出部が前記タイマ手段の所定の充電電位を検出した時に出力される信号と前記ラッチ部がセットされた時に出力される信号の論理和信号をリセット信号として出力する論理部と、を有し、
前記第２の検出部及び／又は前記第３の検出部は、前記タイマ手段の充電電位及び／又は放電電位を検出するそれぞれの所定の閾値を備えたシュミット回路を用いることを特徴とするリセット回路。
【請求項４】
前記第２の検出部及び前記第３の検出部は、前記タイマ手段の充電電位及び放電電位を検出するそれぞれの所定の閾値を備えたコンパレータ回路を用い、前記所定の閾値は共通の閾値作成回路から与えられることを特徴とする請求項３記載のリセット回路。
【請求項５】
前記タイマ手段として、定電流回路とコンデンサで構成したことを特徴とする請求項３又は４に記載のリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセット回路に関し、特に電源投入時や電源電圧の低下時に、ＣＰＵボード等に実装されたＣＰＵ回路や論理回路等を確実にリセットして初期化させるリセット回路に関するものである。
【背景技術】
【０００２】
図１は、従来のリセット回路の一例を示したものである。また、図２には、図１の動作タイミングの一例を示している。
図１及び２を参照しながら基本的な回路動作について説明すると、電源電圧（ＶＣＣ）は検知部１（１）の抵抗Ｒ１（１１）及び抵抗Ｒ２（１２）によって分圧され、コンパレータ（ＣＭＰ１）１４はその分圧電位と閾値（Ｖｔｈ０）１３とを比較して電源投入又はその電圧低下を検出する（図２の (i））。
【０００３】
分圧電位が閾値１３よりも大きくなって検出部１が電源投入を検出すると、コンパレータ１４の出力は高レベルから低レベルに変化し、次段のＭＯＳスイッチ（ＭＯＳ１）１５をオフする。これにより、その出力に接続されたコンデンサ（Ｃ１）１７は抵抗（Ｒ３）１６を介してＣ１×Ｒ３の時定数で充電を開始し、やがてコンデンサ１７の電位は電源電圧値（ＶＣＣ）に到達する（図２の（ii））。
【０００４】
コンデンサ１７の充電開始前は、検知部２におけるシュミットタイプのコンパレータ（ＣＭＰ２）１９の出力は高レベルであり、そのシュミット閾値（Ｖｔｈ＋／−）１８も高レベル側の高閾値（Ｖｔｈ＋）が選択される。そのため、電源投入直後の出力段のＭＯＳスイッチ２０はオンし、低レベルのリセット信号（ＲＥＳＥＴ＊）を出力する（図２の（ii））。
【０００５】
コンデンサ１７の充電によってその電位が高閾値（Ｖｔｈ＋）１８を超えると、コンパレータ１９の出力は低レベルに変化し、シュミット閾値（Ｖｔｈ＋／−）１８はノイズの影響を回避すべく低レベル側の低閾値（Ｖｔｈ−）に変化する。この時点で出力段のＭＯＳスイッチ２０はオフし、高レベルのリセット解除信号を出力する（図２の（iii））。
【０００６】
このように、検知部１のコンパレータ１４が電源投入を検出してから検知部２のコンパレータ１９がタイマ満了を検出するまでの期間は、リセット状態が維持される（図２のパワーオンリセット時間）。このパワーオンリセット時間は、ＣＰＵボード等に実装されたＣＰＵ回路や論理回路等を確実にリセットして初期化できる時間に設定される。
【０００７】
他の従来例としては、図１のような充放電特性を有するアナログＲＣタイマを使用する代わりに、複数のインバータ素子をリング状に接続し、その遅延時間を利用してパワーオンリセット回路の全てを論理回路で構成できるようにしたものが開示されている（特許文献１参照）。
【０００８】
【特許文献１】特開２００３−３２４３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、検知部１のコンパレータ１４が閾値１３との比較によって電源低下を検出すると（図２の（i）のＡ及びＡ’）、コンパレータ１４の出力は低レベルから高レベルに変化して次段のＭＯＳスイッチ１５をオンする。その結果、コンデンサ１７の充電電荷はＭＯＳスイッチ１５のオン抵抗（ＲON）とコンデンサ（Ｃ１）１７とのＣ１×ＲON 時定数で放電される。一般に、ＭＯＳスイッチ１５のオン抵抗はタイマ抵抗（Ｒ３）１６よりも小さいため、コンデンサ１７の立下り放電時間はその立ち上がり充電時間よりも短くなる。
【００１０】
しかしながら、図１の従来例ではノイズ耐性を考慮して検知部２のコンパレータ１９にシュミット閾値（Ｖｔｈ＋／−）１８を使用しており、図２の（ii）及び（iii ）に示すように、電源低下を閾値（Ｖｔｈ０）との比較によって検出した後、コンデンサ１７の電圧が低閾値（Ｖｔｈ−）まで低下してリセット信号（ＲＥＳＥＴ＊）を出力するまでの時間（図２のリセットオン遅延時間）は長くなる傾向にある。
【００１１】
電源電圧の低下時間が十分長い場合（図２のＡ）には、コンデンサ１７が完全に放電した後に充電動作が開始されるため、その動作は前述した電源投入時の動作と同じくなる。従って、この場合のパワーオンリセット時間は十分に保証される。一方、電源電圧の低下時間が短い場合（図２のＡ’）には、コンデンサ１７の放電途中で充電動作が開始されるため、パワーオンリセット時間が保証できない場合が生じ得る。
【００１２】
一般に、リセット時間はシステムによって異なるが、リセットオン遅延時間はリセット時間によらず一定であることが望ましい。しかしながら、従来の構成ではリセット時間、リセットオン遅延時間ともに同一のコンデンサ（Ｃ１）１７の容量値に依存しており、リセット時間を長くするとリセットオン遅延時間も長くなって適当な容量値の選定が困難となる問題があった。
【００１３】
そのため、充電用と放電用とに分けて２つのコンデンサを使用すると回路が複雑化して回路規模や製造コストが上昇するという問題があった。（以上、従来技術からのストーリ）一方、図１のリセット回路は外付けコンデンサ１７以外はＩＣ化されており、コンデンサ１７の代わりにＩＣ抵抗（Ｒ３）１６の抵抗値を大きくすると電源ノイズを拾いやすくなり、またＩＣ抵抗の抵抗値は絶対精度がとれないという問題があった。
【００１４】
そこで本発明の目的は、上記の問題点に鑑み、電源投入時はもとより電源電圧の低下を検出した場合にも、その低下時間の長短に係らず、ＣＰＵボード等に実装されたＣＰＵ回路や論理回路等を確実にリセットして初期化させるパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明によれば、電源に接続され、当該電源の電圧を監視し、電源電圧の低下を検知する検知手段と、電源電圧が所定値以下に低下すると放電を開始し、且つその電位が所定値以下になると充電を開始する充放電特性を有するタイマ手段と、前記検知手段により電源電圧の低下を検知すると、リセット信号を出力すると伴に一定時間それを保持し、さらに前記タイマ手段の電位が充電開始後に所定値以上になると前記リセット信号の出力を停止させるリセット手段と、を備えるリセット回路が提供される。
【００１６】
また本発明によれば、電源投入又は電源電圧の低下を検出する第１の検出部と、コンデンサと抵抗で構成したＲＣタイマと、前記ＲＣタイマの充電電位を検出する第２の検出部と、前記ＲＣタイマの放電電位を検出する第３の検出部と、前記第１の検出部が前記電源電圧の低下を検出した時にセットされて前記ＲＣタイマの放電を開始させ、そして前記第３の検出部が前記ＲＣタイマの所定の放電電位を検出した時にリセットされて前記ＲＣタイマの充電を開始させるラッチ部と、前記第２の検出部が前記ＲＣタイマの所定の充電電位を検出した時に出力される信号と前記ラッチ部がセットされた時に出力される信号の論理和信号をリセット信号として出力する論理部と、で構成するリセット回路が提供される。
【００１７】
前記リセット回路は、さらに電源ノイズを除去するためのフィルタ回路を有し、前記第２の検出部及び／又は前記第３の検出部は、前記ＲＣタイマの充電電位及び／又は放電電位を検出するそれぞれの所定の閾値を備えたシュミット回路を用いる。また前記第２の検出部及び前記第３の検出部は、前記ＲＣタイマの充電電位及び放電電位を検出するそれぞれの所定の閾値を備えたコンパレータ回路を用い、前記所定の閾値は共通の閾値作成回路から与えられるようにしてもよい。さらに、前記ＲＣタイマに代えて、定電流回路とコンデンサで構成したタイマを用いることもできる。
【発明の効果】
【００１８】
本発明のリセット回路は、ＲＣタイマのコンデンサ容量値に依存するリセットオン遅延時間を発生させず、それ以外は従来通りのパワーオンリセット動作を実行するため、電源電圧の低下時間の長短によらず、確実にパワーオンリセット時間を保証するリセット回路が提供される。
【発明を実施するための最良の形態】
【００１９】
図３は、本発明の基本的な回路構成を示したものである。図４にはその第１の実施例を示しており、図５には図４の動作タイミングの一例を示している。なお、図３と図４との間で互いに対応する箇所には同一符号を付している。また、図３を図１の従来例と比較すると、図３で検知部３（３２）、ラッチ部３１及び論理部３３が新たに追加されている以外は、図１と同様である。
【００２０】
新たに追加された部分については、以降の図４及び５の具体例で詳細に説明する。本例では従来のリセットオン遅延時間がパワーオンリセット時間に含められており、電源低下の検出直後からパワーオンリセット時間が開始する。その結果、電源電圧の低下時間の長短がパワーオンリセット時間に影響することはなくなる。
【００２１】
図４において、検知部１のコンパレータ１４が電源電圧（ＶＣＣ）と閾値（Ｖｔｈ０）とを比較して電源電圧の低下を検出すると（図５の（i））、その検出出力（「１」レベル）をラッチ部３１のＳ２端子に与える（図５の（ii））。Ｓ２端子が「１」レベルの間はセット優先ゲート４１の出力は「０」レベルとなり、２入力ＮＡＮＤで構成されたＳＲフリップフロップ回路４２のＱ１端子は「１」レベルとなる（図５の（iv））。
【００２２】
Ｑ１端子の出力は論理部３３のＯＲゲート４３の一方の入力に与えられており、ＯＲゲート４３の出力Ｑ３は「１」レベルとなる（図５の（vi））。これにより、次段のＭＯＳスイッチ（Ｑ３）２０はオンしてリセット信号（ＲＥＳＥＴ＊）を出力する（図５の（viii））。このように、本発明におけるリセット信号は、検知部１における電源電圧の低下検出と同時に出力されるため、従来のリセットオン遅延時間を考慮する必要はなくなる。
【００２３】
なお、図３では、ラッチ部３１のＱ２が論理部３３に入力されているが、これは論理部３３の論理構成によるものであり本質的なものではない。例えば、論理部３３のＯＲ回路４３をＮＡＮＤ回路に置き換えた場合には、ラッチ部３１のＱ２を論理部３３に入力して上記と同様の動作をさせることができる。但し、この場合には検知部２のＳ３信号の極性も反転させる必要がある。
【００２４】
一方、Ｑ１端子の出力「１」はＭＯＳスイッチ１５のゲートにも与えられており、これによってＭＯＳスイッチ１５はオンし、コンデンサ１７は放電を開始する。この放電は、検知部３（３２）がラッチ部３１のＳＲフリップフロップ回路４２をリセットするまで継続する。
【００２５】
本例の場合、検知部３２が、コンデンサ１７の電圧が所定の閾値Ｖｔｈ−よりも小さくなったことを検出して「０」レベルのリセット信号をラッチ部３１のＳ１端子に与える（図５の（iii）及び（vii））。本例では、電源電圧の低下検出状態（図５の（ii））がすでに終了しているため、前記リセット信号はセット優先ゲート４１を介して直ちにＳＲフリップフロップ回路４２をリセットする（図５の（iv））。
【００２６】
なお、前記低下検出信号が継続している場合にはその終了を待って前記リセット信号がＳＲフリップフロップ回路４２をリセットする。その結果、電源電圧の低下検出時点から従来のリセットオン遅延時間に相当する期間（Ｔｄ）まではワンショット的にリセット信号が出力される（図５の（viii））。
【００２７】
また、本発明のリセット回路は従来と同様の検知部２を備えている。但し、本例の検知部２は、従来のリセットオン遅延時間とは無関係にパワーオンリセット時間の満了時点だけを検出する。前述したように、電源低下検出時から従来のリセットオン遅延時間までは、ラッチ部３１、論理部３３及び検知部３（３２）によってすでにパワーオンリセット時間に含められており、検知部２はそれ以降のパワーオンリセット時間の満了時点を、コンデンサ１７の電圧と所定の閾値（本例ではＶｔｈ＋）との比較によって検出（Ｓ３）する（図５の（v））。
【００２８】
その結果、電源電圧の低下検出直後に発生する最小限のリセット時間（Ｔｄ）とパワーオンリセット時間の満了までの時間（Ｔｐ−ｏｎ）を併せた時間（ＯＲ回路４３の出力継続時間）が、本発明のパワーオンリセット時間となる（図５の（vi）及び（viii））。従って、本発明のリセット回路ではタイマ用のコンデンサの容量に依存した遅延時間は発生せず、電源電圧の低下検出直後に出力されるワンショット的なリセット信号以外は従来通りの動作が実現される。そのため、コンデンサ１７の適当な容量値を選択するだけで、電源投入時及び電源低下時に必要なパワーオンリセット時間を容易に確保することが可能となる。
【００２９】
図６は、図３の基本的な回路構成の変形例を示したものである。図７には図６を具体化した本発明の第２の実施例を示している。なお、図７では図４の本発明の第１の実施例と対応する箇所には同一符号を付している。以降で説明する各実施例についても同様である。図６では、ＲＣタイマを構成するコンデンサ１７の一端が電源電圧（ＶＣＣ）に接続されており、また抵抗（Ｒ３）４の一端が接地されている。それ以外は図３の回路構成と同じである。
【００３０】
図７の具体例でその動作を簡単に説明する。図７の回路構成からも明らかなようにコンデンサ１７の充放電が電源電位（ＶＣＣ）を基準に行われる点を除いて、図５の動作タイミングがそのまま適用される。但し、ＭＯＳスイッチ１５にはＰＭＯＳタイプが使用されており、ゲート信号が「０」レベルでＭＯＳスイッチ１５がオンし、コンデンサ１７が放電を開始する。このため、ラッチ部３１におけるＳＲフリップフロップ回路４２のトグル出力Ｑ１（図４の例ではＱ１＊（＝Ｑ２））がＭＯＳスイッチ１５に与えられている。
【００３１】
図８は、本発明の第３の実施例を示したものである。
本例では、電源電圧の低下を検出する検知部１にノイズ除去用のフィルタ回路５１を設けている。本発明のリセット回路では、電源電圧の低下検出直後にリセット信号（ＲＥＳＥＴ＊）が出力されるため、フィルタ回路５１を追加することで電源電圧に重畳するインパルス性ノイズ等へのノイズ耐性を向上させている。
【００３２】
フィルタ回路５１は、一次ＲＣフィルタ等によって簡易に構成でき、コンパレータ（ＣＭＰ１）１４の出力段やラッチ部３１の内部（図９参照）等の適当な箇所へも適宜配置することができる。また、一次ＲＣフィルタの抵抗に分圧抵抗（Ｒ１、Ｒ２）を共用してもよく、またそのＲＣ時定数を利用してリセットオン遅延時間をタイマ用のコンデンサ１７とは独立に設定できるようにしてもよい。
【００３３】
本例では、上記のフィルタ回路５１以外にも、検知部２（２）及び検知部３（３２）を図１の従来例と同様のシュミット回路で構成した例を示している。本発明ではＲＣタイマの立ち上がりと立ち下りをそれぞれ別個の検知部２及び３で検出するため、単に「１」又は「０」の判定を行う簡易なシュミットタイプのインバータを前記シュミット回路の代わりに使用することができる。また、本例では論理部３３を２入力ＮＡＮＤで構成することで、ラッチ部３１のＱ２信号（図５の（iv）の反転信号）と検知部２の検出信号（図５の（v）の反転信号）を使用する一例も併せて示している。
【００３４】
図９は、本発明の第４の実施例を示したものである。
本例では、ＲＣタイマ用の抵抗（Ｒ３）１６に代えて充電用の定電流源５５を使用している。定電流源５５を用いることで、ＲＣ時定数（指数関数）による時間−電圧特性ではなく直線状の時間−電圧特性が得られる。これにより、タイマ時間の設定位置（Ｖｔｈ＋／−）によらず正確なタイマ値が設定可能となる。その他のフィルタ回路５１、シュミット回路５２及び５３、そして２入力ＮＡＮＤ回路５４は、図８の第３の実施例で説明したのと同じである。
【００３５】
図１０及び１１は、本発明の第５及び第６の実施例を示したものである。
図１０の第５の実施例及び図１１の第６の実施例は、検知部２（２）及び検知部３（３２）に通常のコンパレータ５７及び５８を使用し、それらが使用する閾値電圧を共通の閾値回路５６又は５９から与える構成を有している点で共通する。
【００３６】
前述したように、本発明ではＲＣタイマの立ち上がりと立ち下りをそれぞれ別個の検知部２及び３で検出しており、ノイズ耐性を考慮しなければ通常のコンパレータが使用可能である。例えば、図５を参照すれば明らかなように、閾値Ｖｔｈ−を検知部３のコンパレータ５７の固定閾値として与え、そして閾値Ｖｔｈ＋を検知部２のコンパレータ５８の固定閾値として与えることができる。
【００３７】
図１０の第５の実施例では専用の閾値部５６を新たに設け、そこで電源電圧（ＶＣＣ）を直列抵抗（Ｒ４〜Ｒ６）６１〜６３によって分圧した固定閾値Ｖｔｈ＋及びＶｔｈ−を作成し、それらを検知部２（２）及び検知部３（３２）の各コンパレータ５８及び５７の固定閾値として与えている。
【００３８】
一方、図１１の第６の実施例では、図１０の閾値部５６と検知部１の電源電圧の検出抵抗（Ｒ１及びＲ２）１１及び１２とを共用化した閾値部５９を新たに設けている。この共用化により、図１０と比べて直列抵抗を流れる暗電流を低減することができる。図１０及び１１の実施例では、コンパレータと各コンパレータに共通の閾値部とを用いることで、本発明のリセット回路全体を簡素化している。
【００３９】
以上述べたように、本発明のリセット回路は、ＲＣタイマのコンデンサ容量値に依存するリセットオン遅延時間を発生させず、それ以外は従来通りのパワーオンリセット動作を実行する。そのため、電源低下時間の長短によらず、十分なパワーオンリセット時間が保証される。なお、上述した各実施例を適宜組み合わせてリセット回路を構成することもできる。
【図面の簡単な説明】
【００４０】
【図１】従来のリセット回路の一例を示した図である。
【図２】図１の動作タイミングの一例を示した図である。
【図３】本発明の基本的な回路構成を示した図である。
【図４】本発明の第１の実施例を示した図である。
【図５】図４の動作タイミングの一例を示した図である。
【図６】図３の基本的な回路構成の変形例を示した図である。
【図７】本発明の第２の実施例を示した図である。
【図８】本発明の第３の実施例を示した図である。
【図９】本発明の第４の実施例を示した図である。
【図１０】本発明の第５の実施例を示した図である。
【図１１】本発明の第６の実施例を示した図である。
【符号の説明】
【００４１】
１    検知部１
２    検知部２
１４、５７、５８    コンパレータ
１５、２０    ＭＯＳスイッチ
１９、５２，５３    シュミット回路
３１    ラッチ部
３２    検知部３
３３    論理部
５１    フィルタ部
５６，５９    閾値部
【図１】
2007104210.tif 000003
【図２】
2007104210.tif 000004
【図３】
2007104210.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007104210.tif 000012
【図１１】
2007104210.tif 000013