(57)【要約】【課題】従来は、１層の金属電極層を素子領域にコンタクトさせ、当該金属電極層上にボンディングワイヤを固着していた。装置のオン抵抗を低減するには、金属電極層の膜厚を厚くすることが望ましいが、パターニングの精度に限界がある。また、ボンディングワイヤにＡｕ細線を採用すると、時間経過に伴いＡｕ／Ａｌ共晶層が形成され、素子領域の層間絶縁膜にプレッシャーを与える問題があった。【解決手段】金属電極層を２層とする。第１電極層は、従来通り素子領域に合わせた微細な離間距離でパターニングする。一方第２電極層は第１電極層とコンタクトすればよく、離間距離が広がっても問題はない。つまり第２電極層を所望の膜厚にすることができる。また、ワイヤボンド領域下方の第１電極層上に窒化膜を配置することで、Ａｕ／Ａｌ共晶層による体積膨張が起こった場合でもそのストレスが素子領域に伝わることを防止できる。【選択図】    図１
2007042817.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けた絶縁ゲート型半導体素子領域と、
少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層と、
前記第１電極層の一部を被覆する絶縁膜と、
前記第１電極層および前記絶縁膜上を覆い、該絶縁膜から露出する前記第１電極層とコンタクトする第２電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
半導体基板上に設けた絶縁ゲート型半導体素子領域と、
少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層と、
前記第１電極層の一部を被覆する絶縁膜と、
前記第１電極層および前記絶縁膜上を覆い、該絶縁膜から露出する前記第１電極層とコンタクトする第２電極層と、
前記絶縁膜の上方の前記第２電極層と固着するボンディングワイヤと、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項３】
前記第１および第２電極層はアルミニウムを主材料とする金属層であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記ボンディングワイヤは、金を主材料とすることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項５】
前記絶縁膜は少なくとも前記ボンディングワイヤの固着領域の下方に設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項６】
前記絶縁膜は島状に複数設けられることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記絶縁膜は窒化膜であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項８】
前記絶縁膜は０．５μｍ〜３μｍの膜厚であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項９】
前記第２電極層上に保護膜を設け、前記ボンディングワイヤは前記保護膜に設けた開口部を介して前記第２電極層に固着することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記第１電極層は第１開口部を有し、前記第２電極層は第２開口部を有し、前記第１開口部の開口幅と前記第２開口部の開口幅は異なる大きさであることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記第１開口部および該第１開口部周囲の前記第１電極層上を被覆する他の絶縁膜が設けられることを特徴とする請求項１０に記載の絶縁ゲート型半導体装置。
【請求項１２】
半導体基板上に絶縁ゲート型半導体素子領域を形成する工程と、
少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層を形成する工程と、
前記第１電極層の一部を被覆する絶縁膜を形成する工程と、
前記第１電極層および前記絶縁膜上を覆い、該絶縁膜から露出する前記第１電極層とコンタクトする第２電極層を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１３】
前記絶縁膜の上方の前記第２電極層にボンディングワイヤを固着することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１４】
前記第１電極層を第１開口部により複数の領域に分離する工程と、前記第１開口部と開口幅が異なる第２開口部により前記第２電極層を複数の領域に分離する工程と、を有することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１５】
前記第１開口部および該第１開口部周囲の前記第１電極層を被覆する他の絶縁膜を形成することを特徴とする請求項１４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１６】
前記絶縁膜と前記他の絶縁膜を同一工程により形成することを特徴とする請求項１５に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置及びその製造方法に係り、特に装置のオン抵抗の低減と、ワイヤボンド時の不良を改善した絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図９は従来の半導体装置を示す。図９（Ａ）は断面図であり、図９（Ｂ）は平面図である。図９（Ａ）は図９（Ｂ）のｂ−ｂ線断面図である。
【０００３】
図９（Ａ）の如く素子領域５１には、例えばトレンチ構造のＭＯＳＦＥＴ５２が設けられる。すなわちｎ＋型のシリコン半導体基板３１の上にｎ−型のエピタキシャル層からなるドレイン領域３２を設け、その表面にｐ型のチャネル層３４を設ける。チャネル層３４を貫通し、ドレイン領域３２まで到達するトレンチ３７を形成し、トレンチ３７の内壁をゲート酸化膜４１で被膜し、トレンチ３７に充填されたポリシリコンよりなるゲート電極４３を設ける。トレンチ３７に隣接したチャネル層３４表面にはｎ＋型のソース領域４５が形成され、隣り合う２つのセルのソース領域４５間のチャネル層３４表面にはｐ＋型のボディ領域４４を設ける。ゲート電極４３上は層間絶縁膜４６で覆われる。表面には、素子領域５１と接続する金属電極層４７を設ける。
【０００４】
図９（Ｂ）のごとく、金属電極層４７は所定の形状にパターニングされ、素子領域５１全面を覆うソース電極４７ｓおよび、ゲートパッド電極４７ｇ等を形成する。ソース電極４７ｓは、ソース領域４５およびボディ領域４４にコンタクトする。また、ゲートパッド電極４７ｇは保護ダイオードＤを介するなどして、素子領域５１のゲート電極４３と接続する。
【０００５】
金属電極層４７上には、保護膜となる窒化膜５０が設けられ、窒化膜５０を開口してボンディングワイヤ６０を固着する（例えば特許文献１参照。）。
【０００６】
ボンディングワイヤ６０は、例えば素子領域５１を覆うソース電極４７ｓ上に４箇所、ゲートパッド電極４７ｇ上に１箇所固着される。
【特許文献１】特開２００２−３６８２１８号公報（第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＭＯＳＦＥＴ等の絶縁ゲート型半導体装置においては、オン抵抗の低減が特性向上の重要なファクターとなっている。オン抵抗の低減には様々な手法が採用されるが、例えば素子領域の全面にコンタクトする金属電極層４７（ソース電極４７ｓ）の抵抗値を低減することが、比較的低コストで実施が容易である。具体的には、抵抗値の低い金属層としてアルミニウム合金からなる金属電極層４７が一般的に採用されている。
【０００８】
ところが、アルミニウム合金の金属電極層４７の場合、ボンディングワイヤに金（Ａｕ）細線を採用すると、例えばある期間が経過した後に不良が起こる問題がある。つまり、金属電極層４７にＡｕボールを直接固着すると、時間の経過に伴いその界面においてＡｕとＡｌが相互拡散し、Ａｕ／Ａｌ共晶層が形成される。Ａｕ／Ａｌ共晶は、体積膨張を引き起こし、その際のストレスが層間絶縁膜４６にプレッシャーを与える。
【０００９】
層間絶縁膜４６にプレッシャーが加わるとクラックＣが発生し（図９（Ａ）参照）、ゲート−ソース間のリークを起こす問題がある。
【００１０】
また、さらなるオン抵抗の低減を目指す場合には、例えば、アルミニウム合金層に変えて、より抵抗値の低い金属層を採用することも考えられる。アルミニウム合金層でなければ、上述のＡｌ／Ａｕ共晶によるクラックＣの発生も回避できる。しかし、アルミニウム合金層は既存のスパッタ装置を利用でき、コストも安価である。またパターニングも容易で、金属電極層４７として好適である。従って、金属電極層４７にはアルミニウム合金を採用し、金属電極層４７の膜厚を厚することで、抵抗値をより低減することができる。
【００１１】
しかしアルミニウム合金の膜厚を厚くするにも限界がある。すなわち、低コストのウェットエッチングでアルミニウム合金のパターニングを行う場合、深さ方向のエッチング量と同等のサイドエッチングが起こるため、膜厚を厚くすればするほど、隣り合うパターン（例えばゲートパッド電極４７ｇとソース電極４７ｓ）との離間距離を確保する必要がある。従って、素子領域５１や、ゲートパッド電極４７ｇとのパターン配置が必要以上に広がってしまい、チップサイズが増大してしまう問題がある。
【００１２】
一方、ドライエッチングであればサイドエッチングが起こらないが、エッチング装置が高価である。またエッチングマスクとなるレジスト膜とアルミニウム合金とのエッチング選択比の関係から、エッチング可能な膜厚にも限界がある。すなわち、アルミニウム合金のドライエッチャーはレジスト膜との選択比が低く、厚いアルミニウム合金をエッチングする間に残すべきレジスト膜もエッチングが進んでしまい、マスクパターンが正確に形成できない。レジスト膜を厚く形成すればよいが、その場合解像度が劣化するため、微細パターンには不向きである。
【課題を解決するための手段】
【００１３】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板上に設けた絶縁ゲート型半導体素子領域と、少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層と、前記第１電極層の一部を被覆する絶縁膜と、前記第１電極層および前記絶縁膜上を覆い、該絶縁膜から露出する前記第１電極層とコンタクトする第２電極層と、を具備することにより解決するものである。
【００１４】
第２に、半導体基板上に設けた絶縁ゲート型半導体素子領域と、少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層と、前記第１電極層の一部を被覆する絶縁膜と、前記第１電極層および前記絶縁膜上を覆い、該絶縁膜から露出する前記第１電極層とコンタクトする第２電極層と、前記絶縁膜の上方の前記第２電極層と固着するボンディングワイヤと、を具備することにより解決するものである。
【００１５】
第３に、半導体基板上に絶縁ゲート型半導体素子領域を形成する工程と、少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層を形成する工程と、前記第１電極層の一部を被覆する絶縁膜を形成する工程と、前記第１電極層および前記絶縁膜上を覆い、該絶縁膜から露出する前記第１電極層とコンタクトする第２電極層を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本発明に依れば、第１に、ボンディングワイヤ固着領域の第１電極層と第２電極層間に配置した絶縁膜により、Ａｕ／Ａｌ共晶層の形成による層間絶縁膜のクラックを防止できる。すなわち、Ａｕ／Ａｌ共晶層の形成による体積膨張が起こった場合でも、第１電極層と第２電極層間に配置した絶縁膜が体積膨張によるストレスを受け止める。従って、層間絶縁膜へのプレッシャーを回避し、層間絶縁膜のクラックを防止できる。
【００１７】
第２に、トータルの金属電極層の総膜厚を厚く形成でき、半導体装置の低オン抵抗化を実現できる。金属電極層は、第１電極層と第２電極層からなり、第１電極層はパターニング時（第１開口部形成時）のサイドエッチング量を考慮した膜厚に形成する。そして、第１電極層上に第２電極層を所望の膜厚に形成する。第１開口部の開口幅は素子領域上のソース電極とゲートパッド電極との離間距離であり、パターニングが可能な限り近接している。すなわち第１電極層は微細な第１開口部が形成できる限界の膜厚とする。第２電極層は第１電極層とコンタクトしていれば十分であり、第２電極層のパターンとして微細化は要求されない。従って、レジスト膜の解像度もそれほど要求されないため、オン抵抗値に応じて所望の膜厚に形成することができる。
【００１８】
第３に、素子領域上のトータルの電極層の膜厚を厚くできるので、素子領域へのワイヤボンドの衝撃を緩和することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態を、図１から図８を参照して詳細に説明する。尚、一例として素子領域にｎチャネル型ＭＯＳＦＥＴが配置される場合を説明する。
【００２０】
図１には、本実施形態の半導体装置の断面図を示す。
【００２１】
素子領域２０には、ＭＯＳＦＥＴ２５が構成されている。尚、本実施形態では、ＭＯＳＦＥＴ２５が配置されるチャネル層の形成領域を素子領域２０とする。
【００２２】
素子領域２０上には第１電極層１７が設けられる。第１電極層１７はアルミニウム合金層であり、素子領域２０と接続する。第１電極層１７は、図の如く第１開口部ＯＰ１によって複数に分離され、これにより第１ソース電極１７ｓおよび第１ゲートパッド電極１７ｇが形成される。
【００２３】
第１ソース電極１７ｓは、素子領域２０上の全面を覆って設けられ、ＭＯＳＦＥＴ２５のソース領域１５と接続する。また、第１ゲートパッド電極１７ｇは、素子領域２０外の例えばチップコーナー部の基板表面に設けられる。第１ゲートパッド電極１７ｇは、保護ダイオードＤを介する等してＭＯＳＦＥＴ２５のゲート電極１３と接続する。第１電極層１７（第１ソース電極１７ｓおよび第１ゲートパッド電極１７ｇ）の膜厚ｄ１は、およそ３μｍ程度である。
【００２４】
第１電極層１７の上には第１絶縁膜２１が配置される。第１絶縁膜は窒化膜（以下第１窒化膜２１）であり、０．５μｍ〜３μｍ（例えば０．７μｍ）の膜厚を有する。後に詳述するが第１窒化膜２１は第１電極層１７の一部が露出するように、少なくとも、ボンディングワイヤ２７が固着する領域（ワイヤボンド領域２６）の下方に配置される。
【００２５】
第２電極層１８は、第１電極層１７および第１窒化膜２１上を覆い、第１窒化膜２１から露出する第１電極層１７とコンタクトする。第２電極層１８も例えばアルミニウム合金よりなり、第１開口部ＯＰ１とは開口幅の異なる第２開口部ＯＰ２によって複数に分離される。これにより第１ソース電極１７ｓにコンタクトする第２ソース電極１８ｓと、第１ゲートパッド電極１７ｇにコンタクトする第２ゲートパッド電極１８ｇが形成される。これらの膜厚ｄ２は、例えば３μｍ程度である。尚、この膜厚ｄ２は、一例であり、要求されるオン抵抗等、装置の特性に応じて適宜選択する。
【００２６】
ＭＯＳＦＥＴ２５は、ｎ＋シリコン半導体基板１上にドレイン領域となるｎ−型エピタキシャル層２を設けその表面に設けたｐ型のチャネル層４に形成される。チャネル層４外周には、チャネル層４よりも深く高濃度のｐ＋型領域３が形成され、チャネル層４終端における空乏層の曲率を緩和して電界集中を抑制している。
【００２７】
トレンチ８は、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ８内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００２８】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ８内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ８内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００２９】
ゲート電極１３は、トレンチ８に埋設された導電材料である。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るためにｎ型不純物が導入されている。このゲート電極１３はポリシリコンのパターニングにより形成される連結部（ここでは不図示）により、保護ダイオードＤと接続し、さらにゲートパッド電極１７ｇに接続する。
【００３０】
ソース領域１５は、トレンチ８に隣接したチャネル層４表面にｎ＋型不純物を注入した拡散領域である。また、隣接するソース領域１５間のチャネル層４表面および素子領域２０外周のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。
【００３１】
ゲート電極１３上には、層間絶縁膜１６が設けられる。層間絶縁膜１６間のコンタクトホールを介して、第１ソース電極１７ｓがソース領域１５およびボディ領域１４とコンタクトする。
【００３２】
第１ゲートパッド電極１７ｇは、脆弱なゲート酸化膜１１を過電圧等から保護する保護ダイオードＤ上に配置され、保護ダイオードＤの一端と接続する。保護ダイオードＤの一端は、ゲート電極１３と接続し、保護ダイオードＤの他端は、第１ソース電極１７ｓと接続する。
【００３３】
図２は、図１の半導体装置のチップ平面図である。図２（Ａ）が第１電極層１７および第１窒化膜２１のパターンを示す図であり、図２（Ｂ）が第２電極層１８のパターンを示す図である。図２において素子領域２０は一点鎖線で示した。また、図１は、図２（Ｂ）のａ−ａ線断面に相当する。
【００３４】
図２（Ａ）の如く、第１窒化膜２１は、第１電極層１７上に例えば島状に配置される。つまり、第１窒化膜２１の周囲には第１電極層１７が露出する。
【００３５】
図２（Ｂ）において破線は第２電極層１８下方の第１窒化膜２１のパターン、丸印は第２電極層１８表面のワイヤボンド領域２６を示す。
【００３６】
例えば図の場合において、第１ソース電極１７ｓおよび第２ソース電極１８ｓは、少なくとも素子領域２０上を覆って設けられ、複数のワイヤボンド領域２６が確保される。一方第１ゲートパッド電極１７ｇおよび第２ゲートパッド電極１８ｇは、１つのワイヤボンド領域２６が確保できれば十分である。
【００３７】
そして本実施形態では、ワイヤボンド領域２６の下方の第１金属層１７上に、少なくともワイヤボンド領域２６と重畳するように、第１窒化膜２１を配置する。これにより、ワイヤボンド時の不良を回避できる。すなわち、アルミニウム合金層に対してＡｕワイヤをワイヤボンドする場合、Ａｕ／Ａｌ共晶層が形成され体積膨張が起こり、第１窒化膜２１にストレスを与える。第１窒化膜２１は結晶のひずみや、クラックなど、多少のダメージを受けるが、これによりストレスが素子領域２０に伝わることを防止できる。第１窒化膜２１は素子領域２０の電気的な絶縁のために設けられるものではないので、結晶のひずみやクラックなど、膜質が多少劣化した場合であっても装置に影響を与えるものではない。
【００３８】
これにより、素子領域２０の層間絶縁膜１６にストレスが及ぶことはなく、層間絶縁膜１６のクラックＣによるショートを防止できる。また、例えば第１電極層１７が従来と同等の膜厚の場合、これに加えて第２電極層１８を配置することにより、オン抵抗の低減が図れる。
【００３９】
更に、第２電極層１８の膜厚が厚い方が、オン抵抗の低減には有利でありまた、第２電極層１８の厚みによってワイヤボンドの衝撃を緩和することもできる。
【００４０】
尚、Ａｕ／Ａｌ共晶層は、ワイヤボンド領域を中心に形成される。従って、第１窒化膜２１は、第２電極層１８と第１電極層１７間の少なくともワイヤボンド直下となる領域に配置されていれば、ストレスを緩和することができる。
【００４１】
再び図１を参照し、第１開口部ＯＰ１および第２開口部ＯＰ２について説明する。
【００４２】
第２金属層１８は、第１金属層１７とほぼ同様のパターンに形成されるが、第２ソース電極１８ｓと第２ゲートパッド電極１８ｇを分離する第２開口部ＯＰ２の開口幅ｗ２は、第１ソース電極１７ｓと第１ゲートパッド電極１７ｇとを分離する第１開口部ＯＰ１の開口幅ｗ１とは大きさが異なる。
【００４３】
具体的には、第１開口部ＯＰ１の開口幅ｗ１は、第１電極層１７の膜厚と同等の３μｍである。また、第２開口部ＯＰ２の開口幅ｗ２は、第１開口部ＯＰ１の開口幅ｗ１より大きく、例えば３０μｍである。
【００４４】
ＭＯＳＦＥＴのオン抵抗低減のためには、第１電極層１７および第２電極層１８の膜厚は厚い方がよい。しかし、ウェットエッチングによりこれらをパターニングする場合、第１電極層１７の膜厚はパターニング時（第１開口部ＯＰ１形成時）のサイドエッチング量により制限される。つまり、深さ（厚み）方向と同等量のサイドエッチングが起こるため、第１電極層１７の膜厚を厚くしすぎると、第１開口部ＯＰ１の開口幅ｗ１が大きくなってしまう。これは、第１ソース電極１７ｓ（素子領域２０）と第１ゲートパッド電極１７ｇとのパターン配置が必要以上に広がることを意味し、チップの小型化あるいはセル数の増加を阻む問題となる。
【００４５】
従って、第１電極層１７は微細な第１開口部ＯＰ１が形成できる限界の膜厚（３μｍ）とし、第１開口部ＯＰ１の開口幅ｗ１は、第１電極層１７の膜厚やチップサイズ（あるいはセル数）を考慮してパターニングが可能な限り微細化されている。
【００４６】
一方、第２ソース電極１８ｓおよび第２ゲートパッド電極１８ｇは、互いに絶縁されていればよく、またそれぞれ第１金属層１７によって素子領域２０との接続は確保されている。つまり、第２ソース電極１８ｓ、第２ゲートパッド電極１８ｇは、それぞれ第１ソース電極１７ｓ、第１ゲートパッド電極１７ｇとコンタクトし且つボンディングワイヤの固着領域が確保できれば十分であり、第２開口部ＯＰ２に微細なパターンは要求されない。
【００４７】
従って、開口幅ｗ１と比較して開口幅ｗ２が十分広くても問題はなく、具体的には第２ソース電極１８ｓおよび第２ゲートパッド電極１８ｇの離間距離となる開口幅ｗ２は例えば３０μｍ程度である。
【００４８】
第２開口部ＯＰ２は、第１開口部ＯＰ１と重畳して設けられる。ここで、第１開口部ＯＰ１とその周囲の第１電極層１７は、第２絶縁膜となる窒化膜（以下第２窒化膜２２）で被覆される。第２窒化膜２２は、第２開口部ＯＰ２を形成する際の第２電極層１８のエッチングストッパーとなる。従って、第２窒化膜２２で第１開口部ＯＰを被覆することにより、第１開口部ＯＰ１の微細な開口幅ｗ１（第１ソース電極１７ｓと第１ゲートパッド電極１７ｇの離間距離）を維持したまま、広い第２開口部ＯＰ２を形成することができる。
【００４９】
このように、本実施形態の第２電極層１８は、第２開口部ＯＰ２の開口幅ｗ２の制限を受けることなく、所望のオン抵抗に応じて膜厚を設定できる。また、第２金属層１８の膜厚の制御のみでオン抵抗を低減できるので、既存の装置を利用でき、低コストでなおかつオン抵抗の低減が容易である。
【００５０】
第２電極層１７の膜厚は、厚い方がオン抵抗に有利であるのは既に述べたとおりであり、また厚い方が素子領域２０の動作の均一性を高め、ワイヤボンド時の衝撃の緩衝も可能となる。
【００５１】
図３は、第１窒化膜２１の他のパターンを示した、図２（Ａ）に相当する平面図である。また、ワイヤボンド領域２６を破線丸印で示した。
【００５２】
図２では、第１窒化膜２１をそれぞれのワイヤボンド領域２６に対応して島状にパターニングした場合を示したが、複数のワイヤボンド領域２６に連続して設けても良い。例えば、図３（Ａ）は、第１ソース電極１７ｓ側において隣り合うワイヤボンド領域２６が連続している場合である。
【００５３】
また図３（Ｂ）は、第１ソース電極１７ｓ側において全てのワイヤボンド領域２６が連続するようにパターニングされる場合である。更に、第１ゲートパッド電極１７ｇがワイヤボンド領域２６に対して十分大きい場合には、第１ゲートパッド電極１７ｇ上の第１窒化膜２１が複数に分割されていてもよい。
【００５４】
尚、図４の如く、第２金属層１８の表面に更に保護膜２８を設けても良い。保護膜２８は例えば窒化膜であり、チップ全面を被覆し、その厚みは７０００Å程度である。ボンディングワイヤ２７は、保護膜２８に設けた開口部を介して、第２金属層１８のワイヤボンド領域に固着する。
【００５５】
次に本発明の半導体装置の製造方法を、ｎチャネル型ＭＯＳＦＥＴを例に図５から図８に示す。
【００５６】
第１工程（図５）：半導体基板上に絶縁ゲート型半導体素子領域を形成する工程。
【００５７】
ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層してドレイン領域２を形成する。チャネル層の形成領域の端部には高濃度のボロンを注入・拡散し、ｐ＋型領域３を形成する。表面に熱酸化膜（不図示）を形成した後、チャネル層の形成領域の熱酸化膜をエッチングする。全面に例えばドーズ量１．０×１０１３ｃｍ-２でボロンを注入した後、拡散してｐ型のチャネル層４を形成する。
【００５８】
全面にＣＶＤ法によりＮＳＧ（ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成する。その後、レジスト膜によるマスクを、トレンチの開口部分を除いてかける。ＣＶＤ酸化膜をドライエッチングして部分的に除去し、チャネル層４を露出させる。
【００５９】
その後、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ８を形成する（図５（Ａ））。
【００６０】
ダミー酸化をしてトレンチ８内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜をエッチングにより除去する。
【００６１】
更に、全面を酸化してトレンチ８内壁にゲート酸化膜１１を駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。全面にポリシリコン層を堆積し、所望のパターンのマスクを設けてドライエッチングする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。
【００６２】
これにより、トレンチ８に埋設したゲート電極１３が形成される。また保護ダイオードとなるポリシリコン層１３ｄおよび保護ダイオードとゲート電極１３との連結部（不図示）などもパターニングされる（図５（Ｂ））。
【００６３】
その後、基板の電位を安定化させるために、ボディ領域の形成領域が露出するレジスト膜（不図示）によるマスクを設けて、選択的にボロンを例えばドーズ量２．０×１０１５ｃｍ-２でイオン注入する。新たなレジスト膜（不図示）でソース領域の形成領域に、砒素を例えばドーズ量５．０×１０１５ｃｍ-２程度でイオン注入する。
【００６４】
全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ（Ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層などをＣＶＤ法により堆積した絶縁膜１６’を形成する。このときの熱処理によりｎ＋型のソース領域１５とソース領域１５に隣接するチャネル層４表面にボディ領域１４を形成する。
【００６５】
レジスト膜により、少なくともＭＯＳＦＥＴのゲート電極１３上をマスクし、絶縁膜１６’にコンタクトホールを形成すると共に、層間絶縁膜１６を形成する。
【００６６】
これによりＭＯＳＦＥＴ２５が配置された素子領域２０が形成される（図５（Ｃ））。
【００６７】
尚、ソース領域１５とボディ領域１４の不純物の注入順を入れ替えてもよい。
【００６８】
第２工程（図６）：少なくとも素子領域上を被覆し、素子領域と接続する第１電極層を形成する工程。
【００６９】
例えば、アルミニウム合金を全面にスパッタし、全面に第１電極層１７を形成する。その後、開口幅ｗ１の第１開口部ＯＰ１を形成し、第１電極層１７を複数の領域に分離する。これにより、ＭＯＳＦＥＴ２５のソース領域１５およびボディ領域１４にコンタクトする第１ソース電極１７ｓと、第１ゲートパッド電極１７ｇが形成される。第１金属層１７の膜厚ｄ１は３μｍ程度である。また、第１ソース電極１７ｓおよび第１ゲートパッド電極１７ｇの離間距離となる開口幅ｗ１も３μｍ程度であり、オン抵抗を低減するための第１電極層１７の膜厚や、チップサイズ（セル数）、およびプロセス上の限界等を勘案して可能な限り微細化されている。
【００７０】
尚、図示は省略するが、第１電極層１７には、バリアメタル層などが含まれる場合もある。バリアメタル層は、アルミニウム合金のスパッタ前に形成されるチタン系の金属層（例えば、Ｔｉ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ等）であり、コンタクトホールでのＳｉノジュールの成長抑制や、アルミニウム合金層と半導体基板表面との相互拡散等を防止する。
【００７１】
第３工程（図７）：第１電極層の一部を被覆する絶縁膜を形成する工程。
【００７２】
全面に例えば膜厚が７０００Å程度の第１窒化膜２１を堆積し、所望の形状にパターニングする。第１窒化膜２１は、少なくともワイヤボンド領域の下方で、ワイヤボンド領域より大きく設けられ、第１電極層１７の一部を被覆する（図２、図３参照）。
【００７３】
同時に、第１開口部ＯＰ１とその周囲の第１電極層１７を被覆する第２窒化膜２２を形成する。第２窒化膜２２を形成することにより、第１開口部ＯＰ１の開口幅ｗ１を微細パターンに維持したまま、後の工程で形成される第２電極層１８の第２開口部ＯＰ２を所望の開口幅に形成することができる。
【００７４】
尚、第１窒化膜２１、第２窒化膜２２は、チップ表面の保護のために一般的に採用される保護膜と同一材料であり、また膜厚も保護膜と同程度でよい。すなわち、保護膜を形成するための既存の装置および製造工程を利用し、第１窒化膜２１および第２窒化膜２２のパターニングのマスク変更のみで対応できる。
【００７５】
第４工程（図８）：第１電極層および絶縁膜上を覆い、絶縁膜から露出する第１電極層とコンタクトする第２電極層を形成する工程。
【００７６】
再び全面に、アルミニウム合金をスパッタし、第１窒化膜２１から露出する第１電極層１７とコンタクトする第２電極層１８を形成する。その後、第２電極層１８に開口幅ｗ２の第２開口部ＯＰ２を形成し、第２電極層１８を複数の領域に分離する。これにより、第１ソース電極１７ｓとコンタクトする第２ソース電極１８ｓおよび、第１ゲートパッド電極１７ｇとコンタクトする第２ゲートパッド電極１８ｇが形成される。
【００７７】
ここで、第２電極層１８の膜厚ｄ２は、例えば３μｍ程度である。そして、第２ソース電極１８ｓおよび第２ゲートパッド電極１８ｇの離間距離となる開口幅ｗ２は、第１開口部ＯＰ１の開口幅ｗ１とは異なる大きさである。具体的には開口幅ｗ２は開口幅ｗ１より十分大きく３０μｍ程度である。
【００７８】
第１電極層１７と第２電極層１８は同じアルミニウム合金層である。本実施形態では第２電極層１８のエッチングストッパーとなる第２窒化膜２２が配置されているため、第１開口部ＯＰ１の微細な開口幅ｗ１を維持したまま、広い開口幅ｗ２を有する第２開口部ＯＰ２が形成できる。また、開口幅ｗ２の微細化を考慮する必要がないので、第２電極層１８の厚みをオン抵抗に応じて所望の厚みにすることができる。尚、第２電極層１８の膜厚ｄ２は、一例でありオン抵抗など特性に応じて適宜選択する。
【００７９】
その後、第２電極層１８の所定のワイヤボンド領域２６に、ボンディングワイヤ（Ａｕ細線）を固着し、図１に示す最終構造を得る。ワイヤボンド領域２６の下方には第１窒化膜２１が配置されている。
【００８０】
ＡｕとＡｌは時間経過に伴って相互拡散し、Ａｕ／Ａｌ共晶層による体積膨張が起こる場合がある。しかし本実施形態では体積膨張によるストレスを第１窒化膜２１により緩和することができる。従って、体積膨張のストレスが層間絶縁膜１６に加わることが無く、クラックＣが防止できる。
【００８１】
尚、第２電極層１８上に保護膜２８を形成してもよい。その場合は、第２電極層１８全面に窒化膜などを堆積して保護膜２８とする。そして保護膜２８のワイヤボンド領域２６を開口し、ボンディングワイヤ２７を固着する。
【００８２】
上述の如く、本発明の実施の形態では素子領域にｎチャネル型ＭＯＳＦＥＴが配置される場合を例に説明したが、これに限らない。例えば素子領域には、導電型を逆にしたＭＯＳトランジスタ、ｎ＋型半導体基板の下方にｐ型半導体基板を設けたＩＧＢＴ等の絶縁ゲート型半導体素子を配置してもよい。
【図面の簡単な説明】
【００８３】
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置を説明する平面図である。
【図３】本発明の半導体装置を説明する平面図である。
【図４】本発明の半導体装置を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】従来の半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【符号の説明】
【００８４】
１      ｎ＋型シリコン半導体基板
２      ｎ−型エピタキシャル層（ドレイン領域）
３      ｐ＋型領域
４      チャネル層
８      トレンチ
１１  ゲート酸化膜
１３  ゲート電極
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    第１電極層
１７ｓ    第１ソース電極
１７ｇ    第１ゲートパッド電極
１８    第２電極層
１８ｓ    第２ソース電極
１８ｇ    第２ゲートパッド電極
２０    素子領域  
２１    第１窒化膜
２２    第２窒化膜
２５    ＭＯＳＦＥＴ
２６    ワイヤボンド領域
２７    ボンディングワイヤ
２８    保護膜
３１    ｎ＋型シリコン半導体基板
３２    ドレイン領域
３３    ｐ＋型領域
３４    チャネル層
３７    トレンチ
４１    ゲート酸化膜
４３    ゲート電極
４４    ボディ領域
４５    ソース領域
４６    層間絶縁膜
５０    保護膜
５１    素子領域
５２    ＭＯＳＯＦＥＴ
６０    ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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