(57)【要約】  【課題】ランダムアクセス時の消費電力を低減する。  【解決手段】メモリセルＭＣａｊ(j=1〜8)の各々が、ゲートが書き込みワード線に接続され、ソースまたはドレインが記憶ノードＳＮに接続されている書き込みトランジスタＴＷと、ゲートが記憶ノードＳＮに接続されている読み出しトランジスタＴＲと、記憶ノードＳＮと読み出しワード線との間に接続されているキャパシタＣとを有し、書き込みワード線と読み出しワード線の少なくとも一方が、階層化されている。階層化されているワード線は、主ワード線ＭＷＬｗまたはＭＷＬｒと、それぞれが主ワード線の配線方向に並ぶ複数のメモリセルＭＣａｊに接続されている複数の副ワード線ＳＷＬｗ,…またはＳＷＬｒ,…とからなり、各副ワード線と主ワード線とがスイッチ２ｗまたは２ｒを介して接続されている。  【選択図】図１
2007042172.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを構成する各メモリセルが、
ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、
ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しドレイン電圧を供給する電圧供給線に接続されている読み出しトランジスタと、
前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、
前記書き込みワード線と前記読み出しワード線の少なくとも一方が、
主ワード線と、
それぞれが前記主ワード線の配線方向に並ぶ複数のメモリセルに接続されている複数の副ワード線とからなり、
各副ワード線と主ワード線とがスイッチを介して接続されている
半導体メモリ装置。
【請求項２】
前記スイッチの制御ノードが、前記主ワード線の配線方向と直交するビット線と略並行に配置されているスイッチ制御線に接続されている
請求項１に記載の半導体メモリ装置。
【請求項３】
前記読み出しトランジスタのソースとドレインの他方が前記読み出しワード線に接続されることにより、読み出しワード線を前記電圧供給線と兼用している
請求項１に記載の半導体メモリ装置。
【請求項４】
前記書き込みワード線と前記読み出しワード線との双方が、前記複数の副ワード線が前記スイッチを介して前記主ワード線に接続されているワード線階層構造を有し、
前記書き込みワード線の主ワード線と、前記読み出しワード線の主ワード線とを１本の配線で形成している
請求項１に記載の半導体メモリ装置。
【請求項５】
一のメモリセルの前記書き込みトランジスタが接続されているビット線に、隣接するメモリセルの前記読み出しトランジスタが接続され、
前記一のメモリセルの前記読み出しトランジスタが接続されている他のビット線に、前記隣接するメモリセルの前記書き込みトランジスタが接続されている
請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのトランジスタと１つのキャパシタからメモリセルの素子が構成されている半導体メモリ装置に関する。
【背景技術】
【０００２】
いわゆるゲインセルの一種である２トランジスタ−１キャパシタ型のメモリセルを有する半導体メモリ装置が知られている（たとえば、特許文献１および非特許文献１参照）。
【０００３】
図８に、非特許文献１に記載されているメモリセルの回路図を示す。また、図９に、図８のメモリセルを行方向に配置したときの基本構成を示す。
図８に示すメモリセルＭＣａは、書き込みトランジスタＴＷ、読み出しトランジスタＴＲおよびキャパシタＣを有する。書き込みトランジスタＴＷは、ゲートが書き込みワード線ＷＷＬに接続され、ソース，ドレインの一方が書き込みビット線ＷＢＬに接続されている。読み出しトランジスタＴＲは、ゲートが書き込みトランジスタＴＷのソース，ドレインの他方に接続され、ソースが読み出しビット線ＲＢＬに接続され、ドレインが電源電圧ＶＤＤを供給するための電圧供給線ＶＳＬに接続されている。キャパシタＣは、一方電極が読み出しトランジスタＴＲと書き込みトランジスタＴＷの接続中点に接続され、他方電極が読み出しワード線ＲＷＬに接続されている。このキャパシタＣの一方電極、および、これに接続された読み出しトランジスタＴＲと書き込みトランジスタＴＷの接続中点が、当該メモリセルＭＣの記憶ノードＳＮをなす。
【０００４】
図９は、図８のメモリセルを行方向に８個配置した例である。
８個のメモリセルＭＣａｉ（ｉ＝１〜８）は、共通の書き込みワード線ＷＷＬと、共通の読み出しワード線ＲＷＬに接続されている。また、メモリセルごとに１本、合計８本の書き込みビット線ＷＢＬ１〜ＷＢＬ８が等間隔に配置されている。同様に、メモリセルごとに１本、合計８本の読み出しビット線ＲＢＬ１〜ＲＢＬ８が等間隔に配置されている。各メモリセルＭＣａｉは、対応する書き込みビット線ＷＢＬｉと、対応する読み出しビット線ＲＢＬｉとに接続されている。
【０００５】
図１０に、特許文献１に記載されているメモリセルの回路図を示す。また、図１１に、図１０のメモリセルを行方向に配置したときの基本構成を示す。
図１０のメモリセルＭＣｂが図８のメモリセルＭＣａと異なるのは、読み出しトランジスタＴＲのドレインが読み出しワード線ＲＷＬに接続されている点である。
これにより図８のように電圧供給線ＶＳＬを不要として、その配置スペースを削減できる。また、キャパシタＣが読み出しトランジスタＴＲのゲートとドレイン間に接続されていることから、ドレイン不純物領域に対するゲート電極のオーバーラップ容量によりキャパシタＣを形成できる。
【０００６】
図１１に示すメモリセルの行配置の基本構成は、図９と同様であるため、ここでの説明を省略する。
メモリセルの行配置は、図９および図１１に示すように、１本の書き込みワード線ＷＷＬに行方向に配置したメモリセルを全て接続することが一般的である。この場合、データの書き込みをワード線単位、すなわち１本の書き込みワード線ＷＷＬに接続された全てのメモリセルを単位として行う必要がある。
【０００７】
図１２は、書き込み時（または読み出し時）において活性化すべきワード線およびビット線を示すための模式図である。
図１２において、四角印はメモリセルＭＣ（ＭＣａまたはＭＣｂ、図８および図１０参照）を示す。
また、メモリセルＭＣを行方向に接続するラインは書き込みワード線ＷＷＬ（または読み出しワード線ＲＷＬ）を表し、メモリセルＭＣを列方向に接続するラインは書き込みビット線ＷＢＬ（または読み出しビット線ＲＢＬ）を表す。ここで書き込みワード線ＷＷＬ（または読み出しワード線ＲＷＬ）および書き込みビット線ＷＢＬ（または読み出しビット線ＲＢＬ）において、太線は動作時に活性化されているラインを表し、細線は動作時に非活性となっているラインを表す。
【０００８】
ところで、ゲインセルは本来、非破壊でデータを読み出すため、読み出し動作を行っても非選択のメモリセルのデータは失われない。
しかしながら、現実には、読み出しのために同一行に接続されている非選択のメモリセルにおいて、図８または図１０に示す読み出しトランジスタＴＲのゲート（記憶ノードＳＮ）の電位も上昇する。このため、読み出しの間にリーク電流が大きくなり、結果として、非選択のメモリセルのデータ保持時間が減少する。
【０００９】
以上の理由により、読み出しを行ったメモリセルが接続されているワード線（書き込みワード線ＷＷＬおよび読み出しワード線ＲＷＬ）に接続されている全てのメモリセルに対し、選択、非選択を問わず読み出し後に、読み出したデータでメモリセル内の記憶データをリフレッシュするのが望ましい。すなわち、ワード線単位で読み出しを行い、その読み出したデータを再度、ワード線単位で書き込むことが望ましい。
【特許文献１】特開２００１−９３９８８号公報
【非特許文献１】“A New SOI DRAM Gain Cell for Mbit DRAM's, H. Shichijo et al., Extended Abstracts of the 16th Conference on Solid State Device and Materials, A-7-3, 1984, pp.265-268”
【発明の開示】
【発明が解決しようとする課題】
【００１０】
たとえば図９または図１１に示すように、１本の書き込みワード線ＷＷＬに行方向に配置したメモリセルＭＣを全て接続すると、上述したように書き込みをワード線単位で行う必要がある。
【００１１】
このようなセルアレイ構成をランダムアクセスが必要とされる用途に用いると、対象とするメモリセル以外の多くの非選択のメモリセルに対しても不要な読み出し動作、書き込み動作を行わなければならない。そのため、ランダムアクセス時の電力の無駄が多い。
【００１２】
本発明が解決しようとする課題は、２トランジスタ−１キャパシタ型のメモリセルを基本単位とするメモリセルアレイにおいて、ランダムアクセス時に消費電力の低減を図ることである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体メモリ装置は、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しドレイン電圧を供給する電圧供給線に接続されている読み出しトランジスタと、前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、前記書き込みワード線と前記読み出しワード線の少なくとも一方が、主ワード線と、それぞれが前記主ワード線の配線方向に並ぶ複数のメモリセルに接続されている複数の副ワード線とからなり、各副ワード線と主ワード線とがスイッチを介して接続されている。
本発明では好適に、前記スイッチの制御ノードが、前記主ワード線の配線方向と直交するビット線と略並行に配置されているスイッチ制御線に接続されている。
【００１４】
本発明では好適に、前記読み出しトランジスタのソースとドレインの他方が前記読み出しワード線に接続されることにより、読み出しワード線を前記電圧供給線と兼用している。
本発明では好適に、前記書き込みワード線と前記読み出しワード線との双方が、前記複数の副ワード線が前記スイッチを介して前記主ワード線に接続されているワード線階層構造を有し、前記書き込みワード線の主ワード線と、前記読み出しワード線の主ワード線とを１本の配線で形成している。
本発明では好適に、一のメモリセルの前記書き込みトランジスタが接続されているビット線に、隣接するメモリセルの前記読み出しトランジスタが接続され、前記一のメモリセルの前記読み出しトランジスタが接続されている他のビット線に、前記隣接するメモリセルの前記書き込みトランジスタが接続されている。
【００１５】
本発明において書き込みワード線が主ワード線と副ワード線からなる場合、主ワード線の配線方向に並ぶ全てのメモリセルが、複数の副ワード線の各々を介して幾つかのセルごとに接続されている。
同様に、読み出しワード線が主ワード線と副ワード線からなる場合、主ワード線の配線方向に並ぶ全てのメモリセルが、複数の副ワード線の各々を介して幾つかのセルごとに接続されている。
本発明では、このような階層化を書き込みワード線と読み出しワード線の一方または双方に適用できる。
【００１６】
データの書き込み時に、階層化された書き込みワード線を介して電圧供給を行う場合、スイッチ制御線の電圧に応じてスイッチを動作させ、書き込みワード線の主ワード線と、一の副ワード線を短絡させる。このとき他の副ワード線は主ワード線に短絡されない。
そして、主ワード線に書き込み電圧を印加すると、書き込み電圧が主ワード線から、スイッチを介して上記一の副ワード線に伝達される。なお、主ワード線は予め所定の電圧に印加しておいてもよい。これにより当該一の副ワード線に接続されている同一行内の一部のメモリセル群において、その書き込みトランジスタがオンし、ビット線に予め設定されている電圧に応じて記憶ノードに所定の電圧が設定される。その後、書き込みトランジスタをオフすると、当該所定の電圧が記憶ノードに保持され、これによりデータの書き込みが終了する。
【００１７】
データ読み出し時には、階層化された読み出しワード線を介して電圧供給を行う場合、スイッチ制御線の電圧に応じてスイッチを動作させ、読み出しワード線の主ワード線と、一の副ワード線を短絡させる。このとき他の副ワード線は主ワード線に短絡されない。
そして、主ワード線に読み出し電圧を印加すると、読み出し電圧に応じて記憶ノードの電位がキャパシタを介してブーストされる。なお、主ワード線は予め所定の電圧に印加しておいてもよい。ブースト後の記憶ノード電位は保持データに応じて異なり、これにより読み出しトランジスタのオンとオフが決まる。読み出しトランジスタがオンするとビット線電位が変動し、読み出しトランジスタがオンしない場合はビット線電位の変動は生じない。この電位変動の有無を保持データのビット情報として外部に読み出すと、データの読み出しが終了する。
【００１８】
このような書き込み、読み出しの各動作において、主ワード線にスイッチを介して接続されたメモリセルは、その配線方向に並ぶメモリセルの一部であり、その他のメモリセルに接続されたビット線は活性化する必要がない。
【発明の効果】
【００１９】
本発明によれば、２トランジスタ−１キャパシタ型のメモリセルを基本単位とするメモリセルアレイにおいて、ランダムアクセス時に消費電力の低減が可能である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面を参照して説明する。
【００２１】
［第１実施形態］
図１は、本実施形態の半導体メモリ装置において、そのメモリセルアレイの基本構成を示す回路図である。
本実施形態のメモリセルアレイは、図１に示すセルユニット１Ａを行列状に多数配置した構成を有する。
【００２２】
図示例のセルユニット１Ａは、行方向に並ぶ８個のメモリセルＭＣａ１〜ＭＣａ８と、２つのスイッチ２ｒ,２ｗとを有する。図１では、メモリセルとしては、図８に示すメモリセルＭＣａを用いている。メモリセルＭＣａｉ（ｉ＝１〜８）の具体的構成は、既に説明したので、ここでは省略する。また、読み出しビット線ＲＢＬｉおよび書き込みビット線ＷＢＬｉの配置およびメモリセルとの接続は、図９と同じであり、既に説明したので、ここでは省略する。
【００２３】
セルユニット１Ａは、当該セルユニット内に独立して設けられ、外部の他のセルユニットや回路と直接接続されていない内部配線として、互いに並行に配置されている２本の副ワード線ＳＷＬｒ,ＳＷＬｗを有する。
副ワード線ＳＷＬｒは、図８に示す読み出しワード線ＲＷＬと同様に、メモリセルＭＣａ１〜ＭＣａ８の各キャパシタＣに対し、その反記憶ノード側の電極に接続されている。
副ワード線ＳＷＬｗは、図８に示す書き込みワード線ＷＷＬと同様に、メモリセルＭＣａ１〜ＭＣａ８の各書き込みトランジスタＴＷのゲートに接続されている。
【００２４】
当該セルユニット１Ａは、並行に配置されている２本の副ワード線ＳＷＬｒ,ＳＷＬｗの配線方向と同じ方向（行方向）に互いに並行に配線されている２本の主ワード線ＭＷＬｒ,ＭＷＬｗを、さらに有する。
主ワード線ＭＷＬｒは、スイッチ２ｒを介して副ワード線ＳＷＬｒに接続され、主ワード線ＭＷＬｗは、スイッチ２ｗを介して副ワード線ＳＷＬｗに接続されている。
【００２５】
２つのスイッチ２ｒ,２ｗは、それぞれ、ドレインが相互に接続されたＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とを有する。ＮＭＯＳトランジスタ２２のソースは接地電位（グランド線、あるいは、ウェルが接地される場合はウェル等）に接続されている。ＰＭＯＳトランジスタ２１のソースは、スイッチ２ｒの場合は主ワード線ＭＷＬｒに、スイッチ２ｗの場合は主ワード線ＭＷＬｗに接続されている。また、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２との接続ノード（共通ドレインノード）は、スイッチ２ｒの場合は副ワード線ＳＷＬｒに、スイッチ２ｗの場合は副ワード線ＳＷＬｗに接続されている。
【００２６】
ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２のゲートは共通に接続され、その共通なゲートが、スイッチ２ｒの場合はスイッチ制御線ＣＬｒに、スイッチ２ｗの場合はスイッチ制御線ＣＬｗに接続されている。
スイッチ制御線ＣＬｒ,ＣＬｗの配線方向は任意であるが、図示の場合、ビット線（読み出しビット線ＲＢＬｉおよび書き込みビット線ＷＢＬｉ）と並行に配置されている。
【００２７】
図１に示すメモリセル構成では、図９では単一線構成である読み出しワード線ＲＷＬと書き込みワード線ＷＷＬのそれぞれを、副ワード線と主ワード線とから構成し、階層構造としている。また、副ワード線と主ワード線との接続をスイッチおよびスイッチ制御線により制御している。
副ワード線と主ワード線とは交差しないことから同一の導電層をパターンニングすることにより形成することも可能である。また、たとえば、副ワード線をポリシリコン等のゲートメタルから形成し、主ワード線を、それより上層の配線層から形成してもよい。主ワード線を上層の配線層から構成した場合、主ワード線の配線抵抗を低減できることから、主ワード線をポリシリコン等から形成するよりも好ましい。
【００２８】
以上のように、本実施形態のメモリセルアレイ構成は、同一行に並ぶＮ個のメモリセルを、その数Ｎより少ない数Ｍ（Ｍ＜Ｎ）のメモリセル群（セルユニット）に区分し、各セルユニット内のＭ個のメモリセルを、セルユニットごとに独立に設けた副ワード線ＳＷＬｒ,ＳＷＬｗにより接続している。
【００２９】
つぎに、図２および図３を参照しながら、図１に示すメモリセルにおける読み出しおよび書き込み動作それぞれについて説明する。
図２は、図１に示すメモリセルアレイの読み出し時の動作を示すタイミングチャートである。
初期状態では、図２（Ｄ）および図２（Ｅ）に示すようにスイッチ制御線ＣＬｒ,ＣＬｗがハイレベルである。このとき図１のスイッチ２ｒ,２ｗにおいて、ＮＭＯＳトランジスタ２２がオン、ＰＭＯＳトランジスタ２１がオフとなっていることから、副ワード線ＳＷＬｒ,ＳＷＬｗはともに接地電位レベルに固定されている。
【００３０】
図２（Ｃ）に示すように、時間Ｔ１にて各読み出しビット線ＲＢＬｉがローレベル、たとえば接地電位にディスチャージされ、フローティング状態で保持される。
その後、図２（Ｄ）に示すように、時間Ｔ２にてスイッチ制御線ＣＬｒを初期状態のハイレベルからローレベルに遷移させ、これにより図１のスイッチ２ｒが反転動作し、読み出しワード線の副ワード線ＳＷＬｒが主ワード線ＭＷＬｒに接続される。なお、このときスイッチ制御線ＣＬｗは電圧変化しないため（図２（Ｅ））、書き込みワード線の副ワード線ＳＷＬｗは接地電位レベルに固定されたままである。また、時間Ｔ２にて（または若干遅れて）、図２（Ａ）に示すように、読み出しワード線の主ワード線ＭＷＬｒにハイレベルの読み出し電圧Ｖｒを印加して活性化する。なお、主ワード線ＭＷＬｒをハイレベルにするタイミングは、読み出し速度を早くするためには、スイッチ２ｒが反転する前、たとえば図２の時間Ｔ１が望ましい。
【００３１】
これにより、読み出しワード線ＲＷＬｉに接続されているメモリセルの記憶データに応じて、読み出しトランジスタＴＲがオンまたはオフする。
たとえば、データ“１”を保持しているメモリセルの読み出しトランジスタＴＲがオンし、逆にデータ“０”を保持しているメモリセルの読み出しトランジスタＴＲがオフ状態を維持する。読み出しトランジスタＴＲがオンすると、読み出しビット線ＲＢＬｉが電圧供給線ＶＳＬを介して電源電圧ＶＤＤによりチャージされ、ハイレベルに遷移する。一方、読み出しトランジスタＴＲがオフ状態を維持するメモリセルでは、読み出しビット線ＲＢＬｉの電位が変化せず、ディスチャージ後のローレベルが保持される。
読み出しビット線ＲＢＬｉに各々接続されているセンスアンプによって、当該読み出しビット線ＲＢＬｉの電位変化を検出し、増幅することによって、それぞれのメモリセルの記憶データが読み出される。
その後、図２（Ａ）および図２（Ｄ）に示すように、時間Ｔ３にて主ワード線ＭＷＬｒとスイッチ制御線ＣＬｒの電位を初期状態に戻し、読み出し動作が終了する。
【００３２】
図３は、図１に示すメモリセルのリフレッシュ時の動作を示すタイミングチャートである。
初期状態では、図３（Ｄ）および図３（Ｅ）に示すようにスイッチ制御線ＣＬｒ,ＣＬｗがハイレベルである。このとき図１のスイッチ２ｒ,２ｗにおいて、ＮＭＯＳトランジスタ２２がオン、ＰＭＯＳトランジスタ２１がオフとなっていることから、副ワード線ＳＷＬｒ,ＳＷＬｗはともに接地電位レベルに固定されている。
【００３３】
図３（Ａ）は、読み出しワード線の主ワード線ＭＷＬｒの電位変化に代表させて、データの読み出し動作を表している。したがって、図２（Ｃ）と同様に読み出しビット線ＲＢＬｉの電位が変化する。
【００３４】
リフレッシュでは、まず、上述した読み出し動作を行う。
つまり、図２と同様に時間Ｔ１で読み出しビット線ＲＢＬｉを接地電位レベルでフローティングにした後、図３（Ａ）および図３（Ｄ）に示すように、主ワード線ＭＷＬｒをハイレベルに活性化し、スイッチ制御線ＣＬｒをハイレベルからローレベルに遷移させる。これにより、時間Ｔ３までの間に、上述したように各メモリセルの記憶データが読み出しビット線ＲＢＬｉを介してメモリセルアレイの外部に読み出される。読み出されたデータは、メモリセルアレイの周辺回路内に設けられたバッファに保持される。
【００３５】
図３（Ｃ）に示すように、時間Ｔ４にてバッファ内のデータが書き込みビット線ＷＢＬｉに設定され、書き込みビット線ＷＢＬｉの電位が、その設定データの論理に応じてハイレベルまたはローレベルの値をとる。
なお、図２（Ａ）の読み出しでは主ワード線ＭＷＬｒの活性化を時間Ｔ３で終了させているが、当該リフレッシュ時の読み出しでは時間Ｔ３では活性化を終了させずに、時間Ｔ４より遅い時間Ｔ５で、主ワード線ＭＷＬｒの活性化を終了させる。
【００３６】
つぎに、図３（Ｅ）に示すように、時間Ｔ６にてスイッチ制御線ＣＬｗを初期状態のハイレベルからローレベルに遷移させ、これにより図１のスイッチ２ｗが反転動作し、書き込みワード線の副ワード線ＳＷＬｗが主ワード線ＭＷＬｗに接続される。なお、このときスイッチ制御線ＣＬｒは電圧変化しないため（図３（Ｄ））、読み出しワード線の副ワード線ＳＷＬｒは接地電位レベルに固定されたままである。また、図３（Ｂ）に示すように、書き込みワード線の主ワード線ＭＷＬｗにハイレベルの書き込み電圧Ｖｗを印加して活性化する。この書き込み電圧Ｖｗの活性化は、書き込みビット線ＷＢＬの電位が確定したあとの、時間Ｔ６と同時期または時間Ｔ６より若干遅い時に行われる。
なお、書き込みワード線の主ワード線ＭＷＬｗをハイレベルにするタイミングは、その充電によって書き込み時間を長くしないためには、スイッチ２ｗが反転動作する時間Ｔ６より前が望ましい。
【００３７】
これにより、書き込みトランジスタＴＷがオンし、書き込みビット線ＷＢＬｉの設定電圧が、オン状態の書き込みトランジスタＴＷを介して記憶ノードＳＮに伝達される。その後、図３（Ｂ）および図３（Ｅ）に示すように、時間Ｔ７にて主ワード線ＭＷＬｗとスイッチ制御線ＣＬｗの電位を初期状態に戻し、リフレッシュ動作が終了する。以後、記憶ノードＳＮがフローティング状態となって、当該記憶ノードＳＮに所望の電圧が保持される。
【００３８】
なお、この記憶ノードＳＮのハイレベルの電圧は、その書き込み直後のレベルからリーク電流によって徐々に低下する。しかし、レベル低下後の記憶ノードＳＮの電圧は、リフレッシュ動作時に一旦読み出され、そのときセンスアンプによって元の信号レベルに復元されることから、リフレッシュ後の記憶ノードＳＮの電圧は、リーク電流によるレベル変化が補償されたものとなる。
したがって、このようなリフレッシュ動作を、不図示の周辺回路内のリフレッシュ制御回路によって適当なタイミングで行うことにより、記憶データを判別不可能となる前に復元することができる。
【００３９】
図４は、書き込み時（または読み出し時）において活性化すべきワード線およびビット線を示すための模式図である。
図４において、四角印はメモリセルＭＣ（本実施の形態ではＭＣａ）を表し、楕円印はセルユニット内のスイッチ２ｗと２ｒの対を表す。なお、図４は、図面作成の便宜上の理由で、各セルユニット内にメモリセルを４個有するが、この個数は本質的でなく任意である。１つのセルユニットは、４個のメモリセルＭＣと、１対のスイッチ２ｗ,２ｒとを有する。
【００４０】
図４において、セルユニット内で４個のメモリセルＭＣを行方向に接続するラインは書き込みワード線の副ワード線ＳＷＬｗ（または読み出しワード線の副ワード線ＳＷＬｒ）を表す。スイッチ２ｗ,２ｒを行方向に接続するラインは、書き込みワード線の主ワード線ＭＷＬｗ（または読み出しワード線の主ワード線ＭＷＬｒ）を表す。セルユニット内の４個のメモリセルＭＣに接続された列方向の４本のラインは、書き込みビット線ＷＢＬｉ（または読み出しビット線ＲＢＬ）を表す。また、スイッチ２ｗ,２ｒに接続されている列方向のラインは、スイッチ制御線ＣＬｗ（またはＣＬｒ）を表す。
【００４１】
ここで上記行方向、列方向の各種配線において、太線は動作時に活性化されているラインを表し、細線は動作時に非活性となっているラインを表す。
書き込みビット線ＷＢＬｉが活性化されたデータ書き込み時に書き込みデータが設定される。読み出しビット線ＲＢＬｉの活性時に、ディスチャージ、および、データ読み出し時の電位変化をセンスアンプによりデータ増幅する等の動作が行われる。
主ワード線ＭＷＬｗ,ＭＷＬｒの活性化とは、書き込み電圧Ｖｗ,読み出し電圧Ｖｒが印加されることである。スイッチ制御線ＣＬｒ,ＣＬｗの活性化とは、スイッチ２ｒ,２ｗによって、主ワード線と副ワード線とを非接続状から接続状態に遷移させることである。さらに、副ワード線ＳＷＬｒ,ＳＷＬｗの活性化とは、スイッチ２ｗ,２ｒにより当該副ワード線を固定電圧（接地電位）から他の電圧レベル、すなわち読み出し電圧Ｖｒまたは書き込み電圧Ｖｗに遷移させることである。
【００４２】
以上の表記法により、図４は、メモリセルＭＣｘを含むセルユニットのデータ書き込みまたは読み出し時の各ラインの活性化／非活性を示している。このとき、メモリセルＭＣｘを含むセルユニットが接続されている４本の書き込みビット線ＷＢＬｉ（または読み出しビット線ＲＷＬｉ）は活性化しているが、他の書き込みビット線ＷＢＬｉ（または読み出しビット線ＲＷＬｉ）は非活性となっている。
【００４３】
図２および図３のフローチャートから明らかな如く、ビット線は、意図的なランダムアクセス動作時以外にも、何ら意図的な動作を行わないデータ保持時でもリフレッシュのため何度も充放電される。とくにメモリセルアレイが大容量な場合は、１本のビット線の負荷容量が大きく、その充放電に消費する電力が大きい。
また同じ理由から、ビット線駆動のための電源回路に大きな駆動力を要する。電源回路の駆動力が不足する場合は、読み出しや書き込みを確実に行うため、充放電後の電位が安定するまで時間を要する。
以上より、消費電力および動作時間短縮のために、必要なビット線のみ充放電することが望ましい。
【００４４】
本実施形態では、図４に示すように、必要な本数（この場合、４本）の書き込みビット線ＷＢＬｉ（または読み出しビット線ＲＢＬｉ）のみ活性化されることから、消費電力を大幅に削減できる。また、電源回路の駆動力が同じなら、図１２に示すように全てのビット線を充放電する場合に比べて、書き込みまたは読み出し動作の時間を短縮可能である。
【００４５】
［第２実施形態］
第２実施形態では、先に述べた図１０のメモリセルＭＣｂを、図１と同様にセル間接続させてセルアレイを構成する。メモリセルＭＣａｉ（ｉ＝１〜８）の具体的構成は、既に説明したので、ここでは省略する。
【００４６】
本実施形態では、第１実施形態と比較すると、電源電圧ＶＤＤを供給する電圧供給線ＶＳＬの配置スペースを削減できる。また、この高い電源電圧ＶＤＤが常に供給されている不純物領域がセル内に不要なことから、記憶ノードＳＮのローレベルが、当該不純物領域からのリーク電流を受けて電位上昇することがない。
【００４７】
このリーク電流による記憶ノードＳＮへの流入を防止するには、一般に、読み出しトランジスタＴＲと書き込みトランジスタＴＷとの素子分離を十分に行う必要があり、そのことがセル面積の増加要因となる。
これに対し、本実施形態では、読み出しトランジスタＴＲのドレインにハイレベルの電圧が印加されるのは、読み出し時の短い時間だけであることから、トランジスタ間の素子分離特性がある程度高ければ、確実な動作が可能である。この素子分離特性は、電圧供給線ＶＳＬを有する図８の場合より低くて済み、その分、セル面積を縮小できる利点がある。
【００４８】
［第３実施形態］
図５に、第３実施形態のメモリセルの回路図を示す。
図解したメモリセルＭＣｃは、図１０のメモリセルＭＣｂと比較すると、図１０の書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬが共通化されて、メモリセルごとに１本のビット線ＢＬが設けられている。すなわち、書き込みトランジスタＴＷのドレイン、読み出しトランジスタＴＲのソースは同一のビット線ＢＬに接続されている。その他の構成は図１０のメモリセルと同じであり、ここでの説明は省略する。
【００４９】
このメモリセルＭＣｃからなるセルアレイを動作させる場合、ビット線ＢＬに対する書き込み回路と読み出し回路の接続を切り換える必要があるが、メモリセル内の列方向の配線数を削減でき、その分、セル面積を縮小できる。
【００５０】
なお、基本的な動作は図２および図３と同様である。ただし、図２（Ｃ）および図３（Ｃ）は、同一のビット線ＢＬに対する電圧設定または電位変化を表すため、その機能を切り換える必要がある。
【００５１】
［第４実施形態］
図６は、第４実施形態におけるメモリセルの２セル分の回路図を示す。
図解したメモリセルＭＣｄ１,ＭＣｄ２は、１つのメモリセルとして見た基本構成は、図１０に示す第２実施形態のメモリセルＭＣｂと同様である。ただし、図１０における読み出しビット線ＲＢＬが隣のメモリセルの書き込みビット線ＷＢＬと共有化されており、図１０における書き込みビット線ＷＢＬが隣のメモリセルの読み出しビット線ＲＢＬと共有化されている。
【００５２】
具体的に、図６において、メモリセルＭＣｄ１の書き込みトランジスタＴＷ１のドレインが接続された第１のビット線ＢＬ１に、メモリセルＭＣｄ２の読み出しトランジスタＴＲ２のドレインが接続されている。また、メモリセルＭＣｄ１の読み出しトランジスタＴＲ１のドレインが接続された第２のビット線ＢＬ２に、メモリセルＭＣｄ２の書き込みトランジスタＴＷ２のドレインが接続されている。なお、書き込みワード線ＷＷＬは、メモリセルＭＣｄ１,ＭＣｄ２に対し共通に接続されている。
【００５３】
なお、基本的な動作は図２および図３と同様である。ただし、図２（Ｃ）および図３（Ｃ）に示す電圧設定または電位変化の機能を、第１および第２ビット線ＢＬ１,ＢＬ２で相補的に切り換える必要がある。
【００５４】
第３実施形態を表す図５のメモリセルＭＣｃでは、書き込み動作時のビット線ＢＬの設定電位で読み出しトランジスタＴＲにドレインバイアスがかかるために、それによる影響を防止するため、書き込み動作時にも読み出しワード線電圧を多少上げる必要があり、そのため電圧設定マージンが狭くなることがある。
【００５５】
第４実施形態では、書き込み用と読み出し用にビット線が分かれていることから、そのような電圧設定マージン低下がない。しかも、ビット線の本数は、第３実施形態と同様、第１および第２実施形態に対して半減している。このため、ビット線のピッチに余裕があり、その分、行方向のセルサイズを小さくし、かつ、確実な動作が可能なメモリセルを実現できるという利点がある。
【００５６】
なお、以上の第２〜第４実施形態では、とくに図示していないが、図８のメモリセルＭＣａを適用して図１のメモリセルアレイを実現する際と同様にして、ワード線を階層化している。このため、低消費電力および高速動作が可能である。
【００５７】
［第５実施形態］
本実施形態は、第４実施形態と同様にビット線の本数を減らした上で、さらに、図１のセルアレイよりも列方向のセルサイズが縮小可能なセル配置に関する。
【００５８】
図７は、本実施形態のメモリセルアレイの基本構成（セルユニット）を示す回路図である。
本実施形態のメモリセルアレイは、図７に示すセルユニット１Ｂを行列状に多数配置した構成を有する。
【００５９】
図示例のセルユニット１Ｂは、８個のメモリセルＭＣｅ１〜ＭＣｅ８を有する。奇数番目のメモリセルＭＣｅ１,ＭＣｅ３,ＭＣｅ５,ＭＣｅ７が同一行に配置され、偶数番目のメモリセルＭＣｅ２,ＭＣｅ４,ＭＣｅ６,ＭＣｅ８が同一行に配置されている。そして、図の上下、すなわち列方向に隣接する２つのメモリセルＭＣｅ１とＭＣｅ２、ＭＣｅ３とＭＣｅ４、ＭＣｅ５とＭＣｅ６、ＭＣｅ７とＭＣｅ８の組み合わせで、図６に示す２つのメモリセルＭＣｄ１とＭＣｄ２と同様なペアリングを実現している。
【００６０】
すなわち、メモリセルＭＣｅ１の書き込みトランジスタＴＷ１のドレインが接続されたビット線ＢＬ１に、メモリセルＭＣｅ２の読み出しトランジスタＴＲ２のドレインが接続されている。また、メモリセルＭＣｅ１の読み出しトランジスタＴＲ１のドレインが接続されたビット線ＢＬ２に、メモリセルＭＣｅ２の書き込みトランジスタＴＷ２のドレインが接続されている。
【００６１】
以上のメモリセルＭＣｅ１とＭＣｅ２との、ビット線ＢＬ１とＢＬ２に対する接続関係は、他のペアリングされたメモリセル対でも同様である。
言い換えると、本実施形態では、奇数番目のメモリセルＭＣｅｊと偶数番目のＭＣｅ(j+1)との、ビット線ＢＬｊとＢＬ(j+1)に対する接続関係が、第４実施形態で述べた図６と同様になっている（ただし、ｊ＝１,３,５,７）。
【００６２】
他の実施形態と同様、ワード線が階層化されている。ただし、図７に示すように、上記奇数番目のメモリセルＭＣｅｊと偶数番目のメモリセルＭＣｅ(j+1)で書き込みワード線の副ワード線ＳＷＬｗを共有している。そのため、副ワード線ＳＷＬｗを境に、奇数番目のメモリセルＭＣｅｊと偶数番目のメモリセルＭＣｅ(j+1)が列方向に対称に配置されている。これにより、図１に示すように８個のメモリセルを行方向に一列に並べる配置に比べて、本実施形態のセル配置では書き込みワード線の副ワード線１本分、列方向のサイズを縮小できている。
【００６３】
共通されている副ワード線ＳＷＬｗは、スイッチ２ｗを介して主ワード線ＭＷＬｗに接続されている。
一方、奇数番目のメモリセルの副ワード線と偶数番目のメモリセルの副ワード線は、その配線方向の一方端で短絡され、折り返し配線状の副ワード線ＳＷＬｒとなっている。副ワード線ＳＷＬｒは、スイッチ２ｒを介して主ワード線ＭＷＬｒに接続されている。
【００６４】
なお、基本的な動作は図２および図３と同様である。ただし、図２（Ｃ）および図３（Ｃ）に示す電圧設定または電位変化の機能を、第１および第２ビット線ＢＬ１,ＢＬ２で相補的に切り換える必要がある。
【００６５】
本実施形態では、第４実施形態と同様に電圧設定マージン低下がなく、かつ、行方向と列方向のセルサイズをともに縮小したメモリセルアレイを実現している。
【００６６】
なお、上記実施形態１〜５では１本の副ワード線に接続されるメモリセル数、すなわちセルユニット内のメモリセル数を８としたが、これに限定されない。ランダムアクセスをバイト（８ビット）単位で行うことが一般的であるが、一度に読み書きする行方向のメモリセル数は、８に限らず、複数の任意の数とすることができる。
【００６７】
また、図２および図３の動作例に示す如く、スイッチ２ｒ,２ｗは、それぞれ主ワード線ＭＷＬｒ,ＭＷＬｗの活性化に連動し、かつ、その一方のスイッチのみが動作する。したがって、主ワード線ＭＷＬｒ,ＭＷＬｗを共通な１本の配線により形成し、その配線に、必要に応じて前述した読み出し電圧Ｖｒまたは書き込み電圧Ｖｗを異なるタイミングで印加するようにしてもよい。この場合、階層化されたワード線の配線数を低減でき、その分、配線スペースを削減できるという利点がある。
あるいは、主ワード線には常に電圧を印加しておいてもよい。
【００６８】
また、上記実施形態のメモリセルアレイは、専用メモリであるか、混載(embedded)メモリであるかを問わない。
現在、論理ＬＳＩの分野で使用されている主流の混載メモリはＳＲＡＭであるが、本実施形態のメモリセル（ゲインセル）は、既存のＳＲＡＭセルあるいはｅ(embedded)−ＤＲＡＭセルと同様の使われ方をするもので、これらを置き換え可能である。
【００６９】
本発明の実施の形態では、２つのＭＯＳ型トランジスタと１つのキャパシタからなるメモリセル（ゲインセル）においてワード線を階層化している。これにより、メモリセルアレイの書き込み、読み出しを、ワード線単位ではなく、１本のワード方向に配置された総数より少ない複数個のセルを単位として実行可能である。このことにより、個々のメモリセルに対するランダムアクセスを、より少ない電力で行うことが可能である。
【００７０】
また、ワード線を階層化していることは、トランジスタサイズに比べて配線ピッチの短縮が困難なことに鑑みると、メモリセル面積の縮小に有利である。さらに、ビット線の配線数を減らす等により、さらなるメモリセル面積の縮小が図れている。
【図面の簡単な説明】
【００７１】
【図１】第１実施形態のメモリセルアレイの基本構成を示す回路図である。
【図２】読み出し時の動作を示すタイミングチャートである。
【図３】リフレッシュ時の動作を示すタイミングチャートである。
【図４】動作時に活性化すべきワード線およびビット線を示す模式図である。
【図５】第３実施形態のメモリセルの回路図である。
【図６】第４実施形態のメモリセルの２セル分の回路図である。
【図７】第５実施形態のメモリセルアレイの基本構成を示す回路図である。
【図８】非特許文献１に記載されているメモリセルの回路図である。
【図９】図８のメモリセルを行方向に配置したときの基本構成を示す回路図である。
【図１０】特許文献１に記載されているメモリセルの回路図である。
【図１１】図１０のメモリセルを行方向に配置したときの基本構成を示す回路図である。
【図１２】先行する関連技術において、動作時に活性化すべきワード線およびビット線を示す模式図である。
【符号の説明】
【００７２】
１Ａ,１Ｂ…セルユニット、２ｒ,２ｗ…スイッチ、２１…ＰＭＯＳトランジスタ、２２…ＮＭＯＳトランジスタ、ＭＣ…メモリセル、ＴＷ…書き込みトランジスタ、ＴＲ…読み出しトランジスタ、Ｃ…キャパシタ、ＳＮ…記憶ノード、ＭＷＬｒ,ＭＷＬｗ…主ワード線、ＳＷＬｒ,ＳＷＬｗ…副ワード線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＢＬ…ビット線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＣＬｒ,ＣＬｗ…スイッチ制御線、ＶＳＬ…電圧供給線
【図１】
2007042172.tif 000003
【図２】
2007042172.tif 000004
【図３】
2007042172.tif 000005
【図４】
2007042172.tif 000006
【図５】
2007042172.tif 000007
【図６】
2007042172.tif 000008
【図７】
2007042172.tif 000009
【図８】
2007042172.tif 000010
【図９】
2007042172.tif 000011
【図１０】
2007042172.tif 000012
【図１１】
2007042172.tif 000013
【図１２】
2007042172.tif 000014