(57)【要約】【課題】  樹脂封止に代表される物理的なストレスを受けた場合であっても、半導体層が歪むことが抑制され、信頼性の向上した半導体装置を提供する。【解決手段】  本発明の半導体装置は、  半導体層１０と、  前記半導体層１０の上方に設けられたゲート絶縁層３２と、  前記ゲート絶縁層３２の上方に設けられたゲート電極３４と、  前記半導体層１０に設けられ、ソース領域およびドレイン領域３８と、を含み、  前記ゲート電極３４の鉛直下方の前記半導体層１０中には、補強層４０が設けられている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域およびドレイン領域と、を含み、
前記ゲート電極の鉛直下方の前記半導体層中には、補強層が設けられている、半導体装置。
【請求項２】
請求項１において、
前記補強層は、酸化シリコン層である、半導体装置。
【請求項３】
請求項１または２において、
前記半導体層には、さらに、ウェルが設けられ、
前記補強層は、前記ウェルの下方に設けられている、半導体装置。
【請求項４】
半導体層と、
前記半導体層に設けられた、ゲート電極を有する複数のトランジスタと、
前記半導体層中に設けられた補強層と、を含み、
前記補強層は、所定の面積内での密度が均一となるように配置されている、
半導体装置。
【請求項５】
請求項４において、
各々の前記ゲート電極の鉛直下方の前記半導体層中には、前記補強層が配置されている、半導体装置。
【請求項６】
請求項４または５において、
前記複数の補強層は、千鳥状あるいは格子状に配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体チップを、配線パターンを有する基板と対向させて実装する際に、電極配線などの保護のため樹脂封止が行われることがある。この樹脂封止では、液状の樹脂を用いて加熱硬化させる方法や、固形の熱硬化性樹脂を用いて加熱溶融させた後に再び硬化させる方法が挙げられる。
【特許文献１】特開平３−１６２９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように樹脂封止の際に行われる硬化工程で樹脂が収縮し、半導体基板などを歪ませることがある。半導体基板は、歪むことによりその格子間距離が変化し、このことは、半導体素子の特性変動の一因となる。
【０００４】
本発明の目的は、樹脂封止に代表される物理的なストレスを受けた場合であっても、半導体層が歪むことが抑制され、信頼性の向上した半導体装置を提供することができる。
【課題を解決するための手段】
【０００５】
（１）本発明にかかる半導体装置は、
半導体層と、  
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域およびドレイン領域と、を含み、
前記ゲート電極の鉛直下方の前記半導体層中には、補強層が設けられている。
【０００６】
本発明にかかる半導体装置によれば、樹脂封止の際の樹脂の硬化・収縮により半導体層が歪むことを抑制することができる。半導体層は、歪むことによりその格子間距離が局所的に変化してしまう。たとえば、ＭＯＳトランジスタのチャネル領域となる箇所において、歪みが生じると、キャリア（電子または正孔）の移動度が変化しＭＯＳトランジスタの動作特性を変化させてしまうことがある。しかし、本発明にかかる半導体装置によれば、少なくともチャネル領域の下方には、歪みを抑制することができる強度の高い補強層が設けられているため、上記したような特性の変化を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
前記補強層は、酸化シリコン層であることができる。
【００１０】
（３）本発明にかかる半導体装置において、
前記半導体層には、さらに、ウェルが設けられ、
前記補強層は、前記ウェルの下方に設けられていることができる。
【００１１】
（４）本発明にかかる半導体装置は、
半導体層と、
前記半導体層に設けられた、ゲート電極を有する複数のトランジスタと、
前記半導体層中に設けられた補強層と、を含み、
前記補強層は、所定の面積内での密度が均一となるように配置されている。
【００１２】
本発明にかかる半導体装置では、半導体層の表面から所定の深さを有する位置に複数の補強層が一定の間隔をおいて配置されている。これにより、半導体層の全体の強度を高めることができる。そのため、樹脂封止時の樹脂の硬化による収縮により、半導体層が歪むことを抑制することができる。その結果、半導体層に設けられる半導体素子の特性の変化が抑制された半導体装置を提供することができる。
【００１３】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【００１４】
（５）本発明にかかる半導体装置において、
各々の前記ゲート電極の鉛直下方の前記半導体層中には、前記補強層が配置されていることができる。
【００１５】
（６）本発明にかかる半導体装置において、
前記複数の補強層は、千鳥状あるいは格子状に配置されていることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００１７】
１．半導体装置
１．１．第１の実施の形態
第１の実施の形態にかかる半導体装置について、図１ないし図３を参照しつつ説明する。図１に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０は、たとえば、単結晶シリコン基板を用いることができる。半導体層１０には、素子分離絶縁層２０が設けられ、素子領域が画定されている。素子分離絶縁層２０は、ＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法またはＳＴＩ法により形成することができる。図１には、ＳＴＩ法により形成された素子分離絶縁層２０を図示する。
【００１８】
素子分離絶縁層２０により画定された領域の半導体層１０には、所定の導電型のウェル２２が設けられている。ウェル２２には、ＭＩＳトランジスタ３０が設けられている。ＭＩＳトランジスタ３０は、ウェル２２の上に設けられたゲート絶縁層３２と、ゲート絶縁層３２の上に設けられたゲート電極３４と、ゲート電極３４の側面に設けられたサイドウォール絶縁層３６と、ウェル２２に設けられた不純物領域３８と、を有する。不純物領域３８は、ソース領域またはドレイン領域となる。サイドウォール絶縁層３６の下のウェル２２内には、不純物領域３８と比して不純物濃度が低い低濃度不純物領域３９が設けられている。
【００１９】
ゲート電極３２の鉛直下方、つまり、チャネル領域の鉛直下方であって、ウェル２２の下方には、補強層４０が設けられている。補強層４０は、図２に示すように、平面的に、ゲート電極３４の鉛直下方の領域の一部と重なるように配置されていてもよいが、図３に示すように、平面的に、ゲート電極３４の鉛直下方の全体の領域に形成されることが好ましい。ここで言うゲート電極とは、ゲートとして機能している導電層（ゲート電極）３４を示し、例えば、素子分離上に延在している導電層３５は、ゲート電極には含まれない。補強層４０としては、たとえば、酸化層を用いることができる。補強層４０としては、半導体層１０が歪みことを抑制するための層であり、半導体層と比して、外部からのストレスに対する耐性を有する、すなわち、強度の高い層であることが好ましい。
【００２０】
本実施の形態にかかる半導体装置によれば、たとえば、樹脂封止時の樹脂の硬化・収縮により半導体層１０が歪むことを抑制することができる。半導体層１０は、歪むことによりその格子間距離が変化してしまう。たとえば、ＭＩＳトランジスタ３０のチャネル領域となる箇所において、歪みが生じると、キャリア（電子または正孔）の移動度が変化し、ＭＩＳトランジスタの動作特性を変化させてしまうことがある。しかし、本実施の形態にかかる半導体装置によれば、少なくともチャネル領域の下方には、歪みを抑制することができる強度の高い補強層４０が設けられているため、上記したような特性の変化を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。
【００２１】
また、電極パッドやバンプの下方にＭＩＳトランジスタ３０などの半導体素子を設けた場合に、電極パッドやバンプ形成時のストレス、バンプの内部応力による継続的なストレスをうけ、半導体層１０が歪むことがある。しかし、本実施の形態にかかる半導体装置のように、補強層４０を設けることで、少なくともチャネル領域となる半導体層１０が歪むことを抑制できる。そのため、電極パッドやバンプの下方であっても、特性の変化が抑制された半導体素子を設けることができ、半導体チップの微細化、高集積化を図ることができるという利点がある。
【００２２】
１．２．第２の実施の形態
次に、第２の実施の形態にかかる半導体装置について、図４ないし図６を参照しつつ説明する。図４は、第２の実施の形態にかかる半導体装置を模式的に示す断面図であり、図５および図６は、半導体層１０中に設けられる補強層４０の配置を示す平面図である。
【００２３】
図４に示すように、第２の実施の形態にかかる半導体装置は、半導体層１０を有し、半導体層１０には、素子分離絶縁層２０が設けられて素子領域１０Ａ、１０Ｂが画定されている。素子領域１０Ａには、第１の導電型のチャネルを有するＭＩＳトランジスタ１００が設けられ、素子領域１０Ｂには、第２の導電型のチャネルを有するＭＩＳトランジスタ１１０が設けられている。
【００２４】
半導体層１０中には、その表面から所定の深さを有する位置に複数の補強層４０が設けられている。本実施の形態では、複数の補強層４０は、ゲート電極１１４およびゲート電極１０４の鉛直下方に設けられ、隣り合う補強層４０同士との間に所定の距離を有するように配置されている。ゲート電極１１４およびゲート電極１０４と補強層４０との平面的な位置関係は、第１の実施の形態と同様である。また、図４では、ゲート電極１１４およびゲート電極１０４の下方にのみ設けられている場合を図示したが、これに限定されることはない。補強層４０の表面の面積密度が半導体層１０の所定の面積内において均一となるように配置されていればよい。図５に示すように、補強層４０は、千鳥状に配置されていることが好ましい。また、図６に示すように、格子状に配置することもできる。このように、補強層４０が規則的に配置されていることで、半導体層１０の全体の強度をより確実に高めることができるためである。補強層４０の上層の半導体層１０は、素子形成層１２となる。
【００２５】
素子形成層１２では、素子領域１０Ａおよび素子領域１０Ｂとに連続したウェル２２が設けられている。さらに、素子領域１０Ａには、ウェル２２と比して浅く、また導電型の異なるウェル２４が設けられている。つまり、補強層４０は、最も深い位置ウェル２２の下方に設けられることとなる。
【００２６】
ＭＩＳトランジスタ１００は、ゲート絶縁層１０２と、ゲート電極１０４と、サイドウォール１０６と、不純物領域１０８と、低濃度不純物領域１０９と、を含んで構成されている。ＭＩＳトランジスタ１１０の構成も同様である。
【００２７】
本実施の形態にかかる半導体装置では、半導体層１０の表面から所定の深さを有する位置、つまり、素子形成層１２の下方に複数の補強層４０が一定の間隔をおいて配置されている。これにより、半導体層１０の全体の強度を高めることができる。そのため、樹脂封止時の樹脂の硬化による収縮により、半導体層１０が歪むことを抑制することができる。その結果、半導体層１０に設けられるＭＩＳトランジスタ１００、１１０の特性の変化が抑制された半導体装置を提供することができる。
【００２８】
また、第１の実施の形態にかかる半導体装置と同様に、本実施の形態にかかるＭＩＳトランジスタ１００、１１０の上方に、電極パッドやバンプを配置した場合であっても、補強層４０の補強効果により半導体層１０が歪むことを抑制できるという効果を有する。その結果、電極パッドやバンプの下方であっても、半導体素子を設けることができ、半導体チップの微細化、高集積化を図ることができる。
【００２９】
２．半導体装置の製造方法
次に、図４ないし図６に示す半導体装置の製造方法について、図７および図８を参照しつつ説明する。図７および図８は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
【００３０】
まず、半導体層１０を準備する。ついで、図７に示すように、半導体層１０の上に、所定のパターンのマスク層Ｍ１（たとえば、レジスト層）を形成する。マスク層Ｍ１は、具体的には、図４に参照される補強層４０が設けられる領域の上方に開口を有している。ついで、マスク層Ｍ１をマスクとして、半導体層１０に酸素を導入することで、酸素注入領域４２を形成する。酸素の導入は、公知のイオン注入法により行うことができる。このとき、所望の深さの位置に酸素注入領域４２が形成されるよう、打ち込みエネルギーなどを適宜調整する。
【００３１】
ついで、加熱処理を施し、酸素注入領域４２を酸化することにより、半導体層１０の表面から所定の深さの位置に補強層４０を形成することができる。半導体層１０がシリコン層である場合には、補強層４０として、酸化シリコン層が形成されることとなる。そして、補強層４０の上方の半導体層１０が素子形成層１２となる。
【００３２】
ついで、素子形成層１２に、素子分離絶縁層２０、ウェル２２、２４を公知の技術に従って順次形成する。その後、ＭＩＳトランジスタ１００、１１０を公知の製造プロセスに従って形成することで、第２の実施の形態にかかる半導体装置を製造することができる。
【００３３】
本実施の形態にかかる半導体装置の製造方法によれば、前記半導体層１０の表面から所定の深さの位置に補強層を設けることができる。そのため、封止時の樹脂の収縮によるストレスが半導体層１０に加わった場合であっても、半導体層１０が歪むことを抑制することができる。
【００３４】
なお、上述の製造方法では、第２の実施の形態にかかる半導体装置を製造する場合を説明したが、第１の実施の形態にかかる半導体装置を製造する際にも、同様の方法を用いることができる。このときは、少なくともチャネル領域の下方に補強層が形成されるよう、マスク層のパターンを制御すればよい。また、上述の半導体装置の説明で、例示したＭＩＳトランジスタの構成は、一例であり、上記説明の構成に限定されない。
【００３５】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３６】
【図１】第１の実施の形態にかかる半導体装置を説明する図。
【図２】第１の実施の形態にかかる半導体装置を説明する図。
【図３】第１の実施の形態にかかる半導体装置を説明する図。
【図４】第２の実施の形態にかかる半導体装置を説明する図。
【図５】第２の実施の形態にかかる半導体装置を説明する図。
【図６】第２の実施の形態にかかる半導体装置を説明する図。
【図７】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図８】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【符号の説明】
【００３７】
１０…半導体層、  １０Ａ、１０Ｂ…素子領域、  １２…素子形成層、  ２０…素子分離絶縁層、  ２２…ウェル、  ３０…ゲート絶縁層、  ３２…ゲート絶縁層、  ３４…ゲート電極、  ３５…導電層、  ３６…サイドウォール絶縁層、  ３８…ソース領域またはドレイン領域、  ３９…低濃度不純物領域、  ４０…補強層、  ４２…酸素注入領域、  ３０、１００、１１０…ＭＩＳトランジスタ、  １０２、１１２…ゲート絶縁層、  １０４、１１４…ゲート電極、  １０６、１１６…サイドウォール、  １０８、１１８…不純物領域、  １０９、１１９…低濃度不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007043005.tif 000007
【図６】
2007043005.tif 000008
【図７】
2007043005.tif 000009
【図８】
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