(57)【要約】【課題】集積度が高い半導体装置においても、複数の強誘電体容量素子が形成された領域を覆う水素バリア膜の成膜不良の発生を防止し、強誘電体容量素子の劣化が生じにくい半導体装置を実現できるようにする。【解決手段】半導体装置は、基板１１の上に形成された第１の層間絶縁膜１４と、それぞれが第１の層間絶縁膜１４上の容量素子形成領域３１に行列状に形成され、下部電極１７、容量絶縁膜１９及び上部電極２０ａからなる複数の容量素子３０と、各容量素子３０を覆う上部水素バリア膜２２とを備えている。各上部電極２０ａは、列ごとに共通に形成されたセルプレート電極２０であり、容量絶縁膜１９は、隣接する行に形成された容量素子３０に跨って一体に形成されている。【選択図】図１
2007042705.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の層間絶縁膜と、
それぞれが前記第１の層間絶縁膜の上の容量素子形成領域に行列状に形成され、下部電極、強誘電体からなる容量絶縁膜及び上部電極からなる複数の容量素子と、
前記第１の層間絶縁膜の上に形成され、前記各容量素子を覆う水素バリア膜とを備え、
前記各上部電極は、列ごとに形成されたセルプレート電極であり、
前記容量絶縁膜は、前記複数の容量素子のうちの行方向に隣接する容量素子に跨って形成されていることを特徴とする半導体装置。
【請求項２】
隣接する前記各セルプレート電極同士の間の距離は、５００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記水素バリア膜は、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＯ2、ＴｉＮ、ＴｉとＡｌとの合金、Ｔｉの酸化物とＡｌの酸化物との混合物、Ｔｉの窒化物とＡｌの窒化物との混合物及びＴｉの酸窒化物とＡｌの酸窒化物との混合物のうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
基板の上に形成された第１の層間絶縁膜の上に、第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記第１の層間絶縁膜の上に設けられた容量素子形成領域に、それぞれが行列状に配置された複数の下部電極を形成する工程と、
前記容量素子形成領域に、前記各下部電極同士の間を埋め且つ前記各下部電極の上面を露出する第２の層間絶縁膜を形成する工程と、
前記下部電極及び前記第２の層間絶縁膜の上に、強誘電体からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、第２の導電膜を形成し、形成した第２の導電膜をパターニングすることにより、列ごとに一体となった複数のセルプレート電極として上部電極を形成する工程と、
前記各下部電極、容量絶縁膜及び各上部電極とからなる複数の容量素子のそれぞれを覆う水素バリア膜を形成する工程とを備え、
前記上部電極を形成する工程において、前記容量絶縁膜は、前記セルプレート電極同士の間に残すように形成することを特徴とする半導体装置の製造方法。
【請求項５】
隣接する前記各セルプレート電極同士の間の距離は、５００ｎｍ以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記水素バリア膜は、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＯ2、ＴｉＮ、ＴｉとＡｌとの合金、Ｔｉの酸化物とＡｌの酸化物との混合物、Ｔｉの窒化物とＡｌの窒化物との混合物及びＴｉの酸窒化物とＡｌの酸窒化物との混合物のうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜であることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
強誘電体を用いた容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体を用いた容量素子を有するメモリ装置等の半導体装置を実現するための最重要課題は、容量絶縁膜の特性を劣化させることなく集積化を実現する構造及びその製造方法を開発することである。容量絶縁膜に用いられるＳｒＢｉ2Ｔａ2Ｏ9（以下、ＳＢＴと略す。）、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3（但し、０≦ｘ≦１であり、以下、ＰＺＴと略す。）又は（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、０≦ｘ≦１であり、以下、ＢＬＴと略す。）等の強誘電体は酸化物であるため、還元性雰囲気、特に水素に曝されると強誘電体酸化物が還元されて、結晶組成が崩れ、強誘電体特性が大きく劣化する。特に近年、強誘電体メモリ装置の微細化に伴い、強誘電体容量素子を縮小しなければならず、水素による影響はさらに大きなものとなる。
【０００３】
ところが、半導体装置の製造工程においては、水素を含んだ雰囲気での処理が非常に多い。例えば、Ａｌ配線形成後にＭＯＳトランジスタの特性を確保するために行うアニールは、水素を含んだ雰囲気で行われる。また、コンタクトホールへのタングステンの埋め込みには化学気相成長法（以下、ＣＶＤ法と略す。）が用いられるが、これは非常に強い還元雰囲気下で行われる。このため、強誘電体容量素子を有する半導体装置を製造する際には、水素還元雰囲気下において強誘電体容量素子の容量絶縁膜へ水素が侵入することを防止するために、強誘電体容量素子の周りを水素バリア膜で覆うことが行われている（例えば、特許文献１を参照。）。
【０００４】
強誘電体容量素子の周りを水素バリア膜で覆うことにより、水素雰囲気において処理を行う際に水素が強誘電体容量素子に侵入することを防止できる。これにより、容量絶縁膜を劣化させることなく強誘電体容量素子を有する半導体装置を製造することができる。
【特許文献１】特開２００４−３０３９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の強誘電体容量素子を有する半導体装置においては、水素バリア膜のカバレッジ不足による成膜不良が発生するという問題がある。一般的に、強誘電体メモリ装置においては、複数の強誘電体容量素子がマトリックス状に形成されており、これらの強誘電体容量素子が形成された領域をまとめて水素バリア膜により覆わなければならない。しかし、強誘電体容量素子は、下部電極、強誘電体膜及び上部電極が積層されて形成されており、かなりの厚みを有している。従って、強誘電体容量素子同士の間の部分には、深い凹部が生じてしまう。この凹部において、水素バリア膜のカバレッジ不足による成膜不良が発生し、水素バリア膜の成膜不良箇所から水素が侵入するため、強誘電体膜が還元され、強誘電体容量素子の劣化が生じてしまう。
【０００６】
特に、半導体装置の集積度を上げるために、強誘電体容量素子同士の間隔を狭くすると、凹部のアスペクト比が大きくなり、成膜不良が発生しやすくなるという問題がある。
【０００７】
本発明は、前記従来の問題を解決し、集積度が高い半導体装置においても、複数の強誘電体容量素子が形成された領域を覆う水素バリア膜の成膜不良の発生を防止し、強誘電体容量素子の劣化が生じにくい半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は半導体装置を、複数の強誘電体容量素子に跨って容量絶縁膜が一体に形成された構成とする。
【０００９】
具体的に本発明に係る半導体装置は、基板の上に形成された第１の層間絶縁膜と、それぞれが第１の層間絶縁膜の上の容量素子形成領域に行列状に形成され、下部電極、強誘電体からなる容量絶縁膜及び上部電極からなる複数の容量素子と、第１の層間絶縁膜の上に形成され、各容量素子を覆う第２の層間絶縁膜と、第２の層間絶縁膜の上面及び側面を覆う水素バリア膜とを備え、各上部電極は、列ごとに形成されたセルプレート電極であり、容量絶縁膜は、複数の容量素子のうちの隣接する行に形成された容量素子に跨って形成されていることを特徴とする。
【００１０】
本発明の半導体装置によれば、各上部電極は、列ごとに形成されたセルプレート電極であり、容量絶縁膜は、複数の容量素子のうちの隣接する行に形成された容量素子に跨って形成されているため、セルプレート同士の間に生じる凹部の深さを浅くすることができる。従って、セルプレート同士の間隔を小さくしても、セルプレート同士の間に生じる凹部のアスペクト比を小さく保つことができるので、水素バリア膜のカバレッジ不足による水素バリア膜の成膜不良の発生を抑えることができる。その結果、集積度を高くしても容量素子の劣化が生じにくい半導体装置を実現することが可能となる。
【００１１】
本発明の半導体装置において、隣接する各セルプレート電極同士の間の距離は、５００ｎｍ以下であることが好ましい。このような構成とすることにより、半導体装置の集積度を確実に高くすることができる。
【００１２】
本発明の半導体装置において、水素バリア膜は、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＯ2、ＴｉＮ、ＴｉとＡｌとの合金、Ｔｉの酸化物とＡｌの酸化物との混合物、Ｔｉの窒化物とＡｌの窒化物との混合物及びＴｉの酸窒化物とＡｌの酸窒化物との混合物のうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜であることが好ましい。このような構成とすることにより、水素の透過を防ぐ水素バリア膜を確実に形成することが可能となる。
【００１３】
本発明に係る半導体装置の製造方法は、基板の上に形成された第１の層間絶縁膜の上に、第１の導電膜を形成する工程と、第１の導電膜をパターニングすることにより、第１の層間絶縁膜の上に設けられた容量素子形成領域に、それぞれが行列状に配置された複数の下部電極を形成する工程と、容量素子形成領域に、各下部電極同士の間を埋め且つ各下部電極の上面を露出する第２の層間絶縁膜を形成する工程と、下部電極及び第２の層間絶縁膜の上に、強誘電体からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に、第２の導電膜を形成し、形成した第２の導電膜をパターニングすることにより、列ごとに一体となった複数のセルプレート電極として上部電極を形成する工程と、各下部電極、容量絶縁膜及び各上部電極とからなる複数の容量素子のそれぞれを覆う水素バリア膜を形成する工程とを備え、上部電極を形成する工程において、容量絶縁膜は、セルプレート電極同士の間に残すように形成することを特徴とする。
【００１４】
本発明の半導体装置の製造方法によれば、上部電極を形成する工程において、容量絶縁膜は、セルプレート電極同士の間に残すように形成するため、セルプレート電極同士の間に生じる凹部の深さを浅くすることができる。従って、セルプレート電極同士の間の間隔を狭くしても、セルプレート電極同士の間に生じる凹部のアスペクト比を小さく保つことができるので、水素バリア膜のカバレッジ不足による水素バリア膜の成膜不良の発生を抑えることが可能となる。その結果、半導体装置の集積度を高くし且つ容量素子の劣化の生じにくい半導体装置を製造することが可能となる。
【００１５】
本発明の半導体装置の製造方法において、隣接する各セルプレート電極同士の間の距離は、５００ｎｍ以下であることが好ましい。
【００１６】
本発明の半導体装置の製造方法において、水素バリア膜は、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＯ2、ＴｉＮ、ＴｉとＡｌとの合金、Ｔｉの酸化物とＡｌの酸化物との混合物、Ｔｉの窒化物とＡｌの窒化物との混合物及びＴｉの酸窒化物とＡｌの酸窒化物との混合物のうちのいずれか１つからなる単層膜又は２つ以上からなる積層膜であることが好ましい。
【００１７】
本発明の半導体装置の製造方法は、第１の導電膜を形成するよりも前に、第１の層間絶縁膜の上に下部水素バリア膜を形成する工程と、上部電極を形成する工程よりも後に、容量素子形成領域に容量素子を覆う第３の層間絶縁膜を形成する工程とをさらに備え、水素バリア膜は、第３の層間絶縁膜の上面と、第３の層間絶縁膜及び第２の層間絶縁膜の側面とを覆い且つ端部が下部水素バリア膜と接するように形成することが好ましい。
【発明の効果】
【００１８】
本発明によれば、集積度が高い半導体装置においても、複数の強誘電体容量素子が形成された領域を覆う水素バリア膜の成膜不良の発生を防止し、強誘電体容量素子の劣化を低減した半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００１９】
図１（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のセルプレート電極を横切るＩｂ−Ｉｂ線における断面構成を示し、（ｃ）は（ａ）のセルプレート電極に沿ったＩｃ−Ｉｃ線における断面構成を示している。
【００２０】
図１（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、半導体基板１１に形成された複数のトランジスタ３３と、それぞれが各トランジスタ３３と電気的に接続され容量素子形成領域３１に行列状に形成された複数の容量素子３０とからなる。図１には容量素子３０が３行２列のマトリックスに配置された例を示しているが、行数及び列数は任意に変更してよい。
【００２１】
半導体基板１１には、それぞれが不純物拡散領域１３を有し、素子分離１２により分離された複数のトランジスタ３３がマトリックス状に形成されている。基板１１の上にはトランジスタ３３を覆うように厚さが５００ｎｍ〜１０００ｎｍのＳｉＯ2からなる第１の層間絶縁膜１４が形成され、第１の層間絶縁膜１４の上には、厚さが２０ｎｍ〜１００ｎｍのＳｉＮからなる絶縁性の下部水素バリア膜１５が形成されている。
【００２２】
各トランジスタ３３の不純物拡散領域１３には、コンタクトプラグ１６が電気的に接続されている。コンタクトプラグ１６は、タングステンからなり、下部水素バリア膜１５及び第１の層間絶縁膜１４を貫通するように形成されている。なお、不純物拡散領域１３とコンタクトプラグ１６とのコンタクト抵抗を低減するために、不純物拡散領域１３の上にＣｏＳｉ2等のシリサイド膜を形成してもよい。
【００２３】
下部水素バリア膜１５の上の容量素子形成領域３１には、それぞれがコンタクトプラグ１６と電気的に接続された下部電極１７と容量素子１９と上部電極２０ａとからなる複数の容量素子３０が形成されている。
【００２４】
下部電極１７は例えば、厚さが５０ｎｍ〜１００ｎｍのＴｉＡｌ又はＴｉＡｌＮからなる導電性の水素バリア膜と、厚さが３０〜１００ｎｍのＩｒからなる第１の酸素バリア膜と、厚さが３０〜１００ｎｍのＩｒＯ2からなる第２の酸素バリア膜と、厚さが５０〜１００ｎｍのＰｔ膜が下から順次積層されてそれぞれ形成されている。ここで、導電膜としてＰｔに代えてＩｒＯ2を用いてもよい。
【００２５】
下部水素バリア膜１５の上の容量素子形成領域３１には、各下部電極１７の上面を露出するように第２の層間絶縁膜１８が形成されている。第２の層間絶縁膜１８は、ＳｉＯ2からなり、第２の層間絶縁膜１８の上面と下部電極１７の上面とは、ほぼ同一レベルの平面を形成している。
【００２６】
下部電極１７の上には、厚さが５０ｎｍ〜１００ｎｍのＢＴ系、ＰＺＴ系又はＢＬＴ系の材料からなる強誘電体膜である容量絶縁膜１９が形成されている。容量絶縁膜１９は、各下部電極１７の上面を覆うように一体に形成されている。
【００２７】
容量絶縁膜１９の上には、厚さが５０〜１００ｎｍのＰｔ若しくはＩｒ等の貴金属又はこれらの金属酸化物からなる上部電極２０ａが形成されている。上部電極２０ａは、列ごとに一体に形成されておりセルプレート電極２０を形成している。
【００２８】
本実施形態の半導体装置においては、各セルプレート電極２０の末端において容量絶縁膜が除去され、セルプレート電極２０と下部電極１７とが電気的に接続されている。これにより、セルプレート電極２０と不純物拡散領域１３とを電気的に接続している。なお、下部電極１７を介在させずに、セルプレート電極２０とコンタクトプラグ１６とを直接電気的に接続する構造としてもよい。
【００２９】
第２の層間絶縁膜１８の上には、各容量素子３０を覆うように第３の層間絶縁膜２１が形成されている。第３の層間絶縁膜２１の上には上部水素バリア膜２２が形成されている。また、上部水素バリア膜２２は、第３の層間絶縁膜２１及び第２の層間絶縁膜１８の側面を覆い、端部が下部水素バリア膜１５と接するように形成されている。従って、マトリックス状に形成された複数の容量素子３０はそれぞれ、下部水素バリア膜１５と上部水素バリア膜２２とに囲まれている。
【００３０】
本実施形態においては、容量絶縁膜１９が各下部電極１７に跨って一体に形成されており、各セルプレート電極２０の間の領域にも容量絶縁膜１９が形成されている。従って、セルプレート電極２０の間の領域に生じる凹部の深さを浅くすることができるので、セルプレート電極２０同士の間の距離であるセルプレート間距離Ｄが小さい場合にも、カバレッジ不足による上部水素バリア膜２２の形成不良が発生しない。その結果、水素バリア膜の形成不良箇所から水素が侵入することによる、容量素子の劣化を防止することが可能となる。
【００３１】
図２は本実施形態に係る半導体装置におけるセルプレート間距離Ｄと強誘電体特性との関係を示すグラフである。図２において横軸はセルプレート間距離Ｄを示し、縦軸は強誘電体膜の電気的な特性の一つである分極量を示している。
【００３２】
図２に示すようにセルプレート電極２０同士の間の領域に、容量絶縁膜１９が形成されていない従来の半導体装置においては、セルプレート間距離Ｄを５００ｎｍ以下にすると、分極量が急激に低下し、強誘電体の特性が悪化した。しかし、セルプレート電極２０同士の間の領域に容量絶縁膜を連続して形成した本実施形態の半導体装置においては、セルプレート間距離Ｄを狭くしても分極量の値は一定であり、強誘電体特性の劣化が認められなかった。
【００３３】
これは、従来の半導体装置では、第３の層間絶縁膜２１のセルプレート電極２０の間の部分に生じる凹部が深くなるため、セルプレート間距離Ｄを短くするとアスペクト比が大きくなり、上部水素バリア膜２２のカバレッジ不足による成膜不良が発生することによる。上部水素バリア膜２２の成膜不足が生じると、その箇所から膜内へ水素が侵入する。その結果、容量絶縁膜１９が還元され、容量素子の強誘電体特性が劣化する。
【００３４】
一方、本実施形態の半導体装置では、各下部電極１７同士の間の領域にも容量絶縁膜１９が設けられているため、少なくとも容量絶縁膜１９の膜厚分だけ第３の層間絶縁膜２１のセルプレート電極２０の間の部分に生じる凹部の深さが浅くなる。従って、セルプレート間距離Ｄを短くしてもアスペクト比を小さく保つことができる。
【００３５】
容量絶縁膜１９及びセルプレート電極２０の膜厚を薄くすることによりアスペクト比を小さくした場合には、分極量の低下、電極抵抗の増加及びリラクタンス率の悪化等の容量素子特性の低下を生じるため好ましくない。しかし、本実施形態では、容量絶縁膜１９及びセルプレート電極２０の膜厚を薄くすることなくアスペクト比を小さく保つことができる。
【００３６】
例えば、容量絶縁膜１９及びセルプレート電極２０の膜厚をそれぞれ１００ｎｍとし、オーバーエッチングを５０ｎｍとすると、セルプレート間距離Ｄが５００ｎｍの場合のアスペクト比は、従来の半導体装置においては０．５となるが、本実施形態の半導体装置では０．３となる。
【００３７】
このように、本実施形態の半導体装置においては、集積度を上げ、セルプレート間距離を短くしても、アスペクト比を小さく保つことができるので、水素バリア膜の成膜不良が発生しにくく、強誘電体容量素子の劣化が生じにくい半導体装置を実現できる。
【００３８】
以下に、一実施形態に係る半導体装置の製造方法について図面を参照して説明する。図３〜図５は一実施形態に係る半導体装置の製造方法を工程順に示している。図３及び図４はセルプレート電極を横切る断面の構造を示しており、図５はセルプレート電極に沿った断面の構造を示している。
【００３９】
まず、図３（ａ）に示すように、基板１１の素子分離１２によって互いに分離された領域に不純物拡散領域１３とゲート電極３２とからなるトランジスタ３３をそれぞれ形成する。トランジスタ３３を形成した後、基板１１の上にトランジスタ３３を覆うように厚さが５００ｎｍ〜１０００ｎｍのＳｉＯ2からなる層間絶縁膜１４をＣＶＤ法により形成する。層間絶縁膜１４の上には、厚さが２０〜１００ｎｍのＳｉＮからなる絶縁性の下部水素バリア膜１５を形成する。続いて、それぞれが下部水素バリア膜１５及び層間絶縁膜１４を貫通し不純物拡散領域１３を露出する複数のコンタクトホールを形成する。コンタクトホール内及び下部水素バリア膜１５の上にスパッタリング法又はＣＶＤ法により、厚さが２０〜５０ｎｍの密着層（図示せず）を形成する。この後、コンタクトホールを埋めるように密着層の上にタングステンからなる導電膜をスパッタリング法又はＣＶＤ法により形成した後、ＣＭＰ法により下部水素バリア膜１５の上に形成した導電膜及び密着層を除去することにより、不純物拡散領域１３とそれぞれ接続された複数のコンタクトプラグ１６を形成する。なお、密着層には、Ｔｉ、ＴｉＮ、Ｔａ又はＴａＮを用いればよい。
【００４０】
次に、図３(ｂ)に示すように下部水素バリア膜１５の上に厚さが５０ｎｍ〜１００ｎｍのＴｉＡｌ又はＴｉＡｌＮ膜と、厚さが３０〜１００ｎｍのＩｒ膜と、厚さが３０〜１００ｎｍのＩｒＯ2膜と、厚さが５０〜１００ｎｍのＰｔ膜とを順次形成した後、パターニングすることにより、それぞれが行列状に配置され且つコンタクトプラグ１６と電気的に接続された複数の下部電極１７を形成する。
【００４１】
次に、図３(ｃ)に示すように下部水素バリア膜１５の上に、下部電極１７を覆うように厚さが４００ｎｍ〜６００ｎｍのＳｉＯ2からなる第２の絶縁層間膜１８形成し、ＣＭＰ法又はエッチングにより下部電極１７の上面を露出する。その後、第２の層間絶縁膜１８及び下部電極１７の上に厚さが５０〜１００ｎｍのＳＢＴ系、ＰＺＴ系又はＢＬＴ系の強誘電体膜である容量絶縁膜１９を形成する。
【００４２】
次に、図４(ａ)に示すように、容量素子形成領域３１以外の容量絶縁膜１９をエッチングにより除去する。
【００４３】
次に、図４(ｂ)に示すように第２の層間絶縁膜１８及び容量絶縁膜１９の上に５０〜１００ｎｍのＰｔからなる導電膜を形成した後、パターニングすることにより、列ごとに一体に形成された上部電極であるセルプレート電極２０を形成する。これにより、下部電極１７と容量絶縁膜１９とセルプレート電極２０とからなる容量素子３０が形成される。
【００４４】
次に、図４(ｃ)に示すように、容量素子３０を覆うように厚さが５０〜２００ｎｍのＳｉＯ2からなる第３の層間絶縁膜２１を形成した後、パターニングして容量素子形成領域３１以外の領域に形成された第３の層間絶縁膜２１を除去する。その後、第３の層間絶縁膜２１の上面と、第３の層間絶縁膜２１の側面及び第２の層間絶縁膜１８の側面を覆い、端部が下部水素バリア膜１５と接する上部水素バリア膜２２を形成する。上部水素バリア膜２２は、例えばＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2膜、ＴｉＮ膜、ＴｉとＡｌとの合金膜、Ｔｉの酸化物とＡｌの酸化物との混合物膜、Ｔｉの窒化物とＡｌの窒化物との混合物膜又はＴｉの酸窒化物とＡｌの酸窒化物との混合物膜を用い厚さが５０〜１００ｎｍとなるように形成する。
【００４５】
このように、隣接するセルプレート電極２０の間に容量絶縁膜１９が連続して形成されているため、セルプレート電極２０の間に存在する段差を小さくすることができる。従って、集積度を上げて、セルプレート電極２０同士の間隔が短くなった場合にも、セルプレート電極２０の間に存在する段差のアスペクト比を小さく保つことができるので、水素バリア膜の成膜不良が発生することを抑えることができる。その結果、集積度を高くしても容量素子特性の劣化が生じにくい強誘電体容量素子を有する半導体装置を実現できる。
【００４６】
以下に、セルプレート電極２０の末端部分の形成工程について説明する。図５（ａ）〜（ｃ）は図４（ａ）〜（ｃ）に対応するセルプレート電極２０に沿った断面の構成をそれぞれ示している。図５（ａ）に示すように図４（ａ）に示した工程において容量絶縁膜１９の一部を除去する際に、列の末端に形成した下部電極１７の上面を露出する。
【００４７】
次に、図５（ｂ）に示すように図４（ｂ）に示した工程において導電膜を形成する際に、導電膜と列の末端に形成した下部電極１７とが電気的に接続されるようにする。これにより、セルプレート電極２０をコンタクトプラグ１６を介在させて不純物拡散層１３と接続することができる。
【００４８】
このようにすれば、容量素子形成領域３１以外の強誘電体膜を除去する際に、列の末端に形成された下部電極１７の上に形成された強誘電膜を同時に除去するため、工程数を増やすことなくセルプレート電極２０と不純物拡散層１３とを電気的に接続することができる。なお、本実施形態においては、列の末端においてセルプレート電極２０と不純物拡散層１３とを接続したが、任意の位置で接続してよい。また、列方向にセルプレート電極２０が延びる構成としたが、行列を入れ替えて、行方向にセルプレート電極２０が延びる構成としてもよい。
【００４９】
また、本実施形態において上部水素バリア膜２２は第３の絶縁膜２１の上に形成したが、容量素子３０の上に直接形成してもよい。但し、この場合には、絶縁性の材料を用いる。
【００５０】
また、下部水素バリア膜には、ＳｉＮに代えてＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ等を用いてもよい。
【産業上の利用可能性】
【００５１】
本発明の半導体装置は、集積度が高い半導体装置においても、複数の強誘電体容量素子が形成された領域を覆う水素バリア膜の成膜不良の発生を防止し、強誘電体容量素子の劣化が生じにくい半導体装置及びその製造方法を実現できるという効果を有し、強誘電体を用いた容量素子を有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面図である。
【図２】本発明の一実施形態に係る半導体装置のセルプレート間の距離と分極量との層間を、従来例に係る半導体装置と比較して示すグラフである。
【図３】本発明の一実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００５３】
１１    半導体基板
１２    素子分離
１３    不純物拡散領域
１４    第１の層間絶縁膜
１５    下部水素バリア膜
１６    コンタクトプラグ
１７    下部電極
１８    第２の層間絶縁膜
１９    容量絶縁膜
２０    セルプレート電極
２０ａ  上部電極
２１    第３の層間絶縁膜
２２    上部水素バリア膜
３０    容量素子
３１    容量素子形成領域
３２    ゲート電極
３３    トランジスタ
【図１】
2007042705.tif 000003
【図２】
2007042705.tif 000004
【図３】
2007042705.tif 000005
【図４】
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【図５】
2007042705.tif 000007