(57)【要約】【課題】抵抗素子の抵抗値が高いことによる１０ｐＡオーダーのリーク電流を短時間で評価できる半導体装置及びその評価をできるようにする。【解決手段】リーク電流を評価する半導体装置は、第１のＰＭＯＳＦＥＴ１０１と、第１の配線１０２と、電位モニタ回路１０３と、第１のＮＭＯＳＦＥＴ１０４と、第３のＰＭＯＳＦＥＴ１０５と、信号線１０６と、第２の配線１０７と、抵抗素子１０８と、第２のＰＭＯＳＦＥＴ１０９とを備えている。第２の配線１０７の配線容量が抵抗素子１０８を介して放電される際のリーク電流量を、第１の配線１０２の配線容量の放電に伴う電位変化に変換して電位モニタ回路１０３により評価する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソースが電源に接続され、ドレインが第１の配線容量を有する第１の配線を介して電位モニタ回路に接続された第１のＰＭＯＳＦＥＴと、
ゲートが信号線に接続され、ソースが前記電源に接続され、ドレインが第２の配線容量を有する第２の配線に接続された第２のＰＭＯＳＦＥＴと、
ゲートが前記第２の配線に接続され、ドレインが接地電位に接続された第３のＰＭＯＳＦＥＴと、
ゲートが前記信号線に接続され、ソースが前記第３のＰＭＯＳＦＥＴのソースに接続され、ドレインが前記第１の配線に接続された第１のＮＭＯＳＦＥＴと、
一端が前記第２の配線に、他端が接地電位に接続された抵抗素子とを備え、
前記抵抗素子を介した前記第２の配線容量の放電によるリーク電流量は、前記第１の配線容量の放電に伴う電位変化に変換され、前記電位モニタ回路により評価されることを特徴とする半導体装置。
【請求項２】
前記第１のＰＭＯＳＦＥＴ、前記第２のＰＭＯＳＦＥＴ、前記第３のＰＭＯＳＦＥＴ、前記第１のＮＭＯＳＦＦＥＴ及び前記抵抗素子は、一のセルを構成しており、
半導体基板上には、前記セルが行列状に複数配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ソースが電源に接続され、ドレインが第１の配線容量を有する第１の配線を介して電位モニタ回路に接続された第１のＰＭＯＳＦＥＴと、
ゲートが信号線に接続され、ソースが前記電源に接続され、ドレインが第２の配線容量を有する第２の配線に接続された第２のＰＭＯＳＦＥＴと、
ゲートが前記信号線に接続され、ドレインが前記第１の配線に接続された第１のＮＭＯＳＦＥＴと、
ソースが接地電位に接続され、ドレインが前記第１のＮＭＯＳＦＥＴのソースに接続された第２のＮＭＯＳＦＥＴと、
一端が前記第２の配線に、他端が接地電位に接続された抵抗素子と、
入力端子が前記第２の配線に接続され、出力端子が前記第２のＮＭＯＳＦＥＴのゲートに接続されたインバータとを備え、
前記抵抗素子を介した前記第２の配線容量の放電によるリーク電流量は、前記第１の配線容量の放電に伴う電位変化に変換され、前記電位モニタ回路により評価されることを特徴とする半導体装置。
【請求項４】
前記第１のＰＭＯＳＦＥＴ、前記第２のＰＭＯＳＦＥＴ、前記第１のＮＭＯＳＦＦＥＴ、前記第２のＮＭＯＳＦＦＥＴ、前記抵抗素子及び前記インバータは、一のセルを構成しており、
半導体基板上には、前記セルが行列状に複数配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の配線容量及び前記第２の配線容量がそれぞれの配線の寄生容量であることを特徴とする請求項１又は３記載の半導体装置。
【請求項６】
ソースが電源に接続され、ドレインが第１の配線容量を有する第１の配線を介して電位モニタ回路に接続された第１のＰＭＯＳＦＥＴと、
ゲートが信号線に接続され、ソースが前記電源に接続され、ドレインが第２の配線容量を有する第２の配線に接続された第２のＰＭＯＳＦＥＴと、
ゲートが前記第２の配線に接続され、ドレインが接地電位に接続された第３のＰＭＯＳＦＥＴと、
ゲートが前記信号線に接続され、ソースが前記第３のＰＭＯＳＦＥＴのソースに接続され、ドレインが前記第１の配線に接続された第１のＮＭＯＳＦＥＴと、
一端が前記第２の配線に、他端が接地電位に接続された抵抗素子とを備えた半導体装置の評価方法であって、
前記第１のＰＭＯＳＦＥＴをオン状態にして前記第１の配線に第１の配線容量を充電した後、前記第１のＰＭＯＳＦＥＴをオフ状態にするステップと、
前記信号線をロウ電圧状態にして前記第２のＰＭＯＳＦＥＴをオン状態とすることにより、前記第２の配線に第２の配線容量を充電するとともに、前記第１のＮＭＯＳＦＥＴ及び前記第３のＰＭＯＳＦＥＴをオフ状態にするステップと、
前記信号線をハイ電圧状態にして前記第２のＰＭＯＳＦＥＴをオフ状態とし且つ前記第１のＮＭＯＳＦＥＴをオン状態とするとともに、前記第２の配線に充電された電荷を、前記抵抗素子を通して放電するステップと、
前記抵抗素子を通した放電により前記第３のＰＭＯＳＦＥＴをオン状態とするとともに、前記第１の配線に充電された電荷を前記第１のＮＭＯＳＦＥＴ及び前記第３のＰＭＯＳＦＥＴを通して放電するステップと、
前記第１の配線に充電された電荷を放電することによる前記第１の配線の電位変化を前記電位モニタ回路により測定して、前記第２の配線の第２の配線容量が前記抵抗素子を通して放電する際のリーク電流量を評価するステップとを備えていることを特徴とする半導体装置の評価方法。
【請求項７】
ソースが電源に接続され、ドレインが第１の配線容量を有する第１の配線を介して電位モニタ回路に接続された第１のＰＭＯＳＦＥＴと、
ゲートが信号線に接続され、ソースが前記電源に接続され、ドレインが第２の配線容量を有する第２の配線に接続された第２のＰＭＯＳＦＥＴと、
ゲートが前記信号線に接続され、ドレインが前記第１の配線に接続された第１のＮＭＯＳＦＥＴと、
ソースが接地電位に接続され、ドレインが前記第１のＮＭＯＳＦＥＴのソースに接続された第２のＮＭＯＳＦＥＴと、
一端が前記第２の配線に、他端が接地電位に接続された抵抗素子と、
入力端子が前記第２の配線に接続され、出力端子が前記第２のＮＭＯＳＦＥＴのゲートに接続されたインバータとを備えた半導体装置の評価方法であって、
前記第１のＰＭＯＳＦＥＴをオン状態にして前記第１の配線に第１の配線容量を充電した後、前記第１のＰＭＯＳＦＥＴをオフ状態にするステップと、
前記信号線をロウ電圧状態にして前記第２のＰＭＯＳＦＥＴをオン状態とすることにより、前記第２の配線に第２の配線容量を充電させ、前記インバータの出力端子をロウ電圧状態にして前記第２のＮＭＯＳＦＥＴをオフ状態にするとともに、前記第１のＮＭＯＳＦＥＴをオフ状態にするステップと、
前記信号線をハイ電圧状態にして前記第２のＰＭＯＳＦＥＴをオフ状態とし且つ前記第１のＮＭＯＳＦＥＴをオン状態とするとともに、前記第２の配線に充電された電荷を、前記抵抗素子を通して放電するステップと、
前記抵抗素子を通した放電により前記インバータの出力端子をハイ電圧状態にして前記第２のＮＭＯＳＦＥＴをオン状態にするとともに、前記第１の配線に充電された電荷を前記第１のＮＭＯＳＦＥＴ及び前記第２のＮＭＯＳＦＥＴを通して放電するステップと、
前記第１の配線に充電された電荷を放電することによる前記第１の配線の電位変化を前記電位モニタ回路により測定して、前記第２の配線の第２の配線容量が前記抵抗素子を通して放電する際のリーク電流量を評価するステップとを備えていることを特徴とする半導体装置の評価方法。
【請求項８】
前記信号線をハイ電圧状態にしてから前記電位モニタ回路で前記第２の配線の電位が所定値に達するまでの時間であるアクセスタイムを測定するステップをさらに備えていることを特徴とする請求項６又は７に記載の半導体装置の評価方法。
【請求項９】
互いに値が異なる既知の抵抗値をもつ複数の第１の抵抗素子に対し、前記アクセスタイムを測定し、前記抵抗値と前記アクセスタイムとの相関関係を算出するステップと、
値が未知の抵抗値をもつ第２の抵抗素子に対して、前記アクセスタイムを測定し、前記算出された抵抗値とアクセスタイムとの関係から、前記第２の抵抗素子のアクセスタイムを抵抗値に換算するステップとをさらに備えていることを特徴とする請求項８に記載の半導体装置の評価方法。
【請求項１０】
前記第１の配線容量及び前記第２の配線容量が配線の寄生容量であることを特徴とする請求項６〜９のうちのいずれか１項に記載の半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にリーク電流を評価するための半導体装置及びその評価方法に関する。
【背景技術】
【０００２】
従来より評価用の半導体装置及びその評価方法には、種々の測定方法が実施されている。しかしながら、評価に必要な測定時間が長時間を要したり、評価対象素子が膨大であったり、また、短時間の評価が可能であっても高感度の測定が不可能である等の理由から、短時間で且つ安価に評価が可能な半導体装置及びその評価方法が望まれている。
【０００３】
以下、半導体装置の評価に関する従来の半導体装置及びその評価方法について図面を参照しながら説明する。
【０００４】
（第１の従来例）
図８は第１の従来例である寄生抵抗素子の評価用の半導体装置の構成を示している（特許文献１を参照。）。
【０００５】
図８に示すように、判定回路である第１のｎ型ＭＯＳ構造電界効果トランジスタ（以下ＮＭＯＳＦＥＴと表記する。）８０１のドレイン端子は第１の電源８０２に接続され、第１のＮＭＯＳＦＥＴ８０１のソース端子は、グラウンドに接続され、第１のＮＭＯＳＦＥＴ８０１のゲート端子は、第２のＮＭＯＳＦＥＴ８０３のソース端子に接続されている。第２のＮＭＯＳＦＥＴ８０３のドレイン端子は、第１の電源８０２に接続され、第２のＮＭＯＳＦＥＴ８０３のゲート端子は、第２の電源８０４に接続されている。判定回路である第１のＮＭＯＳＦＥＴ８０１のゲート端子と接続した第２のＮＭＯＳＦＥＴ８０３のソース端子は、さらに、評価素子となる第１のキャパシタ８０５及び第２のＮＭＯＳＦＥＴ８０３のソース端子の接合容量を表す第２のキャパシタ８０６と接続されている。第１のキャパシタ８０５には、評価素子のリーク抵抗素子である第１の抵抗素子８０７が並行に接続され、第２のキャパシタ８０６には、第２のＮＭＯＳＦＥＴ８０３のソース端子のリーク抵抗を表す第２の抵抗素子８０８が並行に接続されている。
【０００６】
このような従来の第１の半導体装置において、寄生抵抗素子の評価を行う場合には、まず第２の電源８０４に電源電圧を印加した状態で、第１の電源８０２に電源電圧を印加し、第１のキャパシタ８０５に電荷を充電させた後、第２の電源８０４の電圧印加を止める。
【０００７】
このようにすると、第１のキャパシタ８０５及び第２のキャパシタ８０６に充電された電荷が第１の抵抗素子８０７及び第２の抵抗素子８０８から放電されるため、判定回路となる第１のＮＭＯＳＦＥＴ８０１のゲート端子に印加される電圧が低下する。このときの第１のＮＭＯＳＦＥＴ８０１を流れる電流値を測定すると、ゲート電位との関係から第１の抵抗素子８０７の抵抗値を算出することにより、寄生抵抗素子の評価を行うことができる。
【０００８】
（第２の従来例）
図９は第２の従来例である寄生抵抗素子の評価用の半導体装置の構成を示している（特許文献２及び３を参照。）。
【０００９】
図９に示すように、リーク源となる抵抗素子９０１は、一方がスイッチング用ＮＭＯＳＦＥＴ９０２のソース端子に接続され、抵抗素子９０１の他方はグラウンドに接続されている。ＮＭＯＳＦＥＴ９０２のドレイン端子は、配線容量を有する配線９０３に接続され、配線９０３は、一方が電位モニタ回路９０４に他方がｐ型ＭＯＳ構造電界効果トランジスタ（以下ＰＭＯＳＦＥＴと表記する。）９０５のドレイン端子に接続されている。ＰＭＯＳＦＥＴ９０５のソース端子は電源に接続されている。
【００１０】
このような従来の第２の半導体装置において、ＰＭＯＳＦＥＴ９０５をオン状態にし、配線９０３の寄生容量を充電させた後に、ＰＭＯＳＦＥＴ９０５をオフ状態にする。その後、スイッチング用ＮＭＯＳＦＥＴ９０２をオン状態にする。
【００１１】
このようにすると、配線９０３の容量が抵抗素子９０１を通じてグラウンドに引き出されるため、配線９０３の電位の変化を電位モニタ回路９０４でモニタすることにより寄生抵抗素子の評価を行うことができる。
【特許文献１】特開平１１−２０４６０８号公報
【特許文献２】特開２００５−１１９７０号公報
【特許文献３】特開２００５−２０３５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述した第１の従来例は、評価素子の一つ一つに対して判定回路であるＮＭＯＳＦＥＴのチャネルを流れる電流を測定する必要があるため、測定時間に長時間を要し、大規模な半導体装置の評価に対して現実的でないという課題を有する。
【００１３】
また、第２の従来例は、第１の従来例に比較して短時間での評価を可能にする半導体装置の評価方法ではあるが、第２の従来例は本来半導体装置におけるビアやコンタクト等の比較的抵抗値の低い抵抗素子を評価の対象としている。このため、第２の従来例をリーク電流の評価に用いる場合、配線容量を直接リーク源となる抵抗素子を通じて抜き出すため抵抗素子の抵抗値が高くリーク電流が１０ｐＡオーダー程度の小さい電流値となる測定には測定時間に長時間を要するという課題がある。
【００１４】
本発明は前記従来例の課題に鑑み、抵抗素子の抵抗値が高くリーク電流が例えば１０ｐＡオーダー程度の小さい電流値である場合においても、リーク電流を短時間で測定できる評価用の半導体装置及びその評価ができるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明の半導体装置及びその評価方法は、配線容量が抵抗素子を通して放電する際のリーク電流量を、他の配線容量の放電に伴う電位変化に変換して評価する構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置は、ソースが電源に接続され、ドレインが第１の配線容量を有する第１の配線を介して電位モニタ回路接続された第１のＰＭＯＳＦＥＴと、ゲートが信号線に接続され、ソースが電源に接続され、ドレインが第２の配線容量を有する第２の配線に接続された第２のＰＭＯＳＦＥＴと、ゲートが第２の配線に接続され、ドレインが接地電位に接続された第３のＰＭＯＳＦＥＴと、ゲートが信号線に接続され、ソースが第３のＰＭＯＳＦＥＴのソースに接続され、ドレインが第１の配線に接続された第１のＮＭＯＳＦＥＴと、一端が第２の配線に、他端が接地電位に接続された抵抗素子とを備え、抵抗素子を介した第２の配線容量の放電によるリーク電流量は、第１の配線容量の放電に伴う電位変化に変換され、電位モニタ回路により評価されることを特徴とする。
【００１７】
本発明の第１の半導体装置によると、抵抗素子の抵抗値が高くリーク電流が１０ｐＡオーダー程度の小さい電流値である場合においても、リーク電流を短時間で測定することが可能である。
【００１８】
また、第１のＭＯＳＦＥＴ、第２のＭＯＳＦＥＴ、第３のＭＯＳＦＥＴ、第１のＮＭＯＳＦＦＥＴ及び抵抗素子は、一のセルを構成しており、半導体基板上には、セルが行列状に複数配置されていることが好ましい。
【００１９】
このような構成にすると、各セルに対して選択的に信号を印加することができ、大規模な評価を行うことが可能である。
【００２０】
また、本発明に係る第２の半導体装置は、ソースが電源に接続され、ドレインが第１の配線容量を有する第１の配線を介して電位モニタ回路接続された第１のＰＭＯＳＦＥＴと、ゲートが信号線に接続され、ソースが電源に接続され、ドレインが第２の配線容量を有する第２の配線に接続された第２のＰＭＯＳＦＥＴと、ゲートが信号線に接続され、ドレインが第１の配線に接続された第１のＮＭＯＳＦＥＴと、ソースが接地電位に接続され、ドレインが第１のＮＭＯＳＦＥＴのソースに接続された第３のＰＭＯＳＦＥＴと、一端が第２の配線に、他端が接地電位に接続された抵抗素子と、入力端子が第２の配線に接続され、出力端子が第２のＮＭＯＳＦＥＴのゲートに接続されたインバータとを備え、抵抗素子を介した第２の配線容量の放電によるリーク電流量は、第１の配線容量の放電に伴う電位変化に変換され、電位モニタ回路により評価されることを特徴とする。
【００２１】
本発明の第２の半導体装置によると、第２の配線の穏やかな電位の変化に対してもインバータを介してより鋭敏に第２のＮＭＯＳＦＥＴをオン状態にすることができるため、電位モニタ回路による評価をより短時間で行うことが可能である。
【００２２】
また、第１のＰＭＯＳＦＥＴ、第２のＰＭＯＳＦＥＴ、第１のＮＭＯＳＦＦＥＴ、第２のＮＭＯＳＦＦＥＴ、抵抗素子及びインバータは、一のセルを構成しており、半導体基板上には、セルが行列状に複数配置されていることが好ましい。
【００２３】
このような構成にすると、各セルに対して選択的に信号を印加することができ、大規模な評価を行うことが可能である。
【００２４】
また、本発明に係る第１及び第２の半導体装置において、第１の配線容量及び第２の配線容量が配線の寄生容量からなることが好ましい。
【００２５】
このような構成にすると、配線の配線容量が少ないほど測定時間が短縮されるため、配線容量が寄生容量からなる配線を使用することにより、測定時間を短縮することが可能である。
【００２６】
また、本発明に係る第１の半導体装置の評価方法は、本発明の第１の半導体装置に対して、第１のＰＭＯＳＦＥＴをオン状態にして第１の配線に第１の配線容量を充電した後、第１のＰＭＯＳＦＥＴをオフ状態にするステップと、信号線をロウ電圧状態にして第２のＰＭＯＳＦＥＴをオン状態とすることにより、第２の配線に第２の配線容量を充電するとともに、第１のＮＭＯＳＦＥＴ及び第３のＰＭＯＳＦＥＴをオフ状態にするステップと、信号線をハイ電圧状態にして第２のＰＭＯＳＦＥＴをオフ状態とし且つ第１のＮＭＯＳＦＥＴをオン状態とするとともに、第２の配線に充電された電荷を、抵抗素子を通して放電するステップと、抵抗素子を通した放電により第３のＰＭＯＳＦＥＴをオン状態とするとともに、第１の配線に充電された電荷を第１のＮＭＯＳＦＥＴ及び第３のＰＭＯＳＦＥＴを通して放電するステップと、第１の配線に充電された電荷を放電することによる第１の配線の電位変化を電位モニタ回路により測定して、第２の配線の第２の配線容量が抵抗素子を通して放電する際のリーク電流量を評価するステップとを備えていることを特徴とする。
【００２７】
本発明の第１の半導体装置の評価方法によると、抵抗素子の抵抗値が高くリーク電流が１０ｐＡオーダー程度の小さい電流値である場合においても、リーク電流を短時間で測定することが可能であり、配線容量が抵抗素子を通じて放電する際のリーク電流量を他の配線容量の放電に伴う電位変化に変換して評価することが可能である。
【００２８】
また、本発明に係る第２の半導体装置の評価方法は、本発明の第２の半導体装置に対して、第１のＰＭＯＳＦＥＴをオン状態にして第１の配線に第１の配線容量を充電した後、第１のＰＭＯＳＦＥＴをオフ状態にするステップと、信号線をロウ電圧状態にして第２のＰＭＯＳＦＥＴをオン状態とすることにより、第２の配線に第２の配線容量を充電させ、インバータの出力端子をロウ電圧状態にして第２のＮＭＯＳＦＥＴをオフ状態にするとともに、第１のＮＭＯＳＦＥＴをオフ状態にするステップと、信号線をハイ電圧状態にして第２のＰＭＯＳＦＥＴをオフ状態とし且つ第１のＮＭＯＳＦＥＴをオン状態とするとともに、第２の配線に充電された電荷を、抵抗素子を通して放電するステップと、抵抗素子を通した放電によりインバータの出力端子をハイ電圧状態にして第２のＮＭＯＳＦＥＴをオン状態にするとともに、第１の配線に充電された電荷を第１のＮＭＯＳＦＥＴ及び第２のＮＭＯＳＦＥＴを通して放電するステップと、第１の配線に充電された電荷を放電することによる第１の配線の電位変化を電位モニタ回路により測定して、第２の配線の第２の配線容量が抵抗素子を通して放電する際のリーク電流量を評価するステップとを備えていることを特徴とする。
【００２９】
本発明の第２の半導体装置の評価方法によると、第２の配線の穏やかな電位の変化に対してもインバータを介してより鋭敏に第２のＮＭＯＳＦＥＴをオン状態にすることができるため、電位モニタ回路による評価をより短時間で行うことが可能であり、配線容量が抵抗素子を通じて放電する際のリーク電流量を他の配線容量の放電に伴う電位変化に変換して評価することが可能である。
【００３０】
また、本発明に係る第１及び第２の半導体装置の評価方法において、信号線をハイ電圧状態にしてから電位モニタ回路で第２の配線の電位が所定値に達するまでの時間であるアクセスタイムを測定するステップとを備えていることが好ましい。
【００３１】
また、本発明に係る第１及び第２の半導体装置の評価方法において、互いに値が異なる既知の抵抗値をもつ複数の第１の抵抗素子に対し、アクセスタイムを測定し、抵抗値とアクセスタイムとの相関関係を算出するステップと、値が未知の抵抗値をもつ第２の抵抗素子に対して、アクセスタイムを測定し、算出された抵抗値とアクセスタイムとの関係から、第２の抵抗素子のアクセスタイムを抵抗値に換算するステップとをさらに備えていることが好ましい。
【００３２】
このような構成にすると、抵抗素子の抵抗値が大きいほど、アクセスタイムが長くなることから、抵抗値とアクセスタイムとの間の相関関係が成立し、未知の抵抗素子のアクセスタイムからその抵抗素子の抵抗値を算出することが可能である。
【００３３】
また、本発明に係る第１及び第２の半導体装置の評価方法において、第１の配線容量及び第２の配線容量が配線の寄生容量からなることが好ましい。
【発明の効果】
【００３４】
本発明の半導体装置及びその評価方法によれば、抵抗素子の抵抗値が高くリーク電流が例えば１０ｐＡオーダー程度の小さい電流値である場合においても、リーク電流を短時間で測定することが可能となる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３６】
図１は、本発明の第１の実施形態に係るリーク電流を評価する半導体装置の一例を示している。
【００３７】
図１に示すように、本実施形態の半導体装置は、例えば、シリコンからなる半導体基板上に形成されており、配線充電用のＰＭＯＳＦＥＴ１０１のドレイン端子が、配線容量を有する配線１０２に接続され、ＰＭＯＳＦＥＴ１０１のソース端子が、電源に接続されている。また、配線１０２の他端は、該配線１０２の電位変化をモニタする電位モニタ回路１０３に接続されている。さらに、配線１０２には、スイッチング用のＮＭＯＳＦＥＴ１０４のドレイン端子が接続されている。ＮＭＯＳＦＥＴ１０４のソース端子は、配線１０２の容量を引き抜くＰＭＯＳＦＥＴ１０５のソース端子に接続され、ＮＭＯＳＦＥＴ１０４のゲート端子は、信号線１０６に接続されている。ＰＭＯＳＦＥＴ１０５のドレイン端子は、グラウンドに接続され、ＰＭＯＳＦＥＴ１０５のゲート端子は、配線１０２よりも小さい配線容量を有する配線１０７に接続されている。配線１０７は評価素子となるリーク源を表す抵抗素子１０８に接続され、該抵抗素子１０８の他端はグラウンドに接続されている。また、配線１０７の容量を充電するＰＭＯＳＦＥＴ１０９のドレイン端子が、配線１０７に接続され、ＰＭＯＳＦＥＴ１０９のソース端子は電源に、ＰＭＯＳＦＥＴ１０９のゲート端子は、信号線１０６に接続されている。
【００３８】
このような構成を有する半導体装置の回路動作について説明する。
【００３９】
配線充電用のＰＭＯＳＦＥＴ１０１をオン状態にすることにより、該ＰＭＯＳＦＥＴ１０１のソース端子に接続された電源からＰＭＯＳＦＥＴ１０１を通じて配線１０２の配線容量が充電され、配線１０２がハイ電位の状態になる。その後ＰＭＯＳＦＥＴ１０１をオフ状態にし、配線１０２を高インピーダンス状態にする。
【００４０】
一方で信号線１０６にロウ電圧を印加することによりＰＭＯＳＦＥＴ１０９がオン状態になり、該ＰＭＯＳＦＥＴ１０９のソース端子に接続された電源からＰＭＯＳＦＥＴ１０９を通じて配線１０７の配線容量が充電され、配線１０７がハイ電位の状態になる。この結果、ＰＭＯＳＦＥＴ１０５がオフ状態になるとともに、ＮＭＯＳＦＥＴ１０４もオフ状態になる。
【００４１】
次に、信号線１０６にハイ電圧を印加することによりＮＭＯＳＦＥＴ１０４がオン状態になるとともにＰＭＯＳＦＥＴ１０９がオフ状態になる。従って配線１０７に充電された電荷は、リーク源である抵抗素子１０８を通じてグラウンドに放電されていくことに伴い、配線１０７の電位が次第に下がる。配線１０７の電位の低下に伴ってＰＭＯＳＦＥＴ１０５が次第にオン状態に推移するため、高インピーダンス化されている配線１０２に充電された電荷が、スイッチング用ＮＭＯＳＦＥＴ１０４及びＰＭＯＳＦＥＴ１０５を通じてグラウンドに放電される。このときの配線１０２の電位の低下を電位モニタ回路１０３でモニタすることにより評価素子のリーク電流を評価することができる。
【００４２】
図２は、第１の実施形態に係るリーク電流を評価する半導体装置の一例における電位の時間変化を示している。図２に示したタイミングチャートにおけるＣＯＬ、ＳＷ、Ｎ１及びＮ２はそれぞれ図１におけるＰＭＯＳＦＥＴ１０１のゲート端子ＣＯＬ、信号線１０６上のＳＷ、配線１０２上のＮ１及び配線１０７上のＮ２における電位の推移を表している。
【００４３】
以下、本実施形態の半導体装置における図２のタイミングチャートについて説明する。
【００４４】
Ｎ１を有する配線１０２の電位は、ロウ電圧にイニシャライズされている状態にあるとする。回路動作の前段階において、ＰＭＯＳＦＥＴ１０１のゲート端子ＣＯＬにはハイ電圧が印加されており、ＳＷを有する信号線１０６にはロウ電位が印加されていることにより、ＰＭＯＳＦＥＴ１０９はオン状態にあるため、Ｎ２を有する配線１０７の電位はハイ電圧に充電されている。
【００４５】
次に、ＰＭＯＳＦＥＴ１０１のゲート端子ＣＯＬにロウ電圧を印加する。これにより、ＰＭＯＳＦＥＴ１０１がオン状態になるためＮ１を有する配線１０２が充電されてハイ電圧の状態になる。Ｎ１がハイ電圧になった後に、ＰＭＯＳＦＥＴ１０１のゲート端子ＣＯＬに再びハイ電圧を印加することにより、配線１０２への充電を停止する。
【００４６】
次に、この状態でＳＷを有する信号線１０６にハイ電圧を印加すると、ＰＭＯＳＦＥＴ１０９がオフ状態になり、配線１０７に充電された電荷が徐々に抵抗素子１０８を通じて放電され、配線１０７上のＮ２の電位はロウ電圧に近づいていく。Ｎ２の電位がＰＭＯＳＦＥＴ１０５の閾値電圧に近づくとともにＰＭＯＳＦＥＴ１０５は、オン状態になる。ＳＷを有する信号線１０６にハイ電圧が印加された時点からオン状態のＮＭＯＳＦＥＴ１０４と、オン状態になったＰＭＯＳＦＥＴ１０５とを介してＮ１に充電されていた電荷が放電され、Ｎ１の電位はロウ電圧になる。このときのＮ１の電位をモニタすることにより、評価素子を評価することができる。
【００４７】
なお、本実施形態において、測定時間は容量が少ないほど短時間で行うことが可能である。本実施形態では、配線１０２及び配線１０７が有する容量として、配線の寄生容量の使用を一例として示したが、寄生容量に限定されるものではなく、寄生容量ではない容量を設けてもよい。但し、本発明が正常に動作するためには、配線１０７に充電された電荷が抵抗素子１０８を通じて放電された後、配線１０２に充電された電荷が、ＮＭＯＳＦＥＴ１０４及びＰＭＯＳＦＥＴ１０５を介して放電される必要があるため、配線１０２の容量は、配線１０７の電荷が放電される間にリーク等によって放電されてしまわない程度に大きな容量が必要である。
【００４８】
さらに、既値の抵抗値を有する抵抗素子に関して、本実施形態の半導体装置を用いて、例えば、電位モニタ回路１０３をインバータとし、信号線１０６にハイ電圧を印加してからインバータがハイ電圧を出力するまでの時間をアクセスタイムとして測定すれば、この抵抗素子の抵抗値が大きいほどアクセスタイムは長くなるため、抵抗値とアクセスタイムの間に一定の相関関係が成立する。この相関関係を予め求めておき、未知の抵抗素子に関して上記アクセスタイムを測定することにより、その抵抗素子の抵抗値を求めることができる。
【００４９】
図３は抵抗値とアクセスタイムの間の相関関係を示している。
【００５０】
図３に示すように、横軸がアクセスタイム、縦軸が評価素子の抵抗値を示し、既知の抵抗値を持つ抵抗素子の実測値がグラフにプロットされている。
【００５１】
例えば、これらの実測値の点を直線及び曲線で近似することにして、アクセスタイムと抵抗値の相関関係を算出する。図３に示されている直線がその算出された換算式を表している。このグラフ及び換算式に基づいて、未知抵抗値をもつ評価素子について、本評価装置を用いてアクセスタイムを測定することにより、評価素子の抵抗値を算出することが可能である。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５３】
図４は本発明の第２の実施形態に係るリーク電流を評価する半導体装置の一例を示している。
【００５４】
図４に示すように本実施形態は、第１の実施形態に示した半導体装置をアレイ（行列）状に多数配置した構成である。
【００５５】
まず、図４に示した半導体装置の周辺回路を構成する各部について説明する。ＮとＭはそれぞれ自然数をあらわし、２１０１は第１のカラム方向の配線２１０２の充電用ＰＭＯＳＦＥＴ、２２０１は第２のカラム方向の配線２２０２の充電用ＰＭＯＳＦＥＴ、２Ｎ０１は第Ｎのカラム方向の配線２Ｎ０２の充電用ＰＭＯＳＦＥＴ、２１０５は配線２１０２の電位モニタ回路、２２０５は配線２２０２の電位モニタ回路、２Ｎ０５は配線２Ｎ０２の電位モニタ回路、２１１２は第１のカラム方向選択線、２２１２は第２のカラム方向選択線、２Ｎ１２は第Ｎのカラム方向選択線、２３０はカラム選択線の選択回路、２０１１は第１のロウ方向の配線、２０１２は第２のロウ方向の配線、２０１Ｍは第Ｍのロウ方向の配線、２０２１は配線２０１１のグラウンド接続用ＮＭＯＳＦＥＴ、２０２２は配線２０１２のグラウンド接続用ＮＭＯＳＦＥＴ、２０２Ｍは配線２０１Ｍのグラウンド接続用ＮＭＯＳＦＥＴ、２０３１は第１のロウ方向の選択線、２０３２は第２のロウ方向の選択線、２０３Ｍは第Ｍのロウ方向の選択線、２３１はロウ選択線を示している。
【００５６】
次に、図４に示した本実施形態の半導体装置における周辺回路について説明する。第１のカラム方向の配線２１０２に電位モニタ回路２１０５及び充電用ＰＭＯＳＦＥＴ２１０１が接続され、第２のカラム方向の配線２２０２に電位モニタ回路２２０５及び充電用ＰＭＯＳＦＥＴ２２０１が接続され、第Ｎのカラム方向の配線２Ｎ０２に電位モニタ回路２Ｎ０５及び充電用ＰＭＯＳＦＥＴ２Ｎ０１が接続されている。第１のロウ方向の配線２０１１にＮＭＯＳＦＥＴ２０２１のドレイン端子が接続され、ＮＭＯＳＦＥＴ２０２１のソース端子がグラウンドに接続され、第２のロウ方向の配線２０１２にＮＭＯＳＦＥＴ２０２２のドレイン端子が接続され、ＮＭＯＳＦＥＴ２０２２のソース端子がグラウンドに接続され、第Ｍのロウ方向の配線２０１ＭにＮＭＯＳＦＥＴ２０２Ｍのドレイン端子が接続され、ＮＭＯＳＦＥＴ２０２Ｍのソース端子がグラウンドに接続されている。第１のカラム方向選択線２１１２がカラム選択回路２３０に接続され、同様に第２のカラム方向選択線２２１２及び第Ｎのカラム方向選択線２Ｎ１２がカラム選択回路２３０に接続され、第１のロウ選択線２０３１がロウ選択回路２３１に接続され、同様に第２のロウ選択線２０３２及び第Ｍのロウ選択線２０３Ｍがロウ選択回路２３１に接続されている。
【００５７】
本実施形態の半導体装置は、図４に示すように、上記の構成を周辺回路とし、カラム方向及びロウ方向に複数のセルを配置した構成であり、各セルアレイは下記のような回路を構成している。
【００５８】
カラム方向１番目且つロウ方向１番目のセルの回路は、スイッチング用のＮＭＯＳＦＥＴ２１０３１のドレイン端子が第１のカラム方向の配線２１０２に接続され、ＮＭＯＳＦＥＴ２１０３１のソース端子がＰＭＯＳＦＥＴ２１０４１のドレイン端子に接続されている。ＰＭＯＳＦＥＴ２１０４１のソース端子が第１のロウ方向の配線２０１１に接続され、ＰＭＯＳＦＥＴ２１０４１のゲート端子は配線容量を持つ配線２１１２１に接続されている。配線２１１２１の他端は、評価素子となる抵抗素子２１０６１及びドレイン端子が電源に接続され配線２１１２１を充電するためのＰＭＯＳＦＥＴ２１０８１のソース端子に接続され、抵抗素子２１０６１の他端は第１のロウ方向の配線２０１１に接続されている。第１のロウ選択線２０３１及び第１のカラム選択線２１１２がＮＡＮＤ回路２１１０１に接続され、ＮＡＮＤ回路２１１０１の出力端子がインバータ２１０９１の入力端子に接続され、インバータ２１０９１の出力端子がスイッチング用ＮＭＯＳＦＥＴ２１０３１のゲート端子及びＰＭＯＳＦＥＴ２１０８１のゲート端子に接続されている。
【００５９】
同様にカラム方向Ｍ番目且つロウ方向Ｎ番目のセルの回路は、スイッチング用ＮＭＯＳＦＥＴ２Ｎ０３Ｍのドレイン端子が第Ｎのカラム方向の配線２Ｎ０２に接続され、ＮＭＯＳＦＥＴ２Ｎ０３Ｍのソース端子がＰＭＯＳＦＥＴ２Ｎ０４Ｍのドレイン端子に接続されている。ＰＭＯＳＦＥＴ２Ｎ０４Ｍのソース端子が第Ｍのロウ方向の配線２０１Ｍに接続され、ＰＭＯＳＦＥＴ２Ｎ０４Ｍのゲート端子は配線容量を持つ配線２Ｎ１２Ｍに接続されている。配線２Ｎ１２Ｍの他端は、評価素子となる抵抗素子２Ｎ０６Ｍ及びドレイン端子が電源に接続され配線２Ｎ１２Ｍを充電するためのＰＭＯＳＦＥＴ２Ｎ０８Ｍのソース端子に接続され、抵抗素子２Ｎ０６Ｍの他端は第Ｍのロウ方向の配線２０１Ｍに接続されている。第Ｍのロウ選択線２０３Ｍ及び第Ｎのカラム選択線２Ｎ１２がＮＡＮＤ回路２Ｎ１０Ｍに接続され、ＮＡＮＤ回路２Ｎ１０Ｍの出力端子がインバータ２Ｎ０９Ｍの入力端子に接続され、インバータ２Ｎ０９Ｍの出力端子がスイッチング用ＮＭＯＳＦＥＴ２Ｎ０３Ｍのゲート端子及びＰＭＯＳＦＥＴ２Ｎ０８Ｍのゲート端子に接続されている。
【００６０】
図４は、Ｎ及びＭがそれぞれ２の場合の各セルについての構成回路を示しているが、各セルの構成はカラム方向１番目且つロウ方向１番目のセル及びカラム方向Ｍ番目且つロウ方向Ｎ番目のセルと同様のため説明は省略する。
【００６１】
このような構成により、各評価セルに対して選択的に信号を印加することができ、大規模な評価を行うことが可能である。このようにすると、共有されている電位をモニタするカラム方向の配線２Ｎ０２の寄生容量としては、Ｍ個接続されたスイッチング用ＮＭＯＳＦＥＴ２Ｎ０３１、２Ｎ０３２、・・・、２Ｎ０３Ｍのドレイン端子の接合容量が大部分を占め、大規模に集積するほどその容量は大きくなる。
【００６２】
第２の実施形態においては１つのセルに対し選択的に評価を行うことが出来る。以下に、その動作について、カラム方向Ｍ番目且つロウ方向Ｎ番目のセルを例として評価の手順を説明する。
【００６３】
まず、第Ｎのカラム方向の配線２Ｎ０２を選択し、ＰＭＯＳＦＥＴ２Ｎ０１によって充電する。また第Ｍのロウ線を選択し、グラウンドに接続する。選択されないカラム方向の配線及び全てのロウ方向の配線をグラウンド又は高インピーダンス状態に固定しておく。この状態でカラム方向及びロウ方向の選択回路からそれぞれ第Ｍのロウ選択線２０３Ｍ及び第Ｎのカラム選択線２Ｎ１２に選択的に動作に必要な信号を印加することにより、カラム方向Ｍ番目且つロウ方向Ｎ番目のセル内のスイッチング用ＮＭＯＳＦＥＴ２Ｎ０３Ｍに選択的に動作に必要な信号を印加できる。これによりカラム方向Ｍ番目且つロウ方向Ｎ番目のセルを選択的に評価することができる。
【００６４】
ここで、第１の実施形態及び第２の実施形態を実施するにあたり、最適な各ＭＯＳＦＥＴの能力について、図１及び図４を参照しながら説明する。
【００６５】
図１に示すように、第１の実施形態において、配線１０２に充電された電荷は、ＮＭＯＳＦＥＴ１０４及びＰＭＯＳＦＥＴ１０５がオン状態になることによってのみ速やかに放電されることが望ましく、その為にＭＯＳＦＥＴ１０１はオフ状態でのリーク電流が少ないことが望ましい。
【００６６】
図４に示すように、第２の実施形態のアレイ状に多数配置された半導体装置の評価において、第Ｎのカラム方向の配線２Ｎ０２がもつ寄生容量は、配線２Ｎ０２に接続するスイッチング用ＮＭＯＳＦＥＴ２Ｎ０３１、２Ｎ０３２〜２Ｎ０３Ｍのドレイン端子が有する容量が主成分となる。動作の高速化においてはスイッチング用ＮＭＯＳＦＥＴのオン能力が高い方が望ましい。しかし、一方でオフ状態のスイッチング用ＮＭＯＳＦＥＴのリーク電流が多いと、配線２Ｎ０２に充電された容量がそこから放電されてしまう為、半導体装置の評価ができないことが考えられる。これを防ぐ為にスイッチング用ＮＭＯＳＦＥＴはオフ状態でのリーク電流が少ないことが望ましい。この２つの望まれる条件は、ゲート長及びゲート幅のみをパラメータとする際には相反する要求であるが、図５にこの２条件を満たす一例を示す。
【００６７】
図５（ａ）及び（ｂ）は、スイッチング用ＮＭＯＳＦＥＴのレイアウトの模式図を示している。
【００６８】
図５（ａ）に示すように、４０１及び４０２はゲート端子、４０３、４０４、４０５はトランジスタを形成する基盤の活性領域であり、４０３はドレイン端子、４０４及び４０５はソース端子を表している。また図５（ｂ）において、４０６及び４０７はゲート端子、４０８、４０９、４１０はトランジスタを形成する基盤の活性領域であり、４０８はソース端子、４０９及び４１０はドレイン端子を表している。
【００６９】
図５（ａ）及び図５（ｂ）のゲート長及びゲート幅は同じである。第１の実施形態及び第２の実施形態において、スイッチング用ＮＭＯＳＦＥＴのドレイン端子は、それぞれ配線１０２及びカラム方向配線（例えば２１０２）に接続されている。この時、スイッチング用ＮＭＯＳＦＥＴのオン能力については、図５（ａ）及び図５（ｂ）のいずれのレイアウトに対しても、同等の能力を持つ。ところが図５（ａ）のレイアウトは図５（ｂ）のレイアウトと比べてドレイン端子が有するＰＮ接合面の面積が小さいため、ドレイン端子からのＰＮ接合におけるリーク電流が少ない。ＭＯＳＦＥＴのオフ状態でのリーク電流が少ない方が好ましい本発明において、図５（ａ）がより適したレイアウトである。
【００７０】
また、本発明の動作においては、ＰＭＯＳＦＥＴ１０９がオン状態になることにより配線１０７に充電された電荷が、ＰＭＯＳＦＥＴ１０９がオフ状態になるとともに評価素子である抵抗素子１０８から放電されるが、この時ＰＭＯＳＦＥＴ１０９のオフ抵抗が抵抗素子１０８の抵抗値よりも低いと、ＰＭＯＳＦＥＴ１０５のゲート端子へＰＭＯＳＦＥＴ１０５がオン状態に推移するために必要な十分低い電圧が印加されず、引き続いて起こる回路動作が得られなくなる。従って、ＰＭＯＳＦＥＴ１０９のオフ抵抗は想定される評価素子である抵抗素子１０８の抵抗値よりも大きくなるように能力を定めることが望ましい。
【００７１】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７２】
図６は本発明の第３の実施形態に係るリーク電流を評価する半導体装置の一例を示している。
【００７３】
図６に示すように本実施形態は、第１の実施形態におけるＰＭＯＳＦＥＴ１０５を、ゲート端子にインバータ５１０の出力端子を接続したＮＭＯＳＦＥＴ５０５に置き換えた構成であるため、各部の説明は省略する。
【００７４】
図６に示す構成を有する半導体装置の回路動作を説明する。
【００７５】
配線充電用のＰＭＯＳＦＥＴ５０１をオン状態にすることにより、該ＰＭＯＳＦＥＴ５０１のソース端子に接続された電源からＰＭＯＳＦＥＴ５０１を通じて配線５０２の配線容量が充電され、配線５０２の電位がハイ電位の状態になる。その後ＰＭＯＳＦＥＴ５０１をオフし、配線５０２を高インピーダンス状態にする。
【００７６】
一方で信号線５０６にロウ電圧を印加することによりＰＭＯＳＦＥＴ５０９がオン状態になり、該ＰＭＯＳＦＥＴ５０９のソース端子に接続された電源からＰＭＯＳＦＥＴ５０９を通じて配線５０７の配線容量が充電され、配線５０７がハイ電位の状態になる。この結果、ＮＭＯＳＦＥＴ５０５のゲート端子に、インバータ５１０の出力であるロウ電圧が印加されオフ状態になるとともに、スイッチング用ＮＭＯＳＦＥＴ５０４もオフ状態になる。
【００７７】
次に、信号線５０６にハイ電圧を印加することによりＮＭＯＳＦＥＴ５０４がオン状態になるとともにＰＭＯＳＦＥＴ５０９がオフ状態になる。従って配線５０７に充電された電荷は、リーク源である抵抗素子５０８を通じてグラウンドに放電されていき、配線５０７の電位が次第に下がる。インバータ５１０は配線５０７の電位がある一定の電位まで下がるとハイ電圧を出力し、ＮＭＯＳＦＥＴ５０５のゲート端子にハイ電圧が印加され、ＮＭＯＳＦＥＴ５０５はオン状態になる。従って、インピーダンス化されている配線５０２に充電された電荷がＮＭＯＳＦＥＴ５０４及びＮＭＯＳＦＥＴ５０５を通じてグラウンドに放電される。この結果、配線５０２の電位が下がり、これを電位モニタ回路５０３でモニタすることにより評価素子のリーク電流を評価することができる。
【００７８】
第１の実施形態においてすでに説明したように、評価素子となる抵抗素子１０８の抵抗値が非常に大きい場合は、望ましい能力を有するＭＯＳＦＥＴによって半導体装置の構成がなされていたとしても、配線１０７の持つ容量に充電された電荷が抵抗素子１０８から放電されるのに要する時間は長くなり、それに伴う配線１０７の電位の低下も緩やかになる。したがって、第１の実施形態において、配線１０７の電位の低下が緩やかになると、ＰＭＯＳＦＥＴ１０５のゲート端子に印加される電位が緩やかに低下する為、ＰＭＯＳＦＥＴ１０５は緩やかにオフ状態からオン状態に移行する。その結果、配線１０２の持つ容量に充電された電荷の放電及び配線１０２の電位の変化も緩やかになり、電位モニタ回路１０３での評価を遅延させることにつながる。
【００７９】
本実施形態は、この点を改善するものであり、半導体装置として第１の実施形態にインバータ５１０を付加し、ＰＭＯＳＦＥＴ１０５の代わりにＮＭＯＳＦＥＴ５０５を設置することにより、配線５０７の緩やかな電位の変化に対してインバータ５１０を介してより鋭敏にＮＭＯＳＦＥＴ５０５をオン状態にすることが出来る為、電位モニタ回路５０３での評価をより短時間で行うことができるという利点を有する。
【００８０】
図７は、第３の実施形態に係るリーク電流を評価する半導体装置の一例における電位の時間変化を示している。図７に示したタイミングチャートにおけるＣＯＬ、ＳＷ、Ｎ１、Ｎ２及びＮ３はそれぞれ図６におけるＰＭＯＳＦＥＴ５０１のゲート端子ＣＯＬ、信号線５０６上の点ＳＷ、配線５０２上の点Ｎ１、配線５０７上の点Ｎ２及びＮＭＯＳＦＥＴ５０５のゲート端子Ｎ３の電位の推移を表している。
【００８１】
以下、図７のタイミングチャートについて説明する。
【００８２】
Ｎ１を有する配線５０２の電位は、ロウ電圧にイニシャライズされている状態にあるとする。回路動作の前段階において、ＰＭＯＳＦＥＴ５０１のゲート端子ＣＯＬにはハイ電圧が印加されており、ＳＷを有する信号線５０６にはロウ電圧が印加されていることによりＰＭＯＳＦＥＴ５０９はオン状態にあるため、Ｎ２を有する配線５０７の電位はハイ電圧に充電されている。
【００８３】
次に、ＰＭＯＳＦＥＴ５０１のゲート端子ＣＯＬにロウ電圧を印加する。これによりＰＭＯＳＦＥＴ５０１がオン状態になるためＮ１を有する配線５０２が充電されてハイ電圧の状態になる。Ｎ１がハイ電圧になった後に、ＰＭＯＳＦＥＴ５０１のゲート端子ＣＯＬに再びハイ電圧を印加することにより、配線５０２への充電を停止する。
【００８４】
次に、この状態でＳＷを有する信号線５０６にハイ電圧を印加すると、ＰＭＯＳＦＥＴ５０９がオフ状態になり、配線５０７に充電された電荷が徐々に評価素子５０６を通じて放電され、配線５０７上のＮ２の電位はロウ電圧に近づいていく。この時、評価素子である抵抗素子５０８の抵抗値が非常に大きいとすると、電荷の放電が少ないため、電位の低下が非常に緩やかになる。しかしながら配線５０７上の点Ｎ２の電位がインバータ５１０の反転電位に差し掛かると、インバータ５１０は急峻にハイ電圧の電位を出力し、ＮＭＯＳＦＥＴ５０５のゲート端子Ｎ３は急峻に出力されたハイ電位を表している。これによりＮＭＯＳＦＥＴ５０５はオン状態になり、ＳＷを有する信号線５０６にハイ電圧が印加された時点からオン状態のＮＭＯＳＦＥＴ５０４及びＮＭＯＳＦＥＴ５０５を介してＮ１に充電されていた電荷が放電され、Ｎ１の電位がロウ電圧になる。このＮ１の電位変化をモニタすることにより、評価素子を評価することができる。
【００８５】
なお、本実施形態においても、第１の実施形態と同様に、配線５０２及び配線５０７の持つ容量は、寄生容量ではない容量を設けても良い。容量についての制約等については第１の実施形態と同じである。
【００８６】
また、本発明の第２の実施形態においては、第１の実施形態に示した半導体装置をアレイ状に多数配置した構成を示したが、第３の実施形態に示した半導体装置をアレイ状に複数配置した構成であってもよい。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置及びその評価方法は、抵抗素子の抵抗値が高くリーク電流が小さい電流値である場合においても、リーク電流を短時間で測定することが可能となり、微小なリーク電流を評価可能な半導体装置等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態における半導体装置のリーク電流の評価装置を示す回路図である。
【図２】本発明の第１の実施形態における半導体装置のリーク電流の評価装置の各点での電位の時間変化を示す図である。
【図３】本発明の第１の実施形態における評価方法の、抵抗素子の抵抗値とアクセスタイムとの相関関係を示す図である。
【図４】本発明の第２の実施形態における半導体装置のリーク電流の評価装置を示す回路図である。
【図５】(a)本発明の第２の実施形態における半導体装置のリーク電流の評価装置のスイッチング用ＮＭＯＳＦＥＴのレイアウトの一例を示す模式図である。            (b)本発明の第２の実施形態における半導体装置のリーク電流の評価装置のスイッチング用ＮＭＯＳＦＥＴのレイアウトの一例を示す模式図である。
【図６】本発明の第３の実施形態における半導体装置のリーク電流の評価装置を示す回路図である。
【図７】本発明の第３の実施形態における半導体装置のリーク電流の評価装置の各点での電位の時間変化を示す図である。
【図８】第１の従来例における半導体装置の寄生抵抗素子の評価装置を示す回路図である。
【図９】第２の従来例における半導体装置の抵抗素子の評価装置を示す回路図である。
【符号の説明】
【００８９】
１０１  ＰＭＯＳＦＥＴ
１０２  配線
１０３  電位モニタ回路
１０４  ＮＭＯＳＦＥＴ
１０５  ＰＭＯＳＦＥＴ
１０６  信号線
１０７  配線
１０８  抵抗素子
１０９  ＰＭＯＳＦＥＴ
２１０１  ＰＭＯＳＦＥＴ
２１０２  配線
２１０５  電位モニタ回路
２１１２  選択線
２２０１  ＰＭＯＳＦＥＴ
２２０２  配線
２２０５  電位モニタ回路
２２１２  選択線
２Ｎ０１  ＰＭＯＳＦＥＴ
２Ｎ０２  配線
２Ｎ０５  電位モニタ回路
２Ｎ１２  選択線
２３０  選択回路
２０１１  配線
２０１２  配線
２０１Ｍ  配線
２０２１  ＮＭＯＳＦＥＴ
２０２２  ＮＭＯＳＦＥＴ
２０２Ｍ  ＮＭＯＳＦＥＴ
２０３１  選択線
２０３２  選択線
２０３Ｍ  選択線
２３１  選択回路
２１０３１  ＮＭＯＳＦＥＴ
２１０４１  ＰＭＯＳＦＥＴ
２１０６１  抵抗素子
２１０８１  ＰＭＯＳＦＥＴ
２１０９１  インバータ
２１１０１  ＮＡＮＤ回路
２１１２１  配線
２１０３２  ＮＭＯＳＦＥＴ
２１０４２  ＰＭＯＳＦＥＴ
２１０６２  抵抗素子
２１０８２  ＰＭＯＳＦＥＴ
２１０９２  インバータ
２１１０２  ＮＡＮＤ回路
２１１２２  配線
２２０３１  ＮＭＯＳＦＥＴ
２２０４１  ＰＭＯＳＦＥＴ
２２０６１  抵抗素子
２２０８１  ＰＭＯＳＦＥＴ
２２０９１  インバータ
２２１０１  ＮＡＮＤ回路
２２１２１  配線
２２０３２  ＮＭＯＳＦＥＴ
２２０４２  ＰＭＯＳＦＥＴ
２２０６２  抵抗素子
２２０８２  ＰＭＯＳＦＥＴ
２２０９２  インバータ
２２１０２  ＮＡＮＤ回路
２２１２２  配線
２１０３Ｍ  ＮＭＯＳＦＥＴ
２１０４Ｍ  ＰＭＯＳＦＥＴ
２１０６Ｍ  抵抗素子
２１０８Ｍ  ＰＭＯＳＦＥＴ
２１０９Ｍ  インバータ
２１１０Ｍ  ＮＡＮＤ回路
２１１２Ｍ  配線
２Ｎ０３１  ＮＭＯＳＦＥＴ
２Ｎ０４１  ＰＭＯＳＦＥＴ
２Ｎ０６１  抵抗素子
２Ｎ０８１  ＰＭＯＳＦＥＴ
２Ｎ０９１  インバータ
２Ｎ１０１  ＮＡＮＤ回路
２Ｎ１２１  配線
２Ｎ０３２  ＮＭＯＳＦＥＴ
２Ｎ０４２  ＰＭＯＳＦＥＴ
２Ｎ０６２  抵抗素子
２Ｎ０８２  ＰＭＯＳＦＥＴ
２Ｎ０９２  インバータ
２Ｎ１０２  ＮＡＮＤ回路
２Ｎ１２２  配線
２２０３Ｍ  ＮＭＯＳＦＥＴ
２２０４Ｍ  ＰＭＯＳＦＥＴ
２２０６Ｍ  抵抗素子
２２０８Ｍ  ＰＭＯＳＦＥＴ
２２０９Ｍ  インバータ
２２１０Ｍ  ＮＡＮＤ回路
２２１２Ｍ  配線
２Ｎ０３Ｍ  ＮＭＯＳＦＥＴ
２Ｎ０４Ｍ  ＰＭＯＳＦＥＴ
２Ｎ０６Ｍ  抵抗素子
２Ｎ０８Ｍ  ＰＭＯＳＦＥＴ
２Ｎ０９Ｍ  インバータ
２Ｎ１０Ｍ  ＮＡＮＤ回路
２Ｎ１２Ｍ  配線
４０１  ゲート領域
４０２  ゲート領域
４０３  ドレイン領域
４０４  ソース領域
４０５  ソース領域
４０６  ゲート領域
４０７  ゲート領域
４０８  ソース領域
４０９  ドレイン領域
４１０  ドレイン領域
５０１  ＰＭＯＳＦＥＴ
５０２  配線
５０３  電位モニタ回路
５０４  ＮＭＯＳＦＥＴ
５０５  ＮＭＯＳＦＥＴ
５０６  信号線
５０７  配線
５０８  抵抗素子
５０９  ＰＭＯＳＦＥＴ
５１０  インバータ
８０１  第１のＮＭＯＳＦＥＴ
８０２  第１の電源
８０３  第２のＮＭＯＳＦＥＴ
８０４  第２の電源
８０５  第１のキャパシタ
８０６  第２のキャパシタ
８０７  第１の抵抗素子
８０８  第２の抵抗素子
９０１  抵抗素子
９０２  ＮＭＯＳＦＥＴ
９０３  配線
９０４  電位モニタ回路
９０５  ＰＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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